DE3903486A1 - Verfahren und schaltung zur wahl einer ersatzspalte - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf auf ein Verfahren zur Wahl einer Ersatzspalte, sowie auf eine diesbezügliche Schaltung zum Lesen und Speichern aus einer und in eine Speicherzelle, unter Verwendung von MOS-Transistoren.

In einer Schaltung aus MOS-Transistoren zum Lesen und Speichern von Daten aus einer und in eine Speicherzelle gibt es eine normale Bitzeile und eine Ersatz-Bitzeile. Wenn mit der normalen Bitzeile etwas nicht stimmt, ist es weithin üblich, daß die Daten aus einer und in eine Speicherzelle gelesen und geschrieben werden, die mit der Ersatz-Bitzeile verbunden ist.

Nach dem Stand der Technik zur Wahl einer mit einer Ersatz-Bitzeile verbundenen Ersatzspalte gibt jedoch ein durch Unterbrechen einer Sicherung der Ersatzspalte erzeugtes Taktsignal einen Ersatzspaltendecoder nach Sperren des normalen Spaltendecoders frei. Diese Methode verursacht die weiter unten beschriebenen Fehler.

Zum ersten: Da die Ersatzspalte nach Sperren des Normalspaltendecoders gewählt werden muß, vergeht einige Zeit, wodurch die Geschwindigkeit bei Benutzung der Ersatzspalte abnimmt. Wenn die Ersatzspalte und die normale Spalte zusammen ohne diesen Zeitvertrag gewählt werden, bildet sich im Falle eines Lesezyklus ein Gleichstrompfad durch eine Eingangs/Ausgangszeile zwischen einem Leseverstärker (sense amplifier) der Ersatz-Bitzeile und einem solchen einer normalen Bitzeile während des Lesezyklus; während im Falle eines Schreibzyklus der Belastungseffekt einer Bitzeile verdoppelt wird, weil die Daten gleichzeitig durch die Ersatz-Bitzeile und die normale Bitzeile geschrieben werden.

Zum zweiten: Wenn die Ersatzspalte gewählt wird, wird der Aufbau der Logik komplizierter, da das Taktsignal zur Wahl der Ersatzspalte an den Normaldecoder gelegt wird, um den Normalspaltendecoder freizugeben.

Es ist ein Ziel der Erfindung, ein Verfahren zur Wahl einer Ersatzspalte zu schaffen, bei dem kein Geschwindigkeitsverlust auftritt, weil bei der Wahl der Ersatzspalte die Funktion der Sperrung der normalen Spalte ersetzt wird durch die sich aus der Struktur ergebende Funktion, bei der die mit der normalen Spalte verbundene Eingangs/Ausgangszeile gegen einen äußeren Lese/Schreibpfad isoliert werden kann, und bei der beim Decodieren der Ersatzspalte kein Zeitverzug auftritt.

Daher kann beim Lesezyklus die Gleichstromquelle zwischen dem Leseverstärker der Ersatz-Bitzeile und dem der normalen Bitzeile ausgeschaltet werden. Und da die normale Eingangs/Ausgangszeile in diesem Falle offen ist, geht die Wirkung des Bitzeilenbelastungseffektes bei der Wahl der Ersatzspalte auf einen sehr kleinen Wert zurück.

Infolgedessen kann ein schneller Lese- und Schreibvorgang erfolgen.

Weiter führt der Wegfall des Sperrens des Normalspaltendecoders zu einer Vereinfachung der Decodierlogik, weil sich das Taktsignal zur Wahl der Ersatzspalte nicht auf das Decodieren des Normalspaltendecoders bezieht.

Ein weiteres Ziel der vorliegenden Erfindung besteht darin, einen Ersatzspaltenwählkreis zu schaffen, der eine Ersatz-Bitzeile von einer normalen Bitzeile bei der Wahl des Spaltendecoders trennen kann. Eine Zeilen-Schalteinheit ist intern mit der mit der Ersatz-Bitzeile verbundenen E/A-Einheit verbunden, sowie mit der mit der normalen Bitzeile verbundenen E/A-Einheit; und sie ist weiter mit dem normalen Aktivierungskreis (pull-up ciruit) verbunden, welcher in der mit der normalen Bitzeile verbundenen E/A-Einheit aufgebaut ist; und diese beiden Kreise werden durch die Ausgabe des Ersatzspaltendecoders gesteuert.

Deshalb wird im Falle der Wahl der Ersatzspalte die mit der Ersatz-Bitzeile verbundene E/A-Einheit von der mit der normalen Bitzeile verbundenen E/A-Einheit getrennt, während die E/A-Einheit der normalen Bitzeile für den nächsten Arbeitszyklus bereitsteht, bei unabhängiger Aktivierung.

Fig. 1 zeigt das Schaltungsdiagramm eines Ersatzspaltenwählkreises gemäß der vorliegenden Erfindung.

Fig. 2 gibt eine grafische Darstellung der verschiedenen Takte für die Wahl der Ersatzspalte nach Fig. 1 wieder.

Gemäß Fig. 1 steht ein Ersatzspaltenwählkreis, in dem eine äußere Pfadeinheit PATH der Übermittlung von Daten während der Lese- und Schreibzyklen dient, in Verbindung mit einem Aktivierungskreis 17, der eine konstante Versorgungsspannung V _CC liefert.

Ein Paar von Ersatzzeilen-Eingangs/Ausgangseinheiten 4 und 4′, die mit dem PATH verbunden sind, symmetrisch jeweils mit einem Ersatz-Bitzeilenpaar 3 bzw. 3′ über MOS-Transistorenpaare MS 1-MS 4 bzw. MS 1′-MS 4′ gekoppelt. Jede Klemme der Bitzeile des Ersatz-Bitzeilenpaars ist an einen zugehörigen Leseverstärker angeschlossen, der eine (nicht dargestellte) Speicherzelle besitzt.

In gleicher Weise ist ein Paar von Normalzeilen-Eingangs/Ausgangseinheiten 5 und 5′ symmetrisch jeweils an normale Bitzeilenpaare 6 bzw. 6′ über MOS-Transistorenpaare MN 1-MN 4 bzw. MN 1′-MN 4′ gekoppelt. Jede Klemme der Bitzeile des normalen Bitzeilenpaars ist an einen zugehörigen Leseverstärker angeschlossen, der eine (nicht dargestellte) Speicherzelle besitzt. Sowohl die Eingangs/Ausgangseinheiten 4 und 4′ der Ersatzzeile, als auch die Eingangs/Ausgangseinheiten 5 und 5′ der normalen Zeile sind jeweils mit dem zugehörigen Zeilenschalterpaar 10 und 10′ bzw. mit dem Normalzeilen-Aktivierungspaar 20 und 20′ (pull-up pair) gekoppelt, wobei alle Paare aus MOS-Transistoren bestehen. Ein Ersatzspaltendecoder 1 ist mit dem Zeilenschaltpaar und dem Normalzeilen-Aktivierungspaar gekoppelt. Das Zeilenschaltpaar 10 und 10′ sowie das Normalzeilen-Aktivierungspaar 20 und 20′ werden komplementär zueinander durch einen Taktimpuls Φ _D des Ersatzspaltendecoders 1 gesteuert.

Ein mit dem Ersatzspaltendecoder 1 verbundener Inverter I₁ veranlaßt ein Taktsignal Φ _SCD , welches beim Wählen des Ersatz-Bitzeilenpaars zur Kopplung des Ersatz-Bitzeilenpaares 3 und 3′ mit dem PATH erzeugt wird, und zwar durch das Anlegen des Taktsignales Φ _SCD an die MOS-Transistorpaare MS 1-MS 4 und MS 1′-MS 4′. Ein Taktsignal Φ _NCD , das eine Ausgabe des Normalspaltendecoders 11 ist, wird an die Gates der MOS-Transistorpaare MN 1-MN 4 und MN 1′-MN 4′ angelegt, so daß das normale Bitzeilenpaar 6 und 6′ und das PATH miteinander verbunden werden.

An den Ersatzspaltendecoder 1 wird ein Spaltenadreßsignal COLADD, ein Ersatzspalten-Wähltaktsignal Φ _SC und ein Taktsignal Φ _Y geliefert, welches die Information bringt, daß die Bitabtastungsoperation (bit sensing) abgeschlossen ist. Durch die Anschaltung der Trennung einer Sicherung wird bestimmt, ob der Logikpegel des Ersatzpegel-Wähltaktsignals Φ _SC zu hoch oder zu niedrig ist.

Aufgrund des oben beschriebenen Schaltungsaufbaus sei nun die Wirkungsweise der Schaltung beschrieben.

Beim Betrieb der normalen Spalte erzeugt eine Ausgabe des Ersatzspaltendecoders 1, der sich auf hohem Pegel befindet, ein Taktsignal Φ _D , das eine normale Eingangs/Ausgangseinheit öffnet, während sich das Taktsignal Φ _SCD durch den Inverter I₁ auf kleinem Pegel befindet. Das Kleinpegel-Taktsignal Φ _SCD wird an das Gate der MOS-Transistoren MS 1-MS 4, MS 1′-MS 4′ gelegt, um sie abgeschaltet zu halten. Infolgedessen wird das Ersatzzeilenpaar 3 und 3′ vom Ersatz-Eingangs/Ausgangs-Zeilenpaar 4 und 4′ in den geöffneten Zustand getrennt.

Das Paar der Normalzeilen-Eingangs-Ausgangseinheit 5 und 5′ und das Paar der Ersatzzeilen-Eingangs-Ausgangseinheit 4 und 4′ werden miteinander durch das Zeilenschaltpaar 10 und 10′ verbunden. Das normale Bitzeilenpaar 6 und 6′ wird mit dem äußeren PATH durch das normale Spaltendecodier-Taktsignal Φ _NCD hohen Pegels verbunden, das vom Normalspaltendecoder 11 erzeugt wird, so daß die Information einer Speicherzelle tranferiert werden kann. In diesem Zeitpunkt liefert der Aktivierungskreis 17 die Versorgungsspannung V _CC an die Zeilen der PATH-Einheit, für Dauerbetrieb.

Zur Wahl der Ersatzspalte erscheint das Taktsignal Φ _D mit kleinem und das Taktsignal Φ _SD mit großem Pegel, da das Taktsignal Φ _SC in Übereinstimmung mit der Abtrennung der Sicherung zur Ersatzspalte erzeugt wird.

In diesem Moment macht das Hochpegel-Taktsignal Φ _SCD , weil die PMOS-Transistoren der Normalzeilen-Aktivierungskreise 20 und 20′ durch Anlegen des Kleinpegel-Taktsignals Φ _C leitend gemacht werden, durch den Inverter I₁ das MOS-Transistorenpaar MS 1-MS 4 und MS 1′-MS 4′ leitend, nachdem das Normalzeilen-Eingangs/Ausgangspaar 5 und 5′ aktiviert wurde, so daß das Ersatz-Bitzeilenpaar 3 und 3′ mit der äußeren PATH-Einheit verbunden wird.

Das die Wahl der Ersatzspalte anzeigende Taktsignal Φ _SC steuert nicht den Spaltendecoder 11, während das vom Normalspaltendecoder 11 erzeugte Taktsignal Φ _NCD durch das Spaltenadreßsignal gesteuert wird. Bei hohem Pegel werden das Paar der Ersatzzeilen-Eingangs/Ausgangseinheit 4 und 4′ und das Paar der Normalzeilen-Eingangs/Ausgangseinheit 5 und 5′ voneinander getrennt, womit die äußere PATH-Einheit nicht länger mit ihnen verbunden ist, so daß die Eingangs/Ausgangs-Zeileneinheit mit Bezug auf die normalen Bitzeilen den nächsten Zyklus abwartet, wobei der Status durch die Normalzeilen-Aktivierungskreise 20 und 20′ eingestellt wird. Da das Taktsignal Φ _SCD stets nach der Trennung des Paares der Ersatzzeilen-Eingangs/Ausgangseinheit 4 und 4′ vom Paar der Normalzeilen-Eingangs/Ausgangseinheit 5 und 5′ erzeugt wird, kann die zur Verbindung des Ersatz-Bitzeilenpaars 3 und 3′ mit dem Normal-Bitzeilenpaar 6 und 6′ benötigte Zeit logisch ausgeschaltet, und die zur Wahl der Ersatzspalte durch den Ersatzspaltendecoder 1 benötigte Zeit ohne Beziehung zu der für die Wahl der Normalspalte benötigten Zeit definiert werden.

Die Fig. 2 gibt eine grafische Darstellung der verschiedenen Takte für die Wahl der Ersatzspalte nach Fig. 1 wieder. Das Taktsignal stellt ein Reihenadreß-Strobsignal und ein Spaltenadreß-Strobensignal dar, und bei jedem kleinen Pegel jedes der Signale werden zutreffende Reihen- oder Spaltenadreßsignale an Adressenleitungen geliefert. Nach Ablauf einer vorbestimmten Zeit, die bei einer verschiedenen Logik am -Signal verschieden ist, ist die Abtastung (bzw. das Lesen) der Bitzeilen beendet und es wird ein Taktsignal Φ _Y erzeugt, welches die Anschaltung an die Eingangs/Ausgangszeilen anzeigt. In Übereinstimmung mit dem Signal Φ _Y wird das Signal Φ _NCD des Ausgangssignals des Normalspaltendecoders 11 zur Verbindung der PATH-Einheit mit den Normalbitzeileneinheiten bei der Wahl der Normalbitzeile erzeugt, während bei der Wahl der Ersatzspalte das Taktsignal Φ _SC aus dem Spaltenadreßsignal zur Anzeige der Wahl der Ersatzspalte erzeugt wird. Die Wahl der Normalspalte oder der Ersatzspalte wird entsprechend dem Ein- oder Aus-Status der Sicherung definiert. Bei der Wahl der Ersatzspalte wird das Taktsignal Φ _NCD aus dem Spaltensignal der Spaltenadresse erzeugt, während die für die Wahl der Ersatzspalte sowie für die Wahl der Normalspalte jeweils benötigte Zeit ohne Bezug aufeinander definiert werden können. Deshalb kann der bei der Wahl der Ersatzspalte auftretende Zeitverzug aus der Betrachtung ausscheiden.

Bei der Wahl der Ersatzspalte muß aber als erstes das Taktsignal Φ _D erzeugt werden, welches die Normalzeilen-Eingangs/Ausgangseinheiten leitend macht, während im ausgeschalteten Zustand der Normalbitzeile das Taktsignal Φ _SDD des Ersatzspaltendecoders zur Verbindung der Ersatzbitzeile mit der PATH-Einheit erzeugt wird.

Wie oben beschrieben, sind in der erfindungsgemäßen Schaltung die Ersatz-Eingangs/Ausgangseinheiten, die mit den Ersatzbitzeilenpaaren verbunden sind, von den Normal-Eingangs/Ausgangseinheiten, die mit den Ersatzbitzeilenpaaren verbunden sind, getrennt angeordnet, und jede Bitzeile wird mit Hilfe der entsprechenden Zeilenschalteinheit gewählt, die durch den Ersatzspaltendecoder gesteuert wird.

Die für die Wahl der Ersatzspalte benötigte Zeit kann unabhängig von der Wahl der Normalspalte bestimmt werden, so daß bei der Wahl der Ersatzspalte entstehende Zeitverzug aus den Überlegungen des Benutzers ausscheiden kann.

Zusätzlich kann bei der Wahl der Benzugsspalte der Decodierkreis des Normalspaltendecoders vereinfacht werden, weil das Sperren des Normalspaltendecoders entfällt.

Die vorliegende Erfindung ist in keiner Weise auf das oben beschriebene Ausführungsbeispiel beschränkt. Verschiedene Abänderungen der offenbarten Ausführungsform, ebenso wie weitere Ausführungsformen der Erfindung sind für Fachleute aufgrund der Erfindungsbeschreibung offensichtlich. Es wird daher davon ausgegangen, daß die beigefügten Patentansprüche jede solcher Abänderungsformen als eindeutig in den Erfindungsrahmen fallend abdecken.

Claims (4)

1. Verfahren zur Wahl einer Ersatzspalte, bei dem ein Ersatz-Eingangs/Ausgangs-Zeilenpaar, das mit einem Ersatz-Bitzeilenpaar verbunden ist, und ein normales Eingangs/Ausgangs-Zeilenpaar, das mit einem normalen Bit-Zeilenpaar verbunden ist, voneinander getrennt werden, wenn eine Ersatzspalte gewählt wird, und miteinander verbunden werden, wenn die normale Spalte gewählt wird.

2. Verfahren zur Wahl einer Ersatzspalte nach Anspruch 1, dadurch gekennzeichnet, daß das normale Eingangs/Ausgangs-Zeilenpaar, welches mit dem normalen Bit-Zeilenpaar verbunden ist, eine Aktivierungs-Versorgungsspannung erhält, um einen nächsten Lese/Schreibzyklus vorzubereiten, wenn das Ersatz-Bitzeilenpaar und das normale Bit-Zeilenpaar getrennt werden.

3. Ersatzspaltenwählkreis, mit: einem Zeilenspaltpaar, das zwischen einem Ersatz-Eingangs/Ausgangs-Zeilenpaar, welches mit einer Ersatz-Bitzeile verbunden ist, und einem normalen Eingangs/Ausgangs-Zeilenpaar, welches mit einem normalen Bit-Zeilenpaar verbunden ist, angeordnet ist, wobei das Zeilenschaltpaar von einer Ausgabe eines Ersatzspaltendecoders gesteuert wird; und mit einem normalen Zeilenaktivierungspaar, das mit der entsprechenden normalen Eingangs/Ausgangszeile verbunden ist, so daß es durch die Ausgabe des Ersatzspaltendecoders gesteuert wird.

4. Ersatzspaltenwählkreis, der weiter einen Inverter aufweist, welcher ein Taktsignal mit invertierter Signalphase besitzt, und Verbindungen des Ersatz-Eingangs/Ausgangs-Zeilenpaars mit dem Ersatz-Bitzeilenpaar.