DE3642664A1

DE3642664A1 - Transformation circuit

Info

Publication number: DE3642664A1
Application number: DE19863642664
Authority: DE
Inventors: Wolfgang Dipl Ing Hartnack; Heinz-Werner Dr Ing Keesen; Herbert Dipl Ing Schuetze
Original assignee: Deutsche Thomson Brandt GmbH
Current assignee: Deutsche Thomson Brandt GmbH
Priority date: 1986-10-01
Filing date: 1986-12-13
Publication date: 1988-04-14

Abstract

The invention relates to a transformation circuit for digital video signals. According to the invention, the transformation is carried out row-by-row and column-by-column.

Description

Die Erfindung betrifft eine Schaltung zur Transformation ge mäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a circuit for transformation ge according to the preamble of claim 1.

Auf den Seiten 91-96 der Zeitschrift "Markt und Technik" Ausgabe 20 vom 30.09.1986 ist der Artikel "Schnelle Diskrete Cosinustransformation mit Hilfe des MikroPD77230" erschie nen. Auf der Seite 92 ist das zugehörige Blockschaltbild des MikroPD angegeben. Die 55 Bit Gleitkomma ALU verarbeitet ei nen vollständigen Satz von optischen und logischen Operatio nen.Pages 91-96 of the magazine "Markt und Technik" Issue 20 dated September 30, 1986 is the article "Schnell Diskrete Cosine transformation using the MikroPD77230 "appeared nen. On page 92 is the associated block diagram of the MicroPD specified. The 55 bit floating point ALU processes egg a complete set of optical and logical operations nen.

Der ERfindung liegt die Aufgabe zugrunde, eine Schaltung an zugeben, die eine schnelle Berechnung von Transformationswer ten erlaubt.The invention is based on the task of a circuit admit that a quick calculation of transformations allowed.

Diese Aufgabe wird durch die Merkmale des Anspruchs 1 ge löst. Vorteilhafte Weiterbildungen der Erfindung sind in Un teransprüchen genannt.This object is ge by the features of claim 1 solves. Advantageous developments of the invention are in Un called claims.

Zum besseren Verständnis der Erfindung wird nachstehend ein Ausführungsbeispiel anhand von Zeichnungen näher erläutert. Es zeigtFor a better understanding of the invention, a Embodiment explained in more detail with reference to drawings. It shows

Fig. 1 ein Blockschaltbild und Fig. 1 is a block diagram and

Fig. 2 eine Multiplikationsschaltung zur Berechnung von Transformationswerten. Fig. 2 is a multiplication circuit for calculating transformation values.

Fig. 1 zeigt einen Datenbus 1, über den Binärsignale D 0-D 7 von einem Eingang 2 zu Transformierern 3-10 übertragen wer den. Über einen weiteren Datenbus 11 mit einer Leitung wer den von einem Eingang 12 weitere digitale Signale zu den Transformierern 3-10 und einem Multiplizierer 13 übertra gen. Der Multiplizierer 13 ist vorteilhaft durch ein PROM (Programmable Read Only Memory) 87S421 der Firma National Semicondutor gebildet. Auf der Datenleitung des Datenbusses 11 zeigt das Datensignal an, ob entweder eine 8 * 8 oder 2 * (4 * 8) DCT Matrix verwendet ist. Die Signale auf den Daten bussen 1 und 11 fungieren als Adresse an den Eingängen der Transformierer 3-10 und des Multiplizierers 13. Da ein in den Transformierern 3-10 gespeicherter Faktor maximal 1,4 beträgt, wird vorteilhaft von dem Multiplizierer 13 das höchstwertige Bit (MSB - Most significant Bit) extern be rechnet und dann an die einzelnen Transformierer 3-10 abge geben. Die niederwertigsten Bits (LSB - Last significant Bit) werden in Multiplizierern erstellt, die in den Transfor mierern 3-10 vorhanden sind. Der Multiplizierer 13 über trägt das Most significant Bit als Digitalsignal von seinen Ausgängen über acht Datenleitungen auf einen Zwischenspei cher 14. Der Zwischenspeicher 14 speichert das Most signifi cant Bit zwischen und gibt es über acht Datenleitungen, je weils eine Datenleitung für einen Transformierer, auf die Transformierer 3-10. In jedem der Transformierer 3-10 finden Multiplikationen, Additionen bzw. Subtraktionen und Zwischenspeicherungen statt. Die Transformierer 3-10 trans formieren die an dem Eingang 2 anstehenden Daten in einen anderen Bereich. Fig. 1 shows a data bus 1 , via which binary signals D 0 - D 7 are transmitted from an input 2 to transformers 3-10 . Via a further data bus 11 with a line who transmits the further digital signals from an input 12 to the transformers 3-10 and a multiplier 13. The multiplier 13 is advantageously formed by a PROM (Programmable Read Only Memory) 87S421 from National Semicondutor . The data signal on the data line of the data bus 11 indicates whether either an 8 * 8 or 2 * (4 * 8) DCT matrix is used. The signals on the data buses 1 and 11 act as an address at the inputs of the transformers 3-10 and the multiplier 13 . Since a factor stored in the transformers 3-10 is a maximum of 1.4, the multiplier 13 advantageously calculates the most significant bit (MSB - Most significant bit) externally and then outputs it to the individual transformers 3-10 . The least significant bits (LSB - Last significant Bit) are created in multipliers, which are present in the transformers 3-10 . The multiplier 13 transmits the most significant bit as a digital signal from its outputs via eight data lines to an intermediate memory 14 . The buffer 14 temporarily stores the most significant bit and there are eight data lines, each a data line for a transformer, on the transformers 3-10 . Multiplications, additions or subtractions and buffering take place in each of the transformers 3-10 . The transformers 3-10 transform the data at input 2 into another area.

Bei einer Hintransformation werden Daten aus dem Zeitbereich in einen Frequenzbereich transformiert, bei einer Rücktrans formation werden Daten aus dem Frequenzbereich in den Zeitbe reich transformiert. Hintransformationen finden in einem Quellencoder eines Senders, Rücktransformationen in einem Quellendecoder eines Empfängers statt. Quellenkoder und Quellendekoder können Bestandteile eines digitalen Video recorders sein. In der Mathematik entspricht der Transformati on eine Matrizenmultiplikation. Bei der Diskreten Cosinus Transformation (DCT) sind Transformationskoeffizienten, das sind die Faktoren einer Matrix, verwendet, die spalten- oder zeilenweise eine Cosinusfunktion nachbilden. Die Bildung von Transformationskoeffizienten einer DCT ist z. B. erläutert auf der Seite 20 in der vom Fachbereich Elektrotechnik der Gesamthochschule Wuppertal genehmigten Dissertation "Ein Bei trag zur Informationsreduktion bei Fernsehbildsignalen mit Transformationscodierung und adaptiver Quantisierung" von Robert Sell. Ein 8 * 8 Bildpunkte großer Fernsehbildaus schnitt, im folgenden Block genannt, weist die zu transfor mierenden 8 * 8 Luminanz- oder Chrominanzwerte einer 8 * 8 Matrix auf. Die Luminanz- oder Chrominanzwerte sind digitali sierte Videosignale. Ein Luminanz- oder Chrominanzwert steht parallel als binäres Signal D 0-D 7 auf dem 8 Bit breiten Da tenbus 1 an.In the case of a forward transformation, data from the time domain are transformed into a frequency domain, with a backward transformation, data from the frequency domain are transformed into the time domain. Forward transformations take place in a source encoder of a transmitter, reverse transformations take place in a source decoder of a receiver. Source encoder and source decoder can be part of a digital video recorder. In mathematics, the transformation corresponds to a matrix multiplication. The discrete cosine transformation (DCT) uses transformation coefficients, which are the factors of a matrix, that simulate a cosine function in columns or rows. The formation of transformation coefficients of a DCT is e.g. B. explains on page 20 in the dissertation approved by the Department of Electrical Engineering at the University of Applied Sciences Wuppertal "A contribution to the reduction of information in television picture signals with transformation coding and adaptive quantization" by Robert Sell. An 8 * 8 pixel large television image section, called the block below, has the 8 * 8 luminance or chrominance values of an 8 * 8 matrix to be transformed. The luminance or chrominance values are digitized video signals. A luminance or chrominance value is present in parallel as a binary signal D 0 - D 7 on the 8 bit wide data bus 1 .

Bei einer Hintransformation und bei einer Rücktransformation werden jeweils drei Matrizen miteinander multipliziert. Bei der zweidimensionalen Transformation wird bei der Hintrans formation zunächst der Block in waagerechter Richtung eindi mensional, danach in senkrechter Richtung eindimensional transformiert. Eine Umkehrung ist auch möglich, also zuerst die senkrecht eindimensionale, danach die waagerecht eindi mensionale Transformation. Bei der zweidimensionalen Rück transformation wird zunächst in senkrechter Richtung eindi mensional, danach in waagerechter Richtung eindimensional transformiert. Auch hier ist eine Umkehrung möglich. Bei der eindimensionalen waagerechten Transformation wird die zu transformierende Matrix achtmal zeilenweise mit den acht Ko effizienten einer Zeile multipliziert, bei der eindimensiona len senkrechten Transformation achtmal mit den acht Koeffizi enten einer Spalte. Weil die zweidimensionale Hin- bzw. Rück transformation sich jeweils in zwei eindimensionale Hin- bzw. Rücktransformationen aufspalten lassen, sind für die beiden eindimensionalen Multiplikationen der Hin- bzw. Rück transformationen die gleichen Transformatoren 3-10 geeignet. Der 8 * 8 bzw. der 2 * (4 * 8) Block nach der ersten eindimensiona len Hin- bzw. Rücktransformation muß dann lediglich transpo niert werden, das heißt, die Adressen in waagerechter und senkrechter Richtung müssen vertauscht werden. Die zwei Mul tiplikationen dreier 8 * 8 Matrizen, jede weist also 8 Zeilen und acht Spalten auf, sind seriell durchgeführt. Die zu transformierenden Werte einer Matrix durchlaufen die Schal tung gemäß Fig. 1 zweimal seriell und werden zwischenzeit lich über den Ausgang 26 in einem nicht dargestellten RAM zwischengespeichert und danach wieder auf den Eingang 2 ge geben.In the case of a forward transformation and a reverse transformation, three matrices are multiplied with one another. With the two-dimensional transformation, the block is first transformed one-dimensionally in the horizontal direction, then one-dimensionally in the vertical direction. A reversal is also possible, i.e. first the vertically one-dimensional, then the horizontally one-dimensional transformation. In two-dimensional re-transformation, one-dimensional transformation is carried out first in the vertical direction and then one-dimensional in the horizontal direction. A reversal is also possible here. In the one-dimensional horizontal transformation, the matrix to be transformed is multiplied eight times line by line by the eight coefficients of a row, in the one-dimensional vertical transformation eight times by the eight coefficients of a column. Because the two-dimensional forward and reverse transformations can each be split into two one-dimensional forward and reverse transformations, the same transformers 3-10 are suitable for the two one-dimensional multiplications of the forward and reverse transformations. The 8 * 8 or the 2 * (4 * 8) block after the first one-dimensional forward or backward transformation then only has to be transpo ned, that is, the addresses in the horizontal and vertical directions must be exchanged. The two multiplications of three 8 * 8 matrices, each having 8 rows and eight columns, are carried out serially. The values to be transformed in a matrix pass through the circuit according to FIG. 1 twice in series and are temporarily stored via the output 26 in a RAM (not shown) and then returned to input 2 .

Ein Zähler 15 erhält über eine Leitung 17 von einem Eingang 16 ein Blockanfangssignal und über eine Leitung 19 von einem Eingang 18 ein Taktsignal. Bei einer Blockgröße von 64 Wer ten, das entspricht einer Matrix von 8 × 8 Werten, wird das Blockanfangssignal bei Blockanfang bzw. nach Bearbeitung der 64 Werte gesendet. Das Blockanfangssignal setzt den Zähler auf Null zurück. Der Zähler 15 wird vom Blocksignal auf der Leitung 19 getaktet und zählt im Falle von 64 Werten bis auf 64 hoch. Das Blocksignal wird über ein Taktnetzwerk 20 an die Zwischenspeicher 14 und 24 gelegt, die vorteilhaft durch 74LS374 der Firma Texas Instruments gebildet sind. Der Zäh ler 15 steuert mit seinen drei LSB Ausgängen ein Vorzeichen PROM 21 und die Adressierung des Multiplizierers 13 und der Transformatoren 3-10. Die acht Koeffizienten einer Zeile bzw. Spalte sind in den acht Transformierern 3-10 enthalten. Da seriell achtmal zeilenweise bzw. spaltenweise multipli ziert ist und jede Zeile bzw. Spalte andere Koeffizienten aufweist, wird die jeweils aktuelle Zeilenadresse bzw. Spal tenadresse vom Zähler 15 mit Hilfe von drei LSB auf drei Lei tungen mit dem Signal SZ (aktuelle Spalte bzw. Zeile) angege ben. Das Vorzeichen PROM 21 ist ein Speicher, der als Multi plizierer arbeitet. Mathematisch werden in diesem Speicher Vorzeichen miteinander multipliziert. Das Vorzeichen PROM 21 wird vorteilhaft durch ein 74S288 oder 74S287 der Firma Na tional Semiconductor gebildet. Am Eingang 22 der Leitung 23 steht das Vorzeichenbit an, das zum am Eingang 2 stehenden Chrominanz- oder Luminanzwert gehört. Vorzeichen von Werten werden getrennt von den Werten berechnet, weil somit für den Betrag der Werte ein 8 Bit breiter Datenbus 1 zur Verfügung steht. Das Vorzeichenbit und die 3 LSB des Zählers 15 wirken als Adresse am Speicher 21, unter der 8 Werte, die einem Vor zeichen entsprechen, aufgerufen werden und zum Zwischenspei cher 24 gegeben werden. Der Zwischenspeicher 24 puffert die se acht Werte zwischen und gibt jeweils einen dieser acht Werte an einen der Transformierer 3-10. Jeder der Transfor mierer 3-10 weist 12 Datenausgänge D 0-D 11 auf, die zu ei nem Datenbus 25 zusammengefaßt werden. Die Transformierer 3 -10 geben Digitalsignale aus, die als binärer Wert einem transformierten Wert entsprechen und numerisch einen Wert von 2 exp 12, das sind 4 096, darstellen und am Ausgang 26 anstehen. Die Schaltung gemäß Fig. 1 ist anwendbar für einen Quellencoder in einem Sender und für einen Quellendekoder in einem Empfänger. Der Unterschied liegt in den Speicherinhal ten der Transformierer 3-10 und des Multiplizierers 13.A counter 15 receives a block start signal via line 17 from an input 16 and a clock signal via line 19 from an input 18 . With a block size of 64 values, which corresponds to a matrix of 8 × 8 values, the block start signal is sent at the start of the block or after the 64 values have been processed. The block start signal resets the counter to zero. The counter 15 is clocked by the block signal on line 19 and counts up to 64 in the case of 64 values. The block signal is applied to the latches 14 and 24 via a clock network 20 , which are advantageously formed by 74LS374 from Texas Instruments. The counter 15 controls with its three LSB outputs a sign PROM 21 and the addressing of the multiplier 13 and the transformers 3-10 . The eight coefficients of a row or column are contained in the eight transformers 3-10 . Since serial multiplication is carried out eight times row by row or column by column and each row or column has different coefficients, the current row address or column address is counted by the counter 15 using three LSBs on three lines with the signal SZ (current column or Line). The sign PROM 21 is a memory that works as a multiplier. Signs are mathematically multiplied together in this memory. The sign PROM 21 is advantageously formed by a 74S288 or 74S287 from National Semiconductor. The sign bit associated with the chrominance or luminance value at input 2 is present at input 22 of line 23 . Signs of values are calculated separately from the values because an 8-bit wide data bus 1 is thus available for the amount of the values. The sign bit and the 3 LSB of the counter 15 act as an address on the memory 21 , under which 8 values which correspond to a sign are called up and given to the buffer store 24 . The buffer 24 buffers these eight values and outputs one of these eight values to one of the transformers 3-10 . Each of the transformers 3-10 has 12 data outputs D 0 - D 11 , which are combined to form a data bus 25 . The transformers 3 -10 output digital signals which correspond to a transformed value as a binary value and numerically represent a value of 2 exp 12, that is 4 096, and are present at the output 26 . The circuit of FIG 1. Is applicable for a source encoder in a transmitter and a source decoder in a receiver. The difference lies in the memory contents of the transformers 3-10 and the multiplier 13 .

Jeder der Transformierer 3-10 ist vorteilhaft gemäß der Fig. 2 aufgebaut. Der Speicher 30 ist vorteilhaft durch ein PROM 87S421 gebildet und arbeitet als Multiplizierer. Die am Eingang 2 anstehenden Daten D 0-D 7 werden in dem Multipli zierer 30 mit den Transformationskoeffizienten multipli ziert. Die Transformationskoeffizienten sind in der Ver drahtung des PROMs enthalten. Bei der 8 * 8 Hintransformation sind die Beträge der DCT Koeffizienten spiegelsymmetrisch, das heißt, in jeder Zeile der Transformationsmatrix ist der erste dem achten, der zweite dem siebten, der dritte dem sechsten und der vierte dem fünften Koeffizienten gleich. Bei der 2 * (4 * 8) Hintransformation und bei der 8 * 8 bzw. der 2 * (4 * 8) Rücktransformation ist diese Spiegelsymmetrie nicht vorhanden. Das Signal auf der Leitung 12 zeigt die Art der Transformation (AT) mit dem Signal AT an, ob eine 8 * 8 oder eine 2 * (4 * 8) Transformation gewählt ist. In dem Speicherin halt der PROMs 13 und 30 wird berücksichtigt, ob eine (Hin-) Transformation in einem Sender oder eine Rücktransformation in einem Empfänger vorgesehen ist. Nach der Multiplikation werden acht LSB des Ergebnisses zu einem Zwischenspeicher 31 weitergegeben. Der Zwischenspeicher 31 ist vorteilhaft durch ein 74LS374 gebildet. Der Zwischenspeicher buffert das Ergeb nis und gibt das Ergebnis als Digitalsignal über acht Leitun gen zu dem Addierer 32. Über die Leitung 33 gelangt das MSB vom Zwischenspeicher 14 zu einem Eingang des Addierers 32. Der Addierer 32 ist vorteilhaft durch 3 Bausteine 74F382 der Firma Fairchild gebildet. Über die Leitung 34 wird das zuge hörige Vorzeichen über eine einadrige Leitung vom Zwischen speicher 24 zum Addierer 32 gegeben. Zu Beginn einer Trans formation ist der Zwischenspeicher 35 auf Null gesetzt und liefert über die 12 Datenleitungen des Datenbusses 37 den Summanden Null an den Addierer 32. Die erste Summe setzt sich aus dem Produkt der 2 Multiplizierer 13 und 30 zusam men. Nach der ersten Summenbildung wird die Summe als Ergeb nis über die 12 Datenleitungen des Datenbusses 36 im Zwi schenspeicher 35 abgelegt. Nach der zweiten Multiplikation wird das Produkt mit dem ersten Produkt aus dem Zwischenspei cher 35 addiert und wieder im nächsten Schritt im Zwischen speicher 35 abgelegt. Nach acht Additionen wird das Ergebnis über den Zwischenspeicher 38 an den Ausgang 26 angelegt. Die acht Werte aus den Transformierern 3-10 werden seriell auf den Datenbus 25 an den Ausgang 26 angelegt. Das Taktnetzwerk 20 steuert über das Blocksignal die Zwischenspeicher 30, 35 und 38.Each of the transformers 3-10 is advantageously constructed according to FIG. 2. The memory 30 is advantageously formed by a PROM 87S421 and works as a multiplier. The data D 0 - D 7 present at input 2 are multiplied in the multiplier 30 by the transformation coefficients. The transformation coefficients are contained in the wiring of the PROM. In the 8 * 8 forward transformation, the amounts of the DCT coefficients are mirror-symmetrical, that is, in each row of the transformation matrix the first is equal to the eighth, the second to the seventh, the third to the sixth and the fourth to the fifth coefficient. This mirror symmetry is not present in the 2 * (4 * 8) forward transformation and in the 8 * 8 or the 2 * (4 * 8) reverse transformation. The signal on line 12 indicates the type of transformation (AT) with the signal AT , whether an 8 * 8 or a 2 * (4 * 8) transformation is selected. In the memory content of PROMs 13 and 30 , it is taken into account whether a (forward) transformation is provided in a transmitter or a reverse transformation in a receiver. After the multiplication, eight LSB of the result are forwarded to a buffer store 31 . The buffer store 31 is advantageously formed by a 74LS374. The buffer stores the result and outputs the result as a digital signal to adder 32 via eight lines. The MSB reaches the input of the adder 32 from the buffer 14 via the line 33 . The adder 32 is advantageously formed by 3 blocks 74F382 from Fairchild. Via the line 34 , the associated sign is given via a single-core line from the buffer 24 to the adder 32 . At the start of a transformation, the buffer 35 is set to zero and supplies the summand zero to the adder 32 via the 12 data lines of the data bus 37 . The first sum is made up of the product of the 2 multipliers 13 and 30 . After the first summation, the sum is stored as a result of the 12 data lines of the data bus 36 in the intermediate storage 35 . After the second multiplying the product with the first product from the Zwischenspei cher is added 35 and deposited again in the next step in the intermediate storage 35th After eight additions, the result is applied to output 26 via buffer 38 . The eight values from the transformers 3-10 are applied in series on the data bus 25 to the output 26 . The clock network 20 controls the buffers 30, 35 and 38 via the block signal.

Claims

1. Circuit for the transformation of digital Videosigna len, characterized in that the transformation is carried out row or column.

2. Circuit according to claim 1, characterized in that transformers ( 3-10 ) are arranged.

3. Circuit according to claim 2, characterized in that the values to be transformed of a matrix pass through the transformers ( 3-10 ) twice in series.

4. Circuit according to one of the preceding claims, there characterized in that a transformation is serial is carried out line by line.

5. Circuit according to one of the preceding claims, there characterized in that the transformation is serial is carried out in columns.

6. Circuit according to one of the preceding claims, there characterized by that sign is separated from data can be calculated from this data.

7. Circuit according to one of the preceding claims, there characterized by that sign in a memory are saved.

8. Circuit according to one of the preceding claims, there characterized in that the stored sign data can be addressed via a counter.

9. Circuit according to one of the preceding claims, characterized in that a multiplier ( 13 ) is arranged.

10. Circuit according to one of the preceding claims, characterized in that the transformer ( 3-10 ) has a multiplier ( 30 ), an adder ( 32 ) and intermediate storage ( 31, 35, 38 ).

11. The circuit according to claim 9 and / or 10, characterized in that factors in the wiring of the multiplier ( 13, 30 ) are included.

12. A circuit according to claim 11, characterized in that the multipliers ( 13, 30 ) are memories.