DE3243830A1

DE3243830A1 - Multiprozessor-unterbrechungsanordnung

Info

Publication number: DE3243830A1
Application number: DE19823243830
Authority: DE
Inventors: Sanford Samuel 07701 River Plaza N.J. Brown; Dennis John 07738 Lincroft N.J. Hunsberger; Michael Robert 08807 Bridgewater N.J. Lundberg
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1981-12-02
Filing date: 1982-11-26
Publication date: 1983-06-16
Anticipated expiration: 2002-11-27
Also published as: IT1154388B; ES517861A0; IE822859L; SE8206640D0; NL192228B; SE8206640L; NL192228C; GB2110442A; ES527124A0; DE3243830C2; ES8407348A1; JPS58149557A; US4604500A; IT8224548A0; AU559645B2; GB2110442B; ES8402091A1; FR2517442A1; FR2517442B1; NL8204670A

Description

MuItfprozessor-Unterbrechungsanordnung

Die Erfindung betrifft eine Unterbrechungsanordnung für jeden Prozessor einer Multiprozessoranlage sowie eine solche Multiprozessoranlage und ein Verfahren zur Steuerung der Unterbrechungen.

Die Multiprozessor-Verarbeitung ist in Fernsprech- und Rechneranlagen zu einem Standardverfahren geworden, das die Möglichkeit gibt, eine große Anzahl von unabhängigen Prozessen gleichzeitig stattfinden zu lassen, die jeweils nur in minimalem Umfang miteinander in Verbindung treten müssen. In solchen Multiprozessoranlagen ergeben sich Schwierigkeiten dahingehend, daß häufig ein unabhängiger Prozessor einen anderen Prozessor im Netzwerk unterbrechen muß. Solche Unterbrechungen werden beispielsweise benutzt, um die jeweilige Aufgabe des anderen Prozessors zu ändern.

Es werden gegenwärtig drei grundlegende Lösungswege beschritten. Dabei handelt es sich

1) um ein voll miteinander verbundenes Netzwerk von Unterbrechungen, " ■ . 2) besondere Sammelleitungszyklen der Anlage und

3) eine Abfrage von Merkbits (Flags) im örtlichen Speicher .

Bei der ersten Anordnung wird ein besonderes Unterbrechungssignal von jedem Prozessor im Netzwerk zu den anderen Prozessoren verwendet. Für große Anlagen wird dann die Anzahl der Unterbrechungsverbindungen unzweckmäßig. Der zweite Lösungsweg erfordert zusätzliche Signal-

• I · ·

-4-

wege zwischen den" Prozessoren, um Unterbrechungszyklen von normalen Speicherübertragungszyklen zu unterscheiden. Der dritte Lösungsweg macht es erforderlich, daß jeder Prozessor regelmäßig bestimmte Speicherstellen abfragt, um festzustellen, ob er unterbrochen worden ist oder nicht.

Der Erfindung liegt die Aufgabe zugrunde, einen besseren Lösungsweg für die erläuterten Probleme verfügbar zu machen. Die Erfindung sieht dazu eine Unterbre- IQ chungsanordnung für jeden Prozessor einer Multiprozessoranlage vor, die gekennzeichnet ist durch eine Einrichtung, die einen FIFO-Speicher enthält und so ausgelegt ist, daß sie über die Anlage gelieferte Unterbrechungsvektoren in eine Wartschlange einreiht und sequentiell einem zugeordneten Prozessor ein Unterbrechungssignal für jeden eingereihten Vektor durchführt. Unter PIFO-Speicher versteht man dabei einen Speicher, bei dem eine zuerst eingegebene Information auch als erste wieder ausgelesen wird (von £ir st-JCn-Fir st-Out) . Weiterhin sieht die Erfindung eine Multiprozessoranlage vor, in der Informationen zwischen Prozessoren über ein Übertragungsmedium übertragen werden, wobei jeder Prozessor eine Unterbrechungsanordnung der vorgenannten Art aufweist.

Darüberhinaus sieht die Erfindung ein Verfahren zur Steuerung von Unterbrechungen bei Prozessoren einer Multiprozessoranlage vor, bei der Informationen zwischen Prozessoren eines Übertragungsmediums übertragen werden, wobei das Verfahren gekennzeichnet ist durch folgende Verfahrensschritte:

Übertragen eines Unterbrechungsvektors durch einen sendenden Prozessor zu einem Zielprozessor über das Übertragungsmedium ;

Speichern des Unterbrechungsvektors in einem FIFQ-Speicher bei dem Zielprozessor ;

sequentielle Lieferung eines Unterbrechungssignals an den Zielprozessor für jeden der in eine Wartschlange eingereihten Unterbrechungsvektoren.

Mit der Erfindung wird ein Unterbrechungsschema

Ι bereitgestellt, das die Unterbrechungssignale zwischen den Prozessoren als Daten behandelt, wodurch die Unterbrechungsinformationen während der üblichen Datenlese- und Schreibzyklen der Anlagensammelleitung übertragen werden können. Dadurch besteht die Möglichkeit., Unterbrechungsnachrichten an gewählte andere Prozessoren auszusenden, wobei die Nachricht beispielsweise die Quellenidentität des sendenden Prozessors sowie den Unterbrechungstyp enthält.
IQ Die Bedienung sequentieller Unterbrechungen von

mehreren Quellen wird durch ein FIFO-Register als Bauteil möglich gemacht, das sich bei jedem Prozessor befindet. Die Funktion des FIFO-Registers besteht darin, die empfangenen Unterbrechungsnachrichten in eine Wartschlange einzureihen und ein Unterbrechungssignal an den örtlich zugeordneten Prozessor zu liefern.

Ein sendender Prozessor benutzt die Nachrichtenübertragungssammelleitung der Anlage und adressiert das FIFO-Unterbrechungsregister, das einem bestimmten Zielprozessor zugeordnet ist. Es wird dann eine Unterbrechungsnachricht zum FIFO-Register über den normalen Datenübertragungsweg der Anlage übertragen. Wenn die Nachricht am Ausgangsregister des FIFO-Speichers ankommt, wird ein Signal zum Prozessor ausgesendet. Der Prozessor gewinnt dann die im FIFO-Ausgangsregister gespeicherten Daten wieder.

Die Daten können alle vom Prozessor benötigten Informationen enthalten oder auf eine Stelle des örtlichen Speichers hinweisen, die insgesamt für die Anlage reserviert ist. Die Speicherstelle kann dann die von dem Prozessor für die Unterbrechungsverarbeitung benutzten Daten enthalten. Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigen:

Fig. 1 ein Gesamtschaltbild einer Multiprozessor-

anlage nach der vorliegenden Erfindung; Fig. 2 ein genaueres Schaltbild eines der Prozes

sormodule der Anlage nach Fig. 1; Fig. 3 die Aufteilung des Speicherraums für die Multiprozessoranlage nach Fig. 1.

Die Multiprozessoranlage nach Pig. 1 enthält eine Anzahl von individuellen Prozessoren 10, 20, 30, 40, die je unabhängig voneinander Verarbeitungsvorgänge mit Informationsdaten durchführen, die über die Anlagensammelleitung 105 geliefert werden.

Vor einer Erläuterung des Unterbrechungsschemas soll ein Überblick über die Arbeitsweise der Aufbaublöcke jedes Prozessors gegeben werden. Dazu zeigt Fig.2 eine Sammelleitungs-Schnittstellenschaltung, die Daten IQ auf die Anlagensammelleitung 105 gibt und von dieser aufnimmt. Die Schnittstellenschaltung ist so ausgelegt, daß sie Konkurrenzprobleme lösen kann, derart, daß nicht mehr als ein Prozessor gleichzeitig Daten auf die Sammelleitung sendet. Hierzu kann beispielsweise eine Schnittig stellenschaltung entsprechend der Veröffentlichung "Intel Multibus Interfacing" Intel Publication Nr. 9800587A, verwendet werden. Es können natürlich auch andere Anordnungen verwendet werden, um sicherzustellen, daß Konkurrenzprobleme bei Prozessoren gelöst werden, die um einen Zugriff zur gemeinsamen Sammelleitung wetteifern. Die Sammelleitungs-Schnittstellenschaltung 11 führt außerdem eine Adressendecodierung durch, so daß für den zugeordneten Prozessor bestimmte Daten von der Sammelleitung aufgenommen und richtig gespeichert werden können.

Die Prozessoreinheit (CPU) 15 kann jeder Prozessortyp sein, der so ausgelegt ist, daß er jede Art von Verarbeitungsfunktion ausführen kann. Ein Beispiel wäre der INTEL-Mikroprozessor 8086. Der gemeinsame Speicher 13 kann jeder Typ eines Schreib-Lesespeichers sein, beispielsweise ein Speicher Mostek MK 4802. Das programmierbare Unterbrechungssteuergerät 14 kann ein Baustein INTEL 8259A sein, der ein Unterbrechungssignal aufnimmt und auf besondere Weise so verarbeitet, daß die Prozessoreinheit 15 so bald als zweckmäßig die gerade bearbeitete Aufgabe verläßt und die Unterbrechung bearbeitet. Der FIFO-Unterbrechungswarteschlangenspeicher 12 kann ein Baustein Fairchild 9403 sein, bei dem es sich um einen FIFO-Speicher handelt. Der in Fig. 2 dargestellte Prozessor 10

kann ebenfalls beispielsweise ein Einplatinenrechner vom Typ INTEL iSBC 86/12A unter Hinzufügung des FIFO-Unterbrechungswarteschlangenspeichers mit einer geeigneten Adressendecodierung sein.
Bei der Multiprozessoranlage nach Fig. 1 läßt sich klar erkennen, daß keine getrennte Verdrahtung der verschiedenen Prozessoren zwecks einer Unterbrechungssignalgabe vorgesehen ist, wie dies nach dem Stand der Technik der Fall ist, beispielsweise bei der Anordnung

IQ entsprechend der Intel Multibus Specification. Demgemäß kann bei der vorliegenden Anmeldung jede beliebige Zahl von Prozessoren zur Sammelleitung hinzugefügt oder weggenommen werden, wobei lediglich eine Zuordnung von Speicherraum erforderlich ist.

Gemäß Fig. 3 ist in der Anlage ein Speicherraum anlagenübergreifend zugeordnet und für die Verarbeitung der Unterbrechungen reserviert. Jeder Prozessor besitzt eine identifizierbare FIFO-Adressenstelle in seinem örtlichen Speicher, und dieser Adressenraum ist für alle Prozessoren zugänglich. Ein Vorteil einer solchen Anordnung besteht darin, daß der örtliche Speicher durch jeden anderen Prozessor adressiert werden kann und daß Informationen aus dem örtlichen Speicher entnommen werden können, die beispielsweise allein den sendenden Prozessor betreffen. Demgemäß braucht der sendende Prozessor nichts außer der Anlagenspeicherliste über den Zielprozessor zu "wissen", um Unterbrechungsnachrichten auszusenden. Diese Operation soll nachfolgend noch genauer beschrieben werden .

In Fig. 3 ist die Unterbrechungsinformation durch die Speicherstelle C+l bis D im gemeinsamen Speicher dargestellt. Demgemäß gibt das durch die Anlagensammelleitung benutzte, speicherbezogene Adressierverfahren jedem Prozessor die Möglichkeit, einen Teil oder alle seine örtlichen Hilfsmittel mit anderen· Prozessoren der Anlagensammelleitung zu teilen. Diese Lösung stellt eine einheitliche Hilfsmitteladressierung im Netzwerk sicher, da die Prozessoren entfernte Hilfsmittel auf die gleiche

-δ-Weise wie ihren örtlichen Speicher adressieren.

Entsprechend der Darstellung in den Fig. 1 und 3 ist der jedem Prozessor zugeordnete FIFO-Unterbrechungswarteschlangenspeicher 12 Teil der gemeinsamen Hilfsmittel des Prozessors, der für alle anderen Prozessoren zugänglich ist. Asynchrone Hardware- und Softwareunterbrechungen werden über die Anlagensammelleitung 105 unter Verwendung dieser FIFO-Speicher übertragen. Zum Zweck einer Unterbrechung schreibt der Quellenprozessor einen IQ Unterbrechungsvektor (der den Typ der Unterbrechung beschreibt) in den FIFQ-Unterbrechungswarteschlangenspeicher des gewünschten Zielprozessors. Dieser Prozessor wird hinter weiteren Unterbrechungsvektoren eingereiht, die vorher zum Zielprozessor ausgesendet worden sind. Die Vektoren durchlaufen die FIFO-Unterbrechungswarteschlange und unterbrechen einer nach dem anderen den Zielprozessor auf eine Weise, die zum ersten durch das Programm-Unterbrechungssteuergerät und zum zweiten durch den steuernden Vektor am Ausgang der FIFO-Unterbrechungswarteschlange bestimmt wird.

Die Konkurrenzverarbeitung der Anlagensammelleitung, nämlich die Schnittstellenschaltungen 11, 21, 31, 41 ordnen die Unterbrechungsanforderungen von den verschiedenen Quellen nacheinander ein, und die FIFO-Unterbrechungswarteschlangenspeicher 12, 22, 32, 42 stellen die Pufferspeicher dar, die erforderlich sind, um die schwebenden Vektoren festzuhalten, bis der Prozessor sie bedienen kann. Die Länge und Breite jedes FIFO-Unterbrechungswarteschlangenspeichers läßt sich bei der Schal tungsauslegung wählen, wobei die Länge durch die Anzahl von zu erwartenden Unterbrechungen bestimmt wird, die für jeden Prozessor in der Anlage vorgesehen sind, und die Breite durch die Anzahl von unterschiedlichen Unterbrechungstypen bestimmt wird, die durch einen Prozessor bedient werden, oder durch die Anzahl von Informationsbits auf der Anlagensammelleitung.

Dieses Verfahren zur Behandlung von Unterbrechungen nutzt verfügbare Hilfsmittel der Anlagensammelleitung

ohne Zuhilfenahme von besonderen Sammelleitungs-Unterbrechungssignalen oder Sammelleitungszyklen aus. Wenn der Unterbrechungswarteschlangenspeicher des Zielprozessors voll ist, tritt ein Sammelleitungsfehler auf, der die Quelle davon unterrichtet, daß die Unterbrechung nicht abgeliefert worden ist. Erneute Versuche werden durch Programm-Mittel im Quellenprozessor behandelt. Da eine zusätzliche Verdrahtung nicht erforderlich ist, können Prozessoren ohne Schwierigkeiten hinzugefügt oder weggenom-IQ men werden.

Zur Erläuterung soll ein spezielles Beispiel genauer beschrieben werden, bei dem der Prozessor 30 (Fig.l) den Prozessor 20 unterbricht. Dieses Beispiel bezieht sich auf die gestrichelten Linien in Fig. 1. Dort gilt folgendes:

(1) Der Prozessor 30 belegt die Sammelleitung 105;

(2) der Quellenprozessor 30 liefert η Datenbits (die den Unterbrechungsvektor darstellen) an den Unterbrechungswarteschlangenspeicher des Zielprozessors 20. Die aktuelle Datenübertragung erfolgt

mittels eines Speicherschreibzyklus unter Steuerung des Prozessors 30;

(3) der Unterbrechungsvektor wird im FIFO-Unterbrechungswarteschlangenspeicher 22 des Zielprozessors 20 gespeicher;

(4) der gespeicherte Unterbrechungsvektor durchläuft den Speicher 22, und ein Signal, das diese Tatsache angibt, wird mittels des Signals (ORE) für nicht leeres Ausgangsregister zum programierbaren Unterbrechungssteuergerät (PIC) 24 gegeben;

(5) das Steuergerät 24 gibt unter Anwendung seiner vorprogrammierten Maskierungen und Prioritäten ein Unterbrechungssignal an die Prozessoreinheit (CPU) 25;

(6) die CPU 25 liest unter Steuerung des Unterbrechungs· signals den Unterbrechungsvektor aus dem Unterbrechungswarteschlangenspeicher 22 und bedient diese Unterbrechung.

-ΙΟΙ Eine Alternative für den oben angegebenen Schritt (6) besteht darin, daß der im FIFO-Unterbrechungswarteschlangenspeicher enthaltene Vektor nicht die eigentliche Unterbrechungssteuerinformation enthält, sondern auf eine besondere Stelle im gemeinsam benutzten Speicher hinweist. In diesem Fall liefert der sendende Prozessor 30 eine Adressenstelle im gemeinsam benutzten Speicher des Zielprozessors, die diejenige Information enthält, die dem sendenden Prozessor gesondert zugeordnet ist. Diese Speicherstelle enthält dann die Informationen, die sich auf die eigentliche Unterbrechung beziehen.

Die gemeinsam benutzten Speicher aller Prozessoren können auch so angeordnet sein, daß sie einen gemeinsamen Satz von Unterbrechungssteuernachrichten enthalten, ^g In diesem Fall muß der sendende Prozessor nur die Adressenstelle des gewünschten Unterbrechungstyps aussenden. Der Zielprozessor adressiert dann unter Steuerung der Information im FIFO-Unterbrechungswarteschlangenspeicher den örtlichen Speicher und führt die Unterbrechung entsprechend der Information durch, die vorher an der angegebenen Adresse abgelegt worden ist. Wie oben erläutert, kann dies deswegen erreicht werden, weil die Anlage als Ganzes den Adressenraum gemeinsam benutzt, so daß mit Bezug auf eine gegebene Unterbrechung der gleiche Vektor (Unterbrechungsnachricht) an jeden Prozessor geliefert werden kann.

Bei Verwendung der oben beschriebenen Unterbrechung sanOrdnung muß die CPU nicht kontinuierlich Prozessorzeit zur Abfrage eines Kennzeichenbits verbrauchen, um festzustellen, ob ein Unterbrechungssignal auf eine Verarbeitung wartet, da das eigentliche Unterbrechungssignal in positiver Weise über den FIFO-Unterbrechungswarteschlangenspeicher nur dann an die CPU gegeben wird, wenn ein Unterbrechungsvektor vorhanden ist. Da der Speieher gemeinsam benutzt wird, besteht die Möglichkeit, Nachrichten auszusenden, die länger sind als Nachrichten, die im anderen Fall während eines einzigen Zyklus übertragen werden, da die gesendete Nachricht die Adresse von

örtlich gespeicherten Daten enthalten kann, die bei Übertragung durch den sendenden Prozessor mehr als einen solchen Zyklus erfordern würde.

Der FIFO-Unterbrechungswarteschlangenspeicher dient als Warteschlange und nimmt viele Unterbrechungsnachrichten von vielen Prozessoren auf und speichert sie In typischer Weise wird die Anlage so ausgelegt, daß sie jeweils nur eine solche Unterbrechung von jedem sendenden Prozessor gleichzeitig verarbeitet, so daß der sendende Prozessor dann nachfolgende Unterbrechungen behandeln kann, die zum gleichen Zielprözessor auszusenden sind. Bei einer solchen Anlage muß der FIFO-Unterbrechungswarteschlangenspeicher dann nur genügend lang sein, um eine Unterbrechung von jedem anderen Prozessor verarbeiten zu können. Es besteht aber natürlich die Möglichkeit, mehrere Unterbrechungen vom gleichen Prozessor zuzulassen, indem einfach nur der FIFO-Unterbrechungswarteschlangenspeicher länger gemacht wird. Außerdem besteht die Möglichkeit, den Unterbrechungen eine Prioritätsreihenfolge zuzuordnen, und zwar abhängig von einer Anzahl von Faktoren, beispielsweise dem Unterbrechungstyp, dem sendenden Prozessor usw. Dies läßt sich erreichen, indem eine Anzahl von FIFO-Registern so angeordnet wird, daß die Unterbrechungsnachricht entweder'direkt ein bestimmtes Register adressiert, oder indem eine Speicherprogrammsteuerung benutzt wird, um die Unterbrechungen bei ihrem Eintreffen zu sortieren. Nachdem der Eingangsvektor in einem bestimmten FIFO-Register eingespeichert ist, werden die Ausgangssignale der FIFO-Register der CPU auf der Grundlage einer Prioritätsanordnung zugeführt, wobei die einfachste Anordnung dieser Art darin besteht, ein FIFO-Register zu leeren, bevor nach weiteren Vektoren in einem anderen FIFO-Register Ausschau gehalten wird. Eine weitere Anordnung besteht darin, den gemeinsamen Speicher und den Prozessor zusammen zu benutzen, um festzustellen, welche Unterbrechung als nächste bedient werden muß.

Es versteht sich, daß zwar die beschriebene

-12-

MultiprOzessor-Unterbrechungsanlage in Verbindung mit

einer örtlich verdrahteten Sammelleitungsanordnung dargestellt ist, daß aber keine praktische Einschränkung dahingehend besteht, wie die Prozessoren miteinander verbunden sind. Diese Verbindung kann sich über große geographische Bereiche mit der einzigen Anforderung erstrecken, daß der Quellenprozessor in der Lage sein muß, dem Unterbrechungswarteschlangenspeicher des Zielprozessors Unterbrechungsinformationen zuzuführen.
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Claims

BLUMBACH ■ WESER · BERGEISi · KRAMER ZWIRNER · HOFFMANN

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Patentconsult Radeckestraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patenlconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186 237 Telegramme Patenfconsult

Western Electric Company Incorporated Brown, S.S.1-2-1 New York, N.Y. 10038, USA

Patentansprüche

Unterbrechungsanordnung für jeden Prozessor einer Multiprozessoranlage,
gekennzeichnet durch : eine Einrichtung (12, 14), die einen FIFO-Speicher (12) enthält und so ausgelegt ist, daß sie über die Anlage gelieferte Unterbrechungsvektoren in eine Warteschlange einreiht und sequentiell einem zugeordneten Prozessor (10) ein Unterbrechungssignal für jeden eingereihten Vektor zuführt.
2. Unterbrechungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder Vektor über die Anlage auf die gleiche Weise übertragen wird, wie andere Daten zwischen zwei Prozessoren übertragen werden.
3. Unterbrechungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die von dem FIFO-Speicher gelieferten Vektoren benutzt werden, um die Aufgaben des Prozessors (10) zu steuern.
4. Unterbrechungsanordnung nach Anspruch 2, gekennzeichnet durch eine Einrichtung einschließlich eines Speichers (13) mit gemeinsam von allen Prozessoren benutzten Adressenstellen zur Speicherung von Informationen, die sich auf Unterbrechungsauf gabeji beziehen, wobei die Einrichtung durch Vektoren adressierbar sind, die in dem

München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. · E. Hoffmann Dipl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Prof. Dr. jur. Dipl.-Ing., Pat.-Ass., Pat.-Anw. bis 1979 · G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.

FIFO-Speicher (12) eingereiht sind.
5. Multiprozessoranlage, bei der Informationen zwischen Prozessoren über ein Übertragungsmedium übertragen werden,

dadurch gekennzeichnet, daß jeder Prozessor eine Unterbrechungfanordnung nach einem der vorhergehenden Ansprüche aufweist.
6. Verfahren zur Steuerung von Unterbrechungen bei Prozessoren einer Multiprozessoranlage, bei der Informationen zwischen Prozessoren über ein Übertragungsmedium übertragen werden,

gekennzeichnet durch die Verfahrensschritte: Übertragen eines Unterbrechungsvektors eines sendenden Prozessors (30) zu einem Zielprozessor (20) über das Übertragungsmedium (105);

Einspeichern des Unterbrechungsvektors in einem FIFO-Speicher (22) bei dem Zielprozessor (20); sequentielles Bereitstellen eines Unterbrechungssignals zum Zielprozessor (20) für jeden eingereihten Unterbrechungsvektor.
7. Verfahren nach Anspruch 6,

gekennzeichnet durch den weiteren Verfahrensschritt: Lesen des in dem FIFO-Speicher (12) gespeicherten, jedem Unterbrechungssignal zugeordneten Unterbrechungsvektor aus dem FIFO-Speicher (12) unter Steuerung des Zielprozessors (20 ).
8. Verfahren nach Anspruch 6,

dadurch gekennzeichnet, daß bei dem Verfahrensschritt der Übertragung eines Unterbrechungsvektors Konkurrenz Situationen hinsichtlich des Übertragungsmediums gelöst werden .