DE2953215A1 - DIGITAL PHASE-LOCKED LOOP - Google Patents
DIGITAL PHASE-LOCKED LOOPInfo
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Description
Digitale phasensynchronisierte SchleifeDigital phase locked loop
Die Erfindung betrifft eine digitale phasensynchronisierte Schleife, vorzugsweise zur Regenerierung einer Bitfolge in synchronen Datenübertragungssystemen, welche eine redundant kodierte Information, die in geeigneter Weise moduliert ist, von einem Sender zu einem Empfänger übertragen.The invention relates to a digital phase-locked loop, preferably for regenerating a bit sequence in synchronous data transmission systems, which contain redundantly coded information that is modulated in a suitable manner, transmitted from a transmitter to a receiver.
Damit ein Datensignal auf der Empfängerseite eines sychronen Datenübertragungssystems richtig regeneriert werden kann, muß die Information, unter anderem Bitfolge und Bitphase/ im Empfänger verfügbar sein. Es ist bekannt, eine phasenverriegelte Schleife zu verwenden, die beispielsweise durch zwei Null-Durchgänge im übertragenen Basisbandsignal zur Regenerierung der Bitfolge gesteuert wird.So that a data signal can be correctly regenerated on the receiver side of a synchronous data transmission system, the information, including the bit sequence and bit phase, must be available in the receiver. It is known to be a phase-locked Loop to use, for example, by two zero crossings in the transmitted baseband signal for regeneration the bit sequence is controlled.
Bei Datenübertragungssystemen der vorausgehend erwähnten Art besteht manchmal die Gefahr, daß die Bitfolge-Regenerierungsvorrichtung in einer nicht korrekten Phasenposition synchro-In data transmission systems of the type mentioned above, there is sometimes the risk that the bit sequence regeneration device in an incorrect phase position synchro-
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nisiert ist, selbst wenn die Frequenz an sich korrekt ist. Dies bedeutet', daß der Datendetektor des Systems nicht im ■;;; Augenzentrum im Augendiagramm des gesendeten Signals ab- ' tastet, so daß die resultierende Bitfehler-Frequenz hoch ist. Da eine phasensynchronisierte Schleife nur sporadisch maßgebliche Steuerdaten aufnimmt, um sich aus diesem Zustand zu lösen, kann die richtige Synchronisierung eine verhältnismäßig lange Zeit benötigen. Dies ist natürlich ein eindeutiger Nachteil bei allen Systemen dieser Art und besonders störend bei einem System für eine Zweiweg-Verbindung auf dem gleichen Kanal, beispielsweise ein abwechselndes Senden und Empfangen von jeder Endstation. Bei derartigen Systemen ist die Synchronisierungsfolge natürlich besonders häufig.is nized even if the frequency is correct in itself. This means that the system's data detector is not in the ■ ;;; Eye center in the eye diagram of the transmitted signal scans, so that the resulting bit error frequency is high is. Since a phase-synchronized loop only sporadically receives relevant control data in order to get out of this state correct synchronization can take a relatively long time to resolve. This is natural a clear disadvantage with all systems of this type and particularly troublesome with a system for a two-way connection on the same channel, e.g. alternate transmission and reception from each end station. In such systems, of course, the synchronization sequence is particularly frequent.
Die erfindungsgemäße phasenverriegelte Schleife/deren Unterscheidungsmerkmale sich aus den anliegenden Patentansprüchen ergeben, löst das vorausgehend aufgeführte technische Problem, vorausgesetzt, daß das gesendete Signal in irgendeiner Weise redundant kodiert ist. Vor allem bietet die Lösung den Vorteil, daß die Synchronisierungszeit, beispielsweise beim Einschalten, erheblich verringert wird, indem eine Synchronisierung in einer nicht korrekten Phasenlage verhindert wird.The phase-locked loop according to the invention / the distinguishing features thereof emerge from the appended patent claims, solves the technical problem mentioned above, provided that the transmitted signal is coded redundantly in some way. Above all, the solution offers the advantage that the synchronization time, for example when switching on, is considerably reduced by preventing synchronization in an incorrect phase position.
Die Erfindung wird nunmehr unter Bezugnahme auf die anliegende Zeichnung beschrieben, die eine Ausführungsform einer phasensynchronisierten Schleife gemäß der Erfindung darstellt.The invention will now be described with reference to the accompanying drawing, which shows an embodiment of a represents phase locked loop according to the invention.
In der folgenden Beschreibung wird angenommen, daß der Empfänger Fehler im übertragenen Datenstrom ermitteln kann. Diese Mög-In the following description it is assumed that the receiver Can determine errors in the transmitted data stream. This possibility
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lichkeit ist beispielsweise vorhanden, wenn Daten mit einem Paritätsbit oder mit einer redundanten Datenkodierung übertragen werden. Eine derartige Kodierung bedeutet, daß die übertragenen Signalelemente korreliert sind,, beispielsweise mit einer Basisband-Kodierung entsprechend dem Teilansprechverfahren, einer Zweiphasen-Kodierung, AMI-Kodierung (abwechselnde Markierungsnegierung), Miller-Kodierung etc.There is a possibility, for example, when data with a Parity bit or with redundant data coding. Such coding means that the transmitted signal elements are correlated, for example with a baseband coding according to the partial response method, a two-phase coding, AMI coding (alternating marking negation), Miller coding, etc.
Die Korrelation zwischen den Signalelementen bei diesen Kodes wird in erster Linie verwendet,.um eine geeignete Spektralverteilung für die Übertragung zu erhalten, kann jedoch auch zur Ermöglichung einer Fehlerermittlung auf der Empfängerseite benützt werden.The correlation between the signal elements in these codes is primarily used to determine an appropriate one Obtaining spectral distribution for transmission can however, they can also be used to enable error detection on the recipient side.
Wird AMI-Kodierung als Beispiel gewählt, so wird die binäre Information "1" mit Impulsen übertragen, deren Polarität abwechselt und die binäre Information "0" mit einem fehlenden Impuls, d.h. einem Null-Pegel. Durch eine einfache Überprüfung, ob die Impulse im empfangenen Basisbandsignal im Detektor sich in ihrer Polarität abwechseln, können Erfassungsfehler oder bipolare Beeinträchtigungen (BPV) entdeckt werden.If AMI coding is chosen as an example, the binary Information "1" is transmitted with pulses whose polarity alternates and the binary information "0" with a missing one Impulse, i.e. a zero level. By simply checking whether the pulses are in the received baseband signal in the detector alternate polarity, detection errors or bipolar impairments (BPV) can be detected.
Ist die regenerierte Bitfolge auf die richtige Phasenlage zur Steuerung der Zeit synchronisiert, in welcher der Datendetektor das Basisbandsignal auffindet und demoduliert, so tritt BPV nur wegen Störungen in der Datenübertragung selbst auf, ist andererseits die regenerierte Bitfolge außer Phase, beispielsweise während der Synchronisierungsfolge, oder während einer nicht korrekten Synchronisierung ihrer Phasenlage, so steigt die Anzahl von BPVs sehr stark an.Is the regenerated bit sequence synchronized to the correct phase position to control the time in which the data detector finds the baseband signal and demodulates it, BPV only occurs because of interference in the data transmission itself on, on the other hand, the regenerated bit sequence is out of phase, for example during the synchronization sequence, or during incorrect synchronization of their phase position, the number of BPVs increases very sharply.
Die Zeichnung stellt einen Teil des Empfängers in einem übertragungssystem dar, der im Einklang mit obigem ausgebildet ist. Das übertragene Datensignal, welches, falls angebracht, denoduliert ist, kommt am Datendetektor 2 des Empfängers an, wo es abgetastet wird. In einem anschließenden Vorgang wirdThe drawing represents part of the receiver in a transmission system which is formed in accordance with the above. The transmitted data signal, which, if appropriate, is denodulated, arrives at the data detector 2 of the receiver, where it is scanned. In a subsequent process,
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es im Dekoder 7 dekodiert. Eine mit dem Detektoreingang verbundene Bitfolge-Extraktionsschaltung 1 tastet das Basisbandsignal bezüglich eines periodisch erscheinenden Merkmals, beispielsweise des Signaldurchgangs durch bestimmte vorgegebene Pegel oder einen festen Pegel, beispielsweise den NuIl-PegeI^ ab. Jedesmal wenn das Signal durch einen derartigen Pegel hindurchtritt oder ein anderes vorgegebenes Kriterium erfüllt, erscheint am Schaltungsausgang ein impulsförmiges Signal. Der Ausgang der Bitfolge-Extraktionsschaltung 1 ist mit einem der Eingänge einer Phasenkomparator-Schaltung 5 verbunden, die zwei Eingänge und zwei Ausgänge aufweist. Die Ausgänge der letzteren sind mit den Steuereingängen eines digital gesteuerten Oszillators 4 verbunden, dessen Ausgang an den verbleibenden Eingang der Komparator-Schaltung angeschlossen ist. Wie die Darstellung zeigt, vergleicht die Phasenkomparator-Schaltung 5 die Phasenlagen des ersten und zweiten Eingangssignals in bezug auf einander. Eilt die Phase des ersten Eingangssignals vor, so erscheint ein Ausgangssignal an einem der Ausgänge, während für die umgekehrte Beziehung ein Ausgangssignal am anderen Ausgang auftritt. Die Steuereingänge des Oszillators empfangen diese Signale und die Signale steuern die Frequenz des Oszillators nach oben oder unten, jeweils abhängig davon, welches Steuersignal gerade anliegt und derart, daß der Phasenunterschied zwischen den Eingangssignalen zur Phasenkomparatorschaltung 5 sich verringert.it is decoded in decoder 7. One connected to the detector input Bit sequence extraction circuit 1 samples the baseband signal with respect to a periodically appearing feature, for example, the signal passage through certain predetermined levels or a fixed level, for example the NuIl-PegeI ^ ab. Every time the signal goes through one of these Level passes or another predetermined criterion is met, a pulse-shaped appears at the circuit output Signal. The output of the bit sequence extraction circuit 1 is connected to one of the inputs of a phase comparator circuit 5 connected, which has two inputs and two outputs. The outputs of the latter are with the control inputs a digitally controlled oscillator 4, the output of which is connected to the remaining input of the comparator circuit connected. As the illustration shows, the phase comparator circuit 5 compares the phase positions of the first and second input signals with respect to each other. If the phase of the first input signal is ahead, then appears an output signal at one of the outputs, while for the inverse relationship an output signal at the other output occurs. The control inputs of the oscillator receive these signals and the signals control the frequency of the oscillator up or down, depending on which control signal is present and in such a way that the phase difference between the input signals to the phase comparator circuit 5 decreases.
Der Ausgang des Oszillators 4 ist ferner mit. dem Abtastsignaleingang des Detektors 2 verbunden, was bedeutet, daß die Abtastfrequenz und -phase des Detektors durch die entsprechenden jeweiligen Ausgangsvariablen des Oszillators 4 bestimmt sind.The output of the oscillator 4 is also with. the scanning signal input of the detector 2 connected, which means that the sampling frequency and phase of the detector are determined by the corresponding respective output variables of the oscillator 4.
Jedoch kann sich die Schleife entsprechend obigen Ausführungen in einer nicht korrekten Phasenposition synchronisieren, selbst wenn die wiedergewonnene Frequenz an sich korrekt ist.However, according to the above, the loop can synchronize in an incorrect phase position, even if the recovered frequency is inherently correct.
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Die Folge hiervon ist, wie erwähnt, daß die Bitfehlerfrequenz im Ausgangssignal des Detektors hoch wird.As mentioned, the consequence of this is that the bit error frequency in the output signal of the detector becomes high.
Ein Fehlerdetektor 3 ist mit dem Detektorausgang gemäß der bevorzugten Ausfuhrungsform verbunden und prüft das Detektorausgangssignal, um festzustellen, ob unter Berücksichtigung der Signalkodierung die erwarteten inhärenten redundanten · Eigenschaften vorliegen. Ist dies nicht der Fall, so wird ein Signal vom Ausgang des Fehlerdetektors einem der Eingänge einer damit verbundenen Additionsschaltung 6 zugeführt. Diese Additionsschaltung liegt im Signalpfad für ein Ausgangssignal der Phasenkomparator-Schaltung 5, und zwar derart, daß ihr Ausgang mit einem Steuereingang des Oszillators 4 und ihr Eingang mit einem Ausgang der Phasenkomparator-Schaltung verbunden ist.An error detector 3 is connected to the detector output according to the preferred embodiment and checks the detector output signal, to determine whether, taking into account the signal coding, the expected inherent redundant Properties are present. If this is not the case, a signal from the output of the error detector is sent to one of the inputs an adder circuit 6 connected thereto. This addition circuit is in the signal path for a Output signal of the phase comparator circuit 5 in such a way that its output with a control input of the oscillator 4 and its input with an output of the phase comparator circuit connected is.
Für den typischen Fall, daß die phasenverriegelte Schleife in einer nicht korrekten Phasenlage synchronisiert wurde und relevante Steuerdaten für den Oszillator 4 verhältnismäßig selten auftreten, um die Schleife aus diesem Zustand herauszunehmen, gibt die vorausgehend erläuterte Anordnung offensichtlich die Möglichkeit, abhängig von der Verbindung mit der Additionsschaltung den Oszillator durch einen Abfall oder Anstieg der Frequenz in die richtige Phasenlage zu steuern. Da die Bitfolge-Frequenz hoch ist, zumindest in den Anfangsstufen dieser Korrektur, wird die Impulsfrequenz am Ausgang des Fehlerdetektors 3 hoch und infolgedessen die Synchronisierungsfolge rasch.For the typical case that the phase-locked loop was synchronized in an incorrect phase position and relevant control data for the oscillator 4 occur relatively infrequently to the loop from this state take out, the arrangement explained above obviously gives the possibility, depending on the connection with the addition circuit to put the oscillator in the correct phase position by a decrease or increase in frequency steer. Since the bit rate is high, at least in the initial stages of this correction, the pulse frequency becomes at the output of the error detector 3 high and consequently the synchronization sequence is fast.
Die Vorrichtung arbeitet im Einklang mit obigen Erläuterungen natürlich selbst dann, wenn die Schleife nicht in einer nicht korrekten Phasenlage synchronisiert wurde, sich aber in einer weit phasenverschobenen Ausgangsstellung zu Beginn der Datenübertragung befindet.The device operates in accordance with the above explanations of course, even if the loop was not synchronized in an incorrect phase position, but is in a far phase-shifted starting position at the beginning of the data transmission.
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Der Fehlerdetektor ist somit im System ständig angeschlossen, aber während des normalen Gleichgewichtszustands des Systems in der Haupsache inaktiv. Nur die bei der tatsächlichen Übertragung zwischen Sender und Empfänger eingeführten Fehler werden registriert und führen zur Zuführung von Steuerimpulsen zum Oszillator. Derartige Steuerimpulse werden jedoch ohne Schwierigkeit im normalen Steuerzyklus in der Schleife kompensiert.The fault detector is thus permanently connected in the system, but during the normal state of equilibrium of the system mostly inactive. Only those in the actual transmission Errors introduced between the transmitter and receiver are registered and lead to the application of control pulses to the oscillator. However, such control pulses are looped without difficulty in the normal control cycle compensated.
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Claims (1)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE7810736A SE414104B (en) | 1978-10-13 | 1978-10-13 | DIGITAL FAST LOAD |
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Publications (1)
Publication Number | Publication Date |
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DE2953215A1 true DE2953215A1 (en) | 1980-11-27 |
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ID=26657127
Family Applications (1)
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DE19792953215 Ceased DE2953215A1 (en) | 1978-10-13 | 1979-10-12 | DIGITAL PHASE-LOCKED LOOP |
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DE (1) | DE2953215A1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3846583A (en) * | 1971-10-20 | 1974-11-05 | Post Office | Digital communication systems |
US4085288A (en) * | 1975-04-28 | 1978-04-18 | Computer Peripherals, Inc. | Phase locked loop decoder |
-
1979
- 1979-10-12 DE DE19792953215 patent/DE2953215A1/en not_active Ceased
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3846583A (en) * | 1971-10-20 | 1974-11-05 | Post Office | Digital communication systems |
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