DE2736292B3

DE2736292B3 - Circuit arrangement for generating random sequences

Info

Publication number: DE2736292B3
Application number: DE2736292.1A
Authority: DE
Inventors: Dipl.-Ing. Ostermann Bernd; Wolfgang Lindau
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1977-08-12
Filing date: 1977-08-12
Publication date: 2019-09-12
Anticipated expiration: 1997-08-13

Abstract

Schaltungsanordnung zur Erzeugung von mehrstelligen Zufallszahlen aus einer ersten Zahlenfolge von Binärziffern 0,L mit einem Binärzähler aus einer beliebigen Anzahl von zu einem Ring zusammengeschalteten Binärstufen, dem die Binärziffern der Zufallsfolge als Zählimpulse derart zugeführt werden, daß abhängig von einer für jeden Zählimpuls neu einstellbaren Adresse jede Binärstufe als Einspeisestufe dienen kann und der Inhalt der Binärstufen, ausgelöst durch einen Schiebebefehl, im Ring entgegen der Übertragsrichtung beim Zählvorgang geschoben werden kann, wobei der Schiebebefehl vom Inhalt einer der Binärstufen abgeleitet und diese Binärstufe vorzugsweise beim Schiebevorgang übersprungen wird, dadurch gekennzeichnet, daß der Binärzähler aus einem Speicherregister (SpR) mit N Binärstufen und einem N-stelligen, speicherfreien Volladdierer (VAd) mit zum Ring geschaltetem Übertrag (Ü) besteht, daß die N Ausgänge des Speicherregisters (SpR) direkt oder über einen elektronischen Umschalter (S) mit den N ersten Eingängen (E1) des Volladdierers (VAd) verbunden sind, daß über jeweils einen beliebigen der N zweiten Eingänge (E2) des Volladdierers (VAd) die Zufallsfolge (Z) eingespeist wird, daß zur Verschiebung der im Speicherregister (SpR) stehenden Information in Gegenrichtung zum Übertragslauf je Stufe der elektronische Umschalter (S) mit seinen zwei Eingängen (S1, S2) so vorgesehen ist, daß'an dessen erstem Eingang (S1) der Ausgang der angesteuerten Binärstufe des Speicherregisters (SpR) und an dessen zweitem Eingang (S2) der Ausgang der nachfolgenden Binärstufe des Speicherregisters (SpR) liegt, wobei der Binärstufe, die bei dem Schiebevorgang übersprungen wird, kein solcher elektronischer Umschalter zugeordnet ist,
daß eine Überwachungsschaltung (ÜW) einen Löschimpuls auslöst, sobald die N Ausgänge des Volladdierers (VAd) den Zustand 1 annehmen und gleichzeitig mit einem Zählimpuls ein Aufaddiervorgang um 1 durchgeführt wird, wobei der Löschimpuls alle Primärstufen des Speicherregisters (SpR) auf 0 setzt und
daß eine Auswahlschaltung (AW) für jedes Zufallsbit der Zufallsfolge (Z) die Einspeisestelle der N zweiten Eingänge des Volladdierers (VAd) neu festlegt.

Circuit arrangement for generating multidigit random numbers from a first sequence of numbers of binary digits 0, L with a binary counter of any number of interconnected to a ring binary stages to which the binary digits of the random sequence are supplied as counts such that depending on a newly adjustable for each count address Each binary stage can serve as a feed stage and the content of the binary stages, triggered by a shift command, can be pushed in the ring against the direction of transmission during the counting process, the shift command being derived from the content of one of the binary stages and this binary stage preferably being skipped during the shift operation, characterized in that the binary counter of a memory register (SpR) with N binary stages and an N-ary, memory-free full adder (VAd) connected to the ring carry (Ü), that the N outputs of the memory register (SpR) directly or via a electronic switch (S) with the N first inputs (E1) of the Volladdierers (VAd) are connected, that via any one of the N second inputs (E2) of the Volladdierers (VAd) the random sequence (Z) is fed, that for the displacement of in the memory register (SpR) Information in the opposite direction to the carry run per stage of the electronic switch (S) with its two inputs (S1, S2) is provided so that'the first input (S1) of the output of the driven binary stage of the memory register (SpR) and at its second input (S2) the output of the subsequent binary stage of the memory register (SpR) is located, wherein the binary stage, which is skipped in the shift operation, no such electronic switch is assigned,
that a monitoring circuit (ÜW) triggers an erase pulse as soon as the N outputs of the full adder (VAd) assume the state 1 and simultaneously with a count a Aufaddiervorgang by 1 is performed, the erase pulse sets all primary stages of the memory register (SpR) to 0 and
a selection circuit (AW) for each random bit of the random sequence (Z) restarts the entry point of the N second inputs of the full adder (VAd).

Description

Die Erfindung befaßt sich mit einer Schaltungsanordnung zur Erzeugung von mehrstelligen Zufallszahlen aus einer ersten Zahlenfolge von Binärziffern 0,L mit einem Binärzähler aus einer beliebigen Anzahl von zu einem Ring zusammengeschalteten Binärstufen, dem die Binärziffern der Zufallsfolge als Zählimpulse derart zugeführt werden, daß abhängig von einer für jeden Zählimpuls neu einstellbaren Adresse jede Binärstufe als Einspeisestufe dienen kann und der Inhalt der Binärstufen, ausgelöst durch einen Schiebebefehl, im Ring entgegen der Übertragsrichtung beim Zählvorgang geschoben werden kann, wobei der Schiebebefehl vom Inhalt einer der Binärstufen abgeleitet und diese Binärstufe vorzugsweise beim Schiebevorgang übersprungen wird.The invention relates to a circuit arrangement for generating multi-digit random numbers from a first sequence of binary digits 0, L with a binary counter of any number of interconnected to a ring binary stages to which the binary digits of the random sequence are supplied as counts such that depending on a for each count newly settable address each binary stage can serve as a feed and the contents of the binary stages, triggered by a shift command in the ring against the carry direction during counting can be pushed, the shift command derived from the content of one of the binary stages and this binary level preferably skipped during the shift process becomes.

Eine derartige Schaltungsanordnung ist in „Fernschreibschlüsselgerät E (FGE) (ELCROTEL) Geräte-, Funktions- und Stromlaufbeschreibung sowie Betriebs- und Instandhaltungsanweisungen für das Gerät CET (Crypto-Einheit-Telegrafie) AMSP 559, April 72“ (Confidential-Krypto), Seiten 63 - 67, beschrieben.Such circuitry is described in "Telegraph Key Device E (FGE) (ELCROTEL) Device, Function, and Circuit Description, and Operation and Maintenance Instructions for the CET (Crypto-unit Telegraphy) AMSP 559, April 72" (Confidential-Krypto), pages 63-67.

Aufgabe der Erfindung ist es, bei einer derartigen Anordnung eine höhere Arbeitsgeschwindigkeit und einen geringeren Aufwand an Schaltmitteln zu erzielen.The object of the invention is to achieve a higher operating speed and a lower cost of switching means in such an arrangement.

Erfindungsgemäß wird dies dadurch gelöst, daß der Binärzähler aus einem Speicherregister mit N Binärstufen und einem N-stelligen, speicherfreien Volladdierer mit zum Ring geschaltetem Übertrag besteht, daß die N Ausgänge des Speicherregisters direkt oder über einen elektronischen Umschalter mit den N ersten Eingängen des Volladdierers verbunden sind, daß über jeweils einen beliebigen der N zweiten Eingänge des Volladdierers die Zufallsfolge eingespeist wird, daß zur Verschiebung der im Speicherregister stehenden Information in Gegenrichtung zum Übertragslauf je Stufe der elektronische Umschalter mit seinen zwei Eingängen so vorgesehen ist, daß an dessen erstem Eingang der Ausgang der angesteuerten Binärstufe des Speicherregisters und an dessen zweitem Eingang der Ausgang der nachfolgenden Binärstufe des Speicherregisters liegt, wobei der Binärstufe, die bei dem Schiebevorgang übersprungen wird, kein solcher elektronischer Umschalter zugeordnet ist, daß eine Überwachungsschaltung einen Löschimpuls auslöst, sobald die N Ausgänge des Volladdierers den Zustand 1 annehmen und gleichzeitig mit einem Zählimpuls ein Aufaddiervorgang um 1 durchgeführt wird, wobei der Löschimpuls alle Binärstufen des Speicherregisters auf 0 setzt, und daß eine Auswahlschaltung für jedes Zufallsbit der Zufallsfolge die Einspeisestelle der N zweiten Eingänge des Volladdierers neu festlegt.According to the invention this is achieved in that the binary counter from a memory register with N Binary stages and an N-ary, memory-free full adder connected to the ring carry out that the N Outputs of the memory register directly or via an electronic switch with the N first inputs of the full adder are connected, that via any one of the N second inputs of the Volladdierers the random sequence is fed, that for shifting the information in the storage register in the opposite direction to the transfer run per stage of the electronic switch is provided with its two inputs so that at its first input the output of the driven binary stage of the memory register and at the second Input is the output of the subsequent binary stage of the memory register, wherein the binary stage, which is skipped in the shift operation, no such electronic switch is assigned, that a monitoring circuit triggers a clear pulse when the N Outputs of the full adder the state 1 accept and at the same time with a count to a Aufaddiervorgang 1 is performed, wherein the erase pulse on all the binary stages of the memory register 0 sets, and that a selection circuit for each random bit of the random sequence, the feed of the N redetermines the second inputs of the full adder.

In der Figur ist eine gemäß der Erfindung aufgebaute Schaltungsanordnung schematisch dargestellt. Sie besteht aus einem Binärzähler, der seinerseits zum einen aus einem Speicherregister SpR mit N Binärstufen und andererseits aus einem N-stelligen, speicherfreien Volladdierer VAd mit zum Ring geschaltetem Übertrag Ü besteht. Die N Ausgänge des Speicherregisters SpR sind entweder direkt wie bei der ersten Stufe oder über einen elektronischen Umschalter S mit den jeweils ersten Eingängen E1 des Volladdierers VAd verbunden. Über jeweils einen beliebigen der N zweiten Eingänge E2 des Volladdierers wird die Zufallsfolge Z eingespeist. Zur Verschiebung der im Speicherregister SpR stehenden Information in Gegenrichtung zum Übertragsverlauf je Stufe, ist der erwähnte elektronische Umschalter S mit seinen zwei Eingängen S1 und S2 in der Schaltung so angeordnet, daß an dem ersten Eingang S1 der Ausgang der angesteuerten Binärstufe des Speicherregisters SpR liegt und daß an dessen zweitem Eingang S2 der Ausgang der nachfolgenden Binärstufe des Speicherregisters angeschlossen ist. Der in der Figur dargestellten ersten Binärstufe, die bei dem Schiebevorgang übersprungen wird, ist somit kein elektronischer Umschalter zugeordnet. Den N Binärstufen des Speicherregisters SpR wird der erforderliche Arbeitstakt zugeführt. Durch eine Überwachungsschaltung ÜW, der ebenfalls die Zufallsfolge Z zugeführt wird, wird ein Löschimpuls ausgelöst, wenn die N Ausgänge des Volladdierers VAd den Zustand 1 annehmen und gleichzeitig mit einem Zählimpuls ein Aufaddiervorgang um 1 durchgeführt wird. Dabei setzt der Löschimpuls alle Binärstufen des Speicherregisters SpR auf 0. Durch eine Auswahlschaltung AW wird für jedes Zufallsbit der Zufallsfolge Z die Einspeisestelle der N zweiten Eingänge des Volladdierers VAd neu festgelegt.In the figure, a circuit arrangement constructed according to the invention is shown schematically. It consists of a binary counter, which in turn consists of a memory register SpR With N Binary levels and on the other hand from an N-ary, memory-free full adder VAd with transfer connected to the ring Ü consists. The N Outputs of the memory register SpR are either directly as in the first stage or via an electronic switch S with the first inputs E1 of the full adder VAd. Each one of the N second inputs E2 the full adder becomes the random sequence Z fed. To shift the in the memory register SpR standing information in the opposite direction to the transfer path per stage, is the mentioned electronic switch S with its two entrances S1 and S2 arranged in the circuit so that at the first input S1 the output of the driven binary level of the memory register SpR lies and that at its second entrance S2 the output of the subsequent binary stage of the memory register is connected. The first binary stage shown in the figure, which is skipped during the sliding process, is thus not associated with an electronic switch. The N Binary levels of the memory register SpR the required power stroke is supplied. Through a monitoring circuit UW , which is also the random sequence Z is supplied, a clear pulse is triggered when the N Outputs of the full adder VAd the state 1 and at the same time a count-up is performed by one count. The erase pulse sets all binary stages of the memory register SpR on 0 , By a selection circuit AW becomes for each random bit of the random sequence Z the entry point of the N second inputs of the full adder VAd redefined.

Die Erfindung kann ferner so realisiert werden, daß log₂ N jeweils zum Ring geschlossene Speicherregister SpR vorgesehen sind. Diese sind voreinstellbar ausgebildet, und sie werden mit jedem Zählvorgang um eine Stelle verschoben. Die an den Registerausgängen anstehenden Bits legen über eine Dekodierschaltung die Einspeisestelle fest.The invention can also be realized so that log ₂ N are provided in each case closed to the ring memory register SpR. These are designed to be presettable, and they are shifted by one place with each count. The bits present at the register outputs determine the supply point via a decoding circuit.

In Weiterführung der Erfindung kann ferner die Auswahlschaltung durch eine Folge von Binärstufen 0,L gesteuert werden, welche entweder von Binärzählern oder von über logische Netzwerke rückgekoppelten Speicherregistern abgeleitet ist.In a continuation of the invention, the selection circuit can also be characterized by a series of binary stages 0 , L which is derived either from binary counters or from memory registers fed back via logical networks.

Bei der eingangs zitierten vorbekannten Lösung erfolgt das Schieben und das Aufaddieren mit insgesamt drei Takten, wobei für das Schieben ein Takt und für das Aufaddieren zwei Takte benötigt werden. Demgegenüber ergibt die erfindungsgemäße Lösung, daß der Schiebe- und Aufaddiervorgang mit einem einzigen Takt durchgeführt werden kann. Der höhere Aufwand an Schaltmitteln bei der vorbekannten Lösung war dadurch bedingt, daß jeweils zwei Stufen des Speicherregisters eine Steuerstufe zugeordnet war. Abhängig von der Einspeisestelle, d.h. der jeweiligen Stufe des Speicherregisters, wurde die zugeordnete Steuerstufe in einem ersten Takt gesetzt und mit Hilfe einer umfangreichen Steuerlogik, abhängig von der Stellung aller Steuerstufen, in einem zweiten Takt der Zählvorgang ausgeführt. Dieser Aufwand an Schaltungsmitteln war insbesondere dadurch notwendig, weil sichergestellt werden mußte, daß ein Zählübertrag zur angesteuerten Stufe (Einspeisestelle) verhindert wird. Diese Auftrennstelle muß nun bei der erfindungsgemäßen Lösung nicht mehr beachtet werden, da eine Überwachungsschaltung alle Stufen des Speicherregisters auf 0 setzt, sobald am Ausgang aller Addierschaltungen eine 1 ansteht und gleichzeitig ein Zählimpuls anliegt.In the above-cited prior art solution, the sliding and the Aufaddieren with a total of three bars, wherein for the push a clock and the summation two bars are needed. In contrast, the solution according to the invention provides that the sliding and Aufaddiervorgang can be performed with a single clock. The higher cost of switching means in the previously known solution was due to the fact that each two stages of the memory register was assigned a control stage. Depending on the feed point, ie the respective stage of the memory register, the associated control stage was set in a first cycle and executed by means of a comprehensive control logic, depending on the position of all control levels, in a second clock of the counting process. This amount of circuit resources was particularly necessary because it had to be ensured that a count transfer to the selected stage (feed point) is prevented. This separation point must now no longer be considered in the inventive solution, since a monitoring circuit on all stages of the memory register 0 sets as soon as at the output of all adder a 1 is present and at the same time a count is present.

Die Arbeitsgeschwindigkeit der erfindungsgemäßen Schaltung bringt gegenüber der vorbekannten Lösung eine Verdreifachung.The operating speed of the circuit according to the invention brings over the previously known solution a tripling.

Claims

Circuit arrangement for generating multidigit random numbers from a first sequence of numbers of binary digits 0, L with a binary counter of any number of interconnected to a ring binary stages to which the binary digits of the random sequence are supplied as counts such that depending on a newly adjustable for each count address Each binary stage can serve as a feed stage and the content of the binary stages, triggered by a shift command, can be pushed in the ring against the direction of transmission during the counting process, the shift command being derived from the content of one of the binary stages and this binary stage preferably being skipped during the shift operation, characterized in that the binary counter consisting of a memory register (SpR) with N binary stages and an N-ary, memory-free full adder (VAd) with transfer (Ü) connected to the ring, means that the N outputs of the memory register (SpR) are connected directly or via a memory register n electronic switch (S) with the N first inputs (E1) of the Volladdierers (VAd) are connected, that via any one of the N second inputs (E2) of the Volladdierers (VAd) the random sequence (Z) is fed, that for shifting the information in the storage register (SpR) in the opposite direction to the transfer run per stage of the electronic switch (S) with its two inputs (S1, S2) is provided so that'the first input (S1) of the output of the driven binary stage of the memory register (S) SpR) and at whose second input (S2) the output of the subsequent binary stage of the memory register (SpR) is located, wherein the binary stage, which is skipped in the shift operation, no such electronic switch is associated with a monitoring circuit (ÜW) triggers an erase pulse, as soon as the N outputs of the full adder (VAd) assume state 1 and at the same time a counting-up process is carried out by one with a counting w ird, wherein the erase pulse sets all primary stages of the memory register (SpR) to 0 and that a selection circuit (AW) for each random bit of the random sequence (Z), the feed of the N second inputs of the Volladdierers (VAd) sets new.

Circuit arrangement according to Claim 1 , characterized in that log ₂ N are provided to the ring closed memory register (SpR), which are preset and which are shifted with each count by one digit, and that the pending at the register outputs bits via a decoder circuit specify the feed point.