DE2418750C3 - MI112 S memory transistor - Google Patents

MI112 S memory transistor

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DE2418750C3 DE19742418750 DE2418750A DE2418750C3 DE 2418750 C3 DE2418750 C3 DE 2418750C3 DE 19742418750 DE19742418750 DE 19742418750 DE 2418750 A DE2418750 A DE 2418750A DE 2418750 C3 DE2418750 C3 DE 2418750C3
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Description

Die Erfindung bezieht sich auf einen MlihS-Speichertransistor nach dem Oberbegriff des Patentanspruchs 1.The invention relates to an MlihS memory transistor according to the preamble of claim 1.

Ein Speichertransistor dieser Art, bei dem der geschichtete Gate-Isolator insbesondere aus einer SiO2-Schicht und einer darüber angeordneten S13N«- Schicht besteht, wobei der Transistor als MNOS-Transistor bezeichnet wird, ist aus der DE-OS 22 45 688 bekannt Bei diesem ist für den Betrieb mit unipolaren Spannungen vorauszusetzen, daß die Kanallänge des Transistors kürzer ist als die doppelte Sperrschichtdicke während des Einschreibens oder Lesens der zu speichernden Informationen. Geht man von Schreibund Lesespannungen üblicher Amplituden aus, so muß die Kanaliänge sehr klein bemessen werden, was fertigungstechnische Schwierigkeiten bereiten kann.A memory transistor of this type, in which the layered gate insulator consists in particular of an SiO 2 layer and an S13N "layer arranged above it, the transistor being referred to as an MNOS transistor, is known from DE-OS 22 45 688 For operation with unipolar voltages, it must be assumed that the channel length of the transistor is shorter than twice the barrier layer thickness while the information to be stored is being written or read. If one assumes write and read voltages of usual amplitudes, the channel length must be dimensioned very small, which can cause manufacturing difficulties.

Andererseits ist der US-PS 35 00 142 ein MIiI2S-Speichertransistor entnehmbar, bei dem zwischen den beiden Isolierschichten ein von äußeren Potentialen freigeschaltetes Gate, das heißt ein sogenanntes floating-Gate, vorgesehen ist. Beim Anlegen einer Schreibspannung einer vorgegebenen Polarität an die Gateelektrode werden Ladungsträger einer Polarität aus dem Halbleitersubstrat in das floating-Gate transportiert und nach dem Abschalten der Spannung dort gespeichert Durch einen an die Gateelektrode angelegten Spannungsimpuls entgegengesetzter Polarität werden die Ladungsträger dann wieder in das Substrat zurücktransportiert.On the other hand, US Pat. No. 3,500,142 reveals an MIiI 2 S memory transistor in which a gate that is released from external potentials, that is to say a so-called floating gate, is provided between the two insulating layers. When a write voltage of a specified polarity is applied to the gate electrode, charge carriers of one polarity are transported from the semiconductor substrate to the floating gate and stored there after the voltage is switched off.

Während der Speicherung der Ladungsträger im floating-Gate weist der Transistor-Kanalbereich zwischen dem Source- und dem Drain-Gebiet einen wesentlich kleineren Widerstand auf als ohne eine solche Speicherung, wodurch die beiden möglichen Zustände des Speichertransistors in Abhängigkeit von den an die Gateelektrode angelegten Spannungen unterschiedlicher Polaritäten definiert sind.During the storage of the charge carriers in the floating gate, the transistor channel region between the source and the drain region has a much smaller resistance than without such storage, which makes the two possible States of the memory transistor as a function of the voltages applied to the gate electrode different polarities are defined.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen MlihS-Speichertransistor der eingangs genannten Art anzugeben, der relativ einfach herzustellen und zu betreiben istThe present invention is based on the object of an MlihS memory transistor of the initially specified type, which is relatively easy to manufacture and operate

Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angeführten Maßnahmen gelöst.According to the invention, this object is achieved by the measures cited in the characterizing part of claim 1.

Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß trotz einer relativ einfachen Herstellung des Speichertransistors ein Betrieb mit unipolaren Schreib- und Lesespannungen normaler Amplituden erfolgen kann. Die gleiche Polarität dieser Spannungen ermöglicht es dabei beispielsweise, eine aus derartigen Speichertransistoren aufgebaute Speichermatrix zusammen mit einem Decodierer in billiger Ein-Kanal-Technik auf einen gemeinsamen Substrat vorzusehen. Ein weiterer Vorteil der Erfindung besteht darin, daß ein mit nach der Erfindung ausgebildetenThe advantage achievable with the invention is in particular that despite a relatively simple Manufacture of the memory transistor an operation with unipolar write and read voltages normal Amplitudes can be done. The same polarity of these voltages makes it possible, for example, to make one off such memory transistors constructed memory matrix together with a decoder in cheaper Provide single-channel technology on a common substrate. Another advantage of the invention is in that one with trained according to the invention

Speichertransistoren aufgebauter Speicher bitweise organisiert sein kann und daß jedes Bit wahlweise gelöscht, eingeschrieben und ausgelesen werden kann, ohne daß die Information in den benachbarten Speicherzellen beeinflußt wird. Mit steigender Dicke derjenigen Isolierschicht, die sich unterhalb der Grenzfläche und oberhalb der gegen die Oberfläche der Halbleiterschicht isolierten, mit einem Transistoranschluß verbundenen Elektrode befindet, kann eine längere Speicherdauer erreicht werden. ι οMemory transistors constructed memory can be organized bit by bit and that each bit is optional can be erased, written in and read out without the information in the neighboring Memory cells is affected. With increasing thickness that insulating layer that extends below the interface and above the against the surface of the Semiconductor layer is isolated, connected to a transistor terminal electrode, can be a longer storage periods can be achieved. ι ο

Ein nach den Unteransprüchen 2 bis 4 ausgebildeter MIil2S-Transistor nach der Et findung hat den Vorteil, daß durch eine Vergrößerung der Dicke der Oxydschicht in der Doppelschicht eine längere Speicherdauer erreicht werden kann.A MIil2S transistor designed according to the dependent claims 2 to 4 according to the invention has the advantage that by increasing the thickness of the oxide layer in the double layer, a longer storage period can be reached.

Weitere Erläuterungen zur Erfindung und zu deren Ausgestaltungen und Anwendungen gehen aus der folgenden Beschreibung von Ausführungsbeispielen und den Figuren hervor. DieFurther explanations of the invention and its configurations and applications can be found in following description of exemplary embodiments and the figures. the

F i g. 1 zeigt in schematischer Darstellung einen Querschnitt durch einen als MNOS-Transistor ausgebildeten MIihS-Transistor nach der Erfindung; dieF i g. 1 shows a schematic representation of a cross section through an MNOS transistor MIihS transistor according to the invention; the

Fig.2 zeigt in schematischer Darstellung die Kapazitätsverteilung bei einem erfindungsgemäßen MIiI2S-Transistor;die2 shows a schematic representation of the capacitance distribution in an MIiI 2 S transistor according to the invention;

F i g. 3 zeigt ein Schaltsymbol für einen erfindungsgemäßen MIiI2S-Transistor;dieF i g. 3 shows a circuit symbol for an MIiI 2 S transistor according to the invention;

F i g. 4 zeigt einen erfindungsgemäßen MIiI2S-Transistor mit einem vorgeschalteten Trenn-Transistor; dieF i g. 4 shows an MIiI 2 S transistor according to the invention with an upstream isolating transistor; the

Fig.5 zeigt das Schaltbild einer 2x2-Matrix mit erfindungsgemäßen MI)I2S-Transistoren; in der5 shows the circuit diagram of a 2x2 matrix with MI) I 2 S transistors according to the invention; in the

F i g. 6 sind die zum Einschreiben, Löschen und Lesen notwendigen Spannungen angegeben.F i g. 6 shows the voltages required for writing, erasing and reading.

In der F i g. 1 ist das Substrat, auf dem der MNOS-Transistor aufgebaut ist, mit 1 bezeichnet. Vorzugsweise besteht dieses Substrat aus η-Silizium. In dem Substrat 1 befinden sich die ρ+-dotierten Gebiete 6 und 7, die das Draingebiet bzw. das Sourcegebiet des Transistors darstellen. Zwischen diesen Gebieten 6 und 7 befindet sich die Kanalzone 8 des Transistors. Auf der Oberfläche des Substrates 1 ist die Isolierschicht 2, die aus SiO2 besteht, aufgebracht Auf dieser Isolierschicht 2 ist die weitere Isolierschicht 3, die aus S13N4 besteht, aufgebracht Oberhalb des Kanalbereiches ist auf die Isolierschicht 3, die Gateelektrode 4, die vorzugsweise aus Aluminium besteht aufgebracht.In FIG. 1, the substrate on which the MNOS transistor is built is denoted by 1. This substrate preferably consists of η silicon. The ρ + -doped regions 6 and 7, which represent the drain region and the source region of the transistor, are located in the substrate 1. The channel zone 8 of the transistor is located between these areas 6 and 7. The insulating layer 2, which consists of SiO 2 , is applied to the surface of the substrate 1. On this insulating layer 2, the further insulating layer 3, which consists of S13N4, is applied Aluminum is applied.

Zu der Erfindung führten die folgenden Überlegungen. Wenn sich die Doppelisolierschicht, die aus den Isolierschichten 2 und 3 besteht zwischen zwei leitenden Elektroden, die vom Substrat elektrisch isoliert sind, befindet, so kann man beim Schalten das Potential der diffundierten Gebiete unberücksichtigt lassen und auch mit Spannungen von nur einer Polarität Information einschreiben und löschen. Erfhidungsgemäß ist daher, wie in der F i g. 1 dargestellt vorzugsweise über dem ganzen Kanalbereich eine elektrisch leitende Schicht 5, die vorzugsweise aus dotiertem polykristallinem Silizium besteht, so angeordnet daß sich zwischen der Schicht 5 und der Gateelektrode 4 die Isolierschicht 3 und die Isolierschicht 23 befinden. Über der Kanalzone 8 befindet sich nun eine etwa 120 nm dicke Siliziumdioxidschicht 22. Auf dieser Siliziumdioxidschicht 22 ist die Schicht 5 aus dotiertem polykristallinem Silizium und darauf eine dünne Oxydschicht 23, die etwa 2—3 nm dick ist, aufgebracht. b*> Auf der Schicht 23 befindet sich die dickere Nitridschicht 3, die etwa 50 nm dick ist. Die Haftstellen an der Grenzfläche zwischen den Schichten 3 und 23 sind mit 24 bezeichnet Sie werden in das pcJykristalline Silizium 5 entladen oder von dort aus wieder beladen. Dieser Vorgang erfolgt mit Spannungen mit nur einer Polarität und zwar wird einmal an die Gateelektrode 4 ein negativer Spannungsimpuls angelegt, während die Elektrode 5 auf OVoIt bleibt Wird dagegen die Gateelektrode 4 an 0 Volt und der negative Spannungsimpuls an die Elektrode 5 gelegt, so kann man wieder den ursprünglichen Ladungszustand herstellen.The following considerations led to the invention. If the double insulating layer, which consists of the insulating layers 2 and 3, is located between two conductive electrodes that are electrically isolated from the substrate, the potential of the diffused areas can be ignored when switching and information can be written in using voltages of only one polarity Clear. According to the invention, as shown in FIG. 1, an electrically conductive layer 5, which preferably consists of doped polycrystalline silicon, is shown preferably over the entire channel region, so arranged that the insulating layer 3 and the insulating layer 23 are located between the layer 5 and the gate electrode 4. An approximately 120 nm thick silicon dioxide layer 22 is now located above the channel zone 8. The layer 5 of doped polycrystalline silicon is applied to this silicon dioxide layer 22 and a thin oxide layer 23 which is approximately 2-3 nm thick is applied thereon. b *> On the layer 23 there is the thicker nitride layer 3, which is about 50 nm thick. The points of adhesion at the interface between the layers 3 and 23 are denoted by 24. They are discharged into the pcJycrystalline silicon 5 or are charged again from there. This process takes place with voltages with only one polarity and a negative voltage pulse is applied once to the gate electrode 4, while the electrode 5 remains on OVoIt restore the original state of charge.

Während des Lesevorganges wird die elektrisch leitende Schicht 5 nicht angeschlossen, da sie sonst das Feld der Gateelektrode 4 von dem Halbleitersubstrat 1 abschirmen würde. Für den Lesevorgang gilt daher die Formel, die auch für die Einsatzspannung eines bekannten SAMOS-Transistors gültig ist Solche Transistoren sind in der Veröffentlichung H. Hzuka, T. Sato et a], Stacked-gate avalanche-injection type MOS (SAMOS) memory Proceedings of the 4th Conference on Solid State Devices, Toyo, 1972, Seiten 158 bis 166, beschrieben. Für die Einsatzspannung gilt alsoThe electrically conductive layer 5 is not connected during the reading process, since it would otherwise shield the field of the gate electrode 4 from the semiconductor substrate 1. The formula therefore applies to the reading process, which is also valid for the threshold voltage of a known SAMOS transistor. Such transistors are described in the publication H. Hzuka, T. Sato et a], Stacked-gate avalanche-injection type MOS (SAMOS) memory proceedings , pages of the 4 th Conference on Solid State Devices, Toyo, 1972 158-166. The following applies to the threshold voltage

I/τη = I / τη =

Ο)Ο)

In dieser Formel bedeuten C2 die in der F i g. 2 mit 311 bezeichnete Kapazität zwischen der Gateelektrode 4 und der Schicht 5, F1 die Fläche der Elektrode 5, <?ssdie Ladungsträgerdichte der Oberflächenzustände, Qb die Gesamtladung im Kanal und in der Sperrschicht im Halbleiter, Cr die Kapazität zwischen der Gateelektrode 4 und dem Halbleitersubstrat 1, Φ/rdas Fermipotential des Substratgebietes und Φμϊ die Austrittsarbeit zwischen dem Metall der Gateelektrode und dem Halbleitermaterial. Qc stellt die an der Grenzfläche zwischen den Schichten 23 und 3 gespeicherte Ladung dar. Wie aus der Gleichung (1) zu ersehen ist, beeinflußt diese gespeicherte Ladung Qg die Einsatzspannung des Transistors.In this formula, C 2 are those shown in FIG. 2 with 311 designated capacitance between the gate electrode 4 and the layer 5, F 1 the area of the electrode 5, <? Ssd the charge carrier density of the surface states , Qb the total charge in the channel and in the barrier layer in the semiconductor, Cr the capacitance between the gate electrode 4 and the Semiconductor substrate 1, Φ / r the Fermi potential of the substrate area and Φμϊ the work function between the metal of the gate electrode and the semiconductor material. Qc represents the charge stored at the interface between layers 23 and 3. As can be seen from equation (1), this stored charge Qg influences the threshold voltage of the transistor.

Wie aus der F i g. 2 ersichtlich ist gilt für die Kapazität eines einzelnen TransistorsAs shown in FIG. 2 applies to the capacitance of a single transistor

C7- = —C 7 - = -

C1 + C2 ·C 1 + C 2

(2)(2)

In der Gleichung (2) bedeutet dabei Q die Kapazität zwischen der elektrisch leitenden Schicht 5 und dem Halbleitersubstrat 1. In der Fig.2 ist diese Kapazität mit 21 bezeichnet.In equation (2), Q denotes the capacitance between the electrically conductive layer 5 and the semiconductor substrate 1. This capacitance is denoted by 21 in FIG.

Für eine Speichermatrix, die aus m ■ η erfindungsgemäßen Transistoren besteht, berechnet sich die gesamte Gatekapazität Cgcs, die beim Auslesen einer Zeile aufgeladen werden muß, zuFor a memory matrix which consists of m · η transistors according to the invention, the total gate capacitance C gcs, which must be charged when reading out a row, is calculated

m ■ η ■ C1 · C2 m ■ η ■ C 1 · C 2

(3)(3)

Die Fig.3 zeigt das Schaltsymbol für einen erfindungsgemäßen MIihS-Transistor. Im Vergleich zu bekannten MNOS-Transistoren sind nun pro Speicherelement, d. h. also pro Transistor, vier Anschlüsse vorgesehen. Da jedoch drei Leitungsebenen zur Verfügung stehen, bedingt diese eine zusätzliche Leitung vorteilhafterweise keine Vergrößerung der Fläche pro Speicherelement.3 shows the circuit symbol for a MIihS transistor according to the invention. Compared to known MNOS transistors are now per memory element, i. H. so four connections per transistor intended. However, since three management levels are available, this requires an additional one Line advantageously no increase in the area per storage element.

In der Fig.3 tragen Einzelheiten, die bereils im Zusammenhang mit den anderen Figuren beschrieben wurden, die entsprechenden Bezugszeichen. Mit 41 istIn Figure 3 carry details that have already been described in connection with the other figures the corresponding reference numerals. At 41 is

die Aluminium-Gateleitung, mit 51 die Silizium-Gateleitung, mit 61 die Drainleitung und mit 71 die Sourceleitung bezeichnet.the aluminum gate line, with 51 the silicon gate line, with 61 the drain line and with 71 the Source line referred to.

1st die gesamte Gatekapazität Cgcs, die beim Auslesen einer Zeile einer Matrix aufgeladen werden muß, sehr groß, so kann man, wie in der Fig.4 dargestellt ist, die Silizium-Gateleitung 51 jedes Elementes durch einen zusätzlichen Transistor von den restlichen Speicherelementen trennen. Dadurch wird diese Gatekapazität QC! verringert. In der F i g. 4 ist ein solcher Trenn-Transistor mit 9 bezeichnet. Das Gate dieses Transistors ist mit der Gateleitung 41 des erfindungsgemäßen Speichertransistors verbunden und wird durch diese gesteuert. If the total gate capacitance C gcs, which has to be charged when reading out a row of a matrix, is very large, then, as shown in FIG. 4, the silicon gate line 51 of each element can be separated from the remaining memory elements by an additional transistor . As a result, this gate capacitance Q C! decreased. In FIG. Such an isolating transistor is denoted by 9 in FIG. The gate of this transistor is connected to the gate line 41 of the memory transistor according to the invention and is controlled by this.

Im folgenden soll nun anhand der F i g. 5 und 6 der Speicherbetrieb erläutert werden. In der F i g. 5 ist eine einfache Speichermatrix, die aus vier erfindungsgemäßen Transistoren besteht, dargestellt. Dabei sind die Gateelektroden 4 der Transistoren, die in jeweils einer Zeile angeordnet sind, durch jeweils eine Gateleitung 41 miteinander verbunden. Die Drain- bzw. Sourcegebiete der Transistoren einer Spalte sind über die Drainleitung 61 bzw. über die Sourceleitung 71 miteinander verbunden. Die elektrisch leitenden Schichten 5 der Transistoren einer Spalte sind über die gemeinsame Leitung 51 miteinander verbunden.In the following, with reference to FIG. 5 and 6 the memory operation will be explained. In FIG. 5 is a simple memory matrix, which consists of four transistors according to the invention, shown. There are those Gate electrodes 4 of the transistors, which are each arranged in a row, through a gate line 41 in each case connected with each other. The drain or source regions of the transistors of a column are via the drain line 61 or connected to one another via the source line 71. The electrically conductive layers 5 of Transistors in a column are connected to one another via the common line 51.

Zum Einschreiben der Information »1« wird nun, wie dies aus der F i g. 6 ersichtlich ist, an die Gateelektrode 4, d. h. also an die Gateleitung 41 einer Zeile eine negative Spannung — Up angelegt. Außerdem wird zum Einschreiben der Information »1« an die Elektrode 5 über die Leitung 51 0 Volt angelegt. Dies bedingt, daß die Haftstellen in dem Transistor, der an dem Kreuzungspunkt zwischen der Gateleitung 41 und der Leitung 51 liegt, entladen werden und daß in diesem Transistor eine positive Gesamtladung an der Grenzfläche zwischen den beiden Isolierschichten zurückbleibt. Soll in die anderen Transistoren die Information »1« nicht eingeschrieben werden, so liegt bei diesen Transistoren die Elektrode 5 auf einer Spannung von - Up/2. Die resultierende Spannung an diesen Transistoren reicht dann nicht aus, die Information in ihnen zu ändern.To write the information "1", as shown in FIG. 6, a negative voltage - Up is applied to the gate electrode 4, that is to say to the gate line 41 of a row. In addition, 0 volts is applied to electrode 5 via line 51 to write the information “1”. This means that the traps in the transistor, which is located at the crossing point between the gate line 41 and the line 51, are discharged and that a positive overall charge remains in this transistor at the interface between the two insulating layers. If the information "1" is not to be written into the other transistors, the electrode 5 of these transistors is at a voltage of - Up / 2. The resulting voltage across these transistors is then insufficient to change the information in them.

Zum Einschreiben der Information »0« werden die Elektroden vertauscht. Dies bedeutet, daß an die Gateleitung 41 einer vorgegebenen Zeile die Spannung 0 und an die Leitung 51 einer vorgegebenen Spalte die Spannung — Up angelegt wird. Auch hier kann in allen anderen Elementen das Einschreiben der Information »0« dadurch verhindert werden, daß an die Gateleitun-To write the information "0", the electrodes are swapped. This means that the voltage 0 is applied to the gate line 41 of a predetermined row and the voltage - Up is applied to the line 51 of a predetermined column. Here, too, the writing of the information "0" can be prevented in all other elements by

Ki gen 41, die mit diesen Elementen verbunden sind, die Spannung - Up/2 angelegt wird.Ki gen 41 connected to these elements, the voltage - Up / 2 is applied.

Beim Lesen liegt die Lesespannung — Uu p-Kanal-Transistoren wieder vorausgesetzt, an der Gateelektrode 4, während die Elektrode 5 nicht angeschlossen werden darf. Je nachdem, welche Ladung an der Grenzfläche gespeichert ist, leitet oder sperrt der Transistor.When reading, the read voltage - assuming Uu p-channel transistors again - is applied to the gate electrode 4, while the electrode 5 must not be connected. Depending on which charge is stored at the interface, the transistor conducts or blocks.

Vorteilhafterweise muß sowohl der Decodierer für die Leitungen 51 als auch der Decodierer für die Gateleitungen 41 nur für die Schreibspannung Ur ausgelegt werden. Bei den bekannten Speichermatrizen mit MNOS-Transistoren müssen diese Decodierer für den doppelten Wert, also für 2 ■ | Up\, ausgelegt werden.Advantageously, both the decoder for the lines 51 and the decoder for the gate lines 41 only have to be designed for the write voltage Ur. In the case of the known memory matrices with MNOS transistors, these decoders have to be used for double the value, that is for 2 ■ | Up \, be interpreted.

2) Ein weiterer Vorteil von erfindungsgemäßen Transistoren ergibt sich daraus, daß die Oxydschicht 23 oberhalb der Elektrode 5 auch dicker sein kann, als sie bei den bekannten MNOS-Transistoren sein kann, da ar beiden Elektroden höhere Spannungen angelegt wer-2) Another advantage of transistors according to the invention it results from the fact that the oxide layer 23 above the electrode 5 can also be thicker than it with the known MNOS transistors, since higher voltages are applied to both electrodes

jo den können. Bei einem dickeren Oxyd ist die Speicherdauer der Information vorteilhafterweise länger. jo den can. In the case of a thicker oxide, this is The storage time of the information is advantageously longer.

Die Herstellung der erfindungsgemäßen MNOS-Transistoren in Verbindung mit üblichen Silizium-Gate-Transistoren ohne Speichereffekt auf einem Chip erfordert vorteilhafterweise, wie dies bei dem bekannten MNOS-Prozeß bekannt ist, nur einen Maskenschriti mehr und stellt daher keinen großen zusätzlicher technologischen Aufwand dar.The production of the MNOS transistors according to the invention in connection with conventional silicon gate transistors without memory effect on a chip advantageously requires, as is the case with the known one MNOS process is known, only one more mask step and therefore does not represent a large additional technological effort.

Hierzu 3 Blatt ZeiclinunccnFor this purpose 3 sheets of paper

Claims (7)

Patentansprüche:Patent claims: 1. MIihS-Transistor mit einem geschichteten Gate-Isolator oberhalb des einen Source- und einen Drainbereich in einer Halbleiterschicht miteinander verbindenden Kanalbereichs, bei dem der Gate-Isolator zwei unterschiedliche Isolierschichten aufweist, und bei dem an der Grenzfläche zwischen den beiden Isolierschichten vorhandene Haftstellen unter dem Einfluß von den Transistoranschlüssen zugeführten Spannungen einer Polarität unterschiedliche Ladungszustände einnehmen und damit unterschiedliche Werte der Einsatzspannung bestimmen, dadurch gekennzeichnet, daß oberhalb des Kanalbereiches (8) und unterhalb der Grenzfläche (24) zwischen den beiden Isolierschichten (3,23) eine gegen die Oberfläche der Halbleiterschicht (1) isolierte, mit einem Transistoranschluß verbundene Elektrode (5) vorgesehen ist1. MIihS transistor with a layered one Gate insulator above the one source and one drain region in a semiconductor layer with one another connecting channel region in which the gate insulator has two different insulating layers, and the traps present at the interface between the two insulating layers assume different charge states under the influence of voltages of one polarity supplied by the transistor connections and thus determine different values of the threshold voltage, characterized in that above the channel region (8) and below the interface (24) between the two insulating layers (3, 23), one insulated from the surface of the semiconductor layer (1) and having a transistor connection connected electrode (5) is provided 2. MIihS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die erste (23) der beiden Isolierschichten (3,23) aus Siliziumdioxid besteht2. MIihS transistor according to claim 1, characterized characterized in that the first (23) of the two insulating layers (3,23) consists of silicon dioxide 3. MIihS-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite (3) der beiden Isolierschichten (3,23) aus Si3N4 besteht3. MIihS transistor according to claim 1 or 2, characterized in that the second (3) of the two insulating layers (3.23) consists of Si 3 N 4 4. MIihS-Transistcr nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die unterhalb der Grenzfläche (24) vorgesehene Elektrode (5) aus dotiertem polykristallinem Silizium besteht4. MIihS transistor according to one of claims 1 to 3, characterized in that the electrode (5) provided below the boundary surface (24) from doped polycrystalline silicon 5. Anwendung von MIihS-Transistoren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in einer Matrix die Gateelektroden (4) einer Mehrzahl dieser Transistoren über Gateleitungen (41) zeilenweise miteinander verbunden sind, daß die unterhalb der Grenzflächen (24) vorgesehenen Elektroden (5) der Transistoren spaltenweise über Leitungen (51) miteinander verbunden sind und daß die Source- bzw. Drainanschlüsse der Transistoren ebenfalls spaltenweise über Sourceleitungen (71) bzw. über Drainleitungen (61) miteinander verbunden sind.5. Application of MIihS transistors according to One of claims 1 to 4, characterized in that the gate electrodes (4) in a matrix A plurality of these transistors are connected to one another in rows via gate lines (41) that the below the boundary surfaces (24) provided electrodes (5) of the transistors column by column Lines (51) are connected to one another and that the source and drain connections of the transistors are also connected to one another in columns via source lines (71) or via drain lines (61). 6. Anwendung von MIihS-Transistoren nach Anspruch 5, dadurch gekennzeichnet daß in der Matrix zwischen die unterhalb der Grenzfläche (24) vorgesehene Elektrode (5) jeweils eines MIiI2S-Transistors und die diese Elektroden der in einer Spalte angeordneten Transistoren verbindende Leitung (51) jeweils ein Trenntransistor (9) mit seinen Drain- und Sourceanschlüssen geschaltet ist und daß der Gateanschluß dieses Trenntransistors (9) jeweils mit der Gateleitung (41) der zugehörigen Zeile, mit der auch die Gatelektrode (4) des MIihS-Transistors verbunden ist, elektrisch in Verbindung steht.6. Application of MIihS transistors according to claim 5, characterized in that in the matrix between the electrode (5) provided below the interface (24) each of a MIiI 2 S transistor and the line connecting these electrodes of the transistors arranged in a column ( 51) an isolating transistor (9) is connected with its drain and source connections and that the gate connection of this isolating transistor (9) is connected to the gate line (41) of the associated row, to which the gate electrode (4) of the MIihS transistor is also connected , is electrically connected. 7. Verfahren zum Betrieb eines MIihS-Transistors nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zum Einschreiben der Information »1« an die unterhalb der Grenzfläche (24) vorgesehene Elektrode (5) die Spannung 0 Volt und an die Gateelektrode (4) die Spannung -Up angelegt wird, daß zum Verhindern des Einschreibens der Information »1« an die unterhalb der Grenzfläche (24) vorgesehene Elektrode (5) die Spannung — Up/2 und an die Gateelektrode (4) die Spannung — Up angelegt wird, daß zum Einschreiben der Information »0« an die unterhalb der Grenzfläche (24) vorgesehene Elektrode aie Spannung - Up und an die Gateelektrode die Spannung OVoIt angelegt wird, daß zum Verhindern des Einschreibens der Information »0« an die unterhalb der Grenzfläche (24) vorgesehene Elektrode (5) die Spannung —Up und an die Gateelektrode die Spannung -UpII angelegt wird und daß zum Auslesen von Information die Lesespannung — Ul an die Gateelektrode (4) gelegt wird, wobei die unterhalb der Grenzfläche (24) vorgesehene Elektrode (5) von den Potentialen freigeschaltet ist7. A method for operating a MIihS transistor according to any one of claims 1 to 4, characterized in that for writing the information "1" to the electrode (5) provided below the interface (24), the voltage is 0 volts and to the gate electrode ( 4) the voltage -up is applied, that for preventing the writing of the information "1" to the below the interface (24) provided electrode (5), the voltage - applied Up - Up / 2 and to the gate electrode (4), the voltage is that to write the information "0" to the electrode provided below the interface (24) as a voltage - Up and to the gate electrode the voltage OVoIt is applied, that to prevent the information "0" from being written to the one below the interface ( 24) provided electrode (5), the voltage -up and to the gate electrode, the voltage is applied and that -UpII for reading information, the read voltage - Ul is applied to the gate electrode (4), wherein below the Grenzfläc he (24) provided electrode (5) is disconnected from the potentials
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