DE19612948B4 - Verfahren zur Herstellung einer Halbleitereinrichtung mit vertiefter Kanalstruktur - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten:
– Bildung eines Substrats (61) eines ersten Leitfähigkeitstyps mit einem an seiner oberen Fläche ausgebildeten Halbleiterbereich (62, 62') eines zweiten Leitfähigkeitstyps;
– Bildung von einem Sourcebereich (64) und einem Drainbereich (65) aus dem Halbleiterbereich des zweiten Leitfähigkeitstyps, die benachbart zu einer zwischen ihnen in dem Substrat (61) gebildeten Ausnehmung (20) liegen;
– Aufbringen eines Oxidfilms (66) als Isolationsfilm auf der gesamten Oberfläche von Sourcebereich (64), Drainbrereich (65) und Ausnehmung (20);
– Ätzen des Oxidfilms (66) bis zur Entfernung aus der Ausnehmung (20), wodurch der Kanalbereich (61-1) in der Ausnehmung (20) freigelegt wird, und über den Rand des Kanalbereichs (61-1) hinaus, so dass der Abstand zwischen den auf Sourcebereich (64) bzw. Drainbereich (65) verbleibenden Resten des Oxidfilms (66) größer als die Weite der Ausnehmung (20) ist;
– Bildung eines Gateisolationsfilms (67) auf dem Substrat (61) des ersten...

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung, zum Beispiel einer nichtflüchtigen Speichereinrichtung, und insbesondere auf eine Flash-EEPROM (Flash Electrically Erasable and Programmable Read Only Memory)-Zelle für die Grösstintegration.
  • Die durch Intel, USA, vorgeschlagene ETOXTM-Einrichtung ist eine typische Flash-Speichereinrichtung. Diese ETOXTM-Flash-Speichereinrichtung sensiert in einer Speicherzelle gespeicherte Information unter Verwendung von Änderungen einer Schwellenspannung eines herkömmlichen MOS-Transistors in Übereinstimmung mit der Ladung, die in einem zum MOS-Transistor gehörenden Floating-Gate gespeichert wird.
  • Die 2 zeigt einen Querschnitt durch eine konventionelle Flash-EE-PROM-Zelle.
  • Entsprechend der 2 enthält die konventionelle Flash-EEPROM-Zelle zwei Gates, nämlich ein Floating-Gate und ein Steuer-Gate, die auf einem Halbleitersubstrat 11 liegen.
  • Mit anderen Worten enthält die konventionelle Flash-EEPROM-Zelle ein auf dem Halbleitersubstrat 11 liegendes Floating-Gate 13 mit einem zwischen dem Floating-Gate 13 und dem Halbleitersubstrat 11 liegenden Isolationsfilm 12. Oberhalb des Floating-Gates 13 befindet sich ein Steuer- Gate 15, wobei zwischen Floating-Gate 13 und Steuer-Gate 15 ein Zwischenisolationsfilm 14 aus dielektrischem Material angeordnet ist.
  • Die konventionelle Flash-EEPROM-Zelle weist ferner einen Drainbereich 17 mit hoher Verunreinigungsdichte in einem Teil des Halbleitersubstrat 11 an einer Seite eines Kanalbereichs auf, sowie einen Sourcebereich in einem Teil des Halbleitersubstrats 11 an der anderen Seite des Kanalbereichs, wobei der Sourcebereich durch einen Bereich 16 mit hoher Verunreinigungsdichte und einen Bereich 18 mit niedriger Verunreinigungsdichte gebildet ist, der den Bereich 16 mit hoher Verunreinigungsdichte umgibt.
  • Eine Lösch- und Programmier (Schreib-)-Operation der konventionellen Flash-EEPROM-Zelle mit dem zuvor beschriebenen Aufbau wird nachfolgend erläutert.
  • Zuerst wird während des Programmierens der Bereich 16 mit hoher Verunreinigungsdichte geerdet, während an das Steuer-Gate 15 und an den Drainbereich 17 jeweils eine hohe Spannung angelegt wird. Heisse Kanalelektronen, die durch die an das Steuer-Gate 15 angelegte Hochspannung in das Floating-Gate 13 injiziert werden, werden im Floating-Gate 13 gesammelt. Diese Information ist somit die in die Speicherzelle eingeschriebene Information.
  • Andererseits wird während des Löschbetriebs das Steuer-Gate 15 geerdet, während an den Bereich 16 mit hoher Verunreinigungsdichte eine Hochspannung angelegt wird. Im Floating-Gate 13 gesammelte Elektronen werden dann in den Bereich 16 mit hoher Verunreinigungsdichte übertragen, so dass die in der Speicherzelle gespeicherte Information gelöscht wird.
  • Bei der konventionellen Flash-Speicherzelle werden mit anderen Worten heisse Elektronen zur Programmierung verwendet, während der Fowler-Nordheim-Tunneleffekt zum Löschen herangezogen wird. Damit bei der konventionellen Flash-Speicherzelle die gespeicherte Information gelöscht werden kann, müssen sich der Bereich 16 mit hoher Verunreinigungsdichte und das Floating-Gate 13 zu einem bestimmten Betrag überlappen. Dies ist durch den Bereich "A" in 2 angedeutet. Andererseits diffundieren bei Bildung der Source-/ Drainbereiche Verunreinigungen lateral aus dem Drainbereich 17 in den Kanalbereich hinein, und zwar über eine Strecke, die in 2 mit "C" bezeichnet ist. Obwohl also die Länge des Zellenkanalbereichs bei der konventionellen Flash-EEPROM-Zelle die Länge "D" in 2 haben sollte, ist die tatsächlich verfügbare Länge des Zellenkanalbereichs auf den Wert "B" verkürzt. Die oben beschriebene Verkürzung der Kanallänge beschränkt die weitere Miniaturisierung bei der Grösstintegration solcher Flash-Speicherzellen.
  • Die JP 6-104451 (A) beschreibt ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung. Ausgehend von einem Substrat eines ersten Leitfähigkeitstyps, an dessen Oberfläche ein Halbleiterbereich (Kontaktfilm) eines zweiten Leitfähigkeitstyps gebildet ist, erfolgt mit Hilfe einer Maske ein Ätzen des Kontaktfilms, um im Substrat eine Ausnehmung zu bilden und um an beiden Seiten der Ausnehmung Source-/Drainbereiche durch Eindiffundieren von Dotierstoffen aus der Kontaktschicht zu erhalten. Nach dem Entfernen der Maske werden auf der gesamten Oberfläche der Struktur ein Gateisolationsfilm, sowie Schichten für eine Floating-Gateelektrode, ein dielektrischer Film und eine Steuer-Gateelektrode aufgebracht. Ein abschließendes Ätzen der Schichten erzeugt die Gatestruktur der Vorrichtung.
  • Die JP 1-115164 (A) offenbart ein Verfahren zur Herstellung einer Halbleitereinrichtung. Hierbei wird ein Substrat eines ersten Leitfähigkeitstyps gebildet, das an seiner oberen Fläche einen Halbleiterbereich eines zweiten Leitfähigkeitstyps aufweist. Durch eine aufgebrachte Maske wird der Halbleiterbereich des zweiten Leitfähigkeitstyps und der Halbleiterbereich des ersten Leitfähigkeitstyps geätzt, um eine Ausnehmung sowie Source-/Drainbereiche in getrennten Bereichen benachbart zur Ausnehmung zu bilden. Im nächsten Schritt wird auf der gesamten Oberfläche der Struktur ein Gateisolationsfilm aufgebracht und auf dessen gesamter Oberfläche eine Floating-Gateelektrode, ein dielektrischer Film und eine Steuer-Gateelektrode gebildet. Diese Schichtstruktur wird abschließend mittels einer Maske geätzt.
  • Die JP 63-296376 (A) offenbart einen MOS-Transistor. Zu dessen Herstellung wird in einem Substrat eines ersten Leitfähigkeitstyps ein Graben gebildet. An den Seitenwänden des Grabens werden dann zur Bildung von Source- und Drainbereichen Halbleiterbereiche eines zweiten Leitfähigkeitstyps gebildet. Im Anschluss daran erfolgt die Bildung eines Gate-Oxidfilms und eines Polysiliciumgates, wodurch der MOS-Transistor erhalten wird. Nach dem Abscheiden eines Isolationsfilms und Freilegen eines Kontaktbereichs für den Sourcebereich wird als nächstes ein Polysiliciumfilm derart aufgebracht, dass er zum einen eine Abdeckung für den Graben darstellt und zum andern über den Kontaktbereich mit dem Sourcebereich in Kontakt steht. Eine auf dieser Struktur aufgebrachte Isolationsschicht wird dann geätzt, um ein Kontaktloch zu bilden, durch das eine Verdrahtung mit dem Polysiliciumfilm in Verbindung steht.
  • Die US 5,583,066 A beschreibt ein Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeicherelements, bei dem auf einem Substrat ein Polysiliciumfilm aufgebracht wird. Durch Ätzen des dotierten Polysiliciumfilms werden Source- und Drainbereiche hergestellt. Anschließend wird auf der gesamten Oberfläche der resultierenden Struktur, also auf dem freiliegenden Oberflächen der Source- und Drainbereiche sowie auf der freiliegender Oberfläche des Substrats ein Tunneloxidfilm hergestellt. Danach werden nacheinander ein Polysiliciumfilm, ein Zwischenisolationsfilm und eine weitere Polysiliciumschicht hergestellt, um nach Rückätzen des gesamten Aufbaus in der Ausnehmung ein Floatinggate und ein Steuergate zu erhalten.
  • Die US 5,429,970 A beschreibt eine Speicherzelle, bei der auf einem Halbleitersubstrat Source- und Drainbereiche benachbart zu einer Ausnehmung hergestellt werden, die von einem Gateoxid bedeckt sind. Um ein Tunneloxid herstellen zu können, werden zunächst auf dem Gate-Oxidfilm in der Ausnehmung so genannte Seitenwandabstandshalter ausgebildet, die beim nachfolgenden teilweisen Entfernen der Gate-Oxidschicht als Ätzmaske dienen. Anschließend wird der dünne Tunneloxidfilm aufgewachsen. Nach dem Entfernen der Seitenwandabstandshalter kann dann die Ausnehmung vollständig mit Polysilicium aufgefüllt werden, um ein Floatinggate zu bilden. Nach dem Herstellen einer dielektrischen Schicht wird darauf ein Steuergate ausgebildet, sodass die dielektrische Schicht als Gateisolationsschicht dient.
  • Die US 5,071,782 A beschreibt vertikale Speicherzellen, bei denen die aneinander zugeordneten Source- und Drainbereiche mit dem dazwischen liegendem Kanal eine "Stapelstruktur" bilden, sodass die Kanäle der einzelnen Speichertransistoren vertikal an den Seitenwänden der einzelnen Gräben verlaufen.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleitereinrichtung der eingangs genannten Art so weiterzubilden, dass eine Verkürzung des Transistorkanals vermieden wird, ohne dass unerwünscht hohe Streukapazitäten entstehen können, so dass sie sich für die Grösstintegration eignet.
  • Diese Aufgabe wird durch das Verfahren nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.
  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung, insbesondere einer Speicherzelle eines Flash-EEPROMs, bei dem sich das Floating- Gate in einer Ausnehmung zwischen dem Sourcebereich und dem Drainbereich befindet. Die Übertragung von Elektronen in das Floating-Gate hinein bzw. aus diesem heraus während des Programmierens bzw. des Löschens erfolgt dabei über die Seitenflächen des Source- und Drainbereichs. Es ist somit nicht mehr erforderlich, dass das Floating-Gate den Sourcebereich und den Drainbereich überlappt, was zu einer Verkürzung der Kanallänge führt. Damit lässt sich eine feste Länge des Kanals aufrechterhalten, und zwar durch Bildung desselben im Substrat in einem Bereich der Ausnehmung, in welcher das Floating-Gate liegt.
    •
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
  • 1 eine Flash-Speicherzelle mit vertiefter Kanalstruktur;
  • 2 einen Querschnitt durch eine konventionelle Flash-Speicherzelle;
  • 3A bis 3G Schritte eines ersten Verfahrens zur Herstellung einer Flash-Speicherzelle mit vertiefter Kanalstruktur gemäß 1;
  • 4A bis 4G Schritte eines zweiten Verfahrens zur Herstellung einer Flash-Speicherzelle mit vertiefter Kanalstruktur gemäß 1;
  • 5 einen Querschnitt einer weiteren Flash-Speicherzelle mit vertiefter Kanalstruktur;
  • 6 einen Querschnitt durch eine Flash-Speicherzelle mit einer vertieften Kanalstruktur in Übereinstimmung mit einem ersten Ausführungsbeispiel der Erfindung;
  • 7A bis 7G Schritte eines ersten Verfahrens zur Herstellung einer Flash-Speicherzelle mit vertiefter Kanalstruktur gemäß 6;
  • 8A bis 8G Schritte eines zweiten Verfahrens zur Herstellung einer Flash-Speicherzelle mit vertiefter Kanalstruktur gemäß 6; und
  • 9 einen Querschnitt durch eine Flash-Speicherzelle mit vertiefter Kanalstruktur in Übereinstimmung mit einem vierten Ausführungsbeispiel dieser Erfindung.
  • Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen im einzelnen beschrieben.
  • Die 1 zeigt einen Querschnitt durch eine erste Flash-Speicherzelle mit vertiefter Kanalstruktur.
  • Die erste Flash-EEPROM-Zelle gemäß 1 mit Grabenstruktur enthält Source-/Drainbereiche 25 und 26 oberhalb eines Kanalbereichs 21-1.
  • Gemäß 1 weist ein p-Typ-Halbleitersubstrat 21 einen vertieften Teil bzw. Graben auf, der als Kanalbereich 21-1 wirkt, wobei n+-Source-/Drainbereiche 25 und 26 auf dem Substrat 21 liegen, und zwar ausserhalb des vertieften Bereichs bzw. Grabens. Es befindet sich daher zwischen dem Sourcebereich und dem Drainbereich 26 eine Vertiefung bzw. ein Graben 20, der so tief ist, dass er sich auch in das Substrat 21 hinein erstreckt. In Längsrichtung des Substrats 21 erstreckt sich der Graben 20 parallel zu dessen Oberfläche.
  • Auf dem Sourcebereich 25 und dem Drainbereich 26 befindet sich ein Isolationsfilm 23, der als Oxidfilm ausgebildet ist. Darüber hinaus liegt ein Gateisolationsfilm 27 in Form eines dünnen Tunneloxidfilms auf der Ober fläche des Grabens 20 sowie an den Seiten des Sourcebereichs 25 und des Drainbereichs 26, sowie ferner an den Seiten des Isolationsfilms 23. Ein Floating-Gate 29 und ein Steuer-Gate 33 mit einem dazwischenliegenden dielektrischen Film 32 liegen innerhalb des Grabens auf dem Gateisolationsfilm 27 in dieser Reihenfolge, wobei der dielektrische Film 32 eine ONO-Struktur aufweist (Oxid/Nitrid/Oxid-Struktur). Dabei befindet sich wenigstens das Floating-Gate 29 innerhalb des Grabens 20.
  • Das Programmieren (Einschreiben) und das Löschen der ersten Flash-EE-PROM- Zelle gemäß 1 werden nachfolgend beschrieben.
  • Wie beim oben beschriebenen konventionellen Verfahren werden beim Betrieb der ersten Flash-EEPROM-Zelle heisse Elektronen zur Programmierung verwendet, während zum Löschen der Fowler-Nordheim-Tunneleffekt ausgenutzt wird. Es ist aber auch möglich, sowohl für das Programmieren als auch für das Löschen den Fowler-Nordheim-Tunneleffekt auszunutzen.
  • Während des Programmierens bzw. Einschreibens von Information ist der Drainbereich 26 geerdet, während an das Steuer-Gate 33 eine hohe Spannung angelegt wird. In diesem Fall werden Elektronen in das Floating-Gate 29 übertragen und darin gespeichert, wobei sie den dünnen Tunneloxidfilm 27 an der Seite des Drainbereichs 26 durchtunneln. Somit lässt sich Information in die Speicherzelle einschreiben.
  • Beim Löschen der Information wird das Steuer-Gate 33 geerdet, während eine hohe Spannung an den Sourcebereich 25 angelegt wird. Die im Floating-Gate 29 gespeicherten Elektronen werden dann zum Sourcebereich 25 übertragen, indem sie den dünnen Tunneloxidfilm 27 an der Seite des Sourcebereichs 25 durchtunneln. In der Speicherzelle gespeicherte Information wird somit gelöscht.
  • Die in 1 gezeigte Flash-EEPROM-Zelle weist die tiefergelegte Kanalstruktur auf, was bedeutet, dass die Oberfläche des Kanalbereichs 21-1 tiefer liegt als die Oberfläche des Halbleitersubstrats 21. Der Kanalbereich 21-1 kommt somit tiefer als die n+ Source-/Drainbereiche 25 und 26 zu liegen, so dass es möglich wird, das Programmieren und Löschen von Information dadurch vorzunehmen, dass die Ladungsträger den dünnen Tunneloxidfilm 27 an den Seiten des Sourcebereichs 25 bzw. Drainbereichs 26 durchtunneln. Somit ist es nicht erforderlich, einen Überlappungsbereich zwischen Sourcebereich und Floating-Gate zu bilden, der sich parallel zur Substratoberfläche erstreckt. Während der Bildung des Sourcebereichs und des Drainbereichs tritt somit keine Lateraldiffusion von Verunreinigungen mehr auf. Damit kann sich die effektive Zellen-Kanallänge auch nicht mehr verkürzen. Das bedeutet, dass sich eine gewünschte vorbestimmte Zellen-Kanallänge sicher einstellen bzw. erhalten lässt. Die obige Verkürzung der Kanallänge kann nach alledem zuverlässig verhindert werden.
  • Ein Verfahren zur Herstellung der zuvor beschriebenen Flash-Speicherzelle nach 1 wird nachfolgend unter Bezugnahme auf die 3A bis 3G beschrieben.
  • Die 3A bis 3G zeigen Schritte zur Herstellung der Flash-Speicherzelle von 1 in Übereinstimmung mit einem ersten Verfahren, bei dem ein n+-Typ Polysiliciumfilm verwendet wird, also ein n+-polykristalliner Siliciumfilm für die n+-Source-/Drainbereiche.
  • Gemäß 3A wird ein n+-Typ Polysiliciumfilm 22 auf ein Halbleitersubstrat 21 vom p-Typ aufgebracht. Sodann wird auf dem Polysiliciumfilm 22 vom n+-Typ ein Oxidfilm 23 als Isolationsfilm gebildet.
  • Entsprechend der 3B wird der Oxidfilm 23 mit einem photoempfindlichen Film 24 beschichtet, und ein Teil des photoempfindlichen Films 24 wird entfernt, und zwar dort, wo der Kanalbereich entstehen soll. Damit ist der Oxidfilm 23 teilweise freigelegt.
  • Entsprechend der 3C werden der freigelegte Oxidfilm 23 und der darunter liegende n+-Polysiliciumfilm 22 der Reihe nach weggeätzt, und zwar unter Verwendung des photoempfindlichen Films 24 als Maske. Damit liegt das Halbleitersubstrat 21 frei, und es wird im Halbleitersubstrat 21 eine Ausnehmung bzw. ein Graben 20 gebildet. Dies erfolgt ebenfalls durch einen geeigneten Ätzvorgang. Nach Ätzen des freigelegten Substrats 21 wird der verbliebene photoempfindliche Film 24 entfernt. Der Polysiliciumfilm 22, der auf dem Substrat 21 verbleibt, bildet jeweils den Sourcebereich 25 bzw. den Drainbereich 26, während der tieferliegende Teil des Substrats 21 einen Kanalbereich 21-1 bildet. Auf diese Weise wird eine vertiefte Kanalstruktur erhalten, wobei die Source-/Drainbereiche höher liegen als der Kanalbereich.
  • Wie in 3D gezeigt ist, wird anschließend ein dünner Tunneloxidfilm als Gateisolationsfilm 27 gebildet, und zwar auf der Boden- bzw. Oberfläche des Kanalbereichs 21-1, an den Seiten des Sourcebereichs 25 und des Drainbereichs 26 sowie an den Seiten des Oxidfilms 23. Anschließend wird auf die gesamte so erhaltene Struktur ein Polysiliciumfilm 28 aufgebracht, der dann so zurückgeätzt wird, dass nur noch der Polysiliciumfilm 28 auf dem Tunneloxidfilm 27 oberhalb des Kanalbereichs verbleibt, wie in 3E gezeigt ist. Dieser verbleibende Teil des Polysiliciumfilms 28 bildet ein Floating-Gate 29.
  • Auf die gesamte Oberfläche der so erhaltenen Struktur wird anschließend gemäß 3F ein ONO-Film 30 aufgebracht mit einer Oxid-Nitrid-Oxid-Struktur. Auf diesen ONO-Film 30 wird dann in einem weiteren Schritt ein Polysiliciumfilm 31 gebildet.
  • Schließlich werden gemäß 3G der ONO-Film 30 und der Polysiliciumfilm 31 einem Photoätzvorgang unterzogen, so dass ein dielektrischer Film 32 und ein Steuer-Gate 33 oberhalb des Floating-Gates 29 erhalten werden. Auf diese Weise wird die Flash-EEPROM-Zelle gemäß 1 hergestellt.
  • Die 4A bis 4G zeigen Schritte zur Herstellung der Flash-Speicherzelle von 1 in Übereinstimmung mit einem zweiten Verfahren, bei dem Source-/Drainbereiche durch Injektion von n+-Typ Verunreinigungen in das Substrat 21 hinein gebildet werden, und zwar unter Anwendung eines herkömmlichen Ioneninjektionsverfahrens.
  • Gemäß 4A wird zunächst ein Halbleitersubstrat 21 vom p-Typ zur Verfügung gestellt, und es wird ein n+-Typ Verunreinigungsbereich 22' im gesamten oberen Teil des Substrats 21 dadurch gebildet, daß n+-Typ-Verunreinigungen in das Substrat 21 injiziert werden. Entsprechend der 4B wird ein Oxidfilm 23 auf dem n+-Typ-Verunreinigungsbereich 22' gebildet. Sodann wird der Oxidfilm 23 mit einem photoempfindlichen Film 24 beschichtet, der anschließend strukturiert wird. Auf diese Weise wird der Oxidfilm 23 bereichsweise freigelegt, wie die 4C erkennen läßt. Dabei liegt der Oxidfilm 23 dort frei, wo später der Kanalbereich entsteht.
  • In einem nächsten Schritt gemäß 4D werden der freigelegte Oxidfilm 23 und anschließend der n+-Typ-Verunreinigungsbereich 22' (4C) unter Verwendung des photoempfindlichen Films 24 weggeätzt, um das darunterliegende Substrat 21 freizulegen, das keine Verunreinigungen enthält. Durch weiteres Ätzen wird ein Graben 20 innerhalb des Substrats 21 gebildet, wobei der photosensitive Film 24 nach wie vor als Maske dient. Die verbleibenden n+-Typ-Verunreinigungsbereiche 22' bilden den Sourcebereich 25 bzw. den Drainbereich 26, während der freiliegende Teil zwischen Sourcebereich 25 und Drainbereich 26 den Kanalbereich 21-1 bildet. Auf diese Weise wird eine vertiefte Kanalstruktur erhalten, wobei die Source-/Drainbereiche 25, 26 höher liegen als der Kanalbereich 21-1.
  • Sodann wird ein dünner Tunneloxidfilm 27 auf der Boden- bzw. Oberfläche des Kanalbereichs 21-1, an den Seiten des Sourcebereichs 25 und des Drainbereichs 26 sowie an den Seiten des Oxidfilms 23 gebildet, wobei dieser dünne Tunneloxidfilm 27 als Gateisolationsfilm dient.
  • Danach wird auf die gesamte Oberfläche der so erhaltenen Struktur ein Polysiliciumfilm aufgebracht und soweit zurückgeätzt, dass dieser Polysiliciumfilm 28 (siehe auch 3B) nur noch auf dem Tunneloxidfilm 27 oberhalb des Kanalbereichs 21-1 verbleibt. Auf diese Weise wird ein Floating-Gate 29 im Graben 20 erhalten, wie in 4E zu erkennen ist.
  • Entsprechend der 4F wird auf die gesamte Oberfläche der so erhaltenen Struktur ein ONO-Film 30 mit einer Oxid/Nitrid/Oxid-Struktur aufgebracht, auf den dann ein Polysiliciumfilm 31 niedergeschlagen wird.
  • Sodann werden entsprechend 4G der Polysiliciumfilm 31 und der ONO-Film 30 einem Photoätzverfahren unterzogen, um einen dielektrischen Film 32 und ein Steuer-Gate 33 auf dem Floating-Gate 29 zu erhalten. Auf diese Weise entsteht eine erste Flash-EEPROM-Zelle, wie sie in 1 gezeigt ist, unter Anwendung des zweiten Verfahrens.
  • Die 5 zeigt einen Querschnitt durch eine zweite Flash-Speicherzelle. Diese zweite Flash-Speicherzelle ist identisch mit derjenigen nach 1, mit Ausnahme der Tatsache, dass die Oberflächen von Halbleitersubstrat 41 und Kanalbereich 41-1 koplanar liegen, sich also in einer Ebene befinden.
  • Die zweite Flash-Speicherzelle nach 5 kann in ähnlicher Weise wie die erste gemäß dem Verfahren von 3A bis 3G hergestellt werden. Die Schritte 3A, 3B und 3D bis 3G sind identisch. Lediglich der Schritt in 3C ist modifiziert. Der Sourcebereich 45 und der Drainbereich 46 in 5 werden durch Ätzen eines Polysiliciumfilms gebildet, derart, dass nur das Halbleitersubstrat 41 freigelegt wird, ohne dass in ihm noch eine Vertiefung bzw. ein Graben gebildet wird. Sodann wird ein Gateisolationsfilm 47 auf dem freigelegten Teil des Substrats 41 gebildet, an den Seiten des Sourcebereichs 45 und des Drainbereichs 46 sowie an den Seiten des Isolationsfilm 43.
  • Die Flash-Speicherzelle nach 5 kann wahlweise nach dem zweiten Verfahren hergestellt werden, ähnlich zu dem in den 4A bis 4G illustrierten. Die Schritte 4A bis 4C und 4E bis 4F sind identisch. Im Schritt gemäß 4D werden jedoch der Sourcebereich 45 und der Drainbereich 46 nur soweit geätzt, dass das Substrat 41 freigelegt wird, ohne dass eine Vertiefung bzw. ein Graben im Halbleitersubstrat 41 erhalten wird. Sodann wird ein Gateisolationsfilm 47 auf dem freigelegten Teil des Substrats 41, an den Seiten des Sourcebereichs 45 und des Drainbereichs 46 sowie an den Seiten des Isolationsfilms 43 gebildet.
  • Bei der zweiten Flash-Speicherzelle befindet sich die Ausnehmung 20 bzw. der Graben also nur im n+-Typ-Polysiliciumfilm oder im n+-Typ-Verunreinigungsbereich zwischen dem Sourcebereich 45 und dem Drainbereich 46.
  • Das Einschreiben von Information und das Löschen von Information in der EEPROM-Zelle gemäß 5 erfolgt durch den dünnen Tunneloxidfilm 47 hindurch, der sich an den Seitenwänden des Sourcebereichs 45 und des Drainbereichs 46 befindet.
  • Die 6 zeigt eine Flash-Speicherzelle in Übereinstimmung mit einem ersten Ausführungsbeispiel der Erfindung.
  • Entsprechend der 6 enthält die EEPROM-Zelle in Übereinstimmung mit dem ersten Ausführungsbeispiel ein Halbleitersubstrat 61 mit einem ausgenommenen Teil bzw. Graben zur Bildung eines Kanalbereichs 61-1. Source-/ Drainbereiche 64 und 65 aus n+-Material liegen auf dem Substrat 61 ausserhalb des ausgenommenen Teils bzw. Grabens, um zwischen sich den ausgenommenen Teil bzw. Graben 20 zu bilden. Auf den Source-/Drainbereichen 64 und 65 befindet sich jeweils ein Isolationsfilm 66 in Form eines Oxidfilms. Ein Gateisolationsfilm 67 aus einem dünnen Tunneloxidfilm liegt auf den Oberflächen des ausgenommenen Teils bzw. Grabens, also auf dessen Bodenfläche, an den Seitenflächen der Sour ce-/Drainbereiche 64 und 65, auf den freigelegten oberen Flächen der Source- und Drainbereiche 64 und 65, sowie an den Seiten der Isolationsfilme 66. Ein Floating-Gate 71 und ein Steuer-Gate 73 mit einem dazwischenliegenden dielektrischen Film 72 werden dann der Reihe nach übereinanderliegend auf dem Gateisolationsfilm 67 sowie auf Teilen des Oxidfilms 66 gebildet, wie die 6 erkennen lässt.
  • Die EEPROM-Zelle gemäß 6 in Übereinstimmung mit dem ersten Ausführungsbeispiel der Erfindung kann die in ihr gespeicherte Information schneller löschen als die oben beschriebenen Flash-Speicherzellen, da beim vorliegenden Ausführungsbeispiel eine grössere Kontaktfläche zwischen dem Sourcebereich 64 und dem Floating-Gate 71 vorhanden ist.
  • Die 7A bis 7G zeigen Schritte eines ersten Verfahrens zur Herstellung der Flash-Speicherzelle nach 6, wobei als Beispiel ein n+-polykristalliner Siliciumfilm zur Bildung der n+-Source-/Drainbereiche zum Einsatz kommt, also ein Polysiliciumfilm.
  • Entsprechend der 7A wird ein n+-Polysiliciumfilm 62 auf einem p- Typ-Halbleitersubstrat 61 gebildet, wonach der n+-Polysiliciumfilm 62 mit einem photoempfindlichen Film 63 beschichtet wird. Der photoempfindliche Film 63 wird in einem Teil entfernt, wo später ein Kanalbereich entstehen soll, so dass dort zunächst der n+-polykristalline Siliciumfilm 62 freigelegt wird.
  • Entsprechend der 7B wird der freigelegte n+-Polysiliciumfilm 62 unter Verwendung des photoempfindlichen Films 63 als Ätzmaske geätzt, wonach anschließend das darunterliegende Substrat 61 geätzt wird, um eine Ausnehmung 20 bzw. Graben im Substrat 61 zu erhalten. Dieser ausgenommene Teil bzw. Graben dient zur Bildung eines Kanalbereichs 61-1. Die Polysiliciumfilme, die auf dem Substrat 61 verbleiben, bilden einen Sourcebereich 64 und einen Drainbereich 65. Auf diese Weise wird eine vertiefte Kanalstruktur erhalten, bei der der Kanalbereich 61-1 niedriger liegt als die hergestellten Source- und Drainbereiche 64, 65.
  • Sodann wird im Schritt nach 7C der verbleibende photoempfindliche Film 63 entfernt, und es wird ein Oxidfilm 66 auf die gesamte freiliegende Oberfläche so erhaltenen Struktur aufgebracht.
  • Entsprechend der 7D wird der Oxidfilm 66 so geätzt, dass der Kanalbereich 61-1 freigelegt wird, wobei auch benachbarte Oberflächen des Sourcebereichs 64 und des Drainbereichs 65 freigelegt werden. Der Oxidfilm 66 wird also somit über den Rand des Kanalbereichs 61-1 hinaus weggeätzt.
  • Sodann wird gemäß 7E ein dünner Tunnelungsoxidfilm 67 als Gateisolationsfilm auf dem Kanalbereich 61-1, auf die Seitenflächen von Source- und Drainbereich 64, 65, auf die freigelegten Oberflächen von Source- und Drainbereich 64, 65 und auf die Seitenflächen des Oxidfilms 66 aufgebracht, die einander zugewandt sind.
  • Gemäß 7F werden sodann auf den Tunnelungsoxidfilm 67 und den Oxidfilm 66 der Reihe nach übereinanderliegend ein Polysiliciumfilm 68, ein ONO-Film 69 und ein zweiter Polysiliciumfilm 67 gebildet. Die Schichtstruktur aus den Schichten 68, 69 und 70 wird anschließend so geätzt, dass ein Floating-Gate 71, ein dielektrischer Film 72 als Zwischenisolationsfilm und ein Steuer-Gate 73 oberhalb und symmetrisch zum Kanalbereich 61-1 erhalten werden. Dies ist in 7G gezeigt. Dabei überlappen die Schichten 71, 72 und 73 jeweils die einander zugewandten Endbereiche des Oxidfilms 66.
  • Auf diese Weise wird eine Flash-EEPROM-Zelle in Übereinstimmung mit dem ersten Ausführungsbeispiel der Erfindung erhalten, bei der eine Einstellung der Löschzeitperiode möglich ist.
  • Die 8A bis 8G zeigen Schritte eines zweiten Verfahrens zur Herstellung der Flash-Speicherzelle nach 6, wobei in diesem Fall die Source-/Drainbereiche durch Ioneninjektion von n+-Typ-Verunreinigungen in das Substrat hinein erzeugt werden.
  • Entsprechend der 8A werden n+-Typ-Verunreinigungsionen in die Oberfläche eines p-Typ-Halbleitersubstrats 61 injiziert, um im oberen Teil des Substrats 61 einen n+-Verunreinigungsbereich 62' zu erhalten.
  • Sodann wird gemäß 8B der n+-Verunreinigungsbereich 62' mit einem photoempfindlichen Film 63 beschichtet, der anschließend einem Photoätzprozess unterzogen wird. Dabei wird der photoempfindliche Film 63 in einem Teil entfernt, in welchem später der Kanalbereich zu liegen kommt, so dass zunächst der n+-Verunreinigungsbereich 62' dort freigelegt wird.
  • Sodann wird der freigelegte n+-Verunreinigungsbereich 62' unter Verwendung des photoempfindlichen Films 63 als Ätzmaske geätzt. Der Ätzvorgang wird soweit ausgeführt, dass auch das darunterliegende Substrat 61 zum Teil weggeätzt wird, um einen vertieften Bereich 20 bzw. Graben im Substrat 61 zu erhalten. Dieser Graben dient dann zur Bildung eines Kanalbereichs 61-1. Die verbleibenden n+-Verunreinigungsbereiche bilden jeweils einen Sourcebereich 64 und einen Drainbereich 65. Es wird somit eine vertiefte Kanalstruktur erhalten, wobei ein Kanalbereich 61-1 tiefer positioniert ist als die Source-/ Drainbereiche 64, 65, wie die 8B erkennen lässt.
  • Die Schritte gemäß den 8C bis 8G sind identisch zu den Schritten gemäß den 7C bis 7G, so dass sie nicht nochmals erläutert werden.
  • Die 9 zeigt einen Querschnitt durch eine EEPROM-Zelle mit einer vertieften Kanalstruktur in Übereinstimmung mit einem zweiten Ausführungsbeispiel der Erfindung.
  • Alle Komponenten der Flash-EEPROM-Zelle in Übereinstimmung mit dem zweiten Ausführungsbeispiel sind identisch mit denjenigen des ersten Ausführungsbeispiels gemäß 6, mit Ausnahme der Tatsache, dass beim jetzt vorliegenden zweiten Ausführungsbeispiel die Oberflächen von Halbleitersubstrat 61 und Kanalbereich 61-1 koplanar sind, also miteinander fluchten bzw. in einer Ebene liegen.
  • Die EEPROM-Zelle in Übereinstimmung mit dem zweiten Ausführungsbeispiel kann unter Durchführung des ersten Verfahrens hergestellt werden, das ähnlich zu demjenigen ist, das in den 7A bis 7G erläutert wurde, mit Ausnahme der Tatsache, dass keine Vertiefung im Substrat 61 gebildet wird.
  • Die EEPROM-Zelle nach dem zweiten Ausführungsbeispiel kann alternativ aber auch nach dem zweiten Verfahren hergestellt werden, das ähnlich dem in den 8A bis 8G erläuterten Verfahren ist, mit Ausnahme der Tatsache, dass auch hier keine Vertiefung im Substrat 61 erzeugt wird.
  • Wie bereits erläutert, weist die Erfindung eine Reihe von Vorteilen auf. So lässt sich eine Verkürzung der Kanallänge infolge einer lateralen Diffusion von Verunreinigungsionen während der Bildung der Source-/Drainbereiche verhindern, und zwar durch Bildung des Kanalbereichs in einer Vertiefung, derart, dass der Kanalbereich tiefer positioniert ist als die Source-/Drainbereiche. Sowohl das Programmieren als auch das Löschen von Information erfolgt bei der erfindungsgemäßen Speicherzelle durch den Tunnelungsoxidfilm hindurch, der sich an den Seiten von Sourcebereich und Drainbereich befindet, so dass es im Gegensatz zur konventionellen Speicherzelle nicht mehr erforderlich ist, dass sich Sourcebereich und Floating-Gate zu Löschzwecken überlappen müssen. Es stellt sich somit keine Reduktion der Kanallänge ein.
  • Da bei der Erfindung keine Reduktion der Kanallänge befürchtet zu werden braucht, ohne dass unerwünscht Streukapazitäten entstehen können, eignet sich die Flash-Speicherzelle nach der Erfindung ausgezeichnet für die Zwecke der Höchstintegration.

Claims (4)

  1. Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten: – Bildung eines Substrats (61) eines ersten Leitfähigkeitstyps mit einem an seiner oberen Fläche ausgebildeten Halbleiterbereich (62, 62') eines zweiten Leitfähigkeitstyps; – Bildung von einem Sourcebereich (64) und einem Drainbereich (65) aus dem Halbleiterbereich des zweiten Leitfähigkeitstyps, die benachbart zu einer zwischen ihnen in dem Substrat (61) gebildeten Ausnehmung (20) liegen; – Aufbringen eines Oxidfilms (66) als Isolationsfilm auf der gesamten Oberfläche von Sourcebereich (64), Drainbrereich (65) und Ausnehmung (20); – Ätzen des Oxidfilms (66) bis zur Entfernung aus der Ausnehmung (20), wodurch der Kanalbereich (61-1) in der Ausnehmung (20) freigelegt wird, und über den Rand des Kanalbereichs (61-1) hinaus, so dass der Abstand zwischen den auf Sourcebereich (64) bzw. Drainbereich (65) verbleibenden Resten des Oxidfilms (66) größer als die Weite der Ausnehmung (20) ist; – Bildung eines Gateisolationsfilms (67) auf dem Substrat (61) des ersten Leitfähigkeitstyps zwischen dem Sourcebereich (64) und Drainbereich (65), auf den freigelegten Oberflächen des Sourcebereichs (64) und des Drainbereichs (65) und auf Seitenflächen des Oxidfilms (66); und – anschließend aufeinander folgende Bildung eines Floating-Gates (71), eines dielektrischen Films (72) und eines Steuergates (73), wobei mindestens das Steuergate (73) den Oxidfilm (66) wenigstens teilweise überlappt.
  2. Verfahren nach Anspruch 1, gekennzeichnet durch einen Schritt zum Ätzen des freigelegten Substrats (61) zwischen dem Source- und dem Drainbereich (64; 65).
  3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Halbleiterbereich (62) vom zweiten Leitfähigkeitstyp durch Niederschlagung von Polysilicium vom zweiten Leitfähigkeitstyp auf das Substrat (61) erhalten wird.
  4. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Halbleiterbereich (62') des zweiten Leitfähigkeitstyps durch Implan tieren von Ionen des zweiten Leitfähigkeitstyps in das Substrat (61) erhalten wird.
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