DE112006000208T5

DE112006000208T5 - Speicherbauelement mit trapezförmigen Bitleitungen und Verfahren zur Herstellung desselben

Info

Publication number: DE112006000208T5
Application number: DE112006000208T
Authority: DE
Inventors: Ashot Sunnyvale Melik-Martirosian; Mark T. Sunnyvale Ramsbey; Mark W. San Jose Randolph
Original assignee: Spansion LLC
Current assignee: Infineon Technologies LLC
Priority date: 2005-01-12
Filing date: 2006-01-12
Publication date: 2008-04-10
Anticipated expiration: 2026-01-13
Also published as: GB2437447A; WO2006076625A1; GB2437447B; US8125018B2; US20060151821A1; CN101103465A; US8957472B2; GB0713510D0; US20120122285A1; TW200629529A; JP5096929B2; CN101103465B; JP2008527747A; DE112006000208B4; KR20070090021A

Abstract

Speicherbauelement (100) mit:
einem Halbleitersubstrat (110);
einem dielektrischen Ladungseinfangschichtstapel (116, 118, 120), der über dem Substrat (110) angeordnet ist;
einer Gateelektrode (122), die über dem dielektrischen Ladungseinfangschichtstapel (116, 118, 120) angeordnet ist, wobei die Gateelektrode (122) elektrisch einen Kanal (124) innerhalb eines Bereichs (114) des Halbleitersubstrats (110) definiert; und
einem Paar aus Bitleitungen (112), wobei die Bitleitungen (112) einen unteren Bereich und einen im Wesentlichen trapezförmigen oberen Bereich aufweisen.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft im Allgemeinen das Gebiet der nicht-flüchtigen Speicherbauelemente und betrifft insbesondere ein elektrisch löschbares und programmierbares Flash-Speicherbauelement mit Ladungseinfangdielektrikum und mit trapezförmigen Bitleitungen.
Hintergrund
Ein ständiges Bestreben bei der Herstellung moderner integrierter Schaltungen besteht darin, Speicherbauelemente in der Größe zu reduzieren, um damit die Menge an Daten zu erhöhen, die pro Einheitsfläche in einer integrierten Schaltungsspeichereinrichtung, etwa einem Flash-Speicherbauelement, gespeichert sind. Speicherbauelemente enthalten häufig eine relativ große Anzahl an Kernspeicherbauelementen (die manchmal auch als Kernspeicherzellen bezeichnet werden). Z. B. ist ein konventionelles Doppelzellenspeicherbauelement, etwa ein Flash-Speicherbauelement mit Ladungseinfangdielektrikum, in der Lage, zwei Bits an Daten in einer Doppelbitanordnung zu speichern, d. h., ein Bit kann unter Anwendung eines ersten Ladungsspeichergebiets auf einer ersten Seite des Speicherbauelements gespeichert werden, und ein zweites Bit kann unter Anwendung eines zweiten Ladungsspeichergebiets auf einer zweiten Seite des Speicherbauelements gespeichert werden.
Wie in 1 gezeigt ist, enthält ein konventionelles Speicherbauelement mit Ladungseinfangdielektrikum 10 zwei vergrabene Bitleitungen 12, die in einem Halbleitersubstrat 14 angeordnet sind. Ein Ladungseinfangdielektrikumschichtstapel, der typischerweise eine nicht leitende Ladungseinfangschicht 20, die zwischen einer unteren dielektrischen Schicht 22 und einer oberen dielektrischen Schicht 24 angeordnet ist, aufweist, ist über dem Halbleitersubstrat 14 vorgesehen. Die Ladungseinfangschicht 20 enthält typischerweise ein Paar aus ladungsspeichernden Gebieten auf gegenüberliegende Seiten der Schicht. Über der oberen dielektrischen Schicht 24 ist eine Gateelektrode 26 angeordnet. In einer derartigen Konfiguration fungieren die vergrabenen Bitleitungen als ein Source (d. h. als eine Quelle für Elektronen oder Löcher) und ein Drain, wobei dazwischen ein aktives Kanalgebiet definiert ist. Jede Speichereinrichtung kann programmiert, gelesen und gelöscht werden, indem geeignete Spannungen an das Source, das Drain und die Gateelektrode angelegt werden.
Wenn möglich, ist es wünschenswert derartige Speichereinrichtungen in der Größe zu reduzieren, wobei dennoch die gewünschten Eigenschaften beibehalten werden, etwa eine adäquate Datenhaltezeit, und wobei das Leistungsverhalten optimiert wird. Jedoch kann das Größereduzieren von Speicherbauelementen zu einer Reihe von Effekten führen, die das Leistungsverhalten beeinträchtigen. Dies gilt insbesondere, wenn die Breite (d. h. die laterale Abmessung) der Gateelektrode vergleichbar mit der Breite der vergrabenen Bitleitungen ist. Ein derartiges Speicherbauelement ist vom Gesichtspunkt aus des Reduzierens der Kanallänge nicht effizient. Anders ausgedrückt, die Kanallänge und die effektive Kanallänge sind relativ klein. Speicherbauelemente mit einer relativ kleinen Kanallänge können eine Reihe von unerwünschten elektrischen Eigenschaften besitzen, die als Kurzkanaleffekte (SCE) bezeichnet werden. SCE treten im Allgemeinen auf, wenn die Gateelektrode keine adäquate Steuerung des aktiven Kanalgebiets zulässt. Wenn die physikalischen Abmessungen des Bauelements abnehmen, treten die SCE verstärkt auf.
Angesichts der zuvor dargestellten Situation besteht ein Bedarf im Stand der Technik, um verbesserte Speicherbauelemente bereitzustellen, etwa Flash-Speicherbauelemente mit Ladungseinfangdielektrikum, in denen die Abmessungen und das Leistungsverhalten optimiert sind.
Überblick über die Erfindung
Gemäß einem Aspekt der vorliegenden Erfindung richtet diese sich an ein Speicherbauelement. Das Speicherbauelement umfasst: ein Halbleitersubstrat; einen dielektrischen Ladungseinfangschichtstapel, der über dem Halbleitersubstrat angeordnet ist; eine Gateelektrode, die über dem dielektrischen Ladungseinfangschichtstapel angeordnet ist, wobei die Gateelektrode elektrisch einen Kanal in einem Bereich des Halbleitersubstrats bildet; und ein Paar aus Bitleitungen, die einen unteren Bereich und einem im Wesentlichen trapezförmigen oberen Bereich aufweisen.
Gemäß einem weiteren Aspekte der Erfindung richtet sich diese an ein Verfahren zur Herstellung eines Speicherbauelements. Das Verfahren umfasst: Bereitstellen eines Halbleitersubstrats; Bilden eines dielektrischen Ladungseinfangschichtstapels über dem Halbleitersubstrat; Bilden einer Gateelektrode über dem dielektrische Ladungseinfangschichtstapel; und Bilden zweier Bitleitungen an gegenüberliegenden Seiten des dielektrischen Ladungseinfangschichtstapels und der Gateelektrode, wobei die Bitleitungen einen im Wesentlichen trapezförmigen oberen Bereich aufweisen.
Kurze Beschreibung der Zeichnungen
Diese und weitere Merkmale der vorliegenden Erfindung werden unter Bezugnahme auf die folgende Beschreibung und die Zeichnungen offensichtlich, wobei:
1 eine schematische Querschnittsansicht eines konventionellen Flash-Speicherbauelements ist;
2 eine schematische Querschnittsdarstellung eines Flash-Speicherbauelements mit erhöhten trapezförmigen Bitleitungen gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ist;
3 eine schematische Querschnittsdarstellung eines Flash-Speicherbauelements mit erhöhten trapezförmigen Bitleitungen gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung ist; und
4 bis 7 seitliche Querschnittsansichten darstellen, die Herstellungsschritte gemäß zweier beispielhafter Ausführungsformen der vorliegenden Erfindung zeigen.
Beschreibung der Erfindung
In der folgenden detaillierten Beschreibung sind gleiche Komponenten mit den gleichen Bezugszeichen versehen, unabhängig davon, ob diese in unterschiedlichen Ausführungsformen der vorliegenden Erfindung gezeigt sind. Um die vorliegende Erfindung in einer klaren und knappen Weise darzustellen, sind die Zeichnungen nicht notwendigerweise maß stabsgetreu und gewisse Merkmale können in einer etwas schematischen Form gezeigt sein.
Es sei nun auf die Figuren verwiesen, wobei gleiche Bezugszeichen gleiche Teile in den diversen Figuren repräsentieren, wobei nun zuerst auf 2 verwiesen sei. Mit 100 ist ein beispielhaftes Mehrbitspeicherbauelement bezeichnet, das ein nicht-flüchtiges elektrisch löschbares und programmierbares Flash-Speicherbauelement mit Ladungseinfangdielektrikum ist. Das Speicherbauelement 100 umfasst ein Halbleitersubstrat 110. In einer Ausführungsform kann das Substrat 110 anfänglich so dotiert sein, dass es eine P-Leitfähigkeit (beispielsweise eine P-Dotiermittelkonzentration) aufweist. Wie nachfolgend detaillierter erläutert ist, ist ein Paar aus Bitleitungen 112 teilweise innerhalb des Substrats 110 und teilweise über dem Substrat ausgebildet, wobei der Bereich jeder Bitleitung 112, der über dem Substrat 110 angeordnet ist, im Wesentlichen eine trapezförmige Gestalt aufweist. In einer Ausführungsform dient jede Bitleitung 112 als ein Source bzw. ein Drain während der diversen Programmier-, Lese- und Löschoperationen.
Ein Körper 114 ist zwischen dem Source und dem Drain ausgebildet. Der Körper 114 kann die gleiche Art an Dotierstoff und die gleiche Konzentration wie die Anfangsdotierung des Substrats 110 aufweisen. Wie nachfolgend detaillierter beschrieben ist, können das Substrat 110, ein Teil des Source, ein Teil des Drain und der Körper 114 beispielsweise aus einem Halbleiter hergestellt sein, etwa einem geeignet dotierten Silizium, Germanium oder Silizium-Germanium.
Über dem Körper 114 ist eine erste dielektrische Schicht 116 angeordnet (die manchmal auch als Tunneldielektrikumsschicht oder untere dielektrische Schicht bezeichnet wird), die beispielsweise aus Siliziumoxid (beispielsweise SiO₂) oder einem anderen Material mit standardmäßigen ε (d. h. einem Material mit einer relativen Permittivität unter 10) oder aus einem Material mit großem ε (beispielsweise einem Material mit einer relativen Permittivität, die in einer Ausführungsform über 10 und in einer weiteren Ausführungsform über 20 liegt), hergestellt ist.
Über der unteren dielektrischen Schicht 116 ist eine Ladungseinfangschicht 118 (die auch als Ladungsspeicherschicht bezeichnet wird) vorgesehen. Die Ladungseinfangschicht 118 kann beispielsweise aus einem nicht leitenden Material aufgebaut sein, wozu Siliziumnitrid (beispielsweise Si₃N₄), Siliziumoxid mit vergrabenen Polysiliziuminseln, implantierten Oxid und dergleichen gehören.
Über der Ladungseinfangschicht 118 ist eine weitere dielektrische Schicht 120 (die auch als obere dielektrische Schicht bezeichnet wird) angeordnet, die aus einem Material, etwa beispielsweise Siliziumoxid oder einem anderen Material mit standardmäßigem ε oder einem Material mit großem ε hergestellt ist. Die erste dielektrische Schicht 116, die Ladungseinfangschicht 118 und die zweite dielektrische Schicht 120 können als ein dielektrischer Schichtstapel oder ein dielektrischer Ladungseinfangschichtstapel bezeichnet werden. Zu beachten ist, dass der dielektrische Schichtstapel mehr als drei oder weniger als drei dielektrische oder nicht leitende Schichten, aufweisen kann, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen.
Über der zweiten dielektrischen Schicht 120 ist eine Gateelektrode 122 angeordnet. Die Gateelektrode 122 kann beispielsweise aus polykristallinem Silizium (das häufig auch einfach als Poly bezeichnet wird) oder einem anderen geeigneten Material hergestellt sein, etwa einem Metall oder einem Metalloxid. In einer Ausführungsform, wie dies in 2 gezeigt ist, besitzt die Gateelektrode eine im Wesentlichen rechteckige Form. Alternativ (wie dies in 3 gezeigt ist) kann die Gateelektrode 122 im Wesentlichen tapezförmig ausgestaltet sein. Eine Austrittsarbeitsfunktion der Gateelektrode 122 steuert einen Kanal 124 (beispielsweise Inversionszustände oder Verarmungszustände) innerhalb des Körpers 114.
Wie dargestellt können Paare aus Beschichtungen 130 (die auch als Seitenwandabstandshalter bezeichnet werden) zwischen benachbarten lateralen Seitenwänden der Gatelektrode 122 und dem dielektrischen Ladungseinfangschichtstapel (beispielsweise der oberen dielektrischen Schicht 130) der Ladungseinfangschicht 118 und der unteren dielektrischen Schicht 116) angeordnet sein. Wie nachfolgend detaillierter beschrieben ist, können die Beschichtungen 130 zusätzlich zur Erzeugung einer elektrischen Isolation zwischen den Bitleitungen 112 (beispielsweise zwischen den im Wesentlichen trapezförmigen oberen Bereichen der Bitleitungen) und dem benachbarten Gateelektroden 122 und auch für die Herstellung der Bitleitungen benutzt werden. Die Beschichtungen 130 (wie sie beispielsweise in 2 gezeigt sind) können eine Form und eine Geometrie aufweisen, die die Bildung der Bitleitungen 112 mit einem im Wesentlichen trapezförmigen oberen Bereich unterstützen. Beispielsweise besitzen die Beschichtungen 130, die in 2 gezeigt sind, eine nicht gleichmäßige Dicke und eine im Wesentlichen halbtrapezförmige Gestalt, so dass benachbarte Beschichtungen eine im Wesentlichen trapezförmige Bitleitungsöffnung definieren.
Im hierin verwendeten Sinne umfasst „im Wesentlichen trapezförmig" Formen oder Geometrien mit mindestens einem Paar aus im Wesentlichen parallelen Seiten (unabhängig davon, ob zwei andere Seiten gerade Linien, gekrümmte Linien oder anderweitig geformte Linien aufweisen). Ferner kann im hierin verwendeten Sinne ein „oberer Bereich" einer Bitleitung den Bereich jeder Bitleitung 112 mit einschließen, der über einer vertikalen Höhe angeordnet ist, an der die untere dielektrische Schicht 116 auf das Substrat 110 trifft. Anders gesagt, der „untere Bereich" einer Bitleitung kann den Bereich jeder Bitleitung 112 enthalten, der über einer vertikalen Höhe angeordnet ist, an der die untere dielektrische Schicht 116 auf das Substrat 110 trifft (beispielsweise innerhalb eines Bereich des Substrat).
Wie gezeigt, können die Bitleitungen 112 einen vergraben unteren Bereich und einen im Wesentlichen trapezförmigen oberen Bereich aufweisen. In der in 2 dargestellten beispielhaften Ausführungsform ist der im Wesentlichen trapezförmige obere Bereich jeder Bitleitung mit Hilfe der halbtrapezförmigen Beschichtungen 130 gebildet. Wie nachfolgend ausführlicher erläutert ist, kann der obere Bereich jeder Bitleitung 112 aus einer Reihe von Materialien hergestellt sein, um damit einen Bitleitungswiderstand bei oder unter einem vordefinierten Wert zu erhalten. Z. B. ist der obere Bereich jeder Bitleitung aus Metall, aus einer metallenthaltenden Verbindung und/oder aus einem geeignet dotierten Halbleitermaterial, etwa Silizium, hergestellt. In einer Ausführungsform ist der obere Bereich jeder Bitleitung aus Silizid hergestellt, etwa Kobaltsilizid oder Nickelsilizid. Alternativ kann jede Bitleitung 112 aus epitaktisch aufgewachsenem Silizium hergestellt sein, das beispielsweise mit Phosphor oder Arsen in-situ dotiert ist. In einer weiteren alternativen Ausführungsform ist der obere Bereich jeder Bitleitung 112 aus einer Metallfüllung, etwa einer Wolframfüllung, oder aus einer Polysiliziumfüllung aufgebaut, die in-situ oder durch Implantation mit Phosphor oder Arsen dotiert ist.
In einer weiteren beispielhaften Ausführungsform (in 3 gezeigt) enthält jede Bitleitung 112 einen vergrabenen unteren Bereich sowie einen im Wesentlichen trapezförmigen oberen Bereich. In dieser Ausführungsform ist, wie nachfolgend detaillierter beschrieben ist, die Gateelektrode 122 in eine im Wesentlichen trapezförmige Gestalt strukturiert. In dieser Aus führungsform besitzen die Beschichtungen im Wesentlichen eine gleichförmige Dicke und sind benachbart zu lateralen Seitenwänden der im Wesentlichen trapezförmigen Gateelektrode und benachbart zu den dielektrischen Ladungseinfangschichtstapel angeordnet. Wie gezeigt definieren benachbarte Beschichtungen 130 eine im Wesentlichen trapezförmige Bitleitungsöffnung, die zur Herstellung der im Wesentlichen trapezförmigen oberen Bereiche jeder Bitleitung verwendet werden können. Wie zuvor mit Bezug zu 2 beschrieben ist, kann der obere Bereich jeder Bitleitung aus Metall, metallenthaltender Verbindung und/oder einem geeignet dotierten Halbleitermaterial, etwa Silizium, hergestellt sein.
Zu beachten ist, dass die Verwendung von Bitleitungen mit einem im Wesentlichen trapezförmigen oberen Bereich die Skalierbarkeit von beispielsweise Doppelbit-Flash-Speicherbauelementen mit Ladungseinfangdielektrikum verbessern kann. Z. B. verringert das Bereitstellen eines breiteren oberen Bereichs der Bitleitungen die Notwendigkeit, dass Kontakte in der Größe angepasst werden, indem ein breiterer Bereich bereitgestellt wird, in welchem ein Kontakt hergestellt werden kann. Z. B. ist die obere Fläche des oberen Bereichs jeder im Wesentlichen trapezförmigen Bitleitung ausreichend größer, um eine elektrische Verbindung mit einem Kontakt 140 in einfacher Weise herzustellen, wie dies in den 7a und 7b gezeigt ist. Wie z. B. in 3 dargestellt ist, kann auch eine größere effektive Kanallänge erreicht werden. Eine größere effektive Kanallänge 124 führt zu einer verbesserten Ladungsseparation in einer Doppelbit- oder Mehrbitspeicherzelle, führt zu einer Verringerung der komplementären Bitbeeinflussungseffekte, sowie zu verbesserten Kurzkanaleigenschaften. Diese größere effektive Kanallänge 124 kann auf Grund der geringeren lateralen Abmessung für den unteren Bereich (beispielsweise den Bereich innerhalb des Halbleitersubstrats) jeder Bitleitung erreicht werden.
In einer beispielhaften Ausführungsform besitzt der untere Bereich jeder Bitleitung eine laterale Abmessung, die ungefähr 15% bis ungefähr 30% der Länge des Kanals ausmacht. Anders ausgedrückt, in einer beispielhaften Ausführungsform (beispielsweise einem beispielhaften Technologiestandard) mit einem Array aus Speicherbauelementen (wie sie in 3 gezeigt sind) mit einem Abstand von ungefähr 200 nm besitzt der untere Bereich jeder Bitleitung eine laterale Abmessung, die ungefähr 10% bis ungefähr 20% des Abstands beträgt.
Obwohl aus Gründen der einfacheren Erläuterung die Verfahrensabläufe, die in den 4 bis 7 gezeigt sind, als eine Reihe von Schritten gezeigt und beschrieben sind, sollte beachtet werden, dass die vorliegende Erfindung nicht auf die Reihenfolge der Schritte eingeschränkt ist, da einige Schritte gemäß der vorliegenden Erfindung in anderer Reihenfolge auftreten können und/oder gleichzeitig mit anderen Schritten stattfinden können, als dies hierin gezeigt und beschrieben ist. Ferner sind unter Umständen nicht alle dargestellten Schritte erforderlich, um einen Verfahrensablauf gemäß einem Aspekt der vorliegenden Erfindung einzurichten. Des Weiteren können zusätzliche Schritte zu dem hierin beschriebenen Herstellungsverfahren hinzugefügt werden.
In der folgenden Beschreibung, die mit Bezug zu den 4 bis 7 angegeben ist, werden analoge Prozessschritte miteinander beschrieben. Z. B. wird ein Verfahren zur Herstellung des in 2 dargestellten Bauelements mit Bezug zu den 4, 5a, 6a und 7a beschrieben, während ein Verfahren zur Herstellung des in 3 gezeigten Bauelements mit Bezug zu den 4, 5b, 6b und 7b erläutert wird.
Gemäß 4 werden nun beispielhafte Verfahren zur Herstellung zweier beispielhafter Speicherbauelemente 100 detaillierter beschrieben. Wie angegeben ist, wird ein Halbleitersubstrat 110 vorgesehen. Das Halbleitersubstrat 110 kann anfänglich mit einem P-Dotiermittel dotiert werden, etwa durch Implantieren von Borionen, Galliumionen oder Indiumionen. Wie zuvor angegeben ist, kann die anfängliche Substratdotierung die gewünschte Leitfähigkeit für einen zentralen Bereich des Körpers schaffen. In einer Ausführung ist die anfängliche Substratdotierung eine „P"-Konzentration, eine „P⁺"-Konzentration oder eine „P^–"- Konzentration. Eine Materialschicht, die zur Herstelldung der ersten oder unteren dielektrischen Schicht 116 verwendet wird, kann auf dem Substrat 110 aufgewachsen oder abgeschieden werden. Zu beachten ist, dass die untere dielektrische Schicht optional als eine Implantationsabschirmschicht während der Implantation von Dotiersorten in das Substrat 110 verwendet werden kann. In diesem Falle wird die untere dielektrische Schicht vor der anfänglichen Substratimplantation hergestellt.
Wie zuvor angegeben ist, kann die untere dielektrische Schicht 116 aus einem geeigneten dielektrischen Material hergestellt werden, etwa einer thermischen Oxidschicht, die aus Siliziumoxid (z. B. SiO₂) oder einem Material mit großem ε hergestellt ist. Materialien mit großem ε sind Materialien, die in einer Ausführungsform, eine relative Permittivität von 10 oder höher aufweisen, und in einer weiteren Ausführungsform von 20 oder höher besitzen. Obwohl andere Materialien mit großem ε ausgewählt werden können, sind Hafniumoxid (z. B. HfO₂), Zirkoniumoxid (z. B. ZrO₂), Ceroxid (z. B. CeO₂), Aluminiumoxid (z. B. Al₂O₃), Titanoxid (z. B. TiO₂), Yttriumoxid (z. B. Y₂O₃) und Bariumstrontiumtitanat (beispielsweise BST) geeignete Materialien mit großem ε. Ferner können alle binären und ternären Metalloxide und ferroelektrischen Materialien mit einem ε, das in einer Ausführungsform größer als ungefähr 20 ist, für die untere dielektrische Schicht 116 verwendet werden. Die untere dielektrische Schicht kann eine endgültige Dicke von beispielsweise ungefähr 40 Angstrom bis ungefähr 400 Angstrom aufweisen, abhängig von dem verwendeten Material.
Nach der Herstellung der unteren dielektrischen Schicht 116 wird eine Schicht aus Material, die zur Herstellung der Ladungseinfangschicht 118 verwendet wird, auf oder unter der dielektrischen Schicht 116 gebildet. In einer Ausführungsform wird die Ladungseinfangschicht 118 aus Siliziumnitrid (beispielsweise Si₃N₄) gebildet. Es können auch andere geeignete dielektrische Materialien verwendet werden, um die Ladungseinfangschicht 118 zu bilden. In einer beispielhaften Ausführungsform besitzt die Ladungseinfangschicht 118 eine endgültige Dicke von ungefähr 20 Angstrom bis ungefähr 100 Angstrom.
Auf oder über der Ladungseinfangschicht wird eine zweite oder obere dielektrische Schicht 120 gebildet. Ähnlich zu der unteren dielektrischen Materialschicht wird die obere dielektrische Materialschicht aus einem geeigneten Dielektrikum, etwa Siliziumoxid oder einem Material mit großem ε hergestellt. Die obere dielektrische Schicht besitzt eine Dicke von ungefähr 20 Angstrom bis ungefähr 150 Angstrom.
Auf oder über der oberen dielektrischen Schicht 120 wird eine Gateelektrodenschicht 122 gebildet. Die Gateelektrodenschicht 122 kann z. B. aus polykristallinem Silizium (Poly) oder einem anderen geeigneten Material, etwa Metall oder Metalloxid, hergestellt werden. In einer Ausführungsform besitzt die Gateelektrode 122 eine Dicke von beispielsweise ungefähr 500 Angstrom bis ungefähr 3000 Angstrom.
Die untere dielektrische Schicht 116, die Ladungseinfangschicht 118, die obere dielektrische Schicht 120 und die Gateelektrodenschicht 122 können gleichmäßig über das Substrat 110 in einem Bereich gebildet werden, der zum Herstellen eines Kernarrays aus Speicherbauelementen verwendet wird.
Nachdem die Schichten 116, 118, 120 und 122 gebildet sind, können diese Schichten strukturiert werden, um gestapelte Gates zu bilden, wie in den 5a und 5b gezeigt ist. Dieser Strukturierungsschritt kann das Bilden einer Maskenschicht aus beispielsweise Photolack beinhalten, der unter Anwendung von photolithographischen Verfahren strukturiert wird. Die Maskenschicht kann zu einer Reihe von Linien und Abständen strukturiert werden, wobei die Linien die Schichten 116, 119, 120 und 122 an Stellen bedecken, an denen die gestapelten Schichten gebildet sind, und wobei die Abstände die Schichten 116, 118, 120 und 122 freilassen, so dass dort Beschichtungen und die Bitleitungen gebildet werden. Die Schichten 116, 118, 120 und 122 können in Bereichen geätzt werden, die durch die Maskenschicht freigelassen werden, so dass das Substrat 110 freigelegt wird. In der in 5b gezeigten Ausführungsform wird die Gateelektrodenschicht 122 geätzt, um eine im Wesentlichen trapezförmige Gestalt für die Gateelektrode zu schaffen.
Wie in den 6a und 6b gezeigt ist, werden die Beschichtungen 130 gebildet, sobald das Strukturieren und/oder das Ätzen abgeschlossen ist. Wie in 6a gezeigt ist, besitzen die Beschichtungen 130 eine ungleichmäßige Dicke benachbart zu den lateralen Seitenwänden des dielektrischen Ladungseinfangschichtstapels, der aus der unteren dielektrischen Schicht 116, der Ladungseinfangschicht 118, der oberen dielektrischen Schicht 120 und der Gateelektrodenschicht 122 aufgebaut ist. In der dargestellten beispielhaften Ausführungsform besitzen die Beschichtungen 130 eine ungleichmäßige Dicke, so dass, wenn zwei benachbarte Schichten gebildet sind, diese eine im Wesentlichen trapezförmige Öffnung dazwischen definieren. Diese Beschichtungen 130 können unter Anwendung einer Vielzahl von Verfahren hergestellt werden. Z. B. kann eine Schicht eines gewünschten Abstandhaltermaterials (beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, etc.) bis mindestens zur Höhe der Gateelektrode 122 abgeschieden werden. Bei Bedarf kann das Abstandshaltermaterial poliert werden, wobei zu. B. ein chemisch-mechanisches Einebnen oder CMP eingesetzt wird. Danach wird das Beschichtungsmaterial anisotrop geätzt, so dass die Beschichtungen in der gezeigten Form zurückbleiben.
In der in 6a gezeigten Ausführungsform ist die Dicke jeder Beschichtung 130 ungleichmäßig, so dass der untere Bereich der Beschichtung (d. h. der Bereich der Beschichtung, der am nächsten zum Substrat 110 angeordnet ist) eine größere Dicke als der obere Bereich der Beschichtung aufweist. In einer beispielhaften Ausführungsform besitzt der un tere Bereich jeder Beschichtung eine laterale Abmessung von ungefähr 20 bis 40 nm. Selbstverständlich können Beschichtungen mit anderen lateralen Abmessungen in Abhängigkeit von dem gewünschten Technologiestandard eingesetzt werden, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Beschichtungskonfiguration dient dazu, eine im Wesentlichen trapezförmige Bitleitungsöffnung mit einer relativ kleinen Abmessung benachbart zu dem Substrat und einer relativ größeren Abmessung benachbart zu dem oberen Bereich der Gateelektroden zu schaffen. Eine derartige Beschichtungskonfiguration schafft eine im Wesentlichen trapezförmige Bitleitungsöffnung oder definiert diese in anderer Weise, um den im Wesentlichen trapezförmigen oberen Bereich jeder Bitleitung herzustellen.
In der in 6b gezeigten Ausführungsform ist die Dicke jeder Beschichtung im Wesentlichen gleichmäßig. In einer beispielhaften Ausführungsform können die Beschichtungen eine Dicke von beispielsweise ungefähr 15 nm bis ungefähr 25 nm aufweisen. Selbstverständlich können die Beschichtungen andere Dicken aufweisen, abhängig von dem gewünschten Technologiestandard, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. In Verbindung mit den im Wesentlichen trapezförmigen Gateelektroden 122 dient diese Beschichtungskonfiguration dazu, eine Bitleitung mit einer relativ kleinen Abmessung benachbart zu dem Substrat und einer relativ großen Abmessung in der Nähe des oberen Bereichs zu definieren. Eine derartige Konfiguration aus einer Beschichtung und einer Gateelektrode schafft eine im Wesentlichen trapezförmige Bitleitungsöffnung oder definiert diese auf eine gewisse Art, um den oberen Bereich jeder Bitleitung herzustellen. In dieser beispielhaften Ausführungsform können die Beschichtungen 130 aus Oxid oder einem anderen geeigneten Material mittels einer Dünnfilmabscheidetechnik gebildet werden.
Wie in den 7a und 7b gezeigt ist, werden die Bitleitungen 112 gebildet, sobald die Beschichtungen 130 hergestellt sind. Wie hierin beschrieben ist, kann der obere Bereich jeder Bitleitung 112 aus Metall, metallenthaltender Verbindung und/oder aus einem geeignet dotierten Halbleitermaterial, etwa Silizium, hergestellt sein. Wie zuvor erläutert ist, wird durch das Bilden und Strukturieren des dielektrischen Ladungseinfangschichtstapels, der Gateelektrode und der Beschichtungen benachbart zu lateralen Seitenwänden die trapezförmige Bitleitungsöffnung zwischen benachbarten Beschichtungen definiert. Die Bitleitungen 112 können unter Anwendung einer Vielzahl von Verfahren hergestellt werden, wobei jeweils Bitleitungen erzeugt oder anderweitig gebildet werden, die einen vergrabenen unteren Be reich (beispielsweise einen Bereich unterhalb der Grenzfläche, die durch das Substrat 110 und die untere dielektrische Schicht 116 erzeugt ist) und einen im Wesentlichen trapezförmigen oberen Bereich aufweisen, der über der Grenzfläche zwischen dem Substrat 110 und der unteren dielektrischen Schicht 116 angeordnet ist.
In einer Ausführungsform werden die Bitleitungen 112 unter Anwendung eines leichten bzw. niedrig dosierten Bitleitungsionen- oder Dotierstoffimplantationsprozesses durch die Bitleitungsöffnung hindurch, die durch die benachbarten Beschichtungen 130 definiert ist, in das Substrat 110 hinein gebildet. Z. B. kann die leichte Bitleitungsimplantation eine Dotierung und Art der leicht dotierten Draingebieten (LDD) sein, wobei beispielsweise Phosphor- oder Arsen-Ionen verwendet werden, die mit einer Dosis von ungefähr 1 × 10¹⁴ Atome/cm² implantiert werden. In dieser Ausführungsform kann sich an die leichte Bitleitungsimplantation eine Silizidierung der Bitleitung unter Anwendung von beispielsweise Kobalt, Nickel oder einem anderen geeigneten Material anschließen, wodurch ein im Wesentlichen trapezförmiger oberer Bitleitungsbereich gebildet wird, der beispielsweise aus Kobaitsilizid, Nickelsilizid oder einem anderen geeigneten Silizid hergestellt ist. Bei Bedarf kann ein Ausheizzyklus (etwa ein rasches thermisches Ausheizen (RTA)) ausgeführt werden, um die Dotierstoffsorte zu aktivieren. Zu beachten ist, dass die Dotierstoffsorte unter die Beschichtung und das gestapelte Gate während eines oder mehrerer nachfolgender Ausheizprozesse, denen das Bauelement unterzogen wird, diffundieren kann. Einer derartigen Diffusion kann Rechnung getragen werden oder diese kann anderweitig gesteuert werden, indem die Implantationsenergie, die Implantationsdosis, die Ausheizparameter, die Voramorphisierungsparameter und dergleichen gesteuert werden.
In einer weiteren Ausführungsform werden die Bitleitungen hergestellt, indem eine Schicht aus epitaktisch aufgewachsenem Silizium auf und in der Bitleitungsöffnung aufgewachsen wird, die zwischen benachbarten Beschichtungen 130 definiert ist, und indem eine in-situ-Dotierung mit einer geeigneten Ionensorte, beispielsweise Phosphor oder Arsen, ausgeführt wird. Zu beachten ist, dass in dieser beispielhaften Ausführungsform eine Bitleitungsimplantation (wie sie zuvor beschrieben ist) weggelassen werden kann, wenn die Diffusion aus der epitaktisch aufgewachsenen Bitleitung ausreichend ist, um die erforderliche Überlappung zwischen Gate und dem PN-Übergang innerhalb des Substrats 110 zu erzeugen.
In einer weiteren alternativen Ausführungsform wird eine leichte Bitleitungsimplantation, wie sie zuvor beschrieben ist, durch die Bitleitungsöffnung in das Substrat hinein ausgeführt, woran sich das Abscheiden einer dünnen Titan-„Haft-Schicht” und eine geeignete Metallfüllung anschließen. In einer Ausführungsform wird eine Metallauffüllung durchgeführt, um den im Wesentlichen trapezförmigen oberen Bereich der Bitleitung bereitzustellen. Zu beachten ist, dass jeder der zuvor beschriebenen Bitleitungsherstellungsprozesse Bitleitungen ergibt, die vergrabene untere Bereiche und im Wesentlichen trapezförmige obere Bereiche besitzen, die einen ausreichend geringen Widerstand für einen effizienten Betrieb aufweisen.
Wie zuvor erläutert ist, erleichtert die Herstellung von Bitleitungen mit im Wesentlichen trapezförmigen oberen Bereichen das Einführen von Kontakten 140, die mit den Bitleitungen elektrisch in Verbindung stehen. Beispielsweise verringert die breite und relativ gut zugängliche obere Oberfläche jeder im Wesentlichen trapezförmigen Bitleitung die Notwendigkeit, die Kontakte in der Größe zu verringern. Danach werden weitere Verarbeitungsschritte ausgeführt, um die Speicherbauelemente zu vervollständigen. Zu derartigen Prozessschritten können das Abscheiden einer oberen Oxidschicht und Zwischenschichtdielektrika, die Herstellung von Wortleitungen und geeigneten Wortleitungskontakten, die Herstellung weiterer dielektrischer Schichten, leitender Schichten, Verbindungsschichten und dergleichen gehören.
Wie aus dem Vorhergehenden ersichtlich ist, können die vorhergehenden Verfahren nach Bedarf modifiziert werden, um gewünschte Eigenschaften des Speicherbauelements zu erzeugen. Beispielsweise kann die Reihenfolge der Schritte modifiziert werden, es können gewisse Schritte weggelassen und/oder zusätzliche Schritte können hinzugefügt werden. Des Weiteren können spezielle Materialien, Dotierstoffparameter und dergleichen modifiziert werden.
Es sollte beachtet werden, dass bei der Bewertung der Begriffe „über", „oberhalb" und „auf" in der Beschreibung und in den Patentansprüchen, diese Begriffe nicht beabsichtigen, eine Einschränkung im Sinne von direkt über, direkt oberhalb oder direkt auf auszudrücken, sondern es können dazwischen liegende Schichten zwischen einer Schicht enthalten sein, die als „über", „oberhalb" oder „auf" einer weiteren Schicht oder Substrat beschrieben ist. Beispielsweise ist die Beschreibung eines ersten Materials als über, oberhalb oder auf einem Substrat nicht so beabsichtigt, dass andere dazwischen liegende Schichten ausgeschlossen sind.
Obwohl die Erfindung in Bezug auf eine gewisse bevorzugte Ausführungsform oder Ausführungsformen gezeigt und beschrieben ist, ist es offensichtlich, dass äquivalente Abweichungen und Modifizierungen sich für den Fachmann beim Lesen und beim Verstehen dieser Beschreibung und der beigefügten Zeichnungen erschließen. Insbesondere in Bezug auf die diversen Funktionen, die von den zuvor beschriebenen Elementen ausgeführt werden (Komponenten, Anordnungen, Bauelementen, Zusammensetzungen, etc), sollen die Begriffe (einschließlich einer Bezugnahme auf ein „Mittel oder Einrichtung"), wie sie verwendet sind, um derartige Elemente zu beschreiben, einem Element entsprechen, sofern dies nicht anderweitig beschrieben ist, das die spezifizierte Funktion des beschriebenen Elements ausführt (d. h. das funktionell äquivalent ist), selbst wenn es strukturell nicht zu der offenbarten Struktur äquivalent ist, die die Funktion in der hierin beschriebenen beispielhaften Ausführungsform oder den Ausführungsformen der Erfindung ausführt. Obwohl ein spezielles Merkmal der Erfindung zuvor im Hinblick auf lediglich eine oder mehrere dargestellte Ausführungsformen beschrieben ist, kann ein derartiges Merkmal mit einem oder mehreren anderen Merkmalen der anderen Ausführungsformen kombiniert werden, wie dies vorteilhaft und wünschenswert ist für eine vorgegebene spezielle Anwendung.
Zusammenfassung
Es werden ein Speicherbauelement (100) und ein Verfahren zu dessen Herstellung bereitgestellt. Das Speicherbauelement (100) umfasst ein Halbleitersubstrat (110) und einen dielektrischen Ladungseinfangschichtstapel (116, 118, 120), der über dem Halbleitersubstrat (110) angeordnet ist. Eine Gateelektrode (122) ist über dem dielektrischen Ladungseinfangschichtstapel (116, 118, 120) angeordnet, wobei die Gateelektrode (122) einen Kanal (124) innerhalb eines Bereichs (114) des Halbleitersubstrats (110) elektrisch definiert. Das Speicherbauelement (100) enthält ein Paar aus Bitleitungen (112), wobei die Bitleitungen einen unteren Bereich und einen im Wesentlichen trapezförmigen oberen Bereich aufweisen.

Claims

Speicherbauelement (100) mit: einem Halbleitersubstrat (110); einem dielektrischen Ladungseinfangschichtstapel (116, 118, 120), der über dem Substrat (110) angeordnet ist; einer Gateelektrode (122), die über dem dielektrischen Ladungseinfangschichtstapel (116, 118, 120) angeordnet ist, wobei die Gateelektrode (122) elektrisch einen Kanal (124) innerhalb eines Bereichs (114) des Halbleitersubstrats (110) definiert; und einem Paar aus Bitleitungen (112), wobei die Bitleitungen (112) einen unteren Bereich und einen im Wesentlichen trapezförmigen oberen Bereich aufweisen.
Speicherbauelement nach Anspruch 1, wobei der untere Bereich jeder Bitleitung (112) bei einer vertikalen Höhe angeordnet ist, die unter einer Grenzfläche liegt, an der die Unterseite des dielektrischen Ladungseinfangschichtstapels (116, 118, 120) auf das Halbleitersubstrat (110) trifft, und wobei der obere Bereich jeder Bitleitung an einer vertikalen Höhe angeordnet ist, die über der Grenzfläche liegt, an der die Unterseite des dielektrischen Ladungseinfangschichtstapels (116, 118, 120) auf das Halbleitersubstrat (110) trifft.
Speicherbauelement nach Anspruch 1 oder Anspruch 2, wobei der dielektrische Ladungseinfangschichtstapel (116, 118, 120) aufweist: eine erste dielektrische Schicht (116), die über dem Kanalbereich (124) des Halbleitersubstrats (110) angeordnet ist; eine dielektrische Ladungseinfangschicht (118), die über der ersten dielektrischen Schicht (116) angeordnet ist, wobei die dielektrische Ladungseinfangschicht (118) funktionsmäßig so gestaltet ist, dass sie mindestens zwei unabhängige Ladungsspeichergebiete aufweist; und eine zweite dielektrische Schicht (120), die über der dielektrischen Ladungseinfangschicht (118) angeordnet ist; und wobei das Speicherbauelement (110) ein Paar aus Beschichtungen (120) aufweist, die lateral benachbart zu Seitenwänden des dielektrischen Ladungseinfangschichtstapels (116, 118, 120) und der Gateelektrode (122) angeordnet sind.
Speicherbauelement nach einem der Ansprüche 1 bis 3, wobei die Gateelektrode (122) im Wesentlichen rechteckförmig in ihrer Gestalt ist, und wobei benachbarte Beschichtungen (120) dazwischen einen im Wesentlichen trapezförmigen Bereich für den im Wesentlichen trapezförmigen oberen Bereich jeder Bitleitung (112) definieren.
Speicherbauelement nach einem der Ansprüche 1 bis 4, wobei die Gateelektrode (122) im Wesentlichen trapezförmig ist und benachbarte Beschichtungen (120) einen im Wesentlichen trapezförmigen Bereich für den im Wesentlichen trapezförmigen oberen Bereich jeder Bitleitung (112) definieren.
Speicherbauelement nach einem der Ansprüche 1 bis 4, wobei der Kanal (124), der innerhalb des Substrats (110) definiert ist, eine Länge besitzt und wobei der untere Bereich jeder Bitleitung (112) eine laterale Abmessung aufweist, die ungefähr 15% bis ungefähr 30% der Länge des Kanals (124) beträgt.
Array aus Speicherbauelementen (100) gemäß einem der Ansprüche 1 bis 6, wobei der Abstand in dem Array aus Speicherbauelementen (100) ungefähr 200 nm beträgt, und wobei der untere Bereich jeder Bitleitung (112) eine laterale Abmessung aufweist, die ungefähr 10% bis ungefähr 20% des Abstands beträgt.
Verfahren zur Herstellung eines Speicherbauelements (100) mit: Bereitstellen eines Halbleitersubstrats (110); Bilden eines dielektrischen Ladungseinfangschichtstapels (116, 118, 120) über dem Halbleitesubstrat (110); Bilden einer Gateelektrode (122) über dem dielektrischen Ladungseinfangschichtstapel (116, 118, 120); und Bilden eines Paares aus Bitleitungen (112) an gegenüberliegenden Seiten des dielektrischen Ladungseinfangschichtstapels (116, 118, 120) und der Gateelektrode (122), wobei die Bitleitungen (112) einen im Wesentlichen trapezförmigen oberen Bereich aufweisen.
Verfahren nach Anspruch 8, das ferner umfasst: Strukturieren des dielektrischen Ladungseinfangschichtstapels (116, 118, 120) und der Gateelektrode (122); Bilden eines Paares aus Beschichtungen (120) benachbart zu lateralen Seitenwänden des strukturierten dielektrischen Ladungseinfangschichtstapels (116, 118, 120) und der Gateelektrode (122), wobei benachbarte Beschichtungen (120) eine Bitleitungsöffnung bilden; Strukturieren der Gateelektrode (122) derart, dass sie eine im Wesentlichen trapezförmige Gestalt aufweist; und Bilden eines Paares aus Beschichtungen (120) benachbart zu lateralen Seitenwänden des strukturierten dielektrischen Ladungseinfangschichtstapels (116, 118, 120) und benachbart zu der im Wesentlichen trapezförmigen Gateelektrode (122), wobei benachbarte Beschichtungen (120) eine im Wesentlichen trapezförmige Bitleitungsöffnung bilden.
Verfahren nach Anspruch 8, das ferner umfasst: Strukturieren der Gateelektrode (122) derart, dass sie eine im Wesentlichen rechteckige Gestalt aufweist; und Bilden eines Paares aus Beschichtungen (120) mit nicht gleichmäßiger Dicke benachbart zu lateralen Seitenwänden des strukturierten dielektrischen Ladungseinfangschichtstapels (116, 118, 120) und benachbart zu der im Wesentlichen rechteckförmigen Gateelektrode (122), wobei benachbarte Beschichtungen (130) eine im Wesentlichen trapezförmige Bitleitungsöffnung bilden.