DE112013003723B4 - Hochleistungsfähige physikalische Kopplungsstrukturschicht - Google Patents

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Abstract

Neuinitialisierung eines Links kann ohne Abschluss des Links erfolgen, wobei der Link einen Sender und einen Empfänger einschließt, die mit jeder Bahn in der Anzahl an Bahnen gekoppelt werden sollen, und die Neuinitialisierung des Links schließt das Übertragen einer vordefinierten Sequenz auf jeder der Bahnen ein.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft im Allgemeinen das Gebiet der Computerentwicklung und insbesondere Softwareentwicklung, welche die Koordination von sich gegenseitig bedingenden beschränkten Systemen einbezieht.
  • HINTERGRUND
  • Fortschritte bei Halbleiterverarbeitung und Logikdesign führten zu einer Zunahme der Menge an Logik, die bei Geräten mit integrierten Schaltungen vorhanden sein kann. Als Folge haben sich Konfigurationen von Computersystemen von einer einzelnen oder von mehreren integrierten Schaltungen in einem System zu mehreren Kernen, mehreren Hardware-Threads und mehreren logischen Prozessoren, die bei individuellen integrierten Schaltungen vorhanden sind, sowie zu anderen Schnittstellen, die innerhalb von solchen Prozessoren integriert sind, entwickelt. Ein Prozessor oder eine integrierte Schaltung umfasst typischerweise eine einzelne physikalische Prozessor-Chiplage, wobei die Prozessor-Chiplage jegliche Anzahl an Kernen, Hardware-Threads oder logischen Prozessoren, Schnittstellen, Speicher, Controller-Hubs usw. einschließen kann.
  • Infolge der erhöhten Fähigkeit, mehr Rechenleistung in kleineren Pakete unterzubringen, haben kleinere Computergeräte an Popularität zugenommen. Smartphones, Tablets, ultraflache Notebooks und andere Teilnehmerendgeräte haben exponentiell zugenommen. Diese kleineren Geräte sind jedoch sowohl für Datenspeicherung als auch für komplexe Verarbeitung, die den Formfaktor überschreitet, von Servern abhängig. Daher hat die Nachfrage auf dem Hochleistungsrechnermarkt (d. h., Serverspeicherplatz) ebenfalls zugenommen. Zum Beispiel gibt es in modernen Servern normalerweise nicht nur einen einzelnen Prozessor mit mehreren Kernen, sondern auch mehrere physische Prozessoren (die auch als Mehrfachsockel bezeichnet werden), um die Rechenleistung zu erhöhen. Aber während die Rechenleistung zusammen mit der Anzahl an Geräten in einem Computersystem zunimmt, wird die Kommunikation zwischen Sockeln und anderen Bauelementen kritischer.
  • Tatsächlich sind Kopplungsstrukturen von traditionelleren Mehrpunktverbindungsbussen, die hauptsächlich elektrische Kommunikationen behandeln, zu voll ausgereiften Kopplungsstruktur-Architekturen gewachsen, die eine schnelle Kommunikation erleichtern. Unglücklicherweise werden die entsprechenden Anforderungen den Fähigkeiten von vorhandenen Kopplungsstruktur-Architekturen zugeordnet, während die Nachfrage nach zukünftigen Prozessoren mit noch höheren Verbrauchsraten zunimmt.
  • Aus US 2006/0041696 A1 geht eine Vorrichtung einschließlich einer physikalischen Schicht-Logik hervor, die einen Link initialisiert, wobei der Link eine Anzahl von Bahnen einschließt sowie einen Sender und Empfänger, die mit jeder Bahn gekoppelt sind.
  • Der Erfindung liegt die Aufgabe zu Grunde, die Kommunikation mittels einer Trainingssequenz zu verbessern. Diese Aufgabe wird durch die nebengeordneten Ansprüche gelöst.
  • Figurenliste
    • 1 veranschaulicht ein vereinfachtes Blockdiagramm eines Systems, das eine serielle Punkt-zu-Punkt-Kopplungsstruktur einschließt, um I/O-Geräte in einem Computersystem gemäß einer Ausführungsform zu verbinden;
    • 2 veranschaulicht ein vereinfachtes Blockdiagramm eines Schichtenprotokollstapels gemäß einer Ausführungsform;
    • 3 veranschaulicht eine Ausführungsform eines Transaktionsdeskriptors.
    • 4 veranschaulicht eine Ausführungsform eines seriellen Punkt-zu-Punkt-Links.
    • 5 veranschaulicht Ausführungsformen von potenziellen Hochleistungs-Kopplungsstruktur- (HPI) -Systemkonfigurationen.
    • 6 veranschaulicht eine Ausführungsform eines mit einer HPI verbundenen Schichtenprotokollstapels.
    • 7 veranschaulicht eine Darstellung einer beispielhaften Zustandsmaschine.
    • 8 veranschaulicht beispielhafte Steuerungssupersequenzen.
    • 9 veranschaulicht ein Ablaufdiagramm eines beispielhaften Übergangs in einen Partialbreite-Zustand.
    • 10 veranschaulicht eine Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Mehrkemprozessor einschließt.
    • 11 veranschaulicht eine weitere Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Mehrkemprozessor einschließt.
    • 12 veranschaulicht eine Ausführungsform eines Blockdiagramms für einen Prozessor.
    • 13 veranschaulicht eine weitere Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Prozessor einschließt.
    • 14 veranschaulicht eine Ausführungsform eines Blocks für ein Computersystem, das Mehrprozessorsockel einschließt.
    • 15 veranschaulicht eine weitere Ausführungsform eines Blockdiagramms für ein Computersystem.
  • Gleiche Bezugsnummern und Bezeichnungen in den verschiedenen Zeichnungen verweisen auf ähnliche Elemente.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Beschreibung sind zahlreiche konkrete Angaben dargelegt, wie Beispiele von bestimmten Typen von Prozessoren und Systemkonfigurationen, bestimmte Hardwareanordnungen, bestimmte Details über Architektur und Mikroarchitektur, spezielle Registerkonfigurationen, spezielle Befehlstypen, spezielle Systemkomponenten, spezielle Prozessor-Pipeline-Stufen, spezielle Kopplungsstrukturschichten, spezielle Paket-/Transaktionskonfigurationen, spezielle Transaktionsnamen, spezielle Protokollaustauschvorgänge, spezielle Linkbreiten, spezielle Implementierungen und Operationen usw., um ein gründliches Verständnis der vorliegenden Erfindung zu gewährleisten. Für einen Fachmann ist es jedoch offensichtlich, dass diese spezifischen Details nicht notwendigerweise eingesetzt werden müssen, um den Gegenstand der vorliegenden Offenbarung umzusetzen. In anderen Fällen wurde eine detaillierte Beschreibung von bekannten Komponenten oder Verfahren, wie z. B. spezielle und alternative Prozessorarchitekturen, spezielle Logikschaltungen/spezieller Code für beschriebene Algorithmen, spezieller Firmware-Code, spezielle Verbindungsoperationen auf niedriger Ebene, spezielle Logikkonfigurationen, spezielle Herstellungstechniken und Materialien, spezielle Compiler-Implementierungen, spezielle Umsetzung von Algorithmen in Code, spezielle Abschaltvorgangs- und Gating-Techniken/Logik und andere spezielle Betriebseinzelheiten von Computersystemen vermieden, um eine unnötige Verschleierung der vorliegenden Erfindung zu vermeiden.
  • Obwohl die folgenden Ausführungsformen unter Bezugnahme auf Energieeinsparung, Energieeffizienz, Verarbeitungseffizienz und so weiter bei speziellen integrierten Schaltungen wie bei Computerplattformen oder Mikroprozessoren beschrieben sein können, sind andere Ausführungsformen auf andere Arten von integrierten Schaltungen und Logikbaugruppen anwendbar. Ähnliche Techniken und Lehren von hier beschriebenen Ausführungsformen können auf andere Arten von Schaltungen oder Halbleiterbauelementen angewandt werden, die auch aus diesen Merkmalen Nutzen ziehen können. Beispielsweise sind die offenbarten Ausführungsformen nicht auf Server-Computersysteme, Desktop-ComputerSysteme, Laptops, Ultrabooks™ begrenzt, sondern können auch in anderen Geräten, wie Handgeräten, Smartphones, Tablets, anderen dünnen Notebooks, Systemen auf einem Chip-(SOC) -Geräten und Embedded-Anwendungen verwendet werden. Einige Beispiele von Handheld-Geräten sind u. a. Mobiltelefone, Internet-Protokollgeräte, Digitalkameras, Personal Digital Assistants (PDAs) und Handheld-PCs. Hier können ähnliche Techniken für eine Hochleistungs-Kopplungsstruktur angewandt werden, um die Leistung bei einer Niedrigenergie-Kopplungsstruktur zu erhöhen (oder gar Energie zu sparen). Eingebettete Anwendungen schließen normalerweise u. a. einen Mikrocontroller, digitalen Signalprozessor (DSP), ein System auf einem Chip, Netzwerkcomputer (NetPC), Settop-Boxen, Netzwerkhubs, Wide Area Network- (WAN) -Switches oder andere Systeme ein, welche die nachstehend gelehrten Funktionen und Operationen durchführen können. Des Weiteren sind die hier beschriebenen Vorrichtungen, Verfahren und Systeme nicht auf physische Computergeräte begrenzt, sondern können auch Softwareoptimierungen für Energieeinsparung und -effizienz betreffen. Wie ohne Weiteres offensichtlich in der nachfolgenden Beschreibung, können die Ausführungsformen von hier beschriebenen Verfahren, Vorrichtungen und Systemen (ob unter Bezugnahme auf Hardware, Firmware, Software oder eine Kombination davon) ausgeglichen mit Leistungsüberlegungen als für eine „grüne Technologie“-Zukunft entscheidend angesehen werden.
  • Während Computersysteme sich weiterentwickeln, werden die Komponenten darin komplexer. Die Kopplungsstruktur-Architektur, um zwischen den Komponenten zu koppeln und zu kommunizieren, hat auch an Komplexität zugenommen, um sicherzustellen, dass die Nachfrage nach Bandbreite für einen optimalen Komponentenbetrieb befriedigt wird. Des Weiteren erfordern unterschiedliche Marktsegmente unterschiedliche Aspekte von Kopplungsstruktur-Architekturen, sodass sie sich für den entsprechenden Markt eignen. Beispielsweise erfordern Server eine höhere Leistung, während das mobile Ökosystem manchmal in der Lage ist, die Gesamtleistung für Energieeinsparungen zu opfern. Und doch ist es ein singulärer Zweck von den meisten Fabrics, die höchstmögliche Leistung mit maximaler Energieeinsparung bereitzustellen. Weiter kann eine Vielzahl von unterschiedlichen Kopplungsstrukturen potenziell aus dem hier beschriebenen Gegenstand einen Nutzen ziehen.
  • Die Peripheral Component Interconnect (PCI) Express (PCIe) - Kopplungsstruktur-Fabric-Architektur und die QuickPath Interconnect- (QPI) -Fabric-Architektur können neben anderen Beispielen potenziell u. a. gemäß einem oder mehreren hier beschriebenen Prinzipien verbessert werden. Zum Beispiel ist es ein primäres Ziel von PCIe, Komponenten und Geräten von unterschiedlichen Lieferanten zu ermöglichen, in einer offenen Architektur zu interoperieren, die mehrere Marktsegmente überspannt; Clients (Desktops und mobile), Server (Standard und Unternehmen) und eingebettete und Kommunikationsgeräte. PCI Express ist eine universelle Hochleistungs-I/O-Kopplungsstruktur für eine Vielzahl von Computing- und Kommunikationsplattformen. Einige PCI-Attribute, wie deren Verwendungsmodell, Laden-Speichern-Architektur und Softwareschnittstellen, sind bei den Revisionen aufrechterhalten worden, während vorhergehende Parallelbusimplementierungen durch eine in hohem Maße skalierbare, vollserielle Schnittstelle ersetzt wurden. Die neueren Versionen von PCI Express nutzen Fortschritte bei Punkt-zu-Punkt-Kopplungsstrukturen, switchbasierter Technologie und paketiertem Protokoll, um neue Leistungsniveaus und Merkmale zu liefern. Power Management, Quality Of Service (QoS), Hot-Plug/Hot-Swap-Unterstützung, Datenintegrität und Fehlerbehandlung sind einige der fortgeschrittenen Merkmale, die von PCI Express unterstützt werden. Obwohl die primäre Erörterung hierin unter Bezugnahme auf eine neue HPI-Architektur erfolgt, können Aspekte der hier beschriebenen Erfindung auf andere Kopplungsstruktur-Architekturen, wie eine PCIekonforme Architektur, eine QPI-konforme Architektur, eine MIPI-konforme Architektur, eine Hochleistungsarchitektur oder auf eine andere bekannte Kopplungsstruktur-Architektur angewandt werden.
  • Unter Bezugnahme auf 1 ist eine Ausführungsform einer Fabric veranschaulicht, die aus Punkt-zu-Punkt-Links besteht, die einen Satz von Komponenten verbinden. Das System 100 schließt Prozessor 105 und Systemspeicher 110 gekoppelt mit dem Controller-Hub 115 ein. Der Prozessor 105 kann beliebige Verarbeitungselemente, wie z. B. einen Mikroprozessor, einen Hostprozessor, einen eingebetteten Prozessor, einen Koprozessor oder einen anderen Prozessor einschließen. Der Prozessor 105 ist über den Front-Side-Bus (FSB) 106 mit dem Controller-Hub 115 gekoppelt. Bei einer Ausführungsform ist der FSB 106 eine serielle Punkt-zu-Punkt-Kopplungsstruktur, wie sie nachfolgend beschrieben wird. Bei einer weiteren Ausführungsform schließt der Link 106 eine serielle, differenzielle Kopplungsstruktur-Architektur ein, die einem unterschiedlichen Kopplungsstruktur-Standard entspricht.
  • Der Systemspeicher 110 umfasst eine beliebige Speichereinheit, wie einen Random Access Memory (RAM), nichtflüchtigen (NV) Speicher oder einen anderen Speicher, der für die Komponenten des Systems 100 zugänglich ist. Der Systemspeicher 110 ist über die Speicherschnittstelle 116 mit dem Controller-Hub 115 gekoppelt. Beispiele einer Speicherschnittstelle schließen eine Doppel-Datenrate- (DDR) -Speicherschnittstelle, eine zweikanalige DDR-Speicherschnittstelle und eine dynamischer RAM- (DRAM) - Speicherschnittstelle ein.
  • Bei einer Ausführungsform kann der Controller-Hub 115 einen Root-Hub, Root-Komplex oder Root-Controller wie in einer PCIe-Verbindungshierarchie einschließen. Beispiele eines Controller-Hubs 115 schließen einen Chipsatz, Memory-Controller-Hub (MCH), eine Northbridge, einen Kopplungsstruktur-Controller-Hub (ICH), eine Southbridge und einen Root-Controller/-Hub ein. Häufig verweist der Begriff Chipsatz auf zwei physikalisch getrennte Controller-Hubs, wie beispielsweise einen Memory-Controller-Hub (MCH), der mit einem Kopplungsstruktur-Controller-Hub (ICH) gekoppelt ist. Zu beachten ist, dass gegenwärtige Systeme häufig den MCH integriert im Prozessor 105 einschließen, während der Controller 115 mit I/O-Geräten in ähnlicher Weise wie nachfolgend beschrieben kommuniziert. Bei einigen Ausführungsformen wird das Peer-To-Peer-Routing optional durch Root-Komplex 115 unterstützt.
  • Hier ist der Controller-Hub 115 durch den seriellen Link 119 mit Switch/Brücke 120 gekoppelt. Die I/O-Module 117 und 121, die auch als Schnittstellen/Ports 117 und 121 bezeichnet werden können, können einen Schichtenprotokollstapel zum Bereitstellen der Kommunikation zwischen dem Controller-Hub 115 und Switch 120 einschließen/implementieren. Bei einer Ausführungsform sind mehrere Geräte fähig, mit dem Switch 120 gekoppelt zu werden.
  • Switch/Brücke 120 routet Pakete/Nachrichten von Gerät 125 Upstream, d. h., eine Hierarchie in Richtung auf einen Root-Komplex nach oben zum Controller-Hub 115, und Downstream, d. h., eine Hierarchie nach unten weg von einem Root-Controller von Prozessor 105 oder Systemspeicher 110 zum Gerät 125. Der Switch 120 wird bei einer Ausführungsform als eine logische Baugruppe von mehreren virtuellen PCI-zu-PCI-Brücken-Geräten bezeichnet. Das Gerät 125 umfasst jedes interne oder externe Gerät oder jede Komponente, die an ein elektronisches System gekoppelt ist, wie z. B. an ein I/O-Gerät, einen Netzwerkschnittstellen-Controller (NIC), eine Add-in-Karte, einen Audioprozessor, einen Netzwerkprozessor, ein Festplattenlaufwerk, ein Speichergerät, ein CD-/DVD-ROM, einen Monitor, einen Drucker, eine Maus, eine Tastatur, einen Router, ein tragbares Speichergerät, ein Firewire-Gerät, ein Universal Serial Bus- (USB) -Gerät, einen Scanner und andere Eingabe-/Ausgabegeräte. Häufig wird im PCIe-Fachjargon ein solches Gerät als ein Endpunkt bezeichnet. Obwohl nicht speziell gezeigt, kann das Gerät 125 eine Brücke (z. B. eine PCIe-zu-PCI/PCI-X-Brücke) einschließen, um Legacy- oder andere Versionen von Geräten oder von solchen Geräten unterstützte Kopplungsstruktur-Fabrics zu unterstützen.
  • Ein Grafikbeschleuniger 130 kann ebenfalls durch einen seriellen Link 132 mit dem Controller-Hub 115 gekoppelt sein. Bei einer Ausführungsform ist der Grafikbeschleuniger 130 mit einem MCH gekoppelt, der mit einem ICH gekoppelt ist. Der Switch 120 und demgemäß I/O-Gerät 125 ist dann mit dem ICH gekoppelt. Die I/O-Module 131 und 118 implementieren auch einen Schichtenprotokollstapel zum Kommunizieren zwischen dem Grafikbeschleuniger 130 und dem Controller-Hub 115. Ähnlich der vorstehenden MCH-Erörterung kann ein Grafikcontroller oder der Grafikbeschleuniger 130 selbst im Prozessor 105 integriert sein.
  • Unter jetziger Bezugnahme auf 2 ist eine Ausführungsform eines Schichtenprotokollstapels veranschaulicht. Der Schichtenprotokollstapel 200 kann jede Form eines Schichtenkommunikationsstapels wie einen QPI-Stapel, einen PCIe-Stapel, einen HPI-Stapel der nächsten Generation oder einen anderen Schichtstapel einschließen. Bei einer Ausführungsform kann der Protokollstapel 200 die Transaktionsschicht 205, die Linkschicht 210 und die physikalische Schicht 220 einschließen. Eine Schnittstelle wie die Schnittstellen 117, 118, 121, 122, 126 und 131 in 1 kann als Kommunikationsprotokollstapel 200 dargestellt sein. Die Darstellung als ein Kommunikationsprotokollstapel kann auch als ein Modul oder eine Schnittstelle bezeichnet werden, die einen Protokollstapel implementiert/einschließt.
  • Pakete können verwendet werden, um Informationen zwischen Komponenten zu kommunizieren. Pakete können in der Transaktionsschicht 205 und der Datenlinkschicht 210 gebildet sein, um die Informationen von der Sendekomponente zur Empfangskomponente zu transportieren. Während sich die gesendeten Pakete durch die anderen Schichten bewegen, werden sie durch zusätzliche Informationen erweitert, die nötig sind, um Pakete auf diesen Schichten zu behandeln. Auf der Empfangsseite erfolgt der umgekehrte Prozess und die Pakete werden von der Darstellung ihrer physikalischen Schicht 220 zur Darstellung der Datenlinkschicht 210 und schließlich (für Transaktionsschichtpakete) in die Form umgewandelt, die von der Transaktionsschicht 205 des Empfangsgeräts verarbeitet werden kann.
  • Bei einer Ausführungsform kann die Transaktionsschicht 205 eine Schnittstelle zwischen einem Prozessorkern eines Gerätes und der Kopplungsstruktur-Architektur wie der Datenlinkschicht 210 und der physikalischen Schicht 220 bereitstellen. In dieser Hinsicht kann eine Hauptverantwortung der Transaktionsschicht 205 das Zusammenfügen und Zerlegen von Paketen (d. h., Transaktionsschichtpaketen oder TLPs) einschließen. Die Übersetzungsschicht 205 kann auch kreditbasierte Flusssteuerung für TLPs verwalten. Bei einigen Implementierungen können Aufteilungstransaktionen, d. h., Transaktionen, bei denen Anfrage und Antwort durch Zeit getrennt sind, verwendet werden, die einem Link neben anderen Beispielen ermöglichen, anderen Verkehr zu transportieren, während das Zielgerät Daten für die Antwort sammelt.
  • Kreditbasierte Flusssteuerung kann verwendet werden, um virtuelle Kanäle und Netzwerke zu realisieren, welche die Kopplungsstruktur-Fabric verwenden. Bei einem Beispiel kann ein Gerät eine Anfangsmenge von Krediten für jeden der Empfangspuffer in der Transaktionsschicht 205 anbieten. Ein externes Gerät am entgegengesetzten Ende des Links, wie Controller-Hub 115 in 1, kann die Anzahl der von jedem TLP verbrauchten Kredite zählen. Eine Transaktion kann gesendet werden, wenn die Transaktion keine Kreditgrenze überschreitet. Nach dem Empfangen einer Antwort wird eine Kreditmenge wiederhergestellt. Ein Beispiel eines Vorteils neben anderen potenziellen Vorteilen solch eines Kreditschemas ist, dass die Latenzzeit der Kreditrückgabe die Leistung nicht beeinträchtigt, vorausgesetzt, dass die Kreditgrenze nicht erreicht wird.
  • Bei einer Ausführungsform können vier Transaktionsadressbereiche einen Konfigurationsadressbereich, einen Speicheradressbereich, einen Ein-/Ausgabeadressbereich und einen Nachrichtenadressbereich einschließen. Speicherplatztransaktionen schließen ein oder mehrere aus Leseanfragen und Schreibanfragen ein, um Daten an einen/von einem speicherzugeordneten Ort zu übertragen. Bei einer Ausführungsform sind Speicherplatztransaktionen fähig, zwei unterschiedliche Befehlstypen, wie beispielsweise, ein kurzes Adressformat wie eine 32-Bit-Adresse oder ein langes Adressformat wie eine 64-Bit-Adresse zu verwenden. Konfigurationsraumtransaktionen können verwendet werden, um auf Konfigurationsraum von verschiedenen mit der Kopplungsstruktur verbundenen Geräten zuzugreifen. Transaktionen bezüglich des Konfigurationsraums können Leseanfragen und Schreibanfragen einschließen. Nachrichtenraumtransaktionen (oder einfach Nachrichten) können auch definiert sein, um In-Band-Kommunikation zwischen Kopplungsstruktur-Agenten zu unterstützen. Deshalb kann bei einer beispielhaften Ausführungsform die Transaktionsschicht 205 Paketheader/-nutzdaten 206 zusammenfügen.
  • Unter kurzer Bezugnahme auf 3 ist eine beispielhafte Ausführungsform eines Transaktionsschicht-Paketdeskriptors veranschaulicht. Bei einer Ausführungsform kann der Transaktionsdeskriptor 300 ein Mechanismus sein, um Transaktionsinformationen zu transportieren. In dieser Hinsicht unterstützt der Transaktionsdeskriptor 300 die Identifikation von Transaktionen in einem System. Andere mögliche Verwendungen schließen Nachverfolgungsmodifikationen von Standardtransaktionsordnung und das Verbinden von Transaktion mit Kanälen ein. Zum Beispiel kann der Transaktionsdeskriptor 300 das globale Kennungsfeld 302, Attributfeld 304 und Kanalkennungsfeld 306 einschließen. Im veranschaulichten Beispiel ist das globale Kennungsfeld 302 als das lokale Transaktionskennungsfeld 308 und das Quellenkennungsfeld 310 umfassend dargestellt. Bei einer Ausführungsform ist die globale Transaktionskennung 302 für alle ausstehenden Anfragen einzigartig.
  • Gemäß einer Implementierung ist das lokale Transaktionskennungsfeld 308 ein von einem anfordernden Agenten generiertes Feld und kann für alle ausstehenden Anfragen einzigartig sein, die einen Abschluss für diesen anfordernden Agenten erfordern. Des Weiteren bestimmt in diesem Beispiel die Quellenkennung 310 eindeutig den anfragenden Agenten innerhalb einer Kopplungsstruktur-Hierarchie. Dementsprechend stellt das lokale Transaktionskennungsfeld 308 zusammen mit der Quellen-ED 310 die globale Identifikation einer Transaktion innerhalb einer Hierarchiedomäne bereit.
  • Das Attributfeld 304 spezifiziert Eigenschaften und Beziehungen der Transaktion. In dieser Hinsicht wird das Attributfeld 304 potenziell verwendet, um zusätzliche Informationen bereitzustellen, welche die Modifikation der Standardbehandlung von Transaktionen ermöglichen. Bei einer Ausführungsform schließt das Attributfeld 304 das Prioritätsfeld 312, reservierte Feld 314, Ordnungsfeld 316 und das Kein-Snoop-Feld 318 ein. Hier kann das Prioritätsteilfeld 312 von einem Initiator modifiziert werden, um eine Priorität für die Transaktion zuzuweisen. Das reservierte Attributfeld 314 bleibt für eine zukünftige oder lieferantendefinierte Verwendung reserviert. Mögliche Verwendungsmodelle, die Prioritäts- oder Sicherheitsattribute verwenden, können unter Verwendung des reservierten Attributfeldes implementiert werden.
  • Bei diesem Beispiel wird das Ordnungsattributfeld 316 verwendet, um optionale Informationen bereitzustellen, die die Art der Ordnung, welche die Standardordnungsregel modifizieren kann, übermittelt. Gemäß einer beispielhaften Implementierung bezeichnet ein Ordnungsattribut „0“, dass Standardordnungsregeln anzuwenden sind, wobei ein Ordnungsattribut „1“ eine entspannte Ordnung bezeichnet, bei der Schreibvorgänge in der gleichen Richtung von Schreibvorgängen passiert werden können und Lesezugriffsausführungen Schreibvorgänge in der gleichen Richtung passieren können. Das Snoop-Attributfeld 318 wird verwendet, um zu bestimmen, ob Transaktionen per Snooping abgefragt werden. Wie gezeigt bestimmt das Kanalkennungsfeld 306 einen Kanal, mit dem eine Transaktion verbunden ist.
  • Zur Erörterung von 2 zurückkehrend kann eine Linkschicht 210, die auch als Datenlinkschicht 210 bezeichnet wird, als eine Zwischenstufe zwischen der Transaktionsschicht 205 und der physikalischen Schicht 220 agieren. Bei einer Ausführungsform liegt eine Verantwortung der Datenlinkschicht 210 darin, einen zuverlässigen Mechanismus bereitzustellen, um Transaktionsschichtpakete (TLPs) zwischen zwei Komponenten bei einem Link auszutauschen. Eine Seite der Datenlinkschicht 210 akzeptiert TLPs, die von der Transaktionsschicht 205 zusammengefügt sind, wendet die Paketsequenzkennung 211, d. h., eine Identifikationsnummer oder Paketnummer, an, berechnet einen Fehlererkennungscode und wendet ihn an, d. h., CRC 212, und unterbreitet die modifizierten TLPs der physikalischen Schicht 220 zur Übertragung über eine physikalische zu einem externen Gerät.
  • Bei einem Beispiel schließt die physikalische Schicht 220 den logischen Unterblock 221 und den elektrischen Unterblock 222 ein, um ein Paket physikalisch zu einem externen Gerät zu senden. Hier ist der logische Unterblock 221 für die „digitalen“ Funktionen der physikalischen Schicht 221 verantwortlich. In dieser Hinsicht kann der logische Unterblock einen Sendeteil einschließen, um ausgehende Informationen für das Senden durch den physikalischen Unterblock 222 vorzubereiten, und einen Empfängerteil, um empfangene Informationen vor dem Weitergeben an die Linkschicht 210 zu bestimmen und vorzubereiten.
  • Der physikalische Block 222 schließt einen Sender und einen Empfänger ein. Der Sender wird durch den logischen Unterblock 221 mit Symbolen versorgt, die der Sender serialisiert und zu einem Peripheriegerät sendet. Der Empfänger wird mit serialisierten Symbolen von einem Peripheriegerät versorgt und wandelt die empfangenen Signale in einen Bitstrom um. Der Bitstrom wird deserialisiert und an den logischen Unterblock 221 bereitgestellt. Bei einer beispielhaften Ausführungsform wird ein 8b/10b-Übertragungscode eingesetzt, wobei Zehn-Bit-Symbole gesendet/empfangen werden. Hier werden spezielle Symbole verwendet, um ein Paket mit den Frames 223 zu bilden. Außerdem stellt bei einem Beispiel der Empfänger auch einen Symboltakt bereit, der vom eingehenden seriellen Strom wiedergewonnen wurde.
  • Obwohl die Transaktionsschicht 205, Linkschicht 210 und physikalische Schicht 220 wie vorstehend angegeben unter Bezugnahme auf eine spezielle Ausführungsform eines Protokollstapels (wie ein PCIe-Protokoll-Stapel) beschrieben werden, ist ein Schichtenprotokollstapel in dieser Hinsicht nicht eingeschränkt. Tatsächlich kann jedes Schichtenprotokoll eingeschlossen/implementiert sein und hier beschriebene Merkmale übernehmen. Als ein Beispiel kann ein Port/eine Schnittstelle, der/die als ein Schichtenprotokoll dargestellt ist, Folgendes einschließen: (1) eine erste Schicht, um Pakete zusammenzufügen, d. h., eine Transaktionsschicht; eine zweite Schicht, um Pakete zu sequentialisieren, d. h., eine Linkschicht; und eine dritte Schicht, um die Pakete zu senden, d. h., eine physikalische Schicht. Als ein spezielles Beispiel wird ein HPI-Schichtenprotokoll wie hiernach beschrieben verwendet.
  • Unter jetziger Bezugnahme auf 4 ist eine beispielhafte Ausführungsform einer seriellen Punkt-zu-Punkt-Fabric veranschaulicht. Ein serieller Punkt-zu-Punkt-Link kann jeden Übertragungsweg für das Senden von seriellen Daten einschließen. Bei der gezeigten Ausführungsform kann ein Link zwei differenziell angesteuerte Niederspannungssignalpaare einschließen: ein Sendepaar 406/411 und ein Empfangspaar 412/407. Dementsprechend schließt das Gerät 405 die Sendelogik 406 ein, um Daten zum Gerät 410 zu senden, und die Empfangslogik 407, um Daten vom Gerät 410 zu empfangen. Es sind mit anderen Worten zwei Sendepfade, d. h., die Pfade 416 und 417, und zwei Empfangspfade, d. h., die Pfade 418 und 419, bei einigen Implementierungen eines Links eingeschlossen.
  • Ein Übertragungsweg verweist auf jeden Pfad für das Senden von Daten, wie eine Sendeleitung, eine Kupferleitung, eine optische Leitung, ein drahtloser Kommunikationskanal, ein Infrarotkommunikationslink oder ein anderer Kommunikationspfad. Eine Verbindung zwischen zwei Geräten, wie Gerät 405 und Gerät 410, wird als ein Link bezeichnet, wie beispielsweise Link 415. Ein Link kann eine Bahn unterstützen - jede Bahn stellt einen Satz von Differenzsignalpaaren (ein Paar für Senden, ein Paar für Empfangen) dar. Um Bandbreite zu skalieren, kann ein Link mehrere mit xN bezeichnete Bahnen ansammeln, wobei N jede unterstützte Linkbreite ist wie 1, 2, 4, 8, 12, 16, 32, 64 oder breiter.
  • Ein Differenzpaar kann auf zwei Übertragungswege, wie die Leitungen 416 und 417 verweisen, um Differenzsignale zu senden. Wenn beispielsweise die Leitung 416 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel umschaltet, d. h., eine ansteigende Flanke, geht die Leitung 417 von einem hohen Logikpegel zu einem niedrigen Logikpegel über, d. h., eine fallende Flanke. Differenzsignale weisen neben anderen beispielhaften Vorteilen potenziell bessere elektrische Eigenschaften auf, wie bessere Signalintegrität, d. h., Kreuzkopplung, Spannungsüberschreitung/-unterschreitung, Klingeln. Dies erlaubt ein besseres Zeitfenster, das schnellere Sendefrequenzen ermöglicht.
  • Bei einer Ausführungsform wird eine neue HPI bereitgestellt. Die HPI kann eine cachekohärente, linkbasierte Kopplungsstruktur der nächsten Generation einschließen. Als ein Beispiel kann die HPI in Hochleistungs-Computing-Plattformen wie Workstations oder Servern verwendet werden einschließlich in Systemen, bei denen PCIe oder ein anderes Kopplungsstruktur-Protokoll normalerweise verwendet wird, um Prozessoren, Beschleuniger, I/O-Geräte und dergleichen zu verbinden. Die HPI ist jedoch dahin gehend nicht eingeschränkt. Statt dessen kann die HPI in jeglichen der hier beschriebenen Systemen oder Plattformen verwendet werden. Des Weiteren können die individuellen entwickelten Ideen auf andere Kopplungsstrukturen und Plattformen wie PCIe, MIPI, QPI usw. angewandt werden.
  • Um mehrere Geräte bei einer beispielhaften Implementierung zu unterstützen, kann die HPI eine Befehlssatzarchitektur- (ISA) -Agnostik einschließen (d. h., HPI kann bei mehreren unterschiedlichen Geräten implementiert sein). Bei einem weiteren Szenarium kann die HPI auch verwendet werden, um hochleistungsfähige I/O-Geräte und nicht nur Prozessoren oder Beschleuniger zu verbinden. Beispielsweise kann ein hochleistungsfähiges PCIe-Gerät mit der HPI durch eine geeignete Übersetzungsbrücke (d. h., HPI zu PCIe) gekoppelt werden. Des Weiteren können die HPI-Links von vielen HPI-basierten Geräten wie Prozessoren auf verschiedene Arten und Weisen verwendet werden (z. B. Sterne, Ringe, Maschen usw.). 5 veranschaulicht beispielhafte Implementierungen von mehreren potenziellen Multi-Sockel-Konfigurationen. Eine Zwei-Sockel-Konfiguration 505 kann wie dargestellt zwei HPI-Links einschließen; bei anderen Implementierungen, kann jedoch ein HPI-Link verwendet sein. Für größere Topologien kann jede Konfiguration verwendet werden, solange ein Identifikator (ID) zuweisbar ist und es eine Form von einem virtuellen Pfad gibt, neben anderen zusätzlichen Merkmalen oder Ersatzmerkmalen. Wie bei einem Beispiel gezeigt, weist eine Vier-Sockel-Konfiguration 510 einen HPI-Link von jedem Prozessor zu einem anderen auf. Aber bei der Acht-Sockel-Implementierung, die in der Konfiguration 515 gezeigt ist, ist nicht jeder Sockel direkt miteinander durch einen HPI-Link verbunden. Wenn jedoch ein virtueller Pfad oder Kanal zwischen den Prozessoren existiert, wird die Konfiguration unterstützt. Ein Bereich von unterstützten Prozessoren schließt 2-32 in einer nativen Domäne ein. Höhere Anzahlen an Prozessoren können neben anderen Beispielen durch Verwenden von mehreren Domains oder anderen Kopplungsstrukturen zwischen Knoten-Controllern erreicht werden.
  • Die HPI Architektur schließt eine Definition einer Schichtenprotokoll-Architektur ein, die bei einigen Beispielen Protokollschichten (kohärente, inkohärente und optional andere speicherbasierte Protokolle), eine Routing-Schicht, eine Linkschicht und eine physikalische Schicht einschließt. Darüber hinaus kann die HPI weiter Erweiterungen einschließen, die neben anderen Beispielen mit Power Managern (wie Power Control Units (PCUs)), Design für Prüfung und Debug (DFT), Fehlerbehandlung, Registern, Sicherheit in Zusammenhang stehen. 5 veranschaulicht eine Ausführungsform eines beispielhaften HPI-Schichtenprotokollstapels. Bei einigen Implementierungen können wenigstens einige der in 5 veranschaulichten Schichten optional sein. Jede Schicht befasst sich mit seiner eigenen Granularitätsebene oder Menge an Informationen (die Protokollschicht 605a,b mit den Paketen 630, die Linkschicht 610a,b mit den Flits 635 und die physikalische Schicht 605a,b mit den Phits 640). Zu beachten ist, dass ein Paket bei einigen Ausführungsformen partielle Flits, ein einzelnes Flit oder mehrere Flits basierend auf der Implementierung einschließen kann.
  • Als ein erstes Beispiel schließt eine Breite einer Phit 640 eine 1-zu-1-Zuordnung der Linkbreite zu Bits ein (z. B. eine 20-Bit-Linkbreite schließt eine Phit von 20 Bits ein usw.). Flits können eine größere Größe wie 184, 192 oder 200 Bits aufweisen. Zu beachten ist, dass, wenn die Phit 640 20 Bit breit ist und die Größe von Flit 635 184 Bit beträgt, dann benötigt es eine Bruchzahl der Phits 640, um ein Flit 635 zu senden (z. B. 9,2 Phits bei 20 Bits, um ein 184 Bit-Flit 635 zu senden, oder 9,6 bei 20 Bits, um ein 192-Bit-Flit zu senden, neben anderen Beispielen). Zu beachten ist, dass die Breiten des elementaren Links auf der physikalischen Schicht variieren können. Beispielsweise kann die Anzahl an Bahnen pro Anweisung 2, 4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24 usw. einschließen. Bei einer Ausführungsform ist die Linkschicht 610a,b fähig, mehrere Teile von unterschiedlichen Transaktionen in einem einzelnen Flit einzubetten, und ein oder mehrere Header (z. B. 1, 2, 3, 4) können innerhalb des Flits eingebettet sein. Bei einem Beispiel teilt die HPI die Header in entsprechende Slots auf, um mehrfache Nachrichten in dem für unterschiedliche Knoten bestimmten Flit zu ermöglichen.
  • Die physikalische Schicht 605a,b kann bei einer Ausführungsform für die schnelle Informationsübertragung auf dem physikalischen Medium (elektrisch oder optisch usw.) verantwortlich sein. Der physikalische Link kann zwischen zwei Linkschicht-Entitäten, wie Schicht 605a und 605b, Punkt-zu-Punkt sein. Die Linkschicht 610a,b kann die physikalische Schicht 605a,b von den oberen Schichten abstrahieren und stellt das Vermögen bereit, Daten (sowie Anfragen) zuverlässig zu übertragen und die Flusssteuerung zwischen zwei direkt verbundenen Entitäten zu verwalten. Die Linkschicht kann auch für das Virtualisieren des physikalischen Kanals in mehrere virtuelle Kanäle und Nachrichtenklassen verantwortlich sein. Die Protokollschicht 620a,b vertraut auf die Linkschicht 610a,b, um Protokollnachrichten in die geeigneten Nachrichtenklassen und virtuellen Kanäle zuzuordnen, bevor sie an die physikalische Schicht 605a,b zur Übertragung über die physikalischen Links übergeben werden. Die Linkschicht 610a,b kann neben anderen Beispielen mehrfache Nachrichten wie eine Anfrage, Snoop-Antwort, ein Rückschreiben, inkohärente Daten unterstützen.
  • Die physikalische Schicht 605a,b (oder PHY) der HPI kann über der elektrischen Schicht (d. h., elektrische Leiter, die zwei Komponenten verbinden) und unter der Linkschicht 610a,b implementiert sein, wie veranschaulicht in 6. Die physikalische Schicht und entsprechende Logik können sich bei jedem Agenten befinden und die Linkschichten bei zwei Agenten (A und B) getrennt voneinander (z. B. bei Geräten auf beiden Seiten eines Links) verbinden. Die lokalen und entfernten elektrischen Schichten sind durch physikalische Medien (z. B. Drähte, Leiter, optisch usw.) verbunden. Die physikalische Schicht 605a,b weist bei einer Ausführungsform zwei wesentliche Phasen auf, Initialisierung und Betrieb. Während der Initialisierung ist die Verbindung zur Linkschicht undurchsichtig und Signalisierung kann eine Kombination von getimten Zuständen und Handshake-Ereignissen einbeziehen. Während des Betriebs ist die Verbindung zur Linkschicht durchsichtig und die Signalisierung erfolgt bei einer Geschwindigkeit, wobei alle Bahnen zusammen als ein einzelner Link arbeiten. Während der Betriebsphase transportiert die physikalische Schicht Flits vom Agenten A zum Agenten B und vom Agenten B zum Agenten A. Die Verbindung wird auch als ein Link bezeichnet und abstrahiert einige physikalische Aspekte, die Medien, Breite und Geschwindigkeit von den Linkschichten einschließen, während Flits und Steuerung/Status der gegenwärtigen Konfiguration (z. B. Breite) mit der Linkschicht ausgetauscht werden. Die Initialisierungsphase schließt untergeordnete Phasen, wie z. B. Abfrage, Konfiguration, ein. Die Betriebsphase schließt untergeordnete Phasen (z. B. Link-Power-Management-Zustände) ein.
  • Bei einer Ausführungsform kann die Linkschicht 610a,b implementiert sein, um eine zuverlässige Datenübertragung zwischen zwei Protokoll- oder Routing-Entitäten bereitzustellen. Die Linkschicht kann die physikalische Schicht 605a,b von der Protokollschicht 620a,b abstrahieren und kann für die Flusssteuerung zwischen zwei Protokoll-Agenten (A, B) verantwortlich sein und virtuelle Kanal-Dienste an die Protokollschicht (Nachrichtenklassen) und Routing-Schicht (Virtuelle Netzwerke) bereitstellen. Die Schnittstelle zwischen der Protokollschicht 620a,b und der Linkschicht 610a,b kann sich normalerweise auf der Paketebene befinden. Bei einer Ausführungsform wird die kleinste Transfereinheit auf der Linkschicht als ein Flit mit einer bestimmten Anzahl von Bits wie 192 Bits bezeichnet oder mit einer anderen Bezeichnung. Die Linkschicht 610a,b vertraut auf die physikalische Schicht 605a,b um die Übertragungseinheit der physikalischen Schicht 605a,b (Phit) in die Übertragungseinheit der Linkschicht 610a,b (Flit) zu bilden. Außerdem kann die Linkschicht 610a,b logisch in zwei Teile, einen Sender und einen Empfänger, aufgebrochen sein. Ein Sender/Empfänger-Paar bei einer Entität kann mit einem Empfänger/Sender-Paar bei einer anderen Entität verbunden sein. Flusssteuerung wird häufig sowohl auf einer Flit- als auch auf einer Paketbasis ausgeführt. Fehlererkennung und -korrektur wird auch potenziell auf einer Flitebenenbasis ausgeführt.
  • Bei einer Ausführungsform kann die Routing-Schicht 615a,b ein flexibles und verteiltes Verfahren bereitstellen, um HPI-Transaktionen von einer Quelle zu einem Ziel zu routen. Das Schema ist flexibel, da Routing-Algorithmen für mehrere Topologien durch programmierbare Routing-Tabellen bei jedem Router spezifiziert sein können (die Programmierung wird bei einer Ausführungsform durch Firmware, Software oder eine Kombination davon ausgeführt). Die Routing-Funktionalität kann verteilt sein; das Routing kann durch eine Serie von Routing-Schritten erfolgen, wobei jeder Routing-Schritt durch ein Nachschlagen einer Tabelle entweder bei den Quell-, Zwischen- oder Ziel-Routern definiert ist. Das Nachschlagen bei einer Quelle kann verwendet werden, um ein HPI-Paket in die HPI-Fabric einzuführen. Das Nachschlagen bei einem Zwischenrouter kann verwendet werden, um ein HPI-Paket von einem Eingabeport zu einem Ausgabeport zu routen. Das Nachschlagen bei einem Ziel-Port kann verwendet werden, um den Ziel-HPI-Protokoll-Agent zu adressieren. Zu beachten ist, dass die Routing-Schicht bei einigen Implementierungen dünn sein kann, da die Routingtabellen und deshalb die Routing-Algorithmen nicht speziell durch Spezifikation definiert sind. Dies ermöglicht Flexibilität und eine Vielzahl von Verwendungsmodellen einschließlich flexibler architektonischer Plattformtopologien, die durch die Systemimplementierung zu definieren sind. Die Routing-Schicht 615a,b verlässt sich auf die Linkschicht 610a,b, um die Verwendung von bis zu drei (oder mehr) virtuellen Netzwerken (VNs) bereitzustellen - bei einem Beispiel zwei VNs ohne Deadlocks, VN0 und VN1, mit mehreren in jedem virtuellen Netzwerk definierten Nachrichtenklassen. Ein gemeinsam benutztes adaptives virtuelles Netzwerk (VNA) kann in der Linkschicht definiert sein, aber dieses adaptive Netzwerk mag nicht direkt in Routing-Konzepten exponiert sein, da jede Nachrichtenklasse und jedes virtuelle Netzwerk fest zugeordnete Ressourcen und einen garantierten Fortschritt aufweisen kann, neben anderen Merkmalen und Beispielen.
  • Bei einigen Implementierungen kann die HPI einen eingebetteten Takt verwenden. Ein Taktsignal kann in Daten eingebettet sein, die unter Verwendung der Kopplungsstruktur gesendet werden. Mit dem in den Daten eingebetteten Taktsignal können ausgeprägte und zugehörige Taktbahnen ausgelassen werden. Dies kann zum Beispiel nützlich sein, da es erlauben kann, dass mehr Pins eines Gerätes zur Datenübertragung zugeordnet werden, insbesondere bei Systemen, bei denen der Raum für Pins heiß begehrt ist.
  • Ein Link kann zwischen zwei Agenten auf beiden Seiten einer Kopplungsstruktur eingerichtet werden. Ein Agent, der Daten sendet, kann ein lokaler Agent sein, und der Agent, der die Daten empfängt, kann ein Remote-Agent sein. Zustandsmaschinen können von beiden Agenten eingesetzt werden, um verschiedene Aspekte des Links zu verwalten. Bei einer Ausführungsform kann der Datenpfad der physikalischen Schicht Flits von der Linkschicht zum elektrischen Front-End senden. Der Steuerpfad schließt bei einer Implementierung eine Zustandsmaschine ein (die auch als Linktraining-Zustandsmaschine oder ähnlich bezeichnet wird). Die Aktionen und Zustandsausstiege der Zustandsmaschine können von internen Signalen, Zeitgebern, externen Signalen oder anderen Informationen abhängen. Tatsächlich können einige der Zustände, wie einige Initialisierungszustände, Zeitgeber aufweisen, um einen Timeout-Wert bereitzustellen, um einen Zustand zu verlassen. Zu beachten ist, dass bei einigen Ausführungsformen Erkennen auf das Erkennen eines Ereignisses auf beiden Teilstrecken einer Bahn verweist; aber nicht zwangsläufig gleichzeitig. Bei anderen Ausführungsformen verweist Erkennen auf das Erkennen eines Ereignisses durch einen Bezugsagenten. Entprellen verweist beispielsweise auf anhaltende Assertion eines Signals. Bei einer Ausführungsform unterstützt die HPI den Betrieb im Falle von nicht funktionierenden Bahnen. Hier können Bahnen bei speziellen Zuständen fallen gelassen werden.
  • In der Zustandsmaschine definierte Zustände können Reset-Zustände, Initialisierungszustände und Betriebszustände neben anderen Kategorien und Unterkategorien einschließen. Bei einem Beispiel können einige Initialisierungszustände einen sekundären Zeitgeber aufweisen, der verwendet wird, um den Zustand bei einem Timeout zu verlassen (im Wesentlichen ein Abbruch aufgrund des Versagens, im Zustand Fortschritte zu machen). Ein Abbruch kann das Aktualisieren von Registern wie Statusregister einschließen. Einige Zustände können auch primäre Zeitgeber aufweisen, die verwendet werden, um die Primärfunktionen im Zustand zu timen. Andere Zustände können definiert sein, sodass interne oder externe Signale (wie Handshake-Protokolle) neben anderen Beispielen den Übergang von dem Zustand in einen anderen Zustand bewirken.
  • Eine Zustandsmaschine kann ein Debuggen auch durch Einzelschritt, Einfrieren bei Initialisierungsabbruch und das Verwenden von Prüfern unterstützen. Hier können Zustandsausstiege hinausgeschoben/gehalten werden, bis die Debugsoftware bereit ist. Bei einem Fall kann der Ausstieg bis zum sekundären Timeout hinausgeschoben/gehalten werden. Aktionen und Ausstiege können bei einer Ausführungsform auf dem Austausch von Trainingssequenzen basieren. Bei einer Ausführungsform läuft die Link-Zustandsmaschine in der Takt-Domäne des lokalen Agenten und der Übergang von einem Zustand in den nächsten fällt mit einer Trainingssequenzbegrenzung des Senders zusammen. Statusregister können verwendet werden, um den aktuellen Zustand widerzuspiegeln.
  • 7 veranschaulicht eine Darstellung von wenigstens einem Teil einer Zustandsmaschine, die von Agenten bei einer beispielhaften HPI-Implementierung verwendet wird. Es ist zu verstehen, dass die Zustände, die in der Zustandstabelle von 7 eingeschlossen sind, eine nicht erschöpfende Liste von möglichen Zuständen einschließen. Zum Beispiel sind einige Übergänge ausgelassen, um das Diagramm zu vereinfachen. Außerdem können einige Zustände kombiniert, geteilt oder ausgelassen sein, während andere hinzugefügt sein könnten. Solche Zustände können einschließen:
  • Ereignisresetzustand: in den bei einem Warm- oder Kaltstartereignis eingetreten wird. Stellt Standardwerte.wieder her Zähler initialisieren (z. B. Synchronisationszähler). Kann zu einem anderen Zustand, wie einem anderen Reset-Zustand aussteigen.
  • Getimter Reset-Zustand: getimter Zustand für In-Band-Reset. Kann einen vordefinierten elektrischen Ordered-Set (EOS) ansteuern, sodass entfernte Empfänger fähig sind, den EOS zu erkennen und auch in den getimten Reset eintreten können. Der Empfänger weist Bahnen auf, die elektrische Einstellungen halten. Kann zu einem Agenten aussteigen, um den Reset-Zustand zu kalibrieren.
  • Kalibrier-Reset-Zustand: Kalibrieren, ohne auf der Bahn zu signalisieren (z. B. Empfängerkalibrierungszustand) oder Treiber abzuschalten. Kann eine vorbestimmte Dauer in dem Zustand basierend auf einem Zeitgeber sein. Kann eine Betriebsgeschwindigkeit festlegen. Kann als ein Wartezustand agieren, wenn ein Port nicht aktiviert ist. Kann minimale Residenzzeit einschließen. Empfängerkonditionierung oder gestaffelt aus kann basierend auf dem Design auftreten. Kann zu einem Empfängererkennungszustand nach einem Timeout und/oder einem Abschluss einer Kalibrierung aussteigen.
  • Empfängererkennungszustand: erkennt die Präsenz eines Empfängers auf einer Bahn bzw. auf Bahnen. Kann nach einem Empfängerabschluss sehen (z. B. Empfänger-Pulldown-Einfügung). Kann zum Kalibrier-Reset-Zustand nach einem festgelegten Wert, der gesetzt wird, aussteigen, oder wenn ein anderer festgelegter Wert nicht gesetzt ist. Kann zum Senderkalibrierungszustand aussteigen, wenn ein Empfänger erkannt oder ein Timeout erreicht wird.
  • Senderkalibrierungszustand: für Senderkalibrierungen. Kann ein getimter für Senderkalibrierungen zugewiesener Zustand sein. Kann Signalisierung auf einer Bahn einschließen. Kann kontinuierlich einen EOS wie einen elektrisch inaktiven Exit-Ordered-Set (EIEOS) ansteuern. Kann bei Abschluss des Kalibrierens oder nach Ablauf eines Zeitgebers zum Compliance-Zustand aussteigen. Kann zum Sendererkennungszustand aussteigen, wenn ein Zähler abgelaufen ist oder ein sekundärer Timeout aufgetreten ist.
  • Sendererkennungszustand: qualifiziert gültige Signalisierung. Kann ein Handshake-Zustand sein, bei dem ein Agent Aktionen abschließt und basierend auf Remote-Agenten-Signalisierung zu einem nächsten Zustand aussteigt. Der Empfänger kann gültige Signalisierung vom Sender qualifizieren. Der Empfänger sucht bei einer Ausführungsform nach einem Weckerkennen, und wenn auf einer oder mehreren Bahnen entprellt, sucht er danach auf den anderen Bahnen. Der Sender steuert ein Erkennungssignal an. Kann zu einem Abfragezustand als Reaktion auf ein Entprellen, das für alle Bahnen abgeschlossen ist, und/oder ein Timeout oder wenn Entprellen auf allen Bahnen nicht abgeschlossen ist und es einen Timeout gibt aussteigen. Hier können eine oder mehrere Überwachungsbahnen wach gehalten werden, um ein Wecksignal zu entprellen. Und wenn entprellt, dann werden die anderen Bahnen potenziell entprellt. Dies kann Energieeinsparungen in Niedrigenergiezuständen ermöglichen.
  • Abfragezustand: Empfänger adaptiert, initialisiert Driftpuffer und sperrt bei Bits/Bytes (bestimmt z. B. Symbolgrenzen). Bahnen können gerade gerückt werden werden. Ein Remote-Agent kann einen Ausstieg zu einem nächsten Zustand (z. B. einem Linkbreiten-Zustand) als Reaktion auf eine Bestätigungsnachricht veranlassen. Abfragen kann zusätzlich eine Trainingssequenzsperre durch das Sperren zu einem EOS und einem Trainingssequenz-Header einschließen. Bahn-zu-Bahn-Bitversatz beim entfernten Sender kann bei einer ersten Länge für die hohe Geschwindigkeit und einer zweiten Länge für die langsame Geschwindigkeit gedeckelt sein. Deskew kann in einem langsamen Modus sowie einem Betriebsmodus ausgeführt werden. Der Empfänger kann ein spezielles Maximum aufweisen, um Bahn-zu-Bahn-Bitversatz, wie 8, 16 oder 32 Intervalle von Bitversatz gerade zu rücken. Empfängeraktionen können Latenzzeit-Fixieren einschließen. Empfängeraktionen können bei einer Ausführungsform bei erfolgreichem Deskew einer gültigen Bahnzuordnung abgeschlossen werden. Ein erfolgreicher Handshake kann bei einem Beispiel erreicht werden, wenn eine Anzahl von aufeinanderfolgenden Trainingssequenz-Headern mit Bestätigungen empfangen werden und eine Anzahl von Trainingssequenzen mit einer Bestätigung gesendet werden, nachdem der Empfänger seine Aktionen abgeschlossen hat.
  • Linkbreiten-Zustand: Agent kommuniziert mit der abschließenden Bahnzuordnung zum entfernten Sender. Empfänger empfängt die Informationen und decodiert. Empfänger kann eine konfigurierte Bahnzuordnung in einer Struktur nach dem Prüfpunkt eines vorhergehenden Bahnzuordnungswertes in einer zweiten Struktur aufzeichnen. Empfänger kann auch mit einer Bestätigung („ACK“) erwidern. Kann ein In-Band-Reset initiieren. Als ein Beispiel, erster Zustand, um In-Band-Reset zu initiieren. Bei einer Ausführungsform wird der Ausstieg zu einem nächsten Zustand wie ein Flit-Konfigurationszustand als Reaktion auf die ACK ausgeführt. Vor dem Eintreten in den Niedrigenergiezustand kann auch ein Rücksetzsignal generiert werden, wenn die Häufigkeit eines Weckerkennungssignal-Auftretens unter einen Sollwert absinkt (z. B. 1 jede Anzahl an Einheitsintervallen (UIs) wie 4K UI). Empfänger kann gegenwärtige und vorhergehende Bahnzuordnungen halten. Sender kann unterschiedliche Gruppen von Bahnen basierend auf Trainingssequenzen, die unterschiedliche Werte aufweisen, verwenden. Bahnzuordnung kann einige Statusregister bei einigen Ausführungsformen nicht modifizieren.
  • Flitsperren-Konfigurationszustand: Eintritt durch einen Sender, aber der Zustand wird als verlassen betrachtet (d. h., sekundärer Timeout strittig), wenn Sender und Empfänger zu einem Blockieren Link-Zustand oder einem anderen Link-Zustand ausgestiegen sind. Senderausstieg zu einem Link-Zustand schließt bei einer Ausführungsform eine Start von einer Datensequenz- (SDS) und eine Trainingssequenz- (TS) -Begrenzung nach dem Empfangen eines planetarischen Synchronisiersignals ein. Hier kann der Empfängerausstieg auf dem Empfangen eines SDS von einem entfernten Sender basieren. Dieser Zustand kann eine Brücke vom Agenten- zum Link-Zustand sein. Empfänger bestimmt den SDS. Empfänger kann zum Blockieren-Link-Zustand (BLS) (oder einem Kontrollfenster) aussteigen, wenn der SDS empfangen wird, nachdem ein Descrambler initialisiert ist. Wenn ein Timeout auftritt, kann der Ausstieg ein Ausstieg zum Reset-Zustand sein. Sender steuert Bahnen mit einem Konfigurationssignal an. Senderausstieg kann zu Reset, BLS oder anderen Zuständen basierend auf Zuständen oder Timeouts erfolgen.
  • Senden-Link-Zustand: ein Link-Zustand. Flits werden zu einem Remote-Agenten gesendet. Eintritt kann von einem Blockieren Link-Zustand erfolgen und Rückkehr zu einem Blockieren Link-Zustand bei einem Ereignis wie einem Timeout. Sender sendet Flits. Empfänger empfängt Flits. Kann auch zu einem Niedrigenergie-Link-Zustand aussteigen. Bei einigen Implementierungen kann der Senden-Link-Zustand (TLS) als der L0-Zustand bezeichnet werden.
  • Blockieren-Link-Zustand: ein Link-Zustand. Sender und Empfänger arbeiten in einer vereinheitlichten Weise. Kann ein getimter Zustand sein, während dessen die Linkschicht-Flits aufgehalten werden, während die Informationen der physikalischen Schicht zum Remote-Agenten kommuniziert werden. Kann zu einem Niedrigenergie-Link-Zustand aussteigen (oder zu einem anderen Link-Zustand basierend auf dem Design). Ein Blockieren-Link-Zustand (BLS) tritt bei einer Ausführungsform periodisch auf. Der Zeitraum wird als ein BLS-Intervall bezeichnet und kann getimt sein sowie zwischen langsamer Geschwindigkeit und Betriebsgeschwindigkeit differieren. Zu beachten ist, dass die Linkschicht periodisch bezüglich des Sendens von Flits blockiert sein kann, sodass eine Steuersequenz der physikalischen Schicht von einer Länge gesendet werden kann, wie während eines Senden-Link-Zustandes oder eines Partialbreite-Senden-Link-Zustandes. Bei einigen Implementierungen kann der Blockieren-Link-Zustand (BLS) als eine L0-Steuerung oder als L0c-Zustand bezeichnet werden.
  • Partialbreite-Senden-Link-Zustand: Link-Zustand. Kann Energie durch das Eintreten in einen Partialbreite-Zustand sparen. Bei einer Ausführungsform verweist asymmetrische Partialbreite auf jede Richtung eines Zwei-Richtungs-Links, der unterschiedliche Breiten aufweist, die bei einigen Designs unterstützt werden können. Ein Beispiel eines Initiators wie ein Sender, der einen Partialbreite-Hinweis sendet, um in den Partialbreite-Senden-Link-Zustand einzutreten, ist im Beispiel von 9 gezeigt. Hier wird ein Partialbreite-Hinweis gesendet während des Sendens auf einem Link mit einer ersten Breite, um den Link dazu übergehen zu lassen, dass er bei einer zweiten neuen Breite sendet. Eine Fehlanpassung kann in einem Reset resultieren. Zu beachten ist, dass Geschwindigkeiten nicht geändert werden können, aber Breiten. Deshalb werden Flits potenziell bei unterschiedlichen Breiten gesendet. Kann einem Senden-Link-Zustand logisch ähnlich sein; da eine kleinere Breite vorhanden ist, kann es jedoch länger dauern, um Flits zu senden. Kann zu anderen Link-Zuständen wie einem Niedrigenergie-Link-Zustand aussteigen basierend auf bestimmten empfangenen und gesendeten Nachrichten oder einem Ausstieg aus dem Partialbreite-Senden-Link-Zustand oder einem Link-Blockierzustand basierend auf anderen Ereignissen. Bei einer Ausführungsform kann ein Sender-Port untätige Bahnen in einer gestaffelten Weise abschalten, um eine bessere Signalintegrität (d. h., Rauschminderung) bereitzustellen. Hier können nicht wieder versuchende Flits wie Null-Flits während Zeiträumen verwendet werden, bei denen sich die Linkbreite ändert. Ein entsprechender Empfänger kann diese Null-Flits fallen lassen und inaktive Bahnen in einer gestaffelten Weise abschalten, sowie die gegenwärtigen und vorhergehenden Bahnzuordnungen in einer oder mehreren Strukturen aufzeichnen. Zu beachten ist, dass Status- und verbundene Statusregister ungeändert bleiben können. Bei einigen Implementierungen kann der Partialbreite-Senden-Link-Zustand als ein partieller L0- oder L0p-Zustand bezeichnet werden.
  • Partialbreite-Senden-Link-Zustand-Ausstieg: den Partialbreite-Zustand verlassen. Kann einen Blockieren-Link-Zustand bei einigen Implementierungen verwenden oder nicht. Der Sender initiiert bei einer Ausführungsform den Ausstieg durch das Senden von Partialbreite-Ausstiegsmustern auf den inaktiven Bahnen, um sie zu trainieren und gerade zu rücken. Als ein Beispiel startet ein Ausstiegsmuster mit einem EIEOS, der erkannt und entprellt ist, um zu signalisieren, dass die Bahn bereit ist, in einen vollen Senden-Link-Zustand einzutreten, und es kann mit einem SDS oder einer schnellen Trainingssequenz (FTS) auf inaktiven Bahnen enden. Jeder Fehler während der Ausstiegssequenz (Empfängeraktionen wie Deskew nicht abgeschlossen vor dem Timeout) stoppt Flit-Übertragungen zur Linkschicht und assertiert einen Reset, der durch das Zurücksetzen des Links beim nächsten Auftreten eines Blockieren-Link-Zustands behandelt wird. Der SDS kann auch den Scrambler/Descrambler auf den Bahnen zu geeigneten Werten initialisieren.
  • Niedrigenergie-Link-Zustand: ist ein niedriger Energiezustand. Bei einer Ausführungsform ist es eine niedrigere Energie als beim Partialbreite-Link-Zustand, da die Signalisierung bei dieser Ausführungsform auf allen Bahnen und in beiden Richtungen gestoppt ist. Sender können einen Blockieren-Link-Zustand verwenden, um einen Niedrigenergie-Link-Zustand anzufordern. Hier kann der Empfänger die Anfrage decodieren und mit einer ACK oder NAK erwidern; anderweitig kann ein Reset ausgelöst werden. Bei einigen Implementierungen kann der Niedrigenergie-Link-Zustand als ein L1-Zustand bezeichnet werden.
  • Bei einigen Implementierungen können Zustandsübergänge erleichtert werden, um zu ermöglichen, dass Zustände zum Beispiel umgangen werden, wenn Zustandsaktionen der Zustände, wie bestimmte Kalibrierungen und Konfigurationen, bereits abgeschlossen sind. Vorherige Zustandsresultate und Konfigurationen eines Links können gespeichert und in nachfolgenden Initialisierungen und Konfigurationen eines Links erneut benutzt werden. Anstatt solche Konfigurationen und Zustandsaktionen zu wiederholen, können entsprechende Zustände umgangen werden. Traditionelle Systeme, die Zustandsumgehungen implementieren, implementieren jedoch häufig komplexe Designs und kostspielige Validierungs-Escapes. Anstatt eine traditionelle Umgehung zu verwenden, kann bei einem Beispiel die HPI kurze Zeitglieder in bestimmten Zuständen verwenden, bei denen die Zustandsaktionen beispielsweise nicht wiederholt werden müssen. Dies kann neben anderen potenziellen Vorteilen potenziell gleichbleibendere und synchronisiertere Zustandsmaschinenübergänge ermöglichen.
  • Bei einem Beispiel kann ein softwarebasierter Controller (z. B. durch einen externen Steuerungspunkt für die physikalische Schicht) einen Kurzzeitgeber für einen oder mehrere spezielle Zustände aktivieren. Für einen Zustand, für den Aktionen bereits ausgeführt und gespeichert wurden, kann der Zustand zum Beispiel kurzgetimt werden, um einen schnellen Ausstieg aus dem Zustand zu einem nächsten Zustand zu erleichtern. Wenn jedoch die vorhergehende Zustandsaktion fehlschlägt oder innerhalb der Dauer des Kurzzeitgebers nicht angewandt werden kann, kann ein Zustandsausstieg ausgeführt werden. Weiter kann der Controller den Kurzzeitgeber zum Beispiel deaktivieren, wenn die Zustandsaktionen abermals ausgeführt werden sollten. Ein Lang- oder Standardzeitgeber kann für jeden entsprechenden Zustand gesetzt werden. Wenn Konfigurationsaktionen beim Zustand nicht innerhalb des Langzeitgebers abgeschlossen werden können, kann ein Zustandsausstieg auftreten. Der Langzeitgeber kann auf eine angemessene Dauer gesetzt werden, um den Abschluss der Zustandsaktionen zu ermöglichen. Der Kurzzeitgeber kann im Gegensatz dazu beträchtlich kürzer sein, was es in einigen Fällen unmöglich macht, die Zustandsaktionen ohne Rückverweisung auf zuvor ausgeführte Zustandsaktionen auszuführen, neben anderen Beispielen.
  • In einigen Fällen können während der Initialisierung (oder Neuinitialisierung) eines Links, während Agenten durch eine Zustandsmaschine zu einem Betriebs-Link-Zustand fortschreiten, ein oder mehrere Fehler oder Zustandsausstiege auftreten, die verursachen, dass der Zustand zurückgesetzt wird (z. B. zu einem Reset oder einem anderen Zustand). Tatsächlich kann die Initialisierung des Links einen oder mehrere Zustände durchlaufen, ohne die Initialisierung abzuschließen und in einen Link-Zustand einzutreten. Bei einem Beispiel kann eine Zählung für die Anzahl an unproduktiven Schleifen in Zustandsübergängen innerhalb der Initialisierung eines Links verwaltet werden. Beispielsweise kann jedes Mal, wenn eine Initialisierung zu einem Reset-Zustand zurückkehrt, ohne einen Link-Zustand zu erreichen, ein Zähler inkrementiert werden. Der Zähler kann bezüglich dem Link zurückgesetzt werden, sobald der Link erfolgreich in einen Link-Zustand eintritt. Solche Zähler können von Agenten auf beiden Seiten des Links verwaltet werden. Weiter kann eine Schwelle zum Beispiel von einem softwarebasierten Controller bestimmt werden, der einen oder mehrere externe Steuerungspunkte verwendet. Wenn die Zählung von unproduktiven Schleifen die definierte Schwelle erreicht (oder überschreitet), kann die Initialisierung des Links ausgesetzt werden (z. B. bei oder vor dem Reset-Zustand gesetzt und gehalten werden). Bei einigen Implementierungen kann ein softwarebasierter Controller einen Neustart oder eine Neuinitialisierung des Links auslösen, um die Initialisierung wieder zu beginnen und die Initialisierung von dem ausgesetzten Zustand freizugeben. In einigen Fällen können die softwarebasierten Werkzeuge die Art der ausgesetzten Initialisierung analysieren und eine Diagnose ausführen, Registerwerte setzen und andere Operationen ausführen, um vor weiterer Schleifenbildung der Initialisierung zu schützen. In der Tat kann bei einigen Implementierungen ein Controller neben anderen Beispielen in Verbindung mit dem Neustarten einer ausgesetzten Link-Initialisierung einen höheren Zählerschwellenwert festlegen oder gar den Zähler übersteuern.
  • Bei einigen HPI-Implementierungen können Supersequenzen definiert sein, wobei jede Supersequenz einem entsprechenden Zustand oder Eintritt/Ausstieg in/aus dem entsprechenden Zustand entspricht. Eine Supersequenz kann eine Wiederholungssequenz von Datensätzen und Symbolen einschließen. Die Sequenzen können sich in einigen Fällen bis zum Abschluss eines Zustandes oder Zustandsübergangs oder der Kommunikation eines entsprechenden Ereignisses neben anderen Beispielen wiederholen. In einigen Fällen kann sich die Wiederholungssequenz einer Supersequenz gemäß einer definierten Häufigkeit wie einer definierten Anzahl an Einheitsintervallen (UIs) wiederholen. Ein Einheitsintervall (UI) kann dem Zeitintervall für das Senden eines einzelnen Bits auf einer Bahn eines Links oder Systems entsprechen. Bei einigen Implementierungen kann die Wiederholungssequenz mit einem EOS beginnen. Dementsprechend kann von einer Instanz des EOS erwartet werden, sich gemäß der vordefinierten Häufigkeit zu wiederholen. Solche Ordered-Sets können als definierte 16-Byte-Codes implementiert sein, die im hexadezimalen Format dargestellt werden können, neben anderen Beispielen. Bei einem Beispiel kann der EOS einer Supersequenz ein elektrisch inaktiver Ordered-Set (oder EIEIOS) sein. Bei einem Beispiel kann ein EIEOS einem Taktsignal mit niedriger Frequenz ähneln (z. B. einer vordefinierten Anzahl an sich wiederholenden hexadezimalen Symbolen FF00 oder FFF000 usw.). Ein vordefinierter Datensatz kann dem EOS folgen, wie beispielsweise eine vordefinierte Anzahl an Trainingssequenzen oder andere Daten. Solche Supersequenzen können in Zustandsübergängen verwendet werden, die neben anderen Beispielen Link-Zustandsübergänge sowie Initialisierung einschließen.
  • Bei einigen Implementierungen einer Kopplungsstruktur, wie bei QPI, können Abschlüsse eines seriellen Datenlinks ein- und ausgeschaltet werden, wie beispielsweise wenn ein Link zurückgesetzt oder initialisiert wird. Diese Herangehensweise kann Komplexität und Zeit in die Initialisierung eines Links einführen. Bei einigen HPI-Implementierungen können Abschlüsse des Links einschließlich während eines Zurücksetzens oder Neuinitialisierens des Links aufrechterhalten werden. Weiter kann die HPI den Einbau von Geräten im laufenden Betrieb erlauben. Wenn ein anderes Gerät entweder durch den Einbau im laufenden Betrieb oder anderweitig eingeführt wird, ändert sich das Spannungsverhalten der Bahn, auf der der neue Remote-Agent hinzugefügt wird. Der lokale Agent kann diese Änderungen in der Bahnspannung erfassen, um das Vorhandensein des Remote-Agenten zu erkennen und die Initialisierung des Links zu veranlassen. Zustandsmaschinen-Zustände und Zeitgeber können in der Zustandsmaschine definiert sein, um die Erkennung, Konfiguration und Initialisierung eines Links ohne Abschlüsse zu koordinieren.
  • Bei einer Implementierung kann die HPI eine Neuinitialisierung auf einem In-Band-Reset unterstützen, ohne die Abschlusswerte durch das Screening einer Bahn durch den empfangenden Agenten für eingehende Signalisierung zu ändern. Die Signalisierung kann verwendet werden, um gute Bahnen zu bestimmen. Als ein Beispiel kann die Bahn auf irgendeines von einem Satz von vordefinierten Signalen überprüft werden, die von einem Sendegerät gesendet werden sollen, um die Entdeckung und Konfiguration des Links zu erleichtern. Bei einem Beispiel kann eine Supersequenz entsprechend einer oder mehrerer Initialisierungs- oder Neuinitialisierungstasks definiert sein. Die vordefinierte Sequenz kann einen EIEOS gefolgt von zusätzlichen Sequenzdaten einschließen. In einigen Fällen können die Geräte das Senden einer Supersequenz entsprechend einem speziellen Initialisierungszustand usw. beginnen, während jedes Gerät auf beiden Seiten einer Bahn aktiv wird. Bei einer Ausführungsform können zwei Arten von Pin-Resets unterstützt werden; Einschalten (oder Kaltstart) und Warmstart. Ein Reset, der durch Software initiiert ist oder von (der physikalischen oder einer anderen Schicht) bei einem Agenten stammt, kann bandintern zu dem anderen Agenten kommuniziert werden. Aufgrund der Verwendung eines eingebetteten Taktes kann jedoch ein In-Band-Reset durch Kommunikation zu einem anderen Agenten unter Verwendung eines Ordered-Set, wie einem speziellen elektrischen Ordered-Set oder EIOS erfolgen.
  • Der Ordered-Set kann während der Initialisierung gesendet werden und eine PHY-Steuerungssequenz (oder „Blockieren-Link-Zustand“) kann nach der Initialisierung gesendet werden. Der Blockieren-Link-Zustand kann die Verbindungsschicht dabei blockieren, Flits zu senden. Als ein weiteres Beispiel kann Linkschichtverkehr blockiert werden, um einige NULL-Flits zu senden, die beim Empfänger ausgesondert werden können.
  • Wie vorstehend eingeführt kann Initialisierung bei einer Ausführungsform anfänglich bei langsamer Geschwindigkeit erfolgen gefolgt von Initialisierung bei hoher Geschwindigkeit. Die Initialisierung bei langsamer Geschwindigkeit verwendet die Standardwerte für die Register und Zeitgeber. Software verwendet dann den Link mit langsamer Geschwindigkeit, um die Register, Zeitgeber und elektrischen Parameter einzurichten, und löscht die Kalibrierungssemaphoren, um den Weg für eine Initialisierung bei schneller Geschwindigkeit zu ebnen. Als ein Beispiel kann die Initialisierung neben potenziell anderen Zuständen aus solchen Zuständen oder Tasks wie Reset, Erkennen, Abfragen und Konfiguration bestehen.
  • Bei einem Beispiel kann eine Linkschicht-Blockierungssteuerungssequenz (d. h., ein Blockieren-Link-Zustand (BLS) oder L0c-Zustand) einen getimten Zustand einschließen, während dem die Linkschicht-Flits aufgehalten werden, während die PHY-Informationen zum Remote-Agenten kommuniziert werden. Hier können der Sender und Empfänger einen Blocksteuerungssequenz-Zeitgeber starten. Und nach Ablauf der Zeitgeber können der Sender und Empfänger den Blockierzustand verlassen und andere Aktionen vornehmen, wie beispielsweise zum Reset auszusteigen, zu einem unterschiedlichen Link-Zustand (oder einem anderen Zustand) auszusteigen, einschließlich Zuständen, die das Senden von Flits über den Link ermöglichen.
  • Bei einer Ausführungsform kann Link-Training bereitgestellt werden und das Senden von einer oder mehreren von verschlüsselten Trainingssequenzen, Ordered-Sets und Steuerungssequenzen wie in Verbindung mit einer definierten Supersequenz einschließen. Ein Trainingssequenzsymbol kann ein oder mehrere von einem Header, reservierten Teilen, einer Ziel-Latenzzeit, einer Paarnummer, von physikalischen Bahnzuordnungscode-Referenzbahnen oder eine Gruppe von Bahnen und einen Initialisierungszustand einschließen. Bei einer Ausführungsform kann der Header neben anderen Beispielen mit einer ACK oder NAK gesendet werden. Als ein Beispiel können Trainingssequenzen als Teil von Supersequenzen gesendet werden und verschlüsselt sein.
  • Bei einer Ausführungsform werden Ordered-Sets und Steuerungssequenzen nicht verschlüsselt oder gestaffelt und werden auf identische Weise gleichzeitig und vollständig auf allen Bahnen gesendet. Ein gültiger Empfang eines Ordered-Sets kann das Überprüfen von wenigstens eines Teils des Ordered-Sets (oder des gesamten Ordered-Sets für partielle Ordered-Sets) einschließen. Ordered-Sets können einen EOS wie einen elektrisch inaktiven Ordered-Set (EIOS) oder einen EIEOS einschließen. Eine Supersequenz kann einen Start einer Datensequenz (SDS) oder eine schnelle Trainingssequenz (FTS) einschließen. Diese Sets und Steuerungssupersequenzen können vordefiniert sein und jedes Muster oder jede Hexadezimaldarstellung sowie jede Länge aufweisen. Beispielsweise können Ordered-Sets und Supersequenzen eine Länge von 8 Bytes, 16 Bytes oder 32 Bytes usw. sein. FTS können beispielsweise zusätzlich für eine schnelle Bitsperre während des Ausstiegs aus einem Partialbreite-Senden-Link-Zustand verwendet werden. Zu beachten ist, dass die FTS-Definition pro Bahn sein kann und eine gedrehte Version der FTS verwenden kann.
  • Supersequenzen können bei einer Ausführungsform die Einführung eines EOS wie eines EIEOS in einen Trainingssequenzstrom einschließen. Wenn die Signalisierung startet, können Bahnen bei einer Implementierung in einer gestaffelten Weise einschalten. Dies kann jedoch darin resultieren, dass anfängliche Supersequenzen beim Empfänger auf einigen Bahnen abgeschnitten werden. Supersequenzen können jedoch über kurze Intervalle wiederholt werden (z. B. ungefähr eintausend Einheitsintervalle (oder ∼1KUI)). Die Trainingssupersequenzen können zusätzlich für ein oder mehr aus Deskew, Konfiguration und für das Kommunizieren eines Initialisierungsziels, einer Bahnzuordnung usw. verwendet werden. Der EIEOS kann neben anderen Beispielen für ein oder mehr aus dem Wechseln einer Bahn vom inaktiven zum aktiven Zustand, Sreening für gute Bahnen, Bestimmen von Symbol- und TS-Grenzen verwendet werden.
  • Unter jetziger Bezugnahme auf 8 sind Darstellungen von beispielhaften Supersequenzen gezeigt. Zum Beispiel kann eine beispielhafte Erkennungssupersequenz 805 definiert sein. Die Erkennungssupersequenz 805 kann eine Wiederholungssequenz eines einzelnen EIEOS (oder eines anderen EOS) gefolgt von einer vordefinierten Anzahl an Instanzen einer speziellen Trainingssequenz (TS) einschließen. Bei einem Beispiel kann der EIEOS, unmittelbar gefolgt von sieben wiederholten Instanzen von TS gesendet werden. Wenn der letzte von den sieben TS gesendet ist, kann der EIEOS erneut gefolgt von sieben zusätzlichen Instanzen von TS und so weiter gesendet werden. Diese Sequenz kann gemäß einer speziellen vordefinierten Häufigkeit wiederholt werden. Im Beispiel von 8 kann der EIEOS auf den Bahnen ca. einmal alle eintausend Uls (∼1KUI) gefolgt vom Rest der Erkennungssupersequenz 805 erneut auftreten. Ein Empfänger kann Bahnen auf die Präsenz von einer sich wiederholenden Erkennungssupersequenz 805 überwachen und nach der Validierung der Supersequenz 705 schließen, dass ein Remote-Agent anwesend ist, auf den Bahnen hinzugefügt (z. B. im Betrieb angeschlossen) wurde, aufgewacht ist oder neu initialisiert usw.
  • Bei einem weiteren Beispiel kann eine andere Supersequenz 810 definiert sein, um eine Abfrage-, Konfigurations- oder Loopback-Bedingung oder -Zustand anzuzeigen. Wie bei der beispielhaften Erkennungssupersequenz 805, können Bahnen eines Links durch einen Empfänger auf solch eine Abfrage/Konfig/Loop-Supersequenz 810 überwacht werden, um einen Abfragezustand, Konfigurationszustand oder Loopback-Zustand oder eine -Bedingung zu bestimmen. Bei einem Beispiel kann eine Abfrage/Konfig/Loop-Supersequenz 810 mit einem EIEOS beginnen gefolgt von einer vordefinierten Anzahl an wiederholten Instanzen einer TS. Zum Beispiel können bei einem Beispiel dem EIEOS einunddreißig (31) Instanzen einer TS folgen, wobei der EIEOS ca. alle viertausend UI (z. B. ~4 KUI) wiederholt wird.
  • Weiter kann bei einem anderen Beispiel, eine Partialbreite-Sendezustand-(PWTS) -Ausstiegssupersequenz 815 definiert sein. Bei einem Beispiel kann eine PWTS-Ausstiegssupersequenz einen anfänglichen EIEOS einschließen, um das Voraufbereiten von Bahnen vor dem Senden der ersten vollen Sequenz in der Supersequenz zu wiederholen. Zum Beispiel kann die Sequenz, die in der Supersequenz 815 zu wiederholen ist, mit einem EIEOS beginnen (um sich ca. einmal alle 1 KUI zu wiederholen). Weiter können schnelle Trainingssequenzen (FTS) anstatt anderer Trainingssequenzen (TS) verwendet werden, wobei die FTS konfiguriert sind, um bei einer schnelleren Bitsperre, Bytesperre und bei Deskewing zu unterstützen. Bei einigen Implementierungen kann eine FTS entschlüsselt sein, um weiter beim Reaktivieren von inaktiven Bahnen so schnell und nicht störend wie möglich zu unterstützen. Wie bei anderen Supersequenzen, die einem Eintritt in einen Link-Sendezustand vorausgehen, kann die Supersequenz 815 unterbrochen und durch das Senden eines SDS beendet werden. Weiter kann eine partielle FTS (FTSp) gesendet werden, um beim Synchronisieren der neuen Bahnen mit den aktiven Bahnen zu unterstützen, wie beispielsweise indem ermöglicht wird, dass Bits von der FTSp subtrahiert (oder dazu hinzugefügt) werden, neben anderen Beispielen.
  • Supersequenzen wie die Erkennungssupersequenz 705 und die Abfrage/Konfig/Loop-Supersequenz 710 usw. können potenziell im Wesentlichen während der Initialisierung oder Neuinitialisierung eines Links gesendet werden. Ein Empfänger kann in einigen Fällen nach dem Empfangen und Erkennen einer speziellen Supersequenz mittels eines Echos der gleichen Supersequenz zum Sender über die Bahnen antworten. Das Empfangen und Validieren einer speziellen Supersequenz durch Sender und Empfänger kann als ein Handshake zum Bestätigen eines Zustandes oder einer Bedingung dienen, die durch die Supersequenz kommuniziert wurde. Zum Beispiel kann solch ein Handshake (z. B. das Verwenden einer Erkennungssupersequenz 705) verwendet werden, um die Neuinitialisierung eines Links zu bestimmen. Bei einem weiteren Beispiel kann solch ein Handshake verwendet werden, um das Ende eines elektrischen Reset oder Niedrigenergiezustandes anzuzeigen, was in entsprechenden Bahnen resultiert, die wieder aktiviert werden, neben anderen Beispielen. Das Ende des elektrischen Reset kann zum Beispiel von einem Handshake zwischen dem Sender und Empfänger bestimmt werden, indem jeder eine Erkennungssupersequenz 705 sendet.
  • Bei einem weiteren Beispiel können Bahnen für Supersequenzen überwacht werden und die Supersequenzen unter anderem in Verbindung mit dem Screening von Bahnen auf Erkennen, Wecken, Zustandsausstiege und -eintritte verwendet werden. Die vordefinierte und vorhersagbare Art und Form von Supersequenzen kann weiter verwendet werden, um solche Initialisierungstasks wie Bitsperren, Bytesperren, Entprellen, Descrambling, Deskewing, Anpassung, Latenzzeit-Fixieren, verhandelte Verzögerungen und andere mögliche Verwendungen auszuführen. In der Tat können Bahnen im Wesentlichen kontinuierlich auf solche Ereignisse überwacht werden, um die Fähigkeit des Systems zu beleben, auf solche Bedingungen zu reagieren und sie zu verarbeiten.
  • Im Fall von Entprellen können infolge einer Vielzahl von Bedingungen Transienten auf Bahnen eingeführt werden. Zum Beispiel kann das Hinzufügen oder Einschalten eines Gerätes Transienten auf der Bahn einführen. Zusätzlich können Spannungsunregelmäßigkeiten auf einer Bahn aufgrund von dürftiger Bahnqualität oder eines elektrischen Fehlers auftreten. In einigen Fällen kann „Prellen“ auf einer Bahn falsche positive Ergebnisse, wie einen falschen EIEOS erzeugen. Bei einigen Implementierungen können definierte Supersequenzen jedoch weiter zusätzliche Sequenzen von Daten sowie eine definierte Häufigkeit einschließen, mit der der EIEOS wiederholt wird, während Supersequenzen mit einem EIEOS beginnen können. Sogar dort, wo ein falscher EIEOS auf einer Bahn erscheint, kann ein Logikanalysator als Resultat beim Empfänger bestimmen, dass der EIEOS ein falsch positives Ergebnis ist, indem er Daten, die dem falschen EIEOS nachfolgen, validiert. Wenn zum Beispiel eine erwartete TS oder andere Daten dem EIEOS nicht folgen oder der EIEOS sich nicht innerhalb einer speziellen vordefinierten Häufigkeit von einer der vordefinierten Supersequenzen wiederholt, kann der Empfänger-Logikanalysator bei der Validierung des empfangenen EIEOS fehlschlagen. Da Prellen beim Starten auftreten kann, während ein Gerät zu einer Leitung hinzugefügt wird, können auch falsche Negative resultieren. Zum Beispiel kann ein Gerät, nachdem es zu einem Satz von Bahnen hinzugefügt wurde, das Senden einer Erkennungssupersequenz 705 beginnen, um die andere Seite des Links auf seine Präsenz aufmerksam zu machen und die Initialisierung des Links zu beginnen. Jedoch können auf den Bahnen eingeführte Transienten den anfänglichen EIEOS, die TS-Instanzen und die anderen Daten der Supersequenz beschädigen. Ein Logikanalysator beim Empfangsgerät kann die Bahnen jedoch weiter überwachen und den nächsten EIEOS bestimmen, der durch das neue Gerät in der sich wiederholenden Erkennungssupersequenz 705 gesendet wird, neben anderen Beispielen.
  • Bei einigen Implementierungen ist ein HPI-Link fähig, erleichtert durch den eingebetteten Takt bei mehreren Geschwindigkeiten zu arbeiten. Zum Beispiel kann ein langsamer Modus definiert sein. In einigen Fällen kann der langsame Modus verwendet werden, um bei der Erleichterung der Initialisierung eines Links zu unterstützen. Die Kalibrierung des Links kann softwarebasierte Controller einbeziehen, die Logik bereitstellen, um verschiedene kalibrierte Eigenschaften des Links einzustellen, die neben anderen potenziellen Eigenschaften einschließen, für welche Bahnen der Link zu verwenden ist, die Konfiguration der Bahnen, die Betriebsgeschwindigkeit des Links, Synchronisation der Bahnen und Agenten, Deskew, Ziel-Latenzzeit. Diese softwarebasierten Tools können von externen Steuerungspunkten Gebrauch machen, um Daten zu Registern der physikalischen Schicht hinzuzufügen, um verschiedene Aspekte der Einrichtungen der physikalischen Schicht und Logik zu steuern.
  • Die Betriebsgeschwindigkeit eines Links kann beträchtlich höher sein als die effektive Betriebsgeschwindigkeit von softwarebasierten Controllern, die bei der Initialisierung des Links verwendet werden. Ein langsamer Modus kann verwendet werden, um die Verwendung von solchen softwarebasierten Controllern neben anderen Fällen, wie beispielsweise während der Initialisierung oder Neuinitialisierung des Links, zu ermöglichen. Langsamer Modus kann bei Bahnen angewendet werden, die einen Empfänger und Sender verbinden, beispielsweise, wenn ein Link eingeschaltet, initialisiert, zurückgesetzt usw. wird, um bei der Erleichterung der Kalibrierung des Links zu unterstützen.
  • Bei einer Ausführungsform kann der Takt in den Daten eingebettet sein, sodass es keine getrennten Taktbahnen gibt. Weiter können die über die Bahnen gesendeten Flits verschlüsselt sein, um Taktrückgewinnung zu erleichtern. Die Empfänger-Taktrückgewinnungseinheit kann als ein Beispiel Abtasttakte zu einem Empfänger liefern (d. h., der Empfänger gewinnt den Takt aus den Daten und verwendet ihn, um die eingehenden Daten zu sampeln). Empfänger passen sich bei einigen Implementierungen kontinuierlich an einen eingehenden Bitstrom an. Durch das Einbetten des Taktes kann Pinbelegung potenziell reduziert werden. Das Einbetten des Taktes in die In-Band-Daten kann die Art und Weise ändern, in der ein In-Band-Reset angegangen wird. Bei einer Ausführungsform kann ein Blockieren-Link-Zustand (BLS) nach der Initialisierung verwendet werden. Außerdem können elektrische Ordered-Set-Supersequenzen während der Initialisierung verwendet werden, um den Reset zu erleichtern, neben anderen Überlegungen. Der eingebettete Takt kann zwischen den Geräten auf einem Link gemeinsam sein, und der gemeinsame Betriebstakt kann während der Kalibrierung und Konfiguration des Links festgelegt werden. Zum Beispiel können HPI-Links einen gemeinsamen Takt mit Driftpuffern referenzieren. Eine solche Implementierung kann neben anderen potenziellen Vorteilen eine niedrigere Latenzzeit realisieren als elastische Puffer, die in nicht gemeinsamen Referenztakten verwendet werden. Weiter können die Referenztaktverteilungssegmente innerhalb spezifizierter Grenzen angepasst werden.
  • Wie bereits erwähnt kann ein HPI-Link in der Lage sein, bei mehreren Geschwindigkeiten einschließlich eines „langsamen Modus“ für standardmäßiges Einschalten, Initialisierung usw. zu arbeiten. Die Betriebsgeschwindigkeit (oder „schnelle“) Geschwindigkeit oder der Betriebsmodus jedes Gerätes kann statisch durch das BIOS gesetzt werden. Der gemeinsame Takt auf dem Link kann basierend auf den entsprechenden Betriebsgeschwindigkeiten jedes Gerätes auf beiden Seiten des Links konfiguriert sein. Zum Beispiel kann die Link-Geschwindigkeit auf der langsameren der zwei Geräte-Betriebsgeschwindigkeiten basieren, neben anderen Beispielen. Jede Betriebsgeschwindigkeitsänderung kann von einem Warm- oder Kaltstart begleitet sein.
  • Bei einigen Beispielen initialisiert der Link beim Einschalten in den langsamen Modus mit einer Durchsatzrate von beispielsweise 100 MT/s. Software richtet dann die zwei Seiten für die Betriebsgeschwindigkeit des Links ein und beginnt die Initialisierung. In anderen Fällen kann ein Seitenbandmechanismus verwendet werden, um einen Link einzurichten, der den gemeinsamen Takt auf dem Link zum Beispiel in der Abwesenheit oder Nichtverfügbarkeit eines langsamen Modus einschließt.
  • Eine Initialisierungsphase im langsamen Modus kann bei einer Ausführungsform die gleichen Codier-, Verschlüsselungs-, Trainingssequenzen (TS), Zustände usw. wie die Betriebsgeschwindigkeit verwenden, aber mit potenziell geringeren Merkmalen (z. B. kein elektrisches Parameter-Setup, keine Anpassung usw.). Die Betriebsphase des langsamen Modus kann auch potenziell das gleiche Codieren, Verschlüsseln usw. verwenden (obwohl andere Implementierungen dies vielleicht nicht tun), kann aber geringere Zustände und Merkmale im Vergleich zur Betriebsgeschwindigkeit aufweisen (z. B. keine Niedrigenergiezustände).
  • Weiter kann der langsame Modus unter Verwendung der nativen Phasenregelschleifen- (PLL) -Taktfrequenz des Gerätes implementiert sein. Zum Beispiel kann die HPI einen emulierten langsamen Modus unterstützen, ohne die PLL-Taktfrequenz zu ändern. Während einige Designs getrennte PLLs für die langsame und schnelle Geschwindigkeit verwenden können, kann bei einigen HPI-Implementierungen der emulierte langsame Modus dadurch erreicht werden, dass dem PLL-Takt erlaubt wird, während des langsamen Modus bei der gleichen schnellen Betriebsgeschwindigkeit zu laufen. Zum Beispiel kann ein Sender ein langsameres Taktsignal emulieren, indem er Bits mehrere Male wiederholt, um ein langsames hohes Taktsignal und dann ein langsames niedriges Taktsignal zu emulieren. Der Empfänger kann dann das empfangene Signal übersampeln, um Flanken zu lokalisieren, die durch die sich wiederholenden Bits emuliert werden, und kann das Bit bestimmen. Bei solchen Implementierungen können Ports, die einen PLL gemeinsam benutzen, bei langsamen und schnellen Geschwindigkeiten koexistieren.
  • Eine gemeinsame langsamer Modus-Geschwindigkeit kann zwischen zwei Geräten initialisiert werden. Zum Beispiel können die zwei Geräte auf einem Link unterschiedliche schnelle Betriebsgeschwindigkeiten aufweisen. Eine gemeinsame langsamer Modus-Geschwindigkeit kann zum Beispiel während einer Entdeckungsphase oder eines - zustandes auf dem Link konfiguriert werden. Bei einem Beispiel kann ein Emulationsvielfaches als ein ganze Zahl- (oder keine ganze Zahl) -Verhältnis der schnellen Geschwindigkeit zur langsamen Geschwindigkeit gesetzt werden, und die unterschiedlichen schnellen Geschwindigkeiten können abwärtsgewandelt werden, um mit der gleichen langsamen Geschwindigkeit zu arbeiten. Zum Beispiel können zwei Geräteagenten, die mindestens eine gemeinsame Frequenz unterstützen, ohne Rücksicht auf die Geschwindigkeit, mit der der Host Port läuft, im laufenden Betrieb angefügt werden. Softwareentdeckung kann dann den langsamer Modus-Link verwenden, um die optimalsten Link-Betriebsgeschwindigkeiten zu bestimmen und einzurichten. Wo das Vielfache ein ganzzahliges Verhältnis der schnellen Geschwindigkeit zur langsamen Geschwindigkeit ist, können unterschiedliche schnelle Geschwindigkeiten mit der gleichen langsamen Geschwindigkeit arbeiten, die während der Entdeckungsphase verwendet werden können (z. B. Hot-Attach).
  • Bei einigen HPI-Implementierungen kann die Anpassung von Bahnen bei einem Link unterstützt werden. Die physikalische Schicht kann sowohl Empfängeranpassung als auch Senderanpassung unterstützen. Mit der Empfängeranpassung kann der Sender auf einer Bahn Sample-Daten zum Empfänger senden, welche die Empfängerlogik verarbeiten kann, um Defizite in den elektrischen Eigenschaften der Bahn und der Qualität des Signals zu bestimmen. Der Empfänger kann dann Einstellungen an der Kalibrierung der Bahn vornehmen, um die Bahn basierend auf der Analyse der empfangenen Sample-Daten zu optimieren. Im Fall von der Anpassung des Senders kann der Empfänger erneut Sample-Daten empfangen und Metrik entwickeln, die die Qualität der Bahn beschreibt, aber in diesem Fall die Metrik zum Sender (z. B. unter Verwendung eines Rückkanals wie ein Software-, Hardware-, eingebetteter, Seitenband- oder ein anderer Kanal) kommunizieren, um dem Sender zu ermöglichen, basierend auf dem Feedback Einstellungen an der Bahn vorzunehmen. Die Empfängeranpassung kann beim Start des Abfragezustandes unter Verwendung der Abfragesupersequenz, die vom entfernten Sender gesendet wurde, initiiert werden. Ähnlich kann die Senderanpassung durch Wiederholen des Folgenden für jeden Senderparameter erfolgen. Beide Agenten können in den Loopback-Muster-Zustand als Master eintreten und das spezifizierte Muster senden. Beide Empfänger können die Metrik (z. B. BER) für diesen speziellen Sender durch Einstellen eines Remote-Agenten messen. Beide Agenten können zum Loopback-Markierer-Zustand gehen und dann zurücksetzen und Rückkanäle (langsamer Modus TLS oder Seitenband) verwenden, um Metrik auszutauschen. Basierend auf dieser Metrik kann die nächste Sendereinstellung bestimmt werden. Letztendlich kann die optimale Sendereinstellung bestimmt und für eine Folgenutzung gesichert werden.
  • Da beide Geräte an einem Link beim gleichen Referenztakt (z. B. ref clk) laufen können, können Elastizitätspuffer ausgelassen werden (jegliche elastischen Puffer können umgangen oder als Driftpuffer mit der niedrigstmöglichen Latenzzeit verwendet werden). Jedoch können Phasenanpassungs- oder Driftpuffer auf jeder Bahn verwendet werden, um den entsprechenden Empfänger-Bitstrom von der Remote-Takt-Domäne zur lokalen Takt-Domäne zu übertragen. Die Latenzzeit der Driftpuffer kann ausreichend sein, um die Summe der Drift von allen Quellen in der elektrischen Spezifikation (z. B. Spannung, Temperatur, der restliche SSC , der durch Referenztakt-Routing-Fehlanpassungen eingeführt wird, und so weiter) zu behandeln, kann aber so klein wie möglich sein, um Transportverzögerung zu reduzieren. Wenn der Driftpuffer zu flach ist, können Abweichungsfehler resultieren und sich als eine Serie von CRC-Fehlern manifestieren. Daher kann bei einigen Implementierungen ein Driftalarm bereitgestellt werden, der ein Zurücksetzen der physikalischen Schicht initiieren kann, bevor ein tatsächlicher Driftfehler auftritt, neben anderen Beispielen.
  • Einige HPI-Implementierungen können die zwei Seiten unterstützen, die bei einer gleichen nominalen Referenztaktfrequenz laufen, aber mit einer ppm-Differenz. In diesem Fall können Frequenzanpassungs- (oder Elastizitäts-) Puffer erforderlich sein und können während eines ausgedehnten BSL-Fensters oder während spezieller Sequenzen neu angepasst werden, die periodisch auftreten würden, neben anderen Beispielen.
  • Der Betrieb der logischen HPI-PHY-Schicht kann von den darunterliegenden Übertragungsmedien unabhängig sein, vorausgesetzt, dass die Latenzzeit nicht in Latenzzeit-Fixierfehlern oder Timeouts an der Linkschicht resultiert, neben anderen Überlegungen.
  • Externe Schnittstellen können in der HPI bereitgestellt werden, um bei der Verwaltung der physikalischen Schicht zu unterstützen. Zum Beispiel können externe Signale (von Pins, Sicherungen, anderen Schichten), Zeitgeber, Steuerungs- und Statusregister bereitgestellt werden. Die Eingangssignale können sich zu irgendeinem Zeitpunkt relativ zum PHY-Zustand ändern, sind aber von der physikalischen Schicht an speziellen Punkten in einem entsprechenden Zustand zu beachten. Beispielsweise kann ein sich änderndes Synchronisiersignal (wie nachfolgend eingeführt) empfangen werden, aber keine Auswirkung haben, nachdem der Link in einen Senden-Link-Zustand eingetreten, ist neben anderen Beispielen. In ähnlicher Weise können Befehlsregisterwerte durch Entitäten der physikalischen Schicht nur zu speziellen Zeitpunkten beachtet werden. Zum Beispiel kann die physikalische Schicht-Logik eine Momentaufnahme des Wertes vornehmen und ihn bei nachfolgenden Operationen verwenden. Daher können bei einigen Implementierungen Updates zu Befehlsregistern mit einem begrenzten Teilsatz von speziellen Zeiträumen (z. B. in einem Senden-Link-Zustand oder beim Halten in Reset-Kalibrierung, im Senden-Link-Zustand mit langsamem Modus) verbunden sein, um ein anormales Verhalten zu vermeiden.
  • Da Statuswerte Hardwareänderungen nachverfolgen, können die gelesenen Werte davon abhängen, wann sie gelesen werden. Jedoch können einige Statuswerte wie Linkzuordnung, Latenzzeit, Geschwindigkeit usw., sich nach der Initialisierung nicht ändern. Zum Beispiel ist eine Neuinitialisierung (oder ein Niedrigenergie-Link-Zustand- (LPLS) oder L1-Zustand-Ausstieg) die einzige Sache, die diese zur Änderung veranlassen können (z. B. kann ein schwerer Bahnfehler in einer TLS nicht in Rekonfiguration des Links resultieren, bis die Neuinitialisierung ausgelöst wird, neben anderen Beispielen).
  • Schnittstellensignale können Signale einschließen, die sich extern zur physikalischen Schicht befinden, aber deren Verhalten beeinflussen. Solche Schnittstellensignale können als Beispiele Codier- und Taktsignale einschließen. Schnittstellensignale können designspezifisch sein. Diese Signale können einen Eingang oder Ausgang darstellen. Einige Schnittstellensignale wie Semaphoren und mit Präfix EO können neben anderen Beispielen einmal pro Assertionsflanke aktiv sein, d. h., sie können deassertiert sein und dann wieder reassertiert werden, um erneut wirksam zu sein, neben anderen Beispielen. Zum Beispiel schließt die Tabelle 1 eine beispielhafte Liste von beispielhaften Funktionen ein: TABELLE 1
    Funktion
    Eingang Pin-Reset (auch als Warmstart bekannt)
    Eingang Pin-Reset (auch als Kaltstart bekannt)
    Eingang In-Band-Resetimpuls; bewirkt, dass Semaphor gesetzt wird; Semaphor wird gelöscht, wenn In-Band-Reset auftritt
    Eingang ermöglicht Niedrigenergiezustände
    Eingang Loopback-Parameter; angewandt für Loopback-Muster
    Eingang, um in PWLTS einzutreten
    Eingang, um PWLTS zu verlassen
    Eingang, um in LPLS einzutreten
    Eingang, um LPLS zu verlassen
    Eingang vom inaktiven Ausstiegerkennen (auch bekannt als Squelch Break)
    Eingang aktiviert die Verwendung von CPhyInitBegin
    Eingang von lokaler oder planetarischer Ausrichtung für den Sender, um Initialisierung zu verlassen
    Ausgang wenn Remote-Agent NAKs LPLS-Anfrage
    Ausgang, wenn Agent in LPLS eintritt
    Ausgang zur Linkschicht, um nicht wieder versuchende Flits zu erzwingen
    Ausgang zur Linkschicht, um NULL-Flits zu erzwingen
    Ausgang, wenn Sender im Partialbreite-Link-Sendezustand (PWLTS) ist
    Ausgang, wenn Empfänger im PWLTS ist
  • CSR-Zeitgeber-Standardwerte können paarweise bereitgestellt sein - einer für den langsamen Modus und einer für die Betriebsgeschwindigkeit. In einigen Fällen deaktiviert der Wert 0 den Zeitgeber (d. h., Timeout tritt niemals auf). Zeitgeber können diejenigen einschließen, die in Tabelle 2 unten gezeigt sind. Primäre Zeitgeber können verwendet werden, um erwartete Aktionen in einem Zustand zu timen. Sekundäre Zeitgeber werden für das Abbrechen von Initialisierungen verwendet, die nicht fortschreiten, oder um Fortschrittszustandsübergänge in einem ATE-Modus zu präzisen Zeiten durchzuführen. In einigen Fällen können sekundäre Zeitgeber viel größer sein als die primären Zeitgeber in einem Zustand. Exponentielle Zeitgebersätze können mit Suffix exp versehen sein und der Zeitgeberwert ist 2 potenziert mit dem Feldwert. Bei linearen Zeitgebern ist der Zeitgeberwert der Feldwert. Jeder Zeitgeber könnte unterschiedliche Feinheiten verwenden. Zusätzlich können sich einige Zeitgeber im Power-Management-Abschnitt in einem Satz genannt Timing-Profil befinden. Diese können mit einem Zeitdiagramm des gleichen Namens verbunden sein. TABELLE 2
    Zeitgeber
    Tabelle Tpriexp Set
    Residenz zurücksetzen, um EIEOS anzusteuern
    Empfängerkalibrierungsmindestzeit; für gestaffeltes Sender aus
    Senderkalibrierungsmindestzeit; für gestaffelt ein
    Tsecexp Set
    Getimte Empfängerkalibrierung
    Getimte Senderkalibrierung
    Squelch-Ausstiegerkennen/-entprellen
    DetectAtRx-Überhang für Handshake
    Adapt+B itsperre/Bytesperre/Deskew
    Konfigurieren von Linkbreiten
    Warten auf planetarisch ausgerichtete saubere Flit-Begrenzung
    Re-Bytesperre/Deskew
    Tdebugexp Set
    Für Hot-Plugging; Nicht-O-Wert bez. Debughängen
    TBLSentry-Satz
    BLS-Einstiegsverzögerung - fein
    BLS-Einstiegsverzögerung - grob
    TBLS-Satz
    BLS-Dauer für den Sender
    BLS-Dauer für den Empfänger
    BLS sauberes Flit-Intervall für den Sender
    TBLS sauberes Flit-Intervall für den Empfänger
  • Befehls- und Steuerregister können bereitgestellt werden. Steuerregister können eine späte Aktion sein und können in einigen Fällen von Software gelesen oder geschrieben werden. Werte einer späten Aktion können kontinuierlich im Reset wirksam werden (z. B. durchgehen vom Software zugewandten zum Hardware zugewandten Abschnitt). Steuerungssemaphoren (mit Präfix CP) sind RW1S und können von Hardware gelöscht werden. Steuerregister können verwendet werden, um irgendwelche der hier beschriebenen Elemente auszuführen. Sie können veränderbar und durch Hardware, Software, Firmware oder eine Kombination davon zugänglich sein.
  • Statusregister können bereitgestellt werden, um Hardwareänderungen (geschrieben und von Hardware verwendet) nachzuverfolgen und können nur lesend sein (aber Debug-Software kann auch in der Lage sein, in sie zu schreiben). Solche Register können die Interoperabilität nicht beeinträchtigen und können normalerweise mit vielen privaten Statusregistern ergänzt werden. Status-Semaphoren (mit Präfix SP) können mandatiert sein, da sie von Software gelöscht werden können, um die Aktionen zu wiederholen, die den Status gesetzt haben. Standard bedeutet, dass anfängliche (bei Reset) Werte als ein Teilsatz dieser mit der Initialisierung in Zusammenhang stehenden Status-Bits bereitgestellt werden können. Bei einem Initialisierungsabbruch kann dieses Register in eine Speicherstruktur kopiert werden.
  • Toolbox-Register können bereitgestellt werden. Zum Beispiel können Prüfbarkeits-Toolbox-Register in der physikalischen Schicht Mustererzeugung, Musterüberprüfung und Loopback-Kontrollmechanismen bereitstellen. Übergeordnete Anwendungen können von diesen Registern zusammen mit elektrischen Parametern Gebrauch machen, um Spielräume zu bestimmen. Beispielsweise kann eine in der Kopplungsstruktur integrierte Prüfung diese Toolbox verwenden, um Spielräume zu bestimmen. Für die Anpassung des Senders können diese Register in Verbindung mit den speziellen Registern verwendet werden, die in vorhergehenden Abschnitten beschrieben sind, neben anderen Beispielen.
  • Bei einigen Implementierungen unterstützt die HPI Zuverlässigkeits-, Verfügbarkeits- und Wartungsfreundlichkeits- (RAS) -Fähigkeiten unter Verwendung der physikalischen Schicht. Bei einer Ausführungsform unterstützt die HPI Hot-Plug und -Remove mit einer oder mehreren Schichten, die Software einschließen können. Hot-Remove kann das Stilllegen des Links einschließen und ein Initialisierungsbeginn-Zustand/-Signal kann für den Agenten, der entfernt wird, gelöscht werden. Ein Remote-Agent (d. h., derjenige, der nicht entfernt wird (z. B. der Host-Agent)) kann auf eine langsame Geschwindigkeit gesetzt werden und sein Initialisierungssignal kann auch gelöscht werden. Ein In-Band-Reset (z. B. durch BLS) kann beide Agenten veranlassen, in einem Reset-Zustand wie einem Kalibrier-Reset-Zustand (CRS) zu warten; und der zu entfernende Agent kann entfernt werden (oder kann im adressierten Pin-Reset gehalten, heruntergefahren werden), neben anderen Beispielen und Merkmalen. In der Tat können einige der vorstehend genannten Ereignisse ausgelassen werden und zusätzliche Ereignisse können hinzugefügt werden.
  • Hot-Add kann einschließen, dass die Initialisierungsgeschwindigkeit standardmäßig langsam ist, und ein Initialisierungssignal kann bei dem hinzuzufügenden Agenten gesetzt werden. Software kann die Geschwindigkeit auf langsam setzen und das Initialisierungssignal beim Remote-Agenten löschen. Der Link kann im langsamen Modus aufkommen und Software kann eine Betriebsgeschwindigkeit bestimmen. In einigen Fällen wird keine PLL-Neusperre eines Remote an diesem Punkt ausgeführt. Betriebsgeschwindigkeit kann bei beiden Agenten gesetzt werden und eine Aktivierung kann für eine Anpassung gesetzt werden (wenn nicht zuvor erfolgt). Die Initialisierungsbeginnanzeige kann bei beiden Agenten gelöscht werden und ein In-Band-BSL-Reset kann beide Agenten veranlassen, in CRS zu warten. Software kann einen Warmstart (z. B. ein adressierter oder selbst zurückgesetzter) von einem Agenten (der hinzugefügt werden soll) assertieren, was einen PLL-veranlassen kann, erneut zu sperren. Software kann auch das Initialisierungsbeginn-Signal durch jede bekannte Logik setzen und weiter bei Remote setzen (und ihn deshalb zum Receiver Detect State (RDS) fortschreiten lassen). Software kann einen Warmstart des hinzuzufügenden Agenten deassertieren (ihn deshalb zu RDS fortschreiten lassen). Der Link kann dann bei Betriebsgeschwindigkeit zu einem Senden-Link-Zustand (TLS) initialisieren (oder zu Loopback, wenn das Anpassungssignal gesetzt ist), neben anderen Beispielen. In der Tat können einige der vorstehend genannten Ereignisse ausgelassen werden und zusätzliche Ereignisse können hinzugefügt werden.
  • Wiederherstellung der Datenbahn bei Ausfall kann unterstützt werden. Ein Link in der HPI kann bei einer Ausführungsform gegen einen schweren Fehler auf einer einzelnen Bahn durch Selbstkonfigurieren auf weniger als die volle Breite (z. B. weniger als die Hälfte der vollen Breite) beständig sein, was die fehlerhafte Bahn dadurch ausschließen kann. Als ein Beispiel kann die Konfiguration durch die Link-Zustandsmaschine erfolgen und unbenutzte Bahnen können im Konfigurationszustand abgeschaltet werden. Als Resultat kann der Flit neben anderen Beispielen mit einer engeren Breite gesendet werden.
  • Bei einigen HPI-Implementierungen kann Bahn-Umkehrung bei einigen Links unterstützt werden. Bahn-Umkehrung kann zum Beispiel auf die Bahnen 0/1/2... eines Senders verweisen, die mit den Bahnen n/n-1/n-2... eines Empfängers verbunden sind (z. B. kann n 19 oder 7 gleichen usw.). Bahn-Umkehrung kann beim Empfänger wie in einem Feld eines TS-Headers bestimmt erkannt werden. Der Empfänger kann die Bahn-Umkehrung durch den Beginn in einem Abfragezustand unter Verwendung der physikalischen Bahn n... 0 für die logische Bahn 0..n behandeln. Deshalb können Verweise auf eine Bahn auf eine logische Bahnnummer verweisen. Deshalb können Platinenentwickler effektiver das physikalische oder elektrische Design entwerfen und die HPI kann mit virtuellen Bahnzuweisungen wie hier beschrieben arbeiten. Des Weiteren kann bei einer Ausführungsform die Polarität invertiert werden (d. h., wenn ein differenzieller Sender +/- mit Empfänger -/+ verbunden ist. Polarität kann auch bei einem Empfänger von einem oder mehreren TS-Header-Feldern erkannt und bei einer Ausführungsform im Abfragezustand behandelt werden.
  • Unter Bezugnahme auf 10 ist eine Ausführungsform eines Blockdiagramms für ein Computersystem dargestellt, das einen Mehrkernprozessor einschließt. Der Prozessor 1000 schließt jeden Prozessor oder jedes Verarbeitungsgerät wie einen Mikroprozessor, einen integrierten Prozessor, einen Digitalsignal-Prozessor (DSP), einen Netzwerkprozessor, einen Handheld-Prozessor, einen Anwendungsprozessor, einen Koprozessor, ein System auf einem Chip (SOC) oder anderes Gerät ein, um Code auszuführen. Der Prozessor 1000 schließt bei einer Ausführungsform wenigstens zwei Kerne ein - Kern 1001 und 1002, die asymmetrische Kerne oder symmetrische Kerne (die veranschaulichte Ausführungsform) einschließen können. Jedoch kann der Prozessor 1000 jegliche Anzahl von Verarbeitungselementen einschließen, die symmetrisch oder asymmetrisch sein können.
  • Bei einer Ausführungsform verweist ein Verarbeitungselement auf Hardware oder Logik, um einen Software-Thread zu unterstützen. Beispiele von Hardwareverarbeitungselementen schließen ein: eine Thread-Einheit, einen Thread-Slot, einen Thread, eine Prozess-Einheit, einen Kontext, eine Kontext-Einheit, einen logischen Prozessor, einen Hardware-Thread, einen Kern und/oder jedes andere Element, das einen Zustand für einen Prozessor halten kann, wie z. B. einen Ausführungszustand oder Architekturzustand. Mit anderen Worten bezieht sich ein Verarbeitungselement bei einer Ausführungsform auf jede Hardware, die unabhängig mit Code verbunden sein kann, wie z. B. ein Software-Thread, Betriebssystem, eine Anwendung oder ein anderer Code. Ein physikalischer Prozessor (oder Prozessor-Sockel) bezieht sich typischerweise auf eine integrierte Schaltung, die potenziell jegliche Anzahl anderer Verarbeitungselemente einschließt, wie z. B. Kerne oder Hardware-Threads.
  • Ein Kern bezieht sich oft auf Logik in einer integrierten Schaltung, die fähig ist, einen unabhängigen Architekturzustand aufrechtzuerhalten, wobei jeder unabhängig aufrechterhaltene Architekturzustand mit mindestens einigen dedizierten Ausführungsressourcen verbunden ist. Im Gegensatz zu Kernen bezieht sich ein Hardware-Thread typischerweise auf jegliche Logik, die sich auf einer integrierten Schaltung befindet, die einen unabhängigen Architekturzustand aufrechterhalten kann, wobei die unabhängig aufrechterhaltenen Architekturzustände Zugang zu Ausführungsressourcen gemeinsam benutzen. Es ist ersichtlich, dass die Linie zwischen der Nomenklatur eines Hardware-Threads und Kerns überlappt, wenn bestimmte Ressourcen gemeinsam benutzt werden und andere einem Architekturzustand fest zugeordnet sind. Dennoch werden ein Kern und ein Hardware-Thread oftmals von einem Betriebssystem als individuelle logische Prozessoren angesehen, wobei das Betriebssystem Operationen auf jedem logischen Prozessor individuell einplanen kann.
  • Der physikalische Prozessor 1000, wie in 10 veranschaulicht, schließt zwei Kerne, Kern 1001 und 1002, ein. Hier werden die Kerne 1001 und 1002 als symmetrische Kerne betrachtet, d. h., als Kerne mit den gleichen Konfigurationen, funktionalen Einheiten und/oder gleicher Logik. Bei einer weiteren Ausführungsform schließt der Kern 1001 einen Out-of-Order-Prozessorkern ein, während der Kern 1002 einen In-Order-Prozessor-Kern einschließt. Die Kerne 1001 und 1002 können individuell von jeder Art von Kern, wie ein nativer Kern, ein softwareverwalteter Kern, ein Kern, der angepasst ist, um eine native Befehlssatzarchitektur (ISA) auszuführen, ein Kern, der angepasst ist, um eine übersetzte Befehlssatzarchitektur (ISA) auszuführen, ein Co-Designed Kern oder ein anderer bekannter Kern, ausgewählt werden. In einer heterogenen Kernumgebung (d. h., asymmetrische Kerne) kann eine Form der Übersetzung, wie eine binäre Übersetzung, verwendet werden, um Code auf einem oder beiden Kernen einzuplanen oder auszuführen. Um die Erörterung weiterzuführen, werden die im Kern 1001 veranschaulichten funktionalen Einheiten nachfolgend in weiteren Details beschrieben, da die Einheiten im Kern 1002 in der dargestellten Ausführungsform in ähnlicher Weise arbeiten.
  • Wie dargestellt schließt Kern 1001 zwei Hardwarethreads 1001a und 1001b ein, die auch als Hardwarethread-Slots 1001a und 1001b bezeichnet werden können. Daher sehen Software-Entitäten, wie z. B. ein Betriebssystem, den Prozessor 1000 bei einer Ausführungsform potenziell als vier getrennte Prozessoren an, d. h. vier logische Prozessoren oder Verarbeitungselemente, die vier Software-Threads gleichzeitig ausführen können. Wie vorstehend daraufhingewiesen, ist ein erster Thread mit den Architekturzustandsregistern 1001a verbunden, ein zweiter Thread ist mit den Architekturzustandsregistern 1001b verbunden, ein dritter Thread ist mit den Architekturzustandsregistern 1002a verbunden und ein vierter Thread ist mit den Architekturzustandsregistern 1002b verbunden. Hier kann jedes der Architekturzustandsregister (1001a, 1001b, 1002a und 1002b) als Verarbeitungselemente, Thread-Slots oder Thread-Einheiten wie oben beschrieben bezeichnet werden. Wie veranschaulicht, sind die Architekturzustandsregister 1001a in den Architekturzustandsregistern 1001b wiederholt, sodass individuelle Architekturzustände/- kontexte für den logischen Prozessor 1001a und den logischen Prozessor 1001b gespeichert sein können. In Kern 1001 können weitere kleinere Ressourcen, wie z. B. Befehlszeiger und Umbenennungslogik im Zuordner- und Umbenennungsblock 1030, ebenfalls für die Threads 1001a und 1001b wiederholt werden. Einige Ressourcen, wie z. B. Neuordnungspuffer in Neuordnungs-/Rückordnungseinheit 1035, ILTB 1020, Lade-/Speicherpuffern und Warteschlangen, können durch Partitionierung gemeinsam benutzt werden. Weitere Ressourcen, wie z. B. interne Universalregister, Seitentabellen-Basisregister, untergeordneter Daten-Cache und Daten-TLB 1015, Ausführungseinheit(en) 1040 und Teile von Out-of-Order-Einheit 1035 werden potenziell vollständig gemeinsam benutzt.
  • Der Prozessor 1000 schließt oftmals weitere Ressourcen, die vollständig gemeinsam benutzt werden können, durch Partitionierung gemeinsam benutzt werden können oder durch Verarbeitungselemente/zu Verarbeitungselementen fest zugeordnet sein können. In 10 ist eine Ausführungsform eines rein beispielhaften Prozessors mit veranschaulichenden logischen Einheiten/Ressourcen eines Prozessor veranschaulicht. Es ist zu beachten, dass ein Prozessor jegliche dieser funktionalen Einheiten einschließen oder auslassen kann, sowie jegliche andere bekannte funktionale Einheiten, Logik oder Firmware, die nicht dargestellt sind, einschließen kann. Wie veranschaulicht schließt Kern 1001 einen vereinfachten, repräsentativen Out-of-Order-(OOO) -Prozessorkern ein. Aber bei unterschiedlichen Ausführungsformen kann ein In-Order-Prozessor verwendet sein. Der OOO-Kern schließt einen Zweigzielpuffer 1020 ein, um Zweige vorherzusagen, die ausgeführt/genommen werden sollen, und einen Befehlsübersetzungspuffer (I-TLB) 1020, um Adressübersetzungseinträge für Befehle zu speichern.
  • Der Kern 1001 schließt weiter das Decodierungsmodul 1025 ein, das mit Abrufeinheit 1020 gekoppelt ist, um abgerufene Elemente zu decodieren. Die Abruflogik schließt bei einer Ausführungsform individuelle Sequenzer ein, die mit den Thread-Slots 1001a, 1001b entsprechend verbunden sind. Gewöhnlich ist der Kern 1001 mit einer ersten ISA verbunden, die Befehle spezifiziert/definiert, die bei Prozessor 1000 ausführbar sind. Häufig schließen Maschinenbefehle, die Teil der ersten ISA sind, einen Teil des Befehls (der als ein Befehlscode bezeichnet wird) ein, der einen durchzuführenden Befehl oder eine Operation referenziert/spezifiziert. Die Decodierlogik 1025 schließt Schaltungen ein, die diese Befehle von ihren Befehlscodes erkennen und die decodierten Befehle in die Pipeline zur Verarbeitung weitergeben, wie definiert durch die erste ISA. Beispielsweise können wie nachfolgend ausführlicher beschrieben die Decoder 1025 bei einer Ausführungsform Logik einschließen, die konzipiert oder angepasst ist, um spezielle Befehle, wie einen Transaktionsbefehl zu erkennen. Infolge des Erkennens durch Decoder 1025 unternimmt die Architektur oder der Kern 1001 spezielle, vordefinierte Aktionen, um Tasks auszuführen, die mit dem entsprechenden Befehl verbunden sind. Entscheidend ist dabei, dass einige der hier beschriebenen Tasks, Blöcke, Operationen und Verfahren als Reaktion auf einzelne oder mehrere Befehle ausgeführt werden können, von denen einige neue oder alte Befehle sein können. Es ist zu beachten, dass die Decoder 1026 bei einer Ausführungsform die gleiche ISA (oder einen Teilsatz davon) erkennen. Alternativ erkennen in einer heterogenen Kernumgebung, die Decoder 1026 eine zweite ISA (entweder einen Teilsatz der ersten ISA oder eine unterschiedliche ISA).
  • Bei einem Beispiel schließt der Zuordner- und Umbenennerblock 1030 einen Zuordner ein, um Ressourcen wie Registerdateien zu reservieren und Befehlsverarbeitungsergebnisse zu speichern. Die Threads 1001a und 1001b sind jedoch potenziell zu einer Out-of-Order-Ausführung in der Lage, wobei der Zuordner- und Umbenennerblock 1030 ebenfalls weitere Ressourcen, wie z. B. Neuordnungspuffer, reserviert, um Befehlsergebnisse nachzuverfolgen. Die Einheit 1030 kann ebenfalls einen Registerumbenenner einschließen, um Programm-/Befehlsreferenzregister auf andere Register innerhalb von Prozessor 1000 umzubenennen. Die Neuordnungs-/Rückordnungseinheit 1035 schließt Komponenten, wie z. B. die vorstehend genannten Neuordnungspuffer, Lade-Puffer und Speicher-Puffer ein, um Out-of-Order-Ausführung und spätere In-Order-Rückordnung Out-of-Order ausgeführter Befehle zu unterstützen.
  • Der Scheduler- und Ausführungseinheit(en)block 1040 schließt bei einer Ausführungsform eine Scheduler-Einheit ein, um Befehle/Operationen bei Ausführungseinheiten einzuplanen. Beispielsweise wird ein Gleitkommabefehl auf einem Port einer Ausführungseinheit eingeplant, die eine verfügbare Gleitkomma-Ausführungseinheit aufweist. Mit den Ausführungseinheiten verbundene Registerdateien sind ebenfalls eingeschlossen, um Verarbeitungsergebnisse von Informationsbefehlen zu speichern. Beispielhafte Ausführungseinheiten schließen eine Gleitkomma-Ausführungseinheit, eine Ganzzahl-Ausführungseinheit, eine Sprung-Ausführungseinheit, eine Lade-Ausführungseinheit, eine Speicher-Ausführungseinheit und andere bekannte Ausführungseinheiten ein.
  • Die untergeordneten Daten-Cache- und Datenübersetzungspuffer (D-TLB) 1050 sind mit der bzw. den Ausführungseinheiten 1040 gekoppelt. Der Daten-Cache soll kürzlich verwendete/betriebene Elemente, wie z. B. Datenoperanden, speichern, die potenziell in Speicher-Kohärenzzuständen gehalten werden. Der D-TLB speichert kürzliche virtuelle/lineare zu physikalischen Adressübersetzungen. Als spezifisches Beispiel kann ein Prozessor eine Seitentabellenstruktur einschließen, um physikalischen Speicher in eine Vielzahl virtueller Seiten aufzubrechen.
  • Hier benutzen die Kerne 1001 und 1002 den Zugriff auf übergeordneten oder weiter entfernten Cache wie einen Second-Level-Cache gemeinsam, der mit der chipinternen Schnittstelle 1010 verbunden ist. Es ist zu beachten, dass sich übergeordnet oder weiter entfernt auf Cache-Level bezieht, die zunehmen oder sich weiter von der bzw. den Ausführungseinheiten entfernen. Bei einer Ausführungsform ist der übergeordnete Cache ein Last-Level-Daten-Cache - letzter Cache in der Speicherhierarchie auf Prozessor 1000 - wie z. B. ein Second Level- oder Third Level-Daten-Cache. Übergeordneter Cache ist jedoch nicht dahin gehend eingeschränkt, da er mit einem Befehls-Cache verbunden sein oder diesen einschließen kann. Ein Trace-Cache - ein Typ eines Befehls-Caches - kann stattdessen hinter Decoder 1025 gekoppelt sein, um kürzlich decodierte Traces zu speichern. Hier verweist ein Befehl potenziell auf einen Makrobefehl (d. h., einen nicht privilegierten Befehl, der durch die Decoder erkannt wird), der in eine Anzahl von Mikrobefehlen (Mikrooperationen) decodieren kann.
  • In der dargestellten Konfiguration schließt der Prozessor 1000 auch das Schnittstellenmodul auf dem Chip 1010 ein. Historisch wurde ein Memory-Controller, der nachfolgend ausführlicher beschrieben wird, in einem Computersystem eingeschlossen, das sich extern von Prozessor 1000 befindet. In diesem Szenarium kommuniziert die chipinterne Schnittstelle 101 mit Geräten, die sich außerhalb von Prozessor 1000 befinden, wie der Systemspeicher 1075, ein Chipsatz (der häufig einen Memory-Controller-Hub einschließt, um mit Speicher 1075 zu verbinden, und einen I/O-Controller-Hub, um Peripheriegeräte zu verbinden), ein Memory-Controller-Hub, eine Northbridge oder eine andere integrierte Schaltung. Und in diesem Szenarium kann der Bus 1005 jede bekannte Kopplungsstruktur einschließen, wie ein Mehrpunktverbindungsbus, eine Punkt-zu-Punkt-Kopplungsstruktur, eine serielle Kopplungsstruktur, ein Parallelbus, ein kohärenter (z. B. cachekohärenter) Bus, eine Schichtenprotokoll-Architektur, ein differenzieller Bus und ein GTL-Bus.
  • Der Speicher 1075 kann Prozessor 1000 fest zugeordnet sein oder mit anderen Geräten in einem System gemeinsam benutzt werden. Herkömmliche Beispiele von Typen von Speicher 1075 schließen DRAM, DRAM, Permanentspeicher (NV-Speicher) und andere bekannte Speichergeräte ein. Zu beachten ist, dass das Gerät 1080 einen Grafikbeschleuniger, Prozessor oder eine Karte, die mit einem Memory-Controller-Hub gekoppelt ist, Datenspeicher, der mit einem I/O-Controller-Hub gekoppelt ist, einen drahtlosen Transceiver, ein Flash-Speicher-Gerät, einen Audiocontroller, einen Netzwerk-Controller oder ein anderes bekanntes Gerät einschließen kann.
  • Während mehr Logik und Bauelemente auf einer einzelnen Chiplage wie einem SOC integriert werden können, kann jedes dieser Bauelemente bei Prozessor 1000 eingebunden sein. Beispielsweise befindet sich bei einer Ausführungsform ein Memory-Controller-Hub auf dem gleichen Paket und/oder der gleichen Chiplage mit dem Prozessor 1000. Hier schließt ein Teil des Kerns (ein Teil auf dem Kern) 1010 einen oder mehrere Controller ein, um mit anderen Geräten wie Speicher 1075 oder einer Grafikbaugruppe 1080 zu verbinden. Die Konfiguration ,die eine Kopplungsstruktur und Controller einschließt, um mit solchen Geräten zu verbinden, wird häufig als On-Core- (oder Nichtkern) -Konfiguration bezeichnet. Als ein Beispiel schließt die chipinterne Schnittstelle 1010 eine Ring-Kopplungsstruktur für die chipinterne Kommunikation und einen seriellen Hochgeschwindigkeits-Punkt-zu-Punkt-Link 1005 für chipexterne Kommunikation ein. Dennoch können in der SOC-Umgebung noch mehr Geräte wie die Netzwerkschnittstelle, Koprozessoren, Speicher 1075, Graphikprozessor 1080 und jede andere bekannte ComputerGeräte/-Schnittstelle auf einer einzelnen Chiplage oder integrierten Schaltung integriert sein, um einen kleinen Formfaktor mit hoher Funktionalität und niedrigem Energieverbrauch bereitzustellen.
  • Bei einer Ausführungsform ist der Prozessor 1000 dazu fähig, einen Compiler, Optimierung, und/oder Übersetzercode 1077 auszuführen, um den Anwendungscode 1076 zu kompilieren, zu übersetzen, und/oder zu optimieren, um die hier beschriebenen Vorrichtungen und Verfahren zu unterstützen oder damit zu verbinden. Ein Compiler schließt häufig ein Programm oder Satz von Programmen ein, um Ausgangstext/-code in den Zieltext/- code zu übersetzen. Gewöhnlich erfolgt die Kompilierung des Programm-/Anwendungscodes mit einem Compiler in mehreren Phasen und Durchgängen, um Hochprogrammiersprachencode in niedrigen Maschinen- oder Assemblercode umzuwandeln. Dennoch können immer noch Einzeldurchlauf-Compiler für eine einfache Kompilierung verwendet werden. Ein Compiler kann jegliche bekannten Kompilierungstechniken verwenden und jegliche bekannten Compiler-Operationen, wie lexikalische Analyse, Vorverarbeitung, Parsen, semantische Analyse, Codeerzeugung, Codeumsetzung und Codeoptimierung, ausführen.
  • Größere Compiler schließen häufig mehrere Phasen ein, aber am häufigsten sind diese Phasen innerhalb von zwei allgemeinen Phasen eingeschlossen: (1) ein Front-End, d. h., generell dort, wo syntaktische Verarbeitung, semantische Verarbeitung und einige Umwandlung/Optimierung erfolgen können und (2) ein Back-End, d. h., generell dort, wo Analyse, Umwandlungen, Optimierungen und Codeerzeugung erfolgen können. Einige Compiler verweisen auf eine Mitte, was die Verwischung der Abgrenzung zwischen einem Front-End und einem Backend eines Compilers veranschaulicht. Als Resultat kann die Bezugnahme auf Einführung, Verbindung, Generierung oder eine andere Operation eines Compilers in irgendeiner der oben genannten Phasen oder Durchgängen sowie irgendwelchen anderen bekannten Phasen oder Durchgängen eines Compilers erfolgen. Als ein veranschaulichendes Beispiel fügt ein Compiler potenziell Operationen, Aufrufe, Funktionen usw. in einer oder mehreren Phasen des Kompilierens, wie das Einfügen von Aufrufen/Operationen in einer Front-End-Phase des Kompilierens und dann die Umwandlung der Aufrufe/Operationen in Code einer niedrigeren Ebene während einer Umwandlungsphase ein. Zu beachten ist, dass während des dynamischen Kompilierens Compiler-Code oder dynamischer Optimierungscode solche Operationen/Aufrufe einfügen sowie den Code für die Ausführung während der Laufzeit optimieren kann. Als ein spezielles veranschaulichendes Beispiel kann Binärcode (bereits kompilierter Code) dynamisch während der Laufzeit optimiert werden. Hier kann der Programmcode den dynamischen Optimierungscode, den Binärcode oder eine Kombination davon einschließen.
  • Ähnlich einem Compiler übersetzt ein Übersetzer wie ein Binärübersetzer Code entweder statisch oder dynamisch, um Code zu optimieren und/oder zu übersetzen. Deshalb kann die Bezugnahme auf Ausführung von Code, Anwendungscode, Programmcode oder auf eine andere Softwareumgebung verweisen auf: (1) die Ausführung eines Compiler-Programms bzw. von Compiler-Programmen, Optimierungscodeoptimierer oder Übersetzer entweder dynamisch oder statisch, um Programmcode zu kompilieren, um Softwarestrukturen aufrechtzuerhalten, um andere Operationen auszuführen, um Code zu optimieren oder Code zu übersetzen; (2) die Ausführung des Hauptprogrammcodes einschließlich Operationen/Aufrufe, wie Anwendungscode, der optimiert/kompiliert wurde; (3) die Ausführung von anderem Programmcode wie Bibliotheken, die mit dem Hauptprogrammcode verbunden sind, um Softwarestrukturen aufrechtzuerhalten, um andere mit Software in Zusammenhang stehende Operationen auszuführen oder Code zu optimieren; oder (4) eine Kombination davon.
  • Bezug nehmend auf 11 ist ein Blockdiagramm einer Ausführungsform eines Mehrkernprozessors gezeigt. Wie gezeigt in der Ausführungsform von 11 schließt der Prozessor 1100 mehrere Domänen ein. Speziell schließt eine Kemdomäne 1130 eine Vielzahl von Kernen 1130A-1130N ein, eine Grafikdomäne 1160 schließt eine oder mehrere Grafikengines ein, die eine Medienengine 1165 und eine Systemagent-Domäne 1110 aufweisen.
  • Bei verschiedenen Ausführungsformen behandelt die Systemagent-Domäne 1110 Energiesteuerungsereignisse und Power-Management, sodass indivduelle Einheiten der Domänen 1130 und 1160 (z. B. Kerne und/oder Grafikengines) unabhängig voneinander steuerbar sind, sodass sie dynamisch bei einem geeigneten Energiemodus/-level (z. B. aktiv, turbo, Schlaf, Ruhezustand, Tiefschlaf oder ein anderer erweiterter Zustand, der einem Konfigurations- und Energieverwaltungsschnittstellen-Zustand ähnelt) angesichts der Aktivität (oder Inaktivität) arbeiten, die in der gegebenen Einheit auftreten. Jede der Domänen 1130 und 1160 kann bei unterschiedlicher Spannung und/oder Leistung arbeiten, und des Weiteren arbeiten die individuellen Einheiten innerhalb der Domänen jeweils potenziell bei einer unabhängigen Frequenz und Spannung. Zu beachten ist, dass, obwohl nur drei Domänen gezeigt sind, der Umfang der vorliegenden Erfindung in dieser Hinsicht nicht begrenzt ist und bei anderen Ausführungsformen zusätzliche Domänen vorhanden sein können.
  • Wie gezeigt schließt jeder Kern 1130 weiter zusätzlich zu verschiedenen Ausführungseinheiten und zusätzlichen Verarbeitungselementen Low-Level-Caches ein. Hier sind die verschiedenen Kerne miteinander und mit einem gemeinsam benutzten Cache-Speicher gekoppelt, der aus einer Vielzahl von Einheiten oder Segmenten eines Last Level Cache (LLC) 1140A-1140N gebildet ist; diese LLCs schließen häufig Speicher und Cache-Controller-Funktionalität ein und werden unter den Kernen sowie potenziell auch unter der Grafikengine gemeinsam benutzt.
  • Wie gesehen koppelt eine Ring-Kopplungsstruktur 1150 die Kerne miteinander und stellt die Verbindung zwischen Kerndomäne 1130, Grafikdomäne 1160 und den Systemagent-Schaltungen 1110 über eine Vielzahl von Ring-Stopps 1152A-1152N bereit, jede bei einer Kopplung zwischen einem Kern und einem LLC-Segment. Wie ersichtlich in 11 wird die Kopplungsstruktur 1150 verwendet, um verschiedene Informationen zu transportieren, die Adressinformationen, Dateninformationen, Quittierungsinformationen und Snoop-/Ungültig-Informationen einschließen. Obwohl eine Ring-Kopplungsstruktur veranschaulicht ist, kann jede bekannte Kopplungsstruktur oder jede Fabric auf der Chiplage verwendet werden. Als ein veranschaulichendes Beispiel können einige der vorstehend erörterten Fabrics (z. B. eine andere Kopplungsstruktur auf der Chiplage, chipinterne System-Fabric (OSF), eine fortgeschrittene Mikrocontroller-Busarchitektur- (AMBA) - Kopplungsstruktur, eine mehrdimensionale Netz-Fabric oder eine andere bekannte Kopplungsstruktur-Architektur) in einer ähnlichen Art und Weise verwendet werden.
  • Wie weiter dargestellt, schließt die Systemagent-Domäne 1110 die Display-Engine 1112 ein, welche die Steuerung von und eine Schnittstelle zu einem verbundenen Display bereitstellt. Die Systemagent-Domäne 1110 kann andere Einheiten einschließen wie einen integrierten Memory-Controller 1120, der eine Schnittstelle zu einem Systemspeicher bereitstellt (z. B. ein DRAM implementiert mit mehreren DIMMs; Kohärenz-Logik 1122, um Speicher-Kohärenzoperationen auszuführen. Mehrere Schnittstellen können vorhanden sein, um die Verbindung zwischen dem Prozessor und den anderen Schaltungen zu ermöglichen. Bei einer Ausführungsform wird wenigstens eine Direct Media Interface- (DMI) 1116 - Schnittstelle sowie eine oder mehrere PCIe™-Schnittstellen 1114 bereitgestellt. Die Display-Engine und diese Schnittstellen koppeln normalerweise zu Speicher über eine PCIe™-Brücke 1118. Um Kommunikationen zwischen anderen Agenten wie zusätzliche Prozessoren oder andere Schaltungen bereitzustellen, können weiter eine oder mehrere andere Schnittstellen bereitgestellt werden.
  • Bezug nehmend auf 12, ist ein Blockdiagramm eines repräsentativen Kerns gezeigt; speziell logische Bausteine eines Back-Ends eines Kerns wie Kern 1130 von 11. Im Allgemeinen schließt die in 12 gezeigte Struktur einen Out-of-Order-Prozessor ein, der eine Frontend-Einheit 1270 aufweist, die verwendet wird, um eingehende Befehle abzuholen, verschiedene Verarbeitungen (z. B. Zwischenspeichern, Decodieren, Verzweigungsvorhersage usw.) auszuführen und Befehle/Operationen zu einer Out-of-Order-(OOO) -Engine 1280 weiterzugeben. Die OOO-Engine 1280 führt weitere Verarbeitung an decodierten Befehlen aus.
  • Speziell in der Ausführungsform von 12 schließt die Out-of-Order-Engine 1280 eine Zuordnungseinheit 1282 ein, um decodierte Befehle zu empfangen, die in Form von einem oder mehreren Mikrobefehlen oder µOps von der Frontend-Einheit 1270 vorhanden sein können, und sie zu den geeigneten Ressourcen wie Register und so weiter zuzuordnen. Dann werden die Befehle an eine Reservierungsstation 1284 bereitgestellt, die Ressourcen reserviert und sie für die Ausführung bei einer Vielzahl von Ausführungseinheiten 1286A-1286N einplant. Verschiedene Arten von Ausführungseinheiten können vorhanden sein, einschließlich u. a. beispielsweise Rechenwerke (ALUs), Lade- und Speichereinheiten, Vektorverarbeitungseinheiten (VPUs), Fließkomma-Ausführungseinheiten. Ergebnisse von diesen unterschiedlichen Ausführungseinheiten werden an einen Neuordnungspuffer (ROB) 1288 bereitgestellt, der nicht geordnete Resultate nimmt und sie zurück in die richtige Programmreihenfolge bringt.
  • Unter weiterer Bezugnahme auf 12 ist zu beachten, dass sowohl die Frontend-Einheit 1270 als auch Out-of-Order-Engine 1280 mit unterschiedlichen Ebenen einer Speicherhierarchie gekoppelt sind. Speziell gezeigt ist ein Befehlsebenen-Cache 1272, der wiederum mit einem mittleren Cache 1276 gekoppelt ist, der wiederum mit einem Last Level Cache 1295 gekoppelt ist. Bei einer Ausführungsform ist der Last Level Cache 1295 in einer chipinternen (manchmal als Nichtkern bezeichneten) Einheit 1290 implementiert. Als ein Beispiel ist Einheit 1290 dem Systemagenten 810 von 8 ähnlich. Wie oben beschrieben kommuniziert der Nichtkern 1290 mit dem Systemspeicher 1299, der in der veranschaulichten Ausführungsform über ED RAM implementiert ist. Es ist auch zu beachten, dass die verschiedenen Ausführungseinheiten 1286 innerhalb der Out-of-Order-Engine 1280 in Kommunikation mit einem Level-1-Cache 1274 sind, der auch in Kommunikation mit dem Mid-Level Cache 1276 ist. Es ist ebenfalls zu beachten, dass die zusätzlichen Kerne 1230N-2-1230N mit LLC 1295 koppeln können. Obwohl bei diesem hohen Niveau in der Ausführungsform von 12 gezeigt, ist es offensichtlich, dass verschiedene Abänderungen und zusätzliche Komponenten vorhanden sein können.
  • Unter jetziger Bezugnahme auf 13 ist ein Blockdiagramm eines beispielhaften Computersystems veranschaulicht, das mit einem Prozessor gebildet ist, der Ausführungseinheiten einschließt, um einen Befehl auszuführen, wobei eine oder mehrere der Kopplungsstrukturen ein oder mehrere Merkmale gemäß einer Ausführungsform der vorliegenden Erfindung implementieren. Das System 1300 schließt eine Komponente, wie einen Prozessor 1302 ein, um Ausführungseinheiten einzusetzen, die Logik einschließen, um Algorithmen für Prozessdaten gemäß der vorliegenden Erfindung wie in der hier beschriebenen Ausführungsform auszuführen. Das System 1300 ist repräsentativ für Verarbeitungssysteme, die auf den Mikroprozessoren PENTIUM III™, PENTIUM 4™, Xeon™, Itanium, XScale™ und/oder StrongARM™ basieren, obwohl auch andere Systeme (darunter PCs mit anderen Mikroprozessoren, Engineering-Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. Bei einer Ausführungsform führt das Beispielsystem 1300 eine Version des WINDOWS™- Betriebssystems aus, das bei der Microsoft Corporation aus Redmond, Washington erhältlich ist, obwohl andere Betriebssysteme (zum Beispiel UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen ebenfalls verwendet werden können. Somit sind die Ausführungsformen der vorliegenden Erfindung nicht auf eine bestimmte Kombination von Hardwareschaltungen und Software beschränkt.
  • Ausführungsformen sind nicht auf Computersysteme beschränkt. Alternative Ausführungsformen der vorliegenden Erfindung können in anderen Vorrichtungen, wie Handgeräten und eingebetteten Anwendungen, verwendet werden. Einige Beispiele von Handgeräten umfassen Mobiltelefone, Internetprotokoll-Geräte, Digitalkameras, persönliche digitale Assistenten (PDAs) und Handheld-PCs. Eingebettete Anwendungen können einen Mikrocontroller, einen digitalen Signalprozessor (DSP), System-on-a-Chip, Netzwerkcomputer (NetPCs), Set-Top-Boxen, Netzwerk-Hubs, Weitverkehrsnetz-Switches (WAN-Switches) oder ein beliebiges anderes System umfassen, das einen oder mehrere Befehle gemäß mindestens einer Ausführungsform ausführen kann.
  • In dieser veranschaulichten Ausführungsform umfasst der Prozessor 1302 eine oder mehrere Ausführungseinheiten 1308 zum Implementieren eines Algorithmus, der mindestens eine Anweisung ausführt. Eine Ausführungsform kann im Zusammenhang mit einem Desktop- oder Server-System mit einem einzelnen Prozessor beschrieben sein, es können aber alternative Ausführungsformen in einem Multiprozessorsystem eingeschlossen sein. Das System 1300 ist ein Beispiel einer „Hub“-Systemarchitektur. Das Computersystem 1300 schließt einen Prozessor 1302 für die Verarbeitung von Datensignalen ein. Der Prozessor 1302 schließt als ein veranschaulichendes Beispiel einen Mikroprozessor mit komplexem Befehlssatz (CISC), einen Mikroprozessor mit reduziertem Befehlssatz (RISC), einen Mikroprozessor mit sehr langem Befehlswort (VLIW), einen Prozessor mit einer Kombination von Befehlssätzen oder eine andere Prozessoreinheit ein, wie beispielsweise einen digitalen Signalprozessor. Der Prozessor 1302 ist mit einem Prozessorbus 1310 gekoppelt, der Datensignale zwischen dem Prozessor 1302 und anderen Komponenten im System 1300 überträgt. Die Elemente von System 1300 (z. B. Grafikbeschleuniger 1312, Memory-Controller-Hub (MCH) 1316, Speicher 1320, I/O-Controller-Hub (ICH) 1324, drahtloser Transceiver 1326, Flash-BIOS 1328, Netzwerkcontroller 1334, Audiocontroller 1336, serieller Erweiterungsport 1338, I/O-Controller 1340 usw.) führen ihre herkömmlichen Funktionen auf, die einem Fachmann gut bekannt sind.
  • Bei einer Ausführungsform schließt der Prozessor 1302 einen internen Level 1 (L1) Cache-Speicher 1304 ein. Abhängig von der Architektur kann der Prozessor 1302 einen einzelnen internen Cache oder mehreren Ebenen von internem Cache aufweisen. Andere Ausführungsformen umfassen eine Kombination von sowohl internen als auch externen Caches, je nach der spezifischen Implementierung und den Anforderungen. Die Registerdatei 1306 speichert verschiedene Datentypen in verschiedenen Registern, darunter Ganzzahlregister, Gleitkommaregister, Vektorregister, Banked-Register, Schattenregister, Checkpoint-Register, Statusregister und Befehlszeigerregister.
  • Die Ausführungseinheit 1308 mit der Logik für die Ausführung von Ganzzahl- und Gleitkommaoperationen befindet sich ebenfalls im Prozessor 1302. Der Prozessor 1302 schließt bei einer Ausführungsform einen Mikrocode-Festwertspeicher (ucode) zum Speichern von Mikrocode ein, der bei Ausführung Algorithmen für bestimmte Makrobefehle ausführt oder komplexe Szenarien behandelt. Hier ist der Mikrocode möglicherweise aktualisierbar, um logische Fehler/Bereinigungen für Prozessor 1302 zu behandeln. Bei einer Ausführungsform umfasst die Ausführungseinheit 1308 eine Logik zur Bearbeitung eines gepackten Befehlssatzes 1309. Durch Einschließen des gepackten Befehlssatzes 1309 in dem Befehlssatz eines Allzweckprozessors 1302, zusammen mit den verbundenen Schaltungen für die Ausführung der Befehle, können die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung der gepackten Daten in einem Allzweckprozessor 1302 ausgeführt werden. Somit werden viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt, indem die volle Busbreite eines Prozessors für die Ausführung von Operationen an gepackten Daten verwendet wird. Dies behebt möglicherweise die Notwendigkeit, kleinere Dateneinheiten über den Prozessor-Datenbus zu übertragen, um eine oder mehrere Operationen, jeweils ein Datenelement auf einmal, auszuführen.
  • Alternative Ausführungsformen einer Ausführungseinheit 1308 können auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinheiten, DSP und anderen Arten von Logikschaltungen verwendet werden. Das System 1300 schließt einen Speicher 1320 ein. Der Speicher 1320 schließt einen dynamischer Random Access Memory (DRAM), einen statischen Random Access Memory (SRAM), Flash-Memory oder ein anderes Speicherbauelement ein. Der Speicher 1320 speichert Befehle und/oder Daten, die durch Datensignale repräsentiert werden, die von Prozessor 1302 auszuführen sind.
  • Zu beachten ist, dass jegliche der oben genannten Merkmale oder Aspekte der Erfindung bei einer oder mehreren in 13 veranschaulichten Kopplungsstrukturen verwendet werden können. Beispielsweise implementiert eine nicht dargestellte Kopplungsstruktur auf der Chiplage (QDI), um interne Einheiten des Prozessors 1302 zu koppeln, einen oder mehrere Aspekte der oben beschriebenen Erfindung. Oder die Erfindung ist mit einem Prozessor-Bus 1310 (z. B. eine andere bekannte Hochleistungscomputing-Kopplungsstruktur), einem Speicherpfad mit hoher Bandbreite 1318 zu Speicher 1320, einem Punkt-zu-Punkt-Link zu Grafikbeschleuniger 1312 (z. B. ein Peripheral Component Interconnect Express- (PCIe) -konforme Fabric), einer Controller-Hub-Kopplungsstruktur 1322, einer I/O- oder einer anderen Kopplungsstruktur (z. B. USB, PCI, PCIe) verbunden, um die anderen veranschaulichten Komponenten zu koppeln. Einige Beispiele von solchen Komponenten schließen den Audiocontroller 1336, Firmware-Hub (Flash-BIOS) 1328, den drahtlosen Transceiver 1326, Datenspeicher 1324, Legacy-I/O-Controller 1310 mit Schnittstellen für Benutzereingabe und Tastatur 1342, einen seriellen Erweiterungsport 1338 wie einen Universal Serial Bus (USB) und einen Netzwerkcontroller 1334 ein. Das Datenspeichergerät 1324 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Laufwerk, ein Flash-Memory-Gerät oder ein Massenspeichergerät umfassen.
  • Bezug nehmend auf 14, ist ein Blockdiagramm eines zweiten Systems 1400 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 14 gezeigt, ist das Mehrprozessorsystem 1400 ein System mit einem Punkt-zu-Punkt-Kopplungsstruktursystem und umfasst einen ersten Prozessor 1470 und einen zweiten Prozessor 1480, die über eine Punkt-zu-Punkt-Kopplungsstruktur 1450 gekoppelt sind. Jeder der Prozessoren 1470 und 1480 kann eine Version eines Prozessors sein. Bei einer Ausführungsform sind 1452 und 1454 Teil einer seriellen, kohärenten Punkt-zu-Punkt-Kopplungsstruktur-Fabric, wie beispielsweise eine hochleistungsfähige Architektur. Als Resultat kann die Erfindung innerhalb der QPI-Architektur implementiert sein.
  • Obwohl nur zwei Prozessoren 1470, 1480 gezeigt sind, versteht es sich, dass der Umfang der vorliegenden Erfindung nicht derart beschränkt ist. Bei anderen Ausführungsformen können ein oder mehrere zusätzliche Prozessoren in einem gegebenen Prozessor vorhanden sein.
  • Die Prozessoren 1470 und 1480 sind jeweils mit integrierten Speichercontroller-Einheiten 1472 und 1482 gezeigt. Der Prozessor 1470 schließt außerdem als Teil seiner Bus-Controller-Einheiten die Punkt-zu-Punkt- (P-P) -Schnittstellen 1476 und 1478 ein; ähnlich schließt der zweite Prozessor 1480 die P-P-Schnittstellen 1486 und 1488 ein. Die Prozessoren 1470, 1480 können Informationen über eine P-P-Schnittstelle 1450 unter Verwendung der P-P-Schnittstellenschaltungen 1478, 1488 austauschen. Wie in 14 gezeigt, koppeln die IMCs 1472 und 1482 die Prozessoren an die jeweiligen Speicher, namentlich an einen Speicher 1432 und einen Speicher 1434, die Teile eines Hauptspeichers sein können, der lokal an den jeweiligen Prozessoren angeschlossen ist.
  • Die Prozessoren 1470, 1480 tauschen jeweils Daten mit einem Chipsatz 1490 über die einzelnen P-P-Schnittstellen 1452, 1454 unter Verwendung der P-P-Schnittstellenschaltungen 1476, 1494, 1486, 1498 aus. Der Chipsatz 1490 tauscht auch Informationen mit einer hochleistungsfähigen Grafikschaltung 1438 über eine Schnittstellenschaltung 1492 entlang einer hochleistungsfähigen Grafikkopplungsstruktur 1439 aus.
  • Ein gemeinsam genutzter Cache (nicht abgebildet) kann in jedem Prozessor oder außerhalb von beiden Prozessoren eingeschlossen sein, der jedoch mit den Prozessoren über eine P-P-Kopplungsstruktur derart verbunden ist, dass eine (oder beide) der lokalen Cache-Informationen der Prozessoren im gemeinsam benutzten Cache gespeichert werden können, wenn ein Prozessor in einen Energiesparmodus versetzt wird.
  • Der Chipsatz 1490 kann über die Schnittstelle 1496 mit einem ersten Bus 1416 gekoppelt sein. Bei einer Ausführungsform kann der erste Bus 1416 ein Peripheral Component Interconnect- (PCI) -Bus sein, oder ein Bus wie ein PCI Express-Bus oder ein anderer IO-Kopplungsstruktur-Bus der 3. Generation, obwohl der Umfang der vorliegenden Erfindung nicht derart beschränkt ist.
  • Wie in 14 gezeigt, sind verschiedene I/O-Geräte 1414 mit dem ersten Bus 1416 zusammen mit einer Busbrücke 1418 gekoppelt, die den ersten Bus 1416 mit einem zweiten Bus 1420 koppelt. Bei einer Ausführungsform schließt der zweite Bus 1420 einen Low Pin Count- (LPC) -Bus ein. Verschiedene Geräte sind mit dem zweiten Bus 1420 gekoppelt einschließlich beispielsweise eine Tastatur und/oder Maus 1422, Kommunikationsgeräte 1427 und eine Speichereinheit 1428 wie ein Plattenlaufwerk oder ein anderes Massenspeichergerät, das häufig Befehle/Code und Daten 1430 bei einer Ausführungsform einschließt. Des Weiteren ist ein Audio-I/O 1424 gekoppelt mit dem zweiten Bus 1420 gezeigt. Zu beachten ist, dass andere Architekturen möglich sind, bei denen die eingeschlossenen Komponenten und Kopplungsstruktur-Architekturen variieren. Ein System kann beispielsweise statt der Punkt-zu-Punkt-Architektur von 14 einen Multidrop-Bus oder eine andere solche Architektur implementieren.
  • Unter jetziger Bezugnahme auf 15 ist eine Ausführungsform eines System on Chip- (SOC) -Designs gemäß den Erfindungen dargestellt. Als ein spezifisches veranschaulichendes Beispiel ist SOC 1500 im Teilnehmerendgerät (UE) eingeschlossen. Bei einer Ausführungsform bezieht sich UE auf jedes Gerät, das von einem Endbenutzer für die Kommunikation verwendet wird, wie zum Beispiel ein Handheld-Telefon, Smartphone, Tablet, ultraflaches Notebook, Notebook mit Breitbandadapter oder jedes andere ähnliche Kommunikationsgerät. Häufig verbindet sich ein UE mit einer Basisstation oder einem Knoten, was der Natur nach möglicherweise einer Mobilstation (MS) in einem GSM-Netzwerk entspricht.
  • Hier schließt SOC 1500 2 Kerne ein - 1506 und 1507. Ähnlich der obigen Beschreibung können die Kerne 1506 und 1507 einer Befehlssatzarchitektur wie zum Beispiel einem auf der Intel® Architecture Core™ basierenden Prozessor, einem Advanced Micro Devices, Inc.- (AMD) -Prozessor, einem MIPS-basierenden Prozessor oder einem ARMbasierenden Prozessordesign oder einem Kunden davon sowie deren Lizenznehmer oder Anwender entsprechen. Die Kerne 1506 und 1507 sind mit der Cache-Steuerung 1508 gekoppelt, die mit Busschnittstelleneinheit 1509 und L2-Cache 1511 verbunden ist, um mit anderen Teilen des Systems 1500 zu kommunizieren. Die Kopplungsstruktur 1510 schließt eine chipinterne Kopplungsstruktur wie eine IOSF, AMBA oder eine andere oben besprochene Kopplungsstruktur ein, die möglicherweise einen oder mehrere der hier beschriebenen Aspekte implementiert.
  • Die Kopplungsstruktur 1510 stellt Kommunikationskanäle zu anderen Komponenten wie einem Subscriber Identity Module (SIM) 1530 als Schnittstelle zu einer SIM-Karte, einen Boot-ROM 1535 zum Speichern von Bootcode für die Ausführung durch die Kerne 1506 und 1507 zum Initialisieren und Booten von SOC 1500, einen SDRAM-Controller 1540 als Schnittstelle zum externen Speicher (z. B. DRAM 1560), einen Flash-Controller 1545 als Schnittstelle zu nichtflüchtigem Speicher (z. B. Flash 1565), eine Peripheriesteuerung 1550 (z. B. serielle Peripherieschnittstelle) als Schnittstelle zu Peripheriegeräten, Video-Codecs 1520 und Videoschnittstelle 1525 zum Anzeigen und Empfangen von Eingaben (z B. touchfähige Eingabe), GPU 1515 zur Durchführung von mit der Grafik verbundenen Berechnungen usw. Jede dieser Schnittstellen kann Aspekte der hier beschriebenen Erfindung einbinden.
  • Außerdem veranschaulicht das System Peripheriegeräte für die Kommunikation wie ein Bluetooth-Modul 1570, 3G-Modem 1575, GPS 1585 und Wi-Fi 1585. Wie oben erwähnt schließt ein UE Funk für die Kommunikation ein. Als Folge sind nicht alle diese Peripheriekommunikationsmodule erforderlich. Jedoch muss in einem UE eine gewisse Form von Funk für die externe Kommunikation vorhanden sein.
  • Obwohl die vorliegende Erfindung im Hinblick auf eine begrenzte Anzahl von Ausführungsformen beschrieben wurde, ist sich der Fachmann bewusst, dass viele weitere Modifikationen und Varianten hiervon möglich sind. Die beigefügten Ansprüche sollen alle solche Modifikationen und Varianten abdecken, die dem Sinn und Wirkungsbereich der vorliegenden Erfindung entsprechen.
  • Ein Design kann verschiedene Stufen durchlaufen, von der Erstellung zur Simulation zur Fertigung. Daten, die ein Design repräsentieren, können das Design auf mehrere Weise repräsentieren. Wie es bei Simulationen nützlich ist, kann die Hardware zuerst unter Verwendung einer Hardware-Beschreibungssprache oder einer anderen Funktionsbeschreibungssprache dargestellt werden. Außerdem kann ein Modell auf Schaltungsebene mit Logik- und/oder Transistor-Gattern bei einigen Stufen des Design-Verfahrens hergestellt werden. Zudem erreichen die meisten Designs irgendwann eine Datenebene, welche die physische Anordnung verschiedener Geräte in dem Hardwaremodell darstellt. Wenn herkömmliche Halbleiter-Fertigungstechniken benutzt werden, können die Daten, die das Hardwaremodell darstellen, diejenigen Daten sein, welche die Anwesenheit oder Abwesenheit verschiedener Merkmale bei unterschiedlichen Maskenschichten für Masken spezifizieren, die zum Herstellen der integrierten Schaltung benutzt werden. Bei einer Darstellung des Designs können die Daten in Form eines maschinenlesbaren Mediums gespeichert sein. Ein Speicher oder ein magnetisches oder optisches Speichermedium, wie beispielsweise eine Disc, kann das maschinenlesbare Medium sein, um Informationen zu speichern, die mittels einer optischen oder elektrischen Welle übertragen werden, die moduliert oder auf andere Weise erzeugt wird, um solche Informationen zu senden. Wenn eine elektrische Trägerwelle, die den Code oder das Design anzeigt oder trägt, übertragen wird, sodass das Kopieren, Puffern oder die Weiterübertragung des elektrischen Signals erfolgt, wird eine neue Kopie erstellt. So kann ein Kommunikationsdienstanbieter oder ein Netzwerkdienstanbieter auf einem konkreten maschinenlesbaren Medium zumindest zeitweise einen Artikel wie z. B. Informationen, die in eine Trägerwelle codiert sind, die Techniken von Ausführungsformen der vorliegenden Erfindung verkörpern, speichern.
  • Ein Modul wie hierin verwendet bezieht sich auf jede Kombination von Hardware, Software und/oder Firmware. Als ein Beispiel schließt ein Modul Hardware, wie einen Mikrocontroller ein, der mit einem nicht flüchtigen Medium verbunden ist, um Code zu speichern, der angepasst ist, um von dem Mikrocontroller ausgeführt zu werden. Deshalb verweist die Bezugnahme auf ein Modul bei einer Ausführungsform auf die Hardware, die speziell konfiguriert ist, um den Code zu erkennen und/oder auszuführen, der auf einem nicht flüchtigen Medium gespeichert wird. Bei einer weiteren Ausführungsform verweist des Weiteren die Verwendung von einem Modul auf das nicht flüchtige Medium, das den Code einschließt, der speziell angepasst ist, um durch den Mikrocontroller ausgeführt zu werden und vorbestimmte Operationen auszuführen. Und wie gefolgert werden kann, kann der Begriff Modul (in diesem Beispiel) bei noch einer weiteren Ausführungsform auf die Kombination aus Mikrocontroller und nicht flüchtigem Medium verweisen. Modulgrenzen, die als getrennt veranschaulicht sind, variieren herkömmlicherweise und können sich potenziell überlappen. Beispielsweise können ein erstes und ein zweites Modul Hardware, Software, Firmware oder eine Kombination davon gemeinsam benutzen, während einige unabhängige Hardware, Software oder Firmware potenziell beibehalten wird. Bei einer Ausführungsform schließt die Verwendung des Begriffes Logik Hardware, wie z. B. Transistoren, Register oder andere Hardware, wie z. B. programmierbare Logikbaugruppen ein.
  • Die Verwendung des Ausdrucks „ist konfiguriert“ bei einer Ausführungsform, verweist auf das Anordnen, Zusammensetzen, Herstellen, zum Verkauf anbieten, Importieren und/oder Konstruieren einer Vorrichtung, Hardware, Logik oder Element, um eine vorgesehene oder bestimmte Aufgabe auszuführen. Bei diesem Beispiel ist eine Vorrichtung oder ein Element davon, das nicht arbeitet, immer noch „konfiguriert“, um eine vorgesehene Aufgabe auszuführen, wenn es konzipiert, gekoppelt, und/oder verbunden ist, um diese vorgesehene Aufgabe auszuführen. Als ein rein veranschaulichendes Beispiel kann ein Logikgatter eine 0 oder 1 während des Betriebs bereitstellen. Aber ein Logikgatter, das „konfiguriert ist“, ein Freigabesignal an einen Takt bereitzustellen, schließt nicht jedes potenzielle Logikgatter ein, das 1 oder 0 bereitstellen kann. Statt dessen ist das Logikgatter eines, das in einer Weise gekoppelt ist, sodass während des Betriebs der 1- oder 0-Ausgang den Takt ermöglicht. Einmal mehr ist zu beachten, dass die Verwendung des Begriffs „ist konfiguriert“ keinen Betrieb erfordert, sondern sich stattdessen auf den latenten Zustand einer Vorrichtung, Hardware und/oder eines Elementes konzentriert, wobei im latenten Zustand die Vorrichtung, die Hardware und/oder das Element konzipiert ist, eine bestimmte Aufgabe auszuführen, wenn die Vorrichtung, die Hardware und/oder das Element arbeiten.
  • Des Weiteren verweist die Verwendung der Ausdrücke „zu“, „fähig zu“ und oder „betriebsfähig zu“ bei einer Ausführungsform auf eine Vorrichtung, Logik, Hardware und/oder ein Element, das auf solche Art und Weise konzipiert ist, dass es die Verwendung der Vorrichtung, Logik, Hardware, und/oder des Elements in einer spezifizierten Weise ermöglicht. Wie vorstehend ist zu beachten dass die Verwendung von „zu“, „fähig zu“ und oder „betriebsfähig zu“ bei einer Ausführungsform auf den latenten Zustand einer Vorrichtung, Logik, Hardware, und/oder eines Elements verweist, wo die Vorrichtung, Logik, Hardware und/oder das Element nicht arbeitet, aber auf solche Art und Weise konzipiert ist, die Verwendung einer Vorrichtung in einer spezifizierten Weise zu ermöglichen.
  • Ein Wert wie hierin verwendet schließt jede bekannte Darstellung einer Anzahl, eines Zustands, eines logischen Zustands oder eines binären logischen Zustands ein. Die Verwendung von Logikpegeln, Logikwerten oder logischen Werten wird ebenfalls als 1-en und 0-en bezeichnet, was einfach binäre logische Zustände darstellt. Beispielweise bezieht sich eine 1 auf einen hohen Logikpegel und 0 bezieht sich auf einen niedrigen Logikpegel. Bei einer Ausführungsform kann eine Speicherzelle, wie z. B. ein Transistor oder eine Flash-Zelle, in der Lage sein, einen einzelnen logischen Wert oder mehrere logische Werte zu halten. Es wurden jedoch andere Darstellungen von Werten bei Computersystemen verwendet. Die Dezimalzahl Zehn beispielsweise kann ebenfalls als ein binärer Wert 1010 und ein hexadezimaler Buchstabe A dargestellt werden. Deshalb schließt ein Wert jede Darstellung von Informationen ein, die in einem Computersystem enthalten sein können.
  • Außerdem können Zustände durch Werte oder Teile von Werten dargestellt sein. Als Beispiel kann ein erster Wert, wie z. B. eine logische Eins, einen Standard- oder Anfangszustand darstellen, während ein zweiter Wert, wie z. B. eine logische Null, einen Nicht-Standardzustand darstellen kann. Zusätzlich beziehen sich bei einer Ausführungsform die Begriffe Zurücksetzen und Setzen entsprechend auf einen Standard- und einen aktualisierten Wert oder Zustand. Ein Standwert schließt beispielsweise potenziell einen logischen High-Wert ein, d. h., Zurücksetzen, während ein aktualisierter Wert potenziell einen logischen Low-Wert einschließt, d. h., Setzen. Es ist zu beachten, dass jegliche Kombination von Werten eingesetzt werden kann, um eine beliebige Anzahl an Zuständen darzustellen.
  • Die Ausführungsformen von vorstehend angeführten Verfahren, Hardware, Software, Firmware oder Code können durch Befehle oder Code implementiert sein, der auf einem maschinenzugänglichen, maschinenlesbaren oder computerlesbaren Medium gespeichert ist und durch ein Verarbeitungselement ausgeführt werden kann. Ein nicht flüchtiges maschinenzugängliches/-lesbares Medium schließt jeden Mechanismus ein, der Informationen in einer von einer Maschine wie einem Computer oder einer Elektronik lesbaren Form bereitstellt (d. h. speichert und/oder sendet). Ein nicht flüchtiges maschinenzugängliches Medium schließt beispielsweise Direktzugriffsspeicher (RAM) ein, wie statischen RAM (SRAM) oder dynamischen RAM (DRAM); ROM; ein magnetisches oder optisches Speichermedium; Flash-Memory-Geräte; ein elektrisches Speichergerät, optische Speichergeräte, akustische Speichergeräte; eine andere Form von Speichergeräten, um Informationen, die von flüchtigen (propagierten) Signalen (z. B. Trägerwellen, Infrarotsignale, digitale Signale) usw. empfangen wurden, zu halten, die von den nicht flüchtigen Medien zu unterscheiden sind, die Informationen davon empfangen können.
  • Befehle, die zum Programmieren von Logik verwendet werden, um Ausführungsformen der Erfindung auszuführen, können in einem Speicher in dem System wie DRAM, Cache, Flash-Speicher oder einem anderen Speicher gespeichert sein. Außerdem können die Befehle über ein Netzwerk oder mithilfe von anderen computerlesbaren Medien verbreitet werden. Somit kann ein maschinenlesbares Medium einen beliebigen Mechanismus zum Speichern oder Übermitteln von Informationen in einer (z. B. einem Computer) maschinenlesbaren Form umfassen, ist aber nicht beschränkt auf Disketten, optische Laufwerke, CD, Nur-Lese-Speicher (CD-ROMs), magnetooptische Disketten, Festwertspeicher (ROM), Direktzugriffsspeicher (RAM), Erasable Programmable Read-Only Memory (EPROM), Electrically Erasable Programmable Read-Only Memory (EEPROM), magnetische oder optische Karten, Flash-Speicher oder einen nichtflüchtigen, maschinenlesbaren Speicher, der bei der Übertragung von Informationen über das Internet mithilfe von elektrischen, optischen, akustischen oder anderen Formen von sich ausbreitenden Signalen (z. B. Trägerwellen, Infrarotsignalen, digitalen Signalen usw.) verwendet wird. Dementsprechend umfasst das computerlesbare Medium eine beliebige Art von nichtflüchtigem, maschinenlesbaren Medium, das zum Speichern oder Übermitteln elektronischer Befehle oder Informationen in einer von einer Maschine (z. B. einem Computer) lesbaren Form geeignet ist.
  • Die folgenden Beispiele betreffen Ausführungsformen gemäß dieser Spezifikation. Eine oder mehrere Ausführungsformen können eine Vorrichtung, ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium und ein Verfahren bereitstellen, um einen Link zu initialisieren, wobei der Link eine Anzahl von Bahnen einschließt und ein Sender und ein Empfänger mit jeder Bahn in der Anzahl an Bahnen gekoppelt sind, und die Neuinitialisierung des Links schließt die Übertragung einer vordefinierten Sequenz auf jeder der Bahnen ein, wobei die Neuinitialisierung ohne Abschluss des Links bereitgestellt wird.
  • Bei wenigstens einem Beispiel wird die vordefinierte Sequenz vom Sender zum Empfänger gesendet und der Empfänger wiederholt die vordefinierte Sequenz zum Sender.
  • Bei wenigstens einem Beispiel schließt die Sequenz einen elektrisch inaktiven Exit-Ordered-Set (EIEOS) ein.
  • Bei wenigstens einem Beispiel schließt die Sequenz weiter eine Vielzahl von Instanzen einer Trainingssequenz ein.
  • Bei wenigstens einem Beispiel ist der zu wiederholende EIEOS die Sequenz gemäß einer Mindestfrequenz.
  • Bei wenigstens einem Beispiel ist die Sequenz zu wiederholen, bis der Link initialisiert ist.
  • Ein oder mehrere Beispiele können weiter das Bestätigen empfangener Instanzen der vordefinierten Sequenz bereitstellen, um einen Agenten auf dem Link zu erkennen.
  • Bei wenigstens einem Beispiel umfasst der Link einen differenziellen seriellen Datenlink.
  • Bei wenigstens einem Beispiel wird die Sequenz während eines Reset-Zustandes gesendet, um den Ausstieg aus dem Reset-Zustand zu signalisieren.
  • Eine oder mehrere Ausführungsformen können eine Vorrichtung, ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium und ein Verfahren bereitstellen, um über Bahnen eines differenziellen seriellen Datenlinks eine vordefinierte Sequenz zu einer anderen mit dem Datenlink verbundenen Entität zu senden, eine Bestätigung der vordefinierten Sequenz von der anderen Entität zu empfangen und die vordefinierte Sequenz zu verwenden, um eine Initialisierung des Datenlinks zu erleichtern.
  • Bei wenigstens einem Beispiel kann das Flit von einem ersten Gerät zu einem zweiten Gerät über den Datenlink gesendet werden. Die ersten zweiten Geräte können Mikroprozessoren, Grafikbeschleuniger und andere Geräte einschließen.
  • Die folgenden Beispiele betreffen Ausführungsformen gemäß dieser Spezifikation. Eine oder mehrere Ausführungsformen können eine Vorrichtung, ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium und ein Verfahren bereitstellen, um auf einem Link, der eine Anzahl von Bahnen einschließt, eine vordefinierte Sequenz auf jeder der Bahnen zu erkennen und einen Zustand eines anderen Agenten; basierend auf der Erkennung der vordefinierten Sequenz zu bestimmen.
  • Ein oder mehrere Beispiele können weiter das Antworten der vordefinierten Sequenz mittels eines Echos zu dem anderen Agenten bereitstellen.
  • Bei wenigstens einem Beispiel schließt die Sequenz einen EIEOS ein und die Erkennung der vordefinierten Sequenz schließt das Validieren der Sequenz ein.
  • Bei wenigstens einem Beispiel basiert das Validieren der Sequenz mindestens teilweise auf dem Bestimmen, dass der EIEOS gemäß einer vordefinierten Frequenz wiederholt wird.
  • Bei wenigstens einem Beispiel wird die Sequenz durchgehend während eines speziellen Link-Initialisierungszustands wiederholt.
  • Bei wenigstens einem Beispiel zeigt die Sequenz einen Initialisierungszustand an.
  • Bei wenigstens einem Beispiel ist der Initialisierungszustand in einer Neuinitialisierung des Links eingeschlossen.
  • Bei wenigstens einem Beispiel wird die Sequenz während eines Reset-Zustandes erkannt und zeigt einen Ausstieg aus dem Reset-Zustand an.
  • Eine oder mehrere Ausführungsformen können eine Vorrichtung, ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium und ein Verfahren bereitstellen, um Schleifenbildung während der Initialisierung eines Links zu überwachen und die Initialisierung des Links zu verursachen, um ihn als Reaktion auf das Bestimmen einer erfolglosen Schleifenbildung während der Initialisierung auszusetzen.
  • Ein oder mehrere Beispiele können weiter das Verwalten einer Zählung von Schleifen in einer Zustandsmaschine während der Initialisierung bereitstellen.
  • Bei wenigstens einem Beispiel ist die Zählung bei jedem Agenten zu verwalten, der kommunikativ unter Verwendung des Links verbunden ist.
  • Bei wenigstens einem Beispiel wird die Zählung bei einer erfolgreichen Initialisierung des Links zurückgesetzt.
  • Bei wenigstens einem Beispiel umfasst die erfolgreiche Initialisierung des Links das Eintreten in einen Link-Sendezustand.
  • Bei wenigstens einem Beispiel schließt eine Schleife das Wiedereintreten in einen Reset-Zustand einer Link-Training-Zustandsmaschine ein.
  • Bei wenigstens einem Beispiel wird die Initialisierung des Links in einem Reset-Zustand einer Link-Training-Zustandsmaschine ausgesetzt.
  • Bei wenigstens einem Beispiel wird eine ausgesetzte Initialisierung des Links als Reaktion auf einen Befehl von einem Controller neu gestartet.
  • Bei wenigstens einem Beispiel weist der Link eine Link-Breite von 20 Bahnen auf.
  • Eine oder mehrere Ausführungsformen können eine Vorrichtung, ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium und ein Verfahren bereitstellen, um zu bestimmen, ob eine oder mehrere Initialisierungstasks in Verbindung mit einem speziellen Initialisierungszustand auszuführen sind; und das Anwenden eines Kurzzeitgebers, um von dem speziellen Zustand basierend auf dem Bestimmen, ob die Initialisierungstasks auszuführen sind, zu wechseln.
  • Ein oder mehrere Beispiele können weiter das Anwenden eines zweiten Kurzzeitgebers zum Wechseln von einem zweiten Initialisierungszustand bereitstellen, und der zweite Kurzzeitgeber ist von einer Zeitdauer, die sich von der ersten kurzen Zeit unterscheidet.
  • Bei wenigstens einem Beispiel wird der Kurzzeitgeber basierend auf einer Bestimmung, die Initialisierungstasks nicht auszuführen, angewandt.
  • Bei wenigstens einem Beispiel wird ein Langzeitgeber für den speziellen Initialisierungszustand basierend auf einer Bestimmung, die Initialisierungstasks auszuführen, angewandt.
  • Bei wenigstens einem Beispiel basiert die Bestimmung auf einem Hinweis, dass der Kurzzeitgeber aktiviert ist.
  • Bei wenigstens einem Beispiel wird der Kurzzeitgeber von einem softwarebasierten Controller aktiviert.
  • Bei wenigstens einem Beispiel wird der Kurzzeitgeber basierend auf einer Bestimmung, dass eine mit der Initialisierungstask verbundene Konfiguration abgeschlossen ist, aktiviert.
  • Bei wenigstens einem Beispiel umfasst der Link einen differenziellen seriellen Datenlink.
  • Eine oder mehrere Ausführungsformen können eine Vorrichtung, ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium und ein Verfahren bereitstellen, um Flits bei einer ersten Geschwindigkeit in einem ersten Modus zu senden und Flits bei einer zweiten Geschwindigkeit in einem zweiten Modus zu senden, wobei eine Phasenregelschleifen- (PLL) -Geschwindigkeit im ersten Modus und im zweiten Modus die gleiche ist.
  • Bei wenigstens einem Beispiel umfasst die erste Geschwindigkeit eine Betriebsgeschwindigkeit und die zweite Geschwindigkeit umfasst eine langsame Geschwindigkeit.
  • Bei wenigstens einem Beispiel wird die langsame Geschwindigkeit durch die Betriebsgeschwindigkeit emuliert.
  • Bei wenigstens einem Beispiel umfasst das Emulieren der langsamen Geschwindigkeit das Senden einer Reihe von Bits bei der Betriebsgeschwindigkeit, um ein Bit im langsamen Modus zu simulieren.
  • Bei wenigstens einem Beispiel geht die physikalische Schicht-Logik weiter von der ersten Geschwindigkeit zur zweiten Geschwindigkeit über.
  • Bei wenigstens einem Beispiel basiert das Übergehen auf einer Anfrage eines mindestens teilweise softwarebasierten Controllers.
  • Eine oder mehrere Ausführungsformen können eine Vorrichtung, ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium und ein Verfahren bereitstellen, um eine Betriebsgeschwindigkeit eines ersten Gerätes zu bestimmen, das auf einem Link mit einem zweiten Gerät zu verbinden ist; eine Betriebsgeschwindigkeit des zweiten Gerätes bestimmen; und eine gemeinsame langsame Geschwindigkeit zu bestimmen, die durch die ersten und zweiten Geräte während der Übertragung von Daten auf dem Link anzuwenden ist.
  • Bei wenigstens einem Beispiel wird die gemeinsame langsame Geschwindigkeit während einer Initialisierung des Links bestimmt.
  • Bei wenigstens einem Beispiel weicht die Betriebsgeschwindigkeit des ersten Gerätes von der Betriebsgeschwindigkeit des zweiten Gerätes ab und die Initialisierung des Links schließt weiter das Bestimmen einer gemeinsamen Betriebsgeschwindigkeit ein.
  • Bei wenigstens einem Beispiel basiert die gemeinsame Betriebsgeschwindigkeit auf der langsameren der Betriebsgeschwindigkeiten der ersten und zweiten Geräte.
  • Bei wenigstens einem Beispiel schließt das Bestimmen des gemeinsamen langsamen Modus das Bestimmen eines ersten Verhältnisses ein, das auf die Betriebsgeschwindigkeit des ersten Gerätes anzuwenden ist, um die gemeinsame langsame Geschwindigkeit zu realisieren, und das Bestimmen eines zweiten Verhältnisses, das auf die Betriebsgeschwindigkeit des zweiten Gerätes anzuwenden ist, um die gemeinsame langsame Geschwindigkeit zu realisieren.
  • Bei wenigstens einem Beispiel wird die gemeinsame langsame Geschwindigkeit durch die Betriebsgeschwindigkeiten emuliert.
  • Bei wenigstens einem Beispiel umfasst das Emulieren der langsamen Geschwindigkeit das Senden einer Reihe von Bits bei einer entsprechenden Betriebsgeschwindigkeit, um ein Bit im gemeinsamen langsamen Modus zu simulieren.
  • Ein oder mehrere Beispiele können weiter eine physikalische Schicht (PHY) einschließen, die konfiguriert ist, um mit einem Link gekoppelt zu werden, wobei der Link eine erste Anzahl an Bahnen einschließt, und wobei die PHY einen Synchronisations- (Sync) - Zähler einschließt, und wobei die PHY einen elektrisch inaktiven Exit-Order-Set (EIEOS) ausgerichtet mit dem Synchronisationszähler und verbunden mit einer Trainingssequenz überträgt.
  • Bei wenigstens einem Beispiel wird ein Synchronisationszählerwert vom Synchronisationszähler während jeder Trainingssequenz nicht ausgetauscht.
  • Ein oder mehrere Beispiele können weiter eine physikalische Schicht (PHY) einschließen, die konfiguriert ist, um mit einem Link gekoppelt zu werden, wobei der Link eine erste Anzahl an Bahnen einschließt, und wobei die PHY einen Synchronisations- (Sync) - Zähler einschließt, und wobei die PHY einen elektrisch inaktiven Exit-Order-Set (EIEOS) ausgerichtet mit dem Synchronisationszähler und verbunden mit einer Trainingssequenz überträgt.
  • Bei wenigstens einem Beispiel wird ein Synchronisationszählerwert vom Synchronisationszähler während jeder Trainingssequenz nicht ausgetauscht.
  • Bei wenigstens einem Beispiel agiert die EIEOS-Ausrichtung mit dem Synchronisationszähler als ein Proxy für das Austauschen des Synchronisationszählerwerts vom Synchronisationszähler während jeder Trainingssequenz.
  • Ein oder mehrere Beispiele können weiter physikalische Schicht (PHY) bereitstellen, die konfiguriert ist, um mit einem Link gekoppelt zu werden, wobei die PHY ein durch Software veränderbares Register einschließlich eines Steuerfeldes einschließt, und eine PHY-Zustandsmaschine, um zwischen einer Vielzahl von Zuständen zu wechseln, wobei die PHY-Zustandsmaschine den Übergang zwischen einem ersten Zustand und einem zweiten Zustand basierend auf einem ersten Wert des Steuerfeldes des Registers hält.
  • Bei wenigstens einem Beispiel wechselt die PHY-Zustandsmaschine zwischen dem ersten Zustand und dem zweiten Zustand als Reaktion auf Software, die das Steuerfeld des Registers auf einen zweiten Wert aktualisiert.
  • Ein oder mehrere Beispiele können weiter eine physikalische Schicht (PHY) bereitstellen, die konfiguriert ist, um mit einem Link gekoppelt zu werden, wobei die PHY eine PHY-Zustandsmaschine zum Übergang zwischen einer Vielzahl von Zuständen einschließt, und wobei die PHY-Zustandsmaschine zum Übergehen von einem ersten Zustand in einen zweiten Zustand basierend auf einem Handshake-Ereignis und dem Übergehen der PHY von einem dritten Zustand in einen vierten Zustand basierend auf einem primären Zeitgeberereignis fähig ist.
  • Bei wenigstens einem Beispiel ist die PHY-Zustandsmaschine fähig, die PHY basierend auf einem primären Zeitereignis in Kombination mit einem sekundären Zeitgeberereignis von einem fünften Zustand in einen sechsten Zustand zu wechseln
  • Ein oder mehrere Beispiele können weiter eine physikalische Schicht (PHY) bereitstellen, die konfiguriert ist, um mit einem Link gekoppelt zu werden, wobei der Link eine erste Anzahl an Bahnen einschließt und die PHY Flits bei einer ersten Geschwindigkeit überträgt und Flits bei einer zweiten Geschwindigkeit überträgt, und wobei eine Phasenregelschleifen- (PLL) -Geschwindigkeit im schnellen Modus und im langsamen Modus die gleiche ist.
  • Bei wenigstens einem Beispiel ist die erste Geschwindigkeit eine langsame Geschwindigkeit und die zweite Geschwindigkeit eine schnelle Geschwindigkeit
  • Bei wenigstens einem Beispiel überträgt die PHY Flits bei der langsamen Geschwindigkeit, was umfasst, dass die PHY ein Bit der Flits mehrere Male fortlaufend bei der schnellen Geschwindigkeit überträgt, um das Bit bei der langsamen Geschwindigkeit zu emulieren, ohne die PLL-Geschwindigkeit zu ändern.
  • Ein oder mehrere Beispiele können weiter eine physikalische Schicht (PHY) bereitstellen, die konfiguriert ist, um mit einem Link gekoppelt zu werden, wobei der Link eine erste Anzahl an Bahnen einschließt, und wobei die PHY Flits bei einer langsamen Geschwindigkeit in einem langsamen Modus überträgt und Flits bei einer schnellen Geschwindigkeit in einem schnellen Modus überträgt, wobei die schnelle Geschwindigkeit mehr als 2x die langsame Geschwindigkeit ist, und, wobei eine PLL-Geschwindigkeit im schnellen Modus und im langsamen Modus die gleiche ist.
  • Verweise in dieser Beschreibung auf „eine Ausführungsform“ bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder ein Charakteristikum, das/die in Verbindung mit der Ausführungsform beschrieben wird, zumindest in einer Ausführungsform der vorliegenden Erfindung eingeschlossen ist. Somit beziehen sich die Verwendungen des Ausdrucks „in einer Ausführungsform“ an verschiedenen Stellen in dieser gesamten Beschreibung nicht notwendigerweise alle auf dieselbe Ausführungsform. Des Weiteren können die bestimmten Merkmale, Strukturen oder Charakteristika auf jegliche geeignete Weise in einer oder mehreren Ausführungsformen kombiniert sein.
  • Bei der vorstehenden Beschreibung wurde eine ausführliche Beschreibung mit Bezug auf spezifische beispielhafte Ausführungsformen gegeben. Es ist jedoch offensichtlich, dass verschiedene Modifizierungen und Änderungen daran vorgenommen werden können, ohne vom weiteren Sinn und Umfang der Erfindung, wie in den angehängten Ansprüchen angeführt, abzuweichen. Die Beschreibung und Zeichnungen sind demnach eher in veranschaulichendem Sinne als in einschränkendem Sinne zu sehen. Des Weiteren bezieht sich die vorstehende Verwendung von Ausführungsform und anderer beispielhafter Sprache nicht notwendigerweise auf die gleiche Ausführungsform oder das gleiche Beispiel, sondern kann sich auf unterschiedliche und verschiedene Ausführungsformen sowie potenziell die gleiche Ausführungsform beziehen.

Claims (18)

  1. Vorrichtung, umfassend: einen Schichtstapel, der physikalische Schicht-Logik, Linkschicht-Logik und Protokollschicht-Logik umfasst, wobei die physikalische Schicht-Logik einen Link initialisiert, wobei der Link eine Anzahl von Bahnen einschließt, einen Sender und einen Empfänger, die mit jeder Bahn in der Anzahl an Bahnen gekoppelt sind, wobei die Neuinitialisierung des Links die Übertragung einer vordefinierten Sequenz auf jeder der Bahnen einschließt und die Neuinitialisierung ohne Abschluss des Links bereitgestellt wird, wobei die Sequenz ein elektrisch inaktives Exit-Ordered-Set (EIEOS) einschließt, gefolgt von einer vorbestimmten Anzahl von Instanzen einer Trainingssequenz, wobei die vordefinierte Sequenz eine von mehreren Link-Initialisierungstasks angibt und wobei die vordefinierte Sequenz gemäß einer bestimmten Häufigkeit wiederholt wird.
  2. Vorrichtung nach Anspruch 1, wobei die vordefinierte Sequenz vom Sender zum Empfänger gesendet wird und der Empfänger die vordefinierte Sequenz zum Sender wiederholt.
  3. Vorrichtung nach Anspruch 1, wobei der EIEOS, der wiederholt wird, die Sequenz gemäß einer Mindestfrequenz ist.
  4. Vorrichtung nach Anspruch 1, wobei die Sequenz wiederholt wird, bis der Link initialisiert ist.
  5. Vorrichtung nach Anspruch 1, wobei die physikalische Schicht weiter empfangene Instanzen der vordefinierten Sequenz überprüft, um einen Agenten auf dem Link zu erkennen.
  6. Vorrichtung nach Anspruch 1, wobei der Link einen differenziellen seriellen Datenlink umfasst.
  7. Vorrichtung nach Anspruch 1, wobei die Sequenz während eines Reset-Zustandes gesendet wird, um den Ausstieg aus dem Reset-Zustand zu signalisieren.
  8. Verfahren, umfassend: Initialisieren eines Links durch eine physikalische Schicht-Logik, wobei der Link eine Anzahl von Bahnen einschließt; und Bereitstellen einer Neuinitialisierung des Links ohne Abschluss des Links, wobei die Neuinitialisierung des Links die Übertragung einer vordefinierten Sequenz auf jeder der Bahnen einschließt; wobei die Sequenz ein elektrisch inaktives Exit-Ordered-Set (EIEOS) einschließt, gefolgt von einer vorbestimmten Anzahl von Instanzen einer Trainingssequenz, wobei die vordefinierte Sequenz eine von mehreren Linkinitialisierungstasks angibt, und wobei die vordefinierte Sequenz gemäß einer bestimmten Häufigkeit wiederholt wird.
  9. Verfahren nach Anspruch 8, wobei die Sequenz gemäß einer Mindestfrequenz wiederholt wird.
  10. Verfahren nach Anspruch 8, wobei die Sequenz einen Initialisierungszustand anzeigt.
  11. Verfahren nach Anspruch 8, wobei die Sequenz während eines Reset-Zustandes gesendet wird, um einen Ausstieg aus dem Reset-Zustand anzuzeigen.
  12. Verfahren nach Anspruch 8, wobei die Sequenz während eines speziellen Link-Initialisierungszustands durchgehend wiederholt wird.
  13. Verfahren nach Anspruch 8, wobei die Sequenz während eines Reset-Zustandes erkannt wird und einen Ausstieg aus dem Reset-Zustand anzeigt.
  14. System umfassend: ein erstes Gerät; und ein zweites Gerät, das kommunikativ mit dem ersten Gerät mit einem seriellen Datenlink gekoppelt ist, wobei das zweite Gerät physikalische Schicht-Logik einschließt, um: eine vordefinierte Sequenz über den Datenlink zu dein ersten Gerät zu senden; eine Bestätigung der vordefinierten Sequenz von dem ersten Gerät zu empfangen; und die vordefinierte Sequenz zu verwenden, um die Initialisierung des Datenlinks zu erleichtern; wobei die Sequenz ein elektrisch inaktives Exit-Ordered-Set (EIEOS) einschließt, gefolgt von einer vorbestimmten Anzahl von Instanzen einer Trainingssequenz, wobei die vordefinierte Sequenz eine von mehreren Link-Initialisierungstasks angibt und wobei die vordefinierte Sequenz gemäß einer bestimmten Häufigkeit wiederholt wird.
  15. System nach Anspruch 14, wobei das erste Gerät einen Mikroprozessor umfasst.
  16. System nach Anspruch 15, wobei das zweite Gerät einen zweiten Mikroprozessor umfasst.
  17. System nach Anspruch 15, wobei das zweite Gerät einen Grafikbeschleuniger umfasst.
  18. System nach Anspruch 14, wobei das erste Gerät physikalische Schicht-Logik einschließt, um: die vordefinierte Sequenz vom zweiten Gerät über den Datenlink zu empfangen; und die vordefinierte Sequenz zu überprüfen, um das zweite Gerät zu erkennen.
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Families Citing this family (199)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013105967A1 (en) * 2012-01-13 2013-07-18 Intel Corporation Efficient peer-to-peer communication support in soc fabrics
US8943255B2 (en) * 2012-05-29 2015-01-27 Lsi Corporation Methods and structure for accounting for connection resets between peripheral component interconnect express bridges and host devices
US9355058B2 (en) * 2012-10-22 2016-05-31 Intel Corporation High performance interconnect physical layer
US9280507B2 (en) 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
US9479196B2 (en) 2012-10-22 2016-10-25 Intel Corporation High performance interconnect link layer
KR101598746B1 (ko) 2012-10-22 2016-02-29 인텔 코포레이션 고성능 상호연결 물리 계층
US9367474B2 (en) * 2013-06-12 2016-06-14 Apple Inc. Translating cache hints
US20150006962A1 (en) * 2013-06-27 2015-01-01 Robert C. Swanson Memory dump without error containment loss
CN104579605B (zh) * 2013-10-23 2018-04-10 华为技术有限公司 一种数据传输方法及装置
US9397792B2 (en) 2013-12-06 2016-07-19 Intel Corporation Efficient link layer retry protocol utilizing implicit acknowledgements
US9325449B2 (en) 2013-12-06 2016-04-26 Intel Corporation Lane error detection and lane removal mechanism to reduce the probability of data corruption
US9306863B2 (en) * 2013-12-06 2016-04-05 Intel Corporation Link transfer, bit error detection and link retry using flit bundles asynchronous to link fabric packets
JP6221717B2 (ja) * 2013-12-12 2017-11-01 富士通株式会社 ストレージ装置、ストレージシステム及びデータ管理プログラム
KR101925694B1 (ko) * 2013-12-26 2018-12-05 인텔 코포레이션 멀티칩 패키지 링크
CN105793828B (zh) * 2013-12-26 2019-06-21 英特尔公司 具有pci快速增强的系统和方法
US9594719B2 (en) 2014-02-03 2017-03-14 Valens Semiconductor Ltd. Seamless addition of high bandwidth lanes
US9628382B2 (en) 2014-02-05 2017-04-18 Intel Corporation Reliable transport of ethernet packet data with wire-speed and packet data rate match
CN105095147B (zh) * 2014-05-21 2018-03-13 华为技术有限公司 片上网络的Flit传输方法及装置
RU2608881C2 (ru) * 2014-05-28 2017-01-25 Общество С Ограниченной Ответственностью "Яндекс" Способ и система для управления турборежимом
US9823864B2 (en) 2014-06-02 2017-11-21 Micron Technology, Inc. Systems and methods for throttling packet transmission in a scalable memory system protocol
US9619214B2 (en) 2014-08-13 2017-04-11 International Business Machines Corporation Compiler optimizations for vector instructions
US9571465B1 (en) 2014-09-18 2017-02-14 Amazon Technologies, Inc. Security verification by message interception and modification
US9904645B2 (en) * 2014-10-31 2018-02-27 Texas Instruments Incorporated Multicore bus architecture with non-blocking high performance transaction credit system
US9870328B2 (en) * 2014-11-14 2018-01-16 Cavium, Inc. Managing buffered communication between cores
US9665505B2 (en) 2014-11-14 2017-05-30 Cavium, Inc. Managing buffered communication between sockets
US9506982B2 (en) 2014-11-14 2016-11-29 Cavium, Inc. Testbench builder, system, device and method including a generic monitor and transporter
US20160173398A1 (en) 2014-12-12 2016-06-16 Intel Corporation Method, Apparatus And System For Encoding Command Information In a Packet-Based Network
US9921768B2 (en) * 2014-12-18 2018-03-20 Intel Corporation Low power entry in a shared memory link
US9444551B2 (en) * 2014-12-19 2016-09-13 Intel Corporation High performance optical repeater
US9632862B2 (en) 2014-12-20 2017-04-25 Intel Corporation Error handling in transactional buffered memory
US10025746B2 (en) * 2014-12-20 2018-07-17 Intel Corporation High performance interconnect
US9740646B2 (en) * 2014-12-20 2017-08-22 Intel Corporation Early identification in transactional buffered memory
US9785556B2 (en) * 2014-12-23 2017-10-10 Intel Corporation Cross-die interface snoop or global observation message ordering
US20160188519A1 (en) * 2014-12-27 2016-06-30 Intel Corporation Method, apparatus, system for embedded stream lanes in a high-performance interconnect
CN104536929A (zh) * 2015-01-14 2015-04-22 浪潮(北京)电子信息产业有限公司 一种物理层初始化方法及客户端
US9998434B2 (en) * 2015-01-26 2018-06-12 Listat Ltd. Secure dynamic communication network and protocol
US9946676B2 (en) 2015-03-26 2018-04-17 Intel Corporation Multichip package link
US20160285624A1 (en) * 2015-03-26 2016-09-29 Intel Corporation Pseudorandom bit sequences in an interconnect
US10282315B2 (en) 2015-03-27 2019-05-07 Cavium, Llc Software assisted hardware configuration for software defined network system-on-chip
US9619396B2 (en) * 2015-03-27 2017-04-11 Intel Corporation Two level memory full line writes
US9720838B2 (en) * 2015-03-27 2017-08-01 Intel Corporation Shared buffered memory routing
US9639276B2 (en) * 2015-03-27 2017-05-02 Intel Corporation Implied directory state updates
US9760515B2 (en) 2015-04-06 2017-09-12 Qualcomm Incorporated Shared control of a phase locked loop (PLL) for a multi-port physical layer (PHY)
US10417128B2 (en) 2015-05-06 2019-09-17 Oracle International Corporation Memory coherence in a multi-core, multi-level, heterogeneous computer architecture implementing hardware-managed and software managed caches
US20160353357A1 (en) * 2015-05-27 2016-12-01 Qualcomm Incorporated Methods and systems for multiplexed communication in dense wireless environments
EP3297220B1 (de) * 2015-06-10 2019-04-17 Huawei Technologies Co. Ltd. Signalübertragungsverfahren, steuergerät und signalübertragungssystem
US9697145B2 (en) * 2015-06-12 2017-07-04 Apple Inc. Memory interface system
US20160371222A1 (en) * 2015-06-22 2016-12-22 Qualcomm Incorporated COHERENCY DRIVEN ENHANCEMENTS TO A PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIe) TRANSACTION LAYER
US10089275B2 (en) 2015-06-22 2018-10-02 Qualcomm Incorporated Communicating transaction-specific attributes in a peripheral component interconnect express (PCIe) system
KR102485999B1 (ko) * 2015-07-01 2023-01-06 삼성전자주식회사 마스터-사이드 필터를 포함하는 캐시 코히런트 시스템과 이를 포함하는 데이터 처리 시스템
US9692589B2 (en) * 2015-07-17 2017-06-27 Intel Corporation Redriver link testing
EP3329381B1 (de) * 2015-07-30 2020-02-26 Valens Semiconductor Ltd. Nahtlose zugabe von spuren mit hoher bandbreite
JP6674085B2 (ja) * 2015-08-12 2020-04-01 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US9990291B2 (en) * 2015-09-24 2018-06-05 Qualcomm Incorporated Avoiding deadlocks in processor-based systems employing retry and in-order-response non-retry bus coherency protocols
US20200244397A1 (en) * 2015-09-26 2020-07-30 Intel Corporation Stream identifier lane protection
WO2017052661A1 (en) * 2015-09-26 2017-03-30 Intel Corporation Multichip package link error detection
WO2017052663A1 (en) * 2015-09-26 2017-03-30 Intel Corporation Valid lane training
US9720439B2 (en) 2015-09-26 2017-08-01 Intel Corporation Methods, apparatuses, and systems for deskewing link splits
WO2017052665A1 (en) * 2015-09-26 2017-03-30 Intel Corporation In-band margin probing on an operational interconnect
GB2543745B (en) * 2015-10-15 2018-07-04 Advanced Risc Mach Ltd An apparatus and method for operating a virtually indexed physically tagged cache
US10698847B2 (en) 2016-03-01 2020-06-30 Qorvo Us, Inc. One wire bus to RFFE translation system
US10128964B2 (en) 2016-03-10 2018-11-13 Qualcomm Incorporated Multiphase preamble data sequences for receiver calibration and mode data signaling
US9779028B1 (en) 2016-04-01 2017-10-03 Cavium, Inc. Managing translation invalidation
CN105933286B (zh) * 2016-04-05 2019-08-02 浪潮电子信息产业股份有限公司 一种验证协议的方法及装置
RU2643620C2 (ru) * 2016-05-11 2018-02-02 федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский политехнический университет Петра Великого" (ФГАОУ ВО "СПбПУ") Способ планирования задач предобработки данных Интернета Вещей для систем анализа
US10713202B2 (en) * 2016-05-25 2020-07-14 Samsung Electronics Co., Ltd. Quality of service (QOS)-aware input/output (IO) management for peripheral component interconnect express (PCIE) storage system with reconfigurable multi-ports
US10503641B2 (en) * 2016-05-31 2019-12-10 Advanced Micro Devices, Inc. Cache coherence for processing in memory
US11144691B2 (en) * 2016-06-02 2021-10-12 Siemens Industry Software Inc. Virtual Ethernet mutable port group transactor
TWI613547B (zh) * 2016-06-16 2018-02-01 新漢股份有限公司 具有pci-e增強器的電腦系統，及其pci-e增強器的設定方法
US10103837B2 (en) * 2016-06-23 2018-10-16 Advanced Micro Devices, Inc. Asynchronous feedback training
US10484361B2 (en) * 2016-06-30 2019-11-19 Intel Corporation Systems, methods, and apparatuses for implementing a virtual device observation and debug network for high speed serial IOS
US10303605B2 (en) * 2016-07-20 2019-05-28 Intel Corporation Increasing invalid to modified protocol occurrences in a computing system
US10929059B2 (en) 2016-07-26 2021-02-23 MemRay Corporation Resistance switching memory-based accelerator
US10379904B2 (en) * 2016-08-31 2019-08-13 Intel Corporation Controlling a performance state of a processor using a combination of package and thread hint information
RU2016137176A (ru) * 2016-09-16 2018-03-19 Оракл Интернэйшнл Корпорейшн Связывание преобразованного исходного кода с первоначальным исходным кодом с помощью метаданных
US10255181B2 (en) * 2016-09-19 2019-04-09 Qualcomm Incorporated Dynamic input/output coherency
US10936045B2 (en) 2016-09-26 2021-03-02 Hewlett-Packard Development Company, L.P. Update memory management information to boot an electronic device from a reduced power mode
US10846258B2 (en) * 2016-09-30 2020-11-24 Intel Corporation Voltage modulated control lane
US10152446B2 (en) * 2016-10-01 2018-12-11 Intel Corporation Link-physical layer interface adapter
CN108121842B (zh) * 2016-11-30 2021-04-27 深圳市中兴微电子技术有限公司 多处理器系统芯片的低功耗工作方式的验证方法和装置
CN106527576A (zh) * 2016-12-01 2017-03-22 郑州云海信息技术有限公司 一种pcie设备的时钟分离设计方法和系统
TWI610179B (zh) * 2016-12-07 2018-01-01 慧榮科技股份有限公司 主機裝置與資料傳輸速率控制方法
CN108170370B (zh) 2016-12-07 2021-01-26 慧荣科技股份有限公司 数据储存装置与数据传输速率控制方法
TWI633777B (zh) * 2016-12-13 2018-08-21 威盛電子股份有限公司 傳輸介面晶片以及其測試方法
KR20180071598A (ko) 2016-12-20 2018-06-28 주식회사 포스코 중장비 위치 추적 시스템
KR101946135B1 (ko) * 2017-01-11 2019-02-08 울산과학기술원 비휘발성 메모리를 이용하는 데이터베이스 관리 시스템 및 방법
US11159636B2 (en) * 2017-02-08 2021-10-26 Arm Limited Forwarding responses to snoop requests
US11182315B2 (en) * 2017-02-10 2021-11-23 Intel Corporation Apparatuses, methods, and systems for hardware control of processor performance levels
US10572434B2 (en) 2017-02-27 2020-02-25 International Business Machines Corporation Intelligent certificate discovery in physical and virtualized networks
US10784986B2 (en) 2017-02-28 2020-09-22 Intel Corporation Forward error correction mechanism for peripheral component interconnect-express (PCI-e)
CN107491407B (zh) * 2017-07-03 2019-07-12 西安空间无线电技术研究所 基于fpga内serdes的自适应高速传输系统
US11030126B2 (en) * 2017-07-14 2021-06-08 Intel Corporation Techniques for managing access to hardware accelerator memory
US11249808B2 (en) * 2017-08-22 2022-02-15 Intel Corporation Connecting accelerator resources using a switch
CN107678854A (zh) * 2017-08-31 2018-02-09 郑州云海信息技术有限公司 一种解决计算机缓存一致性冲突的方法
US10474611B2 (en) 2017-09-19 2019-11-12 International Business Machines Corporation Aligning received bad data indicators (BDIS) with received data on a cross-chip link
CN107589698B (zh) * 2017-09-20 2021-05-25 友达光电股份有限公司 应用于物联网中的感测装置及控制方法
US20190095273A1 (en) * 2017-09-27 2019-03-28 Qualcomm Incorporated Parity bits location on i3c multilane bus
US10963035B2 (en) * 2017-10-11 2021-03-30 Qualcomm Incorporated Low power PCIe
WO2019100238A1 (zh) * 2017-11-22 2019-05-31 深圳市大疆创新科技有限公司 一种断链恢复的方法及飞行器
CN107894963B (zh) * 2017-11-27 2021-07-27 上海兆芯集成电路有限公司 用于系统单芯片的通信控制器与通信方法
US10466911B2 (en) * 2017-12-18 2019-11-05 Western Digital Technologies, Inc. Method using logical based addressing for latency reduction
US10853212B2 (en) * 2018-01-08 2020-12-01 Intel Corporation Cross-talk generation in a multi-lane link during lane testing
EP3721565A4 (de) 2018-01-10 2021-01-27 Lumeova, Inc Verfahren, vorrichtungen und system für drahtloskommunikationskanal-fso
US20190227971A1 (en) * 2018-01-23 2019-07-25 Qualcomm Incorporated Architecture for consolidating multiple sources of low-bandwidth data over a serial bus
US20190294777A1 (en) * 2018-03-26 2019-09-26 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Systems and methods for managing access to host computing devices by external devices
US10534881B2 (en) * 2018-04-10 2020-01-14 Advanced Micro Devices, Inc. Method of debugging a processor
CN108563510B (zh) * 2018-05-04 2021-07-13 湖南大学 面向e级计算的体系结构感知优化方法
US20190042455A1 (en) * 2018-05-04 2019-02-07 Intel Corporation Globally addressable memory for devices linked to hosts
US20190356412A1 (en) * 2018-05-16 2019-11-21 Qualcomm Incorporated Fast termination of multilane double data rate transactions
CN108762747B (zh) * 2018-05-30 2022-02-18 郑州云海信息技术有限公司 数据处理方法以及计算机设备
WO2019237130A1 (en) * 2018-06-04 2019-12-12 Lightfleet Corporation Routing and control protocol for high-performance interconnect fabrics
CN110609866B (zh) * 2018-06-15 2023-08-11 伊姆西Ip控股有限责任公司 用于协商事务的方法、设备和计算机程序产品
US10693589B2 (en) * 2018-06-18 2020-06-23 Huawei Technologies Co., Ltd. Serdes with jitter injection self stress mechanism
US11301160B2 (en) * 2018-06-20 2022-04-12 Genesys Telecommunications Laboratories, Inc. System and method for a replication protocol in a real-time statistical engine
CN109144943A (zh) * 2018-06-26 2019-01-04 深圳市安信智控科技有限公司 基于高速串行通道互连的计算芯片与存储器芯片组合系统
GB2575294B8 (en) * 2018-07-04 2022-07-20 Graphcore Ltd Host Proxy On Gateway
US10841355B2 (en) * 2018-07-13 2020-11-17 Apple Inc. Methods and apparatus for streaming media conversion with reduced buffering memories
US10541841B1 (en) * 2018-09-13 2020-01-21 Advanced Micro Devices, Inc. Hardware transmit equalization for high speed
CN109558122B (zh) * 2018-11-29 2022-08-19 湖南国科微电子股份有限公司 一种提升物理层兼容性的系统与方法
TWI706257B (zh) 2018-12-13 2020-10-01 新唐科技股份有限公司 匯流排系統
US10761939B1 (en) * 2018-12-13 2020-09-01 Amazon Technologies, Inc. Powering-down or rebooting a device in a system fabric
US10771189B2 (en) * 2018-12-18 2020-09-08 Intel Corporation Forward error correction mechanism for data transmission across multi-lane links
KR102165860B1 (ko) * 2018-12-31 2020-10-14 성균관대학교산학협력단 슬로티드 페이지의 더블 헤더 로깅 방법 및 데이터베이스 장치
US10599601B1 (en) 2019-01-16 2020-03-24 Qorvo Us, Inc. Single-wire bus (SuBUS) slave circuit and related apparatus
US11068400B2 (en) * 2019-01-24 2021-07-20 Vmware, Inc. Failure-atomic logging for persistent memory systems with cache-coherent FPGAs
US11099991B2 (en) 2019-01-24 2021-08-24 Vmware, Inc. Programming interfaces for accurate dirty data tracking
CN113396396A (zh) 2019-01-31 2021-09-14 特克特朗尼克公司 高速输入/输出裕度测试的系统、方法和设备
US11940483B2 (en) 2019-01-31 2024-03-26 Tektronix, Inc. Systems, methods and devices for high-speed input/output margin testing
US10713209B2 (en) * 2019-02-08 2020-07-14 Intel Corporation Recalibration of PHY circuitry for the PCI Express (PIPE) interface based on using a message bus interface
US10802966B2 (en) * 2019-02-14 2020-10-13 International Business Machines Corporation Simultaneous, non-atomic request processing within an SMP environment broadcast scope for multiply-requested data elements using real-time parallelization
US11637657B2 (en) 2019-02-15 2023-04-25 Intel Corporation Low-latency forward error correction for high-speed serial links
US11099905B2 (en) 2019-02-26 2021-08-24 International Business Machines Corporation Efficient remote resource allocation within an SMP broadcast scope maintaining fairness between operation types
US11249837B2 (en) 2019-03-01 2022-02-15 Intel Corporation Flit-based parallel-forward error correction and parity
EP3918500B1 (de) * 2019-03-05 2024-04-24 Siemens Industry Software Inc. Auf maschinenlernen basierende detektionen von anomalien für eingebettete softwareanwendungen
CN109947551B (zh) * 2019-03-19 2021-04-23 中南大学 一种多轮次任务分配方法、边缘计算系统及其存储介质
EP3723345A1 (de) * 2019-04-10 2020-10-14 ABB Schweiz AG Aggregationsserver und verfahren zur weiterleitung von knotendaten
US10698842B1 (en) * 2019-04-10 2020-06-30 Xilinx, Inc. Domain assist processor-peer for coherent acceleration
IT201900005822A1 (it) * 2019-04-15 2020-10-15 Phoenix Ict S R L S Adattore di periferiche general purpose per computer
US11119958B2 (en) 2019-04-18 2021-09-14 Qorvo Us, Inc. Hybrid bus apparatus
US11226924B2 (en) 2019-04-24 2022-01-18 Qorvo Us, Inc. Single-wire bus apparatus supporting slave-initiated operation in a master circuit
CN110138761B (zh) * 2019-05-09 2021-10-15 豪威触控与显示科技(深圳)有限公司 基于mipi协议的设备间通信方法及设备拓扑结构
US11296994B2 (en) 2019-05-13 2022-04-05 Intel Corporation Ordered sets for high-speed interconnects
JP7259537B2 (ja) * 2019-05-16 2023-04-18 オムロン株式会社 情報処理装置
US10802967B1 (en) * 2019-06-28 2020-10-13 Intel Corporation Partial write management in a multi-tiled compute engine
US11144469B2 (en) * 2019-07-02 2021-10-12 Microsoft Technology Licensing, Llc Per-tenant incremental outward distributed proactive caching
US11444829B2 (en) 2019-09-09 2022-09-13 Intel Corporation Link layer communication by multiple link layer encodings for computer buses
US11271860B1 (en) * 2019-11-15 2022-03-08 Xilinx, Inc. Compressed tag coherency messaging
CN114651426B (zh) * 2019-11-20 2023-08-18 三菱电机株式会社 光通信装置及通信系统
RU2738955C1 (ru) * 2019-11-27 2020-12-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Томский государственный университет систем управления и радиоэлектроники" (ТУСУР) Способ трёхкратного резервирования межсоединений
US11740958B2 (en) 2019-11-27 2023-08-29 Intel Corporation Multi-protocol support on common physical layer
US10983942B1 (en) 2019-12-11 2021-04-20 Qorvo Us, Inc. Multi-master hybrid bus apparatus
US11132321B2 (en) 2020-02-26 2021-09-28 Quanta Computer Inc. Method and system for automatic bifurcation of PCIe in BIOS
US20230074426A1 (en) * 2020-02-28 2023-03-09 Arizona Board Of Regents On Behalf Of Arizona State University C²mpi: a hardware-agnostic message passing interface for heterogeneous computing systems
US11115176B1 (en) * 2020-03-04 2021-09-07 Qualcomm Incorporated System and method for adjusting clock-data timing in a multi-lane data communication link
US11126585B1 (en) 2020-03-09 2021-09-21 Western Digital Technologies, Inc. Data storage device with improved interface transmitter training
US11886312B2 (en) 2020-04-07 2024-01-30 Intel Corporation Characterizing error correlation based on error logging for computer buses
CN111400232B (zh) * 2020-04-10 2024-01-16 芯启源(上海)半导体科技有限公司 一种基于数据位宽展开的scramble与descramble硬件实现方法
US11288225B2 (en) 2020-04-14 2022-03-29 Western Digital Technologies, Inc. Adapting transmitter training behavior based upon assumed identity of training partner
US11309013B2 (en) 2020-04-29 2022-04-19 Samsung Electronics Co., Ltd. Memory device for reducing resources used for training
US11513981B2 (en) * 2020-04-29 2022-11-29 Dell Products L.P. PCIe link management without sideband signals
US11586446B1 (en) * 2020-05-20 2023-02-21 Marvell Asia Pte Ltd System and methods for hardware-based PCIe link up based on post silicon characterization
US11263137B2 (en) * 2020-05-27 2022-03-01 Arm Limited Core-to-core cache stashing and target discovery
US20230214326A1 (en) * 2020-05-29 2023-07-06 Netlist Inc. Computer Memory Expansion Device and Method of Operation
US20210013999A1 (en) * 2020-06-04 2021-01-14 Intel Corporation Latency-Optimized Mechanisms for Handling Errors or Mis-Routed Packets for Computer Buses
KR102254337B1 (ko) * 2020-06-22 2021-05-21 한양대학교 산학협력단 Dc-밸런싱을 고려한 pam4 5b3q 코딩 방법 및 장치
US11360906B2 (en) * 2020-08-14 2022-06-14 Alibaba Group Holding Limited Inter-device processing system with cache coherency
US11362939B2 (en) 2020-08-31 2022-06-14 Micron Technology, Inc. Flow control for a multiple flow control unit interface
US11588745B2 (en) 2020-08-31 2023-02-21 Micron Technology, Inc. Early credit return for credit-based flow control
US11580044B2 (en) * 2020-08-31 2023-02-14 Micron Technology, Inc. Network credit return mechanisms
CN112134859B (zh) * 2020-09-09 2021-07-06 上海沈德医疗器械科技有限公司 一种基于arm架构的聚焦超声治疗设备控制方法
DE102021121105A1 (de) * 2020-09-28 2022-03-31 Samsung Electronics Co., Ltd. Intelligente ablagespeichervorrichtung
TWI783293B (zh) * 2020-11-09 2022-11-11 瑞昱半導體股份有限公司 訊號傳輸裝置識別方法與訊號處理系統
US11409677B2 (en) 2020-11-11 2022-08-09 Qorvo Us, Inc. Bus slave circuit and related single-wire bus apparatus
US11489695B2 (en) 2020-11-24 2022-11-01 Qorvo Us, Inc. Full-duplex communications over a single-wire bus
CN116802510A (zh) 2020-11-24 2023-09-22 特克特朗尼克公司 用于高速输入/输出裕量测试的系统、方法和设备
CN112579479B (zh) * 2020-12-07 2022-07-08 成都海光微电子技术有限公司 在维护缓存一致性时维护事务次序的处理器及其方法
US11636037B2 (en) 2020-12-21 2023-04-25 Nxp Usa, Inc. Methods and apparatuses involving radar system data paths
CN112953556A (zh) * 2021-02-05 2021-06-11 南京大学 基于斐波那契数列的抗串扰互联的编解码器及编码方法
CN112631989A (zh) * 2021-03-08 2021-04-09 南京蓝洋智能科技有限公司 一种小芯片间、芯片间、小芯片与芯片间的数据传输方法
US11431649B1 (en) * 2021-03-26 2022-08-30 Arm Limited Interconnect resource allocation
CN113019479A (zh) * 2021-03-31 2021-06-25 中国人民解放军空军军医大学 一种用于模拟井下工作环境的试验箱
IT202100008723A1 (it) 2021-04-08 2022-10-08 Phoenix ICT Sistema per la gestione in sicurezza dei documenti digitali
KR102518317B1 (ko) * 2021-04-13 2023-04-06 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
US11789658B2 (en) 2021-04-13 2023-10-17 SK Hynix Inc. Peripheral component interconnect express (PCIe) interface system and method of operating the same
KR20220162345A (ko) 2021-06-01 2022-12-08 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법
TWI773395B (zh) * 2021-06-22 2022-08-01 慧榮科技股份有限公司 記憶體控制器與連結識別方法
CN113971143B (zh) * 2021-10-22 2023-12-05 展讯半导体(成都)有限公司 一种内存控制器、物联网芯片及电子设备
US11755494B2 (en) * 2021-10-29 2023-09-12 Advanced Micro Devices, Inc. Cache line coherence state downgrade
US11706048B1 (en) 2021-12-16 2023-07-18 Qorvo Us, Inc. Multi-protocol bus circuit
CN114510268B (zh) * 2021-12-24 2022-09-20 中国人民解放军战略支援部队航天工程大学 一种基于gpu实现下变频中单精度浮点数累积误差控制方法
US20220342840A1 (en) * 2021-12-30 2022-10-27 Intel Corporation Die-to-die interconnect
US20220327084A1 (en) * 2021-12-30 2022-10-13 Intel Corporation Die-to-die interconnect protocol layer
US11907132B2 (en) 2022-03-23 2024-02-20 International Business Machines Corporation Final cache directory state indication
US11726660B1 (en) * 2022-04-15 2023-08-15 Dell Products L.P. Techniques for flexible physical drive expansion using a loop back connection
US20230342308A1 (en) * 2022-04-22 2023-10-26 Western Digital Technologies, Inc. Reducing Link Up Time In PCIe Systems
CN114942814B (zh) * 2022-06-01 2023-07-11 咪咕视讯科技有限公司 页面组件的聚焦方法、系统、终端设备及介质
US11880686B2 (en) * 2022-06-16 2024-01-23 Ampere Computing Llc Devices transferring cache lines, including metadata on external links
CN115238619B (zh) * 2022-09-20 2023-06-27 北京数字光芯集成电路设计有限公司 数字芯片的子模块后仿真方法和系统
US11914473B1 (en) * 2022-10-20 2024-02-27 Micron Technology, Inc. Data recovery using ordered data requests

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060041696A1 (en) 2004-05-21 2006-02-23 Naveen Cherukuri Methods and apparatuses for the physical layer initialization of a link-based system interconnect

Family Cites Families (270)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228496A (en) 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4191941A (en) 1978-04-03 1980-03-04 Rca Corporation Switch matrix for data transfers
US4716523A (en) 1985-06-14 1987-12-29 International Business Machines Corporation Multiple port integrated DMA and interrupt controller and arbitrator
US5537640A (en) * 1988-12-30 1996-07-16 Intel Corporation Asynchronous modular bus architecture with cache consistency
NZ232224A (en) * 1989-01-27 1993-03-26 British Telecomm Alternate burst communication for cordless phones: bursts contain synchronisation information
US4959833A (en) * 1989-03-08 1990-09-25 Ics Electronics Corporation Data transmission method and bus extender
CA2045756C (en) * 1990-06-29 1996-08-20 Gregg Bouchard Combined queue for invalidates and return data in multiprocessor system
JPH06500655A (ja) * 1990-10-03 1994-01-20 スィンキング　マシンズ　コーポレーション 並列コンピュータ・システム
US5222062A (en) 1991-10-03 1993-06-22 Compaq Computer Corporation Expandable communication system with automatic data concentrator detection
US5434993A (en) * 1992-11-09 1995-07-18 Sun Microsystems, Inc. Methods and apparatus for creating a pending write-back controller for a cache controller on a packet switched memory bus employing dual directories
EP0600626A1 (de) * 1992-11-13 1994-06-08 Cyrix Corporation Kohärenz eines Nachschreibcachespeicher in einem für Durchschreibcachespeicher bestimmten System
US5325360A (en) * 1992-12-09 1994-06-28 National Semiconductor Corporation Controllable PCM state machine user interface
US5394555A (en) * 1992-12-23 1995-02-28 Bull Hn Information Systems Inc. Multi-node cluster computer system incorporating an external coherency unit at each node to insure integrity of information stored in a shared, distributed memory
US5432775A (en) 1993-12-03 1995-07-11 Advanced Micro Devices, Inc. Auto negotiation system for a communications network
US5551005A (en) * 1994-02-25 1996-08-27 Intel Corporation Apparatus and method of handling race conditions in mesi-based multiprocessor system with private caches
US5572703A (en) * 1994-03-01 1996-11-05 Intel Corporation Method and apparatus for snoop stretching using signals that convey snoop results
US5383143A (en) 1994-03-30 1995-01-17 Motorola, Inc. Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation
EP0706138A1 (de) * 1994-10-03 1996-04-10 International Business Machines Corporation Abwechselnde Datengültigkeitssteuerungssignale für Hochgeschwindigkeitsdatenübertragung
EP0707269A1 (de) * 1994-10-11 1996-04-17 International Business Machines Corporation Cachespeicherkohärenznetzwerk für Multiprozessor-Datenverarbeitungssystem
EP0735480B1 (de) * 1995-03-31 2003-06-04 Sun Microsystems, Inc. Cache-kohärentes Computersystem, das Entwertungs- und Rückschreiboperationen minimiert
DE69616402T2 (de) * 1995-03-31 2002-07-18 Sun Microsystems Inc Schnelle Zweitor-Cachesteuerungsschaltung für Datenprozessoren in einem paketvermittelten cachekohärenten Multiprozessorsystem
US5898826A (en) * 1995-11-22 1999-04-27 Intel Corporation Method and apparatus for deadlock-free routing around an unusable routing component in an N-dimensional network
US5983326A (en) * 1996-07-01 1999-11-09 Sun Microsystems, Inc. Multiprocessing system including an enhanced blocking mechanism for read-to-share-transactions in a NUMA mode
CN1179043A (zh) * 1996-09-20 1998-04-15 摩托罗拉公司 Tdm/tdma系统中离散可变的时隙宽度
US5991819A (en) * 1996-12-03 1999-11-23 Intel Corporation Dual-ported memory controller which maintains cache coherency using a memory line status table
US6249520B1 (en) * 1997-10-24 2001-06-19 Compaq Computer Corporation High-performance non-blocking switch with multiple channel ordering constraints
US6052760A (en) * 1997-11-05 2000-04-18 Unisys Corporation Computer system including plural caches and utilizing access history or patterns to determine data ownership for efficient handling of software locks
US5987056A (en) * 1997-11-13 1999-11-16 Lsi Logic Corporation PN sequence hopping method and system
US6163608A (en) * 1998-01-09 2000-12-19 Ericsson Inc. Methods and apparatus for providing comfort noise in communications systems
US6141733A (en) * 1998-02-17 2000-10-31 International Business Machines Corporation Cache coherency protocol with independent implementation of optimized cache operations
US6334172B1 (en) * 1998-02-17 2001-12-25 International Business Machines Corporation Cache coherency protocol with tagged state for modified values
US6345339B1 (en) * 1998-02-17 2002-02-05 International Business Machines Corporation Pseudo precise I-cache inclusivity for vertical caches
US6631448B2 (en) * 1998-03-12 2003-10-07 Fujitsu Limited Cache coherence unit for interconnecting multiprocessor nodes having pipelined snoopy protocol
US7471075B2 (en) 1998-04-17 2008-12-30 Unique Technologies, Llc Multi-test Arc fault circuit interrupter tester
DE69813551T2 (de) * 1998-09-30 2004-02-12 Alcatel Verfahren und Einrichtung für den Übergang eines niedrigen Leistungszustandes zu einem hohen Leistungszustand in einem Kommunikationssystem
GB2342823B (en) * 1998-10-16 2000-11-29 Marconi Comm Ltd Communication system
US6526481B1 (en) * 1998-12-17 2003-02-25 Massachusetts Institute Of Technology Adaptive cache coherence protocols
US6393529B1 (en) * 1998-12-21 2002-05-21 Advanced Micro Devices, Inc. Conversation of distributed memory bandwidth in multiprocessor system with cache coherency by transmitting cancel subsequent to victim write
US6556634B1 (en) * 1999-02-10 2003-04-29 Ericsson, Inc. Maximum likelihood rake receiver for use in a code division, multiple access wireless communication system
US6185250B1 (en) * 1999-03-10 2001-02-06 Lucent Technologies Inc. Training of level learning modems
CA2374845C (en) * 1999-05-28 2008-08-05 Brian K. Mcmillin Wireless transceiver network employing node-to-node data messaging
US6487621B1 (en) * 1999-08-17 2002-11-26 Compaq Information Technologies Group, L.P. Architecture, system and method for ensuring an ordered transaction on at least one of a plurality of multi-processor buses that experience a hit-to-modified snoop cycle
KR100566289B1 (ko) * 1999-09-03 2006-03-30 삼성전자주식회사 데이타 링크 맵을 이용한 브이5.2 계층 2의 비활성화 제어 방법 및 장치
US7010607B1 (en) * 1999-09-15 2006-03-07 Hewlett-Packard Development Company, L.P. Method for training a communication link between ports to correct for errors
US6754185B1 (en) * 1999-09-27 2004-06-22 Koninklijke Philips Electronics N.V. Multi link layer to single physical layer interface in a node of a data communication system
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US6674720B1 (en) * 1999-09-29 2004-01-06 Silicon Graphics, Inc. Age-based network arbitration system and method
US6763034B1 (en) * 1999-10-01 2004-07-13 Stmicroelectronics, Ltd. Connection ports for interconnecting modules in an integrated circuit
US6320406B1 (en) 1999-10-04 2001-11-20 Texas Instruments Incorporated Methods and apparatus for a terminated fail-safe circuit
US6665832B1 (en) * 2000-03-31 2003-12-16 Qualcomm, Incorporated Slotted mode decoder state metric initialization
US6865231B1 (en) * 2000-06-20 2005-03-08 Hewlett-Packard Development Company, L.P. High-speed interconnection adapter having automated crossed differential pair correction
US6961347B1 (en) * 2000-06-20 2005-11-01 Hewlett-Packard Development Company, L.P. High-speed interconnection link having automated lane reordering
US7124252B1 (en) * 2000-08-21 2006-10-17 Intel Corporation Method and apparatus for pipelining ordered input/output transactions to coherent memory in a distributed memory, cache coherent, multi-processor system
US6668335B1 (en) 2000-08-31 2003-12-23 Hewlett-Packard Company, L.P. System for recovering data in a multiprocessor system comprising a conduction path for each bit between processors where the paths are grouped into separate bundles and routed along different paths
US6892319B2 (en) * 2000-09-08 2005-05-10 Hewlett-Packard Development Company, L.P. Method for verifying abstract memory models of shared memory multiprocessors
US7327754B2 (en) 2000-09-28 2008-02-05 Teridian Semiconductor, Corp. Apparatus and method for freezing the states of a receiver during silent line state operation of a network device
US7596139B2 (en) * 2000-11-17 2009-09-29 Foundry Networks, Inc. Backplane interface adapter with error control and redundant fabric
US7236490B2 (en) * 2000-11-17 2007-06-26 Foundry Networks, Inc. Backplane interface adapter
EP1211837A1 (de) * 2000-12-04 2002-06-05 Telefonaktiebolaget Lm Ericsson Ungleicher Fehlerschutz in ein Paketübertragungssystem
EP1217613A1 (de) * 2000-12-19 2002-06-26 Koninklijke Philips Electronics N.V. Wiederherstellung von schlechten oder fehlenden Rahmen in zellularer Telefonie
US6859864B2 (en) * 2000-12-29 2005-02-22 Intel Corporation Mechanism for initiating an implicit write-back in response to a read or snoop of a modified cache line
US20020161975A1 (en) * 2001-02-23 2002-10-31 Zilavy Daniel V. Cache to cache copying of clean data
US7231500B2 (en) * 2001-03-22 2007-06-12 Sony Computer Entertainment Inc. External data interface in a computer architecture for broadband networks
US6987947B2 (en) 2001-10-30 2006-01-17 Unwired Technology Llc Multiple channel wireless communication system
US20030093632A1 (en) * 2001-11-12 2003-05-15 Intel Corporation Method and apparatus for sideband read return header in memory interconnect
US6941425B2 (en) * 2001-11-12 2005-09-06 Intel Corporation Method and apparatus for read launch optimizations in memory interconnect
US7227845B2 (en) * 2001-12-11 2007-06-05 Motorola, Inc. Method and apparatus for enabling a communication resource reset
US7117311B1 (en) * 2001-12-19 2006-10-03 Intel Corporation Hot plug cache coherent interface method and apparatus
US7030737B2 (en) 2002-03-01 2006-04-18 Hewlett-Packard Development Company, L.P. Apparatus, system, and method for indicating a level of network activity
US7200186B2 (en) * 2002-03-14 2007-04-03 Intel Corporation Methods and apparatus for reducing power usage of a transmitter and receiver coupled via a differential serial data link
US7334047B1 (en) * 2002-03-18 2008-02-19 Cisco Technology, Inc. Method and system for selective link state advertisement blocking over a data network area
US7653790B2 (en) * 2002-05-13 2010-01-26 Glasco David B Methods and apparatus for responding to a request cluster
US7020729B2 (en) * 2002-05-16 2006-03-28 Intel Corporation Protocol independent data transmission interface
US6973545B2 (en) * 2002-06-28 2005-12-06 Sun Microsystems, Inc. System with a directory based coherency protocol and split ownership and access right coherence mechanism
US20040028074A1 (en) * 2002-07-26 2004-02-12 Gary Huff Physical layer device with line state encoding
US7093172B2 (en) * 2002-08-07 2006-08-15 Broadcom Corporation System and method for determining on-chip bit error rate (BER) in a communication system
US8037224B2 (en) * 2002-10-08 2011-10-11 Netlogic Microsystems, Inc. Delegating network processor operations to star topology serial bus interfaces
US7720135B2 (en) * 2002-11-07 2010-05-18 Intel Corporation System, method and device for autonegotiation
US7505486B2 (en) * 2002-11-19 2009-03-17 Hewlett-Packard Development Company, L.P. Degradable network data path transmission scheme
US7203853B2 (en) * 2002-11-22 2007-04-10 Intel Corporation Apparatus and method for low latency power management on a serial data link
US20040174570A1 (en) 2002-12-02 2004-09-09 Plunkett Richard Thomas Variable size dither matrix usage
US6892283B2 (en) * 2002-12-05 2005-05-10 International Business Machines Corporation High speed memory cloner with extended cache coherency protocols and responses
US7525989B2 (en) * 2002-12-16 2009-04-28 Intel Corporation System, method and device for time slot status messaging among SONET nodes
US6922756B2 (en) * 2002-12-19 2005-07-26 Intel Corporation Forward state for use in cache coherency in a multiprocessor system
US7047475B2 (en) * 2003-02-04 2006-05-16 Hewlett-Packard Development Company, L.P. CRC encoding scheme for conveying status information
US7535836B2 (en) * 2003-02-12 2009-05-19 Broadcom Corporation Method and system to provide word-level flow control using spare link bandwidth
GB2399722A (en) * 2003-03-21 2004-09-22 Sony Uk Ltd Data communication synchronisation
US7464307B2 (en) * 2003-03-25 2008-12-09 Intel Corporation High performance serial bus testing methodology
US7136953B1 (en) 2003-05-07 2006-11-14 Nvidia Corporation Apparatus, system, and method for bus link width optimization
US7426597B1 (en) * 2003-05-07 2008-09-16 Nvidia Corporation Apparatus, system, and method for bus link width optimization of a graphics system
US7792118B2 (en) * 2003-06-19 2010-09-07 Polytechnic University Switch module memory structure and per-destination queue flow control for use in a switch
US7577727B2 (en) * 2003-06-27 2009-08-18 Newisys, Inc. Dynamic multiple cluster system reconfiguration
US20050027876A1 (en) * 2003-07-29 2005-02-03 Toshitomo Umei Data transmission method, data transmission system, and data transmission apparatus
CN1320464C (zh) * 2003-10-23 2007-06-06 英特尔公司 用于维持共享高速缓存一致性的方法和设备
US7146284B2 (en) * 2003-11-07 2006-12-05 Texas Instruments Incorporated Method of testing phase lock loop status during a Serializer/Deserializer internal loopback built-in self-test
KR100915250B1 (ko) * 2003-11-12 2009-09-03 콸콤 인코포레이티드 향상된 링크 제어를 제공하는 고속 데이터 레이트 인터페이스
US8090857B2 (en) * 2003-11-24 2012-01-03 Qualcomm Atheros, Inc. Medium access control layer that encapsulates data from a plurality of received data units into a plurality of independently transmittable blocks
US7440468B2 (en) * 2003-12-11 2008-10-21 International Business Machines Corporation Queue management of a global link control byte in an input/output subsystem
US8009563B2 (en) * 2003-12-19 2011-08-30 Broadcom Corporation Method and system for transmit scheduling for multi-layer network interface controller (NIC) operation
US7631118B2 (en) * 2003-12-31 2009-12-08 Intel Corporation Lane to lane deskewing via non-data symbol processing for a serial point to point link
JP4005974B2 (ja) * 2004-01-09 2007-11-14 株式会社東芝 通信装置、通信方法、および通信システム
US7856534B2 (en) * 2004-01-15 2010-12-21 Hewlett-Packard Development Company, L.P. Transaction references for requests in a multi-processor network
US7177987B2 (en) * 2004-01-20 2007-02-13 Hewlett-Packard Development Company, L.P. System and method for responses between different cache coherency protocols
US7620696B2 (en) * 2004-01-20 2009-11-17 Hewlett-Packard Development Company, L.P. System and method for conflict responses in a cache coherency protocol
US8176259B2 (en) * 2004-01-20 2012-05-08 Hewlett-Packard Development Company, L.P. System and method for resolving transactions in a cache coherency protocol
US20050172091A1 (en) * 2004-01-29 2005-08-04 Rotithor Hemant G. Method and an apparatus for interleaving read data return in a packetized interconnect to memory
US7716409B2 (en) * 2004-04-27 2010-05-11 Intel Corporation Globally unique transaction identifiers
US20050262250A1 (en) * 2004-04-27 2005-11-24 Batson Brannon J Messaging protocol
US20050240734A1 (en) * 2004-04-27 2005-10-27 Batson Brannon J Cache coherence protocol
US7210000B2 (en) * 2004-04-27 2007-04-24 Intel Corporation Transmitting peer-to-peer transactions through a coherent interface
WO2005107119A1 (ja) * 2004-04-30 2005-11-10 Sharp Kabushiki Kaisha 無線通信システム
US8046488B2 (en) * 2004-05-21 2011-10-25 Intel Corporation Dynamically modulating link width
US7957428B2 (en) 2004-05-21 2011-06-07 Intel Corporation Methods and apparatuses to effect a variable-width link
US7219220B2 (en) 2004-05-21 2007-05-15 Intel Corporation Methods and apparatuses for resetting the physical layers of two agents interconnected through a link-based interconnection
CN1700639A (zh) * 2004-05-21 2005-11-23 华为技术有限公司 导出和导入无线局域网鉴别与保密基础结构证书信息方法
US7313712B2 (en) 2004-05-21 2007-12-25 Intel Corporation Link power saving state
US20060041715A1 (en) 2004-05-28 2006-02-23 Chrysos George Z Multiprocessor chip having bidirectional ring interconnect
US7467358B2 (en) * 2004-06-03 2008-12-16 Gwangju Institute Of Science And Technology Asynchronous switch based on butterfly fat-tree for network on chip application
US7295618B2 (en) * 2004-06-16 2007-11-13 International Business Machines Corporation Automatic adaptive equalization method and system for high-speed serial transmission link
US7436836B2 (en) * 2004-06-30 2008-10-14 Cisco Technology, Inc. Method and apparatus for detecting support for a protocol defining supplemental headers
US8161429B1 (en) * 2004-08-20 2012-04-17 Altera Corporation Methods and apparatus for initializing serial links
KR100579053B1 (ko) 2004-08-26 2006-05-12 삼성전자주식회사 스마트 카드와 메모리 카드간의 멀티 인터페이스 방법 및멀티 인터페이스 카드
US20060047862A1 (en) * 2004-09-02 2006-03-02 International Business Machines Corporation Automatic hardware data link initialization
US9727468B2 (en) * 2004-09-09 2017-08-08 Intel Corporation Resolving multi-core shared cache access conflicts
US7191255B2 (en) * 2004-10-27 2007-03-13 Intel Corporation Transaction layer link down handling for PCI express
CN100384118C (zh) * 2004-11-03 2008-04-23 上海贝尔阿尔卡特股份有限公司 处理通用成帧规程帧的方法和装置
US7738484B2 (en) * 2004-12-13 2010-06-15 Intel Corporation Method, system, and apparatus for system level initialization
US7761719B2 (en) 2005-03-28 2010-07-20 Akros Silicon Inc. Ethernet module
US20090122703A1 (en) * 2005-04-13 2009-05-14 Koninklijke Philips Electronics, N.V. Electronic Device and Method for Flow Control
US7613864B2 (en) * 2005-04-22 2009-11-03 Sun Microsystems, Inc. Device sharing
US7564904B2 (en) 2005-05-03 2009-07-21 Texas Instruments Incorporated Apparatus for and method of detection of powered devices over a network
US7539801B2 (en) * 2005-05-27 2009-05-26 Ati Technologies Ulc Computing device with flexibly configurable expansion slots, and method of operation
US7694060B2 (en) * 2005-06-17 2010-04-06 Intel Corporation Systems with variable link widths based on estimated activity levels
US7620694B2 (en) * 2005-09-27 2009-11-17 Intel Corporation Early issue of transaction ID
US7633877B2 (en) 2005-11-18 2009-12-15 Intel Corporation Method and apparatus for meeting compliance for debugging and testing a multi-speed, point-to-point link
US20070239922A1 (en) * 2005-12-09 2007-10-11 Horigan John W Technique for link reconfiguration
US7924708B2 (en) 2005-12-13 2011-04-12 Intel Corporation Method and apparatus for flow control initialization
US7606981B2 (en) * 2005-12-19 2009-10-20 Intel Corporation System and method for reducing store latency
CN1996782B (zh) * 2005-12-26 2010-05-05 中兴通讯股份有限公司 一种空域自适应链路的天线选择指示方法
US7430628B2 (en) * 2006-01-10 2008-09-30 Kabushiki Kaisha Toshiba System and method for optimized allocation of shared processing resources
US7512741B1 (en) * 2006-01-11 2009-03-31 Intel Corporation Two-hop source snoop based messaging protocol
US7543115B1 (en) * 2006-01-11 2009-06-02 Intel Corporation Two-hop source snoop based cache coherence protocol
JP4572169B2 (ja) * 2006-01-26 2010-10-27 エヌイーシーコンピュータテクノ株式会社 マルチプロセッサシステム及びその動作方法
US9390015B2 (en) * 2006-03-16 2016-07-12 International Business Machines Corporation Method for performing cacheline polling utilizing a store and reserve instruction
US7783959B2 (en) * 2006-03-23 2010-08-24 Intel Corporation Apparatus and method for reduced power consumption communications over a physical interconnect
US7681093B2 (en) * 2006-03-31 2010-03-16 Intel Corporation Redundant acknowledgment in loopback entry
US7743129B2 (en) 2006-05-01 2010-06-22 International Business Machines Corporation Methods and arrangements to detect a failure in a communication network
US20070260615A1 (en) * 2006-05-08 2007-11-08 Eran Shen Media with Pluggable Codec
US7506108B2 (en) * 2006-06-30 2009-03-17 Intel Corporation Requester-generated forward for late conflicts in a cache coherency protocol
US7721050B2 (en) * 2006-06-30 2010-05-18 Intel Corporation Re-snoop for conflict resolution in a cache coherency protocol
US7536515B2 (en) * 2006-06-30 2009-05-19 Intel Corporation Repeated conflict acknowledgements in a cache coherency protocol
CN101501679A (zh) * 2006-08-08 2009-08-05 皇家飞利浦电子股份有限公司 用于同步通信的电子装置和方法
US7986718B2 (en) 2006-09-15 2011-07-26 Itron, Inc. Discovery phase in a frequency hopping network
US7600080B1 (en) * 2006-09-22 2009-10-06 Intel Corporation Avoiding deadlocks in a multiprocessor system
GB2443465A (en) * 2006-11-06 2008-05-07 Fujitsu Ltd Communication systems
US8402201B2 (en) * 2006-12-06 2013-03-19 Fusion-Io, Inc. Apparatus, system, and method for storage space recovery in solid-state storage
CN101584176B (zh) * 2007-01-15 2013-02-06 皇家飞利浦电子股份有限公司 为ofdm系统生成低峰均功率比(papr)二元前导序列的方法
DE102007007136B3 (de) 2007-02-09 2008-08-28 Siemens Ag Radelektronik und Verfahren zum Betreiben einer Radelektronik
US8428175B2 (en) * 2007-03-09 2013-04-23 Qualcomm Incorporated Quadrature modulation rotating training sequence
US7978635B2 (en) 2007-03-21 2011-07-12 Qualcomm Incorporated H-ARQ acknowledgment detection validation by re-decoding
DE602007001576D1 (de) * 2007-03-22 2009-08-27 Research In Motion Ltd Vorrichtung und Verfahren zur verbesserten Maskierung von Rahmenverlusten
KR20130055032A (ko) * 2007-05-08 2013-05-27 인터디지탈 테크날러지 코포레이션 피기백 긍정 ａｃｋ/부정 ａｃｋ 필드 표시자 및 폴링 표시자를 제공하기 위한 방법 및 장치
US7827357B2 (en) * 2007-07-31 2010-11-02 Intel Corporation Providing an inclusive shared cache among multiple core-cache clusters
US7899111B2 (en) * 2007-08-07 2011-03-01 Intel Corporation Link interface technique including data indicator symbols
CA2632031A1 (en) * 2007-09-05 2009-03-05 Faisal Dada Aligning data on parallel transmission lines
US20090125363A1 (en) * 2007-10-22 2009-05-14 Nokia Siemens Networks Oy Method, apparatus and computer program for employing a frame structure in wireless communication
EP2063581A1 (de) * 2007-11-20 2009-05-27 STMicroelectronics (Grenoble) SAS Übertragung eines Datenstroms zwischen zwei elektronischen Geräten mittels eines Netzwerk-on-chip
US8392663B2 (en) * 2007-12-12 2013-03-05 Mips Technologies, Inc. Coherent instruction cache utilizing cache-op execution resources
US8179901B2 (en) * 2008-02-11 2012-05-15 Vitesse Semiconductor Corporation System and method for squelching a recovered clock in an ethernet network
US20110007464A1 (en) 2008-02-29 2011-01-13 Leigh Kevin B Modular system and retractable assembly for electronic devices
DE102008012979A1 (de) * 2008-03-06 2009-09-10 Gip Ag Verfahren und Programm zum Bereitstellen von Datenkohärenz in Netzwerken
US7492807B1 (en) 2008-04-07 2009-02-17 International Business Machines Corporation Pseudo-random bit sequence (PRBS) synchronization for interconnects with dual-tap scrambling devices and methods
WO2009134218A1 (en) * 2008-04-28 2009-11-05 Hewlett-Packard Development Company, L.P. Virtual-interrupt-mode interface and method for virtualizing an interrupt mode
US8762652B2 (en) * 2008-04-30 2014-06-24 Freescale Semiconductor, Inc. Cache coherency protocol in a data processing system
CN101599811B (zh) * 2008-06-02 2011-04-06 华为技术有限公司 一种数据处理装置,通信设备以及数据处理方法
US7769048B2 (en) 2008-06-25 2010-08-03 Intel Corporation Link and lane level packetization scheme of encoding in serial links
US8201069B2 (en) * 2008-07-01 2012-06-12 International Business Machines Corporation Cyclical redundancy code for use in a high-speed serial link
US8250311B2 (en) * 2008-07-07 2012-08-21 Intel Corporation Satisfying memory ordering requirements between partial reads and non-snoop accesses
US8205045B2 (en) * 2008-07-07 2012-06-19 Intel Corporation Satisfying memory ordering requirements between partial writes and non-snoop accesses
CN101325461B (zh) * 2008-07-25 2011-04-27 浙江大学 基于无速率码的认知无线电通信链路的建立和维护方法
US8411761B2 (en) * 2008-09-08 2013-04-02 Samsung Electronics Co., Ltd. Sub-channel acquisition in a digital television receiver designed to receive mobile/handheld signals
US8917209B2 (en) * 2009-09-10 2014-12-23 Nextnav, Llc Coding in a wide area positioning system (WAPS)
CN104122563B (zh) * 2008-09-10 2018-03-27 耐克斯特纳威公司 广域定位系统
US8265071B2 (en) * 2008-09-11 2012-09-11 Juniper Networks, Inc. Methods and apparatus related to a flexible data center security architecture
CN101430664B (zh) * 2008-09-12 2010-07-28 中国科学院计算技术研究所 一种多处理器系统及Cache一致性消息传输方法
EP2173066B1 (de) 2008-10-01 2012-05-16 STMicroelectronics Srl Verfahren zum Austauschen von Informationen in einem Network-on-Chip-Kommunikationsnetzwerk, entsprechendes Network-on-Chip-Kommunikationsnetzwerk und Computerprogrammprodukt
WO2010096122A1 (en) * 2008-10-29 2010-08-26 Adapteva Incorporated Mesh network
KR100988809B1 (ko) * 2008-11-06 2010-10-20 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력인에이블 신호 생성 방법
US8706479B2 (en) * 2008-11-14 2014-04-22 Broadcom Corporation Packet loss concealment for sub-band codecs
CN101437033B (zh) * 2008-12-16 2012-07-11 杭州华三通信技术有限公司 一种支持可变速率的方法和网络设备
US8189504B2 (en) * 2008-12-17 2012-05-29 Viasat, Inc. Physical layer header structure for decoding and synchronization
US8799582B2 (en) * 2008-12-30 2014-08-05 Intel Corporation Extending cache coherency protocols to support locally buffered data
US8026726B2 (en) * 2009-01-23 2011-09-27 Silicon Image, Inc. Fault testing for interconnections
KR101598093B1 (ko) * 2009-02-02 2016-02-26 엘지전자 주식회사 송/수신 시스템 및 데이터 처리 방법
KR20100092353A (ko) * 2009-02-12 2010-08-20 엘지전자 주식회사 트래픽 암호화 키 관리방법 및 장치
WO2010096969A1 (zh) * 2009-02-27 2010-09-02 华为技术有限公司 无源光网络中发送上行传送帧的方法及设备
KR101133256B1 (ko) 2009-02-27 2012-04-09 한국과학기술원 시그니처 정보를 이용한 물리계층에서의 타임스탬프 처리장치 및 그 방법
US20100228922A1 (en) 2009-03-09 2010-09-09 Deepak Limaye Method and system to perform background evictions of cache memory lines
US8401400B2 (en) * 2009-03-10 2013-03-19 Tyco Electronics Subsea Communications Llc Detection of data in signals with data pattern dependent signal distortion
CN101854331A (zh) * 2009-04-02 2010-10-06 天际微芯(北京)科技有限公司 训练序列结构及训练方法
US9690625B2 (en) * 2009-06-16 2017-06-27 Oracle America, Inc. System and method for out-of-order resource allocation and deallocation in a threaded machine
US8335911B2 (en) * 2009-05-21 2012-12-18 Oracle America, Inc. Dynamic allocation of resources in a threaded, heterogeneous processor
US8199759B2 (en) 2009-05-29 2012-06-12 Intel Corporation Method and apparatus for enabling ID based streams over PCI express
CN101561794B (zh) * 2009-06-05 2012-07-04 威盛电子股份有限公司 通用串行总线装置
US8239704B2 (en) * 2009-06-12 2012-08-07 Cray Inc. Global clock via embedded spanning tree
WO2010147264A1 (en) * 2009-06-16 2010-12-23 Lg Electronics Inc. Method of exchanging messages and transmitting and receiving devices
US8782347B2 (en) * 2009-06-26 2014-07-15 Intel Corporation Controllably exiting an unknown state of a cache coherency directory
US8831666B2 (en) * 2009-06-30 2014-09-09 Intel Corporation Link power savings with state retention
US20100332877A1 (en) 2009-06-30 2010-12-30 Yarch Mark A Method and apparatus for reducing power consumption
CN101695193A (zh) * 2009-09-27 2010-04-14 上海华为技术有限公司 一种下行数据发送和下行数据接收的方法和装置
US8799586B2 (en) 2009-09-30 2014-08-05 Intel Corporation Memory mirroring and migration at home agent
US8327228B2 (en) * 2009-09-30 2012-12-04 Intel Corporation Home agent data and memory management
US8819305B2 (en) * 2009-11-16 2014-08-26 Intel Corporation Directly providing data messages to a protocol layer
US8621128B2 (en) 2009-12-04 2013-12-31 St-Ericsson Sa Methods and systems for reliable link startup
US9100809B2 (en) * 2009-12-21 2015-08-04 Julia Olincy Olincy Automatic response option mobile system for responding to incoming texts or calls or both
US8301813B2 (en) * 2009-12-24 2012-10-30 Ati Technologies Ulc Method and device for disabling a higher version of a computer bus and interconnection protocol for interoperability with a device compliant to a lower version of the computer bus and interconnection protocol
US20120227045A1 (en) 2009-12-26 2012-09-06 Knauth Laura A Method, apparatus, and system for speculative execution event counter checkpointing and restoring
US8804960B2 (en) * 2010-02-22 2014-08-12 International Business Machines Corporation Implementing known scrambling relationship among multiple serial links
US8892820B2 (en) * 2010-03-19 2014-11-18 Netapp, Inc. Method and system for local caching of remote storage data
US8473567B2 (en) * 2010-03-29 2013-06-25 Intel Corporation Generating a packet including multiple operation codes
US8514885B2 (en) * 2010-03-30 2013-08-20 International Business Machines Corporation Using variable length packets to embed extra network control information
US8539260B2 (en) * 2010-04-05 2013-09-17 Intel Corporation Method, apparatus, and system for enabling platform power states
CN101867401B (zh) * 2010-05-04 2013-11-20 西安交通大学 一种遮挡躲避的60GHz多天线系统及其信号处理方法
CN102238623B (zh) * 2010-05-06 2014-04-09 中兴通讯股份有限公司 加快无线链路控制窗口状态应答的方法及基站子系统
JP2011248814A (ja) * 2010-05-31 2011-12-08 Nec Corp ＰＣＩＥｘｐｒｅｓｓリンクエラー検出及び自動復旧機能を備えたデバイス
US9448938B2 (en) * 2010-06-09 2016-09-20 Micron Technology, Inc. Cache coherence protocol for persistent memories
CN101867452B (zh) 2010-06-10 2013-07-17 国网电力科学研究院 一种电力专用串行实时总线的通信方法
KR101323055B1 (ko) * 2010-06-17 2013-10-29 엘지디스플레이 주식회사 내부 디스플레이 포트 인터페이스 테스트 방법 및 장치
CN102315917B (zh) * 2010-07-06 2014-12-17 瑞昱半导体股份有限公司 一种用于信号传输的省电方法及装置
CN102377608B (zh) * 2010-08-12 2014-07-09 盛科网络（苏州）有限公司 物理层故障模拟系统及方法
US8656115B2 (en) * 2010-08-20 2014-02-18 Intel Corporation Extending a cache coherency snoop broadcast protocol with directory information
WO2012038546A1 (en) * 2010-09-23 2012-03-29 St-Ericsson Sa Multi-lane data transmission de-skew
US9104793B2 (en) * 2010-09-24 2015-08-11 Intel Corporation Method and system of adapting communication links to link conditions on a platform
US8751714B2 (en) 2010-09-24 2014-06-10 Intel Corporation Implementing quickpath interconnect protocol over a PCIe interface
US9146610B2 (en) 2010-09-25 2015-09-29 Intel Corporation Throttling integrated link
US8805196B2 (en) * 2010-09-30 2014-08-12 Teradyne, Inc. Electro-optical communications link
JP5597104B2 (ja) * 2010-11-16 2014-10-01 キヤノン株式会社 データ転送装置及びその制御方法
CN102142987B (zh) * 2010-12-09 2014-01-08 浪潮(北京)电子信息产业有限公司 一种高速串行总线设备及其传输数据的方法
JP2012146041A (ja) * 2011-01-11 2012-08-02 Hitachi Ltd 計算機装置及び信号伝送方法
JP2012155650A (ja) * 2011-01-28 2012-08-16 Toshiba Corp ルータ及びメニーコアシステム
EP2482196B1 (de) * 2011-01-31 2016-06-29 Canon Kabushiki Kaisha Bildverarbeitungsvorrichtung, Druckvorrichtung und Steuerverfahren in einer Bildverarbeitungsvorrichtung
US8924672B2 (en) * 2011-02-08 2014-12-30 Infineon Technologies Ag Device with processing unit and information storage
US8756378B2 (en) * 2011-02-17 2014-06-17 Oracle International Corporation Broadcast protocol for a network of caches
US8824489B1 (en) * 2011-04-26 2014-09-02 Marvell International Ltd. Physical layer (PHY) devices for use in automotive and industrial applications
US9189424B2 (en) 2011-05-31 2015-11-17 Hewlett-Packard Development Company, L.P. External cache operation based on clean castout messages
US8868955B2 (en) 2011-07-01 2014-10-21 Intel Corporation Enhanced interconnect link width modulation for power savings
US8788890B2 (en) * 2011-08-05 2014-07-22 Apple Inc. Devices and methods for bit error rate monitoring of intra-panel data link
US8514889B2 (en) * 2011-08-26 2013-08-20 Sonics, Inc. Use of common data format to facilitate link width conversion in a router with flexible link widths
WO2013081580A1 (en) * 2011-11-29 2013-06-06 Intel Corporation Raw memory transaction support
WO2013085501A1 (en) 2011-12-07 2013-06-13 Intel Corporation Multiple transaction data flow control unit for high-speed interconnect
CN102571571A (zh) * 2011-12-28 2012-07-11 南京邮电大学 一种应用于时延容忍网络的多层次有效路由方法
CN103188059A (zh) 2011-12-28 2013-07-03 华为技术有限公司 快速通道互联系统中数据包重传方法、装置和系统
CN102594745B (zh) * 2011-12-29 2015-02-04 东南大学 单载波频域均衡系统中的同步方法及其实现电路
US8892269B2 (en) 2012-03-30 2014-11-18 Intel Corporation Power down and quick start of thermal sensor
CN102685128B (zh) * 2012-05-09 2015-09-30 东南大学 一种基于状态机的协议构造方法
US10102170B2 (en) 2012-05-18 2018-10-16 Dell Products, Lp System and method for providing input/output functionality by an I/O complex switch
US8856573B2 (en) * 2012-06-27 2014-10-07 Intel Corporation Setting a number (N) of fast training sequences (FTS) automatically to an optimal value
US9280504B2 (en) 2012-08-24 2016-03-08 Intel Corporation Methods and apparatus for sharing a network interface controller
US8984313B2 (en) 2012-08-31 2015-03-17 Intel Corporation Configuring power management functionality in a processor including a plurality of cores by utilizing a register to store a power domain indicator
US8996757B2 (en) * 2012-09-29 2015-03-31 Intel Corporation Method and apparatus to generate platform correctable TX-RX
US8935578B2 (en) 2012-09-29 2015-01-13 Intel Corporation Method and apparatus for optimizing power and latency on a link
US9003091B2 (en) 2012-10-18 2015-04-07 Hewlett-Packard Development Company, L.P. Flow control for a Serial Peripheral Interface bus
US9479196B2 (en) * 2012-10-22 2016-10-25 Intel Corporation High performance interconnect link layer
KR101598746B1 (ko) * 2012-10-22 2016-02-29 인텔 코포레이션 고성능 상호연결 물리 계층
US9600431B2 (en) * 2012-10-22 2017-03-21 Intel Corporation High performance interconnect physical layer
US9280507B2 (en) * 2012-10-22 2016-03-08 Intel Corporation High performance interconnect physical layer
US9405718B2 (en) 2013-02-28 2016-08-02 Intel Corporation Leveraging an enumeration and/or configuration mechanism of one interconnect protocol for a different interconnect protocol
US9436244B2 (en) * 2013-03-15 2016-09-06 Intel Corporation Adaptive control loop protection for fast and robust recovery from low-power states in high speed serial I/O applications
KR101925694B1 (ko) * 2013-12-26 2018-12-05 인텔 코포레이션 멀티칩 패키지 링크
US9946676B2 (en) * 2015-03-26 2018-04-17 Intel Corporation Multichip package link

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060041696A1 (en) 2004-05-21 2006-02-23 Naveen Cherukuri Methods and apparatuses for the physical layer initialization of a link-based system interconnect

Also Published As

Publication number Publication date
KR101598746B1 (ko) 2016-02-29
DE112013005093T5 (de) 2015-10-22
US20240012772A1 (en) 2024-01-11
CN104969206A (zh) 2015-10-07
KR101642086B1 (ko) 2016-07-22
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US11741030B2 (en) 2023-08-29
KR101912074B1 (ko) 2018-10-25
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RU2579140C1 (ru) 2016-03-27
CN111737167A (zh) 2020-10-02
KR20150077398A (ko) 2015-07-07
DE112013002880T5 (de) 2015-03-05
CN106681938B (zh) 2020-08-18
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CN108614783B (zh) 2022-11-18
KR101815180B1 (ko) 2018-01-04
KR20170007523A (ko) 2017-01-18
KR20160145197A (ko) 2016-12-19
DE112013001360T5 (de) 2014-11-27
WO2014065878A1 (en) 2014-05-01
CN108132892B (zh) 2022-02-11
CN104995614B (zh) 2018-04-06
CN104380269A (zh) 2015-02-25
CN107015924A (zh) 2017-08-04
US9418035B2 (en) 2016-08-16
KR20150003363A (ko) 2015-01-08
DE112013005104T5 (de) 2015-07-02
CN106815151B (zh) 2021-04-20
CN104737147B (zh) 2018-11-06
US20140112339A1 (en) 2014-04-24
EP2909728A1 (de) 2015-08-26
WO2014065883A1 (en) 2014-05-01
US20180203811A1 (en) 2018-07-19
CN104536933A (zh) 2015-04-22
CN107102960B (zh) 2021-07-09
KR20170042379A (ko) 2017-04-18
CN104737142B (zh) 2018-03-23
KR101686360B1 (ko) 2016-12-13
KR20150063044A (ko) 2015-06-08
CN108055214B (zh) 2021-04-13
US10909055B2 (en) 2021-02-02
US20170109315A1 (en) 2017-04-20
KR101700261B1 (ko) 2017-01-26
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KR101847943B1 (ko) 2018-04-11
DE112013005086T5 (de) 2015-09-03
DE112013007752B3 (de) 2023-04-27
KR101831550B1 (ko) 2018-02-22
US20180095927A1 (en) 2018-04-05
CN107968756A (zh) 2018-04-27
KR101861312B1 (ko) 2018-05-28
KR101754890B1 (ko) 2017-07-06
US20220114122A1 (en) 2022-04-14
KR101686359B1 (ko) 2016-12-13
CN104756097B (zh) 2018-05-15
CN108132892A (zh) 2018-06-08
WO2014065876A1 (en) 2014-05-01
CN104969207A (zh) 2015-10-07
CN104335196B (zh) 2017-10-13
CN107092565B (zh) 2021-03-12
US20150081984A1 (en) 2015-03-19
CN104995614A (zh) 2015-10-21
US20150067207A1 (en) 2015-03-05
KR20160150653A (ko) 2016-12-30
RU2014145179A (ru) 2016-05-27
US20170083476A1 (en) 2017-03-23
DE112013001360B4 (de) 2023-03-23
CN106681938A (zh) 2017-05-17
CN104737147A (zh) 2015-06-24
KR20150047551A (ko) 2015-05-04
WO2014065875A1 (en) 2014-05-01
US20210117350A1 (en) 2021-04-22
US20150261711A1 (en) 2015-09-17
US20200356502A1 (en) 2020-11-12
WO2014065880A1 (en) 2014-05-01
DE112013002090T5 (de) 2015-01-15
KR20170012581A (ko) 2017-02-02
CN104303166B (zh) 2018-01-09
BR112015006432A2 (pt) 2017-07-04
DE112013002069B4 (de) 2022-12-01
CN104536933B (zh) 2018-02-13
WO2014065884A1 (en) 2014-05-01
KR20150059721A (ko) 2015-06-02
EP3410304A1 (de) 2018-12-05
US20140215112A1 (en) 2014-07-31
CN108228495B (zh) 2021-05-25
KR20150047552A (ko) 2015-05-04
EP2909728A4 (de) 2016-06-22
KR20170081730A (ko) 2017-07-12
US20170097907A1 (en) 2017-04-06
JP6423040B2 (ja) 2018-11-14
US10204064B2 (en) 2019-02-12
CN107015924B (zh) 2020-10-30
WO2014065877A1 (en) 2014-05-01
KR20150059775A (ko) 2015-06-02
US9378171B2 (en) 2016-06-28
DE112013003723T5 (de) 2015-04-16
CN104335196A (zh) 2015-02-04
KR20160089541A (ko) 2016-07-27
KR101700545B1 (ko) 2017-01-26
KR101815178B1 (ko) 2018-01-04
US9753885B2 (en) 2017-09-05
KR101689998B1 (ko) 2016-12-26
CN107102960A (zh) 2017-08-29
KR20170007865A (ko) 2017-01-20
WO2014065879A1 (en) 2014-05-01
KR101828756B1 (ko) 2018-02-12
CN107092565A (zh) 2017-08-25
KR101691756B1 (ko) 2016-12-30
KR101905055B1 (ko) 2018-10-08
CN104969206B (zh) 2017-12-26
CN104391816B (zh) 2018-11-09
KR20150047550A (ko) 2015-05-04
WO2014065873A1 (en) 2014-05-01
KR20150052102A (ko) 2015-05-13
KR20180049192A (ko) 2018-05-10
CN106815151A (zh) 2017-06-09
US20190347226A1 (en) 2019-11-14
CN104769570A (zh) 2015-07-08
CN104756097A (zh) 2015-07-01
CN107045479A (zh) 2017-08-15
US11269793B2 (en) 2022-03-08
KR20150077397A (ko) 2015-07-07
CN104303166A (zh) 2015-01-21
DE112013007751B3 (de) 2023-01-12
DE112013002069T5 (de) 2015-01-08
US10380046B2 (en) 2019-08-13
CN104487958A (zh) 2015-04-01
DE112013005090T5 (de) 2015-07-02
US20190391939A1 (en) 2019-12-26
CN108614783A (zh) 2018-10-02
CN106776364B (zh) 2020-07-17
RU2599971C2 (ru) 2016-10-20
US20180143937A1 (en) 2018-05-24
US9892086B2 (en) 2018-02-13
KR101695340B1 (ko) 2017-01-11
KR20150070107A (ko) 2015-06-24
US9626321B2 (en) 2017-04-18
CN104380269B (zh) 2018-01-30
CN107045479B (zh) 2020-09-01
DE112013007767B3 (de) 2023-04-20
CN108055214A (zh) 2018-05-18
KR101615908B1 (ko) 2016-04-27
KR101985120B1 (ko) 2019-05-31
DE112013004105T5 (de) 2015-04-30
US10248591B2 (en) 2019-04-02
US20140201463A1 (en) 2014-07-17
US9916266B2 (en) 2018-03-13
DE112013004094B4 (de) 2018-03-29
WO2014065882A1 (en) 2014-05-01
KR101755005B1 (ko) 2017-07-06
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CN106776364A (zh) 2017-05-31
US20170109286A1 (en) 2017-04-20
WO2014065876A9 (en) 2015-02-26
CN104737142A (zh) 2015-06-24
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KR101815173B1 (ko) 2018-01-30
JP2017188909A (ja) 2017-10-12
JP2016506548A (ja) 2016-03-03
US10216661B2 (en) 2019-02-26
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US20140215437A1 (en) 2014-07-31
KR101772037B1 (ko) 2017-08-28
WO2014065881A1 (en) 2014-05-01
CN104487958B (zh) 2018-05-22
KR101681509B1 (ko) 2016-12-01
JP6139689B2 (ja) 2017-05-31
WO2014065873A8 (en) 2014-07-10
KR101696124B1 (ko) 2017-01-12

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