DE102004024386A1 - Method and circuit arrangement for testing functions and / or algorithms implemented in electronic circuits - Google Patents

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Abstract

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Testen von Funktionen und/oder von Algorithmen, die in elektronischen Schaltungen, insbesondere in digitalen Schaltungen implementiert sind, bei dem eine zu testende Schaltung in gegenüber einem normalen Betriebsmodus weitestgehend unveränderter Gatterverschaltung mit vorgebbaren Eingangssignalen beaufschlagt und die von der Schaltung gelieferten Ausgangssignale mit vorgegebenen Sollwerten verglichen werden, und bei dem bei einer Abweichung eines Ausgangssignals von einem Sollwert ein Fehler erkannt wird. DOLLAR A Bei dem Verfahren ist vorgesehen, dass die Schaltung nach Erkennen eines Fehlers in einen stabilen Zustand versetzt wird.The invention relates to a method and a circuit arrangement for testing functions and / or algorithms which are implemented in electronic circuits, in particular in digital circuits, in which a circuit to be tested is subjected to predefinable input signals in a gate circuit which is largely unchanged compared to a normal operating mode supplied by the circuit output signals are compared with predetermined setpoints, and in which a deviation of an output signal from a setpoint, an error is detected. DOLLAR A In the method is provided that the circuit is set to a stable state after detecting an error.

Description

Die Erfindung betrifft ein Verfahren zum Testen von Funktionen und/oder von Algorithmen, die in elektronischen Schaltungen, insbesondere in digitalen Schaltungen implementiert sind. Die Erfindung betrifft weiterhin eine Schaltungsanordnung zum Testen von Funktionen und/oder von Algorithmen, die in elektronischen Schaltungen, insbesondere in digitalen Schaltungen implementiert sind.The The invention relates to a method for testing functions and / or of algorithms used in electronic circuits, in particular implemented in digital circuits. The invention relates Furthermore, a circuit arrangement for testing functions and / or of algorithms used in electronic circuits, in particular implemented in digital circuits.

Beim Testen von Mikroprozessorschaltungen wird die Konsistenz der implementierten Algorithmen zur Laufzeit üblicherweise durch Berechnung einer Prüfsumme überprüft, die auf den jeweiligen Programmcode und die jeweiligen Programmkonstanten abgestimmt ist. Weicht der Wert der errechneten Prüfsumme von einem vorgegebenen Sollwert ab, liegt wahrscheinlich ein Fehler vor; die Konsistenz des Programms und der Algorithmen ist nicht mehr gegeben.At the Testing of microprocessor circuits will be the consistency of the implemented Algorithms at runtime usually checked by calculating a checksum, the to the respective program code and the respective program constants is tuned. If the value of the calculated checksum deviates from a predetermined setpoint, there is probably an error in front; the consistency of the program and the algorithms is gone given.

Bei digitalen Schaltungen ist die Prüfung der darin implementierten Algorithmen auf die beschriebene Weise nicht möglich, da aufgrund eines üblicherweise fehlenden Programmspeichers keine Prüfsumme gebildet werden kann.at Digital circuits is the test the algorithms implemented therein in the manner described not possible, because of one usually missing program memory no checksum can be formed.

Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren sowie eine Schaltungsanordnung zum Testen von elektronischen Schaltungen, insbesondere von Digitalschaltungen zur Verfügung zu stellen, die mit relativ einfachen Mitteln eine schnelle und zuverlässige Fehlererkennung ermöglichen.It Object of the present invention, a method and a Circuit arrangement for testing electronic circuits, in particular of digital circuits available to provide a fast and with relatively simple means reliable Enable error detection.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 bzw. durch eine Schaltungsanordnung mit den Merkmalen des Anspruchs 5 gelöst. Weiterbildungen der Erfindung sind Gegenstand der jeweiligen abhängigen Ansprüche.These The object is achieved by a method having the features of the patent claim 1 or by a circuit arrangement having the features of the claim 5 solved. Further developments of the invention are the subject of the respective dependent claims.

Das erfindungsgemäße Verfahren mit den Merkmalen des Anspruchs 1 sieht vor, dass eine zu testende Schaltung mit vorgebbaren Eingangssignalen beaufschlagt wird und dass die von der Schaltung gelieferten Ausgangssignale mit vorgegebenen Sollwerten verglichen werden. Die zu testende Schaltung weist dabei eine gegenüber einem normalen Betriebsmodus weitestgehend unveränderte Gatterverschaltung auf. Bei einer Abweichung der Ausgangssignale von einem Sollwert wird ein Fehler erkannt. Bei Erkennung eines Fehlers wird die Schaltung in einen stabilen Zustand versetzt bzw. gebracht. Der stabile Zustand kann bspw. dadurch erreicht werden, dass Leistungstreiber der Schaltung in einen für das System sicheren Zustand gebracht werden. Wahlweise kann nach Erkennen eines Fehlers ein Neustart des Systems bzw. der Schaltung ausgelöst werden. Bei manchen Anwendungen kann die sinnvollste Möglichkeit darin bestehen, das System in einen Notbetriebsmodus umzuschalten.The inventive method with the features of claim 1 provides that a to be tested Circuit with predetermined input signals is applied and that the output signals supplied by the circuit with predetermined Setpoints are compared. The circuit under test points one opposite a normal operating mode largely unchanged gate connection on. If the output signals deviate from a setpoint an error was detected. Upon detection of a fault, the circuit put into a stable state or brought. The stable condition can, for example, be achieved by power drivers of the circuit in one for the system will be brought to safe state. Optionally, after Recognize an error, restart the system or circuit triggered become. For some applications, the most sensible option may be consist in switching the system into an emergency mode.

Die korrekte Implementierung eines Algorithmus bzw. dessen Konsistenz kann überprüft werden, indem der Algorithmus mit ausgewählten Eingangswerten bzw. sog. Vektoren ausgeführt wird und die tatsächlich resultierenden Werte der Ausgangsgrößen mit Sollwerten verglichen werden. Das Verfahren ähnelt damit einem sog. Modultest, wie er auch in der Softwareentwicklung angewandt wird. Liegt eine Abweichung zwischen Ausgangswert und zugehörigem Sollwert vor, so kann auf einen Fehler im Algorithmus geschlossen werden. Gibt es im Algorithmus Verzweigungen, Schleifen oder Zähler, so sind mehrere derartige Testläufe mit im Allgemeinen verschiedenen Eingangswerten notwendig, um den gesamten Algorithmus auf seine Konsistenz hin prüfen zu können.The correct implementation of an algorithm or its consistency can be checked by the algorithm with selected Input values or so-called vectors is executed and the actual resulting Values of the output variables with Setpoints are compared. The method is thus similar to a so-called module test, as it is also used in software development. Is one Deviation between the output value and the associated setpoint is possible to be concluded of an error in the algorithm. Is it in the algorithm Branches, loops or counters, so are several such test runs with generally different input values necessary to the check the consistency of the whole algorithm for consistency.

Gegenüber einem sogenannten „scan-path-test", bei dem Halbleiterschaltungen getestet werden, indem die zu Schieberegistern zusammengeschalteten Gatter der Schaltungen mit bestimmten Testmustern bzw. Bitmustern beaufschlagt werden, werden beim erfindungsgemäßen Verfahren die Gatter weitestgehend in ihrem Verschaltungszustand belassen, den sie auch im normalen Betriebsmodus der Schaltung aufweisen. Während bei den bekannten Verfahren („scan-path-test") nicht sichergestellt werden kann, dass alle in der Schaltung implementierten Algorithmen getestet werden, da ja nicht Algorithmen, sondern Gatter getestet werden und man nur sehr schwer eine genaue Zuordnung zwischen Gatter/Gatterfehlfunktion und Algorithmen/Algorithmenfehlern finden kann, ist die Testabdeckung beim erfindungsgemäßen Verfahren sehr hoch und definierbar. Dies kann dadurch erreicht werden, dass die Eingangsvektoren so gewählt werden, dass alle zu überprüfenden Schaltungsteile und Algorithmen auch tatsächlich abgedeckt und durchlaufen werden können.Opposite one so-called "scan-path-test", in the semiconductor circuits be tested by the interconnected to shift registers Gate of the circuits with certain test patterns or bit patterns be acted upon, the gates are largely in the process of the invention in their interconnection state, they also in the normal Operating mode of the circuit. While in the known methods ("Scan-path-test") not ensured can be that all algorithms implemented in the circuit be tested, since not algorithms, but gates tested and it is very difficult to get an accurate mapping between gate / gate malfunction and algorithms / algorithmic errors, the test coverage is at inventive method very high and definable. This can be achieved by the Input vectors selected be that all circuit parts to be checked and algorithms actually can be covered and passed through.

Im Allgemeinen werden die Eingangsvektoren so gewählt, dass jeder Zweig im Algorithmus mindestens einmal durchlaufen wird.in the In general, the input vectors are chosen so that each branch in the algorithm at least once.

Wenn die Fehlerfreiheit des Algorithmus besonders kritisch ist, d.h., wenn an die Qualität des Algorithmus besonders hohe Anforderungen gestellt werden, kann es sinnvoll sein, die Testabdeckung zu erhöhen, indem zusätzlich zur Zweigabdeckung für die Anwendung kritische Pfade im Algorithmus auf die beschriebene Weise getestet werden.If the accuracy of the algorithm is particularly critical, i. e. if the quality of the algorithm can be made particularly high demands it makes sense to increase the test coverage by adding to the Branch cover for the Apply critical paths in the algorithm in the manner described be tested.

Die Erfindung betrifft weiterhin eine Schaltungsanordnung zum Testen von Funktionen und/oder von Algorithmen, die in elektronischen Schaltungen, insbesondere in digitalen Schaltungen implementiert sind. Die Schaltungsanordnung umfasst eine Simulationseinheit zur Erzeugung von Eingangssignalen für die zu testende Schaltung, eine Auswerteein heit zum Vergleich des von der Schaltung gelieferten Ausgangssignals mit einem Sollsignal und eine Ausgabeeinheit zur Ausgabe eines Fehlersignals.The invention further relates to a scarf arrangement for testing functions and / or algorithms that are implemented in electronic circuits, in particular in digital circuits. The circuit arrangement comprises a simulation unit for generating input signals for the circuit to be tested, an evaluation unit for comparing the output signal supplied by the circuit with a reference signal and an output unit for outputting an error signal.

Erfindungsgemäß ist vorgesehen, dass die Schaltung nach Erkennen eines Fehlers in einen stabilen Zustand versetzbar ist. Dieser stabile Zustand kann bspw. dadurch erreicht werden, dass Leistungstreiber der Schaltung in einen für das System sicheren Zustand gebracht werden. Je nach Einsatzzweck der Schaltungsanordnung kann auch vorgesehen sein, dass nach Erkennen eines Fehlers ein Neustart der Schaltung ausgelöst wird. Wahlweise kann die Schaltung nach Erkennen eines Fehlers in einen Notbetriebsmodus umgeschaltet werden, was insbesondere für sicherheitskritische Einsatzgebiete der erfindungsgemäßen Schaltungsanordnung sinnvoll sein kann.According to the invention, it is provided that the circuit after detecting an error in a stable Condition is displaceable. This stable state can, for example, thereby can be achieved that power driver of the circuit in one for the system safe condition to be brought. Depending on the purpose of the circuit arrangement can also be provided that after detecting an error Reboot the circuit triggered becomes. Optionally, the circuit can detect a fault in be switched to an emergency operating mode, which in particular for safety-critical Fields of application of the circuit arrangement according to the invention can be useful.

Die Schaltungsanordnung kann weiterhin eine Zählereinheit aufweisen zur Veränderung eines Zählerwertes in Abhängigkeit von der Erkennung einer Abweichung zwischen dem Ausgangssignal und dem Sollsignal. Diese Schaltungsanordnung kann insbesondere zur Durchführung eines Testverfahrens gemäß einer der zuvor beschriebenen Ausführungsformen vorgesehen sein. Während der Funktionstests wird die Schaltungsanordnung in gegenüber einem normalen Betriebsmodus weitestgehend unverändertem Verschaltungszustand betrieben. Dies schließt insbesondere aus, die Gatterschaltungen unter Bildung von großen „Quasi-Schieberegistern" miteinander zu verschalten, wie dies bei sog. „scan-path-tests" der Fall ist; die dort verwendete Verschaltung der Gatter entspricht nicht dem Normalbetrieb, sondern einem Testbetrieb.The Circuitry may further comprise a counter unit for modification a counter value dependent on from the detection of a deviation between the output signal and the Desired signal. This circuit arrangement can be used in particular for carrying out a Test method according to a the embodiments described above be provided. While the functional tests will change the circuitry in relation to one normal operating mode largely unchanged Verschaltungszustand operated. This concludes in particular, interconnecting the gate circuits to form large "quasi-shift registers", as is the case with so-called "scan path tests"; the interconnection of the gates used there does not correspond to the normal operation, but a test operation.

Das erfindungsgemäße Verfahren bzw. die erfindungsgemäße Schaltungsanordnung eignet sich insbesondere zum Testen von Komponenten in Motorsteuergeräten, in Getriebesteuerschal tungen oder anderen Steuerschaltungen, in denen digitale Steuer- und Regelalgorithmen implementiert sind.The inventive method or the circuit arrangement according to the invention is particularly suitable for testing components in engine control units, in Getriebesteuerschal lines or other control circuits, in which digital control algorithms are implemented.

Grundsätzlich jedoch eignet sich das Verfahren bzw. die Schaltungsanordnung zum Testen von Algorithmen aller Art, die in digitalen Schaltungen implementiert sind.Basically, however the method or the circuit arrangement is suitable for testing of algorithms of all kinds that are implemented in digital circuits are.

Die Erfindung wird nun anhand der beigefügten Zeichnung beispielhaft näher erläutert. Sie ist jedoch nicht auf die Beispiele beschränkt. Die einzelnen, schematisch zu verstehenden Figuren der Zeichnung zeigen:The Invention will now be exemplified with reference to the accompanying drawings explained in more detail. she however, is not limited to the examples. The individual, schematic to understand figures of the drawing show:

1 ein Blockschaltbild zur Verdeutlichung von aufeinander folgenden Schritten eines Fehlererkennungsverfahrens, 1 1 is a block diagram illustrating successive steps of an error detection method;

2 ein Blockschaltbild zur Verdeutlichung der Abläufe in einem Fehlererkennungsmechanismus, 2 a block diagram to illustrate the processes in an error detection mechanism,

3 ein Blockschaltbild zur Verdeutlichung der Abläufe in einem Fehlerentprellmechanismus, 3 a block diagram to illustrate the procedures in a Fehlerentprellmechanismus,

4 ein Blockschaltbild zur Verdeutlichung der Abläufe in einem Fehlerreaktionsmechanismus und 4 a block diagram to illustrate the processes in a fault response mechanism and

5 ein schematisches Blockschaltbild zur Verdeutlichung von aufeinander folgenden Verfahrensschritten, wie sie beim Testen einer elektronischen Schaltungen vorgesehen sind. 5 a schematic block diagram illustrating the sequence of process steps, as they are provided when testing an electronic circuits.

Die 1 bis 4 verdeutlichen in beispielhafter Weise einen Algorithmus zur Fehlererkennung, -entprellung und Fehlerreaktion, der mit Hilfe der erfindungsgemäßen Schaltungsanordnung (vgl. 5) hinsichtlich eines fehlerfreien Ablaufs getestet wird. Das Ausführungsbeispiel ist jedoch nicht einschränkend zu verstehen. Grundsätzlich eignet sich das erfindungsgemäße Verfahren zum Testen von Funktionen und/oder Algorithmen aller Art, die in einer elektronischen Schaltung, insbesondere in einer Digitalschaltung implementiert sind.The 1 to 4 exemplify an algorithm for error detection, debouncing and error response, with the help of the circuit arrangement according to the invention (see. 5 ) is tested for error-free operation. However, the embodiment is not meant to be limiting. In principle, the method according to the invention is suitable for testing functions and / or algorithms of all kinds, which are implemented in an electronic circuit, in particular in a digital circuit.

Das schematische Blockschaltbild der 1 verdeutlicht überblicksartig die einzelnen Bestandteile eines Algorithmus, der aus den drei Funktionsblöcken Fehlererkennung, Fehlerentprellung und Fehlerreaktion besteht. Der Block 10 bezeichnet einen Fehlererkennungsmechanismus, der Block 12 einen Fehlerentprellungsmechanismus und der Block 14 bezeichnet einen Mechanismus zur Fehlerreaktion bzw. zum Fehlermanagement. Wird mittels des Fehlererkennungsmechanismus 10 ein Fehler erkannt, wird im Block 12 ein Zähler nach oben gezählt. Sobald der Zähler nach einer vorgegebenen Anzahl von erkannten Fehlern einen Maximalwert erreicht hat, wird im Block 14 eine Reaktion ausgelöst, die bspw. darin bestehen kann, dass die Leistungstreiber einen für das System sicheren Zustand einnehmen (Block 16) oder dass ein Neustart des Systems ausgelöst wird (Block 18). Ein derartiger Algorithmus findet sich in Komponenten von sicherheitskritischen Bauteilen wie bspw. in Motorsteuergeräten, die bei einem nicht fehlerfreien Betrieb in einen Notbetrieb umgeschaltet werden.The schematic block diagram of 1 outlines the individual components of an algorithm, which consists of the three function blocks error detection, error debouncing and error reaction. The block 10 denotes an error detection mechanism, the block 12 an error debouncing mechanism and the block 14 denotes a mechanism for error response or error management. Is by means of the error detection mechanism 10 an error is detected in the block 12 a counter is counted up. As soon as the counter has reached a maximum value after a predetermined number of detected errors, the block will 14 triggered a reaction, for example, may consist in that the power drivers occupy a safe state for the system (block 16 ) or that the system is restarted (block 18 ). Such an algorithm can be found in components of safety-critical components such as, for example, in engine control units, which are switched to emergency operation in a non-faulty operation.

2 zeigt in schematischer Blockdarstellung eine vereinfachte Form des Fehlererkennungsmechanismus 10. Der Schritt S1 bezeichnet den Start der Fehlererkennung. Im Schritt S2 erfolgt die eigentliche Fehlererkennung. Das Resultat der Fehlererkennung wird im folgenden Schritt S3 an einen Entprellmechanismus übergeben, der anhand der 3 noch näher erläutert wird. Der Schritt S4 bezeichnet schließlich das Ende eines vollständigen Durchlaufs des Fehlererkennungsmechanismus 10. 2 shows in a schematic Blockdarstel a simplified form of the error detection mechanism 10 , Step S1 denotes the start of error detection. In step S2, the actual error detection takes place. The result of the error detection is passed in the following step S3 to a debouncing mechanism, which is based on the 3 will be explained in more detail. Finally, step S4 designates the end of a complete run of the fault detection mechanism 10 ,

Der Fehlerentprellmechanismus 12 wird anhand der 3 erläutert. Der Schritt S11 bezeichnet hierbei den Start des Entprellalgorithmus. Im Schritt S12 erfolgt eine Fehlerabfrage. Ist die Abfrage positiv (J), wurde ein Fehler erkannt, wonach der Fehlerzähler hochgezählt wird (Schritt S13). Andernfalls wird bei negativem Abfrageergebnis (N) der Fehlerzähler herunter gezählt (Schritt S14). Im nachfolgenden Schritt S15 erfolgt eine Abfrage des Zählerwertes. Erreicht der Fehlerzähler seinen vorgegebenen Maximalwert, dann hat dies eine Fehlerreaktion zur Folge (Schritt S16), die anhand der 4 näher erläutert wird. Vom Schritt S14 führt ein Zweig zum Programmende (Schritt S17), ebenso bei einem negativen Abfrageergebnis (N) im Schritt S15. Nur bei positivem Abfrageergebnis (J) im Schritt S15 erfolgt eine Auslösung einer Fehlerreaktion.The error debounce mechanism 12 is determined by the 3 explained. In this case, step S11 designates the start of the debounce algorithm. In step S12, an error is queried. If the query is positive (J), an error has been detected, after which the error counter is counted up (step S13). Otherwise, if the query result (N) is negative, the error counter is counted down (step S14). In the following step S15, a query of the counter value takes place. If the error counter reaches its predetermined maximum value, then this results in an error reaction (step S16) which is based on the 4 is explained in more detail. From step S14, a branch leads to the program end (step S17), as well as to a negative inquiry result (N) in step S15. Only with a positive query result (J) in step S15, an error reaction is triggered.

Das Blockdiagramm der 4 verdeutlicht die möglichen Reaktionen bei einem erkannten Fehler. Nach dem Start im Schritt S21 wird im Schritt S22 erzwungen, dass die Leistungstreiber einen für das System sicheren Zustand einnehmen. Sekundär bzw. optional wird im Schritt S23 ein Fehlereintrag erzeugt und es wird im Schritt S24 ein Versuch unternommen, das System durch einen Neustart wieder verfügbar zu machen. Der Schritt S25 bezeichnet das Programmende. Der Schritt S22 ist unverzichtbar, während auf die Schritte S23 und S24 bei weniger kritischen Algorithmen ggf. auch verzichtet werden kann.The block diagram of 4 illustrates the possible reactions to a detected error. After the start in step S21, it is forced in step S22 that the power drivers assume a system-safe state. Secondarily or optionally, an error entry is generated in step S23 and an attempt is made in step S24 to make the system available again by a restart. The step S25 denotes the program end. Step S22 is indispensable, while steps S23 and S24 may possibly be dispensed with with less critical algorithms.

Die 5 verdeutlicht in schematischer Weise ein erfindungsgemäßes Testverfahren bzw. eine Schaltungsanordnung 20 zur Durchführung von Testverfahren für zu testende Algorithmen. Die Steuerschaltung 22 steuert den Testablauf, erzeugt die Eingangsvektoren und vergleicht die tatsächlichen Werte der Ausgangssignale mit vorgegebenen Sollwerten.The 5 illustrates schematically a test method according to the invention or a circuit arrangement 20 to carry out test procedures for algorithms to be tested. The control circuit 22 controls the test procedure, generates the input vectors and compares the actual values of the output signals with given setpoints.

Mit den Pfeilen 24 wird jeweils die Initialisierung der Funktionsblöcke des Fehlererkennungsmechanismus 10, des Entprellmechanismus 12 und des Fehlermanagements 14 bezeichnet. Der Pfeil 26 bezeichnet die Aktivierung des Fehlererkennungsmechanismus 10. Dies erfolgt in der Initialisierungsphase zunächst mit einem Eingangsvektor, der nicht zur Erkennung eines Fehlers führen sollte. Die Pfeile 28 bezeichnen jeweils die Auswertung von relevanten Signalen aus den einzelnen Funktionsblöcken.With the arrows 24 In each case, the initialization of the function blocks of the error detection mechanism 10 , the debouncing mechanism 12 and error management 14 designated. The arrow 26 indicates the activation of the error detection mechanism 10 , This is done in the initialization phase, first with an input vector, which should not lead to the detection of an error. The arrows 28 each designate the evaluation of relevant signals from the individual function blocks.

Während der Initialisierungsphase sollte im Fehlererkennungsmechanismus 10 kein Fehler erkannt werden. Im Entprellmechanismus 12 sollte auch nicht der Funktionsblock „Fehlerreaktion" ausgelöst werden. Zudem sollte der Funktionsblock „Fehlerreaktion" keinen Einfluss auf die Leistungstreiber des Systems ausüben.During the initialization phase should be in the error detection mechanism 10 no errors are detected. In the debouncing mechanism 12 In addition, the "Error reaction" function block should not be triggered, and the "Error reaction" function block should not exert any influence on the system's power drivers.

In den darauf folgenden Tests kann dann überprüft werden, ob das System im Fehlerfall tatsächlich in einen sicheren Zustand überführt wird. Wiederum erfolgt die Initialisierung der Funktionsblöcke 10, 12 und 14 (Pfeile 24). Anschließend wird der Fehlererkennungsmechanismus 10 mit einem Eingangsvektor (Pfeil 26) aktiviert, der zur Erkennung eines Fehlers führen sollte.In the subsequent tests, it can then be checked whether the system is actually transferred to a safe state in the event of a fault. Again, the initialization of the function blocks 10 . 12 and 14 (arrows 24 ). Subsequently, the error detection mechanism 10 with an input vector (arrow 26 ), which should lead to the detection of an error.

Anschließend erfolgt die Auswertung von relevanten Signalen aus den einzelnen Funktionsblöcken 10, 12 und 14, wobei bei diesen Testläufen der Fehlererkennungsmechanismus 10 einen Fehler erkannt haben sollte. Der Entprellmechanismus 12 sollte nach ein- oder mehrfacher Aktivierung des Fehlererkennungsmechanismus 10 den Funktionsblock „Fehlerreaktion" auslösen. Der Funktionsblock 14 („Fehlerreaktion") sollte erzwingen, dass die Leistungstreiber einen für das System sicheren Zustand einnehmen.Subsequently, the evaluation of relevant signals from the individual function blocks 10 . 12 and 14 , wherein in these test runs the error detection mechanism 10 should have detected a mistake. The debouncing mechanism 12 should after single or multiple activation of the error detection mechanism 10 trigger the "Error reaction" function block 14 ("Error Response") should force the power drivers to assume a system safe state.

Diese nach der Initialisierung durchgeführten Schritte können ggf. mehrfach durchgeführt werden. Dies ist insbesondere dann der Fall, falls der Fehlerentprellmechanismus 12 erst mehrere Fehler in Folge zählen muss, damit der Funktionsblock „Fehlerreaktion" aktiviert wird.These steps, which have been carried out after the initialization, can possibly be carried out several times. This is especially the case if the error debouncing mechanism 12 must first count several errors in succession so that the "Error reaction" function block is activated.

Im Allgemeinen werden die Eingangsvektoren so gewählt, dass jeder Zweig im zu testenden Algorithmus mindestens einmal durchlaufen wird. In besonderen Fällen, wenn hohe Anforderungen an die Qualität des Tests gestellt werden, werden zusätzlich zur Zweigabdeckung für die Anwendung kritische Pfade im Algorithmus getestet. Bei dem Fehlererkennungsalgorithmus gemäß 2 sind dies die Schritte S2 (Fehlererkennung) und S3 (Fehlerreaktion), da die Schaltungskomponente in ihrem Normalbetrieb zuverlässig jeden im überwachten System auftretenden Fehler erkennen muss. Bei dem Fehlerreaktionsalgorithmus gemäß 4 sind die Schritte S21 (Start) und S22 (Umschalten des Systems in sicheren Zustand) als besonders kritisch anzusehen, da diese Schritte eine Mindestanforderung darstellen, um nach Erkennen eines Fehlers im System ein sicherheitskritisches Verhalten zu vermeiden.In general, the input vectors are chosen so that each branch in the algorithm under test is run at least once. In special cases, when high quality test requirements are imposed, critical paths in the algorithm are tested in addition to branch coverage for the application. In the error detection algorithm according to 2 these are the steps S2 (error detection) and S3 (error reaction), since the circuit component in its normal operation must reliably detect any errors occurring in the monitored system. In the error response algorithm according to 4 Steps S21 (Start) and S22 (Switching the system to a safe state) are to be regarded as particularly critical, since these steps represent a minimum requirement in order to avoid a safety-critical behavior after detecting a fault in the system.

Das erfindungsgemäße Verfahren eignet sich insbesondere zum Hardwaretest in sicherheitskritischen Anwendungen, bspw. bei Motor- und Getriebesteuergeräten bzw. -systemen.The inventive method is particularly suitable for hardware testing in safety-critical applications, eg. Motor and Ge drive control devices or systems.

Claims (10)

Verfahren zum Testen von Funktionen und/oder von Algorithmen, die in elektronischen Schaltungen, insbesondere in digitalen Schaltungen implementiert sind, bei dem eine zu testende Schaltung in gegenüber einem normalen Betriebsmodus weitgehend unveränderter Gatterverschaltung mit vorgebbaren Eingangssignalen beaufschlagt und die von der Schaltung gelieferten Ausgangssignale mit vorgegebenen Sollwerten verglichen werden, und bei dem bei einer Abweichung eines Ausgangssignals von einem Sollwert ein Fehler erkannt wird, dadurch gekennzeichnet, dass die Schaltung nach Erkennen eines Fehlers in einen stabilen Zustand versetzt wird.Method for testing functions and / or algorithms which are implemented in electronic circuits, in particular in digital circuits, in which a circuit to be tested is supplied with predeterminable input signals in a gate circuit which is largely unchanged compared with a normal operating mode, and predetermines the output signals supplied by the circuit Setpoint values are compared, and in which an error is detected in a deviation of an output signal from a desired value, characterized in that the circuit is set after detecting an error in a stable state. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass Leistungstreiber der Schaltung in einen für das System sicheren Zustand gebracht werden.Method according to claim 1, characterized in that that power driver of the circuit in a system safe state to be brought. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach Erkennen eines Fehlers ein Neustart der Schaltung ausgelöst wird.Method according to claim 1, characterized in that that after detecting an error, a restart of the circuit is triggered. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltung nach Erkennen eines Fehlers in einen Notbetriebsmodus umgeschaltet wird.Method according to claim 1, characterized in that that the circuit after detecting a fault in an emergency operating mode is switched. Schaltungsanordnung zum Testen von Funktionen und/oder von Algorithmen, die in elektronischen Schaltungen, insbesondere in digitalen Schaltungen implementiert sind, mit einer Simulationseinheit zur Erzeugung von Eingangssignalen für die zu testende Schaltung, die eine gegenüber einem normalen Betriebsmodus weitgehend unveränderte Gatterverschaltung aufweist, mit einer Auswerteeinheit zum Vergleich des von der Schaltung gelieferten Ausgangssignals mit einem Sollsignal, und mit einer Ausgabeeinheit zur Ausgabe eines Fehlersignals, dadurch gekennzeichnet, dass die Schaltung nach Erkennen eines Fehlers in einen stabilen Zustand versetzbar ist.Circuit arrangement for testing functions and / or of algorithms used in electronic circuits, in particular implemented in digital circuits, with a simulation unit for generating input signals for the circuit under test, the one opposite has a largely unchanged gate connection in a normal operating mode, with an evaluation unit for comparing the supplied by the circuit Output signal with a desired signal, and with an output unit for outputting an error signal, characterized in that the Circuit after detecting an error in a stable state is displaceable. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass Leistungstreiber der Schaltung in einen für das System sicheren Zustand bringbar sind.Circuit arrangement according to Claim 5, characterized that the power driver of the circuit in a safe for the system state are. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass nach Erkennen eines Fehlers ein Neustart der Schaltung auslösbar ist.Circuit arrangement according to Claim 5, characterized that after detecting an error, a restart of the circuit can be triggered. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Schaltung nach Erkennen eines Fehlers in einen Notbetriebsmodus umschaltbar ist.Circuit arrangement according to Claim 5, characterized the circuit can be switched to an emergency operating mode after detecting an error is. Schaltungsanordnung nach einem der Ansprüche 5 bis 8, gekennzeichnet durch eine Zählereinheit zur Veränderung eines Zählerwertes in Abhängigkeit von der Erkennung einer Abweichung zwischen dem Ausgangssignal und dem Sollsignal.Circuit arrangement according to one of claims 5 to 8, characterized by a counter unit for change a counter value in dependence of the detection of a deviation between the output signal and the Desired signal. Schaltungsanordnung nach einem der Ansprüche 5 bis 9, die mit einem Testverfahren gemäß einem der Ansprüche 1 bis 4 betreibbar ist.Circuit arrangement according to one of claims 5 to 9, with a test method according to one of claims 1 to 4 is operable.
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