CN111584481B - 用于静电防护的晶体管结构及其制造方法 - Google Patents

用于静电防护的晶体管结构及其制造方法 Download PDF

Info

Publication number
CN111584481B
CN111584481B CN202010395956.1A CN202010395956A CN111584481B CN 111584481 B CN111584481 B CN 111584481B CN 202010395956 A CN202010395956 A CN 202010395956A CN 111584481 B CN111584481 B CN 111584481B
Authority
CN
China
Prior art keywords
region
type well
well region
substrate
transistor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010395956.1A
Other languages
English (en)
Other versions
CN111584481A (zh
Inventor
胡涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joulwatt Technology Co Ltd
Original Assignee
Joulwatt Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joulwatt Technology Co Ltd filed Critical Joulwatt Technology Co Ltd
Priority to CN202010395956.1A priority Critical patent/CN111584481B/zh
Publication of CN111584481A publication Critical patent/CN111584481A/zh
Application granted granted Critical
Publication of CN111584481B publication Critical patent/CN111584481B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种用于静电防护的晶体管结构及其制造方法，晶体管结构包括：衬底；形成于衬底上部的漂移区；形成于衬底表面的多个场氧化层；形成于衬底上部的第一P型阱区；形成于漂移区上部的依次隔开的第一N型阱区、第二P型阱区和第二N型阱区；形成于衬底表面上的且覆盖部分第一P型阱区的多晶硅层；形成于第一P型阱区中的第一P+区域和第一N+区域；以及分别形成于第一N型阱区和第二N型阱区中的第二P+区域和第二N+区域，和形成与第一N型阱区和第二N型阱区之间的第三P型阱区。本发明可以保证在ESD电压来临时器件SCR路径中寄生的PNP结构先开启，消除了器件内部的基区扩展效应，使得器件在超快静电脉冲下仍具有有效的防护作用。

Description

用于静电防护的晶体管结构及其制造方法
技术领域
本发明涉及半导体领域，具体涉及一种用于静电防护的晶体管结构及其制造方法。
背景技术
静电放电ESD(Electro-Static Discharge)是日常生活中的常见现象，虽不易被人体感知，却会对集成电路产品造成严重威胁。对于高压CMOS或高压BCD（Bipolar CMOSDMOS，双极性CMOS DMOS）工艺，其广泛的用于制造电源管理、高压驱动以及汽车电子等领域的集成电路产品中。而这类集成电路产品往往工作在大电流、大电压、强电磁干扰环境下，ESD防护器件会出现低鲁棒性、误触发等问题，需要高可靠、高鲁棒性的ESD解决防护方案。
静电放电现象的模式通常分为几种：HBM（人体放电模式），MM（机器放电模式），CDM（组件充电放电模式）。相比于HBM，MM是带静电的机器触碰到芯片某管脚然后对地放电，CDM是自身带静电荷的芯片某管脚接触到地，从而引起芯片内部的静电荷转移到地的ESD模式。由于MM和CDM模式下的放电回路总电阻很小，因此波形的上升速度非常快，尤其对于CDM放电，约为0.2~0.4ns，脉冲持续时间约为5ns。
如图1所示，为传统的LDMOS（Lateral Double Diffused MOS Transistor，横向双扩散绝缘栅场效应晶体管）的结构图，主要包括：衬底101和位于衬底101上部的P型阱区103和漂移区102，在漂移区102上部形成有N型阱区104，在P型阱区103中形成有P+区域105和第一N+区域106，在N型阱区104中形成有第二N+区域107，在衬底101表面形成有第一栅氧层111、第二栅氧层112和场板121，场板121位于第一N+区域106和第二N+区域107之间。P+区域105、第一N+区域106和场板121连接阴极，第二N+区域107连接阴极。在此结构基础上，当ESD脉冲来临时，LDMOS器件寄生NPN管存在开启的非均匀性问题，会导致局部电流聚积，电子电流密度超过漂移区杂质浓度后，电场峰值转移到近漏端，LDMOS内部发生内部kirk（基区扩展效应），局部过热失效。
因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。
发明内容
为了解决上述技术问题，本发明提供了一种用于静电防护的晶体管结构及其制造方法，可以保证在ESD电压来临时器件SCR路径中寄生的PNP结构先开启，消除了器件内部的基区扩展效应，使得器件在超快静电脉冲下仍具有有效的防护作用。
根据本发明提供的一种用于静电防护的晶体管结构，包括：衬底；形成于所述衬底上部的漂移区；形成于所述衬底表面的多个场氧化层；形成于所述衬底上部的第一P型阱区；形成于所述漂移区上部的依次隔开的第一N型阱区、第二P型阱区和第二N型阱区；形成于所述衬底表面上的且覆盖部分所述第一P型阱区的多晶硅层；形成于所述第一P型阱区中的第一P+区域和第一N+区域；以及分别形成于所述第一N型阱区和所述第二N型阱区中的第二P+区域和第二N+区域，其中，所述晶体管结构还包括形成与所述第一N型阱区和所述第二N型阱区之间的第三P型阱区。
优选地，所述第二P阱与所述第三P阱区位于同一竖直方向，且所述第二P阱与所述第三P阱的深度不同、宽度不同。
优选地，所述第一P+区域嵌入于所述第一N+区域中。
优选地，所述第一P+区域的版图形状为圆形。
优选地，所述第一P+区域、所述第一N+区域和所述多晶硅层相连接，其连接端作为所述晶体管结构的阴极；所述第二P+区域和所述第二N+区域相连接，其连接端作为所述晶体管结构的阳极。
优选地，所述漂移区为浅掺杂的N型区域。
优选地，所述多个场氧化层包括形成于所述第一P+区域和所述第二P+区域之间的第一场氧化层，以及形成于所述第二P+区域和所述第二N+区域之间的第二场氧化层。
根据本发明提供的一种用于静电防护的晶体管结构的制造方法，包括：形成衬底；在所述衬底上部形成漂移区；在所述衬底表面形成多个场氧化层；形成位于所述衬底上部的第一P型阱区；形成位于所述漂移区上部的依次隔开的第一N型阱区、第二P型阱区和第二N型阱区；形成位于所述衬底表面上且覆盖部分所述第一P型阱区的多晶硅层；形成位于所述第一P型阱区中的第一P+区域和第一N+区域；以及分别形成位于所述第一N型阱区和所述第二N型阱区中的第二P+区域和第二N+区域，其中，所述制造方法还包括形成位于所述第一N型阱区和所述第二N型阱区之间的第三P型阱区。
优选地，所述第二P阱与所述第三P阱区位于同一竖直方向，且所述第二P阱与所述第三P阱的深度不同、宽度不同。
优选地，所述第一P+区域的版图形状为圆形，且所述第一P+区域嵌入于所述第一N+区域中。
本发明的有益效果是：本发明公开了一种用于静电防护的晶体管结构及其制造方法，通过将可控硅器件的漏端的P+区域和N+区域拉开并分别放在两个N型阱区中，增大了电子的漂移距离（电子从第一P型阱区流入第二N型阱区），通过在两个N型阱区之间注入两个位于同一垂直线上的P型阱区，进一步增大了电子的漂移距离，同时也大大增加了N型阱区的寄生电阻，使得器件能够以较小的电流就形成开启寄生PNP结构的压降，有效的保证了器件中的寄生PNP结构先开启。
同时，在源端的P型阱区采用圆形P+区域嵌入N+区域，使得在不影响N+区域引出的情况下，有效的降低了源端P型阱区的寄生电阻，防止了器件中寄生的NPN结构先开启，进一步保证了在ESD电压来临时器件SCR路径中寄生的PNP结构先开启，继而带动寄生的NPN结构开启，消除了器件内部的基区扩展效应，使得器件在超快静电脉冲下仍具有有效的防护作用。
应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出现有技术的用于静电防护的LDMOS器件结构的截面示意图；
图2示出用于静电防护的LDMOS-SCR器件结构的截面示意图；
图3示出用于静电防护的LDMOS-SCR器件结构的等效电路图；
图4示出根据本发明实施例的用于静电防护的晶体管结构的截面示意图；
图5示出根据本发明实施例的用于静电防护的晶体管结构的版图示意图；
图6a至图6e示出根据本发明实施例的用于静电防护的晶体管结构的制造方法的各个阶段的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2示出用于静电防护的LDMOS-SCR器件结构的截面示意图，图3示出用于静电防护的LDMOS-SCR器件结构的等效电路图。
如上述对图1的描述，LDMOS器件在ESD脉冲来临时，其寄生NPN管会存在开启的非均匀性问题，进而导致局部电流聚积，电子电流密度超过漂移区杂质浓度后，电场峰值转移到近漏端，形成基区扩展效应，导致器件损坏，无法进行良好的静电保护，所以对可控硅器件的结构进行改进，在LDMOS器件的漏端插入新的P+区域，形成如图2所示的内嵌可控硅SCR（Silicon Controlled Rectifier）的横向双扩散绝缘栅场效应晶体管LDMOS-SCR器件结构（本文中简称为可控硅器件或器件）。
如图2所示，LDMOS-SCR器件结构包括：衬底201和位于衬底201上部的P型阱区203和漂移区202，在漂移区202上部形成有N型阱区204，在P型阱区203中形成有第一P+区域205和第一N+区域206，在N型阱区104中形成有第二P+区域207和第二N+区域208，在衬底101表面形成有第一栅氧层211、第二栅氧层212、第三栅氧层213和场板221，场板221位于第一N+区域206和第二P+区域207之间。第一P+区域205、第一N+区域206和场板221连接阴极，第二P+区域207和第二N+区域208连接阴极。通过在传统LDMOS器件的漏端插入新的P+注入区，以形成SCR（PNPN）结构。LDMOS-SCR作为ESD防护器件，具有出色的鲁棒性和单位面积效率，可以通过较高的HBM测试。但由于SCR结构开启路径较长，需要其中一个三极管开启带动另一个寄生三极管开启。最终两个三极管形成开路正反馈机制，SCR完全开启。
参考图3，可知，可控硅器件结构主要由寄生的两个三极管NPN和PNP构成。当正向ESD电压脉冲来临时，正电压使得SCR中的漂移区202和P型阱区203所形成的PN结发生反偏，随着ESD电压脉冲的逐渐增大，该PN结逐渐进入雪崩击穿。而该PN结雪崩产生的空穴从N型阱区204流入P型阱区203最后被P型阱区203中的第一P+区域收集产生第一电流；同样的，该PN结雪崩产生的电子从P型阱区203流入N型阱区204最后被N型阱区204的第二N+区域收集产生第二电流。由于N型阱区204和P型阱区203都存在寄生电阻RN-Well以及RP-Well，所以会在N型阱区204及P型阱区203上形成压降。当N型阱区204或者P型阱区203上的压降达到寄生三极管的导通阈值电压如0.7V时，寄生三极管NPN或者PNP其中一个就会开启。当一个三极管开启后，其集电极上产生的电流所导致的压降又会马上使另一个寄生三极管开启，最终两个三极管形成开路正反馈机制，SCR完全开启，形成一条低阻的通路。
通常情况下，对于HBM等上升沿较缓慢的静电脉冲来说，有充足的时间使得SCR中两个寄生三极管先后开启形成正反馈。但在超快静电脉冲（如MM、CDM）下，若寄生三极管NPN首先开启，由于脉冲电压上升很快，寄生三极管NPN还没带动寄生三极管PNP开启，大电压就会直接导致可控硅器件内部发生基区扩展效应造成失效。
所以再次对LDMOS-SCR结构进行改进，形成如图4和图5所示的晶体管结构，在不增加工艺成本的情况下，保证在ESD电压来临时器件SCR路径中寄生的PNP结构先开启，消除了器件内部的基区扩展效应，使得器件在超快静电脉冲下仍具有有效的防护作用。图4示出根据本发明实施例的用于静电防护的晶体管结构的截面示意图，图5示出根据本发明实施例的用于静电防护的晶体管结构的版图示意图。
如图4和图5所示，本实施例中，用于静电防护的晶体管结构（即LDMOS-SCR器件结构）包括：衬底301、形成于衬底301上部的漂移区302、形成于衬底301表面的多个场氧化层、形成于衬底301上部的第一P型阱区303、以及形成于漂移区上部的依次隔开的第一N型阱区304、第二P型阱区305和第二N型阱区307。进一步的，晶体管结构还包括形成与第一N型阱区304和第二N型阱区307之间的第三P型阱区306。其中，漂移区302为N型的浅掺杂区域。
优选地，第二P型阱区305的阱区深度与第三P型阱区306位于同一竖直方向，且第二P型阱区305的阱区深度与第三P型阱区306的阱区深度不相同，阱区宽度也不相同。通过此种方式，可以大大增加N型阱区的寄生电阻RN-Well。
进一步地，在第一P型阱区303中形成有第一P+区域311和第一N+区域312，在第一N型阱区304和第二N型阱区307中分别形成有第二P+区域313和第二N+区域314。其中，第一P+区域311和第一N+区域312位于可控硅器件的源端区域，其具体的位置结构可参考图5，本实施例中，第一P+区域311嵌入于第一N+区域312中，有效的降低了P型阱区的寄生电阻RP-Well。而除第一P+区域311和第一N+区域312之外，其它的每两个相邻的区域之间均由氧化层隔开。具体的，在第一P+区域311与第二P+区域313（或第一N+区域312与第二P+区域313）之间的衬底301表面上形成有第一场氧化层321，在第二P+区域313与第二N+区域314之间的衬底301表面上形成有第二场氧化层322。各场氧化层的生长为常规工艺。
本实施例中，参见图5，第一N+区域312的版图形状例如为长方形，第一P+区域311的版图形状例如为圆形，且第一N+区域312内间隔的嵌入有多个第一P+区域311。但可以理解的是，本文中所描述的第一P+区域311与第一N+区域312的版图形状仅作为一个较优的实施例，而在本发明的其它实施例中，第一P+区域311与第一N+区域312的版图形状也可设置为其它的常规工艺可以实现的形状，这些均应在本发明的保护范围之内。
另外，在第一场氧化层321上方还形成有多晶硅层331，且多晶硅层331覆盖部分第一P型阱区303的表面。可选的，在多晶硅层331与第一场氧化层321之间还可设置栅氧层，这里不做详细介绍。
进一步地，由第一P+区域311、第一N+区域312和多晶硅层331相连接，其连接端作为晶体管结构的阴极；第二P+区域313和第二N+区域314相连接，其连接端作为晶体管结构的阳极。
本实施例中，用于静电防护的晶体管结构还包括金属层341和多个接触点342。第一P+区域311与第一N+区域312均通过多个接触点342与金属层341相连接，进而实现彼此连接，第一N+区域312与多晶硅层331均通过多个接触点342与金属层341相连接，进而实现彼此连接，并通过金属层341引出晶体管结构的阴极。第二P+区域313与第二N+区域314均通过多个接触点342与金属层341相连接，进而实现彼此连接，并通过金属层341引出晶体管结构的阳极。
如图4所示，本实施例中的用于静电防护的晶体管结构主要由寄生的两个三极管QN和构成QP。当正向ESD电压脉冲来临时，即阳极上的电压大于阴极上的电压时，阳极与阴极之间需要经由第二N+区域314、第二N型阱区307、漂移区302、第一P型阱区303和第一N+区域312形成电流通路相当于经过了N-P-N结构（三极管QN），或经由第二P+区域313、第一N型阱区304、漂移区302、第一P型阱区303和第一P+区域311形成电流通路相当于经过了P-N-P结构（三极管QP）。所以，正向ESD电压脉冲均会使得SCR结构中的由具有N型掺杂的漂移区302和第一P型阱区303所形成的PN结发生反偏，随着ESD电压脉冲的逐渐增大，该PN结逐渐进入雪崩击穿。而该PN结雪崩产生的电子从第一P型阱区303流入第二N型阱区307最后被第二N型阱区307中的第二N+区域314收集产生电流。
基于上述，相较于图2所示的晶体管结构，本发明实施例中，通过将第二P+区域313和第二N+区域314分别设置在两个N型阱区（第一N型阱区304和第二N型阱区307）中，并在这两个N型阱区之间设置新的P型阱区（第二P型阱区305和第三P型阱区306），使得该PN结雪崩产生的电子从第一P型阱区303流入第二N型阱区307时需要经过一段更长的漂移区。第二P型阱区305和第三P型阱区306的阱区深度不同（如第三P型阱区306的阱区深度大于第二P型阱区305的阱区深度），使得雪崩产生的电子从第一P型阱区303流入第二N型阱区307时还需要绕过较深的第三P型阱区306，从第三P型阱区306下方流过，最终被第二N+区域314收集，更进一步的增大了电子在漂移区302中的路径。由于电子流过的路径很长，其寄生电阻RN-Well大大增加，在PN结雪崩穿发生之后，以较小的电流就可以形成如0.7V的压降使得寄生PNP开启，有效的保证了正向ESD脉冲来临时晶体管SCR路径中寄生的PNP结构先开启，消除了器件内部的基区扩展效应，使得器件在超快静电脉冲下仍具有有效的防护作用。
另一方面，本发明实施例中，第一P型阱区303中将第一P+区域311嵌入至第一N+区域312内，可以使得PN结雪崩击穿产生的空穴从N型阱区流入P型阱区时可以直接从表面被第一P+区域311收集，而不用绕过第一N+区域312，有效的降低了P型阱去的寄生电阻RP-Well，进而防止正向ESD脉冲来临时晶体管SCR路径中寄生的NPN首先开启。进一步消除了器件内部的基区扩展效应，使得器件在超快静电脉冲下仍具有有效的防护作用。本实施例中，第一P+区域311的版图形状被设置为圆形，以尽可能的增大与第一P型阱区303的接触面积，同时与图2所示的晶体管结构相比，第一N+区域312的引出也不会受到影响，保证了器件的鲁棒性和导通电阻不受影响。
通过图6a-图6e的工艺步骤来制作出图4示出的半导体器件结构，以进一步提升内嵌可控硅SCR的横向双扩散绝缘栅场效应晶体管LDMOS-SCR器件的静电防护能力，以下进行制造方法的介绍。
图6a至图6e示出根据本发明实施例的用于静电防护的晶体管结构的制造方法的各个阶段的截面示意图，以下结合图6a-图6e介绍本申请实施例的晶体管结构的制作流程。
如图6a所示，首先形成衬底301和位于衬底301上部的漂移区302。在半导体衬底301内部注入少量离子，在高温下推阱，形成浅掺杂的N形区域，即漂移区302。该步骤采用常规工艺完成。衬底301例如是硅衬底。
进一步地，如图6b所示，在衬底301表面形成多个场氧化层。在衬底301表面做场氧隔离，即形成多个相互隔离的场氧化层，如图6b，形成场氧化层321至场氧化层322。场氧化层的形成采用常规工艺，例如先在衬底301表面沉积氧化层，然后沉积硬掩模，再利用掩模进行刻蚀，最后在高温下进行场氧的生长，再去掉硬掩模。具体的工艺不做详细限定。在生产场氧的步骤完成后，即形成如图6b所示的结构，从左到右依次为第一场氧化层321和第二场氧化层322。
接着，如图6c所示，形成位于衬底301上部的第一P型阱区303，和位于漂移区302上部的依次隔开的第一N型阱区304、第三P型阱区306和第二N型阱区307。沿衬底301的表面进行阱区注入，在衬底301上部形成第一P型阱区303，在漂移区302上部形成依次隔开的第一N型阱区304、第三P型阱区306和第二N型阱区307。进一步的，还包括形成第二P型阱区305。其中，第二P型阱区305和第三P型阱区306位于同一竖直方向上，且第二P型阱区305和第三P型阱区306的深度不同，宽度不同，以避免增加额外的工艺成本。
接着，如图6d所示，形成位于衬底301表面上的多晶硅层331。在第一场氧化层321上方制作多晶硅层331，多晶硅层331覆盖部分第一场氧化层321和部分第一P型阱区303。可选的，在第一场氧化层321与多晶硅层331之间还可形成栅氧层。栅氧层和多晶硅层331的形成工艺为常规工艺，这里不做详细限定，多晶硅层331例如是由化学气相沉积法沉积形成。
进一步地，如图6e所示，形成位于第一P型阱区303中的第一P+区域311和第一N+区域312，以及分别形成第一N型阱区304和第二N型阱区307中的第二P+区域313和第二N+区域314。在第一P型阱区303中进行N+注入，形成第一N+区域312，在第一N+区域312内进行P+注入，形成第一P+区域311；分别在第一N型阱区304和第二N型阱区307中进行P+或N+注入，以形成第二P+区域313和第二N+区域314。优选的，第一P+区域311的版图形状例如为圆形，第一N+区域312的版图形状例如为长方形，且第一P+区域311嵌入于第一N+区域312中。
最后，如图4和图5所示，形成接触孔并引出阴极和阳极，完成金属层连接。如对图4和对5的描述，第一P+区域311与第一N+区域312均通过多个接触点342与金属层341相连接，进而实现彼此连接，第一N+区域312与多晶硅层331均通过多个接触点342与金属层341相连接，进而实现彼此连接，并通过金属层341引出晶体管结构的阴极。第二P+区域313与第二N+区域314均通过多个接触点342与金属层341相连接，进而实现彼此连接，并通过金属层341引出晶体管结构的阳极。该晶体管结构可以保证在ESD电压来临时器件SCR路径中寄生的PNP结构先开启，消除了器件内部的基区扩展效应，使得器件在超快静电脉冲下仍具有有效的防护作用。
综上，采用本发明实施例的用于静电防护的晶体管结构及其制造方法，通过将可控硅器件的漏端的P+区域和N+区域拉开并分别放在两个N型阱区中，增大了电子的漂移距离（电子从第一P型阱区流入第二N型阱区），通过在两个N型阱区之间注入两个位于同一垂直线上的P型阱区，进一步增大了电子的漂移距离，同时也大大增加了N型阱区的寄生电阻，使得器件能够以较小的电流就形成开启寄生PNP结构的压降，有效的保证了器件中的寄生PNP结构先开启。
同时，在源端的P型阱区采用圆形P+区域嵌入N+区域，使得N+区域的引出不受影响，有效的降低了源端P型阱区的寄生电阻，防止了器件中寄生的NPN结构先开启，进一步保证了在ESD电压来临时器件SCR路径中寄生的PNP结构先开启，继而带动寄生的NPN结构开启，消除了器件内部的基区扩展效应，使得器件在超快静电脉冲下仍具有有效的防护作用，同时也能够保证器件的鲁棒性进而导通电阻不受影响。
应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (9)

1.一种用于静电防护的晶体管结构，其特征在于，包括：
衬底；
形成于所述衬底上部的漂移区；
形成于所述衬底表面的多个场氧化层；
形成于所述衬底上部的第一P型阱区；
形成于所述漂移区上部的依次隔开的第一N型阱区、第二P型阱区和第二N型阱区；
形成于所述衬底表面上的且覆盖部分所述第一P型阱区的多晶硅层；
形成于所述第一P型阱区中的第一P+区域和第一N+区域；以及
分别形成于所述第一N型阱区和所述第二N型阱区中的第二P+区域和第二N+区域，
其中，所述晶体管结构还包括形成与所述第一N型阱区和所述第二N型阱区之间的第三P型阱区；
所述第一P+区域、所述第一N+区域和所述多晶硅层相连接，其连接端作为所述晶体管结构的阴极；
所述第二P+区域和所述第二N+区域相连接，其连接端作为所述晶体管结构的阳极。
2.根据权利要求1所述的用于静电防护的晶体管结构，其特征在于，所述第二P型阱区与所述第三P型阱区位于同一竖直方向，且所述第二P型阱区与所述第三P型阱区的深度不同、宽度不同。
3.根据权利要求1所述的用于静电防护的晶体管结构，其特征在于，所述第一P+区域嵌入于所述第一N+区域中。
4.根据权利要求3所述的用于静电防护的晶体管结构，其特征在于，所述第一P+区域的版图形状为圆形。
5.根据权利要求1所述的用于静电防护的晶体管结构，其特征在于，所述漂移区为浅掺杂的N型区域。
6.根据权利要求1所述的用于静电防护的晶体管结构，其特征在于，所述多个场氧化层包括形成于所述第一P+区域和所述第二P+区域之间的第一场氧化层，以及形成于所述第二P+区域和所述第二N+区域之间的第二场氧化层。
7.一种用于静电防护的晶体管结构的制造方法，其特征在于，包括：
形成衬底；
在所述衬底上部形成漂移区；
在所述衬底表面形成多个场氧化层；
形成位于所述衬底上部的第一P型阱区；
形成位于所述漂移区上部的依次隔开的第一N型阱区、第二P型阱区和第二N型阱区；
形成位于所述衬底表面上且覆盖部分所述第一P型阱区的多晶硅层；
形成位于所述第一P型阱区中的第一P+区域和第一N+区域；以及
分别形成位于所述第一N型阱区和所述第二N型阱区中的第二P+区域和第二N+区域；
电连接所述第一P+区域、所述第一N+区域和所述多晶硅层，形成所述晶体管结构的阴极；
电连接所述第二P+区域和所述第二N+区域，形成所述晶体管结构的阳极，
其中，所述制造方法还包括形成位于所述第一N型阱区和所述第二N型阱区之间的第三P型阱区。
8.根据权利要求7所述的用于静电防护的晶体管结构的制造方法，其特征在于，所述第二P型阱区与所述第三P型阱区位于同一竖直方向，且所述第二P型阱区与所述第三P型阱区的深度不同、宽度不同。
9.根据权利要求7所述的用于静电防护的晶体管结构的制造方法，其特征在于，所述第一P+区域的版图形状为圆形，且所述第一P+区域嵌入于所述第一N+区域中。
CN202010395956.1A 2020-05-12 2020-05-12 用于静电防护的晶体管结构及其制造方法 Active CN111584481B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010395956.1A CN111584481B (zh) 2020-05-12 2020-05-12 用于静电防护的晶体管结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010395956.1A CN111584481B (zh) 2020-05-12 2020-05-12 用于静电防护的晶体管结构及其制造方法

Publications (2)

Publication Number Publication Date
CN111584481A CN111584481A (zh) 2020-08-25
CN111584481B true CN111584481B (zh) 2023-06-23

Family

ID=72116968

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010395956.1A Active CN111584481B (zh) 2020-05-12 2020-05-12 用于静电防护的晶体管结构及其制造方法

Country Status (1)

Country Link
CN (1) CN111584481B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112736124B (zh) * 2020-12-28 2023-10-27 矽力杰半导体技术(杭州)有限公司 Esd保护器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983133A (zh) * 2012-11-28 2013-03-20 江南大学 一种双向三路径导通的高压esd保护器件
CN103606544A (zh) * 2013-09-12 2014-02-26 电子科技大学 一种抗静电释放的ldmos器件
US9905558B1 (en) * 2016-12-22 2018-02-27 Texas Instruments Incorporated Conductivity modulated drain extended MOSFET
CN108520875A (zh) * 2018-06-07 2018-09-11 湖南静芯微电子技术有限公司 一种高维持电压npnpn型双向可控硅静电防护器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100638456B1 (ko) * 2004-12-30 2006-10-24 매그나칩 반도체 유한회사 이에스디 보호회로 및 그 제조방법
KR102374203B1 (ko) * 2015-08-31 2022-03-15 삼성전자주식회사 정전기 방전 보호 장치 및 이를 포함하는 전자 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983133A (zh) * 2012-11-28 2013-03-20 江南大学 一种双向三路径导通的高压esd保护器件
CN103606544A (zh) * 2013-09-12 2014-02-26 电子科技大学 一种抗静电释放的ldmos器件
US9905558B1 (en) * 2016-12-22 2018-02-27 Texas Instruments Incorporated Conductivity modulated drain extended MOSFET
CN108520875A (zh) * 2018-06-07 2018-09-11 湖南静芯微电子技术有限公司 一种高维持电压npnpn型双向可控硅静电防护器件

Also Published As

Publication number Publication date
CN111584481A (zh) 2020-08-25

Similar Documents

Publication Publication Date Title
US7682918B2 (en) ESD protection for semiconductor products
US9576945B2 (en) Methods and apparatus for increased holding voltage in silicon controlled rectifiers for ESD protection
US9401352B2 (en) Field-effect device and manufacturing method thereof
US7683453B2 (en) Edge termination region for high-voltage bipolar-CMOS-DMOS integrated circuit devices
US8278710B2 (en) Guard ring integrated LDMOS
US9673188B2 (en) Integrated electrostatic discharge (ESD) clamping for an LDMOS transistor device having a bipolar transistor
US11183495B2 (en) Power semiconductor devices
JPH10284731A (ja) ショットキーダイオード本体構成体を有するｄｍｏｓトランジスタ
US20210167206A1 (en) Electrostatic discharge guard ring with complementary drain extended devices
US8937502B2 (en) Lateral insulated gate turn-off devices
CN111584481B (zh) 用于静电防护的晶体管结构及其制造方法
CN112151532B (zh) 用于静电防护的半导体器件
CN111192871B (zh) 用于静电防护的晶体管结构及其制造方法
EP2067164B1 (en) Semiconductor device and method of forming a semiconductor device
US20240063777A1 (en) Hvic device with combined level shifter and boost diode in junction termination region
CN113066855B (zh) 一种集成抗辐射高压soi器件及其制造方法
WO2017173444A1 (en) Bipolar scr
CN116741770A (zh) 静电放电半导体器件及其制造方法、集成电路
CN117438460A (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN111446242A (zh) 可控硅型静电放电器件及集成电路
CN117293178A (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN117293177A (zh) 一种横向扩散金属氧化物半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Applicant after: Jiehuate Microelectronics Co.,Ltd.

Address before: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Applicant before: JOULWATT TECHNOLOGY Inc.,Ltd.

GR01 Patent grant
GR01 Patent grant