CN108807260A - 具有用于自隔离掩埋层的偏置结构的半导体器件及其方法 - Google Patents

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Abstract

本公开涉及具有用于自隔离掩埋层的偏置结构的半导体器件及其方法。本发明公开了一种半导体器件，所述半导体器件包括浮动掩埋掺杂区域、设置在所述浮动掩埋掺杂区域与第一主表面之间的第一掺杂区域、以及设置在所述浮动掩埋掺杂区域与第二主表面之间的半导体区域。沟槽隔离部分从所述第一主表面延伸并且终止于所述半导体区域内以限定有源区域。绝缘沟槽结构横向地设置在所述沟槽隔离部分之间，终止于所述浮动掩埋掺杂区域内，并且限定所述有源区域的第一部分和第二部分。偏置半导体器件在所述第一部分内，且功能半导体器件在所述第二部分内。所述偏置半导体器件适于设定所述浮动掩埋掺杂区域的电势并且适于将寄生电流转移离开所述功能半导体器件。

Description

具有用于自隔离掩埋层的偏置结构的半导体器件及其方法
技术领域
本发明整体涉及电子器件，并且更具体地讲，涉及半导体器件结构以及形成半导体器件的方法。
背景技术
集成电路已经被分类为模拟器件、数字器件或功率器件。智能功率技术将模拟电路和数字电路与功率器件组合或集成在单个半导体衬底上或内。智能功率电路的智能部分将(例如)控制功能、诊断功能和保护功能添加到功率半导体器件。智能功率技术已经使用于汽车应用和工业应用的功率驱动器的稳健性和可靠性提升。此类应用已经包括例如用于控制ABS制动系统的智能电源开关、用于气囊控制的系统功率芯片、发动机管理、电动机控制、开关式电源、车灯的智能开关等。
将逻辑功能和模拟功能与功率晶体管整合在单个半导体管芯上，对用于物理分开和电隔离不同功能器件的隔离方案提出挑战。此类隔离方案包括了例如结隔离方案和电介质隔离方案。电介质隔离方案包括了在横向上分开部件但未触及衬底的电介质沟槽隔离，以及提供横向隔离和纵向衬底隔离两者的绝缘体上半导体(“SOI”)方案。另一种隔离方案将电介质沟槽隔离与结隔离区域组合，其中结隔离区域已经被设置毗邻器件的有源区域内的沟槽隔离区域。
然而，以上指出的隔离方案具有若干缺点。例如，结隔离方案包括占用半导体芯片内的横向空间的掺杂区域，这导致使用较大的芯片尺寸来确保有足够的横向间隔以维持击穿特性。另外，因为结隔离方案占用较大区域，结隔离方案还往往呈现不希望的高电容。SOI技术提供减小的芯片尺寸，但具有以下问题：散热、由于较高平均结温度导致的高导通电阻、在感应箝位期间的较低稳健性，以及在静电放电(“ESD”)事件期间的较低能量性能等。此外，在高电压SOI技术中，顶层朝向底层衬底的单位面积寄生电容通常超过纵向结隔离所提供的单位面积电容。另外，SOI技术制造成本昂贵。
因此，希望拥有隔离结构以及使用该隔离结构形成半导体器件的方法，该方法克服了先前所述的现有隔离技术的缺点并且减少了所得结构内的寄生电流的效应。还希望该方法具有成本效益且易于整合到已有的工艺流程中。
发明内容
根据本发明的一个方面，提供有一种半导体器件结构，包括：半导体衬底，所述半导体衬底具有第一主表面和相对的第二主表面，其中所述半导体衬底包括：第一导电类型的浮动掩埋掺杂区域；第二导电类型的第一掺杂区域，所述第一掺杂区域设置在所述浮动掩埋掺杂区域与所述第一主表面之间；以及所述第二导电类型的半导体区域，所述半导体区域设置在所述浮动掩埋掺杂区域与所述第二主表面之间；沟槽隔离结构，所述沟槽隔离结构从所述第一主表面延伸穿过所述第一掺杂区域、延伸穿过所述浮动掩埋掺杂区域并且延伸进入所述半导体区域中，其中：所述浮动掩埋掺杂区域邻接所述沟槽隔离结构；并且所述沟槽隔离结构限定用于所述半导体器件的有源区域的周边；绝缘沟槽结构，所述绝缘沟槽结构从所述第一主表面延伸穿过所述第一掺杂区域并且终止于所述浮动掩埋掺杂区域内，其中：所述绝缘沟槽结构设置在所述沟槽隔离结构的所述周边内；所述绝缘沟槽结构限定所述有源区域的第一部分和第二部分；并且所述浮动掩埋掺杂区域将所述有源区域的所述第一部分和所述第二部分电耦接在一起；第一半导体器件，所述第一半导体器件设置在所述第一掺杂区域内以及所述有源区域的所述第二部分内；第一导电电极，所述第一导电电极电耦接到所述第一半导体器件；以及第二导电电极，所述第二导电电极电耦接到所述有源区域的所述第一部分，其中：所述第二导电电极、所述有源区域的所述第一部分和所述浮动掩埋掺杂区域形成偏置半导体器件，所述偏置半导体器件被配置用于设定所述浮动掩埋掺杂区域的电势。
根据本发明的另一个方面，提供有一种半导体器件结构，包括：具有第一主表面和相对的第二主表面的半导体衬底，其中所述半导体衬底包括：第一导电类型的浮动掩埋掺杂区域；第二导电类型的第一掺杂区域，所述第一掺杂区域设置在所述浮动掩埋掺杂区域与所述第一主表面之间；以及所述第二导电类型的半导体区域，所述半导体区域设置在所述浮动掩埋掺杂区域与所述第二主表面之间；一对横向分开的沟槽隔离部分，所述一对横向分开的沟槽隔离部分从所述第一主表面延伸穿过所述第一掺杂区域、延伸穿过所述浮动掩埋掺杂区域并且延伸进入所述半导体区域中；绝缘沟槽结构，所述绝缘沟槽结构横向地设置在所述一对横向分开的沟槽隔离部分之间，以及从所述第一主表面延伸并且终止于所述浮动掩埋掺杂区域内，其中：所述绝缘沟槽结构限定所述有源区域的第一部分和第二部分；并且所述第一部分和所述第二部分通过所述浮动掩埋掺杂区域电耦接在一起；半导体器件，所述半导体器件设置在所述有源区域的所述第二部分内以及所述第一掺杂区域内；第一导电电极，所述第一导电电极电耦接到所述半导体器件；以及第二导电电极，所述第二导电电极电耦接到所述有源区域的所述第一部分，其中：所述第二导电电极、所述有源区域的所述第一部分和所述浮动掩埋掺杂区域形成偏置半导体器件；并且所述偏置半导体器件适于设定所述浮动掩埋掺杂区域的电势并且适于将寄生电流转移离开所述半导体器件。
根据本发明的再一个方面，提供有一种形成半导体器件的方法，包括：提供具有第一主表面和相对的第二主表面的半导体衬底，其中所述半导体衬底包括：第一导电类型的浮动掩埋掺杂区域；第二导电类型的第一掺杂区域，所述第一掺杂区域设置在所述浮动掩埋掺杂区域与所述第一主表面之间；以及所述第二导电类型的半导体区域，所述半导体区域设置在所述浮动掩埋掺杂区域与所述第二主表面之间；形成一对横向分开的沟槽隔离部分，所述一对横向分开的沟槽隔离部分从所述第一主表面延伸穿过所述第一掺杂区域、延伸穿过所述浮动掩埋掺杂区域并且延伸进入所述半导体区域中；形成绝缘沟槽结构，所述绝缘沟槽结构横向地设置在所述一对横向分开的沟槽隔离部分之间，并且从所述第一主表面延伸且终止于所述浮动掩埋掺杂区域内，其中：所述绝缘沟槽结构限定所述有源区域的第一部分和第二部分；并且所述第一部分和所述第二部分通过所述浮动掩埋掺杂区域电耦接在一起；提供半导体器件，所述半导体器件设置在所述有源区域的所述第二部分内以及所述第一掺杂区域内；形成第一导电电极，所述第一导电电极电耦接到所述半导体器件；以及形成第二导电电极，所述第二导电电极电耦接到所述有源区域的所述第一部分，其中：所述第二导电电极、所述有源区域的所述第一部分和所述浮动掩埋掺杂区域形成偏置半导体器件；并且所述偏置半导体器件适于设定所述浮动掩埋掺杂区域的电势并且适于将寄生电流转移离开所述半导体器件。
附图说明
图1示出了根据本发明的半导体器件的一个实施方案的放大局部截面图，该半导体器件具有浮动掩埋掺杂区域、一个或多个偏置器件和一个或多个功能器件；
图2示出了根据本发明的浮动掩埋掺杂区域和绝缘沟槽结构的替代实施方案的放大局部截面图；
图3示出了根据本发明的偏置器件的又一个实施方案的放大局部截面图；
图4是根据本发明的一个实施方案的叠加在半导体器件的局部截面图上的电路示意性表示，该半导体器件具有浮动掩埋掺杂区域、一个或多个偏置器件和一个或多个功能器件；
图5至图8是基于图4的电路示意图，示出了本发明的一个实施方案的各个操作方面；
图9是根据本发明的一个实施方案的叠加在半导体器件的局部截面图上的电路示意性表示，该半导体器件具有浮动掩埋掺杂区域、一个或多个偏置器件和一个或多个功能器件；
图10是根据本发明的一个实施方案的叠加在半导体器件的局部截面图上的电路示意性表示，该半导体器件具有浮动掩埋掺杂区域、一个或多个偏置器件和一个或多个功能器件；
图11是根据本发明的一个实施方案的叠加在半导体器件的局部截面图上的电路示意性表示，该半导体器件具有浮动掩埋掺杂区域、一个或多个偏置器件和一个或多个功能器件；
图12是根据本发明的一个实施方案的叠加在半导体器件的局部截面图上的电路示意性表示，该半导体器件具有浮动掩埋掺杂区域、一个或多个偏置器件和一个或多个功能器件；
图13是根据本发明的一个实施方案的叠加在半导体器件的局部截面图上的电路示意性表示，该半导体器件具有浮动掩埋掺杂区域、一个或多个偏置器件和一个或多个功能器件；以及
图14至图17示出了根据本发明的实施方案的半导体器件的布局配置的局部顶部平面图，该半导体器件具有浮动掩埋掺杂区域、一个或多个偏置器件和一个或多个功能器件。
为使图示清晰简明，图中的元件未必按比例绘制，而且不同图中的相同参考标号指示相同的元件。此外，为使描述简单，省略了公知步骤和元件的描述和细节。如本文所用，“载流电极”是指器件内用于载送电流流经器件的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极、或者二极管的阴极或阳极，而“控制电极”是指器件内控制流经器件的电流的元件，诸如MOS晶体管的栅极或双极型晶体管的基极。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，考虑到任何必要的电压极性反转、晶体管类型和/或电流方向反转等，导电类型可被反转并且也是按照说明书的描述可行的。为使附图简洁，器件结构的某些区域(诸如掺杂区域或介电区)可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。另外，术语“主表面”在结合半导体区域域、晶圆或衬底使用时，是指半导体区域域、晶圆或衬底的下述表面：该表面与另一种材料(诸如电介质、绝缘体、导体或多晶半导体)形成界面。主表面可具有沿X、Y、Z方向变化的形貌特征。本文使用的术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定实施方案的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本发明教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在…期间”、“在…同时”和“当…时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，短语“在…同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍实际的值或位置恰好等于提到的值或位置。除非另外指明，否则本文使用的短语“在…上方”或“在…上”涉及指定的元件可直接或间接物理接触的取向、放置位置或彼此的关系。除非另外指明，否则本文使用的短语“与…重叠”涉及指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对齐的取向、放置位置或关系。还应当理解，下文将适当举例说明并描述的实施方案可缺少本文未明确公开的任何元件，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。
具体实施方式
为使用相关器件解决上述问题而提出的一种解决方案使用浮动掩埋结构，该浮动掩埋结构毗邻半导体衬底内的沟槽隔离结构。在该方法中，自偏置浮动掩埋结构被提供成缺少向其提供直接欧姆电接触或直接低欧姆电接触的任何结构。该方法在提交于2016年4月27日的共同未决美国专利申请15/140,152中进一步描述，该美国专利申请具有共同的发明权，具有相同的受让人，并且其全文以引用方式并入本文。虽然该方法除了别的以外有利地改善了管芯区域的使用以及与现有结构和方法相比改善的热特性和电特性，但在一些应用中实际上已发现浮动掩埋层结构上的电势可能易受与从半导体衬底的相邻区域注入到浮动掩埋层中的寄生电流相关联的问题的影响。实际上已发现这会影响半导体衬底内的功能器件的稳定性或性能。本说明书提供了设置在一个或多个功能器件附近的集成偏置器件结构，该集成偏置器件结构适于间接设定浮动掩埋结构上的电势。偏置器件结构还适于将寄生电流转移离开设置功能器件的区域，从而改善构成集成半导体器件的功能器件的性能和稳定性。
本说明书除其他特征之外包括一种半导体器件结构，该结构包括自隔离块状半导体衬底。该衬底包括第一导电类型的浮动掩埋掺杂区域，其设置在第二导电类型的第一掺杂区域与第二导电类型的半导体区域之间。浮动掩埋掺杂区域邻接或毗邻沟槽隔离结构，该沟槽隔离结构与浮动掩埋掺杂区域一起将掺杂区域电隔离。该沟槽隔离结构限定半导体器件结构的有源区域。该块状半导体衬底被提供成不具有直接物理接触浮动掩埋掺杂区域的欧姆或低欧姆接触结构。绝缘沟槽结构设置在有源区域内并且限定有源区域的第一部分和第二部分，它们通过浮动掩埋掺杂区域进行电连通。即，第一部分和第二部分彼此并不由绝缘沟槽结构完全电隔离。功能器件设置在有源区域的第二部分中。单独的偏置器件设置在有源区域的第一部分内，并且适于设定浮动掩埋掺杂区域的电势并将寄生电流转移离开功能器件，从而改善功能器件的性能。
在一个实施方案中，半导体器件结构包括具有第一主表面和与该第一主表面相对的第二主表面的半导体衬底。该半导体衬底包括：第一导电类型的浮动掩埋掺杂区域、设置在浮动掩埋掺杂区域与第一主表面之间的第二导电类型的第一掺杂区域、以及设置在浮动掩埋掺杂区域与第二主表面之间的第二导电类型的半导体区域。沟槽隔离结构从第一主表面延伸穿过第一掺杂区域，延伸穿过浮动掩埋掺杂区域，并且延伸进入半导体区域中。浮动掩埋掺杂区域邻接沟槽隔离区域，并且沟槽隔离限定半导体器件的有源区域的周边。绝缘沟槽结构从第一主表面延伸穿过第一掺杂区域并且终止于浮动掩埋掺杂区域内，其中绝缘沟槽结构设置在沟槽隔离结构的周边内；绝缘沟槽结构限定有源区域的第一部分和第二部分；并且浮动掩埋掺杂区域将有源区域的第一部分和第二部分电耦接在一起。第一半导体器件设置在第一掺杂区域内以及有源区域的第二部分内。第一导电电极电耦接到第一半导体器件，并且第二导电电极电耦接到有源区域的第一部分，其中第二导电电极、有源区域的第一部分以及浮动掩埋掺杂区域形成偏置半导体器件，该偏置半导体器件被配置为设定浮动掩埋掺杂区域的电势。
在另一个实施方案中，半导体器件结构包括具有第一主表面和与该第一主表面相对的第二主表面的半导体衬底，其中半导体衬底包括第一导电类型的浮动掩埋掺杂区域；设置在浮动掩埋掺杂区域与第一主表面之间的第二导电类型的第一掺杂区域；以及设置在浮动掩埋掺杂区域与第二主表面之间的第二导电类型的半导体区域。一对横向分开的沟槽隔离部分从第一主表面延伸穿过第一掺杂区域，延伸穿过浮动掩埋掺杂区域，并且延伸进入半导体区域中。绝缘沟槽结构横向地设置在该对横向分开的沟槽隔离部分之间，从第一主表面延伸并且终止于浮动掩埋掺杂区域内，其中绝缘沟槽结构限定有源区域的第一部分和第二部分，并且第一部分和第二部分通过浮动掩埋掺杂区域电耦接在一起。半导体器件设置在有源区域的第二部分内以及第一掺杂区域内。第一导电电极电耦接到半导体器件，并且第二导电电极电耦接到有源区域的第一部分，其中第二导电电极、有源区域的第一部分以及浮动掩埋掺杂区域形成偏置半导体器件。偏置半导体器件适于设定浮动掩埋掺杂区域的电势并且适于将寄生电流转移离开半导体器件。
在又一个实施方案中，形成半导体器件的方法包括提供具有第一主表面和与该第一主表面相对的第二主表面的半导体衬底，其中半导体衬底包括第一导电类型的浮动掩埋掺杂区域；设置在浮动掩埋掺杂区域与第一主表面之间的第二导电类型的第一掺杂区域；以及设置在浮动掩埋掺杂区域与第二主表面之间的第二导电类型的半导体区域。该方法包括形成一对横向分开的沟槽隔离部分，该对横向分开的沟槽隔离部分从第一主表面延伸穿过第一掺杂区域，延伸穿过浮动掩埋掺杂区域，并且延伸进入半导体区域中。该方法包括形成绝缘沟槽结构，该绝缘沟槽结构横向地设置在该对横向分开的沟槽隔离部分之间，从第一主表面延伸并且终止于浮动掩埋掺杂区域内，其中绝缘沟槽结构限定有源区域的第一部分和第二部分，并且第一部分和第二部分通过浮动掩埋掺杂区域电耦接在一起。该方法包括提供设置在有源区域的第二部分内以及第一掺杂区域内的半导体器件。该方法包括形成电耦接到半导体器件的第一导电电极。该方法包括形成电耦接到有源区域的第一部分的第二导电电极，其中第二导电电极、有源区域的第一部分和浮动掩埋掺杂区域形成偏置半导体器件，并且偏置半导体器件适于设定浮动掩埋掺杂区域的电势并且适于将寄生电流转移离开半导体器件。在再一个实施方案中，该对横向分开的沟槽隔离部分和绝缘沟槽结构在单个形成步骤(诸如单个蚀刻步骤)中形成。
现在转到附图，图1示出了具有自隔离块状半导体衬底11或自隔离块状半导体区域11的器件10、电子器件10、半导体器件结构10或半导体器件10的放大局部截面图。根据本实施方案，器件10包括一个或多个偏置器件300(例如，偏置器件300A和300B)或偏置半导体器件300以及形成为半导体衬底11一部分的一个或多个功能器件23。根据本实施方案，偏置器件300A和300B被配置为建立掩埋浮动区上的电势并且收集由器件10的各个区域生成的寄生电流，如随后更详细所述。
在一个实施方案中，半导体衬底11被配置为具有比SOI衬底改善的导热性，以及与使用横向结隔离结构和/或掺杂下沉结构的块状衬底相比改善的器件密度和性能。在一个实施方案中，半导体器件10被配置为智能功率半导体器件，其包括作为功能器件23集成在半导体衬底11内(例如，包括其上和其中)的模拟功能、数字功能和功率功能。在本实施方案中，包括主表面18和与该主表面相对的主表面19的半导体衬底11包括p型半导体区域12或PSUB晶圆12。在一个实施方案中，半导体区域12是掺硼的硅区域或晶圆，并且具有范围从约4.0×1018个原子/cm3至约1.0×1019个原子/cm3或更多的掺杂物浓度。应当理解，半导体区域12可包括具有不同掺杂物浓度的多个p型层。另外，应当理解，半导体区域12可包括其他类型的材料，包括但不限于异质结半导体材料。根据本实施方案，半导体区域12被配置为连接到电势(通常由节点25表示)，或被配置为浮动区(即，未通过节点25在半导体区域12上施加欧姆或低欧姆外部电压)。
半导体衬底11还包括与主表面18相邻的掺杂区域22、掺杂层22或掺杂穴22。在一个实施方案中，掺杂区域22可以是p型导电区或层，并且可使用外延生长技术、离子注入和扩散技术、或本领域技术人员已知的其他方法来形成。在一些实施方案中，掺杂区域22具有在从约1.0×1015个原子/cm3至约1.0×1016个原子/cm3范围内的掺杂物浓度。在一个实施方案中，掺杂区域22具有约3.0×1015个原子/cm3的掺杂物浓度。应当理解，掺杂区域22的掺杂物浓度以及其厚度根据在半导体衬底11内形成的功能器件23的期望特性来调整。在另一个实施方案中，掺杂区域22可具有渐变掺杂物分布。在又一个实施方案中，掺杂区域22包括具有不同掺杂物浓度的多个p型层。在再一个实施方案中，掺杂区域22在基本上垂直于主表面18的方向上具有基本上均匀的掺杂物浓度。
根据本实施方案，半导体衬底11还包括设置在半导体区域12与掺杂区域22之间的浮动掩埋或表面下掺杂区域13、浮动掩埋掺杂层13或分离层13。在一个实施方案中，浮动掩埋掺杂区域13被配置为包括n型层14或掩埋掺杂区域14，以及n型掩埋层16或掩埋区16。在另一个实施方案中，浮动掩埋掺杂层13仅包括掩埋区16。随后结合图2描述浮动掩埋掺杂区域13的另一个实施方案。
在本实施方案中，浮动掩埋掺杂区域13是电浮动区，这意味着没有在浮动掩埋掺杂区域13上施加欧姆或低欧姆外部电压。更具体地讲，半导体衬底11和器件10被配置为没有向掩埋层13提供欧姆接触或高度掺杂接触或直接电通路的任何导电或掺杂的半导体结构。换句话说，掺杂区域22和半导体区域12被形成或提供成不具有与浮动掩埋掺杂区域13进行直接或低欧姆接触的任何扩散接触结构或导电接触结构。换句话说，掺杂区域22和半导体区域12被配置为使得没有在浮动掩埋掺杂区域13上施加低欧姆外部电压。在优选实施方案中，浮动掩埋掺杂区域13横向地延伸，一直或完全横跨相邻沟槽隔离区域20A和20B之间的半导体区域12，如图1所示。更具体地讲，在截面图中，浮动掩埋掺杂区域13邻接或毗邻一对间隔开的沟槽隔离区域20A和20B。换句话说，浮动掩埋掺杂区域13将掺杂区域22与半导体区域12完全纵向分开，其中掺杂区域22的任何部分都不直接接触沟槽隔离区域20A和20B之间的半导体区域12。在一个优选实施方案中，浮动掩埋掺杂区域13与沟槽隔离区域20A和20B一起起作用，以便为器件10提供一个或多个电隔离掺杂区域22。具体地讲，本实施方案在p型掺杂区域22、n型浮动掩埋掺杂区域13和p型半导体区域12之间使用背对背(即，反串联)二极管配置130(包括二极管420和432)作为优选隔离方案、结构或配置的一部分。
在本实施方案中，半导体衬底11和器件10被配置为没有从主表面18延伸到n型浮动掩埋掺杂区域13的掺杂下沉区域，其中掺杂下沉区域和n型浮动掩埋掺杂区域13具有相同的导电类型并且彼此直接接触。另外，半导体衬底11和器件10被提供成缺少或没有将掺杂区域22与半导体区域12部分或完全地纵向分开的任何横向延伸的掩埋氧化物或SOI结构。以前，据信为了在p型半导体区域12的顶部上具有p型掺杂区域22，需要或者提供从主表面18延伸到掩埋层的n型下沉区域以便为掺杂区域22内的功能器件提供必要隔离，和/或限定掩埋层的电势；或者在掺杂区域22与半导体区域12之间使用掩埋氧化物隔离或SOI隔离方案。然而，实际上已发现情况不是这样，并且n型浮动掩埋掺杂区域13的电势可根据本实施方案将其自身以电气方式配置为在掺杂区域22与半导体区域12之间形成电屏障。
根据本实施方案，自隔离块状半导体衬底11有利地提供块状衬底配置，该块状衬底配置具有SOI衬底的紧密度或电路密度(与使用扩散下沉结构的衬底相比)，具有比SOI衬底改善的热性能，能够减少器件穴21与半导体区域12之间的耦接，并且具有比SOI衬底显著更低的衬底成本(在比较基础衬底成本方面至少低30％)。另外，设置在掺杂区域22内的功能器件23可相对于半导体区域12的电势自由地正负浮动。另外，浮动掩埋掺杂区域13的自偏置方面使得PNP纵向晶体管(或背对背二极管130)既能如半导体衬底11是SOI型衬底那样起作用，又没有SOI的相关缺点。另外，因为半导体衬底11和半导体器件10被提供成没有扩散下沉区域或其他直接接触结构，可减小隔离结构20A和20B之间的横向距离以提供有源区域增益(类似于SOI衬底)，这会显著地减少成本。另外，半导体衬底11包括半导体材料，并且因此没有与SOI衬底相关联的热缺点(即，减少或基本上消除了热阻)。此外，半导体衬底11使用现有的外延生长、离子注入和/或扩散技术来制造，这提供了高性价比的制造。
如先前所述，器件10还包括从主表面18向下或基本上竖直地延伸到半导体衬底11的区域12中的隔离结构20A和20B、电介质隔离结构20A和20B、沟槽隔离结构20A和20B、第一绝缘沟槽结构20A和20B、或沟槽隔离区域20A和20B。根据本实施方案，沟槽隔离结构20A和20B被配置为将半导体衬底11内的相邻器件有源区域或穴21(进一步被指定为21A、21B和21N)在横向上既物理隔离又电隔离，其中提供了功能器件23及偏置器件300A和300B。换句话说，沟槽隔离结构20A和20B被配置为将给定穴(例如，21B)的层22与属于一个或多个相邻穴(例如，21A,21N)的任何相邻层22在横向上既物理隔离又电隔离，并且将给定穴的浮动掩埋掺杂区域13与属于相邻穴的任何相邻浮动掩埋掺杂区域13隔离。在一个实施方案中，沟槽隔离结构20A和20B是例如图14至图17所示的互连且连续的沟槽隔离结构20的一部分。在另一个实施方案中，沟槽隔离结构20A和20B可为单独的隔离结构。
功能器件23可包括例如，功率金属氧化物半导体(“MOS”)器件(诸如LDMOS器件)、二极管器件、互补MOS(“CMOS”)和/或双极逻辑器件、CMOS和/或双极模拟器件、传感器器件、双极功率晶体管器件、绝缘栅极双极晶体管(“IGBT”)功率器件、晶闸管功率器件、其他功率器件、以及本领域技术人员已知的其他类似半导体器件。应当理解，多个功能器件23可在由沟槽隔离结构20A和20B及随后所述的绝缘沟槽结构24A和24B界定的给定穴21A-21N的范围之内的掺杂区域22内例示。换句话说，给定穴21可包括多个功能器件23，如智能功率技术中的惯例。另外，应当理解，功能器件23已以简化形式示出以便不从本公开转移注意力。本领域技术人员理解，功能器件23可包括附加掺杂区域、隔离区域以及接触区或结构。
根据本实施方案，器件10还包括从主表面18向下或基本上竖直地延伸到半导体衬底11中的绝缘沟槽结构24A和24B、沟槽结构24A和24B、或沟槽区24A和24B。然而，绝缘沟槽结构24A和24B与沟槽隔离结构20A和20B的不同之处在于，绝缘沟槽结构24A和24B终止于n型浮动掩埋掺杂区域13内，而不是一直延伸穿过n型浮动掩埋掺杂区域13。换句话说，绝缘沟槽结构24A和24B将给定穴21内的层22的毗邻部分电隔离和物理隔离，然而，可通过公共n型浮动掩埋掺杂区域13促进给定穴21内的层22的毗邻部分之间的间接电连通。更具体地讲，n型浮动掩埋掺杂区域13的至少部分135在一对间隔开的沟槽隔离结构20A和20B之间不间断地延伸，如图1中一般示出。
在一个实施方案中，绝缘沟槽结构24A和24B中的一者或多者终止于n型掩埋层16内。在另一个实施方案中，绝缘沟槽结构24A和24B中的一者或多者终止于n型掩埋层14内。在另外一个实施方案中，绝缘沟槽结构24A和24B中的一者可终止于n型掩埋层16内，并且绝缘沟槽结构24A和24B中的另一者可终止于n型掩埋层14内。在一个实施方案中，绝缘沟槽结构24A和24B设置在由沟槽隔离结构20(其包括沟槽隔离结构20A和20B)限定的周边206内。在一个实施方案中，绝缘沟槽结构24A限定其中设置了偏置器件300A的有源区域21B或有源穴21B的第一部分210A，以及其中设置了至少一个功能器件23的第二部分211A。在一个实施方案中，绝缘沟槽结构20B限定其中可在一些实施方案中设置偏置器件300B的有源穴21B的另一部分211B。
根据本实施方案，用于沟槽隔离结构20A和20B以及用于绝缘沟槽结构24A和24B的沟槽可同时形成或蚀刻。此外，用于绝缘沟槽结构24A和24B的沟槽的深度可由在主表面18附近的对应沟槽开口的宽度241控制，相比之下，用于沟槽隔离结构20A和20B的沟槽的深度则由与在主表面18附近的对应沟槽开口的宽度242控制。在一个实施方案中，当掺杂区域22的厚度为约8微米至约12微米厚时，宽度242在约1.5微米至约2.0微米的范围内。在一个实施方案中，当掺杂区域22的厚度为约8微米至约12微米厚时，宽度241在约0.5微米至约1.0微米的范围内。在一个优选实施方案中，宽度241在约0.5微米与约0.8微米之间。实际上已发现可使用I线光刻胶和深紫外光刻法有效解决约0.6微米的宽度241。应当理解，根据设计参数(诸如掺杂区域22的厚度和浮动掩埋层13的厚度)来调节宽度241和242，以将沟槽隔离结构20A和20B置于半导体区域12内并将绝缘沟槽结构24A和24B置于公共浮动掩埋掺杂区域13内的所需位置中。在一个实施方案中，沟槽隔离结构20A和20B以及绝缘沟槽结构24A和24B可为使用深反应离子蚀刻(DRIE)技术形成的深沟槽结构。在大多数实施方案中，深沟槽结构可使用一种或多种电介质材料42来填充或至少内衬。在另一个实施方案中，沟槽使用电介质内衬物42和多晶半导体材料43的组合来填充或内衬。在一些实施方案中，沟槽隔离结构20A和20B包括电介质材料42和多晶半导体材料两者，并且绝缘沟槽结构24A和24B仅包括电介质材料42。
在一个实施方案中，器件10还包括主表面18之上、顶部或上覆的一个或多个绝缘层36，该主表面随后设置有开口以便向随后所述的功能器件23以及偏置器件300A和300B提供导电触点46。在一个实施方案中，绝缘层36可为使用热氧化工艺、低温沉积工艺或本领域技术人员已知的其他技术形成的氧化物材料。在一个实施方案中，导电触点46包括导电材料，诸如一种或多种金属，包括例如铝、铝合金、钛、氮化钛、钨、铜、它们的组合或本领域技术人员已知的其他导电材料。绝缘层36可为本领域技术人员已知的其他电介质材料。
器件10还包括导电电极47、48和49，它们被设置成分别电连接到偏置器件300A、功能器件23和偏置器件300B。导电电极47、48和49可为与针对导电触点46所述的那些材料类似的材料。另外，可并入一个或多个导电互连结构和一个或多个层间电介质(“ILD”)结构(未示出)，以向器件10提供输入/输出信号以及将各种功能器件23及偏置器件300A和300B互连。
如先前所述并且根据本实施方案，器件10还包括一个或多个偏置器件300A和300B、偏置器件300A和300B、半导体器件结构300A和300B、或偏置半导体器件300A和300B。在一个实施方案中，偏置器件300A设置在有源区域21B的部分210A中，并且偏置器件300B设置在有源区域21B的部分210B中，使得设置在有源区域21B的部分211A中的一个或多个功能器件23插置在偏置器件300A与偏置器件300B之间。应当理解，在一些实施方案中，器件10可包括偏置器件300A或300B，或者器件10可包括两者。这两种情况都包括在本实施方案中，以示出两种不同种类的偏置器件类型。随后将描述其他类型的偏置器件实施方案。在一个实施方案中，偏置器件300A是二极管器件，并且包括设置在p型掺杂区域22内并与浮动掩埋掺杂区域13间隔开的p型掺杂区域323A。在一个实施方案中，p型掺杂区域323A被配置为接触区，并且具有比p型掺杂区域22更高的掺杂物浓度。在其他实施方案中，如果p型掺杂区域22的掺杂物浓度足以与导电触点46实现所需的接触电阻(例如，欧姆接触)，则不使用p型掺杂区域323A。
在一个实施方案中，偏置器件300B被配置为NPN双极晶体管器件433A，并且包括设置在p型掺杂区域22内并与浮动掩埋掺杂区域13间隔开的n型掺杂区域423A。在本实施方案中，n型掺杂区域423A被配置为集电极区并且电短接到p型掺杂区域22，该p型掺杂区域被配置为器件433A的基极区。n型浮动掩埋掺杂区域13被配置为器件433A的发射极区。在本实施方案中，n型区域423A由导电触点46电短接到p型掺杂区域22并且共享公共节点427A。换句话说，偏置器件300B以二极管模式(即，集电极-基极短接)进行配置，并且从而形成用于横向PNP双极器件的基极的旁路二极管，该横向PNP双极器件由例如被配置为发射极的p型偏置穴210B、被配置为基极的n型公共浮动掩埋掺杂区域13以及被配置为集电极的p型功能器件穴211A形成。旁路二极管有利地耗散横向PNP双极器件中的基极电流，并且还减少该器件的有效(所感知的)β。
根据本实施方案，公共n型浮动n型掺杂区域13被配置为自偏置区，因为没有直接外部电势施加于其上。实际上已发现，公共n型浮动掩埋掺杂区域13所接收的任何电势是由p型区域22和p型半导体区域12内的毗邻结所引起。根据本实施方案，实际上还发现，公共n型掩埋掺杂区域13的电势基本上等于施加在给定穴(例如，穴21B)的节点326A、427A、236和25上的最大电势。通过使用偏置器件(诸如偏置器件300A和/或300B)，可独立于给定穴21内的功能器件23的电势来控制公共n型掩埋区13的电势。除了别的以外，这提供了增加的设计灵活性。
根据本实施方案，当偏置器件300A的节点326A上的电势高于节点236、427A和25时，偏置器件300A将公共n型浮动掩埋掺杂区域13上的电势朝向节点326A上的电势减去二极管410A的正向电压降进行偏置和上拉。另外，当节点326A被偏置到大于或等于节点236上和节点427A上的电势的电势时，由有源区域211A中的p型区域22和n型浮动掩埋掺杂区域13形成的二极管420不能充当寄生NPN晶体管的基极/发射极结，并且从p型半导体区域12注入的任何电子电流被重定向到偏置器件300A。这有利地使此类寄生电流对功能器件23的影响最小化。
在替代方案中，当偏置器件300B的节点427A上的电势高于节点236、326A和25时，偏置器件300B将公共n型浮动掩埋掺杂区域13上的电势偏置和上拉到节点427A上的电势减去NPN晶体管器件的基极/发射极二极管的正向电压降。根据本实施方案，偏置器件300A和300B一般被配置为虚拟下沉区域样的区域以控制公共n型浮动掩埋掺杂区域13上的电势，而不必使用真实下沉区域来向区域13提供欧姆接触或直接偏置。这改善了器件10的性能和稳定性，并且还避免了如先前所述的下沉区域的缺点。
图2示出根据一个优选实施方案的半导体衬底11的一部分的局部横截面图。在此实施方案中，n型浮动掩埋掺杂区域13具有变化的掺杂物分布或变化的掺杂物浓度，被指定为例如区域或部分131、132和133。由于浮动掩埋掺杂区域13不必与接触结构(例如，扩散接触或沟槽接触)进行低欧姆接触，浮动掩埋掺杂区域13的区域131(即，毗邻掺杂区域22的区域)具有高掺杂物浓度(例如，不必掺杂高于1.0×1019个原子/cm3)并不重要。这允许浮动掩埋掺杂区域13的区域131具有较低掺杂物浓度，从而有利地促进优化在掺杂区域22内集成的功能器件和偏置器件的结击穿(例如，在浮动掩埋掺杂区域13的区域131中提供较低电场)或耗尽区透过(例如，提供掺杂区域22内的空间电荷区域的较低穿透)特性。在另外的优选实施方案中，浮动掩埋掺杂区域13的区域132具有比区域131更高的掺杂物浓度，这有利地促进对器件10内的寄生效应的控制。例如，区域132促进消除或减少由p型掺杂区域22、n型浮动掩埋掺杂区域13和p型半导体区域12形成的寄生纵向PNP晶体管的基极区的效应。在一个实施方案中，浮动掩埋掺杂区域13的区域133具有比区域132更低的掺杂物浓度以及比区域131更低的掺杂物浓度。应当理解，根据器件10的性能需求，区域131至133中的每一个区域的厚度可以不同或相同。
举例来说，区域131具有约1.0×1015个原子/cm3至约1.0×1017个原子/cm3范围内的掺杂物浓度，以及3微米至约5微米范围内的厚度；区域132具有约1.0×1017个原子/cm3至约1.0×1019个原子/cm3范围内的掺杂物浓度，以及约1微米至约3微米范围内的厚度；并且区域133具有约1.0×1015个原子/cm3至约1.0×1017个原子/cm3范围内的掺杂物浓度，以及约3微米至约5微米范围内的厚度。在另一个实施方案中，浮动掩埋掺杂区域13具有渐变掺杂物分布。在又一个实施方案中，浮动掩埋掺杂区域13具有基本上恒定的掺杂物浓度。浮动掩埋掺杂区域13可以掺杂有磷、砷、或锑中的一者或多者。在使用掺杂区域14和掩埋层16的浮动掩埋掺杂区域13的一个实施方案中，掺杂区域14具有范围从约12微米至约18微米的厚度/深度，并且掩埋层16具有范围从约3微米至约5微米的厚度/深度。
在一些实施方案中，浮动掩埋掺杂区域13具有使用外延生长技术形成的初形成掺杂物分布。在其他实施方案中，可使用外延生长技术来将浮动掩埋掺杂区域13和掺杂区域22一起形成。在一些实施方案中，可使用离子注入和扩散技术或本领域技术人员已知的其他技术来形成浮动掩埋掺杂区域13。在一个实施方案中，使用外延生长技术来形成浮动掩埋掺杂区域13的一部分，并且可使用离子注入技术来形成浮动掩埋掺杂区域13的另一部分。注入的掺杂物可单独地扩散或在外延生长过程中扩散以便形成掺杂区域22。
根据本实施方案，图2还示出了根据替代实施方案的绝缘沟槽结构24C和24D。在本实施方案中，绝缘沟槽结构24C和24D被示出为具有电介质材料42，这与图1所示的绝缘沟槽结构24A和24B截然不同。根据一个实施方案，绝缘沟槽结构中的一者或多者可终止于浮动掩埋掺杂区域13的区域133内(由绝缘沟槽结构24C示出)。在另一个实施方案中，绝缘沟槽结构中的一者或多者终止于浮动掩埋掺杂区域13的区域132内(由绝缘沟槽结构24D示出)。使用绝缘沟槽结构24C的实施方案有利于这样的结构，其适于减小半导体器件10中存在的寄生器件的增益。另外，使用绝缘沟槽结构24D的实施方案有利于这样的结构，其不仅适于减小寄生增益，而且适于减小横向电阻。
图3示出了根据偏置器件的另一个实施方案的偏置器件400或偏置性器件400的放大局部截面图。偏置器件400可用于补充半导体器件10中的偏置器件300A和300B，或者偏置器件400可用于代替半导体器件10中的偏置器件300A和300B中的一者或多者。在器件10的该替代实施方案中，偏置器件400被示出为在有源区域21B的部分210A内。在一个实施方案中，偏置器件400包括设置在p型掺杂区域22内的n型掺杂区域423A。偏置器件400还包括与n型掺杂区域423A横向地间隔开的p型掺杂区域428。根据本实施方案，偏置器件400被配置为NPN双极晶体管433A，这与偏置器件300B类似，不同的是n型掺杂区域423A连接到单独的节点426A并且p型掺杂区域22连接到单独的节点427A。
根据本实施方案，在节点427A上存在正偏置及节点426A上的电势高于公共n型浮动掩埋掺杂区域13的电势的情况下，NPN双极晶体管433A在发射极跟随器模式下操作以将公共n型浮动掩埋掺杂区域13朝向节点427A上的电势减去二极管的正向电压降进行偏置和上拉。根据本实施方案，偏置器件400是双极晶体管器件的示例，该双极晶体管器件被配置为独立地控制n型浮动掩埋掺杂区域13的电势，并且减少寄生电流对与偏置器件400共享公共n型浮动掩埋掺杂区域13的相邻功能器件23的影响。根据本实施方案，节点或电极427A是单独或第三导电电极的示例，其电连接到相应偏置器件内的掺杂区域22。根据本实施方案，偏置器件400一般被配置为虚拟下沉区域以控制公共n型浮动掩埋掺杂区域13上的电势，而不必使用真实下沉区域来向区域13提供欧姆接触或直接偏置。这改善了器件10的性能和稳定性，并且还避免了如先前所述的下沉区域的缺点。
图4是叠加在半导体器件10的另一个实施方案的截面图上的电路示意图405，以示出p型偏置器件穴210A、210B和210C(PEPI_bias_A-C)、p型功能器件穴211A、211B和211C(PEPI_ckt_A-C)、公共n型浮动掩埋掺杂区域13(NBL)以及p型半导体区域12(PSUB)的电路表示。应当理解，半导体器件10可包括共享公共n型浮动掩埋掺杂区域13的附加(或更少)p型偏置器件穴和附加(或更少)p型功能穴，并且本实施方案中为每一者所选的数目仅出于举例说明的目的。
在本图示中，二极管410A-410C在相应p型偏置器件穴210A-210C和公共n型浮动掩埋掺杂区域13之间形成，并且二极管420A-420C在相应p型功能器件穴211A-211C和公共n型浮动掩埋掺杂区域13之间形成。二极管410A-C可与偏置器件300A类似，如先前结合图1所述。如先前在图1中所示，二极管432在公共n型浮动掩埋掺杂区域13与半导体区域12之间形成。根据本实施方案，实际上已发现，公共n型浮动掩埋掺杂区域13的电势可基本上被限定为V(NBL)＝maximum(PSUB,PEPI_ckt_A-C,PEPI_bias_A-C)。换句话说，NBL上的电势由PSUB(例如，半导体区域12)、PEPI_ckt_A-C(例如，功能器件穴211A-211C)中的任一者和PEPI_bias_A-C(例如，偏置器件穴210A-210C)中的任一者之间的最高电势设定。根据本实施方案，PEPI_ckt_A-C区域(例如，功能器件穴211A-211C)、PSUB区域(例如，半导体区域12)和PEPI_bias_A-C区域(例如，偏置器件穴210A-210C)适于具有均等机会影响公共n型浮动掩埋掺杂区域13或NBL上的电势。
图5示出了电路示意图405，其中由p型偏置穴210A和公共n型浮动掩埋掺杂区域13形成的二极管410A电连接到大于或等于p型功能器件穴211A-211C的所有电势的电势。在一个实施方案中，二极管410A电连接到电源。在另一个实施方案中，二极管410A电连接到半导体器件10内的适用系统中的最低电阻节点。在又一个实施方案中，二极管410A电连接到地。在再一个实施方案中，二极管410A电连接到作为半导体器件10的一部分存在的寄生器件的击穿或BVCEO限值内的任何参考电势。
根据本实施方案，在二极管410A适于设定公共n型浮动掩埋掺杂区域13上的电势的情况下，二极管420A、420B和420C可不再充当在公共n型浮动掩埋掺杂区域13、p型功能器件穴211A、211B和211C以及n型掺杂区域(未示出)之间形成的寄生NPN晶体管的基极/发射极结，这些n型掺杂区域可分别设置在p型功能器件穴211A、211B和211C内。在这种情况下，并且如图6所示，从p型半导体区域12注入到公共n型浮动掩埋掺杂区域13中的任何电子电流被重定向到二极管410A(图6中示出)，从而减少此类寄生电流对p型功能器件穴211A、211B和211C的效应。另外，如图7所示，二极管410A适于收集驻留在公共n型浮动掩埋掺杂区域13上方的p型功能器件穴211A-211C中任一者内生成的电子电流。
图8是根据本实施方案的寄生横向PNP晶体管448A-F的电路表示，这些寄生横向PNP晶体管由充当发射极的p型偏置器件穴210B和210C及p型功能器件穴211A-211C与充当基极的公共n型浮动掩埋掺杂区域13形成，并且低于公共n型浮动掩埋掺杂区域13的电势的任何p型穴(210B,210C,211A,211B,211C)充当电势集电极。
图9是叠加在半导体器件10的另一个实施方案的截面图上的电路示意图410，作为p型偏置器件穴210A、210B和210C、p型功能器件穴211A、211B和211C、公共n型浮动掩埋掺杂区域13以及p型半导体区域12的进一步电路表示。如先前结合图2所述，在本实施方案中，绝缘沟槽结构24A-24E中的一者或多者完全延伸穿过公共n型浮动掩埋掺杂区域13的区域131和132，但终止于区域133内。通过穿过较高的掺杂区域132，该配置适于减小寄生增益。
图10是叠加在半导体器件10的又一个实施方案的截面图上的电路示意图415，作为p型偏置器件穴210A、210B和210C、p型功能器件穴211A、211B和211C、公共n型浮动掩埋掺杂区域13以及p型半导体区域12的进一步电路表示。如先前结合图2所述，在本实施方案中，绝缘沟槽结构24A-24E中的一者或多者完全延伸穿过区域131，但在终止于区域132内之前仅部分延伸到区域132中。通过绝缘沟槽结构24A-24E仅部分进入高掺杂区域132中，该配置不仅适于减小寄生增益，而且适于减小横向电阻。
图11是叠加在半导体器件10的再一个实施方案的截面图上的电路示意图425，作为p型偏置器件穴210A、210B和210C、p型功能器件穴211A、211B和211C、公共n型浮动掩埋掺杂区域13以及p型半导体区域12的进一步电路表示。在本实施方案中，p型偏置器件穴还设置有n型掺杂区域423A、423B和423C。在该配置中，n型掺杂区域423A-C、偏置器件穴210A-210C和公共n型浮动掩埋掺杂区域13被配置为NPN双极器件433A、433B和433C，这与先前所述的偏置器件400类似。NPN双极器件433A-B可通过节点426A-C和427A-C独立地偏置，其中节点426A-C连接到例如参考电势，n型掺杂区域423A-C充当半导体器件10内的寄生电流的集电极，从而改善功能器件穴211A-C的性能。另外，该配置有助于绕开一般较高欧姆的p型偏置器件穴210A-C以进一步改善性能。
图12示出了电路示意图425的替代实施方案，其中节点426A中的一者或多者可电连接到相应节点427A-C，这与先前所述的偏置器件300B类似。在该实施方案中，NPN双极器件433A-C中的一者或多者适于拾取从半导体区域12注入的电子，然后将这些电子注入到充当集电极的相应n型区域423A-C中。该配置有利地有助于绕开一般较高欧姆的p型偏置穴210A-C，并且还提供n型公共浮动掩埋掺杂区域13与施加到n型掺杂区域423A-C上的电势的更好耦接。另外，NPN双极器件433A-C以二极管模式(即，集电极-基极短接)进行配置，从而形成用于横向PNP双极器件的基极的旁路二极管，该横向PNP双极器件由被配置为发射极的p型偏置穴210A-C之一、被配置为基极的n型公共浮动掩埋掺杂区域13以及被配置为集电极的p型功能器件穴211A-C之一形成。旁路二极管有利地耗散横向PNP双极器件中的基极电流，并且还减少该器件的有效(所感知的)β。根据本实施方案，n型掺杂区域423A-C可为n型阱、n型降低表面场区、n型漂移区，并且在一些情况下可为较高掺杂的n型区域，这是由于在该配置中n型掺杂区域423A-C被短接到相应p型偏置穴210A-C。
图13是叠加在半导体器件10的另一个实施方案的截面图上的电路示意图435，作为p型偏置器件穴210A、210B和210C、p型功能器件穴211A、211B和211C、公共n型浮动掩埋掺杂区域13以及p型半导体区域12的进一步电路表示。在本实施方案中，附加p型掺杂区域429A、429B和429C分别设置在n型掺杂区域423A、423B和423C内，以在偏置器件穴210A、210B和210C内提供四层二极管或SCR配置500A、500B和500C。在一个实施方案中，节点426A-C连接到其上施加了偏置电势的p型掺杂区域429A-C。根据本实施方案，该配置可使用SCR样再生效应上拉或设定n型公共浮动掩埋掺杂区域13的电势，该SCR样再生效应可由从p型半导体区域12注入的电子电流引发。
应当理解，本文所述的不同实施方案可与其他实施方案结合使用，使得偏置器件穴210A-C每一者中的偏置器件在半导体器件10内可相同或不同。
图14示出了根据布局配置的第一实施方案的半导体器件10的一部分的顶部平面图。如图所示，半导体器件10包括沟槽隔离结构20，该沟槽隔离结构包括部分20A和20B，如图1所示。根据本实施方案，沟槽隔离结构20设置在半导体衬底11内以提供周边206，该周边包围有源区域21B，如图1和图14所示。根据本实施方案，绝缘沟槽结构24A设置在周边206内并且延伸跨过沟槽隔离结构20的两个相对侧面，从而限定其中设置了一个或多个偏置器件141(其可为例如偏置器件300A-B、400、433A-C、500A-C中的任何一者或多者)的有源区域21B的部分210A或第一偏置器件穴210A，以及其中设置了至少一个功能器件23的第二部分211A或功能器件穴211A。
在本实施方案中，绝缘沟槽结构24B设置在周边206内并且延伸跨过沟槽隔离结构20的两个相对侧面，从而限定其中设置了一个或多个偏置器件142(其可为例如偏置器件300A-B、400、433A-C、500A-C中的任何一者或多者)的部分210B或第二偏置穴210B。根据本实施方案，偏置器件141通过绝缘沟槽结构24A(其可一直穿过p型掺杂区域22，如图1所示)在横向上与功能器件23部分隔离，并且偏置器件142通过绝缘沟槽结构24B(其可一直穿过p型掺杂区域22，如图1所示)与功能器件23部分隔离。根据本实施方案，偏置器件141和142及功能器件23共享公共n型浮动掩埋掺杂区域13，如例如图1所示。根据本实施方案，偏置器件141和142适于设定、建立或控制公共浮动掩埋掺杂区域13(例如图1所示)上的电势，并且将寄生电流转移离开功能器件23，从而改善器件10的性能。图14在平面图中示出了一个实施方案，该实施方案由设置在有源区域21B的相对侧面或端部的一对偏置器件穴210A和210B与插置在该对偏置器件穴210A和210B之间的功能器件穴211A构成。
图15示出了根据布局配置的第二实施方案的半导体器件105的一部分的顶部平面图。如图所示，半导体器件105还包括沟槽隔离结构20，该沟槽隔离结构包括部分20A和20B。根据本实施方案，沟槽隔离结构20设置在半导体衬底11内以提供周边206，该周边包围有源区域21A。在本实施方案中，绝缘沟槽结构24A和24B在沟槽隔离结构20的一对侧面之间延伸以限定功能器件穴211A、偏置器件穴210A和功能器件穴211B。根据本实施方案，至少一个偏置器件141(其可为例如偏置器件300A-B、400、433A-C、500A-C中的任何一者)设置在偏置器件穴210A内，一个或多个功能器件设置在功能器件穴211A内，并且一个或多个功能器件设置在功能器件穴211B内。图15在平面图中示出了一个实施方案，其中偏置器件穴(例如，偏置器件穴210A)插置在一对功能器件穴(例如，功能器件穴211A和211B)之间。根据本实施方案，偏置器件141适于设定、建立或控制公共浮动掩埋掺杂区域13(例如图1所示)上的电势，并且将寄生电流转移离开功能器件23，从而改善器件105的性能。
图16示出了根据布局配置的另一个实施方案的半导体器件106的一部分的顶部平面图。半导体器件106的布局配置与图14的半导体器件10的布局配置类似，不同的是在本实施方案中，在有源区域21C内提供具有一个或多个偏置器件141(其可为例如偏置器件300A-B、400、433A-C、500A-C中的任何一者)的仅一个偏置器件穴210A。有源区域21C还包括具有一个或多个功能器件23的功能器件穴211A。根据本实施方案，偏置器件141适于设定、建立或控制公共浮动掩埋掺杂区域13(例如图1所示)上的电势，并且将寄生电流转移离开功能器件23，从而改善器件106的性能。
图17示出了根据布局配置的又一个实施方案的半导体器件107的一部分的顶部平面图。如图所示，半导体器件107包括沟槽隔离结构20，该沟槽隔离结构包括部分20A和20B。根据本实施方案，沟槽隔离结构20设置在半导体衬底11内以提供周边206，该周边包围有源区域21D。在本实施方案中，绝缘沟槽结构24A设置在沟槽隔离结构20的拐角中，使得绝缘沟槽结构24及沟槽隔离结构20的毗邻部分在平面图中形成一定形状。在一个实施方案中，该形状可为正方形的，如一般所示。在其他实施方案中，该形状可为圆形的、倒圆的或多边形的。绝缘沟槽结构24A及沟槽隔离结构20的一部分限定其中设置了至少一个偏置器件141(其可为例如偏置器件300A-B、400、433A-C、500A-C中的任何一者)的偏置器件穴210A。在本实施方案中，该配置将偏置器件置于有源区域21D的拐角区中以有利地减小偏置器件141所占用的面积，从而增加可供功能器件23使用的面积。
在另一个实施方案中，绝缘沟槽结构24B可设置在有源区域21D内(没有绝缘沟槽结构24A和偏置器件141)，并且在平面图中可具有闭合形状以形成其中设置了至少一个偏置器件142(其可为例如偏置器件300A-B、400、433A-C、500A-C中的任何一者)的偏置穴211B。在一个实施方案中，该闭合形状可为正方形的，如图17中一般所示。在其他实施方案中，该闭合形状可为圆形的、倒圆的或多边形的。在本实施方案中，功能器件穴211A设置在由偏置穴210A和210B限定的周边的外部且在有源区域21D内，其中设置了一个或多个功能器件23。在一些实施方案中，包括绝缘沟槽结构24B和偏置器件142的偏置器件穴211B可有利地置于对寄生问题可能更敏感的某些功能器件23附近，偏置器件142可适于减轻这些寄生问题。图17在平面图中示出了一个实施方案，其中偏置器件穴(例如，偏置器件穴210B)设置在有源区域21D内并且与沟槽隔离结构20间隔开。根据本实施方案，偏置器件141和142适于设定、建立或控制公共浮动掩埋掺杂区域13(例如图1所示)上的电势，并且将寄生电流转移离开功能器件23，从而改善器件107的性能。应当理解，在图17的实施方案中，绝缘沟槽结构24A和24B的拐角可不同于90度拐角，包括倒圆拐角。
总之，自隔离块状半导体衬底11具有优于半导体技术(诸如智能功率技术)中使用的现有衬底的若干优点。例如，半导体衬底11具有比使用扩散下沉区域或其他接触结构工艺的先前块状衬底更紧凑的p型掺杂区域22。这提供有利的器件区域增益。另外，设置在p型掺杂区域22内的功能器件23可相对于半导体区域12自由地正负浮动。更具体地讲，n型浮动掩埋掺杂区域13的自偏置特性使得p型掺杂区域22/n型浮动掩埋掺杂区域13/半导体区域12纵向堆叠件的行为类似于在结击穿极限约束下的SOI衬底。另外，通过消除下沉区域技术和SOI技术，半导体衬底11具有比先前块状衬底更低的成本。此外，半导体衬底11消除使用下沉区域技术的块状衬底中存在的固有高增益横向寄生双极晶体管。另外，p型掺杂区域22与n型浮动掩埋层区域13之间的结的行为更类似于增强击穿性能的一维结。此外，半导体衬底11具有比SOI衬底更高的导热性能和更少的电容耦合。此外，适于设定浮动掩埋掺杂区域的电势并且将寄生电流转移离开相邻功能器件的单独提供的偏置器件改善了性能和稳定性，并且进一步增强了设计灵活性。
在又一个实施方案中，自隔离块状半导体衬底基本上由以下组成：第一导电类型的浮动掩埋掺杂区域、设置在浮动掩埋掺杂区域与第一主表面之间的第二导电类型的掺杂区域、以及设置在浮动掩埋掺杂区域与第二主表面之间的第二导电类型的半导体区域。
从所有前述内容中，本领域的技术人员可以确定，根据一个实施方案，第一掺杂区域和半导体区域被提供成缺少与浮动掩埋掺杂区域进行直接或低欧姆接触的任何扩散接触结构或导电接触结构。在另一个实施方案中，浮动掩埋掺杂区域具有变化的掺杂物浓度。在又一个实施方案中，绝缘沟槽结构终止于浮动掩埋掺杂区域的第三区域内。在再一个实施方案中，绝缘沟槽结构终止于浮动掩埋掺杂区域的第二区域内。在另一个实施方案中，偏置半导体器件包括二极管。
从所有前述内容中，本领域的技术人员可以确定，根据又一个实施方案，浮动掩埋掺杂区域包括毗邻掺杂区域的第一区域；设置在所述第一区域与所述半导体区域之间的第二区域，其中所述第一区域具有比所述第二区域更低的掺杂物浓度；以及设置在第二区域与半导体区域之间的第三区域，其中第三区域具有比第二区域更低的掺杂物浓度。在再一个实施方案中，绝缘沟槽结构终止于浮动掩埋掺杂区域的第三区域内。在另一个实施方案中，绝缘沟槽结构终止于浮动掩埋掺杂区域的第二区域内。
从所有前述内容中，本领域的技术人员可以确定，根据再一个实施方案，形成绝缘沟槽结构的方法可包括使绝缘沟槽结构终止于浮动掩埋掺杂区域的第三区域内。在另一个实施方案中，形成绝缘沟槽结构的方法可包括使绝缘沟槽结构终止于浮动掩埋掺杂区域的第二区域内。
鉴于上述内容，很明显公开了一种新颖的器件结构和方法。除了其他特征以外，提供了一种自隔离块状半导体衬底，该衬底包括第一导电类型的浮动掩埋掺杂区域，此浮动掩埋掺杂区域设置在第二导电类型的掺杂区域与第二导电类型的半导体区域之间。在一个实施方案中，第一导电类型是n型并且第二导电类型是p型。沟槽隔离结构被提供成延伸穿过掺杂区域和浮动掩埋掺杂区域，并且延伸进入半导体区域中以便提供有源区域。浮动掩埋掺杂区域邻接或毗邻沟槽隔离结构，并且被提供成不具有向其提供直接欧姆电接触或直接低欧姆电接触的任何结构。提供了绝缘沟槽结构，该绝缘沟槽结构延伸穿过掺杂区域，但终止于浮动掩埋掺杂区域内以提供有源区域的第一部分和第二部分。至少一个偏置器件提供于有源区域的第一部分中，并且至少一个功能器件提供于有源区域的第二部分内。偏置器件被配置为设定或建立浮动掩埋掺杂区域的电势并且收集该结构内生成的寄生电流，从而改善所述一个或多个功能器件的性能和稳定性。本发明方法和结构进一步增强了设计灵活性，并且适于轻松整合到现有工艺流程中。
尽管上文结合具体的优选实施方案和示例性实施方案描述了本发明的主题，但前述附图及其描述只用来描绘本发明主题的典型实施方案，因此不应被视作限制本发明主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。例如，本文所公开的实施方案可与SOI块状衬底结构一起使用。
如下文的诸项权利要求所反映，本发明的各方面具有的特征可少于前文公开的单个实施方案的所有特征。所以，下文表述的诸项权利要求特此明确地并入具体实施方式中，且每项权利要求本身都代表本发明的独立实施方案。此外，尽管本文描述的一些实施方案包含其他实施方案中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同实施方案的特征的组合意在属于本发明的范围，而且意在形成不同的实施方案。

Claims (10)

1.一种半导体器件结构，包括：
半导体衬底，所述半导体衬底具有第一主表面和相对的第二主表面，其中所述半导体衬底包括：
第一导电类型的浮动掩埋掺杂区域；
第二导电类型的第一掺杂区域，所述第一掺杂区域设置在所述浮动掩埋掺杂区域与所述第一主表面之间；以及
所述第二导电类型的半导体区域，所述半导体区域设置在所述浮动掩埋掺杂区域与所述第二主表面之间；
沟槽隔离结构，所述沟槽隔离结构从所述第一主表面延伸穿过所述第一掺杂区域、延伸穿过所述浮动掩埋掺杂区域并且延伸进入所述半导体区域中，其中：
所述浮动掩埋掺杂区域邻接所述沟槽隔离结构；并且
所述沟槽隔离结构限定用于所述半导体器件的有源区域的周边；
绝缘沟槽结构，所述绝缘沟槽结构从所述第一主表面延伸穿过所述第一掺杂区域并且终止于所述浮动掩埋掺杂区域内，其中：
所述绝缘沟槽结构设置在所述沟槽隔离结构的所述周边内；
所述绝缘沟槽结构限定所述有源区域的第一部分和第二部分；并且
所述浮动掩埋掺杂区域将所述有源区域的所述第一部分和所述第二部分电耦接在一起；
第一半导体器件，所述第一半导体器件设置在所述第一掺杂区域内以及所述有源区域的所述第二部分内；
第一导电电极，所述第一导电电极电耦接到所述第一半导体器件；以及
第二导电电极，所述第二导电电极电耦接到所述有源区域的所述第一部分，其中：
所述第二导电电极、所述有源区域的所述第一部分和所述浮动掩埋掺杂区域形成偏置半导体器件，所述偏置半导体器件被配置用于设定所述浮动掩埋掺杂区域的电势。
2.根据权利要求1所述的结构，还包括所述第一导电类型的第二掺杂区域，所述第二掺杂区域设置在所述第一掺杂区域内以及所述有源区域的所述第一部分内，其中：
所述第二掺杂区域通过所述第一掺杂区域的一部分与所述浮动掩埋掺杂区域分开；以及
所述第二导电电极被连接以将所述第二掺杂区域和所述有源区域的所述第一部分电短接在一起。
3.根据权利要求1所述的结构，还包括：
所述第一导电类型的第二掺杂区域，所述第二掺杂区域设置在所述第一掺杂区域内以及所述有源区域的所述第一部分内，其中所述第二掺杂区域通过所述第一掺杂区域的一部分与所述浮动掩埋掺杂区域分开；以及
第三导电电极，所述第三导电电极电耦接到所述有源区域的所述第一部分内的所述第二掺杂区域。
4.根据权利要求1所述的结构，其中：
所述浮动掩埋掺杂区域包括：
第一区域，所述第一区域毗邻所述第一掺杂区域；以及
第二区域，所述第二区域设置在所述第一区域与所述半导体区域之间；以及
第三区域，所述第三区域设置在所述第二区域与所述半导体区域之间；
所述第一区域具有比所述第二区域低的掺杂物浓度；
所述第三区域具有比所述第二区域低的掺杂物浓度；并且
所述绝缘沟槽结构至少延伸进入所述浮动掩埋掺杂区域的所述第二区域中。
5.一种半导体器件结构，包括：
具有第一主表面和相对的第二主表面的半导体衬底，其中所述半导体衬底包括：
第一导电类型的浮动掩埋掺杂区域；
第二导电类型的第一掺杂区域，所述第一掺杂区域设置在所述浮动掩埋掺杂区域与所述第一主表面之间；以及
所述第二导电类型的半导体区域，所述半导体区域设置在所述浮动掩埋掺杂区域与所述第二主表面之间；
一对横向分开的沟槽隔离部分，所述一对横向分开的沟槽隔离部分从所述第一主表面延伸穿过所述第一掺杂区域、延伸穿过所述浮动掩埋掺杂区域并且延伸进入所述半导体区域中；
绝缘沟槽结构，所述绝缘沟槽结构横向地设置在所述一对横向分开的沟槽隔离部分之间，以及从所述第一主表面延伸并且终止于所述浮动掩埋掺杂区域内，其中：
所述绝缘沟槽结构限定所述有源区域的第一部分和第二部分；并且
所述第一部分和所述第二部分通过所述浮动掩埋掺杂区域电耦接在一起；
半导体器件，所述半导体器件设置在所述有源区域的所述第二部分内以及所述第一掺杂区域内；
第一导电电极，所述第一导电电极电耦接到所述半导体器件；
以及
第二导电电极，所述第二导电电极电耦接到所述有源区域的所述第一部分，其中：
所述第二导电电极、所述有源区域的所述第一部分和所述浮动掩埋掺杂区域形成偏置半导体器件；并且
所述偏置半导体器件适于设定所述浮动掩埋掺杂区域的电势并且适于将寄生电流转移离开所述半导体器件。
6.根据权利要求5所述的结构，还包括：
所述第一导电类型的第二掺杂区域，所述第二掺杂区域设置在所述第一掺杂区域内以及所述有源区域的所述第一部分内，其中：
所述第二掺杂区域终止于所述第一掺杂区域内，并且与所述浮动掩埋掺杂区域间隔开，并且形成所述偏置半导体器件的一部分。
7.一种形成半导体器件的方法，包括：
提供具有第一主表面和相对的第二主表面的半导体衬底，其中所述半导体衬底包括：
第一导电类型的浮动掩埋掺杂区域；
第二导电类型的第一掺杂区域，所述第一掺杂区域设置在所述浮动掩埋掺杂区域与所述第一主表面之间；以及
所述第二导电类型的半导体区域，所述半导体区域设置在所述浮动掩埋掺杂区域与所述第二主表面之间；
形成一对横向分开的沟槽隔离部分，所述一对横向分开的沟槽隔离部分从所述第一主表面延伸穿过所述第一掺杂区域、延伸穿过所述浮动掩埋掺杂区域并且延伸进入所述半导体区域中；
形成绝缘沟槽结构，所述绝缘沟槽结构横向地设置在所述一对横向分开的沟槽隔离部分之间，并且从所述第一主表面延伸且终止于所述浮动掩埋掺杂区域内，其中：
所述绝缘沟槽结构限定所述有源区域的第一部分和第二部分；并且
所述第一部分和所述第二部分通过所述浮动掩埋掺杂区域电耦接在一起；
提供半导体器件，所述半导体器件设置在所述有源区域的所述第二部分内以及所述第一掺杂区域内；
形成第一导电电极，所述第一导电电极电耦接到所述半导体器件；以及
形成第二导电电极，所述第二导电电极电耦接到所述有源区域的所述第一部分，其中：
所述第二导电电极、所述有源区域的所述第一部分和所述浮动掩埋掺杂区域形成偏置半导体器件；并且
所述偏置半导体器件适于设定所述浮动掩埋掺杂区域的电势并且适于将寄生电流转移离开所述半导体器件。
8.根据权利要求7所述的方法，其中形成所述一对横向分开的沟槽隔离部分以及形成所述绝缘沟槽结构在单个形成步骤中进行。
9.根据权利要求7所述的方法，其中提供所述半导体衬底包括提供所述浮动掩埋掺杂区域，所述浮动掩埋掺杂区域包括：
第一区域，所述第一区域毗邻所述第一掺杂区域；
第二区域，所述第二区域设置在所述第一区域与所述半导体区域之间，其中所述第一区域具有比所述第二区域低的掺杂物浓度；
以及
第三区域，所述第三区域设置在所述第二区域与所述半导体区域之间，其中所述第三区域具有比所述第二区域低的掺杂物浓度。
10.根据权利要求9所述的方法，其中形成所述绝缘沟槽结构包括将所述绝缘沟槽结构形成为至少延伸进入所述浮动掩埋掺杂区域的所述第二区域中。
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