WO2026018795A1 - 半導体装置 - Google Patents

半導体装置

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WO2026018795A1
WO2026018795A1 PCT/JP2025/025018 JP2025025018W WO2026018795A1 WO 2026018795 A1 WO2026018795 A1 WO 2026018795A1 JP 2025025018 W JP2025025018 W JP 2025025018W WO 2026018795 A1 WO2026018795 A1 WO 2026018795A1
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pillar
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less
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PCT/JP2025/025018
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English (en)
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賢樹 長田
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Rohm Co Ltd
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Rohm Co Ltd
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Publication date
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device with a superjunction structure. This semiconductor device includes an epitaxial layer. A p-type body region is formed in the surface layer of the epitaxial layer. An n-type potential extraction region is formed in the surface layer of the p-type body region.
  • a p-type pillar region is formed in the epitaxial layer below the p - type body region.
  • a gate electrode is formed on the epitaxial layer. The gate electrode faces the p-type body region and the n-type potential extraction region with a gate insulating film sandwiched therebetween.
  • One embodiment of the present disclosure provides a semiconductor device including: a chip having a main surface; a first pillar region of a first conductivity type disposed within the chip and extending in a band shape along a first direction in a planar view; and a second pillar region of a second conductivity type adjacent to the first pillar region within the chip and extending in a band shape along the first direction in a planar view, wherein the second pillar region includes a width varying portion whose width varies in a second direction intersecting the first direction in a planar view.
  • One embodiment of the present disclosure provides a semiconductor device comprising: a SiC chip having a main surface, the SiC chip including an active region and a peripheral region outside the active region; a drift region of a first conductivity type formed in a surface layer portion of the main surface of the SiC chip; a superjunction structure including first pillar regions of the first conductivity type and second pillar regions of a second conductivity type arranged adjacent to each other and alternately repeated in a direction along the main surface within the drift region; a device structure formed in the active region between the superjunction structure and the main surface; the first pillar region having a first extension portion extending in a first direction from the active region toward the peripheral region in a planar view; the second pillar region having a second extension portion extending in the first direction from the active region toward the peripheral region in a planar view and adjacent to the first extension portion; and the second extension portion including a width-varying portion whose width varies in a second direction intersecting the first direction in a planar view.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of a chip layout.
  • FIG. 4 is a perspective view showing an example of a chip layout.
  • FIG. 5 is a cross-sectional perspective view showing a main part of the chip together with the basic form of the pillar region.
  • FIG. 6 is an enlarged view of the area surrounded by the dashed line VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional perspective view showing a pillar region according to the first embodiment.
  • FIG. 10 is a cross-sectional perspective view showing a pillar region according to the second embodiment.
  • FIG. 11 is a cross-sectional perspective view showing a pillar region according to the third embodiment.
  • FIG. 12 is a cross-sectional perspective view showing a pillar region according to the fourth embodiment.
  • FIG. 13 is a cross-sectional perspective view showing a pillar region according to the fifth embodiment.
  • FIG. 14 is a cross-sectional perspective view showing a pillar region according to the sixth embodiment.
  • FIG. 15 is a cross-sectional perspective view showing a pillar region according to the seventh embodiment.
  • FIG. 16 is a cross-sectional perspective view showing a pillar region according to the eighth embodiment.
  • FIG. 17 is a cross-sectional perspective view showing a pillar region according to the ninth embodiment.
  • FIG. 18 is a cross-sectional perspective view showing a pillar region according to the tenth embodiment.
  • FIG. 19 is a cross-sectional perspective view showing a pillar region according to the eleventh embodiment.
  • FIG. 20 is a plan view showing a main part of the active region.
  • FIG. 21 is a cross-sectional perspective view showing a gate structure according to the first embodiment.
  • FIG. 22 is a cross-sectional view showing a main part of the outer peripheral region.
  • 23A is a cross-sectional view taken along line XXIIIA-XXIIIA shown in FIG. 3.
  • FIG. 23B is a cross-sectional view taken along line XXIIIB-XXIIIB shown in FIG. 23A.
  • FIG. 24 is a plan view showing a second embodiment of the second extending portion, and corresponds to FIG. 6 .
  • FIG. 25 is a plan view showing a third embodiment of the second extending portion, and corresponds to FIG. 6.
  • FIG. 26 is a plan view showing a fourth embodiment of the second extending portion, and corresponds to FIG. 6.
  • FIG. FIG. 27 is a plan view showing an example of a layout of a chip according to a first modification of the first embodiment, and corresponds to FIG. 3.
  • FIG. 28 is a plan view showing an example of a layout of a chip according to a second modification of the first embodiment, and corresponds to FIG.
  • FIG. 29 is a plan view showing a semiconductor device according to the second embodiment of the present disclosure.
  • 30 is a cross-sectional view taken along the line XXX-XXX shown in FIG.
  • FIG. 31 is a plan view showing an example of a chip layout.
  • FIG. 32 is a plan view showing a main part of the active region.
  • FIG. 33 is a cross-sectional view showing a gate structure according to the first embodiment.
  • 34 is a cross-sectional view taken along line XXXIV-XXXIV shown in FIG. 31.
  • FIG. FIG. 35 is a cross-sectional perspective view showing a gate structure according to the second embodiment.
  • FIG. 36 is a cross-sectional perspective view showing a gate structure according to the third embodiment.
  • FIG. 37 is a cross-sectional perspective view showing a gate structure according to the fourth embodiment.
  • FIG. 38 is a plan view showing a semiconductor device according to a third embodiment of the present disclosure. 39 is a cross-sectional view taken along line XXXIX-XXXIX shown in FIG. 38.
  • FIG. 40 is a plan view showing an example of a chip layout.
  • FIG. 41 is a cross-sectional perspective view showing a diode structure according to the basic form.
  • this term not only includes a numerical value (form) that is equal to the numerical value (form) of the comparison target, but also includes a numerical error (form error) within a range of ⁇ 10% based on the numerical value (form) of the comparison target.
  • terms such as “first,” “second,” and “third” are used; however, these are symbols attached to the names of each structure to clarify the order of explanation, and are not intended to limit the names of each structure.
  • the conductivity type of a semiconductor is indicated using “p-type” or “n-type,” but “p-type” may also be referred to as the “first conductivity type” and “n-type” as the “second conductivity type.” Of course, “n-type” may also be referred to as the “first conductivity type” and “p-type” as the “second conductivity type.”
  • p-type is a conductivity type resulting from a trivalent element
  • n-type is a conductivity type resulting from a pentavalent element.
  • trivalent elements are at least one of boron, aluminum, gallium, and indium.
  • pentavalent elements are at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to a first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 3 is a plan view showing an example layout of a chip 2.
  • FIG. 4 is a perspective view showing an example layout of a chip 2.
  • FIG. 5 is a cross-sectional perspective view showing a main portion of a chip 2 together with the basic form of a second pillar region 12.
  • semiconductor device 1A is a SiC semiconductor device in this embodiment.
  • Semiconductor device 1A includes chip 2 including SiC single crystal.
  • Chip 2 may also be referred to as a "SiC chip” or a "semiconductor chip.”
  • chip 2 is made of hexagonal SiC single crystal and is formed in a rectangular parallelepiped shape.
  • Hexagonal SiC single crystal has multiple polytypes, including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, etc.
  • chip 2 is made of 4H-SiC single crystal, but chip 2 may also be made of other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed in a plan view from the vertical direction Z (hereinafter simply referred to as "plan view").
  • the vertical direction Z is also the thickness direction of the chip 2 and the normal direction to the first main surface 3 (second main surface 4).
  • the first main surface 3 and the second main surface 4 may be formed in a square or rectangular shape when viewed in a plan view.
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of the SiC single crystal.
  • the first main surface 3 is formed by the silicon surface ((0001) surface) of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface ((000-1) surface) of the SiC single crystal.
  • the second side surface 5B is connected to the first side surface 5A
  • the third side surface (end face) 5C is connected to the second side surface 5B
  • the fourth side surface 5D is connected to the first side surface 5A and the third side surface 5C.
  • the second side surface 5B and the fourth side surface 5D extend in a first direction Y along the first main surface 3 and face a second direction X that intersects (specifically, is perpendicular to) the first direction Y.
  • the first side surface 5A and the third side surface 5C extend in the second direction X and face the first direction Y.
  • the first direction Y is the a-axis direction ([11-20] direction) of the SiC single crystal
  • the second direction X is the m-axis direction ([1-100] direction) of the SiC single crystal.
  • the first direction Y may also be the m-axis direction of the SiC single crystal
  • the second direction X may be the a-axis direction of the SiC single crystal.
  • the XY plane which includes the first direction Y and the second direction X, forms a horizontal plane perpendicular to the vertical direction Z.
  • the axis extending along the vertical direction Z may be referred to as the "vertical axis.”
  • the first direction Y and the second direction X may be referred to as the "horizontal direction.”
  • the horizontal direction is also the direction extending along the first main surface 3.
  • chip 2 (first main surface 3 and second main surface 4) has an off angle ⁇ off inclined at a predetermined angle in a predetermined off direction Doff relative to the c-plane of the SiC single crystal.
  • the c-axis ((0001) axis) of the SiC single crystal is inclined from the vertical axis toward the off direction Doff by the off angle ⁇ off.
  • the c-plane of the SiC single crystal is inclined by the off angle ⁇ off relative to the horizontal plane.
  • the off-direction Doff is preferably the a-axis direction of the SiC single crystal (i.e., the first direction Y).
  • the off-angle ⁇ off may be greater than 0° and less than or equal to 10°.
  • the off-angle ⁇ off may have a value belonging to any one of the following ranges: greater than 0° and less than or equal to 1°, 1° to 2.5°, 2.5° to 5°, 5° to 7.5°, and 7.5° to 10°.
  • the off angle ⁇ off is preferably 5° or less. It is particularly preferable that the off angle ⁇ off be 2° or more and 4.5° or less.
  • the off angle ⁇ off is typically set in the range of 4° ⁇ 0.1°. Of course, this specification does not exclude a configuration in which the off angle ⁇ off is 0° (i.e., a configuration in which the first main surface 3 is a just plane relative to the c-plane).
  • the chip 2 includes an n-type base layer 6 made of SiC single crystal.
  • the base layer 6 may also be referred to as a "base SiC layer,” “base region,” etc.
  • the base layer 6 extends horizontally in a layered manner and forms part of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the base layer 6 is made of a substrate made of SiC single crystal (i.e., a SiC substrate).
  • the base layer 6 has the off-direction Doff and off-angle ⁇ off described above.
  • the base layer 6 may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the base layer 6 preferably has an approximately constant n-type impurity concentration in the thickness direction.
  • the n-type impurity concentration of the base layer 6 is preferably adjusted with a single pentavalent element. It is particularly preferable that the n-type impurity concentration of the base layer 6 is adjusted with a pentavalent element other than phosphorus. In this embodiment, the n-type impurity concentration of the base layer 6 is adjusted with nitrogen.
  • the base layer 6 has a base thickness TB.
  • the base thickness TB may be 5 ⁇ m or more and 300 ⁇ m or less.
  • the base thickness TB may have a value belonging to any one of the following ranges: 5 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 150 ⁇ m or more and 150 ⁇ m or more and 200 ⁇ m or less, 200 ⁇ m or more and 250 ⁇ m or more and 300 ⁇ m or less.
  • the base thickness TB is preferably 50 ⁇ m or more and 250 ⁇ m or less.
  • the chip 2 includes a stacked layer 7 stacked on a base layer 6.
  • the stacked layer 7 may also be referred to as a "semiconductor layer,” “SiC layer,” “SiC stacked layer,” “semiconductor stacked layer,” etc.
  • the stacked layer 7 is provided as a layer for forming the superjunction structure SJ.
  • the stacked layer 7 is formed from a single semiconductor layer, but it may also be formed from multiple semiconductor layers.
  • the number of layers is arbitrary and is adjusted appropriately depending on the electrical characteristics to be achieved. Examples of electrical characteristics include breakdown voltage and resistance.
  • the stacked layer 7 extends horizontally in layers and forms part of the first to fourth side surfaces 5A to 5D of the chip 2.
  • the stacked layer 7 is made of an epitaxial layer (i.e., a SiC epitaxial layer) grown from the base layer 6.
  • the laminate 7 has a lower end and an upper end.
  • the lower end of the laminate 7 is the starting point of crystal growth, and the upper end of the laminate 7 is the end point of crystal growth. Because the laminate 7 is grown continuously from the base layer 6, the lower end of the laminate 7 coincides with the upper end of the base layer 6.
  • the boundary between the base layer 6 and the laminate 7 is not necessarily visible, but can be indirectly evaluated and/or determined from other configurations or elements.
  • the laminate 7 has an off-direction Doff and off-angle ⁇ off that are approximately the same as the off-direction Doff and off-angle ⁇ off of the base layer 6.
  • the stacked layer 7 may be referred to as the drift region 8 in its entirety.
  • the drift region 8 is a region that serves as the base of impurity regions (such as the first pillar region 13, second pillar region 12, body region 32, source region 33, and contact region 34, which will be described later) that are selectively formed by implanting impurity ions into the stacked layer 7.
  • impurity regions such as the first pillar region 13, second pillar region 12, body region 32, source region 33, and contact region 34, which will be described later
  • impurity regions such as the first pillar region 13, second pillar region 12, body region 32, source region 33, and contact region 34, which will be described later
  • Drift region 8 is replaced by various impurity regions in the target region of stack 7 through ion implantation, but the n-type impurity ions added during epitaxial growth of stack 7 remain at the concentration they had during growth. This allows drift region 8 to provide an n-type background concentration within a range that does not impair the characteristics (electrical behavior) of the various impurity regions. On the other hand, if only a small amount of n-type or p-type impurity ions are implanted into stack 7, the characteristics of drift region 8 are maintained in that region, and drift region 8 remains.
  • the n-type impurity concentration of the stacked layer 7 (drift region 8) is preferably lower than the n-type impurity concentration of the base layer 6.
  • the stacked layer 7 may have a peak n-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the n-type impurity concentration of the stacked layer 7 may be approximately constant in the thickness direction.
  • the n-type impurity concentration of the stacked layer 7 may have a concentration gradient that gradually increases and/or gradually decreases in the stacking direction (crystal growth direction).
  • the stacked layer 7 (drift region 8) has an n-type impurity concentration adjusted with at least one pentavalent element.
  • the n-type impurity concentration of the stacked layer 7 may be adjusted with at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth. It is preferable that the stacked layer 7 contain a pentavalent element other than phosphorus.
  • the n-type impurity concentration of the stacked layer 7 is preferably adjusted with at least nitrogen.
  • the stacked layer 7 preferably contains nitrogen and a pentavalent element other than nitrogen.
  • the stacked layer 7 preferably contains either arsenic or antimony, or both, as the pentavalent element other than phosphorus and nitrogen.
  • the stacked layer 7 (drift region 8) does not contain phosphorus, but contains nitrogen as a pentavalent element.
  • the stacked portion 7 has an epitaxial thickness TE.
  • the epitaxial thickness TE is preferably less than the base thickness TB.
  • the epitaxial thickness TE is preferably 1 ⁇ m or greater.
  • the epitaxial thickness TE is preferably 5 ⁇ m or less.
  • the epitaxial thickness TE may have a value falling within any one of the following ranges: 1 ⁇ m or greater to 1.5 ⁇ m or less, 1.5 ⁇ m or greater to 2 ⁇ m or less, 2 ⁇ m or greater to 2.5 ⁇ m or less, 2.5 ⁇ m or greater to 3 ⁇ m or less, 3 ⁇ m or greater to 3.5 ⁇ m or less, 3.5 ⁇ m or greater to 4 ⁇ m or less, 4 ⁇ m or greater to 4.5 ⁇ m or less, and 4.5 ⁇ m or greater to 5 ⁇ m or less.
  • the semiconductor device 1A includes an active region 10 defined in the chip 2.
  • the active region 10 is defined in the interior of the chip 2, spaced apart from the periphery of the chip 2 (first to fourth side surfaces 5A to 5D) in a plan view.
  • the active region 10 is defined in a polygonal shape (a quadrangle in this embodiment) having four sides parallel to the periphery of the chip 2 in a plan view.
  • the planar area of the active region 10 is preferably 50% to 90% of the planar area of the first main surface 3.
  • Semiconductor device 1A includes a peripheral region 11 set outside the active region 10 on chip 2.
  • peripheral region 11 is provided in the area between the periphery of chip 2 and active region 10.
  • peripheral region 11 extends in a strip shape along active region 10 and is set in the shape of a polygonal ring (a square ring in this embodiment) surrounding active region 10.
  • the semiconductor device 1A includes a plurality of p-type second pillar regions 12 formed in the stacked layer 7 in the active region 10.
  • the second pillar regions 12 may also be referred to as "pillar layers,” “column layers (regions),” “p-type layers (regions),” “p-type zones,” etc.
  • the plurality of second pillar regions 12 are formed at intervals in the horizontal direction within the stacked layer 7, and define a plurality of n-type first pillar regions 13, each consisting of a portion of the stacked layer 7.
  • the multiple second pillar regions 12 are formed by part of the stacked layer 7.
  • the multiple second pillar regions 12, together with the multiple first pillar regions 13, form multiple pn junctions that have charge balance.
  • the multiple second pillar regions 12, together with the multiple first pillar regions 13, form a superjunction structure SJ within the stacked layer 7.
  • a state of charge balance means that, for multiple adjacent second pillar regions 12, the depletion layer extending from one pn junction and the depletion layer extending from the other pn junction are connected within the multiple first pillar regions 13.
  • the multiple second pillar regions 12 are arranged at intervals in the second direction X within the stacked portion 7, and are each formed in a strip shape extending in the first direction Y.
  • the multiple second pillar regions 12 are formed in stripes extending in the first direction Y
  • the multiple first pillar regions 13 are formed in stripes extending in the first direction Y.
  • the multiple second pillar regions 12 are also arranged at intervals in the m-axis direction of the SiC single crystal, and extend in the a-axis direction of the SiC single crystal.
  • the extension direction of the multiple second pillar regions 12 coincides with the off-direction Doff of the stacked portion 7.
  • the multiple first pillar regions 13 and the multiple second pillar regions 12 are alternately arranged in the second direction X, forming a striped pattern overall.
  • the multiple second pillar regions 12 each have a second lower end 12a at the lower end of the laminate 7 and a second upper end 12b at the upper end of the laminate 7.
  • the second lower end 12a is located in a region on the lower end side of the laminate 7 relative to the middle of the thickness range of the laminate 7, and the second upper end 12b is located in a region on the upper end side of the laminate 7 relative to the middle of the thickness range of the laminate 7.
  • the second lower end 12a may be formed at a distance from the lower end toward the upper end of the laminated portion 7, and may face the base layer 6 across a portion (lower end) of the laminated portion 7.
  • the second lower end 12a may be substantially coincident with the lower end of the laminated portion 7 and connected to the base layer 6.
  • the distance between the lower end of the laminated portion 7 and the second lower end 12a may be 0 ⁇ m or more and 2 ⁇ m or less.
  • the distance between the lower end of the laminated portion 7 and the second lower end 12a may have a value falling within any one of the following ranges: 0 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, and 1.5 ⁇ m or more and 2 ⁇ m or less.
  • the second lower end 12a may have an extension that crosses the boundary between the base layer 6 and the laminated portion 7 and is located within the base layer 6.
  • the thickness of the extension of the second lower end 12a, based on the upper end of the base layer 6, may be greater than 0 ⁇ m and less than 2 ⁇ m.
  • the thickness of the extension of the second lower end 12a may have a value that falls within any one of the following ranges: greater than 0 ⁇ m and less than 0.5 ⁇ m, 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, and 1.5 ⁇ m to 2 ⁇ m.
  • the second upper end 12b may be formed at a distance from the upper end of the laminated portion 7 toward the lower end, and may face the upper end of the laminated portion 7 with a portion of the laminated portion 7 (upper end) sandwiched between them.
  • the second upper end 12b may also be substantially flush with the upper end of the laminated portion 7.
  • the distance between the upper end of the laminated portion 7 and the second upper end 12b may be 0 ⁇ m or more and 1 ⁇ m or less.
  • the distance between the upper end of the laminated portion 7 and the second upper end 12b may have a value falling within any one of the following ranges: 0 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, and 0.75 ⁇ m or more and 1 ⁇ m or less.
  • the plurality of second pillar regions 12 may have a peak p-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the second pillar regions 12 is preferably adjusted by at least one trivalent element. It is particularly preferable that the p-type impurity concentration of the second pillar regions 12 is adjusted by a trivalent element that is heavier than carbon. In other words, the second pillar regions 12 preferably contain a trivalent element other than boron (at least one of aluminum, gallium, and indium). In this embodiment, the p-type impurity concentration of the second pillar regions 12 is adjusted by aluminum.
  • each of the multiple second pillar regions 12 includes one second body portion 121 and two second extension portions 122 formed at both ends of the second body portion 121.
  • One second body portion 121 is formed in a strip shape extending in the first direction Y in the active region 10.
  • the two second extension portions 122 are each strip-shaped extending along the first direction Y in the peripheral region 11. In other words, each second extension portion 122 extends along the first direction Y from the active region 10 toward the peripheral region 11 in a plan view.
  • the second main body portions 121 of the multiple second pillar regions 12 each have a second pillar width W2.
  • the second pillar width W2 is the width in a direction perpendicular to the extension direction of the second pillar regions 12.
  • the second pillar width W2 is constant throughout the second main body portion 121 in the first direction Y.
  • the second pillar width W2 is preferably less than the epitaxial thickness TE of the stacked portion 7.
  • the second pillar width W2 may be greater than or equal to the epitaxial thickness TE.
  • the second pillar width W2 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the second pillar width W2 may have a value belonging to any one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the second pillar width W2 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less
  • the second body portions 121 of the multiple second pillar regions 12 each have a second thickness T2.
  • the second thickness T2 may also be referred to as the depth of the multiple second pillar regions 12.
  • the second thickness T2 may be less than the epitaxial thickness TE of the stack 7.
  • the second thickness T2 may also be greater than the epitaxial thickness TE.
  • the second thickness T2 may also be approximately equal to the epitaxial thickness TE.
  • the second thickness T2 is preferably 1 ⁇ m or more.
  • the second thickness T2 is preferably 5 ⁇ m or less.
  • the second thickness T2 may have a value belonging to any one of the following ranges: 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the second pillar width W2 is less than the epitaxial thickness TE of the laminated portion 7, and that the second thickness T2 is greater than the second pillar width W2.
  • the second body portions 121 of the multiple second pillar regions 12 each have a second aspect ratio T2/W2 that causes them to extend in a vertically elongated columnar shape along the thickness direction of the laminated portion 7.
  • the second aspect ratio T2/W2 is the ratio of the second thickness T2 to the second pillar width W2.
  • the second thickness T2 is greater than the epitaxial thickness TE.
  • the second aspect ratio T2/W2 may be greater than 1 and less than or equal to 100.
  • the second main body portions 121 of the multiple second pillar regions 12 are formed at intervals of a second pitch P2 in the second direction X.
  • the second pitch P2 is preferably less than the epitaxial thickness TE of the stacked portion 7.
  • the second pitch P2 may be greater than or equal to the epitaxial thickness TE.
  • the second pitch P2 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the second pitch P2 may have a value belonging to any one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the second pitch P2 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the multiple first pillar regions 13 each have a first lower end 13a at the lower end of the laminate 7 and a first upper end 13b at the upper end of the laminate 7.
  • the first lower end 13a is located in a region on the lower end side of the laminate 7 relative to the middle of the thickness range of the laminate 7, and the first upper end 13b is located in a region on the upper end side of the laminate 7 relative to the middle of the thickness range of the laminate 7.
  • the first lower end 13a may be formed at a distance from the lower end of the laminated portion 7 toward the upper end, and may face the base layer 6 across a portion (lower end) of the laminated portion 7.
  • the first lower end 13a may be substantially coincident with the lower end of the laminated portion 7 and connected to the base layer 6.
  • the first lower end 13a may have an extension that crosses the boundary between the base layer 6 and the laminated portion 7 and is located within the base layer 6.
  • the thickness of the extension of the first lower end 13a, based on the upper end of the base layer 6, may be greater than 0 ⁇ m and less than 2 ⁇ m.
  • the thickness of the extension of the first lower end 13a may have a value that falls within any one of the following ranges: greater than 0 ⁇ m and less than 0.5 ⁇ m, 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, and 1.5 ⁇ m to 2 ⁇ m.
  • the first upper end 13b may be formed at a distance from the upper end of the laminated portion 7 toward the lower end, and may face the upper end of the laminated portion 7 across a portion of the laminated portion 7 (the upper end).
  • the first upper end 13b may be substantially coincident with the upper end of the laminated portion 7.
  • each of the multiple first pillar regions 13 includes one first main body portion 131 and two first extension portions 132 formed at both ends of the first main body portion 131.
  • One first main body portion 131 is formed in a strip shape extending in the first direction Y in the active region 10.
  • the two first extension portions 132 are each formed in a strip shape extending in the first direction Y in the peripheral region 11. In other words, each first extension portion 132 extends in the first direction Y from the active region 10 toward the peripheral region 11 in a plan view.
  • Each first extension portion 132 is sandwiched between two other first extension portions 132 in the second direction X. In other words, a first extension portion 132 is adjacent to another first extension portion 132.
  • the first main body portions 131 of the multiple first pillar regions 13 each have a first pillar width W1.
  • the first pillar width W1 is the width in a direction perpendicular to the extension direction of the first pillar region 13.
  • the first pillar width W1 is constant throughout the first direction Y of the second main body portion 121.
  • the first pillar width W1 may be the same as the second pillar width W2.
  • the first pillar width W1 may be wider or narrower than the second pillar width W2.
  • the first pillar width W1 is preferably less than the epitaxial thickness TE of the stack portion 7.
  • the first pillar width W1 may be greater than or equal to the epitaxial thickness TE.
  • the first pillar width W1 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the first pillar width W1 may have a value belonging to any one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the first pillar width W1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less
  • the first body portions 131 of the multiple first pillar regions 13 each have a first thickness T1.
  • the first thickness T1 may also be referred to as the depth of the multiple first pillar regions 13.
  • the first thickness T1 may be less than the epitaxial thickness TE of the stack 7.
  • the first thickness T1 may also be greater than the epitaxial thickness TE.
  • the first thickness T1 may also be approximately equal to the epitaxial thickness TE.
  • the first thickness T1 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the first thickness T1 may have a value belonging to any one of the following ranges: 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the first pillar width W1 is less than the epitaxial thickness TE of the laminated portion 7, and that the first thickness T1 is greater than the first pillar width W1.
  • the multiple first pillar regions 13 each have a first aspect ratio T1/W1 that causes them to extend in a vertically elongated columnar shape along the thickness direction of the laminated portion 7.
  • the first aspect ratio T1/W1 is the ratio of the first thickness T1 to the first pillar width W1.
  • the first thickness T1 be greater than the epitaxial thickness TE.
  • the first aspect ratio T1/first pillar width W1 may be greater than 1 and less than or equal to 100.
  • the first main body portions 131 of the multiple first pillar regions 13 are formed at intervals of a first pitch P1 in the second direction X.
  • the first pitch P1 is preferably less than the epitaxial thickness TE of the stacked portion 7.
  • the first pitch P1 may be greater than or equal to the epitaxial thickness TE.
  • the first pitch P1 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the first pitch P1 may have a value belonging to any one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the first pitch P1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the drift region 8 in the active region 10 is replaced in whole or in part by the first pillar region 13 and the second pillar region 12.
  • the drift region 8 may be formed (remain) outside the formation region of the first pillar region 13 and the second pillar region 12 in the active region 10.
  • Figure 5 shows an embodiment in which the drift region 8 is not formed in the active region 10, but is formed only in the peripheral region 11. Although not shown in Figure 5, the drift region 8 may remain in the active region 10.
  • the first pillar region 13 is an impurity region that maintains the conductivity type of the drift region 8, and therefore may simply be referred to as the drift region.
  • the first pillar region 13 may be referred to as the "high-concentration drift region,” and the drift region 8 may be referred to as the "low-concentration drift region.”
  • the drift region 8 may be referred to as the “base drift region,” and the first pillar region 13 may be referred to as the "second drift region.”
  • Figure 6 is an enlarged view of the area surrounded by dashed line VI in Figure 3.
  • Figure 7 is a cross-sectional view taken along line VII-VII in Figure 6.
  • Figure 8 is a cross-sectional view taken along line VIII-VIII in Figure 6.
  • Figures 6 to 8 show a first example of the second extension portion 122.
  • the second extension portion 122 has a second inner end portion (inner end portion) 124 connected to the outer end portion (end portion) 123 of the second main body portion 121, and a second outer end portion (outer end portion) 125 disposed in the outer peripheral region 11.
  • the length L2 of the second extension portion 122 in the first direction Y is not less than 5 ⁇ m and not more than 30 ⁇ m.
  • Length L2 may have a value within any one of the following ranges: 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, 15 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 25 ⁇ m or less, and 25 ⁇ m or more and 30 ⁇ m or less. Length L2 is preferably 10 ⁇ m or more and 20 ⁇ m or less.
  • the length L2 may be within the range of 0.03% to 1.5% of the length L1 ( Figure 3) of the second pillar region 12.
  • the length ratio (L2/L1) (%) of the length L2 to the length L1 may be within any one of the following ranges: 0.03% to 0.1%, 0.1% to 0.2%, 0.2% to 0.3%, 0.3% to 0.4%, 0.4% to 0.5%, 0.5% to 1.0%, and 1.0% to 1.5%.
  • Length L2 may be within the range of 0.5% to 25% of the width of outer peripheral region 11.
  • the dimensional ratio (%) of length L2 to the width dimension of outer peripheral region 11 may be within any one of the following ranges: 0.5% to 2.5%, 2.5% to 5%, 5% to 10%, 10% to 15%, 15% to 20%, and 20% to 25%.
  • the second inner end 124 is adjacent to one of the multiple source contact portions (first contact portions) 50 described below.
  • the multiple source contact portions 50 are marked with a dot pattern (the same applies to Figures 24 to 26).
  • the multiple source contact portions 50 are strip-shaped and extend in a direction transverse to the superjunction structure SJ (i.e., the second direction X). In this configuration, the multiple source contact portions 50 are arranged at the boundary between the active region 10 and the peripheral region 11 ( Figure 1).
  • the second outer end 125 is arranged at a distance in the first direction Y from the side surfaces 5A and 5C (first side surface 5A in the examples of Figures 3 and 6).
  • the second outer end 125 has a plane that extends along the second direction X and the vertical direction Z.
  • the second outer end surfaces 125 of two second extension portions 122 adjacent to each other in the second direction X are arranged at a distance from each other in the second direction X.
  • the second extending portion 122 has a width W20.
  • the width W20 is the width in a direction perpendicular to the extension direction of the second pillar region 12 (i.e., the second direction X).
  • the second extending portion 122 includes a width-varying portion 14 whose width W20 changes in the first direction Y.
  • the width-varying portion 14 is a first tapered portion (tapered portion) 14A whose width W20 narrows in the first direction Y toward the side surfaces 5A, 5C (FIG. 3; in the example of FIG. 6, the first side surface 5A).
  • the first tapered portion 14A is set across the entire area of the second extension portion 122 in the first direction Y. In other words, the width W20 of the multiple first tapered portions 14A narrows from the multiple source contact portions 50 toward the second outer end portion 125.
  • the second extension portion 122 has two side portions 126 connecting the second inner end portion 124 and the second outer end portion 125.
  • the two side portions 126 are inclined so as to approach each other as they move from the second inner end portion 124 to the second outer end portion 125.
  • the angle ⁇ 1 formed between each side portion 126 and the second outer end portion 125 is greater than 90.0° and not greater than 95.0°.
  • the angle ⁇ 1 is the angle formed between each side portion 126 and a direction perpendicular to the extension direction of the second pillar region 12 (i.e., the second direction X).
  • Angle ⁇ 1 may have a value that falls within any one of the following ranges: greater than 90.0° and less than 91.0°, greater than or equal to 91.0° and less than 92.0°, greater than or equal to 92.0° and less than 93.0°, greater than or equal to 93.0° and less than 94.0°, and greater than or equal to 95.0°. It is preferable that angle ⁇ 1 be greater than or equal to 91.0° and less than 93.0°. It is even more preferable that angle ⁇ 1 be greater than or equal to 91.5° and less than 92.5°.
  • the two side portions 126 are not inclined relative to the vertical direction Z. In other words, the width of the second extension portion 122 does not change in the depth direction of the chip 2.
  • the width W20 of the second extension portion 122 varies within a range between a first width W21, which is the maximum width, and a second width W22, which is the minimum width.
  • the first width W21 is the width of the second extension portion 122 at the second inner end portion 124.
  • the first width W21 is equal to the second pillar width W2 of the second main body portion 121 in the second pillar region 12.
  • the second width W22 is the width of the second extension portion 122 at the second outer end portion 125.
  • the width ratio (W22/W21) (%) of the second width W22 to the first width W21 is greater than or equal to 20% and less than 100%.
  • the width ratio (W22/W21) (%) of the second width W22 to the first width W21 may be a value within any one of the following ranges: 20% to 40%, 40% to 60%, 60% to 65%, 65% to 70%, 70% to 75%, 75% to 80%, 80% to 85%, 85% to 90%, or 90% to less than 100%. It is preferable that the width ratio (W22/W21) (%) is 60% to 90%.
  • the second extension portion 122 has the same thickness as the second thickness T2 of the second main body portion 121.
  • the second extension portion 122 may be greater or smaller than the second thickness T2 of the second main body portion 121.
  • the first extension portion 132 is defined by two adjacent second extension portions 122.
  • the first extension portion 132 is sandwiched in the second direction X by two second extension portions 122.
  • the first extension portion 132 has a first inner end portion 134 connected to the end portion 133 of the first main body portion 131, and a first outer end portion 135 disposed in the outer peripheral region 11.
  • the length of the first extension portion 132 in the first direction Y is equal to the length L2 of the second extension portion 122 in the first direction Y.
  • the first inner end 134 is adjacent to the source contact portion 50, which will be described later, in a plan view.
  • the multiple source contact portions 50 are strip-shaped and extend in a direction transverse to the superjunction structure SJ (i.e., the second direction X).
  • the multiple source contact portions 50 are also arranged at the boundary between the active region 10 and the peripheral region 11 ( Figure 1).
  • the first outer end 135 is spaced apart from the side surfaces 5A and 5C in the first direction Y.
  • the first outer end 135 is connected to the drift region 8 that surrounds the periphery of the superjunction structure SJ.
  • the first extending portion 132 has a width W10 in the second direction X.
  • the width W10 of the first extending portion 132 changes in the first direction Y in accordance with the change in width of the width-changing portion 14 (first tapered portion 14A) of the second extending portion 122. Specifically, the width W10 of the first extending portion 132 increases in the first direction Y toward the side surfaces 5A, 5C of the chip 2 ( Figure 3; in the example of Figure 6, the first side surface 5A).
  • the width W10 of the first extension portion 132 varies between a minimum width W11 and a maximum width W12.
  • the minimum width W11 is the width of the first extension portion 132 at the first inner end portion 134.
  • the minimum width W11 is equal to the first pillar width W1 of the first main body portion 131 of the first pillar region 13.
  • the maximum width W12 is the width of the second extension portion 122 at the second outer end portion 125.
  • the width ratio (%) of the minimum width W11 to the maximum width W12 is 90% or greater.
  • the width ratio (W11/W12) (%) of the minimum width W11 to the maximum width W12 may be 20% or more and less than 100%.
  • the width ratio (W22/W21) (%) may have a value that falls within any one of the following ranges: 20% or more and 40% or less, 40% or more and 60% or less, 60% or more and 65% or less, 65% or more and 70% or less, 70% or more and 75% or less, 75% or more and 80% or less, 80% or more and 85% or less, 85% or more and 90% or less, or 90% or more and less than 100%.
  • the width ratio (W11/W12) (%) is preferably 60% or more and 90% or less.
  • the first extension portions 132 of the multiple first pillar regions 13 each have the same thickness as the first thickness T1 of the first main body portion 131.
  • the first extension portions 132 may be larger or smaller than the first thickness T1 of the first main body portion 131.
  • the width W10 of the first extending portion 132 changes in the first direction Y in response to the change in width of the width-changing portion 14 (first tapered portion 14A) of the second extending portion 122.
  • the depletion layer extending from one pn junction and the depletion layer extending from the other pn junction of the multiple adjacent second extension portions 122 must be connected within the multiple first extension portions 132.
  • each of the multiple second extension portions 122 has a constant width (constant width W2, like the first extension portion 132) across the entire area in the first direction Y.
  • the multiple first extension portions 132 separated by the multiple second extension portions 122 also have a constant width across the entire area in the first direction Y.
  • the spacing between the multiple second extension portions 122 (the width of the multiple first extension portions 132) and the impurity concentration of the multiple second extension portions 122 are set to such a spacing and concentration that the depletion layer extending from one pn junction and the depletion layer extending from the other pn junction are connected within the multiple first pillar regions 13.
  • the depletion layer extending from one pn junction and the depletion layer extending from the other pn junction may not be connected across the entire area of the multiple first extension portions 132 in the first direction Y. In this state, there is no charge balance across the entire area of the second extension portions 122 in the first direction Y, which may result in a decrease in breakdown voltage.
  • the spacing between the multiple second extension portions 122 depends on the second pillar width W2 of each of the multiple second pillar regions 12 in the active region 10. Narrowing the second pillar width W2 of each of the multiple second pillar regions 12 leads to a narrower current path. In other words, considering the current characteristics, it is not necessarily desirable to set the width of the spacing between the multiple second extension portions 122 (the multiple first extension portions 132) extremely narrow.
  • the width W10 of the multiple first extension portions 132 sandwiched between the multiple second extension portions 122 also changes in the first direction Y. Therefore, even if there is an error (variation) in at least one of the dimensions and impurity concentration of the second pillar region 12, charge balance can be ensured at any position in the first direction Y on the first extension portion 132.
  • the depletion layer S1 extending from one pn junction and the depletion layer S1 extending from the other pn junction are connected across the entire area in the first direction Y.
  • the depletion layer S2 extending from one pn junction and the depletion layer S2 extending from the other pn junction may not be connected at the first outer end portion 135 of the multiple first extension portions 132 ( Figure 8).
  • a width-varying portion 14 is set in the second extension portion 122 arranged in the outer peripheral region 11.
  • the pressure resistance requirements for the outer peripheral region 11 are relatively strict.
  • the second extension portion 122 and the first extension portion 132 arranged in the peripheral region 11 are not required to function as current paths. This allows for a high degree of freedom in the layout of the planar shape of the second extension portion 122. In other words, by setting the width-varying portion 14 in the second extension portion 122, the robustness of the withstand voltage of the peripheral region 11 can be increased without affecting the current characteristics of the chip 2.
  • the width W20 of the second extension portion 122 narrows toward the side surfaces 5A and 5C.
  • the width W10 of the multiple first extension portions 132 sandwiched between the multiple second pillar regions 12 widens toward the side surfaces 5A and 5C.
  • the depletion layers that extend from one pn junction and the other pn junction in the first extension portion 132 and connect to each other are unlikely to expand laterally from the connection position. Therefore, if the width W10 of the multiple first extension portions 132 narrows toward the side surfaces 5A and 5C, it would be difficult for the depletion layers to expand from the connection position toward the side surfaces 5A and 5C.
  • the width W10 of the multiple first extension portions 132 increases toward the side surfaces 5A and 5C. This allows the mutually connected depletion layers to expand toward the side surfaces 5A and 5C. This further improves the breakdown voltage in the peripheral region 11.
  • the chip 2 contains SiC.
  • another method for improving the robustness of the peripheral region 11 with respect to the breakdown voltage is to vary the width W20 of the second extension portion 122 in the depth direction of the chip 2.
  • the chip 2 contains SiC
  • forming an epitaxial layer in multiple stages (multi-epi) is not usually adopted due to manufacturing time and space constraints. Therefore, the above method cannot be adopted when the chip 2 contains SiC.
  • the width W20 in the second direction X is changed in the width-changing section 14. This ensures charge balance at any position in the first direction Y in the width-changing section 14. Therefore, even if the chip 2 contains SiC, the robustness of the withstand voltage of the outer circumferential region 11 can be improved.
  • first to eleventh embodiment examples of the second pillar region 12 are shown with reference to Figures 8 to 19.
  • the multiple second pillar regions 12 may have at least one of the multiple features shown in the first to eleventh embodiment examples.
  • the multiple second pillar regions 12 may have a feature that combines multiple (two or more) features shown in the first to eleventh embodiment examples.
  • the cross-sectional shape of the second main body portion 121 is shown as the second pillar region 12.
  • the second extension portion 122 of the second pillar region 12 may have the same cross-sectional shape as the second main body portion 121.
  • Figure 9 is a cross-sectional perspective view showing the second pillar region 12 according to the first embodiment.
  • the second pillar region 12 has a thickness less than the epitaxial thickness TE of the stacked portion 7, and is formed within the stacked portion 7 (drift region 8) at a distance from the upper end of the stacked portion 7.
  • the second upper end 12b of the second pillar region 12 is formed at a distance from the upper end (first main surface 3) of the stacked portion 7 toward the lower end, and faces the first main surface 3 across a portion (upper end) of the stacked portion 7.
  • FIG 10 is a cross-sectional perspective view showing the second pillar region 12 according to the second embodiment.
  • the second pillar region 12 has a thickness less than the epitaxial thickness TE of the stacked layer 7, and is formed within the stacked layer 7 (drift region 8) at a distance from the lower end of the stacked layer 7.
  • the second lower end 12a of the second pillar region 12 is formed at a distance from the lower end (base layer 6) of the stacked layer 7 toward the upper end, and faces the base layer 6 across a portion (lower end) of the stacked layer 7.
  • the second pillar region 12 has a thickness less than the epitaxial thickness TE of the stacked portion 7, and is formed within the stacked portion 7 (drift region 8) at a distance from both the lower and upper ends of the stacked portion 7.
  • the second upper end 12b of the second pillar region 12 is formed at a distance from the upper end (first main surface 3) of the stacked portion 7 toward the lower end, and faces the first main surface 3 across a portion (upper end) of the stacked portion 7.
  • the second lower end 12a of the second pillar region 12 is formed at a distance from the lower end (base layer 6) of the stacked portion 7 toward the upper end, and faces the base layer 6 across a portion (lower end) of the stacked portion 7.
  • FIG 12 is a cross-sectional perspective view showing a second pillar region 12 according to a fourth embodiment.
  • each of the multiple second pillar regions 12 has a stacked structure including a first region 18 and a second region 19 in the thickness direction of the stacked portion 7.
  • the first region 18 and the second region 19 are spaced apart from each other in the thickness direction of the stacked portion 7.
  • the first region 18 and the second region 19 may each have a different p-type impurity concentration.
  • drift region 8 A portion of the stack 7 (drift region 8) is interposed between the first region 18 and the second region 19. This portion of the drift region 8 provides an n-type intermediate region 25 that physically separates the first region 18 and the second region 19.
  • the intermediate region 25 may be located in the center of the thickness direction of the stack 7, or it may be located on the upper or lower end side of the center position.
  • FIG 13 is a cross-sectional perspective view showing a second pillar region 12 according to a fifth embodiment.
  • each of the multiple second pillar regions 12 has a stacked structure including a first region 18 and a second region 19 in the thickness direction of the laminated portion 7.
  • the first region 18 and the second region 19 are connected to each other in the thickness direction of the laminated portion 7.
  • the boundary 26 between the first region 18 and the second region 19 may be located in the center of the thickness direction of the laminated portion 7, or may be located on the upper or lower end side of the center position.
  • FIG. 14 is a cross-sectional perspective view showing a second pillar region 12 according to a sixth embodiment.
  • FIG. 15 is a cross-sectional perspective view showing a second pillar region 12 according to a seventh embodiment.
  • the second pillar region 12 which has a second upper end 12b spaced apart from the upper end of the laminated portion 7, may have a laminated structure including a first region 18 and a second region 19.
  • FIG. 16 is a cross-sectional perspective view showing a second pillar region 12 according to an eighth embodiment.
  • FIG. 17 is a cross-sectional perspective view showing a second pillar region 12 according to a ninth embodiment.
  • the second pillar region 12 which has a second lower end 12a spaced apart from the lower end of the laminated portion 7, may have a laminated structure including a first region 18 and a second region 19.
  • Figure 18 is a cross-sectional perspective view showing a second pillar region 12 according to a tenth embodiment.
  • Figure 19 is a cross-sectional perspective view showing a second pillar region 12 according to an eleventh embodiment.
  • the second pillar region 12 which has a second upper end 12b and a second lower end 12a at positions spaced apart from the upper and lower ends of the laminate 7, respectively, may have a laminate structure including a first region 18 and a second region 19.
  • Figure 20 is a plan view showing a main portion of the active region 10.
  • Figure 21 is a cross-sectional perspective view showing a gate structure 35 according to a first example.
  • Figure 22 is a cross-sectional view showing a main portion of the peripheral region 11.
  • Figure 23A is a cross-sectional view taken along line XXIIIA-XXIIIA shown in Figure 3.
  • Figure 23B is a cross-sectional view taken along line XXIIIB-XXIIIB shown in Figure 23A.
  • the second pillar region 12 according to the third embodiment is illustrated.
  • a configuration in which any one or more of the second pillar regions 12 according to the basic embodiment and the first to eleventh embodiments is applied may also be applied.
  • the semiconductor device 1A includes a MIS structure 31 (Metal Insulator Semiconductor structure) as an example of a device structure formed in the active region 10.
  • the MIS structure 31 may also be referred to as a "field effect transistor structure.”
  • the semiconductor device 1A includes multiple p-type body regions 32 formed in the active region 10.
  • the multiple body regions 32 are arranged at intervals in the second direction X and are each formed in a strip shape extending in the first direction Y.
  • the multiple body regions 32 are arranged at intervals in the m-axis direction of the SiC single crystal and extend in the a-axis direction of the SiC single crystal.
  • the extension direction of the multiple body regions 32 coincides with the off-direction Doff of the SiC single crystal.
  • the extension direction of the multiple body regions 32 coincides with the extension direction of the multiple second pillar regions 12.
  • the multiple body regions 32 are formed in the surface layer portion of the first main surface 3 so as to overlap the corresponding second pillar regions 12 in the stacking direction. Specifically, the multiple body regions 32 overlap the multiple second pillar regions 12 in a one-to-one correspondence in the stacking direction.
  • the multiple body regions 32 are each formed in the region between the first main surface 3 and the second upper ends 12b (see FIG. 11) of the multiple second pillar regions 12.
  • the multiple body regions 32 are preferably formed on the first main surface 3 side of the intermediate thickness range of the stacked portion 7, and are exposed from the first main surface 3.
  • the multiple body regions 32 are preferably connected to the corresponding second pillar regions 12 (second upper ends 12b).
  • Each of the multiple body regions 32 is formed wider than the second pillar region 12 directly below it, and is formed at a distance from the multiple adjacent second pillar regions 12 toward the second pillar region 12 directly below it.
  • the multiple body regions 32 expose a portion of the first pillar region 13 from the region of the first main surface 3 between the multiple adjacent second pillar regions 12.
  • the plurality of body regions 32 may have a peak p-type impurity concentration of, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the multiple body regions 32 is preferably adjusted by at least one trivalent element.
  • the trivalent element in the body regions 32 may be the same as the trivalent element in the second pillar regions 12, etc., or may be a different species from the trivalent element in the second pillar regions 12, etc.
  • the trivalent element in the body regions 32 may be at least one of boron, aluminum, gallium, and indium.
  • the semiconductor device 1A includes one or more n-type source regions 33 formed in the surface layer portions of the plurality of body regions 32 in the active region 10.
  • the plurality of source regions 33 (two in this embodiment) are formed at intervals in the surface layer portion of each body region 32.
  • the plurality of source regions 33 have an n-type impurity concentration higher than the n-type impurity concentration of the first pillar region 13 and the drift region 8 of the stacked portion 7.
  • the plurality of source regions 33 may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the multiple source regions 33 may each extend in a strip shape along the extension direction of the corresponding body region 32. Of course, the multiple source regions 33 may also be formed at intervals along the extension direction of the corresponding body region 32. The multiple source regions 33 are formed at intervals from the bottom of the corresponding body region 32 toward the first main surface 3, and are formed at intervals inward from the periphery of the corresponding body region 32. The multiple source regions 33, together with the multiple first pillar regions 13, define a channel (current path) along the first main surface 3 at the periphery of the body region 32.
  • the semiconductor device 1A includes one or more p-type contact regions 34 formed in the surface layer portions of the plurality of body regions 32 in the active region 10.
  • the contact regions 34 may also be referred to as "back gate regions.”
  • one contact region 34 is formed in the region between the plurality of adjacent source regions 33 in the surface layer portion of each body region 32.
  • the plurality of contact regions 34 have p-type impurity concentrations (peak values) higher than the p-type impurity concentrations (peak values) of the plurality of body regions 32.
  • the p-type impurity concentrations (peak values) of the plurality of contact regions 34 are higher than the p-type impurity concentrations (peak values) of the plurality of second pillar regions 12.
  • the plurality of contact regions 34 may have a p-type impurity concentration (peak value) of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the multiple contact regions 34 may each extend in a strip shape along the extension direction of the corresponding body region 32. Of course, the multiple contact regions 34 may also be formed at intervals along the extension direction of the corresponding body region 32. The multiple contact regions 34 are formed at intervals from the bottom of the corresponding body region 32 toward the first main surface 3, and are formed at intervals inward from the peripheral edge of the corresponding body region 32.
  • the semiconductor device 1A includes a plurality of planar electrode type gate structures 35 arranged on the first main surface 3 in the active region 10.
  • the gate structures 35 may also be referred to as "planar gate structures.”
  • the plurality of gate structures 35 are arranged at intervals on the first main surface 3 so as to overlap at least one body region 32 (channel) in the stacking direction.
  • a gate potential is applied to the plurality of gate structures 35 as a control potential.
  • the plurality of gate structures 35 control the inversion and non-inversion of the channel (current path) in the body region 32 in response to the gate potential.
  • the multiple gate structures 35 are arranged at intervals in the second direction X and are each formed in a strip shape extending in the first direction Y. In other words, the multiple gate structures 35 are arranged at intervals in the m-axis direction of the SiC single crystal and extend in the a-axis direction of the SiC single crystal. In other words, the extension direction of the multiple gate structures 35 coincides with the off-direction Doff of the SiC single crystal. Furthermore, the extension direction of the multiple gate structures 35 coincides with the extension direction of the multiple second pillar regions 12.
  • the multiple gate structures 35 are arranged offset from the multiple second pillar regions 12 toward the multiple first pillar regions 13, and overlap the multiple first pillar regions 13 in a one-to-one correspondence in the stacking direction. In this configuration, the multiple gate structures 35 are each arranged to straddle two adjacent body regions 32, and each cover the multiple source regions 33 located in one and the other body regions 32.
  • Each of the multiple gate structures 35 has a stacked structure including a gate insulating film 36 disposed on the first main surface 3 and a gate electrode 37 disposed on the gate insulating film 36.
  • the gate insulating film 36 may include a silicon oxide film.
  • the gate electrode 37 may include conductive polysilicon.
  • Either or both of the gate insulating film 36 and the gate electrode 37 may be arranged so as to partially overlap the second pillar region 12 in the stacking direction.
  • either or both of the gate insulating film 36 and the gate electrode 37 may be arranged so as not to partially overlap the second pillar region 12 in the stacking direction.
  • the semiconductor device 1A includes multiple p-type outer body regions 51 formed in the surface layer portion of the first main surface 3 in the peripheral region 11.
  • the multiple outer body regions 51 are arranged at intervals in the second direction X and are each formed in a strip shape extending in the first direction Y.
  • the extension direction of the multiple outer body regions 51 coincides with the extension direction of the multiple second pillar regions 12 (second extension portions 122).
  • the outer body region 51 preferably has a p-type impurity concentration that is approximately equal to the p-type impurity concentration of the body region 32.
  • the p-type impurity concentration of the outer body region 51 may be less than the p-type impurity concentration of the body region 32, or may be higher than the p-type impurity concentration of the body region 32.
  • the multiple outer body regions 51 are formed on the surface layer of the first main surface 3 so as to overlap the second extension portions 122 of the corresponding second pillar regions 12 in the stacking direction.
  • the multiple outer body regions 51 overlap with the multiple second pillar regions 12 in a one-to-one correspondence in the stacking direction.
  • the multiple outer body regions 51 extend from a position adjacent to the body region 32 closest to the outer peripheral region 11 toward the side surfaces 5A and 5C (first side surface 5A in Figure 23A).
  • the multiple outer body regions 51 have inner end portions 51a and outer end portions 51b.
  • the inner end portions 51a of the outer body regions 51 are aligned with the second inner end portion 124 of the second extension portion 122 in the first direction Y.
  • the inner end portions 51a of the outer body regions 51 are connected to the body region 32 closest to the outer circumferential region 11.
  • the outer end 51b of the outer body region 51 is formed at a distance from the periphery (side surfaces 5A, 5C) of the first major surface 3 toward the active region 10.
  • the outer end 51b of the outer body region 51 is substantially aligned with the second outer end 125 of the second extension portion 122 in the first direction Y. As shown in Figure 23A, the outer end 51b may extend slightly beyond the second outer end 125 of the second extension portion 122 toward the side surfaces 5A, 5C (first side surface 5A in Figure 23A).
  • the multiple outer body regions 51 each overlap the second extension portions 122 of the multiple second pillar regions 12.
  • the multiple outer body regions 51 do not face the first extension portions 132 of the multiple first pillar regions 13 in the depth direction of the chip 2.
  • both side edges in the second direction X of each outer body region 51 are aligned with both side edges 126 in the second direction X of the corresponding second extension portion 122.
  • the width WB of one outer body region 51 is narrower than the width WA ( Figure 21) of one body region 32 (width WB ⁇ width WA).
  • the semiconductor device 1A includes an insulating layer 40 covering the first main surface 3.
  • the insulating layer 40 may also be referred to as an "insulating film,” an "interlayer film,” an “intermediate insulating film,” or the like.
  • the insulating layer 40 has a stacked structure including a first insulating film 41 and a second insulating film 42 (see Figure 22, etc.).
  • the first insulating film 41 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is particularly preferable that the first insulating film 41 include a silicon oxide film made of an oxide of the chip 2 (stacked portion 7).
  • the first insulating film 41 selectively covers the first main surface 3 in the active region 10 and the peripheral region 11.
  • the first insulating film 41 covers the area outside the gate insulating film 36 in the active region 10 and is connected to the gate insulating film 36.
  • the first insulating film 41 is continuous with the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the first insulating film 41 may be formed at a distance inward from the periphery of the first main surface 3, exposing the stacked portion 7 from the periphery of the first main surface 3.
  • the second insulating film 42 is stacked on the first insulating film 41.
  • the second insulating film 42 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the insulating layer 40 preferably includes a silicon oxide film.
  • the second insulating film 42 covers the first main surface 3 in the active region 10 and the peripheral region 11, sandwiching the first insulating film 41 between them.
  • the second insulating film 42 covers the multiple gate structures 35 in the active region 10.
  • the second insulating film 42 is continuous with the periphery of the first main surface 3.
  • the second insulating film 42 may be formed at a distance inward from the periphery of the first main surface 3, exposing the periphery of the first main surface 3 together with the first insulating film 41.
  • the semiconductor device 1A includes a plurality of contact openings formed in the insulating layer 40.
  • the plurality of contact openings includes a plurality of contact openings (not shown) that expose a plurality of gate structures 35 (gate electrodes 37) and a plurality of source contact openings 43 that expose a plurality of source regions 33.
  • the source contact openings 43 are formed in the regions between adjacent gate structures 35, exposing the source regions 33 and contact regions 34. In this configuration, the source contact openings 43 are arranged in strips along the first direction Y, spaced apart in the second direction X. In other words, the source contact openings 43 extend in a direction transverse to the superjunction structure SJ.
  • the multiple source contact openings 43 are arranged in a strip along the boundary between the active region 10 and the peripheral region 11 on the first side surface 5A side ( Figure 1).
  • the multiple source contact openings 43 are arranged in a strip along the boundary between the active region 10 and the peripheral region 11 on the third side surface 5C side ( Figure 1).
  • the multiple source contact openings 43 are shown as a single opening (two in total).
  • semiconductor device 1A includes a gate pad 45 disposed on insulating layer 40.
  • Gate pad 45 is an electrode to which a gate potential is applied from the outside.
  • Gate pad 45 may also be referred to as a "gate pad electrode,” a "first pad electrode,” etc.
  • Gate pad 45 may have a layered structure including a Ti-based metal film and an Al-based metal film layered in this order from the insulating layer 40 side.
  • the gate pad 45 is disposed on the portion of the insulating layer 40 that covers the active region 10.
  • the gate pad 45 may be disposed at a distance from the peripheral region 11 toward the active region 10.
  • the gate pad 45 is disposed on the periphery of the active region 10 in a plan view.
  • the gate pad 45 is arranged in a region along the center of the second side surface 5B on the periphery of the active region 10.
  • the gate pad 45 may also be arranged in a region along the center of any of the first to fourth side surfaces 5A to 5D.
  • the gate pad 45 may also be arranged at any corner of the active region 10 in a planar view.
  • the gate pad 45 may also be arranged in the center of the active region 10 in a planar view.
  • the gate pad 45 is formed in a rectangular shape in a planar view.
  • the semiconductor device 1A includes at least one gate wiring 46 (multiple in this embodiment) extending from the gate pad 45 onto the insulating layer 40.
  • the gate wiring 46 may also be referred to as a "wiring,” "wiring electrode,” etc.
  • the multiple gate wirings 46 may have a layered structure including a Ti-based metal film and an Al-based metal film stacked in this order from the insulating layer 40 side.
  • the multiple gate wirings 46 include a first gate wiring 46A and a second gate wiring 46B.
  • the first gate wiring 46A is drawn out from the gate pad 45 toward the first side surface 5A and extends in a line along the periphery of the active region 10 so as to intersect (specifically, perpendicular to) part of (specifically, one end of) the multiple gate structures 35.
  • the first gate wiring 46A penetrates the insulating layer 40 via multiple gate contact openings (not shown) and is electrically connected to one end of the multiple gate structures 35.
  • the second gate wiring 46B is drawn out from the gate pad 45 toward the third side surface 5C and extends in a line along the periphery of the active region 10 so as to intersect (specifically, perpendicular to) part of the multiple gate structures 35 (specifically, the other ends).
  • the second gate wiring 46B penetrates the insulating layer 40 via multiple source contact openings 43 and is electrically connected to the other ends of the multiple gate structures 35.
  • semiconductor device 1A includes a source pad (first principal surface electrode) 47 disposed on insulating layer 40 and spaced apart from gate pad 45 and gate wiring 46.
  • Source pad 47 is an electrode to which a source potential is applied from the outside.
  • Source pad 47 may also be referred to as a "source pad electrode,” a "second pad electrode,” etc.
  • Source pad 47 may have a layered structure including a Ti-based metal film and an Al-based metal film layered in this order from the insulating layer 40 side.
  • the source pad 47 is disposed on a portion of the insulating layer 40 that covers the active region 10.
  • the source pad 47 may be disposed at a distance from the peripheral region 11 toward the active region 10.
  • the source pad 47 is formed in a polygonal shape with a recess that is recessed along the gate pad 45 in a plan view.
  • the source pad 47 may also be formed in a rectangular shape in a plan view.
  • the active region 10 includes at least the area covered by the source pad 47. More specifically, if the source pad 47 has a substantially rectangular (polygonal) shape with four sides that follow the periphery of the chip 2, the active region 10 is the area inside those four sides.
  • the active region 10 is a region that does not face the gate wiring 46 in the vertical direction Z.
  • the source pad 47 is electrically connected to the body regions 32, source regions 33, and contact regions 34 via source contact portions (first contact portions) 50 that penetrate the insulating layer 40.
  • the source contact portions 50 include source contact openings 43 and a wiring layer that penetrates the source contact openings 43. This wiring layer may include a portion of the source pad 47.
  • the multiple source contact portions 50 are electrically connected to both the source pad 47 and the multiple body regions 32.
  • the source pad 47 is electrically connected to the multiple second pillar regions 12 via the multiple body regions 32.
  • the multiple source contact portions 50 extend in a direction transverse to the superjunction structure SJ. Specifically, the multiple source contact portions 50 are arranged in a strip along the boundary between the active region 10 and the peripheral region 11 on the first side surface 5A side ( Figure 1). The multiple source contact portions 50 are arranged in a strip along the boundary between the active region 10 and the peripheral region 11 on the third side surface 5C side ( Figure 1). In Figure 1, for simplicity of illustration, the multiple source contact portions 50 are shown as a single contact portion (two in total).
  • the multiple source contact portions 50 may be arranged in a rectangular ring shape along the boundary between the active region 10 and the peripheral region 11.
  • the source contact portion 50 may be a single contact portion extending in a strip shape along the boundary between the active region 10 and the peripheral region 11 on the first side surface 5A side.
  • the source contact portion 50 may be a single source contact portion extending in a strip shape along the boundary between the active region 10 and the peripheral region 11 on the third side surface 5C side.
  • the source contact portion 50 may be a single source contact portion extending in a rectangular ring shape along the boundary between the active region 10 and the peripheral region 11 on the first side surface 5A side.
  • the semiconductor device 1A includes a drain pad 48 covering the second main surface 4.
  • the drain pad 48 is an electrode to which a drain potential is applied from the outside.
  • the drain pad 48 may also be referred to as a "drain pad electrode,” a “third pad electrode,” or the like.
  • the drain pad 48 forms an ohmic contact with the base layer 6 exposed from the second main surface 4.
  • the drain pad 48 is electrically connected to the stacked portion 7 (drift region 8 and multiple first pillar regions 13) via the base layer 6.
  • the drain pad 48 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the drain pad 48 may cover the second main surface 4 at a distance inward from the periphery of the chip 2 so as to expose the periphery of the chip 2.
  • the breakdown voltage that can be applied between the source pad 47 and the drain pad 48 (between the first major surface 3 and the second major surface 4) may be 500 V or more and 3000 V or less.
  • the breakdown voltage may have a value that falls within any one of the following ranges: 500 V or more and 1000 V or less, 1000 V or more and 1500 V or less, 1500 V or more and 2000 V or less, 2000 V or more and 2500 V or less, and 2500 V or more and 3000 V or less.
  • the width W20 of each of the multiple second extension portions (predetermined sections) 122 varies in the first direction Y at the width-varying sections 14.
  • the width W10 of the multiple first extension portions 132 sandwiched between the width-varying sections 14 of the multiple second extension portions 122 also varies in the first direction Y. Therefore, even if an error (variation) occurs in at least one of the spacing and impurity concentration of the multiple second extension portions 122, charge balance can be ensured at any position in the first direction Y at the first extension portion 132, and at least the required withstand voltage can be ensured. In other words, a semiconductor device 1A with high robustness in terms of withstand voltage can be provided.
  • Figure 24 is a plan view showing a second example of the second extension portion 122, and corresponds to Figure 6.
  • the width-varying portion 14 of the second extension portion 122 includes a first tapered portion 14A and a constant width portion 54.
  • the constant width portion 54 is a strip-shaped portion extending along the first direction Y.
  • the constant width portion 54 has a constant width throughout the entire area in the first direction Y.
  • the constant width portion 54 connects the first tapered portion 14A and the outer end (end) 123 of the second main body portion (main body portion) 121 of the second pillar region 12.
  • the width of the constant width portion 54 is approximately equal to the first width W21, which is the maximum width of the first tapered portion 14A (width-varying portion 14).
  • the constant width portion 54 is approximately equal to the second pillar width W2 of the second main body portion 121 of the second pillar region 12.
  • the second embodiment of the second extension portion 122 provides the same effects as the first embodiment of the second extension portion 122.
  • Figure 25 is a plan view showing a third example of the second extension portion 122, and corresponds to Figure 6.
  • the width-changing portion 14 of the second extension portion 122 is a second tapered portion (tapered portion) 14B whose width W20 increases in the first direction Y toward the side surfaces 5A and 5C ( Figure 3; in the example of Figure 6, the first side surface 5A).
  • the width W20 of the multiple second tapered portions 14B increases from the multiple source contact portions 50 toward the second outer end portion 125.
  • the two side portions 126 of the second extension portion 122 are inclined so as to move away from each other as they move from the second inner end portion 124 to the second outer end portion 125.
  • the angle ⁇ 2 formed between each side portion 126 and the second outer end portion 125 (end face) is greater than or equal to 85° and less than 90°.
  • the angle ⁇ 2 is the angle formed between each side portion 126 and a direction perpendicular to the extension direction of the second pillar region 12 (i.e., the second direction X).
  • Angle ⁇ 2 may have a value belonging to any one of the following ranges: 85.0° or greater and 86.0° or less, 86.0° or greater and 87.0° or less, 87.0° or greater and 88.0° or less, 88.0° or greater and 89.0° or less, and 89.0° or greater and less than 90.0°. It is preferable that angle ⁇ 2 be 87.0° or greater and 89.0° or less. It is even more preferable that angle ⁇ 2 be 87.5° or greater and 88.5° or less.
  • the width W20 of the second extension portion 122 varies within a range between a first width W21, which is the minimum width, and a second width W22, which is the maximum width.
  • the first width W21 is the width of the second extension portion 122 at the second inner end portion 124.
  • the first width W21 is equal to the second pillar width W2 of the second main body portion 121 in the second pillar region 12.
  • the second width W22 is the width of the second extension portion 122 at the second outer end portion 125.
  • the width ratio (%) of the second width W22 to the first width W21 is greater than 100% and less than 110%. In other words, the second width W22 is 10% or less of the first width W21.
  • the width ratio (W22/W21) (%) of the second width W22 to the first width W21 may be a value within any one of the following ranges: greater than 100% and less than 101%, 101% to 102%, 102% to 103%, 103% to 104%, 104% to 105%, 105% to 106%, 106% to 107%, 107% to 108%, 108% to 109%, and 109% to less than 1100%.
  • the third embodiment of the second extension portion 122 provides the same effects as the first embodiment of the second extension portion 122.
  • Figure 26 is a plan view showing a fourth example of the second extension portion 122, and corresponds to Figure 6.
  • the width-changing portion 14 of the second extending portion 122 includes, on both sides in the second direction X, protruding portions 14C where the second extending portion 122 selectively protrudes, and constricted portions 14D that are continuous with the protruding portions 14C in the first direction Y and where the second extending portion 122 selectively constricts.
  • the second extension portion 122 has two first side portions 127 facing each other in the second direction X, two second side portions 128 facing each other in the second direction X, and two third side portions 129 facing each other in the second direction X.
  • the first side portions 127, second side portions 128, and third side portions 129 are arranged in this order from the side surfaces 5A and 5C (FIG. 3; in the example of FIG. 6, the first side surface 5A) toward the active region 10.
  • the two first side portions 127 connect both ends of the second outer end portion 125 in the second direction X to the two second side portions 128, respectively.
  • the two second side portions 128 connect the two first side portions 127 to the two third side portions 129, respectively.
  • the two third side portions 129 connect the two second side portions 128 to both ends of the second inner end portion 124 in the second direction X, respectively.
  • the two first side portions 127 of the second extension portion 122 are inclined so as to approach each other from the second inner end portion 124 toward the second outer end portion 125.
  • the angle ⁇ 3 between each first side portion 127 and the second outer end portion 125 (end face) is greater than 90.0° and not greater than 95.0°.
  • the angle ⁇ 3 is the angle between each first side portion 127 and the direction perpendicular to the extension direction of the second pillar region 12 (i.e., the second direction X).
  • Angle ⁇ 3 may have a value that falls within any one of the following ranges: greater than 90.0° and less than 91.0°, greater than or equal to 91.0° and less than 92.0°, greater than or equal to 92.0° and less than 93.0°, greater than or equal to 93.0° and less than 94.0°, and greater than or equal to 95.0°.
  • Angle ⁇ 3 is preferably greater than or equal to 91.0° and less than 93.0°. It is even more preferable that angle ⁇ 3 be greater than or equal to 91.5° and less than 92.5°.
  • the two second side portions 128 of the second extension portion 122 are inclined so as to move away from each other as they move from the second inner end portion 124 toward the second outer end portion 125.
  • the angle ⁇ 4 formed between each second side portion 128 and the second outer end portion 125 (end face) is greater than or equal to 85° and less than 90°.
  • the angle ⁇ 4 is the angle formed between each second side portion 128 and the direction perpendicular to the extension direction of the second pillar region 12 (i.e., the second direction X).
  • Angle ⁇ 4 may have a value belonging to any one of the following ranges: 85.0° or greater and 86.0° or less, 86.0° or greater and 87.0° or less, 87.0° or greater and 88.0° or less, 88.0° or greater and 89.0° or less, and 89.0° or greater and less than 90.0°.
  • Angle ⁇ 4 is preferably 87.0° or greater and 89.0° or less.
  • Angle ⁇ 4 is even more preferably 87.5° or greater and 88.5° or less.
  • the sum of angle ⁇ 4 and angle ⁇ 3 is preferably 180°.
  • the two third side portions 129 of the second extension portion 122 are inclined in a plan view so as to approach each other as they move from the second inner end portion 124 toward the second outer end portion 125.
  • the angle ⁇ 5 between each third side portion 129 and the second outer end portion 125 (end face) is greater than 90.0° and not greater than 95.0°.
  • the angle ⁇ 5 is the angle between each third side portion 129 and the direction perpendicular to the extension direction of the second pillar region 12 (i.e., the second direction X).
  • Angle ⁇ 5 may have a value that falls within any one of the following ranges: greater than 90.0° and less than 91.0°, greater than or equal to 91.0° and less than 92.0°, greater than or equal to 92.0° and less than 93.0°, greater than or equal to 93.0° and less than 94.0°, and greater than or equal to 94.0° and less than 95.0°.
  • Angle ⁇ 5 is preferably greater than or equal to 91.0° and less than 93.0°. It is even more preferable that angle ⁇ 5 be greater than or equal to 91.5° and less than 92.5°.
  • angle ⁇ 5 is equal to angle ⁇ 3. It is preferable that the total angle between angle ⁇ 5 and angle ⁇ 4 is 180°.
  • None of the two first side portions 127, the two second side portions 128, and the two third side portions 129 are inclined with respect to the vertical direction Z. In other words, the width of the second extension portion 122 does not change in the depth direction of the chip 2.
  • the protruding portion 14C is defined by the first side portion 127 and the outer portion of the second side portion 128.
  • the constricted portion 14D is defined by the inner portion of the second side portion 128 and the third side portion 129.
  • the maximum width W23 of the protruding portion 14C is wider than the minimum width W24 of the constricted portion 14D (W23 > W24).
  • the maximum width W23 of the protruding portion 14C may be wider or narrower than the first width W21 of the second extending portion 122.
  • the minimum width W24 of the constricted portion 14D may be wider or narrower than the second width W22 of the second extending portion 122.
  • the width ratio (W24/W23) (%) of the minimum width W24 of the constricted portion 14D to the maximum width W23 of the protruding portion 14C is 90% or greater and less than 100%.
  • the width ratio (W24/W23) (%) of the minimum width W24 of the constricted portion 14D to the maximum width W23 of the protruding portion 14C may be a value within any one of the following ranges: 90% to 91%, 91% to 92%, 92% to 93%, 93% to 94%, 94% to 95%, 95% to 96%, 96% to 97%, 97% to 98%, 98% to 99%, and 99% to less than 100%.
  • the fourth embodiment of the second extension portion 122 provides the same effects as the first embodiment of the second extension portion 122 ( Figure 6), as well as the following effects. That is, if the length L2 of the second extension portion 122 is long due to reasons such as the wide width of the outer peripheral region 11, attempting to address this with only the tapered portion (first tapered portion 14A, second tapered portion 14B, etc.) may result in the angle ⁇ 1 ( Figure 6) and angle ⁇ 2 ( Figure 25) becoming too close to 90°, and there is a risk that the angle ⁇ 1 ( Figure 6) and angle ⁇ 2 ( Figure 25) may not be able to maintain their optimal angle ranges. In this case, the withstand voltage of the outer peripheral region 11 may not be maintained high.
  • the angles ⁇ 3, ⁇ 4, and ⁇ 5 of the width-varying portion 14 can all be maintained within an appropriate angle range, even if the length L2 of the second extension portion 122 is long. This makes it possible to maintain a high pressure resistance in the outer peripheral region 11.
  • protruding portions 14C and constricted portions 14D is not limited to one each, and multiple may be provided.
  • FIG. 27 is a plan view showing an example layout of chip 2 according to a first modification of the first embodiment, and corresponds to FIG. 3.
  • the chip 2 according to the first modified example shown in Figure 27 includes at least one (preferably two to 20) p-type field region 38 formed in the surface layer of the first main surface 3 in the peripheral region 11.
  • the number of field regions 38 is typically between four and eight.
  • the field regions 38 are formed in an electrically floating state and relieve the electric field within the chip 2 at the periphery of the first main surface 3.
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 38 are arbitrary and can take various values depending on the electric field to be relieved.
  • the multiple field regions 38 are formed at intervals in the region between the periphery of the chip 2 and the active region 10.
  • the multiple field regions 38 are formed in strips extending along the active region 10 in a planar view.
  • Each of the multiple field regions 38 has a portion extending in strip form in the first direction Y and a portion extending in strip form in the second direction X.
  • the multiple field regions 38 are formed in an annular shape (specifically, a rectangular annular shape) surrounding the multiple second pillar regions 12 in a planar view.
  • the multiple field regions 38 are formed within the stack 7 at intervals from the lower end of the stack 7 (drift region 8) toward the first main surface 3, and each form a pn junction with the drift region 8.
  • the multiple field regions 38 preferably have bottoms located on the first main surface 3 side relative to the intermediate portion of the thickness range of the stack 7. In this form, the multiple field regions 38 are formed at intervals from the multiple second pillar regions 12 toward the periphery of the chip 2. Therefore, the multiple field regions 38 do not face the multiple second pillar regions 12 in the stacking direction.
  • the bottoms of the multiple field regions 38 may be located closer to the first main surface 3 than the depth position of the second upper end 12b of the second pillar region 12.
  • the bottoms of the multiple field regions 38 may be located closer to the second lower end 12a of the second pillar region 12 than the depth position of the second upper end 12b of the second pillar region 12.
  • it is preferable that the bottoms of the multiple field regions 38 are located closer to the first main surface 3 than the intermediate portion of the thickness range of the second pillar region 12.
  • the multiple field regions 38 may have a thickness approximately equal to the thickness of the multiple body regions 32 (outer body regions 51). In this case, the multiple field regions 38 can be formed simultaneously with the multiple body regions 32 (outer body regions 51). Of course, the thickness of the multiple field regions 38 may be greater than the thickness of the multiple body regions 32 (outer body regions 51). Also, the thickness of the multiple field regions 38 may be less than the thickness of the multiple body regions 32 (outer body regions 51).
  • the plurality of field regions 38 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the field region 38 may be approximately equal to the p-type impurity concentration of the body region 32 (outer body region 51).
  • the p-type impurity concentration of the multiple field regions 38 may be higher than the p-type impurity concentration of the multiple body regions 32 (outer body region 51).
  • the p-type impurity concentration of the multiple field regions 38 may be lower than the p-type impurity concentration of the multiple body regions 32 (outer body region 51).
  • the p-type impurity concentration of the multiple field regions 38 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the field regions 38 may be the same as the trivalent element of the second pillar regions 12, etc., or may be a different species from the trivalent element of the second pillar regions 12, etc.
  • the trivalent element of the field regions 38 may be at least one of boron, aluminum, gallium, and indium.
  • the multiple field regions 38 have a width different from the second pillar width W2 of the second pillar region 12. In other words, it is preferable that the electric field relaxation effect of the multiple field regions 38 be adjusted separately from the multiple second pillar regions 12.
  • the width of the multiple field regions 38 be greater than the second pillar width W2 of the second pillar region 12.
  • the width of the multiple field regions 38 may be smaller than the second pillar width W2.
  • the width of the multiple field regions 38 may be approximately equal to the second pillar width W2.
  • the multiple field regions 38 are formed at a pitch different from the second pitch P2 of the second pillar regions 12. It is particularly preferable that the pitch of the multiple field regions 38 be larger than the second pitch P2. Of course, the pitch of the multiple field regions 38 may be smaller than the second pitch P2. Alternatively, the pitch of the multiple field regions 38 may be approximately equal to the second pitch P2.
  • FIG. 28 is a plan view showing an example layout of chip 2 according to a second modified example of the first embodiment, and corresponds to FIG. 3.
  • the chip 2 according to the second modified example shown in Figure 28 includes a connection ring 55 that electrically connects the terminal end of the second pillar region 12 (the second outer end 125 of the second extension 122 ( Figure 6)).
  • connection rings 55 are formed at intervals in the region between the periphery of the chip 2 and the active region 10.
  • the connection rings 55 are formed in the shape of rings (specifically, square rings) surrounding multiple second pillar regions 12 (second extension portions 122) and multiple outer body regions 51 (see also Figure 23B).
  • the connection rings 55 are formed along the periphery of the chip 2.
  • the connection rings 55 are formed along the boundary between the active region 10 and the peripheral region 11.
  • connection ring 55 is adjacent to the end portions of the multiple outer body regions 51. Specifically, the connection ring 55 contacts the end portions of the multiple outer body regions 51 laterally. Also, as described above, the multiple outer body regions 51 overlap the multiple second extension portions 122, respectively. As a result, the multiple outer body regions 51 and the multiple second extension portions 122 are electrically connected via the multiple outer body regions 51.
  • connection ring 55 is formed within the stack 7 at a distance from the lower end of the stack 7 (drift region 8) toward the first main surface 3, and forms a pn junction with the drift region 8. It is preferable that the connection ring 55 has a bottom located on the first main surface 3 side relative to the middle of the thickness range of the stack 7.
  • connection ring 55 is formed within the stack 7 at a distance from the lower end of the stack 7 (drift region 8) toward the first main surface 3, and forms a pn junction with the drift region 8.
  • the connection ring 55 preferably has a bottom located on the first main surface 3 side of the intermediate portion of the thickness range of the stack 7. In this form, the connection ring 55 is formed at a distance from the multiple second pillar regions 12 toward the peripheral edge of the chip 2. Therefore, the connection ring 55 does not face the multiple second pillar regions 12 in the stacking direction.
  • the bottom of the connection ring 55 may be located closer to the first main surface 3 than the depth position of the second upper end 12b of the second pillar region 12.
  • the bottom of the connection ring 55 may be located closer to the second lower end 12a of the second pillar region 12 than the depth position of the second upper end 12b of the second pillar region 12.
  • connection ring 55 may have a thickness approximately equal to the thickness of the multiple body regions 32 (outer body region 51). In this case, the connection ring 55 can be formed simultaneously with the multiple body regions 32 (outer body region 51). Of course, the thickness of the connection ring 55 may be greater than the thickness of the multiple body regions 32 (outer body region 51). Also, the thickness of the connection ring 55 may be less than the thickness of the multiple body regions 32 (outer body region 51).
  • connection ring 55 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the connection ring 55 may be approximately equal to the p-type impurity concentration of the body region 32 (outer body region 51). Of course, the p-type impurity concentration of the connection ring 55 may also be higher than the p-type impurity concentrations of the multiple body regions 32 (outer body regions 51). Also, the p-type impurity concentration of the connection ring 55 may be lower than the p-type impurity concentration of the multiple body regions 32 (outer body regions 51).
  • the p-type impurity concentration of the connection ring 55 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the connection ring 55 may be the same as the trivalent element of the second pillar region 12, etc., or may be a different species from the trivalent element of the second pillar region 12, etc.
  • the trivalent element of the connection ring 55 may be at least one of boron, aluminum, gallium, and indium.
  • FIG. 29 is a plan view showing a semiconductor device 1B according to a second embodiment of the present disclosure.
  • FIG. 30 is a cross-sectional view taken along line XXX-XXX shown in FIG. 29.
  • FIG. 31 is a plan view showing an example layout of chip 2.
  • semiconductor device 1B includes a chip 2, a base layer 6, a stacked layer 7, an active region 10, and a peripheral region 11, similar to semiconductor device 1A.
  • Semiconductor device 1B includes a plurality of p-type second pillar regions 12 formed in stack portion 7 in active region 10.
  • the plurality of second pillar regions 12 are formed in the same layout as in semiconductor device 1A.
  • each of the multiple second pillar regions 12 includes one second main body portion 121 and two second extension portions 122 formed on both ends of the second main body portion 121.
  • the second extension portion 122 may have at least one of the multiple features shown in the first to fourth embodiment examples.
  • the second extension portion 122 may also have a feature that combines multiple (two or more) features shown in the above-mentioned first to fourth embodiment examples.
  • the multiple second pillar regions 12 may have at least one of the multiple features shown in the basic form and the first to eleventh embodiments.
  • the multiple second pillar regions 12 may have a feature that combines multiple (two or more) features shown in the basic form and the first to eleventh embodiments.
  • chip 2 of semiconductor device 1B may have at least one of the features shown in the first and second variants of the first embodiment.
  • FIG. 32 is a plan view showing a main portion of the active region 10.
  • FIG. 33 is a cross-sectional perspective view showing a gate structure 35 according to the first embodiment.
  • the semiconductor device 1B includes an MIS structure (device structure) 31 formed in the active region 10. The following components are described as components of the semiconductor device 1B, but are also components of the MIS structure 31.
  • the semiconductor device 1B includes a p-type body region 32 formed in the surface layer portion of the first main surface 3.
  • the body region 32 may have a peak p-type impurity concentration of not less than 1 ⁇ 10 15 cm ⁇ 3 and not more than 1 ⁇ 10 18 cm ⁇ 3 .
  • the p-type impurity concentration of the body region 32 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the body region 32 may be the same as the trivalent element of the second pillar region 12, etc., or may be a different species from the trivalent element of the second pillar region 12, etc.
  • the trivalent element of the body region 32 may be at least one of boron, aluminum, gallium, and indium.
  • the semiconductor device 1B includes a plurality of trench electrode-type gate structures 35 formed on the first main surface 3 in the active region 10.
  • the gate structures 35 may also be referred to as "trench gate structures.”
  • a gate potential is applied to the plurality of gate structures 35 as a control potential.
  • the plurality of gate structures 35 control the inversion and non-inversion of the channel (current path) in the body region 32 in response to the gate potential.
  • the multiple gate structures 35 are arranged in stripes extending in the extension direction of the multiple second pillar regions 12. Specifically, in this embodiment, the multiple gate structures 35 are arranged at intervals in the second direction X, and are each formed in a strip shape extending in the first direction Y.
  • the multiple gate structures 35 are arranged at intervals in the m-axis direction of the SiC single crystal and extend in the a-axis direction of the SiC single crystal.
  • the extension direction of the multiple gate structures 35 coincides with the off-direction Doff of the SiC single crystal.
  • the extension direction of the multiple gate structures 35 coincides with the extension direction of the multiple second pillar regions 12.
  • the multiple gate structures 35 are arranged offset from the multiple second pillar regions 12 toward the multiple first pillar regions 13. Specifically, the multiple gate structures 35 penetrate the body region 32 at intervals from the multiple second pillar regions 12, and are arranged in a one-to-one correspondence within the multiple first pillar regions 13. In other words, the multiple gate structures 35 face the multiple second pillar regions 12 in the horizontal direction.
  • the multiple gate structures 35 are formed at intervals from the lower ends of the multiple first pillar regions 13 toward the first main surface 3, and face the multiple base layers 6 across portions of the multiple first pillar regions 13.
  • the multiple gate structures 35 are preferably formed at intervals from the middle of the thickness ranges of the multiple second pillar regions 12 toward the first main surface 3.
  • the multiple gate structures 35 may also be formed at a depth position that crosses the middle of the thickness ranges of the multiple second pillar regions 12.
  • Each gate structure 35 has a trench width WT in the second direction X and a trench depth DT in the vertical direction Z.
  • the trench width WT is less than the second pitch P2.
  • the trench depth DT is less than the second thickness T2 of the second pillar region 12.
  • the trench width WT may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the trench width WT may have a value belonging to any one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the trench depth DT may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the trench depth DT may have a value belonging to any one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 4 ⁇ m or less, and 4 ⁇ m or more and 5 ⁇ m or less.
  • the trench depth DT is preferably 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • Each gate structure 35 includes a trench 75, an insulating film 76, and a buried electrode 77.
  • the trench 75 is formed in the first main surface 3 and defines the wall surface of the gate structure 35.
  • the insulating film 76 covers the wall surface of the trench 75.
  • the insulating film 76 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the insulating film 76 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the insulating film 76 include a silicon oxide film made of an oxide of the chip 2.
  • the buried electrode 77 is buried in the trench 75 across the insulating film 76, and faces the channel across the insulating film 76.
  • the buried electrode 77 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1B includes a plurality of source regions 33 formed on both sides of a plurality of gate structures 35 in a surface layer portion of the first main surface 3.
  • the plurality of source regions 33 are formed in a surface layer portion of the body region 32.
  • the plurality of source regions 33 have an n-type impurity concentration higher than the n-type impurity concentration of the first pillar regions 13 and the drift region 8 of the stacked portion 7.
  • the plurality of source regions 33 may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the multiple source regions 33 extend in a strip shape along the corresponding gate structures 35 in a plan view.
  • the multiple source regions 33 are formed at intervals from the bottom of the body region 32 toward the first main surface 3, and face the first pillar regions 13 in the stacking direction, sandwiching a portion of the body region 32 between them.
  • the multiple source regions 33, together with the multiple first pillar regions 13 located directly below them, define channels (current paths) that extend along the wall surfaces of the corresponding gate structures 35.
  • the multiple source regions 33 may face the second pillar region 12 across a portion of the body region 32 in the stacking direction.
  • the multiple source regions 33 may also be formed at intervals from the second pillar region 12 toward the first pillar region 13 (gate structure 35 side) so as not to face the second pillar region 12 in the stacking direction.
  • the semiconductor device 1B includes a plurality of contact regions 34 formed in the surface layer portion of the first main surface 3 in the region between the plurality of gate structures 35.
  • the plurality of contact regions 34 are formed in the surface layer portion of the body region 32.
  • the plurality of contact regions 34 have p-type impurity concentrations (peak values) higher than the p-type impurity concentrations (peak values) of the plurality of body regions 32.
  • the p-type impurity concentrations (peak values) of the plurality of contact regions 34 are higher than the p-type impurity concentrations (peak values) of the plurality of second pillar regions 12.
  • the plurality of contact regions 34 may have a p-type impurity concentration (peak value) of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the multiple contact regions 34 are interposed between the multiple adjacent source regions 33 and extend in a strip shape along the multiple gate structures 35.
  • the multiple contact regions 34 are formed at intervals from the bottom of the body region 32 toward the first main surface 3, and face the multiple second pillar regions 12 in the stacking direction, sandwiching a portion of the body region 32 therebetween.
  • the multiple contact regions 34 may face the first pillar region 13 across a portion of the body region 32 in the stacking direction.
  • the multiple contact regions 34 may also be formed at intervals from the first pillar region 13 toward the second pillar region 12 so as not to face the first pillar region 13 in the stacking direction.
  • the semiconductor device 1B includes the aforementioned insulating layer 40 that covers the first main surface 3.
  • the insulating layer 40 has a layered structure including a first insulating film 41 and a second insulating film 42.
  • the first insulating film 41 selectively covers the first main surface 3.
  • the first insulating film 41 is connected to the insulating film 76 in the active region 10, exposing the buried electrode 77.
  • the first insulating film 41 is continuous with the first to fourth side surfaces 5A to 5D.
  • the first insulating film 41 may also be formed at a distance inward from the periphery of the first main surface 3.
  • the second insulating film 42 selectively covers the first main surface 3, sandwiching the first insulating film 41.
  • the second insulating film 42 covers multiple gate structures 35 in the active region 10.
  • the second insulating film 42 is continuous with the first to fourth side surfaces 5A to 5D.
  • the second insulating film 42 may be formed at a distance inward from the periphery of the first main surface 3, exposing the stacked portion 7 from the periphery of the first main surface 3 together with the first insulating film 41.
  • the semiconductor device 1B includes multiple contact openings formed in the insulating layer 40.
  • the multiple contact openings include multiple contact openings (not shown) that expose multiple gate structures 35 (gate electrodes 37) and multiple source contact openings 43 that expose multiple source regions 33.
  • the multiple source contact openings 43 are formed in the region between adjacent multiple gate structures 35, exposing the multiple source regions 33 and multiple contact regions 34.
  • the multiple source contact openings 43 are arranged in strips along the first direction Y, spaced apart in the second direction X. In other words, the multiple source contact openings 43 extend in a direction transverse to the superjunction structure SJ.
  • the multiple source contact openings 43 are arranged in a strip along the boundary between the active region 10 and the peripheral region 11 on the first side surface 5A side ( Figure 29).
  • the multiple source contact openings 43 are arranged in a strip along the boundary between the active region 10 and the peripheral region 11 on the third side surface 5C side ( Figure 29).
  • the multiple source contact openings 43 are shown as a single opening (two in total).
  • semiconductor device 1B includes a gate pad 45, multiple gate wirings 46, a source pad 47, and a drain pad 48.
  • the drain pad 48 is formed in the same manner as in the first embodiment.
  • the gate pad 45 is located above the active region 10 in a planar view.
  • the gate pad 45 is located in a region close to the center of one side of the active region 10 in a planar view.
  • the gate pad 45 may also be located at a corner of the active region 10 or in the center of the active region 10 in a planar view.
  • the multiple gate wirings 46 are arranged above the active region 10 in a plan view.
  • the multiple gate wirings 46 include a first gate wiring 46A and a second gate wiring 46B.
  • the first gate wiring 46A is drawn out from the gate pad 45 toward the first side surface 5A and extends in a line along the periphery of the active region 10 so as to intersect (specifically, perpendicular to) part (specifically, one end) of the multiple gate structures 35.
  • the first gate wiring 46A penetrates the insulating layer 40 via multiple source contact openings 43 and is electrically connected to one end of the multiple gate structures 35 (buried electrodes 77).
  • the second gate wiring 46B is drawn out from the gate pad 45 toward the third side surface 5C and extends in a line along the periphery of the active region 10 so as to intersect (specifically, perpendicular to) part of the multiple gate structures 35 (specifically, the other ends).
  • the second gate wiring 46B penetrates the insulating layer 40 via multiple source contact openings 43 and is electrically connected to the other ends of the multiple gate structures 35 (buried electrodes 77).
  • the source pad 47 is disposed above the active region 10 in a plan view.
  • the source pad 47 is electrically connected to the body region 32, the source regions 33, and the contact regions 34 via a plurality of source contact portions (first contact portions) 50 that penetrate the insulating layer 40.
  • the source contact portions 50 include a plurality of source contact openings 43 and a wiring layer that penetrates the source contact openings 43. This wiring layer may be configured to include a portion of the source pad 47.
  • the multiple source contact portions 50 are electrically connected to both the source pad 47 and the multiple body regions 32.
  • the source pad 47 is electrically connected to the multiple second pillar regions 12 via the multiple body regions 32.
  • the multiple source contact portions 50 extend in a direction transverse to the superjunction structure SJ. Specifically, the multiple source contact portions 50 are arranged in a strip along the boundary between the active region 10 and the peripheral region 11 on the first side surface 5A side ( Figure 29). The multiple source contact portions 50 are arranged in a strip along the boundary between the active region 10 and the peripheral region 11 on the third side surface 5C side ( Figure 29). In Figure 29, for simplicity of illustration, the multiple source contact portions 50 are shown as a single contact portion (two in total).
  • Figure 35 is a cross-sectional perspective view showing a gate structure 35 according to the second embodiment.
  • the multiple gate structures 35 according to the first embodiment described above were arranged shifted from the multiple second pillar regions 12 toward the multiple first pillar regions 13.
  • the multiple gate structures 35 according to the second embodiment are arranged so as to overlap the multiple second pillar regions 12 in the stacking direction.
  • the multiple gate structures 35 overlap the multiple second pillar regions 12 in a one-to-one correspondence in the stacking direction.
  • Each of the multiple gate structures 35 has a bottom wall connected to the corresponding second pillar region 12. Specifically, each of the multiple gate structures 35 is formed wider than the corresponding second pillar region 12, and has a bottom wall connected to the corresponding second pillar region 12 and a side wall connected to the corresponding first pillar region 13.
  • the buried electrode 77 faces the corresponding second pillar region 12 across the insulating film 76 in the stacking direction, and faces the corresponding first pillar region 13 across the insulating film 76 in the horizontal direction.
  • the aforementioned multiple source regions 33 and multiple contact regions 34 each face the corresponding first pillar region 13 across a portion of the body region 32 in the stacking direction.
  • Figure 36 is a cross-sectional perspective view showing a gate structure 35 according to the third embodiment.
  • the multiple gate structures 35 according to the third embodiment each have a configuration that contributes to narrowing the pitch.
  • the multiple gate structures 35 according to the third embodiment are particularly effective in achieving a narrower pitch in the second pillar regions 12.
  • Figure 36 shows an example in which the gate structure 35 according to the first embodiment described above is replaced with the gate structure 35 according to the third embodiment, but the configuration of the gate structure 35 according to the third embodiment is also applicable to the configuration of the gate structure 35 according to the second embodiment.
  • Each of the multiple gate structures 35 includes a trench 75, an insulating film 76, a buried electrode 77, and a buried insulator 80.
  • the trench 75 has the same configuration as in the first embodiment.
  • the insulating film 76 is formed at a distance from the first main surface 3 toward the bottom wall of the trench 75, exposing the surface portion of the first main surface 3 at the opening end of the trench 75. It is preferable that the upper end of the insulating film 76 be located closer to the first main surface 3 than the middle of the depth range of the trench 75.
  • the buried electrode 77 is buried in the trench 75 at a distance from the first main surface 3 toward the bottom wall of the trench 75, and defines an open recess that is recessed toward the bottom wall of the trench 75 at the opening end of the trench 75.
  • the buried electrode 77 exposes the surface portion of the first main surface 3 and the upper end of the insulating film 76 at the opening end of the trench 75. It is preferable that the upper end of the buried electrode 77 be located on the first main surface 3 side relative to the middle of the depth range of the trench 75.
  • the buried insulator 80 is buried in the trench 75 (open recess) so as to expose the first principal surface 3, and covers the insulating film 76 and buried electrode 77 within the trench 75.
  • the buried insulator 80 is buried in the trench 75 at a distance from the first principal surface 3 toward the buried electrode 77, and exposes the surface portion of the first principal surface 3 at the open end of the trench 75.
  • the upper end of the buried insulator 80 is preferably located closer to the first main surface 3 than the intermediate depth of the trench 75.
  • the buried insulator 80 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the buried insulator 80 preferably includes a silicon oxide film.
  • the aforementioned multiple source regions 33 are each formed in a region between multiple adjacent gate structures 35 in the surface layer portion of the first main surface 3.
  • the multiple source regions 33 are arranged at intervals along the multiple gate structures 35 so as to be connected to the multiple gate structures 35 located on both sides.
  • the multiple source regions 33 arranged along one sidewall of the gate structure 35 face the multiple source regions 33 arranged along the other sidewall of the gate structure 35 in a one-to-one correspondence.
  • the multiple source regions 33 are arranged in a matrix in a plan view.
  • the multiple source regions 33 on one side may face the regions between the multiple source regions 33 on the other side in a one-to-one correspondence.
  • the multiple source regions 33 may be arranged in a staggered pattern in a planar view.
  • the multiple source regions 33 have portions exposed from the sidewall of the trench 75 at the opening end of the trench 75, and face the buried electrode 77 and buried insulator 80 with the insulating film 76 sandwiched between them.
  • the aforementioned multiple contact regions 34 are each formed in the region between multiple adjacent gate structures 35 in the surface layer portion of the first main surface 3.
  • the multiple contact regions 34 are arranged at intervals along the multiple gate structures 35 so as to connect to the multiple gate structures 35 located on both sides.
  • the multiple contact regions 34 are arranged alternately with the multiple source regions 33 along the multiple gate structures 35. Even more specifically, the multiple contact regions 34 arranged along one sidewall of the gate structure 35 face the multiple contact regions 34 arranged along the other sidewall of the gate structure 35 in a one-to-one correspondence. Furthermore, the multiple source regions 33 are arranged in a matrix in plan view.
  • the multiple contact regions 34 on one side may face the regions between the multiple source regions 33 on the other side (i.e., the multiple source regions 33) in a one-to-one correspondence.
  • the multiple contact regions 34 may be arranged in a staggered pattern in a planar view.
  • the multiple contact regions 34 have portions exposed from the sidewall of the trench 75 at the opening end of the trench 75, and face the buried electrode 77 and buried insulator 80 with the insulating film 76 sandwiched between them.
  • the aforementioned insulating layer 40 has a layered structure including a first insulating film 41 and a second insulating film 42. As in the first embodiment, the first insulating film 41 selectively covers the first main surface 3.
  • the first insulating film 41 covers the peripheral edge of the active region 10 and exposes the multiple gate structures 35 collectively in the inner part of the active region 10. Specifically, the first insulating film 41 is connected to the insulating film 76 at both ends of the multiple gate structures 35, exposing the buried electrodes 77. The first insulating film 41 also covers the peripheral region 11 in the same manner as in the first embodiment.
  • the second insulating film 42 selectively covers the first main surface 3, sandwiching the first insulating film 41.
  • the second insulating film 42 covers the peripheral edge of the active region 10, exposing the multiple gate structures 35 collectively in the inner part of the active region 10.
  • the second insulating film 42 extends from above the first main surface 3 into the trench 75 at both ends of the multiple gate structures 35, and is connected to the buried insulator 80 within the trench 75.
  • the insulating layer 40 includes multiple contact openings (not shown) that expose both ends (buried electrodes 77) of the multiple gate structures 35, and a single source contact opening 43 that collectively exposes the inner portions (buried insulator 80) of the multiple gate structures 35, the multiple source regions 33, and the multiple contact regions 34.
  • the aforementioned gate pad 45, the aforementioned multiple gate wirings 46, and the aforementioned drain pad 48 have the same configuration as in the first embodiment.
  • the aforementioned source pad 47 is electrically connected to the multiple body regions 32, the multiple source regions 33, and the multiple contact regions 34 via a single source contact portion (first contact portion) 50 that penetrates the insulating layer 40.
  • the single source contact portion 50 includes multiple source contact openings 43 and a wiring layer that extends into the multiple source contact openings 43. This wiring layer may be configured to include a portion of the source pad 47.
  • the single source contact portion 50 collectively covers the inner portions (buried insulator 80) of the multiple gate structures 35, the multiple source regions 33, and the multiple contact regions 34 within the single source contact opening 43.
  • the source pad 47 is electrically insulated from the multiple gate structures 35 (buried electrodes 77) by the buried insulator 80 and is electrically connected to the multiple source regions 33 and multiple contact regions 34 on the first main surface 3.
  • the source pad 47 has a buried portion buried in the trench 75. The buried portion of the source pad 47 faces the buried electrode 77 within the trench 75, with the buried insulator 80 sandwiched between them, and is electrically connected to the multiple source regions 33 and multiple contact regions 34 at the opening end of the trench 75.
  • Figure 37 is a cross-sectional perspective view showing a gate structure 35 according to the fourth embodiment.
  • the multiple gate structures 35 according to the fourth embodiment each have a configuration that is a modification of the multiple gate structures 35 according to the third embodiment.
  • the configuration of the gate structure 35 according to the fourth embodiment is also applicable to the configurations of the gate structures 35 according to the first to third embodiments.
  • Each of the multiple gate structures 35 includes a trench 75, an insulating film 76, a buried electrode 77, and a buried insulator 80.
  • the trench 75 has the same configuration as in the first embodiment.
  • the insulating film 76 includes an upper insulating film 81 and a lower insulating film 82.
  • the upper insulating film 81 is formed as an insulating film for channel control, and covers the wall surface on the opening side of the trench 75 relative to the bottom of the body region 32.
  • the upper insulating film 81 has a portion that covers the first pillar region 13 across the boundary between the first pillar region 13 and the body region 32. In this case, it is preferable that the coverage area of the upper insulating film 81 relative to the body region 32 be larger than the coverage area of the upper insulating film 81 relative to the first pillar region 13.
  • the upper insulating film 81 may include a silicon oxide film. It is preferable that the upper insulating film 81 include a silicon oxide film made of an oxide of the chip 2.
  • the upper insulating film 81 may have a thickness of 1 nm or more and 100 nm or less. The thickness of the upper insulating film 81 may have a value belonging to any one of the following ranges: 1 nm or more and 25 nm or less, 25 nm or more and 50 nm or less, 50 nm or more and 75 nm or less, and 75 nm or more and 100 nm or less.
  • the lower insulating film 82 covers the wall surface on the bottom wall side of the trench 75 relative to the bottom of the body region 32.
  • the lower insulating film 82 covers the first pillar region 13.
  • the coverage area of the lower insulating film 82 relative to the first pillar region 13 is larger than the coverage area of the upper insulating film 81 relative to the body region 32.
  • the lower insulating film 82 may include a silicon oxide film.
  • the lower insulating film 82 may include a silicon oxide film made of an oxide of the chip 2, or may include a silicon oxide film formed by a CVD method.
  • the lower insulating film 82 has a thickness greater than that of the upper insulating film 81.
  • the thickness of the lower insulating film 82 is preferably 10 to 50 times the thickness of the upper insulating film 81.
  • the buried electrode 77 has a multi-electrode structure (double electrode structure) including an upper electrode 83, a lower electrode 84, and an intermediate insulating film 85.
  • the upper electrode 83 is buried on the opening side of the trench 75, with an insulating film 76 sandwiched between them.
  • the upper electrode 83 is buried on the opening side of the trench 75, with an upper insulating film 81 sandwiched between them, and faces the body region 32, with the upper insulating film 81 sandwiched between them.
  • the area of the upper electrode 83 facing the body region 32 is larger than the area of the upper electrode 83 facing the first pillar region 13.
  • the upper electrode 83 is embedded in the trench 75 at a distance from the first main surface 3 toward the bottom wall of the trench 75, and defines an open recess that is recessed toward the bottom wall of the trench 75 at the opening end of the trench 75.
  • the upper electrode 83 exposes the surface portion of the first main surface 3 and the upper end of the upper insulating film 81 at the opening end of the trench 75.
  • a gate potential is applied to the upper electrode 83 as a control potential.
  • the upper electrode 83 controls the inversion and non-inversion of the channel (current path) in the body region 32 in response to the gate potential.
  • the upper electrode 83 may include p-type or n-type conductive polysilicon.
  • the lower electrode 84 is embedded in the bottom wall of the trench 75 with the insulating film 76 sandwiched between them. Specifically, the lower electrode 84 is embedded in the bottom wall of the trench 75 with the lower insulating film 82 sandwiched between them, and faces the first pillar region 13 with the lower insulating film 82 sandwiched between them. In other words, the lower electrode 84 is embedded in the bottom wall of the trench 75 with respect to the bottom of the body region 32. Although specific illustrations are omitted, the lower electrode 84 is extended to the opening side of the trench 75 in part of the trench 75 (both ends in this embodiment).
  • the facing area of the lower electrode 84 relative to the first pillar region 13 is larger than the facing area of the upper electrode 83 relative to the body region 32.
  • the lower electrode 84 extends in a wall-like manner along the depth direction of the trench 75.
  • the lower electrode 84 has an upper end that protrudes from the lower insulating film 82 toward the upper electrode 83 and engages with the lower end of the upper electrode 83.
  • the upper end of the lower electrode 84 faces the upper insulating film 81 (body region 32) horizontally, sandwiching the lower end of the upper electrode 83 therebetween.
  • the lower electrode 84 may be applied with a gate potential or a source potential.
  • a gate potential When a gate potential is applied to the lower electrode 84, the lower electrode 84 has the same potential as the upper electrode 83. This reduces the voltage drop between the upper electrode 83 and the lower electrode 84. This reduces the concentration of the electric field on the gate structure 35.
  • the lower electrode 84 when a source potential is applied to the lower electrode 84, the lower electrode 84 can function as a field electrode. This reduces the parasitic capacitance between the lower electrode 84 and the first pillar region 13. This prevents a decrease in switching speed due to parasitic capacitance.
  • the lower electrode 84 may include p-type or n-type conductive polysilicon.
  • the intermediate insulating film 85 is interposed between the upper electrode 83 and the lower electrode 84, and electrically insulates the upper electrode 83 and the lower electrode 84 within the trench 75.
  • the intermediate insulating film 85 is continuous with the upper insulating film 81 and the lower insulating film 82.
  • the intermediate insulating film 85 has a thickness smaller than that of the lower insulating film 82. It is preferable that the thickness of the intermediate insulating film 85 be greater than that of the upper insulating film 81.
  • the intermediate insulating film 85 may include a silicon oxide film. It is preferable that the intermediate insulating film 85 include a silicon oxide film made of an oxide of the lower electrode 84.
  • the buried insulator 80 is buried in the trench 75 (open recess) so as to expose the first main surface 3, and covers the upper insulating film 81 and upper electrode 83 within the recess.
  • the buried insulator 80 is buried in the trench 75 at a distance from the first main surface 3 toward the upper electrode 83, and exposes the surface portion of the first main surface 3 at the open end of the trench 75.
  • the aforementioned multiple source regions 33 have portions exposed from the sidewall of the trench 75 at the opening end of the trench 75, and face the upper electrode 83 and buried insulator 80 across the upper insulating film 81.
  • the aforementioned multiple contact regions 34 have portions exposed from the sidewall of the trench 75 at the opening end of the trench 75, and face the upper electrode 83 and buried insulator 80 across the upper insulating film 81.
  • the insulating layer 40, gate pad 45, the plurality of gate wirings 46, the source pad 47, and the drain pad 48 have the same configuration as in the second embodiment.
  • the plurality of gate wirings 46 penetrate the insulating layer 40 via the plurality of source contact openings 43 and are electrically connected to the plurality of upper electrodes 83.
  • the plurality of gate wirings 46 penetrate the insulating layer 40 via the plurality of source contact openings 43 and are electrically connected to the plurality of upper electrodes 83 and the plurality of lower electrodes 84.
  • the semiconductor device 1B may include a source wiring extending from the source pad 47 onto the insulating layer 40.
  • the source wiring is formed in a line shape extending along the periphery of the active region 10 so as to intersect (specifically, orthogonally intersect) with a portion (one end or both ends) of the multiple gate structures 35 in an area outside the multiple gate wirings 46.
  • the source wiring penetrates the insulating layer 40 via the multiple source contact openings 43 and is electrically connected to the multiple lower electrodes 84.
  • FIG. 38 is a plan view showing a semiconductor device 1C according to a third embodiment of the present disclosure.
  • FIG. 39 is a cross-sectional view taken along line XXXIX-XXXIX shown in FIG. 38.
  • FIG. 40 is a plan view showing an example layout of chip 2.
  • semiconductor device 1C like semiconductor device 1A, includes a chip 2, a base layer 6, a stacked portion 7, an active region 10, a peripheral region 11, a plurality of second pillar regions 12, and a plurality of first pillar regions 13.
  • the semiconductor device 1C includes at least one (preferably two to 20) p-type field region 38 formed in the surface layer of the first main surface 3 in the peripheral region 11.
  • the number of field regions 38 is typically between four and eight.
  • the field regions 38 are formed in an electrically floating state and relieve the electric field within the chip 2 at the periphery of the first main surface 3.
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 38 are arbitrary and can take various values depending on the electric field to be relieved.
  • the multiple field regions 38 are formed at intervals in the region between the periphery of the chip 2 and the active region 10.
  • the multiple field regions 38 are formed in strips extending along the active region 10 in a planar view.
  • Each of the multiple field regions 38 has a portion extending in strip form in the first direction Y and a portion extending in strip form in the second direction X.
  • the multiple field regions 38 are formed in an annular shape (specifically, a rectangular annular shape) surrounding the multiple second pillar regions 12 in a planar view.
  • the multiple field regions 38 are formed within the stack 7 at intervals from the lower end of the stack 7 (drift region 8) toward the first main surface 3, and each form a pn junction with the drift region 8.
  • the multiple field regions 38 preferably have bottoms located on the first main surface 3 side relative to the intermediate portion of the thickness range of the stack 7. In this form, the multiple field regions 38 are formed at intervals from the multiple second pillar regions 12 toward the periphery of the chip 2. Therefore, the multiple field regions 38 do not face the multiple second pillar regions 12 in the stacking direction.
  • the plurality of field regions 38 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the multiple field regions 38 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the field regions 38 may be the same as the trivalent element of the second pillar regions 12, etc., or may be a different species from the trivalent element of the second pillar regions 12, etc.
  • the trivalent element of the field regions 38 may be at least one of boron, aluminum, gallium, and indium.
  • each of the multiple second pillar regions 12 includes one second main body portion 121 and two second extension portions 122 formed on both ends of the second main body portion 121.
  • the second extension portion 122 may have at least one of the multiple features shown in the first to fourth embodiment examples.
  • the second extension portion 122 may also have a feature that combines multiple (two or more) features shown in the above-mentioned first to fourth embodiment examples.
  • the multiple second pillar regions 12 may have at least one of the multiple features shown in the basic form and the first to eleventh embodiments described above.
  • the multiple second pillar regions 12 may have a feature that combines multiple (two or more) features shown in the basic form and the first to eleventh embodiments described above.
  • chip 2 of semiconductor device 1C may have the features shown in the second modification of the first embodiment.
  • the semiconductor device 1C includes an insulating layer 90 that selectively covers the first main surface 3.
  • the insulating layer 90 may have a single-layer structure or a multilayer structure that includes at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the insulating layer 90 has a single-layer structure that includes a silicon oxide film.
  • the insulating layer 90 covers multiple field regions 38 in the peripheral region 11.
  • the insulating layer 90 is continuous with the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the insulating layer 90 may be formed at a distance inward from the periphery of the first main surface 3, with the laminated portion 7 exposed from the periphery of the first main surface 3.
  • the insulating layer 90 has a contact opening 91 that exposes the active region 10.
  • the contact opening 91 has an opening wall positioned above the innermost field region 38, exposing the entire active region 10 and the inner edge of the innermost field region 38.
  • the semiconductor device 1C includes a first pad electrode (main surface electrode, Schottky electrode) 92 that covers the first main surface 3 in the active region 10.
  • the first pad electrode 92 is formed as an anode pad.
  • the first pad electrode 92 is disposed at a distance inward from the periphery of the chip 2.
  • the first pad electrode 92 is formed in a polygonal shape (a square shape in this embodiment) that follows the periphery of the chip 2 in a plan view.
  • the first pad electrode 92 penetrates the contact opening 91 from above the insulating layer 90 and is electrically connected to the first main surface 3 and the innermost field region 38 within the contact opening 91.
  • the first pad electrode 92 forms a Schottky junction with the first main surface 3 (first pillar region 13).
  • an SBD structure (device structure) 93 Schottky Barrier Diode structure serving as a diode structure (device structure) is formed in the active region 10.
  • the semiconductor device 1C includes a second pad electrode 94 covering the second main surface 4.
  • the second pad electrode 94 is formed as a cathode pad.
  • the second pad electrode 94 forms ohmic contact with the base layer 6 exposed from the second main surface 4.
  • the second pad electrode 94 is electrically connected to the first pillar region 13 via the base layer 6.
  • the second pad electrode 94 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the second pad electrode 94 may cover the second main surface 4 at a distance inward from the periphery of the chip 2 so as to expose the periphery of the chip 2.
  • the breakdown voltage that can be applied between the first pad electrode 92 and the second pad electrode 94 (between the first main surface 3 and the second main surface 4) may be 500V to 3000V or less.
  • the breakdown voltage may have a value that falls within any one of the following ranges: 500V to 1000V or less, 1000V to 1500V, 1500V to 2000V, 2000V to 2500V, and 2500V to 3000V.
  • Figure 41 is a cross-sectional perspective view showing the SBD structure 93 according to the basic form.
  • the first pad electrode 92 is mechanically and electrically connected to the second pillar regions 12 and the first pillar regions 13 on the first main surface 3.
  • the first pad electrode 92 forms a JBS structure (Junction Barrier Controlled Schottky structure) with the second pillar regions 12, and forms a Schottky junction with the first pillar regions 13.
  • JBS structure Joint Barrier Controlled Schottky structure
  • the width-changing portion 14 first tapered portion 14A (Figure 6, etc.), second tapered portion 14B ( Figure 25), protruding portion 14C (Figure 26), and constricted portion 14D ( Figure 26) was described as being formed in the second extension portion 122 of the second pillar region 12 (i.e., the outer peripheral region 11).
  • the width-varying portion 14 may also be formed in the second pillar region 12 formed in the active region 10.
  • the width-varying portion 14 is formed in a predetermined section of the second pillar region 12 formed in the active region 10. This can increase the robustness of the breakdown voltage of the active region 10.
  • the base layer 6 and the laminated portion 7 each contain SiC single crystal.
  • at least one or all of the base layer 6 and the laminated portion 7 may contain a single crystal of a wide bandgap semiconductor other than SiC single crystal.
  • a wide bandgap semiconductor is a semiconductor having a bandgap larger than that of silicon.
  • Examples of single crystal wide bandgap semiconductors include silicon carbide (SiC), gallium nitride (GaN), diamond (C), and gallium oxide (Ga 2 O 3 ).
  • the base layer 6 and the stacked portion 7 may be made of the same type of single crystal, or may be made of different types of single crystal.
  • At least one or all of the base layer 6 and the stacked layer 7 may contain a single crystal other than a wide bandgap semiconductor. At least one or all of the base layer 6 and the stacked layer 7 may contain a silicon single crystal.
  • the MIS structure 31 and the SBD structure 93 are individually formed on different chips 2.
  • the MIS structure 31 and the SBD structure 93 may also be formed on a single chip 2.
  • the SBD structure 93 may be electrically interposed between the source pad 47 (anode pad) and the drain pad 48 (cathode pad) as a freewheeling diode for the MIS structure 31.
  • an n-type base layer 6 is shown.
  • a p-type base layer 6 may also be employed.
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure.
  • the "source” of the MISFET structure is replaced with the "emitter” of the IGBT structure, and the "drain” of the MISFET structure is replaced with the "collector” of the IGBT structure.
  • the p-type base layer 6 may be a p-type region containing a trivalent element introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • semiconductor device in the following items may be replaced with “semiconductor device,” “wide bandgap semiconductor device,” “semiconductor switching device,” “semiconductor rectifier device,” “MISFET device,” “IGBT device,” “diode device,” etc. as necessary.
  • the semiconductor device (1A, 1B, 1C) includes a width-varying portion (14) whose width (W20) changes in a second direction (X) intersecting the first direction (Y) in a plan view.
  • each second pillar region (12) changes in the first direction (Y) in the width-varying portion (14).
  • the width (W10) of this first pillar region (13) also changes in the first direction (Y). Therefore, even if an error (variation) occurs in at least one of the spacing and impurity concentration between adjacent second pillar regions (12), charge balance can be ensured at any position in the first direction (Y) in the first pillar region (13), and at least the required breakdown voltage can be ensured.
  • a semiconductor device (1A, 1B, 1C) with high robustness in terms of breakdown voltage can be provided.
  • Appendix 1-2 The semiconductor device (1A, 1B, 1C) described in Appendix 1-1, wherein the width changing portion (14) includes a tapered portion (14A) in which the width (W20) of the second pillar region (12) narrows toward the end face (5A, 5C) of the chip (2) in the first direction (Y).
  • the width (W20) of the second pillar region (12) narrows toward the end faces (5A, 5C) of the chip (2).
  • the width (W10) of one first pillar region (13) sandwiched between two second pillar regions 12 adjacent in the second direction (X) widens toward the end faces (5A, 5C) of the chip (2).
  • Appendix 1-3 The semiconductor device (1A, 1B, 1C) described in Appendix 1-1, wherein the width changing portion (14) includes a tapered portion (14B) in which the width (W2) of the second pillar region (12) widens toward the end face (5A, 5C) of the chip (2) in the first direction (Y).
  • width-changing portion (14) includes a protruding portion (14C) in which the second pillar region (12) selectively protrudes on both sides in the second direction (X), and a constricted portion (14D) that is continuous with the protruding portion (14C) in the first direction (Y) and in which the second pillar region (12) selectively constricts.
  • the first pillar regions (13) and the second pillar regions (12) are alternately and repeatedly arranged in the second direction (X) in a striped pattern as a whole,
  • the semiconductor device (1A, 1B, 1C) according to any one of Appendix 1-1 to Appendix 1-6, wherein the second pillar region (12) has the width-changing portion (14) within a range of 0.03% to 1.5% of the length of the stripe-shaped second pillar region (12).
  • the first pillar region (13) has a first extension portion (132) extending along a first direction (Y) from the active region (10) toward the outer periphery region (11) in a plan view,
  • the second pillar region (12) extends in the first direction (Y) from the active region (10) toward the outer periphery region (11) in a plan view and has a
  • the widths (W20) of the multiple second extension portions (122) each change in the first direction (Y) at the width-changing portions (14).
  • the widths (W10) of the multiple first extension portions (132) sandwiched between the width-changing portions (14) of the multiple second extension portions (122) also change in the first direction (Y). Therefore, even if an error (variation) occurs in at least one of the spacing and impurity concentration of the multiple second extension portions (122), charge balance can be ensured at any position in the first direction (Y) for each of the multiple first extension portions (132).
  • a semiconductor device (1A, 1B, 1C) with high robustness in terms of breakdown voltage can be provided.
  • the second extension (122) has an outer end (125) disposed in the outer peripheral region (11);
  • the tapered portion (14A) has a pair of side portions (125) extending in the first direction (Y) from the outer end portion (125), The semiconductor device (1A, 1B, 1C) according to Appendix 1-10, wherein the angle ( ⁇ 1) between the outer end (125) and the side (125) of the tapered portion (14A) is greater than or equal to 90° and less than or equal to 95°.
  • the second pillar region (12) is disposed in the active region (10) and includes a main body portion (121) extending in a strip shape with a constant width (W2) along the first direction (Y),
  • Appendix 1-13 an insulating layer (40, 90) covering the device structure (31, 93); a first principal surface electrode (47, 92) disposed on the insulating layer (40, 90) and facing the device structure (31, 93) across the insulating layer (40, 90);
  • the semiconductor device (1A, 1B, 1C) according to any one of Appendices 1-10 to 1-12, wherein the tapered portion (14A) is arranged in an area outside the first principal surface electrode (47, 92).
  • the device structure further includes a first contact portion (50) that is disposed in the insulating layer (40), extends in a direction across the superjunction structure (SJ), and connects the device structure (31) and the first main surface electrode (47),
  • Appendix 1-16 The semiconductor device (1A, 1B) according to any one of Appendices 1-9 to 1-15, wherein the device structure (31) includes a body region (32) of a second conductivity type formed in the drift region (8), and a source region (33) of a first conductivity type formed in a surface layer portion of the body region (32).
  • the device structure (31) includes a trench gate structure having a gate trench (75) that penetrates the source region (33) and the body region (32) to reach the drift region (8), a gate insulating film (36) disposed on the inner surface of the gate trench (75), and a gate electrode (37) embedded in the gate trench (75) via the gate insulating film (36).
  • the semiconductor device (1C) according to any one of Appendices 1-9 to 1-15, wherein the device structure (93) includes a Schottky electrode (92) that covers the plurality of first pillar regions (13) and the plurality of second pillar regions (12) and forms a Schottky junction with the plurality of first pillar regions (13).
  • the device structure (93) includes a Schottky electrode (92) that covers the plurality of first pillar regions (13) and the plurality of second pillar regions (12) and forms a Schottky junction with the plurality of first pillar regions (13).
  • second side portion 129... third side portion , 131...first main body portion, 132...first extension portion, 133...end portion, 134...first inner end portion, 135...first outer end portion, DT...trench depth, S1...depletion layer, S2...depletion layer, SJ...superjunction structure, T1...first thickness, T2...second thickness, TB...base thickness, TE...epi thickness, W1...first pillar width, W2...second pillar width, W10...width, W11...minimum width, W12...maximum width, W20...width, W21...first width, W22...second width, W23...maximum width, W24...minimum width, WT...trench width, X...second direction, Y...first direction, Z...vertical direction, ⁇ 1...angle, ⁇ 2...angle, ⁇ 3...angle, ⁇ 4...angle, ⁇ 5...angle

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Abstract

半導体装置は、主面を有するチップと、前記チップ内に配置され、平面視において第１方向に沿って帯状に延びる第１導電型の第１ピラー領域と、前記チップ内で前記第１ピラー領域に隣接し、平面視において前記第１方向に沿って帯状に延びる第２導電型の第２ピラー領域とを含み、前記第２ピラー領域は、平面視において前記第１方向に交差する第２方向における幅が変化する幅変化部を含む。

Description

半導体装置 関連出願
　本出願は、２０２４年７月１７日に日本国特許庁に提出された特願２０２４－１１４３６３号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置に関する。
　特許文献１には、スーパージャンクション構造を有する半導体装置が開示されている。この半導体装置は、エピタキシャル層を含む。エピタキシャル層の表層部には、ｐ型ボディ領域が形成されている。ｐ型ボディ領域の表層部には、ｎ型電位取り出し領域が形成されている。
　エピタキシャル層においてｐ型ボディ領域よりも下方の領域には、ｐ－型ピラー領域が形成されている。エピタキシャル層の上には、ゲート電極が形成されている。ゲート電極は、ゲート絶縁膜を挟んでｐ型ボディ領域およびｎ型電位取り出し領域と対向している。
特開２０１０－１０９２９６号公報
　［概要］
　本開示の一実施形態は、主面を有するチップと、前記チップ内に配置され、平面視において第１方向に沿って帯状に延びる第１導電型の第１ピラー領域と、前記チップ内で前記第１ピラー領域に隣接し、平面視において前記第１方向に沿って帯状に延びる第２導電型の第２ピラー領域とを含み、前記第２ピラー領域は、平面視において前記第１方向に交差する第２方向における幅が変化する幅変化部を含む、半導体装置を提供する。
　本開示の一実施形態は、主面を有するＳｉＣチップであって、活性領域と、前記活性領域外の外周領域とを含むＳｉＣチップと、前記ＳｉＣチップの前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域内で前記主面に沿う方向に交互に繰り返して隣接して配列された第１導電型の第１ピラー領域および第２導電型の第２ピラー領域を含むスーパージャンクション構造と、前記活性領域において前記スーパージャンクション構造と前記主面との間に形成されたデバイス構造物と、前記第１ピラー領域は、平面視において前記活性領域から前記外周領域に向かって第１方向に沿って延出する第１延出部を有し、前記第２ピラー領域は、平面視において前記活性領域から前記外周領域に向かって前記第１方向に沿って延出し、前記第１延出部に隣接する第２延出部を有し、前記第２延出部は、平面視において前記第１方向に交差する第２方向における幅が変化する幅変化部を含む、半導体装置を提供する。
図１は、本開示の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップのレイアウト例を示す平面図である。 図４は、チップのレイアウト例を示す斜視図である。 図５は、チップの一要部をピラー領域の基本形態と共に示す断面斜視図である。 図６は、図３の一点鎖線VIで囲まれた領域の拡大図である。 図７は、図６に示すVII-VII線に沿う断面図である。 図８は、図６に示すVIII-VIII線に沿う断面図である。 図９は、第１形態例に係るピラー領域を示す断面斜視図である。 図１０は、第２形態例に係るピラー領域を示す断面斜視図である。 図１１は、第３形態例に係るピラー領域を示す断面斜視図である。 図１２は、第４形態例に係るピラー領域を示す断面斜視図である。 図１３は、第５形態例に係るピラー領域を示す断面斜視図である。 図１４は、第６形態例に係るピラー領域を示す断面斜視図である。 図１５は、第７形態例に係るピラー領域を示す断面斜視図である。 図１６は、第８形態例に係るピラー領域を示す断面斜視図である。 図１７は、第９形態例に係るピラー領域を示す断面斜視図である。 図１８は、第１０形態例に係るピラー領域を示す断面斜視図である。 図１９は、第１１形態例に係るピラー領域を示す断面斜視図である。 図２０は、活性領域の一要部を示す平面図である。 図２１は、第１形態例に係るゲート構造を示す断面斜視図である。 図２２は、外周領域の一要部を示す断面図である。 図２３Ａは、図３に示すXXIIIA-XXIIIA線に沿う断面図である。 図２３Ｂは、図２３Ａに示すXXIIIB-XXIIIB線に沿う断面図である。 図２４は、第２延出部の第２形態例を示す平面図であり、図６に対応する図である。 図２５は、第２延出部の第３形態例を示す平面図であり、図６に対応する図である。 図２６は、第２延出部の第４形態例を示す平面図であり、図６に対応する図である。 図２７は、第１実施形態の第１変形例に係るチップのレイアウト例を示す平面図であり、図３に対応する図である。 図２８は、第１実施形態の第２変形例に係るチップのレイアウト例を示す平面図であり、図３に対応する図である。 図２９は、本開示の第２実施形態に係る半導体装置を示す平面図である。 図３０は、図２９に示すXXX-XXX線に沿う断面図である。 図３１は、チップのレイアウト例を示す平面図である。 図３２は、活性領域の一要部を示す平面図である。 図３３は、第１形態例に係るゲート構造を示す断面図である。 図３４は、図３１に示すXXXIV-XXXIV線に沿う断面図である。 図３５は、第２形態例に係るゲート構造を示す断面斜視図である。 図３６は、第３形態例に係るゲート構造を示す断面斜視図である。 図３７は、第４形態例に係るゲート構造を示す断面斜視図である。 図３８は、本開示の第３実施形態に係る半導体装置を示す平面図である。 図３９は、図３８に示すXXXIX-XXXIX線に沿う断面図である。 図４０は、チップのレイアウト例を示す平面図である。 図４１は、基本形態に係るダイオード構造を示す断面斜視図である。
　［詳細な説明］
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　この明細書において「ほぼ（substantially）」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体（不純物）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、特に言及されない限り、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種である。５価元素は、特に言及されない限り、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種である。
　図１は、本開示の第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２のレイアウト例を示す平面図である。図４は、チップ２のレイアウト例を示す斜視図である。図５は、チップ２の一要部を第２ピラー領域１２の基本形態と共に示す断面斜視図である。
　図１～図５を参照して、半導体装置１Ａは、この形態では、ＳｉＣ半導体装置である。半導体装置１Ａは、ＳｉＣ単結晶を含むチップ２を含む。チップ２は、「ＳｉＣチップ」または「半導体チップ」と称されてもよい。チップ２は、この形態（this embodiment）では、六方晶のＳｉＣ単結晶からなり、直方体形状に形成されている。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶からなる例が示されるが、チップ２は他のポリタイプからなっていてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、鉛直方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。鉛直方向Ｚは、チップ２の厚さ方向や第１主面３（第２主面４）の法線方向でもある。第１主面３および第２主面４は、平面視において正方形状または長方形状に形成されていてもよい。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。
　第１側面（端面）５Ａを起点とするチップ２の周方向（図１では反時計回り）に関して、第２側面５Ｂは第１側面５Ａに接続され、第３側面（端面）５Ｃは第２側面５Ｂに接続され、第４側面５Ｄは第１側面５Ａおよび第３側面５Ｃに接続されている。第２側面５Ｂおよび第４側面５Ｄは、第１主面３に沿う第１方向Ｙに延び、第１方向Ｙに交差（具体的には直交）する第２方向Ｘに対向している。第１側面５Ａおよび第３側面５Ｃは、第２方向Ｘに延び、第１方向Ｙに対向している。
　この形態では、第１方向ＹがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であり、第２方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）である。むろん、第１方向ＹがＳｉＣ単結晶のｍ軸方向であり、第２方向ＸがＳｉＣ単結晶のａ軸方向であってもよい。
　第１方向Ｙおよび第２方向Ｘを含むＸＹ平面は、鉛直方向Ｚに直交する水平面を形成する。以下では、鉛直方向Ｚに沿って延びる軸が「鉛直軸」と表現されることがある。また、以下では、第１方向Ｙおよび第２方向Ｘが「水平方向」と表現されることがある。水平方向は、第１主面３に沿って延びる方向でもある。
　図５を参照して、チップ２（第１主面３および第２主面４）は、ＳｉＣ単結晶のｃ面に対して所定のオフ方向Ｄｏｆｆに所定の角度で傾斜したオフ角θｏｆｆを有している。つまり、ＳｉＣ単結晶のｃ軸（（０００１）軸）は、鉛直軸からオフ方向Ｄｏｆｆに向けてオフ角θｏｆｆ分だけ傾斜している。また、ＳｉＣ単結晶のｃ面は、水平面に対してオフ角θｏｆｆ分だけ傾斜している。
　オフ方向Ｄｏｆｆは、ＳｉＣ単結晶のａ軸方向（つまり第１方向Ｙ）であることが好ましい。オフ角θｏｆｆは、０°を超えて１０°以下であってもよい。オフ角θｏｆｆ、０°を超えて１°以下、１°以上２．５°以下、２．５°以上５°以下、５°以上７．５°以下、および、７．５°以上１０°以下のいずれか１つの範囲に属する値を有していてもよい。
　オフ角θｏｆｆは、５°以下であることが好ましい。オフ角θｏｆｆは、２°以上４．５°以下であることが特に好ましい。オフ角θｏｆｆは、典型的には、４°±０．１°の範囲に設定される。むろん、この明細書は、オフ角θｏｆｆが０°である形態（つまり、第１主面３がｃ面に対してジャスト面である形態）を除外しない。
　チップ２は、ＳｉＣ単結晶からなるｎ型のベース層６を含む。ベース層６は、「ベースＳｉＣ層」、「ベース領域」等と称されてもよい。ベース層６は、水平方向に層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄの一部を形成している。ベース層６は、この形態では、ＳｉＣ単結晶製の基板（つまりＳｉＣ基板）からなる。ベース層６は、前述のオフ方向Ｄｏｆｆおよびオフ角θｏｆｆを有している。
　ベース層６は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。ベース層６は、厚さ方向にほぼ一定のｎ型不純物濃度を有していることが好ましい。ベース層６のｎ型不純物濃度は、単一種の５価元素によって調整されていることが好ましい。ベース層６のｎ型不純物濃度は、リン以外の５価元素によって調整されていることが特に好ましい。ベース層６のｎ型不純物濃度は、この形態では、窒素によって調整されている。
　ベース層６は、ベース厚さＴＢを有している。ベース厚さＴＢは、５μｍ以上３００μｍ以下であってもよい。ベース厚さＴＢは、５μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、および、２５０μｍ以上３００μｍ以下のいずれか１つの範囲に属する値を有していてもよい。ベース厚さＴＢは、５０μｍ以上２５０μｍ以下であることが好ましい。
　チップ２は、ベース層６の上に積層された積層部７を含む。積層部７は、「半導体層」、「ＳｉＣ層」、「ＳｉＣ積層部」、「半導体積層部」等と称されてもよい。積層部７は、この形態では、スーパージャンクション構造ＳＪの形成層として設けられている。この形態では、積層部７は単層の半導体層により形成されているが、複数の半導体層により形成されていてもよい。積層部７が複数の半導体層の場合、その積層数は任意であり、達成すべき電気的特性に応じて適宜調節される。耐圧値（ブレークダウン電圧）や抵抗値等が電気的特性として例示される。
　積層部７は、水平方向に層状に延び、チップ２の第１～第４側面５Ａ～５Ｄの一部を形成している。積層部７は、ベース層６を起点に結晶成長されたエピタキシャル層（つまりＳｉＣエピタキシャル層）からなる。
　積層部７は、下端および上端を有している。積層部７の下端は結晶成長起点であり、積層部７の上端は結晶成長終点である。積層部７はベース層６から連続的に結晶成長されているため、積層部７の下端はベース層６の上端に一致している。ベース層６および積層部７の間の境界部は必ずしも視認できるものではなく、他の構成や要素から間接的に評価および／または判定され得る。積層部７は、ベース層６のオフ方向Ｄｏｆｆおよびオフ角θｏｆｆにほぼ一致したオフ方向Ｄｏｆｆおよびオフ角θｏｆｆを有している。
　積層部７は、その全体がドリフト領域８と称されてもよい。ドリフト領域８は、積層部７への不純物イオンの注入によって選択的に形成される不純物領域（後述する第１ピラー領域１３、第２ピラー領域１２、ボディ領域３２、ソース領域３３、コンタクト領域３４等）のベースとなる領域である。ドリフト領域８の不純物濃度を超える濃度となるようにｎ型不純物イオンまたはｐ型不純物イオンが積層部７に注入されることによって、それぞれの濃度に応じた特性を有するｎ型またはｐ型の各種不純物領域が形成される。
　ドリフト領域８は、イオン注入によって積層部７の対象領域において各種不純物領域に置き換えられるが、積層部７のエピタキシャル成長時に添加されたｎ型不純物イオンは、成長時の濃度で残存する。これにより、ドリフト領域８は、当該各種不純物領域の特性（電気的な挙動）を阻害しない範囲内で、ｎ型のバックグラウンド濃度を提供する。一方、積層部７にｎ型不純物イオンまたはｐ型不純物イオンが注入されても少量であれば、当該領域ではドリフト領域８の特性が維持され、ドリフト領域８が残存する。
　積層部７（ドリフト領域８）のｎ型不純物濃度は、ベース層６のｎ型不純物濃度未満であることが好ましい。積層部７は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。積層部７のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、積層部７のｎ型不純物濃度は、積層方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。
　積層部７（ドリフト領域８）は、少なくとも１種の５価元素によって調整されたｎ型不純物濃度を有している。たとえば、積層部７のｎ型不純物濃度は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種によって調節されていてもよい。積層部７は、リン以外の５価元素を含むことが好ましい。
　積層部７（ドリフト領域８）のｎ型不純物濃度は、少なくとも窒素によって調整されていることが好ましい。積層部７が２種以上の５価元素を含む場合、積層部７は、窒素および窒素以外の５価元素を含むことが好ましい。この場合、積層部７は、リンおよび窒素以外の５価元素として、ヒ素およびアンチモンのいずれか一方または両方を含むことが好ましい。この形態では、積層部７（ドリフト領域８）は、リンを含まず、窒素を５価元素として含んでいる。
　積層部７は、エピ厚さＴＥを有している。エピ厚さＴＥは、ベース厚さＴＢ未満であることが好ましい。エピ厚さＴＥは、１μｍ以上であることが好ましい。エピ厚さＴＥは、５μｍ以下であることが好ましい。エピ厚さＴＥは、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　半導体装置１Ａは、チップ２に設定された活性領域１０を含む。活性領域１０は、平面視においてチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてチップ２の内方部に設定されている。活性領域１０は、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に設定されている。活性領域１０の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。
　半導体装置１Ａは、チップ２において活性領域１０外に設定された外周領域１１を含む。外周領域１１は、平面視においてチップ２の周縁および活性領域１０の間の領域に設けられている。外周領域１１は、平面視において活性領域１０に沿って帯状に延び、活性領域１０を取り囲む多角環状（この形態では四角環状）に設定されている。
　半導体装置１Ａは、活性領域１０において積層部７に形成されたｐ型の複数の第２ピラー領域１２を含む。第２ピラー領域１２は、「ピラー層」、「コラム層（領域）」、「ｐ型層（領域）」、「ｐ型ゾーン」等と称されてもよい。複数の第２ピラー領域１２は、積層部７内において水平方向に間隔を空けて形成され、積層部７の一部からそれぞれなるｎ型の複数の第１ピラー領域１３を区画している。
　複数の第２ピラー領域１２は、積層部７の一部により形成されている。複数の第２ピラー領域１２は、複数の第１ピラー領域１３と共にチャージバランスを有する複数のｐｎ接合部を形成している。これにより、複数の第２ピラー領域１２は、積層部７内において複数の第１ピラー領域１３と共にスーパージャンクション構造ＳＪを形成している。チャージバランスを有する状態とは、互いに隣り合う複数の第２ピラー領域１２に関して、一方のｐｎ接合部から拡がる空乏層、および、他方のｐｎ接合部から拡がる空乏層が、複数の第１ピラー領域１３内で接続される状態を意味する。
　複数の第２ピラー領域１２は、積層部７内において第２方向Ｘに間隔を空けて配列され、第１方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第２ピラー領域１２は第１方向Ｙに延びるストライプ状に形成され、複数の第１ピラー領域１３は第１方向Ｙに延びるストライプ状に形成されている。また、複数の第２ピラー領域１２は、ＳｉＣ単結晶のｍ軸方向に間隔を空けて配列され、ＳｉＣ単結晶のａ軸方向に延びている。換言すると、複数の第２ピラー領域１２の延在方向は積層部７のオフ方向Ｄｏｆｆに一致している。複数の第１ピラー領域１３および複数の第２ピラー領域１２は、第２方向Ｘに交互に繰り返し、全体としてストライプ状に配置されている。
　図５を参照して、複数の第２ピラー領域１２は、積層部７の下端側の第２下端部１２ａおよび積層部７の上端側の第２上端部１２ｂをそれぞれ有している。第２下端部１２ａは積層部７の厚さ範囲中間部に対して積層部７の下端側の領域に位置され、第２上端部１２ｂは積層部７の厚さ範囲中間部に対して積層部７の上端側の領域に位置されている。
　第２下端部１２ａは、積層部７の下端から上端側に間隔を空けて形成され、積層部７の一部（下端部）を挟んでベース層６に対向していてもよい。第２下端部１２ａは、積層部７の下端とほぼ一致し、ベース層６に接続されていてもよい。
　積層部７の下端および第２下端部１２ａの間の距離は、０μｍ以上２μｍ以下であってもよい。積層部７の下端および第２下端部１２ａの間の距離は、０μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、および、１．５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　第２下端部１２ａは、ベース層６および積層部７の境界部を横切り、ベース層６内に位置する延部を有していてもよい。この場合、ベース層６の上端を基準とする第２下端部１２ａの延部の厚さは、０μｍを超えて２μｍ以下であってもよい。第２下端部１２ａの延部の厚さは、０μｍを超えて０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、および、１．５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　第２上端部１２ｂは、積層部７の上端から下端側に間隔を空けて形成され、積層部７の一部（上端部）を挟んで積層部７の上端に対向していてもよい。第２上端部１２ｂは、積層部７の上端とほぼ一致していてもよい。
　積層部７の上端および第２上端部１２ｂの間の距離は、０μｍ以上１μｍ以下であってもよい。積層部７の上端および第２上端部１２ｂの間の距離は、０μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、および、０．７５μｍ以上１μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　複数の第２ピラー領域１２は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第２ピラー領域１２のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。第２ピラー領域１２のｐ型不純物濃度は、炭素よりも重たい重元素に属する３価元素によって調整されていることが特に好ましい。つまり、第２ピラー領域１２は、ホウ素以外の３価元素（アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種）を含むことが好ましい。第２ピラー領域１２のｐ型不純物濃度は、この形態では、アルミニウムによって調整されている。
　図３を参照して、複数の第２ピラー領域１２は、それぞれ、１つの第２本体部１２１と、第２本体部１２１の両端部に形成された２つの第２延出部１２２とを含む。１つの第２本体部１２１は、活性領域１０において第１方向Ｙに延びる帯状に形成されている。２つの第２延出部１２２は、それぞれ、外周領域１１において第１方向Ｙに沿って延びる帯状である。つまり、各第２延出部１２２は、平面視において活性領域１０から外周領域１１に向かって第１方向Ｙに沿って延出している。
　図５を参照して、複数の第２ピラー領域１２の第２本体部１２１は、第２ピラー幅Ｗ２をそれぞれ有している。第２ピラー幅Ｗ２は、第２ピラー領域１２の延在方向に直交する方向の幅である。第２ピラー幅Ｗ２は、第２本体部１２１の第１方向Ｙの全域において一定である。第２ピラー幅Ｗ２は、積層部７のエピ厚さＴＥ未満であることが好ましい。むろん、第２ピラー幅Ｗ２は、エピ厚さＴＥ以上であってもよい。
　第２ピラー幅Ｗ２は、０．１μｍ以上５μｍ以下であってもよい。第２ピラー幅Ｗ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第２ピラー幅Ｗ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　複数の第２ピラー領域１２の第２本体部１２１は、第２厚さＴ２をそれぞれ有している。第２厚さＴ２は、複数の第２ピラー領域１２の深さと称されてもよい。第２厚さＴ２は、積層部７のエピ厚さＴＥ未満であってもよい。第２厚さＴ２は、エピ厚さＴＥよりも大きくてもよい。第２厚さＴ２は、エピ厚さＴＥとほぼ等しくてもよい。
　第２厚さＴ２は、１μｍ以上であることが好ましい。第２厚さＴ２は、５μｍ以下であることが好ましい。第２厚さＴ２は、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　第２ピラー幅Ｗ２が積層部７のエピ厚さＴＥ未満であり、第２厚さＴ２が第２ピラー幅Ｗ２よりも大きいことが好ましい。つまり、複数の第２ピラー領域１２の第２本体部１２１は、積層部７の厚さ方向に沿って縦長柱状に延びる第２アスペクト比Ｔ２／Ｗ２をそれぞれ有していることが好ましい。第２アスペクト比Ｔ２／Ｗ２は、第２ピラー幅Ｗ２に対する第２厚さＴ２の比である。この場合、第２厚さＴ２は、エピ厚さＴＥよりも大きいことが特に好ましい。たとえば、第２アスペクト比Ｔ２／Ｗ２は、１を超えて１００以下であってもよい。
　複数の第２ピラー領域１２の第２本体部１２１は、第２方向Ｘに第２ピッチＰ２の間隔を空けて形成されている。第２ピッチＰ２は、積層部７のエピ厚さＴＥ未満であることが好ましい。むろん、第２ピッチＰ２は、エピ厚さＴＥ以上であってもよい。
　第２ピッチＰ２は、０．１μｍ以上５μｍ以下であってもよい。第２ピッチＰ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第２ピッチＰ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　複数の第１ピラー領域１３は、積層部７の下端側の第１下端部１３ａおよび積層部７の上端側の第１上端部１３ｂをそれぞれ有している。第１下端部１３ａは積層部７の厚さ範囲中間部に対して積層部７の下端側の領域に位置され、第１上端部１３ｂは積層部７の厚さ範囲中間部に対して積層部７の上端側の領域に位置されている。
　第１下端部１３ａは、積層部７の下端から上端側に間隔を空けて形成され、積層部７の一部（下端部）を挟んでベース層６に対向していてもよい。第１下端部１３ａは、積層部７の下端とほぼ一致し、ベース層６に接続されていてもよい。
　積層部７の下端および第１下端部１３ａの間の距離は、０μｍ以上２μｍ以下であってもよい。積層部７の下端および第１下端部１３ａの間の距離は、０μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、および、１．５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　第１下端部１３ａは、ベース層６および積層部７の境界部を横切り、ベース層６内に位置する延部を有していてもよい。この場合、ベース層６の上端を基準とする第１下端部１３ａの延部の厚さは、０μｍを超えて２μｍ以下であってもよい。第１下端部１３ａの延部の厚さは、０μｍを超えて０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、および、１．５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　第１上端部１３ｂは、積層部７の上端から下端側に間隔を空けて形成され、積層部７の一部（上端部）を挟んで積層部７の上端に対向していてもよい。第１上端部１３ｂは、積層部７の上端とほぼ一致していてもよい。
　積層部７の上端および第１上端部１３ｂの間の距離は、０μｍ以上１μｍ以下であってもよい。積層部７の上端および第１上端部１３ｂの間の距離は、０μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、および、０．７５μｍ以上１μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　複数の第１ピラー領域１３は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。少なくとも１種の５価元素によって調整されたｎ型不純物濃度を有している。たとえば、第１ピラー領域１３のｎ型不純物濃度は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種によって調節されていてもよい。第１ピラー領域１３のｎ型不純物濃度は、この形態では、リンによって調整されている。
　図３を参照して、複数の第１ピラー領域１３は、それぞれ、１つの第１本体部１３１と、第１本体部１３１の両端部に形成された２つの第１延出部１３２とを備えている。１つの第１本体部１３１は、活性領域１０において第１方向Ｙに延びる帯状に形成されている。２つの第１延出部１３２は、それぞれ、外周領域１１において第１方向Ｙに延びる帯状に形成されている。つまり、各第１延出部１３２は、平面視において活性領域１０から外周領域１１に向かって第１方向Ｙに沿って延出している。各第１延出部１３２は、２つの第１延出部１３２によって第２方向Ｘに挟まれている。つまり、第１延出部１３２は、第１延出部１３２に隣接している。
　図５を参照して、複数の第１ピラー領域１３の第１本体部１３１は、第１ピラー幅Ｗ１をそれぞれ有している。第１ピラー幅Ｗ１は、第１ピラー領域１３の延在方向に直交する方向の幅である。第１ピラー幅Ｗ１は、第２本体部１２１の第１方向Ｙの全域において一定である。第１ピラー幅Ｗ１は、第２ピラー幅Ｗ２と同じであってもよい。むろん、第１ピラー幅Ｗ１は、第２ピラー幅Ｗ２よりも広くてもよいし、第２ピラー幅Ｗ２よりも狭くてもよい。第１ピラー幅Ｗ１は、積層部７のエピ厚さＴＥ未満であることが好ましい。むろん、第１ピラー幅Ｗ１は、エピ厚さＴＥ以上であってもよい。
　第１ピラー幅Ｗ１は、０．１μｍ以上５μｍ以下であってもよい。第１ピラー幅Ｗ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１ピラー幅Ｗ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　複数の第１ピラー領域１３の第１本体部１３１は、第１厚さＴ１をそれぞれ有している。第１厚さＴ１は、複数の第１ピラー領域１３の深さと称されてもよい。第１厚さＴ１は、積層部７のエピ厚さＴＥ未満であってもよい。第１厚さＴ１は、エピ厚さＴＥよりも大きくてもよい。第１厚さＴ１は、エピ厚さＴＥとほぼ等しくてもよい。
　第１厚さＴ１は、１μｍ以上５μｍ以下であることが好ましい。第１厚さＴ１は、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　第１ピラー幅Ｗ１が積層部７のエピ厚さＴＥ未満であり、第１厚さＴ１が第１ピラー幅Ｗ１よりも大きいことが好ましい。つまり、複数の第１ピラー領域１３は、積層部７の厚さ方向に沿って縦長柱状に延びる第１アスペクト比Ｔ１／Ｗ１をそれぞれ有していることが好ましい。第１アスペクト比Ｔ１／Ｗ１は、第１ピラー幅Ｗ１に対する第１厚さＴ１の比である。この場合、第１厚さＴ１は、エピ厚さＴＥよりも大きいことが特に好ましい。たとえば、第１アスペクト比Ｔ１／第１ピラー幅Ｗ１は、１を超えて１００以下であってもよい。
　複数の第１ピラー領域１３の第１本体部１３１は、第２方向Ｘに第１ピッチＰ１の間隔を空けて形成されている。第１ピッチＰ１は、積層部７のエピ厚さＴＥ未満であることが好ましい。むろん、第１ピッチＰ１は、エピ厚さＴＥ以上であってもよい。
　第１ピッチＰ１は、０．１μｍ以上５μｍ以下であってもよい。第１ピッチＰ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１ピッチＰ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　この形態では、活性領域１０のドリフト領域８が、全体的または部分的に第１ピラー領域１３および第２ピラー領域１２に置き換わっている。ドリフト領域８は、活性領域１０における第１ピラー領域１３および第２ピラー領域１２の形成領域外に形成（残存）されていてもよい。図５は、第１ピラー領域１３および第２ピラー領域１２の基本形態の明瞭化のために、活性領域１０にドリフト領域８が形成されず、外周領域１１のみにドリフト領域８が形成された態様を示している。図５に示されていないが、ドリフト領域８は活性領域１０に残存していてもよい。
　なお、第１ピラー領域１３は、ドリフト領域８の導電型が維持された不純物領域であるため、単にドリフト領域と称されてもよい。第１ピラー領域１３とドリフト領域８との濃度差（第１ピラー領域１３の濃度＞ドリフト領域８の濃度）を考慮して、第１ピラー領域１３が「高濃度ドリフト領域」と称され、ドリフト領域８が「低濃度ドリフト領域」と称されてもよい。また、第１ピラー領域１３がドリフト領域８の形成後にドリフト領域８に形成されることを考慮して、ドリフト領域８が「ベースドリフト領域」と称され、第１ピラー領域１３が「第２ドリフト領域」と称されてもよい。
　図６は、図３の一点鎖線VIで囲まれた領域の拡大図である。図７は、図６に示すVII-VII線に沿う断面図である。図８は、図６に示すVIII-VIII線に沿う断面図である。
　以下、図３および図６～図８を参照して、１つの第２延出部１２２について説明する。図６～図８には、第２延出部１２２の第１形態例が記載されている。
　図６を参照して、第２延出部１２２は、第２本体部１２１の外側端部（端部）１２３に接続された第２内側端部（内側端部）１２４と、外周領域１１に配置された第２外側端部（外側端部）１２５とを有している。第２延出部１２２の第１方向Ｙの長さＬ２は、５μｍ以上３０μｍ以下である。
　長さＬ２は、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、および、２５μｍ以上３０μｍ以下のいずれか１つの範囲に属する値を有していてもよい。長さＬ２は、１０μｍ以上２０μｍ以下であることが好ましい。
　長さＬ２は、第２ピラー領域１２の長さＬ１（図３）の０．０３％以上１．５％以下の範囲内であってもよい。長さＬ１に対する長さＬ２の長さ比（Ｌ２／Ｌ１）（％）は、０．０３％以上０．１％以下、０．１％以上０．２％以下、０．２％以上０．３％以下、０．３％以上０．４％以下、０．４％以上０．５％以下、０．５％以上１．０％以下、および、１．０％以上１．５％以下のいずれか１つの範囲に属する値を有していてもよい。
　長さＬ２は、外周領域１１の幅の０．５％以上２５％の範囲内であってもよい。外周領域１１の幅寸法に対する長さＬ２の寸法比（％）は、０．５％以上２．５％以下、２．５％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、および、２０％以上２５％以下のいずれか１つの範囲に属する値を有していてもよい。
　第２内側端部１２４は、平面視において後述する複数のソースコンタクト部（第１コンタクト部）５０の１つに隣接している。図６では、明瞭化のため、複数のソースコンタクト部５０にドット模様を付している（図２４～図２６においても同じ）。複数のソースコンタクト部５０は、スーパージャンクション構造ＳＪを横切る方向（すなわち、第２方向Ｘ）に沿って延びる帯状である。この形態では、複数のソースコンタクト部５０は、活性領域１０と外周領域１１との境界部に配置されている（図１）。
　第２外側端部１２５は、側面５Ａ，５Ｃ（図３、図６の例では第１側面５Ａ）から第１方向Ｙに間隔を空けて配置されている。第２外側端部１２５は、第２方向Ｘに沿いかつ鉛直方向Ｚに沿う平面を有している。第２方向Ｘに隣り合う２つの第２延出部１２２の第２外側端部１２５は、互いに第２方向Ｘに間隔を空けて配置されている。
　第２延出部１２２は、幅Ｗ２０を有している。幅Ｗ２０は、第２ピラー領域１２の延在方向に直交する方向（すなわち、第２方向Ｘ）の幅である。第２延出部１２２は、幅Ｗ２０が第１方向Ｙに変化する幅変化部１４を含んでいる。この形態（第２延出部１２２の第１形態例）では、幅変化部１４は、第１方向Ｙにおいて側面５Ａ，５Ｃ（図３。図６の例では第１側面５Ａ）に向かって幅Ｗ２０が狭くなる第１テーパ部（テーパ部）１４Ａである。
　この形態では、第１テーパ部１４Ａは、第２延出部１２２の第１方向Ｙの全域に設定されている。すなわち、複数の第１テーパ部１４Ａの幅Ｗ２０は、複数のソースコンタクト部５０を起点に第２外側端部１２５に向けて狭くなっている。
　第２延出部１２２は、第２内側端部１２４と第２外側端部１２５とを接続する２つの側部１２６を有している。２つの側部１２６は、平面視で、第２内側端部１２４から第２外側端部１２５に向かうにつれて互いに接近するように傾斜している。各側部１２６と第２外側端部１２５とがなす角度θ１は、９０．０°を超え９５．０°以下である。角度θ１は、各側部１２６と第２ピラー領域１２の延在方向に直交する方向（すなわち、第２方向Ｘ）とがなす角度である。
　角度θ１は、９０．０°を超え９１．０°以下、９１．０°以上９２．０°以下、９２．０°以上９３．０°以下、９３．０°以上９４．０°以下、および、９４．０°以上９５．０°以下のいずれか１つの範囲に属する値を有していてもよい。角度θ１は、９１．０°以上９３．０°以下であることが好ましい。角度θ１は、９１．５°以上９２．５°以下であることがより一層好ましい。
　２つの側部１２６は、それぞれ、鉛直方向Ｚに対して傾斜してない。つまり、第２延出部１２２の幅は、チップ２の深さ方向に変化していない。
　図６～図８を参照して、第１テーパ部１４Ａ（幅変化部１４）において、第２延出部１２２の幅Ｗ２０は、最大幅である第１幅Ｗ２１と最小幅である第２幅Ｗ２２との間の範囲で変化している。第１幅Ｗ２１は、第２内側端部１２４における第２延出部１２２の幅である。第１幅Ｗ２１は、第２ピラー領域１２の第２本体部１２１の第２ピラー幅Ｗ２と等しい。
　第２幅Ｗ２２は、第２外側端部１２５における第２延出部１２２の幅である。この形態では、第１幅Ｗ２１に対する第２幅Ｗ２２の幅比（Ｗ２２／Ｗ２１）（％）は、２０％以上１００％未満である。
　第１幅Ｗ２１に対する第２幅Ｗ２２の幅比（Ｗ２２／Ｗ２１）（％）は、２０％以上４０％以下、４０％以上６０％以下、６０％以上６５％以下、６５％以上７０％以下、７０％以上７５％以下、７５％以上８０％以下、８０％以上８５％以下、８５％以上９０％以下、９０％以上１００％未満のいずれか１つの範囲に属する値を有していてもよい。幅比（Ｗ２２／Ｗ２１）（％）は、６０％以上９０％以下であることが好ましい。
　図７および図８を参照して、第２延出部１２２は、第２本体部１２１の第２厚さＴ２と同じ厚さを有している。第２延出部１２２は、第２本体部１２１の第２厚さＴ２よりも大きくてもよいし、小さくてもよい。互いに隣り合う２つの第２延出部１２２によって、第１延出部１３２が区画されている。
　以下、１つの第１延出部１３２について説明する。
　図６を参照して、第１延出部１３２は、２つの第２延出部１２２によって第２方向Ｘに挟まれている。第１延出部１３２は、第１本体部１３１の端部１３３に接続された第１内側端部１３４と、外周領域１１に配置された第１外側端部１３５とを有している。第１延出部１３２の第１方向Ｙの長さは、第２延出部１２２の第１方向Ｙの長さＬ２と等しい。
　第１内側端部１３４は、平面視において後述するソースコンタクト部５０に隣接している。前述のように、複数のソースコンタクト部５０は、スーパージャンクション構造ＳＪを横切る方向（すなわち、第２方向Ｘ）に沿って延びる帯状である。また、複数のソースコンタクト部５０は、活性領域１０と外周領域１１との境界部に配置されている（図１）。
　第１外側端部１３５は、側面５Ａ，５Ｃから第１方向Ｙに間隔を空けて配置されている。第１外側端部１３５は、スーパージャンクション構造ＳＪの周囲を取り囲むドリフト領域８に繋がっている。
　第１延出部１３２は、第２方向Ｘの幅Ｗ１０を有している。第１延出部１３２の幅Ｗ１０は、第２延出部１２２の幅変化部１４（第１テーパ部１４Ａ）の幅変化に伴い、第１方向Ｙに変化する。具体的には、第１延出部１３２の幅Ｗ１０は、第１方向Ｙにおいてチップ２の側面５Ａ，５Ｃ（図３。図６の例では第１側面５Ａ）に向かって広くなっている。
　第１延出部１３２の幅Ｗ１０は、最小幅Ｗ１１と最大幅Ｗ１２との間の範囲で変化している。最小幅Ｗ１１は、第１内側端部１３４における第１延出部１３２の幅である。最小幅Ｗ１１は、第１ピラー領域１３の第１本体部１３１の第１ピラー幅Ｗ１と等しい。
　最大幅Ｗ１２は、第２外側端部１２５における第２延出部１２２の幅である。この形態では、最大幅Ｗ１２に対する最小幅Ｗ１１の幅比（％）は、９０％以上である。
　最大幅Ｗ１２に対する最小幅Ｗ１１の幅比（Ｗ１１／Ｗ１２）（％）は、２０％以上１００％未満であってよい。幅比（Ｗ２２／Ｗ２１）（％）は、２０％以上４０％以下、４０％以上６０％以下、６０％以上６５％以下、６５％以上７０％以下、７０％以上７５％以下、７５％以上８０％以下、８０％以上８５％以下、８５％以上９０％以下、９０％以上１００％未満のいずれか１つの範囲に属する値を有していてもよい。幅比（Ｗ１１／Ｗ１２）（％）は、６０％以上９０％以下であることが好ましい。
　複数の第１ピラー領域１３の第１延出部１３２は、第１本体部１３１の第１厚さＴ１と同じ厚さをそれぞれ有している。第１延出部１３２は、第１本体部１３１の第１厚さＴ１よりも大きくてもよいし、小さくてもよい。
　前述のように、第２延出部１２２の幅変化部１４（第１テーパ部１４Ａ）の幅変化に伴い、第１延出部１３２の幅Ｗ１０は第１方向Ｙに変化する。
　複数の第２延出部１２２が複数の第１延出部１３２とチャージバランスを有するためには、互いに隣り合う複数の第２延出部１２２に関して、一方のｐｎ接合部から拡がる空乏層、および、他方のｐｎ接合部から拡がる空乏層が複数の第１延出部１３２内で接続される必要がある。
　仮に、複数の第２延出部１２２が、それぞれ第１方向Ｙの全域に亘って一定幅（第１延出部１３２と同様に一定の幅Ｗ２）を有している場合を考える。この場合、複数の第２延出部１２２によって区画される複数の第１延出部１３２も、第１方向Ｙの全域に亘って一定幅である。そして、複数の第２延出部１２２の間隔（複数の第１延出部１３２の幅）および複数の第２延出部１２２の不純物濃度は、それぞれ、一方のｐｎ接合部から拡がる空乏層、および、他方のｐｎ接合部から拡がる空乏層が複数の第１ピラー領域１３内で接続するような間隔および濃度に設定される。
　しかし、複数の第２延出部１２２の間隔および不純物濃度の少なくとも一方に、誤差（ばらつき）が生じることがある。この場合、複数の第１延出部１３２の第１方向Ｙの全域に亘って、一方のｐｎ接合部から拡がる空乏層、および、他方のｐｎ接合部から拡がる空乏層が接続しないことがある。この状態では、第２延出部１２２の第１方向Ｙの全域に亘ってチャージバランスがない状態になり、その結果、耐圧が低下するおそれがある。
　耐圧の低下を防止する観点から見れば、複数の第２延出部１２２の間隔（複数の第１延出部１３２）の幅を極端に狭く設定すれば、このような問題を回避できる。しかし、複数の第２延出部１２２の間隔は、活性領域１０における複数の第２ピラー領域１２の第２ピラー幅Ｗ２にそれぞれ依存している。そして、複数の第２ピラー領域１２の第２ピラー幅Ｗ２をそれぞれ狭くすることは、電流経路が狭くなることにつながる。すなわち、電流特性を考慮すれば、複数の第２延出部１２２の間隔（複数の第１延出部１３２）の幅を極端に狭く設定することは、必ずしも好ましくない。
　前述のように、この形態では、複数の第２延出部１２２によって挟まれた複数の第１延出部１３２の幅Ｗ１０も、第１方向Ｙに変化する。そのため、第２ピラー領域１２の寸法および不純物濃度の少なくとも一方に誤差（ばらつき）があっても、第１延出部１３２における第１方向Ｙのいずれかの位置においてチャージバランスを確保できる。
　具体的には、図７および図８を参照して、複数の第２延出部１２２の寸法および不純物濃度が、それぞれ所期の寸法および所期の不純物濃度から誤差（ばらつき）のない場合、複数の第１延出部１３２において、一方のｐｎ接合部から拡がる空乏層Ｓ１、および、他方のｐｎ接合部から拡がる空乏層Ｓ１が第１方向Ｙの全域に亘って接続する。
　これに対し、第２延出部１２２の寸法および不純物濃度の少なくとも一方に誤差（ばらつき）がある場合には、複数の第１延出部１３２の第１外側端部１３５において、一方のｐｎ接合部から拡がる空乏層Ｓ２、および、他方のｐｎ接合部から拡がる空乏層Ｓ２が接続しないことがある（図８）。
　この場合でも、複数の第１延出部１３２の第１内側端部１３４において、一方のｐｎ接合部から拡がる空乏層Ｓ２、および、他方のｐｎ接合部から拡がる空乏層Ｓ２は接続している（図７）。すなわち、第１延出部１３２における第１方向Ｙのいずれかの位置においてチャージバランスを確保できる。
　そのため、この形態の半導体装置１Ａによれば、複数の第２延出部１２２の寸法、不純物濃度等の誤差（ばらつき）が発生した場合であっても、必要な耐圧を少なくとも確保できる。別の言い方では、外周領域１１の耐圧に関して高いロバスト性を有する半導体装置１Ａを提供できる。
　また、この形態によれば、外周領域１１に配置される第２延出部１２２に幅変化部１４が設定される。外周領域１１に対する耐圧の要求は、比較的厳しい。外周領域１１に配置される第２延出部１２２に幅変化部１４を設定することにより、外周領域１１の耐圧のロバスト性を高めることができる。
　また、外周領域１１に配置される第２延出部１２２および第１延出部１３２には、電流経路としての役割が求められない。そのため、第２延出部１２２の平面形状を、高い自由度でレイアウトすることが可能である。つまり、第２延出部１２２に幅変化部１４を設定することにより、チップ２の電流特性に影響を与えることなく、外周領域１１の耐圧のロバスト性を高めることができる。
　また、この形態では、第１テーパ部１４Ａにおいて、第２延出部１２２の幅Ｗ２０が、側面５Ａ，５Ｃに向かうにつれて狭くなっている。つまり、複数の第２ピラー領域１２によって挟まれた複数の第１延出部１３２の幅Ｗ１０は、側面５Ａ，５Ｃに向かって広くなっている。
　第１延出部１３２において一方のｐｎ接合部および他方のｐｎ接合部から拡がり、互いに接続した空乏層は、その接続位置からは横方向に拡がりにくい。そのため、仮に、複数の第１延出部１３２の幅Ｗ１０が側面５Ａ，５Ｃに向かうにつれて狭くなっていると、接続位置から空乏層を側面５Ａ，５Ｃに向けて拡げることが難しい。
　これに対し、この形態では、複数の第１延出部１３２の幅Ｗ１０は、側面５Ａ，５Ｃに向かって広くなっている。そのため、互いに接続した空乏層を、側面５Ａ，５Ｃに向けて拡げることが可能である。これにより、外周領域１１における耐圧の一層の向上を図ることができる。
　また、この形態では、チップ２は、ＳｉＣを含む。外周領域１１の耐圧に関するロバスト性を向上させる手法として、この形態に記載の手法の他、第２延出部１２２の幅Ｗ２０をチップ２の深さ方向に変化させる手法も考えられる。しかし、チップ２がＳｉＣを含む場合には、エピタキシャル層を多段階に分けて形成（マルチエピ）することは製造時間やスペースの関係から通常採用されない。そのため、チップ２がＳｉＣを含む場合に、上記の手法を採用することはできない。
　これに対し、この形態では、幅変化部１４において第２方向Ｘにおける幅Ｗ２０を変化させている。これにより、幅変化部１４における第１方向Ｙのいずれかの位置においてチャージバランスを確保できる。したがって、チップ２がＳｉＣを含む場合であっても、外周領域１１の耐圧のロバスト性を高めることができる。
　以下、図８～図１９を参照して、第２ピラー領域１２の第１～第１１形態例が示される。複数の第２ピラー領域１２は、第１～第１１形態例に示される複数の特徴のうちの少なくとも１つの特徴を有していてもよい。複数の第２ピラー領域１２は、第１～第１１形態例に示される複数（２つ以上）の特徴が組み合わされた特徴を有していてもよい。
　図８～図１９には、第２ピラー領域１２として、第２本体部１２１の断面形状が表されている。第１～第１１形態例において、第２ピラー領域１２の第２延出部１２２（図６～図８等）が、第２本体部１２１と同等の断面形状を有していてもよい。
　図９は、第１形態例に係る第２ピラー領域１２を示す断面斜視図である。図９を参照して、第２ピラー領域１２は、積層部７のエピ厚さＴＥ未満の厚さを有し、積層部７の上端から間隔を空けて積層部７（ドリフト領域８）内に形成されている。具体的には、第２ピラー領域１２の第２上端部１２ｂは、積層部７の上端（第１主面３）から下端側に間隔を空けて形成され、積層部７の一部（上端部）を挟んで第１主面３に対向している。
　図１０は、第２形態例に係る第２ピラー領域１２を示す断面斜視図である。図１０を参照して、第２ピラー領域１２は、積層部７のエピ厚さＴＥ未満の厚さを有し、積層部７の下端から間隔を空けて積層部７（ドリフト領域８）内に形成されている。具体的には、第２ピラー領域１２の第２下端部１２ａは、積層部７の下端（ベース層６）から上端側に間隔を空けて形成され、積層部７の一部（下端部）を挟んでベース層６に対向している。
　図１１は、第３形態例に係る第２ピラー領域１２を示す断面斜視図である。図１１を参照して、第２ピラー領域１２は、積層部７のエピ厚さＴＥ未満の厚さを有し、積層部７の下端および上端の両方から間隔を空けて積層部７（ドリフト領域８）内に形成されている。具体的には、第２ピラー領域１２の第２上端部１２ｂは、積層部７の上端（第１主面３）から下端側に間隔を空けて形成され、積層部７の一部（上端部）を挟んで第１主面３に対向している。一方、第２ピラー領域１２の第２下端部１２ａは、積層部７の下端（ベース層６）から上端側に間隔を空けて形成され、積層部７の一部（下端部）を挟んでベース層６に対向している。
　図１２は、第４形態例に係る第２ピラー領域１２を示す断面斜視図である。図１２を参照して、複数の第２ピラー領域１２は、積層部７の厚さ方向において、第１領域１８および第２領域１９を含む積層構造をそれぞれ有している。この形態では、第１領域１８および第２領域１９は、積層部７の厚さ方向において互いに間隔を空けて配置されている。第１領域１８および第２領域１９は、それぞれが互いに異なるｐ型不純物濃度を有していてもよい。
　第１領域１８および第２領域１９の間には、積層部７（ドリフト領域８）の一部が介在している。当該ドリフト領域８の一部は、第１領域１８と第２領域１９とを物理的に分離するｎ型の中間領域２５を提供する。中間領域２５は、積層部７の厚さ方向の中央に位置していてもよいし、当該中央位置に対して上端側または下端側に位置していてもよい。
　図１３は、第５形態例に係る第２ピラー領域１２を示す断面斜視図である。図１３を参照して、複数の第２ピラー領域１２は、積層部７の厚さ方向において、第１領域１８および第２領域１９を含む積層構造をそれぞれ有している。この形態では、第１領域１８および第２領域１９は、積層部７の厚さ方向において互いに接続されている。第１領域１８および第２領域１９の境界部２６は、積層部７の厚さ方向の中央に位置していてもよいし、当該中央位置に対して上端側または下端側に位置していてもよい。
　図１４は、第６形態例に係る第２ピラー領域１２を示す断面斜視図である。図１５は、第７形態例に係る第２ピラー領域１２を示す断面斜視図である。図１４および図１５を参照して、積層部７の上端から間隔を空けた位置に第２上端部１２ｂを有する第２ピラー領域１２が、第１領域１８および第２領域１９を含む積層構造を有していてもよい。
　図１６は、第８形態例に係る第２ピラー領域１２を示す断面斜視図である。図１７は、第９形態例に係る第２ピラー領域１２を示す断面斜視図である。図１６および図１７を参照して、積層部７の下端から間隔を空けた位置に第２下端部１２ａを有する第２ピラー領域１２が、第１領域１８および第２領域１９を含む積層構造を有していてもよい。
　図１８は、第１０形態例に係る第２ピラー領域１２を示す断面斜視図である。図１９は、第１１形態例に係る第２ピラー領域１２を示す断面斜視図である。図１８および図１９を参照して、積層部７の上端および下端から間隔を空けた位置に第２上端部１２ｂおよび第２下端部１２ａをそれぞれ有する第２ピラー領域１２が、第１領域１８および第２領域１９を含む積層構造を有していてもよい。
　以下、活性領域１０内に形成されるデバイス構造物の形態例が示される。図２０は、活性領域１０の一要部を示す平面図である。図２１は、第１形態例に係るゲート構造３５を示す断面斜視図である。図２２は、外周領域１１の一要部を示す断面図である。図２３Ａは、図３に示すXXIIIA-XXIIIA線に沿う断面図である。図２３Ｂは、図２３Ａに示すXXIIIB-XXIIIB線に沿う断面図である。
　図２１では、第３形態例に係る第２ピラー領域１２が例示されている。むろん、図２１では、基本形態および第１～第１１形態例に係る第２ピラー領域１２のいずれか１つまたは複数が適用された構成が適用されてもよい。
　図２０および図２１を参照して、半導体装置１Ａは、この形態では、活性領域１０に形成されたデバイス構造物の一例としてのＭＩＳ構造３１（Metal Insulator Semiconductor structure）を含む。ＭＩＳ構造３１は、「電界効果トランジスタ構造」と称されてもよい。
　半導体装置１Ａは、活性領域１０に形成されたｐ型の複数のボディ領域３２を含む。複数のボディ領域３２は、この形態では、第２方向Ｘに間隔を空けて配列され、第１方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のボディ領域３２は、ＳｉＣ単結晶のｍ軸方向に間隔を空けて配列され、ＳｉＣ単結晶のａ軸方向に延びている。換言すると、複数のボディ領域３２の延在方向は、ＳｉＣ単結晶のオフ方向Ｄｏｆｆに一致している。また、複数のボディ領域３２の延在方向は、複数の第２ピラー領域１２の延在方向に一致している。
　複数のボディ領域３２は、積層方向に対応する第２ピラー領域１２に重なるように第１主面３の表層部に形成されている。具体的には、複数のボディ領域３２は、積層方向に複数の第２ピラー領域１２と１対１の対応関係で重なっている。
　複数の第２ピラー領域１２が第１主面３から間隔を空けて形成されている場合、複数のボディ領域３２は、第１主面３および複数の第２ピラー領域１２の第２上端部１２ｂ（図１１参照）の間の領域にそれぞれ形成される。複数のボディ領域３２は、積層部７の厚さ範囲中間部に対して第１主面３側に形成され、第１主面３から露出していることが好ましい。複数のボディ領域３２は、対応する第２ピラー領域１２（第２上端部１２ｂ）に接続されていることが好ましい。
　複数のボディ領域３２は、直下の第２ピラー領域１２よりも幅広にそれぞれ形成され、隣り合う複数の第２ピラー領域１２から直下の第２ピラー領域１２側に間隔を空けて形成されている。複数のボディ領域３２は、第１主面３のうち隣り合う複数の第２ピラー領域１２の間の領域から第１ピラー領域１３の一部を露出させている。
　複数のボディ領域３２は、たとえば、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　複数のボディ領域３２のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。ボディ領域３２の３価元素は、第２ピラー領域１２等の３価元素と同一種であってもよいし、第２ピラー領域１２等の３価元素と異なる種であってもよい。ボディ領域３２の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　半導体装置１Ａは、活性領域１０において複数のボディ領域３２の表層部にそれぞれ形成されたｎ型の１つまたは複数のソース領域３３を含む。この形態では、各ボディ領域３２の表層部に複数（この形態では２つ）のソース領域３３が間隔を空けて形成されている。複数のソース領域３３は、積層部７の第１ピラー領域１３およびドリフト領域８のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。複数のソース領域３３は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。
　複数のソース領域３３は、対応するボディ領域３２の延在方向に沿って帯状にそれぞれ延びていてもよい。むろん、複数のソース領域３３は、対応するボディ領域３２の延在方向に沿って間隔を空けて形成されていてもよい。複数のソース領域３３は、対応するボディ領域３２の底部から第１主面３側に間隔を空けて形成され、対応するボディ領域３２の周縁から内方に間隔を空けて形成されている。複数のソース領域３３は、ボディ領域３２の周縁部において複数の第１ピラー領域１３と共に第１主面３に沿うチャネル（電流経路）を区画している。
　半導体装置１Ａは、活性領域１０において複数のボディ領域３２の表層部にそれぞれ形成されたｐ型の１つまたは複数のコンタクト領域３４を含む。コンタクト領域３４は、「バックゲート領域」と称されてもよい。この形態では、各ボディ領域３２の表層部において互いに隣り合う複数のソース領域３３の間の領域に１つのコンタクト領域３４が形成されている。
　複数のコンタクト領域３４は、複数のボディ領域３２のｐ型不純物濃度（ピーク値）よりも高いｐ型不純物濃度（ピーク値）を有している。複数のコンタクト領域３４のｐ型不純物濃度（ピーク値）は、複数の第２ピラー領域１２のｐ型不純物濃度（ピーク値）よりも高い。複数のコンタクト領域３４は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　複数のコンタクト領域３４は、対応するボディ領域３２の延在方向に沿って帯状にそれぞれ延びていてもよい。むろん、複数のコンタクト領域３４は、対応するボディ領域３２の延在方向に沿って間隔を空けて形成されていてもよい。複数のコンタクト領域３４は、対応するボディ領域３２の底部から第１主面３側に間隔を空けて形成され、対応するボディ領域３２の周縁部から内方に間隔を空けて形成されている。
　半導体装置１Ａは、活性領域１０において第１主面３の上に配置されたプレーナ電極型の複数のゲート構造３５を含む。ゲート構造３５は、「プレーナゲート構造」と称されてもよい。複数のゲート構造３５は、積層方向に少なくとも１つのボディ領域３２（チャネル）に重なるように第１主面３の上に間隔を空けて配列されている。複数のゲート構造３５には、制御電位としてのゲート電位が付与される。複数のゲート構造３５は、ゲート電位に応答してボディ領域３２内におけるチャネル（電流経路）の反転および非反転を制御する。
　複数のゲート構造３５は、この形態では、第２方向Ｘに間隔を空けて配列され、第１方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のゲート構造３５は、ＳｉＣ単結晶のｍ軸方向に間隔を空けて配列され、ＳｉＣ単結晶のａ軸方向に延びている。換言すると、複数のゲート構造３５の延在方向は、ＳｉＣ単結晶のオフ方向Ｄｏｆｆに一致している。また、複数のゲート構造３５の延在方向は、複数の第２ピラー領域１２の延在方向に一致している。
　複数のゲート構造３５は、複数の第２ピラー領域１２から複数の第１ピラー領域１３側にずれて配置され、積層方向に複数の第１ピラー領域１３に１対１の対応関係で重なっている。複数のゲート構造３５は、この形態では、隣り合う２つのボディ領域３２に跨るようにそれぞれ配置され、一方および他方のボディ領域３２内に位置された複数のソース領域３３をそれぞれ被覆している。
　複数のゲート構造３５は、第１主面３の上に配置されたゲート絶縁膜３６、および、ゲート絶縁膜３６の上に配置されたゲート電極３７を含む積層構造をそれぞれ有している。ゲート絶縁膜３６は、酸化シリコン膜を含んでいてもよい。ゲート電極３７は、導電性ポリシリコンを含んでいてもよい。
　ゲート絶縁膜３６およびゲート電極３７のいずれか一方または両方は、積層方向に第２ピラー領域１２に部分的に重なるように配置されていてもよい。むろん、ゲート絶縁膜３６およびゲート電極３７のいずれか一方または両方は、積層方向に第２ピラー領域１２に部分的に重ならないように配置されていてもよい。
　図２３Ａおよび図２３Ｂを参照して、半導体装置１Ａは、外周領域１１において第１主面３の表層部に形成されたｐ型の複数のアウターボディ領域５１を含む。複数のアウターボディ領域５１は、この形態では、第２方向Ｘに間隔を空けて配列され、第１方向Ｙに延びる帯状にそれぞれ形成されている。複数のアウターボディ領域５１の延在方向は、複数の第２ピラー領域１２（第２延出部１２２）の延在方向に一致している。
　アウターボディ領域５１は、ボディ領域３２のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していることが好ましい。むろん、アウターボディ領域５１のｐ型不純物濃度は、ボディ領域３２のｐ型不純物濃度未満であってもよいし、ボディ領域３２のｐ型不純物濃度よりも高くてもよい。
　複数のアウターボディ領域５１は、積層方向に対応する第２ピラー領域１２の第２延出部１２２に重なるように第１主面３の表層部に形成されている。複数のアウターボディ領域５１は、積層方向に複数の第２ピラー領域１２と１対１の対応関係で重なっている。
　複数のアウターボディ領域５１は、最も外周領域１１寄りのボディ領域３２に隣接した位置から、側面５Ａ，５Ｃ（図２３Ａでは第１側面５Ａ）側に向けて延びている。
　図２３Ａを参照して、複数のアウターボディ領域５１は、内側端部５１ａおよび外側端部５１ｂを有している。アウターボディ領域５１の内側端部５１ａは、第１方向Ｙに関し、第２延出部１２２の第２内側端部１２４に揃っている。アウターボディ領域５１の内側端部５１ａは、最も外周領域１１寄りのボディ領域３２に接続されている。
　アウターボディ領域５１の外側端部５１ｂは、第１主面３の周縁（側面５Ａ，５Ｃ）から活性領域１０側に間隔を空けて形成されている。アウターボディ領域５１の外側端部５１ｂは、第１方向Ｙに関し、第２延出部１２２の第２外側端部１２５にほぼ揃っている。図２３Ａに示すように、外側端部５１ｂが第２延出部１２２の第２外側端部１２５よりも側面５Ａ，５Ｃ（図２３Ａでは第１側面５Ａ）側に僅かにはみ出していてもよい。
　複数のアウターボディ領域５１は、平面視において、それぞれ複数の第２ピラー領域１２の第２延出部１２２にオーバーラップしている。複数のアウターボディ領域５１は、複数の第１ピラー領域１３の第１延出部１３２には、チップ２の深さ方向に対向していない。
　図２３Ｂを参照して、各アウターボディ領域５１の第２方向Ｘの両側部は、それぞれ、対応する第２延出部１２２の第２方向Ｘの両方の側部１２６に揃っている。この形態では、１つのアウターボディ領域５１の幅ＷＢは、第２延出部１２２の幅Ｗ２０と等しい（幅ＷＢ＝幅Ｗ２０）。１つのアウターボディ領域５１の幅ＷＢは、１つのボディ領域３２の幅ＷＡ（図２１）よりも狭い（幅ＷＢ＜幅ＷＡ）。
　図２１～図２３Ｂを参照して、半導体装置１Ａは、第１主面３を被覆する絶縁層４０を含む。絶縁層４０は、「絶縁膜」、「層間膜」、「中間絶縁膜」等と称されてもよい。絶縁層４０は、この形態では、第１絶縁膜４１および第２絶縁膜４２を含む積層構造を有している（図２２等参照）。第１絶縁膜４１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１絶縁膜４１は、チップ２（積層部７）の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第１絶縁膜４１は、活性領域１０および外周領域１１において第１主面３を選択的に被覆している。第１絶縁膜４１は、活性領域１０においてゲート絶縁膜３６外の領域を被覆し、ゲート絶縁膜３６に接続されている。第１絶縁膜４１は、この形態では、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。むろん、第１絶縁膜４１は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部から積層部７を露出させていてもよい。
　第２絶縁膜４２は、第１絶縁膜４１の上に積層されている。第２絶縁膜４２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。絶縁層４０は、酸化シリコン膜を含むことが好ましい。第２絶縁膜４２は、活性領域１０および外周領域１１において第１絶縁膜４１を挟んで第１主面３を被覆している。
　第２絶縁膜４２は、活性領域１０において複数のゲート構造３５を被覆している。第２絶縁膜４２は、この形態では、第１主面３の周縁に連なっている。むろん、第２絶縁膜４２は、第１主面３の周縁から内方に間隔を空けて形成され、第１絶縁膜４１と共に第１主面３の周縁部を露出させていてもよい。
　図２１を参照して、半導体装置１Ａは、絶縁層４０に形成された複数のコンタクト開口を含む。複数のコンタクト開口は、複数のゲート構造３５（ゲート電極３７）を露出させる複数のコンタクト開口（図示略）、および、複数のソース領域３３を露出させる複数のソースコンタクト開口４３を含む。
　ソースコンタクト開口４３は、隣り合う複数のゲート構造３５の間の領域に形成され、複数のソース領域３３および複数のコンタクト領域３４を露出させている。この形態では複数のソースコンタクト開口４３は、第２方向Ｘに間隔を空けて、第１方向Ｙに沿って帯状に配列されている。別の言い方では、複数のソースコンタクト開口４３は、スーパージャンクション構造ＳＪを横切る方向に延びている。
　具体的には、複数のソースコンタクト開口４３は、活性領域１０と第１側面５Ａ側の外周領域１１との境界部に沿って帯状に配列されている（図１）。複数のソースコンタクト開口４３は、活性領域１０と第３側面５Ｃ側の外周領域１１との境界部に沿って帯状に配列されている（図１）。図１では、図示の簡略化のため、複数のソースコンタクト開口４３を単一の開口（合計２つ）として記載している。
　図１を参照して、半導体装置１Ａは、絶縁層４０の上に配置されたゲートパッド４５を含む。ゲートパッド４５は、外部からゲート電位が付与される電極である。ゲートパッド４５は、「ゲートパッド電極」、「第１パッド電極」等と称されてもよい。ゲートパッド４５は、絶縁層４０側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　ゲートパッド４５は、この形態では、絶縁層４０のうち活性領域１０を被覆する部分の上に配置されている。ゲートパッド４５は、外周領域１１から活性領域１０側に間隔を空けて配置されていてもよい。ゲートパッド４５は、この形態では、平面視において活性領域１０の周縁部に配置されている。
　図１では、ゲートパッド４５が活性領域１０の周縁部において第２側面５Ｂの中央部に沿う領域に配置された例が示されている。むろん、ゲートパッド４５は、第１～第４側面５Ａ～５Ｄの中央部のいずれかに沿う領域に配置されていてもよい。むろん、ゲートパッド４５は、平面視において活性領域１０の任意の角部に配置されていてもよい。また、ゲートパッド４５は、平面視において活性領域１０の中央部に配置されていてもよい。ゲートパッド４５は、この形態では、平面視において四角形状に形成されている。
　半導体装置１Ａは、ゲートパッド４５から絶縁層４０の上に引き出された少なくとも１つ（この形態では複数）のゲート配線４６を含む。ゲート配線４６は、「配線」、「配線電極」等と称されてもよい。複数のゲート配線４６は、絶縁層４０側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。複数のゲート配線４６は、この形態では、第１ゲート配線４６Ａおよび第２ゲート配線４６Ｂを含む。
　第１ゲート配線４６Ａは、ゲートパッド４５から第１側面５Ａ側に向けて引き出され、複数のゲート構造３５の一部（具体的には一端部）に交差（具体的には直交）するように活性領域１０の周縁に沿ってライン状に延びている。第１ゲート配線４６Ａは、複数のゲートコンタクト開口（不図示）を介して絶縁層４０を貫通し、複数のゲート構造３５の一端部に電気的に接続されている。
　第２ゲート配線４６Ｂは、ゲートパッド４５から第３側面５Ｃ側に向けて引き出され、複数のゲート構造３５の一部（具体的には他端部）に交差（具体的には直交）するように活性領域１０の周縁に沿ってライン状に延びている。第２ゲート配線４６Ｂは、複数のソースコンタクト開口４３を介して絶縁層４０を貫通し、複数のゲート構造３５の他端部に電気的に接続されている。
　図１を参照して、半導体装置１Ａは、ゲートパッド４５およびゲート配線４６から間隔を空けて絶縁層４０の上に配置されたソースパッド（第１主面電極）４７を含む。ソースパッド４７は、外部からソース電位が付与される電極である。ソースパッド４７は、「ソースパッド電極」、「第２パッド電極」等と称されてもよい。ソースパッド４７は、絶縁層４０側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　ソースパッド４７は、絶縁層４０のうち活性領域１０を被覆する部分の上に配置されている。ソースパッド４７は、外周領域１１から活性領域１０側に間隔を空けて配置されていてもよい。ソースパッド４７は、この形態では、平面視においてゲートパッド４５に沿って窪んだ凹部を有する多角形状に形成されている。むろん、ソースパッド４７は、平面視において四角形状に形成されていてもよい。
　活性領域１０は、ソースパッド４７によって被覆される領域を少なくとも含む。より具体的には、活性領域１０は、ソースパッド４７が、チップ２の周縁に沿う４辺を有する略四角形状（多角形状）である場合、その４辺よりも内側の領域である。活性領域１０は、ゲート配線４６に鉛直方向Ｚに対向しない領域である。
　ソースパッド４７は、絶縁層４０を貫通する複数のソースコンタクト部（第１コンタクト部）５０を介して、複数のボディ領域３２、複数のソース領域３３および複数のコンタクト領域３４に電気的に接続されている。複数のソースコンタクト部５０は、複数のソースコンタクト開口４３と、複数のソースコンタクト開口４３に入り込んだ配線層とを含む。この配線層は、ソースパッド４７の一部を含む構成であってもよい。
　複数のソースコンタクト部５０が、ソースパッド４７および複数のボディ領域３２の両方に電気的に接続されている。つまり、ソースパッド４７は、複数のボディ領域３２を介して複数の第２ピラー領域１２に電気的に接続されている。
　複数のソースコンタクト部５０は、スーパージャンクション構造ＳＪを横切る方向に延びている。具体的には、複数のソースコンタクト部５０は、活性領域１０と第１側面５Ａ側の外周領域１１との境界部に沿って帯状に配列されている（図１）。複数のソースコンタクト部５０は、活性領域１０と第３側面５Ｃ側の外周領域１１との境界部に沿って帯状に配列されている（図１）。図１では、図示の簡略化のため、複数のソースコンタクト部５０を単一のコンタクト部（合計２つ）として記載している。
　複数のソースコンタクト部５０は、活性領域１０と外周領域１１との境界部に沿って四角環状に配列されていてよい。
　ソースコンタクト部５０が、活性領域１０と第１側面５Ａ側の外周領域１１との境界部に沿って帯状に延びる単一のコンタクト部であってもよい。ソースコンタクト部５０が、活性領域１０と第３側面５Ｃ側の外周領域１１との境界部に沿って帯状に延びる単一のソースコンタクト部であってもよい。
　ソースコンタクト部５０が、活性領域１０と第１側面５Ａ側の外周領域１１との境界部に沿って四角環状に延びる単一のソースコンタクト部であってもよい。
　図２を参照して、半導体装置１Ａは、第２主面４を被覆するドレインパッド４８を含む。ドレインパッド４８は、外部からドレイン電位が付与される電極である。ドレインパッド４８は、「ドレインパッド電極」、「第３パッド電極」等と称されてもよい。ドレインパッド４８は、第２主面４から露出したベース層６とオーミック接触を形成している。つまり、ドレインパッド４８は、ベース層６を介して積層部７（ドリフト領域８および複数の第１ピラー領域１３）に電気的に接続されている。
　ドレインパッド４８は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレインパッド４８は、チップ２の周縁部を露出させるように、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。
　ソースパッド４７およびドレインパッド４８の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。ブレークダウン電圧は、５００Ｖ以上１０００Ｖ以下、１０００Ｖ以上１５００Ｖ以下、１５００Ｖ以上２０００Ｖ以下、２０００Ｖ以上２５００Ｖ以下、および、２５００Ｖ以上３０００Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。
　以上により、半導体装置１Ａによれば、幅変化部１４において、複数の第２延出部（所定区間）１２２の幅Ｗ２０がそれぞれ第１方向Ｙに変化する。この場合、複数の第２延出部１２２の幅変化部１４によって挟まれた複数の第１延出部１３２の幅Ｗ１０も、第１方向Ｙに変化する。そのため、複数の第２延出部１２２の間隔および不純物濃度の少なくとも一方に、誤差（ばらつき）が発生した場合であっても、第１延出部１３２において第１方向Ｙのいずれかの位置においてチャージバランスを確保でき、必要な耐圧を少なくとも確保できる。別の言い方では、耐圧に関して高いロバスト性を有する半導体装置１Ａを提供できる。
　図２４は、第２延出部１２２の第２形態例を示す平面図であり、図６に対応する図である。
　図２４を参照して、第２延出部１２２の幅変化部１４は、第１テーパ部１４Ａと、一定幅部５４とを含む。一定幅部５４は、第１方向Ｙに沿って延びる帯状部である。一定幅部５４は、第１方向Ｙの全域に亘って一定幅を有している。
　一定幅部５４は、第１テーパ部１４Ａと、第２ピラー領域１２の第２本体部（本体部）１２１の外側端部（端部）１２３とを接続する。一定幅部５４の幅は、第１テーパ部１４Ａ（幅変化部１４）の最大幅である第１幅Ｗ２１にほぼ等しい。また、一定幅部５４は、第２ピラー領域１２の第２本体部１２１の第２ピラー幅Ｗ２にほぼ等しい。
　第２延出部１２２の第２形態例によれば、第２延出部１２２の第１形態例と同等の作用効果を奏する。
　図２５は、第２延出部１２２の第３形態例を示す平面図であり、図６に対応する図である。
　図２５を参照して、第２延出部１２２の第３形態例では、第２延出部１２２の幅変化部１４は、第１方向Ｙにおいて側面５Ａ，５Ｃ（図３。図６の例では第１側面５Ａ）に向かって幅Ｗ２０が広くなる第２テーパ部（テーパ部）１４Ｂである。複数の第２テーパ部１４Ｂの幅Ｗ２０は、複数のソースコンタクト部５０を起点に第２外側端部１２５に向けて広くなっている。
　第２延出部１２２の２つの側部１２６は、平面視で、第２内側端部１２４から第２外側端部１２５に向かうにつれて互いに離反するように傾斜している。各側部１２６と第２外側端部１２５（端面）とがなす角度θ２は、８５°以上９０°未満である。角度θ２は、各側部１２６と第２ピラー領域１２の延在方向に直交する方向（すなわち、第２方向Ｘ）とがなす角度である。
　角度θ２は、８５．０°以上８６．０°以下、８６．０°以上８７．０°以下、８７．０°以上８８．０°以下、８８．０°以上８９．０°以下、および、８９．０°以上９０．０°未満のいずれか１つの範囲に属する値を有していてもよい。角度θ２は、８７．０°以上８９．０°以下であることが好ましい。角度θ２は、８７．５°以上８８．５°以下であることがより一層好ましい。
　第２テーパ部１４Ｂ（幅変化部１４）において、第２延出部１２２の幅Ｗ２０は、最小幅である第１幅Ｗ２１と最大幅である第２幅Ｗ２２との間の範囲で変化している。第１幅Ｗ２１は、第２内側端部１２４における第２延出部１２２の幅である。第１幅Ｗ２１は、第２ピラー領域１２の第２本体部１２１の第２ピラー幅Ｗ２と等しい。
　第２幅Ｗ２２は、第２外側端部１２５における第２延出部１２２の幅である。第２延出部１２２の第３形態例では、第１幅Ｗ２１に対する第２幅Ｗ２２の幅比（％）は、１００％を超え１１０％未満である。別の言い方では、第２幅Ｗ２２は、第１幅Ｗ２１の１０％以下の大きさを有している。
　第１幅Ｗ２１に対する第２幅Ｗ２２の幅比（Ｗ２２／Ｗ２１）（％）は、１００％を超え１０１％以下、１０１％以上１０２％以下、１０２％以上１０３％以下、１０３％以上１０４％以下、１０４％以上１０５％以下、１０５％以上１０６％以下、１０６％以上１０７％以下、１０７％以上１０８％以下、１０８％以上１０９％以下、および１０９％以上１１００％未満のいずれか１つの範囲に属する値を有していてもよい。
　第２延出部１２２の第３形態例によれば、第２延出部１２２の第１形態例と同等の作用効果を奏する。
　図２６は、第２延出部１２２の第４形態例を示す平面図であり、図６に対応する図である。
　図２６を参照して、第２延出部１２２の第４形態例では、第２延出部１２２の幅変化部１４は、第２方向Ｘの両側に、第２延出部１２２が選択的に突出した突出部１４Ｃと、第１方向Ｙにおいて突出部１４Ｃに連続し、第２延出部１２２が選択的に括れた括れ部１４Ｄとを含む。
　第２延出部１２２は、第２方向Ｘに互いに対向する２つの第１側部１２７と、第２方向Ｘに互いに対向する２つの第２側部１２８と、第２方向Ｘに互いに対向する２つの第３側部１２９とを備えている。第１側部１２７、第２側部１２８および第３側部１２９は、側面５Ａ，５Ｃ（図３。図６の例では第１側面５Ａ）から活性領域１０側に向けてこの順で配置されている。
　２つの第１側部１２７は、第２外側端部１２５の第２方向Ｘの両端部と２つの第２側部１２８とをそれぞれ接続する。２つの第２側部１２８は、２つの第１側部１２７と２つの第３側部１２９とをそれぞれ接続する。２つの第３側部１２９は、２つの第２側部１２８と第２内側端部１２４の第２方向Ｘの両端部とをそれぞれ接続する。
　第２延出部１２２の２つの第１側部１２７は、平面視で、第２内側端部１２４側から第２外側端部１２５に向かうにつれて互いに接近するように傾斜している。各第１側部１２７と第２外側端部１２５（端面）とがなす角度θ３は、９０．０°を超え９５．０°以下である。角度θ３は、各第１側部１２７と第２ピラー領域１２の延在方向に直交する方向（すなわち、第２方向Ｘ）とがなす角度である。
　角度θ３は、９０．０°を超え９１．０°以下、９１．０°以上９２．０°以下、９２．０°以上９３．０°以下、９３．０°以上９４．０°以下、および、９４．０°以上９５．０°以下のいずれか１つの範囲に属する値を有していてもよい。角度θ３は、９１．０°以上９３．０°以下であることが好ましい。角度θ３は、９１．５°以上９２．５°以下であることがより一層好ましい。
　第２延出部１２２の２つの第２側部１２８は、平面視で、第２内側端部１２４側から第２外側端部１２５側に向かうにつれて互いに離反するように傾斜している。各第２側部１２８と第２外側端部１２５（端面）とがなす角度θ４は、８５°以上９０°未満である。角度θ４は、各第２側部１２８と第２ピラー領域１２の延在方向に直交する方向（すなわち、第２方向Ｘ）とがなす角度である。
　角度θ４は、８５．０°以上８６．０°以下、８６．０°以上８７．０°以下、８７．０°以上８８．０°以下、８８．０°以上８９．０°以下、および、８９．０°以上９０．０°未満のいずれか１つの範囲に属する値を有していてもよい。角度θ４は、８７．０°以上８９．０°以下であることが好ましい。角度θ４は、８７．５°以上８８．５°以下であることがより一層好ましい。角度θ４は、角度θ３との合計角度が１８０°であることが好ましい。
　第２延出部１２２の２つの第３側部１２９は、平面視で、第２内側端部１２４から第２外側端部１２５側に向かうにつれて互いに接近するように傾斜している。各第３側部１２９と第２外側端部１２５（端面）とがなす角度θ５は、９０．０°を超え９５．０°以下である。角度θ５は、各第３側部１２９と第２ピラー領域１２の延在方向に直交する方向（すなわち、第２方向Ｘ）とがなす角度である。
　角度θ５は、９０．０°を超え９１．０°以下、９１．０°以上９２．０°以下、９２．０°以上９３．０°以下、９３．０°以上９４．０°以下、および、９４．０°以上９５．０°以下のいずれか１つの範囲に属する値を有していてもよい。角度θ５は、９１．０°以上９３．０°以下であることが好ましい。角度θ５は、９１．５°以上９２．５°以下であることがより一層好ましい。
　角度θ５は、角度θ３と等しいことが好ましい。角度θ５は、角度θ４との合計角度が１８０°であることが好ましい。
　２つの第１側部１２７、２つの第２側部１２８および２つの第３側部１２９は、いずれも、鉛直方向Ｚに対して傾斜してない。つまり、第２延出部１２２の幅は、チップ２の深さ方向に変化していない。
　第２延出部１２２の第４形態例では、突出部１４Ｃが、第１側部１２７と第２側部１２８の外側部分とによって区画されている。括れ部１４Ｄが、第２側部１２８の内側部分と第３側部１２９とによって区画されている。
　突出部１４Ｃおよび括れ部１４Ｄ（すなわち、幅変化部１４）において、突出部１４Ｃの最大幅Ｗ２３は、括れ部１４Ｄの最小幅Ｗ２４よりも広い（Ｗ２３＞Ｗ２４）。第２延出部１２２の第４形態例では、突出部１４Ｃの最大幅Ｗ２３は、第２内側端部１２４における第２延出部１２２の第１幅Ｗ２１と同じ幅である（Ｗ２３＝Ｗ２１）。突出部１４Ｃの最大幅Ｗ２３は、第２延出部１２２の第１幅Ｗ２１よりも広くてもよいし、狭くてもよい。
　第２延出部１２２の第４形態例では、括れ部１４Ｄの最小幅Ｗ２４は、第２外側端部１２５における第２延出部１２２の第２幅Ｗ２２と同じ幅である（Ｗ２４＝Ｗ２２）。括れ部１４Ｄの最小幅Ｗ２４は、第２延出部１２２の第２幅Ｗ２２よりも広くてもよいし、狭くてもよい。
　突出部１４Ｃの最大幅Ｗ２３に対する括れ部１４Ｄの最小幅Ｗ２４の幅比（Ｗ２４／Ｗ２３）（％）は、９０％以上１００％未満である。
　突出部１４Ｃの最大幅Ｗ２３に対する括れ部１４Ｄの最小幅Ｗ２４の幅比（Ｗ２４／Ｗ２３）（％）は、９０％以上９１％以下、９１％以上９２％以下、９２％以上９３％以下、９３％以上９４％以下、９４％以上９５％以下、９５％以上９６％以下、９６％以上９７％以下、９７％以上９８％以下、９８％以上９９％以下、および、９９％以上１００％未満のいずれか１つの範囲に属する値を有していてもよい。
　第２延出部１２２の第４形態例によれば、第２延出部１２２の第１形態例（図６）と同等の作用効果に加え、以下の作用効果を奏する。すなわち、外周領域１１の幅が広い等の理由により、第２延出部１２２の長さＬ２が長い場合には、テーパ部（第１テーパ部１４Ａ、第２テーパ部１４Ｂ等）のみで対応しようとすると、角度θ１（図６）および角度θ２（図２５）が９０°に近づきすぎてしまう場合があり、角度θ１（図６）および角度θ２（図２５）が最適な角度範囲を維持できないおそれがある。この場合、外周領域１１の耐圧を高く保てない場合がある。
　幅変化部１４が突出部１４Ｃおよび括れ部１４Ｄを含むことにより、第２延出部１２２の長さＬ２が長い場合であっても、幅変化部１４の角度θ３，θ４，θ５を、いずれも適切な角度範囲に保つことができる。これにより、外周領域１１の耐圧を高く保つことが可能である。
　突出部１４Ｃおよび括れ部１４Ｄはそれぞれ１つに限られず、複数設けられていてもよい。
　図２７は、第１実施形態の第１変形例に係るチップ２のレイアウト例を示す平面図であり、図３に対応する図である。
　図２７に示す第１変形例に係るチップ２は、外周領域１１において第１主面３の表層部に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域３８を含む。
　複数のフィールド領域３８の個数は、典型的には、４個以上８個以下である。複数のフィールド領域３８は、電気的に浮遊状態に形成され、第１主面３の周縁部においてチップ２内の電界を緩和する。フィールド領域３８の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域３８は、チップ２の周縁および活性領域１０の間の領域に間隔を空けて形成されている。複数のフィールド領域３８は、平面視において活性領域１０に沿って延びる帯状に形成されている。複数のフィールド領域３８は、第１方向Ｙに帯状に延びる部分、および、第２方向Ｘに帯状に延びる部分をそれぞれ有している。複数のフィールド領域３８は、この形態では、平面視において複数の第２ピラー領域１２を取り囲む環状（具体的には四角環状）に形成されている。
　複数のフィールド領域３８は、積層部７（ドリフト領域８）の下端から第１主面３側に間隔を空けて積層部７内に形成され、ドリフト領域８とｐｎ接合部をそれぞれ形成している。複数のフィールド領域３８は、積層部７の厚さ範囲中間部に対して第１主面３側に位置する底部を有していることが好ましい。複数のフィールド領域３８は、この形態では、複数の第２ピラー領域１２からチップ２の周縁側に間隔を空けて形成されている。したがって、複数のフィールド領域３８は、積層方向に複数の第２ピラー領域１２に対向していない。
　複数のフィールド領域３８の底部は、第２ピラー領域１２の第２上端部１２ｂの深さ位置よりも第１主面３側に位置されていてもよい。むろん、複数のフィールド領域３８の底部は、第２ピラー領域１２の第２上端部１２ｂの深さ位置よりも第２ピラー領域１２の第２下端部１２ａ側に位置されていてもよい。この場合、複数のフィールド領域３８の底部は、第２ピラー領域１２の厚さ範囲中間部に対して第１主面３側に位置されていることが好ましい。
　複数のフィールド領域３８は、複数のボディ領域３２（アウターボディ領域５１）の厚さとほぼ等しい厚さを有していてもよい。この場合、複数のフィールド領域３８は、複数のボディ領域３２（アウターボディ領域５１）と同時に形成されることができる。むろん、複数のフィールド領域３８の厚さは、複数のボディ領域３２（アウターボディ領域５１）の厚さよりも大きくてもよい。また、複数のフィールド領域３８の厚さは、複数のボディ領域３２（アウターボディ領域５１）の厚さよりも小さくてもよい。
　複数のフィールド領域３８は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　フィールド領域３８のｐ型不純物濃度は、ボディ領域３２（アウターボディ領域５１）のｐ型不純物濃度とほぼ等しくてもよい。むろん、複数のフィールド領域３８のｐ型不純物濃度は、複数のボディ領域３２（アウターボディ領域５１）のｐ型不純物濃度も高くてもよい。また、複数のフィールド領域３８のｐ型不純物濃度は、複数のボディ領域３２（アウターボディ領域５１）のｐ型不純物濃度よりも低くてもよい。
　複数のフィールド領域３８のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。フィールド領域３８の３価元素は、第２ピラー領域１２等の３価元素と同一種であってもよいし、第２ピラー領域１２等の３価元素と異なる種であってもよい。フィールド領域３８の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　複数のフィールド領域３８は、第２ピラー領域１２の第２ピラー幅Ｗ２とは異なる幅を有していることが好ましい。つまり、複数のフィールド領域３８による電界緩和効果は、複数の第２ピラー領域１２から切り離して調節されることが好ましい。
　複数のフィールド領域３８の幅は、第２ピラー領域１２の第２ピラー幅Ｗ２よりも大きいことが特に好ましい。むろん、複数のフィールド領域３８の幅は、第２ピラー幅Ｗ２よりも小さくてもよい。また、複数のフィールド領域３８の幅は、第２ピラー幅Ｗ２とほぼ等しくてもよい。
　複数のフィールド領域３８は、第２ピラー領域１２の第２ピッチＰ２とは異なるピッチで形成されていることが好ましい。複数のフィールド領域３８のピッチは、第２ピッチＰ２よりも大きいことが特に好ましい。むろん、複数のフィールド領域３８のピッチは、第２ピッチＰ２よりも小さくてもよい。また、複数のフィールド領域３８のピッチは、第２ピッチＰ２とほぼ等しくてもよい。
　図２８は、第１実施形態の第２変形例に係るチップ２のレイアウト例を示す平面図であり、図３に対応する図である。
　図２８に示す第２変形例に係るチップ２は、第２ピラー領域１２の終端部（第２延出部１２２の第２外側端部１２５（図６））を電気的に接続する接続リング５５を含む。
　接続リング５５は、チップ２の周縁および活性領域１０の間の領域に間隔を空けて形成されている。接続リング５５は、平面視において複数の第２ピラー領域１２（第２延出部１２２）および複数のアウターボディ領域５１（図２３Ｂを合わせて参照）を取り囲む環状（具体的には四角環状）に形成されている。接続リング５５は、平面視においてチップ２の周縁に沿って形成されている。接続リング５５は、平面視において活性領域１０および外周領域１１の境界部に沿って形成されている。
　接続リング５５は、複数のアウターボディ領域５１の終端部に隣接している。具体的には、接続リング５５は、複数のアウターボディ領域５１の終端部に横方向から接している。また、前述のように、複数のアウターボディ領域５１は、それぞれ複数の第２延出部１２２の上に重なっている。これにより、複数のアウターボディ領域５１および複数の第２延出部１２２が、複数のアウターボディ領域５１を介して電気的に接続されている。
　接続リング５５は、積層部７（ドリフト領域８）の下端から第１主面３側に間隔を空けて積層部７内に形成され、ドリフト領域８とｐｎ接合部をそれぞれ形成している。接続リング５５は、積層部７の厚さ範囲中間部に対して第１主面３側に位置する底部を有していることが好ましい。
　接続リング５５は、積層部７（ドリフト領域８）の下端から第１主面３側に間隔を空けて積層部７内に形成され、ドリフト領域８とｐｎ接合部をそれぞれ形成している。接続リング５５は、積層部７の厚さ範囲中間部に対して第１主面３側に位置する底部を有していることが好ましい。接続リング５５は、この形態では、複数の第２ピラー領域１２からチップ２の周縁側に間隔を空けて形成されている。したがって、接続リング５５は、積層方向に複数の第２ピラー領域１２に対向していない。
　接続リング５５の底部は、第２ピラー領域１２の第２上端部１２ｂの深さ位置よりも第１主面３側に位置されていてもよい。むろん、接続リング５５の底部は、第２ピラー領域１２の第２上端部１２ｂの深さ位置よりも第２ピラー領域１２の第２下端部１２ａ側に位置されていてもよい。この場合、接続リング５５の底部は、第２ピラー領域１２の厚さ範囲中間部に対して第１主面３側に位置されていることが好ましい。
　接続リング５５は、複数のボディ領域３２（アウターボディ領域５１）の厚さとほぼ等しい厚さを有していてもよい。この場合、接続リング５５は、複数のボディ領域３２（アウターボディ領域５１）と同時に形成されることができる。むろん、接続リング５５の厚さは、複数のボディ領域３２（アウターボディ領域５１）の厚さよりも大きくてもよい。また、接続リング５５の厚さは、複数のボディ領域３２（アウターボディ領域５１）の厚さよりも小さくてもよい。
　接続リング５５は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　接続リング５５のｐ型不純物濃度は、ボディ領域３２（アウターボディ領域５１）のｐ型不純物濃度とほぼ等しくてもよい。むろん、接続リング５５のｐ型不純物濃度は、複数のボディ領域３２（アウターボディ領域５１）のｐ型不純物濃度も高くてもよい。また、接続リング５５のｐ型不純物濃度は、複数のボディ領域３２（アウターボディ領域５１）のｐ型不純物濃度よりも低くてもよい。
　接続リング５５のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。接続リング５５の３価元素は、第２ピラー領域１２等の３価元素と同一種であってもよいし、第２ピラー領域１２等の３価元素と異なる種であってもよい。接続リング５５の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　図２９は、本開示の第２実施形態に係る半導体装置１Ｂを示す平面図である。図３０は、図２９に示すXXX-XXX線に沿う断面図である。図３１は、チップ２のレイアウト例を示す平面図である。
　図２９～図３１を参照して、半導体装置１Ｂは、半導体装置１Ａの場合と同様、チップ２、ベース層６、積層部７、活性領域１０および外周領域１１を含む。
　半導体装置１Ｂは、活性領域１０において積層部７に形成されたｐ型の複数の第２ピラー領域１２を含む。複数の第２ピラー領域１２は、半導体装置１Ａの場合と同様のレイアウトで形成されている。
　図３１を参照して、複数の第２ピラー領域１２は、それぞれ、１つの第２本体部１２１と、第２本体部１２１の両端部に形成された２つの第２延出部１２２とを含む。第２延出部１２２は、第１～第４形態例に示される複数の特徴のうちの少なくとも１つの特徴を有していてもよい。第２延出部１２２は、前述の第１～第４形態例に示された複数（２つ以上）の特徴が組み合わされた特徴を有していてもよい。
　複数の第２ピラー領域１２は、基本形態および第１～第１１形態例に示される複数の特徴のうちの少なくとも１つの特徴を有していてもよい。複数の第２ピラー領域１２は、前述の基本形態および第１～第１１形態例に示された複数（２つ以上）の特徴が組み合わされた特徴を有していてもよい。
　また、半導体装置１Ｂのチップ２が、第１実施形態の第１変形例および第２変形例に示される特徴の少なくとも一方の特徴を有していてもよい。
　図３２は、活性領域１０の一要部を示す平面図である。図３３は、第１形態例に係るゲート構造３５を示す断面斜視図である。図３２および図３３を参照して、半導体装置１Ｂは、活性領域１０に形成されたＭＩＳ構造（デバイス構造物）３１を含む。以下の構成は、半導体装置１Ｂの構成要素として説明されるが、ＭＩＳ構造３１の構成要素でもある。
　半導体装置１Ｂは、第１主面３の表層部に形成されたｐ型のボディ領域３２を含む。
　ボディ領域３２は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　ボディ領域３２のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。ボディ領域３２の３価元素は、第２ピラー領域１２等の３価元素と同一種であってもよいし、第２ピラー領域１２等の３価元素と異なる種であってもよい。ボディ領域３２の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　半導体装置１Ｂは、活性領域１０において第１主面３に形成されたトレンチ電極型の複数のゲート構造３５を含む。ゲート構造３５は、「トレンチゲート構造」と称されてもよい。複数のゲート構造３５には、制御電位としてのゲート電位が付与される。複数のゲート構造３５は、ゲート電位に応答してボディ領域３２内におけるチャネル（電流経路）の反転および非反転を制御する。
　複数のゲート構造３５は、この形態では、複数の第２ピラー領域１２の延在方向に延びるストライプ状に配列されている。具体的には、複数のゲート構造３５は、この形態では、第２方向Ｘに間隔を空けて配列され、第１方向Ｙに延びる帯状にそれぞれ形成されている。
　つまり、複数のゲート構造３５は、ＳｉＣ単結晶のｍ軸方向に間隔を空けて配列され、ＳｉＣ単結晶のａ軸方向に延びている。換言すると、複数のゲート構造３５の延在方向は、ＳｉＣ単結晶のオフ方向Ｄｏｆｆに一致している。また、複数のゲート構造３５の延在方向は、複数の第２ピラー領域１２の延在方向に一致している。
　複数のゲート構造３５は、この形態では、複数の第２ピラー領域１２から複数の第１ピラー領域１３側にずれて配置されている。具体的には、複数のゲート構造３５は、複数の第２ピラー領域１２から間隔を空けてボディ領域３２を貫通し、複数の第１ピラー領域１３内に１対１の対応関係で配置されている。つまり、複数のゲート構造３５は、水平方向に複数の第２ピラー領域１２に対向している。
　複数のゲート構造３５は、複数の第１ピラー領域１３の下端から第１主面３側に間隔を空けて形成され、複数の第１ピラー領域１３の一部を挟んで複数のベース層６に対向している。複数のゲート構造３５は、複数の第２ピラー領域１２の厚さ範囲中間部から第１主面３側に間隔を形成されていることが好ましい。むろん、複数のゲート構造３５は、複数の第２ピラー領域１２の厚さ範囲中間部を横切る深さ位置に形成されていてもよい。
　各ゲート構造３５は、第２方向Ｘにトレンチ幅ＷＴを有し、鉛直方向Ｚにトレンチ深さＤＴを有している。トレンチ幅ＷＴは、第２ピッチＰ２未満である。トレンチ深さＤＴは、第２ピラー領域１２の第２厚さＴ２未満である。
　トレンチ幅ＷＴは、０．１μｍ以上５μｍ以下であってもよい。トレンチ幅ＷＴは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　トレンチ深さＤＴは、０．１μｍ以上５μｍ以下であってもよい。トレンチ深さＤＴは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、および、４μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。トレンチ深さＤＴは、０．１μｍ以上１．５μｍ以下であることが好ましい。
　各ゲート構造３５は、トレンチ７５、絶縁膜７６および埋設電極７７を含む。トレンチ７５は、第１主面３に形成され、ゲート構造３５の壁面を区画している。絶縁膜７６は、トレンチ７５の壁面を被覆している。絶縁膜７６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　絶縁膜７６は、この形態では、酸化シリコン膜からなる単層構造を有している。絶縁膜７６は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。埋設電極７７は、絶縁膜７６を挟んでトレンチ７５に埋設され、絶縁膜７６を挟んでチャネルに対向している。埋設電極７７は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１Ｂは、第１主面３の表層部において複数のゲート構造３５の両サイドに形成された複数のソース領域３３を含む。複数のソース領域３３は、ボディ領域３２の表層部に形成されている。複数のソース領域３３は、積層部７の第１ピラー領域１３およびドリフト領域８のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。複数のソース領域３３は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。
　複数のソース領域３３は、平面視において対応するゲート構造３５に沿って帯状に延びている。複数のソース領域３３は、ボディ領域３２の底部から第１主面３側に間隔を空けて形成され、積層方向にボディ領域３２の一部を挟んで第１ピラー領域１３に対向している。複数のソース領域３３は、直下に位置された複数の第１ピラー領域１３と共に対応するゲート構造３５の壁面に沿って延びるチャネル（電流経路）を区画する。
　複数のソース領域３３は、積層方向にボディ領域３２の一部を挟んで第２ピラー領域１２に対向していてもよい。むろん、複数のソース領域３３は、積層方向に第２ピラー領域１２に対向しないように第２ピラー領域１２から第１ピラー領域１３側（ゲート構造３５側）に間隔を空けて形成されていてもよい。
　半導体装置１Ｂは、第１主面３の表層部において複数のゲート構造３５の間の領域に形成された複数のコンタクト領域３４を含む。複数のコンタクト領域３４は、ボディ領域３２の表層部に形成されている。
　複数のコンタクト領域３４は、複数のボディ領域３２のｐ型不純物濃度（ピーク値）よりも高いｐ型不純物濃度（ピーク値）を有している。複数のコンタクト領域３４のｐ型不純物濃度（ピーク値）は、複数の第２ピラー領域１２のｐ型不純物濃度（ピーク値）よりも高い。複数のコンタクト領域３４は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　複数のコンタクト領域３４は、互いに隣り合う複数のソース領域３３の間の領域に介在され、複数のゲート構造３５に沿って帯状に延びている。複数のコンタクト領域３４は、ボディ領域３２の底部から第１主面３側に間隔を空けて形成され、積層方向にボディ領域３２の一部を挟んで複数の第２ピラー領域１２に対向している。
　複数のコンタクト領域３４は、積層方向にボディ領域３２の一部を挟んで第１ピラー領域１３に対向していてもよい。むろん、複数のコンタクト領域３４は、積層方向に第１ピラー領域１３に対向しないように第１ピラー領域１３から第２ピラー領域１２側に間隔を空けて形成されていてもよい。
　半導体装置１Ｂは、第１主面３を被覆する前述の絶縁層４０を含む。絶縁層４０は、第１絶縁膜４１および第２絶縁膜４２を含む積層構造を有している。第１絶縁膜４１は、この形態では、第１主面３を選択的に被覆している。第１絶縁膜４１は、活性領域１０において絶縁膜７６に接続され、埋設電極７７を露出させている。
　第１絶縁膜４１は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、第１絶縁膜４１は、第１主面３の周縁から内方に間隔を空けて形成されていてもよい。
　第２絶縁膜４２は、この形態では、第１絶縁膜４１を挟んで第１主面３を選択的に被覆している。第２絶縁膜４２は、活性領域１０において複数のゲート構造３５を被覆している。第２絶縁膜４２は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、第２絶縁膜４２は、第１主面３の周縁から内方に間隔を空けて形成され、第１絶縁膜４１と共に第１主面３の周縁部から積層部７を露出させていてもよい。
　半導体装置１Ｂは、絶縁層４０に形成された複数のコンタクト開口を含む。複数のコンタクト開口は、複数のゲート構造３５（ゲート電極３７）を露出させる複数のコンタクト開口（図示略）、および、複数のソース領域３３を露出させる複数のソースコンタクト開口４３を含む。
　複数のソースコンタクト開口４３は、隣り合う複数のゲート構造３５の間の領域に形成され、複数のソース領域３３および複数のコンタクト領域３４を露出させている。この形態では複数のソースコンタクト開口４３は、第２方向Ｘに間隔を空けて、第１方向Ｙに沿って帯状に配列されている。別の言い方では、複数のソースコンタクト開口４３は、スーパージャンクション構造ＳＪを横切る方向に延びている。
　具体的には、複数のソースコンタクト開口４３は、活性領域１０と第１側面５Ａ側の外周領域１１との境界部に沿って帯状に配列されている（図２９）。複数のソースコンタクト開口４３は、活性領域１０と第３側面５Ｃ側の外周領域１１との境界部に沿って帯状に配列されている（図２９）。図２９では、図示の簡略化のため、複数のソースコンタクト開口４３を単一の開口（合計２つ）として記載している。
　半導体装置１Ｂは、半導体装置１Ａの場合と同様、ゲートパッド４５、複数のゲート配線４６、ソースパッド４７およびドレインパッド４８を含む。ドレインパッド４８は、第１形態例の場合と同様の形態で形成されている。
　ゲートパッド４５は、この形態では、平面視において活性領域１０の上に配置されている。ゲートパッド４５は、平面視において活性領域１０の一辺の中央部に近接する領域に配置されている。むろん、ゲートパッド４５は、平面視において活性領域１０の角部や活性領域１０の中央部に配置されていてもよい。
　複数のゲート配線４６は、この形態では、平面視において活性領域１０の上に配置されている。複数のゲート配線４６は、第１ゲート配線４６Ａおよび第２ゲート配線４６Ｂを含む。
　第１ゲート配線４６Ａは、ゲートパッド４５から第１側面５Ａ側に向けて引き出され、複数のゲート構造３５の一部（具体的には一端部）に交差（具体的には直交）するように活性領域１０の周縁に沿ってライン状に延びている。第１ゲート配線４６Ａは、複数のソースコンタクト開口４３を介して絶縁層４０を貫通し、複数のゲート構造３５（埋設電極７７）の一端部に電気的に接続されている。
　第２ゲート配線４６Ｂは、ゲートパッド４５から第３側面５Ｃ側に向けて引き出され、複数のゲート構造３５の一部（具体的には他端部）に交差（具体的には直交）するように活性領域１０の周縁に沿ってライン状に延びている。第２ゲート配線４６Ｂは、複数のソースコンタクト開口４３を介して絶縁層４０を貫通し、複数のゲート構造３５（埋設電極７７）の他端部に電気的に接続されている。
　ソースパッド４７は、この形態では、平面視において活性領域１０の上に配置されている。ソースパッド４７は、絶縁層４０を貫通する複数のソースコンタクト部（第１コンタクト部）５０を介して、ボディ領域３２、複数のソース領域３３および複数のコンタクト領域３４に電気的に接続されている。複数のソースコンタクト部５０は、複数のソースコンタクト開口４３と、複数のソースコンタクト開口４３に入り込んだ配線層とを含む。この配線層は、ソースパッド４７の一部を含む構成であってもよい。
　複数のソースコンタクト部５０が、ソースパッド４７および複数のボディ領域３２の両方に電気的に接続されている。つまり、ソースパッド４７は、複数のボディ領域３２を介して複数の第２ピラー領域１２に電気的に接続されている。
　複数のソースコンタクト部５０は、スーパージャンクション構造ＳＪを横切る方向に延びている。具体的には、複数のソースコンタクト部５０は、活性領域１０と第１側面５Ａ側の外周領域１１との境界部に沿って帯状に配列されている（図２９）。複数のソースコンタクト部５０は、活性領域１０と第３側面５Ｃ側の外周領域１１との境界部に沿って帯状に配列されている（図２９）。図２９では、図示の簡略化のため、複数のソースコンタクト部５０を単一のコンタクト部（合計２つ）として記載している。
　図３５は、第２形態例に係るゲート構造３５を示す断面斜視図である。前述の第１形態例に係る複数のゲート構造３５は、複数の第２ピラー領域１２から複数の第１ピラー領域１３側にずれて配列されていた。これに対して、図３５を参照して、第２形態例に係る複数のゲート構造３５は、積層方向に複数の第２ピラー領域１２に重なるように配列されている。複数のゲート構造３５は、積層方向に複数の第２ピラー領域１２に１対１の対応関係で重なっている。
　複数のゲート構造３５は、対応する第２ピラー領域１２に接続された底壁をそれぞれ有している。具体的には、複数のゲート構造３５は、対応する第２ピラー領域１２よりも幅広に形成され、対応する第２ピラー領域１２に接続された底壁、および、対応する第１ピラー領域１３に接続された側壁をそれぞれ有している。
　つまり、埋設電極７７は、積層方向に絶縁膜７６を挟んで対応する第２ピラー領域１２に対向し、水平方向に絶縁膜７６を挟んで対応する第１ピラー領域１３に対向している。前述の複数のソース領域３３および複数のコンタクト領域３４は、積層方向にボディ領域３２の一部を挟んで対応する第１ピラー領域１３にそれぞれ対向している。
　図３６は、第３形態例に係るゲート構造３５を示す断面斜視図である。図３６を参照して、第３形態例に係る複数のゲート構造３５は、狭ピッチ化に寄与する構成をそれぞれ有している。第３形態例に係る複数のゲート構造３５は、第２ピラー領域１２の狭ピッチ化を実現する上で特に有効である。図３６では、前述の第１形態例に係るゲート構造３５が第３形態例に係るゲート構造３５に置き換えられた例が示されているが、第３形態例に係るゲート構造３５の構成は第２形態例に係るゲート構造３５の構成にも適用可能である。
　複数のゲート構造３５は、トレンチ７５、絶縁膜７６、埋設電極７７、および、埋設絶縁体８０をそれぞれ含む。トレンチ７５は、第１形態例の場合と同様の形態を有している。絶縁膜７６は、この形態では、第１主面３からトレンチ７５の底壁側に間隔を空けて形成され、トレンチ７５の開口端において第１主面３の表層部を露出させている。絶縁膜７６の上端部は、トレンチ７５の深さ範囲中間部に対して第１主面３側に位置されていることが好ましい。
　埋設電極７７は、この形態では、第１主面３からトレンチ７５の底壁側に間隔を空けてトレンチ７５に埋設され、トレンチ７５の開口端においてトレンチ７５の底壁に向けて窪んだ開口リセスを区画している。埋設電極７７は、トレンチ７５の開口端において第１主面３の表層部および絶縁膜７６の上端部を露出させている。埋設電極７７の上端部は、トレンチ７５の深さ範囲中間部に対して第１主面３側に位置されていることが好ましい。
　埋設絶縁体８０は、第１主面３を露出させるようにトレンチ７５（開口リセス）に埋設され、トレンチ７５内において絶縁膜７６および埋設電極７７を被覆している。埋設絶縁体８０は、第１主面３から埋設電極７７側に間隔を空けてトレンチ７５に埋設され、トレンチ７５の開口端において第１主面３の表層部を露出させている。
　埋設絶縁体８０の上端部は、トレンチ７５の深さ範囲中間部に対して第１主面３側に位置されていることが好ましい。埋設絶縁体８０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。埋設絶縁体８０は、酸化シリコン膜を含むことが好ましい。
　前述の複数のソース領域３３は、この形態では、第１主面３の表層部において互いに隣り合う複数のゲート構造３５の間の領域にそれぞれ形成されている。複数のソース領域３３は、両サイドに位置された複数のゲート構造３５に接続されるように複数のゲート構造３５に沿って間隔を空けて配列されている。
　具体的には、ゲート構造３５の一方側の側壁に沿って配列された一方側の複数のソース領域３３は、ゲート構造３５の他方側の側壁に沿って配列されて他方側の複数のソース領域３３に１対１の対応関係で対向している。つまり、複数のソース領域３３は、平面視において行列状に配列されている。
　むろん、一方側の複数のソース領域３３は、他方側の複数のソース領域３３の間の領域に１対１の対応関係で対向していてもよい。つまり、複数のソース領域３３は、平面視において千鳥状に配列されていてもよい。複数のソース領域３３は、トレンチ７５の開口端においてトレンチ７５の側壁から露出した部分を有し、絶縁膜７６を挟んで埋設電極７７および埋設絶縁体８０に対向している。
　前述の複数のコンタクト領域３４は、この形態では、第１主面３の表層部において互いに隣り合う複数のゲート構造３５の間の領域にそれぞれ形成されている。複数のコンタクト領域３４は、両サイドに位置された複数のゲート構造３５に接続されるように複数のゲート構造３５に沿って間隔を空けて配列されている。
　具体的には、複数のコンタクト領域３４は、複数のゲート構造３５に沿って複数のソース領域３３と交互に配列されている。さらに具体的には、ゲート構造３５の一方側の側壁に沿って配列された一方側の複数のコンタクト領域３４は、ゲート構造３５の他方側の側壁に沿って配列されて他方側の複数のコンタクト領域３４に１対１の対応関係で対向している。また、複数のソース領域３３は、平面視において行列状に配列されている。
　むろん、一方側の複数のコンタクト領域３４は、他方側の複数のソース領域３３の間の領域（つまり、複数のソース領域３３）に１対１の対応関係で対向していてもよい。つまり、複数のコンタクト領域３４は、平面視において千鳥状に配列されていてもよい。複数のコンタクト領域３４は、トレンチ７５の開口端においてトレンチ７５の側壁から露出した部分を有し、絶縁膜７６を挟んで埋設電極７７および埋設絶縁体８０に対向している。
　具体的な図示は省略されるが、前述の絶縁層４０は、第１絶縁膜４１および第２絶縁膜４２を含む積層構造を有している。第１絶縁膜４１は、第１形態例に係る場合と同様、第１主面３を選択的に被覆している。
　第１絶縁膜４１は、この形態では、活性領域１０の周縁部を被覆し、活性領域１０の内方部において複数のゲート構造３５を一括して露出させている。具体的には、第１絶縁膜４１は、複数のゲート構造３５の両端部において絶縁膜７６に接続され、埋設電極７７を露出させている。また、第１絶縁膜４１は、第１形態例に係る場合と同様の態様で、外周領域１１を被覆している。
　第２絶縁膜４２は、第１形態例に係る場合と同様、第１絶縁膜４１を挟んで第１主面３を選択的に被覆している。第２絶縁膜４２は、この形態では、活性領域１０の周縁部を被覆し、活性領域１０の内方部において複数のゲート構造３５を一括して露出させている。具体的には、第２絶縁膜４２は、複数のゲート構造３５の両端部において第１主面３の上からトレンチ７５内に入り込み、トレンチ７５内において埋設絶縁体８０に接続されている。
　絶縁層４０は、この形態では、複数のゲート構造３５の両端部（埋設電極７７）を露出させる複数のコンタクト開口（図示略）、および、複数のゲート構造３５の内方部（埋設絶縁体８０）、複数のソース領域３３および複数のコンタクト領域３４を一括して露出させる単一のソースコンタクト開口４３を含む。
　前述のゲートパッド４５、前述の複数のゲート配線４６および前述のドレインパッド４８は、第１形態例の場合と同様の形態を有している。前述のソースパッド４７は、絶縁層４０を貫通する単一のソースコンタクト部（第１コンタクト部）５０を介して、複数のボディ領域３２、複数のソース領域３３および複数のコンタクト領域３４に電気的に接続されている。単一のソースコンタクト部５０は、複数のソースコンタクト開口４３と、複数のソースコンタクト開口４３に入り込んだ配線層とを含む。この配線層は、ソースパッド４７の一部を含む構成であってもよい。単一のソースコンタクト部５０は、単一のソースコンタクト開口４３内において複数のゲート構造３５の内方部（埋設絶縁体８０）、複数のソース領域３３および複数のコンタクト領域３４を一括して被覆している。
　ソースパッド４７は、埋設絶縁体８０によって複数のゲート構造３５（埋設電極７７）から電気的に絶縁され、第１主面３において複数のソース領域３３および複数のコンタクト領域３４に電気的に接続されている。ソースパッド４７は、トレンチ７５に埋設された埋設部を有している。ソースパッド４７の埋設部は、トレンチ７５内において埋設絶縁体８０を挟んで埋設電極７７に対向し、トレンチ７５の開口端において複数のソース領域３３および複数のコンタクト領域３４に電気的に接続されている。
　図３７は、第４形態例に係るゲート構造３５を示す断面斜視図である。図３７を参照して、第４形態例に係る複数のゲート構造３５は、第３形態例に係る複数のゲート構造３５を変形させた構成をそれぞれ有している。第４形態例に係るゲート構造３５の構成は第１～第３形態例に係るゲート構造３５の構成にも適用可能である。
　複数のゲート構造３５は、トレンチ７５、絶縁膜７６、埋設電極７７、および、埋設絶縁体８０をそれぞれ含む。トレンチ７５は、第１形態例の場合と同様の形態を有している。絶縁膜７６は、この形態では、上絶縁膜８１および下絶縁膜８２を含む。
　上絶縁膜８１は、チャネル制御用の絶縁膜として形成され、ボディ領域３２の底部に対してトレンチ７５の開口側の壁面を被覆している。上絶縁膜８１は、第１ピラー領域１３およびボディ領域３２の境界部を横切って第１ピラー領域１３を被覆する部分を有している。この場合、ボディ領域３２に対する上絶縁膜８１の被覆面積は、第１ピラー領域１３に対する上絶縁膜８１の被覆面積よりも大きいことが好ましい。
　上絶縁膜８１は、酸化シリコン膜を含んでいてもよい。上絶縁膜８１は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。上絶縁膜８１は、１ｎｍ以上１００ｎｍ以下の厚さを有していてもよい。上絶縁膜８１の厚さは、１ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、および、７５ｎｍ以上１００ｎｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　下絶縁膜８２は、ボディ領域３２の底部に対してトレンチ７５の底壁側の壁面を被覆している。下絶縁膜８２は、第１ピラー領域１３を被覆している。第１ピラー領域１３に対する下絶縁膜８２の被覆面積は、ボディ領域３２に対する上絶縁膜８１の被覆面積よりも大きい。
　下絶縁膜８２は、酸化シリコン膜を含んでいてもよい。下絶縁膜８２は、チップ２の酸化物からなる酸化シリコン膜を含んでいてもよいし、ＣＶＤ法によって形成された酸化シリコン膜を含んでいてもよい。下絶縁膜８２は、上絶縁膜８１の厚さよりも大きい厚さを有している。下絶縁膜８２の厚さは、上絶縁膜８１の厚さの１０倍以上５０倍以下であることが好ましい。
　埋設電極７７は、この形態では、上電極８３、下電極８４および中間絶縁膜８５を含むマルチ電極構造（ダブル電極構造）を有している。上電極８３は、絶縁膜７６を挟んでトレンチ７５の開口側に埋設されている。具体的には、上電極８３は、上絶縁膜８１を挟んでトレンチ７５の開口側に埋設され、上絶縁膜８１を挟んでボディ領域３２に対向している。
　ボディ領域３２に対する上電極８３の対向面積は、第１ピラー領域１３に対する上電極８３の対向面積よりも大きい。上電極８３は、この形態では、第１主面３からトレンチ７５の底壁側に間隔を空けてトレンチ７５に埋設され、トレンチ７５の開口端においてトレンチ７５の底壁に向けて窪んだ開口リセスを区画している。上電極８３は、トレンチ７５の開口端において第１主面３の表層部および上絶縁膜８１の上端部を露出させている。
　上電極８３には、制御電位としてのゲート電位が付与される。上電極８３は、ゲート電位に応答してボディ領域３２内におけるチャネル（電流経路）の反転および非反転を制御する。上電極８３は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　下電極８４は、絶縁膜７６を挟んでトレンチ７５の底壁側に埋設されている。具体的には、下電極８４は、下絶縁膜８２を挟んでトレンチ７５の底壁側に埋設され、下絶縁膜８２を挟んで第１ピラー領域１３に対向している。つまり、下電極８４は、ボディ領域３２の底部に対してトレンチ７５の底壁側に埋設されている。具体的な図示は省略されるが、下電極８４は、トレンチ７５の一部（この形態では両端部）においてトレンチ７５の開口側に引き出されている。
　第１ピラー領域１３に対する下電極８４の対向面積は、ボディ領域３２に対する上電極８３の対向面積よりも大きい。下電極８４は、トレンチ７５の深さ方向に沿って壁状に延びている。下電極８４は、下絶縁膜８２から上電極８３側に突出した上端部を有し、上電極８３の下端部に係合している。下電極８４の上端部は、水平方向に上電極８３の下端部を挟んで上絶縁膜８１（ボディ領域３２）に対向している。
　下電極８４には、ゲート電位またはソース電位が付与されてもよい。下電極８４にゲート電位が付与される場合、下電極８４は上電極８３と同電位になる。したがって、上電極８３および下電極８４の間の電圧降下が抑制される。これにより、ゲート構造３５に対する電界集中が抑制される。
　一方、下電極８４にソース電位が付与される場合、下電極８４をフィールド電極として機能させることができる。したがって、下電極８４および第１ピラー領域１３の間の寄生容量が低下される。これにより、寄生容量に起因するスイッチング速度の低下が抑制される。下電極８４は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　中間絶縁膜８５は、上電極８３および下電極８４の間に介在され、トレンチ７５内において上電極８３および下電極８４を電気的に絶縁させている。中間絶縁膜８５は、上絶縁膜８１および下絶縁膜８２に連なっている。中間絶縁膜８５は、下絶縁膜８２の厚さよりも小さい厚さを有している。中間絶縁膜８５の厚さは、上絶縁膜８１の厚さよりも大きいことが好ましい。中間絶縁膜８５は、酸化シリコン膜を含んでいてもよい。中間絶縁膜８５は、下電極８４の酸化物からなる酸化シリコン膜を含むことが好ましい。
　埋設絶縁体８０は、第１主面３を露出させるようにトレンチ７５（開口リセス）に埋設され、リセス内において上絶縁膜８１および上電極８３を被覆している。埋設絶縁体８０は、第１主面３から上電極８３側に間隔を空けてトレンチ７５に埋設され、トレンチ７５の開口端において第１主面３の表層部を露出させている。
　前述の複数のソース領域３３は、この形態では、トレンチ７５の開口端においてトレンチ７５の側壁から露出した部分を有し、上絶縁膜８１を挟んで上電極８３および埋設絶縁体８０に対向している。前述の複数のコンタクト領域３４は、この形態では、トレンチ７５の開口端においてトレンチ７５の側壁から露出した部分を有し、上絶縁膜８１を挟んで上電極８３および埋設絶縁体８０に対向している。
　前述の絶縁層４０、ゲートパッド４５、前述の複数のゲート配線４６、前述のソースパッド４７および前述のドレインパッド４８は、第２形態例の場合と同様の形態を有している。複数のゲート配線４６は、この形態では、複数のソースコンタクト開口４３を介して絶縁層４０を貫通し、複数の上電極８３に電気的に接続される。下電極８４にゲート電位が付与される場合、複数のゲート配線４６は、複数のソースコンタクト開口４３を介して絶縁層４０を貫通し、複数の上電極８３および複数の下電極８４に電気的に接続される。
　下電極８４にソース電位が付与される場合、ソースパッド４７は、複数の下電極８４に電気的に接続される。この場合、半導体装置１Ｂは、ソースパッド４７から絶縁層４０の上に引き出されたソース配線を含んでいてもよい。この場合、ソース配線は、複数のゲート配線４６よりも外側の領域において複数のゲート構造３５の一部（一端部または両端部）に交差（具体的には直交）するように活性領域１０の周縁に沿って延びるライン状に形成される。ソース配線は、複数のソースコンタクト開口４３を介して絶縁層４０を貫通し、複数の下電極８４に電気的に接続される。
　図３８は、本開示の第３実施形態に係る半導体装置１Ｃを示す平面図である。図３９は、図３８に示すXXXIX-XXXIX線に沿う断面図である。図４０は、チップ２のレイアウト例を示す平面図である。
　図３８～図４０を参照して、半導体装置１Ｃは、半導体装置１Ａの場合と同様、チップ２、ベース層６、積層部７、活性領域１０、外周領域１１、複数の第２ピラー領域１２、複数の第１ピラー領域１３を含む。
　半導体装置１Ｃは、外周領域１１において第１主面３の表層部に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域３８を含む。
　複数のフィールド領域３８の個数は、典型的には、４個以上８個以下である。複数のフィールド領域３８は、電気的に浮遊状態に形成され、第１主面３の周縁部においてチップ２内の電界を緩和する。フィールド領域３８の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域３８は、チップ２の周縁および活性領域１０の間の領域に間隔を空けて形成されている。複数のフィールド領域３８は、平面視において活性領域１０に沿って延びる帯状に形成されている。複数のフィールド領域３８は、第１方向Ｙに帯状に延びる部分、および、第２方向Ｘに帯状に延びる部分をそれぞれ有している。複数のフィールド領域３８は、この形態では、平面視において複数の第２ピラー領域１２を取り囲む環状（具体的には四角環状）に形成されている。
　複数のフィールド領域３８は、積層部７（ドリフト領域８）の下端から第１主面３側に間隔を空けて積層部７内に形成され、ドリフト領域８とｐｎ接合部をそれぞれ形成している。複数のフィールド領域３８は、積層部７の厚さ範囲中間部に対して第１主面３側に位置する底部を有していることが好ましい。複数のフィールド領域３８は、この形態では、複数の第２ピラー領域１２からチップ２の周縁側に間隔を空けて形成されている。したがって、複数のフィールド領域３８は、積層方向に複数の第２ピラー領域１２に対向していない。
　複数のフィールド領域３８は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　複数のフィールド領域３８のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。フィールド領域３８の３価元素は、第２ピラー領域１２等の３価元素と同一種であってもよいし、第２ピラー領域１２等の３価元素と異なる種であってもよい。フィールド領域３８の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　図４０を参照して、複数の第２ピラー領域１２は、それぞれ、１つの第２本体部１２１と、第２本体部１２１の両端部に形成された２つの第２延出部１２２とを含む。第２延出部１２２は、第１～第４形態例に示される複数の特徴のうちの少なくとも１つの特徴を有していてもよい。第２延出部１２２は、前述の第１～第４形態例に示された複数（２つ以上）の特徴が組み合わされた特徴を有していてもよい。
　複数の第２ピラー領域１２は、前述の基本形態および第１～第１１形態例に示される複数の特徴のうちの少なくとも１つの特徴を有していてもよい。複数の第２ピラー領域１２は、前述の基本形態および第１～第１１形態例に示された複数（２つ以上）の特徴が組み合わされた特徴を有していてもよい。
　また、半導体装置１Ｃのチップ２が、第１実施形態の第２変形例に示される特徴を有していてもよい。
　半導体装置１Ｃは、第１主面３を選択的に被覆する絶縁層９０を含む。絶縁層９０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含む単層構造または積層構造を有していてもよい。絶縁層９０は、この形態では、酸化シリコン膜を含む単層構造を有している。
　絶縁層９０は、外周領域１１において複数のフィールド領域３８を被覆している。絶縁層９０は、この形態では、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。むろん、絶縁層９０は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部から積層部７を露出させていてもよい。
　絶縁層９０は、活性領域１０を露出させるコンタクト開口９１を有している。コンタクト開口９１は、この形態では、最内のフィールド領域３８の上に位置された開口壁面を有し、活性領域１０の全域および最内のフィールド領域３８の内縁部を露出させている。
　半導体装置１Ｃは、活性領域１０において第１主面３を被覆する第１パッド電極（主面電極、ショットキー電極）９２を含む。第１パッド電極９２は、アノードパッドとして形成されている。第１パッド電極９２は、チップ２の周縁から内方に間隔を空けて配置されている。第１パッド電極９２は、平面視においてチップ２の周縁に沿う多角形状（この形態では四角形状）に形成されている。
　第１パッド電極９２は、絶縁層９０の上からコンタクト開口９１に入り込み、コンタクト開口９１内において第１主面３および最内のフィールド領域３８に電気的に接続されている。第１パッド電極９２は、第１主面３（第１ピラー領域１３）とショットキー接合を形成している。これにより、ダイオード構造（デバイス構造物）としてのＳＢＤ構造（デバイス構造物）９３（Schottky Barrier Diode structure）が活性領域１０に形成されている。
　半導体装置１Ｃは、第２主面４を被覆する第２パッド電極９４を含む。第２パッド電極９４は、カソードパッドとして形成されている。第２パッド電極９４は、第２主面４から露出したベース層６とオーミック接触を形成している。つまり、第２パッド電極９４は、ベース層６を介して第１ピラー領域１３に電気的に接続されている。
　第２パッド電極９４は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。第２パッド電極９４は、チップ２の周縁部を露出させるように、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。
　第１パッド電極９２および第２パッド電極９４の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ３０００Ｖ以下であってもよい。ブレークダウン電圧は、５００Ｖ１０００Ｖ以下、１０００Ｖ以上１５００Ｖ以下、１５００Ｖ以上２０００Ｖ以下、２０００Ｖ以上２５００Ｖ以下、および、２５００Ｖ以上３０００Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。
　以下、図４１を参照して、ＳＢＤ構造９３の基本形態が示される。図４１は、基本形態に係るＳＢＤ構造９３を示す断面斜視図である。図４１を参照して、複数の第２ピラー領域１２および複数の第１ピラー領域１３が第１主面３から露出している場合、第１パッド電極９２は第１主面３において複数の第２ピラー領域１２および複数の第１ピラー領域１３に機械的および電気的に接続される。この場合、第１パッド電極９２は、複数の第２ピラー領域１２とＪＢＳ構造（Junction Barrier Controlled Schottky structure）を形成し、複数の第１ピラー領域１３とショットキー接合を形成する。
　前述の実施形態はさらに他の形態で実施できる。たとえば、前述の各実施形態（各形態例および各変形例を含む）では、幅変化部１４（第１テーパ部１４Ａ（図６等）、第２テーパ部１４Ｂ（図２５）、突出部１４Ｃ（図２６）および括れ部１４Ｄ（図２６））が、第２ピラー領域１２の第２延出部１２２（すなわち外周領域１１）に形成されているとして説明した。
　しかし、幅変化部１４（第１テーパ部１４Ａ、第２テーパ部１４Ｂ、突出部１４Ｃおよび括れ部１４Ｄ（図２６））が、活性領域１０に形成されている第２ピラー領域１２に形成されていてもよい。このとき、活性領域１０に形成されている第２ピラー領域１２の所定区間に、幅変化部１４が形成される。これにより、活性領域１０の耐圧のロバスト性を高めることができる。
　また、前述の各実施形態では、ＳｉＣ単結晶をそれぞれ含むベース層６および積層部７が採用された。しかし、ベース層６および積層部７の少なくとも１つまたは全部は、ＳｉＣ単結晶以外のワイドバンドギャップ半導体の単結晶を含んでいてもよい。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する半導体である。ワイドバンドギャップ半導体の単結晶として、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）、酸化ガリウム（Ｇａ２Ｏ３）等が例示される。ベース層６および積層部７は、同一種類の単結晶によって構成されていてもよいし、異なる種類の単結晶によって構成されていてもよい。
　ベース層６および積層部７の少なくとも１つまたは全部が、ワイドバンドギャップ半導体以外の単結晶を含んでいてもよい。ベース層６および積層部７の少なくとも１つまたは全部が、シリコン単結晶を含んでいてもよい。
　前述の各形態において、「ｎ型」の半導体領域の導電型が「ｐ型」に反転され、「ｐ型」の半導体領域の導電型が「ｎ型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各実施形態では、ＭＩＳ構造３１およびＳＢＤ構造９３が異なるチップ２に個別的に形成された例が示された。しかし、ＭＩＳ構造３１およびＳＢＤ構造９３は１つのチップ２に形成されてもよい。この場合、ＳＢＤ構造９３は、ＭＩＳ構造３１に対する還流ダイオードとしてソースパッド４７（アノードパッド）およびドレインパッド４８（カソードパッド）の間に電気的に介装されてもよい。
　前述の各実施形態では、ｎ型のベース層６が示された。しかし、ｐ型のベース層６が採用されてもよい。この場合、ＭＩＳＦＥＴ構造に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。ｐ型のベース層６はイオン注入法によってチップ２の第２主面４の表層部に導入された３価元素を含むｐ型領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の各実施形態における対応構成要素等を表すが、各付記（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「半導体装置」、「ワイドバンドギャップ半導体装置」、「半導体スイッチング装置」、「半導体整流装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」、「ダイオード装置」等に置き換えられてもよい。
　［付記１－１］
　主面（３）を有するチップ（２）と、
　前記チップ（２）内に配置され、平面視において第１方向（Ｙ）に沿って帯状に延びる第１導電型の第１ピラー領域（１３）と、
　前記チップ（２）内で前記第１ピラー領域（１３）に隣接し、平面視において前記第１方向（Ｙ）に沿って帯状に延びる第２導電型の第２ピラー領域（１２）とを含み、
　前記第２ピラー領域（１２）は、平面視において前記第１方向（Ｙ）に交差する第２方向（Ｘ）における幅（Ｗ２０）が変化する幅変化部（１４）を含む、半導体装置（１Ａ，１Ｂ，１Ｃ）。
　この構成によれば、幅変化部（１４）において、第２ピラー領域（１２）の幅（Ｗ２０）がそれぞれ第１方向（Ｙ）に変化する。２つの第２ピラー領域（１２）によって１つの第１ピラー領域（１３）が第２方向（Ｘ）に挟まれる場合、この第１ピラー領域（１３）の幅（Ｗ１０）も、第１方向（Ｙ）に変化する。そのため、隣り合う第２ピラー領域（１２）の間隔および不純物濃度の少なくとも一方に誤差（ばらつき）が発生した場合であっても、第１ピラー領域（１３）において第１方向（Ｙ）のいずれかの位置においてチャージバランスを確保でき、必要な耐圧を少なくとも確保できる。別の言い方では、耐圧に関して高いロバスト性を有する半導体装置（１Ａ，１Ｂ，１Ｃ）を提供できる。
　［付記１－２］
　前記幅変化部（１４）は、前記第１方向（Ｙ）において前記チップ（２）の端面（５Ａ，５Ｃ）に向かって前記第２ピラー領域（１２）の幅（Ｗ２０）が狭くなるテーパ部（１４Ａ）を含む、付記１－１に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　この構成によれば、テーパ部（１４Ａ）において、第２ピラー領域（１２）の幅（Ｗ２０）が、チップ（２）の端面（５Ａ，５Ｃ）に向かって狭くなっている。つまり、第２方向（Ｘ）に隣り合う２つの第２ピラー領域１２によって挟まれた１つの第１ピラー領域（１３）の幅（Ｗ１０）は、チップ（２）の端面（５Ａ，５Ｃ）に向かって広くなっている。そのため、互いに接続した空乏層を、チップ（２）の端面（５Ａ，５Ｃ）に向けて拡げることが可能である。これにより、耐圧をより一層向上できる。
　［付記１－３］
　前記幅変化部（１４）は、前記第１方向（Ｙ）において前記チップ（２）の端面（５Ａ，５Ｃ）に向かって前記第２ピラー領域（１２）の幅（Ｗ２）が広くなるテーパ部（１４Ｂ）を含む、付記１－１に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－４］
　前記幅変化部（１４）は、前記第２方向（Ｘ）の両側に前記第２ピラー領域（１２）が選択的に突出した突出部（１４Ｃ）と、前記第１方向（Ｙ）において前記突出部（１４Ｃ）に連続し、前記第２ピラー領域（１２）が選択的に括れた括れ部（１４Ｄ）とを含む、付記１－１に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－５］
　前記幅変化部（１４）は、前記第１方向（Ｙ）における前記第２ピラー領域（１２）の所定区間（１２２）において第１幅（Ｗ２１）と、前記第１幅（Ｗ２１）とは異なる第２幅（Ｗ２２）とを有しており、前記第１幅（Ｗ２１）と前記第２幅（Ｗ２２）との間の範囲で前記第２ピラー領域（１３）の幅（Ｗ２）が変化している、付記１－１～付記１－４のいずれか一項に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－６］
　前記第２幅（Ｗ２２）は、前記第１幅（Ｗ２１）の±１０％以下の大きさを有している、付記１－５に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－７］
　前記第１ピラー領域（１３）および前記第２ピラー領域（１２）は、前記第２方向（Ｘ）に交互に繰り返し、全体としてストライプ状に配置されており、
　前記第２ピラー領域（１２）は、前記ストライプ状の前記第２ピラー領域（１２）の長さの０．０３％以上１．５％以下の範囲内で前記幅変化部（１４）を有している、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－８］
　前記チップ（２）は、ＳｉＣを含む、付記１－１～付記１－７のいずれか一項に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－９］
　主面（３）を有するＳｉＣチップ（２）であって、活性領域（１０）と、前記活性領域外の外周領域（１１）とを含むＳｉＣチップ（２）と、
　前記ＳｉＣチップの前記主面（３）の表層部に形成された第１導電型のドリフト領域（８）と、
　前記ドリフト領域（８）内で前記主面（３）に沿う方向（Ｘ）に交互に繰り返して隣接して配列された第１導電型の第１ピラー領域（１３）および第２導電型の第２ピラー領域（１２）を含むスーパージャンクション構造（ＳＪ）と、
　前記活性領域（１０）において前記スーパージャンクション構造（ＳＪ）と前記主面（３）との間に形成されたデバイス構造物（３１，９１）とを含み、
　前記第１ピラー領域（１３）は、平面視において前記活性領域（１０）から前記外周領域（１１）に向かって第１方向（Ｙ）に沿って延出する第１延出部（１３２）を有し、
　前記第２ピラー領域（１２）は、平面視において前記活性領域（１０）から前記外周領域（１１）に向かって前記第１方向（Ｙ）に沿って延出し、前記第１延出部（１３２）に隣接する第２延出部（１２２）を有し、
　前記第２延出部（１２２）は、平面視において前記第１方向（Ｙ）に交差する第２方向（Ｘ）における幅（Ｗ２０）が変化する幅変化部（１４）を含む、半導体装置（１Ａ，１Ｂ，１Ｃ）。
　この構成によれば、幅変化部（１４）において、複数の第２延出部（１２２）の幅（Ｗ２０）がそれぞれ第１方向（Ｙ）に変化する。この場合、複数の第２延出部（１２２）の幅変化部（１４）によって挟まれた複数の第１延出部（１３２）の幅（Ｗ１０）も、第１方向（Ｙ）に変化する。そのため、複数の第２延出部（１２２）の間隔および不純物濃度の少なくとも一方に、誤差（ばらつき）が発生した場合であっても、複数の第１延出部（１３２）のそれぞれにおいて第１方向（Ｙ）のいずれかの位置においてチャージバランスを確保できる。これにより、複数の第２延出部（１２２）の寸法、不純物濃度等の誤差（ばらつき）が発生した場合であっても、少なくとも必要な耐圧を少なくとも確保できる。別の言い方では、耐圧に関して高いロバスト性を有する半導体装置（１Ａ，１Ｂ，１Ｃ）を提供できる。
　［付記１－１０］
　前記第２延出部（１２２）は、前記外周領域（１１）に配置された外側端部（１２５）を有し、
　前記幅変化部（１４）は、前記第１方向（Ｙ）において前記第２延出部（１２２）の前記外側端部（１２５）において最も狭くなるように前記第２延出部（１２２）の幅（Ｗ２０）が狭くなるテーパ部（１４Ａ）を含む、付記１－９に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－１１］
　前記テーパ部（１４Ａ）は、前記外側端部（１２５）から前記第１方向（Ｙ）に延びる一対の側部（１２５）を有し、
　前記テーパ部（１４Ａ）の前記外側端部（１２５）と前記側部（１２５）との間の角度（θ１）は、９０°以上９５°以下である、付記１－１０に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－１２］
　前記第２ピラー領域（１２）は、前記活性領域（１０）に配置され、前記第１方向（Ｙ）に沿って一定の幅（Ｗ２）で帯状に延びる本体部（１２１）を含み、
　前記テーパ部（１４Ａ）の幅（Ｗ２０）は、前記本体部（１２１）の端部（１２３）から前記テーパ部（１４Ａ）の前記外側端部（１２５）に向かって狭くなる、付記１－１０または付記１－１１に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－１３］
　前記デバイス構造物（３１，９３）を被覆する絶縁層（４０，９０）と、
　前記絶縁層（４０，９０）上に配置され、前記絶縁層（４０，９０）を挟んで前記デバイス構造物（３１，９３）に対向する第１主面電極（４７，９２）とをさらに含み、
　前記テーパ部（１４Ａ）は、前記第１主面電極（４７，９２）よりも外側の領域に配置されている、付記１－１０～付記１－１２のいずれか一項に記載の半導体装置（１Ａ，１Ｂ，１Ｃ）。
　［付記１－１４］
　前記絶縁層（４０）内に配置され、前記スーパージャンクション構造（ＳＪ）を横切る方向に延び、前記デバイス構造物（３１）と前記第１主面電極（４７）とを接続する第１コンタクト部（５０）をさらに含み、
　前記テーパ部（１４Ａ）の幅（Ｗ２０）は、前記第１コンタクト部（５０）を起点に前記テーパ部（１４Ａ）の前記外側端部（１２５）に向かって狭くなる、付記１－１３に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１５］
　前記デバイス構造物（３１）を被覆する絶縁層（４０）と、
　前記絶縁層（４０）上に配置され、前記絶縁層（４０）を挟んで前記デバイス構造物（３１）に対向する第１主面電極（４７）と、
　前記絶縁層（４０）内に配置され、前記スーパージャンクション構造（ＳＪ）を横切る方向に延び、前記デバイス構造物（３１）と前記第１主面電極（４７）とを接続する第１コンタクト部（５０）とをさらに含み、
　前記幅変化部（１４）は、前記第１コンタクト部（５０）において最も広く、前記第２延出部（１２２）の外側端部（１２５）において最も狭くなるように、前記第１コンタクト部（５０）を起点に前記外側端部（１２５）に向かって狭くなるテーパ部（１４Ａ）を含む、付記１－９に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１６］
　前記デバイス構造物（３１）は、前記ドリフト領域（８）に形成された第２導電型のボディ領域（３２）、および前記ボディ領域（３２）の表層部に形成された第１導電型のソース領域（３３）を含む、付記１－９～付記１－１５のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１７］
　前記デバイス構造物（３１）は、前記主面（３）上に配置され、前記ボディ領域（３２）に対向するゲート電極（３７）、および前記ゲート電極（３７）と前記主面（３）との間のゲート絶縁膜（３６）を有するプレーナゲート構造を含む、付記１－１６に記載の半導体装置（１Ａ）。
　［付記１－１８］
　前記デバイス構造物（３１）は、前記ソース領域（３３）および前記ボディ領域（３２）を貫通して前記ドリフト領域（８）に達するゲートトレンチ（７５）、前記ゲートトレンチ（７５）の内面に配置されたゲート絶縁膜（３６）、および前記ゲート絶縁膜（３６）を介して前記ゲートトレンチ（７５）に埋設されたゲート電極（３７）を有するトレンチゲート構造を含む、付記１－１６に記載の半導体装置（１Ｂ）。
　［付記１－１９］
　前記デバイス構造物（９３）は、複数の前記第１ピラー領域（１３）および複数の前記第２ピラー領域（１２）を被覆し、複数の前記第１ピラー領域（１３）とショットキー接合を形成するショットキー電極（９２）を含む、付記１－９～付記１－１５のいずれか一項に記載の半導体装置（１Ｃ）。
１Ａ…半導体装置，１Ｂ…半導体装置，１Ｃ…半導体装置，２…チップ，３…第１主面（主面），４…第２主面，５Ａ…第１側面（端面），５Ｂ…第２側面，５Ｃ…第３側面（端面），５Ｄ…第４側面，６…ベース層，７…積層部，８…ドリフト領域，１０…活性領域，１１…外周領域，１２…第２ピラー領域，１２ａ…第２下端部，１２ｂ…第２上端部，１３…第１ピラー領域，１３ａ…第１下端部，１３ｂ…第１上端部，１４…幅変化部，１４Ａ…第１テーパ部（テーパ部），１４Ｂ…第２テーパ部（テーパ部），１４Ｃ…突出部，１４Ｄ…括れ部，１８…第１領域，１９…第２領域，２５…中間領域，２６…境界部，３１…ＭＩＳ構造（デバイス構造物），３２…ボディ領域，３３…ソース領域，３４…コンタクト領域，３５…ゲート構造，３６…ゲート絶縁膜，３７…ゲート電極，３８…フィールド領域，４０…絶縁層，４１…第１絶縁膜，４２…第２絶縁膜，４３…ソースコンタクト開口，４５…ゲートパッド，４６…ゲート配線，４６Ａ…第１ゲート配線，４６Ｂ…第２ゲート配線４７…ソースパッド（第１主面電極）４８…ドレインパッド５０…ソースコンタクト部（第１コンタクト部），５１…アウターボディ領域，５１ａ…内側端部，５１ｂ…外側端部，５４…一定幅部，５５…接続リング，７５…トレンチ，７６…絶縁膜，７７…埋設電極，８０…埋設絶縁体，８１…上絶縁膜，８２…下絶縁膜，８３…上電極，８４…下電極，８５…中間絶縁膜，９０…絶縁層，９１…コンタクト開口，９２…第１パッド電極（主面電極、ショットキー電極），９３…ＳＢＤ構造（デバイス構造物）９，４…第２パッド電極，１２１…第２本体部（本体部），１２２…第２延出部（所定区間），１２４…第２内側端部（内側端部），１２５…第２外側端部（外側端部），１２６…側部，１２７…第１側部，１２８…第２側部，１２９…第３側部，１３１…第１本体部，１３２…第１延出部，１３３…端部，１３４…第１内側端部，１３５…第１外側端部ＤＴ…トレンチ深さ，Ｓ１…空乏層，Ｓ２…空乏層，ＳＪ…スーパージャンクション構造，Ｔ１…第１厚さ，Ｔ２…第２厚さ，ＴＢ…ベース厚さ，ＴＥ…エピ厚さ，Ｗ１…第１ピラー幅，Ｗ２…第２ピラー幅，Ｗ１０…幅，Ｗ１１…最小幅，Ｗ１２…最大幅，Ｗ２０…幅，Ｗ２１…第１幅，Ｗ２２…第２幅，Ｗ２３…最大幅，Ｗ２４…最小幅，ＷＴ…トレンチ幅，Ｘ…第２方向，Ｙ…第１方向，Ｚ…鉛直方向，θ１…角度，θ２…角度，θ３…角度，θ４…角度，θ５…角度

Claims (19)

  1. 　主面を有するチップと、
    　前記チップ内に配置され、平面視において第１方向に沿って帯状に延びる第１導電型の第１ピラー領域と、
    　前記チップ内で前記第１ピラー領域に隣接し、平面視において前記第１方向に沿って帯状に延びる第２導電型の第２ピラー領域とを含み、
    　前記第２ピラー領域は、平面視において前記第１方向に交差する第２方向における幅が変化する幅変化部を含む、半導体装置。
  2. 　前記幅変化部は、前記第１方向において前記チップの端面に向かって前記第２ピラー領域の幅が狭くなるテーパ部を含む、請求項１に記載の半導体装置。
  3. 　前記幅変化部は、前記第１方向において前記チップの端面に向かって前記第２ピラー領域の幅が広くなるテーパ部を含む、請求項１に記載の半導体装置。
  4. 　前記幅変化部は、前記第２方向の両側に前記第２ピラー領域が選択的に突出した突出部と、前記第１方向において前記突出部に連続し、前記第２ピラー領域が選択的に括れた括れ部とを含む、請求項１に記載の半導体装置。
  5. 　前記幅変化部は、前記第１方向における前記第２ピラー領域の所定区間において第１幅と、前記第１幅とは異なる第２幅とを有しており、前記第１幅と前記第２幅との間の範囲で前記第２ピラー領域の幅が変化している、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記第２幅は、前記第１幅の±１０％以下の大きさを有している、請求項５に記載の半導体装置。
  7. 　前記第１ピラー領域および前記第２ピラー領域は、前記第２方向に交互に繰り返し、全体としてストライプ状に配置されており、
    　前記第２ピラー領域は、前記ストライプ状の前記第２ピラー領域の長さの０．０３％以上１．５％以下の範囲内で前記幅変化部を有している、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記チップは、ＳｉＣを含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　主面を有するＳｉＣチップであって、活性領域と、前記活性領域外の外周領域とを含むＳｉＣチップと、
    　前記ＳｉＣチップの前記主面の表層部に形成された第１導電型のドリフト領域と、
    　前記ドリフト領域内で前記主面に沿う方向に交互に繰り返して隣接して配列された第１導電型の第１ピラー領域および第２導電型の第２ピラー領域を含むスーパージャンクション構造と、
    　前記活性領域において前記スーパージャンクション構造と前記主面との間に形成されたデバイス構造物と、
    　前記第１ピラー領域は、平面視において前記活性領域から前記外周領域に向かって第１方向に沿って延出する第１延出部を有し、
    　前記第２ピラー領域は、平面視において前記活性領域から前記外周領域に向かって前記第１方向に沿って延出し、前記第１延出部に隣接する第２延出部を有し、
    　前記第２延出部は、平面視において前記第１方向に交差する第２方向における幅が変化する幅変化部を含む、半導体装置。
  10. 　前記第２延出部は、前記外周領域に配置された外側端部を有し、
    　前記幅変化部は、前記第１方向において前記第２延出部の前記外側端部において最も狭くなるように前記第２延出部の幅が狭くなるテーパ部を含む、請求項９に記載の半導体装置。
  11. 　前記テーパ部は、前記外側端部から前記第１方向に延びる一対の側部を有し、
    　前記テーパ部の前記外側端部と前記側部との間の角度は、９０°以上９５°以下である、請求項１０に記載の半導体装置。
  12. 　前記第２ピラー領域は、前記活性領域に配置され、前記第１方向に沿って一定の幅で帯状に延びる本体部を含み、
    　前記テーパ部の幅は、前記本体部の端部から前記テーパ部の前記外側端部に向かって狭くなる、請求項１０または１１に記載の半導体装置。
  13. 　前記デバイス構造物を被覆する絶縁層と、
    　前記絶縁層上に配置され、前記絶縁層を挟んで前記デバイス構造物に対向する第１主面電極とをさらに含み、
    　前記テーパ部は、前記第１主面電極よりも外側の領域に配置されている、請求項１０～１２のいずれか一項に記載の半導体装置。
  14. 　前記絶縁層内に配置され、前記スーパージャンクション構造を横切る方向に延び、前記デバイス構造物と前記第１主面電極とを接続する第１コンタクト部をさらに含み、
    　前記テーパ部の幅は、前記第１コンタクト部を起点に前記テーパ部の前記外側端部に向かって狭くなる、請求項１３に記載の半導体装置。
  15. 　前記デバイス構造物を被覆する絶縁層と、
    　前記絶縁層上に配置され、前記絶縁層を挟んで前記デバイス構造物に対向する第１主面電極と、
    　前記絶縁層内に配置され、前記スーパージャンクション構造を横切る方向に延び、前記デバイス構造物と前記第１主面電極とを接続する第１コンタクト部とをさらに含み、
    　前記幅変化部は、前記第１コンタクト部において最も広く、前記第２延出部の外側端部において最も狭くなるように、前記第１コンタクト部を起点に前記外側端部に向かって狭くなるテーパ部を含む、請求項９に記載の半導体装置。
  16. 　前記デバイス構造物は、前記ドリフト領域に形成された第２導電型のボディ領域、および前記ボディ領域の表層部に形成された第１導電型のソース領域を含む、請求項９～１５のいずれか一項に記載の半導体装置。
  17. 　前記デバイス構造物は、前記主面上に配置され、前記ボディ領域に対向するゲート電極、および前記ゲート電極と前記主面との間のゲート絶縁膜を有するプレーナゲート構造を含む、請求項１６に記載の半導体装置。
  18. 　前記デバイス構造物は、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するゲートトレンチ、前記ゲートトレンチの内面に配置されたゲート絶縁膜、および前記ゲート絶縁膜を介して前記ゲートトレンチに埋設されたゲート電極を有するトレンチゲート構造を含む、請求項１６に記載の半導体装置。
  19. 　前記デバイス構造物は、複数の前記第１ピラー領域および複数の前記第２ピラー領域を被覆し、複数の前記第１ピラー領域とショットキー接合を形成するショットキー電極を含む、請求項９～１５のいずれか一項に記載の半導体装置。
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