WO2026016459A1 - 存储器及读取存储器的存储单元存储的数据的方法 - Google Patents

存储器及读取存储器的存储单元存储的数据的方法

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WO2026016459A1
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memory
output port
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data stored
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杜一贺
王浩
郭术明
张楠
鲜开诚
聂筱敏
徐勐
李鹏渤
李有慧
刁静
彭莉
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CSMC Technologies Fab2 Co Ltd
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Definitions

  • This disclosure relates to information storage, and more particularly to a memory, and also to a method for reading data stored in the memory's storage cells.
  • RAM volatile memory
  • NVM non-volatile memory
  • NVM generally includes three basic operation modes: programming, erasing, and reading.
  • Programming and erasing operations change the initial electrical state of the memory cell, thus "storing" data.
  • Reading operations distinguish the different states of the memory cell and output the read result.
  • the selected and unselected memory cells in an NVM will have significantly different states after programming/erasing operations.
  • memory cells exhibit varying degrees of disturbance after programming/erasing.
  • MTP Multi-time Programmable
  • the initial state of a memory cell is "0".
  • the electrical state of the memory cell changes, i.e., data "1” is stored.
  • an erase operation can restore the memory cell to its initial state, i.e., storing data "0".
  • memory cells storing "0” may also exhibit a certain degree of "weak 1" state.
  • This type of disturbance may stem from two aspects: first, the bias voltage during programming causes some unselected memory cells to undergo a certain degree of electrical change; second, the erase operation fails to completely restore memory cells storing "1" to the "0" state. Due to the requirements of "non-volatile” and “multiple-time programmable” application environments, these two types of disturbance are often unavoidable. Furthermore, a "weak 1" state may lead to incorrect read results.
  • a memory including: a chip power module configured to supply power to the memory; a memory array including multiple memory cells; a data output port configured to output data stored in a selected memory cell among the multiple memory cells; and a self-locking module connected to the chip power module, the memory array, and the data output port, configured to control the conduction duration of a read path according to the power supply voltage output by the chip power module; and to lock the output of the data output port in the state of conduction termination when conduction ends; wherein, the read path is the path through which the data output port receives the data stored in the selected memory cell during a read operation; the duration from the change of the enable signal of the read operation to the first state to the end of conduction is extended as the power supply voltage decreases and shortened as the power supply voltage increases, and the end of conduction is later than the time when the data stored in the selected memory cell is transmitted to the data output port, but earlier than the end time of the first state of the enable signal.
  • the aforementioned memory incorporates a self-locking module.
  • the module locks the output of the data output port to the state where conduction has ended. This prevents data in memory cells with a "weak 1" state from changing from "0" to "1" at the data output port due to excessively long read times, thus improving the reliability of the read results.
  • the timing of the conduction ending varies with the chip's power supply voltage, preventing the read path from being closed before the data stored in the selected memory cell is transmitted to the data output port when the power supply voltage is low.
  • the inductive self-locking module includes: a comparison circuit, wherein a first input terminal of the comparison circuit is configured to input a reference voltage, a second input terminal of the comparison circuit is configured to input the power supply voltage, and the comparison circuit is configured to compare the power supply voltage with the reference voltage; a gear adjustment circuit, wherein an input terminal is connected to the output terminal of the comparison circuit, and the gear adjustment circuit is configured to obtain a gear selection signal based on the comparison result output by the comparison circuit; and a delay circuit, wherein a first input terminal of the delay circuit is connected to the output terminal of the gear adjustment circuit, and the delay circuit is configured to adjust the conduction duration based on the gear selection signal.
  • the second input of the delay circuit is configured to input an enable signal for the read operation, and the delay circuit is configured to determine the start time of the read path being turned on based on the start time of the first state of the enable signal.
  • the memory further includes a sensitive amplifier, the read path being a path between the output of the sensitive amplifier and the data output port, the sensitive amplifier being configured to identify the data stored in the selected memory cell and output the identification result to the data output port.
  • the conduction duration increases as the power supply voltage decreases and decreases as the power supply voltage increases.
  • the conduction duration is less than the first state duration of the read operation enable signal and greater than the duration from the start of the first state to the transmission of data stored in the selected memory cell to the data output port.
  • the first state is a high level.
  • a method for reading data stored in a memory cell includes: acquiring an enable signal and an address signal for a read operation; selecting a memory cell to be read from the memory according to the address signal; in response to the enable signal, transmitting data stored in the selected memory cell to a data output port through a read path; controlling the conduction duration of the read path according to the power supply voltage of the memory chip power supply, and latching the output of the data output port to a state where the read path conduction ends; wherein the duration from the change of the enable signal to a first state to the end of conduction is extended as the power supply voltage of the chip power supply module decreases and shortened as the power supply voltage increases, and the end of conduction is later than the time when the data is transmitted to the data output port and earlier than the end of the first state of the enable signal.
  • the method described above for reading data stored in memory cells involves latching the output of the data output port to the end-of-conduction state after the data stored in the selected memory cell has been transferred to the data output port during the read operation. This prevents the data in memory cells with a "weak 1" state from changing from "0" to "1" at the data output port due to excessively long read times, thus improving the reliability of the read results. Furthermore, the end-of-conduction time varies with the chip power supply voltage, preventing the read path from being closed before the data stored in the selected memory cell is transferred to the data output port when the power supply voltage is low.
  • the step of controlling the conduction duration of the read path according to the power supply voltage of the memory chip includes: comparing the power supply voltage with the reference voltage; selecting a gear according to the comparison result; and adjusting the conduction duration according to the gear.
  • the conduction duration increases as the power supply voltage decreases and decreases as the power supply voltage increases.
  • the conduction duration is less than the first state duration of the read operation enable signal and greater than the duration from the start of the first state to the transmission of data stored in the selected memory cell to the data output port.
  • the memory is a non-volatile memory.
  • the first state is a high level.
  • Figure 1 is a schematic diagram of the structure of a portion of the memory module related to read operations in an embodiment of this application.
  • Figure 2 is a schematic diagram of the structure of a portion of the memory module related to read operations in another embodiment of this application.
  • Figure 3 is a schematic diagram of the structure of a portion of the memory module related to read operations in another embodiment of this application.
  • Figure 4 is a timing diagram of a read operation in one embodiment of this application.
  • Figure 5 is a schematic diagram of the structure of the induction self-locking module 130 in one embodiment of this application.
  • Figure 6 is a flowchart of a method for reading data stored in a memory cell according to an embodiment of this application.
  • FIG. 7 is a flowchart of the sub-steps of step S640 in one embodiment of this application.
  • Margin Read is a step in chip testing designed to eliminate chips whose memory cell states do not meet requirements. Setting stricter Margin Read screening criteria can remove chips with obvious "weak 1" characteristics. However, this method narrows the range of acceptable chips, inevitably leading to a loss in product yield due to the rejected memory cells.
  • FIG. 1 is a schematic diagram of the structure of some modules related to the read operation of the memory in one embodiment of this application, including a chip power module (e.g., IP power, Internet protocol power) 110, a memory array 120, a self-locking inductive module 130, and a data output port 140.
  • the memory can be a non-volatile memory (NVM).
  • the chip power module 110 is used to supply power to each module of the memory.
  • the memory array 120 includes multiple memory cells.
  • the memory selects the corresponding memory cell through address decoders, word lines, bit lines, and other circuits, and then transmits the data stored in the selected memory cell to the data output port 140 through the read path, and the data stored in the selected memory cell is output by the data output port 140.
  • the inductive self-locking module 130 is connected to the chip power module 110, the memory array 120 and the data output port 140. It is used to control the conduction duration of the read path during the read operation according to the power supply voltage output by the chip power module 110, and lock the output DOUT of the data output port 140 in the state of the end of conduction (or the moment before the end of conduction) until the next cycle arrives.
  • the inductive self-locking module 130 controls the conduction duration of the read path based on the power supply voltage, extending the conduction duration as the power supply voltage decreases and shortening it as the power supply voltage increases. Furthermore, the end of conduction must be later than the time when the data stored in the selected memory cell is transmitted to the data output port 140, and earlier than the end of the first state of the enable signal RD.
  • the duration from the change of the enable signal RD to the first state to the end of the read path conduction is denoted as T1. In one embodiment of this application, T1 extends as the power supply voltage decreases and shortens as the power supply voltage increases.
  • the storage information read time Taa a higher power supply voltage results in a faster read speed, i.e., a smaller Taa; while a lower power supply voltage significantly extends Taa.
  • engineers can determine the approximate range of Taa under different power supply voltages in a specific memory. This allows them to design the inductive self-locking module 130, ensuring that the end of the read path's conduction is later than the time when the data stored in the selected memory cell is transmitted to the data output port 140.
  • the first state of the enable signal RD is high; in other embodiments, the first state of the enable signal RD may be low.
  • the aforementioned memory incorporates a self-locking module.
  • the module locks the output DOUT of the data output port 140 to the state where the read path is no longer active. This prevents the data in memory cells with a "weak 1" state from changing from "0" to "1" at the data output port due to excessively long read times, thus improving the reliability of the read results.
  • the timing of the end of the active state varies with the chip power supply voltage, preventing the read path from being closed before the data stored in the selected memory cell is transmitted to the data output port when the power supply voltage is low. Additionally, it avoids filtering out memory cells with "weak 1" states, thereby improving product yield.
  • Figure 2 is a schematic diagram of the structure of a portion of the memory module related to the read operation in another embodiment of this application, which further includes a sense amplifier 150 compared to the structure shown in Figure 1.
  • the read path is the path between the output terminal of the sense amplifier 150 and the data output port 140.
  • the sense amplifier 150 is used to identify the data stored in the selected memory cell (i.e., to identify whether the stored data is "0" or "1"), and output the identification result to the data output port 140.
  • Figure 3 is a schematic diagram of the structure of a portion of the memory module related to read operations in another embodiment of this application, which further includes a multiplexer 160 (MUX) compared to the structure shown in Figure 2.
  • the input terminal of the multiplexer 160 is connected to the memory array 120, and the output terminal is connected to the sensitive amplifier 150.
  • the multiplexer is used to transfer the data stored in the selected memory cell to the sensitive amplifier 150.
  • the memory shown in Figure 3 can be a multi-time programmable (MTP) non-volatile memory.
  • MTP multi-time programmable
  • Figure 4 is a timing diagram of a read operation in one embodiment of this application.
  • RD is the enable signal for the read operation
  • TRH is the width (duration) of the high level in one cycle of RD
  • TRL is the width (duration) of the low level in one cycle of RD.
  • DOUT is the output result of this read operation at the data output port 140.
  • Taa is the storage information read time (i.e., the duration of data transmission from the storage unit to the data output port 140).
  • SALAT is the control signal of the sensing self-locking module
  • Tlat is the width of the high level in one cycle of the SALAT signal.
  • ADD is the address signal, and the address decoding circuit in the memory can select the storage unit to read the stored data according to ADD.
  • the first input terminal of the delay circuit 136 is connected to the output terminal of the gear trimming circuit 134, and is used to adjust the conduction duration of the read path according to the gear selection signal.
  • the second input terminal of the delay circuit 136 is used to input an enable signal RD for the read operation.
  • the delay circuit 136 is configured to determine the start time of the read path conduction based on the start time of the first state of RD; that is, when the delay circuit 136 detects that RD has changed to the first state, it controls the read path to conduct and adjusts the conduction duration of the read path according to the gear selection signal.
  • the process of generating the SALAT signal is as follows: the comparator circuit compares the power supply voltage with the reference voltage Vref, and the comparison result enters the gear adjustment circuit 134 to generate a gear selection signal. Simultaneously, the enable signal RD for the read operation enters the delay circuit 136. The delay circuit 136 generates different gear delays based on the gear selection signal, thus generating the SALAT signal and improving the flexibility of the control signal.
  • Taa ⁇ Tlat ⁇ Trh the process of generating the SALAT signal is as follows: the comparator circuit compares the power supply voltage with the reference voltage Vref, and the comparison result enters the gear adjustment circuit 134 to generate a gear selection signal. Simultaneously, the enable signal RD for the read operation enters the delay circuit 136. The delay circuit 136 generates different gear delays based on the gear selection signal, thus generating the SALAT signal and improving the flexibility of the control signal.
  • Taa ⁇ Tlat ⁇ Trh the process of generating the SALA
  • the enable signal RD first changes from low to high, opening the multiplexer 160.
  • the data stored in the memory cell selected by the address signal ADD reaches the sensitive amplifier 150 via the multiplexer 160.
  • the enable signal RD enters the delay circuit 136.
  • the delay circuit 136 generates different delay levels based on the gear selection signal generated by the gear adjustment circuit 134, generating a SALAT signal. This opens the read path between the sensitive amplifier 150 and the data output port 140.
  • the enable signal RD changes from low to high and a time interval Taa passes, the data stored in the selected memory cell is judged by the sensitive amplifier 150, which outputs the data recognition result.
  • FIG. 6 is a flowchart of a method for reading data stored in a memory cell according to an embodiment of this application, including the following steps S610-S650.
  • step S620 the memory cell to be read is selected according to the address signal.
  • the method described above for reading data stored in memory cells involves latching the output of the data output port to the end-of-conduction state after the data stored in the selected memory cell has been transferred to the data output port during the read operation. This prevents the data in memory cells with a "weak 1" state from changing from "0" to "1" at the data output port due to excessively long read times, thus improving the reliability of the read results. Furthermore, the end-of-conduction time varies with the chip power supply voltage, preventing the read path from being closed before the data stored in the selected memory cell is transferred to the data output port when the power supply voltage is low.
  • step S644 select the gear based on the comparison result.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

本公开涉及一种存储器，包括：芯片电源模块；存储器阵列，包括多个存储单元；数据输出端口，被配置为输出被选中的存储单元存储的数据；感应自锁模块，与芯片电源模块、存储器阵列和数据输出端口连接，被配置为根据芯片电源模块输出的电源电压控制读取操作时读取通路的导通时长；在读取通路导通结束时，对数据输出端口的输出进行锁存；从读取操作的使能信号变化至第一状态开始到导通结束的时长，随电源电压的降低而延长。本公开于被选中的存储单元存储的数据传输至数据输出端口后，将数据输出端口的输出锁存在导通结束时的状态，避免读取时间过长导致"弱1"状态的存储单元的数据在数据输出端口从"0"变为"1"，提升了读取结果的可靠性。

Description

存储器及读取存储器的存储单元存储的数据的方法
相关申请的交叉引用
本申请要求于2024年7月18日提交中国专利局、申请号为202410965418X、申请名称
为“存储器及读取存储器的存储单元存储的数据的方法”的中国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及信息存储，特别是涉及一种存储器，还涉及一种读取存储器的存储单元存储的数据的方法。
背景技术
根据掉电后存储数据是否会丢失的性质，存储器可分为易失性存储器(Random Access Memory,RAM)和非易失性存储器(Non-volatile Memory,NVM)。近年来，对非易失性和快速存取的双重要求使得各类NVM受到了广泛的关注。
NVM一般包括编程、擦除及读取三种基本操作模式。其中编程及擦除操作会改变存储单元的初始电性状态，从而“存入”数据。读取操作则是将存储单元的不同状态分辨出来，并输出读取结果。理想状态下NVM被选中的存储单元与未选中的存储单元经编程/擦除操作后状态差异明显，但实际生产中存储单元经编程/擦除后均存在不同程度的disturb(干扰)问题。
以多次可编程(Multi-time Programmable，MTP)非易失性存储器为例：存储单元初始状态为“0”，经编程操作后，存储单元电性状态改变，即存入数据“1”；随后经过擦除操作可将存储单元恢复为初始状态，即储存数据“0”。而在实际使用过程中，储存“0”的存储单元也可能呈现出一定程度的“弱1”状态，这类disturb问题可能来自于两个方面：一是编程时的偏置电压使得一些未被选中的存储单元也产生了一定程度的电性改变；二是擦除操作未能使存储“1”的存储单元完全恢复为“0”状态。由于“非易失性”及“多次可编程”等应用环境的要求，上述两种disturb问题往往难以避免。而“弱1”状态可能会导致读取结果不正确。
发明内容
基于此，有必要提供一种能够消除“弱1”状态对读取结果的影响的存储器。
本公开实施例提供了一种存储器，包括：芯片电源模块，被配置为给所述存储器供电；存储器阵列，包括多个存储单元；数据输出端口，被配置为输出所述多个存储单元中被选中的存储单元存储的数据；感应自锁模块，与所述芯片电源模块、存储器阵列和数据输出端口连接，被配置为根据所述芯片电源模块输出的电源电压控制读取通路的导通时长；并在导通结束时，将所述数据输出端口的输出锁存在所述导通结束时的状态；其中，所述读取通路是进行读取操作时所述数据输出端口接收所述被选中的存储单元存储的数据的通路；从所述读取操作的使能信号变化至第一状态开始到所述导通结束的时长，随所述电源电压的降低而延长、随所述电源电压的升高而缩短，所述导通结束的时刻晚于所述被选中的存储单元存储的数据传输至所述数据输出端口的时刻、早于所述使能信号的第一状态的结束时刻。
上述存储器通过设置感应自锁模块，在读取操作时，于被选中的存储单元存储的数据传输至数据输出端口后，将数据输出端口的输出锁存在导通结束时的状态，避免读取时间过长导致“弱1”状态的存储单元的数据在数据输出端口从“0”变为“1”，提升了读取结果的可靠性。且导通结束的时刻跟随芯片电源的电压大小变化，避免在电源电压较低时，在被选中的存储单元存储的数据传输至数据输出端口前，就将读取通路关闭。
在其中一个实施例中，所述感应自锁模块包括：比较电路，所述比较电路的第一输入端被配置为输入基准电压，所述比较电路的第二输入端被配置为输入所述电源电压，所述比较电路被配置为将所述电源电压与所述基准电压进行比较；档位俢调电路，输入端与所述比较电路的输出端连接，所述档位俢调电路被配置为根据所述比较电路输出的比较结果得到档位选择信号；延迟电路，所述延迟电路的第一输入端与所述档位俢调电路的输出端连接，所述延迟电路被配置为根据所述档位选择信号调节所述导通时长。
在其中一个实施例中，所述延迟电路的第二输入端被配置为输入所述读取操作的使能信号，所述延迟电路被配置为根据所述使能信号的第一状态的起始时刻确定所述读取通路导通的起始时刻。
在其中一个实施例中，存储器还包括灵敏放大器，所述读取通路为所述灵敏放大器的输出端与所述数据输出端口之间的通路，所述灵敏放大器被配置为对所述被选中的存储单元存储的数据进行识别，并向所述数据输出端口输出识别结果。
在其中一个实施例中，存储器还包括多路选择器，所述多路选择器的输入端连接所述存储器阵列、输出端连接所述灵敏放大器，所述多路选择器被配置为将所述被选中的存储单元存储的数据传输至所述灵敏放大器。
在其中一个实施例中，所述导通时长随所述电源电压的降低而延长、随所述电源电压的升高而缩短，所述导通时长小于所述读取操作的使能信号的第一状态时长、大于从所述第一状态的开始时刻到所述被选中的存储单元存储的数据传输至所述数据输出端口的时长。
在其中一个实施例中，所述存储器为非易失性存储器。
在其中一个实施例中，所述第一状态是高电平。
还有必要提供一种读取存储器的存储单元存储的数据的方法。
一种读取存储器的存储单元存储的数据的方法，包括：获取读取操作的使能信号和地址信号；根据所述地址信号选择所述存储器中要读取的存储单元；响应于所述使能信号，将被选中的存储单元存储的数据通过读取通路传输至数据输出端口；根据所述存储器的芯片电源的电源电压控制所述读取通路的导通时长，并将所述数据输出端口的输出锁存在所述读取通路导通结束时的状态；其中，从所述使能信号变化至第一状态开始到所述导通结束的时长，随芯片电源模块的电源电压的降低而延长、随所述电源电压的升高而缩短，所述导通结束的时刻晚于所述数据传输至所述数据输出端口的时刻、早于所述使能信号的第一状态结束的时刻。
上述读取存储器的存储单元存储的数据的方法，在读取操作时，于被选中的存储单元存储的数据传输至数据输出端口后，将数据输出端口的输出锁存在导通结束时的状态，避免读取时间过长导致“弱1”状态的存储单元的数据在数据输出端口从“0”变为“1”，提升了读取结果的可靠性。且导通结束的时刻跟随芯片电源的电压大小变化，避免在电源电压较低时，在被选中的存储单元存储的数据传输至数据输出端口前，就将读取通路关闭。
在其中一个实施例中，所述根据所述存储器的芯片电源的电源电压控制所述读取通路的导通时长的步骤包括：将所述电源电压与所述基准电压进行比较；根据所述比较结果选择档位；根据所述档位调节所述导通时长。
在其中一个实施例中，所述导通时长随所述电源电压的降低而延长、随所述电源电压的升高而缩短，所述导通时长小于所述读取操作的使能信号的第一状态时长、大于从所述第一状态的开始时刻到所述被选中的存储单元存储的数据传输至所述数据输出端口的时长。
在其中一个实施例中，所述存储器为非易失性存储器。
在其中一个实施例中，所述第一状态是高电平。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本申请的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是本申请一实施例中存储器的与读取操作相关的部分模块的结构示意图。
图2是本申请另一实施例中存储器的与读取操作相关的部分模块的结构示意图。
图3是本申请又一实施例中存储器的与读取操作相关的部分模块的结构示意图。
图4是本申请一实施例中读取操作的时序图。
图5是本申请一实施例中感应自锁模块130的结构示意图。
图6是本申请一实施例中读取存储器的存储单元存储的数据的方法的流程图。
图7是本申请一实施例中步骤S640的子步骤流程图。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
当读取时间足够长时，存储器中“弱1”状态的存储单元常常会被识别为“1”(正确的识别结果应为“0”)。
为了提升读取结果的可靠性，一种方法是通过测试过程中较为严格的Margin Read(边际读取)步骤来筛去“弱1”情况较为明显的芯片。Margin Read为芯片测试过程中的一个步骤，目的是筛去存储单元状态不满足要求的芯片，将Margin Read的筛选条件设置得较为严格，即可筛去“弱1”表现明显的芯片。但这种方法由于合格的芯片范围更窄，因此筛去的存储单元势必造成产品的良率损失。
本申请提出一种能够消除“弱1”状态对读取结果的影响的存储器。图1是本申请一实施例中存储器的与读取操作相关的部分模块的结构示意图，包括芯片电源模块(例如，IP电源，互联网协议电源，Internet protocol power)110、存储器阵列120、感应自锁模块130及数据输出端口140。该存储器可以是非易失性存储器(NVM)。芯片电源模块110用于给存储器的各个模块供电。存储器阵列120包括多个存储单元。在读取操作时，存储器通过地址译码器、字线、位线等电路选中相应的存储单元，再通过读取通路将被选中的存储单元存储的数据传输至数据输出端口140，由数据输出端口140输出被选中的存储单元存储的数据。感应自锁模块130与芯片电源模块110、存储器阵列120和数据输出端口140连接，用于根据芯片电源模块110输出的电源电压，控制读取操作时读取通路的导通时长，并在读取通路导通结束时，将数据输出端口140的输出DOUT锁存在导通结束时(或者说导通结束前一瞬间)的状态，直到下一个周期到来。
感应自锁模块130根据电源电压控制读取通路的导通时长，是使导通时长随电源电压的降低而延长、随电源电压的升高而缩短。并且要使得导通结束的时刻晚于被选中的存储单元存储的数据传输至数据输出端口140的时刻、早于使能信号RD的第一状态的结束时刻。将使能信号RD变化至第一状态开始，到读取通路导通结束的时长记为T1，在本申请的一个实施例中，T1随电源电压的降低而延长、随电源电压的升高而缩短。这是因为电源电压大小变化会对被选中的存储单元存储的数据传输至数据输出端口140的时长(即存储信息读取时间Taa)有显著的影响：电源电压较高时读取速度更快，即Taa较小；当电源电压较低时，Taa显著延长。工程师根据经验并结合实际测试，可以获知具体的存储器中不同电源电压下Taa大致的范围，从而设计感应自锁模块130，使读取通路的导通结束的时刻晚于被选中的存储单元存储的数据传输至数据输出端口140的时刻。在本申请的一个实施例中，使能信号RD的第一状态为高电平；在其他实施例中，使能信号RD的第一状态也可以是低电平。
上述存储器通过设置感应自锁模块，在读取操作时，于被选中的存储单元存储的数据传输至数据输出端口140后，将数据输出端口140的输出DOUT锁存在读取通路导通结束时的状态，避免读取时间过长导致“弱1”状态的存储单元的数据在数据输出端口从“0”变为“1”，提升了读取结果的可靠性。且导通结束的时刻跟随芯片电源的电压大小变化，避免在电源电压较低时，在被选中的存储单元存储的数据传输至数据输出端口前，就将读取通路关闭。并且可以不筛掉一些存在“弱1”情况的存储单元，从而提升产品良率。
图2是本申请另一实施例中存储器的与读取操作相关的部分模块的结构示意图，其相对于图1所示结构进一步包括灵敏放大器(Sense Amplifier)150。在图2所示的实施例中，读取通路为灵敏放大器150的输出端与数据输出端口140之间的通路。灵敏放大器150用于对被选中的存储单元存储的数据进行识别(即识别存储的数据是“0”还是“1”)，并向数据输出端口140输出识别结果。
图3是本申请又一实施例中存储器的与读取操作相关的部分模块的结构示意图，其相对于图2所示结构进一步包括多路选择器160(Multiplexer，MUX)。多路选择器160的输入端连接存储器阵列120、输出端连接灵敏放大器150，多路选择器用于将被选中的存储单元存储的数据传输至灵敏放大器150。图3所示的存储器可以为多次可编程(Multi-time Programmable，MTP)非易失性存储器。
图4是本申请一实施例中读取操作的时序图。图中RD为读取操作的使能信号，Trh是RD的一个周期中高电平的宽度(时长)，Trl是RD的一个周期中低电平的宽度(时长)。DOUT为此次读取操作在数据输出端口140的输出结果。Taa为存储信息读取时间(即存储单元存储的数据传输至数据输出端口140的时长)。SALAT是感应自锁模块的控制信号，Tlat为SALAT信号的一个周期中高电平的宽度。ADD是地址信号，存储器中的地址译码电路可以根据ADD选中存储单元进行存储数据的读取。当RD变为高电平时(即图4中最左侧的一条竖向虚线对应的时刻)，存储器中与读取相关的电路开始工作，存储单元储存的数据经多路选择器160到达灵敏放大器150。与此同时SALAT信号由低电平变为高电平，灵敏放大器150至数据输出端口140的读取通路打开，经过Taa时间后，灵敏放大器150读出的数据被传输至数据输出端口140，作为输出结果DOUT，此时数据输出端口140开始输出有效数据(Valid Data)。而在读取通路的导通时间达到Tlat后，读取通路关闭，DOUT锁存为此刻的结果，在当前读取周期(即一个Trh加一个Trl)内，灵敏放大器150读出(输出)的结果将不再会影响DOUT，从而避免了“弱1”状态可能造成的读取错误。
参照图5，在本申请的一个实施例中，感应自锁模块130包括比较电路132、档位修调电路(Trim)134和延迟电路136。比较电路132的第一输入端用于输入基准电压Vref，第二输入端连接芯片电源模块110以输入电源电压，从而将电源电压与基准电压的电压值进行比较。档位修调电路134的输入端与比较电路132的输出端连接，用于根据比较电路132输出的比较结果得到档位选择信号。延迟电路136的第一输入端与档位修调电路134的输出端连接，用于根据档位选择信号调节读取通路的导通时长。在图5所示的实施例中，延迟电路136的第二输入端用于输入读取操作的使能信号RD。延迟电路136被配置为根据RD的第一状态的起始时刻确定读取通路导通的起始时刻，即延迟电路136在检测到RD变为第一状态时，控制读取通路导通，并根据档位选择信号调节读取通路的导通时长。
在图5所示的实施例中，SALAT信号产生的过程为：比较电路将电源电压与基准电压Vref进行比较，比较结果进入档位修调电路134生成档位选择信号。同时读取操作的使能信号RD进入延迟电路136，延迟电路136根据档位选择信号产生不同档位的延迟，生成SALAT信号，提升了控制信号的灵活性。其中：
Taa<Tlat<Trh。
在本申请的一个实施例中，读取操作时首先使能信号RD由低电平变为高电平，多路选择器160打开，被地址信号ADD选中的存储单元储存的数据经多路选择器160到达灵敏放大器150。与此同时使能信号RD进入延迟电路136，延迟电路136根据档位修调电路134生成的档位选择信号产生不同档位的延迟，生成SALAT信号，灵敏放大器150与数据输出端口140之间的读取通路打开。使能信号RD由低电平变为高电平后经过Taa时间，被选中的存储单元储存的数据经灵敏放大器150判断并输出数据识别结果，经由读取通路将识别结果输出至数据输出端口140，得到此次读取操作的结果DOUT。再经过(Tlat-Taa)时间后，SALAT信号由高电平变为低电平，读取通路关闭，DOUT锁存在此刻的状态。在当前读取周期内，灵敏放大器150后续的识别结果将不再影响DOUT。
本申请相应提供一种读取存储器的存储单元存储的数据的方法。图6是本申请一实施例中读取存储器的存储单元存储的数据的方法的流程图，包括下列步骤S610-S650。
在步骤S610，获取读取操作的使能信号和地址信号。
读取操作到来时，存储器将接收到使能信号RD和地址信号ADD。
在步骤S620，根据地址信号选择读取的存储单元。
存储器的地址译码器可以对地址信号ADD进行译码，然后选中对应的存储单元。
在步骤S630，响应于使能信号，将被选中的存储单元存储的数据通过读取通路传输至数据输出端口。
随着使能信号RD变化至第一状态，读取通路开始导通，被选中的存储单元存储的数据通过读取通路传输至数据输出端口。在本申请的一个实施例中，使能信号RD的第一状态为高电平；在其他实施例中，使能信号RD的第一状态也可以是低电平。
在步骤S640，根据芯片电源的电源电压控制读取通路的导通时长。
从使能信号RD变化至第一状态开始到读取通路导通结束(即读取通路关闭)的时长，随芯片电源的电源电压的降低而延长、随电源电压的升高而缩短。且读取通路导通结束的时刻晚于数据传输至数据输出端口的时刻、早于使能信号的第一状态结束的时刻。
在步骤S650，将数据输出端口的输出锁存在读取通路导通结束时的状态。
在读取通路关闭后，将数据输出端口的输出锁存在读取通路导通结束时的状态，直到下一个周期到来。
上述读取存储器的存储单元存储的数据的方法，在读取操作时，于被选中的存储单元存储的数据传输至数据输出端口后，将数据输出端口的输出锁存在导通结束时的状态，避免读取时间过长导致“弱1”状态的存储单元的数据在数据输出端口从“0”变为“1”，提升了读取结果的可靠性。且导通结束的时刻跟随芯片电源的电压大小变化，避免在电源电压较低时，在被选中的存储单元存储的数据传输至数据输出端口前，就将读取通路关闭。
参见图7，在本申请的一个实施例中，步骤S640包括步骤S642-S646。
在步骤S642，将电源电压与基准电压进行比较。
在本申请的一个实施例中，可以将芯片电源的电源电压和基准电压各输入电压比较器的一个输入端。
在步骤S644，根据比较结果选择档位。
在本申请的一个实施例中，根据电压比较器的输出选择档位。
在步骤S646，根据档位调节导通时长。
在本申请的一个实施例中，导通时长随电源电压的降低而延长、随电源电压的升高而缩短，导通时长小于读取操作的使能信号的第一状态时长、大于从第一状态的开始时刻到被选中的存储单元存储的数据传输至数据输出端口的时长。
应该理解的是，虽然本申请的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，本申请流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种存储器，包括：
    芯片电源模块，被配置为给所述存储器供电；
    存储器阵列，包括多个存储单元；
    数据输出端口，被配置为输出所述多个存储单元中被选中的存储单元存储的数据；
    感应自锁模块，与所述芯片电源模块、所述存储器阵列和所述数据输出端口连接，被配置为根据所述芯片电源模块输出的电源电压控制读取通路的导通时长，并在导通结束时将所述数据输出端口的输出锁存在所述导通结束时的状态；
    其中，所述读取通路是进行读取操作时所述数据输出端口接收所述被选中的存储单元存储的数据的通路；
    从所述读取操作的使能信号变化至第一状态开始到所述导通结束的时长，随所述电源电压的降低而延长、随所述电源电压的升高而缩短；并且，
    所述导通结束的时刻晚于所述被选中的存储单元存储的数据传输至所述数据输出端口的时刻、早于所述使能信号的第一状态的结束时刻。
  2. 根据权利要求1所述的存储器，其中，所述感应自锁模块包括：
    比较电路，所述比较电路的第一输入端被配置为输入基准电压，所述比较电路的第二输入端被配置为输入所述电源电压，所述比较电路被配置为将所述电源电压与所述基准电压进行比较；
    档位修调电路，所述档位修调电路的输入端与所述比较电路的输出端连接，所述档位修调电路被配置为根据所述比较电路输出的比较结果得到档位选择信号；
    延迟电路，所述延迟电路的第一输入端与所述档位修调电路的输出端连接，所述延迟电路被配置为根据所述档位选择信号调节所述导通时长。
  3. 根据权利要求2所述的存储器，其中，所述延迟电路的第二输入端被配置为输入所述读取操作的使能信号，所述延迟电路被配置为根据所述使能信号的第一状态的起始时刻确定所述读取通路导通的起始时刻。
  4. 根据权利要求1-3任一项所述的存储器，还包括灵敏放大器，
    所述读取通路为所述灵敏放大器的输出端与所述数据输出端口之间的通路，
    所述灵敏放大器被配置为对所述被选中的存储单元存储的数据进行识别，并向所述数据输出端口输出识别结果。
  5. 根据权利要求4所述的存储器，还包括多路选择器，
    所述多路选择器的输入端连接所述存储器阵列、输出端连接所述灵敏放大器，
    所述多路选择器被配置为将所述被选中的存储单元存储的数据传输至所述灵敏放大器。
  6. 根据权利要求1-5任一项所述的存储器，其中，
    所述导通时长随所述电源电压的降低而延长、随所述电源电压的升高而缩短，
    所述导通时长小于所述读取操作的使能信号的第一状态时长、大于从所述第一状态的开始时刻到所述被选中的存储单元存储的数据传输至所述数据输出端口的时长。
  7. 根据权利要求1-6任一项所述的存储器，其中，所述存储器为非易失性存储器。
  8. 根据权利要求1-7任一项所述的存储器，其中，所述芯片电源模块包括互联网协议(IP)电源。
  9. 根据权利要求1-8任一项所述的存储器，其中，所述使能信号的第一状态为高电平；或者，所述使能信号的第一状态为低电平。
  10. 根据权利要求1-9任一项所述的存储器，其中，所述存储器被配置为通过地址译码器、字线、位线选中相应的所述存储单元。
  11. 一种读取存储器的存储单元存储的数据的方法，包括：
    获取读取操作的使能信号和地址信号；
    根据所述地址信号选择所述存储器中要读取的存储单元；
    响应于所述使能信号，将被选中的存储单元存储的数据通过读取通路传输至数据输出端口；
    根据所述存储器的芯片电源的电源电压控制所述读取通路的导通时长；
    在所述读取通路导通结束时，对所述数据输出端口的输出进行锁存；
    其中，从所述使能信号变化至第一状态开始到所述导通结束的时长，随所述芯片电源的电源电压的降低而延长、随所述电源电压的升高而缩短，
    所述导通结束的时刻晚于所述数据传输至所述数据输出端口的时刻、早于所述使能信号的第一状态结束的时刻。
  12. 根据权利要求11所述的读取存储器的存储单元存储的数据的方法，其中，所述根据所述存储器的芯片电源的电源电压控制所述读取通路的导通时长的步骤包括：
    将所述电源电压与基准电压进行比较；
    根据所述比较的结果选择档位；
    根据所述档位调节所述导通时长。
  13. 根据权利要求11或12所述的读取存储器的存储单元存储的数据的方法，其中，
    所述导通时长随所述电源电压的降低而延长、随所述电源电压的升高而缩短，
    所述导通时长小于所述读取操作的使能信号的第一状态时长、大于从所述第一状态的开始时刻到所述被选中的存储单元存储的数据传输至所述数据输出端口的时长。
  14. 根据权利要求11-13任一项所述的读取存储器的存储单元存储的数据的方法，其中，所述方法还包括：根据所述使能信号的第一状态的起始时刻确定所述读取通路导通的起始时刻。
  15. 根据权利要求11所述的读取存储器的存储单元存储的数据的方法，其中，所述响应于所述使能信号，将被选中的存储单元存储的数据通过读取通路传输至数据输出端口包括：
    响应于所述使能信号，对所述被选中的存储单元存储的数据进行识别，并向所述数据输出端口输出识别结果。
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