WO2026014669A1 - 영상표시장치 - Google Patents

영상표시장치

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WO2026014669A1
WO2026014669A1 PCT/KR2025/005490 KR2025005490W WO2026014669A1 WO 2026014669 A1 WO2026014669 A1 WO 2026014669A1 KR 2025005490 W KR2025005490 W KR 2025005490W WO 2026014669 A1 WO2026014669 A1 WO 2026014669A1
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WO
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signal
length
data
processing device
signal processing
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PCT/KR2025/005490
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English (en)
French (fr)
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류병우
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LG Electronics Inc
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Publication date
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Definitions

  • the present disclosure relates to an image display device, and more particularly, to an image display device capable of improving gradation expression when displaying an image.
  • a video display device is a device that displays images.
  • the display resolution or peak luminance of the image displayed on the image display device is increasing.
  • the problem of the present disclosure is to provide a video display device capable of improving the gradation expressiveness when displaying a video.
  • Another problem of the present disclosure is to provide a display device capable of improving the gradation expressiveness during display of an image by varying a data enable signal based on an image display mode.
  • Another problem of the present disclosure is to provide a video display device capable of improving the gradation expressiveness when displaying a video by varying the data bits of a video signal based on the frequency of a vertical synchronization signal.
  • Another problem of the present disclosure is to provide a video display device capable of improving the gradation expressiveness when displaying a video without changing the transmission lane of the video signal.
  • An image display device for solving the above problem includes a panel, a signal processing device for processing an input image and outputting an image signal, and a timing controller for driving the panel based on the image signal from the signal processing device, wherein the signal processing device outputs a data enable signal divided into an active period and a blank period, and varies the length of the active period or the length of the blank period when the data bit of the image signal varies.
  • the signal processing device outputs a first data enable signal corresponding to a first active period and a first blank period when the image display mode is a normal mode, and outputs a second data enable signal corresponding to a second active period and a second blank period when the image display mode is a game mode, and the length of the second active period may be greater than the length of the first active period, and the length of the second blank period may be less than the length of the first blank period.
  • the signal processing device outputs a first data enable signal corresponding to a first active period and a first blank period for displaying an image at a first level of peak luminance on the panel, and outputs a second data enable signal corresponding to a second active period and a second blank period for displaying an image at a second level of peak luminance greater than the first level on the panel, wherein the length of the second active period may be greater than the length of the first active period, and the length of the second blank period may be less than the length of the first blank period.
  • the signal processing device outputs a first data enable signal corresponding to the frequency of the first vertical synchronization signal, and when the data bit of the image signal is any one of the first bit, the second bit, the third bit, the fourth bit, and the fifth bit, the length of the active period or the length of the blank period corresponding to the corresponding bit can be set.
  • the signal processing device may set the length of the active period or the length of the blank period to which the data bits of the image signal correspond to any one of the first number of bits when the vertical synchronization signal frequency corresponds to the frequency of the first vertical synchronization signal, and may set the length of the active period or the length of the blank period to which the data bits of the image signal correspond to any one of the second number of bits smaller than the first number when the vertical synchronization signal frequency corresponds to the frequency of the second vertical synchronization signal higher than the frequency of the first vertical synchronization signal.
  • the signal processing device outputs a second data enable signal corresponding to the frequency of the second vertical synchronization signal, and when the data bit of the image signal is any one of the first bit, the second bit, and the third bit, the length of the active period or the length of the blank period corresponding to the corresponding bit can be set.
  • the signal processing device can control the length of the blank period of the data enable signal to become shorter as the frequency of the vertical synchronization signal increases.
  • the signal processing device can control the length of the active period of the data enable signal to increase or the length of the blank period to decrease as the data bit of the image signal increases.
  • the signal processing device can vary the length of the active interval or the length of the blank interval when in data enable variable mode.
  • the signal processing device can fix the length of the active period and the length of the blank period when in data enable fixed mode.
  • the signal processing device can output an image signal including R, G, and B data in response to the length of the active section of the data enable signal.
  • the signal processing device can control the data bits of the R, G, and B data to increase as the length of the active section of the data enable signal increases.
  • an image display device includes a panel, a signal processing device that processes an input image to output an image signal, and a timing controller that drives the panel based on the image signal from the signal processing device, wherein the signal processing device outputs a first data enable signal corresponding to a first active period and a first blank period when the image display mode is a normal mode, and outputs a second data enable signal corresponding to a second active period and a second blank period when the image display mode is a game mode, wherein a length of the second active period is greater than a length of the first active period, and a length of the second blank period is less than a length of the first blank period.
  • the signal processing device can control the data bits of the R, G, B data output in the game mode to be larger than the data bits of the R, G, B data output in the normal mode.
  • the signal processing device outputs a second data enable signal corresponding to a second active period and a second blank period when the image display mode is a game mode and the vertical synchronization signal frequency corresponds to a frequency of the first vertical synchronization signal, and outputs a third data enable signal corresponding to a third active period and a third blank period when the image display mode is a game mode and the vertical synchronization signal frequency corresponds to a frequency of the second vertical synchronization signal greater than the frequency of the first vertical synchronization signal, and the length of the third active period may be greater than the length of the second active period, and the length of the third blank period may be less than the length of the second blank period.
  • an image display device includes a panel, a signal processing device that processes an input image to output an image signal, and a timing controller that drives the panel based on the image signal from the signal processing device, wherein the signal processing device outputs a data enable signal divided into an active period and a blank period, and in the case of a data enable variable mode, varies the length of the active period or the length of the blank period, and in the case of a data enable fixed mode, fixes the length of the active period and the length of the blank period.
  • the signal processing device is in a data enable variable mode, and when the image display mode is a normal mode, outputs a first data enable signal corresponding to a first active period and a first blank period, and when the image display mode is in a data enable variable mode, outputs a second data enable signal corresponding to a second active period and a second blank period, and a length of the second active period may be greater than a length of the first active period, and a length of the second blank period may be less than a length of the first blank period.
  • the signal processing device when in the data enable variable mode, outputs a first data enable signal corresponding to the frequency of the first vertical synchronization signal, and when the data bit of the image signal is any one of the first bit, the second bit, the third bit, the fourth bit, and the fifth bit, can set the length of the active period or the length of the blank period corresponding to the corresponding bit.
  • a video display device includes a panel, a signal processing device that processes an input image and outputs an image signal, and a timing controller that drives the panel based on the image signal from the signal processing device, wherein the signal processing device outputs a data enable signal divided into an active period and a blank period, and varies the length of the active period or the length of the blank period when the data bit of the image signal varies.
  • the signal processing device outputs a first data enable signal corresponding to a first active period and a first blank period when the image display mode is a normal mode, and outputs a second data enable signal corresponding to a second active period and a second blank period when the image display mode is a game mode, wherein the length of the second active period may be greater than the length of the first active period, and the length of the second blank period may be less than the length of the first blank period. Accordingly, by varying the data enable signal based on the image display mode, it is possible to improve the gradation expressiveness during image display.
  • the signal processing device outputs a first data enable signal corresponding to a first active period and a first blank period for displaying an image with a first level of peak luminance on the panel, and outputs a second data enable signal corresponding to a second active period and a second blank period for displaying an image with a second level of peak luminance greater than the first level on the panel, wherein the length of the second active period may be greater than the length of the first active period, and the length of the second blank period may be less than the length of the first blank period. Accordingly, by varying the data enable signal, it is possible to improve the gradation expressiveness during image display.
  • the signal processing device outputs a first data enable signal corresponding to the frequency of the first vertical synchronization signal, and when the data bit of the image signal is any one of the first bit, the second bit, the third bit, the fourth bit, and the fifth bit, the length of the active period or the length of the blank period corresponding to the corresponding bit can be set. Accordingly, by varying the data enable signal based on the vertical synchronization signal frequency, it is possible to improve the gradation expressiveness when displaying an image.
  • the signal processing device may set the length of the active period or the length of the blank period, in which the data bits of the image signal correspond to any one of the first number of bits when the vertical synchronization signal frequency corresponds to the frequency of the first vertical synchronization signal, and may set the length of the active period or the length of the blank period, in which the data bits of the image signal correspond to any one of the second number of bits smaller than the first number when the vertical synchronization signal frequency corresponds to the frequency of the second vertical synchronization signal higher than the frequency of the first vertical synchronization signal. Accordingly, by varying the data enable signal based on the vertical synchronization signal frequency, it is possible to improve the gradation expressiveness when displaying an image.
  • the signal processing device can control the blank interval length of the data enable signal to become shorter as the frequency of the vertical synchronization signal increases. Accordingly, by varying the data enable signal based on the vertical synchronization signal frequency, it is possible to improve the gradation expressiveness during image display.
  • the signal processing device can control the length of the active period of the data enable signal to increase or the length of the blank period to decrease as the data bits of the image signal increase. Accordingly, by varying the data enable signal, the gradation expressiveness during image display can be improved.
  • the signal processing device can vary the length of the active interval or the length of the blank interval when in the data enable variable mode. Accordingly, by varying the data enable signal according to the data enable variable mode, it is possible to improve the gradation expressiveness during image display.
  • the signal processing device can fix the length of the active interval and the length of the blank interval when in data enable fixed mode. Accordingly, it can operate in data enable fixed mode.
  • the signal processing device can output an image signal including R, G, and B data in response to the length of the active section of the data enable signal. Accordingly, the gradation expressiveness during image display can be improved.
  • the signal processing device can control the data bits of the R, G, and B data to increase as the length of the active section of the data enable signal increases. Accordingly, the gradation expressiveness during image display can be improved.
  • a video display device includes a panel, a signal processing device that processes an input image and outputs an image signal, and a timing controller that drives the panel based on the image signal from the signal processing device, wherein the signal processing device outputs a first data enable signal corresponding to a first active period and a first blank period when the image display mode is a normal mode, and outputs a second data enable signal corresponding to a second active period and a second blank period when the image display mode is a game mode, wherein the length of the second active period is greater than the length of the first active period, and the length of the second blank period is less than the length of the first blank period.
  • the signal processing device can control the data bits of the R, G, B data output in the game mode to be larger than the data bits of the R, G, B data output in the normal mode. Accordingly, the gradation expressiveness in the game mode can be improved compared to the normal mode.
  • the signal processing device outputs a second data enable signal corresponding to a second active period and a second blank period when the image display mode is a game mode and the vertical synchronization signal frequency corresponds to a frequency of the first vertical synchronization signal, and outputs a third data enable signal corresponding to a third active period and a third blank period when the image display mode is a game mode and the vertical synchronization signal frequency corresponds to a frequency of the second vertical synchronization signal greater than the frequency of the first vertical synchronization signal, and the length of the third active period may be greater than the length of the second active period, and the length of the third blank period may be less than the length of the second blank period. Accordingly, by varying the data enable signal based on the image display mode, it is possible to improve the gradation expressiveness during image display.
  • a video display device includes a panel, a signal processing device that processes an input image to output a video signal, and a timing controller that drives the panel based on the video signal from the signal processing device, wherein the signal processing device outputs a data enable signal divided into an active period and a blank period, and in the case of a data enable variable mode, the length of the active period or the length of the blank period is varied, and in the case of a data enable fixed mode, the length of the active period and the length of the blank period are fixed. Accordingly, it is possible to improve the gradation expressiveness when displaying an image based on the data enable variable mode. In particular, it is possible to improve the gradation expressiveness when displaying an image without varying a transmission lane of an image signal.
  • the signal processing device is in a data enable variable mode, and when the image display mode is a normal mode, outputs a first data enable signal corresponding to a first active period and a first blank period, and when the data enable variable mode and when the image display mode is a game mode, outputs a second data enable signal corresponding to a second active period and a second blank period, and the length of the second active period may be greater than the length of the first active period, and the length of the second blank period may be less than the length of the first blank period. Accordingly, the gradation expressiveness during image display can be improved based on the data enable variable mode.
  • the signal processing device in the case of the data enable variable mode, outputs a first data enable signal corresponding to the frequency of the first vertical synchronization signal, and, when the data bit of the image signal is any one of the first bit, the second bit, the third bit, the fourth bit, and the fifth bit, can set the length of the active period or the length of the blank period corresponding to the corresponding bit. Accordingly, it is possible to improve the gradation expressiveness when displaying an image based on the data enable variable mode.
  • FIG. 1 is a drawing illustrating an image display device according to one embodiment of the present disclosure.
  • Figure 2 is an example of an internal block diagram of the video display device of Figure 1.
  • Figure 3 is an example of an internal block diagram of the signal processing device of Figure 2.
  • Fig. 4a is a drawing illustrating a control method of the remote control device of Fig. 2.
  • Figure 4b is an internal block diagram of the remote control device of Figure 2.
  • Figure 5 is an example of an internal block diagram of the display of Figure 2.
  • FIGS. 6A and 6B are drawings for reference in the description of the organic light-emitting panel of FIG. 5.
  • FIG. 7 is an example of an internal block diagram of a video display device according to one embodiment of the present disclosure.
  • FIG. 8 is an example of an internal block diagram of a signal processing device according to one embodiment of the present disclosure.
  • FIGS. 9A to 9C are drawings for reference in explaining the operation of a video display device related to the present disclosure.
  • FIG. 10a is a flowchart showing an example of an operation method of an image display device according to an embodiment of the present disclosure.
  • FIG. 10b is a flowchart showing another example of an operating method of an image display device according to an embodiment of the present disclosure.
  • FIG. 10c is a flowchart showing another example of an operating method of an image display device according to an embodiment of the present disclosure.
  • FIG. 10d is a flowchart showing another example of an operating method of an image display device according to an embodiment of the present disclosure.
  • FIGS 11a to 14b are drawings referenced in the description of Figures 10a to 10d.
  • module and “part” used in the following description are given solely for the convenience of writing this specification and do not impart any particularly significant meaning or role to the components themselves. Therefore, the terms “module” and “part” may be used interchangeably.
  • FIG. 1 is a drawing illustrating an image display device according to one embodiment of the present disclosure.
  • the image display device (100) may include a display (180).
  • the image display device (100) can receive image signals from various external devices, process them, and display them on a display (180).
  • the various external devices may be, for example, a computer (PC), a mobile terminal (600) such as a smart phone, a set-top box (STB), a game console (GSB), a server (SVR), etc.
  • PC computer
  • mobile terminal 600
  • STB set-top box
  • GBB game console
  • SVR server
  • the display (180) may be implemented as any one of various panels.
  • the display (180) may be any one of self-luminous panels such as an organic light-emitting panel (OLED panel), an inorganic light-emitting panel (LED panel), and a micro LED panel.
  • OLED panel organic light-emitting panel
  • LED panel inorganic light-emitting panel
  • micro LED panel a micro LED panel
  • the display (180) is described mainly with an organic light-emitting panel (OLED panel).
  • OLED panel organic light-emitting panel
  • OLED panels organic light-emitting panels
  • the signal processing unit (170 in FIG. 2) in the image display device (100) performs image quality processing corresponding to the organic light-emitting panel.
  • the display (180) may be equipped with a panel and a timing controller, and an image can be displayed on the panel through signal processing of the timing controller.
  • the timing controller when outputting a video signal to the panel, if memory is used, the video signal can be output to the panel using data stored in the memory.
  • the timing controller in order to slim down the timing controller, if the timing controller does not use or is not equipped with memory, the amount of signal processing in the timing controller increases, and in particular, when the resolution of the image increases, the amount of signal processing becomes more severe.
  • the present disclosure proposes a method for accurately and quickly performing signal processing for a panel in a timing controller when memory is not used or is hardly used.
  • the present disclosure proposes a method of signal processing a received image and, in addition to outputting the signal-processed first frame image data, additionally outputting second image frame data downscaled based on the received image.
  • An image display device (100) may include a signal processing device (170) that outputs first image frame data (ImgL) with a delay compared to second image frame data (ImgS), a timing controller (232) that performs signal processing based on an image signal output from the signal processing device (170), and a panel (210) that displays an image based on a signal from the timing controller (232). Accordingly, the timing controller (232) can accurately and quickly perform signal processing on the panel (210).
  • a signal processing device (170) in a video display device (100) includes an input interface (IIP) for receiving a video signal from the outside, a first video processing unit (1010) for generating first video frame data (ImgL) based on the video signal, a second video processing unit (1020) for generating second video frame data (ImgS) scaled down from the first video frame data (ImgL) based on the video signal, and an output interface (OIP) for receiving the first video frame data (ImgL) from the first video processing unit (1010) and the second video frame data (ImgS) from the second video processing unit (1020), and outputting the first video frame data (ImgL) and the second video frame data (ImgS), wherein the first video frame data (ImgL) output from the output interface (OIP) is output with a delay compared to the second video frame data (ImgS).
  • IIP input interface
  • first video processing unit (1010) for generating first video frame data (ImgL) based
  • the timing controller can accurately and rapidly perform signal processing on the delayed output first image frame data (ImgL) based on the second image frame data (ImgS).
  • the timing controller can accurately and rapidly perform signal processing for reducing power consumption.
  • a signal processing device (170) in a video display device (100) includes an input interface (IIP) for receiving a video signal from the outside, a first video processing unit (1010) for generating first video frame data (ImgL) based on the video signal, a second video processing unit (1020) for generating video frame data based on the video signal, a data enable signal (DE) divided into an active period (HA) and a blank period (HB), and an output interface (OIP) for outputting a data signal of the first video frame data (ImgL) and a data signal of the second video frame data (ImgS), and when only the data signal of the first video frame data (ImgL) is output, the output interface (OIP) sets the active period (HA) of the first data enable signal (DE) to a first length (Wa) and outputs the data signal of the first video frame data (ImgL) and the data signal of the second video frame data (ImgS) together.
  • IIP input interface
  • the active period (HA) of the second data enable signal (DE) is set to a second length (Wb) that is greater than the first length (Wa). Accordingly, a signal can be output so that accurate and rapid signal processing is possible in the timing controller.
  • the video display device (100) of FIG. 1 can be a TV, monitor, tablet PC, mobile terminal, vehicle display device, etc.
  • Figure 2 is an example of an internal block diagram of the video display device of Figure 1.
  • an image display device (100) may include an image receiving unit (105), an external device interface unit (130), a storage unit (140), a user input interface unit (150), a sensor unit (not shown), a signal processing unit (170), a display (180), and an audio output unit (185).
  • the video receiving unit (105) may include a tuner unit (110), a demodulation unit (120), a network interface unit (130), and an external device interface unit (130).
  • the video receiving unit (105) may include only a tuner unit (110), a demodulator unit (120), and an external device interface unit (130). That is, it may not include a network interface unit (130).
  • the tuner unit (110) selects an RF broadcast signal corresponding to a channel selected by the user or all pre-stored channels among RF (Radio Frequency) broadcast signals received through an antenna (not shown). In addition, it converts the selected RF broadcast signal into an intermediate frequency signal or a baseband video or audio signal.
  • RF Radio Frequency
  • the tuner unit (110) can process a digital broadcast signal or an analog broadcast signal.
  • the analog baseband video or audio signal (CVBS/SIF) output from the tuner unit (110) can be directly input to the signal processing device (170).
  • the tuner unit (110) may be equipped with multiple tuners to receive broadcast signals of multiple channels.
  • a single tuner that simultaneously receives broadcast signals of multiple channels is also possible.
  • the demodulation unit (120) receives the digital IF signal (DIF) converted from the tuner unit (110) and performs a demodulation operation.
  • DIF digital IF signal
  • the demodulator (120) can output a stream signal (TS) after performing demodulation and channel decoding.
  • the stream signal may be a signal in which a video signal, an audio signal, or a data signal is multiplexed.
  • the stream signal output from the demodulator (120) can be input to the signal processing device (170).
  • the signal processing device (170) performs demultiplexing, image/audio signal processing, etc., and then outputs an image to the display (180) and outputs an audio to the audio output device (185).
  • the external device interface unit (130) can transmit or receive data to or from a connected external device (not shown), for example, a set-top box (50).
  • a connected external device for example, a set-top box (50).
  • the external device interface unit (130) may include an A/V input/output unit (not shown).
  • the A/V input/output unit can receive video and audio signals from an external device. Meanwhile, the wireless communication unit (not shown) can perform short-range wireless communication with other electronic devices.
  • the external device interface unit (130) can exchange data with an adjacent mobile terminal (600).
  • the external device interface unit (130) can receive device information, running application information, application images, etc. from the mobile terminal (600) in mirroring mode.
  • the network interface unit (135) provides an interface for connecting the video display device (100) to a wired/wireless network, including the Internet.
  • the network interface unit (135) can receive content or data provided by the Internet, a content provider, or a network operator via a network.
  • the network interface unit (135) may include a wireless communication unit (not shown).
  • the storage unit (140) may store programs for each signal processing and control within the signal processing device (170), and may also store signal-processed image, voice, or data signals.
  • the storage unit (140) may also perform a function for temporary storage of video, audio, or data signals input to the external device interface unit (130).
  • the storage unit (140) may store information regarding a specific broadcast channel through a channel memory function such as a channel map.
  • the storage unit (140) of FIG. 2 illustrates an embodiment in which the storage unit (140) is provided separately from the signal processing device (170), the scope of the present disclosure is not limited thereto.
  • the storage unit (140) may be included within the signal processing device (170).
  • the user input interface unit (150) transmits a signal input by the user to the signal processing device (170) or transmits a signal from the signal processing device (170) to the user.
  • a user input signal such as power on/off, channel selection, screen setting, etc. may be transmitted/received from a remote control device (200), a user input signal input from a local key (not shown) such as a power key, a channel key, a volume key, a setting value, etc. may be transmitted to a signal processing device (170), a user input signal input from a sensor unit (not shown) that senses a user's gesture may be transmitted to the signal processing device (170), or a signal from the signal processing device (170) may be transmitted to a sensor unit (not shown).
  • a local key such as a power key, a channel key, a volume key, a setting value, etc.
  • a signal processing device (170 a user input signal input from a sensor unit (not shown) that senses a user's gesture
  • a signal from the signal processing device (170) may be transmitted to a sensor unit (not shown).
  • the signal processing device (170) can demultiplex an input stream or process demultiplexed signals through a tuner unit (110), a demodulator unit (120), a network interface unit (135), or an external device interface unit (130) to generate and output a signal for video or audio output.
  • the signal processing device (170) can receive a broadcast signal or an HDMI signal received from the image receiving unit (105), perform signal processing based on the received broadcast signal or HDMI signal, and output a signal-processed image signal.
  • An image signal processed by a signal processing device (170) may be input to a display (180) and displayed as an image corresponding to the image signal.
  • an image signal processed by a signal processing device (170) may be input to an external output device through an external device interface unit (130).
  • the voice signal processed in the signal processing device (170) can be output as sound to the audio output unit (185).
  • the voice signal processed in the signal processing device (170) can be input to an external output device through the external device interface unit (130).
  • the signal processing device (170) may include a demultiplexing unit, an image processing unit, etc. That is, the signal processing device (170) may perform various signal processing operations and, accordingly, may be implemented in the form of a system on chip (SOC). This will be described later with reference to FIG. 3.
  • SOC system on chip
  • the signal processing device (170) can control the overall operation within the video display device (100).
  • the signal processing device (170) can control the tuner unit (110) to select (tune) an RF broadcast corresponding to a channel selected by a user or a pre-stored channel.
  • the signal processing device (170) can control the image display device (100) by a user command or internal program input through the user input interface unit (150).
  • the signal processing device (170) can control the display (180) to display an image.
  • the image displayed on the display (180) may be a still image or a moving image, and may be a 2D image or a 3D image.
  • the signal processing device (170) can cause a predetermined object to be displayed within an image displayed on the display (180).
  • the object can be at least one of a connected web screen (newspaper, magazine, etc.), an EPG (Electronic Program Guide), various menus, widgets, icons, still images, videos, and text.
  • EPG Electronic Program Guide
  • the signal processing device (170) can recognize the user's location based on an image captured from a camera (not shown). For example, the distance (z-axis coordinate) between the user and the image display device (100) can be determined. In addition, the x-axis coordinate and y-axis coordinate within the display (180) corresponding to the user's location can be determined.
  • the display (180) generates a driving signal by converting a video signal, data signal, OSD signal, control signal, etc. processed by the signal processing device (170) or a video signal, data signal, control signal, etc. received from the external device interface unit (130).
  • the display (180) is configured as a touch screen and can be used as an input device in addition to an output device.
  • the audio output unit (185) receives a signal processed by the signal processing device (170) and outputs it as voice.
  • a camera unit photographs a user.
  • the camera unit may be implemented with a single camera, but is not limited thereto, and may also be implemented with multiple cameras.
  • Image information captured by the camera unit (not shown) may be input to a signal processing device (170).
  • the signal processing device (170) can detect the user's gesture based on an image captured from a shooting unit (not shown) or a signal detected from a sensor unit (not shown), or a combination thereof.
  • the power supply unit (190) supplies power to the entire video display device (100).
  • the power supply unit (190) can supply power to a signal processing unit (170) that can be implemented in the form of a system on chip (SOC), a display (180) for displaying images, and an audio output unit (185) for audio output.
  • SOC system on chip
  • a display 180
  • an audio output unit (185) for audio output.
  • the power supply (190) may be equipped with a converter that converts the level of the input voltage.
  • the power supply (190) may have an ac/dc converter and a dc/dc converter when the input voltage is an alternating voltage.
  • the power supply (190) may have a dc/dc converter when the input voltage is a direct current voltage.
  • the remote control device (200) transmits user input to the user input interface unit (150).
  • the remote control device (200) may use Bluetooth, RF (Radio Frequency) communication, IR (Infrared) communication, UWB (Ultra Wideband), ZigBee, etc.
  • the remote control device (200) may receive video, audio, or data signals output from the user input interface unit (150) and display or output the same as audio on the remote control device (200).
  • the above-described video display device (100) may be a digital broadcast receiver capable of receiving fixed or mobile digital broadcasts.
  • the block diagram of the image display device (100) illustrated in FIG. 2 is a block diagram for one embodiment of the present disclosure.
  • Each component of the block diagram may be integrated, added, or omitted depending on the specifications of the image display device (100) actually implemented. That is, two or more components may be combined into one component, or one component may be subdivided into two or more components, as needed.
  • the functions performed by each block are intended to explain the embodiment of the present disclosure, and the specific operations or devices thereof do not limit the scope of the present disclosure.
  • Figure 3 is an example of an internal block diagram of the signal processing device of Figure 2.
  • a signal processing device (170) may include a demultiplexing unit (310), an image processing unit (320), a processor (330), and an audio processing unit (370).
  • a data processing unit (not shown) may be further included.
  • the demultiplexer (310) demultiplexes the input stream. For example, when MPEG-2 TS is input, it can be demultiplexed to separate it into video, audio, and data signals, respectively.
  • the stream signal input to the demultiplexer (310) may be a stream signal output from the tuner (110), the demodulator (120), or the external device interface (130).
  • the image processing unit (320) can perform signal processing on an input image.
  • the image processing unit (320) can perform image processing on an image signal demultiplexed from the demultiplexing unit (310).
  • the image processing unit (320) may include an image decoder (325), a scaler (335), an image quality processing unit (635), an image encoder (not shown), a graphics processing unit (340), a frame rate conversion unit (350), and a formatter (360).
  • the video decoder (325) decodes the demultiplexed video signal, and the scaler (335) scales the resolution of the decoded video signal so that it can be output on the display (180).
  • the video decoder (325) can be equipped with decoders of various standards. For example, it can be equipped with an MPEG-2, H.264 decoder, a 3D video decoder for color images and depth images, a decoder for multi-view images, etc.
  • the scaler (335) can scale an input video signal that has been decoded by a video decoder (325), etc.
  • the image quality processing unit (635) can perform image quality processing on an input image signal for which image decoding has been completed in the image decoder (325), etc.
  • the graphic processing unit (340) generates an OSD signal based on user input or on its own. For example, based on a user input signal, a signal for displaying various information in the form of graphics or text on the screen of the display (180) may be generated.
  • the generated OSD signal may include various data such as the user interface screen of the image display device (100), various menu screens, widgets, and icons.
  • the generated OSD signal may include a 2D object or a 3D object.
  • the graphic processing unit (340) can generate a pointer that can be displayed on the display based on a pointing signal input from the remote control device (200).
  • a pointer can be generated by the pointing signal processing unit, and the graphic processing unit (240) can include such a pointing signal processing unit (not shown).
  • the pointing signal processing unit (not shown) can also be provided separately rather than being included within the graphic processing unit (240).
  • the frame rate converter (FRC) (350) can convert the frame rate of an input video. Meanwhile, the frame rate converter (350) can also output the video as is without a separate frame rate conversion.
  • the formatter (360) can change the format of the video signal to correspond to the display panel.
  • the formatter (360) can also change the format of the video signal.
  • the processor (330) can control the overall operation within the image display device (100) or the signal processing device (170).
  • the processor (330) can control the tuner (110) to select (tuning) an RF broadcast corresponding to a channel selected by the user or a pre-stored channel.
  • the processor (330) can control the image display device (100) by a user command or internal program input through the user input interface unit (150).
  • processor (330) can perform data transmission control with the network interface unit (135) or the external device interface unit (130).
  • the processor (330) can control the operation of the demultiplexing unit (310), the image processing unit (320), etc., within the signal processing device (170).
  • the audio processing unit (370) within the signal processing device (170) can perform audio processing of the demultiplexed audio signal.
  • the audio processing unit (370) can be equipped with various decoders.
  • the frame rate conversion unit (350) and formatter (360) may be provided separately from the image processing unit (320).
  • a pointer (205) corresponding to a remote control device (200) is displayed on the display (180).
  • Figure 4a (b) illustrates that when a user moves the remote control device (200) to the left, the pointer (205) displayed on the display (180) of the video display device also moves to the left in response.
  • Information about the movement of the remote control device (200) detected by the sensor of the remote control device (200) is transmitted to the image display device.
  • the image display device can calculate the coordinates of the pointer (205) from the information about the movement of the remote control device (200).
  • the image display device can display the pointer (205) to correspond to the calculated coordinates.
  • the movement speed or movement direction of the pointer (205) can correspond to the movement speed or movement direction of the remote control device (200).
  • the remote control device (200) may include a wireless communication unit (425), a user input unit (435), a sensor unit (440), an output unit (450), a power supply unit (460), a storage unit (470), and a control unit (480).
  • the wireless communication unit (425) transmits and receives signals with any one of the image display devices according to the embodiments of the present disclosure described above.
  • the image display devices according to the embodiments of the present disclosure one image display device (100) will be described as an example.
  • the user input unit (435) may be configured as a keypad, a button, a touch pad, or a touch screen. The user can input a command related to the image display device (100) to the remote control device (200) by operating the user input unit (435). If the user input unit (435) has a hard key button, the user can input a command related to the image display device (100) to the remote control device (200) by pushing the hard key button. If the user input unit (435) has a touch screen, the user can input a command related to the image display device (100) to the remote control device (200) by touching a soft key of the touch screen. In addition, the user input unit (435) may be equipped with various types of input means that the user can operate, such as a scroll key or a jog key, and the present embodiment does not limit the scope of the present disclosure.
  • the sensor unit (440) may be equipped with a gyro sensor (441) or an acceleration sensor (443).
  • the gyro sensor (441) may sense information regarding the movement of the remote control device (200).
  • a gyro sensor (441) can sense information about the operation of a remote control device (200) based on the x, y, and z axes.
  • An acceleration sensor (443) can sense information about the movement speed of the remote control device (200).
  • a distance measuring sensor can be further provided, thereby sensing the distance to the display (180).
  • the output unit (450) may be equipped with an LED module (451) that lights up when the user input unit (435) is operated or a signal is transmitted and received with the image display device (100) through the wireless communication unit (425), a vibration module (453) that generates vibration, an audio output module (455) that outputs audio, or a display module (457) that outputs audio.
  • an LED module (451) that lights up when the user input unit (435) is operated or a signal is transmitted and received with the image display device (100) through the wireless communication unit (425)
  • a vibration module (453) that generates vibration
  • an audio output module (455) that outputs audio
  • a display module (457) that outputs audio.
  • the power supply unit (460) supplies power to the remote control device (200).
  • the power supply unit (460) can reduce power waste by stopping the power supply when the remote control device (200) is not moved for a predetermined period of time.
  • the power supply unit (460) can resume the power supply when a predetermined key provided on the remote control device (200) is operated.
  • the storage unit (470) can store various types of programs, application data, etc. required for the control or operation of the remote control device (200). If the remote control device (200) wirelessly transmits and receives signals through the image display device (100) and the RF module (421), the remote control device (200) and the image display device (100) transmit and receive signals through a predetermined frequency band.
  • the control unit (480) of the remote control device (200) can store and refer to information regarding the frequency band through which signals can be wirelessly transmitted and received between the remote control device (200) and the paired image display device (100), etc., in the storage unit (470).
  • the control unit (480) controls all matters related to the control of the remote control device (200).
  • the control unit (480) can transmit a signal corresponding to a predetermined key operation of the user input unit (435) or a signal corresponding to the movement of the remote control device (200) sensed by the sensor unit (440) to the image display device (100) via the wireless communication unit (425).
  • the user input interface unit (150) of the video display device (100) may be equipped with a wireless communication unit (151) capable of wirelessly transmitting and receiving signals with a remote control device (200), and a coordinate value calculation unit (415) capable of calculating the coordinate value of a pointer corresponding to the operation of the remote control device (200).
  • a wireless communication unit (151) capable of wirelessly transmitting and receiving signals with a remote control device (200)
  • a coordinate value calculation unit (415) capable of calculating the coordinate value of a pointer corresponding to the operation of the remote control device (200).
  • the user input interface unit (150) can wirelessly transmit and receive signals to and from the remote control device (200) via the RF module (412). In addition, the user input interface unit (150) can receive signals transmitted by the remote control device (200) according to the IR communication standard via the IR module (413).
  • the coordinate value calculation unit (415) can calculate the coordinate values (x, y) of the pointer (205) to be displayed on the display (170) by correcting hand shake or error from a signal corresponding to the operation of the remote control device (200) received through the wireless communication unit (151).
  • a transmission signal of a remote control device (200) input to a video display device (100) through a user input interface unit (150) is transmitted to a signal processing device (170) of the video display device (100).
  • the signal processing device (170) can determine information about the operation and key operation of the remote control device (200) from the signal transmitted from the remote control device (200) and control the video display device (100) in response thereto.
  • the remote control device (200) can calculate pointer coordinate values corresponding to the operation and output them to the user input interface unit (150) of the image display device (100).
  • the user input interface unit (150) of the image display device (100) can transmit information about the received pointer coordinate values to the signal processing device (170) without a separate hand shake or error correction process.
  • the coordinate value calculation unit (415) may be provided inside the signal processing device (170) rather than the user input interface unit (150), unlike in the drawing.
  • Figure 5 is an example of an internal block diagram of the display of Figure 2.
  • the display (180) based on an organic light-emitting panel may include an organic light-emitting panel (210), a first interface unit (230), a second interface unit (231), a timing controller (232), a gate driver unit (234), a data driver unit (236), a memory (240), a processor (270), a power supply unit (290), a current detector unit (510), etc.
  • the display (180) receives a video signal (Vd), a first DC voltage (V1), and a second DC voltage (V2), and can display a predetermined image based on the video signal (Vd).
  • the first interface unit (230) within the display (180) can receive a video signal (Vd) and a first DC voltage (V1) from the signal processing device (170).
  • the first DC voltage (V1) can be used for the operation of the power supply (290) and the timing controller (232) within the display (180).
  • the second interface unit (231) can receive a second DC voltage (V2) from an external power supply unit (190). Meanwhile, the second DC voltage (V2) can be input to a data driving unit (236) within the display (180).
  • the timing controller (232) can output a data driving signal (Sda) and a gate driving signal (Sga) based on a video signal (Vd).
  • the timing controller (232) can output a data driving signal (Sda) and a gate driving signal (Sga) based on the converted image signal (va1).
  • the timing controller (232) can receive, in addition to the video signal (Vd) from the signal processing device (170), a control signal, a vertical synchronization signal (Vsync), etc.
  • the timing controller (232) can output a gate drive signal (Sga) for the operation of the gate drive unit (234) and a data drive signal (Sda) for the operation of the data drive unit (236) based on a control signal, a vertical synchronization signal (Vsync), etc., in addition to a video signal (Vd).
  • a gate drive signal Sga
  • a data drive signal Sda
  • Vsync vertical synchronization signal
  • the data driving signal (Sda) at this time may be a data driving signal for driving RGBW subpixels when the panel (210) has RGBW subpixels.
  • the timing controller (232) can further output a control signal (Cs) to the gate driver (234).
  • the gate driving unit (234) and the data driving unit (236) supply a scan signal and an image signal to the organic light-emitting panel (210) through the gate line (GL) and the data line (DL), respectively, in accordance with the gate driving signal (Sga) and the data driving signal (Sda) from the timing controller (232). Accordingly, the organic light-emitting panel (210) displays a predetermined image.
  • the organic light-emitting panel (210) may include an organic light-emitting layer, and in order to display an image, a plurality of gate lines (GL) and data lines (DL) may be arranged in a matrix form to cross each pixel corresponding to the organic light-emitting layer.
  • GL gate lines
  • DL data lines
  • the data driving unit (236) can output a data signal to the organic light-emitting panel (210) based on the second DC voltage (V2) from the second interface unit (231).
  • the power supply unit (290) can supply various power sources to the gate driver unit (234), the data driver unit (236), the timing controller (232), etc.
  • the current detection unit (510) can detect the current flowing in the subpixel of the organic light-emitting panel (210). The detected current can be input to a processor (270) or the like for cumulative current calculation.
  • the processor (270) can perform various controls within the display (180). For example, it can control the gate driver (234), the data driver (236), the timing controller (232), etc.
  • the processor (270) can receive information on current flowing in the subpixel of the organic light-emitting panel (210) from the current detection unit (510).
  • FIGS. 6A and 6B are drawings for reference in the description of the organic light-emitting panel of FIG. 5.
  • FIG. 6a is a drawing showing pixels within an organic light-emitting panel (210).
  • the organic light-emitting panel (210) may have a plurality of scan lines (Scan 1 to Scan n) and a plurality of data lines (R1, G1, B1, W1 to Rm, Gm, Bm, Wm) intersecting therewith.
  • a pixel is defined in the intersection area of the scan line and the data line within the organic light-emitting panel (210).
  • a pixel having RGBW subpixels SR1, SG1, SB1, SW1 is illustrated.
  • FIG. 6b illustrates the circuit of one sub-pixel within the pixel of the organic light-emitting panel of FIG. 6a.
  • the organic light-emitting sub-pixel circuit may be an active type and include a scan switching element (SW1), a storage capacitor (Cst), a driving switching element (SW2), and an organic light-emitting layer (OLED).
  • SW1 scan switching element
  • SW2 storage capacitor
  • SW2 driving switching element
  • OLED organic light-emitting layer
  • the scan switching element (SW1) is turned on according to an input scan signal (Vdscan) by connecting a scan line to the gate terminal.
  • Vdscan an input scan signal
  • the input data signal (Vdata) is transmitted to the gate terminal of the driving switching element (SW2) or one end of the storage capacitor (Cst).
  • the storage capacitor (Cst) is formed between the gate terminal and the source terminal of the driving switching element (SW2), and stores a predetermined difference between the data signal level transmitted to one end of the storage capacitor (Cst) and the DC voltage (Vdd) level transmitted to the other end of the storage capacitor (Cst).
  • the power level stored in the storage capacitor (Cst) changes depending on the level difference of the data signal (Vdata).
  • the power level stored in the storage capacitor (Cst) changes depending on the difference in the pulse width of the data signal (Vdata).
  • the driving switching element (SW2) is turned on according to the power level stored in the storage capacitor (Cst).
  • a driving current (IOLED) proportional to the stored power level flows to the organic light-emitting layer (OLED). Accordingly, the organic light-emitting layer (OLED) performs a light-emitting operation.
  • the organic light-emitting layer includes an RGBW emission layer (EML) corresponding to a subpixel, and may include at least one of a hole injection layer (HIL), a hole transport layer (HTL), an electron transport layer (ETL), and an electron injection layer (EIL), and may also include a hole blocking layer.
  • EML RGBW emission layer
  • HIL hole injection layer
  • HTL hole transport layer
  • ETL electron transport layer
  • EIL electron injection layer
  • subpixels all emit white light from the organic light-emitting diode (OLED), but separate color filters are provided for green, red, and blue subpixels to implement the colors. That is, green, red, and blue subpixels each additionally have green, red, and blue color filters. On the other hand, white subpixels emit white light, so separate color filters are not required.
  • OLED organic light-emitting diode
  • a pixel can continue to emit light in an organic light-emitting layer (OLED) after a scan signal is applied during a unit display period, specifically during a unit frame.
  • OLED organic light-emitting layer
  • FIG. 7 is an example of an internal block diagram of a power supply unit according to an embodiment of the present disclosure.
  • an image display device (100) includes a panel (210), a signal processing device (170) that processes an input image to output an image signal, and a timing controller (232) that drives the panel (210) based on an image signal from the signal processing device (170).
  • the signal processing device (170) can transmit an image signal based on R, G, B data to the timing controller (232) based on a predetermined transmission data format.
  • the signal processing device (170) may be equipped with a data output unit (1018) that outputs an image signal based on R, G, B data based on a predetermined transmission data format.
  • the transmission data format at this time may be Vx1 format, as shown in the drawing, but is not limited to this and various modifications are possible.
  • the timing controller (232) can output an image signal based on R, G, B data and a timing clock (Timing CLK) signal based on a signal received from the signal processing device (170).
  • the timing controller (232) can transmit current information output from the timing controller (232) or current information flowing through the panel (210) to the signal processing device (170) via I2C communication.
  • the panel (210) and the timing controller (232) may be provided within the display (180).
  • the image display device (100) includes a power supply unit (190) that supplies a display driving voltage (EVDD) to the display (180).
  • a power supply unit 190
  • EVDD display driving voltage
  • the power supply unit (190) may include an AC/DC converter (not shown) that converts input AC voltage into DC voltage, and a DC/DC converter (not shown) that converts the level of the DC voltage from the AC/DC converter to output a display driving voltage (EVDD).
  • AC/DC converter (not shown) that converts input AC voltage into DC voltage
  • DC/DC converter (not shown) that converts the level of the DC voltage from the AC/DC converter to output a display driving voltage (EVDD).
  • EVDD display driving voltage
  • the display driving voltage (EVDD) may be a pixel driving voltage of an organic light-emitting pixel.
  • the power supply unit (190) may further include a second dc/dc converter (not shown) that converts the level of the direct current voltage from the ac/dc converter and outputs a gate driving voltage (VDD).
  • VDD gate driving voltage
  • the gate driving voltage (VDD) at this time may be lower than the display driving voltage (EVDD) and may be input to the timing controller (232) or the driving driver (235).
  • the voltage level of the display driving voltage (EVDD) may be approximately 24 V
  • the gate driving voltage (VDD) may be approximately 12 V.
  • the display (180) may further include a driving driver (235) that drives the panel (210) based on an image signal based on R, G, B data and a timing clock (Timing CLK) signal from a timing controller (232).
  • a driving driver 235
  • Timing CLK timing clock
  • the driving driver (235) may include a gate driving unit (234) and a data driving unit (236) of FIG. 5.
  • a signal processing device (170) outputs a data enable signal (DE) when transmitting an image signal based on R, G, B data.
  • DE data enable signal
  • the data enable signal (DE) is divided into an active period (HA) and a blank period (HB), and the signal processing device (170) can output a zero signal including R, G, and B data in the image signal to the timing controller (232) in response to the length of the active period (HA).
  • an increase in the data bit of the R, G, B data is required due to an increase in the frequency of the vertical synchronization signal (Vsync) or an increase in peak luminance.
  • a method is proposed to improve the gradation expressiveness when displaying an image by enabling upward transmission of data bits without expanding the transmission lane between a signal processing device (170) and a timing controller (232).
  • a signal processing device (170) outputs a data enable signal (DE) divided into an active period (HA) and a blank period (HB), and varies the length of the active period (HA) or the length of the blank period (HB) when the data bit of the image signal varies. Accordingly, it is possible to improve the gradation expressiveness during image display. In particular, it is possible to improve the gradation expressiveness during image display without varying the transmission lane of the image signal.
  • DE data enable signal
  • HA active period
  • HB blank period
  • a signal processing device (170) varies the length of an active period (HA) or a blank period (HB) within a data enable signal (DE) when an upward movement of a data bit is required.
  • the signal processing device (170) can output a first data enable signal (DE) corresponding to the first active period (HA) and the first blank period (HB) when the image display mode is the normal mode, and can output a second data enable signal (DE) corresponding to the second active period (HA) and the second blank period (HB) when the image display mode is the game mode.
  • DE data enable signal
  • HA active period
  • HB blank period
  • the length of the second active section (HA) may be greater than the length of the first active section (HA), and the length of the second blank section (HB) may be less than the length of the first blank section (HB). Accordingly, by varying the data enable signal (DE) based on the image display mode, it is possible to improve the gradation expressiveness during image display.
  • DE data enable signal
  • the signal processing device (170) may output a first data enable signal (DE) corresponding to a first active period (HA) and a first blank period (HB) for displaying an image at a first level of peak luminance on the panel (210), and may output a second data enable signal (DE) corresponding to a second active period (HA) and a second blank period (HB) for displaying an image at a second level of peak luminance greater than the first level on the panel (210).
  • a first data enable signal (DE) corresponding to a first active period (HA) and a first blank period (HB) for displaying an image at a first level of peak luminance on the panel (210
  • a second data enable signal (DE) corresponding to a second active period (HA) and a second blank period (HB) for displaying an image at a second level of peak luminance greater than the first level on the panel (210).
  • the length of the second active section (HA) may be greater than the length of the first active section (HA), and the length of the second blank section (HB) may be less than the length of the first blank section (HB). Accordingly, by varying the data enable signal (DE), the gradation expressiveness during image display can be improved.
  • DE data enable signal
  • the signal processing device (170) may output a first data enable signal (DE) corresponding to a first active period (HA) and a first blank period (HB) when the peak luminance level of the R, G, B data to be output to the timing controller (232) is a first level, and may output a second data enable signal (DE) corresponding to a second active period (HA) and a second blank period (HB) when the peak luminance level of the R, G, B data to be output to the timing controller (232) is a second level greater than the first level. Accordingly, by varying the data enable signal (DE), it is possible to improve the gradation expressiveness when displaying an image.
  • DE data enable signal
  • the signal processing device (170) can control the length of the active period (HA) of the data enable signal (DE) to increase or the length of the blank period (HB) to decrease as the frequency of the vertical synchronization signal increases. Accordingly, by varying the data enable signal (DE) based on the vertical synchronization signal frequency, it is possible to improve the gradation expressiveness during image display.
  • the signal processing device (170) can control the length of the active section (HA) of the data enable signal (DE) to increase or the length of the blank section (HB) to decrease as the data bit of the image signal increases. Accordingly, by varying the data enable signal (DE), it is possible to improve the gradation expressiveness when displaying an image.
  • the signal processing device (170) can control to perform a data enable variable mode when an upward movement of data bits is required, and can control to perform a data enable fixed mode when an upward movement of data bits is not required.
  • the signal processing device (170) can vary the length of the active interval (HA) or the length of the blank interval (HB) in the case of the data enable variable mode. Accordingly, by varying the data enable signal (DE) according to the data enable variable mode, it is possible to improve the gradation expressiveness when displaying an image.
  • the signal processing device (170) can control the data bits of R, G, and B data to increase as the length of the active section (HA) of the data enable signal (DE) increases in the data enable variable mode. Accordingly, the gradation expressiveness during image display can be improved.
  • the signal processing device (170) can fix the length of the active interval (HA) and the length of the blank interval (HB) when in data enable fixed mode. Accordingly, it can operate in data enable fixed mode.
  • FIG. 8 is an example of an internal block diagram of a signal processing device according to one embodiment of the present disclosure.
  • a signal processing device (170) may include an input interface (IIP) that receives an image signal from the outside, an image processing unit (1010) that generates image frame data (ImgL) based on the image signal, and an output interface (OIP) that outputs image frame data (ImgL) based on R, G, B data.
  • IIP input interface
  • OIP output interface
  • the timing controller (232) can output R, G, B data and a clock signal, etc. for driving the panel (210), based on the received R, G, B data-based image frame data (ImgL).
  • the output interface (OIP) of FIG. 8 can correspond to the data output unit (1018) of FIG. 7.
  • the input interface can receive video signals from a computer (PC), a mobile terminal (600), a set-top box (STB), a game console (GSB), a server (SVR), etc. of FIG. 1.
  • PC computer
  • mobile terminal 600
  • STB set-top box
  • GBB game console
  • SVR server
  • the signal processing device (170) may further include a preprocessing unit (515) that performs signal processing such as noise reduction, noise removal, and HDR signal processing on an image signal from an input interface (IIP).
  • a preprocessing unit (515) that performs signal processing such as noise reduction, noise removal, and HDR signal processing on an image signal from an input interface (IIP).
  • the preprocessing unit (515) performs signal processing on the image signal from the input interface (IIP).
  • the preprocessing unit (515) can perform signal processing such as noise removal without separate decoding processing when the received image signal is a decoded image signal.
  • the preprocessing unit (515) may perform decoding in accordance with the video compression standard after signal processing such as noise removal.
  • the preprocessing unit (515) can perform HDR signal processing when the received image signal is an HDR image signal.
  • the preprocessing unit (515) may be equipped with an HDR processing unit (705).
  • the HDR processing unit (705) can receive a video signal and perform high dynamic range (HDR) processing on the input video signal.
  • HDR high dynamic range
  • the HDR processing unit (705) can convert a standard dynamic range (SDR) video signal into an HDR video signal.
  • SDR standard dynamic range
  • the HDR processing unit (705) can receive a video signal and perform grayscale processing for a high dynamic range on the input video signal.
  • the HDR processing unit (705) can bypass grayscale conversion when the input image signal is an SDR image signal, and perform grayscale conversion when the input image signal is an HDR image signal.
  • a signal processing device (170) may further include a memory (540) that stores frame data for image processing of the image processing unit (1010).
  • the memory (540) may be provided within the image processing unit (1010), as shown in the drawing.
  • the image processing unit (1010) in the signal processing device (170) may include a memory (540) that stores frame data for image processing.
  • the image processing unit (1010) can generate and output image frame data (ImgL) based on the image signal processed in the preprocessing unit (515).
  • the image processing unit (1010) may include a scaler (335) that performs scaling of the image signal to match the resolution of the panel, etc., a frame rate converter (350) that operates to vary the frame rate, and an image processing unit (635a) that performs image quality processing.
  • a scaler (335) that performs scaling of the image signal to match the resolution of the panel, etc.
  • a frame rate converter 350
  • an image processing unit (635a) that performs image quality processing.
  • the image processing unit (1010) may further include a memory (540) that stores frame data for frame rate variation in the frame rate converter (350).
  • the image quality processing unit (635a) can perform image quality processing on the image frame data (ImgL).
  • the image quality processing unit (635a) can perform signal processing such as noise reduction, three-dimensional effect enhancement signal processing, brightness amplification, and brightness expansion.
  • the output interface can receive image frame data (ImgL) from the image quality processing unit (635a).
  • the output interface can output image frame data (ImgL) based on R, G, B data.
  • the output interface may include a first output terminal (PNa) for transmitting a vertical synchronization signal (Vsync), a second output terminal (PNb) for transmitting a horizontal synchronization signal (Hsync), a third output terminal (PNc) for transmitting a video data signal (Vdata) based on R, G, B data, and a fourth output terminal (PNd) for transmitting a data enable signal (DE).
  • PNa for transmitting a vertical synchronization signal
  • PNb for transmitting a horizontal synchronization signal
  • PNc for transmitting a video data signal (Vdata) based on R, G, B data
  • PNd fourth output terminal
  • the data enable signal (DE) can be divided into an active period (HA) and a blank period (HB).
  • the timing controller (232) can receive an image data signal (Vdata) output from the third output terminal (PNc) in response to the active period (HA) of the data enable signal (DE).
  • the output interface (OIP) within the signal processing device (170) can vary the length of the active interval (HA) or the length of the blank interval (HB) when the data bit of the image signal varies. Accordingly, the gradation expressiveness during image display can be improved. In particular, the gradation expressiveness during image display can be improved without varying the transmission lane of the image signal.
  • the output interface (OIP) within the signal processing device (170) can output a first data enable signal (DE) corresponding to the first active period (HA) and the first blank period (HB) when the image display mode is the normal mode, and can output a second data enable signal (DE) corresponding to the second active period (HA) and the second blank period (HB) when the image display mode is the game mode.
  • a first data enable signal (DE) corresponding to the first active period (HA) and the first blank period (HB) when the image display mode is the normal mode
  • a second data enable signal (DE) corresponding to the second active period (HA) and the second blank period (HB) when the image display mode is the game mode.
  • the length of the second active section (HA) may be greater than the length of the first active section (HA), and the length of the second blank section (HB) may be less than the length of the first blank section (HB). Accordingly, by varying the data enable signal (DE) based on the image display mode, it is possible to improve the gradation expressiveness during image display.
  • DE data enable signal
  • the output interface (OIP) within the signal processing device (170) may output a first data enable signal (DE) corresponding to a first active period (HA) and a first blank period (HB) for displaying an image at a first level of peak luminance on the panel (210), and may output a second data enable signal (DE) corresponding to a second active period (HA) and a second blank period (HB) for displaying an image at a second level of peak luminance greater than the first level on the panel (210).
  • a first data enable signal (DE) corresponding to a first active period (HA) and a first blank period (HB) for displaying an image at a first level of peak luminance on the panel (210
  • a second data enable signal (DE) corresponding to a second active period (HA) and a second blank period (HB) for displaying an image at a second level of peak luminance greater than the first level on the panel (210).
  • the length of the second active section (HA) may be greater than the length of the first active section (HA), and the length of the second blank section (HB) may be less than the length of the first blank section (HB). Accordingly, by varying the data enable signal (DE), the gradation expressiveness during image display can be improved.
  • DE data enable signal
  • the output interface (OIP) within the signal processing device (170) may output a first data enable signal (DE) corresponding to a first active period (HA) and a first blank period (HB) when the peak luminance level of R, G, B data to be output to the timing controller (232) is a first level, and may output a second data enable signal (DE) corresponding to a second active period (HA) and a second blank period (HB) when the peak luminance level of R, G, B data to be output to the timing controller (232) is a second level greater than the first level.
  • a first data enable signal (DE) corresponding to a first active period (HA) and a first blank period (HB) when the peak luminance level of R, G, B data to be output to the timing controller (232) is a first level
  • HB second blank period
  • the output interface (OIP) within the signal processing device (170) can be controlled so that as the frequency of the vertical synchronization signal increases, the length of the active period (HA) of the data enable signal (DE) increases or the length of the blank period (HB) decreases. Accordingly, by varying the data enable signal (DE) based on the vertical synchronization signal frequency, it is possible to improve the gradation expressiveness during image display.
  • the output interface (OIP) within the signal processing device (170) can be controlled so that as the data bit of the image signal increases, the length of the active period (HA) of the data enable signal (DE) increases or the length of the blank period (HB) decreases. Accordingly, by varying the data enable signal (DE), the gradation expressiveness during image display can be improved.
  • the output interface (OIP) within the signal processing device (170) can be controlled to perform a data enable variable mode when an upward movement of data bits is required, and to perform a data enable fixed mode when an upward movement of data bits is not required.
  • the output interface (OIP) within the signal processing device (170) can vary the length of the active interval (HA) or the length of the blank interval (HB) in the case of the data enable variable mode. Accordingly, by varying the data enable signal (DE) according to the data enable variable mode, it is possible to improve the gradation expressiveness during image display.
  • the output interface (OIP) within the signal processing device (170) can be controlled so that, in the data enable variable mode, the data bits of the R, G, and B data increase as the length of the active period (HA) of the data enable signal (DE) increases. Accordingly, the gradation expressiveness during image display can be improved.
  • the output interface (OIP) within the signal processing device (170) can fix the length of the active interval (HA) and the length of the blank interval (HB) in the case of data enable fixed mode. Accordingly, it can operate in the data enable fixed mode.
  • FIGS. 9A to 9C are drawings for reference in explaining the operation of a video display device related to the present disclosure.
  • Figure 9a illustrates various peak luminances displayed on the display.
  • (a) of FIG. 9a exemplifies that the displayable peak luminance of the display or the peak luminance of the image signal is 500 nit.
  • the transmission bits of the R, G, B data transmitted from the signal processing device (170) to the timing controller (232) may be 10 bits.
  • the luminance difference ( ⁇ La) of 1 gray level can be approximately 0.5 nit.
  • Figure 9a (b) illustrates that the displayable peak luminance of the display or the peak luminance of the image signal is 3000 nit.
  • the transmission bits of the R, G, B data transmitted from the signal processing device (170) to the timing controller (232) may be 10 to 12 bits.
  • the luminance difference ( ⁇ Lb) of one gray level can be approximately 3 nits
  • the luminance difference ( ⁇ Lc) of one gray level can be approximately 1.5 nits
  • the luminance difference ( ⁇ Ld) of one gray level can be approximately 0.75 nits.
  • the maximum transmission bit can be 12 bits.
  • the maximum transmission bit can be 10 bits.
  • Figure 9b illustrates 4 byte mode and 5 byte mode of Vx1 format.
  • R[2] ⁇ R[9] are placed in Byte0
  • G[2] ⁇ G[9] are placed in Byte1
  • B[2] ⁇ B[9] are placed in Byte2
  • R[0],R[1],G[0],G[1],B[0],B[1] are placed in Byte3.
  • R[4] ⁇ R[11] are placed in Byte0
  • G[4] ⁇ G[11] are placed in Byte1
  • B[4] ⁇ B[11] are placed in Byte2
  • R[2],R[3],G[2],G[3],B[2],B[3] are placed in Byte3
  • R[0],R[1],G[0],G[1],B[0],B[1] are placed in Byte4.
  • R[12], G[12], B[12] can be expressed, and accordingly, up to 13 bits of R, G, B data can be transmitted in 5 byte mode.
  • the maximum 13-bit R, G, B data transmission is possible only when the vertical synchronization signal frequency is 120 Hz, and cannot be applied when the vertical synchronization signal frequency is 144 Hz. This is described with reference to Fig. 9c.
  • Figure 9c illustrates 4-byte mode and 5-byte mode when the frequency of the vertical synchronization signal is 120 Hz and 144 Hz, respectively.
  • the data transmission bits can correspond to 10 bits, and in the 5-byte mode, the data transmission bits can correspond to 12 bits.
  • the frequency of the vertical synchronization signal is 120 Hz
  • the pixel clock is 74.25 MHz
  • the operating frequency of Vx1 is 2.97 GHz
  • the active period, blank period, and total period of Horizontal can be 240, 35, and 275 clocks, respectively
  • the active period, blank period, and total period of Vertical can be 2160, 90, and 2250 clocks, respectively.
  • the pixel clock is 74.25MHz
  • the operating frequency of Vx1 is 3.712GHz which is higher than 2.97GHz
  • the active period, blank period, and total period of Horizontal can be 240, 35, and 275 clocks, respectively
  • the active period, blank period, and total period of Vertical can be 2160, 90, and 2250 clocks, respectively.
  • the frequency of the vertical synchronization signal is 144 Hz and in 4 byte mode
  • the pixel clock is 89.1 MHz
  • the operating frequency of Vx1 is 3.564 GHz
  • the active period, blank period, and total period of Horizontal can be 240, 35, and 275 clocks, respectively
  • the active period, blank period, and total period of Vertical can be 2160, 90, and 2250 clocks, respectively.
  • the pixel clock is 89.1 MHz
  • the operating frequency of Vx1 is 4.455 GHz, which is higher than 3.564 GHz
  • the active period, blank period, and total period of Horizontal can be 240, 35, and 275 clocks, respectively
  • the active period, blank period, and total period of Vertical can be 2160, 90, and 2250 clocks, respectively.
  • the upper limit of the operating frequency of the Vx1 transmission format according to the standard may be 4 GHz. Accordingly, when the frequency of the vertical synchronization signal is 144 Hz, 4-byte mode is possible, but 5-byte mode may not be possible.
  • the data transmission bits can only be 10 bits, not 12 bits.
  • FIG. 10a is a flowchart showing an example of an operation method of an image display device according to an embodiment of the present disclosure.
  • a signal processing device (170) determines whether data bit variation is required when transmitting an image signal including R, G, and B data to a timing controller (232) (S1010), and if so, varies the length of an active period (HA) or a blank period (HB) of a data enable signal (DE) (S1020).
  • the signal processing device (170) may determine that data bit variation is necessary when the peak luminance of the image signal is variable and is greater than the reference peak luminance (e.g., xxxx nit).
  • the signal processing device (170) can determine that data bit variation is required when the frequency of the vertical synchronization signal of the image signal varies and increases.
  • the frequency of the vertical synchronization signal of the video signal varies from 60 Hz to 120 Hz or from 120 Hz to 1440 Hz, it can be determined that data bit variation is required.
  • the signal processing device (170) can enter a data enable variable mode and vary the length of the active interval (HA) or the blank interval (HB) within the data enable signal (DE) when data bit variation is required. Accordingly, by varying the data enable signal (DE) according to the data enable variable mode, it is possible to improve the gradation expressiveness during image display.
  • the signal processing device (170) determines in step 1010 (S1010) that data bit variation is not necessary, it can enter a data enable fixed mode and fix the length of the active interval (HA) and the length of the blank interval (HB). Accordingly, it can operate in the data enable fixed mode.
  • the signal processing device (170) may enter a data enable fixed mode and control the 4 byte mode or 5 byte mode of 120Hx to be performed, or the 4 byte mode of 144Hx to be performed, as shown in FIG. 9c.
  • FIG. 10b is a flowchart showing another example of an operating method of an image display device according to an embodiment of the present disclosure.
  • a signal processing device (170) can determine whether the image display mode is a normal mode (S1042), and if so, output a first data enable signal (DE) corresponding to the first active period (HA) and the first blank period (HB) (S1045).
  • S1042 a normal mode
  • DE first data enable signal
  • the signal processing device (170) determines whether the image display mode is a game mode if it is not a normal mode (S1047), and if so, outputs a second data enable signal (DE) corresponding to the second active period (HA) and the second blank period (HB) (S1049).
  • DE second data enable signal
  • the length of the second active section (HA) may be greater than the length of the first active section (HA), and the length of the second blank section (HB) may be less than the length of the first blank section (HB). Accordingly, by varying the data enable signal (DE) based on the image display mode, it is possible to improve the gradation expressiveness during image display.
  • DE data enable signal
  • the signal processing device (170) can control the data bits of the R, G, B data output in the game mode to be larger than the data bits of the R, G, B data output in the normal mode. Accordingly, the gradation expressiveness in the game mode can be improved compared to the normal mode.
  • the signal processing device (170) can output a second data enable signal (DE) corresponding to the second active period (HA) and the second blank period (HB) when the image display mode is a game mode and the vertical synchronization signal frequency corresponds to the frequency of the first vertical synchronization signal.
  • DE data enable signal
  • HA active period
  • HB blank period
  • a third data enable signal (DE) corresponding to the third active period (HA) and the third blank period (HB) can be output.
  • the length of the third active section (HA) may be greater than the length of the second active section (HA), and the length of the third blank section (HB) may be less than the length of the second blank section (HB). Accordingly, by varying the data enable signal (DE) based on the image display mode, it is possible to improve the gradation expressiveness during image display.
  • DE data enable signal
  • FIG. 10c is a flowchart showing another example of an operating method of an image display device according to an embodiment of the present disclosure.
  • a signal processing device (170) when transmitting an image signal including R, G, B data to a timing controller (232), determines whether the frequency of a vertical synchronization signal of the image signal is the frequency of a first vertical synchronization signal (S1052), and if so, sets the length of an active period (HA) or a blank period (HB) in which a data bit of the image signal corresponds to one of a first number of bits (S1054).
  • HA active period
  • HB blank period
  • the signal processing device (170) can output a first data enable signal (DE) corresponding to the length of the active section (HA) or the length of the blank section (HB) set in step 1054 (S1055).
  • DE first data enable signal
  • the signal processing device (170) outputs a first data enable signal (DE) corresponding to the frequency of the first vertical synchronization signal, and when the data bit of the image signal is any one of the first bit, the second bit, the third bit, the fourth bit, and the fifth bit, the length of the active period (HA) or the length of the blank period (HB) corresponding to the corresponding bit can be set.
  • DE first data enable signal
  • the frequency of the first vertical synchronization signal at this time may be 120 Hz
  • the first number of bits may be 5 bits
  • the first bit, the second bit, the third bit, the fourth bit, and the fifth bit may be 10 bits, 11 bits, 12 bits, 13 bits, and 14 bits, respectively.
  • the signal processing device (170) can output the first data enable signal (DE) by varying the length of the active period (HA) or the length of the blank period (HB) when the frequency of the vertical synchronization signal of the image signal is 120 Hz.
  • the first data enable signal (DE) may be a data enable signal corresponding to any one of 10 bits, 11 bits, 12 bits, 13 bits, and 14 bits.
  • step 1052 the signal processing device (170) determines whether the frequency of the second vertical synchronization signal is higher than the frequency of the first vertical synchronization signal if it is not the frequency of the first vertical synchronization signal (S1053), and if so, sets the length of the active interval (HA) or the length of the blank interval (HB) corresponding to any one of the second number of bits smaller than the first number (S1057).
  • the signal processing device (170) can output a second data enable signal (DE) corresponding to the length of the active section (HA) or the length of the blank section (HB) set in step 1057 (S1059).
  • DE second data enable signal
  • the signal processing device (170) outputs a second data enable signal (DE) corresponding to the frequency of the second vertical synchronization signal, and when the data bit of the image signal is any one of the first bit, the second bit, and the third bit, the length of the active period (HA) or the length of the blank period (HB) corresponding to the corresponding bit can be set.
  • DE data enable signal
  • the frequency of the second vertical synchronization signal at this time may be 144 Hz
  • the second number of bits may be 3 bits
  • the first bit, the second bit, and the third bit may be 10 bits, 11 bits, and 12 bits, respectively.
  • the signal processing device (170) can output the second data enable signal (DE) by varying the length of the active period (HA) or the length of the blank period (HB) when the frequency of the vertical synchronization signal of the image signal is 144 Hz.
  • the second data enable signal (DE) may be a data enable signal corresponding to any one of 10 bits, 11 bits, and 12 bits.
  • FIG. 10d is a flowchart showing another example of an operating method of an image display device according to an embodiment of the present disclosure.
  • a signal processing device (170) determines whether a data enable variable mode is required for data bit variation (S1005), and if so, determines whether data bit variation is required when transmitting an image signal including R, G, B data to a timing controller (232) (S1010), and if so, varies the length of an active period (HA) or a blank period (HB) of a data enable signal (DE) (S1020).
  • the signal processing device (170) may determine that a data enable variable mode and data bit variable are required when the peak luminance of the image signal is variable and is greater than or equal to a reference peak luminance (e.g., xxxx nit).
  • a reference peak luminance e.g., xxxx nit
  • the signal processing device (170) may determine that a data enable variable mode and data bit variable mode are required when the frequency of the vertical synchronization signal of the image signal increases variably.
  • the signal processing device (170) can vary the length of the active period (HA) or the blank period (HB) within the data enable signal (DE) when the data enable variable mode and data bit variable are required. Accordingly, by varying the data enable signal (DE) according to the data enable variable mode, it is possible to improve the gradation expressiveness during image display.
  • the signal processing device (170) determines whether it is in data enable fixed mode if it is not in data enable variable mode (S1025), and if so, enters data enable fixed mode and can fix the length of the active section (HA) and the length of the blank section (HB) (S1028). Accordingly, it is possible to operate in data enable fixed mode.
  • the signal processing device (170) may enter a data enable fixed mode and control the 4 byte mode or 5 byte mode of 120Hx to be performed, or the 4 byte mode of 144Hx to be performed, as shown in FIG. 9c.
  • FIGS 11a to 14b are drawings referenced in the description of Figures 10a to 10d.
  • FIGS. 11a and 11b illustrate examples of various transmission bits when the vertical synchronization signal frequency of the video signal is the frequency of the first vertical synchronization signal.
  • Figure 11a illustrates a plurality of transmission bits when the frequency of the first vertical synchronization signal is 120 Hz.
  • the signal processing device (170) can control the transmission of data as one of 10 bits, 11 bits, 12 bits, 13 bits, and 14 bits when the frequency of the first vertical synchronization signal is 120 Hz.
  • the pixel clock can be 89.1 MHz
  • the horizontal active section, blank section, and total section can be set to 240, 90, and 330 clocks, respectively
  • the vertical active section, blank section, and total section can be set to 2160, 90, and 2250 clocks, respectively.
  • the signal processing device (170) may set the pixel clock to 89.1 MHz, the horizontal active section, blank section, and total section to 248, 82, and 330 clocks, respectively, and the vertical active section, blank section, and total section to 2160, 90, and 2250 clocks, respectively.
  • the pixel clock can be 89.1 MHz
  • the horizontal active section, blank section, and total section can be set to 272, 58, and 330 clocks, respectively
  • the vertical active section, blank section, and total section can be set to 2160, 90, and 2250 clocks, respectively.
  • the pixel clock can be 89.1 MHz
  • the horizontal active section, blank section, and total section can be set to 296, 34, and 330 clocks, respectively
  • the vertical active section, blank section, and total section can be set to 2160, 90, and 2250 clocks, respectively.
  • the pixel clock can be 89.1 MHz
  • the horizontal active section, blank section, and total section can be set to 320, 10, and 330 clocks, respectively
  • the vertical active section, blank section, and total section can be set to 2160, 90, and 2250 clocks, respectively.
  • the signal processing device (170) can control the length of the active section (HA) of the data enable signal (DE) to increase or the length of the blank section (HB) to decrease as the data bit of the image signal increases.
  • the signal processing device (170) can control the horizontal active period to increase by 8 clocks or 24 clocks and the blank period to decrease by 8 clocks or 24 clocks as the data bit of the image signal increases by 1 bit.
  • the signal processing device (170) may set the pixel clock to 89.1 MHz, the horizontal active section, blank section, and total section to 328, 2, and 330 clocks, respectively, when the data transmission bit of the image signal is set to 15 bits, and the vertical active section, blank section, and total section may be set to 2160, 90, and 2250 clocks, respectively.
  • Figure 11b is a drawing referenced in the description of Figure 11a.
  • the signal processing device (170) can output a plurality of data enable signals (DEm) in which the horizontal active section or blank section is variable.
  • the horizontal active section, blank section, and total section can output a data enable signal (DE1) corresponding to 240, 90, and 330 clocks, respectively.
  • the timing controller (232) can extract R, G, B data from the image signal during a period of 240 clocks within the data enable signal (DE1).
  • the signal processing device (170) sets the data transmission bit of the image signal to 11 bits
  • the active section, blank section, and total section of Horizontal can output a data enable signal (DE2) corresponding to 248, 82, and 330 clocks, respectively.
  • DE2 data enable signal
  • the timing controller (232) can extract R, G, B data from the image signal during a period of 248 clocks within the data enable signal (DE2).
  • the horizontal active section, blank section, and total section can output a data enable signal (DE3) corresponding to 272, 58, and 330 clocks, respectively.
  • the timing controller (232) can extract R, G, B data from the image signal during a period of 272 clocks within the data enable signal (DE3).
  • the signal processing device (170) sets the data transmission bit of the image signal to 13 bits
  • the active section, blank section, and total section of the horizontal can output a data enable signal (DE4) corresponding to 296, 34, and 330 clocks, respectively.
  • the timing controller (232) can extract R, G, B data from the image signal during a period of 296 clocks within the data enable signal (DE4).
  • the signal processing device (170) sets the data transmission bit of the image signal to 14 bits
  • the active section, blank section, and total section of the horizontal can output a data enable signal (DE5) corresponding to 320, 10, and 330 clocks, respectively.
  • the timing controller (232) can extract R, G, B data from the image signal during a period of 320 clocks within the data enable signal (DE5).
  • FIGS. 12a and 12b illustrate examples of various transmission bits when the vertical synchronization signal frequency of the video signal is the frequency of the second vertical synchronization signal.
  • Figure 12a illustrates multiple transmission bits when the frequency of the second vertical synchronization signal is 144 Hz.
  • the signal processing device (170) can control the transmission of data as one of 10 bits, 11 bits, and 12 bits when the frequency of the second vertical synchronization signal is 144 Hz.
  • the pixel clock can be 89.1 MHz
  • the horizontal active section, blank section, and total section can be set to 240, 35, and 275 clocks, respectively
  • the vertical active section, blank section, and total section can be set to 2160, 90, and 2250 clocks, respectively.
  • the signal processing device (170) may set the pixel clock to 89.1 MHz, the horizontal active section, blank section, and total section to 248, 27, and 275 clocks, respectively, and the vertical active section, blank section, and total section to 2160, 90, and 2250 clocks, respectively.
  • the pixel clock can be 89.1 MHz
  • the horizontal active section, blank section, and total section can be set to 272, 3, and 275 clocks, respectively
  • the vertical active section, blank section, and total section can be set to 2160, 90, and 2250 clocks, respectively.
  • the signal processing device (170) can control the length of the active section (HA) of the data enable signal (DE) to increase or the length of the blank section (HB) to decrease as the data bit of the image signal increases.
  • the signal processing device (170) can control the horizontal active period to increase by 8 clocks or 24 clocks and the blank period to decrease by 8 clocks or 24 clocks as the data bit of the image signal increases by 1 bit.
  • Figure 12b is a drawing referenced in the description of Figure 12a.
  • the signal processing device (170) can output a plurality of data enable signals (DEn) in which the horizontal active section or blank section is variable.
  • the horizontal active section, blank section, and total section can output a data enable signal (DE1) corresponding to 240, 35, and 275 clocks, respectively.
  • the timing controller (232) can extract R, G, B data from the image signal during a period of 240 clocks within the data enable signal (DE1).
  • the signal processing device (170) sets the data transmission bit of the image signal to 11 bits
  • the active section, blank section, and total section of Horizontal can output a data enable signal (DE2) corresponding to 248, 27, and 275 clocks, respectively.
  • the timing controller (232) can extract R, G, B data from the image signal during a period of 248 clocks within the data enable signal (DE2).
  • the signal processing device (170) sets the data transmission bit of the image signal to 12 bits
  • the active section, blank section, and total section of Horizontal can output a data enable signal (DE3) corresponding to 272, 3, and 275 clocks, respectively.
  • Figure 13a illustrates a data format of 10 to 11 bit data transmission bits.
  • the signal processing device (170) can transmit 10-bit R, G, B data by Rn[0] to Rn[9], Gn[0] to Gn[9], Bn[0] to Bn[9] in 4-byte mode when transmitting a 10-bit image signal.
  • the signal processing device (170) can control so that Rn[2] to Rn[9] are placed in Byte0 among 4 bytes, Gn[2] to Gn[9] are placed in Byte1, Bn[2] to Bn[9] are placed in Byte2, and Rn[0], Rn[1], Gn[0], Gn[1], Bn[0], Bn[1] are placed in Byte3.
  • the data enable signal may be a clock of 240 clocks in the active section of Horizontal.
  • the signal processing device (170) can transmit 10-bit R, G, B data by Rn[0] to Rn[10], Gn[0] to Gn[10], Bn[0] to Bn[10] in 4-byte mode when transmitting an 11-bit image signal.
  • the signal processing device (170) can control so that Rn[3] to Rn[10] are placed in Byte0 among 4 bytes, Gn[3] to Gn[10] are placed in Byte1, Bn[3] to Bn[10] are placed in Byte2, and Rn[1], Rn[2], Gn[1], Gn[2], Bn[1], Bn[2] are placed in Byte3.
  • the signal processing device (170) can control Rn[0] and Gn[0] to be further placed in Byte3.
  • the signal processing device (170) can extend the active period of the data enable signal from 240 clocks to 248 clocks.
  • the signal processing device (170) can control R0[0] to R0[239] to be placed in Byte0 to Byte3 during a period of 240 to 248 clocks.
  • the gradation expression during image display can be improved without variation of the transmission lane of the image signal.
  • Figure 13b illustrates the data format of 12-bit data transmission bits.
  • the signal processing device (170) can transmit 12-bit R, G, B data by Rn[0] to Rn[11], Gn[0] to Gn[11], Bn[0] to Bn[11] in 4-byte mode when transmitting a 12-bit image signal.
  • the signal processing device (170) can control so that among the 4 bytes, Rn[4] to Rn[11] are placed in Byte0, Gn[4] to Gn[11] are placed in Byte1, Bn[4] to Bn[11] are placed in Byte2, and Rn[2], Rn[3], Gn[2], Gn[3], Bn[2], Bn[3] are placed in Byte3.
  • the signal processing device (170) can control Rn[1] and Gn[1] to be further placed in Byte3.
  • the signal processing device (170) can extend the active period of the data enable signal from 240 clocks to 272 clocks.
  • the signal processing device (170) can control R1[0] to R1[239] to be placed in Byte0 to Byte3 during a period of 240 to 248 clocks.
  • the signal processing device (170) can control B0[0] to B0[239] to be placed in Byte0 to Byte3 during a period of 249 clocks to 256 clocks.
  • the signal processing device (170) can control G0[0] to G0[239] to be placed in Byte0 to Byte3 during a period of 257 to 264 clocks.
  • the signal processing device (170) can control R0[0] to R0[239] to be placed in Byte0 to Byte3 during a period of 265 to 272 clocks.
  • the signal processing device (170) can control R0[0] to R0[239] to be placed in Byte0 to Byte3 during a 12-bit data transmission bit using a period of 240 clocks to 272 clocks.
  • the gradation expression during image display can be improved without variation of the transmission lane of the image signal.
  • Figure 14a illustrates an example of image display in normal mode.
  • the signal processing device (170) can output a first data enable signal (DE) corresponding to the first active period (HA) and the first blank period (HB) when the image display mode is the normal mode.
  • DE first data enable signal
  • the timing controller (232) can extract R, G, B data within the image signal based on the first data enable signal (DE) and control the display of the first image (1405) based on the R, G, B data.
  • the normal mode may be a broadcast display mode. That is, the first image (1405) may be a broadcast image.
  • Figure 14b illustrates an example of a video display in game mode.
  • the signal processing device (170) can output a second data enable signal (DE) corresponding to the second active period (HA) and the second blank period (HB) when the image display mode is a game mode.
  • DE data enable signal
  • the length of the second active section (HA) is greater than the length of the first active section (HA), and the length of the second blank section (HB) is less than the length of the first blank section (HB).
  • the timing controller (232) can extract R, G, B data within the image signal based on the second data enable signal (DE) and control to display the second image (1415), which is a game image, based on the R, G, B data.
  • the present disclosure is applicable to an image display device, and more specifically, to an image display device capable of improving gradation expression when displaying an image.

Landscapes

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Abstract

본 개시는 영상표시장치에 관한 것이다. 본 개시의 일 실시예에 따른 영상표시장치는, 패널과, 입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치와, 신호 처리 장치로부터의 영상 신호에 기초하여, 패널을 구동하는 타이밍 컨트롤러를 포함하고, 신호 처리 장치는, 액티브 구간과 블랭크 구간으로 구분되는 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트(bit) 가변시, 액티브 구간의 길이 또는 블랭크 구간의 길이를 가변한다. 이에 의해, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.

Description

영상표시장치
본 개시는 영상표시장치에 관한 것이며, 더욱 상세하게는 영상 표시시의 계조 표현력을 향상시킬 수 있는 영상표시장치에 관한 것이다.
영상표시장치는, 영상을 표시하는 장치이다.
최근 영상 해상도 증가 등에 따라, 영상표시장치에서 표시되는 영상의 표시 해상도 또는 피크 휘도가 증가하는 추체이다.
이에 따라, 영상표시장치에서 신호 처리된 영상 신호의 전송시, 데이터 비트의 상향이 필요하게 된다.
한편, 전송 주파수의 제약 등으로 인하여, 영상 신호의 데이터 비트 상향에 대한 제약이 발생하는 문제가 있다.
본 개시의 해결 과제는, 영상 표시시의 계조 표현력을 향상시킬 수 있는 영상표시장치를 제공함에 있다.
본 개시의 다른 해결 과제는, 영상 표시 모드에 기초하여 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있는 영상표시장치를 제공함에 있다.
본 개시의 또 다른 해결 과제는, 수직 동기 신호의 주파수에 기초하여 영상 신호의 데이터 비트를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수있는 영상표시장치를 제공함에 있다.
본 개시의 또 다른 해결 과제는, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있는 영상표시장치를 제공함에 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 영상표시장치는, 패널과, 입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치와, 신호 처리 장치로부터의 영상 신호에 기초하여, 패널을 구동하는 타이밍 컨트롤러를 포함하고, 신호 처리 장치는, 액티브 구간과 블랭크 구간으로 구분되는 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트(bit) 가변시, 액티브 구간의 길이 또는 블랭크 구간의 길이를 가변한다.
한편, 신호 처리 장치는, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 제2 액티브 구간의 길이는, 제1 액티브 구간의 길이 보다 크고, 제2 블랭크 구간의 길이는, 제1 블랭크 구간의 길이 보다 작을 수 있다.
한편, 신호 처리 장치는, 패널에서 제1 레벨의 피크 휘도의 영상 표시를 위해, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며, 패널에서 제1 레벨 보다 큰 제2 레벨의 피크 휘도의 영상 표시를 위해, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 제2 액티브 구간의 길이는, 제1 액티브 구간의 길이 보다 크고, 제2 블랭크 구간의 길이는, 제1 블랭크 구간의 길이 보다 작을 수 있다.
한편, 신호 처리 장치는, 제1 수직 동기 신호의 주파수에 대응하는 제1 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정할 수 있다.
한편, 신호 처리 장치는, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수에 대응하는 경우, 영상 신호의 데이터 비트가, 제1 개수의 비트 중 어느 하나에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정하고, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수 보다 높은 제2 수직 동기 신호의 주파수에 대응하는 경우, 영상 신호의 데이터 비트가, 제1 개수 보다 작은 제2 개수의 비트 중 어느 하나에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정할 수 있다.
한편, 신호 처리 장치는, 제2 수직 동기 신호의 주파수에 대응하는 제2 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정할 수 있다.
한편, 신호 처리 장치는, 수직 동기 신호의 주파수가 커질수록, 데이터 인에이블 신호의 블랭크 구간의 길이가 작아지도록 제어할 수 있다.
한편, 신호 처리 장치는, 영상 신호의 데이터 비트가 커질수록, 데이터 인에이블 신호의 액티브 구간의 길이가 커지거나, 블랭크 구간의 길이가 작아지도록 제어할 수 있다.
한편, 신호 처리 장치는, 데이터 인에이블 가변 모드인 경우, 액티브 구간의 길이 또는 블랭크 구간의 길이를 가변할 수 있다.
한편, 신호 처리 장치는, 데이터 인에이블 고정 모드인 경우, 액티브 구간의 길이 및 블랭크 구간의 길이를 고정할 수 있다.
한편, 신호 처리 장치는, 데이터 인에이블 신호의 액티브 구간의 길이에 대응하여, R,G,B 데이터를 포함하는 영상 신호를 출력할 수 있다.
한편, 신호 처리 장치는, 데이터 인에이블 신호의 액티브 구간의 길이가 증가할수록, R,G,B 데이터의 데이터 비트가 증가하도록 제어할 수 있다.
본 개시의 다른 실시예에 따른 영상표시장치는, 패널과, 입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치와, 신호 처리 장치로부터의 영상 신호에 기초하여, 패널을 구동하는 타이밍 컨트롤러를 포함하고, 신호 처리 장치는, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 제2 액티브 구간의 길이는, 제1 액티브 구간의 길이 보다 크고, 제2 블랭크 구간의 길이는, 제1 블랭크 구간의 길이 보다 작다.
한편, 신호 처리 장치는, 노말 모드인 경우에 출력되는 R,G,B 데이터의 데이터 비트 보다, 게임 모드인 경우, 출력되는 R,G,B 데이터의 데이터 비트가 더 크도록 제어할 수 있다.
한편, 신호 처리 장치는, 영상 표시 모드가 게임 모드이며, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수에 대응하는 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 영상 표시 모드가 게임 모드이며, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수 보다 더 큰 제2 수직 동기 신호의 주파수에 대응하는 경우, 제3 액티브 구간과 제3 블랭크 구간에 대응하는 제3 데이터 인에이블 신호를 출력하며, 제3 액티브 구간의 길이는, 제2 액티브 구간의 길이 보다 크고, 제3 블랭크 구간의 길이는, 제2 블랭크 구간의 길이 보다 작을 수 있다.
본 개시의 또 다른 실시예에 따른 영상표시장치는, 패널과, 입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치와, 신호 처리 장치로부터의 영상 신호에 기초하여, 패널을 구동하는 타이밍 컨트롤러를 포함하고, 신호 처리 장치는, 액티브 구간과 블랭크 구간으로 구분되는 데이터 인에이블 신호를 출력하며, 데이터 인에이블 가변 모드인 경우, 액티브 구간의 길이 또는 블랭크 구간의 길이를 가변하며, 데이터 인에이블 고정 모드인 경우, 액티브 구간의 길이 및 블랭크 구간의 길이를 고정한다.
한편, 신호 처리 장치는, 데이터 인에이블 가변 모드이며, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며, 데이터 인에이블 가변 모드이며, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 제2 액티브 구간의 길이는, 제1 액티브 구간의 길이 보다 크고, 제2 블랭크 구간의 길이는, 제1 블랭크 구간의 길이 보다 작을 수 있다.
한편, 신호 처리 장치는, 데이터 인에이블 가변 모드인 경우, 제1 수직 동기 신호의 주파수에 대응하는 제1 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정할 수 있다.
본 개시의 일 실시예에 따른 영상표시장치는, 패널과, 입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치와, 신호 처리 장치로부터의 영상 신호에 기초하여, 패널을 구동하는 타이밍 컨트롤러를 포함하고, 신호 처리 장치는, 액티브 구간과 블랭크 구간으로 구분되는 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트(bit) 가변시, 액티브 구간의 길이 또는 블랭크 구간의 길이를 가변한다. 이에 따라, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다. 특히, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 제2 액티브 구간의 길이는, 제1 액티브 구간의 길이 보다 크고, 제2 블랭크 구간의 길이는, 제1 블랭크 구간의 길이 보다 작을 수 있다. 이에 따라, 영상 표시 모드에 기초하여 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 패널에서 제1 레벨의 피크 휘도의 영상 표시를 위해, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며, 패널에서 제1 레벨 보다 큰 제2 레벨의 피크 휘도의 영상 표시를 위해, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 제2 액티브 구간의 길이는, 제1 액티브 구간의 길이 보다 크고, 제2 블랭크 구간의 길이는, 제1 블랭크 구간의 길이 보다 작을 수 있다. 이에 따라, 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 제1 수직 동기 신호의 주파수에 대응하는 제1 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정할 수 있다. 이에 따라, 수직 동기 신호 주파수에 기초하여 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수에 대응하는 경우, 영상 신호의 데이터 비트가, 제1 개수의 비트 중 어느 하나에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정하고, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수 보다 높은 제2 수직 동기 신호의 주파수에 대응하는 경우, 영상 신호의 데이터 비트가, 제1 개수 보다 작은 제2 개수의 비트 중 어느 하나에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정할 수 있다. 이에 따라, 수직 동기 신호 주파수에 기초하여 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 제2 수직 동기 신호의 주파수에 대응하는 제2 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정할 수 있다. 이에 따라, 수직 동기 신호 주파수에 기초하여 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 수직 동기 신호의 주파수가 커질수록, 데이터 인에이블 신호의 블랭크 구간의 길이가 작아지도록 제어할 수 있다. 이에 따라, 수직 동기 신호 주파수에 기초하여 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 영상 신호의 데이터 비트가 커질수록, 데이터 인에이블 신호의 액티브 구간의 길이가 커지거나, 블랭크 구간의 길이가 작아지도록 제어할 수 있다. 이에 따라, 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 데이터 인에이블 가변 모드인 경우, 액티브 구간의 길이 또는 블랭크 구간의 길이를 가변할 수 있다. 이에 따라, 데이터 인에이블 가변 모드에 따라 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 데이터 인에이블 고정 모드인 경우, 액티브 구간의 길이 및 블랭크 구간의 길이를 고정할 수 있다. 이에 따라, 데이터 인에이블 고정 모드로 동작할 수 있게 된다.
한편, 신호 처리 장치는, 데이터 인에이블 신호의 액티브 구간의 길이에 대응하여, R,G,B 데이터를 포함하는 영상 신호를 출력할 수 있다. 이에 따라, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 데이터 인에이블 신호의 액티브 구간의 길이가 증가할수록, R,G,B 데이터의 데이터 비트가 증가하도록 제어할 수 있다. 이에 따라, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
본 개시의 다른 실시예에 따른 영상표시장치는, 패널과, 입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치와, 신호 처리 장치로부터의 영상 신호에 기초하여, 패널을 구동하는 타이밍 컨트롤러를 포함하고, 신호 처리 장치는, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 제2 액티브 구간의 길이는, 제1 액티브 구간의 길이 보다 크고, 제2 블랭크 구간의 길이는, 제1 블랭크 구간의 길이 보다 작다. 이에 따라, 영상 표시 모드에 기초하여 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다. 특히, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 노말 모드인 경우에 출력되는 R,G,B 데이터의 데이터 비트 보다, 게임 모드인 경우, 출력되는 R,G,B 데이터의 데이터 비트가 더 크도록 제어할 수 있다. 이에 따라, 노말 모드 보다 게임 모드시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 영상 표시 모드가 게임 모드이며, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수에 대응하는 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 영상 표시 모드가 게임 모드이며, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수 보다 더 큰 제2 수직 동기 신호의 주파수에 대응하는 경우, 제3 액티브 구간과 제3 블랭크 구간에 대응하는 제3 데이터 인에이블 신호를 출력하며, 제3 액티브 구간의 길이는, 제2 액티브 구간의 길이 보다 크고, 제3 블랭크 구간의 길이는, 제2 블랭크 구간의 길이 보다 작을 수 있다. 이에 따라, 영상 표시 모드에 기초하여 데이터 인에이블 신호를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
본 개시의 또 다른 실시예에 따른 영상표시장치는, 패널과, 입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치와, 신호 처리 장치로부터의 영상 신호에 기초하여, 패널을 구동하는 타이밍 컨트롤러를 포함하고, 신호 처리 장치는, 액티브 구간과 블랭크 구간으로 구분되는 데이터 인에이블 신호를 출력하며, 데이터 인에이블 가변 모드인 경우, 액티브 구간의 길이 또는 블랭크 구간의 길이를 가변하며, 데이터 인에이블 고정 모드인 경우, 액티브 구간의 길이 및 블랭크 구간의 길이를 고정한다. 이에 따라, 데이터 인에이블 가변 모드에 기초하여 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다. 특히, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 데이터 인에이블 가변 모드이며, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며, 데이터 인에이블 가변 모드이며, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며, 제2 액티브 구간의 길이는, 제1 액티브 구간의 길이 보다 크고, 제2 블랭크 구간의 길이는, 제1 블랭크 구간의 길이 보다 작을 수 있다. 이에 따라, 데이터 인에이블 가변 모드에 기초하여 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치는, 데이터 인에이블 가변 모드인 경우, 제1 수직 동기 신호의 주파수에 대응하는 제1 데이터 인에이블 신호를 출력하며, 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 블랭크 구간의 길이를 설정할 수 있다. 이에 따라, 데이터 인에이블 가변 모드에 기초하여 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
도 1은 본 개시의 일 실시예에 따른 영상표시장치를 도시한 도면이다.
도 2는 도 1의 영상표시장치의 내부 블록도의 일예이다.
도 3은 도 2의 신호 처리 장치의 내부 블록도의 일예이다.
도 4a는 도 2의 원격제어장치의 제어 방법을 도시한 도면이다.
도 4b는 도 2의 원격제어장치의 내부 블록도이다.
도 5는 도 2의 디스플레이의 내부 블록도의 일예이다.
도 6a 내지 도 6b는 도 5의 유기발광패널의 설명에 참조되는 도면이다.
도 7은 본 개시의 일 실시예에 따른 영상표시장치의 내부 블록도의 일예이다.
도 8은 본 개시의 일 실시예에 따른 신호 처리 장치의 내부 블록도의 일예이다.
도 9a 내지 도 9c는 본 개시와 관련한 영상표시장치의 동작 설명에 참조되는 도면이다.
도 10a는 본 개시의 일실시예에 따른 영상표시장치의 동작 방법의 일예를 나타내는 순서도이다.
도 10b는 본 개시의 일실시예에 따른 영상표시장치의 동작 방법의 다른 예를 나타내는 순서도이다.
도 10c는 본 개시의 일실시예에 따른 영상표시장치의 동작 방법의 또 다른 예를 나타내는 순서도이다.
도 10d는 본 개시의 일실시예에 따른 영상표시장치의 동작 방법의 또 다른 예를 나타내는 순서도이다.
도 11a 내지 도 14b는 도 10a 내지 도 10d의 설명에 참조되는 도면이다.
이하에서는 도면을 참조하여 본 개시를 보다 상세하게 설명한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 단순히 본 명세서 작성의 용이함만이 고려되어 부여되는 것으로서, 그 자체로 특별히 중요한 의미 또는 역할을 부여하는 것은 아니다. 따라서, 상기 "모듈" 및 "부"는 서로 혼용되어 사용될 수도 있다.
도 1은 본 개시의 일 실시예에 따른 영상표시장치를 도시한 도면이다.
도면을 참조하면, 영상표시장치(100)는, 디스플레이(180)를 포함할 수 있다.
영상표시장치(100)는, 외부의 다양한 기기 등으로부터 영상 신호를 수신하고, 이를 신호 처리하여, 디스플레이(180)에 표시할 수 있다.
외부의 다양한 기기는, 예를 들어, 컴퓨터(PC), 스마트 폰과 같은 이동 단말기(600), 셋탑 박스(STB), 게임 콘솔(GSB), 서버(SVR) 등일 수 있다.
한편, 디스플레이(180)는 다양한 패널 중 어느 하나로 구현될 수 있다. 예를 들어, 디스플레이(180)는, 유기발광패널(OLED 패널), 무기발광패널(LED 패널), 마이크로 LED 패널 등의 자발광 패널 중 어느 하나일 수 있다.
본 개시에서는, 디스플레이(180)가 유기발광패널(OLED 패널)을 구비하는 것을 중심으로 기술한다.
한편, 유기발광패널(OLED 패널)은, 액정표시패널 보다 패널 응답 속도가 빠르며, 색재현 효과가 뛰어나며, 색재현성이 뛰어나다는 장점이 있다.
이에 따라, 디스플레이(180)가 유기발광패널을 구비하는 경우, 영상표시장치(100) 내의 신호 처리부(도 2의 170)는, 유기발광패널에 대응하는 화질 처리를 수행하는 것이 바람직하다.
한편, 디스플레이(180)는, 패널과 타이밍 컨트롤러를 구비할 수 있으며, 타이밍 컨트롤러의 신호 처리에 의해, 패널에서 영상 표시가 가능하게 된다.
한편, 타이밍 컨트롤러에서, 패널로의 영상 신호 출력시, 메모리를 사용하는 경우, 메모리에 저장된 데이터를 이용하여, 패널로 영상 신호를 출력할 수 있다.
한편, 타이밍 컨트롤러의 슬림화 등을 위해, 타이밍 컨트롤러가 메모리를 사용하지 않거나, 구비하지 않는 경우, 타이밍 컨트롤러에서, 신호 처리 양이 증대되며, 특히, 영상의 해상도 증가시에, 신호 처리 양이 더욱 가중되게 된다.
이에 본 개시에서는, 타이밍 컨트롤러의 슬림화 추세에 맞추어, 메모리를 사용하지 않거나, 거의 사용하지 않는 경우, 타이밍 컨트롤러에서 패널에 대한 신호 처리를 정확하고 신속하게 수행할 수 있는 방안을 제기한다.
이를 위해, 본 개시에서는, 수신되는 영상을 신호 처리하고, 신호 처리된 제1 프레임 영상 데이터를 출력하는 것 외에, 추가로, 수신된 영상에 기초하여 다운 스케일링된 제2 영상 프레임 데이터를 추가로 출력하는 방안을 제시한다.
본 개시의 일 실시예에 따른 영상표시장치(100)는, 제1 영상 프레임 데이터(ImgL)가, 제2 영상 프레임 데이터(ImgS) 보다 지연되어 출력되는 신호처리장치(170)와, 신호처리장치(170)로부터의 출력되는 영상 신호에 기초하여 신호 처리를 수행하는 타이밍 컨트롤러(232)와, 타이밍 컨트롤러(232)로부터의 신호에 기초하여 영상을 표시하는 패널(210)을 구비할 수 있다. 이에 따라, 타이밍 컨트롤러(232)에서 패널(210)에 대한 신호 처리를 정확하고 신속하게 수행할 수 있게 된다.
한편, 본 개시의 일 실시예에 따른 영상표시장치(100) 내의 신호처리장치(170)는, 외부로부터 영상 신호를 수신하는 입력 인터페이스(IIP)와, 영상 신호에 기초하여, 제1 영상 프레임 데이터(ImgL)를 생성하는 제1 영상 처리부(1010)와, 영상 신호에 기초하여, 제1 영상 프레임 데이터(ImgL) 보다 스케일링 다운된 제2 영상 프레임 데이터(ImgS)를 생성하는 제2 영상 처리부(1020)와, 제1 영상 처리부(1010)로부터의 제1 영상 프레임 데이터(ImgL)와, 제2 영상 처리부(1020)로부터의 제2 영상 프레임 데이터(ImgS)를 수신하고, 제1 영상 프레임 데이터(ImgL)와 제2 영상 프레임 데이터(ImgS)를 출력하는 출력 인터페이스(OIP)를 포함하며, 출력 인터페이스(OIP)에서 출력되는 제1 영상 프레임 데이터(ImgL)가, 제2 영상 프레임 데이터(ImgS) 보다 지연되어 출력된다. 이에 따라, 타이밍 컨트롤러에서의 정확하고 신속한 신호 처리가 가능하도록 신호를 출력할 수 있게 된다. 한편, 타이밍 컨트롤러는, 제2 영상 프레임 데이터(ImgS)에 기초하여, 지연되어 출력되는 제1 영상 프레임 데이터(ImgL)에 대한 대한 신호 처리를 정확하고 신속하게 수행할 수 있게 된다. 특히, 타이밍 컨트롤러에서 소비 전력 저감을 위한 신호 처리를 정확하고 신속하게 수행할 수 있게 된다.
한편, 발명의 다른 실시예에 따른 영상표시장치(100) 내의 신호처리장치(170)는, 외부로부터 영상 신호를 수신하는 입력 인터페이스(IIP)와, 영상 신호에 기초하여, 제1 영상 프레임 데이터(ImgL)를 생성하는 제1 영상 처리부(1010)와, 영상 신호에 기초하여, 영상 프레임 데이터를 생성하는 제2 영상 처리부(1020)와, 액티브 구간(HA)과 블랭크 구간(HB)으로 구분되는 데이터 인에이블 신호(DE)와, 제1 영상 프레임 데이터(ImgL)의 데이터 신호와, 제2 영상 프레임 데이터(ImgS)의 데이터 신호를 출력하는 출력 인터페이스(OIP)를 포함하며, 출력 인터페이스(OIP)는, 제1 영상 프레임 데이터(ImgL)의 데이터 신호만 출력되는 경우, 제1 데이터 인에이블 신호(DE)의 액티브 구간(HA)을 제1 길이(Wa)로 설정하고, 제1 영상 프레임 데이터(ImgL)의 데이터 신호와, 제2 영상 프레임 데이터(ImgS)의 데이터 신호를 함께 출력하는 경우, 제2 데이터 인에이블 신호(DE)의 액티브 구간(HA)을 제1 길이(Wa) 보다 더 큰 제2 길이(Wb)로 설정한다. 이에 따라, 타이밍 컨트롤러에서의 정확하고 신속한 신호 처리가 가능하도록 신호를 출력할 수 있게 된다.
한편, 도 1의 영상표시장치(100)는, TV, 모니터, 태블릿 PC, 이동 단말기, 차량용 디스플레이 장치 등이 가능하다.
도 2는 도 1의 영상표시장치의 내부 블록도의 일예이다.
도 2를 참조하면, 본 개시의 일실시예에 의한 영상표시장치(100)는, 영상 수신부(105), 외부장치 인터페이스부(130), 저장부(140), 사용자입력 인터페이스부(150), 센서부(미도시), 신호 처리 장치(170), 디스플레이(180), 오디오 출력부(185)를 포함할 수 있다.
영상 수신부(105)는, 튜너부(110), 복조부(120), 네트워크 인터페이스부(130), 외부장치 인터페이스부(130)를 포함할 수 있다.
한편, 영상 수신부(105)는, 도면과 달리, 튜너부(110), 복조부(120)와, 외부장치 인터페이스부(130)만을 포함하는 것도 가능하다. 즉, 네트워크 인터페이스부(130)를 포함하지 않을 수도 있다.
튜너부(110)는, 안테나(미도시)를 통해 수신되는 RF(Radio Frequency) 방송 신호 중 사용자에 의해 선택된 채널 또는 기저장된 모든 채널에 해당하는 RF 방송 신호를 선택한다. 또한, 선택된 RF 방송 신호를 중간 주파수 신호 혹은 베이스 밴드 영상 또는 음성신호로 변환한다.
예를 들어, 선택된 RF 방송 신호가 디지털 방송 신호이면 디지털 IF 신호(DIF)로 변환하고, 아날로그 방송 신호이면 아날로그 베이스 밴드 영상 또는 음성 신호(CVBS/SIF)로 변환한다. 즉, 튜너부(110)는 디지털 방송 신호 또는 아날로그 방송 신호를 처리할 수 있다. 튜너부(110)에서 출력되는 아날로그 베이스 밴드 영상 또는 음성 신호(CVBS/SIF)는 신호 처리 장치(170)로 직접 입력될 수 있다.
한편, 튜너부(110)는, 복수 채널의 방송 신호를 수신하기 위해, 복수의 튜너를 구비하는 것이 가능하다. 또는, 복수 채널의 방송 신호를 동시에 수신하는 단일 튜너도 가능하다.
복조부(120)는 튜너부(110)에서 변환된 디지털 IF 신호(DIF)를 수신하여 복조 동작을 수행한다.
복조부(120)는 복조 및 채널 복호화를 수행한 후 스트림 신호(TS)를 출력할 수 있다. 이때 스트림 신호는 영상 신호, 음성 신호 또는 데이터 신호가 다중화된 신호일 수 있다.
복조부(120)에서 출력한 스트림 신호는 신호 처리 장치(170)로 입력될 수 있다. 신호 처리 장치(170)는 역다중화, 영상/음성 신호 처리 등을 수행한 후, 디스플레이(180)에 영상을 출력하고, 오디오 출력부(185)로 음성을 출력한다.
외부장치 인터페이스부(130)는, 접속된 외부 장치(미도시), 예를 들어, 셋탑 박스(50)와 데이터를 송신 또는 수신할 수 있다. 이를 위해, 외부장치 인터페이스부(130)는, A/V 입출력부(미도시)를 포함할 수 있다.
외부장치 인터페이스부(130)는, DVD(Digital Versatile Disk), 블루레이(Blu ray), 게임기기, 카메라, 캠코더, 컴퓨터(노트북), 셋탑 박스 등과 같은 외부 장치와 유/무선으로 접속될 수 있으며, 외부 장치와 입력/출력 동작을 수행할 수도 있다.
A/V 입출력부는, 외부 장치의 영상 및 음성 신호를 입력받을 수 있다. 한편, 무선 통신부(미도시)는, 다른 전자기기와 근거리 무선 통신을 수행할 수 있다.
이러한 무선 통신부(미도시)를 통해, 외부장치 인터페이스부(130)는, 인접하는 이동 단말기(600)와 데이터를 교환할 수 있다. 특히, 외부장치 인터페이스부(130)는, 미러링 모드에서, 이동 단말기(600)로부터 디바이스 정보, 실행되는 애플리케이션 정보, 애플리케이션 이미지 등을 수신할 수 있다.
네트워크 인터페이스부(135)는, 영상표시장치(100)를 인터넷망을 포함하는 유/무선 네트워크와 연결하기 위한 인터페이스를 제공한다. 예를 들어, 네트워크 인터페이스부(135)는, 네트워크를 통해, 인터넷 또는 컨텐츠 제공자 또는 네트워크 운영자가 제공하는 컨텐츠 또는 데이터들을 수신할 수 있다.
한편, 네트워크 인터페이스부(135)는, 무선 통신부(미도시)를 포함할 수 있다.
저장부(140)는, 신호 처리 장치(170) 내의 각 신호 처리 및 제어를 위한 프로그램이 저장될 수도 있고, 신호 처리된 영상, 음성 또는 데이터 신호를 저장할 수도 있다.
또한, 저장부(140)는 외부장치 인터페이스부(130)로 입력되는 영상, 음성 또는 데이터 신호의 임시 저장을 위한 기능을 수행할 수도 있다. 또한, 저장부(140)는, 채널 맵 등의 채널 기억 기능을 통하여 소정 방송 채널에 관한 정보를 저장할 수 있다.
도 2의 저장부(140)가 신호 처리 장치(170)와 별도로 구비된 실시예를 도시하고 있으나, 본 개시의 범위는 이에 한정되지 않는다. 저장부(140)는 신호 처리 장치(170) 내에 포함될 수 있다.
사용자입력 인터페이스부(150)는, 사용자가 입력한 신호를 신호 처리 장치(170)로 전달하거나, 신호 처리 장치(170)로부터의 신호를 사용자에게 전달한다.
예를 들어, 원격제어장치(200)로부터 전원 온/오프, 채널 선택, 화면 설정 등의 사용자 입력 신호를 송신/수신하거나, 전원키, 채널키, 볼륨키, 설정치 등의 로컬키(미도시)에서 입력되는 사용자 입력 신호를 신호 처리 장치(170)에 전달하거나, 사용자의 제스처를 센싱하는 센서부(미도시)로부터 입력되는 사용자 입력 신호를 신호 처리 장치(170)에 전달하거나, 신호 처리 장치(170)로부터의 신호를 센서부(미도시)로 송신할 수 있다.
신호 처리 장치(170)는, 튜너부(110) 또는 복조부(120) 또는 네트워크 인터페이스부(135) 또는 외부장치 인터페이스부(130)를 통하여, 입력되는 스트림을 역다중화하거나, 역다중화된 신호들을 처리하여, 영상 또는 음성 출력을 위한 신호를 생성 및 출력할 수 있다.
예를 들어, 신호 처리 장치(170)는, 영상 수신부(105)에서 수신된 방송 신호 또는 HDMI 신호 등을 수신하고, 수신되는 방송 신호 또는 HDMI 신호에 기초한 신호 처리를 수행하여, 신호 처리된 영상 신호를 출력할 수 있다.
신호 처리 장치(170)에서 영상 처리된 영상 신호는 디스플레이(180)로 입력되어, 해당 영상 신호에 대응하는 영상으로 표시될 수 있다. 또한, 신호 처리 장치(170)에서 영상 처리된 영상 신호는 외부장치 인터페이스부(130)를 통하여 외부 출력장치로 입력될 수 있다.
신호 처리 장치(170)에서 처리된 음성 신호는 오디오 출력부(185)로 음향 출력될 수 있다. 또한, 신호 처리 장치(170)에서 처리된 음성 신호는 외부장치 인터페이스부(130)를 통하여 외부 출력장치로 입력될 수 있다.
도 2에는 도시되어 있지 않으나, 신호 처리 장치(170)는 역다중화부, 영상처리부 등을 포함할 수 있다. 즉, 신호 처리 장치(170)는, 다양한 신호 처리를 수행할 수 있으며, 이에 따라, 시스템 온 칩(System On Chip,SOC)의 형태로 구현될 수 있다. 이에 대해서는 도 3을 참조하여 후술한다.
그 외, 신호 처리 장치(170)는, 영상표시장치(100) 내의 전반적인 동작을 제어할 수 있다. 예를 들어, 신호 처리 장치(170)는 튜너부(110)를 제어하여, 사용자가 선택한 채널 또는 기저장된 채널에 해당하는 RF 방송을 선택(Tuning)하도록 제어할 수 있다.
또한, 신호 처리 장치(170)는 사용자입력 인터페이스부(150)를 통하여 입력된 사용자 명령 또는 내부 프로그램에 의하여 영상표시장치(100)를 제어할 수 있다.
한편, 신호 처리 장치(170)는, 영상을 표시하도록 디스플레이(180)를 제어할 수 있다. 이때, 디스플레이(180)에 표시되는 영상은, 정지 영상 또는 동영상일 수 있으며, 2D 영상 또는 3D 영상일 수 있다.
한편, 신호 처리 장치(170)는 디스플레이(180)에 표시되는 영상 내에, 소정 오브젝트가 표시되도록 할 수 있다. 예를 들어, 오브젝트는, 접속된 웹 화면(신문, 잡지 등), EPG(Electronic Program Guide), 다양한 메뉴, 위젯, 아이콘, 정지 영상, 동영상, 텍스트 중 적어도 하나일 수 있다.
한편, 신호 처리 장치(170)는, 촬영부(미도시)로부터 촬영된 영상에 기초하여, 사용자의 위치를 인식할 수 있다. 예를 들어, 사용자와 영상표시장치(100) 간의 거리(z축 좌표)를 파악할 수 있다. 그 외, 사용자 위치에 대응하는 디스플레이(180) 내의 x축 좌표, 및 y축 좌표를 파악할 수 있다.
디스플레이(180)는, 신호 처리 장치(170)에서 처리된 영상 신호, 데이터 신호, OSD 신호, 제어 신호 또는 외부장치 인터페이스부(130)에서 수신되는 영상 신호, 데이터 신호, 제어 신호 등을 변환하여 구동 신호를 생성한다.
한편, 디스플레이(180)는, 터치 스크린으로 구성되어 출력 장치 이외에 입력 장치로 사용되는 것도 가능하다.
오디오 출력부(185)는, 신호 처리 장치(170)에서 음성 처리된 신호를 입력 받아 음성으로 출력한다.
촬영부(미도시)는 사용자를 촬영한다. 촬영부(미도시)는 1 개의 카메라로 구현되는 것이 가능하나, 이에 한정되지 않으며, 복수 개의 카메라로 구현되는 것도 가능하다. 촬영부(미도시)에서 촬영된 영상 정보는 신호 처리 장치(170)에 입력될 수 있다.
신호 처리 장치(170)는, 촬영부(미도시)로부터 촬영된 영상, 또는 센서부(미도시)로부터의 감지된 신호 각각 또는 그 조합에 기초하여 사용자의 제스처를 감지할 수 있다.
전원 공급 장치(190)는, 영상표시장치(100) 전반에 걸쳐 해당 전원을 공급한다.
특히, 전원 공급 장치(190)는, 시스템 온 칩(System On Chip,SOC)의 형태로 구현될 수 있는 신호 처리 장치(170)와, 영상 표시를 위한 디스플레이(180), 및 오디오 출력을 위한 오디오 출력부(185) 등에 전원을 공급할 수 있다.
구체적으로, 전원 공급 장치(190)는, 입력 전압의 레벨을 변환하는 컨버터를 구비할 수 있다.
예를 들어, 전원 공급 장치(190)는, 입력 전압이 교류 전압인 경우, ac/dc 커버터와 dc/dc 컨버터를 구비할 수 있다.
다른 예로, 전원 공급 장치(190)는, 입력 전압이 직류 전압인 경우, dc/dc 컨버터를 구비할 수 있다.
원격제어장치(200)는, 사용자 입력을 사용자입력 인터페이스부(150)로 송신한다. 이를 위해, 원격제어장치(200)는, 블루투스(Bluetooth), RF(Radio Frequency) 통신, 적외선(IR) 통신, UWB(Ultra Wideband), 지그비(ZigBee) 방식 등을 사용할 수 있다. 또한, 원격제어장치(200)는, 사용자입력 인터페이스부(150)에서 출력한 영상, 음성 또는 데이터 신호 등을 수신하여, 이를 원격제어장치(200)에서 표시하거나 음성 출력할 수 있다.
한편, 상술한 영상표시장치(100)는, 고정형 또는 이동형 디지털 방송 수신 가능한 디지털 방송 수신기일 수 있다.
한편, 도 2에 도시된 영상표시장치(100)의 블록도는 본 개시의 일실시예를 위한 블록도이다. 블록도의 각 구성요소는 실제 구현되는 영상표시장치(100)의 사양에 따라 통합, 추가, 또는 생략될 수 있다. 즉, 필요에 따라 2 이상의 구성요소가 하나의 구성요소로 합쳐지거나, 혹은 하나의 구성요소가 2 이상의 구성요소로 세분되어 구성될 수 있다. 또한, 각 블록에서 수행하는 기능은 본 개시의 실시예를 설명하기 위한 것이며, 그 구체적인 동작이나 장치는 본 개시의 권리범위를 제한하지 아니한다.
도 3은 도 2의 신호 처리 장치의 내부 블록도의 일예이다.
도면을 참조하여 설명하면, 본 개시의 일실시예에 의한 신호 처리 장치(170)는, 역다중화부(310), 영상 처리부(320), 프로세서(330), 오디오 처리부(370)를 포함할 수 있다. 그 외 , 데이터 처리부(미도시)를 더 포함할 수 있다.
역다중화부(310)는, 입력되는 스트림을 역다중화한다. 예를 들어, MPEG-2 TS가 입력되는 경우 이를 역다중화하여, 각각 영상, 음성 및 데이터 신호로 분리할 수 있다. 여기서, 역다중화부(310)에 입력되는 스트림 신호는, 튜너부(110) 또는 복조부(120) 또는 외부장치 인터페이스부(130)에서 출력되는 스트림 신호일 수 있다.
영상 처리부(320)는, 입력되는 영상에 대한 신호 처리를 수행할 수 있다. 예를 들어, 영상 처리부(320)는, 역다중화부(310)로부터 역다중화된 영상 신호의 영상 처리를 수행할 수 있다.
이를 위해, 영상 처리부(320)는, 영상 디코더(325), 스케일러(335), 화질 처리부(635), 영상 인코더(미도시), 그래픽 처리부(340), 프레임 레이트 변환부(350), 및 포맷터(360) 등을 포함할 수 있다.
영상 디코더(325)는, 역다중화된 영상신호를 복호화하며, 스케일러(335)는, 복호화된 영상신호의 해상도를 디스플레이(180)에서 출력 가능하도록 스케일링(scaling)을 수행한다.
영상 디코더(325)는 다양한 규격의 디코더를 구비하는 것이 가능하다. 예를 들어, MPEG-2, H,264 디코더, 색차 영상(color image) 및 깊이 영상(depth image)에 대한 3D 영상 디코더, 복수 시점 영상에 대한 디코더 등을 구비할 수 있다.
스케일러(335)는, 영상 디코더(325) 등에서 영상 복호 완료된, 입력 영상 신호를 스케일링할 수 있다.
예를 들어, 스케일러(335)는, 입력 영상 신호의 크기 또는 해상도가 작은 경우, 업 스케일링하고, 입력 영상 신호의 크기 또는 해상도가 큰 경우, 다운 스케일링할 수 있다.
화질 처리부(635)는, 영상 디코더(325) 등에서 영상 복호 완료된, 입력 영상 신호에 대한 화질 처리를 수행할 수 있다.
예를 들어, 화질 처리부(635)는, 입력 영상 신호의 노이즈 제거 처리를 하거나, 입력 영상 신호의 도계조의 해상를 확장하거나, 영상 해상도 향상을 수행하거나, 하이 다이나믹 레인지(HDR) 기반의 신호 처리를 하거나, 프레임 레이트를 가변하거나, 패널 특성, 특히 패널에 대응하는 화질 처리 등을 할 수 있다.
그래픽 처리부(340)는, 사용자 입력에 따라 또는 자체적으로 OSD 신호를 생성한다. 예를 들어, 사용자 입력 신호에 기초하여, 디스플레이(180)의 화면에 각종 정보를 그래픽(Graphic)이나 텍스트(Text)로 표시하기 위한 신호를 생성할 수 있다. 생성되는 OSD 신호는, 영상표시장치(100)의 사용자 인터페이스 화면, 다양한 메뉴 화면, 위젯, 아이콘 등의 다양한 데이터를 포함할 수 있다. 또한, 생성되는 OSD 신호는, 2D 오브젝트 또는 3D 오브젝트를 포함할 수 있다.
또한, 그래픽 처리부(340)는, 원격제어장치(200)로부터 입력되는 포인팅 신호에 기초하여, 디스플레이에 표시 가능한, 포인터를 생성할 수 있다. 특히, 이러한 포인터는, 포인팅 신호 처리부에서 생성될 수 있으며, 그래픽 처리부(240)는, 이러한 포인팅 신호 처리부(미도시)를 포함할 수 있다. 물론, 포인팅 신호 처리부(미도시)가 그래픽 처리부(240) 내에 구비되지 않고 별도로 마련되는 것도 가능하다.
프레임 레이트 변환부(Frame Rate Conveter, FRC)(350)는, 입력되는 영상의 프레임 레이트를 변환할 수 있다. 한편, 프레임 레이트 변환부(350)는, 별도의 프레임 레이트 변환 없이, 그대로 출력하는 것도 가능하다.
한편, 포맷터(Formatter)(360)는, 입력되는 영상 신호의 포맷을, 디스플레이에 표시하기 위한 영상 신호로 변화시켜 출력할 수 있다.
특히, 포맷터(Formatter)(360)는, 디스플레이 패널에 대응하도록 영상 신호의 포맷을 변화시킬 수 있다.
한편, 포맷터(360)는, 영상 신호의 포맷을 변경할 수도 있다.
프로세서(330)는, 영상표시장치(100) 내 또는 신호 처리 장치(170) 내의 전반적인 동작을 제어할 수 있다.
예를 들어, 프로세서(330)는 튜너(110)를 제어하여, 사용자가 선택한 채널 또는 기저장된 채널에 해당하는 RF 방송을 선택(Tuning)하도록 제어할 수 있다.
또한, 프로세서(330)는, 사용자입력 인터페이스부(150)를 통하여 입력된 사용자 명령 또는 내부 프로그램에 의하여 영상표시장치(100)를 제어할 수 있다.
또한, 프로세서(330)는, 네트워크 인터페이스부(135) 또는 외부장치 인터페이스부(130)와의 데이터 전송 제어를 수행할 수 있다.
또한, 프로세서(330)는, 신호 처리 장치(170) 내의 역다중화부(310), 영상 처리부(320) 등의 동작을 제어할 수 있다.
한편, 신호 처리 장치(170) 내의 오디오 처리부(370)는, 역다중화된 음성 신호의 음성 처리를 수행할 수 있다. 이를 위해 오디오 처리부(370)는 다양한 디코더를 구비할 수 있다.
또한, 신호 처리 장치(170) 내의 오디오 처리부(370)는, 베이스(Base), 트레블(Treble), 음량 조절 등을 처리할 수 있다.
신호 처리 장치(170) 내의 데이터 처리부(미도시)는, 역다중화된 데이터 신호의 데이터 처리를 수행할 수 있다. 예를 들어, 역다중화된 데이터 신호가 부호화된 데이터 신호인 경우, 이를 복호화할 수 있다. 부호화된 데이터 신호는, 각 채널에서 방영되는 방송프로그램의 시작시간, 종료시간 등의 방송정보를 포함하는 전자 프로그램 가이드 정보(Electronic Program Guide) 정보일 수 있다.
한편, 도 3에 도시된 신호 처리 장치(170)의 블록도는 본 개시의 일실시예를 위한 블록도이다. 블록도의 각 구성요소는 실제 구현되는 신호 처리 장치(170)의 사양에 따라 통합, 추가, 또는 생략될 수 있다.
특히, 프레임 레이트 변환부(350), 및 포맷터(360)는 영상 처리부(320) 외에 별도로 마련될 수도 있다.
한편, 본 개시의 일실시예에 의한 신호 처리 장치(170)는, 학습 처리 등을 위한 신경망 프로세서(333)를 더 포함할 수 있다.
도 4a는 도 2의 원격제어장치의 제어 방법을 도시한 도면이다.
도 4a의 (a)에 도시된 바와 같이, 디스플레이(180)에 원격제어장치(200)에 대응하는 포인터(205)가 표시되는 것을 예시한다.
사용자는 원격제어장치(200)를 상하, 좌우(도 4a의 (b)), 앞뒤(도 4a의 (c))로 움직이거나 회전할 수 있다. 영상표시장치의 디스플레이(180)에 표시된 포인터(205)는 원격제어장치(200)의 움직임에 대응한다. 이러한 원격제어장치(200)는, 도면과 같이, 3D 공간 상의 움직임에 따라 해당 포인터(205)가 이동되어 표시되므로, 공간 리모콘 또는 3D 포인팅 장치라 명명할 수 있다.
도 4a의 (b)는 사용자가 원격제어장치(200)를 왼쪽으로 이동하면, 영상표시장치의 디스플레이(180)에 표시된 포인터(205)도 이에 대응하여 왼쪽으로 이동하는 것을 예시한다.
원격제어장치(200)의 센서를 통하여 감지된 원격제어장치(200)의 움직임에 관한 정보는 영상표시장치로 전송된다. 영상표시장치는 원격제어장치(200)의 움직임에 관한 정보로부터 포인터(205)의 좌표를 산출할 수 있다. 영상표시장치는 산출한 좌표에 대응하도록 포인터(205)를 표시할 수 있다.
도 4a의 (c)는, 원격제어장치(200) 내의 특정 버튼을 누른 상태에서, 사용자가 원격제어장치(200)를 디스플레이(180)에서 멀어지도록 이동하는 경우를 예시한다. 이에 의해, 포인터(205)에 대응하는 디스플레이(180) 내의 선택 영역이 줌인되어 확대 표시될 수 있다. 이와 반대로, 사용자가 원격제어장치(200)를 디스플레이(180)에 가까워지도록 이동하는 경우, 포인터(205)에 대응하는 디스플레이(180) 내의 선택 영역이 줌아웃되어 축소 표시될 수 있다. 한편, 원격제어장치(200)가 디스플레이(180)에서 멀어지는 경우, 선택 영역이 줌아웃되고, 원격제어장치(200)가 디스플레이(180)에 가까워지는 경우, 선택 영역이 줌인될 수도 있다.
한편, 원격제어장치(200) 내의 특정 버튼을 누른 상태에서는 상하, 좌우 이동의 인식이 배제될 수 있다. 즉, 원격제어장치(200)가 디스플레이(180)에서 멀어지거나 접근하도록 이동하는 경우, 상,하,좌,우 이동은 인식되지 않고, 앞뒤 이동만 인식되도록 할 수 있다. 원격제어장치(200) 내의 특정 버튼을 누르지 않은 상태에서는, 원격제어장치(200)의 상,하, 좌,우 이동에 따라 포인터(205)만 이동하게 된다.
한편, 포인터(205)의 이동속도나 이동방향은 원격제어장치(200)의 이동속도나 이동방향에 대응할 수 있다.
도 4b는 도 2의 원격제어장치의 내부 블록도이다.
도면을 참조하여 설명하면, 원격제어장치(200)는 무선통신부(425), 사용자 입력부(435), 센서부(440), 출력부(450), 전원공급부(460), 저장부(470), 제어부(480)를 포함할 수 있다.
무선통신부(425)는 전술하여 설명한 본 개시의 실시예들에 따른 영상표시장치 중 임의의 어느 하나와 신호를 송수신한다. 본 개시의 실시예들에 따른 영상표시장치들 중에서, 하나의 영상표시장치(100)를 일예로 설명하도록 하겠다.
본 실시예에서, 원격제어장치(200)는 RF 통신규격에 따라 영상표시장치(100)와 신호를 송수신할 수 있는 RF 모듈(421)을 구비할 수 있다. 또한 원격제어장치(200)는 IR 통신규격에 따라 영상표시장치(100)와 신호를 송수신할 수 있는 IR 모듈(423)을 구비할 수 있다.
본 실시예에서, 원격제어장치(200)는 영상표시장치(100)로 원격제어장치(200)의 움직임 등에 관한 정보가 담긴 신호를 RF 모듈(421)을 통하여 전송한다.
또한, 원격제어장치(200)는 영상표시장치(100)가 전송한 신호를 RF 모듈(421)을 통하여 수신할 수 있다. 또한, 원격제어장치(200)는 필요에 따라 IR 모듈(423)을 통하여 영상표시장치(100)로 전원 온/오프, 채널 변경, 볼륨 변경 등에 관한 명령을 전송할 수 있다.
사용자 입력부(435)는 키패드, 버튼, 터치 패드, 또는 터치 스크린 등으로 구성될 수 있다. 사용자는 사용자 입력부(435)를 조작하여 원격제어장치(200)로 영상표시장치(100)와 관련된 명령을 입력할 수 있다. 사용자 입력부(435)가 하드키 버튼을 구비할 경우 사용자는 하드키 버튼의 푸쉬 동작을 통하여 원격제어장치(200)로 영상표시장치(100)와 관련된 명령을 입력할 수 있다. 사용자 입력부(435)가 터치스크린을 구비할 경우 사용자는 터치스크린의 소프트키를 터치하여 원격제어장치(200)로 영상표시장치(100)와 관련된 명령을 입력할 수 있다. 또한, 사용자 입력부(435)는 스크롤 키나, 조그 키 등 사용자가 조작할 수 있는 다양한 종류의 입력수단을 구비할 수 있으며 본 실시예는 본 개시의 권리범위를 제한하지 아니한다.
센서부(440)는 자이로 센서(441) 또는 가속도 센서(443)를 구비할 수 있다. 자이로 센서(441)는 원격제어장치(200)의 움직임에 관한 정보를 센싱할 수 있다.
일예로, 자이로 센서(441)는 원격제어장치(200)의 동작에 관한 정보를 x,y,z 축을 기준으로 센싱할 수 있다. 가속도 센서(443)는 원격제어장치(200)의 이동속도 등에 관한 정보를 센싱할 수 있다. 한편, 거리측정센서를 더 구비할 수 있으며, 이에 의해, 디스플레이(180)와의 거리를 센싱할 수 있다.
출력부(450)는 사용자 입력부(435)의 조작에 대응하거나 영상표시장치(100)에서 전송한 신호에 대응하는 영상 또는 음성 신호를 출력할 수 있다. 출력부(450)를 통하여 사용자는 사용자 입력부(435)의 조작 여부 또는 영상표시장치(100)의 제어 여부를 인지할 수 있다.
일예로, 출력부(450)는 사용자 입력부(435)가 조작되거나 무선 통신부(425)을 통하여 영상표시장치(100)와 신호가 송수신되면 점등되는 LED 모듈(451), 진동을 발생하는 진동 모듈(453), 음향을 출력하는 음향 출력 모듈(455), 또는 영상을 출력하는 디스플레이 모듈(457)을 구비할 수 있다.
전원공급부(460)는 원격제어장치(200)로 전원을 공급한다. 전원공급부(460)는 원격제어장치(200)이 소정 시간 동안 움직이지 않은 경우 전원 공급을 중단함으로서 전원 낭비를 줄일 수 있다. 전원공급부(460)는 원격제어장치(200)에 구비된 소정 키가 조작된 경우에 전원 공급을 재개할 수 있다.
저장부(470)는 원격제어장치(200)의 제어 또는 동작에 필요한 여러 종류의 프로그램, 애플리케이션 데이터 등이 저장될 수 있다. 만일 원격제어장치(200)가 영상표시장치(100)와 RF 모듈(421)을 통하여 무선으로 신호를 송수신할 경우 원격제어장치(200)와 영상표시장치(100)는 소정 주파수 대역을 통하여 신호를 송수신한다. 원격제어장치(200)의 제어부(480)는 원격제어장치(200)와 페어링된 영상표시장치(100)와 신호를 무선으로 송수신할 수 있는 주파수 대역 등에 관한 정보를 저장부(470)에 저장하고 참조할 수 있다.
제어부(480)는 원격제어장치(200)의 제어에 관련된 제반사항을 제어한다. 제어부(480)는 사용자 입력부(435)의 소정 키 조작에 대응하는 신호 또는 센서부(440)에서 센싱한 원격제어장치(200)의 움직임에 대응하는 신호를 무선 통신부(425)를 통하여 영상표시장치(100)로 전송할 수 있다.
영상표시장치(100)의 사용자 입력 인터페이스부(150)는, 원격제어장치(200)와 무선으로 신호를 송수신할 수 있는 무선통신부(151)와, 원격제어장치(200)의 동작에 대응하는 포인터의 좌표값을 산출할 수 있는 좌표값 산출부(415)를 구비할 수 있다.
사용자 입력 인터페이스부(150)는, RF 모듈(412)을 통하여 원격제어장치(200)와 무선으로 신호를 송수신할 수 있다. 또한 IR 모듈(413)을 통하여 원격제어장치(200)이 IR 통신 규격에 따라 전송한 신호를 수신할 수 있다.
좌표값 산출부(415)는 무선통신부(151)를 통하여 수신된 원격제어장치(200)의 동작에 대응하는 신호로부터 손떨림이나 오차를 수정하여 디스플레이(170)에 표시할 포인터(205)의 좌표값(x,y)을 산출할 수 있다.
사용자 입력 인터페이스부(150)를 통하여 영상표시장치(100)로 입력된 원격제어장치(200) 전송 신호는 영상표시장치(100)의 신호 처리 장치(170)로 전송된다. 신호 처리 장치(170)는 원격제어장치(200)에서 전송한 신호로부터 원격제어장치(200)의 동작 및 키 조작에 관한 정보를 판별하고, 그에 대응하여 영상표시장치(100)를 제어할 수 있다.
또 다른 예로, 원격제어장치(200)는, 그 동작에 대응하는 포인터 좌표값을 산출하여 영상표시장치(100)의 사용자 입력 인터페이스부(150)로 출력할 수 있다. 이 경우, 영상표시장치(100)의 사용자 입력 인터페이스부(150)는 별도의 손떨림이나 오차 보정 과정 없이 수신된 포인터 좌표값에 관한 정보를 신호 처리 장치(170)로 전송할 수 있다.
또한, 다른 예로, 좌표값 산출부(415)가, 도면과 달리 사용자 입력 인터페이스부(150)가 아닌, 신호 처리 장치(170) 내부에 구비되는 것도 가능하다.
도 5는 도 2의 디스플레이의 내부 블록도의 일예이다.
도면을 참조하면, 유기발광패널 기반의 디스플레이(180)는, 유기발광패널(210), 제1 인터페이스부(230), 제2 인터페이스부(231), 타이밍 컨트롤러(232), 게이트 구동부(234), 데이터 구동부(236), 메모리(240), 프로세서(270), 전원 공급부(290), 전류 검출부(510) 등을 포함할 수 있다.
디스플레이(180)는, 영상 신호(Vd)와, 제1 직류 전압(V1) 및 제2 직류 전압(V2)을 수신하고, 영상 신호(Vd)에 기초하여, 소정 영상을 표시할 수 있다.
한편, 디스플레이(180) 내의 제1 인터페이스부(230)는, 신호 처리 장치(170)로부터 영상 신호(Vd)와, 제1 직류 전압(V1)을 수신할 수 있다.
여기서, 제1 직류 전압(V1)은, 디스플레이(180) 내의 전원 공급부(290), 및 타이밍 컨트롤러(232)의 동작을 위해 사용될 수 있다.
다음, 제2 인터페이스부(231)는, 외부의 전원 공급부(190)로부터 제2 직류 전압(V2)을 수신할 수 있다. 한편, 제2 직류 전압(V2)은, 디스플레이(180) 내의 데이터 구동부(236)에 입력될 수 있다.
타이밍 컨트롤러(232)는, 영상 신호(Vd)에 기초하여, 데이터 구동 신호(Sda) 및 게이트 구동 신호(Sga)를 출력할 수 있다.
예를 들어, 제1 인터페이스부(230)가 입력되는 영상 신호(Vd)를 변환하여 변환된 영상 신호(va1)를 출력하는 경우, 타이밍 컨트롤러(232)는, 변환된 영상 신호(va1)에 기초하여, 데이터 구동 신호(Sda) 및 게이트 구동 신호(Sga)를 출력할 수 있다.
타이밍 컨트롤러(timing controller)(232)는, 신호 처리 장치(170)로부터의 비디오 신호(Vd) 외에, 제어 신호, 수직동기신호(Vsync) 등을 더 수신할 수 있다.
그리고, 타이밍 컨트롤러(timing controller)(232)는, 비디오 신호(Vd) 외에, 제어 신호, 수직동기신호(Vsync) 등에 기초하여, 게이트 구동부(234)의 동작을 위한 게이트 구동 신호(Sga), 데이터 구동부(236)의 동작을 위한 데이터 구동 신호(Sda)를 출력할 수 있다.
이때의 데이터 구동 신호(Sda)는, 패널(210)이 RGBW의 서브픽셀을 구비하는 경우, RGBW 서브픽셀 구동용 데이터 구동 신호일 수 있다.
한편, 타이밍 컨트롤러(232)는, 게이트 구동부(234)에 제어 신호(Cs)를 더 출력할 수 있다.
게이트 구동부(234)와 데이터 구동부(236)는, 타이밍 컨트롤러(232)로부터의 게이트 구동 신호(Sga), 데이터 구동 신호(Sda)에 따라, 각각 게이트 라인(GL) 및 데이터 라인(DL)을 통해, 주사 신호 및 영상 신호를 유기발광패널(210)에 공급한다. 이에 따라, 유기발광패널(210)은 소정 영상을 표시하게 된다.
한편, 유기발광패널(210)은, 유기 발광층을 포함할 수 있으며, 영상을 표시하기 위해, 유기 발광층에 대응하는 각 화소에, 다수개의 게이트 라인(GL) 및 데이터 라인(DL)이 매트릭스 형태로 교차하여 배치될 수 있다.
한편, 데이터 구동부(236)는, 제2 인터페이스부(231)로부터의 제2 직류 전압(V2)에 기초하여, 유기발광패널(210)에 데이터 신호를 출력할 수 있다.
전원 공급부(290)는, 각종 전원을, 게이트 구동부(234)와 데이터 구동부(236), 타이밍 컨트롤러(232) 등에 공급할 수 있다.
전류 검출부(510)는, 유기발광패널(210)의 서브픽셀에 흐르는 전류를 검출할 수 있다. 검출되는 전류는, 누적 전류 연산을 위해, 프로세서(270) 등에 입력될 수 있다.
프로세서(270)는, 디스플레이(180) 내의 각종 제어를 수행할 수 있다. 예를 들어, 게이트 구동부(234)와 데이터 구동부(236), 타이밍 컨트롤러(232) 등을 제어할 수 있다.
한편, 프로세서(270)는, 전류 검출부(510)로부터, 유기발광패널(210)의 서브픽셀에 흐르는 전류 정보를 수신할 수 있다.
도 6a 내지 도 6b는 도 5의 유기발광패널의 설명에 참조되는 도면이다.
먼저, 도 6a는, 유기발광패널(210) 내의 픽셀(Pixel)을 도시하는 도면이다.
도면을 참조하면, 유기발광패널(210)은, 복수의 스캔 라인(Scan 1 ~ Scan n)과, 이에 교차하는 복수의 데이터 라인(R1,G1,B1,W1 ~ Rm,Gm,Bm,Wm)을 구비할 수 있다.
한편, 유기발광패널(210) 내의 스캔 라인과, 데이터 라인의 교차 영역에, 픽셀(subpixel)이 정의된다. 도면에서는, RGBW의 서브픽셀(SR1,SG1,SB1,SW1)을 구비하는 픽셀(Pixel)을 도시한다.
도 6b는, 도 6a의 유기발광패널의 픽셀(Pixel) 내의 어느 하나의 서브픽셀(sub pixel)의 회로를 예시한다.
도면을 참조하면, 유기발광 서브픽셀(sub pixell) 회로(CRTm)는, 능동형으로서, 스캔 스위칭 소자(SW1), 저장 커패시터(Cst), 구동 스위칭 소자(SW2), 유기발광층(OLED)을 구비할 수 있다.
스캔 스위칭 소자(SW1)는, 게이트 단자에 스캔 라인(Scan line)이 접속되어, 입력되는 스캔 신호(Vdscan)에 따라 턴 온하게 된다. 턴 온되는 경우, 입력되는 데이터 신호(Vdata)를 구동 스위칭 소자(SW2)의 게이트 단자 또는 저장 커패시터(Cst)의 일단으로 전달하게 된다.
저장 커패시터(Cst)는, 구동 스위칭 소자(SW2)의 게이트 단자와 소스 단자 사이에 형성되며, 저장 커패시터(Cst)의 일단에 전달되는 데이터 신호 레벨과, 저장 커패시터(Cst)의 타단에 전달되는 직류 전압(Vdd) 레벨의 소정 차이를 저장한다.
예를 들어, 데이터 신호가, PAM(Pluse Amplitude Modulation) 방식에 따라 서로 다른 레벨을 갖는 경우, 데이터 신호(Vdata)의 레벨 차이에 따라, 저장 커패시터(Cst)에 저장되는 전원 레벨이 달라지게 된다.
다른 예로, 데이터 신호가 PWM(Pluse Width Modulation) 방식에 따라 서로 다른 펄스폭을 갖는 경우, 데이터 신호(Vdata)의 펄스폭 차이에 따라, 저장 커패시터(Cst)에 저장되는 전원 레벨이 달라지게 된다.
구동 스위칭 소자(SW2)는, 저장 커패시터(Cst)에 저장된 전원 레벨에 따라 턴 온된다. 구동 스위칭 소자(SW2)가 턴 온하는 경우, 저장된 전원 레벨에 비례하는, 구동 전류(IOLED)가 유기발광층(OLED)에 흐르게 된다. 이에 따라, 유기발광층(OLED)은 발광동작을 수행하게 된다.
유기발광층(OLED)은, 서브픽셀에 대응하는 RGBW의 발광층(EML)을 포함하며, 정공주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 중 적어도 하나를 포함할 수 있으며, 그 외에 정공 저지층 등도 포함할 수 있다.
한편, 서브픽셀(sub pixell)은, 유기발광층(OLED)에서 모두 백색의 광을 출력하나, 녹색,적색,청색 서브픽셀의 경우, 색상 구현을 위해, 별도의 컬러필터가 구비된다. 즉, 녹색,적색,청색 서브픽셀의 경우, 각각 녹색,적색,청색 컬러필터를 더 구비한다. 한편, 백색 서브픽셀의 경우, 백색광을 출력하므로, 별도의 컬러필터가 필요 없게 된다.
한편, 도면에서는, 스캔 스위칭 소자(SW1)와 구동 스위칭 소자(SW2)로서, p타입의 MOSFET인 경우를 예시하나, n타입의 MOSFET이거나, 그 외, JFET, IGBT, 또는 SIC 등의 스위칭 소자가 사용되는 것도 가능하다.
한편, 픽셀(Pixel)은, 단위 표시 기간 동안, 구체적으로 단위 프레임 동안, 스캔 신호가 인가된 이후, 유기발광층(OLED)에서 계속 발광할 수 있다.
도 7은 본 개시의 실시예에 따른 전원 공급부의 내부 블록도의 일예이다.
도면을 참조하면, 본 개시의 실시예에 따른 영상표시장치(100)는, 패널(210)과, 입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치(170)와, 신호 처리 장치(170)로부터의 영상 신호에 기초하여, 패널(210)을 구동하는 타이밍 컨트롤러(232)를 포함한다.
신호 처리 장치(170)는, 소정의 전송 데이터 포맷에 기초하여, R,G,B 데이터 기반의 영상 신호를 타이밍 컨트롤러(232)로 전송할 수 있다.
이를 위해, 신호 처리 장치(170)는, 소정의 전송 데이터 포맷에 기초하여 R,G,B 데이터 기반의 영상 신호를 출력하는 데이터 출력부(1018)를 구비할 수 있다.
이때의 전송 데이터 포맷은, 도면과 같이, Vx1 포맷일 수 있으나, 이에 한정되지 않고 다양한 변형이 가능하다.
한편, 타이밍 컨트롤러(232)는, 신호 처리 장치(170)로부터 수신된 신호에 기초하여, R,G,B 데이터 기반의 영상 신호와 타이밍 클럭(Timing CLK) 신호를 출력할 수 있다.
한편, 타이밍 컨트롤러(232)는, I2C 통신을 통해, 타이밍 컨트롤러(232)에서 출력되는 전류 정보 또는 패널(210)에 흐르는 전류 정보 등을 신호 처리 장치(170)로 전송할 수 있다.
한편, 패널(210)과 타이밍 컨트롤러(232)는, 디스플레이(180) 내에 구비될 수 있다.
한편, 본 개시의 실시예에 따른 영상표시장치(100)는, 디스플레이(180)에 디스플레이 구동 전압(EVDD)을 공급하는 전원 공급부(190)를 포함한다.
예를 들어, 전원 공급부(190)는, 입력 교류 전압을 직류 전압으로 변환하는 ac/dc 컨버터(미도시), ac/dc 컨버터로부터의 직류 전압의 레벨을 변환하여 디스플레이 구동 전압(EVDD)을 출력하는 dc/dc 컨버터(미도시)를 포함할 수 있다.
한편, 디스플레이(180)가 유기발광패널인 경우, 디스플레이 구동 전압(EVDD)은, 유기발광 픽셀의 픽셀 구동 전압일 수 있다.
한편, 전원 공급부(190)는, ac/dc 컨버터로부터의 직류 전압의 레벨을 변환하여 게이트 구동 전압(VDD)을 출력하는 제2 dc/dc 컨버터(미도시)를 더 구비할 수 있다.
이때의 게이트 구동 전압(VDD)은, 디스플레이 구동 전압(EVDD) 보다 낮을 수 있으며, 타이밍 컨트롤러(232) 또는 구동 드라이버(235)로 입력될 수 있다.
예를 들어, 디스플레이 구동 전압(EVDD)의 전압 레벨이, 대략 24V이며, 게이트 구동 전압(VDD)은 대략 12V일 수 있다.
한편, 디스플레이(180)는, 타이밍 컨트롤러(232)로부터의 R,G,B 데이터 기반의 영상 신호와 타이밍 클럭(Timing CLK) 신호에 기초하여, 패널(210)을 구동하는 구동 드라이버(235)를 더 포함할 수 있다.
구동 드라이버(235)는, 도 5의 게이트 구동부(234), 및 데이터 구동부(236)를 포함할 수 있다.
한편, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, R,G,B 데이터 기반의 영상 신호 전송시, 데이터 인에이블 신호(DE)를 출력한다.
데이터 인에이블 신호(DE)는, 액티브 구간(HA)과 블랭크 구간(HB)으로 구분되며, 신호 처리 장치(170)는, 액티브 구간(HA)의 길이에 대응하여, 영상 신호 내의 R,G,B 데이터를 포함하는 영산 신호를, 타이밍 컨트롤러(232)로 출력할 수 있다.
한편, R,G,B 데이터 기반의 영상 신호 전송시, 수직 동기 신호(Vsync)의 주파수 증가 또는 피크 휘도의 증가 등으로 인하여, R,G,B 데이터의 데이터 비트의 상향이 필요하게 된다.
이에 본 개시에서는, 신호 처리 장치(170)와 타이밍 컨트롤러(232) 사이의 전송 레인(lane)의 확장 없이, 데이터 비트의 상향이 가능하도록 하여, 영상 표시시의 계조 표현력을 향상시키는 방안을 제안한다.
이를 위해, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 액티브 구간(HA)과 블랭크 구간(HB)으로 구분되는 데이터 인에이블 신호(DE)를 출력하며, 영상 신호의 데이터 비트(bit) 가변시, 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변한다. 이에 따라, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다. 특히, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
특히, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 데이터 비트의 상향 필요시, 데이터 인에이블 신호(DE) 내의 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변한다.
예를 들어, 신호 처리 장치(170)는, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간(HA)과 제1 블랭크 구간(HB)에 대응하는 제1 데이터 인에이블 신호(DE)를 출력하며, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다.
이때, 제2 액티브 구간(HA)의 길이는, 제1 액티브 구간(HA)의 길이 보다 크고, 제2 블랭크 구간(HB)의 길이는, 제1 블랭크 구간(HB)의 길이 보다 작을 수 있다. 이에 따라, 영상 표시 모드에 기초하여 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
다른 예로, 신호 처리 장치(170)는, 패널(210)에서 제1 레벨의 피크 휘도의 영상 표시를 위해, 제1 액티브 구간(HA)과 제1 블랭크 구간(HB)에 대응하는 제1 데이터 인에이블 신호(DE)를 출력하며, 패널(210)에서 제1 레벨 보다 큰 제2 레벨의 피크 휘도의 영상 표시를 위해, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다.
이때, 제2 액티브 구간(HA)의 길이는, 제1 액티브 구간(HA)의 길이 보다 크고, 제2 블랭크 구간(HB)의 길이는, 제1 블랭크 구간(HB)의 길이 보다 작을 수 있다. 이에 따라, 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
또 다른 예로, 신호 처리 장치(170)는, 타이밍 컨트롤러(232)로 출력할 R,G,B 데이터의 피크 휘도 레벨이 제1 레벨인 경우, 제1 액티브 구간(HA)과 제1 블랭크 구간(HB)에 대응하는 제1 데이터 인에이블 신호(DE)를 출력하며, 타이밍 컨트롤러(232)로 출력할 R,G,B 데이터의 피크 휘도 레벨이 제1 레벨 보다 큰 제2 레벨인 경우, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다. 이에 따라, 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 수직 동기 신호의 주파수가 커질수록, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이가 커지거나, 블랭크 구간(HB)의 길이가 작아지도록 제어할 수 있다. 이에 따라, 수직 동기 신호 주파수에 기초하여 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 영상 신호의 데이터 비트가 커질수록, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이가 커지거나, 블랭크 구간(HB)의 길이가 작아지도록 제어할 수 있다. 이에 따라, 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 데이터 비트의 상향 필요시, 데이터 인에이블 가변 모드를 수행하도록 제어하고, 데이터 비트의 상향 필요가 없는 경우, 데이터 인에이블 고정 모드가 수행되도록 제어할 수 있다.
예를 들어, 신호 처리 장치(170)는, 데이터 인에이블 가변 모드인 경우, 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변할 수 있다. 이에 따라, 데이터 인에이블 가변 모드에 따라 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 데이터 인에이블 가변 모드에서, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이가 증가할수록, R,G,B 데이터의 데이터 비트가 증가하도록 제어할 수 있다. 이에 따라, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 데이터 인에이블 고정 모드인 경우, 액티브 구간(HA)의 길이 및 블랭크 구간(HB)의 길이를 고정할 수 있다. 이에 따라, 데이터 인에이블 고정 모드로 동작할 수 있게 된다.
도 8은 본 개시의 일 실시예에 따른 신호 처리 장치의 내부 블록도의 일예이다.
도면을 참조하면, 본 개시의 실시예에 따른 신호처리장치(170)는, 외부로부터 영상 신호를 수신하는 입력 인터페이스(IIP)와, 영상 신호에 기초하여, 영상 프레임 데이터(ImgL)를 생성하는 영상 처리부(1010)와, R,G,B 데이터 기반의 영상 프레임 데이터(ImgL)를 출력하는 출력 인터페이스(OIP)를 포함할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 수신되는 R,G,B 데이터 기반의 영상 프레임 데이터(ImgL)에 기초하여, 패널(210) 구동을 위한, R,G,B 데이터와 클럭 신호 등을 출력할 수 있다.
한편, 도 8의 출력 인터페이스(OIP)는, 도 7의 데이터 출력부(1018)에 대응할 수 있다.
한편, 입력 인터페이스(IIP)는, 도 1의 컴퓨터(PC), 이동 단말기(600), 셋탑 박스(STB), 게임 콘솔(GSB), 서버(SVR) 등으로부터 영상 신호를 수신할 수 있다.
한편, 본 개시의 실시예에 따른 신호처리장치(170)는, 입력 인터페이스(IIP)로부터의 영상 신호에 대해, 노이즈 리덕션, 노이즈 제거, HDR 신호 처리 등의 신호 처리를 수행하는 전처리부(515)를 더 포함할 수 있다.
한편, 전처리부(515)는, 입력 인터페이스(IIP)로부터의 영상 신호에 대한 신호 처리를 수행한다.
예를 들어, 전처리부(515)는, 수신되는 영상 신호가, 복호화된 영상 신호인 경우, 별도의 복호화 처리 없이, 노이즈 제거 등의 신호 처리를 수행할 수 있다.
다른 예로, 전처리부(515)는, 수신되는 영상 신호가, 비디오 압축 규격에 따라 부호화된 영상 신호인 경우, 노이즈 제거 등의 신호 처리 이후, 비디오 압축 규격에 대응하여 복호화를 수행할 수 있다.
한편, 전처리부(515)는, 수신되는 영상 신호가 HDR 영상 신호인 경우, HDR 신호 처리를 수행할 수 있다. 이를 위해, 전처리부(515)는, HDR 처리부(705)를 구비할 수 있다.
한편, HDR 처리부(705)는, 영상 신호를 입력받고, 입력되는 영상 신호에 대해, 하이 다이내믹 레인지(HDR) 처리를 할 수 있다.
예를 들어, HDR 처리부(705)는, 스탠다드 다이내믹 레인지(Standard Dynamic Range; SDR) 영상 신호를 HDR 영상 신호로 변환할 수 있다.
다른 예로, HDR 처리부(705)는, 영상 신호를 입력받고, 입력되는 영상 신호에 대해, 하이 다이내믹 레인지를 위한, 계조 처리를 할 수 있다.
한편, HDR 처리부(705)는, 입력되는 영상 신호가 SDR 영상 신호인 경우, 계조 변환을 바이패스하고, 입력되는 영상 신호가 HDR 영상 신호인 경우, 계조 변환을 수행할 수 있다.
한편, 본 개시의 일 실시예에 따른 신호처리장치(170)는, 영상 처리부(1010)의 영상 처리를 위한 프레임 데이터를 저장하는 메모리(540)를 더 포함할 수 있다. 또는, 메모리(540)는, 도면과 같이, 영상 처리부(1010) 내에 구비될 수 있다.
즉, 본 개시의 일 실시예에 따른 신호처리장치(170) 내의 영상 처리부(1010)는, 영상 처리를 위한 프레임 데이터를 저장하는 메모리(540) 포함할 수 있다.
영상 처리부(1010)는, 전처리부(515)에서 신호 처리된 영상 신호에 기초하여, 영상 프레임 데이터(ImgL)를 생성하여 출력할 수 있다.
이를 위해, 영상 처리부(1010)는, 영상 신호를, 패널의 해상도 등과 일치하도록 스케일링을 수행하는 스케일러(335), 프레임 레이트 가변을 위해 동작하는 프레인 레이트 컨버터(350), 화질 처리를 수행하는 화질 처리부(635a)를 포함할 수 있다.
한편, 영상 처리부(1010)는, 프레인 레이트 컨버터(350)에서의 프레임 레이트 가변을 위해 프레임 데이터를 저장하는 메모리(540)를 더 포함할 수 있다.
한편, 화질 처리부(635a)는, 영상 프레임 데이터(ImgL)에 대한 화질 처리를 수행할 수 있다.
예를 들어, 화질 처리부(635a)는, 노이즈 리덕션, 입체감 향상 신호 처리, 휘도 증폭, 휘도 확장 등의 신호 처리 등을 수행할 수 있다.
한편, 출력 인터페이스(OIP)는, 화질 처리부(635a)로부터, 영상 프레임 데이터(ImgL)를 수신할 수 있다.
한편, 출력 인터페이스(OIP)는, R,G,B 데이터 기반의 영상 프레임 데이터(ImgL)를 출력할 수 있다.
한편, 출력 인터페이스(OIP)는, 수직 동기 신호(Vsync) 전송을 위한 제1 출력단자(PNa), 수평 동기 신호(Hsync) 전송을 위한 제2 출력단자(PNb), R,G,B 데이터 기반의 영상 데이터 신호(Vdata) 전송을 위한 제3 출력단자(PNc), 데이터 인에이블 신호(DE) 전송을 위한 제4 출력단자(PNd)를 포함할 수 있다.
한편, 데이터 인에이블 신호(DE)는, 액티브 구간(HA)과 블랭크 구간(HB)으로 구분될 수 있다.
타이밍 컨트롤러(232)는, 데이터 인에이블 신호(DE)의 액티브 구간(HA)에 대응하여, 제3 출력단자(PNc)에서 출력되는 영상 데이터 신호(Vdata)를 수신할 수 있다.
한편, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 영상 신호의 데이터 비트(bit) 가변시, 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변할 수 있다. 이에 따라, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다. 특히, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
예를 들어, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간(HA)과 제1 블랭크 구간(HB)에 대응하는 제1 데이터 인에이블 신호(DE)를 출력하며, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다.
이때, 제2 액티브 구간(HA)의 길이는, 제1 액티브 구간(HA)의 길이 보다 크고, 제2 블랭크 구간(HB)의 길이는, 제1 블랭크 구간(HB)의 길이 보다 작을 수 있다. 이에 따라, 영상 표시 모드에 기초하여 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
다른 예로, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 패널(210)에서 제1 레벨의 피크 휘도의 영상 표시를 위해, 제1 액티브 구간(HA)과 제1 블랭크 구간(HB)에 대응하는 제1 데이터 인에이블 신호(DE)를 출력하며, 패널(210)에서 제1 레벨 보다 큰 제2 레벨의 피크 휘도의 영상 표시를 위해, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다.
이때, 제2 액티브 구간(HA)의 길이는, 제1 액티브 구간(HA)의 길이 보다 크고, 제2 블랭크 구간(HB)의 길이는, 제1 블랭크 구간(HB)의 길이 보다 작을 수 있다. 이에 따라, 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
또 다른 예로, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 타이밍 컨트롤러(232)로 출력할 R,G,B 데이터의 피크 휘도 레벨이 제1 레벨인 경우, 제1 액티브 구간(HA)과 제1 블랭크 구간(HB)에 대응하는 제1 데이터 인에이블 신호(DE)를 출력하며, 타이밍 컨트롤러(232)로 출력할 R,G,B 데이터의 피크 휘도 레벨이 제1 레벨 보다 큰 제2 레벨인 경우, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다. 이에 따라, 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 수직 동기 신호의 주파수가 커질수록, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이가 커지거나, 블랭크 구간(HB)의 길이가 작아지도록 제어할 수 있다. 이에 따라, 수직 동기 신호 주파수에 기초하여 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 영상 신호의 데이터 비트가 커질수록, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이가 커지거나, 블랭크 구간(HB)의 길이가 작아지도록 제어할 수 있다. 이에 따라, 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 데이터 비트의 상향 필요시, 데이터 인에이블 가변 모드를 수행하도록 제어하고, 데이터 비트의 상향 필요가 없는 경우, 데이터 인에이블 고정 모드가 수행되도록 제어할 수 있다.
예를 들어, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 데이터 인에이블 가변 모드인 경우, 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변할 수 있다. 이에 따라, 데이터 인에이블 가변 모드에 따라 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 데이터 인에이블 가변 모드에서, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이가 증가할수록, R,G,B 데이터의 데이터 비트가 증가하도록 제어할 수 있다. 이에 따라, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170) 내의 출력 인터페이스(OIP)는, 데이터 인에이블 고정 모드인 경우, 액티브 구간(HA)의 길이 및 블랭크 구간(HB)의 길이를 고정할 수 있다. 이에 따라, 데이터 인에이블 고정 모드로 동작할 수 있게 된다.
도 9a 내지 도 9c는 본 개시와 관련한 영상표시장치의 동작 설명에 참조되는 도면이다.
도 9a는 디스플레이에서 표시되는 다양한 피크 휘도를 예시한다.
도면을 참조하면, 도 9a의 (a)는, 디스플레이의 표시 가능한 피크 휘도 또는 영상 신호의 피크 휘도가 500nit인 것을 예시한다.
한편, 디스플레이의 표시 가능한 피크 휘도 또는 영상 신호의 피크 휘도가 500nit인 경우, 신호 처리 장치(170)에서 타이밍 컨트롤러(232)로 전송되는 R,G,B 데이터의 전송 비트는, 10 비트일 수 있다.
한편, 전송 비트가 10 비트인 경우, 1 계조의 휘도 차이(ΔLa)는, 대략 0.5 nit 일 수 있다.
도 9a의 (b)는, 디스플레이의 표시 가능한 피크 휘도 또는 영상 신호의 피크 휘도가 3000nit인 것을 예시한다.
한편, 디스플레이의 표시 가능한 피크 휘도 또는 영상 신호의 피크 휘도가 3000nit인 경우, 신호 처리 장치(170)에서 타이밍 컨트롤러(232)로 전송되는 R,G,B 데이터의 전송 비트는, 10 비트 내지 12 비트일 수 있다.
한편, 전송 비트가 10 비트인 경우, 1 계조의 휘도 차이(ΔLb)는, 대략 3 nit 이고, 전송 비트가 11 비트인 경우, 1 계조의 휘도 차이(ΔLc)는, 대략 1.5 nit 이고, 전송 비트가 12 비트인 경우, 1 계조의 휘도 차이(ΔLd)는, 대략 0.75 nit 일 수 있다.
이에 의하면, 전송 비트가 증가할수록, 1 계조의 휘도 차이가 작아지게 된다.
예를 들어, 데이터 전송 포맷이, Vx1 포맷이며, 전송 레인이 16 레인이며, 수직 동기 신호의 주파수가 120Hz이고, 4K (3840x2160) 해상도의 영상 신호를 5 byte 모드로 전송하는 경우, 최대 전송 비트는, 12비트일 수 있다.
다른 예로, 데이터 전송 포맷이, Vx1 포맷이며, 전송 레인이 16 레인이며, 수직 동기 신호의 주파수가 120Hz 보다 큰 144Hz이고, 4K (3840x2160) 해상도의 영상 신호를 4 byte 모드로 전송하는 경우, 최대 전송 비트는, 10비트일 수 있다.
도 9b는 Vx1 포맷의 4 byte 모드와 5 byte 모드를 예시한다.
도면을 참조하면, Vx1 포맷의 4 byte 모드에 의하면, 8*4= 32비트 내에, R,G,B 데이터를 할당할 수 있다.
즉, 32/3에 의해 대략 R,G,B 데이터 별로 10비트의 데이터가 할당될 수 있다.
도면에서는, Byte0에, R[2]~R[9]가 배치되고, Byte1에, G[2]~G[9]가 배치되고, Byte2에, B[2]~B[9]가 배치되고, Byte3에, R[0],R[1],G[0],G[1],B[0],B[1]가 배치되는 것을 예시한다.
즉, 도면에서는, 4 byte 모드에 의해, R[0]~R[9],G[0]~G[9],B[0]~B[9]에 의한, 10비트의 R,G,B 데이터를 예시한다.
한편, Vx1 포맷의 5 byte 모드에 의하면, 8*5= 40비트 내에, R,G,B 데이터를 할당할 수 있다.
즉, 40/3에 의해 대략 R,G,B 데이터 별로 최대 13비트의 데이터가 할당될 수 있다.
도면에서는, Byte0에, R[4]~R[11]가 배치되고, Byte1에, G[4]~G[11]가 배치되고, Byte2에, B[4]~B[11]가 배치되고, Byte3에, R[2],R[3],G[2],G[3],B[2],B[3]가 배치되고, Byte4에, R[0],R[1],G[0],G[1],B[0],B[1]가 배치되는 것을 예시한다.
즉, 도면에서는, 5 byte 모드에 의해, R[0]~R[11],G[0]~G[11],B[0]~B[11]에 의한, 12비트의 R,G,B 데이터를 예시한다.
한편, 도면에서의 일부 Byte 내의 할당 되지 않은 비트를 이용하여, R[12],G[12],B[12]까지 표현 가능하며, 이에 따라, 5 byte 모드에서 최대, 13비트의 R,G,B 데이터 전송이 가능하게 된다.
다만, 5 byte 모드에서 최대, 13비트의 R,G,B 데이터 전송이 가능한 것은, 수직 동기 신호의 주파수가 120Hz인 경우이며, 수직 동기 신호의 주파수가 144Hz인 경우에는 적용될 수 없다. 이에 대해서는 도 9c를 참조하여 기술한다.
도 9c는 수직 동기 신호의 주파수가 120Hz, 144Hz인 경우의 4 byte 모드와 5 byte 모드를 예시한다.
도면에서의 4 byte 모드에서의 데이터 전송 비트는 10비트에 대응할 수 있으며, 5 byte 모드에서의 데이터 전송 비트는 12비트에 대응할 수 있다.
도면을 참조하면, 수직 동기 신호의 주파수가 120Hz이며, 4 byte 모드인 경우, 픽셀 클럭은 74.25MHz 이고, Vx1의 동작 주파수는 2.97GHz 이며, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 240, 35, 275 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭일 수 있다.
다음, 수직 동기 신호의 주파수가 120Hz이며, 5 byte 모드인 경우, 픽셀 클럭은 74.25MHz 이고, Vx1의 동작 주파수는 2.97GHz 보다 높은 3.712GHz 이며, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 240, 35, 275 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭일 수 있다.
다음, 수직 동기 신호의 주파수가 144Hz이며, 4 byte 모드인 경우, 픽셀 클럭은 89.1MHz 이고, Vx1의 동작 주파수는 3.564GHz 이며, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 240, 35, 275 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭일 수 있다.
다음, 수직 동기 신호의 주파수가 144Hz이며, 5 byte 모드인 경우, 픽셀 클럭은 89.1MHz 이고, Vx1의 동작 주파수는 3.564GHz 보다 높은 4.455GHz 이며, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 240, 35, 275 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭일 수 있다.
한편, Vx1의 전송 포맷은, 규격 상 동작 주파수의 상한이, 4GHz일 수 있다. 이에 따라, 수직 동기 신호의 주파수가 144Hz인 경우, 4 byte 모드는 가능하나, 5 Byte 모드는 불가할 수 있다.
따라서, 수직 동기 신호의 주파수가 144Hz인 경우, 5 Byte 모드가 4 byte 모드만 가능할 수 있다.
즉, 수직 동기 신호의 주파수가 144Hz인 경우, 데이터 전송 비트는 12 비트가 아닌 10 비트만 가능할 수 있다.
이러한 경우, 디스플레이의 피크 휘도 증가 또는 영상 신호의 피크 휘도 증가에 따라, 계조 표현력이 저하되는 문제가 있다.
이에 본 개시에서는, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시키는 방안을 제안한다. 이에 대해서는 도 10a 이하를 참조하여 기술한다.
도 10a는 본 개시의 일실시예에 따른 영상표시장치의 동작 방법의 일예를 나타내는 순서도이다.
도면을 참조하면, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 타이밍 컨트롤러(232)로의 R,G,B 데이터를 포함하는 영상 신호 전송시, 데이터 비트 가변이 필요한 지 여부를 판단하고(S1010), 해당하는 경우, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변한다(S1020).
한편, 신호 처리 장치(170)는, 영상 신호의 피크 휘도가, 가변하여, 기준 피크 휘도(예를 들어, xxxx nit) 이상인 경우, 데이터 비트 가변이 필요한 것으로 판단할 수 있다.
한편, 신호 처리 장치(170)는, 영상 신호의 수직 동기 신호의 주파수가 가변하여 증가하는 경우, 데이터 비트 가변이 필요한 것으로 판단할 수 있다.
구체적으로, 영상 신호의 수직 동기 신호의 주파수가, 60Hz에서 120Hz 가변되거나, 120Hz에서 1440Hz 가변되는 경우, 데이터 비트 가변이 필요한 것으로 판단할 수 있다.
한편, 신호 처리 장치(170)는, 영상 표시 모드가, 노말 모드에서 게임 모드로 가변되는 경우, 데이터 비트 가변이 필요한 것으로 판단할 수 있다.
한편, 신호 처리 장치(170)는, 데이터 비트 가변이 필요한 경우, 데이터 인에이블 가변 모드로 진입하여, 데이터 인에이블 신호(DE) 내의 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변할 수 있다. 이에 따라, 데이터 인에이블 가변 모드에 따라 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 제1010 단계(S1010)에서, 데이터 비트 가변이 필요하지 않는 것으로 판단되는 경우, 데이터 인에이블 고정 모드로 진입하여, 액티브 구간(HA)의 길이 및 블랭크 구간(HB)의 길이를 고정할 수 있다. 이에 따라, 데이터 인에이블 고정 모드로 동작할 수 있게 된다.
예를 들어, 신호 처리 장치(170)는, 데이터 비트 가변이 필요하지 않는 것으로 판단되는 경우, 데이터 인에이블 고정 모드로 진입하여, 도 9c와 같이, 120Hx의 4 byte 모드 또는 5 byte 모드가 수행되도록 하거나, 144Hx의 4 byte 모드가 수행되도록 제어할 수 있다.
도 10b는 본 개시의 일실시예에 따른 영상표시장치의 동작 방법의 다른 예를 나타내는 순서도이다.
도면을 참조하면, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 영상 표시 모드가, 노말 모드인 지 여부를 판단하고(S1042), 해당하는 경우, 제1 액티브 구간(HA)과 제1 블랭크 구간(HB)에 대응하는 제1 데이터 인에이블 신호(DE)를 출력할 수 있다(S1045).
다음, 신호 처리 장치(170)는, 영상 표시 모드가, 노말 모드가 아닌 경우, 게임 모드인 지 여부를 판단하고(S1047), 해당하는 경우, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다(S1049).
이때, 제2 액티브 구간(HA)의 길이는, 제1 액티브 구간(HA)의 길이 보다 크고, 제2 블랭크 구간(HB)의 길이는, 제1 블랭크 구간(HB)의 길이 보다 작을 수 있다. 이에 따라, 영상 표시 모드에 기초하여 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 노말 모드인 경우에 출력되는 R,G,B 데이터의 데이터 비트 보다, 게임 모드인 경우, 출력되는 R,G,B 데이터의 데이터 비트가 더 크도록 제어할 수 있다. 이에 따라, 노말 모드 보다 게임 모드시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 영상 표시 모드가 게임 모드이며, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수에 대응하는 경우, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다.
한편, 영상 표시 모드가 게임 모드이며, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수 보다 더 큰 제2 수직 동기 신호의 주파수에 대응하는 경우, 제3 액티브 구간(HA)과 제3 블랭크 구간(HB)에 대응하는 제3 데이터 인에이블 신호(DE)를 출력할 수 있다.
이때, 제3 액티브 구간(HA)의 길이는, 제2 액티브 구간(HA)의 길이 보다 크고, 제3 블랭크 구간(HB)의 길이는, 제2 블랭크 구간(HB)의 길이 보다 작을 수 있다. 이에 따라, 영상 표시 모드에 기초하여 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
도 10c는 본 개시의 일실시예에 따른 영상표시장치의 동작 방법의 또 다른 예를 나타내는 순서도이다.
도면을 참조하면, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 타이밍 컨트롤러(232)로의 R,G,B 데이터를 포함하는 영상 신호 전송시, 영상 신호의 수직 동기 신호의 주파수가, 제1 수직 동기 신호의 주파수인 지 여부를 판단하고(S1052), 해당하는 경우, 영상 신호의 데이터 비트가, 제1 개수의 비트(bit) 중 어느 하나에 대응하는 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 설정할 수 있다(S1054).
그리고, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 제1054 단계에서 설정된 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이에 대응하는 제1 데이터 인에이블 신호(DE)를 출력할 수 있다(S1055).
즉, 신호 처리 장치(170)는, 제1 수직 동기 신호의 주파수에 대응하는 제1 데이터 인에이블 신호(DE)를 출력하며, 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 설정할 수 있다.
이때의 제1 수직 동기 신호의 주파수는, 120Hz일 수 있으며, 제1 개수의 비트는, 5개의 비트(bit)일 수 있으며, 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트는, 각각 10 비트, 11 비트, 12 비트, 13 비트, 14 비트일 수 있다.
즉, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 영상 신호의 수직 동기 신호의 주파수가, 120Hz인 경우, 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변하여, 제1 데이터 인에이블 신호(DE)를 출력할 수 있다.
이때, 제1 데이터 인에이블 신호(DE)는, 10 비트, 11 비트, 12 비트, 13 비트, 14 비트 중 어느 하나의 비트에 대응하는 데이터 인에이블 신호일 수 있다.
이에 따라, 수직 동기 신호 주파수에 기초하여 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 제1052 단계(S1052)에서, 신호 처리 장치(170)는, 제1 수직 동기 신호의 주파수가 아닌 경우, 제1 수직 동기 신호의 주파수 보다 높은 제2 수직 동기 신호의 주파수인 지 여부를 판단하고(S1053), 해당하는 경우, 제1 개수 보다 작은 제2 개수의 비트 중 어느 하나에 대응하는 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 설정할 수 있다(S1057).
그리고, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 제1057 단계에서 설정된 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다(S1059).
즉, 신호 처리 장치(170)는, 제2 수직 동기 신호의 주파수에 대응하는 제2 데이터 인에이블 신호(DE)를 출력하며, 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 설정할 수 있다.
이때의 제2 수직 동기 신호의 주파수는, 144Hz일 수 있으며, 제2 개수의 비트는, 3개의 비트(bit)일 수 있으며, 제1 비트, 제2 비트, 제3 비트는, 각각 10 비트, 11 비트, 12 비트일 수 있다.
즉, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 영상 신호의 수직 동기 신호의 주파수가, 144Hz인 경우, 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변하여, 제2 데이터 인에이블 신호(DE)를 출력할 수 있다.
이때, 제2 데이터 인에이블 신호(DE)는, 10 비트, 11 비트, 12 비트 중 어느 하나의 비트에 대응하는 데이터 인에이블 신호일 수 있다.
이에 따라, 수직 동기 신호 주파수에 기초하여 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
도 10d는 본 개시의 일실시예에 따른 영상표시장치의 동작 방법의 또 다른 예를 나타내는 순서도이다.
도면을 참조하면, 본 개시의 일 실시예에 따른 신호 처리 장치(170)는, 데이터 비트 가변이 필요한 데이터 인에이블 가변 모드인 지 여부를 판단하고(S1005), 해당하는 경우, 타이밍 컨트롤러(232)로의 R,G,B 데이터를 포함하는 영상 신호 전송시, 데이터 비트 가변이 필요한 지 여부를 판단하고(S1010), 해당하는 경우, 해당하는 경우, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변한다(S1020).
예를 들어, 신호 처리 장치(170)는, 영상 신호의 피크 휘도가, 가변하여, 기준 피크 휘도(예를 들어, xxxx nit) 이상인 경우, 데이터 인에이블 가변 모드 및 데이터 비트 가변이 필요한 것으로 판단할 수 있다.
한편, 신호 처리 장치(170)는, 영상 신호의 수직 동기 신호의 주파수가 가변하여 증가하는 경우, 데이터 인에이블 가변 모드 및 데이터 비트 가변이 필요한 것으로 판단할 수 있다.
한편, 신호 처리 장치(170)는, 영상 표시 모드가, 노말 모드에서 게임 모드로 가변되는 경우, 데이터 인에이블 가변 모드 및 데이터 비트 가변이 필요한 것으로 판단할 수 있다.
한편, 신호 처리 장치(170)는, 데이터 인에이블 가변 모드 및 데이터 비트 가변 필요시, 데이터 인에이블 신호(DE) 내의 액티브 구간(HA)의 길이 또는 블랭크 구간(HB)의 길이를 가변할 수 있다. 이에 따라, 데이터 인에이블 가변 모드에 따라 데이터 인에이블 신호(DE)를 가변하여, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
한편, 신호 처리 장치(170)는, 제1005 단계(S1005)에서, 데이터 인에이블 가변 모드가 아닌 경우, 데이터 인에이블 고정 모드인 지 여부를 판단하고(S1025), 해당하는 경우, 데이터 인에이블 고정 모드로 진입하여, 액티브 구간(HA)의 길이 및 블랭크 구간(HB)의 길이를 고정할 수 있다(S1028). 이에 따라, 데이터 인에이블 고정 모드로 동작할 수 있게 된다.
예를 들어, 신호 처리 장치(170)는, 데이터 비트 가변이 필요하지 않는 것으로 판단되는 경우, 데이터 인에이블 고정 모드로 진입하여, 도 9c와 같이, 120Hx의 4 byte 모드 또는 5 byte 모드가 수행되도록 하거나, 144Hx의 4 byte 모드가 수행되도록 제어할 수 있다.
도 11a 내지 도 14b는 도 10a 내지 도 10d의 설명에 참조되는 도면이다.
먼저, 도 11a 내지 도 11b는 영상 신호의 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수인 경우의, 다양한 전송 비트의 예를 예시한다.
도 11a는 제1 수직 동기 신호의 주파수의 일예로 120Hz인 경우의 복수의 전송 비트를 예시한다.
도면을 참조하면, 신호 처리 장치(170)는, 제1 수직 동기 신호의 주파수가 120Hz인 경우, 10 비트, 11 비트, 12비트, 13비트, 14 비트 중 어느 하나의 데이터 전송 비트로, 전송되도록 제어할 수 있다.
예를 들어, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 10 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 240, 90, 330 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
한편, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 11 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 248, 82, 330 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
한편, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 12 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 272, 58, 330 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
한편, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 13 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 296, 34, 330 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
한편, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 14 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 320, 10, 330 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
즉, 신호 처리 장치(170)는, 영상 신호의 데이터 비트가 커질수록, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이가 커지거나, 블랭크 구간(HB)의 길이가 작아지도록 제어할 수 있다.
예를 들어, 신호 처리 장치(170)는, 영상 신호의 데이터 비트가, 1 비트씩 커질수록, Horizontal의 액티브 구간이 8 클럭 또는 24 클럭씩 증가하고, 블랭크 구간이 8 클럭 또는 24 클럭 씩 감소하도록 제어할 수 있다.
한편, 도면과 달리, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 15 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 328, 2, 330 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
도 11b는 도 11a의 설명에 참조되는 도면이다.
도면을 참조하면, 제1 수직 동기 신호의 주파수가 120Hz인 경우, 신호 처리 장치(170)는, Horizontal의 액티브 구간 또는 블랭크 구간이 가변된 복수의 데이터 인에이블 신호(DEm)을 출력할 수 있다.
예를 들어, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 10 비트로 설정하는 경우, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 240, 90, 330 클럭에 대응하는 데이터 인에이블 신호(DE1)을 출력할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 데이터 인에이블 신호(DE1) 내의 240 클럭의 구간 동안, 영상 신호로부터 R,G,B 데이터를 추출할 수 있다.
다른 예로, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 11 비트로 설정하는 경우, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 248, 82, 330 클럭에 대응하는 데이터 인에이블 신호(DE2)을 출력할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 데이터 인에이블 신호(DE2) 내의 248 클럭의 구간 동안, 영상 신호로부터 R,G,B 데이터를 추출할 수 있다.
또 다른 예로, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 12 비트로 설정하는 경우, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 272, 58, 330 클럭에 대응하는 데이터 인에이블 신호(DE3)을 출력할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 데이터 인에이블 신호(DE3) 내의 272 클럭의 구간 동안, 영상 신호로부터 R,G,B 데이터를 추출할 수 있다.
또 다른 예로, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 13 비트로 설정하는 경우, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 296, 34, 330 클럭에 대응하는 데이터 인에이블 신호(DE4)을 출력할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 데이터 인에이블 신호(DE4) 내의 296 클럭의 구간 동안, 영상 신호로부터 R,G,B 데이터를 추출할 수 있다.
또 다른 예로, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 14 비트로 설정하는 경우, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 320, 10, 330 클럭에 대응하는 데이터 인에이블 신호(DE5)을 출력할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 데이터 인에이블 신호(DE5) 내의 320 클럭의 구간 동안, 영상 신호로부터 R,G,B 데이터를 추출할 수 있다.
다음, 도 12a 내지 도 12b는 영상 신호의 수직 동기 신호 주파수가 제2 수직 동기 신호의 주파수인 경우의, 다양한 전송 비트의 예를 예시한다.
도 12a는 제2 수직 동기 신호의 주파수의 일예로 144Hz인 경우의 복수의 전송 비트를 예시한다.
도면을 참조하면, 신호 처리 장치(170)는, 제2 수직 동기 신호의 주파수가 144Hz인 경우, 10 비트, 11 비트, 12비트 중 어느 하나의 데이터 전송 비트로, 전송되도록 제어할 수 있다.
예를 들어, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 10 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 240, 35, 275 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
한편, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 11 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 248, 27, 275 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
한편, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 12 비트로 설정하는 경우, 픽셀 클럭은 89.1MHz 이고, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 272, 3, 275 클럭이고, Vertical의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 2160, 90, 2250 클럭으로 설정할 수 있다.
즉, 신호 처리 장치(170)는, 영상 신호의 데이터 비트가 커질수록, 데이터 인에이블 신호(DE)의 액티브 구간(HA)의 길이가 커지거나, 블랭크 구간(HB)의 길이가 작아지도록 제어할 수 있다.
예를 들어, 신호 처리 장치(170)는, 영상 신호의 데이터 비트가, 1 비트씩 커질수록, Horizontal의 액티브 구간이 8 클럭 또는 24 클럭씩 증가하고, 블랭크 구간이 8 클럭 또는 24 클럭 씩 감소하도록 제어할 수 있다.
도 12b는 도 12a의 설명에 참조되는 도면이다.
도면을 참조하면, 제2 수직 동기 신호의 주파수가 144Hz인 경우, 신호 처리 장치(170)는, Horizontal의 액티브 구간 또는 블랭크 구간이 가변된 복수의 데이터 인에이블 신호(DEn)을 출력할 수 있다.
예를 들어, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 10 비트로 설정하는 경우, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 240, 35, 275 클럭에 대응하는 데이터 인에이블 신호(DE1)을 출력할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 데이터 인에이블 신호(DE1) 내의 240 클럭의 구간 동안, 영상 신호로부터 R,G,B 데이터를 추출할 수 있다.
다른 예로, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 11 비트로 설정하는 경우, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 248, 27, 275 클럭에 대응하는 데이터 인에이블 신호(DE2)을 출력할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 데이터 인에이블 신호(DE2) 내의 248 클럭의 구간 동안, 영상 신호로부터 R,G,B 데이터를 추출할 수 있다.
또 다른 예로, 신호 처리 장치(170)는, 영상 신호의 데이터 전송 비트를 12 비트로 설정하는 경우, Horizontal의 액티브 구간, 블랭크 구간, 토탈 구간은, 각각 272, 3, 275 클럭에 대응하는 데이터 인에이블 신호(DE3)을 출력할 수 있다.
도 13a는 10 비트 내지 11 비트의 데이터 전송 비트의 데이터 포맷을 예시한다.
도면을 참조하면, 신호 처리 장치(170)는, 10 비트의 영상 신호 전송시, 4 byte 모드에 의해, Rn[0]~Rn[9],Gn[0]~Gn[9],Bn[0]~Bn[9]에 의한, 10비트의 R,G,B 데이터를 전송할 수 있다.
즉, 신호 처리 장치(170)는, 4 byte 중 Byte0에, Rn[2]~Rn[9]가 배치되고, Byte1에, Gn[2]~Gn[9]가 배치되고, Byte2에, Bn[2]~Bn[9]가 배치되고, Byte3에, Rn[0],Rn[1],Gn[0],Gn[1],Bn[0],Bn[1]가 배치되도록 제어할 수 있다.
이때, 데이터 인에이블 신호는, Horizontal의 액티브 구간의 클럭은 240 클럭일 수 있다.
다음, 신호 처리 장치(170)는, 11 비트의 영상 신호 전송시, 4 byte 모드에 의해, Rn[0]~Rn[10],Gn[0]~Gn[10],Bn[0]~Bn[10]에 의한, 10비트의 R,G,B 데이터를 전송할 수 있다.
즉, 신호 처리 장치(170)는, 4 byte 중 Byte0에, Rn[3]~Rn[10]가 배치되고, Byte1에, Gn[3]~Gn[10]가 배치되고, Byte2에, Bn[3]~Bn[10]가 배치되고, Byte3에, Rn[1],Rn[2],Gn[1],Gn[2],Bn[1],Bn[2]가 배치되도록 제어할 수 있다.
한편, 신호 처리 장치(170)는, Byte3에, Rn[0],Gn[0]가 더 배치되도록 제어할 수 있다.
한편, 신호 처리 장치(170)는, 데이터 인에이블 신호의 액티브 구간을 240 클럭에서 248 클럭으로 확장할 수 있다.
이에 따라, 신호 처리 장치(170)는, 240 클럭에서 248 클럭의 기간 동안, Byte0 내지 Byte3에, R0[0] 내지 R0[239]가 배치되도록 제어할 수 있다.
결국, 데이터 인이에블 신호의 액티브 구간의 가변으로 인하여, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
도 13b는 12 비트의 데이터 전송 비트의 데이터 포맷을 예시한다.
도면을 참조하면, 신호 처리 장치(170)는, 12 비트의 영상 신호 전송시, 4 byte 모드에 의해, Rn[0]~Rn[11],Gn[0]~Gn[11],Bn[0]~Bn[11]에 의한, 12비트의 R,G,B 데이터를 전송할 수 있다.
즉, 신호 처리 장치(170)는, 4 byte 중 Byte0에, Rn[4]~Rn[11]가 배치되고, Byte1에, Gn[4]~Gn[11]가 배치되고, Byte2에, Bn[4]~Bn[11]가 배치되고, Byte3에, Rn[2],Rn[3],Gn[2],Gn[3],Bn[2],Bn[3]가 배치되도록 제어할 수 있다.
한편, 신호 처리 장치(170)는, Byte3에, Rn[1],Gn[1]가 더 배치되도록 제어할 수 있다.
한편, 신호 처리 장치(170)는, 데이터 인에이블 신호의 액티브 구간을 240 클럭에서 272 클럭으로 확장할 수 있다.
이에 따라, 신호 처리 장치(170)는, 240 클럭에서 248 클럭의 기간 동안, Byte0 내지 Byte3에, R1[0] 내지 R1[239]가 배치되도록 제어할 수 있다.
한편, 신호 처리 장치(170)는, 249 클럭에서 256 클럭의 기간 동안, Byte0 내지 Byte3에, B0[0] 내지 B0[239]가 배치되도록 제어할 수 있다.
한편, 신호 처리 장치(170)는, 257 클럭에서 264 클럭의 기간 동안, Byte0 내지 Byte3에, G0[0] 내지 G0[239]가 배치되도록 제어할 수 있다.
한편, 신호 처리 장치(170)는, 265 클럭에서 272 클럭의 기간 동안, Byte0 내지 Byte3에, R0[0] 내지 R0[239]가 배치되도록 제어할 수 있다.
이에 따라, 신호 처리 장치(170)는, 240 클럭에서 272 클럭의 기간을 이용하여, 12 비트의 데이터 전송 비트를 동안, Byte0 내지 Byte3에, R0[0] 내지 R0[239]가 배치되도록 제어할 수 있다.
결국, 데이터 인이에블 신호의 액티브 구간의 가변으로 인하여, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
도 14a는 노말 모드에서의 영상 표시의 일예를 예시한다.
도면을 참조하면, 신호 처리 장치(170)는, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간(HA)과 제1 블랭크 구간(HB)에 대응하는 제1 데이터 인에이블 신호(DE)를 출력할 수 있다.
이에 따라, 타이밍 컨트롤러(232)는, 제1 데이터 인에이블 신호(DE)에 기초하여, 영상 신호 내의 R,G,B 데이터를 추출하고, R,G,B 데이터에 기초하여, 제1 영상(1405)을 표시하도록 제어할 수 있다.
이때 노말 모드는 방송 표시 모드일 수 있다. 즉, 제1 영상(1405)는, 방송 영상일 수 있다.
도 14b는 게임 모드에서의 영상 표시의 일예를 예시한다.
도면을 참조하면, 신호 처리 장치(170)는, 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간(HA)과 제2 블랭크 구간(HB)에 대응하는 제2 데이터 인에이블 신호(DE)를 출력할 수 있다.
이때, 제2 액티브 구간(HA)의 길이는, 제1 액티브 구간(HA)의 길이 보다 크고, 제2 블랭크 구간(HB)의 길이는, 제1 블랭크 구간(HB)의 길이 보다 작은 것이 바람직하다.
이에 따라, 타이밍 컨트롤러(232)는, 제2 데이터 인에이블 신호(DE)에 기초하여, 영상 신호 내의 R,G,B 데이터를 추출하고, R,G,B 데이터에 기초하여, 게임 영상인 제2 영상(1415)을 표시하도록 제어할 수 있다.
이에 따라, 영상 신호의 전송 레인의 가변 없이, 영상 표시시의 계조 표현력을 향상시킬 수 있게 된다.
이상에서는 본 개시의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 개시의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
본 개시는 영상표시장치에 적용 가능하며, 더욱 상세하게는 영상 표시시의 계조 표현력을 향상시킬 수 있는 영상표시장치에 적용 가능하다.

Claims (18)

  1. 패널;
    입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치;
    상기 신호 처리 장치로부터의 영상 신호에 기초하여, 상기 패널을 구동하는 타이밍 컨트롤러;를 포함하고,
    상기 신호 처리 장치는,
    액티브 구간과 블랭크 구간으로 구분되는 데이터 인에이블 신호를 출력하며,
    상기 영상 신호의 데이터 비트(bit) 가변시, 상기 액티브 구간의 길이 또는 상기 블랭크 구간의 길이를 가변하는 영상표시장치.
  2. 제1항에 있어서,
    상기 신호 처리 장치는,
    영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며,
    상기 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며,
    상기 제2 액티브 구간의 길이는, 상기 제1 액티브 구간의 길이 보다 크고, 상기 제2 블랭크 구간의 길이는, 상기 제1 블랭크 구간의 길이 보다 작은 것인 영상표시장치.
  3. 제1항에 있어서,
    상기 신호 처리 장치는,
    상기 패널에서 제1 레벨의 피크 휘도의 영상 표시를 위해, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며,
    상기 패널에서 상기 제1 레벨 보다 큰 제2 레벨의 피크 휘도의 영상 표시를 위해, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며,
    상기 제2 액티브 구간의 길이는, 상기 제1 액티브 구간의 길이 보다 크고, 상기 제2 블랭크 구간의 길이는, 상기 제1 블랭크 구간의 길이 보다 작은 것인 영상표시장치.
  4. 제1항에 있어서,
    상기 신호 처리 장치는,
    제1 수직 동기 신호의 주파수에 대응하는 제1 데이터 인에이블 신호를 출력하며,
    상기 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 상기 블랭크 구간의 길이를 설정하는 것인 영상표시장치.
  5. 제1항에 있어서,
    상기 신호 처리 장치는,
    수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수에 대응하는 경우, 상기 영상 신호의 데이터 비트가, 제1 개수의 비트 중 어느 하나에 대응하는 액티브 구간의 길이 또는 상기 블랭크 구간의 길이를 설정하고,
    상기 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수 보다 높은 제2 수직 동기 신호의 주파수에 대응하는 경우, 상기 영상 신호의 데이터 비트가, 제1 개수 보다 작은 제2 개수의 비트 중 어느 하나에 대응하는 액티브 구간의 길이 또는 상기 블랭크 구간의 길이를 설정하는 것인 영상표시장치.
  6. 제1항에 있어서,
    상기 신호 처리 장치는,
    제2 수직 동기 신호의 주파수에 대응하는 제2 데이터 인에이블 신호를 출력하며,
    상기 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 상기 블랭크 구간의 길이를 설정하는 것인 영상표시장치.
  7. 제1항에 있어서,
    상기 신호 처리 장치는,
    수직 동기 신호의 주파수가 커질수록, 데이터 인에이블 신호의 상기 블랭크 구간의 길이가 작아지도록 제어하는 것인 영상표시장치.
  8. 제1항에 있어서,
    상기 신호 처리 장치는,
    상기 영상 신호의 데이터 비트가 커질수록, 데이터 인에이블 신호의 상기 액티브 구간의 길이가 커지거나, 상기 블랭크 구간의 길이가 작아지도록 제어하는 것인 영상표시장치.
  9. 제1항에 있어서,
    상기 신호 처리 장치는,
    데이터 인에이블 가변 모드인 경우, 상기 액티브 구간의 길이 또는 상기 블랭크 구간의 길이를 가변하는 것인 영상표시장치.
  10. 제9항에 있어서,
    상기 신호 처리 장치는,
    데이터 인에이블 고정 모드인 경우, 상기 액티브 구간의 길이 및 상기 블랭크 구간의 길이를 고정하는 것인 영상표시장치.
  11. 제1항에 있어서,
    상기 신호 처리 장치는,
    상기 데이터 인에이블 신호의 상기 액티브 구간의 길이에 대응하여, R,G,B 데이터를 포함하는 상기 영상 신호를 출력하는 것인 영상표시장치.
  12. 제11항에 있어서,
    상기 신호 처리 장치는,
    상기 데이터 인에이블 신호의 상기 액티브 구간의 길이가 증가할수록, 상기 R,G,B 데이터의 데이터 비트가 증가하도록 제어하는 것인 영상표시장치.
  13. 패널;
    입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치;
    상기 신호 처리 장치로부터의 영상 신호에 기초하여, 상기 패널을 구동하는 타이밍 컨트롤러;를 포함하고,
    상기 신호 처리 장치는,
    영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며,
    상기 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며,
    상기 제2 액티브 구간의 길이는, 상기 제1 액티브 구간의 길이 보다 크고, 상기 제2 블랭크 구간의 길이는, 상기 제1 블랭크 구간의 길이 보다 작은 영상표시장치.
  14. 제13항에 있어서,
    상기 신호 처리 장치는,
    상기 노말 모드인 경우에 출력되는 R,G,B 데이터의 데이터 비트 보다, 상기 게임 모드인 경우, 출력되는 R,G,B 데이터의 데이터 비트가 더 크도록 제어하는 것인 영상표시장치.
  15. 제13항에 있어서,
    상기 신호 처리 장치는,
    상기 영상 표시 모드가 게임 모드이며, 수직 동기 신호 주파수가 제1 수직 동기 신호의 주파수에 대응하는 경우, 상기 제2 액티브 구간과 상기 제2 블랭크 구간에 대응하는 상기 제2 데이터 인에이블 신호를 출력하며,
    상기 영상 표시 모드가 게임 모드이며, 상기 수직 동기 신호 주파수가 상기 제1 수직 동기 신호의 주파수 보다 더 큰 제2 수직 동기 신호의 주파수에 대응하는 경우, 제3 액티브 구간과 제3 블랭크 구간에 대응하는 제3 데이터 인에이블 신호를 출력하며,
    상기 제3 액티브 구간의 길이는, 상기 제2 액티브 구간의 길이 보다 크고, 상기 제3 블랭크 구간의 길이는, 상기 제2 블랭크 구간의 길이 보다 작은 것인 영상표시장치.
  16. 패널;
    입력 영상을 신호 처리하여 영상 신호를 출력하는 신호 처리 장치;
    상기 신호 처리 장치로부터의 영상 신호에 기초하여, 상기 패널을 구동하는 타이밍 컨트롤러;를 포함하고,
    상기 신호 처리 장치는,
    액티브 구간과 블랭크 구간으로 구분되는 데이터 인에이블 신호를 출력하며,
    데이터 인에이블 가변 모드인 경우, 상기 액티브 구간의 길이 또는 상기 블랭크 구간의 길이를 가변하며,
    데이터 인에이블 고정 모드인 경우, 상기 액티브 구간의 길이 및 상기 블랭크 구간의 길이를 고정하는 영상표시장치.
  17. 제16항에 있어서,
    상기 신호 처리 장치는,
    상기 데이터 인에이블 가변 모드이며, 영상 표시 모드가 노말 모드인 경우, 제1 액티브 구간과 제1 블랭크 구간에 대응하는 제1 데이터 인에이블 신호를 출력하며,
    상기 데이터 인에이블 가변 모드이며, 상기 영상 표시 모드가 게임 모드인 경우, 제2 액티브 구간과 제2 블랭크 구간에 대응하는 제2 데이터 인에이블 신호를 출력하며,
    상기 제2 액티브 구간의 길이는, 상기 제1 액티브 구간의 길이 보다 크고, 상기 제2 블랭크 구간의 길이는, 상기 제1 블랭크 구간의 길이 보다 작은 것인 영상표시장치.
  18. 제17항에 있어서,
    상기 신호 처리 장치는,
    상기 데이터 인에이블 가변 모드인 경우,
    제1 수직 동기 신호의 주파수에 대응하는 제1 데이터 인에이블 신호를 출력하며,
    상기 영상 신호의 데이터 비트가, 제1 비트, 제2 비트, 제3 비트, 제4 비트, 제5 비트 중 어느 하나인 경우, 해당 비트에 대응하는 액티브 구간의 길이 또는 상기 블랭크 구간의 길이를 설정하는 것인 영상표시장치.
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