WO2026009092A1 - 半導体装置 - Google Patents

半導体装置

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WO2026009092A1
WO2026009092A1 PCT/IB2025/056477 IB2025056477W WO2026009092A1 WO 2026009092 A1 WO2026009092 A1 WO 2026009092A1 IB 2025056477 W IB2025056477 W IB 2025056477W WO 2026009092 A1 WO2026009092 A1 WO 2026009092A1
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layer
semiconductor layer
semiconductor
film
transistor
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倉田求
村川努
手塚祐朗
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Semiconductor Energy Laboratory Co Ltd
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Semiconductor Energy Laboratory Co Ltd
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Publication date
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    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs

Definitions

  • One aspect of the present invention relates to a transistor and a semiconductor device. Furthermore, another aspect of the present invention relates to a method for manufacturing a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Examples of technical fields of one embodiment of the present invention include semiconductor devices, signal processing devices, arithmetic devices, memory devices, input devices, input/output devices, sensors, imaging devices, display devices, light-emitting devices, power storage devices, electronic devices, and driving methods or manufacturing methods thereof.
  • a semiconductor device refers to a device that utilizes semiconductor characteristics, such as a circuit including a transistor or a device having such a circuit. It also refers to any device that can function by utilizing semiconductor characteristics.
  • AI chips are also being developed as semiconductor devices.
  • AI chips include GPUs, FPGAs (Field Programmable Gate Arrays), and application-specific integrated circuits (ASICs). These semiconductor devices are used in a variety of electronic devices, including computers and personal digital assistants.
  • various memory storage methods have been developed to suit different applications, such as temporary storage during computational processing and long-term data storage. Typical memory storage methods include DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), and flash memory.
  • transistors are widely used in electronic devices such as integrated circuits and display devices. While silicon-based semiconductor materials are widely known as semiconductor thin films that can be used in transistors, oxide semiconductors are also attracting attention as other materials.
  • Patent Document 1 discloses a low-power CPU that utilizes the property of low leakage current.
  • Patent Document 2 discloses a memory device that can retain stored content for a long period of time.
  • An object of one embodiment of the present invention is to provide a semiconductor device having a novel structure.
  • An object of one embodiment of the present invention is to improve at least one of the problems of the prior art.
  • One aspect of the present invention is a semiconductor device having a first semiconductor layer, a pair of first spacer layers, a pair of first conductive layers, a second conductive layer, a first insulating layer, a second insulating layer, and a third insulating layer.
  • the pair of first spacer layers are spaced apart and located above the first insulating layer.
  • the first semiconductor layer is located above the pair of first spacer layers.
  • the first semiconductor layer has a first region that does not overlap with the pair of first spacer layers.
  • the pair of first conductive layers are spaced apart and have portions located above the first semiconductor layer. Each of the pair of first conductive layers has portions that contact at least two side surfaces of the first semiconductor layer.
  • the third insulating layer has portions that are located on the pair of first conductive layers, portions that contact the side surfaces of the pair of first conductive layers, and a portion that contacts the first insulating layer.
  • the second insulating layer has portions that contact the top, bottom, and side surfaces of the first semiconductor layer in the first region of the first semiconductor layer.
  • the second conductive layer has portions that surround the top, bottom, and side surfaces of the first semiconductor layer via the second insulating layer.
  • Another aspect of the present invention is a semiconductor device having first and second semiconductor layers, a pair of first and second spacer layers, a pair of first conductive layers, a second conductive layer, a first insulating layer, a second insulating layer, a third insulating layer, and a pair of third conductive layers.
  • the pair of first spacer layers are spaced apart and located above the first insulating layer.
  • the first semiconductor layer is located above the pair of first spacer layers.
  • the first semiconductor layer has a first region that does not overlap with the pair of first spacer layers.
  • the pair of second spacer layers are spaced apart and located above the first semiconductor layer.
  • the second semiconductor layer is located above the pair of second spacer layers.
  • the second semiconductor layer has a second region that does not overlap with the pair of second spacer layers.
  • the pair of first conductive layers are spaced apart and have portions located above the first and second semiconductor layers.
  • Each of the pair of first conductive layers has a portion in contact with at least two side surfaces of the first semiconductor layer and a portion in contact with at least two side surfaces of the second semiconductor layer.
  • the third insulating layer has a portion located on the pair of first conductive layers, a portion in contact with the side surfaces of the pair of first conductive layers, and a portion in contact with the first insulating layer.
  • the second insulating layer has a portion in contact with the top, bottom, and side surfaces of the first semiconductor layer in a first region of the first semiconductor layer, and a portion in contact with the top, bottom, and side surfaces of the second semiconductor layer in a second region of the second semiconductor layer.
  • the second conductive layer has a portion surrounding the top, bottom, and side surfaces of the first semiconductor layer via the second insulating layer, and a portion surrounding the top, bottom, and side surfaces of the second semiconductor layer via the second insulating layer.
  • the first semiconductor layer has a portion that is in contact with the pair of first spacer layers.
  • the second semiconductor layer has a portion that is in contact with the pair of second spacer layers.
  • the first semiconductor layer is indium oxide and the first spacer layer is a metal oxide containing indium, gallium, and zinc.
  • the second semiconductor layer is indium oxide and the second spacer layer is a metal oxide containing indium, gallium, and zinc.
  • the semiconductor device has a pair of third conductive layers. It is preferable that the pair of third conductive layers contact the upper surface of the first semiconductor layer and have portions located between the first semiconductor layer and the pair of first conductive layers.
  • the pair of third conductive layers contact the upper surface of the second semiconductor layer and have a portion located between the second semiconductor layer and the pair of first conductive layers.
  • a transistor capable of passing a large current can be provided.
  • a transistor with favorable electrical characteristics can be provided.
  • a transistor that can be miniaturized can be provided.
  • a transistor that occupies a small area can be provided.
  • a transistor with high reliability can be provided.
  • One embodiment of the present invention can provide a semiconductor device in which transistors can be arranged at high density. Furthermore, a semiconductor device with low power consumption can be provided.
  • One aspect of the present invention provides a semiconductor device with a novel configuration.
  • One aspect of the present invention can improve at least one of the problems of the prior art.
  • 1A, 1B, 1C, and 1D show examples of the configuration of a semiconductor device.
  • 2A, 2B, 2C, and 2D show examples of the configuration of a semiconductor device.
  • 3A, 3B, 3C, and 3D show examples of the configuration of a semiconductor device.
  • 4A, 4B, 4C, and 4D show examples of the configuration of a semiconductor device.
  • 5A and 5B show examples of the configuration of a semiconductor device.
  • 6A, 6B, 6C, and 6D are diagrams illustrating a method for manufacturing a semiconductor device.
  • 7A, 7B, 7C, and 7D are diagrams illustrating a method for manufacturing a semiconductor device.
  • 8A, 8B, and 8C are diagrams illustrating a method for manufacturing a semiconductor device.
  • FIGS. 9A and 9B are diagrams illustrating the carrier concentration dependence of Hall mobility
  • Fig. 9C is a cross-sectional view illustrating an indium oxide film
  • 10A and 10B show examples of the configuration of a semiconductor device.
  • Fig. 11A is an equivalent circuit diagram of a logic circuit
  • Fig. 11B is a diagram showing the circuit symbol of the logic circuit
  • Fig. 11C is a timing chart explaining the operation of the logic circuit.
  • Figures 12A and 12D are equivalent circuit diagrams of logic circuits
  • Figures 12B, 12C, 12E, and 12F are diagrams showing circuit symbols for logic circuits.
  • 13A and 13B are diagrams illustrating an example of an electronic component.
  • 14A, 14B, and 14C are diagrams showing an example of a mainframe computer
  • Fig. 14D is a diagram showing an example of space equipment
  • Fig. 14E is a diagram showing an example of a storage system applicable to a data center.
  • ordinal numbers “first” and “second” are used for convenience and do not limit the number of components or the order of the components (e.g., the order of processes or stacking). Furthermore, the ordinal numbers used for components in one part of this specification may not match the ordinal numbers used for those components in other parts of this specification or in the claims.
  • a transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage and switching to control conduction or non-conduction.
  • transistor includes IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).
  • a transistor that uses an oxide semiconductor in a semiconductor layer and a transistor that has an oxide semiconductor in a channel formation region may be referred to as an OS (Oxide Semiconductor) transistor.
  • a transistor that has silicon in a channel formation region may be referred to as a Si transistor.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. It has a region (also referred to as a channel formation region) where a channel is formed between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and current can flow between the source and drain through the channel formation region.
  • a channel formation region refers to a region of a semiconductor layer that overlaps (or faces) a gate electrode via a gate insulating film, and is located between a region in contact with the source electrode and a region in contact with the drain electrode.
  • source and drain may be interchangeable when transistors of different polarities are used, or when the direction of current changes during circuit operation. For this reason, the terms “source” and “drain” may be used interchangeably in this specification.
  • the channel length direction of a transistor refers to one of the directions parallel to the line connecting the source region and the drain region at the shortest distance.
  • the channel length direction corresponds to one of the directions of current flowing through the semiconductor layer when the transistor is in the on state.
  • the channel width direction refers to the direction perpendicular to the channel length direction. Note that, depending on the structure or shape of the transistor, the channel length direction and channel width direction may not be defined as a single direction.
  • off-state current refers to the drain current when a transistor is in an off state (also referred to as a non-conducting state or a cut-off state).
  • the off state refers to a state in which the voltage Vgs between the gate and source of an n-channel transistor is lower than the threshold voltage Vth (higher than Vth for a p-channel transistor).
  • Vgs refers to the potential difference between the source and gate with the source as the reference.
  • on-state current refers to the drain current when a transistor is in the on state (also referred to as the "conducting state").
  • the on state refers to a state in which Vgs is equal to or higher than Vth for an n-channel transistor, and a state in which Vgs is equal to or lower than the threshold voltage for a p-channel transistor.
  • connection includes “electrical connection.”
  • electrical connection includes connection via "something that has some kind of electrical function.”
  • something that has some kind of electrical function is not particularly limited as long as it allows electrical signals to be exchanged between the connected objects.
  • something that has some kind of electrical function includes electrodes or wiring, as well as switching elements such as transistors, resistive elements, coils, and other elements with various functions.
  • a planar view refers to a view from the normal direction of the surface on which the component is formed or the surface of the support (e.g., substrate) on which the component is formed.
  • parallel refers to a state in which two lines are arranged at an angle of between -10 degrees and 10 degrees, inclusive. Therefore, it also includes cases where the angle is between -5 degrees and 5 degrees, inclusive.
  • approximately parallel refers to a state in which two lines are arranged at an angle of between -20 degrees and 20 degrees, inclusive.
  • perpendicular refers to a state in which two lines are arranged at an angle of between 80 degrees and 100 degrees, inclusive. Therefore, it also includes cases where the angle is between 85 degrees and 95 degrees, inclusive.
  • approximately perpendicular refers to a state in which two lines are arranged at an angle of between 70 degrees and 110 degrees, inclusive.
  • film and “layer” are interchangeable.
  • insulating layer may be interchangeable with the term “insulating film.”
  • an oxynitride refers to a material whose composition contains more oxygen than nitrogen.
  • a nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • One embodiment of the present invention is a transistor having a semiconductor layer.
  • the transistor has a gate insulating film that covers part of the top, bottom, and side surfaces of the semiconductor layer.
  • the transistor has a gate electrode that surrounds part of the top, bottom, and side surfaces of the semiconductor layer with the gate insulating film interposed therebetween.
  • a region of the semiconductor layer surrounded by the gate electrode with the gate insulating film interposed therebetween functions as a channel formation region.
  • the semiconductor layer is not a single layer, but two or more layers.
  • the multiple semiconductor layers are preferably stacked vertically and spaced apart.
  • a gate insulating film is provided to cover the upper, lower, and side surfaces of each of the multiple semiconductor layers.
  • a gate electrode is provided to surround the upper, lower, and side surfaces of each of the multiple semiconductor layers via the gate insulating film.
  • the gate electrode has a portion located between the semiconductor layers stacked vertically and spaced apart. Regions of the multiple semiconductor layers surrounded by the gate electrode via the gate insulating film function as channel formation regions. Because a gate electric field is applied to each of the multiple channel formation regions from the upper, lower, and side surfaces, they function as channel formation regions of a single transistor, increasing the effective channel width. This further increases the on-state current compared to a single semiconductor layer. Furthermore, because multiple semiconductor layers are arranged vertically, a transistor with a small occupation area can be fabricated.
  • a spacer layer is provided below the semiconductor layer.
  • the spacer layer functions to ensure space below the semiconductor layer for providing a gate insulating film and gate electrode.
  • a pair of spacer layers is provided between two vertically adjacent semiconductor layers, and these spacer layers ensure the space between the channel formation regions of the two semiconductor layers.
  • a pair of spacer layers is provided between the semiconductor layer and the insulating base layer provided below the semiconductor layer.
  • a pair of spacer layers is provided below the lowest semiconductor layer and between the insulating base layer. The spacer layers ensure the above-mentioned space between the channel formation region of the semiconductor layer and the insulating base layer.
  • the semiconductor layer is a single layer, it is preferable that a pair of first electrodes be provided above the semiconductor layer.
  • a pair of first electrodes be provided above the uppermost semiconductor layer.
  • One of the pair of first electrodes can function as a source electrode, and the other can function as a drain electrode. It is preferable that each of the pair of first electrodes has a portion in contact with at least two side surfaces of the semiconductor layer.
  • the semiconductor layer is a single layer, it is preferable that a pair of second electrodes be provided between the semiconductor layer and the pair of first electrodes.
  • a pair of second electrodes be provided between the uppermost semiconductor layer and the pair of first electrodes. It is preferable that the pair of second electrodes be in contact with the semiconductor layer.
  • One of the pair of second electrodes can function as part of the source electrode, and the other can function as part of the drain electrode.
  • each of the pair of first electrodes preferably contacts at least two side surfaces of the semiconductor layer and is in contact with the second electrode.
  • each of the pair of first electrodes preferably contacts at least two side surfaces of the semiconductor layer and is in contact with the top surface of the semiconductor layer.
  • each of the pair of first electrodes preferably contacts at least two side surfaces of each of the two or more semiconductor layers and is in contact with the second electrode.
  • each of the pair of first electrodes preferably contacts at least two side surfaces of each of the two or more semiconductor layers and is in contact with the top surface of the uppermost semiconductor layer. This increases the contact area between the semiconductor layer and the source electrode or drain electrode, allowing a large current to flow when the transistor is on.
  • the spacer layer is preferably made of a semiconductor or a conductor.
  • the side surfaces of the spacer layer are in contact with the pair of first electrodes.
  • the top surface of the spacer layer is in contact with the semiconductor layer. Therefore, by making the spacer layer a semiconductor or a conductor, it is possible to reduce the electrical resistance between the semiconductor layer having the portion that functions as the channel formation region and the pair of first electrodes.
  • the spacer layer has an etching selectivity with respect to the semiconductor layer. It is preferable that the spacer layer has an etching selectivity with respect to at least the channel formation region of the semiconductor layer. It is also preferable that the spacer layer has an etching selectivity with respect to the pair of first electrodes, the pair of second electrodes, and the base insulating layer.
  • FIG. 1A shows a schematic top view of the transistor 100.
  • FIGS. 1B, 1C, and 1D show schematic cross-sectional views taken along the lines A1-A2, B1-B2, and B3-B4 in FIG. 1A, respectively.
  • FIGS. 2A, 2C, and 2D show schematic perspective views taken along the lines A1-A2, B1-B2, and B3-B4 in FIG. 1A, respectively.
  • FIGS. 1B and 2A include cross sections of the transistor 100 in the channel length direction.
  • FIGS. 1C and 2C include cross sections of the transistor 100 in the channel width direction.
  • FIGS. 1D and 2D include cross sections of the source electrode or drain electrode of the transistor 100 in the channel width direction.
  • the transistor 100 has at least a semiconductor layer 13, an insulating layer 18, a conductive layer 19 (conductive layers 19a and 19b), a pair of conductive layers 14 (conductive layer 14a and conductive layer 14b), a pair of conductive layers 15 (conductive layer 15a and conductive layer 15b), and a pair of spacer layers 12 (spacer layer 12a and spacer layer 12b).
  • a portion of the insulating layer 18 functions as a gate insulating film.
  • a portion of the conductive layer 19 functions as a gate electrode.
  • the pair of conductive layers 14 (conductive layer 14a and conductive layer 14b) each function as part of a source electrode or drain electrode.
  • the pair of conductive layers 15 (conductive layer 15a and conductive layer 15b) each function as part of a source electrode or drain electrode.
  • the transistor 100 is provided on an insulating layer 11 provided above a substrate (not shown).
  • the insulating layer 11 functions as a base insulating layer.
  • Spacer layer 12a and spacer layer 12b are provided on insulating layer 11 at a distance from each other.
  • Semiconductor layer 13 is provided on and overlaps spacer layer 12a and spacer layer 12b.
  • Semiconductor layer 13 also has regions that do not overlap spacer layer 12a and spacer layer 12b.
  • Conductive layer 14a and conductive layer 14b are provided on semiconductor layer 13 at a distance from each other.
  • Conductive layer 15a has a portion provided on conductive layer 14a
  • conductive layer 15b has a portion provided on conductive layer 14b.
  • Semiconductor layer 13 has regions that do not overlap with conductive layers 14a and 14b or conductive layers 15a and 15b.
  • Each of the conductive layers 15a and 15b contacts the side surfaces of the semiconductor layer 13.
  • the conductive layers 15a and 15b are provided so as to contact three side surfaces of the semiconductor layer 13. This configuration increases the contact area between the semiconductor layer 13 and the conductive layers 15a and 15b, which function as source and drain electrodes, allowing a large current to flow when the transistor is in the on state.
  • the insulating layer 18 has at least portions that contact the upper surface, lower surface, and a pair of opposing side surfaces of the semiconductor layer 13 in an area that does not overlap with the spacer layer 12, conductive layer 14, or conductive layer 15.
  • the conductive layer 19 is provided via the insulating layer 18 to surround the upper surface, lower surface, and a pair of opposing side surfaces of the semiconductor layer 13 in a region that does not overlap with any of the spacer layer 12, the conductive layer 14, and the conductive layer 15.
  • the region of the semiconductor layer 13 that is surrounded by the conductive layer 19 via the insulating layer 18 functions as a channel formation region.
  • FIG. 2B is a perspective view of the conductive layer 19, the semiconductor layer 13, and the spacer layer 12 of the transistor 100.
  • the conductive layer 19 applies an electric field to the channel formation region of the semiconductor layer 13 from the upper surface, lower surface, and a pair of opposing side surfaces.
  • the transistor can be miniaturized while maintaining a high on-current.
  • the area occupied by the transistor can be reduced while maintaining a high on-current.
  • transistors can be arranged at a high density while maintaining a high on-current.
  • the length L2 of the conductive layer 19 that faces the underside of the semiconductor layer 13 via the insulating layer 18 is longer than the distance L1 between the conductive layers 15a and 15b that are spaced apart. This reduces the offset region of the transistor and further increases the on-current.
  • Insulating layer 16 is provided to cover semiconductor layer 13, conductive layer 14, and conductive layer 15. In addition, insulating layer 16 has a region in contact with the side surfaces of conductive layer 15a and conductive layer 15b, and a region in contact with insulating layer 11. Insulating layer 16 is preferably a film having at least one or both of oxygen barrier properties and hydrogen barrier properties. A highly reliable transistor can be obtained by configuring insulating layer 16 and insulating layer 11 to surround semiconductor layer 13.
  • Insulating layer 17 is provided to cover insulating layer 16.
  • a slit is provided in insulating layer 17, and insulating layer 18 and conductive layer 19 are provided inside the slit.
  • the slit is provided to include an area that overlaps with the area between the pair of conductive layers 15, and has a portion that is roughly parallel to the channel width direction of the transistor.
  • Insulating layer 18 is provided along the inside of the slit, and conductive layer 19 is provided to fill the slit.
  • the conductive layer 14 or the conductive layer 15 can form a good connection with the semiconductor layer 13.
  • the spacer layer 12 is preferably made of a semiconductor or conductor. Alternatively, an oxide semiconductor is preferably used. Alternatively, a conductive oxide is preferably used. Alternatively, a conductive material is preferably used. By using such a material, the spacer layer 12 itself can function as a source or drain.
  • the difference in etching rate between the semiconductor layer 13 and the spacer layer 12 is large.
  • the etching rate of the spacer layer 12 is preferably faster than the etching rate of the semiconductor layer 13. Therefore, it is preferable that the semiconductor layer 13 and the spacer layer 12 use materials that differ in at least one of film formation conditions, constituent elements, composition, or crystallinity. Furthermore, it is preferable that the etching rate of the spacer layer 12 is faster than the etching rates of the conductive layer 14, the conductive layer 15, the insulating layer 16, the insulating layer 17, and the insulating layer 11.
  • indium oxide for the semiconductor layer 13
  • In-Ga-Zn oxide also known as IGZO
  • the indium oxide used in the semiconductor layer 13 is preferably deposited by atomic layer deposition (ALD), and the IGZO used in the spacer layer 12 is preferably deposited by ALD.
  • ALD atomic layer deposition
  • IGZO film formed by sputtering for the semiconductor layer 13
  • IGZO film formed by ALD for the spacer layer 12.
  • IGZO for the semiconductor layer 13 and zinc oxide for the spacer layer 12.
  • the IGZO used for the semiconductor layer 13 is preferably deposited by sputtering, and the zinc oxide used for the spacer layer 12 is preferably deposited by ALD.
  • ⁇ Modification 1> 3A to 3D show a configuration example in which the conductive layer 14 (conductive layer 14a, conductive layer 14b) shown in FIG. 1B and the like is not provided.
  • the conductive layer 15a contacts a part of the upper surface of the semiconductor layer 13
  • the conductive layer 15b contacts another part of the upper surface of the semiconductor layer 13.
  • ⁇ Modification 2> 4A to 4D show a configuration example in which the conductive layer 14 (conductive layer 14a, conductive layer 14b) shown in FIG. 1B and the like is not provided, and an insulating layer 41 is provided between the insulating layer 11 and the spacer layer 12.
  • the absence of the conductive layer 14 facilitates the process of etching the conductive layer 15 to separate it into the conductive layer 15a and the conductive layer 15b, thereby improving productivity and yield.
  • the insulating layer 16 is provided to cover the semiconductor layer 13, to be in contact with the side surfaces of the conductive layer 15a and the conductive layer 15b, and to be in contact with the insulating layer 11.
  • the insulating layer 11 and the insulating layer 16 are preferably films having at least one or both of an oxygen barrier property and a hydrogen barrier property.
  • a highly reliable transistor can be provided by using the insulating layer 16 and the insulating layer 11 to surround the semiconductor layer 13 and the insulating layer 41.
  • Figure 5A shows an example of the configuration of a transistor in which the semiconductor layer 13 in Figure 2A, which shows the A1-A2 cross section of the transistor 100 shown in Figure 1A, is made into two layers.
  • Figure 5B shows an example of the configuration of a transistor in which the semiconductor layer 13 in Figure 2A is made into five layers.
  • the transistor has two semiconductor layers 13 (semiconductor layer 13-1, semiconductor layer 13-2), two spacer layers 12 (spacer layer 12-1a and spacer layer 12-2a, and spacer layers 12-1b and 12-2b), conductive layer 14 (conductive layer 14a, conductive layer 14b), conductive layer 15 (conductive layer 15a, conductive layer 15b), insulating layer 18, and conductive layer 19 (conductive layer 19a, conductive layer 19b).
  • Spacer layer 12-1a and spacer layer 12-1b are provided on insulating layer 11 at a distance from each other.
  • Semiconductor layer 13-1 is provided overlapping spacer layer 12-1a and spacer layer 12-1b.
  • Spacer layer 12-2a and spacer layer 12-2b are provided on semiconductor layer 13-1 at a distance from each other.
  • Semiconductor layer 13-2 is provided overlying spacer layer 12-2a and spacer layer 12-2b.
  • Conductive layer 14a and conductive layer 14b are spaced apart and in contact with the upper surface of semiconductor layer 13-2.
  • Conductive layer 15a has a portion that is provided on conductive layer 14a
  • conductive layer 15b has a portion that is provided on conductive layer 14b.
  • Conductive layer 15a and conductive layer 15b are each provided in contact with three side surfaces of semiconductor layer 13 (semiconductor layer 13-1, semiconductor layer 13-2). The side surface of conductive layer 14 facing insulating layer 18 and the side surface of conductive layer 15 facing insulating layer 18 are aligned or approximately aligned in a planar view.
  • Insulating layer 18 has portions that contact the upper and lower surfaces and a pair of opposing side surfaces of regions of semiconductor layer 13-1 that do not overlap with spacer layer 12-1a, spacer layer 12-1b, spacer layer 12-2a, or spacer layer 12-2b. Insulating layer 18 also has portions that contact at least the upper and lower surfaces and a pair of opposing side surfaces of regions of semiconductor layer 13-2 that do not overlap with spacer layer 12-2a, spacer layer 12-2b, conductive layer 14a, conductive layer 14b, conductive layer 15a, or conductive layer 15b.
  • the conductive layer 19 is provided to surround the upper and lower surfaces and a pair of opposing side surfaces of the above-mentioned regions of the semiconductor layer 13-2 and the semiconductor layer 13-1, via the insulating layer 18.
  • the configuration shown in FIG. 5B includes five semiconductor layers 13 (semiconductor layers 13-1 to 13-5), five spacer layers 12 (spacer layers 12-1a to 12-5a, and spacer layers 12-1b to 12-5b), conductive layers 14 (conductive layers 14a and 14b), conductive layers 15 (conductive layers 15a and 15b), an insulating layer 18, and conductive layers 19 (conductive layers 19a and 19b).
  • Conductive layer 14a and conductive layer 14b are provided separately and in contact with the upper surface of semiconductor layer 13-5.
  • Conductive layer 15a has a portion provided on conductive layer 14a, and conductive layer 15b has a portion provided on conductive layer 14b.
  • Conductive layer 15a and conductive layer 15b are each provided in contact with three side surfaces of semiconductor layer 13 (semiconductor layers 13-1 to 13-5).
  • the insulating layer 18 has portions that contact at least the upper and lower surfaces, and a pair of opposing side surfaces, of the semiconductor layers 13-1 to 13-5 in areas that do not overlap with the spacer layers 12-1a to 12-5b.
  • the conductive layer 19 is provided to surround the top surface, bottom surface, and a pair of opposing side surfaces of the semiconductor layers 13-1 to 13-5 via the insulating layer 18.
  • the regions of the semiconductor layers 13-1 to 13-5 surrounded by the conductive layer 19 via the insulating layer 18 function as channel formation regions.
  • Figure 5A shows an example in which the semiconductor layer 13 has a two-layer structure
  • Figure 5B shows an example in which it has a five-layer structure
  • the semiconductor layer may have three, four, six or more layers.
  • Substrates on which transistors are formed may be, for example, insulating substrates, semiconductor substrates, or conductive substrates.
  • insulating substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (e.g., yttria-stabilized zirconia substrates), and resin substrates.
  • semiconductor substrates include semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, and gallium nitride.
  • Examples of semiconductor substrates having an insulating region within the aforementioned semiconductor substrate include silicon-on-insulator (SOI) substrates.
  • Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Substrates containing metal nitrides and substrates containing metal oxides can also be used. Examples of substrates include an insulating substrate having a conductive layer or semiconductor layer provided thereon, a semiconductor substrate having a conductive layer or insulating layer provided thereon, and a conductive substrate having a semiconductor layer or insulating layer provided thereon.
  • a substrate provided with elements may be used, such as a capacitor, a resistor, a switch (including a transistor), a light-emitting element, a memory element, or the like.
  • the semiconductor layer 13 preferably includes an oxide semiconductor.
  • the oxide semiconductor preferably uses a metal oxide.
  • indium oxide is preferable to use indium oxide as the semiconductor layer 13.
  • the metal oxide that can be used for the semiconductor layer 13 preferably contains at least In or Zn. Furthermore, the metal oxide preferably contains two or three elements selected from In, element M, and Zn.
  • Element M is a metal element or semimetal element with a high bond energy with oxygen, for example, a metal element or semimetal element with a bond energy with oxygen higher than that of indium. Specific examples of element M include Al, Ga, Sn, Y, Ti, V, Cr, Mn, Fe, Co, Ni, Zr, Mo, Hf, Ta, W, La, Ce, Nd, Mg, Ca, Sr, Ba, B, Si, Ge, and Sb.
  • Element M contained in the metal oxide is preferably one or more of the above elements, particularly preferably one or more selected from Al, Ga, Y, and Sn, with Ga being more preferred.
  • a metal oxide containing In, element M, and Zn may be referred to as In-M-Zn oxide.
  • the atomic ratio of In in the In-M-Zn oxide is preferably equal to or greater than the atomic ratio of element M.
  • the atomic ratio of In in the In-M-Zn oxide may be less than the atomic ratio of the element M.
  • the semiconductor layer 13 can be made of In-Zn oxide, In-Ga oxide, In-Sn oxide, In-Ti oxide, In-Ga-Al oxide, In-Ga-Sn oxide, In-Ga-Zn oxide, In-Sn-Zn oxide, In-Al-Zn oxide, In-Ti-Zn oxide, In-Ga-Sn-Zn oxide, In-Ga-Al-Zn oxide, or In-W oxide.
  • Ga-Zn oxide may also be used.
  • a material containing Zn is preferred because it facilitates high crystallinity.
  • the metal oxide may contain one or more metal elements with higher period numbers in the periodic table.
  • metal elements with higher period numbers include metal elements belonging to the fifth period and the sixth period. Specific examples of such metal elements include Y, Zr, Ag, Cd, Sn, Sb, Ba, Pb, Bi, La, Ce, Pr, Nd, Pm, Sm, and Eu. Note that La, Ce, Pr, Nd, Pm, Sm, and Eu are called light rare earth elements.
  • the metal oxide may contain one or more non-metallic elements.
  • the presence of non-metallic elements in the metal oxide may increase the field-effect mobility of the transistor.
  • non-metallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • Metal oxides can be formed preferably by sputtering or ALD. It is particularly preferable to form metal oxide films using ALD, which has excellent coating properties.
  • the composition of the formed metal oxide may differ from the composition of the target. In particular, the zinc content in the formed metal oxide may decrease to around 50% of that of the target.
  • the content of a certain metal element in a metal oxide refers to the ratio of the number of atoms of that element to the total number of atoms of the metal element contained in the metal oxide.
  • the content of metal element X can be expressed as Ax /( Ax + Ay + Az ) .
  • a metal oxide that does not contain Ga or has a low Ga content in the semiconductor layer 13 it is possible to create a transistor that is highly reliable when a positive bias is applied. In other words, it is possible to create a transistor with a small amount of threshold voltage variation in a PBTS (Positive Bias Temperature Stress) test. Furthermore, when using a metal oxide that contains Ga, it is preferable to make the Ga content lower than the In content. This makes it possible to realize a transistor with high mobility and high reliability.
  • Ga content makes it possible to produce a transistor with high reliability against light.
  • NBTIS Near Bias Temperature Illumination Stress
  • metal oxides in which the atomic ratio of Ga is equal to or greater than the atomic ratio of In have a larger band gap, which makes it possible to reduce the threshold voltage fluctuations in NBTIS testing of transistors.
  • the metal oxide becomes highly crystalline, which can suppress the diffusion of impurities in the metal oxide. This therefore suppresses fluctuations in the transistor's electrical characteristics and improves reliability.
  • the semiconductor layer 13 may have a stacked structure including two or more metal oxide layers.
  • the two or more metal oxide layers included in the semiconductor layer 13 may have the same or substantially the same composition.
  • a stacked structure of metal oxide layers with the same composition for example, the same sputtering target can be used for formation, thereby reducing manufacturing costs.
  • a stacked structure of two or more oxide semiconductor layers with different compositions may also be used.
  • the ALD method it is possible to form a metal oxide layer whose composition varies continuously in the thickness direction. This not only broadens the range of design options compared to using a film with a fixed composition, but also prevents the generation of interface states between two layers with different compositions, thereby improving electrical properties and reliability.
  • a metal oxide layer with a stacked structure may be formed using both the sputtering method and the ALD method.
  • the semiconductor layer 13 has a two-layer structure
  • a high-mobility material highly conductive material
  • a high-mobility material may be used on the side in contact with the source electrode and drain electrode. This reduces the contact resistance between the semiconductor layer 13 and the source electrode or drain electrode, thereby reducing parasitic resistance and allowing for a transistor with a high on-state current.
  • the semiconductor layer 13 has a three-layer structure
  • a crystalline metal oxide layer for the semiconductor layer 13.
  • a metal oxide layer having a single crystal structure, a c-axis aligned crystal (CAAC) structure, a polycrystalline structure, or a nanocrystalline (nc) structure can be used.
  • CAAC c-axis aligned crystal
  • nc nanocrystalline
  • Indium oxide is preferably used for the semiconductor layer 13. It is particularly preferable to use a single-crystal indium oxide film. It is preferable to use a crystalline film for the semiconductor layer 13, and it is particularly preferable to use indium oxide with a single-crystal structure. However, indium oxide with a polycrystalline or microcrystalline structure can also be used. By using indium oxide with a single-crystal structure, carrier scattering at grain boundaries can be suppressed, resulting in a transistor with high field-effect mobility. It also results in a highly reliable transistor. When using indium oxide with a polycrystalline structure, it is preferable that no grain boundaries are observed at least in the channel formation region (the region overlapping with the conductive layer 19). This allows indium oxide with a polycrystalline structure to achieve the same effects as indium oxide with a single-crystal structure.
  • the thickness of the semiconductor layer 13 is preferably 1 nm or more and 50 nm or less, more preferably 2.5 nm or more and 30 nm or less, more preferably 2.5 nm or more and 20 nm or less, more preferably 5 nm or more and 20 nm or less, and even more preferably 5 nm or more and 10 nm or less.
  • indium oxide is a film in which hydrogen and/or oxygen move more easily than, for example, an IGZO (In-Ga-Zn-O-based oxide) film. Therefore, indium oxide is a film in which hydrogen and/or oxygen are more easily supplied and discharged than, for example, an IGZO film. This means that excess oxygen or excess hydrogen, which can become carriers or fixed charges, is less likely to accumulate in the semiconductor layer 13, resulting in a transistor with good electrical characteristics and reliability.
  • IGZO In-Ga-Zn-O-based oxide
  • the semiconductor layer 13 has a reduced concentration of elements that reduce crystallinity.
  • the concentration of elements such as boron and aluminum is preferably 1 atomic % or less, more preferably 0.1 atomic % or less, and even more preferably 0.01 atomic % (100 ppm) or less.
  • the gallium concentration in the semiconductor layer 13 is preferably 1 atomic % or less, more preferably 0.1 atomic % or less, and even more preferably 0.01 atomic % (100 ppm) or less.
  • OS transistors have extremely high field-effect mobility compared to transistors using amorphous silicon. Furthermore, OS transistors have extremely low source-drain leakage current in an off state (hereinafter also referred to as off-state current), and can retain charge accumulated in a capacitor connected in series with the transistor for a long period of time. Furthermore, the use of OS transistors can reduce the power consumption of semiconductor devices.
  • a semiconductor device can be applied to, for example, a processor, a memory device, or various ICs.
  • the transistor according to one embodiment of the present invention is capable of passing a large current and has an extremely low off-state current, and therefore, high-speed circuit operation and low power consumption can be achieved simultaneously.
  • OS transistors exhibit smaller variations in electrical characteristics due to radiation exposure than Si transistors, meaning they have high radiation resistance, making them suitable for use in environments where radiation may be present. OS transistors can also be said to be highly reliable against radiation. Examples of radiation include electromagnetic radiation (e.g., X-rays and gamma rays) and particle radiation (e.g., alpha rays, beta rays, proton rays, and neutron rays).
  • electromagnetic radiation e.g., X-rays and gamma rays
  • particle radiation e.g., alpha rays, beta rays, proton rays, and neutron rays.
  • the semiconductor material that can be used for the semiconductor layer 13 is not limited to oxide semiconductors.
  • semiconductors made of single elements or compound semiconductors can be used.
  • semiconductors made of single elements include silicon (including single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon) and germanium.
  • compound semiconductors include gallium arsenide and silicon germanium.
  • compound semiconductors include organic semiconductors, nitride semiconductors, and oxide semiconductors. Note that these semiconductor materials may contain impurities as dopants.
  • the semiconductor layer 13 may include a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals bonds.
  • a layered material has high electrical conductivity within a single layer, that is, high two-dimensional electrical conductivity. By using a material that functions as a semiconductor and has high two-dimensional electrical conductivity in the channel formation region, a transistor with a high on-state current can be provided.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenide (typically ZrSe 2 ).
  • MoS 2 molybdenum sulfide
  • MoSe 2 molybdenum selenide
  • MoTe 2 moly MoTe 2
  • tungsten sulfide typically WS 2
  • tungsten selenide typically
  • the crystallinity of the semiconductor material used for the semiconductor layer 13 is not particularly limited, and any of an amorphous semiconductor, a single-crystal semiconductor, or a semiconductor having crystallinity other than single crystal (a polycrystalline semiconductor, a microcrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used.
  • the use of a crystalline semiconductor is preferable because it can suppress deterioration of the transistor characteristics.
  • ⁇ Gate insulating film> As transistors become more miniaturized and highly integrated, problems such as leakage current may occur due to thinner gate insulating layers.
  • Using a high-dielectric-constant (high-k) material for the gate insulating layer allows for lower voltage operation of the transistor while maintaining the physical film thickness. It also allows for thinner equivalent oxide thickness (EOT) of the gate insulating layer.
  • EOT equivalent oxide thickness
  • using a material with a low dielectric constant for the insulating layer that functions as an interlayer film can reduce the parasitic capacitance that occurs between wirings. Therefore, it is preferable to select materials according to the function of the insulating layer.
  • the insulating layer 18 functions as a gate insulating film of the transistor.
  • an oxide semiconductor is used for the semiconductor layer 13
  • silicon oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, hafnium oxide, hafnium oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, and Ga-Zn oxide can be used.
  • a nitride insulating film such as silicon nitride, silicon nitride oxide, aluminum nitride, or aluminum nitride oxide can also be used for the insulating layer 18.
  • the insulating layer 18 may have a stacked structure, for example, a stacked structure including one or more oxide insulating films and one or more nitride insulating films.
  • the insulating layer 18 is preferably formed by stacking insulating films with a high dielectric constant (high-k). It is also preferable to use a stack structure of an insulating film with a high dielectric constant (high-k) and an insulating film with high dielectric strength.
  • high-k high dielectric constant
  • hafnium oxide, zirconium oxide, and aluminum oxide can be used as the insulating layer 18.
  • an insulating film stacked in the order of zirconium oxide, aluminum oxide, and zirconium oxide also referred to as ZAZ
  • an insulating film stacked in the order of zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide also referred to as ZAZA
  • an insulating film stacked in the order of hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide can be used.
  • Examples of insulating films with a high dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
  • the aforementioned ZAZ and ZAZA are also examples of insulating films with a high dielectric constant.
  • Silicon oxide or silicon oxynitride can be used as an insulating film with high dielectric strength. Silicon oxide or silicon oxynitride can also be considered insulating films that suppress leakage current.
  • ferroelectric insulating film may be used as the insulating layer 18.
  • ferroelectric insulating films include metal oxides such as hafnium oxide, zirconium oxide, and hafnium zirconium oxide.
  • the insulating layer 18 has a two-layer structure, it is preferable to use an insulating film that has the function of capturing or fixing hydrogen as the film located on the semiconductor layer 13 side, and an insulating film that has barrier properties against hydrogen as the film located on the conductive layer 19 side that functions as the gate electrode. This makes it possible to suppress the diffusion of hydrogen from the conductive layer 19 side to the semiconductor layer 13, resulting in a highly reliable transistor.
  • the insulating layer 18 has a three-layer structure, it is preferable to use an insulating film with high dielectric strength or an insulating film that suppresses leakage current for the film located on the semiconductor layer 13 side, an insulating film with barrier properties against hydrogen, an insulating film with barrier properties against oxygen, or an insulating film that functions to suppress the permeation of impurities such as water and hydrogen and oxygen for the film located on the conductive layer 19 side, and an insulating film that functions to capture or fix hydrogen for the film located between these.
  • the film located on the conductive layer 19 side prevents oxygen from diffusing toward the conductive layer 19 side, suppressing oxidation of the conductive layer 19.
  • the insulating layer 18 has a four-layer structure, it is preferable to use an insulating film with oxygen barrier properties for the film located closest to the semiconductor layer 13, an insulating film with high dielectric strength or an insulating film that suppresses leakage current for the film next closest to the semiconductor layer 13, an insulating film with the function of capturing or fixing hydrogen for the film next closest to the semiconductor layer 13, and an insulating film with hydrogen barrier properties, an insulating film with oxygen barrier properties, or an insulating film with the function of suppressing the permeation of impurities such as water and hydrogen and oxygen for the film located closest to the conductive layer 19.
  • a structure in addition to the above-mentioned three-layer structure, a structure can be created in which an additional film is located on the semiconductor layer 13 side.
  • Using an insulating film with oxygen barrier properties for the film in contact with the semiconductor layer 13 can suppress oxygen desorption from the semiconductor layer 13.
  • Aluminum oxide not only has oxygen barrier properties but also the function of capturing or fixing hydrogen, thereby effectively preventing hydrogen from diffusing into the semiconductor layer 13.
  • each insulating film is preferably a thin film.
  • the total film thickness of the insulating layer 18 1 nm or more and 20 nm or less, preferably 2 nm or more and 10 nm or less, the subthreshold swing value (also referred to as the S value) of the transistor can be reduced.
  • a four-layer structure is used in which an aluminum oxide film, a silicon oxide film, a hafnium oxide film, and a silicon nitride film are stacked in this order from the semiconductor layer 13 side, and the thicknesses of these films are preferably 1 nm, 2 nm, 2 nm, and 1 nm from the semiconductor layer 13 side.
  • a four-layer structure is used in which a hafnium oxide film, a silicon oxide film, a hafnium oxide film, and a silicon nitride film are stacked in this order from the semiconductor layer 13 side, and the thicknesses of these films are preferably 1 nm, 2 nm, 2 nm, and 1 nm from the semiconductor layer 13 side.
  • a two-layer structure in which a silicon oxide film and a hafnium oxide film are stacked in this order from the semiconductor layer 13 side, and the thicknesses of these films are preferably 1 nm and 1.5 nm from the semiconductor layer 13 side.
  • carrier property refers to a property that makes it difficult for a corresponding substance to diffuse (also referred to as a property that makes it difficult for a corresponding substance to permeate, a property that the permeability of a corresponding substance is low, or a function that suppresses the permeation of a corresponding substance).
  • hydrogen refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, and a substance bonded to hydrogen, such as a water molecule or OH ⁇ .
  • impurities when impurities are described as a corresponding substance, they refer to impurities in a channel formation region or a semiconductor layer, and refer to at least one of, for example, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (such as N 2 O, NO, or NO 2 ), a copper atom, and the like.
  • oxygen when oxygen is described as a corresponding substance, it refers to at least one of, for example, an oxygen atom, an oxygen molecule, and the like.
  • Examples of insulating films that function to prevent the permeation of oxygen and impurities such as water and hydrogen include metal oxides such as aluminum oxide, magnesium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • metal oxides such as aluminum oxide, magnesium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • Nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can also be used.
  • Insulating film materials capable of capturing or adhering hydrogen include metal oxides such as oxides containing hafnium, oxides containing magnesium, oxides containing aluminum, and oxides containing aluminum and hafnium (hafnium aluminate). These metal oxides may also contain zirconium, such as oxides containing hafnium and zirconium (hafnium zirconium oxide). Metal oxides with an amorphous structure have dangling bonds in some oxygen atoms, which enhance their ability to capture or adsorb hydrogen. Therefore, these metal oxides preferably have an amorphous structure. For example, an amorphous structure may be achieved by including silicon in these oxides. For example, it is preferable to use an oxide containing hafnium and silicon (hafnium silicate). Metal oxides may have crystalline regions and/or grain boundaries.
  • the ability to capture or fix the corresponding substance can also be said to have the property of making the corresponding substance difficult to diffuse. Therefore, the ability to capture or fix the corresponding substance can be rephrased as barrier properties.
  • Examples of insulating film materials with barrier properties against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, zirconium oxide, hafnium aluminate, hafnium zirconium oxide, silicon nitride, silicon nitride oxide, and gallium oxide films.
  • Examples of insulating film materials that have oxygen barrier properties include oxides containing either or both of aluminum and hafnium, magnesium oxide, gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • Examples of oxides containing either or both of aluminum and hafnium include aluminum oxide, hafnium oxide, hafnium aluminate, and hafnium silicate.
  • the conductive layer 14 and the conductive layer 15 are in contact with the semiconductor layer 13.
  • an oxide semiconductor is used as the semiconductor layer 13
  • an insulating oxide e.g., aluminum oxide
  • Conductive layers 14 and 15 in contact with semiconductor layer 13 are preferably made of, for example, titanium, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel. These are preferred because they are conductive materials that are resistant to oxidation or materials that maintain their conductivity even when oxidized.
  • conductive oxides such as indium oxide, In-Sn oxide, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, and In-Sn-Si oxide can be used.
  • Conductive oxides containing indium are particularly preferred due to their high conductivity.
  • oxide materials such as In-Ga-Zn oxide that can be used for the semiconductor layer 13 can also be used as a conductive layer by increasing the carrier concentration.
  • conductive layer 14 and conductive layer 15 can each be a single-layer structure of the above-mentioned conductive oxide film, a two-layer structure in which a ruthenium film or a ruthenium oxide film is stacked on a tungsten film, a two-layer structure in which a ruthenium film or a ruthenium oxide film is stacked on the above-mentioned conductive oxide film, a two-layer structure in which the above-mentioned conductive oxide film is stacked on a ruthenium film or a ruthenium oxide film, a two-layer structure in which a conductive oxide film is stacked on a tungsten film, or a three-layer structure in which a titanium nitride film, a tungsten film, and a titanium nitride film are stacked in this order.
  • Conductive layers 14, 15, and 19 are preferably made of a low-resistance conductive material.
  • a metal element selected from the group consisting of aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, cobalt, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, or an alloy containing such a metal element.
  • Nitrides of the above metals or alloys, or oxides of the above metals or alloys may also be used.
  • conductive layers 14 and 15 can be formed using a layered structure of the above-mentioned conductive oxide or conductive nitride and the above-mentioned metal.
  • a layered structure of tantalum nitride and tungsten is preferable.
  • the nitrides and oxides that can be used for the conductive layers 14 and 15 may be applied to the conductive layer 19.
  • a layered structure of titanium nitride and tungsten is preferable.
  • the insulating layer 17 can be used as an interlayer insulating film.
  • it is preferably formed by a film formation method such as a sputtering method or a plasma CVD method.
  • a film formation method such as a sputtering method or a plasma CVD method.
  • hydrogen gas is not used as a film formation gas, and therefore a film with an extremely low hydrogen content can be obtained. Therefore, supply of hydrogen to the semiconductor layer 13 can be suppressed, and the electrical characteristics of the transistor 100 can be stabilized.
  • the insulating layer 17 preferably has a low dielectric constant.
  • a material with a low dielectric constant as the interlayer insulating film reduces the parasitic capacitance that occurs between wiring.
  • insulating layer 17 functions as an interlayer insulating layer, it is preferable to use a film formation method that allows film formation at a higher film formation rate than other insulating layers.
  • insulating layer 17 may be a silicon oxide film formed by plasma CVD using TEOS (Tetra-Ethyl-Ortho-Silicate, chemical formula: Si( OC2H5 )4 ) . This can improve productivity.
  • TEOS Tetra-Ethyl-Ortho-Silicate, chemical formula: Si( OC2H5 )4
  • the insulating layer 11 which functions as a base insulating layer, also functions as an interlayer insulating layer.
  • the insulating layer 11 can be made of the same insulating material as can be used for the insulating layer 17 described above.
  • the electrical characteristics of a transistor using a metal oxide film can be stabilized by surrounding it with an insulating film that has the function of suppressing the permeation of impurities such as water and hydrogen and oxygen.
  • an insulating film that has the function of suppressing the permeation of impurities such as water and hydrogen and oxygen it is preferable to use an insulating film that has the function of suppressing the permeation of impurities such as water and hydrogen and oxygen, an insulating film that has the function of capturing or fixing hydrogen, an insulating film that has barrier properties against hydrogen, or an insulating film that has barrier properties against oxygen.
  • Using these insulating layers can suppress the diffusion of hydrogen into the semiconductor layer 13. Furthermore, oxidation of the conductive layer 14 or the conductive layer 15 can be suppressed.
  • the spacer layer 12 it is particularly preferable to use a material that can be used for the semiconductor layer 13 or a material that can be used for the conductive layer 14.
  • the spacer layer 12 can also be made of a material that can be used for the conductive layer 14 and the conductive layer 15, or a material that can be used for the insulating layer 16 or the insulating layer 17.
  • Thin film etching can be performed using methods such as dry etching, wet etching, and sandblasting.
  • the insulating layer 11 can be an inorganic insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film.
  • the insulating layer 11 can be formed by sputtering, CVD, vacuum deposition, PLD, ALD, or other methods. If the surface on which the insulating layer 11 is to be formed is not flat, a planarization process may be performed after the insulating layer 11 is formed so that the top surface of the insulating layer 11 is flat.
  • a film that will become the spacer layer 12 is deposited on the insulating layer 11.
  • This film can be formed by a deposition method such as sputtering or ALD.
  • a deposition method such as sputtering or ALD.
  • IGZO or zinc oxide is used for the film that will become the spacer layer 12, it can be formed by sputtering or ALD.
  • a metal oxide film is used for the film that will become the spacer layer 12, the description of the method for forming the film that will become the semiconductor layer 13 described in this specification can be referenced.
  • the thickness of the film that will become the spacer layer 12 is determined by the thicknesses of the insulating layer 18 and conductive layer 19 (thickness in the region that overlaps with the semiconductor layer 13) that will be formed later.
  • the thickness of the film that will become the spacer layer 12 is at least twice the thickness of the insulating layer 18.
  • the thickness of the film that will become the spacer layer 12 is more than twice but not more than 10 times the thickness of the insulating layer 18, preferably 2.5 to 10 times, and more preferably 3 to 10 times.
  • the semiconductor layer 13 can be a metal oxide (oxide semiconductor) film having semiconductor properties.
  • the metal oxide film can be formed by a sputtering method, an ALD method, or the like, as appropriate.
  • IGZO or indium oxide can be used.
  • the description in Embodiment 2 can be referred to.
  • the metal oxide film preferably has crystallinity.
  • the metal oxide film preferably has a single crystal structure, a polycrystalline structure, or a CAAC structure.
  • a treatment to enhance the crystallinity of the metal oxide film during or after the formation of the metal oxide film.
  • treatments to enhance the crystallinity of the metal oxide film include heat treatment, plasma treatment, microwave (typically 2.45 GHz) treatment, microwave-excited plasma treatment (also simply referred to as microwave plasma treatment), and light (e.g., ultraviolet light) irradiation treatment.
  • heat treatment and microwave-excited plasma treatment may be performed simultaneously.
  • microwave-excited plasma treatment may be performed after heat treatment.
  • Treatment to enhance the crystallinity of a metal oxide film may also be performed after the metal oxide film is formed. Specifically, this treatment may be performed directly on the formed metal oxide film, or may be performed through another film, such as an insulating film, formed on the metal oxide film.
  • microwave-excited plasma treatment may be performed after the metal oxide film is formed.
  • an insulating film e.g., a silicon nitride film, a silicon oxide film, an aluminum oxide film, etc.
  • heat treatment or microwave-excited plasma treatment may be performed on the metal oxide film through the insulating film.
  • the treatment to enhance the crystallinity of a metal oxide film can also serve as a treatment to remove impurities from the metal oxide film.
  • impurities for example, carbon, hydrogen, nitrogen, and the like contained in the metal oxide film can be suitably removed.
  • oxygen vacancies in the metal oxide film can be reduced by performing the treatment to enhance the crystallinity of a metal oxide film in an oxygen gas atmosphere.
  • the temperature of the heat treatment or the temperature of the substrate
  • room temperature e.g., 25°C
  • 100°C or higher and 700°C or lower 100°C or higher and 600°C or lower
  • 300°C or higher and 450°C or lower it is preferable to set the temperature of the heat treatment (or the temperature of the substrate) to room temperature (e.g., 25°C) or higher, 100°C or higher and 700°C or lower, 100°C or higher and 600°C or lower, or 300°C or higher and 450°C or lower.
  • indium oxide for the film that will become semiconductor layer 13 and IGZO for the film that will become spacer layer 12.
  • IGZO for the film that will become spacer layer 12
  • Metal oxide films can be formed, for example, by sputtering using a metal oxide target.
  • the metal oxide film be a dense film with as few defects as possible. It is also preferable that the metal oxide film be a highly pure film with as little impurities as possible, such as hydrogen and water. It is particularly preferable to use a crystalline metal oxide film as the metal oxide film.
  • oxygen gas when forming a metal oxide film, oxygen gas may be mixed with an inert gas (e.g., helium gas, argon gas, xenon gas, etc.).
  • an inert gas e.g., helium gas, argon gas, xenon gas, etc.
  • the higher the ratio of oxygen gas to the total film-forming gas when forming the metal oxide film hereinafter also referred to as the oxygen flow ratio
  • the higher the ratio of oxygen gas to the total film-forming gas when forming the metal oxide film hereinafter also referred to as the oxygen flow ratio
  • the lower the oxygen flow ratio the less highly crystallinity the metal oxide film can be, and a transistor with increased on-state current can be obtained.
  • the conditions for forming the metal oxide film include a substrate temperature of room temperature or higher and 250°C or lower, preferably room temperature or higher and 200°C or lower, and more preferably room temperature or higher and 140°C or lower.
  • a substrate temperature of room temperature or higher and lower than 140°C is preferred as it increases productivity.
  • a film formation method such as thermal ALD (Atomic Layer Deposition) or PEALD (Plasma Enhanced ALD).
  • thermal ALD Atomic Layer Deposition
  • PEALD Pasma Enhanced ALD
  • the thermal ALD method is preferred because it exhibits extremely high step coverage.
  • the PEALD method is also preferred because it not only exhibits high step coverage but also allows for low-temperature film formation.
  • the film when using a metal oxide for the semiconductor film, the film can be formed by the ALD method using a precursor containing the constituent metal elements and an oxidizing agent.
  • a precursor containing indium when depositing indium oxide, a precursor containing indium can be used.
  • three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc.
  • two precursors can be used: a precursor containing indium and a precursor containing gallium and zinc.
  • precursors containing gallium that can be used include trimethylgallium, triethylgallium, tris(dimethylamido)gallium(III), gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)gallium, dimethylchlorogallium, diethylchlorogallium, and gallium(III) chloride.
  • zinc-containing precursors that can be used include dimethyl zinc, diethyl zinc, zinc bis(2,2,6,6-tetramethyl-3,5-heptanedionate), zinc chloride, etc.
  • O2 or O3 as the oxidizing agent, and it is particularly preferable to use O3 .
  • Methods for controlling the composition of the resulting film include adjusting the flow rate ratio of the source gases, the time for which the source gases are flowed, and the order in which the source gases are flowed. Adjusting these factors also makes it possible to deposit a film whose composition changes continuously. It is also possible to deposit two or more films with different compositions in succession.
  • the heat treatment is performed at a temperature of 250°C to 650°C, preferably 400°C to 600°C.
  • the heat treatment is performed in a nitrogen gas or inert gas atmosphere, or in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas.
  • the oxygen gas concentration is preferably about 20%.
  • the heat treatment may also be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to replenish the desorbed oxygen.
  • the gas used in the heat treatment be highly purified.
  • the amount of moisture contained in the gas used in the heat treatment is 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the semiconductor layer is shown as a single layer, but it may also have a laminated structure.
  • it may have a two-layer structure formed by the ALD method, a three-layer structure formed by the ALD method, a two-layer structure in which the first layer is formed by the ALD method and the second layer is formed by sputtering, or a three-layer structure in which the first layer is formed by the ALD method, the second layer is formed by sputtering, and the third layer is formed by either the ALD method or the sputtering method.
  • Forming the first layer by the ALD method is preferable because it can suppress mixing, but it is also possible to form the first layer by sputtering and the second layer by the ALD method.
  • the semiconductor layer may also have a laminated structure of four or more layers.
  • a film that will become the conductive layer 14 is deposited on the film that will become the semiconductor layer 13.
  • the film that will become the conductive layer 14 can be deposited using a deposition method such as sputtering, ALD, or CVD.
  • a resist mask is formed on the film that will become the conductive layer 14, and the portions of the film that will become the spacer layer 12, the film that will become the semiconductor layer 13, and the film that will become the conductive layer 14 that are not covered by the resist mask are etched.
  • the island-shaped film 62 that will become the conductive layer 14 can be used as a metal hard mask when etching the semiconductor layer 13.
  • the semiconductor device shown in Figures 3A to 3D can be fabricated by forming the island-shaped film 61 that will become the spacer layer 12, the semiconductor layer 13, and the island-shaped film 62, and then removing the island-shaped film 62.
  • FIG. 6A shows an example in which the side surfaces of each layer are perpendicular to the upper surface of the insulating layer 11, but depending on the etching conditions, the side surfaces of each layer may have a tapered shape.
  • a tapered shape refers to a shape in which at least a portion of the side surface of the structure is inclined relative to the substrate surface or the surface on which it is formed.
  • a film that will become conductive layer 15 is formed to cover island-shaped film 61, semiconductor layer 13, and island-shaped film 62.
  • a resist mask is formed on the film that will become conductive layer 15. Portions of the film that will become conductive layer 15 that are not covered by the resist mask are etched to form island-shaped film 63 that will become conductive layer 15 ( Figure 6B).
  • an insulating layer 16 is formed on the island-shaped film 63 that will become the conductive layer 15.
  • the insulating layer 16 can be formed by a film formation method such as sputtering, ALD, or CVD. It is preferable to use an insulating layer that has the function of capturing or fixing hydrogen as the insulating layer 16. It is also preferable to use an insulating layer that has barrier properties against hydrogen as the insulating layer 16.
  • Insulating layer 17 is formed on insulating layer 16.
  • Insulating layer 17 can be formed by a film formation method such as sputtering, ALD, or CVD. After insulating layer 17 is formed, it is planarized by a planarization process. For example, CMP (Chemical Mechanical Polishing) can be used as the planarization process ( Figure 6C).
  • CMP Chemical Mechanical Polishing
  • a resist mask is formed on insulating layer 17.
  • the portions of insulating layer 17, insulating layer 16, island-shaped film 63, and island-shaped film 62 not covered by the resist mask are etched to form trenches 64.
  • conductive layers 15a and 15b are formed from island-shaped film 63
  • conductive layers 14a and 14b are formed from island-shaped film 62.
  • Conductive layers 15a and 15b are separated by trench 64.
  • Conductive layers 14a and 14b are separated by trench 64.
  • a portion of semiconductor layer 13 and a portion of spacer layer 12 are exposed within trench 64.
  • Anisotropic dry etching is preferably used to form trench 64 ( Figure 6D).
  • the island-shaped film 61 in the trench 64 is etched.
  • spacer layers 12a and 12b are formed from the island-shaped film 61.
  • the spacer layers 12a and 12b are separated by the trench 64 ( Figures 7A and 7B).
  • Isotropic etching is preferably used to etch the island-shaped film 61. Wet etching can be used as the isotropic etching.
  • Figure 7B is a schematic perspective view of Figure 7A cut in the channel length direction.
  • wet etching for example, hydrofluoric acid, phosphoric acid, oxalic acid, nitric acid, acetic acid, hydrochloric acid, or an aqueous solution of tetramethylammonium hydroxide (TMAH), or a mixed solution or mixed aqueous solution containing two or more of these, can be used.
  • TMAH tetramethylammonium hydroxide
  • the chemical solution used for wet etching may be alkaline or acidic.
  • FIGS 8A to 8C show perspective schematic views including the horizontal cross section C shown in Figure 7A.
  • the shapes of the spacer layer 12a and the spacer layer 12b can vary. As long as the spacer layer 12a and the spacer layer 12b can be separated, any of the shapes shown in Figures 8A to 8C may be used.
  • the top surface shape of the spacer layer 12a and the spacer layer 12b in Figure 8A is rectangular.
  • the top surface shape of the spacer layer 12a and the spacer layer 12b in Figure 8B has a convex arc toward the opposing spacer layer.
  • the top surfaces of spacer layer 12a and spacer layer 12b in FIG. 8C have a concave arc shape facing the opposing spacer layer.
  • the length of the semiconductor layer 13 in the channel length direction in a planar view within the trench 64 is preferably longer than the length in the channel width direction.
  • the length of the semiconductor layer 13 in the channel length direction in a planar view within the trench 64 is preferably at least twice as long as the length in the channel width direction.
  • a film that will become the insulating layer 18 is deposited.
  • the film that will become the insulating layer 18 is preferably formed using ALD, which has better step coverage than other deposition methods.
  • a film that will become the conductive layer 19 is deposited.
  • CMP is performed to remove the films that will become the insulating layer 18 and the conductive layer 19 from the insulating layer 17 ( Figures 7C and 7D ).
  • Figure 7D shows a perspective schematic view of Figure 7C cut in the channel length direction.
  • the conductive layer 19 can have, for example, a two-layer structure consisting of conductive layers 19a and 19b.
  • the conductive layer 19a be deposited using a deposition method that has better step coverage than the conductive layer 19b. As shown in Figure 7D , by separating the semiconductor layer 13 and the insulating layer 11 using the spacer layers 12a and 12b, at least the insulating layer 18 and the conductive layer 19a are deposited in the space between the semiconductor layer 13 and the insulating layer 11.
  • the transistor 100 can be manufactured.
  • This embodiment can be implemented by appropriately combining at least a part of it with other embodiments described in this specification. Furthermore, when multiple configuration examples are shown in one embodiment in this specification, the configuration examples can be appropriately combined.
  • indium oxide having at least a crystalline portion or crystalline region in the film is referred to as crystalline indium oxide (crystal IO) or crystalline indium oxide (crystalline IO).
  • crystalline indium oxide crystal IO
  • crystalline IO crystalline indium oxide
  • examples of crystalline IO or crystalline IO include single-crystalline indium oxide, polycrystalline indium oxide, and microcrystalline indium oxide.
  • Indium oxide is a semiconductor material with completely different physical properties from oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.
  • oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.
  • Fig. 9A is a schematic diagram showing the carrier concentration dependence of the Hall mobility for silicon (Si) and indium oxide (InO x ), and Fig. 9B is a schematic diagram showing the carrier concentration dependence of the Hall mobility for IGZO.
  • IGZO tends to exhibit higher hole mobility as the carrier concentration increases, as indicated by the arrows in Figure 9B.
  • indium oxide tends to exhibit higher hole mobility as the carrier concentration decreases, as indicated by the arrows in Figure 9A (see Non-Patent Document 1).
  • This trend is similar to that of silicon; the lower the dopant (impurity) concentration in the material, the less impurity scattering there is and the higher the hole mobility.
  • the higher the purity and intrinsic indium oxide the higher the hole mobility. From these results, it can be said that indium oxide, unlike IGZO, is a material with physical properties closer to silicon. Note that the characteristics of indium oxide shown in Figure 9A are assumed to be single crystal. Therefore, when indium oxide is non-single crystal (e.g., polycrystalline), the characteristics may differ from those shown in Figure 9A.
  • the low carrier concentration range R1 has extremely high hole mobility, and can therefore be considered a carrier concentration range suitable for, for example, a channel formation region of a transistor.
  • range R1 is a range including a carrier concentration value of 1 ⁇ 10 15 cm ⁇ 3 , for example, a range of 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the hole mobility value can be increased to approximately 270 cm 2 /(V ⁇ s).
  • the region where the carrier concentration is in range R1 can contain elements that lower the carrier concentration.
  • elements that lower the carrier concentration include magnesium, calcium, zinc, cadmium, and copper. By substituting these elements for indium, the carrier concentration can be lowered.
  • elements that lower the carrier concentration include nitrogen, phosphorus, arsenic, and antimony. For example, by substituting nitrogen, phosphorus, arsenic, or antimony for oxygen, the carrier concentration can be lowered.
  • the range R2 with a high carrier concentration has a low electrical resistance, and can be said to be a range of carrier concentrations suitable for, for example, the source and drain regions of a transistor, a resistor, or a transparent conductive film.
  • Range R2 is a range in which the carrier concentration value includes 1 ⁇ 10 20 cm ⁇ 3 , for example, a range of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less. By sufficiently increasing the carrier concentration, it is expected that the resistivity can be reduced to 1 ⁇ 10 ⁇ 4 ⁇ cm or less.
  • the region where the carrier concentration is in range R2 can contain elements that increase the carrier concentration.
  • the region contains elements that are common to the source electrode and drain electrode of the transistor.
  • elements that increase the carrier concentration include titanium, zirconium, hafnium, tantalum, tungsten, molybdenum, tin, silicon, and boron.
  • elements whose oxides have conductive or semiconductive properties are more preferable.
  • indium oxide uses a region with a low carrier concentration as the channel formation region of a transistor, and a region with a high carrier concentration as the source and drain regions of the transistor.
  • indium oxide can be considered an oxide capable of valence electron control.
  • strain can form in the source and drain regions due to stress from electrodes in contact with the IGZO, resulting in the formation of n-type regions.
  • indium oxide allows for valence electron control, so strain does not need to be formed in the film as with IGZO. Minimizing strain in the film is expected to improve reliability.
  • n-i-n junction a junction between an n-type region, an i-type region, and an n-type region
  • valence electron control in silicon-based transistors is generally known.
  • valence electron control in indium oxide-based transistors is a novel technological concept that would not normally be conceived.
  • the transistor containing indium oxide in this specification has two or more, preferably three or more, more preferably four or more, and most preferably five of the following characteristics (1) to (5): (1) A high on-state current (in other words, high mobility). (2) A low off-state current. (3) Normally-off operation is possible. (4) High reliability. (5) A high cutoff frequency (fT).
  • the transistor containing indium oxide in this specification has high mobility, a low off-state current, and is normally-off operation. This transistor has high mobility and is different from a normally-on transistor.
  • the indium oxide film be crystalline (i.e., have crystal grains).
  • films having crystal grains include single-crystal films, polycrystalline films, and amorphous films containing crystal grains (also known as microcrystalline films).
  • polycrystalline indium oxide films are preferred, and single-crystal films are even more preferred.
  • Single-crystal films do not have grain boundaries. Impurities that impede carrier flow (typically, insulating impurities, insulating oxides, etc.) tend to segregate at grain boundaries.
  • Using a single-crystal film can suppress carrier scattering at grain boundaries, resulting in a transistor with high field-effect mobility. It also offers the excellent effect of suppressing variations in transistor characteristics due to the grain boundaries.
  • polycrystalline films are preferable because they can reduce carrier scattering and exhibit high field-effect mobility compared to microcrystalline or amorphous films.
  • a polycrystalline film it is preferable to use a film with as large a crystal grain size as possible and as few crystal grain boundaries as possible. Note that in a transistor using a polycrystalline film of indium oxide, if there are no crystal grain boundaries in the channel formation region or no crystal grain boundaries are observed, the channel formation region is located within a single crystal region included in the polycrystalline film, and therefore the transistor can be considered to use single-crystal indium oxide.
  • the crystallinity of indium oxide can be analyzed, for example, by X-ray diffraction (XRD), transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, a combination of these methods may be used for analysis.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • a semiconductor layer in which no crystal grain boundaries are observed in the channel formation region a semiconductor layer in which the channel formation region is contained in a single crystal grain, or a semiconductor layer in which the crystal axis direction is the same in at least two regions within the channel formation region can be referred to as a single crystal film.
  • a semiconductor layer in which, within a single crystal grain in the channel formation region, the direction of the other crystal axis changes continuously around a certain crystal axis or a certain crystal orientation as the axis of rotation can be referred to as a single crystal film.
  • the channel formation region refers to the region of the semiconductor layer that overlaps (or faces) the gate electrode via the gate insulating layer, and is located between the region in contact with the source electrode and the region in contact with the drain electrode.
  • the current path in the channel formation region is the shortest distance between the source electrode and the drain electrode. Therefore, the crystal grains, crystal grain boundaries, crystal axes, crystal orientation, etc. in the channel formation region can be confirmed by observing a cross section including the semiconductor layer, source electrode, and drain electrode.
  • Impurities in the indium oxide film in the channel formation region can act as a source of carrier scattering, which can reduce field-effect mobility. These impurities can also hinder the crystal growth of the indium oxide film. Impurities in the indium oxide film include boron and silicon.
  • the indium oxide film preferably has a concentration of these impurities of 0.1% or less, and more preferably 0.01% (100 ppm) or less. Note that carbon, hydrogen, and other elements can be contained in the film formation gas or precursor during film formation, and may remain in the indium oxide film in greater amounts than the above impurities.
  • the indium oxide film in the channel formation region may contain elements that can become the same trivalent cations as indium, as long as the crystals maintain a cubic crystal structure (bixbyite type).
  • examples include elements in Group 13 of the periodic table, such as gallium and aluminum, and elements in Group 3 of the periodic table. These elements exist primarily as trivalent cations in oxides, allowing the carrier concentration of indium oxide to be maintained low.
  • the field-effect mobility of the transistor can be increased to 50 cm 2 /(V ⁇ s) or more, preferably 100 cm 2 /(V ⁇ s) or more, more preferably 150 cm 2 /(V ⁇ s) or more, even more preferably 200 cm 2 /(V ⁇ s) or more, and still more preferably 250 cm 2 /(V ⁇ s) or more.
  • an indium oxide film is its high oxygen permeability (diffusibility) compared to an IGZO film.
  • oxygen (O) diffusing into an indium oxide film passes through the indium oxide film and is released as oxygen molecules (O 2 ). It may also react with hydrogen contained in the film and be released as water molecules (H 2 O).
  • oxygen vacancies ( VO ) exist in the film the diffusing oxygen atoms compensate for the oxygen vacancies. Since oxygen easily diffuses into an indium oxide film, it can be said that oxygen vacancies are more easily compensated for compared to an IGZO film.
  • indium oxide films are easier to reduce oxygen vacancies in than IGZO films, and by applying such indium oxide films to transistors, it is possible to create transistors that exhibit extremely high reliability.
  • the indium oxide film diffuses hydrogen. Hydrogen that diffuses into the indium oxide film from the outside passes through the indium oxide film and is released as hydrogen molecules (H 2 ). Alternatively, hydrogen reacts with oxygen contained in the film and is released as water molecules.
  • Transistors using indium oxide film are accumulation-type transistors that use electrons as majority carriers. Assuming that the carrier relaxation time is a constant value, the smaller the effective mass of the electrons (carriers), the higher the electron mobility. In other words, using indium oxide, which has a small effective electron mass, in a transistor can increase the transistor's on-current or field-effect mobility.
  • Table 1 shows the effective masses of single-crystal indium oxide (here, In 2 O 3 ) and single-crystal silicon (Si).
  • indium oxide is characterized by a small effective mass of electrons and a large effective mass of holes.
  • the effective mass of electrons in indium oxide is characterized by being almost independent of the crystal orientation. Therefore, by using crystalline indium oxide for a transistor, a transistor with high field-effect mobility and high frequency characteristics (also referred to as f characteristics) can be realized.
  • f characteristics also referred to as f characteristics
  • the off-state current per 1 ⁇ m of channel width can be 1 fA (1 ⁇ 10 ⁇ 15 A) or less or 1 aA (1 ⁇ 10 ⁇ 18 A) or less in an environment of 125° C., and 1 aA (1 ⁇ 10 ⁇ 18 A) or less or 1 zA (1 ⁇ 10 ⁇ 21 A) or less in an environment of room temperature (25° C.).
  • indium oxide has a smaller effective mass of electrons and a larger effective mass of holes than silicon, and therefore may be able to realize a transistor with higher field-effect mobility and lower off-state current than a Si transistor.
  • a seed layer so that it is in contact with at least a portion of the crystalline indium oxide film.
  • a material containing crystals with a small difference in lattice constant also called lattice mismatch
  • lattice mismatch lattice mismatch
  • a substrate e.g., a single-crystal substrate
  • ⁇ a can be set to between -5% and 5%, preferably between -4% and 4%, more preferably between -3% and 3%, and even more preferably between -2% and 2%.
  • the indium oxide crystals have a cubic crystal structure (bixbyite type).
  • yttria-stabilized zirconia (YSZ) crystals can have a cubic crystal structure (fluorite type).
  • the lattice mismatch of the indium oxide crystals with the cubic YSZ crystals is within the range of -2% to 2%, and a single crystal film of indium oxide can be epitaxially grown on a YSZ substrate.
  • the crystal structure of the seed layer and the crystal structure of the indium oxide film may not necessarily have the same crystal system or crystal orientation.
  • a film having crystals of a hexagonal or trigonal crystal structure can be used under an indium oxide film having crystals of a cubic crystal structure.
  • hexagonal or trigonal crystals include a wurtzite structure, a YbFe2O4 structure, a Yb2Fe3O7 structure, and modified structures thereof.
  • An example of a crystal having a YbFe2O4 structure or a Yb2Fe3O7 structure is IGZO.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • FIGS 10A and 10B show a Si transistor 1100 and an OS transistor 1200 provided above it. Note that the transistor 100 described in Embodiment 1 can be used as the OS transistor 1200.
  • the Si transistor 1100 will now be described.
  • the Si transistor 1100 is a Fin-type transistor.
  • Figure 10A shows a schematic cross-sectional view in the channel length direction
  • Figure 10B shows a schematic cross-sectional view in the channel width direction.
  • the Si transistor 1100 is provided on a substrate 1011 and includes a conductive layer 1018a that functions as a gate electrode, an insulating layer 1017 that functions as a gate insulating film, a semiconductor region 1013 that functions as a channel formation region, and a low-resistance region 1014 that functions as a source region or drain region.
  • the substrate 1011 may be, for example, a silicon substrate or an SOI (Silicon On Insulator) substrate.
  • An element isolation layer 1012, an insulating layer 1015, and dummy gate electrodes 1018b and 1018c are provided on a substrate 1011.
  • the insulating layer 1015 functions as a sidewall.
  • insulating layers 1016, 1019, 1020, 1021, 1023, 1025, 1026, 1027, 1029, and 1030 are provided, and these insulating layers function as interlayer insulating films.
  • the insulating layers 1019, 1021, 1025, 1027, and 1030 function as barrier films.
  • the conductive layers 1022, 1024, and 1028 function as plugs, electrodes, or wiring.
  • An OS transistor 1200 is provided on the insulating layer 11.
  • the conductive layer 1032 functions as a plug provided in the insulating layer 17.
  • the insulating layer 1031 is provided so as to cover the side surface of the conductive layer 1032 provided in the insulating layer 17.
  • the insulating layer 1031 is preferably an insulating layer having at least one or both of oxygen barrier properties and hydrogen barrier properties.
  • Insulating layers 1033, 1034, 1035, and 1036 are provided above the OS transistor 1200 and function as interlayer insulating films.
  • the insulating layers 1033 and 1035 function as barrier films.
  • the conductive layer 1037 functions as an electrode or wiring.
  • one of the source and drain of the Si transistor 1100 (here, the low-resistance region 1014) is connected to one of the source and drain of the OS transistor 1200 through a conductive layer.
  • the gate of the Si transistor 1100 is connected to the gate of the OS transistor 1200 through a conductive layer.
  • Si transistors have higher field-effect mobility and faster operating speed than OS transistors. Furthermore, OS transistors have significantly lower off-state current than Si transistors. In particular, OS transistors that use indium oxide in the semiconductor layer in which the channel is formed have extremely low off-state current and high field-effect mobility comparable to that of Si transistors. Using a combination of OS transistors and Si transistors enables the realization of CMOS circuits that consume low power and operate at high speeds.
  • configuration examples of logic circuits such as a NOT circuit, a NOR circuit, and a NAND circuit, will be described as examples of circuits using Si transistors and OS transistors.
  • Fig. 11A is a circuit diagram showing an example of the configuration of a NOT circuit (NOT).
  • a NOT circuit is also called an inverting circuit or an inverter circuit.
  • Fig. 11B shows the circuit symbol for a NOT circuit.
  • Fig. 11C is a timing chart explaining the operation of the NOT circuit.
  • the NOT circuit shown in FIG. 11A includes transistors Tr11 and Tr12.
  • Transistor Tr11 is a Si transistor functioning as a p-type transistor
  • transistor Tr12 is an OS transistor functioning as an n-type transistor.
  • a potential H e.g., a high power supply potential VDD
  • the other of the source and drain of transistor Tr11 is connected to one of the source and drain of transistor Tr12 and terminal Y.
  • a potential L e.g., a low power supply potential VSS
  • the gates of transistors Tr11 and Tr12 are connected to terminal A.
  • terminal A functions as the input terminal
  • terminal Y functions as the output terminal.
  • a potential H is input to terminal A of the NOT circuit
  • a potential L is output from terminal Y
  • a potential H is output from terminal Y (see Figure 11C).
  • the NOT circuit has the function of correcting an input signal that has been distorted by wiring resistance, parasitic capacitance, noise, etc., to a signal that is not distorted or has reduced distortedness, and outputting the corrected signal (also known as a "waveform shaping function").
  • the NOT circuit also has the function of amplifying the voltage amplitude of the input signal and outputting it.
  • the output of the NOT circuit is supplied to a load such as a capacitance element Cx and a transistor Trx. Because power is supplied to the output of the NOT circuit via transistor Tr11 or transistor Tr12, the ability to drive a load connected to the output can be improved.
  • the NOT circuit has the function of improving its ability to drive a load (also known as a "driving force improvement function").
  • FIG. 12A is a circuit diagram showing a configuration example of a two-input, one-output NOR circuit (NOR). Also, FIG. 12B shows a circuit symbol for the NOR circuit.
  • the NOR circuit shown in FIG. 12A includes transistors Tr21, Tr22, Tr23, and Tr24. Si transistors functioning as p-channel transistors are used as the transistors Tr21 and Tr22, and OS transistors functioning as n-channel transistors are used as the transistors Tr23 and Tr24.
  • a potential H is supplied to either the source or drain of transistor Tr21.
  • the other source or drain of transistor Tr21 is connected to either the source or drain of transistor Tr22.
  • the other source or drain of transistor Tr22 is connected to either the source or drain of transistor Tr23, one source or drain of transistor Tr24, and terminal Y.
  • a potential L is supplied to the other source or drain of transistor Tr23 and the other source or drain of transistor Tr24.
  • the gate of transistor Tr21 is connected to the gate of transistor Tr23 and terminal A. Further, the gate of transistor Tr22 is connected to the gate of transistor Tr24 and terminal B.
  • the NOR circuit shown in Figures 12A and 12B has the function of outputting a potential H from terminal Y when a potential L is input to both terminal A and terminal B. Furthermore, it has the function of outputting a potential L from terminal Y when a potential H is input to one or both of terminals A and B.
  • an OR circuit can be realized by connecting the input of a NOT circuit to the output of a NOR circuit.
  • [NAND circuit] 12D is a circuit diagram showing a configuration example of a two-input, one-output NAND circuit (NAND). Also, FIG. 12E shows a circuit symbol of the NAND circuit.
  • the NAND circuit shown in FIG. 12D includes transistors Tr31, Tr32, Tr33, and Tr34. Si transistors functioning as p-channel transistors are used as the transistors Tr31 and Tr32, and OS transistors functioning as n-channel transistors are used as the transistors Tr33 and Tr34.
  • a potential H is supplied to one of the source or drain of transistor Tr31 and one of the source or drain of transistor Tr32.
  • the other of the source or drain of transistor Tr31 and the other of the source or drain of transistor Tr32 are connected to one of the source or drain of transistor Tr33 and terminal Y.
  • the other of the source or drain of transistor Tr33 is connected to one of the source or drain of transistor Tr34.
  • a potential L is supplied to the other of the source or drain of transistor Tr34.
  • the gate of transistor Tr31 is connected to the gate of transistor Tr34 and terminal B.
  • the gate of transistor Tr32 is connected to the gate of transistor Tr33 and terminal A.
  • the NAND circuits shown in Figures 12D and 12E have the function of outputting a potential L from terminal Y when a potential H is input to both terminal A and terminal B. Furthermore, they have the function of outputting a potential H from terminal Y when a potential L is input to one or both of terminal A and terminal B.
  • an AND circuit can be realized by combining a NAND circuit with a NOT circuit.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • the semiconductor device of one embodiment of the present invention is suitable for, for example, electronic components, electronic devices, mainframes, space equipment, and data centers because it can provide a transistor with high on-state current and a small area.
  • FIG. 13A shows a perspective view of a substrate (mounting substrate 989) on which an electronic component 980 is mounted.
  • the electronic component 980 shown in FIG. 13A has a semiconductor device 981 inside a mold 984.
  • FIG. 13A omits some details in order to show the interior of the electronic component 980.
  • the electronic component 980 has lands 985 on the outside of the mold 984. The lands 985 are electrically connected to electrode pads 986, and the electrode pads 986 are electrically connected to the semiconductor device 981 via wires 987.
  • the electronic component 980 is mounted on, for example, a printed circuit board 988. A plurality of such electronic components are combined and electrically connected on the printed circuit board 988 to complete the mounting substrate 989.
  • the semiconductor device 981 also has a drive circuit layer 982 and a memory layer 983.
  • the memory layer 983 is configured by stacking multiple memory cell arrays.
  • the stacked configuration of the drive circuit layer 982 and the memory layer 983 can be a monolithic stacked configuration. In a monolithic stacked configuration, the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) or bonding technology such as Cu-Cu direct bonding.
  • TSV Through Silicon Via
  • bonding technology such as Cu-Cu direct bonding.
  • connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, making it possible to increase the number of connection pins.
  • Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also known as memory bandwidth).
  • the multiple memory cell arrays included in the memory layer 983 are formed using OS transistors and that the multiple memory cell arrays are monolithically stacked.
  • OS transistors By configuring the multiple memory cell arrays as a monolithic stack, it is possible to improve either or both of the memory bandwidth and the memory access latency.
  • bandwidth refers to the amount of data transferred per unit time
  • access latency refers to the time from access to the start of data exchange.
  • Si transistors are used for the memory layer 983, it is more difficult to achieve a monolithic stack configuration than OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stack configuration.
  • the semiconductor device 981 may also be referred to as a die.
  • a die refers to a chip piece obtained during the semiconductor chip manufacturing process by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and dicing it into cubes.
  • Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), or gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • FIG. 13B shows a perspective view of electronic component 990.
  • Electronic component 990 is an example of a SiP (System in Package) or MCM (Multi-Chip Module).
  • Electronic component 990 has an interposer 991 provided on a package substrate 992 (printed circuit board), and a semiconductor device 994 and multiple semiconductor devices 981 provided on interposer 991.
  • Electronic component 990 shows an example in which semiconductor device 981 is used as a high bandwidth memory (HBM). Furthermore, semiconductor device 994 can be used in integrated circuits such as a CPU, GPU, or FPGA (Field Programmable Gate Array).
  • HBM high bandwidth memory
  • semiconductor device 994 can be used in integrated circuits such as a CPU, GPU, or FPGA (Field Programmable Gate Array).
  • the package substrate 992 can be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 991 can be, for example, a silicon interposer or a resin interposer.
  • the interposer 991 has multiple wirings and functions to connect multiple integrated circuits with different terminal pitches.
  • the multiple wirings are provided in a single layer or multiple layers.
  • the interposer 991 also functions to connect the integrated circuits provided on the interposer 991 to electrodes provided on the package substrate 992.
  • the interposer is sometimes called a "rewiring substrate” or "intermediate substrate.”
  • through electrodes are provided in the interposer 991, and the integrated circuits and package substrate 992 are connected using these through electrodes.
  • TSVs can also be used as through electrodes.
  • the interposer on which the HBM is mounted must have fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer on which the HBM is mounted.
  • SiPs and MCMs that use silicon interposers that use silicon interposers, a decrease in reliability due to differences in the coefficient of expansion between the integrated circuit and the interposer is less likely. Furthermore, because the surface of a silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are less likely to occur. It is particularly preferable to use silicon interposers in 2.5D packages (2.5-dimensional packaging), in which multiple integrated circuits are arranged horizontally on an interposer.
  • a composite structure may be used that combines a memory cell array stacked using TSVs with a monolithic stacked memory cell array.
  • a heat sink may also be provided on top of the electronic component 990.
  • a heat sink it is preferable to align the height of the integrated circuit provided on the interposer 991.
  • the electronic component 990 shown in this embodiment it is preferable to align the height of the semiconductor device 981 and the height of the semiconductor device 994.
  • Electrodes 993 may be provided on the bottom of the package substrate 992 in order to mount the electronic component 990 on another substrate.
  • Figure 13B shows an example in which the electrodes 993 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 992, BGA (Ball Grid Array) mounting can be achieved.
  • the electrodes 993 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 992, PGA (Pin Grid Array) mounting can be achieved.
  • Electronic component 990 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA.
  • mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
  • Fig. 14A shows a perspective view of a mainframe computer 5600.
  • the mainframe computer 5600 shown in Fig. 14A has a rack 5610 housing a plurality of rack-mounted computers 5620.
  • the mainframe computer 5600 may also be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view in FIG. 14B, for example.
  • the computer 5620 has a motherboard 5630, which has multiple slots 5631 and multiple connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has connection terminals 5623, 5624, and 5625, which are each connected to the motherboard 5630.
  • PC card 5621 shown in Figure 14C is an example of a processing board equipped with a CPU, GPU, memory device, etc.
  • PC card 5621 has board 5622.
  • Board 5622 also has connection terminal 5623, connection terminal 5624, connection terminal 5625, semiconductor device 5626, semiconductor device 5627, semiconductor device 5628, and connection terminal 5629.
  • Figure 14C illustrates semiconductor devices other than semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628, but for these semiconductor devices, please refer to the descriptions of semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 described below.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • the semiconductor device 5626 has terminals (not shown) for inputting and outputting signals, and the semiconductor device 5626 can be connected to the board 5622 by inserting these terminals into sockets (not shown) provided on the board 5622.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • the electronic component 990 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 can be, for example, a memory device.
  • the electronic component 990 can be used as the semiconductor device 5628.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for, for example, artificial intelligence learning and inference.
  • the semiconductor device of one embodiment of the present invention can be suitably used in space equipment.
  • a semiconductor device includes an OS transistor.
  • OS transistors Compared to Si transistors, OS transistors exhibit smaller variations in electrical characteristics due to radiation exposure. In other words, OS transistors have high radiation resistance and are therefore highly reliable and suitable for use in environments where radiation may be incident.
  • OS transistors are suitable for use in outer space.
  • OS transistors can be used as transistors for semiconductor devices installed in space shuttles, artificial satellites, or space probes.
  • outer space refers to an altitude of 100 km or higher, for example.
  • the outer space described in this specification can include one or more of the thermosphere, mesosphere, and stratosphere.
  • outer space is an environment with radiation levels more than 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • Figure 14D shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that Figure 14D also shows a planet 6804 in space.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit.
  • a battery management system also referred to as BMS
  • a battery control circuit Using an OS transistor in the battery management system or battery control circuit described above is preferable because it consumes low power and has high reliability even in space.
  • the control device 6807 also has a function of controlling the satellite 6800.
  • the control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the control device 6807 is preferably a semiconductor device including an OS transistor according to one embodiment of the present invention.
  • a semiconductor device of one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.
  • OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance compared to Si transistors.
  • the semiconductor device of one embodiment of the present invention can be suitably used in a storage system applied to, for example, a data center.
  • the data center is required to perform long-term management of data, such as ensuring data immutability.
  • the building must be large enough to accommodate the installation of storage devices and servers for storing a huge amount of data, a stable power source for storing the data, or cooling equipment required for storing the data.
  • the power required to store data can be reduced and the semiconductor device that stores data can be made smaller. This allows for the storage system to be made smaller, the power supply for storing data to be made smaller, and the cooling equipment to be made smaller. This allows for space savings in the data center.
  • the semiconductor device of one embodiment of the present invention has low power consumption, which allows for reduced heat generation from the circuit. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • Figure 14E shows a storage system applicable to a data center.
  • the storage system 7010 shown in Figure 14E has multiple servers 7001sb as hosts 7001 (illustrated as Host Computers). It also has multiple storage devices 7003md as storage 7003 (illustrated as Storage).
  • the host 7001 and storage 7003 are shown connected via a storage area network 7004 (illustrated as SAN: Storage Area Network) and a storage control circuit 7002 (illustrated as Storage Controller).
  • SAN Storage Area Network
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • Storage 7003 uses flash memory to reduce data access speed, i.e., the time required to store and output data, but this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage.
  • data access speed i.e., the time required to store and output data
  • this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage.
  • storage systems typically provide cache memory within the storage to reduce the time required to store and output data.
  • the aforementioned cache memory is used within the storage control circuit 7002 and storage 7003. Data exchanged between the host 7001 and storage 7003 is stored in the cache memory within the storage control circuit 7002 and storage 7003, and then output to the host 7001 or storage 7003.
  • OS transistors as transistors for storing data in the cache memory and maintaining a potential corresponding to the data
  • the frequency of refreshes can be reduced, and power consumption can be lowered.
  • by stacking the memory cell array miniaturization is possible.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • Insulating layer 12: Spacer layer, 12a: Spacer layer, 12b: Spacer layer, 13: Semiconductor layer, 14: Conductive layer, 14a: Conductive layer, 14b: Conductive layer, 15: Conductive layer, 15a: Conductive layer, 15b: Conductive layer, 16: Insulating layer, 17: Insulating layer, 18: Insulating layer, 19: Conductive layer, 19a: Conductive layer, 19b: Conductive layer, 41: Insulating layer, 61: Island-shaped film, 62: Island-shaped film, 63: Island-shaped film, 64: Trench, 100: Transistor, 980: Electronic component, 981: Semiconductor device, 982: Drive circuit layer, 983: Memory layer, 984: Mold, 985: Land, 986: Electrode pad, 987: Wire, 988: Print Substrate, 989: mounting substrate, 990: electronic component, 991: interposer, 992: package substrate, 993: electrode, 994: semiconductor device, 1011: substrate, 1011:

Landscapes

  • Thin Film Transistor (AREA)

Abstract

大きな電流を流すことのできる、又は占有面積の小さなトランジスタを提供する。 半導体装置は、以下を有する。一対の第１のスペーサ層は離隔して、第１の絶縁層の上方に位置する。第１の半導体層は、一対の第１のスペーサ層の上方に位置し、一対の第１のスペーサ層と重ならない領域を有する。一対の第１の導電層は離隔して、第１の半導体層の上方に位置する部分を有する。第３の絶縁層は、一対の第１の導電層上に位置する部分、一対の第１の導電層の側面と接する部分、第１の絶縁層と接する部分を有する。第２の絶縁層は、一対の第１のスペーサ層と重ならない第１の半導体層の領域において、上面、下面、及び側面と接する部分を有する。第２の導電層は、第２の絶縁層を介して、第１の半導体層の上面、下面、及び側面を囲う部分を有する。

Description

半導体装置
本発明の一態様は、トランジスタ、半導体装置に関する。また、本発明の一態様は、半導体装置の作製方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、信号処理装置、演算装置、記憶装置、入力装置、入出力装置、センサ、撮像装置、表示装置、発光装置、蓄電装置、電子機器、それらの駆動方法又はそれらの製造方法、を一例として挙げることができる。なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、トランジスタを含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。
本明細書等で開示する発明の一態様は、物又は方法に関するものである。または、方法（プロセス）、機械（マシン）、生産物（マニュファクチャ）又は組成物（コンポジション・オブ・マター）に関するものである。
近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）チップ、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ（記憶装置）などの半導体装置の開発が進められている。また、半導体装置として、ＡＩチップの開発が進められている。ＡＩチップには、ＧＰＵ、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などが用いられる。これらの半導体装置は、コンピュータ、携帯情報端末など様々な電子機器に使用されている。また、メモリは、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリがある。
また、絶縁表面上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路及び表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いるトランジスタは、非導通状態におけるリーク電流が極めて小さいことが知られている。例えば、特許文献１には、リーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報
鯉田崇、"高移動度透明導電膜"、国立研究開発法人産業技術総合研究所、ＡＩＳＴ太陽光発電研究成果報告会２０１９、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｕｎｉｔ．ａｉｓｔ．ｇｏ．ｊｐ／ｒｐｄ−ｅｎｖｅｎｅ／ＰＶ／ｊａ／ｒｅｓｕｌｔｓ／２０１９／ｏｒａｌ／Ｔ１３．ｐｄｆ＞
本発明の一態様は、大きな電流を流すことのできるトランジスタを提供することを課題の一とする。または、電気特性が良好なトランジスタを提供することを課題の一とする。または、微細化が可能なトランジスタを提供することを課題の一とする。または、占有面積の小さなトランジスタを提供することを課題の一とする。または、高い信頼性を備えたトランジスタを提供することを課題の一とする。本発明の一態様は、高密度にトランジスタを配置可能な半導体装置を提供することを課題の一とする。また、消費電力の低い半導体装置を提供することを課題の一つとする。
本発明の一態様は、新規な構成を有する半導体装置を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一を、改善することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
本発明の一態様は、第１の半導体層と、一対の第１のスペーサ層と、一対の第１の導電層と、第２の導電層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を有する半導体装置である。一対の第１のスペーサ層は離隔して、第１の絶縁層の上方に位置する。第１の半導体層は、一対の第１のスペーサ層の上方に位置する。第１の半導体層は、一対の第１のスペーサ層と重ならない第１の領域を有する。一対の第１の導電層は離隔して、第１の半導体層の上方に位置する部分を有する。一対の第１の導電層はそれぞれ、第１の半導体層の少なくとも２つの側面と接する部分を有する。第３の絶縁層は、一対の第１の導電層上に位置する部分、一対の第１の導電層の側面と接する部分、第１の絶縁層と接する部分を有する。第２の絶縁層は、第１の半導体層の第１の領域において、第１の半導体層の上面、下面、及び側面と接する部分を有する。第２の導電層は、第２の絶縁層を介して、第１の半導体層の上面、下面、及び側面を囲う部分を有する。
また、本発明の他の一態様は、第１および第２の半導体層と、一対の第１および第２のスペーサ層と、一対の第１の導電層と、第２の導電層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、一対の第３の導電層と、を有する半導体装置である。一対の第１のスペーサ層は離隔して、第１の絶縁層の上方に位置する。第１の半導体層は、一対の第１のスペーサ層の上方に位置する。第１の半導体層は、一対の第１のスペーサ層と重ならない第１の領域を有する。一対の第２のスペーサ層は離隔して、第１の半導体層の上方に位置する。第２の半導体層は、一対の第２のスペーサ層の上方に位置する。第２の半導体層は、一対の第２のスペーサ層と重ならない第２の領域を有する。一対の第１の導電層は離隔して、第１および第２の半導体層の上方に位置する部分を有する。一対の第１の導電層はそれぞれ、第１の半導体層の少なくとも２つの側面と接する部分、および、第２の半導体層の少なくとも２つの側面と接する部分を有する。第３の絶縁層は、一対の第１の導電層上に位置する部分、一対の第１の導電層の側面と接する部分、第１の絶縁層と接する部分を有する。第２の絶縁層は、第１の半導体層の第１の領域において、第１の半導体層の上面、下面、及び側面と接する部分を有し、且つ、第２の半導体層の第２の領域において、第２の半導体層の上面、下面、及び側面と接する部分を有する。第２の導電層は、第２の絶縁層を介して、第１の半導体層の上面、下面、及び側面を囲う部分、及び第２の絶縁層を介して、第２の半導体層の上面、下面、及び側面を囲う部分を有する。
また、上記において、第１の半導体層は、一対の第１のスペーサ層に、接している部分を有することが好ましい。
また、上記において、第２の半導体層は、一対の第２のスペーサ層に、接している部分を有することが好ましい。
また、上記において、第１の半導体層は、酸化インジウムであり、第１のスペーサ層は、インジウムと、ガリウムと、亜鉛とを有する金属酸化物であることが好ましい。
また、上記において、第２の半導体層は、酸化インジウムであり、第２のスペーサ層は、インジウムと、ガリウムと、亜鉛とを有する金属酸化物であることが好ましい。
また、上記において、半導体装置は、一対の第３の導電層を有する。一対の第３の導電層は、第１の半導体層の上面に接し、且つ、第１の半導体層と一対の第１の導電層との間に位置する部分を有することが好ましい。
また、上記において、一対の第３の導電層は、第２の半導体層の上面に接し、且つ、第２の半導体層と一対の第１の導電層との間に位置する部分を有することが好ましい。
本発明の一態様によれば、大きな電流を流すことのできるトランジスタを提供できる。または、電気特性が良好なトランジスタを提供できる。または、微細化が可能なトランジスタを提供できる。または、占有面積の小さなトランジスタを提供できる。または、高い信頼性を備えたトランジスタを提供できる。本発明の一態様は、高密度にトランジスタを配置可能な半導体装置を提供できる。また、消費電力の低い半導体装置を提供できる。
本発明の一態様によれば、新規な構成を有する半導体装置を提供できる。本発明の一態様によれば、先行技術の問題点の少なくとも一を、改善できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、特許請求の範囲などの記載から抽出することが可能である。
図１Ａ、図１Ｂ、図１Ｃ、図１Ｄは、半導体装置の構成例である。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄは、半導体装置の構成例である。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄは、半導体装置の構成例である。
図４Ａ、図４Ｂ、図４Ｃ、図４Ｄは、半導体装置の構成例である。
図５Ａ及び図５Ｂは、半導体装置の構成例である。
図６Ａ、図６Ｂ、図６Ｃ、図６Ｄは、半導体装置の作製方法を説明する図である。
図７Ａ、図７Ｂ、図７Ｃ、図７Ｄは、半導体装置の作製方法を説明する図である。
図８Ａ、図８Ｂ、図８Ｃは、半導体装置の作製方法を説明する図である。
図９Ａ、図９Ｂはホール（Ｈａｌｌ）移動度のキャリア濃度依存性を説明する図である。図９Ｃは、酸化インジウム膜を説明する断面図である。
図１０Ａ、図１０Ｂは、半導体装置の構成例である。
図１１Ａは論理回路の等価回路図である。図１１Ｂは論理回路の回路記号を示す図である。図１１Ｃは論理回路の動作を説明するタイミングチャートである。
図１２Ａ及び図１２Ｄは論理回路の等価回路図である。図１２Ｂ、図１２Ｃ、図１２Ｅ及び図１２Ｆは論理回路の回路記号を示す図である。
図１３Ａ及び図１３Ｂは、電子部品の一例を示す図である。
図１４Ａ、図１４Ｂ、図１４Ｃは、大型計算機の一例を示す図である。図１４Ｄは、宇宙用機器の一例を示す図である。図１４Ｅは、データセンターに適用可能なストレージシステムの一例を示す図である。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、又は構成要素の順序（例えば、工程順もしくは積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、又は特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能及び導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
本明細書等において、半導体層に酸化物半導体を用いるトランジスタ、及びチャネル形成領域に酸化物半導体を有するトランジスタをＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと記すことがある。また、チャネル形成領域にシリコンを有するトランジスタをＳｉトランジスタと記すことがある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネルが形成される領域（チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、半導体層のうち、ゲート絶縁膜を介してゲート電極と重なる（または対向する）領域であって、ソース電極と接する領域とドレイン電極と接する領域との間に位置する領域を指す。
また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造または形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。なお、電圧において「Ｖｇｓ」と記載した場合は、ソースを基準とした時のソースとゲートの間の電位差を言う。
また、本明細書等において、特に断りがない場合、オン電流とは、トランジスタがオン状態（「導通状態」ともいう。）にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈ以上である状態、ｐチャネル型トランジスタでは、Ｖｇｓがしきい値電圧以下である状態をいう。
本明細書における「接続」は「電気的に接続」を含む。また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極または配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、その他の各種機能を有する素子などが含まれる。
なお、本明細書等において、平面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることを言う。
なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、被形成面側を下、被形成面とは反対側の向きを上、などと表現する場合がある。
また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−２０度以上２０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が７０度以上１１０度以下の角度で配置されている状態をいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「絶縁層」という用語は、「絶縁膜」という用語に相互に交換することが可能な場合がある。
なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成例、及びその作製方法例について説明する。以下では半導体装置の具体的な例として、トランジスタについて説明する。
本発明の一態様は、半導体層を有するトランジスタである。当該トランジスタは、半導体層の一部の上面、下面及び側面を覆うゲート絶縁膜を有する。当該トランジスタは、当該ゲート絶縁膜を介して、当該半導体層の一部の上面、下面及び側面を囲うゲート電極を有する。半導体層のゲート絶縁膜を介して、ゲート電極に囲われる領域は、チャネル形成領域として機能する。このような構成とすることで、半導体層に対して上下及び側面方向からゲート電界が印加されるため、トランジスタをオン状態としたときのソース−ドレイン間電流（オン電流ともいう）を高めることができる。また、トランジスタをオフ状態としたときのソース−ドレイン間電流（オフ電流ともいう）を低くすることができる。
半導体層は１層だけでなく、２層以上の複数層であるとより好ましい。複数の半導体層は上下方向に間隔をあけて積層される構成とすることが好ましい。このとき、ゲート絶縁膜は、複数の半導体層のそれぞれ一部の上面、下面及び側面を覆って設けられる。ゲート電極は、ゲート絶縁膜を介して、複数の半導体層のそれぞれ一部の上面、下面及び側面を囲って設けられる。当該ゲート電極は、上下方向に間隔をあけて積層された半導体層の間に位置する部分を有する。複数の半導体層の、ゲート絶縁膜を介してゲート電極に囲われる領域は、それぞれチャネル形成領域として機能する。当該複数のチャネル形成領域は、それぞれに対して、上面、下面及び側面よりゲート電界が印加されるため、一つのトランジスタのチャネル形成領域として機能し、実効的なチャネル幅を大きくすることができる。これにより、半導体層が１層の場合と比べて、更にオン電流を高めることができる。また、上下方向へ複数の半導体層を配置するため、占有面積の小さなトランジスタを作製することができる。
半導体層の下方には、スペーサ層が設けられる。スペーサ層は、半導体層の下方にゲート絶縁膜とゲート電極を設ける空間を確保するための機能を有する。２以上の半導体層を積層する場合、上下に隣接する２つの半導体層の間に一対のスペーサ層が設けられ、当該スペーサ層により当該２つの半導体層のチャネル形成領域間に、当該空間を確保することができる。
半導体層が１層の場合は、当該半導体層と当該半導体層の下方に設けられた下地絶縁層との間に一対のスペーサ層が設けられる。また、２以上の半導体層を積層する場合は、最も下に位置する半導体層の下方と下地絶縁層との間に一対のスペーサ層が設けられる。当該スペーサ層により、当該半導体層のチャネル形成領域と、下地絶縁層との間に上記空間を確保することができる。
また、半導体層が１層の場合は、当該半導体層の上方に、一対の第１の電極が設けられていることが好ましい。２以上の半導体層を積層する場合は、最も上に位置する半導体層の上方に、一対の第１の電極が設けられていることが好ましい。当該一対の第１の電極の一方はソース電極として機能し、他方はドレイン電極として機能することができる。当該一対の第１の電極のそれぞれは、当該半導体層の少なくとも２つの側面と接する部分を有することが好ましい。
また、半導体層が１層の場合は、当該半導体層と、一対の第１の電極との間には、一対の第２の電極が設けられていることが好ましい。２以上の半導体層を積層する場合は、最も上に位置する半導体層と、一対の第１の電極との間には、一対の第２の電極が設けられていることが好ましい。当該一対の第２の電極は、当該半導体層と接していることが好ましい。当該一対の第２の電極の一方はソース電極の一部として機能し、他方はドレイン電極の一部として機能することができる。
半導体層が１層の場合は、上記一対の第１の電極のそれぞれは、当該半導体層の少なくとも２つの側面と接し、且つ、第２の電極に接することが好ましい。半導体層が１層で、第２の電極を設けない場合は、上記一対の第１の電極のそれぞれは、当該半導体層の少なくとも２つの側面と接し、且つ、当該半導体層の上面と接することが好ましい。２以上の半導体層を積層する場合は、上記一対の第１の電極のそれぞれは、２以上の半導体層のそれぞれの少なくとも２つの側面と接し、且つ、第２の電極に接することが好ましい。２以上の半導体層を積層し、第２の電極を設けない場合は、上記一対の第１の電極のそれぞれは、２以上の半導体層のそれぞれの少なくとも２つの側面と接し、且つ、最も上に位置する半導体層の上面と接することが好ましい。このようにすることで、半導体層とソース電極又はドレイン電極との接触面積を大きくすることができ、トランジスタがオン状態のときに大きな電流を流すことが可能となる。
スペーサ層は、半導体又は導電体を用いることが好ましい。スペーサ層の側面は、上記一対の第１の電極と接する。そして、スペーサ層の上面は、半導体層と接する。このため、スペーサ層を半導体又は導電体とすることで、上記チャネル形成領域として機能する部分を有する半導体層と上記一対の第１の電極との間の電気抵抗を低減することが可能となる。
スペーサ層は、半導体層とエッチングの選択比を有することが好ましい。スペーサ層は、少なくとも、半導体層のうち、チャネル形成領域とのエッチングの選択比を有することが好ましい。また、スペーサ層は、上記一対の第１の電極、上記一対の第２の電極及び下地絶縁層とのエッチングの選択比を有することが好ましい。
以下では、より具体的な例について、図面を参照して説明する。
［構成例］
図１Ａにトランジスタ１００の上面概略図を示す。図１Ｂ、図１Ｃ、図１Ｄにはそれぞれ、図１Ａ中の切断線Ａ１−Ａ２、Ｂ１−Ｂ２、Ｂ３−Ｂ４における断面概略図を示す。図２Ａ、図２Ｃ、図２Ｄにはそれぞれ、図１Ａ中の切断線Ａ１−Ａ２、Ｂ１−Ｂ２、Ｂ３−Ｂ４における斜視概略図を示す。なお、図１Ｂ及び図２Ａは、トランジスタ１００のチャネル長方向の断面を含む。図１Ｃ及び図２Ｃは、トランジスタ１００のチャネル幅方向の断面を含む。図１Ｄ及び図２Ｄは、トランジスタ１００のソース電極又はドレイン電極のチャネル幅方向の断面を含む。
トランジスタ１００は少なくとも、半導体層１３、絶縁層１８、導電層１９（導電層１９ａ、１９ｂ）、一対の導電層１４（導電層１４ａ、導電層１４ｂ）、一対の導電層１５（導電層１５ａ、導電層１５ｂ）及び一対のスペーサ層１２（スペーサ層１２ａ、スペーサ層１２ｂ）を有する。絶縁層１８の一部は、ゲート絶縁膜として機能する。導電層１９の一部は、ゲート電極として機能する。一対の導電層１４（導電層１４ａ、導電層１４ｂ）はそれぞれ、ソース電極又はドレイン電極の一部として機能する。一対の導電層１５（導電層１５ａ、導電層１５ｂ）はそれぞれ、ソース電極又はドレイン電極の一部として機能する。
なお本実施の形態において、符号に付したアルファベットで区別された構成要素（導電層１４ａ、導電層１４ｂなど）、及び符号に付した番号で区別された構成要素（半導体層１３−１、半導体層１３−２など）に共通する事項を説明する場合には、アルファベットまたは番号を省略した符号（導電層１４、半導体層１３など）を用いて説明する場合がある。
トランジスタ１００は、基板（図示しない）上方に設けられる絶縁層１１上に設けられている。絶縁層１１は下地絶縁層として機能する。
スペーサ層１２ａ及びスペーサ層１２ｂは、離隔して絶縁層１１上に設けられている。半導体層１３は、スペーサ層１２ａ及びスペーサ層１２ｂ上に重なって設けられている。また、半導体層１３は、スペーサ層１２ａ及びスペーサ層１２ｂと重ならない領域を有する。
導電層１４ａ及び導電層１４ｂは、離隔して半導体層１３上に接して設けられている。導電層１５ａは、導電層１４ａ上に設けられている部分を有し、導電層１５ｂは、導電層１４ｂ上に設けられている部分を有する。半導体層１３は、導電層１４ａ及び導電層１４ｂ並びに導電層１５ａ及び導電層１５ｂと重ならない領域を有する。
導電層１５ａ及び導電層１５ｂのそれぞれは、半導体層１３の側面と接する。このとき、図１Ｂ及び図１Ｄに示すように、導電層１５ａ及び導電層１５ｂは、それぞれ半導体層１３の３つの側面に接して設けられている。このような構成とすることで、半導体層１３と、ソース電極又はドレイン電極として機能する導電層１５ａ及び導電層１５ｂ、との接触面積を大きくすることができ、トランジスタがオン状態のときに大きな電流を流すことが可能となる。
絶縁層１８は、図１Ｂ及び図１Ｃに示すように、少なくとも、半導体層１３におけるスペーサ層１２、導電層１４、導電層１５のいずれとも重ならない領域の上面、下面、及び互いに対向する一対の側面と接する部分を有する。
導電層１９は、図１Ｂ及び図１Ｃに示すように、絶縁層１８を介して、半導体層１３におけるスペーサ層１２、導電層１４、導電層１５のいずれとも重ならない領域の上面、下面及び互いに対向する一対の側面を囲うように設けられている。半導体層１３の、絶縁層１８を介して導電層１９に囲われる領域が、チャネル形成領域として機能する。図２Ｂは、トランジスタ１００の導電層１９、半導体層１３及びスペーサ層１２を抜き出した斜視図である。図２Ｂに示すように、導電層１９により半導体層１３のチャネル形成領域に対して、上面、下面及び互いに対向する一対の側面から電界が印加されるため、トランジスタのオン電流を高めることができる、また、オフ電流を低くすることができる。または、高いオン電流を維持したままトランジスタを微細化することができる。または、高いオン電流を維持したままトランジスタの占有面積を小さくすることができる。または、高いオン電流を維持したまま高密度にトランジスタを配置することができる。
また、図１Ｂに示すように、離隔して設けた導電層１５ａ、導電層１５ｂの距離Ｌ１よりも、半導体層１３の下面に絶縁層１８を介して対向する導電層１９の長さＬ２の方が長いことが好ましい。これによりトランジスタのオフセット領域を低減することができ、オン電流をさらに高くすることができる。
絶縁層１６は、半導体層１３、導電層１４及び導電層１５を覆うように設けられている。また、絶縁層１６は、導電層１５ａ及び導電層１５ｂの側面と接する領域と、絶縁層１１と接する領域と、を有する。絶縁層１６としては、酸素バリア性及び水素バリア性の少なくとも一方又は双方を有する膜であることが好ましい。絶縁層１６と絶縁層１１とで半導体層１３を囲う構成とすることで信頼性の高いトランジスタを得ることができる。
絶縁層１７は、絶縁層１６を覆って設けられている。絶縁層１７にはスリットが設けられており、当該スリットの内部に絶縁層１８及び導電層１９が設けられている。なお、スリットは、一対の導電層１５の間の領域と重なる領域を含むように設けられ、トランジスタのチャネル幅方向と概略平行な部分を有する。絶縁層１８はスリットの内側に沿って設けられ、導電層１９はスリットを埋めるように設けられている。
ここで、半導体層１３には、酸化物半導体を用いることが好ましい。さらに、半導体層１３と接する導電層１４の一部、又は、すべてに導電性酸化物を用いることが好ましい。さらに、半導体層１３と接する導電層１５の一部、又は、すべてに導電性酸化物を用いることが好ましい。このような構成とすることで、導電層１４、又は、導電層１５は、半導体層１３との間で良好な接続を形成することができる。
スペーサ層１２には、半導体又は導電体を用いることが好ましい。又は、酸化物半導体を用いることが好ましい。又は、導電性酸化物を用いることが好ましい。又は、導電性材料を用いることが好ましい。このような材料を用いることでスペーサ層１２自体もソース又はドレインとして機能させることができる。
また、半導体層１３とスペーサ層１２とは、エッチング速度の差が大きくとれることが好ましい。スペーサ層１２のエッチング速度は、半導体層１３のエッチング速度よりも速いことが好ましい。そのため、半導体層１３とスペーサ層１２とは、成膜条件、構成元素、組成又は結晶性の少なくとも一が異なる材料を用いることが好ましい。また、スペーサ層１２のエッチング速度は、導電層１４、導電層１５、絶縁層１６、絶縁層１７及び絶縁層１１のエッチング速度よりも速いことが好ましい。
半導体層１３とスペーサ層１２との組み合わせの一例としては、半導体層１３に酸化インジウムを用い、スペーサ層１２にＩｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯともよぶ）を用いる構成とすることが好ましい。
なお、半導体層１３に用いる酸化インジウムは原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法にて成膜されることが好ましく、スペーサ層１２に用いるＩＧＺＯは、ＡＬＤ法にて成膜されることが好ましい。
また、半導体層１３とスペーサ層１２との組み合わせの他の一例としては、半導体層１３にスパッタリング法にて成膜されたＩＧＺＯを用い、スペーサ層１２にＡＬＤ法にて成膜されたＩＧＺＯを用いる構成とすることが好ましい。
また、半導体層１３とスペーサ層１２との組み合わせの他の一例としては、半導体層１３に、ＩＧＺＯを用い、スペーサ層１２に、酸化亜鉛を用いる構成とすることが好ましい。なお、半導体層１３に用いるＩＧＺＯはスパッタリング法にて成膜することが好ましく、スペーサ層１２に用いる酸化亜鉛は、ＡＬＤ法にて成膜されることが好ましい。
＜変形例について＞
図３Ａ乃至図５Ｂを用いて、図１Ａ乃至図２Ｄを用いて説明した半導体装置の変形例について説明する。以降では、図１Ａ乃至図２Ｄを用いて説明した半導体装置と異なる部分について主に説明し、重複する部分についてはこれを参照することとし、説明を省略する場合がある。
＜変形例１＞
図３Ａ乃至図３Ｄには、図１Ｂ等で示した導電層１４（導電層１４ａ、導電層１４ｂ）を設けない構成例を示している。このとき、導電層１５ａは半導体層１３の上面の一部に接し、導電層１５ｂは半導体層１３の上面の別の一部に接する。このような構成とすることで、導電層１５をエッチングして導電層１５ａと導電層１５ｂとに分離する工程が容易になり、生産性及び歩留まりを向上することができる。
＜変形例２＞
図４Ａ乃至図４Ｄには、図１Ｂ等で示した導電層１４（導電層１４ａ、導電層１４ｂ）を設けず、且つ、絶縁層１１とスペーサ層１２との間に絶縁層４１が設けられた場合の構成例を示している。導電層１４を設けないことで、導電層１５をエッチングして導電層１５ａと導電層１５ｂとに分離する工程が容易になり、生産性及び歩留まりを向上することができる。また、絶縁層４１に、水素を捕獲する又は固着する機能を有する絶縁膜を用いることが好ましい。絶縁層１６は、半導体層１３を覆い、導電層１５ａ及び導電層１５ｂの側面と接し、且つ、絶縁層１１と接するように設けられている。絶縁層１１及び絶縁層１６は、酸素バリア性及び水素バリア性の少なくとも一方又は双方を有する膜であることが好ましい。絶縁層１６と絶縁層１１とで、半導体層１３及び絶縁層４１を囲う構成とすることで信頼性の高いトランジスタを提供することができる。
＜変形例３＞
上記ではトランジスタ１００において半導体層１３が１層の構成について説明したが、半導体層１３の数はこれに限られない。半導体層１３の数が少ないほどトランジスタ作製工程を簡略化でき、歩留まりを向上させることができる。半導体層１３の数が多いほど、トランジスタ１００のオン電流を増大することができる。
図５Ａには、図１Ａに示されるトランジスタ１００のＡ１−Ａ２断面を示した図２Ａにおける半導体層１３を２層とした場合のトランジスタの構成例を示している。図５Ｂには、図２Ａの半導体層１３を５層とした場合のトランジスタの構成例を示している。
図５Ａに示す構成では、トランジスタは、２層の半導体層１３（半導体層１３−１、半導体層１３−２）、２層のスペーサ層１２（スペーサ層１２−１ａ及びスペーサ層１２−２ａ、及び、スペーサ層１２−１ｂ及び１２−２ｂ）、導電層１４（導電層１４ａ、導電層１４ｂ）、導電層１５（導電層１５ａ、導電層１５ｂ）、絶縁層１８、導電層１９（導電層１９ａ、導電層１９ｂ）を有する。スペーサ層１２−１ａ及びスペーサ層１２−１ｂは、離隔して絶縁層１１上に設けられる。半導体層１３−１は、スペーサ層１２−１ａ及びスペーサ層１２−１ｂ上に重なって設けられている。スペーサ層１２−２ａ及びスペーサ層１２−２ｂは、離隔して半導体層１３−１上に設けられる。半導体層１３−２は、スペーサ層１２−２ａ及びスペーサ層１２−２ｂ上に重なって設けられている。
導電層１４ａ及び導電層１４ｂは、離隔して半導体層１３−２の上面に接して設けられている。導電層１５ａは、導電層１４ａ上に設けられている部分を有し、導電層１５ｂは、導電層１４ｂ上に設けられている部分を有する。導電層１５ａ及び導電層１５ｂのそれぞれは、半導体層１３（半導体層１３−１、半導体層１３−２）の３つの側面に接して設けられている。導電層１４の絶縁層１８側の側面と、導電層１５の絶縁層１８側の側面とは、平面視において、揃っている、または、概略揃っている。
絶縁層１８は、半導体層１３−１におけるスペーサ層１２−１ａ、スペーサ層１２−１ｂ、スペーサ層１２−２ａ、スペーサ層１２−２ｂのいずれともと重ならない領域の上面、下面、及び互いに対向する一対の側面と接する部分を有する。また、絶縁層１８は、少なくとも、半導体層１３−２におけるスペーサ層１２−２ａ、スペーサ層１２−２ｂ、導電層１４ａ、導電層１４ｂ、導電層１５ａ、導電層１５ｂのいずれとも重ならない領域の上面、下面、及び互いに対向する一対の側面と接する部分を有する。
導電層１９は、絶縁層１８を介して、半導体層１３−２及び半導体層１３−１の上記領域の上面、下面及び互いに対向する一対の側面を囲うように設けられている。半導体層１３−２及び半導体層１３−１の絶縁層１８を介して、導電層１９に囲われる領域が、チャネル形成領域として機能する。
＜変形例４＞
図５Ｂに示す構成では、５層の半導体層１３（半導体層１３−１乃至半導体層１３−５）、５層のスペーサ層１２（スペーサ層１２−１ａ乃至スペーサ層１２−５ａ、及び、スペーサ層１２−１ｂ乃至スペーサ層１２−５ｂ）、導電層１４（導電層１４ａ、導電層１４ｂ）、導電層１５（導電層１５ａ、導電層１５ｂ）、絶縁層１８、導電層１９（導電層１９ａ、導電層１９ｂ）を有する。
導電層１４ａ及び導電層１４ｂは、離隔して半導体層１３−５の上面に接して設けられている。導電層１５ａは、導電層１４ａ上に設けられている部分を有し、導電層１５ｂは、導電層１４ｂ上に設けられている部分を有する。導電層１５ａ及び導電層１５ｂのそれぞれは、半導体層１３（半導体層１３−１乃至半導体層１３−５）の３つの側面に接して設けられている。
絶縁層１８は、少なくとも、半導体層１３−１乃至半導体層１３−５におけるスペーサ層１２−１ａ乃至スペーサ層１２−５ｂと重ならない領域の上面、下面、及び互いに対向する一対の側面と接する部分を有する。
導電層１９は、絶縁層１８を介して、半導体層１３−１乃至半導体層１３−５の上面、下面及び互いに対向する一対の側面を囲うように設けられている。半導体層１３−１乃至半導体層１３−５の絶縁層１８を介して、導電層１９に囲われる領域が、チャネル形成領域として機能する。
なお、図５Ａでは、半導体層１３を２層の構成とし、図５Ｂでは、５層構成とする例を示したが、半導体層は、３層、４層又は６層以上であっても良い。
以上が半導体装置の構成例についての説明である。
［構成要素について］
〈基板〉
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウム、窒化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などを用いることもできる。さらには、絶縁体基板に導電層または半導体層が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電体基板に半導体層または絶縁層が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子（トランジスタを含む）、発光素子、記憶素子などがある。
〈半導体層〉
半導体層１３は酸化物半導体を有することが好ましい。酸化物半導体は、金属酸化物を用いることが好ましい。
半導体層１３としては、酸化インジウムを用いることが好ましい。
また、半導体層１３に用いることができる金属酸化物として、少なくともＩｎまたはＺｎを含むことが好ましい。また、金属酸化物は、Ｉｎと、元素Ｍと、Ｚｎと、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｌａ、Ｃｅ、Ｎｄ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｂ、Ｓｉ、Ｇｅ、及びＳｂなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、特に、Ａｌ、Ｇａ、Ｙ、及びＳｎから選ばれた一種または複数種であることが好ましく、Ｇａがより好ましい。なお、Ｉｎと、元素Ｍと、Ｚｎと、を有する金属酸化物を、以降ではＩｎ−Ｍ−Ｚｎ酸化物と呼ぶ場合がある。
金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は元素Ｍの原子数比以上であることが好ましい。例えば、このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、またはこれらの近傍の組成等が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は元素Ｍの原子数比未満であってもよい。例えば、このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、またはこれらの近傍の組成等が挙げられる。金属酸化物中のＭの原子数比を大きくすることで、酸素欠損の生成を抑制することができる。
半導体層１３は、例えば、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｇａ−Ａｌ酸化物、Ｉｎ−Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｔｉ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物などを用いることができる。また、Ｇａ−Ｚｎ酸化物を用いてもよい。Ｚｎを含む材料とすることで、結晶性を高くしやすいため好ましい。
なお、金属酸化物は、インジウムに代えて、又は、インジウムに加えて、周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、Ｙ、Ｚｒ、Ａｇ、Ｃｄ、Ｓｎ、Ｓｂ、Ｂａ、Ｐｂ、Ｂｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、及びＥｕなどが挙げられる。なお、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、及びＥｕは、軽希土類元素と呼ばれる。
また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
金属酸化物の形成は、スパッタリング法、またはＡＬＤ法を好適に用いることができる。特に、金属酸化物は、被覆性に優れたＡＬＤ法で成膜することが好ましい。なお、金属酸化物をスパッタリング法で形成する場合、成膜後の金属酸化物の組成はターゲットの組成と異なる場合がある。特に亜鉛は、成膜後の金属酸化物における含有率が、ターゲットと比較して５０％程度にまで減少する場合がある。
本明細書等において、金属酸化物のある金属元素の含有率とは、金属酸化物に含まれる金属元素の原子数の総数に対する、その元素の原子数の割合をいう。例えば金属酸化物が金属元素Ｘ、金属元素Ｙ、金属元素Ｚを含み、当該金属酸化物に含まれる金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数をＡＸ、ＡＹ、ＡＺとしたとき、金属元素Ｘの含有率は、ＡＸ／（ＡＸ＋ＡＹ＋ＡＺ）で示すことができる。また、金属酸化物中の金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数の比（原子数比）が、ＢＸ：ＢＹ：ＢＺで示されるとき、金属元素Ｘの含有率は、ＢＸ／（ＢＸ＋ＢＹ＋ＢＺ）で示すことができる。
例えば、Ｉｎを含む金属酸化物の場合、Ｉｎの含有率を高くすることにより、オン電流の高いトランジスタを実現することができる。
半導体層１３にＧａを含まない、またはＧａの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。つまり、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。また、Ｇａを含む金属酸化物を用いる場合は、Ｉｎの含有率よりも、Ｇａの含有率を低くすることが好ましい。これにより、高移動度で且つ信頼性の高いトランジスタを実現することができる。
一方、Ｇａの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。つまり、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。具体的には、Ｇａの原子数比がＩｎの原子数比以上である金属酸化物はバンドギャップがより大きくなり、トランジスタのＮＢＴＩＳ試験でのしきい値電圧の変動量を小さくすることができる。
また、亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
半導体層１３は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層１３が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。なお、異なる組成の酸化物半導体層を２以上積層した積層構造としてもよい。また、ＡＬＤ法を用いることで、組成が厚さ方向に連続的に異なる金属酸化物層を形成することもできる。これにより、決まった組成の膜を用いる場合と比較して設計の選択の幅が広がるだけでなく、組成の異なる２層の間に生じる界面準位などの生成を防ぐことができるため、電気特性及び信頼性を高めることができる。また、スパッタリング法とＡＬＤ法の双方を用いて積層構造を有する金属酸化物層を形成してもよい。
半導体層１３を２層構造とする場合、そのうち一層に高移動度の材料（導電性の高い材料）を用いることが好ましい。これによりオン電流の高いトランジスタとすることができる。そのため低い消費電力と高い性能を両立することができる。または、ソース電極及びドレイン電極と接する側に高移動度の材料を用いてもよい。これにより半導体層１３とソース電極またはドレイン電極との接触抵抗を小さくできるため、寄生抵抗が低減され、オン電流の高いトランジスタとすることができる。
また、半導体層１３を３層構造とする場合、二層目に一層目及び三層目よりも高移動度の材料を用いることが好ましい。これにより、主として二層目が電流経路となるため、ゲート絶縁層と半導体層１３との間の界面散乱が抑制され、オン電流が高く、且つ信頼性の高いトランジスタを実現できる。
移動度の高さ、導電性の高さの違いは、例えばインジウムの含有率の高さに置き換えることができる。そのほか、インジウムの他に導電性の向上に寄与する元素を含むか否か、またはその元素の含有量なども移動度および導電性に影響する。高移動度の材料の一例としては、例えばＩｎ：Ｇａ：Ｚｎ＝４：３：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝４：１、Ｉｎ：Ｓｎ：Ｚｎ＝４０：Ｘ：１０（Ｘは０．１以上５以下の実数、代表的にはＸ＝１）、またはこれらの近傍の組成の材料などが挙げられる。一方、上述した材料と比較して移動度または導電性の低い材料としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２、またはこれらの近傍の組成の材料などが挙げられる。
半導体層１３は、結晶性を有する金属酸化物層を用いることが好ましい。例えば、単結晶構造、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体層１３に用いることにより、半導体層１３中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
半導体層１３に用いる金属酸化物層の結晶性が高いほど、半導体層１３中の欠陥準位密度を低減できる。
半導体層１３には、酸化インジウムを用いることが好ましい。特に、単結晶の酸化インジウム膜を用いることが好ましい。なお、半導体層１３は結晶性を有する膜を用いることが好ましく、単結晶構造の酸化インジウムを用いることが特に好ましいが、多結晶構造または微結晶構造を有する酸化インジウムを用いることもできる。単結晶構造を有する酸化インジウムを用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度のトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。多結晶構造を有する酸化インジウムを用いる場合、少なくともチャネル形成領域（導電層１９と重畳する領域）には、結晶粒界が観測されないことが好ましい。これにより、多結晶構造を有する酸化インジウムであっても、単結晶構造を有する場合と同様の効果を奏することができる。
半導体層１３の膜厚は、１ｎｍ以上５０ｎｍ以下であることがより好ましく、２．５ｎｍ以上３０ｎｍ以下であることがより好ましく、２．５ｎｍ以上２０ｎｍ以下であることがより好ましく、５ｎｍ以上２０ｎｍ以下であることがより好ましく、５ｎｍ以上１０ｎｍ以下であることがさらに好ましい。半導体層１３の膜厚を上記範囲とすることで、半導体層１３の結晶性を高めることができる。
結晶性の高い酸化物半導体のなかでも、酸化インジウムは、例えばＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物）膜と比較して、水素及び酸素の一方又は双方が移動しやすい膜である。よって、酸化インジウムは、例えばＩＧＺＯ膜と比較して、水素及び酸素の一方又は双方が供給されやすく、且つ排出されやすい膜であるといえる。これにより、半導体層１３中にキャリアまたは固定電荷となりうる過剰な酸素、または過剰な水素が蓄積されにくいといえるため、電気特性および信頼性の良好なトランジスタをとすることができる。
半導体層１３は、結晶性を低下させる元素の濃度が低減されていることが好ましい。例えば、ホウ素、アルミニウムなどの元素の濃度が、１ａｔｏｍｉｃ％以下であることが好ましく、０．１ａｔｏｍｉｃ％以下であることがより好ましく、０．０１ａｔｏｍｉｃ％（１００ｐｐｍ）以下であることがさらに好ましい。
また、半導体層１３に酸化インジウムを用いる場合、意図せず混入するガリウムは過剰な酸素原子と結合しやすい性質があるため、ＰＢＴＳ試験におけるしきい値電圧の変動量が大きくなる場合がある。そのため、半導体層１３に酸化インジウムを用いる場合、半導体層１３中のガリウム濃度は１ａｔｏｍｉｃ％以下であることが好ましく、０．１ａｔｏｍｉｃ％以下であることがより好ましく、０．０１ａｔｏｍｉｃ％（１００ｐｐｍ）以下であることがさらに好ましい。
ＯＳトランジスタは、非晶質シリコンを用いるトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（以下、オフ電流ともいう）が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。
本発明の一態様である半導体装置は、例えばプロセッサ、記憶装置、または各種ＩＣに適用することができる。本発明の一態様のトランジスタは、大きな電流を流すことが可能で、且つ、オフ電流が著しく低いという特性を有するため、回路の高速動作と、低消費電力化を同時に実現することが可能となる。
ＯＳトランジスタは、放射線照射による電気特性の変動がＳｉトランジスタよりも小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。
なお、半導体層１３に用いることができる半導体材料は、酸化物半導体に限定されない。例えば、単体元素よりなる半導体、または化合物半導体を用いることができる。単体元素よりなる半導体としては、シリコン（単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコンを含む）またはゲルマニウムなどが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、シリコンゲルマニウムが挙げられる。化合物半導体として、有機半導体、窒化物半導体、または酸化物半導体等が挙げられる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
または、半導体層１３は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の高いトランジスタを提供することができる。
上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
半導体層１３に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、または単結晶以外の結晶性を有する半導体（多結晶半導体、微結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
〈ゲート絶縁膜〉
トランジスタの微細化、及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層に、比誘電率が高い（ｈｉｇｈ−ｋ）材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁層の機能に応じて、材料を選択することが好ましい。
絶縁層１８はトランジスタのゲート絶縁膜として機能する。半導体層１３に酸化物半導体を用いる場合、絶縁層１８の少なくとも半導体層１３と接する膜には、酸化物絶縁膜を用いることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一または複数を用いることができる。このほか、絶縁層１８として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜を用いることもできる。また、絶縁層１８は積層構造を有していてもよく、例えば酸化物絶縁膜と窒化物絶縁膜とをそれぞれ１以上有する積層構造としてもよい。
絶縁層１８は、比誘電率が高い（ｈｉｇｈ−ｋ）絶縁膜を積層して用いることが好ましく、また、比誘電率が高い（ｈｉｇｈ−ｋ）絶縁膜と、絶縁耐力が大きい絶縁膜との積層構造を用いることが好ましい。例えば、絶縁層１８として、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウムを用いることができる。また、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜（ＺＡＺともいう）を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜（ＺＡＺＡともいう）を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁膜を積層して用いることで、絶縁耐力が向上し、静電破壊を抑制できる。比誘電率が高い（ｈｉｇｈ−ｋ）絶縁膜としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物などが挙げられる。また、上述のＺＡＺ、ＺＡＺＡも、比誘電率が高い絶縁膜の一例である。絶縁耐力が大きい絶縁膜としては、酸化シリコン、または酸化窒化シリコンを用いることができる。また、酸化シリコン、または酸化窒化シリコンなどは、リーク電流を抑制する絶縁膜ともいえる。
また、絶縁層１８として、強誘電性を示す絶縁膜を用いてもよい。強誘電性を示す絶縁膜としては、酸化ハフニウム、酸化ジルコニウム又は酸化ハフニウムジルコニウムなどの金属酸化物が挙げられる。
絶縁層１８を２層構造とする場合、半導体層１３側に位置する膜に、水素を捕獲する又は固着する機能を有する絶縁膜を用い、ゲート電極として機能する導電層１９側に位置する膜として水素に対するバリア性を有する絶縁膜を用いることが好ましい。これにより、導電層１９側から半導体層１３に水素が拡散することを抑制でき、信頼性の高いトランジスタを実現できる。
絶縁層１８を３層構造とする場合、半導体層１３側に位置する膜に、絶縁耐力が大きい絶縁膜、又はリーク電流を抑制する絶縁膜を用い、導電層１９側に位置する膜に、水素に対するバリア性を有する絶縁膜、酸素に対するバリア性を有する絶縁膜、又は水及び水素といった不純物及び酸素の透過を抑制する機能を有する絶縁膜を用い、これらの間に位置する膜に、水素を捕獲する又は固着する機能を有する絶縁膜を用いることが好ましい。導電層１９側に位置する膜により、導電層１９側への酸素の拡散を防ぎ、導電層１９の酸化を抑制できる。
絶縁層１８を４層構造とする場合、半導体層１３側に位置する膜に、酸素に対してバリア性を有する絶縁膜を用い、その次に半導体層１３に近い膜に、絶縁耐力が大きい絶縁膜、又はリーク電流を抑制する絶縁膜を用い、その次に半導体層１３に近い膜に、水素を捕獲する又は固着する機能を有する絶縁膜を用い、最も導電層１９側に位置する膜に、水素に対するバリア性を有する絶縁膜、酸素に対するバリア性を有する絶縁膜、又は水及び水素といった不純物及び酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。すなわち、上述の３層構造に加えて、半導体層１３側に膜を追加した構成とすることができる。半導体層１３に接する膜に酸素に対するバリア性を有する絶縁膜を用いることで、半導体層１３から酸素が脱離することを抑制できる。このとき、半導体層１３に接する膜としては、酸化アルミニウム膜を用いることが好適である。酸化アルミニウムは、酸素に対するバリア性を有するだけでなく、水素を捕獲する又は固着する機能を有するため、半導体層１３に水素が拡散することも防ぐ効果を奏する。
絶縁層１８を積層構造とする場合、各絶縁膜はそれぞれ薄膜であることが好ましい。例えば、絶縁層１８の総膜厚が１ｎｍ以上２０ｎｍ以下、好ましくは２ｎｍ以上１０ｎｍ以下とすることで、トランジスタのサブスレッショルドスイング値（Ｓ値ともいう）を小さくすることができる。また各絶縁膜の厚さは、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５ｎｍ以下がより好ましく、０．５ｎｍ以上５ｎｍ以下がより好ましく、１ｎｍ以上５ｎｍ未満がより好ましく、１ｎｍ以上３ｎｍ以下がさらに好ましい。
具体的な例としては、半導体層１３側から、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜の順で積層された４層構造を用い、これらの厚さを、半導体層１３側から１ｎｍ、２ｎｍ、２ｎｍ、１ｎｍとすることが好ましい。
また、別の具体的な例としては、半導体層１３側から、酸化ハフニウム膜、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜の順で積層された４層構造を用い、これらの厚さを、半導体層１３側から１ｎｍ、２ｎｍ、２ｎｍ、１ｎｍとすることが好ましい。
また、別の具体的な例としては、半導体層１３側から、酸化シリコン膜、酸化ハフニウム膜、の順で積層された２層構造を用い、これらの厚さを、半導体層１３側から１ｎｍ、１．５ｎｍとすることが好ましい。
なお、本明細書等において、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の透過を抑制する機能ともいう）とする。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−などの水素と結合した物質などの少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域または半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子などの少なくとも一を指す。
水及び水素といった不純物及び酸素の透過を抑制する機能を有する絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、または、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などの金属酸化物が挙げられる。また、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの窒化物を用いることができる。
水素を捕獲する又は固着する機能を有する絶縁膜の材料としては、ハフニウムを含む酸化物、マグネシウムを含む酸化物、アルミニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等の金属酸化物が挙げられる。また、これらの金属酸化物は、さらにジルコニウムを含んでいてもよく、例えば、ハフニウム及びジルコニウムを含む酸化物（酸化ハフニウムジルコニウム）等が挙げられる。ここで、アモルファス構造を有する金属酸化物では、一部の酸素原子がダングリングボンドを有するため、水素を捕獲するまたは固着する能力が高い。したがって、これらの金属酸化物は、アモルファス構造を有することが好ましい。例えば、これらの酸化物にシリコンを含むことで、アモルファス構造を実現してもよい。例えば、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）を用いることが好ましい。なお、金属酸化物は、一部に結晶領域、及び、結晶粒界の一方または双方を有する場合がある。
なお、対応する物質を捕獲する又は固着する機能は、対応する物質が拡散し難い性質を有するともいえる。よって、対応する物質を捕獲する又は固着する機能を、バリア性と言い換えることができる。
水素に対するバリア性を有する絶縁膜の材料としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、ハフニウムアルミネート、酸化ハフニウムジルコニウム、窒化シリコン、又は窒化酸化シリコン、酸化ガリウム膜等が挙げられる。
酸素に対するバリア性を有する絶縁膜の材料としては、例えば、アルミニウム及びハフニウムの一方又は両方を含む酸化物、酸化マグネシウム、ガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンなどが挙げられる。また、アルミニウム及びハフニウムの一方又は両方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート並びにハフニウムシリケートなどが挙げられる。
〈導電層〉
導電層１４及び導電層１５は半導体層１３と接する。ここで、半導体層１３として酸化物半導体を用いる場合、導電層１４及び導電層１５の半導体層１３と接する部分に例えばアルミニウムなどの酸化されやすい金属を用いると、導電層１４及び導電層１５と半導体層１３との間に絶縁性の酸化物（例えば酸化アルミニウム）が形成され、これらの導通を妨げる恐れがある。そのため、導電層１４及び導電層１５の少なくとも半導体層１３と接する部分には、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、または導電性酸化物材料を用いることが好ましい。
半導体層１３と接する導電層１４及び導電層１５としては、例えばチタン、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。これらは、酸化されにくい導電性材料、または、酸化されても導電性を維持する材料であるため、好ましい。
または、酸化インジウム、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、などの導電性酸化物を用いることができる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。または、上記半導体層１３に適用できるＩｎ−Ｇａ−Ｚｎ酸化物などの酸化物材料も、キャリア濃度を高めることで導電層として用いることができる。
例えば、導電層１４及び導電層１５として、それぞれ上記導電性酸化物膜の単層構造、タングステン膜上にルテニウム膜または酸化ルテニウム膜を積層した二層構造、上記導電性酸化物膜上にルテニウム膜または酸化ルテニウム膜を積層した二層構造、ルテニウム膜または酸化ルテニウム膜上に上記導電性酸化物膜を積層した二層構造、タングステン膜上に導電性酸化物膜を積層した二層構造、窒化チタン膜とタングステン膜と窒化チタンを順に積層した三層構造、などを用いることができる。
導電層１４、導電層１５及び導電層１９には低抵抗な導電性材料を用いることが好ましい。導電層１４、導電層１５及び導電層１９としては、例えばアルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、コバルト、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、当該金属元素を成分とする合金を用いることが好ましい。また、上記金属または合金の窒化物、もしくは上記金属または合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、導電層１４及び導電層１５は、上記導電性酸化物若しくは導電性窒化物と上記金属との積層構造を用いることができる。例えば、窒化タンタルとタングステンとの積層構造などが好ましい。
また、導電層１９には、上記導電層１４及び導電層１５に用いることができる、窒化物、及び酸化物を適用してもよい。例えば、窒化チタンとタングステンとの積層構造などが好ましい。
〈絶縁層〉
絶縁層１７は層間絶縁膜として用いることができる。例えば、スパッタリング法、またはプラズマＣＶＤ法などの成膜方法で形成することが好ましい。特に、スパッタリング法を用いると、成膜ガスに水素ガスを用いなくてよいため、水素の含有量の極めて少ない膜とすることができる。そのため、半導体層１３に水素が供給されることを抑制し、トランジスタ１００の電気特性の安定化を図ることができる。
絶縁層１７は、比誘電率が低いことが好ましい。比誘電率が低い材料を層間絶縁膜とすることで、配線間に生じる寄生容量を低減できる。例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンのうち一つまたは複数を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。
絶縁層１７は層間絶縁層として機能するため、他の絶縁層と比較して、高い成膜レートでの成膜が可能な成膜方法を用いることが好ましい。例えば、絶縁層１７として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ、化学式：Ｓｉ（ＯＣ２Ｈ５）４）を用いてプラズマＣＶＤ法により形成した酸化シリコン膜を用いてもよい。これにより、生産性を向上させることができる。
下地絶縁層として機能する絶縁層１１は、層間絶縁層としても機能する。絶縁層１１は、上記絶縁層１７に用いることのできる絶縁材料を用いることができる。
ここで、金属酸化物膜を用いるトランジスタは、水及び水素といった不純物及び酸素の透過を抑制する機能を有する絶縁膜で囲むことによって、トランジスタの電気特性を安定にすることができる。半導体装置が有する絶縁層１１、絶縁層１６及び絶縁層４１には、水及び水素といった不純物及び酸素の透過を抑制する機能を有する絶縁膜、水素を捕獲する又は固着する機能を有する絶縁膜、水素に対するバリア性を有する絶縁膜、又は酸素に対するバリア性を有する絶縁膜を用いることが好ましい。これらの絶縁層を用いることで、半導体層１３への水素の拡散を抑制することができる。また、導電層１４又は導電層１５の酸化を抑制することができる。
〈スペーサ層〉
スペーサ層１２には、絶縁材料、半導体材料、または導電性材料のいずれを用いることもできる。スペーサ層１２には、少なくとも半導体層１３とエッチング速度の選択比が取れる材料を用いることができる。スペーサ層１２には、少なくとも半導体層１３と構成元素、組成、結晶性、または密度のうち一以上の異なる材料を用いることができる。
スペーサ層１２としては、特に、半導体層１３に用いることのできる材料、または、導電層１４に用いることのできる材料を用いることが好ましい。なお、スペーサ層１２には、導電層１４及び導電層１５に用いることのできる材料、または絶縁層１６に用いることのできる材料、または絶縁層１７に用いることのできる材料を適用することもできる。
以上が、構成要素についての説明である。
［作製方法例］
以下では、本発明の一態様の半導体装置の作製方法の一例について説明する。ここでは、上記構成例で例示した図１Ａ乃至図１Ｄに示すトランジスタ１００を例に挙げて説明する。
なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
また、半導体装置を構成する薄膜は、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いる成膜方法により、島状の薄膜を直接形成してもよい。
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
図６Ａ乃至図７Ｄは以下で説明する作製方法例における、各工程に対応する斜視概略図である。図８Ａ乃至図８Ｃは、図７Ａにおける水平断面を含む斜視概略図である。
まず、絶縁層１１を、基板（図示しない）上に形成する。
基板としては、少なくとも後の熱処理に耐えうる程度の耐熱性を有する基板を用いることができる。
絶縁層１１としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。絶縁層１１の成膜は、スパッタリング法、ＣＶＤ法、真空蒸着法、ＰＬＤ法、ＡＬＤ法、などを用いることができる。絶縁層１１の被形成面が平坦でない場合には、絶縁層１１の成膜後に絶縁層１１の上面が平坦となるように平坦化処理を行ってもよい。
続いて、スペーサ層１２となる膜を、絶縁層１１上に成膜する。当該膜は、スパッタリング法、ＡＬＤ法、などの成膜方法で形成することができる。例えばスペーサ層１２となる膜にＩＧＺＯ又は酸化亜鉛を用いる場合には、スパッタリング法またはＡＬＤ法により形成することができる。スペーサ層１２となる膜に金属酸化物膜を用いる場合には、本明細書に記載する半導体層１３となる膜の形成方法の記載を参照することができる。
スペーサ層１２となる膜の厚さは、後に形成する絶縁層１８と導電層１９の厚さ（半導体層１３と重なる領域における厚さ）によって決定される。少なくとも、スペーサ層１２となる膜の厚さは、絶縁層１８の厚さの２倍よりも大きくする。例えば、スペーサ層１２となる膜の厚さは、絶縁層１８の厚さの２倍より大きく１０倍以下、好ましくは２．５倍以上１０倍以下、より好ましくは３倍以上１０倍以下とする。
続いて、半導体層１３となる膜を、スペーサ層１２となる膜の上に成膜する。
なお、ここでは半導体層１３を１層有する場合を説明するが、半導体層１３を２以上の複数層有する構成としてもよい。その場合はスペーサ層１２となる膜と半導体層１３となる膜とを交互に積層する。
半導体層１３としては、半導体特性を有する金属酸化物（酸化物半導体）膜を用いることができる。当該金属酸化物膜の成膜は、スパッタリング法、ＡＬＤ法などを適宜用いて行えばよい。例えば、ＩＧＺＯ、又は酸化インジウム等を用いることができる。なお、半導体層１３に用いる酸化インジウムについて、実施の形態２の記載を参照することもできる。
金属酸化物膜は、結晶性を有すると好ましい。本発明の一態様の金属酸化物膜は特に、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する金属酸化物を有することが好ましい。
なお、金属酸化物膜の成膜中または金属酸化物膜の成膜後に、金属酸化物膜の結晶性を高める処理を行うと好適である。当該金属酸化物膜の結晶性を高める処理としては、例えば、加熱処理、プラズマ処理、マイクロ波（代表的には、２．４５ＧＨｚ）処理、マイクロ波励起プラズマ処理（単に、マイクロ波プラズマ処理ともいう）、及び光（例えば、紫外光）照射処理が挙げられる。なお、これらの処理のうち複数種を、同時に、または順に行ってもよい。例えば、加熱処理とマイクロ波励起プラズマ処理とを同時に行うことができる。または、加熱処理を行ったのち、マイクロ波励起プラズマ処理を行うことができる。
また、金属酸化物膜の結晶性を高める処理は、金属酸化物膜の成膜後に行ってもよい。具体的には、当該処理を、成膜後の金属酸化物膜に対して直接行ってもよいし、金属酸化物膜上に成膜した絶縁膜などの他の膜を介して当該処理を行ってもよい。例えば、金属酸化物膜の成膜後にマイクロ波励起プラズマ処理を行う、または金属酸化物膜の成膜後に絶縁膜（例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜など）を成膜したのち、当該絶縁膜を介して金属酸化物膜に加熱処理またはマイクロ波励起プラズマ処理を行ってもよい。なお、上述の金属酸化物膜の結晶性を高める処理は、金属酸化物膜に含まれる不純物を除去する処理を兼ねることができる。例えば、金属酸化物膜に含まれる、炭素、水素、窒素などを好適に除去することができる。または金属酸化物膜の結晶性を高める処理を酸素ガス雰囲気中で行うことで、金属酸化物膜中の酸素欠損を低減させることができる。
金属酸化物膜の結晶性を高める処理を行う際には、加熱処理の温度（または基板の温度）を、室温（例えば２５℃）以上、１００℃以上７００℃以下、１００℃以上６００℃以下、または３００℃以上４５０℃以下とすることが好ましい。
金属酸化物膜の結晶性を高めることで、信頼性が良好なトランジスタを実現することができる。
金属酸化物膜の結晶性を高める手段の一例として、半導体層１３となる膜に酸化インジウムを用い、スペーサ層１２となる膜にＩＧＺＯを用いる構成とすることが好ましい。スペーサ層１２となる膜にＩＧＺＯを用いることで、スペーサ層１２となる膜に接して成膜された酸化インジウム層は結晶化された膜を得ることが可能となる。より好ましくは、スペーサ層１２に、被成膜面に対して垂直又は概略垂直にｃ軸配向するＩＧＺＯを用いることで、直上に成膜される半導体層１３の酸化インジウム膜の結晶の［１１１］方向が、スペーサ層１２のｃ軸と平行、または概略平行とすることができる。
金属酸化物膜は、例えば金属酸化物ターゲットを用いるスパッタリング法により形成することができる。
金属酸化物膜は、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜は、可能な限り水素、水などの不純物が低減され、高純度な膜であることが好ましい。特に、金属酸化物膜として、結晶性を有する金属酸化物膜を用いることが好ましい。
また、金属酸化物膜を成膜する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）とを混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が高められたトランジスタとすることができる。
金属酸化物膜を成膜する際、基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができる。
金属酸化物膜の成膜条件としては、基板温度を室温以上２５０℃以下、好ましくは室温以上２００℃以下、より好ましくは基板温度を室温以上１４０℃以下とするとよい。例えば基板温度を、室温以上１４０℃未満とすると、生産性が高くなり好ましい。
ＡＬＤ法を用いる場合、熱ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）等の成膜方法を用いることが好ましい。熱ＡＬＤ法は極めて高い段差被覆性を示すため好ましい。またＰＥＡＬＤ法は、高い段差被覆性を示すことに加え低温成膜が可能であるため好ましい。
例えば、半導体膜に金属酸化物を用いる場合、構成する金属元素を含むプリカーサと、酸化剤と、を用いてＡＬＤ法により成膜することができる。
例えば、酸化インジウムを成膜する場合には、インジウムを含むプリカーサを用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜する場合には、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、および亜鉛を含むプリカーサの、３つのプリカーサを用いることができる。または、インジウムを含むプリカーサと、ガリウム及び亜鉛を含むプリカーサの２つのプリカーサを用いてもよい。
インジウムを含むプリカーサとして、トリエチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）、（３−（ジメチルアミノ）プロピル）ジメチルインジウムなどを用いることができる。
また、ガリウムを含むプリカーサとして、トリメチルガリウム、トリエチルガリウム、トリス（ジメチルアミド）ガリウム（ＩＩＩ）、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、ジエチルクロロガリウム、塩化ガリウム（ＩＩＩ）などを用いることができる。
また、亜鉛を含むプリカーサとして、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、塩化亜鉛などを用いることができる。
酸化剤としては、例えば、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）、二酸化窒素（ＮＯ２）、一酸化二窒素（Ｎ２Ｏ）、過酸化水素（Ｈ２Ｏ２）などを用いることができ、これらを２以上用いてもよい。
膜中の水素濃度および窒素濃度を低減するためには、酸化剤としてＯ２またはＯ３を用いることが好ましく、特にＯ３を用いることがより好ましい。
得られる膜の組成を制御する方法としては、原料ガスの流量比、原料ガスを流す時間、原料ガスを流す順番などを調整することが挙げられる。また、これらを調整することで、組成が連続して変化する膜を成膜することもできる。また、組成の異なる２以上の膜を連続して成膜することも可能となる。
金属酸化物膜の成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行うとよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にするとよい。また、加熱処理は減圧状態で行ってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、上記金属酸化物膜などに水分等が取り込まれることを可能な限り防ぐことができる。
以降の図面では、半導体層を単層で明示しているが、積層構造としてもよい。例えば、ＡＬＤ法により形成した２層構造、ＡＬＤ法により形成した３層構造、１層目をＡＬＤ法により形成し、２層目をスパッタリング法により形成した２層構造、もしくは、１層目をＡＬＤ法により形成し、２層目をスパッタリング法により形成し、３層目をＡＬＤ法またはスパッタリング法により形成した３層構造などとすることができる。１層目をＡＬＤ法で形成することでミキシングを抑制することができるため好ましいが、１層目をスパッタリング法により形成し、２層目をＡＬＤ法により形成することもできる。なお、半導体層は４層以上の積層構造としてもよい。
続いて、導電層１４となる膜を半導体層１３となる膜の上に成膜する。導電層１４となる膜は、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で成膜することができる。
続いて、導電層１４となる膜上にレジストマスクを形成して、スペーサ層１２となる膜、半導体層１３となる膜、導電層１４となる膜のレジストマスクに覆われていない部分をエッチングする。それにより、絶縁層１１上に、スペーサ層１２となる島状の膜６１、半導体層１３、導電層１４となる島状の膜６２を形成する（図６Ａ）。
なお、導電層１４となる島状の膜６２は、半導体層１３をエッチングする際にメタルハードマスクとして用いることができる。ここでは、導電層１４を残置する場合を説明したが、スペーサ層１２となる島状の膜６１、半導体層１３及び島状の膜６２を形成した後に、島状の膜６２を除去することで、図３Ａ乃至図３Ｄに示す半導体装置を作製できる。
エッチングは異方性のドライエッチングを用いることが好ましい。図６Ａでは、各層の側面が絶縁層１１の上面に対して垂直である例を示すが、エッチング条件によっては各層の側面がテーパ形状となる場合もある。なお、本明細書等において、テーパ形状とは、構造体の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。
続いて、導電層１５となる膜を島状の膜６１、半導体層１３及び島状の膜６２を覆って成膜する。導電層１５となる膜上にレジストマスクを形成する。導電層１５となる膜のレジストマスクに覆われていない部分をエッチングすることで、導電層１５となる島状の膜６３を形成する（図６Ｂ）。
続いて、絶縁層１６を、導電層１５となる島状の膜６３上に成膜する。絶縁層１６は、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。絶縁層１６には、水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。また、絶縁層１６には、水素に対するバリア性を有する絶縁層を用いることが好ましい。
続いて、絶縁層１７を、絶縁層１６上に成膜する。絶縁層１７は、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法で形成することができる。絶縁層１７を成膜後、平坦化処理を行うことにより、絶縁層１７を平坦化する。平坦化処理としては、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いることができる（図６Ｃ）。
続いて、絶縁層１７上にレジストマスクを形成する。レジストマスクに覆われていない部分の絶縁層１７、絶縁層１６、島状の膜６３及び島状の膜６２をエッチングし、トレンチ６４を形成する。このとき、島状の膜６３から導電層１５ａ及び導電層１５ｂが形成され、島状の膜６２から導電層１４ａ及び導電層１４ｂが形成される。導電層１５ａ及び導電層１５ｂは、トレンチ６４を境に分離される。導電層１４ａ及び導電層１４ｂは、トレンチ６４を境に分離される。トレンチ６４内に半導体層１３の一部及びスペーサ層１２の一部が露出する。ここでトレンチ６４の形成には、異方性のドライエッチングを用いることが好ましい（図６Ｄ）。
続いて、トレンチ６４内の島状の膜６１をエッチングする。このとき、島状の膜６１からスペーサ層１２ａ及びスペーサ層１２ｂが形成される。スペーサ層１２ａ及びスペーサ層１２ｂは、トレンチ６４を境に分離される（図７Ａ及び図７Ｂ）。島状の膜６１のエッチングには等方性エッチングを用いることが好ましい。等方性エッチングとしては、ウェットエッチングを用いることができる。なお、図７Ｂは、図７Ａをチャネル長方向に切断した斜視概略図を示している。
例えば、半導体層１３にスペーサ層１２よりも結晶性の高い膜を用いる場合には、ウェットエッチングを用いると、エッチング速度の選択比を大きくとれることが好ましい。ウェットエッチングには、例えばフッ酸、リン酸、シュウ酸、硝酸、酢酸、塩酸、または水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、またはこれらのうち２以上を含む混合溶液または混合水溶液を用いることができる。なお、ウェットエッチングに用いる薬液は、アルカリ性であってもよく、酸性であってもよい。
島状の膜６１をスペーサ層１２ａ及びスペーサ層１２ｂに離隔することにより、半導体層１３と絶縁層１１との間に空間を形成することができる。当該空間の高さは、スペーサ層１２の膜厚と一致又は概略一致する。なお、当該空間の幅は、トレンチ６４のチャネル長方向の幅よりも広くすることが好ましい。図８Ａ乃至図８Ｃには、図７Ａに示す水平断面Ｃを含む斜視概略図を示す。スペーサ層１２の等方性エッチングのされ方により、スペーサ層１２ａ、スペーサ層１２ｂの形状は様々な形状を有する。なお、スペーサ層１２ａとスペーサ層１２ｂに分離できればよく、図８Ａ乃至図８Ｃのいずれかの形状であってもよい。図８Ａにおけるスペーサ層１２ａ及びスペーサ層１２ｂの上面形状は、四角形である。また、図８Ｂにおけるスペーサ層１２ａ及びスペーサ層１２ｂの上面形状は、対向するスペーサ層に向かって凸の円弧を有する形状である。また、図８Ｃにおけるスペーサ層１２ａ及びスペーサ層１２ｂの上面形状は、対向するスペーサ層に向かって凹の円弧を有する形状である。
なお、トレンチ６４内の平面視における半導体層１３のチャネル長方向の長さは、チャネル幅方向の長さよりも長いことが好ましい。例えば、トレンチ６４内の平面視における半導体層１３のチャネル長方向の長さは、チャネル幅方向の長さよりも、２倍以上の長さを有することが好ましい。
次いで、絶縁層１８となる膜を成膜する。絶縁層１８となる膜は代表的には、他の成膜手法よりも段差被覆性の高いＡＬＤ法を用いて形成することが好ましい。その後、導電層１９となる膜を成膜する。絶縁層１８となる膜及び導電層１９となる膜を成膜後、ＣＭＰを行うことで、絶縁層１７上の、絶縁層１８となる膜及び導電層１９となる膜の除去を行う（図７Ｃ及び図７Ｄ）。なお、図７Ｄは、図７Ｃをチャネル長方向に切断した斜視概略図を示している。導電層１９としては、例えば、導電層１９ａと導電層１９ｂの２層構造とすることができる。導電層１９ａは、導電層１９ｂよりも段差被覆性の良い成膜手法であることが好ましい。図７Ｄに示すように、スペーサ層１２ａ及びスペーサ層１２ｂに離隔することにより、半導体層１３と絶縁層１１との間に設けた空間には、少なくとも絶縁層１８及び導電層１９ａが成膜される。
以上の工程により、トランジスタ１００を作製することができる。
以上が、作製方法例についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置が有するトランジスタの半導体層に用いることのできる、酸化インジウム膜について説明する。
　なお、本明細書等において、膜中に少なくとも結晶部又は結晶領域を有する酸化インジウムを、結晶の酸化インジウム（ｃｒｙｓｔａｌ　ＩＯ）又は結晶性酸化インジウム（ｃｒｙｓｔａｌｌｉｎｅ　ＩＯ）という。例えば、ｃｒｙｓｔａｌ　ＩＯ又はｃｒｙｓｔａｌｌｉｎｅ　ＩＯとして、単結晶の酸化インジウム、多結晶の酸化インジウム、微結晶の酸化インジウム等が挙げられる。
　酸化インジウムは、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも表記する）、酸化亜鉛などの酸化物半導体とは全く異なる物性を有する半導体材料である。
　酸化インジウム、シリコン、及びＩＧＺＯのホール（Ｈａｌｌ）移動度のキャリア濃度依存性について説明する。図９Ａはシリコン（Ｓｉ）及び酸化インジウム（ＩｎＯＸ）、図９ＢはＩＧＺＯに対する、ホール移動度のキャリア濃度依存性についての模式図である。
　まず、ＩＧＺＯは、図９Ｂに矢印で示すように、キャリア濃度が高いほどホール移動度が高い傾向を示す。一方、酸化インジウムは、図９Ａに矢印で示すように、キャリア濃度が低いほどホール移動度が高い傾向を示す（非特許文献１参照）。この傾向はシリコンと同様の傾向であり、材料中のドーパント（不純物）の濃度が低いほど、不純物散乱が減少しホール移動度が高くなる。すなわち酸化インジウムは、高純度且つ真性であるほど、ホール移動度が高くなる。この結果から、酸化インジウムはＩＧＺＯとは異なり、シリコンに近い物性を持つ物質であるといえる。なお、図９Ａに示す酸化インジウムの特性は、単結晶を想定した場合である。そのため、酸化インジウムが非単結晶（例えば、多結晶）のとき、図９Ａに示す特性と異なる場合がある。
　図９Ａにおいて、キャリア濃度の低い範囲Ｒ１はホール移動度が極めて高いため、例えばトランジスタのチャネル形成領域に好適なキャリア濃度の範囲であるといえる。例えば、酸化インジウムの場合、範囲Ｒ１は、キャリア濃度の値が１×１０１５ｃｍ−３を含む範囲であり、例えば１×１０１４ｃｍ−３以上、１×１０１８ｃｍ−３以下の範囲である。キャリア濃度を十分に低減することにより、ホール移動度の値を２７０ｃｍ２／（Ｖ・ｓ）程度にまで高められることが期待できる。
　なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ１である領域は、キャリア濃度を低める元素を含むことができる。キャリア濃度を低める元素として、例えば、マグネシウム、カルシウム、亜鉛、カドミウム、銅などが挙げられる。これらの元素がインジウムと置換することで、キャリア濃度を低くすることができる。また、キャリア濃度を低める元素として、例えば、窒素、リン、ヒ素、アンチモンなどが挙げられる。例えば、窒素、リン、ヒ素、またはアンチモンが酸素と置換することで、キャリア濃度を低くすることができる。
　一方、キャリア濃度の高い範囲Ｒ２は電気抵抗が低く、例えばトランジスタのソース領域及びドレイン領域、または抵抗体、もしくは透明導電膜に好適なキャリア濃度の範囲であるといえる。範囲Ｒ２は、キャリア濃度の値が１×１０２０ｃｍ−３を含む範囲であり、例えば１×１０１９ｃｍ−３以上、１×１０２２ｃｍ−３以下の範囲である。キャリア濃度を十分に高くすることで、抵抗率を１×１０−４Ω・ｃｍ以下にまで低減できることが期待できる。
　なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ２である領域は、キャリア濃度を高める元素を含むことができる。例えば、トランジスタのソース電極及びドレイン電極と共通の元素を含むことが好ましい。キャリア濃度を高める元素は、例えばチタン、ジルコニウム、ハフニウム、タンタル、タングステン、モリブデン、錫、シリコン、ホウ素などが挙げられる。特に、酸化物が導電性または半導体性を有する元素を用いることがより好ましい。
　このように酸化インジウムにおいて、キャリア濃度の低い領域をトランジスタのチャネル形成領域に用いて、キャリア濃度の高い領域をトランジスタのソース領域及びドレイン領域に用いる。つまり、酸化インジウムは、価電子制御が可能な酸化物ともいえる。なお、ＩＧＺＯは、ＩＧＺＯと接する電極の応力に起因して、ソース領域及びドレイン領域に歪が形成され、ｎ型領域が形成される場合がある。一方で、酸化インジウムは、ＩＧＺＯとは異なり、価電子制御が可能であるため、ＩＧＺＯのように膜中に歪を形成しなくてもよい。膜中に歪が少ないと、信頼性を高めることが期待できる。例えば、キャリア濃度が図９Ａに示す範囲Ｒ１である領域と、範囲Ｒ２である領域とを、酸化インジウム膜中で作り分けることで、所謂ｎ−ｉ−ｎ接合（ｎ型領域と、ｉ型領域と、ｎ型領域との接合）を作ることができる。なお、シリコンを用いるトランジスタにおける価電子制御は、一般的に知られている。一方で、酸化インジウムを用いるトランジスタにおける価電子制御は、通常は想到しえない、新規な技術思想である。
　上記の技術思想を用いることで、本明細書等における酸化インジウムを有するトランジスタは、以下に示す特徴（１）~（５）のうち、２つ以上、好ましくは３つ以上、さらに好ましくは４つ以上、最も好ましくは５つを有する。（１）オン電流が高い（別言すると高移動度である）。（２）オフ電流が低い。（３）ノーマリーオフが可能である。（４）高い信頼性を有する。（５）遮断周波数（ｆＴ）が高い。例えば、本明細書等における酸化インジウムを有するトランジスタは、高移動度であり、オフ電流が低く、且つノーマリーオフが可能である。当該トランジスタは、高移動度であり、且つノーマリーオンのトランジスタとは異なる。
　続いて、トランジスタに適用する酸化インジウム膜について説明する。酸化インジウム膜は、結晶性を有する（すなわち、結晶粒を有する）ことが好ましい。結晶粒を有する膜として、単結晶膜、多結晶膜、又は結晶粒を含む非晶質膜（微結晶膜ともいう）などが挙げられる。特に、酸化インジウム膜は、多結晶膜が好ましく、より好ましくは単結晶膜である。単結晶膜は結晶粒界（グレインバウンダリともいう）を有さない。結晶粒界には、キャリアの流れを阻害する不純物（代表的には、絶縁性の不純物、絶縁性の酸化物など）が偏析しやすい。単結晶膜を用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度を示すトランジスタを実現できる。また、当該結晶粒界に起因するトランジスタ特性のばらつきを抑制できる、といった優れた効果を奏する。
　また、多結晶膜は、微結晶膜または非晶質膜と比較して、キャリア散乱を低減させることが可能となり、高い電界効果移動度を示すため好ましい。多結晶膜を用いる場合には、結晶粒のサイズができるだけ大きく、結晶粒界が少ない膜を用いることが好ましい。なお、酸化インジウムの多結晶膜が適用されたトランジスタにおいて、チャネル形成領域に結晶粒界を有さない、または結晶粒界が観察されない場合は、多結晶膜に含まれる単結晶領域内にチャネル形成領域が位置するため、単結晶の酸化インジウムが適用されたトランジスタとみなすことができる。
　なお、酸化インジウムの結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、又は電子回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。又は、これらを複数組み合わせて分析を行ってもよい。
　また、本明細書等において、チャネル形成領域において結晶粒界が観察されない半導体層、チャネル形成領域が１つの結晶粒に含まれる半導体層、又は、チャネル形成領域内の少なくとも２つの領域において、結晶軸の方向が同一である半導体層を、単結晶膜と呼ぶことができる。また、チャネル形成領域において、１つの結晶粒内で、ある結晶軸又はある結晶方位を回転の軸として、他の結晶軸の方向が連続的に変化する半導体層を、単結晶膜と呼ぶことができる。
　なお、チャネル形成領域とは、半導体層のうち、ゲート絶縁層を介してゲート電極と重なる（または対向する）領域であって、ソース電極と接する領域とドレイン電極と接する領域との間に位置する領域を指す。チャネル形成領域における電流経路は、ソース電極とドレイン電極との最短距離である。そのため、チャネル形成領域における、結晶粒、結晶粒界、結晶軸、結晶方位等は、半導体層、ソース電極、及びドレイン電極を含む断面観察にて確認できる。
　チャネル形成領域の酸化インジウム膜は、不純物濃度が低いほど好ましい。チャネル形成領域の酸化インジウム膜中の不純物は、キャリアの散乱源となりうるため、電界効果移動度の低下の要因となりうる。また、これら不純物が酸化インジウム膜の結晶成長を阻害する要因ともなりうる。酸化インジウム膜に対する不純物としては、ホウ素、シリコンなどが挙げられる。酸化インジウム膜は、これら不純物の濃度が、それぞれ、０．１％以下であることが好ましく、０．０１％（１００ｐｐｍ）以下であることがさらに好ましい。なお、炭素、水素などは、成膜時の成膜ガスまたはプリカーサに含まれうる元素であり、上記不純物よりも多く酸化インジウム膜中に残存する場合がある。
なお、チャネル形成領域の酸化インジウム膜は、その結晶が立方晶構造（ビックスバイト型）を保持する範囲で、インジウムと同じ３価の陽イオンになりうる元素を含んでもよい。例えば、ガリウム、アルミニウムなどの周期表第１３族元素、及び周期表第３族元素などが挙げられる。これらの元素は、酸化物中では３価の陽イオンとして主に存在するため、酸化インジウムのキャリア濃度を低く維持できる。
　このような酸化インジウム膜をトランジスタに用いることで、トランジスタの電界効果移動度を、５０ｃｍ２／（Ｖ・ｓ）以上、好ましくは１００ｃｍ２／（Ｖ・ｓ）以上、より好ましくは１５０ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２００ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２５０ｃｍ２／（Ｖ・ｓ）以上とすることができる。
　酸化インジウム膜の特徴の一つとして、ＩＧＺＯ膜と比較して酸素の透過性（拡散性）が高いことが挙げられる。図９Ｃに示すように、酸化インジウム膜（ＩｎＯＸと表記）に拡散する酸素（Ｏ）は、酸化インジウム膜を透過し、酸素分子（Ｏ２）として放出される。また、膜に含まれる水素と反応することで、水分子（Ｈ２Ｏ）として放出される場合もある。また、膜中に酸素欠損（ＶＯ）が存在する場合には、拡散する酸素原子が酸素欠損を補填する。酸化インジウム膜は酸素が拡散しやすいことから、ＩＧＺＯ膜と比較して酸素欠損を補填しやすいともいえる。
　このように、酸化インジウム膜は、ＩＧＺＯ膜と比較して膜中の酸素欠損を低減しやすいため、このような酸化インジウム膜をトランジスタに適用することで、極めて高い信頼性を示すトランジスタを実現できる。
　また、図９Ｃに示すように、酸化インジウム膜は水素を拡散する。酸化インジウム膜に外部から拡散する水素は、酸化インジウム膜を透過し、水素分子（Ｈ２）として放出される。または、膜に含まれる酸素と反応することで、水分子として放出される。
　酸化インジウム膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。キャリアの緩和時間が一定値であると仮定する場合、電子（キャリア）の有効質量が小さいほど、電子移動度が高くなる。つまり、電子の有効質量が小さい酸化インジウムをトランジスタに用いることで、トランジスタのオン電流、又は電界効果移動度を高めることができる。
　表１に、単結晶の酸化インジウム（ここでは、Ｉｎ２Ｏ３）と、単結晶のシリコン（Ｓｉ）について、それぞれの有効質量を示す。表１に示すように、酸化インジウムは、電子の有効質量が小さく、正孔の有効質量は大きいという特徴がある。また酸化インジウムの電子の有効質量は結晶方位にほとんど依存しないという特徴がある。そのため、結晶性を有する酸化インジウムをトランジスタに用いることで、電界効果移動度の高いトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタを実現できる。さらに、正孔の有効質量が大きいため、オフ電流が極めて小さいトランジスタを実現できる。例えば、縦型のトランジスタに酸化インジウム膜を適用することで、チャネル幅１μｍあたりのオフ電流が、１２５℃の環境下において、１ｆＡ（１×１０−１５Ａ）以下、または１ａＡ（１×１０−１８Ａ）以下であり、室温（２５℃）環境下において、１ａＡ（１×１０−１８Ａ）以下、または１ｚＡ（１×１０−２１Ａ）以下とすることができる。また、表１に示すように、酸化インジウムはシリコンよりも電子の有効質量が小さく、正孔の有効質量が大きいため、Ｓｉトランジスタよりも電界効果移動度が高く、且つ、オフ電流の低いトランジスタを実現できる可能性がある。
　結晶性を有する酸化インジウム膜の少なくとも一部に接するようにシード層を設けることが好ましい。シード層には、酸化インジウムとの格子定数の差（格子不整合ともいう）が小さい結晶を含む材料を用いることが好ましい。これにより、酸化インジウム膜の結晶性を向上させることができる。なお、結晶性を有する酸化インジウム膜の少なくとも一部に接する層の一つとして、基板（例えば単結晶基板）を用いてもよい。
　格子不整合の度合いを評価する方法の一つとして、以下に示す格子不整合度の値を用いる方法がある。シード層が有する結晶に対する、形成膜（ここでは酸化インジウム膜）が有する結晶の格子不整合度Δａ［％］は、Δａ＝（（Ｌ１−Ｌ２）／Ｌ２）×１００で算出される。ここでＬ１は形成膜が有する結晶の単位格子ベクトルの長さまたは格子定数であり、Ｌ２はシード層が有する結晶の単位格子ベクトルの長さまたは格子定数である。
　シード層と、酸化インジウム膜との格子不整合度Δａは、その絶対値が小さいほど好ましく、０であることが最も好ましい。例えばΔａは、−５％以上５％以下、好ましくは−４％以上４％以下、より好ましくは−３％以上３％以下、さらに好ましくは−２％以上２％以下とすることができる。
　ここで、酸化インジウムの結晶は立方晶構造（ビックスバイト型）である。例えば、イットリア安定化ジルコニア（ＹＳＺ）の結晶は立方晶構造（蛍石型）とすることができる。立方晶構造のＹＳＺの結晶に対する、酸化インジウムの結晶の格子不整合度は、−２％以上２％以下の範囲内であり、ＹＳＺ基板上に酸化インジウムの単結晶膜をエピタキシャル成長させることができる。
　なお、シード層の結晶構造と、酸化インジウム膜の結晶構造とは、晶系または結晶方位が同一でなくてもよい場合がある。例えば、立方晶構造の結晶を有する酸化インジウム膜の下に、六方晶構造または三方晶構造の結晶を有する膜を用いることもできる。例えば、シード層の表面の結晶方位を［００１］とし、酸化インジウム膜の下面の結晶方位を［１１１］とすることで、エピタキシャル成長に必要な結晶方位に関わる要件を満たすことができる。六方晶系または三方晶系の結晶として、例えば、ウルツ鉱型構造、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、およびこれらの変形型構造などがある。ＹｂＦｅ２Ｏ４型構造またはＹｂ２Ｆｅ３Ｏ７型構造を有する結晶の一例としては、ＩＧＺＯなどが挙げられる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、Ｓｉトランジスタと本発明の一態様に係るＯＳトランジスタを用いるＣＭＯＳ型の回路構成例について説明する。
図１０Ａ及び図１０Ｂに、Ｓｉトランジスタ１１００とその上方に設けられたＯＳトランジスタ１２００を示す。なお、ＯＳトランジスタ１２００には、実施の形態１で示したトランジスタ１００を用いることができる。
Ｓｉトランジスタ１１００について説明する。Ｓｉトランジスタ１１００はＦｉｎ型トランジスタである。図１０Ａにはチャネル長方向の断面模式図を示し、図１０Ｂにはチャネル幅方向の断面模式図を示している。
Ｓｉトランジスタ１１００は、基板１０１１に設けられ、ゲート電極として機能する導電層１０１８ａ、ゲート絶縁膜として機能する絶縁層１０１７、チャネル形成領域として機能する半導体領域１０１３、ソース領域又はドレイン領域として機能する低抵抗領域１０１４とを有する。
なお、基板１０１１としては、例えば、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
また、図１０Ａ及び図１０Ｂに示す半導体装置について説明する。基板１０１１上に、素子分離層１０１２、絶縁層１０１５及びダミーゲート電極１０１８ｂ、ダミーゲート電極１０１８ｃと、が設けられている。絶縁層１０１５は、サイドウォールとして機能する。また、絶縁層１０１６、絶縁層１０１９、絶縁層１０２０、絶縁層１０２１、絶縁層１０２３、絶縁層１０２５、絶縁層１０２６、絶縁層１０２７、絶縁層１０２９、絶縁層１０３０が設けられ、当該絶縁層は層間絶縁膜として機能する。また、絶縁層１０１９、絶縁層１０２１、絶縁層１０２５、絶縁層１０２７、絶縁層１０３０は、バリア膜として機能する。導電層１０２２、導電層１０２４、導電層１０２８は、プラグ、電極又は配線として機能する。
絶縁層１１上にＯＳトランジスタ１２００が設けられている。
導電層１０３２は絶縁層１７に設けられたプラグとして機能する。また、絶縁層１０３１は絶縁層１７中に設けられた導電層１０３２の側面を覆うように設けられている。絶縁層１０３１は、酸素バリア性及び水素バリア性の少なくとも一方又は双方を有する、絶縁層であることが好ましい。
ＯＳトランジスタ１２００の上方には、絶縁層１０３３、絶縁層１０３４、絶縁層１０３５、絶縁層１０３６が設けられ、層間絶縁膜として機能する。また、絶縁層１０３３、絶縁層１０３５は、バリア膜として機能する。導電層１０３７は、電極又は配線として機能する。
図１０Ａに示すように、Ｓｉトランジスタ１１００のソースまたはドレインの一方（ここでは低抵抗領域１０１４）は、導電層を介して、ＯＳトランジスタ１２００のソースまたはドレインの一方と接続する。また、図１０Ｂに示すように、Ｓｉトランジスタ１１００のゲートは、導電層を介して、ＯＳトランジスタ１２００のゲートと接続する。
ＳｉトランジスタはＯＳトランジスタよりも電界効果移動度が高く動作速度が速い。また、ＯＳトランジスタはＳｉトランジスタよりもオフ電流が極めて小さい。特に、チャネルが形成される半導体層に酸化インジウムを用いるＯＳトランジスタでは、極めて小さいオフ電流とＳｉトランジスタに匹敵する高い電界効果移動度が得られる。ＯＳトランジスタとＳｉトランジスタを組み合わせて用いることにより、消費電力が低く、高速動作可能なＣＭＯＳ型の回路が実現できる。
本実施の形態では、ＳｉトランジスタとＯＳトランジスタを用いる回路の一例として、論理回路であるＮＯＴ回路、ＮＯＲ回路及びＮＡＮＤ回路の構成例を説明する。
［ＮＯＴ回路］
図１１Ａは、ＮＯＴ回路（ＮＯＴ）の構成例を示す回路図である。ＮＯＴ回路は、反転回路、インバータ回路などとも呼ばれる。図１１ＢにＮＯＴ回路の回路記号を示す。図１１ＣはＮＯＴ回路の動作を説明するタイミングチャートである。
図１１Ａに示すＮＯＴ回路は、トランジスタＴｒ１１及びトランジスタＴｒ１２を有する。トランジスタＴｒ１１としてｐ型トランジスタとして機能するＳｉトランジスタを用い、トランジスタＴｒ１２としてｎ型トランジスタとして機能するＯＳトランジスタを用いる。トランジスタＴｒ１１のソース又はドレインの一方には電位Ｈ（例えば、高電源電位ＶＤＤ）が供給される。また、トランジスタＴｒ１１のソース又はドレインの他方はトランジスタＴｒ１２のソース又はドレインの一方及び端子Ｙと接続される。トランジスタＴｒ１２のソース又はドレインの他方には、電位Ｌ（例えば、低電源電位ＶＳＳ）が供給される。また、トランジスタＴｒ１１のゲートとトランジスタＴｒ１２のゲートは端子Ａと接続される。
図１１Ａに示すＮＯＴ回路では、端子Ａが入力端子として機能し、端子Ｙが出力端子として機能する。ＮＯＴ回路は、端子Ａに電位Ｈが入力されると端子Ｙから電位Ｌが出力され、端子Ａに電位Ｌが入力されると端子Ｙから電位Ｈが出力される（図１１Ｃ参照）。
また、図１１Ｃに示すように、ＮＯＴ回路は、配線抵抗、寄生容量、ノイズなどにより鈍りが生じた入力信号を、鈍りの無い又は鈍りが軽減された信号に補正して出力する機能（「波形整形機能」ともいう）を有する。また、ＮＯＴ回路は、入力信号の電圧振幅を増幅して出力する機能を有する。ＮＯＴ回路の出力は、容量素子Ｃｘ、トランジスタＴｒｘなどの負荷に供給される。ＮＯＴ回路の出力にはトランジスタＴｒ１１又はトランジスタＴｒ１２を介して電源が供給されるため、出力に接続された負荷を駆動する能力を高めることができる。ＮＯＴ回路は負荷を駆動する能力を高める機能（「駆動力向上機能」ともいう）を有する。
［ＮＯＲ回路］
図１２Ａは、２入力１出力型のＮＯＲ回路（ＮＯＲ）の構成例を示す回路図である。また、図１２Ｂに、ＮＯＲ回路の回路記号を示す。図１２Ａに示すＮＯＲ回路は、トランジスタＴｒ２１と、トランジスタＴｒ２２と、トランジスタＴｒ２３と、トランジスタＴｒ２４と、を有する。トランジスタＴｒ２１及びトランジスタＴｒ２２にｐ型トランジスタとして機能するＳｉトランジスタを用い、トランジスタＴｒ２３及びトランジスタＴｒ２４にｎ型トランジスタとして機能するＯＳトランジスタを用いることができる。
図１２Ａにおいて、トランジスタＴｒ２１のソース又はドレインの一方には電位Ｈが供給される。トランジスタＴｒ２１のソース又はドレインの他方はトランジスタＴｒ２２のソース又はドレインの一方と接続される。トランジスタＴｒ２２のソース又はドレインの他方は、トランジスタＴｒ２３のソース又はドレインの一方、トランジスタＴｒ２４のソース又はドレインの一方及び端子Ｙと接続される。トランジスタＴｒ２３のソース又はドレインの他方及びトランジスタＴｒ２４のソース又はドレインの他方には、電位Ｌが供給される。
また、トランジスタＴｒ２１のゲートは、トランジスタＴｒ２３のゲート及び端子Ａと接続される。また、トランジスタＴｒ２２のゲートは、トランジスタＴｒ２４のゲート及び端子Ｂと接続される。
図１２Ａ及び図１２Ｂに示すＮＯＲ回路は、端子Ａと端子Ｂの双方に電位Ｌが入力されると、端子Ｙから電位Ｈを出力する機能を有する。また、端子Ａ及び端子Ｂの一方又は双方に電位Ｈが入力されると、端子Ｙから電位Ｌを出力する機能を有する。
また、図１２Ｃに示すように、ＮＯＲ回路の出力にＮＯＴ回路の入力を接続することで、ＯＲ回路が実現できる。
［ＮＡＮＤ回路］
図１２Ｄは、２入力１出力型のＮＡＮＤ回路（ＮＡＮＤ）の構成例を示す回路図である。また、図１２Ｅに、ＮＡＮＤ回路の回路記号を示す。図１２Ｄに示すＮＡＮＤ回路は、トランジスタＴｒ３１と、トランジスタＴｒ３２と、トランジスタＴｒ３３と、トランジスタＴｒ３４と、を有する。トランジスタＴｒ３１及びトランジスタＴｒ３２にｐ型トランジスタとして機能するＳｉトランジスタを用い、トランジスタＴｒ３３及びトランジスタＴｒ３４にｎ型トランジスタとして機能するＯＳトランジスタを用いることができる。
図１２Ｄにおいて、トランジスタＴｒ３１のソース又はドレインの一方及びトランジスタＴｒ３２のソース又はドレインの一方には電位Ｈが供給される。また、トランジスタＴｒ３１のソース又はドレインの他方及びトランジスタＴｒ３２のソース又はドレインの他方は、トランジスタＴｒ３３のソース又はドレインの一方及び端子Ｙと接続される。トランジスタＴｒ３３のソース又はドレインの他方は、トランジスタＴｒ３４のソース又はドレインの一方と接続される。トランジスタＴｒ３４のソース又はドレインの他方には、電位Ｌが供給される。
トランジスタＴｒ３１のゲートは、トランジスタＴｒ３４のゲート及び端子Ｂと接続される。トランジスタＴｒ３２のゲートは、トランジスタＴｒ３３のゲート及び端子Ａと接続される。
図１２Ｄ及び図１２Ｅに示すＮＡＮＤ回路は、端子Ａと端子Ｂの双方に電位Ｈが入力されると、端子Ｙから電位Ｌを出力する機能を有する。また、端子Ａ及び端子Ｂの一方又は双方に電位Ｌが入力されると、端子Ｙから電位Ｈを出力する機能を有する。
また、図１２Ｆに示すように、ＮＡＮＤ回路にＮＯＴ回路を組み合わせることで、ＡＮＤ回路が実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の応用例について説明する。本発明の一態様の半導体装置は、高いオン電流と占有面積の小さなトランジスタを得ることができるため、例えば、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターに好適である。
［電子部品］
電子部品９８０が実装された基板（実装基板９８９）の斜視図を、図１３Ａに示す。図１３Ａに示す電子部品９８０は、モールド９８４内に半導体装置９８１を有している。図１３Ａは、電子部品９８０の内部を示すために、一部の記載を省略している。電子部品９８０は、モールド９８４の外側にランド９８５を有する。ランド９８５は電極パッド９８６と電気的に接続され、電極パッド９８６は半導体装置９８１とワイヤ９８７を介して電気的に接続されている。電子部品９８０は、例えばプリント基板９８８に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板９８８上で電気的に接続されることで実装基板９８９が完成する。
また、半導体装置９８１は、駆動回路層９８２と、記憶層９８３と、を有する。なお、記憶層９８３は、複数のメモリセルアレイが積層された構成である。駆動回路層９８２と、記憶層９８３と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層９８２と、記憶層９８３と、をモノリシックに積層することで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶層９８３が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層９８３にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
半導体装置９８１を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
次に、電子部品９９０の斜視図を図１３Ｂに示す。電子部品９９０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品９９０は、パッケージ基板９９２（プリント基板）上にインターポーザ９９１が設けられ、インターポーザ９９１上に半導体装置９９４、及び複数の半導体装置９８１が設けられている。
電子部品９９０では、半導体装置９８１を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置９９４は、ＣＰＵ、ＧＰＵ、またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
パッケージ基板９９２は、例えば、セラミック基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ９９１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。
インターポーザ９９１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ９９１は、インターポーザ９９１上に設けられた集積回路をパッケージ基板９９２に設けられた電極と接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ９９１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板９９２を接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いる、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品９９０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いるモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
また、電子部品９９０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ９９１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品９９０では、半導体装置９８１と半導体装置９９４の高さを揃えることが好ましい。
電子部品９９０を他の基板に実装するため、パッケージ基板９９２の底部に電極９９３を設けてもよい。図１３Ｂでは、電極９９３を半田ボールで形成する例を示している。パッケージ基板９９２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極９９３を導電性のピンで形成してもよい。パッケージ基板９９２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品９９０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［大型計算機］
次に、大型計算機５６００の斜視図を図１４Ａに示す。図１４Ａに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
計算機５６２０は、例えば、図１４Ｂに示す斜視図の構成とすることができる。図１４Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図１４Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図１４Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参照できる。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。
半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を接続することができる。
半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品９９０を用いることができる。
半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品９９０を用いることができる。
大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。
本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において信頼性が高く、好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、または、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つまたは複数を含むことができる。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
図１４Ｄには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図１４Ｄにおいては、宇宙空間に惑星６８０４を例示している。
また、図１４Ｄには示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、またはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
図１４Ｅにデータセンターに適用可能なストレージシステムを示す。図１４Ｅに示すストレージシステム７０１０は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
前述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を低くすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１１：絶縁層、１２：スペーサ層、１２ａ：スペーサ層、１２ｂ：スペーサ層、１３：半導体層、１４：導電層、１４ａ：導電層、１４ｂ：導電層、１５：導電層、１５ａ：導電層、１５ｂ：導電層、１６：絶縁層、１７：絶縁層、１８：絶縁層、１９：導電層、１９ａ：導電層、１９ｂ：導電層、４１：絶縁層、６１：島状の膜、６２：島状の膜、６３：島状の膜、６４：トレンチ、１００：トランジスタ、９８０：電子部品、９８１：半導体装置、９８２：駆動回路層、９８３：記憶層、９８４：モールド、９８５：ランド、９８６：電極パッド、９８７：ワイヤ、９８８：プリント基板、９８９：実装基板、９９０：電子部品、９９１：インターポーザ、９９２：パッケージ基板、９９３：電極、９９４：半導体装置、１０１１：基板、１０１２：素子分離層、１０１３：半導体領域、１０１４：低抵抗領域、１０１５：絶縁層、１０１６：絶縁層、１０１７：絶縁層、１０１８ａ：導電層、１０１８ｂ：ダミーゲート電極、１０１８ｃ：ダミーゲート電極、１０１９：絶縁層、１０２０：絶縁層、１０２１：絶縁層、１０２２：導電層、１０２３：絶縁層、１０２４：導電層、１０２５：絶縁層、１０２６：絶縁層、１０２７：絶縁層、１０２８：導電層、１０２９：絶縁層、１０３０：絶縁層、１０３１：絶縁層、１０３２：導電層、１０３３：絶縁層、１０３４：絶縁層、１０３５：絶縁層、１０３６：絶縁層、１０３７：導電層、１１００：Ｓｉトランジスタ、１２００：ＯＳトランジスタ、Ｃｘ：容量素子、Ｔｒ１１：トランジスタ、Ｔｒ１２：トランジスタ、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２３：トランジスタ、Ｔｒ２４：トランジスタ、Ｔｒ３１：トランジスタ、Ｔｒ３２：トランジスタ、Ｔｒ３３：トランジスタ、Ｔｒ３４：トランジスタ、Ｔｒｘ：トランジスタ、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、７０１０：ストレージシステム

Claims (8)

  1. 　第１の半導体層と、一対の第１のスペーサ層と、一対の第１の導電層と、第２の導電層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を有し、
    　前記一対の第１のスペーサ層は離隔して、前記第１の絶縁層の上方に位置し、
    　前記第１の半導体層は、前記一対の第１のスペーサ層の上方に位置し、前記一対の第１のスペーサ層と重ならない第１の領域を有し、
    　前記一対の第１の導電層は離隔して、前記第１の半導体層の上方に位置する部分を有し、
    　前記一対の第１の導電層はそれぞれ、前記第１の半導体層の少なくとも２つの側面と接する部分を有し、
    　前記第３の絶縁層は、前記一対の第１の導電層上に位置する部分、前記一対の第１の導電層の側面と接する部分、前記第１の絶縁層に接する部分を有し、
    　前記第２の絶縁層は、前記第１の半導体層の前記第１の領域において、前記第１の半導体層の上面、下面、及び側面と接する部分を有し、
    　前記第２の導電層は、前記第２の絶縁層を介して、前記第１の半導体層の上面、下面、及び側面を囲う部分を有する、
    　半導体装置。
  2. 　請求項１において、
    　一対の第３の導電層を有し、
    　前記一対の第３の導電層は、前記第１の半導体層上に接し、且つ、前記第１の半導体層と前記一対の第１の導電層との間に位置する部分を有する半導体装置。
  3. 　第１および第２の半導体層と、一対の第１のスペーサ層と、一対の第２のスペーサ層と、一対の第１の導電層と、第２の導電層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、を有し、
    　前記一対の第１のスペーサ層は離隔して、前記第１の絶縁層の上方に位置し、
    　前記第１の半導体層は、前記一対の第１のスペーサ層の上方に位置し、前記一対の第１のスペーサ層と重ならない第１の領域を有し、
    　前記一対の第２のスペーサ層は離隔して、前記第１の半導体層の上方に位置し、
    　前記第２の半導体層は、前記一対の第２のスペーサ層の上方に位置し、前記一対の第２のスペーサ層と重ならない第２の領域を有し、
    　前記一対の第１の導電層は離隔して、前記第２の半導体層の上方に位置する部分を有し、
    　前記一対の第１の導電層はそれぞれ、前記第１の半導体層の少なくとも２つの側面と接する部分、および、前記第２の半導体層の少なくとも２つの側面と接する部分を有し、
    　前記第３の絶縁層は、前記一対の第１の導電層上に位置する部分、前記一対の第１の導電層の側面と接する部分、前記第１の絶縁層に接する部分を有し、
    　前記第２の絶縁層は、前記第１の半導体層の前記第１の領域において、前記第１の半導体層の上面、下面、及び側面と接する部分と、前記第２の半導体層の前記第２の領域において、前記第２の半導体層の上面、下面、及び側面と接する部分と、を有し、
    　前記第２の導電層は、前記第２の絶縁層を介して、第１の半導体層の上面、下面、及び側面を囲う部分、及び前記第２の半導体層の上面、下面、及び側面を囲う部分を有する、
    　半導体装置。
  4. 　請求項３において、前記第２の半導体層は、前記一対の第２のスペーサ層に、接している部分を有する、半導体装置。
  5. 　請求項３において、前記第２の半導体層は、酸化インジウムであり、前記一対の第２のスペーサ層は、インジウムと、ガリウムと、亜鉛とを有する金属酸化物である、半導体装置。
  6. 　請求項３において、
    　一対の第３の導電層を有し、
    　前記一対の第３の導電層は、前記第２の半導体層上に接し、且つ、前記第２の半導体層と前記一対の第１の導電層との間に位置する部分を有する半導体装置。
  7. 　請求項１又は３において、前記第１の半導体層は、前記一対の第１のスペーサ層に、接している部分を有する、半導体装置。
  8. 　請求項１又は３において、前記第１の半導体層は、酸化インジウムであり、前記一対の第１のスペーサ層は、インジウムと、ガリウムと、亜鉛とを有する金属酸化物である、半導体装置。
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