WO2026005290A1 - 표시 장치, 표시 장치의 제조 방법, 및 표시 장치를 포함하는 전자 장치 - Google Patents

표시 장치, 표시 장치의 제조 방법, 및 표시 장치를 포함하는 전자 장치

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WO2026005290A1
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light
light extraction
emitting element
display device
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이세현
홍성철
박도영
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Samsung Display Co Ltd
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Definitions

  • the present disclosure relates to a display device, a method for manufacturing the display device, and an electronic device including the display device.
  • a display device includes a pixel having two or more sub-pixels. These sub-pixels of the pixel can emit light of various colors and luminances based on a combination of light emitted from each of the sub-pixels.
  • aspects according to embodiments of the present disclosure provide a display device capable of preventing light mixing between adjacent sub-pixels and improving light output efficiency of each sub-pixel.
  • aspects according to embodiments of the present disclosure provide a method for manufacturing the display device.
  • a display device includes first and second light-emitting elements disposed on a pixel circuit layer and spaced apart from each other; a first light-extracting structure disposed on the pixel circuit layer so as to overlap the first light-emitting element in a plane; a second light-extracting structure disposed on the pixel circuit layer so as to overlap the second light-emitting element in a plane and spaced apart from the first light-extracting structure; a cover layer covering the first and second light-extracting structures and the pixel circuit layer; a first reflective layer disposed so as to surround a side surface of the first light-extracting structure, the cover layer being interposed between the first reflective layer and the side surface of the first light-extracting structure; and a second reflective layer disposed so as to surround a side surface of the second light-extracting structure, the cover layer being interposed between the second reflective layer and the side surface of the second light-extracting structure.
  • the first reflective layer and the second reflective layer may be spaced apart from each other.
  • the edge of the first light extraction structure may be arranged so as to completely surround the edge of the first light emitting element on a planar surface
  • the edge of the second light extraction structure may be arranged so as to completely surround the edge of the second light emitting element on a planar surface
  • the first light-emitting element can generate light of a first color
  • the second light-emitting element can generate light of a second color different from the first color
  • the first light extraction structure may be in direct contact with the entire side surface of the first light emitting element and in direct contact with the entire top surface of the first light emitting element
  • the second light extraction structure may be in direct contact with the entire side surface of the second light emitting element and in direct contact with the entire top surface of the second light emitting element
  • the first light-emitting element may include a 1-1 semiconductor layer, a 1-2 semiconductor layer disposed on the 1-1 semiconductor layer, and a first active layer interposed between the 1-1 semiconductor layer and the 1-2 semiconductor layer
  • the second light-emitting element may include a 2-1 semiconductor layer, a 2-2 semiconductor layer disposed on the 2-1 semiconductor layer, and a second active layer interposed between the 2-1 semiconductor layer and the 2-2 semiconductor layer.
  • the display device may include a first anode electrode disposed between the first light-emitting element and the pixel circuit layer; and a second anode electrode disposed between the second light-emitting element and the pixel circuit layer.
  • the first light extraction structure may overlap the first anode electrode in a plane
  • the second light extraction structure may overlap the second anode electrode in a plane
  • the display device may further include a cathode electrode disposed between the first and second light-emitting elements and the pixel circuit layer.
  • the first light extraction structure may overlap planarly with a portion of the cathode electrode, and the second light extraction structure may overlap planarly with another portion of the cathode electrode.
  • the first light extraction structure may include a first overcoating layer and a first light extraction layer disposed on the first overcoating layer
  • the second light extraction structure may include a second overcoating layer and a second light extraction layer disposed on the second overcoating layer
  • the first overcoating layer may be in direct contact with at least a portion of the lower surface of the first light-emitting element
  • the second overcoating layer may be in direct contact with at least a portion of the lower surface of the second light-emitting element
  • the display device may further include a third light-emitting element disposed on the pixel circuit layer and spaced apart from the first and second light-emitting elements; a third light-extracting structure disposed on the pixel circuit layer so as to overlap the third light-emitting element in a plane and spaced apart from the first and second light-extracting structures; and a third reflective layer disposed to surround a side surface of the third light-extracting structure, wherein the cover layer may be interposed between the third reflective layer and the side surface of the third light-extracting structure.
  • the display device may further include a passivation layer arranged to cover the cover layer, the first reflective layer, and the second reflective layer; and a color filter layer arranged on the passivation layer.
  • the upper surface of the passivation layer may be flat.
  • a method for manufacturing a display device may include forming first and second light-extracting structures on a pixel circuit layer, the first and second light-emitting elements overlapping each other in a plane and spaced apart from each other; forming a cover layer covering the first and second light-extracting structures and the pixel circuit layer; and forming first and second reflective layers arranged to surround side surfaces of the first and second light-extracting structures, the cover layer being interposed between the first reflective layer and the side surface of the first light-extracting structure and between the second reflective layer and the side surface of the second light-extracting structure.
  • the step of forming the first and second reflective layers may include the step of forming a reflective layer covering the cover layer; and the step of partially etching the reflective layer to form the first and second reflective layers.
  • the step of forming the first and second light extraction structures may include: forming the first and second light emitting elements spaced apart from each other on the pixel circuit layer; forming an overcoating layer on the pixel circuit layer; forming a light extraction layer covering the first and second light emitting elements on the overcoating layer; and forming the first and second light extraction structures by partially etching the overcoating layer and the light extraction layer.
  • the first and second light-emitting elements may be partially buried in the overcoating layer.
  • An electronic device includes a processor that provides input image data; and a display device that displays an image based on the input image data.
  • the display device includes first and second light-emitting elements disposed on a pixel circuit layer and spaced apart from each other; a first light-extracting structure disposed on the pixel circuit layer so as to overlap the first light-emitting element in a plane; a second light-extracting structure disposed on the pixel circuit layer so as to overlap the second light-emitting element in a plane and spaced apart from the first light-extracting structure; a cover layer that covers the first and second light-extracting structures and the pixel circuit layer; a first reflective layer disposed so as to surround a side surface of the first light-extracting structure, the cover layer being interposed between the first reflective layer and the side surface of the first light-extracting structure; and a second reflective layer disposed so as to surround a side surface of the second light-extracting structure, the cover layer being interposed between
  • the first and second reflective layers surrounding the side surfaces of the first and second light-extracting structures can serve to cause light emitted from the first and second light-emitting elements to be emitted in a predetermined desired direction. Accordingly, a display device with improved light-extraction efficiency can be provided.
  • first and second reflective layers may serve to prevent light mixing between adjacent sub-pixels. Accordingly, a display device capable of preventing light mixing between adjacent sub-pixels may be provided.
  • FIG. 1 is a block diagram illustrating a display device according to embodiments of the present disclosure.
  • FIG. 2 is a block diagram for explaining one of the sub-pixels included in the display device of FIG. 1.
  • FIG. 3 is a plan view for explaining a display panel constituting the display device of FIG. 1.
  • FIG. 4 is a cross-sectional view illustrating one embodiment of the display panel of FIG. 3.
  • FIG. 5 is a cross-sectional view illustrating another embodiment of the display panel of FIG. 3.
  • FIGS. 6 and 7 are plan views illustrating one embodiment of one of the pixels included in the display panel of FIG. 3.
  • Figure 8 is a cross-sectional view taken along line I1-I1' of Figure 7.
  • Figure 9 is a cross-sectional view taken along line I2-I2' of Figure 7.
  • Fig. 10 is a cross-sectional view taken along line I3-I3' of Fig. 7.
  • Fig. 11 is a cross-sectional view taken along line J1-J1' of Fig. 7.
  • FIG. 12 is a drawing for explaining a method of manufacturing a display device including the pixels of FIG. 6 and FIG. 7.
  • Figures 13 to 19 are cross-sectional views for explaining the manufacturing method of Figure 12.
  • FIG. 20 is a block diagram illustrating a display system according to one embodiment.
  • Figures 21 to 24 are perspective views illustrating application examples of the display system of Figure 20.
  • At least one of X, Y, and Z can be interpreted as one X, one Y, one Z, or any combination of two or more of X, Y, and Z (e.g., XYZ, XYY, YZ, ZZ).
  • "and/or" includes any combination of one or more of the configurations.
  • first and second may be used to describe various components, but these components are not limited to these terms. These terms are used to distinguish one component from another. Accordingly, a “first component” may refer to a “second component” within the scope disclosed herein.
  • Spatially relative terms such as “below,” “above,” and the like, may be used for descriptive purposes to describe one element or feature in relation to other elements or features as depicted in the drawings. Spatially relative terms are intended to encompass different orientations during use, operation, and/or manufacturing, in addition to the orientation depicted in the drawings. For example, if a device depicted in the drawings is turned over, elements depicted as being positioned “below” other elements or features would instead be positioned “above” the other elements or features. Thus, in one embodiment, the term “below” can encompass both above and below. Furthermore, the device may be oriented in other orientations (e.g., rotated 90 degrees or in other directions), and the spatially relative terms used herein are to be interpreted accordingly.
  • FIG. 1 is a block diagram illustrating a display device according to embodiments of the present disclosure.
  • the display device (DD) may include a display panel (DP), a gate driver (120), a data driver (130), a voltage generator (140), and a controller (150).
  • DP display panel
  • a gate driver 120
  • a data driver 130
  • a voltage generator 140
  • 150 controller
  • the display panel (DP) may include sub-pixels (SP).
  • the sub-pixels (SP) may be connected to a gate driver (120) via first to m-th gate lines (GL1 to GLm).
  • the sub-pixels (SP) may be connected to a data driver (130) via first to n-th data lines (DL1 to DLn).
  • the sub-pixels (SP) can generate light of two or more colors.
  • each of the sub-pixels (SP) can generate light of red, green, blue, cyan, magenta, yellow, etc.
  • Two or more sub-pixels among the sub-pixels (SP) can constitute one pixel (PXL). That is, one pixel (PXL) can include two or more sub-pixels among the sub-pixels (SP). For example, the pixel (PXL) can include three sub-pixels as illustrated in FIG. 1.
  • the pixel (PXL) e.g., the sub-pixels (SP) of the pixel (PXL)
  • the gate driver (120) may be connected to the sub-pixels (SP) arranged in the row direction through the first to m-th gate lines (GL1 to GLm).
  • the gate driver (120) may output gate signals to the first to m-th gate lines (GL1 to GLm) in response to a gate control signal (GCS).
  • the gate control signal (GCS) may include a start signal indicating the start of each frame, a horizontal synchronization signal, and the like.
  • the gate driver (120) may be arranged on one side of the display panel (DP). However, embodiments are not limited thereto.
  • the gate driver (120) may be divided into two or more drivers that are physically and/or logically separated, and such drivers may be arranged on one side of the display panel (DP) and the other side of the display panel (DP) opposite to the one side. In this way, the gate driver (120) may be arranged around the display panel (DP) in various forms according to embodiments.
  • the data driver (130) can be connected to the sub-pixels (SP) arranged in the column direction through the first to nth data lines (DL1 to DLn).
  • the data driver (130) can receive image data (DATA) and a data control signal (DCS) from the controller (150).
  • the data driver (130) can operate in response to the data control signal (DCS).
  • the data control signal (DCS) can include a source start signal, a source shift clock, a source output enable signal, and the like.
  • the data driver (130) can receive voltages from the voltage generator (140). The data driver (130) can use the received voltages to apply data signals having grayscale voltages corresponding to image data (DATA) to the first to n-th data lines (DL1 to DLn). When a gate signal is applied to each of the first to m-th gate lines (GL1 to GLm), data signals corresponding to the image data (DATA) can be applied to the data lines (DL1 to DLn). Accordingly, the sub-pixels (SP) can generate light corresponding to the data signals, and the display panel (DP) can display an image.
  • the gate driver (120) and the data driver (130) may include complementary metal-oxide semiconductor (CMOS) circuit elements.
  • CMOS complementary metal-oxide semiconductor
  • the voltage generator (140) can operate in response to a voltage control signal (VCS) from the controller (150).
  • VCS voltage control signal
  • the voltage generator (140) can be configured to generate a plurality of voltages and provide the generated voltages to components of the display device (DD), such as the gate driver (120), the data driver (130), and the controller (150).
  • the voltage generator (140) can generate a plurality of voltages by receiving an input voltage from the outside of the display device (DD) and regulating the received voltage.
  • a voltage generator (140) can generate a first power voltage and a second power voltage.
  • the generated first and second power voltages can be provided to the sub-pixels (SP) through power lines (PL).
  • at least one of the first and second power voltages can be provided from outside the display device (DD).
  • the voltage generator (140) can provide various voltages and/or signals.
  • the voltage generator (140) can provide one or more initialization voltages applied to the sub-pixels (SP).
  • a predetermined reference voltage can be applied to the first to n-th data lines (DL1 to DLn), and the voltage generator (140) can generate the reference voltage and transmit it to the data driver (130).
  • common pixel control signals can be applied to the sub-pixels (SP), and the voltage generator (140) can generate the pixel control signals.
  • the voltage generator (140) can provide pixel control signals to the sub-pixels (SP) through the pixel control lines (PXCL).
  • FIG. 1 illustrates that the pixel control lines (PXCL) are connected between the voltage generator (140) and the display panel (DP), embodiments are not limited thereto.
  • the pixel control lines (PXCL) may be connected between the gate driver (120) and the display panel (DP). In this case, pixel control signals may be transmitted from the voltage generator (140) to the pixel control lines (PXCL) through the gate driver (120).
  • the controller (150) can control all operations of the display device (DD).
  • the controller (150) can receive input image data (IMG) and a corresponding control signal (CTRL) from the outside.
  • CTRL control signal
  • the controller (150) can provide a gate control signal (GCS), a data control signal (DCS), and a voltage control signal (VCS).
  • GCS gate control signal
  • DCS data control signal
  • VCS voltage control signal
  • the controller (150) can convert input image data (IMG) to be suitable for a display device (DD) or a display panel (DP) and output image data (DATA).
  • the controller (150) can output image data (DATA) by arranging the input image data (IMG) to be suitable for sub-pixels (SP) in a row unit.
  • the data driver (130), the voltage generator (140), and the controller (150) may be mounted on a single integrated circuit.
  • the data driver (130), the voltage generator (140), and the controller (150) may be included in a driver integrated circuit (DIC).
  • the data driver (130), the voltage generator (140), and the controller (150) may be functionally separate components within a single driver integrated circuit (DIC). That is, the data driver (130), the voltage generator (140), and the controller (150) may be separated from each other within a single driver integrated circuit (DIC).
  • at least one of the data driver (130), the voltage generator (140), and the controller (150) may be provided as a separate component from the driver integrated circuit (DIC).
  • Fig. 2 is a block diagram for explaining one of the sub-pixels included in the display device of Fig. 1.
  • a sub-pixel (SPij) arranged in the ith row (i is an integer greater than or equal to 1 and less than or equal to m) and the jth column (j is an integer greater than or equal to 1 and less than or equal to n) among the sub-pixels (SP) of Fig. 1 is illustrated as an example.
  • a sub-pixel may include a sub-pixel circuit (SPC) and a light-emitting element (LD).
  • SPC sub-pixel circuit
  • LD light-emitting element
  • a light emitting element may be connected between a first power supply voltage node (VDDN) and a second power supply voltage node (VSSN).
  • the first power supply voltage node (VDDN) may be connected to one of the power supply lines (PL) of FIG. 1 and may receive a first power supply voltage.
  • the second power supply voltage node (VSSN) may be connected to another of the power supply lines (PL) of FIG. 1 and may receive a second power supply voltage.
  • the first power supply voltage may have a higher voltage level than the second power supply voltage.
  • a light emitting element (LD) may be connected between an anode electrode (AE) and a cathode electrode (CE).
  • the anode electrode (AE) may be connected to a first power voltage node (VDDN) through a sub-pixel circuit (SPC).
  • the anode electrode (AE) may be connected to the first power voltage node (VDDN) through one or more transistors included in the sub-pixel circuit (SPC).
  • the cathode electrode (CE) may be connected to a second power voltage node (VSSN).
  • the light emitting element (LD) may be configured to emit light according to a current flowing from the anode electrode (AE) to the cathode electrode (CE).
  • the sub-pixel circuit (SPC) may be connected to an i-th gate line (GLi) among the first to m-th gate lines (GL1 to GLm) of FIG. 1 and a j-th data line (DLj) among the first to n-th data lines (DL1 to DLn) of FIG. 1.
  • the sub-pixel circuit (SPC) may control the light-emitting element (LD) to emit light according to a data signal received through the j-th data line (DLj).
  • the sub-pixel circuit (SPC) may be further connected to the pixel control lines (PXCL) of FIG. 1.
  • the sub-pixel circuit (SPC) may further control the light-emitting element (LD) in response to pixel control signals received through the pixel control lines (PXCL).
  • a sub-pixel circuit may include circuit elements, such as transistors and one or more capacitors.
  • the transistors of the sub-pixel circuit may include P-type transistors and/or N-type transistors.
  • the transistors of the sub-pixel circuit may include MOSFETs (Metal Oxide Silicon Field Effect Transistors).
  • the transistors of the sub-pixel circuit may include an amorphous silicon semiconductor, a monocrystalline silicon semiconductor, a polycrystalline silicon semiconductor, an oxide semiconductor, or the like.
  • FIG. 3 is a plan view for explaining a display panel constituting the display device of FIG. 1.
  • a display panel may include a display area (DA) and a non-display area (NDA).
  • the display panel (DP) may display an image through the display area (DA).
  • the non-display area (NDA) may be positioned around the display area (DA).
  • a display panel (DP) may include sub-pixels (SP) in a display area (DA).
  • the sub-pixels (SP) may be arranged along a first direction (DR1) and a second direction (DR2) intersecting the first direction (DR1).
  • the sub-pixels (SP) may be arranged in a matrix form along the first direction (DR1) and the second direction (DR2).
  • the sub-pixels (SP) may be arranged in a zigzag form along the first direction (DR1) and the second direction (DR2).
  • the arrangement of the sub-pixels (SP) may vary depending on embodiments.
  • the first direction (DR1) may be a row direction
  • the second direction (DR2) may be a column direction.
  • two or more sub-pixels can constitute one pixel (PXL). That is, one pixel (PXL) can include two or more sub-pixels among the sub-pixels (SP).
  • the pixel (PXL) is illustrated as including three sub-pixels (SP1, SP2, SP3), but embodiments are not limited thereto.
  • the pixel (PXL) can include two sub-pixels.
  • the pixel (PXL) includes first to third sub-pixels (SP1, SP2, SP3).
  • Each of the first to third sub-pixels can generate light of one of various colors, such as red, green, blue, cyan, magenta, yellow, etc.
  • first sub-pixel is configured to generate light of red color (first color)
  • second sub-pixel is configured to generate light of green color (second color)
  • third sub-pixel is configured to generate light of blue color (third color).
  • Each of the first to third sub-pixels may include at least one light-emitting element configured to generate light.
  • the light-emitting elements of the first to third sub-pixels may generate light of different colors.
  • the light-emitting elements of the first to third sub-pixels may generate light of red color, green color, and blue color, respectively.
  • a self-luminous display panel such as a light-emitting diode display panel (LED display panel) that uses micro-scale or nano-scale light-emitting diodes as light-emitting elements, or an organic light-emitting display panel (OLED panel) that uses organic light-emitting diodes as light-emitting elements, can be used.
  • LED display panel light-emitting diode display panel
  • OLED panel organic light-emitting display panel
  • Components for controlling sub-pixels may be arranged in the non-display area (NDA).
  • Wires connected to the sub-pixels (SP) for example, the first to m-th gate lines (GL1 to GLm), the first to n-th data lines (DL1 to DLn), the power lines (PL), and the pixel control lines (PXCL) of FIG. 1, may be arranged in the non-display area (NDA).
  • At least one of the gate driver (120), the data driver (130), the voltage generator (140), and the controller (150) of FIG. 1 may be disposed in a non-display area (NDA) of the display panel (DP).
  • the gate driver (120) may be disposed in the non-display area (NDA).
  • the data driver (130), the voltage generator (140), and the controller (150) may be implemented as a driver integrated circuit (DIC) of FIG. 1 that is separate from the display panel (DP), and the driver integrated circuit (DIC) may be connected to wires disposed in the non-display area (NDA).
  • the gate driver (120) may be implemented as a single integrated circuit that is separate from the display panel (DP) together with the data driver (130), the voltage generator (140), and the controller (150).
  • the display area (DA) may have various shapes.
  • the display area (DA) may have a closed-loop shape including straight and/or curved edges.
  • the display area (DA) may have shapes such as a polygon, a circle, a semicircle, or an ellipse.
  • the display panel (DP) may have a flat display surface. In other embodiments, the display panel (DP) may have an at least partially rounded display surface.
  • the display panel (DP) may be bendable, foldable, or rollable.
  • the display panel (DP) and/or the substrate of the display panel (DP) may include materials having flexible properties.
  • FIG. 4 is a cross-sectional view illustrating one embodiment of the display panel of FIG. 3.
  • the display panel (DP) may include a substrate (SUB), and a pixel circuit layer (PCL), a display element layer (DPL), and a light functional layer (LFL) that are sequentially laminated in a third direction (DR3) intersecting the first and second directions (DR1, DR2) on the substrate (SUB).
  • a substrate SUB
  • PCL pixel circuit layer
  • DPL display element layer
  • LFL light functional layer
  • the substrate (SUB) may be made of an insulating material such as glass or resin.
  • the substrate (SUB) may include a glass substrate.
  • the substrate (SUB) may include a polyimide (PI) substrate.
  • the substrate (SUB) may include a silicon wafer substrate formed using a semiconductor process.
  • the substrate may be made of a flexible material that is bendable or foldable, and may have a single-layer structure or a multi-layer structure.
  • the flexible material may include at least one of polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose, and cellulose acetate propionate.
  • the embodiments are not limited thereto.
  • a pixel circuit layer may be disposed on a substrate (SUB).
  • the pixel circuit layer (PCL) may include insulating layers and semiconductor patterns and conductive patterns disposed between the insulating layers.
  • the conductive patterns of the pixel circuit layer (PCL) may function as circuit elements, wirings, etc.
  • the circuit elements of the pixel circuit layer may include sub-pixel circuits (SPC, see FIG. 2) of each of the sub-pixels (SP) of FIG. 3.
  • the circuit elements of the pixel circuit layer may be provided as transistors and one or more capacitors of the sub-pixel circuit (SPC).
  • the wiring of the pixel circuit layer may include wiring connected to sub-pixels (SP).
  • the wiring of the pixel circuit layer may include various signal lines and/or voltage lines necessary to drive the display element layer (DPL).
  • a display element layer may be disposed on a pixel circuit layer (PCL).
  • the display element layer may include light-emitting elements of sub-pixels (SP).
  • a light-functional layer (LFL) may be disposed on a display element layer (DPL).
  • the light-functional layer (LFL) may include light-converting patterns having color-converting particles and/or scattering particles.
  • the color-converting particles may include quantum dots.
  • the quantum dots may change the wavelength (or color) of light emitted from the display element layer (DPL).
  • the light-functional layer (LFL) may further include light-scattering patterns having scattering particles. In embodiments, the light-converting patterns and the light-scattering patterns may be omitted.
  • the light function layer may include a color filter layer including color filters.
  • the color filter may selectively transmit light of a specific wavelength (or color). In some embodiments, the color filter layer may be omitted.
  • a window may be provided on a light-functional layer (LFL) to protect an exposed surface (or upper surface) of a display panel (DP).
  • the window may protect the display panel (DP) from external impact.
  • the window may be bonded to the light-functional layer (LFL) via an optically transparent adhesive (or, bonding) member.
  • the window may have a multilayer structure selected from a glass substrate, a plastic film, and a plastic substrate. This multilayer structure may be formed through a continuous process or an bonding process using an adhesive layer. All or a portion of the window may be flexible.
  • FIG. 5 is a cross-sectional view illustrating another embodiment of the display panel of FIG. 3.
  • the display panel (DP') may include a substrate (SUB), a pixel circuit layer (PCL), a display element layer (DPL), an input sensing layer (ISL), and a light function layer (LFL).
  • the substrate (SUB), the pixel circuit layer (PCL), the display element layer (DPL), and the light function layer (LFL) may be configured similarly to the substrate (SUB), the pixel circuit layer (PCL), the display element layer (DPL), and the light function layer (LFL) described with reference to FIG. 4.
  • any overlapping description may be omitted.
  • the input sensing layer (ISL) can detect a user's input on the upper surface (or display surface) of the display panel (DP').
  • the input sensing layer (ISL) may include configurations suitable for detecting an external object, such as a user's hand or pen.
  • the input sensing layer (ISL) may include touch electrodes.
  • FIGS. 6 and 7 are plan views illustrating one embodiment of one of the pixels included in the display panel of FIG. 3.
  • a pixel may include first to third sub-pixels (SP1, SP2, SP3).
  • the first to third sub-pixels (SP1, SP2, SP3) may be arranged in a first direction (DR1).
  • DR1 first direction
  • the arrangement of the first to third sub-pixels (SP1, SP2, SP3) is not limited thereto and may vary depending on embodiments.
  • the first to third sub-pixels (SP1, SP2, SP3) may be arranged in a zigzag pattern.
  • First to third anode electrodes may be arranged in the first to third sub-pixels (SP1, SP2, SP3), respectively.
  • the first anode electrode (AE1) may be provided as an anode electrode (AE, see FIG. 2) connected to a sub-pixel circuit (SPC, see FIG. 2) of the first sub-pixel (SP1).
  • the second anode electrode (AE2) may be provided as an anode electrode (AE) connected to a sub-pixel circuit (SPC) of the second sub-pixel (SP2).
  • the third anode electrode (AE3) may be provided as an anode electrode (AE) connected to a sub-pixel circuit (SPC) of the third sub-pixel (SP3).
  • the cathode electrode (CE) may extend in the first direction (DR1) and may be used as a common electrode for the pixel (PXL) and other pixels adjacent to the pixel (PXL).
  • the cathode electrode (CE) may extend in the second direction (DR2) as well as the first direction (DR1) and may be used as a common electrode for all of the sub-pixels (SP) of FIG. 3. That is, the cathode electrode (CE) may be used as a common electrode for the first to third sub-pixels (SP1, SP2, SP3). In this way, the cathode electrode (CE) may have various shapes.
  • First to third light-emitting elements may be disposed on first to third anode electrodes (AE1, AE2, AE3) and a cathode electrode (CE).
  • the first light-emitting element (LD1) may be electrically connected to the first anode electrode (AE1) and the cathode electrode (CE).
  • the first light-emitting element (LD1) may be provided as a light-emitting element (LD, see FIG. 2) connected to a sub-pixel circuit (SPC) of a first sub-pixel (SP1).
  • the second light-emitting element (LD2) may be electrically connected to the second anode electrode (AE2) and the cathode electrode (CE).
  • the second light-emitting element (LD2) may be provided as a light-emitting element (LD) connected to a sub-pixel circuit (SPC) of a second sub-pixel (SP2).
  • the third light-emitting element (LD3) may be electrically connected to the third anode electrode (AE3) and the cathode electrode (CE).
  • the third light-emitting element (LD3) may be provided as a light-emitting element (LD) connected to the sub-pixel circuit (SPC) of the third sub-pixel (SP3).
  • the first light-emitting element (LD1), the second light-emitting element (LD2), and the third light-emitting element (LD3) may be inorganic light-emitting diodes including inorganic light-emitting materials.
  • the embodiments are not limited thereto, and for example, organic light-emitting diodes may also be used.
  • first to third light extraction structures may be arranged in first to third sub-pixels (SP1, SP2, SP3), respectively.
  • the first light extracting structure (LES1) can overlap the first light emitting element (LD1) in a planar manner. In this case, in a planar manner, the edge of the first light extracting structure (LES1) can completely surround the edge of the first light emitting element (LD1). In one embodiment, the first light extracting structure (LES1) can overlap the first anode electrode (AE1) in a planar manner. In this case, in a planar manner, the edge of the first light extracting structure (LES1) can completely surround the edge of the first anode electrode (AE1).
  • a structure e.g., the first light extracting structure (LES1)
  • LES1 first light extracting structure
  • LD1 first light emitting element
  • AE1 first anode electrode
  • the second light extraction structure (LES2) can be spaced apart from the first light extraction structure (LES1).
  • the second light extraction structure (LES2) can overlap the second light emitting element (LD2) in a plan view.
  • an edge of the second light extraction structure (LES2) can completely surround an edge of the second light emitting element (LD2).
  • the second light extraction structure (LES2) can overlap the second anode electrode (AE2) in a plan view.
  • an edge of the second light extraction structure (LES2) can completely surround an edge of the second anode electrode (AE2).
  • the third light extraction structure (LES3) can be spaced apart from the first and second light extraction structures (LES1, LES2).
  • the third light extraction structure (LES3) can overlap the third light emitting element (LD3) in a plan view. In this case, in a plan view, an edge of the third light extraction structure (LES3) can completely surround an edge of the third light emitting element (LD3).
  • the third light extraction structure (LES3) can overlap the third anode electrode (AE3) in a plan view. In this case, in a plan view, an edge of the third light extraction structure (LES3) can completely surround an edge of the third anode electrode (AE3).
  • each of the first to third light extraction structures may partially overlap the cathode electrode (CE) in a planar manner.
  • the first light extraction structure (LES1) may overlap a portion of the cathode electrode (CE) in a planar manner.
  • the second light extraction structure (LES2) may overlap another portion of the cathode electrode (CE) in a planar manner.
  • the third light extraction structure (LES3) may overlap another portion of the cathode electrode (CE) in a planar manner.
  • a pixel circuit layer (PCL), a display element layer (DPL), and a light function layer (LFL) can be sequentially arranged on a substrate (SUB).
  • a pixel circuit layer may include insulating layers, semiconductor patterns, and conductive patterns stacked on a substrate (SUB).
  • the insulating layers may include a buffer layer (BFL), one or more interlayer insulating layers (ILD), and one or more passivation layers (PSV1, PSV2).
  • the semiconductor patterns and conductive patterns may be positioned between the insulating layers.
  • the conductive patterns may include at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • each of the first to third sub-pixels may include a sub-pixel circuit (SPC, see FIG. 2) of transistors and one or more capacitors.
  • the semiconductor patterns and conductive patterns of the pixel circuit layer (PCL) may function as transistors and capacitors of the sub-pixel circuit (SPC).
  • the conductive patterns of the pixel circuit layer (PCL) may further function as wirings, for example, the first to m-th gate lines (GL1 to GLm), the first to n-th data lines (DL1 to DLn), the power lines (PL), and the pixel control lines (PXCL) of FIG. 1.
  • a buffer layer (BFL) may be disposed on one surface of a substrate (SUB).
  • the buffer layer (BFL) may serve to prevent impurities from diffusing into circuit elements and wirings included in a pixel circuit layer (PCL).
  • the buffer layer (BFL) may include an inorganic insulating layer including an inorganic material.
  • the buffer layer (BFL) may include at least one of a metal oxide such as silicon nitride, silicon oxide, silicon oxynitride, and aluminum oxide.
  • the buffer layer (BFL) may be provided as a single layer or multiple layers. When the buffer layer (BFL) is provided as multiple layers, each layer may be formed of the same material or different materials.
  • one or more barrier layers may be disposed between the substrate (SUB) and the buffer layer (BFL).
  • Each of the barrier layers may include polyimide.
  • a first transistor (T_SP1) may be placed on a buffer layer (BFL).
  • the first transistor (T_SP1) may be any one of the transistors of a sub-pixel circuit (SPC) included in a first sub-pixel (SP1).
  • the first transistor (T_SP1) may be a transistor connected to a first anode electrode (AE1) among the transistors of the sub-pixel circuit (SPC).
  • a first transistor (T_SP1) may include a semiconductor pattern (SCP), a gate electrode (GE), a first terminal (ET1), and a second terminal (ET2).
  • the first terminal (ET1) may be either a source electrode or a drain electrode
  • the second terminal (ET2) may be the other of the source electrode and the drain electrode.
  • the first terminal (ET1) may be a source electrode
  • the second terminal (ET2) may be a drain electrode.
  • a semiconductor pattern (SCP) may be disposed on a buffer layer (BFL).
  • the semiconductor pattern (SCP) may include a first contact region contacting a first terminal (ET1) and a second contact region contacting a second terminal (ET2).
  • a region between the first contact region and the second contact region may be a channel region.
  • the channel region may overlap with a gate electrode (GE) of the first transistor (T_SP1).
  • the channel region may be a semiconductor pattern that is not doped with impurities and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • a p-type impurity may be used as the impurity, but the embodiments are not limited thereto.
  • the semiconductor pattern may include any one of various types of semiconductors, for example, an amorphous silicon semiconductor, a monocrystalline silicon semiconductor, a polycrystalline silicon semiconductor, a low temperature poly silicon semiconductor, and an oxide semiconductor.
  • Interlayer insulating layers may be sequentially stacked on a semiconductor pattern (SCP).
  • the interlayer insulating layers (ILDs) may be inorganic insulating layers including inorganic materials.
  • each of the interlayer insulating layers (ILDs) may include at least one of a metal oxide such as silicon nitride, silicon oxide, silicon oxynitride, or aluminum oxide.
  • the interlayer insulating layers (ILDs) are not limited thereto.
  • any one of the interlayer insulating layers (ILDs) may include an organic insulating layer including an organic material.
  • Interlayer insulating layers can electrically isolate conductive patterns and/or semiconductor patterns disposed between the interlayer insulating layers (ILDs).
  • the interlayer insulating layers (ILDs) can include a gate insulating layer (GI) disposed on a semiconductor pattern (SCP).
  • the gate insulating layer (GI) can be disposed between the semiconductor pattern (SCP) and the gate electrode (GE) such that the gate electrode (GE) is spaced apart from the semiconductor pattern (SCP).
  • the gate insulating layer (GI) can be provided over the entire surface of the semiconductor pattern (SCP) and the buffer layer (BFL) to cover the semiconductor pattern (SCP) and the buffer layer (BFL).
  • the number of interlayer insulating layers (ILDs) can increase.
  • a gate electrode (GE) may be disposed on a gate insulating layer (GI).
  • the gate electrode (GE) may overlap a channel region of a semiconductor pattern (SCP).
  • the gate electrode (GE) may be provided as a single layer including at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • the gate electrode (GE) may be provided as a multilayer including at least one material selected from the group consisting of molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al), and silver (Ag), which are low-resistance materials.
  • the first and second terminals (ET1, ET2) may be disposed on interlayer insulating layers (ILD).
  • the first and second terminals (ET1, ET2) may contact a semiconductor pattern (SCP) through contact holes penetrating the interlayer insulating layers (ILD).
  • the first and second terminals (ET1, ET2) may contact first and second contact regions of the semiconductor pattern (SCP), respectively.
  • the first and second contact regions of the semiconductor pattern (SCP) may be spaced apart from each other in a first direction (DR1).
  • the first and second contact regions of the semiconductor pattern (SCP) may be opposite sides of the semiconductor pattern (SCP).
  • Each of the first and second terminals may include at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • the first transistor (T_SP1) may be formed of a low-temperature polysilicon transistor.
  • the first transistor (T_SP1) may also be formed of an oxide semiconductor transistor.
  • the sub-pixel circuit of the first sub-pixel (SP1) may include transistors of different types.
  • the first transistor (T_SP1) may be formed of a low-temperature polysilicon transistor, and the other transistors of the first sub-pixel (SP1) may be formed of oxide semiconductor transistors.
  • the oxide semiconductor of the oxide semiconductor transistor may be formed on any one of the interlayer insulating layers (ILD) other than the insulating layer on which the semiconductor pattern (SCP) of the first transistor (T_SP1) is formed.
  • ILD interlayer insulating layers
  • the first transistor (T_SP1) is described as a transistor having a top gate structure, but the embodiments are not limited thereto.
  • the first transistor (T_SP1) may be a transistor having a bottom gate structure.
  • the structure of the first transistor (T_SP1) may be changed in various ways.
  • At least some of the various wirings of the display panel (DP) and/or display device (DD) may be further arranged on the interlayer insulating layers (ILD).
  • ILD interlayer insulating layers
  • a first passivation layer may be disposed over the interlayer insulating layers (ILD) and the first and second terminals (ET1, ET2).
  • the passivation layer may also be referred to as a protective layer or a via layer.
  • the first passivation layer (PSV1) protects components disposed beneath it and may provide a flat upper surface.
  • a first connection pattern (CP1) may be disposed on a first passivation layer (PSV1).
  • the first connection pattern (CP1) may penetrate the first passivation layer (PSV1) and be connected to a first terminal (ET1) of a first transistor (T_SP1).
  • the first connection pattern (CP1) may include at least one material selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver (Ag).
  • At least some of the various wires of the display panel (DP) and/or the display device (DD) may be further arranged on the first passivation layer (PSV1).
  • a second passivation layer may be disposed on the first connection pattern (CP1) and the first passivation layer (PSV1).
  • the second passivation layer (PSV2) may protect components disposed underneath it and provide a flat upper surface.
  • Each of the first and second passivation layers may include an inorganic insulating layer including an inorganic material and/or an organic insulating layer including an organic material.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide, silicon nitride, silicon oxynitride, or aluminum oxide.
  • the organic insulating layer may include, for example, at least one of an acrylic resin, an epoxy resin, a phenol resin, a polyamide resin, a polyimide resin, an unsaturated polyester resin, a polyphenylene ether resin, a polyphenylene sulfide resin, and a benzocyclobutene resin.
  • the first and second passivation layers may comprise the same material as one of the interlayer insulating layers (ILD), but embodiments are not limited thereto.
  • Each of the first and second passivation layers (PSV1, PSV2) may be provided as a single layer, but may also be provided as multiple layers.
  • a display element layer (DPL) may be disposed on a second passivation layer (PSV2).
  • the display element layer (DPL) may include a first anode electrode (AE1), a cathode electrode (CE), a first light-emitting element (LD1), a first light extraction structure (LES1), a cover layer (CVL), and a first reflective layer (RFL1).
  • AE1 first anode electrode
  • CE cathode electrode
  • LD1 first light-emitting element
  • LES1 first light extraction structure
  • CVL cover layer
  • RTL first reflective layer
  • the first anode electrode (AE1) may be disposed on the pixel circuit layer (PCL).
  • the first anode electrode (AE1) may be electrically connected to the first connection pattern (CP1) through a contact hole penetrating the second passivation layer (PSV2). In this way, the first anode electrode (AE1) may be electrically connected to the first transistor (T_SP1).
  • the cathode electrode (CE) may be disposed on the pixel circuit layer (PCL).
  • the cathode electrode (CE) may be spaced apart from the first anode electrode (AE1).
  • the cathode electrode (CE) may be electrically connected to the second power voltage node (VSSN) of FIG. 2. Accordingly, the second power voltage applied to the second power voltage node (VSSN) may be transmitted to the cathode electrode (CE).
  • a first light-emitting element (LD1) may be disposed on a first anode electrode (AE1) and a cathode electrode (CE).
  • the first light-emitting element (LD1) may include a first light-emitting stack (EST1), a first-first bonding electrode (BDE1a), a first-second bonding electrode (BDE2a), and a first insulating film (30a).
  • the first light-emitting stack (EST1) may be configured to be suitable for emitting light of a first color.
  • the first light-emitting stack (EST1) may include a first-first semiconductor layer (10a), a first active layer (MQW1), and a first-second semiconductor layer (20a).
  • the first-first semiconductor layer (10a) may be configured to provide holes.
  • the first-first semiconductor layer (10a) may have a first polarity.
  • the first-first semiconductor layer (10a) may include at least one p-type semiconductor layer.
  • the first-first semiconductor layer (10a) may include at least one semiconductor material among gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be a p-type semiconductor layer doped with a first conductive dopant (or p-type dopant) such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), etc.
  • a first conductive dopant or p-type dopant
  • the material constituting the first-first semiconductor layer (10a) is not limited thereto, and various other materials may constituting the first-first semiconductor layer (10a).
  • the first-first semiconductor layer (10a) may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or p-type dopant).
  • the first active layer (MQW1) may be disposed on the 1-1 semiconductor layer (10a).
  • the first active layer (MQW1) may be interposed between the 1-1 semiconductor layer (10a) and the 1-2 semiconductor layer (20a) to provide a region where electrons and holes recombine. As electrons and holes recombine in the first active layer (MQW1), they transition to a lower energy level, and light having a corresponding wavelength may be generated.
  • the first active layer (MQW1) may be formed in a single or multiple quantum well structure. When the first active layer (MQW1) is formed in a multiple quantum well structure, units including a barrier layer, a strain reinforcement layer, and a well layer may be repeatedly stacked to form the first active layer (MQW1). However, the first active layer (MQW1) is not limited to the above-described structure.
  • the first active layer (MQW1) may be configured to emit light of a first color (e.g., red).
  • the first active layer (MQW1) may include a material suitable for emitting light of the first color.
  • the first-second semiconductor layer (20a) may be disposed on the first active layer (MQW1).
  • the first-second semiconductor layer (20a) may include a first doped layer (21a) and a first auxiliary layer (22a) disposed on the first doped layer (21a).
  • the first doped layer (21a) may be disposed on the first active layer (MQW1).
  • the first doped layer (21a) may be configured to provide electrons.
  • the first doped layer (21a) may have a second polarity different from the first polarity.
  • the first doped layer (21a) may include at least one n-type semiconductor layer.
  • the first doped layer (21a) may include any one semiconductor material among gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be an n-type semiconductor layer doped with a second conductive dopant (or n-type dopant) such as silicon (Si), germanium (Ge), or tin (Sn).
  • the material constituting the first doped layer (21a) is not limited thereto, and various other materials may also constitute the first doped layer (21a).
  • the first doped layer (21a) may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or n-type dopant).
  • the first auxiliary layer (22a) may include a gallium nitride (GaN) semiconductor material that is substantially undoped with impurities or doped with impurities at a relatively low concentration.
  • the first auxiliary layer (22a) may form an n-type semiconductor layer together with the first doped layer (21a).
  • the first-first bonding electrode (BDE1a) may be bonded and fixed on the first anode electrode (AE1).
  • the first-first bonding electrode (BDE1a) may be connected to the first-first semiconductor layer (10a) and the first anode electrode (AE1). Through the first-first bonding electrode (BDE1a), the first-first semiconductor layer (10a) and the first anode electrode (AE1) may be electrically connected.
  • the first-first bonding electrode (BDE1a) may include a eutectic metal.
  • the first-second bonding electrode (BDE2a) may be bonded and fixed on the cathode electrode (CE).
  • the first-second bonding electrode (BDE2a) may be connected to the first-second semiconductor layer (20a) and the cathode electrode (CE). Through the first-second bonding electrode (BDE2a), the first-second semiconductor layer (20a) and the cathode electrode (CE) may be electrically connected.
  • the first-second bonding electrode (BDE2a) may include a eutectic metal.
  • the first insulating film (30a) can cover at least a portion of the outer circumferential surface of the first light-emitting stack (EST1).
  • the first insulating film (30a) is interposed between the first-second bonding electrode (BDE2a) and the first active layer (MQW1), and between the first-second bonding electrode (BDE2a) and the first-first semiconductor layer (10a), thereby preventing an electrical short circuit that may occur when the first-second bonding electrode (BDE2a) comes into contact with the first active layer (MQW1) and the first-first semiconductor layer (10a).
  • the first insulating film (30a) can have a single-layer structure or a multi-layer structure including a transparent insulating material, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • a first light extraction structure (LES1) may be disposed on a pixel circuit layer (PCL) to cover a first light emitting element (LD1).
  • the first light extraction structure (LES1) may be in direct contact with the entire side surface and the entire top surface of the first light emitting element (LD1).
  • the first light extraction structure (LES1) may include a first overcoating layer (OCL1) and a first light extraction layer (NOC1) disposed on the first overcoating layer (OCL1).
  • the first overcoating layer (OCL1) can be in direct contact with at least a portion of the lower surface of the first light-emitting element (LD1).
  • the first overcoating layer (OCL1) can be in direct contact with a portion of a side surface of the first light-emitting element (LD1) adjacent to the lower surface of the first light-emitting element (LD1).
  • the first light-emitting element (LD1) can be partially buried in the first overcoating layer (OCL1).
  • the first overcoating layer (OCL1) can fix the first light-emitting element (LD1) bonded to the first anode electrode (AE1) and the cathode electrode (CE) so as not to move.
  • the first overcoating layer (OCL1) can include at least one of an inorganic insulating layer and an organic insulating layer.
  • the first overcoating layer (OCL1) can include epoxy, but the embodiments are not limited thereto.
  • the first light extraction layer (NOC1) may be in direct contact with the entire upper surface of the first light-emitting element (LD1).
  • the first light extraction layer (NOC1) may be in direct contact with a side surface of the first light-emitting element (LD1) that is not in contact with the first overcoating layer (OCL1).
  • the first light extraction layer (NOC1) may include a transparent insulating material.
  • the cover layer (CVL) may cover the first light extraction structure (LES1) and the pixel circuit layer (PCL).
  • the cover layer (CVL) may include, for example, an inorganic insulating layer including an inorganic material.
  • a first reflective layer (RFL1) may be arranged to surround a side surface of a first light extraction structure (LES1).
  • a cover layer (CVL) may be interposed between the first reflective layer (RFL1) and the side surface of the first light extraction structure (LES1).
  • the first reflective layer (RFL1) may include a material suitable for reflecting light. Accordingly, the light emission efficiency of the first light-emitting element (LD1) may be improved.
  • the first reflective layer (RFL1) may include at least one of aluminum (Al), silver (Ag), magnesium (Mg), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), and an alloy of two or more materials selected therefrom.
  • Al aluminum
  • Mg magnesium
  • platinum Pt
  • Pd palladium
  • Au gold
  • Ni nickel
  • Nd neodymium
  • Ir iridium
  • Cr chromium
  • Ti titanium
  • a light functional layer (LFL) may be disposed on the cover layer (CVL) and the first reflective layer (RFL1).
  • the light functional layer (LFL) may include a third passivation layer (PSV3) and a color filter layer (CFL).
  • the third passivation layer (PSV3) can cover the cover layer (CVL) and the first reflective layer (RFL1).
  • the third passivation layer (PSV3) can include the same material as any one of the first and second passivation layers (PSV1, PSV2).
  • the first passivation layer (PSV1), the second passivation layer (PSV2), and the third passivation layer (PSV3) can include the same material.
  • the third passivation layer (PSV3) can provide a flat upper surface.
  • the pixel circuit layer (PCL) can be described in the same manner as described with reference to Fig. 8.
  • the pixel circuit layer (PCL) can include a second transistor (T_SP2) constituting a sub-pixel circuit (SPC) of a second sub-pixel (SP2), and a second connection pattern (CP2) connected thereto.
  • T_SP2 second transistor
  • SPC sub-pixel circuit
  • CP2 second connection pattern
  • the second anode electrode (AE2) may be disposed on the pixel circuit layer (PCL).
  • the second anode electrode (AE2) may be electrically connected to the second connection pattern (CP2) through a contact hole penetrating the second passivation layer (PSV2). In this way, the second anode electrode (AE2) may be electrically connected to the second transistor (T_SP2).
  • a second light-emitting element (LD2) may be disposed on the second anode electrode (AE2) and the cathode electrode (CE).
  • the second light-emitting element (LD2) may include a second light-emitting stack (EST2), a second-first bonding electrode (BDE1b), a second-second bonding electrode (BDE2b), and a second insulating film (30b).
  • the second light-emitting stack (EST2) may be configured to emit light of a second color.
  • the second light-emitting stack (EST2) may include a second-first semiconductor layer (10b), a second active layer (MQW2), and a second-second semiconductor layer (20b).
  • the second-first semiconductor layer (10b) may be configured to provide holes.
  • the second-first semiconductor layer (10b) may have a first polarity.
  • the second-first semiconductor layer (10b) may include at least one p-type semiconductor layer.
  • the second-first semiconductor layer (10b) may include at least one semiconductor material among gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be a p-type semiconductor layer doped with a first conductive dopant (or p-type dopant) such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), or the like.
  • a first conductive dopant or p-type dopant
  • the material constituting the second-first semiconductor layer (10b) is not limited thereto, and various other materials may constituting the second-first semiconductor layer (10b).
  • the second-1 semiconductor layer (10b) may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or p-type dopant).
  • the second active layer (MQW2) may be disposed on the 2-1 semiconductor layer (10b).
  • the second active layer (MQW2) may be interposed between the 2-1 semiconductor layer (10b) and the 2-2 semiconductor layer (20b) to provide a region where electrons and holes recombine. As electrons and holes recombine in the second active layer (MQW2), they transition to a lower energy level, and light having a corresponding wavelength may be generated.
  • the second active layer (MQW2) may be formed in a single or multiple quantum well structure. When the second active layer (MQW2) is formed in a multiple quantum well structure, units including a barrier layer, a strain reinforcement layer, and a well layer may be repeatedly stacked to form the second active layer (MQW2).
  • the second active layer (MQW2) is not limited to the above-described structure.
  • the second active layer (MQW2) may be configured to emit light of a second color (e.g., green).
  • the second active layer (MQW2) may include a material suitable for emitting light of the second color.
  • the second-second semiconductor layer (20b) may be disposed on the second active layer (MQW2).
  • the second-second semiconductor layer (20b) may include a second doped layer (21b) and a second auxiliary layer (22b) disposed on the second doped layer (21b).
  • the second doped layer (21b) may be disposed on the second active layer (MQW2).
  • the second doped layer (21b) may be configured to provide electrons.
  • the second doped layer (21b) may have a second polarity.
  • the second doped layer (21b) may include at least one n-type semiconductor layer.
  • the second doped layer (21b) may include any one of a semiconductor material selected from gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be an n-type semiconductor layer doped with a second conductive dopant (or n-type dopant) such as silicon (Si), germanium (Ge), or tin (Sn).
  • the material constituting the second doped layer (21b) is not limited thereto, and various other materials may also constitute the second doped layer (21b).
  • the second doped layer (21b) may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or n-type dopant).
  • the second auxiliary layer (22b) may include a gallium nitride (GaN) semiconductor material that is substantially undoped with impurities or doped with impurities at a relatively low concentration.
  • the second auxiliary layer (22b) may form an n-type semiconductor layer together with the second doped layer (21b).
  • the second-first bonding electrode (BDE1b) may be bonded and fixed on the second anode electrode (AE2).
  • the second-first bonding electrode (BDE1b) may be connected to the second-first semiconductor layer (10b) and the second anode electrode (AE2).
  • the second-first semiconductor layer (10b) and the second anode electrode (AE2) may be electrically connected.
  • the second-first bonding electrode (BDE1b) may include a eutectic metal.
  • the second-second bonding electrode (BDE2b) may be bonded and fixed on the cathode electrode (CE).
  • the second-second bonding electrode (BDE2b) may be connected to the second-second semiconductor layer (20b) and the cathode electrode (CE). Through the second-second bonding electrode (BDE2b), the second-second semiconductor layer (20b) and the cathode electrode (CE) may be electrically connected.
  • the second-second bonding electrode (BDE2b) may include a eutectic metal.
  • the second insulating film (30b) can cover at least a portion of the outer circumferential surface of the second light-emitting stack (EST2).
  • the second insulating film (30b) is interposed between the 2-2 bonding electrode (BDE2b) and the second active layer (MQW2), and between the 2-2 bonding electrode (BDE2b) and the 2-1 semiconductor layer (10b), thereby preventing an electrical short circuit that may occur when the 2-2 bonding electrode (BDE2b) comes into contact with the second active layer (MQW2) and the 2-1 semiconductor layer (10b).
  • the second insulating film (30b) can have a single-layer structure or a multi-layer structure including a transparent insulating material, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • a second light extraction structure may be disposed on the pixel circuit layer (PCL) to cover the second light emitting element (LD2).
  • the second light extraction structure (LES2) may be in direct contact with the entire side surface and the entire top surface of the second light emitting element (LD2).
  • the second light extraction structure may include a second overcoating layer (OCL2) and a second light extraction layer (NOC2) disposed on the second overcoating layer (OCL2).
  • OCL2 second overcoating layer
  • NOC2 second light extraction layer
  • the second overcoating layer (OCL2) can be in direct contact with at least a portion of the lower surface of the second light-emitting element (LD2).
  • the second overcoating layer (OCL2) can be in direct contact with a portion of a side surface of the second light-emitting element (LD2) adjacent to the lower surface of the second light-emitting element (LD2).
  • the second light-emitting element (LD2) can be partially buried in the second overcoating layer (OCL2).
  • the second overcoating layer (OCL2) can fix the second light-emitting element (LD2) bonded to the second anode electrode (AE2) and the cathode electrode (CE) so as not to move.
  • the second overcoating layer (OCL2) can include the same material as the first overcoating layer (OCL1). That is, the first overcoating layer (OCL1) and the second overcoating layer (OCL2) can include the same material.
  • the second light extraction layer (NOC2) can be in direct contact with the entire upper surface of the second light-emitting element (LD2).
  • the second light extraction layer (NOC2) can be in direct contact with a side surface of the second light-emitting element (LD2) that is not in contact with the second overcoating layer (OCL2).
  • the second light extraction layer (NOC2) can include the same material as the first light extraction layer (NOC1). That is, the first light extraction layer (NOC1) and the second light extraction layer (NOC2) can include the same material.
  • the cover layer can cover the second light extraction structure (LES2) and the pixel circuit layer (PCL).
  • the second reflective layer (RFL2) may be arranged to surround a side surface of the second light extraction structure (LES2).
  • a cover layer (CVL) may be interposed between the second reflective layer (RFL2) and the side surface of the second light extraction structure (LES2).
  • the second reflective layer (RFL2) may be spaced apart from the first reflective layer (RFL1).
  • the second reflective layer (RFL2) may include the same material as the first reflective layer (RFL1). That is, the first reflective layer (RFL1) and the second reflective layer (RFL2) may include the same material.
  • a light functional layer (LFL) may be disposed on the cover layer (CVL) and the second reflective layer (RFL2).
  • the light functional layer (LFL) may include a third passivation layer (PSV3) and a color filter layer (CFL).
  • the third passivation layer (PSV3) can cover the cover layer (CVL) and the second reflective layer (RFL2).
  • the third passivation layer (PSV3) can provide a flat upper surface.
  • a color filter layer (CFL) may be disposed on the third passivation layer (PSV3).
  • the color filter layer (CFL) may include a second color filter (CF2) and light-blocking patterns (LBP).
  • the second color filter (CF2) may selectively transmit light in a desired wavelength range.
  • the second color filter (CF2) may selectively transmit green light.
  • the light-blocking patterns (LBP) may include at least one of various types of light-blocking materials.
  • Fig. 10 is a cross-sectional view taken along line I3-I3' of Fig. 7.
  • Fig. 10 is a cross-sectional view for explaining the third sub-pixel.
  • a pixel circuit layer (PCL), a display element layer (DPL), and a light function layer (LFL) can be sequentially arranged on a substrate (SUB).
  • the pixel circuit layer (PCL) can be described in the same manner as described with reference to Fig. 8.
  • the pixel circuit layer (PCL) can include a third transistor (T_SP3) constituting a sub-pixel circuit (SPC) of a third sub-pixel (SP3), and a third connection pattern (CP3) connected thereto.
  • a display element layer may be disposed on a pixel circuit layer (PCL).
  • the display element layer (DPL) may include a third anode electrode (AE3), a cathode electrode (CE), a third light-emitting element (LD3), a third light extraction structure (LES3), a cover layer (CVL), and a third reflective layer (RFL3).
  • AE3 third anode electrode
  • CE cathode electrode
  • LD3 third light-emitting element
  • LES3 third light extraction structure
  • CVL cover layer
  • RTL3 third reflective layer
  • the third anode electrode (AE3) may be disposed on the pixel circuit layer (PCL).
  • the third anode electrode (AE3) may be electrically connected to the third connection pattern (CP3) through a contact hole penetrating the third passivation layer (PSV2). In this way, the third anode electrode (AE3) may be electrically connected to the third transistor (T_SP3).
  • a third light-emitting element (LD3) may be placed on the third anode electrode (AE3) and the cathode electrode (CE).
  • the third light-emitting element (LD3) may include a third light-emitting stack (EST3), a third-first bonding electrode (BDE1c), a third-second bonding electrode (BDE2c), and a third insulating film (30c).
  • the third light-emitting stack (EST3) may be configured to emit light of a third color.
  • the third light-emitting stack (EST3) may include a third-first semiconductor layer (10c), a third active layer (MQW3), and a third-second semiconductor layer (20c).
  • the 3-1 semiconductor layer (10c) may be configured to provide holes.
  • the 3-1 semiconductor layer (10c) may have a first polarity.
  • the 3-1 semiconductor layer (10c) may include at least one p-type semiconductor layer.
  • the 3-1 semiconductor layer (10c) may include at least one semiconductor material among gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be a p-type semiconductor layer doped with a first conductive dopant (or p-type dopant) such as magnesium (Mg), zinc (Zn), calcium (Ca), strontium (Sr), barium (Ba), or the like.
  • a first conductive dopant or p-type dopant
  • the material constituting the 3-1 semiconductor layer (10c) is not limited thereto, and various other materials may constituting the 3-1 semiconductor layer (10c).
  • the 3-1 semiconductor layer (10c) may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or p-type dopant).
  • the third active layer (MQW3) may be disposed on the third-first semiconductor layer (10c).
  • the third active layer (MQW3) may be interposed between the third-first semiconductor layer (10c) and the third-second semiconductor layer (20c) to provide a region where electrons and holes recombine. As electrons and holes recombine in the third active layer (MQW3), they transition to a lower energy level, and light having a corresponding wavelength may be generated.
  • the third active layer (MQW3) may be formed in a single or multiple quantum well structure. When the third active layer (MQW3) is formed in a multiple quantum well structure, units including a barrier layer, a strain reinforcement layer, and a well layer may be repeatedly stacked to form the third active layer (MQW3).
  • the third active layer (MQW3) is not limited to the above-described structure.
  • the third active layer (MQW3) may be configured to emit light of a third color (e.g., blue).
  • the third active layer (MQW3) may include a material suitable for emitting light of the third color.
  • the third-second semiconductor layer (20c) may be disposed on the third active layer (MQW3).
  • the third-second semiconductor layer (20c) may include a third doped layer (21c) and a third auxiliary layer (22c) disposed on the third doped layer (21c).
  • the third doped layer (21c) may be disposed on the third active layer (MQW3).
  • the third doped layer (21c) may be configured to provide electrons.
  • the third doped layer (21c) may have a second polarity.
  • the third doped layer (21c) may include at least one n-type semiconductor layer.
  • the third doped layer (21c) may include any one of a semiconductor material selected from gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), aluminum nitride (AlN), and indium nitride (InN), and may be an n-type semiconductor layer doped with a second conductive dopant (or n-type dopant) such as silicon (Si), germanium (Ge), or tin (Sn).
  • the material constituting the third doped layer (21c) is not limited thereto, and various other materials may also constitute the third doped layer (21c).
  • the third doped layer (21c) may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or n-type dopant).
  • the third auxiliary layer (22c) may include a gallium nitride (GaN) semiconductor material that is substantially undoped with impurities or doped with impurities at a relatively low concentration.
  • the third auxiliary layer (22c) may form an n-type semiconductor layer together with the third doped layer (21c).
  • the third-first bonding electrode (BDE1c) may be bonded and fixed on the third anode electrode (AE3).
  • the third-first bonding electrode (BDE1c) may be connected to the third-first semiconductor layer (10c) and the third anode electrode (AE3).
  • the third-first semiconductor layer (10c) and the third anode electrode (AE3) may be electrically connected.
  • the third-first bonding electrode (BDE1b) may include a eutectic metal.
  • the third-second bonding electrode (BDE2c) may be bonded and fixed on the cathode electrode (CE).
  • the third-second bonding electrode (BDE2c) may be connected to the third-second semiconductor layer (20c) and the cathode electrode (CE). Through the third-second bonding electrode (BDE2c), the third-second semiconductor layer (20c) and the cathode electrode (CE) may be electrically connected.
  • the third-second bonding electrode (BDE2c) may include a eutectic metal.
  • the third insulating film (30c) can cover at least a portion of the outer surface of the third light-emitting stack (EST3).
  • the third insulating film (30c) is interposed between the third-second bonding electrode (BDE2c) and the third active layer (MQW3), and between the third-second bonding electrode (BDE2c) and the third-first semiconductor layer (10c), thereby preventing an electrical short circuit that may occur when the third-second bonding electrode (BDE2c) comes into contact with the third active layer (MQW3) and the third-first semiconductor layer (10c).
  • the third insulating film (30c) can have a single-layer structure or a multi-layer structure including a transparent insulating material, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • a third light extraction structure may be disposed on the pixel circuit layer (PCL) to cover the third light emitting element (LD3).
  • the third light extraction structure (LES3) may be in direct contact with the entire side surface and the entire top surface of the third light emitting element (LD3).
  • the third light extraction structure may include a third overcoating layer (OCL3) and a third light extraction layer (NOC3) disposed on the third overcoating layer (OCL3).
  • the third overcoating layer (OCL3) can be in direct contact with at least a portion of the lower surface of the third light-emitting element (LD3).
  • the third overcoating layer (OCL3) can be in direct contact with a portion of a side surface of the third light-emitting element (LD3) adjacent to the lower surface of the third light-emitting element (LD3).
  • the third light-emitting element (LD3) can be partially buried in the third overcoating layer (OCL3).
  • the third overcoating layer (OCL3) can fix the third light-emitting element (LD3) bonded to the third anode electrode (AE3) and the cathode electrode (CE) so as not to move.
  • the third overcoating layer (OCL3) can include the same material as the first overcoating layer (OCL1). That is, the first overcoating layer (OCL1) and the third overcoating layer (OCL3) can include the same material.
  • the third light extraction layer (NOC3) can be in direct contact with the entire upper surface of the third light-emitting element (LD3).
  • the third light extraction layer (NOC3) can be in direct contact with a side of the third light-emitting element (LD3) that is not in contact with the third overcoating layer (OCL3).
  • the third light extraction layer (NOC3) can include the same material as the first light extraction layer (NOC1). That is, the first light extraction layer (NOC1) and the third light extraction layer (NOC3) can include the same material.
  • the cover layer (CVL) can cover the third light extraction structure (LES3) and the pixel circuit layer (PCL).
  • the third reflective layer (RFL3) may be arranged to surround a side surface of the third light extraction structure (LES3).
  • a cover layer (CVL) may be interposed between the third reflective layer (RFL3) and the side surface of the third light extraction structure (LES3).
  • the third reflective layer (RFL3) may be spaced apart from the first and second reflective layers (RFL1, RFL2).
  • the third reflective layer (RFL3) may include the same material as the first reflective layer (RFL1). That is, the first reflective layer (RFL1) and the third reflective layer (RFL3) may include the same material.
  • a light functional layer (LFL) may be disposed on the cover layer (CVL) and the third reflective layer (RFL3).
  • the light functional layer (LFL) may include a third passivation layer (PSV3) and a color filter layer (CFL).
  • the third passivation layer (PSV3) can cover the cover layer (CVL) and the third reflective layer (RFL3).
  • the third passivation layer (PSV3) can provide a flat upper surface.
  • a color filter layer (CFL) may be disposed on the third passivation layer (PSV3).
  • the color filter layer (CFL) may include a third color filter (CF3) and light-blocking patterns (LBP).
  • the third color filter (CF3) may selectively transmit light in a desired wavelength range.
  • the third color filter (CF3) may selectively transmit blue light.
  • the light-blocking patterns (LBP) may include at least one of various types of light-blocking materials.
  • Fig. 11 is a cross-sectional view taken along line J1-J1' of Fig. 7.
  • the color filter layer may include first to third color filters (CF1, CF2, CF3) and light blocking patterns (LBP).
  • Each of the first to third color filters can selectively transmit light of a desired wavelength range.
  • the first color filter (CF1) may be a red color filter
  • the second color filter (CF2) may be a green color filter
  • the third color filter (CF3) may be a blue color filter.
  • Light blocking patterns may be arranged between the first to third color filters (CF1, CF2, CF3). It can be understood that the light emitting area (or light emitting area) (EMA) and the non-light emitting area (NEMA) for the first to third sub-pixels (SP1, SP2, SP3) are defined by the light blocking patterns (LBP). An area overlapping the light blocking patterns (LBP) may correspond to the non-light emitting area (NEMA). An area not overlapping the light blocking patterns (LBP) may correspond to the light emitting area (EMA).
  • the light-blocking patterns (LBP) may include at least one of various types of light-blocking materials.
  • each of the light-blocking patterns (LBP) may be provided in the form of a multilayer in which at least two color filters among the first to third color filters (CF1, CF2, CF3) overlap.
  • each of the light-blocking patterns (LBP) may be formed by overlapping the first to third color filters (CF1, CF2, CF3).
  • the light-blocking pattern between the first and second color filters (CF1, CF2) among the light-blocking patterns (LBP) may be formed as a multilayer in which the first and second color filters (CF1, CF2) overlap
  • the light-blocking pattern between the second and third color filters (CF2, CF3) among the light-blocking patterns (LBP) may be formed as a multilayer in which the second and third color filters (CF2, CF3) overlap
  • the light blocking pattern between the first color filter (CF1) and the third color filter (CF3) of the neighboring pixel can be formed as a multilayer in which the first and third color filters (CF1, CF3) overlap.
  • NEMA non-emitting area
  • the first light extraction structure (LES1) may overlap the first light emitting element (LD1), as illustrated in FIG. 7.
  • the first reflective layer (RFL1) surrounding the side surface of the first light extraction structure (LES1) may be arranged to surround the first light emitting element (LD1), and the cover layer (CVL) may be interposed between the first reflective layer (RFL1) and the side surface of the first light extraction structure (LES1).
  • red color light emitted from the first light emitting element (LD1) may be reflected by the first reflective layer (RFL1) and provided in a direction toward the first color filter (CF1).
  • the red color light emitted from the first light emitting element (LD1) may be prevented from proceeding to the light emitting area (EMA) of other sub-pixels adjacent to the first sub-pixel (SP1), thereby preventing light mixing from occurring.
  • EMA light emitting area
  • the second light extraction structure (LES2) may overlap the second light emitting element (LD2), as illustrated in FIG. 7.
  • the second reflective layer (RFL2) surrounding the side surface of the second light extraction structure (LES2) may be arranged to surround the second light emitting element (LD2), and the cover layer (CVL) may be interposed between the second reflective layer (RFL2) and the side surface of the second light extraction structure (LES2).
  • green color light emitted from the second light emitting element (LD2) may be reflected by the second reflective layer (RFL2) and provided in a direction toward the second color filter (CF2).
  • the green color light emitted from the second light emitting element (LD2) may be prevented from proceeding to the light emitting area (EMA) of other sub-pixels adjacent to the second sub-pixel (SP2), thereby preventing light mixing from occurring.
  • EMA light emitting area
  • the third light extraction structure (LES3) may overlap the third light emitting element (LD3), as illustrated in FIG. 7.
  • the third reflective layer (RFL3) surrounding the side surface of the third light extraction structure (LES3) may be arranged to surround the third light emitting element (LD3), and the cover layer (CVL) may be interposed between the third reflective layer (RFL3) and the side surface of the third light extraction structure (LES3).
  • blue color light emitted from the third light emitting element (LD3) may be reflected by the third reflective layer (RFL3) and provided in a direction toward the third color filter (CF3).
  • EMA light emitting area
  • FIG. 12 is a drawing for explaining a method of manufacturing a display device including the pixels of FIG. 6 and FIG. 7.
  • the method for manufacturing a display device may include steps 1 to 7 (ST1, ST2, ST3, ST4, ST5, ST6, ST7).
  • Figures 13 to 19 are cross-sectional views illustrating the manufacturing method of Figure 12. Hereinafter, descriptions of content overlapping with those described with reference to Figures 1 to 11 may be omitted.
  • an overcoating layer can be formed to fix the first to third light-emitting elements (LD1, LD2, LD3) (ST1).
  • the first to third light-emitting elements (LD1, LD2, LD3) can be formed to be bonded to the first to third anode electrodes (AE1, AE2, AE3) and the cathode electrode (CE), as described with reference to FIGS. 8 to 10.
  • the first to third light-emitting elements (LD1, LD2, LD3) can be fixed to preset positions as an overcoat layer (OCL) is formed (or applied). In this case, the first to third light-emitting elements (LD1, LD2, LD3) can be partially buried in the overcoat layer (OCL).
  • a light extraction layer (NOC) covering the first to third light-emitting elements (LD1, LD2, LD3) can be formed on the overcoating layer (OCL) (ST2).
  • OCL overcoating layer
  • the first to third light-emitting elements (LD1, LD2, LD3) can be buried by the light extraction layer (NOC).
  • the overcoating layer (OCL) and the light extraction layer (NOC) may be partially etched to form first to third light extraction structures (LES1, LES2, LES3) that are spaced apart from each other (ST3).
  • a trench (TR) may be defined between the first to third light extraction structures (LES1, LES2, LES3).
  • a cover layer (CVL) covering the first to third light extraction structures (LES1, LES2, LES3) and the pixel circuit layer (PCL) can be formed (ST4).
  • the cover layer (CVL) can be formed to have a shape corresponding to a cross-sectional profile of the first to third light extraction structures (LES1, LES2, LES3) defining the trench (TR).
  • a reflective layer (RFL) covering a cover layer (CVL) can be formed (ST5).
  • the reflective layer (RFL) can be formed to have a shape corresponding to the cross-sectional profile of the cover layer (CVL).
  • the first to third reflective layers can be formed by partially etching the reflective layer (RFL) (ST6).
  • the first to third reflective layers (RFL1, RFL2, RFL3) can be provided as separate components.
  • the etching may be performed using various known etching methods suitable for forming the first to third reflective layers (RFL1, RFL2, RFL3) described above without limitation.
  • the etching may be anisotropic dry etching or wet etching.
  • a third passivation layer (PSV3) and a color filter layer (CFL) can be formed (ST7). Accordingly, a display device including first to third sub-pixels (SP1, SP2, SP3) can be provided.
  • FIG. 20 is a block diagram illustrating a display system according to one embodiment.
  • the display system (1000) may include a processor (1100) and a display device (1200).
  • the processor (1100) can perform various tasks and calculations.
  • the processor (1100) may include an application processor, a graphics processor, a microprocessor, a central processing unit (CPU), etc.
  • the processor (1100) can be connected to other components of the display system (1000) via a bus system and control them.
  • the processor (1100) can transmit image data (IMG) and a control signal (CTRL) to the display device (1200).
  • the display device (1200) can display an image based on the image data (IMG) and the control signal (CTRL).
  • the display device (1200) can be configured similarly to the display device (DD) described with reference to FIG. 1.
  • the image data (IMG) and the control signal (CTRL) can be provided as the input image data (IMG) and the control signal (CTRL) of FIG. 1, respectively.
  • the display system (1000) may include a computing system that provides an image display function, such as a smart watch, a mobile phone, a smart phone, a portable computer, a tablet personal computer, a watch phone, an automotive display, smart glasses, a portable multimedia player (PMP), a navigation system, an ultra mobile personal computer (UMPC), etc.
  • the display system (1000) may include at least one of a head mounted display (HMD), a virtual reality (VR) device, a mixed reality (MR) device, and an augmented reality (AR) device.
  • HMD head mounted display
  • VR virtual reality
  • MR mixed reality
  • AR augmented reality
  • Figures 21 to 24 are perspective views illustrating application examples of the display system of Figure 20.
  • the display system (1000) of FIG. 20 can be applied to a smart watch (2000) including a display portion (2100) and a strap portion (2200).
  • the smartwatch (2000) may be a wearable electronic device.
  • the smartwatch (2000) may have a structure in which a strap portion (2200) is attached to the user's wrist.
  • a display system (1000) and/or a display device (1200) may be applied to the display portion (2100), so that image data including time information may be provided to the user.
  • the display system (1000) of FIG. 20 may be applied to an automotive display system (3000).
  • the automotive display system (3000) may include a computing system provided inside and/or outside a vehicle to provide image data.
  • the display system (1000) and/or the display device (1200) may be applied to at least one of an infotainment panel (3100), a cluster (3200), a co-driver display (3300), a head-up display (3400), a side mirror display (3500), and a rear seat display (3600) provided in a vehicle.
  • an infotainment panel (3100) may be applied to at least one of an infotainment panel (3100), a cluster (3200), a co-driver display (3300), a head-up display (3400), a side mirror display (3500), and a rear seat display (3600) provided in a vehicle.
  • the display system (1000) of FIG. 20 can be applied to smart glasses (4000).
  • the smart glasses (4000) may be a wearable electronic device that can be worn on a user's head.
  • the smart glasses (4000) may be a wearable device for augmented reality.
  • Smart glasses (4000) may include a frame (4100) and a lens unit (4200).
  • the frame (4100) may include a housing (4110) that supports the lens unit (4200) and a leg unit (4120) for a user to wear.
  • the leg unit (4120) is connected to the housing (4110) via a hinge and may be folded or unfolded relative to the housing (4110).
  • the frame (4100) may be equipped with a battery, a touch pad, a microphone, a camera, etc.
  • the frame (4100) may be equipped with a projector that outputs light, a processor that controls light signals, etc.
  • the lens unit (4200) may include an optical member that transmits or reflects light.
  • the lens unit (4200) may include glass, transparent synthetic resin, or the like.
  • the lens unit (4200) can reflect an image by an optical signal transmitted from the projector of the frame (4100) onto the rear surface of the lens unit (4200) (e.g., the surface facing the user's eyes).
  • the user can recognize visual information such as the time and date displayed on the lens unit (4200).
  • the projector and/or the lens unit (4200) may be a type of display device.
  • the display device (1200) may be applied to the projector and/or the lens unit (4200).
  • the display system (1000) of FIG. 20 can be applied to a head-mounted display device (5000).
  • the head-mounted display device (5000) may be a wearable electronic device that can be worn on a user's head.
  • the head-mounted display device (5000) may be a wearable device for virtual reality or mixed reality.
  • a head-mounted display device (5000) may include a head-mounted band (5100) and a display device storage case (5200).
  • the head-mounted band (5100) may be connected to the display device storage case (5200).
  • the head-mounted band (5100) may include horizontal bands and/or vertical bands for securing the head-mounted display device (5000) to a user's head.
  • the horizontal band may be configured to surround the side of the user's head
  • the vertical band may be configured to surround the upper portion of the user's head.
  • the head-mounted band (5100) may be implemented in the form of eyeglass frames, helmets, etc.
  • the display device storage case (5200) can store the display system (1000) and/or the display device (1200).
  • a display device, electronic device, electronic equipment or device, a manufacturing device for a display device, electronic device, electronic equipment or device, or other related device or component according to embodiments of the present disclosure may be implemented using suitable hardware, firmware (e.g., application-specific integrated circuits), software, or a combination of software, firmware, and hardware.
  • firmware e.g., application-specific integrated circuits
  • various components of the device may be formed on a single integrated circuit (IC) chip or separate IC chips.
  • various components of the device may be implemented on a flexible printed circuit film, a tape carrier package (TCP), a printed circuit board (PCL), or formed on a single substrate.
  • various components of the device may be processes or threads that execute computer program instructions on one or more computing devices running on one or more processors and interact with other system components to perform various functions described herein.
  • the computer program instructions are stored in a memory that may be implemented on the computing device using a standard memory device such as, for example, a random access memory (RAM).
  • the computer program instructions may also be stored on, for example, a CD-ROM, a flash drive, or other similar non-transitory computer-readable medium.
  • those skilled in the art should recognize that the functions of various computing devices may be combined or integrated into a single computing device, or that the functions of a particular computing device may be distributed across one or more other computing devices without departing from the scope of the embodiments of the present disclosure.

Landscapes

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Abstract

표시 장치는 화소 회로층 위에 배치되며, 서로 이격하는 제1 및 제2 발광 소자들, 제1 발광 소자에 평면 상 중첩하도록 화소 회로층 위에 배치되는 제1 광 추출 구조물, 제2 발광 소자에 평면 상 중첩하도록 화소 회로층 위에 배치되며, 제1 광 추출 구조물과 이격하는 제2 광 추출 구조물, 제1 및 제2 광 추출 구조물들 및 화소 회로층을 커버하는 커버층, 제1 광 추출 구조물의 측면을 둘러싸는 제1 반사층, 및 제2 광 추출 구조물의 측면을 둘러싸는 제2 반사층을 포함한다.

Description

표시 장치, 표시 장치의 제조 방법, 및 표시 장치를 포함하는 전자 장치
본 개시는 표시 장치, 표시 장치의 제조 방법, 및 표시 장치를 포함하는 전자 장치에 관한 것이다.
표시 장치는 둘 이상의 서브 화소들을 포함하는 화소를 포함한다. 화소의 이러한 서브 화소들은, 각각의 서브 화소들에서 방출되는 광의 조합에 기초하여, 다양한 컬러들 및 휘도들의 광을 방출할 수 있다.
배경기술에 개시된 정보는 오로지 본 개시의 배경에 대한 이해를 높이기 위한 것이므로, 선행기술을 구성하지 않는 정보를 포함할 수도 있다.
본 개시의 실시예들에 따른 측면들은, 인접한 서브 화소들 사이의 광 섞임을 방지하고, 각 서브 화소의 출광 효율을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 개시의 실시예들에 따른 측면들은, 상기 표시 장치의 제조 방법을 제공하는 것이다.
추가적인 측면들은 아래의 설명에서 부분적으로 설명될 것이고, 부분적으로는 설명으로부터 명백해질 것이거나 본 개시의 제시된 실시예를 실행함으로써 배울 수 있을 것이다.
본 개시의 실시예들에 따른 표시 장치는 화소 회로층 위에 배치되며, 서로 이격하는 제1 및 제2 발광 소자들; 상기 제1 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되는 제1 광 추출 구조물; 상기 제2 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되며, 상기 제1 광 추출 구조물과 이격하는 제2 광 추출 구조물; 상기 제1 및 제2 광 추출 구조물들 및 상기 화소 회로층을 커버하는 커버층; 상기 제1 광 추출 구조물의 측면을 둘러싸도록 배치되는 제1 반사층, 상기 커버층은 상기 제1 반사층 및 상기 제1 광 추출 구조물의 상기 측면 사이에 개재됨; 및 상기 제2 광 추출 구조물의 측면을 둘러싸도록 배치되는 제2 반사층을 포함, 상기 커버층은 상기 제2 반사층 및 상기 제2 광 추출 구조물의 상기 측면 사이에 개재됨, 한다.
일 실시예에 있어서, 상기 제1 반사층과 상기 제2 반사층은 서로 이격할 수 있다.
일 실시예에 있어서, 평면 상, 상기 제1 광 추출 구조물의 가장자리는 상기 제1 발광 소자의 가장자리를 완전히 둘러싸도록 배치되고, 평면 상, 상기 제2 광 추출 구조물의 가장자리는 상기 제2 발광 소자의 가장자리를 완전히 둘러싸도록 배치될 수 있다.
일 실시예에 있어서, 상기 제1 발광 소자는 제1 컬러의 광을 생성하고, 상기 제2 발광 소자는 상기 제1 컬러와 상이한 제2 컬러의 광을 생성할 수 있다.
일 실시예에 있어서, 상기 제1 광 추출 구조물은 상기 제1 발광 소자의 측면 전체와 직접 접촉하고, 상기 제1 발광 소자의 상면 전체와 직접 접촉하며, 상기 제2 광 추출 구조물은 상기 제2 발광 소자의 측면 전체와 직접 접촉하고, 상기 제2 발광 소자의 상면 전체와 직접 접촉할 수 있다.
일 실시예에 있어서, 상기 제1 발광 소자는 제1-1 반도체층, 상기 제1-1 반도체층 위에 배치되는 제1-2 반도체층, 및 상기 제1-1 반도체층과 상기 제1-2 반도체층 사이에 개재되는 제1 활성층을 포함하고, 상기 제2 발광 소자는 제2-1 반도체층, 상기 제2-1 반도체층 위에 배치되는 제2-2 반도체층, 및 상기 제2-1 반도체층과 상기 제2-2 반도체층 사이에 개재되는 제2 활성층을 포함할 수 있다.
일 실시예에 있어서, 표시 장치는 상기 제1 발광 소자와 상기 화소 회로층 사이에 배치되는 제1 애노드 전극; 및 상기 제2 발광 소자와 상기 화소 회로층 사이에 배치되는 제2 애노드 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 광 추출 구조물은 상기 제1 애노드 전극과 평면 상 중첩하며, 상기 제2 광 추출 구조물은 상기 제2 애노드 전극과 평면 상 중첩할 수 있다.
일 실시예에 있어서, 표시 장치는 상기 제1 및 제2 발광 소자들과 상기 화소 회로층 사이에 배치되는 캐소드 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 광 추출 구조물은 상기 캐소드 전극의 일부와 평면 상 중첩하며, 상기 제2 광 추출 구조물은 상기 캐소드 전극의 다른 일부와 평면 상 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 광 추출 구조물은 제1 오버코팅층, 및 상기 제1 오버코팅층 위에 배치되는 제1 광 추출층을 포함하고, 상기 제2 광 추출 구조물은 제2 오버코팅층, 및 상기 제2 오버코팅층 위에 배치되는 제2 광 추출층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 오버코팅층은 상기 제1 발광 소자의 하면의 적어도 일부와 직접 접촉하고, 상기 제2 오버코팅층은 상기 제2 발광 소자의 하면의 적어도 일부와 직접 접촉할 수 있다.
일 실시예에 있어서, 표시 장치는 상기 화소 회로층 위에 배치되며, 상기 제1 및 제2 발광 소자들과 이격하는 제3 발광 소자; 상기 제3 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되며, 상기 제1 및 제2 광 추출 구조물들과 이격하는 제3 광 추출 구조물; 및 상기 제3 광 추출 구조물의 측면을 둘러싸도록 배치되는 제3 반사층을 더 포함, 상기 커버층은 상기 제3 반사층 및 상기 제3 광 추출 구조물의 상기 측면 사이에 개재됨, 할 수 있다.
일 실시예에 있어서, 상기 제3 발광 소자에서 생성하는 광의 컬러는, 상기 제1 발광 소자에서 생성하는 광의 컬러 및 상기 제2 발광 소자에서 생성하는 광의 컬러와 상이할 수 있다.
일 실시예에 있어서, 표시 장치는 상기 커버층, 상기 제1 반사층, 및 상기 제2 반사층을 커버하도록 배치되는 패시베이션층; 및 상기 패시베이션층 위에 배치되는 컬러 필터층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 패시베이션층의 상면은 평탄할 수 있다.
본 개시의 실시예들에 따른 표시 장치의 제조 방법은 화소 회로층 위에서 제1 및 제2 발광 소자들과 평면 상 중첩하며, 서로 이격하는 제1 및 제2 광 추출 구조물들을 형성하는 단계; 상기 제1 및 제2 광 추출 구조물들 및 상기 화소 회로층을 커버하는 커버층을 형성하는 단계; 및 상기 제1 및 제2 광 추출 구조물들의 측면들을 둘러싸도록 배치되는 제1 및 제2 반사층들을 형성하는 단계, 상기 커버층은 상기 제1 반사층 및 상기 제1 광 추출 구조물의 상기 측면 사이 및 상기 제2 반사층 및 상기 제2 광 추출 구조물의 상기 측면 사이에 개재됨, 를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 반사층들을 형성하는 상기 단계는, 상기 커버층을 커버하는 반사층을 형성하는 단계; 및 상기 반사층을 부분적으로 식각하여 상기 제1 및 제2 반사층들을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 광 추출 구조물들을 형성하는 상기 단계는, 상기 화소 회로층 위에 서로 이격하는 상기 제1 및 제2 발광 소자들을 형성하는 단계; 상기 화소 회로층 위에 오버코팅층을 형성하는 단계; 상기 오버코팅층 위에 상기 제1 및 제2 발광 소자들을 커버하는 광 추출층을 형성하는 단계; 및 상기 오버코팅층 및 상기 광 추출층을 부분적으로 식각하여 상기 제1 및 제2 광 추출 구조물들을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 오버코팅층을 형성하는 상기 단계에서, 상기 제1 및 제2 발광 소자들은 상기 오버코팅층에 부분적으로 묻힐 수 있다.
본 개시의 실시예들에 따른 전자 장치는 입력 영상 데이터를 제공하는 프로세서; 및 상기 입력 영상 데이터를 기초로 이미지를 표시하는 표시 장치를 포함한다. 상기 표시 장치는 화소 회로층 위에 배치되며, 서로 이격하는 제1 및 제2 발광 소자들; 상기 제1 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되는 제1 광 추출 구조물; 상기 제2 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되며, 상기 제1 광 추출 구조물과 이격하는 제2 광 추출 구조물; 상기 제1 및 제2 광 추출 구조물들 및 상기 화소 회로층을 커버하는 커버층; 상기 제1 광 추출 구조물의 측면을 둘러싸도록 배치되는 제1 반사층, 상기 커버층은 상기 제1 반사층 및 상기 제1 광 추출 구조물의 상기 측면 사이에 개재됨; 및 상기 제2 광 추출 구조물의 측면을 둘러싸도록 배치되는 제2 반사층을 포함, 상기 커버층은 상기 제2 반사층 및 상기 제2 광 추출 구조물의 상기 측면 사이에 개재됨, 한다.
본 개시의 실시예들에 따른 표시 장치에 있어서, 제1 및 제2 광 추출 구조물들의 측면을 둘러싸는 제1 및 제2 반사층들은, 제1 및 제2 발광 소자들에서 방출되는 광이 기 설정된 바람직한 방향으로 출광되도록 하는 역할을 할 수 있다. 따라서, 출광 효율이 향상된 표시 장치가 제공될 수 있다.
또한, 상기 제1 및 제2 반사층들은 인접하는 서브 화소들에서의 광 섞임을 방지하는 역할을 할 수 있다. 따라서, 인접한 서브 화소들 사이의 광 섞임을 방지할 수 있는 표시 장치가 제공될 수 있다.
도 1은 본 개시의 실시예들에 따른 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 표시 장치에 포함된 서브 화소들 중 어느 한 서브 화소를 설명하기 위한 블록도이다.
도 3은 도 1의 표시 장치를 구성하는 표시 패널을 설명하기 위한 평면도이다.
도 4는 도 3의 표시 패널의 일 실시예를 설명하기 위한 단면도이다.
도 5는 도 3의 표시 패널의 다른 실시예를 설명하기 위한 단면도이다.
도 6 및 도 7은 도 3의 표시 패널에 포함된 화소들 중 어느 한 화소의 일 실시예를 설명하기 위한 평면도들이다.
도 8은 도 7의 I1-I1' 라인을 따라 자른 단면도이다.
도 9는 도 7의 I2-I2' 라인을 따라 자른 단면도이다.
도 10은 도 7의 I3-I3' 라인을 따라 자른 단면도이다.
도 11은 도 7의 J1-J1' 라인을 따라 자른 단면도이다.
도 12는 도 6 및 도 7의 화소를 포함하는 표시 장치의 제조 방법을 설명하기 위한 도면이다.
도 13 내지 도 19는 도 12의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 일 실시예에 따른 표시 시스템을 설명하기 위한 블록도이다.
도 21 내지 도 24는 도 20의 표시 시스템의 적용예들을 설명하기 위한 사시도들이다.
이하, 본 개시에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 개시에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 개시의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 개시는 여기에서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시예는 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 본 개시의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
본 개시에서 "A 또는 B를 포함하는", "A 및/또는 B" 등은 A 또는 B, 또는 A 및 B를 나타낸다.
본 개시에서 사용되는 용어 "및/또는"은 하나 이상의 연관된 나열된 항목의 임의의 모든 조합을 포함한다. 본 개시에서 사용되는 "적어도 하나 중", "하나 중", 및 "에서 선택됨"과 같은 표현은 요소 목록 앞에 올 때 요소 목록 전체를 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b, 또는 c 중 적어도 하나", "a, b, 및 c에서 선택된 적어도 하나" 등은 a만, b만, c만, 둘 모두(에: 동시에)의 a와 b, 둘 모두(예: 동시에)의 a와 c, 둘 모두(예: 동시에)의 b와 c, a, b, 및 c의 전체 또는 이들의 변형을 나타낼 수 있다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우 뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 여기에서 사용된 용어는 특정한 실시예들을 설명하기 위한 것이며 본 개시를 한정하기 위한 것이 아니다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. "X, Y, 및 Z 중 적어도 어느 하나", 그리고 "X, Y, 및 Z로 구성된 어레이로부터 선택된 적어도 어느 하나"는 X 하나, Y 하나, Z 하나, 또는 X, Y, 및 Z 중 둘 또는 그 이상의 어떤 조합 (예를 들면, XYZ, XYY, YZ, ZZ) 으로 해석될 수 있다. 여기에서, "및/또는"은 해당 구성들 중 하나 또는 그 이상의 모든 조합을 포함한다.
여기에서, 제1, 제2 등과 같은 용어가 다양한 구성 요소들을 설명하기 위해 사용될 수 있지만, 이러한 구성 요소들은 이러한 용어들에 한정되지 않는다. 이러한 용어들은 하나의 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 제1 구성 요소는 여기에 개시된 바를 벗어나지 않는 범위 내에서 제2 구성 요소를 칭할 수 있다.
"아래", "위" 등과 같이 공간적으로 상대적인 용어가 설명의 목적으로 사용될 수 있으며, 그렇게 함으로써 도면에서 도시된 대로 하나의 소자 또는 특징과 다른 소자(들) 또는 특징(들)과의 관계를 설명한다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 더하여, 사용 시, 동작 시, 및/또는 제조 시의 상이한 방향들도 포함하도록 의도된 것이다. 예를 들면, 도면에 도시된 장치가 뒤집히면, 다른 소자들 또는 특징들의 "아래"에 위치하는 것으로 묘사된 소자들은 다른 소자들 또는 특징들의 "위"의 방향에 위치한다. 따라서, 일 실시예에서 "아래"라는 용어는 위와 아래의 양 방향을 포함할 수 있다. 뿐만 아니라, 장치는 그 외 다른 방향을 향할 수 있고(예를 들어, 90도 회전된 혹은 다른 방향에서), 이에 따라, 여기에서 사용되는 공간적으로 상대적인 용어들은 그에 따라 해석된다.
다양한 실시예들이 이상적인 실시예들을 도식화한 도면들을 참조하여 설명된다. 이에 따라, 예를 들면 허용 오차들 및/또는 제조 기술들에 따라 그 형상들이 변화할 수 있음이 예상될 것이다. 따라서, 여기에 개시된 실시예들은 도시된 특정 형상들에 한정되는 것으로 해석될 수 없으며, 예를 들면 제조의 결과로 발생하는 형상들의 변화들을 포함하는 것으로 해석되어야 한다. 이와 같이, 도면들에 도시된 형상들은 장치의 영역들의 실제 형상들을 도시하지 않을 수 있으며, 본 실시예들은 여기에 한정되지 않는다.
도 1은 본 개시의 실시예들에 따른 표시 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 패널(DP), 게이트 드라이버(120, gate driver), 데이터 드라이버(130, data driver), 전압 생성기(140, voltage generator), 및 컨트롤러(150, controller)를 포함할 수 있다.
표시 패널(DP)은 서브 화소들(SP)을 포함할 수 있다. 서브 화소들(SP)은 제1 내지 제m 게이트 라인들(GL1 내지 GLm)을 통해 게이트 드라이버(120)에 연결될 수 있다. 서브 화소들(SP)은 제1 내지 제n 데이터 라인들(DL1 내지 DLn)을 통해 데이터 드라이버(130)에 연결될 수 있다.
서브 화소들(SP)은 2 이상의 컬러들의 광을 생성할 수 있다. 예를 들어, 서브 화소들(SP) 각각은 레드(red), 그린(green), 블루(blue), 시안(cyan), 마젠타(magenta), 옐로우(yellow) 등과 같은 광을 생성할 수 있다.
서브 화소들(SP) 중 2 이상의 서브 화소들은 하나의 화소(PXL)를 구성할 수 있다. 즉, 하나의 화소(PXL)는 서브 화소들(SP) 중 2 또는 그 이상의 서브 화소들을 포함할 수 있다. 예를 들어, 화소(PXL)는 도 1에 도시된 바와 같이 3개의 서브 화소들을 포함할 수 있다. 화소(PXL)(예: 화소(PXL)의 서브 화소들(SP))는 그것에 포함된 서브 화소들(예: 각각의 서브 화소들)로부터 방출되는 광의 조합에 따라 다양한 컬러들 및 다양한 휘도들의 광을 방출할 수 있다.
게이트 드라이버(120)는 제1 내지 제m 게이트 라인들(GL1 내지 GLm)을 통해 행 방향으로 배열된 서브 화소들(SP)에 연결될 수 있다. 게이트 드라이버(120)는 게이트 제어 신호(GCS)에 응답하여 제1 내지 제m 게이트 라인들(GL1 내지 GLm)에 게이트 신호들을 출력할 수 있다. 실시예들에 있어서, 게이트 제어 신호(GCS)는 각 프레임의 시작을 지시하는 스타트 신호, 그리고 수평 동기화 신호 등을 포함할 수 있다.
게이트 드라이버(120)는 표시 패널(DP)의 일 측에 배치될 수 있다. 그러나, 실시예들은 이에 한정되지 않는다. 예를 들어, 게이트 드라이버(120)는 물리적 및/또는 논리적으로 구분된 2 이상의 드라이버들로 구분될 수 있으며, 그러한 드라이버들은 표시 패널(DP)의 일 측 및 일 측에 반대되는 표시 패널(DP)의 타 측에 배치될 수 있다. 이와 같이, 게이트 드라이버(120)는 실시예들에 따라 다양한 형태들로 표시 패널(DP)의 주변에 배치될 수 있다.
데이터 드라이버(130)는 제1 내지 제n 데이터 라인들(DL1 내지 DLn)을 통해 열 방향으로 배열된 서브 화소들(SP)에 연결될 수 있다. 데이터 드라이버(130)는 컨트롤러(150)로부터 영상 데이터(DATA) 및 데이터 제어 신호(DCS)를 수신할 수 있다. 데이터 드라이버(130)는 데이터 제어 신호(DCS)에 응답하여 동작할 수 있다. 실시예들에 있어서, 데이터 제어 신호(DCS)는 소스 스타트 신호, 소스 시프트 클럭, 소스 출력 인에이블 신호 등을 포함할 수 있다.
데이터 드라이버(130)는 전압 생성기(140)로부터 전압들을 수신할 수 있다. 데이터 드라이버(130)는 수신된 전압들을 이용하여, 영상 데이터(DATA)에 대응하는 계조 전압들을 갖는 데이터 신호들을 제1 내지 제n 데이터 라인들(DL1 내지 DLn)에 인가할 수 있다. 제1 내지 제m 게이트 라인들(GL1 내지 GLm) 각각에 게이트 신호가 인가될 때, 영상 데이터(DATA)에 대응하는 데이터 신호들이 데이터 라인들(DL1 내지 DLn)에 인가될 수 있다. 이에 따라, 서브 화소들(SP)은 데이터 신호들에 대응하는 광을 생성할 수 있으며, 표시 패널(DP)은 영상을 표시할 수 있다.
실시예들에 있어서, 게이트 드라이버(120) 및 데이터 드라이버(130)는 CMOS(complementary metal-oxide semiconductor) 회로 소자들을 포함할 수 있다.
전압 생성기(140)는 컨트롤러(150)로부터의 전압 제어 신호(VCS)에 응답하여 동작할 수 있다. 전압 생성기(140)는 복수의 전압들을 생성하고, 생성된 전압들을 게이트 드라이버(120), 데이터 드라이버(130), 및 컨트롤러(150)와 같은 표시 장치(DD)의 구성 요소들에 제공하도록 구성될 수 있다. 전압 생성기(140)는 표시 장치(DD)의 외부로부터 입력 전압을 수신하고 수신된 전압을 레귤레이팅함으로써, 복수의 전압들을 생성할 수 있다.
전압 생성기(140)는 제1 전원 전압 및 제2 전원 전압을 생성할 수 있다. 생성된 제1 및 제2 전원 전압들은 전원 라인들(PL)을 통해 서브 화소들(SP)에 제공될 수 있다. 다른 실시예들에 있어서, 제1 및 제2 전원 전압들 중 적어도 하나는 표시 장치(DD)의 외부로부터 제공될 수 있다.
이 밖에도, 전압 생성기(140)는 다양한 전압들 및/또는 신호들을 제공할 수 있다. 예를 들어, 전압 생성기(140)는 서브 화소들(SP)에 인가되는 하나 또는 그 이상의 초기화 전압들을 제공할 수 있다. 예를 들어, 서브 화소들(SP)의 트랜지스터들 및/또는 발광 소자들의 전기적 특성들을 센싱하기 위한 센싱 동작 시에, 제1 내지 제n 데이터 라인들(DL1 내지 DLn)에 소정의 기준 전압이 인가될 수 있으며, 전압 생성기(140)는 그 기준 전압을 생성하여 데이터 드라이버(130)에 전달할 수 있다. 예를 들어, 표시 패널(DP)에 영상을 표시하기 위한 표시 동작 시에, 서브 화소들(SP)에 공통의 화소 제어 신호들이 인가될 수 있으며, 전압 생성기(140)는 그 화소 제어 신호들을 생성할 수 있다. 실시예들에 있어서, 전압 생성기(140)는 화소 제어 라인들(PXCL)을 통해 서브 화소들(SP)에 화소 제어 신호들을 제공할 수 있다. 도 1에는 화소 제어 라인들(PXCL)이 전압 생성기(140)와 표시 패널(DP) 사이에 연결되는 것으로 도시되나, 실시예들은 이에 한정되지 않는다. 예를 들어, 화소 제어 라인들(PXCL)은 게이트 드라이버(120)와 표시 패널(DP) 사이에 연결될 수 있다. 이러한 경우, 화소 제어 신호들은 전압 생성기(140)로부터 게이트 드라이버(120)를 통해 화소 제어 라인들(PXCL)에 전달될 수 있다.
컨트롤러(150)는 표시 장치(DD)의 제반 동작들을 제어할 수 있다. 컨트롤러(150)는 외부로부터 입력 영상 데이터(IMG) 및 그에 대응하는 제어 신호(CTRL)를 수신할 수 있다. 컨트롤러(150)는 제어 신호(CTRL)에 응답하여, 게이트 제어 신호(GCS), 데이터 제어 신호(DCS), 및 전압 제어 신호(VCS)를 제공할 수 있다.
컨트롤러(150)는 입력 영상 데이터(IMG)를 표시 장치(DD) 혹은 표시 패널(DP)에 적합하도록 변환하여 영상 데이터(DATA)를 출력할 수 있다. 실시예들에 있어서, 컨트롤러(150)는 입력 영상 데이터(IMG)를 행 단위의 서브 화소들(SP)에 적합하도록 정렬하여 영상 데이터(DATA)를 출력할 수 있다.
데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 2 이상의 구성 요소들은 하나의 집적 회로에 실장될 수 있다. 도 1에 도시된 바와 같이, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 드라이버 집적 회로(DIC)에 포함될 수 있다. 이러한 경우, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 하나의 드라이버 집적 회로(DIC) 내에서 기능적으로 구분된 구성 요소들일 수 있다. 즉, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 하나의 드라이버 집적 회로(DIC) 내에서 서로 분리될 수 있다. 실시예들에 있어서, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 적어도 하나는 드라이버 집적 회로(DIC)와 구분된 구성 요소로 제공될 수 있다.
도 2는 도 1의 표시 장치에 포함된 서브 화소들 중 어느 한 서브 화소를 설명하기 위한 블록도이다. 도 2에서, 도 1의 서브 화소들(SP) 중 제i 행(i는 1보다 크거나 같고 m보다 작거나 같은 정수) 및 제j 열(j는 1보다 크거나 같고 n보다 작거나 같은 정수)에 배열된 서브 화소(SPij)가 예시적으로 도시된다.
도 2를 참조하면, 서브 화소(SPij)는 서브 화소 회로(SPC) 및 발광 소자(LD)를 포함할 수 있다.
발광 소자(LD)는 제1 전원 전압 노드(VDDN)와 제2 전원 전압 노드(VSSN) 사이에 연결될 수 있다. 제1 전원 전압 노드(VDDN)는 도 1의 전원 라인들(PL) 중 하나에 연결되어, 제1 전원 전압을 수신할 수 있다. 제2 전원 전압 노드(VSSN)는 도 1의 전원 라인들(PL) 중 다른 하나에 연결되어, 제2 전원 전압을 수신할 수 있다. 제1 전원 전압은 제2 전원 전압보다 높은 전압 레벨을 가질 수 있다.
발광 소자(LD)는 애노드 전극(AE)과 캐소드 전극(CE) 사이에 연결될 수 있다. 애노드 전극(AE)은 서브 화소 회로(SPC)를 통해 제1 전원 전압 노드(VDDN)에 연결될 수 있다. 예를 들어, 애노드 전극(AE)은 서브 화소 회로(SPC)에 포함된 하나 또는 그 이상의 트랜지스터들을 통해 제1 전원 전압 노드(VDDN)에 연결될 수 있다. 캐소드 전극(CE)은 제2 전원 전압 노드(VSSN)에 연결될 수 있다. 발광 소자(LD)는 애노드 전극(AE)으로부터 캐소드 전극(CE)으로 흐르는 전류에 따라 광을 방출하도록 구성될 수 있다.
서브 화소 회로(SPC)는 도 1의 제1 내지 제m 게이트 라인들(GL1 내지 GLm) 중 제i 게이트 라인(GLi), 그리고 도 1의 제1 내지 제n 데이터 라인들(DL1 내지 DLn) 중 제j 데이터 라인(DLj)에 연결될 수 있다. 제i 게이트 라인(GLi)을 통해 수신되는 게이트 신호에 응답하여, 서브 화소 회로(SPC)는 발광 소자(LD)를 제어하여 제j 데이터 라인(DLj)을 통해 수신되는 데이터 신호에 따라 광을 방출하도록 할 수 있다. 실시예들에 있어서, 서브 화소 회로(SPC)는 도 1의 화소 제어 라인들(PXCL)에 더 연결될 수 있다. 이러한 경우, 서브 화소 회로(SPC)는 화소 제어 라인들(PXCL)을 통해 수신되는 화소 제어 신호들에 더 응답하여 발광 소자(LD)를 제어할 수 있다.
이러한 동작들을 위해, 서브 화소 회로(SPC)는 회로 소자들, 예를 들면 트랜지스터들 및 하나 또는 그 이상의 커패시터들을 포함할 수 있다.
서브 화소 회로(SPC)의 트랜지스터들은 P타입의 트랜지스터들 및/또는 N타입의 트랜지스터들을 포함할 수 있다. 실시예들에 있어서, 서브 화소 회로(SPC)의 트랜지스터들은 MOSFET(Metal Oxide Silicon Field Effect Transistor)을 포함할 수 있다. 실시예들에 있어서, 서브 화소 회로(SPC)의 트랜지스터들은 비정질 실리콘(amorphous silicon) 반도체, 단결정 실리콘(monocrystalline silicon) 반도체, 다결정 실리콘(polycrystalline silicon) 반도체, 산화물 반도체 등을 포함할 수 있다.
도 3은 도 1의 표시 장치를 구성하는 표시 패널을 설명하기 위한 평면도이다.
도 3을 참조하면, 표시 패널(DP)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(DP)은 표시 영역(DA)을 통해 영상을 표시할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다.
표시 패널(DP)은 표시 영역(DA)에서 서브 화소들(SP)을 포함할 수 있다. 서브 화소들(SP)은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 예를 들어, 서브 화소들(SP)은 제1 방향(DR1)과 제2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있다. 다른 예를 들면, 서브 화소들(SP)은 제1 방향(DR1)과 제2 방향(DR2)을 따라 지그재그 형태로 배열될 수 있다. 서브 화소들(SP)의 배열은 실시예들에 따라 가변할 수 있다. 제1 방향(DR1)은 행 방향이고, 제2 방향(DR2)은 열 방향일 수 있다.
복수의 서브 화소들(SP) 중 2 이상의 서브 화소들은 하나의 화소(PXL)를 구성할 수 있다. 즉, 하나의 화소(PXL)는 서브 화소들(SP) 중 2 또는 그 이상의 서브 화소들을 포함할 수 있다. 도 3에서, 화소(PXL)가 3개의 서브 화소들(SP1, SP2, SP3)을 포함하는 것으로 도시되나, 실시예들은 이에 한정되지 않는다. 예를 들어, 화소(PXL)는 2개의 서브 화소들을 포함할 수 있다. 이하, 설명의 편의를 위해 화소(PXL)가 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함하는 것으로 가정한다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각은 레드, 그린, 블루, 시안, 마젠타, 옐로우 등과 같은 다양한 컬러들 중 하나의 광을 생성할 수 있다. 이하, 명확 및 간결한 설명을 위해, 제1 서브 화소(SP1)는 레드 컬러(제1 컬러)의 광을 생성하도록 구성되고, 제2 서브 화소(SP2)는 그린 컬러(제2 컬러)의 광을 생성하도록 구성되고, 제3 서브 화소(SP3)는 블루 컬러(제3 컬러)의 광을 생성하도록 구성되는 것으로 가정한다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각은 광을 생성하도록 구성되는 적어도 하나의 발광 소자를 포함할 수 있다. 실시예들에 있어서, 제1 내지 제3 서브 화소들(SP1, SP2, SP3)의 발광 소자들은 서로 상이한 컬러들의 광을 생성할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SP1, SP2, SP3)의 발광 소자들은 각각 레드 컬러, 그린 컬러, 및 블루 컬러의 광을 생성할 수 있다.
표시 패널(DP)로서, 마이크로 스케일 혹은 나노 스케일의 발광 다이오드를 발광 소자로 이용하는 발광 다이오드 표시 패널(LED Display panel), 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다.
비표시 영역(NDA)에, 서브 화소들(SP)을 제어하기 위한 구성 요소들이 배치될 수 있다. 서브 화소들(SP)과 연결된 배선들, 예를 들어, 도 1의 제1 내지 제m 게이트 라인들(GL1 내지 GLm), 제1 내지 제n 데이터 라인들(DL1 내지 DLn), 전원 라인들(PL), 및 화소 제어 라인들(PXCL)은 비표시 영역(NDA)에 배치될 수 있다.
도 1의 게이트 드라이버(120), 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150) 중 적어도 하나는 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 실시예들에 있어서, 게이트 드라이버(120)가 비표시 영역(NDA)에 배치될 수 있다. 이러한 경우, 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)는 표시 패널(DP)과 구분된 도 1의 드라이버 집적 회로(DIC)로서 구현될 수 있으며, 드라이버 집적 회로(DIC)는 비표시 영역(NDA)에 배치된 배선들에 연결될 수 있다. 다른 실시예들에 있어서, 게이트 드라이버(120)는 데이터 드라이버(130), 전압 생성기(140), 및 컨트롤러(150)와 함께 표시 패널(DP)과 구분된 하나의 집적 회로로서 구현될 수 있다.
실시예들에 있어서, 표시 영역(DA)은 다양한 형상들을 가질 수 있다. 표시 영역(DA)은 직선 및/또는 곡선의 변들을 포함하는 폐루프 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 다각형, 원, 반원, 타원 등의 형상들을 가질 수 있다.
실시예들에 있어서, 표시 패널(DP)은 평탄한 표시면을 가질 수 있다. 다른 실시예들에 있어서, 표시 패널(DP)은 적어도 부분적으로 둥근 표시면을 가질 수 있다.
실시예들에 있어서, 표시 패널(DP)은 구부리거나(bendable), 접히거나(foldable), 말릴(rollable) 수 있다. 이러한 경우들에서, 표시 패널(DP) 및/또는 표시 패널(DP)의 기판은 유연한(flexible) 성질을 갖는 재료들을 포함할 수 있다.
도 4는 도 3의 표시 패널의 일 실시예를 설명하기 위한 단면도이다.
도 4를 참조하면, 표시 패널(DP)은 기판(SUB), 그리고 기판(SUB) 위에서 제1 및 제2 방향들(DR1, DR2)과 교차하는 제3 방향(DR3)으로 순차적으로 적층되는 화소 회로층(PCL, pixel circuit layer), 표시 소자층(DPL, display element layer), 및 광 기능층(LFL, light functional layer)을 포함할 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 글래스 기판을 포함할 수 있다. 다른 예를 들면, 기판(SUB)은 PI(Polyimide) 기판을 포함할 수 있다. 또 다른 예를 들면, 기판(SUB)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판을 포함할 수 있다.
실시예들에 있어서, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 실시예들은 이에 한정되지 않는다.
기판(SUB) 위에 화소 회로층(PCL)이 배치될 수 있다. 화소 회로층(PCL)은 절연층들 및 절연층들 사이에 배치되는 반도체 패턴들과 도전 패턴들을 포함할 수 있다. 화소 회로층(PCL)의 도전 패턴들은 회로 소자들, 배선들 등으로 기능할 수 있다.
화소 회로층(PCL)의 회로 소자들은 도 3의 서브 화소들(SP) 각각의 서브 화소 회로(SPC, 도 2 참조)를 포함할 수 있다. 예를 들어, 화소 회로층(PCL)의 회로 소자들은 서브 화소 회로(SPC)의 트랜지스터들 및 하나 또는 그 이상의 커패시터들로 제공될 수 있다.
화소 회로층(PCL)의 배선들은 서브 화소들(SP)에 연결된 배선들을 포함할 수 있다. 화소 회로층(PCL)의 배선들은 표시 소자층(DPL)을 구동하는 데에 필요한 다양한 신호 라인들 및/또는 전압 라인들을 포함할 수 있다.
화소 회로층(PCL) 위에 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 서브 화소들(SP)의 발광 소자들을 포함할 수 있다.
표시 소자층(DPL) 위에 광 기능층(LFL)이 배치될 수 있다. 광 기능층(LFL)은 색 변환 입자들 및/또는 산란 입자들을 갖는 광 변환 패턴들을 포함할 수 있다. 예를 들어, 색 변환 입자들은 양자점들(quantum dots)을 포함할 수 있다. 양자점들은 표시 소자층(DPL)으로부터 방출되는 광의 파장(또는, 색상)을 변화시킬 수 있다. 광 기능층(LFL)은 산란 입자들을 갖는 광 산란 패턴들을 더 포함할 수 있다. 실시예들에 있어서, 광 변환 패턴들 및 광 산란 패턴들은 생략될 수 있다.
광 기능층(LFL)은 컬러 필터들을 포함하는 컬러 필터층을 포함할 수 있다. 컬러 필터는 특정 파장(또는, 특정 색상)의 광을 선택적으로 투과시킬 수 있다. 실시예들에 있어서, 컬러 필터층은 생략될 수 있다.
광 기능층(LFL) 위에 표시 패널(DP)의 노출면(혹은 상면)을 보호하기 위한 윈도우가 제공될 수 있다. 윈도우는 외부 충격으로부터 표시 패널(DP)을 보호할 수 있다. 윈도우는 광학 투명 점착(또는, 접착) 부재를 통해 광 기능층(LFL)에 결합될 수 있다. 윈도우는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우의 전체 또는 일부는 가요성을 가질 수 있다.
도 5는 도 3의 표시 패널의 다른 실시예를 설명하기 위한 단면도이다.
도 5를 참조하면, 표시 패널(DP')은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 입력 감지층(ISL), 및 광 기능층(LFL)을 포함할 수 있다. 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)은 도 4를 참조하여 설명하였던 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)과 각각 마찬가지로 구성될 수 있다. 이하, 중복되는 설명은 생략될 수 있다.
입력 감지층(ISL)은 표시 패널(DP')의 상면(혹은 표시면)에 대한 사용자의 입력을 감지할 수 있다. 입력 감지층(ISL)은 사용자의 손, 펜 등과 같은 외부의 오브젝트를 감지하기에 적합한 구성들을 포함할 수 있다. 예를 들어, 입력 감지층(ISL)은 터치 전극들을 포함할 수 있다.
도 6 및 도 7은 도 3의 표시 패널에 포함된 화소들 중 어느 한 화소의 일 실시예를 설명하기 위한 평면도들이다.
도 6을 참조하면, 화소(PXL)는 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SP1, SP2, SP3)은 제1 방향(DR1)으로 배열될 수 있다. 그러나, 제1 내지 제3 서브 화소들(SP1, SP2, SP3)의 배열은 이에 한정되지 않으며, 실시예들에 따라 다양하게 변할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SP1, SP2, SP3)은 지그재그로 배열될 수 있다.
제1 내지 제3 서브 화소들(SP1, SP2, SP3)에 제1 내지 제3 애노드 전극들(AE1, AE2, AE3)이 각각 배치될 수 있다. 제1 애노드 전극(AE1)은 제1 서브 화소(SP1)의 서브 화소 회로(SPC, 도 2 참조)에 연결된 애노드 전극(AE, 도 2 참조)으로서 제공될 수 있다. 제2 애노드 전극(AE2)은 제2 서브 화소(SP2)의 서브 화소 회로(SPC)에 연결된 애노드 전극(AE)으로서 제공될 수 있다. 제3 애노드 전극(AE3)은 제3 서브 화소(SP3)의 서브 화소 회로(SPC)에 연결된 애노드 전극(AE)으로서 제공될 수 있다.
캐소드 전극(CE)은 제1 내지 제3 애노드 전극들(AE1, AE2, AE3)으로부터 이격할 수 있다. 캐소드 전극(CE)은 제1 내지 제3 애노드 전극들(AE1, AE2, AE3)과 동일층에 배치될 수 있다. 캐소드 전극(CE)은 제1 내지 제3 애노드 전극들(AE1, AE2, AE3)으로부터 제2 방향(DR2)으로 이격할 수 있다.
실시예들에 있어서, 캐소드 전극(CE)은 제1 방향(DR1)으로 연장되어, 화소(PXL) 및 화소(PXL)에 인접하는 다른 화소들에 대한 공통 전극으로 사용될 수 있다. 실시예들에 있어서, 캐소드 전극(CE)은 제1 방향(DR1) 뿐만 아니라 제2 방향(DR2)으로 연장되어, 도 3의 서브 화소들(SP) 전체에 대한 공통 전극으로 사용될 수 있다. 즉, 캐소드 전극(CE)은 제1 내지 제3 서브 화소들(SP1, SP2, SP3)에 대한 공통 전극으로 사용될 수 있다. 이와 같이, 캐소드 전극(CE)은 다양한 형상들을 가질 수 있다.
제1 내지 제3 애노드 전극들(AE1, AE2, AE3) 및 캐소드 전극(CE) 위에 제1 내지 제3 발광 소자들(LD1, LD2, LD3)이 배치될 수 있다. 제1 발광 소자(LD1)는 제1 애노드 전극(AE1) 및 캐소드 전극(CE)에 전기적으로 연결될 수 있다. 제1 발광 소자(LD1)는 제1 서브 화소(SP1)의 서브 화소 회로(SPC)에 연결된 발광 소자(LD, 도 2 참조)로 제공될 수 있다. 제2 발광 소자(LD2)는 제2 애노드 전극(AE2) 및 캐소드 전극(CE)에 전기적으로 연결될 수 있다. 제2 발광 소자(LD2)는 제2 서브 화소(SP2)의 서브 화소 회로(SPC)에 연결된 발광 소자(LD)로 제공될 수 있다. 제3 발광 소자(LD3)는 제3 애노드 전극(AE3) 및 캐소드 전극(CE)에 전기적으로 연결될 수 있다. 제3 발광 소자(LD3)는 제3 서브 화소(SP3)의 서브 화소 회로(SPC)에 연결된 발광 소자(LD)로 제공될 수 있다.
제1 발광 소자(LD1), 제2 발광 소자(LD2), 및 제3 발광 소자(LD3)는 무기 발광 물질을 포함하는 무기 발광 다이오드들일 수 있다. 그러나, 실시예들은 이에 한정되지 않으며, 예를 들어 유기 발광 다이오드들이 사용될 수도 있다.
도 7을 참조하면, 제1 내지 제3 서브 화소들(SP1, SP2, SP3)에 제1 내지 제3 광 추출 구조물들(LES1, LES2, LES3)이 각각 배치될 수 있다.
제1 광 추출 구조물(LES1)은 제1 발광 소자(LD1)와 평면 상 중첩할 수 있다. 이러한 경우, 평면 상, 제1 광 추출 구조물(LES1)의 가장자리는 제1 발광 소자(LD1)의 가장자리를 완전히 둘러쌀 수 있다. 일 실시예에 있어서, 제1 광 추출 구조물(LES1)은 제1 애노드 전극(AE1)과 평면 상 중첩할 수 있다. 이러한 경우, 평면 상, 제1 광 추출 구조물(LES1)의 가장자리는 제1 애노드 전극(AE1)의 가장자리를 완전히 둘러쌀 수 있다. 본 개시에서, 별도로 정의되지 않는 한, "평면 상"은 위에서 볼 때 구조(예: 제1 광 추출 구조물(LES1))가 다른 구조 또는 구조들(예: 제1 발광 소자(LD1) 및 제1 애노드 전극(AE1))과 어떻게 중첩하는지 지칭하기 위한 것이다. 이는 평평한 평면에서 이러한 구성 요소의 위치와 정렬을 시각화하는 데 도움이 된다.
제2 광 추출 구조물(LES2)은 제1 광 추출 구조물(LES1)과 이격할 수 있다. 제2 광 추출 구조물(LES2)은 제2 발광 소자(LD2)와 평면 상 중첩할 수 있다. 이러한 경우, 평면 상, 제2 광 추출 구조물(LES2)의 가장자리는 제2 발광 소자(LD2)의 가장자리를 완전히 둘러쌀 수 있다. 일 실시예에 있어서, 제2 광 추출 구조물(LES2)은 제2 애노드 전극(AE2)과 평면 상 중첩할 수 있다. 이러한 경우, 평면 상, 제2 광 추출 구조물(LES2)의 가장자리는 제2 애노드 전극(AE2)의 가장자리를 완전히 둘러쌀 수 있다.
제3 광 추출 구조물(LES3)은 제1 및 제2 광 추출 구조물들(LES1, LES2)과 이격할 수 있다. 제3 광 추출 구조물(LES3)은 제3 발광 소자(LD3)와 평면 상 중첩할 수 있다. 이러한 경우, 평면 상, 제3 광 추출 구조물(LES3)의 가장자리는 제3 발광 소자(LD3)의 가장자리를 완전히 둘러쌀 수 있다. 일 실시예에 있어서, 제3 광 추출 구조물(LES3)은 제3 애노드 전극(AE3)과 평면 상 중첩할 수 있다. 이러한 경우, 평면 상, 제3 광 추출 구조물(LES3)의 가장자리는 제3 애노드 전극(AE3)의 가장자리를 완전히 둘러쌀 수 있다.
일 실시예에 있어서, 제1 내지 제3 광 추출 구조물들(LES1, LES2, LES3) 각각은, 평면 상, 캐소드 전극(CE)과 부분적으로 중첩할 수 있다. 제1 광 추출 구조물(LES1)은 캐소드 전극(CE)의 일부와 평면 상 중첩할 수 있다. 제2 광 추출 구조물(LES2)은 캐소드 전극(CE)의 다른 일부와 평면 상 중첩할 수 있다. 제3 광 추출 구조물(LES3)은 캐소드 전극(CE)의 또 다른 일부와 평면 상 중첩할 수 있다.
도 8은 도 7의 I1-I1' 라인을 따라 자른 단면도이다. 도 8은 제1 서브 화소를 설명하기 위한 단면도이다.
도 6 내지 도 8을 참조하면, 기판(SUB) 위에 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)이 순차적으로 배치될 수 있다.
화소 회로층(PCL)은 기판(SUB) 위에 적층된 절연층들, 반도체 패턴들, 및 도전 패턴들을 포함할 수 있다. 절연층들은 버퍼층(BFL), 하나 또는 그 이상의 층간 절연층들(ILD), 및 하나 또는 그 이상의 패시베이션층들(PSV1, PSV2)을 포함할 수 있다. 반도체 패턴들 및 도전 패턴들은 절연층들 사이에 위치할 수 있다. 도전 패턴들은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함할 수 있다.
도 2를 참조하여 설명하였던 바와 같이, 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 서브 화소 회로(SPC, 도 2 참조)는 트랜지스터들 및 하나 또는 그 이상의 커패시터들을 포함할 수 있다. 화소 회로층(PCL)의 반도체 패턴들 및 도전 패턴들은 서브 화소 회로(SPC)의 트랜지스터들 및 커패시터들로 기능할 수 있다. 또한, 화소 회로층(PCL)의 도전 패턴들은 배선들, 예를 들어 도 1의 제1 내지 제m 게이트 라인들(GL1 내지 GLm), 제1 내지 제n 데이터 라인들(DL1 내지 DLn), 전원 라인들(PL), 및 화소 제어 라인들(PXCL)로 더 기능할 수 있다.
버퍼층(BFL)은 기판(SUB)의 일 면 상에 배치될 수 있다. 버퍼층(BFL)은 화소 회로층(PCL)에 포함된 회로 소자들 및 배선들에 불순물이 확산되는 것을 방지하는 역할을 할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연층을 포함할 수 있다. 실시예들에 있어서, 버퍼층(BFL)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 알루미늄 산화물과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층 혹은 다중층으로 제공될 수 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 층은 서로 동일한 물질로 형성되거나 서로 다른 물질로 형성될 수 있다.
실시예들에 있어서, 기판(SUB)과 버퍼층(BFL) 사이에 하나 또는 그 이상의 배리어층들이 배치될 수 있다. 배리어층들 각각은 폴리이미드(polyimide)를 포함할 수 있다.
버퍼층(BFL) 위에 제1 트랜지스터(T_SP1)가 배치될 수 있다. 제1 트랜지스터(T_SP1)는 제1 서브 화소(SP1)에 포함된 서브 화소 회로(SPC)의 트랜지스터들 중 어느 하나일 수 있다. 제1 트랜지스터(T_SP1)는 서브 화소 회로(SPC)의 트랜지스터들 중 제1 애노드 전극(AE1)에 연결된 트랜지스터일 수 있다.
제1 트랜지스터(T_SP1)는 반도체 패턴(SCP), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극 및 드레인 전극 중 어느 하나일 수 있으며, 제2 단자(ET2)는 소스 전극 및 드레인 전극 중 나머지 하나일 수 있다. 예를 들어, 제1 단자(ET1)는 소스 전극일 수 있고, 제2 단자(ET2)는 드레인 전극일 수 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴(SCP)은 제1 단자(ET1)에 접촉하는 제1 컨택 영역과 제2 단자(ET2)에 접촉하는 제2 컨택 영역을 포함할 수 있다. 제1 컨택 영역과 제2 컨택 영역 사이의 영역은 채널 영역일 수 있다. 채널 영역은 제1 트랜지스터(T_SP1)의 게이트 전극(GE)과 중첩할 수 있다. 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 컨택 영역과 제2 컨택 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 불순물로, 예를 들면 p형 불순물이 사용될 수 있으나, 실시예들은 이에 한정되지 않는다.
반도체 패턴(SCP)은 다양한 타입들의 반도체들 중 어느 하나, 예를 들어, 비정질 실리콘(amorphous silicon) 반도체, 단결정 실리콘(monocrystalline silicon) 반도체, 다결정 실리콘(polycrystalline silicon) 반도체, 저온 폴리 실리콘(low temperature poly silicon) 반도체, 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
반도체 패턴(SCP) 위에 순차적으로 적층된 층간 절연층들(ILD)이 배치될 수 있다. 층간 절연층들(ILD)은 무기 재료를 포함한 무기 절연층들일 수 있다. 예를 들어, 층간 절연층들(ILD) 각각은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 알루미늄 산화물과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 그러나, 층간 절연층들(ILD)이 이에 한정되는 것은 아니다. 예를 들어, 층간 절연층들(ILD) 중 어느 하나는 유기 재료를 포함한 유기 절연층을 포함할 수 있다.
층간 절연층들(ILD)은 층간 절연층들(ILD) 사이에 배치되는 도전 패턴들 및/또는 반도체 패턴들을 서로 전기적으로 분리시킬 수 있다. 예를 들어, 층간 절연층들(ILD)은 반도체 패턴(SCP) 위에 배치되는 게이트 절연층(GI)을 포함할 수 있다. 게이트 절연층(GI)은 게이트 전극(GE)이 반도체 패턴(SCP)으로부터 이격되도록, 반도체 패턴(SCP)과 게이트 전극(GE) 사이에 배치될 수 있다. 실시예들에 있어서, 게이트 절연층(GI)은 반도체 패턴(SCP) 및 버퍼층(BFL) 위에 전면적으로 제공되어, 반도체 패턴(SCP)과 버퍼층(BFL)을 커버할 수 있다. 도전 패턴들 및/또는 반도체 패턴들의 형성에 필요한 층들의 수가 증가할수록, 층간 절연층들(ILD)의 수는 증가할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 위에 배치될 수 있다. 게이트 전극(GE)은 반도체 패턴(SCP)의 채널 영역에 중첩할 수 있다. 실시예들에 있어서, 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함하는 단일층으로 제공될 수 있다. 실시예들에 있어서, 게이트 전극(GE)은 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함하는 다중층으로 제공될 수 있다.
제1 및 제2 단자들(ET1, ET2)은 층간 절연층들(ILD) 위에 배치될 수 있다. 제1 및 제2 단자들(ET1, ET2)은 층간 절연층들(ILD)을 관통하는 컨택 홀들을 통해 반도체 패턴(SCP)에 컨택할 수 있다. 제1 및 제2 단자들(ET1, ET2)은 반도체 패턴(SCP)의 제1 및 제2 컨택 영역들에 각각 컨택할 수 있다. 실시예들에 있어서, 반도체 패턴(SCP)의 제1 및 제2 컨택 영역들은 서로 제1 방향(DR1)으로 이격할 수 있다. 실시예들에 있어서, 반도체 패턴(SCP)의 제1 및 제2 컨택 영역들은 반도체 패턴(SCP)의 서로 반대되는 측들(sides)일 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함할 수 있다.
실시예들에 있어서, 제1 트랜지스터(T_SP1)는 저온 폴리 실리콘 트랜지스터로 구성될 수 있다. 그러나, 실시예들은 이에 한정되지 않는다. 예를 들어, 제1 트랜지스터(T_SP1)는 산화물 반도체 트랜지스터로 구성될 수도 있다. 실시예들에 있어서, 제1 서브 화소(SP1)의 서브 화소 회로는 서로 상이한 타입들의 트랜지스터들을 포함할 수 있다. 예를 들어, 제1 트랜지스터(T_SP1)는 저온 폴리 실리콘 트랜지스터로 구성되고, 제1 서브 화소(SP1)의 다른 트랜지스터는 산화물 반도체 트랜지스터로 구성될 수 있다. 이러한 경우, 해당 산화물 반도체 트랜지스터의 산화물 반도체는 제1 트랜지스터(T_SP1)의 반도체 패턴(SCP)이 배치된 절연층이 아닌, 층간 절연층들(ILD) 중 어느 하나 위에 배치될 수 있다.
실시예들에 있어서, 제1 트랜지스터(T_SP1)가 탑 게이트(top gate) 구조의 트랜지스터인 경우를 예로서 설명하였으나, 실시예들은 이에 한정되지 않는다. 예를 들어, 제1 트랜지스터(T_SP1)는 바텀 게이트(bottom gate) 구조의 트랜지스터일 수 있다. 이 밖에도, 제1 트랜지스터(T_SP1)의 구조는 다양하게 변경될 수 있다.
층간 절연층들(ILD) 위에 표시 패널(DP) 및/또는 표시 장치(DD)의 다양한 배선들 중 적어도 일부가 더 배치될 수 있다.
층간 절연층들(ILD)과 제1 및 제2 단자들(ET1, ET2) 위에 제1 패시베이션층(PSV1)이 배치될 수 있다. 패시베이션층은 보호층 혹은 비아층으로 지칭될 수도 있다. 제1 패시베이션층(PSV1)은 그것의 아래에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다.
제1 패시베이션층(PSV1) 위에 제1 연결 패턴(CP1)이 배치될 수 있다. 제1 연결 패턴(CP1)은 제1 패시베이션층(PSV1)을 관통하여 제1 트랜지스터(T_SP1)의 제1 단자(ET1)에 연결될 수 있다. 제1 연결 패턴(CP1)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 및 은(Ag) 중 적어도 하나의 재료를 포함할 수 있다.
제1 패시베이션층(PSV1) 위에 표시 패널(DP) 및/또는 표시 장치(DD)의 다양한 배선들 중 적어도 일부가 더 배치될 수 있다.
제1 연결 패턴(CP1) 및 제1 패시베이션층(PSV1) 위에 제2 패시베이션층(PSV2)이 배치될 수 있다. 제2 패시베이션층(PSV2)은 그것의 아래에 배치되는 구성 요소들을 보호하며, 평탄한 상면을 제공할 수 있다.
제1 및 제2 패시베이션층들(PSV1, PSV2) 각각은 무기 재료를 포함한 무기 절연층 및/또는 유기 재료를 포함한 유기 절연층을 포함할 수 있다. 무기 절연층은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연층은, 예를 들면, 아크릴계 수지(acrylic resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드계 수지(polyamide resin), 폴리이미드계 수지(polyimide resin), 불포화 폴리에스테르계 수지(unsaturated polyester resin), 폴리페닐렌 에테르계 수지(poly-phenylen ether resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
제1 및 제2 패시베이션층들(PSV1, PSV2)은 층간 절연층들(ILD) 중 어느 하나와 동일한 재료를 포함할 수 있으나, 실시예들은 이에 한정되지 않는다. 제1 및 제2 패시베이션층들(PSV1, PSV2) 각각은 단일층으로 제공될 수 있으나, 다중층으로 제공될 수도 있다.
제2 패시베이션층(PSV2) 위에 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 제1 애노드 전극(AE1), 캐소드 전극(CE), 제1 발광 소자(LD1), 제1 광 추출 구조물(LES1), 커버층(CVL), 및 제1 반사층(RFL1)을 포함할 수 있다.
제1 애노드 전극(AE1)은 화소 회로층(PCL) 위에 배치될 수 있다. 제1 애노드 전극(AE1)은 제2 패시베이션층(PSV2)을 관통하는 컨택 홀을 통해 제1 연결 패턴(CP1)과 전기적으로 연결될 수 있다. 이와 같이, 제1 애노드 전극(AE1)은 제1 트랜지스터(T_SP1)에 전기적으로 연결될 수 있다.
캐소드 전극(CE)은 화소 회로층(PCL) 위에 배치될 수 있다. 캐소드 전극(CE)은 제1 애노드 전극(AE1)과 이격할 수 있다. 캐소드 전극(CE)은 도 2의 제2 전원 전압 노드(VSSN)와 전기적으로 연결될 수 있다. 이에 따라, 제2 전원 전압 노드(VSSN)로 인가되는 제2 전원 전압이 캐소드 전극(CE)으로 전달될 수 있다.
제1 애노드 전극(AE1) 및 캐소드 전극(CE) 위에 제1 발광 소자(LD1)가 배치될 수 있다. 제1 발광 소자(LD1)는 제1 발광 적층체(EST1), 제1-1 본딩 전극(BDE1a), 제1-2 본딩 전극(BDE2a), 및 제1 절연막(30a)을 포함할 수 있다.
제1 발광 적층체(EST1)는 제1 컬러의 광을 방출하기에 적합하도록 구성될 수 있다. 제1 발광 적층체(EST1)는 제1-1 반도체층(10a), 제1 활성층(MQW1), 및 제1-2 반도체층(20a)을 포함할 수 있다.
제1-1 반도체층(10a)은 정공을 제공하도록 구성될 수 있다. 제1-1 반도체층(10a)은 제1 극성을 가질 수 있다. 예를 들어, 제1-1 반도체층(10a)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제1-1 반도체층(10a)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 적어도 하나의 반도체 물질을 포함할 수 있으며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제1 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층일 수 있다. 다만, 제1-1 반도체층(10a)을 구성하는 재료가 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제1-1 반도체층(10a)을 구성할 수 있다. 본 개시의 일 실시예에 있어서, 제1-1 반도체층(10a)은 제1 도전성의 도펀트(혹은 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
제1 활성층(MQW1)은 제1-1 반도체층(10a) 위에 배치될 수 있다. 제1 활성층(MQW1)은 제1-1 반도체층(10a)과 제1-2 반도체층(20a) 사이에 개재되어 전자와 정공이 재결합하는 영역을 제공할 수 있다. 제1 활성층(MQW1)에서 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하면서, 그에 상응하는 파장을 갖는 광이 생성될 수 있다. 제1 활성층(MQW1)은 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 제1 활성층(MQW1)이 다중 양자 우물 구주로 형성되는 경우, 장벽층(barrier layer), 스트레인 강화층(strain reinforcement layer), 및 웰층(well layer)을 포함하는 유닛이 반복적으로 적층되어 제1 활성층(MQW1)을 형성할 수 있다. 다만, 제1 활성층(MQW1)이 전술한 구조로 제한되는 것은 아니다.
일 실시예에 있어서, 제1 활성층(MQW1)은 제1 컬러(예: 레드)의 광을 방출하도록 구성될 수 있다. 이러한 경우, 제1 활성층(MQW1)은 제1 컬러의 광을 방출하기에 적합한 재료를 포함할 수 있다.
제1-2 반도체층(20a)은 제1 활성층(MQW1) 위에 배치될 수 있다. 제1-2 반도체층(20a)은 제1 도핑층(21a) 및 제1 도핑층(21a) 위에 배치되는 제1 보조층(22a)을 포함할 수 있다.
제1 도핑층(21a)은 제1 활성층(MQW1) 위에 배치될 수 있다. 제1 도핑층(21a)은 전자를 제공하도록 구성될 수 있다. 제1 도핑층(21a)은 상기 제1 극성과 다른 제2 극성을 가질 수 있다. 예를 들어, 제1 도핑층(21a)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도핑층(21a)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 어느 하나의 반도체 물질을 포함할 수 있으며, 규소(Si), 게르마늄(Ge), 주석(Sn) 등과 같은 제2 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 도핑층(21a)을 구성하는 재료가 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제1 도핑층(21a)을 구성할 수 있다. 본 개시의 일 실시예에 있어서, 제1 도핑층(21a)은 제2 도전성의 도펀트(혹은 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
제1 보조층(22a)은 불순물이 실질적으로 도핑되지 않았거나, 또는, 불순물이 상대적으로 낮은 농도로 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 보조층(22a)은 제1 도핑층(21a)과 함께 n형 반도체층을 구성할 수 있다.
제1-1 본딩 전극(BDE1a)은 제1 애노드 전극(AE1) 위에 본딩되어 고정될 수 있다. 제1-1 본딩 전극(BDE1a)은 제1-1 반도체층(10a) 및 제1 애노드 전극(AE1)과 연결될 수 있다. 제1-1 본딩 전극(BDE1a)을 통해, 제1-1 반도체층(10a)과 제1 애노드 전극(AE1)이 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제1-1 본딩 전극(BDE1a)은 공융 금속(eutectic metal)을 포함할 수 있다.
제1-2 본딩 전극(BDE2a)은 캐소드 전극(CE) 위에 본딩되어 고정될 수 있다. 제1-2 본딩 전극(BDE2a)은 제1-2 반도체층(20a) 및 캐소드 전극(CE)과 연결될 수 있다. 제1-2 본딩 전극(BDE2a)을 통해, 제1-2 반도체층(20a)과 캐소드 전극(CE)이 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제1-2 본딩 전극(BDE2a)은 공융 금속(eutectic metal)을 포함할 수 있다.
제1 절연막(30a)은 제1 발광 적층체(EST1)의 외주면의 적어도 일부를 커버할 수 있다. 제1 절연막(30a)은 제1-2 본딩 전극(BDE2a)과 제1 활성층(MQW1) 사이, 및 제1-2 본딩 전극(BDE2a)과 제1-1 반도체층(10a) 사이에 개재되어서, 제1-2 본딩 전극(BDE2a)이 제1 활성층(MQW1) 및 제1-1 반도체층(10a)과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 제1 절연막(30a)은 투명한 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
제1 광 추출 구조물(LES1)은 제1 발광 소자(LD1)를 커버하도록 화소 회로층(PCL) 위에 배치될 수 있다. 제1 광 추출 구조물(LES1)은 제1 발광 소자(LD1)의 측면 전체 및 상면 전체와 직접 접촉할 수 있다.
일 실시예에 있어서, 제1 광 추출 구조물(LES1)은 제1 오버코팅층(OCL1) 및 제1 오버코팅층(OCL1) 위에 배치되는 제1 광 추출층(NOC1)을 포함할 수 있다.
제1 오버코팅층(OCL1)은 제1 발광 소자(LD1)의 하면의 적어도 일부와 직접 접촉할 수 있다. 제1 오버코팅층(OCL1)은 제1 발광 소자(LD1)의 하면에 인접한 제1 발광 소자(LD1)의 측면 일부와 직접 접촉할 수 있다. 제1 발광 소자(LD1)는 제1 오버코팅층(OCL1)에 부분적으로 묻힐 수 있다. 제1 오버코팅층(OCL1)은 제1 애노드 전극(AE1) 및 캐소드 전극(CE)에 본딩된 제1 발광 소자(LD1)가 움직이지 않도록 고정시킬 수 있다. 제1 오버코팅층(OCL1)은 무기 절연층 및 유기 절연층 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 오버코팅층(OCL1)은 에폭시(epoxy)를 포함할 수 있으나, 실시예들은 이에 한정되지 않는다.
제1 광 추출층(NOC1)은 제1 발광 소자(LD1)의 상면 전체와 직접 접촉할 수 있다. 제1 광 추출층(NOC1)은 제1 발광 소자(LD1)의 측면 중 제1 오버코팅층(OCL1)과 비접촉하는 면과 직접 접촉할 수 있다. 제1 광 추출층(NOC1)은 투명한 절연 물질을 포함할 수 있다.
커버층(CVL)은 제1 광 추출 구조물(LES1) 및 화소 회로층(PCL)을 커버할 수 있다. 커버층(CVL)은, 예를 들면, 무기 재료를 포함하는 무기 절연층을 포함할 수 있다.
제1 반사층(RFL1)은 제1 광 추출 구조물(LES1)의 측면을 둘러싸도록 배치될 수 있다. 커버층(CVL)은 제1 반사층(RFL1)과 제1 광 추출 구조물(LES1)의 상기 측면 사이에 개재될 수 있다. 제1 반사층(RFL1)은 광을 반사하기에 적합한 물질을 포함할 수 있다. 이에 따라, 제1 발광 소자(LD1)의 출광 효율이 향상될 수 있다. 일 실시예에 있어서, 제1 반사층(RFL1)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 및 그것들로부터 선택된 2 이상의 재료들의 합금 중 적어도 하나를 포함할 수 있다. 다만, 실시예들은 이에 한정되지 않는다.
커버층(CVL) 및 제1 반사층(RFL1) 위에 광 기능층(LFL)이 배치될 수 있다. 광 기능층(LFL)은 제3 패시베이션층(PSV3) 및 컬러 필터층(CFL)을 포함할 수 있다.
제3 패시베이션층(PSV3)은 커버층(CVL) 및 제1 반사층(RFL1)을 커버할 수 있다. 제3 패시베이션층(PSV3)은 제1 및 제2 패시베이션층들(PSV1, PSV2) 중 어느 하나와 동일한 재료를 포함할 수 있다. 예를 들어, 제1 패시베이션층(PSV1), 제2 패시베이션층(PSV2), 및 제3 패시베이션층(PSV3)은 동일한 물질을 포함할 수 있다. 제3 패시베이션층(PSV3)은 평탄한 상면을 제공할 수 있다.
제3 패시베이션층(PSV3) 위에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 제1 컬러 필터(CF1) 및 광 차단 패턴들(LBP)을 포함할 수 있다. 제1 컬러 필터(CF1)는 원하는 파장 범위의 광을 선택적으로 투과시킬 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 레드 컬러의 광을 선택적으로 투과시킬 수 있다. 광 차단 패턴들(LBP)은 다양한 종류의 차광성 물질들 중 적어도 하나를 포함할 수 있다.
도 9는 도 7의 I2-I2' 라인을 따라 자른 단면도이다. 도 9는 제2 서브 화소를 설명하기 위한 단면도이다.
도 6, 도 7, 및 도 9를 참조하면, 기판(SUB) 위에 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)이 순차적으로 배치될 수 있다.
화소 회로층(PCL)은 도 8을 참조하여 설명한 바와 마찬가지로 설명될 수 있다. 예를 들어, 화소 회로층(PCL)은 제2 서브 화소(SP2)의 서브 화소 회로(SPC)를 구성하는 제2 트랜지스터(T_SP2), 및 그에 연결된 제2 연결 패턴(CP2)을 포함할 수 있다.
화소 회로층(PCL) 위에 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 제2 애노드 전극(AE2), 캐소드 전극(CE), 제2 발광 소자(LD2), 제2 광 추출 구조물(LES2), 커버층(CVL), 및 제2 반사층(RFL2)을 포함할 수 있다.
제2 애노드 전극(AE2)은 화소 회로층(PCL) 위에 배치될 수 있다. 제2 애노드 전극(AE2)은 제2 패시베이션층(PSV2)을 관통하는 컨택 홀을 통해 제2 연결 패턴(CP2)과 전기적으로 연결될 수 있다. 이와 같이, 제2 애노드 전극(AE2)은 제2 트랜지스터(T_SP2)에 전기적으로 연결될 수 있다.
제2 애노드 전극(AE2) 및 캐소드 전극(CE) 위에 제2 발광 소자(LD2)가 배치될 수 있다. 제2 발광 소자(LD2)는 제2 발광 적층체(EST2), 제2-1 본딩 전극(BDE1b), 제2-2 본딩 전극(BDE2b), 및 제2 절연막(30b)을 포함할 수 있다.
제2 발광 적층체(EST2)는 제2 컬러의 광을 방출하기에 적합하도록 구성될 수 있다. 제2 발광 적층체(EST2)는 제2-1 반도체층(10b), 제2 활성층(MQW2), 및 제2-2 반도체층(20b)을 포함할 수 있다.
제2-1 반도체층(10b)은 정공을 제공하도록 구성될 수 있다. 제2-1 반도체층(10b)은 제1 극성을 가질 수 있다. 예를 들어, 제2-1 반도체층(10b)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2-1 반도체층(10b)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 적어도 하나의 반도체 물질을 포함할 수 있으며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제1 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층일 수 있다. 다만, 제2-1 반도체층(10b)을 구성하는 재료가 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제2-1 반도체층(10b)을 구성할 수 있다. 본 개시의 일 실시예에 있어서, 제2-1 반도체층(10b)은 제1 도전성의 도펀트(혹은 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
제2 활성층(MQW2)은 제2-1 반도체층(10b) 위에 배치될 수 있다. 제2 활성층(MQW2)은 제2-1 반도체층(10b)과 제2-2 반도체층(20b) 사이에 개재되어 전자와 정공이 재결합하는 영역을 제공할 수 있다. 제2 활성층(MQW2)에서 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하면서, 그에 상응하는 파장을 갖는 광이 생성될 수 있다. 제2 활성층(MQW2)은 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 제2 활성층(MQW2)이 다중 양자 우물 구조로 형성되는 경우, 장벽층(barrier layer), 스트레인 강화층(strain reinforcement layer), 및 웰층(well layer)을 포함하는 유닛이 반복적으로 적층되어 제2 활성층(MQW2)을 형성할 수 있다. 다만, 제2 활성층(MQW2)이 전술한 구조로 제한되는 것은 아니다.
일 실시예에 있어서, 제2 활성층(MQW2)은 제2 컬러(예: 그린)의 광을 방출하도록 구성될 수 있다. 이러한 경우, 제2 활성층(MQW2)은 제2 컬러의 광을 방출하기에 적합한 재료를 포함할 수 있다.
제2-2 반도체층(20b)은 제2 활성층(MQW2) 위에 배치될 수 있다. 제2-2 반도체층(20b)은 제2 도핑층(21b) 및 제2 도핑층(21b) 위에 배치되는 제2 보조층(22b)을 포함할 수 있다.
제2 도핑층(21b)은 제2 활성층(MQW2) 위에 배치될 수 있다. 제2 도핑층(21b)은 전자를 제공하도록 구성될 수 있다. 제2 도핑층(21b)은 제2 극성을 가질 수 있다. 예를 들어, 제2 도핑층(21b)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제2 도핑층(21b)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 어느 하나의 반도체 물질을 포함할 수 있으며, 규소(Si), 게르마늄(Ge), 주석(Sn) 등과 같은 제2 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제2 도핑층(21b)을 구성하는 재료가 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제2 도핑층(21b)을 구성할 수 있다. 본 개시의 일 실시예에 있어서, 제2 도핑층(21b)은 제2 도전성의 도펀트(혹은 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
제2 보조층(22b)은 불순물이 실질적으로 도핑되지 않았거나, 또는, 불순물이 상대적으로 낮은 농도로 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 보조층(22b)은 제2 도핑층(21b)과 함께 n형 반도체층을 구성할 수 있다.
제2-1 본딩 전극(BDE1b)은 제2 애노드 전극(AE2) 위에 본딩되어 고정될 수 있다. 제2-1 본딩 전극(BDE1b)은 제2-1 반도체층(10b) 및 제2 애노드 전극(AE2)과 연결될 수 있다. 제2-1 본딩 전극(BDE1b)을 통해, 제2-1 반도체층(10b)과 제2 애노드 전극(AE2)이 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제2-1 본딩 전극(BDE1b)은 공융 금속(eutectic metal)을 포함할 수 있다.
제2-2 본딩 전극(BDE2b)은 캐소드 전극(CE) 위에 본딩되어 고정될 수 있다. 제2-2 본딩 전극(BDE2b)은 제2-2 반도체층(20b) 및 캐소드 전극(CE)과 연결될 수 있다. 제2-2 본딩 전극(BDE2b)을 통해, 제2-2 반도체층(20b)과 캐소드 전극(CE)이 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제2-2 본딩 전극(BDE2b)은 공융 금속(eutectic metal)을 포함할 수 있다.
제2 절연막(30b)은 제2 발광 적층체(EST2)의 외주면의 적어도 일부를 커버할 수 있다. 제2 절연막(30b)은 제2-2 본딩 전극(BDE2b)과 제2 활성층(MQW2) 사이, 및 제2-2 본딩 전극(BDE2b)과 제2-1 반도체층(10b) 사이에 개재되어서, 제2-2 본딩 전극(BDE2b)이 제2 활성층(MQW2) 및 제2-1 반도체층(10b)과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 제2 절연막(30b)은 투명한 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
제2 광 추출 구조물(LES2)은 제2 발광 소자(LD2)를 커버하도록 화소 회로층(PCL) 위에 배치될 수 있다. 제2 광 추출 구조물(LES2)은 제2 발광 소자(LD2)의 측면 전체 및 상면 전체와 직접 접촉할 수 있다.
일 실시예에 있어서, 제2 광 추출 구조물(LES2)은 제2 오버코팅층(OCL2) 및 제2 오버코팅층(OCL2) 위에 배치되는 제2 광 추출층(NOC2)을 포함할 수 있다.
제2 오버코팅층(OCL2)은 제2 발광 소자(LD2)의 하면의 적어도 일부와 직접 접촉할 수 있다. 제2 오버코팅층(OCL2)은 제2 발광 소자(LD2)의 하면에 인접한 제2 발광 소자(LD2)의 측면 일부와 직접 접촉할 수 있다. 제2 발광 소자(LD2)는 제2 오버코팅층(OCL2)에 부분적으로 묻힐 수 있다. 제2 오버코팅층(OCL2)은 제2 애노드 전극(AE2) 및 캐소드 전극(CE)에 본딩된 제2 발광 소자(LD2)가 움직이지 않도록 고정시킬 수 있다. 제2 오버코팅층(OCL2)은 제1 오버코팅층(OCL1)과 동일한 재료를 포함할 수 있다. 즉, 제1 오버코팅층(OCL1)과 제2 오버코팅층(OCL2)은 동일한 물질을 포함할 수 있다.
제2 광 추출층(NOC2)은 제2 발광 소자(LD2)의 상면 전체와 직접 접촉할 수 있다. 제2 광 추출층(NOC2)은 제2 발광 소자(LD2)의 측면 중 제2 오버코팅층(OCL2)과 비접촉하는 면과 직접 접촉할 수 있다. 제2 광 추출층(NOC2)은 제1 광 추출층(NOC1)과 동일한 재료를 포함할 수 있다. 즉, 제1 광 추출층(NOC1)과 제2 광 추출층(NOC2)은 동일한 물질을 포함할 수 있다.
커버층(CVL)은 제2 광 추출 구조물(LES2) 및 화소 회로층(PCL)을 커버할 수 있다.
제2 반사층(RFL2)은 제2 광 추출 구조물(LES2)의 측면을 둘러싸도록 배치될 수 있다. 커버층(CVL)은 제2 반사층(RFL2) 및 제2 광 추출 구조물(LES2)의 상기 측면 사이에 개재될 수 있다. 제2 반사층(RFL2)은 제1 반사층(RFL1)과 이격할 수 있다. 제2 반사층(RFL2)은 제1 반사층(RFL1)과 동일한 재료를 포함할 수 있다. 즉, 제1 반사층(RFL1)과 제2 반사층(RFL2)은 동일한 물질을 포함할 수 있다.
커버층(CVL) 및 제2 반사층(RFL2) 위에 광 기능층(LFL)이 배치될 수 있다. 광 기능층(LFL)은 제3 패시베이션층(PSV3) 및 컬러 필터층(CFL)을 포함할 수 있다.
제3 패시베이션층(PSV3)은 커버층(CVL) 및 제2 반사층(RFL2)을 커버할 수 있다. 제3 패시베이션층(PSV3)은 평탄한 상면을 제공할 수 있다.
제3 패시베이션층(PSV3) 위에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 제2 컬러 필터(CF2) 및 광 차단 패턴들(LBP)을 포함할 수 있다. 제2 컬러 필터(CF2)는 원하는 파장 범위의 광을 선택적으로 투과시킬 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 그린 컬러의 광을 선택적으로 투과시킬 수 있다. 광 차단 패턴들(LBP)은 다양한 종류의 차광성 물질들 중 적어도 하나를 포함할 수 있다.
도 10은 도 7의 I3-I3' 라인을 따라 자른 단면도이다. 도 10은 제3 서브 화소를 설명하기 위한 단면도이다.
도 6, 도 7, 및 도 10을 참조하면, 기판(SUB) 위에 화소 회로층(PCL), 표시 소자층(DPL), 및 광 기능층(LFL)이 순차적으로 배치될 수 있다.
화소 회로층(PCL)은 도 8을 참조하여 설명한 바와 마찬가지로 설명될 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 서브 화소(SP3)의 서브 화소 회로(SPC)를 구성하는 제3 트랜지스터(T_SP3), 및 그에 연결된 제3 연결 패턴(CP3)을 포함할 수 있다.
화소 회로층(PCL) 위에 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 제3 애노드 전극(AE3), 캐소드 전극(CE), 제3 발광 소자(LD3), 제3 광 추출 구조물(LES3), 커버층(CVL), 및 제3 반사층(RFL3)을 포함할 수 있다.
제3 애노드 전극(AE3)은 화소 회로층(PCL) 위에 배치될 수 있다. 제3 애노드 전극(AE3)은 제3 패시베이션층(PSV2)을 관통하는 컨택 홀을 통해 제3 연결 패턴(CP3)과 전기적으로 연결될 수 있다. 이와 같이, 제3 애노드 전극(AE3)은 제3 트랜지스터(T_SP3)에 전기적으로 연결될 수 있다.
제3 애노드 전극(AE3) 및 캐소드 전극(CE) 위에 제3 발광 소자(LD3)가 배치될 수 있다. 제3 발광 소자(LD3)는 제3 발광 적층체(EST3), 제3-1 본딩 전극(BDE1c), 제3-2 본딩 전극(BDE2c), 및 제3 절연막(30c)을 포함할 수 있다.
제3 발광 적층체(EST3)는 제3 컬러의 광을 방출하기에 적합하도록 구성될 수 있다. 제3 발광 적층체(EST3)는 제3-1 반도체층(10c), 제3 활성층(MQW3), 및 제3-2 반도체층(20c)을 포함할 수 있다.
제3-1 반도체층(10c)은 정공을 제공하도록 구성될 수 있다. 제3-1 반도체층(10c)은 제1 극성을 가질 수 있다. 예를 들어, 제3-1 반도체층(10c)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제3-1 반도체층(10c)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 적어도 하나의 반도체 물질을 포함할 수 있으며, 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등과 같은 제1 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층일 수 있다. 다만, 제3-1 반도체층(10c)을 구성하는 재료가 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제3-1 반도체층(10c)을 구성할 수 있다. 본 개시의 일 실시예에 있어서, 제3-1 반도체층(10c)은 제1 도전성의 도펀트(혹은 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
제3 활성층(MQW3)은 제3-1 반도체층(10c) 위에 배치될 수 있다. 제3 활성층(MQW3)은 제3-1 반도체층(10c)과 제3-2 반도체층(20c) 사이에 개재되어 전자와 정공이 재결합하는 영역을 제공할 수 있다. 제3 활성층(MQW3)에서 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하면서, 그에 상응하는 파장을 갖는 광이 생성될 수 있다. 제3 활성층(MQW3)은 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 제3 활성층(MQW3)이 다중 양자 우물 구조로 형성되는 경우, 장벽층(barrier layer), 스트레인 강화층(strain reinforcement layer), 및 웰층(well layer)을 포함하는 유닛이 반복적으로 적층되어 제3 활성층(MQW3)을 형성할 수 있다. 다만, 제3 활성층(MQW3)이 전술한 구조로 제한되는 것은 아니다.
일 실시예에 있어서, 제3 활성층(MQW3)은 제3 컬러(예: 블루)의 광을 방출하도록 구성될 수 있다. 이러한 경우, 제3 활성층(MQW3)은 제3 컬러의 광을 방출하기에 적합한 재료를 포함할 수 있다.
제3-2 반도체층(20c)은 제3 활성층(MQW3) 위에 배치될 수 있다. 제3-2 반도체층(20c)은 제3 도핑층(21c) 및 제3 도핑층(21c) 위에 배치되는 제3 보조층(22c)을 포함할 수 있다.
제3 도핑층(21c)은 제3 활성층(MQW3) 위에 배치될 수 있다. 제3 도핑층(21c)은 전자를 제공하도록 구성될 수 있다. 제3 도핑층(21c)은 제2 극성을 가질 수 있다. 예를 들어, 제3 도핑층(21c)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제3 도핑층(21c)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 알루미늄 질화물(AlN), 및 인듐 질화물(InN) 중 어느 하나의 반도체 물질을 포함할 수 있으며, 규소(Si), 게르마늄(Ge), 주석(Sn) 등과 같은 제2 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제3 도핑층(21c)을 구성하는 재료가 이에 한정되는 것은 아니며, 이 외에도 다양한 재료가 제3 도핑층(21c)을 구성할 수 있다. 본 개시의 일 실시예에 있어서, 제3 도핑층(21c)은 제2 도전성의 도펀트(혹은 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
제3 보조층(22c)은 불순물이 실질적으로 도핑되지 않았거나, 또는, 불순물이 상대적으로 낮은 농도로 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제3 보조층(22c)은 제3 도핑층(21c)과 함께 n형 반도체층을 구성할 수 있다.
제3-1 본딩 전극(BDE1c)은 제3 애노드 전극(AE3) 위에 본딩되어 고정될 수 있다. 제3-1 본딩 전극(BDE1c)은 제3-1 반도체층(10c) 및 제3 애노드 전극(AE3)과 연결될 수 있다. 제3-1 본딩 전극(BDE1c)을 통해, 제3-1 반도체층(10c)과 제3 애노드 전극(AE3)이 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제3-1 본딩 전극(BDE1b)은 공융 금속(eutectic metal)을 포함할 수 있다.
제3-2 본딩 전극(BDE2c)은 캐소드 전극(CE) 위에 본딩되어 고정될 수 있다. 제3-2 본딩 전극(BDE2c)은 제3-2 반도체층(20c) 및 캐소드 전극(CE)과 연결될 수 있다. 제3-2 본딩 전극(BDE2c)을 통해, 제3-2 반도체층(20c)과 캐소드 전극(CE)이 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제3-2 본딩 전극(BDE2c)은 공융 금속(eutectic metal)을 포함할 수 있다.
제3 절연막(30c)은 제3 발광 적층체(EST3)의 외주면의 적어도 일부를 커버할 수 있다. 제3 절연막(30c)은 제3-2 본딩 전극(BDE2c)과 제3 활성층(MQW3) 사이, 및 제3-2 본딩 전극(BDE2c)과 제3-1 반도체층(10c) 사이에 개재되어서, 제3-2 본딩 전극(BDE2c)이 제3 활성층(MQW3) 및 제3-1 반도체층(10c)과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 제3 절연막(30c)은 투명한 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
제3 광 추출 구조물(LES3)은 제3 발광 소자(LD3)를 커버하도록 화소 회로층(PCL) 위에 배치될 수 있다. 제3 광 추출 구조물(LES3)은 제3 발광 소자(LD3)의 측면 전체 및 상면 전체와 직접 접촉할 수 있다.
일 실시예에 있어서, 제3 광 추출 구조물(LES3)은 제3 오버코팅층(OCL3) 및 제3 오버코팅층(OCL3) 위에 배치되는 제3 광 추출층(NOC3)을 포함할 수 있다.
제3 오버코팅층(OCL3)은 제3 발광 소자(LD3)의 하면의 적어도 일부와 직접 접촉할 수 있다. 제3 오버코팅층(OCL3)은 제3 발광 소자(LD3)의 하면에 인접한 제3 발광 소자(LD3)의 측면 일부와 직접 접촉할 수 있다. 제3 발광 소자(LD3)는 제3 오버코팅층(OCL3)에 부분적으로 묻힐 수 있다. 제3 오버코팅층(OCL3)은 제3 애노드 전극(AE3) 및 캐소드 전극(CE)에 본딩된 제3 발광 소자(LD3)가 움직이지 않도록 고정시킬 수 있다. 제3 오버코팅층(OCL3)은 제1 오버코팅층(OCL1)과 동일한 재료를 포함할 수 있다. 즉, 제1 오버코팅층(OCL1)과 제3 오버코팅층(OCL3)은 동일한 물질을 포함할 수 있다.
제3 광 추출층(NOC3)은 제3 발광 소자(LD3)의 상면 전체와 직접 접촉할 수 있다. 제3 광 추출층(NOC3)은 제3 발광 소자(LD3)의 측면 중 제3 오버코팅층(OCL3)과 비접촉하는 면과 직접 접촉할 수 있다. 제3 광 추출층(NOC3)은 제1 광 추출층(NOC1)과 동일한 재료를 포함할 수 있다. 즉, 제1 광 추출층(NOC1)과 제3 광 추출층(NOC3)은 동일한 물질을 포함할 수 있다.
커버층(CVL)은 제3 광 추출 구조물(LES3) 및 화소 회로층(PCL)을 커버할 수 있다.
제3 반사층(RFL3)은 제3 광 추출 구조물(LES3)의 측면을 둘러싸도록 배치될 수 있다. 커버층(CVL)은 제3 반사층(RFL3) 및 제3 광 추출 구조물(LES3)의 상기 측면 사이에 개재될 수 있다. 제3 반사층(RFL3)은 제1 및 제2 반사층들(RFL1, RFL2)과 이격할 수 있다. 제3 반사층(RFL3)은 제1 반사층(RFL1)과 동일한 재료를 포함할 수 있다. 즉, 제1 반사층(RFL1)과 제3 반사층(RFL3)은 동일한 물질을 포함할 수 있다.
커버층(CVL) 및 제3 반사층(RFL3) 위에 광 기능층(LFL)이 배치될 수 있다. 광 기능층(LFL)은 제3 패시베이션층(PSV3) 및 컬러 필터층(CFL)을 포함할 수 있다.
제3 패시베이션층(PSV3)은 커버층(CVL) 및 제3 반사층(RFL3)을 커버할 수 있다. 제3 패시베이션층(PSV3)은 평탄한 상면을 제공할 수 있다.
제3 패시베이션층(PSV3) 위에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 제3 컬러 필터(CF3) 및 광 차단 패턴들(LBP)을 포함할 수 있다. 제3 컬러 필터(CF3)는 원하는 파장 범위의 광을 선택적으로 투과시킬 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 블루 컬러의 광을 선택적으로 투과시킬 수 있다. 광 차단 패턴들(LBP)은 다양한 종류의 차광성 물질들 중 적어도 하나를 포함할 수 있다.
도 11은 도 7의 J1-J1' 라인을 따라 자른 단면도이다.
도 6 내지 도 11을 참조하면, 컬러 필터층(CFL)은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 및 광 차단 패턴들(LBP)을 포함할 수 있다.
제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 각각은 원하는 파장 범위의 광을 선택적으로 투과시킬 수 있다. 일 실시예에 있어서, 제1 컬러 필터(CF1)는 레드 컬러 필터일 수 있으며, 제2 컬러 필터(CF2)는 그린 컬러 필터일 수 있고, 제3 컬러 필터(CF3)는 블루 컬러 필터일 수 있다.
제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에 광 차단 패턴들(LBP)이 배치될 수 있다. 제1 내지 제3 서브 화소들(SP1, SP2, SP3)에 대한 발광 영역(혹은, 출광 영역)(EMA)과 비발광 영역(NEMA)은 광 차단 패턴들(LBP)에 의해 정의되는 것으로 이해할 수 있다. 광 차단 패턴들(LBP)에 중첩하는 영역은 비발광 영역(NEMA)에 해당할 수 있다. 광 차단 패턴들(LBP)에 중첩하지 않는 영역은 발광 영역(EMA)에 해당할 수 있다.
실시예들에 있어서, 광 차단 패턴들(LBP)은 다양한 종류의 차광성 물질들 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 광 차단 패턴들(LBP) 각각은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 중 적어도 2개의 컬러 필터들이 중첩하는 다중층의 형태로 제공될 수 있다. 예를 들어, 광 차단 패턴들(LBP) 각각은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)이 중첩하여 형성될 수 있다. 다른 예를 들면, 광 차단 패턴들(LBP) 중 제1 및 제2 컬러 필터들(CF1, CF2) 사이의 광 차단 패턴은 제1 및 제2 컬러 필터들(CF1, CF2)이 중첩하는 다중층으로 형성되고, 광 차단 패턴들(LBP) 중 제2 및 제3 컬러 필터들(CF2, CF3) 사이의 광 차단 패턴은 제2 및 제3 컬러 필터들(CF2, CF3)이 중첩하는 다중층으로 형성될 수 있다. 제1 컬러 필터(CF1) 및 이웃하는 화소의 제3 컬러 필터(CF3) 사이의 광 차단 패턴은 제1 및 제3 컬러 필터들(CF1, CF3)이 중첩하는 다중층으로 형성될 수 있다. 이와 같이, 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 각각이 비발광 영역(NEMA)으로 연장되어 광 차단 패턴들(LBP)을 형성할 수 있다.
본 개시에서, 제1 광 추출 구조물(LES1)은, 도 7에 도시된 바와 같이, 제1 발광 소자(LD1)와 중첩할 수 있다. 이러한 경우, 제1 광 추출 구조물(LES1)의 측면을 둘러싸는 제1 반사층(RFL1)은 제1 발광 소자(LD1)를 둘러싸도록 배치될 수 있으며, 커버층(CVL)은 제1 반사층(RFL1) 및 제1 광 추출 구조물(LES1)의 상기 측면 사이에 개재될 수 있다. 이에 따라, 제1 발광 소자(LD1)에서 방출된 레드 컬러의 광은 제1 반사층(RFL1)에 의해 반사되어 제1 컬러 필터(CF1)를 향하는 방향으로 제공될 수 있다. 또한, 제1 발광 소자(LD1)에서 방출된 레드 컬러의 광이, 제1 서브 화소(SP1)에 인접한 다른 서브 화소들의 발광 영역(EMA)으로 진행하여 광 섞임이 발생하는 것을 방지할 수 있다.
제2 광 추출 구조물(LES2)은, 도 7에 도시된 바와 같이, 제2 발광 소자(LD2)와 중첩할 수 있다. 이러한 경우, 제2 광 추출 구조물(LES2)의 측면을 둘러싸는 제2 반사층(RFL2)은 제2 발광 소자(LD2)를 둘러싸도록 배치될 수 있으며, 커버층(CVL)은 제2 반사층(RFL2) 및 제2 광 추출 구조물(LES2)의 상기 측면 사이에 개재될 수 있다. 이에 따라, 제2 발광 소자(LD2)에서 방출된 그린 컬러의 광은 제2 반사층(RFL2)에 의해 반사되어 제2 컬러 필터(CF2)를 향하는 방향으로 제공될 수 있다. 또한, 제2 발광 소자(LD2)에서 방출된 그린 컬러의 광이, 제2 서브 화소(SP2)에 인접한 다른 서브 화소들의 발광 영역(EMA)으로 진행하여 광 섞임이 발생하는 것을 방지할 수 있다.
제3 광 추출 구조물(LES3)은, 도 7에 도시된 바와 같이, 제3 발광 소자(LD3)와 중첩할 수 있다. 이러한 경우, 제3 광 추출 구조물(LES3)의 측면을 둘러싸는 제3 반사층(RFL3)은 제3 발광 소자(LD3)를 둘러싸도록 배치될 수 있으며, 커버층(CVL)은 제3 반사층(RFL3) 및 제3 광 추출 구조물(LES3)의 상기 측면 사이에 개재될 수 있다. 이에 따라, 제3 발광 소자(LD3)예서 방출된 블루 컬러의 광은 제3 반사층(RFL3)에 의해 반사되어 제3 컬러 필터(CF3)를 향하는 방향으로 제공될 수 있다. 또한, 제3 발광 소자(LD3)에서 방출된 블루 컬러의 광이, 제3 서브 화소(SP3)에 인접한 다른 서브 화소들의 발광 영역(EMA)으로 진행하여 광 섞임이 발생하는 것을 방지할 수 있다.
도 12는 도 6 및 도 7의 화소를 포함하는 표시 장치의 제조 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 표시 장치의 제조 방법은 제1 내지 제7 단계들(ST1, ST2, ST3, ST4, ST5, ST6, ST7)을 포함할 수 있다.
도 13 내지 도 19는 도 12의 제조 방법을 설명하기 위한 단면도들이다. 이하에서, 도 1 내지 도 11을 참조하여 설명하였던 내용과 중복되는 내용에 대한 설명은 생략될 수 있다.
도 13을 참조하면, 화소 회로층(PCL) 위에 서로 이격하는 제1 내지 제3 발광 소자들(LD1, LD2, LD3)을 형성한 후, 제1 내지 제3 발광 소자들(LD1, LD2, LD3)을 고정시키기 위해 오버코팅층(OCL)을 형성할 수 있다(ST1).
본 단계에서, 제1 내지 제3 발광 소자들(LD1, LD2, LD3)은, 도 8 내지 도 10을 참조하여 설명하였던 바와 같이, 제1 내지 제3 애노드 전극들(AE1, AE2, AE3) 및 캐소드 전극(CE)에 본딩되도록 형성될 수 있다.
제1 내지 제3 발광 소자들(LD1, LD2, LD3)의 본딩이 완료된 후, 오버코팅층(OCL)이 형성(또는, 도포)됨에 따라서, 제1 내지 제3 발광 소자들(LD1, LD2, LD3)이 기 설정된 위치에 고정될 수 있다. 이러한 경우, 제1 내지 제3 발광 소자들(LD1, LD2, LD3)은 오버코팅층(OCL)에 부분적으로 묻힐 수 있다.
도 14를 참조하면, 오버코팅층(OCL) 위에 제1 내지 제3 발광 소자들(LD1, LD2, LD3)을 커버하는 광 추출층(NOC)을 형성할 수 있다(ST2). 광 추출층(NOC)이 형성됨에 따라서, 제1 내지 제3 발광 소자들(LD1, LD2, LD3)은 광 추출층(NOC)에 의해 묻힐 수 있다.
도 15를 참조하면, 오버코팅층(OCL) 및 광 추출층(NOC)을 부분적으로 식각하여, 서로 이격하는 제1 내지 제3 광 추출 구조물들(LES1, LES2, LES3)을 형성할 수 있다(ST3). 본 단계에서, 제1 내지 제3 광 추출 구조물들(LES1, LES2, LES3) 사이에 트렌치(TR)가 정의될 수 있다.
도 16을 참조하면, 제1 내지 제3 광 추출 구조물들(LES1, LES2, LES3) 및 화소 회로층(PCL)을 커버하는 커버층(CVL)을 형성할 수 있다(ST4). 본 단계에서, 커버층(CVL)은 트렌치(TR)를 정의하는 제1 내지 제3 광 추출 구조물들(LES1, LES2, LES3)의 단면 상 프로파일에 대응하는 형상을 가지도록 형성될 수 있다.
도 17을 참조하면, 커버층(CVL)을 커버하는 반사층(RFL)을 형성할 수 있다(ST5). 본 단계에서, 반사층(RFL)은 커버층(CVL)의 단면 상 프로파일에 대응하는 형상을 가지도록 형성될 수 있다.
도 18을 참조하면, 반사층(RFL)을 부분적으로 식각하여 제1 내지 제3 반사층들(RFL1, RFL2, RFL3)을 형성할 수 있다(ST6).
본 단계에서, 제1 내지 제3 광 추출 구조물들(LES1, LES2, LES3)의 상면과 중첩하는 반사층(RFL)의 부분은 상기 식각에 의해 제거될 수 있다. 또한, 트렌치(TR)의 하면과 중첩하는 반사층(RFL)의 부분은 상기 식각에 의해 제거될 수 있다. 이에 따라, 제1 내지 제3 반사층들(RFL1, RFL2, RFL3)은 서로 분리된 구성 요소들로 제공될 수 있다.
일 실시예에 있어서, 상기 식각은 전술한 제1 내지 제3 반사층들(RFL1, RFL2, RFL3)의 형성에 적합한 기 공지된 다양한 식각 방법들이 제한 없이 사용될 수 있다. 예를 들어, 상기 식각은 이방성 건식 식각 또는 습식 식각일 수 있다.
도 19를 참조하면, 제3 패시베이션층(PSV3) 및 컬러 필터층(CFL)을 형성할 수 있다(ST7). 이에 따라, 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 포함하는 표시 장치가 제공될 수 있다.
도 20은 일 실시예에 따른 표시 시스템을 설명하기 위한 블록도이다.
도 20을 참조하면, 표시 시스템(1000)은 프로세서(1100) 및 표시 장치(1200)를 포함할 수 있다.
프로세서(1100)는 다양한 태스크(task)들 및 계산들을 수행할 수 있다. 실시예들에 있어서, 프로세서(1100)는 애플리케이션 프로세서(Application Processor), 그래픽 프로세서(Graphic Processer), 마이크로프로세서(Microprocessor), 중앙처리장치(CPU) 등을 포함할 수 있다. 프로세서(1100)는 버스 시스템을 통해 표시 시스템(1000)의 다른 구성 요소들에 연결되어 그것들을 제어할 수 있다.
프로세서(1100)는 영상 데이터(IMG) 및 제어 신호(CTRL)를 표시 장치(1200)에 전송할 수 있다. 표시 장치(1200)는 영상 데이터(IMG) 및 제어 신호(CTRL)에 기반하여 영상을 표시할 수 있다. 표시 장치(1200)는 도 1을 참조하여 설명된 표시 장치(DD)와 마찬가지로 구성될 수 있다. 이러한 경우, 영상 데이터(IMG) 및 제어 신호(CTRL)는 도 1의 입력 영상 데이터(IMG) 및 제어 신호(CTRL)로서 각각 제공될 수 있다.
표시 시스템(1000)은 스마트 워치(smart watch), 모바일 폰(mobile phone), 스마트 폰(smart phone), 포터블 컴퓨터(portable computer), 태블릿 PC(tablet personal computer), 워치 폰(watch phone), 오토모티브 디스플레이(automotive display), 스마트 글라스, PMP(portable multimedia player), 네비게이션, UMPC(ultra mobile personal computer) 등과 같은 영상 표시 기능을 제공하는 컴퓨팅 시스템을 포함할 수 있다. 또한, 표시 시스템(1000)은 헤드 장착형 표시 기기(Head Mounted Display: HMD), 가상 현실(Virtual Reality: VR) 기기, 혼합 현실(Mixed Reality: MR) 기기, 증강 현실(Augmented Reality: AR) 기기 중 적어도 하나를 포함할 수 있다.
도 21 내지 도 24는 도 20의 표시 시스템의 적용예들을 설명하기 위한 사시도들이다.
도 21을 참조하면, 도 20의 표시 시스템(1000)은 표시부(2100) 및 스트랩부(2200)를 포함한 스마트 워치(2000)에 적용될 수 있다.
스마트 워치(2000)는 웨어러블 전자 장치일 수 있다. 예를 들면, 스마트 워치(2000)는 스트랩부(2200)가 사용자의 손목에 장착되는 구조를 가질 수 있다. 여기서, 표시부(2100)에는 표시 시스템(1000) 및/또는 표시 장치(1200)가 적용되어, 시간 정보를 포함한 영상 데이터가 사용자에게 제공될 수 있다.
도 22를 참조하면, 도 20의 표시 시스템(1000)은 오토모티브 디스플레이 시스템(3000)에 적용될 수 있다. 여기서, 오토모티브 디스플레이 시스템(3000)은 차량 내부 및/또는 외부에 구비되어 영상 데이터를 제공하는 컴퓨팅 시스템을 포함할 수 있다.
예를 들면, 표시 시스템(1000) 및/또는 표시 장치(1200)는 차량에 구비된, 인포테인먼트 패널(3100, infortainment panel), 클러스터(3200, cluster), 코-드라이버 디스플레이(3300, co-driver display), 헤드-업 디스플레이(3400, head-up display), 사이드 미러 디스플레이(3500, side mirror display), 및 리어-시트 디스플레이(3600, rear seat display) 중 적어도 하나에 적용될 수 있다.
도 23을 참조하면, 도 20의 표시 시스템(1000)은 스마트 글라스(4000)에 적용될 수 있다. 스마트 글라스(4000)는 사용자의 머리에 착용가능한 웨어러블 전자 장치일 수 있다. 예를 들면, 스마트 글라스(4000)는 증강 현실용 웨어러블 장치일 수 있다.
스마트 글라스(4000)는 프레임(4100) 및 렌즈부(4200)를 포함할 수 있다. 프레임(4100)은 렌즈부(4200)를 지지하는 하우징(4110) 및 사용자의 착용을 위한 다리부(4120)를 포함할 수 있다. 다리부(4120)는 힌지를 통해 하우징(4110)에 연결되어, 하우징(4110)에 대해 폴딩되거나 언폴딩될 수 있다.
프레임(4100)에는 배터리, 터치 패드, 마이크, 카메라 등이 내장될 수 있다. 또한, 프레임(4100)에는 광을 출력하는 프로젝터, 광 신호 등을 제어하는 프로세서 등이 내장될 수 있다.
렌즈부(4200)는 광을 투과시키거나 광을 반사시키는 광학 부재를 포함할 수 있다. 예를 들면, 렌즈부(4200)는 유리, 투명한 합성 수지 등을 포함할 수 있다.
사용자의 눈이 시각 정보를 인식하도록, 렌즈부(4200)는 프레임(4100)의 프로젝터로부터 송출된 광 신호에 의한 영상을 렌즈부(4200)의 후면(예를 들면, 사용자 눈을 향하는 방향의 면)에 의해 반사시킬 수 있다. 예를 들면, 사용자는 렌즈부(4200)에 표시된 시간, 날짜 등의 시각 정보를 인식할 수 있다. 이때, 프로젝터 및/또는 렌즈부(4200)는 일종의 표시 장치일 수 있다. 표시 장치(1200)는 프로젝터 및/또는 렌즈부(4200)에 적용될 수 있다.
도 24를 참조하면, 도 20의 표시 시스템(1000)은 헤드 장착형 표시 기기(5000)에 적용될 수 있다.
헤드 장착형 표시 기기(5000)는 사용자의 머리에 착용할 수 있는 웨어러블 전자 장치일 수 있다. 예를 들면, 헤드 장착형 표시 기기(5000)는 가상 현실용 혹은 혼합 현실용 웨어러블 장치일 수 있다.
헤드 장착형 표시 기기(5000)는 헤드 장착 밴드(5100) 및 표시 장치 수납 케이스(5200)를 포함할 수 있다. 헤드 장착 밴드(5100)는 표시 장치 수납 케이스(5200)에 연결될 수 있다. 헤드 장착 밴드(5100)는 헤드 장착형 표시 기기(5000)를 사용자 머리에 고정하기 위한 수평 밴드 및/또는 수직 밴드를 포함할 수 있다. 수평 밴드는 사용자의 머리의 측부를 둘러싸고, 수직 밴드는 사용자의 머리의 상부를 둘러싸도록 구성될 수 있다. 그러나, 실시 예들은 이에 한정되지 않는다. 예를 들면, 헤드 장착 밴드(5100)는 안경테 형태, 헬멧 형태 등으로 구현될 수도 있다.
표시 장치 수납 케이스(5200)는 표시 시스템(1000) 및/또는 표시 장치(1200)를 수납할 수 있다.
본 개시의 실시예들에 따른 표시 장치, 전자 기기, 전자 장비 또는 장치, 표시 장치, 전자 기기, 전자 장비 또는 장치를 위한 제조 장치, 또는 기타 관련된 장치 또는 구성 요소는 적절한 하드웨어, 펌웨어(예: 애플리케이션 특정 집적 회로), 소프트웨어, 또는 소프트웨어, 펌웨어, 하드웨어의 조합을 활용하여 구현될 수 있다. 예를 들어, 장치의 다양한 구성 요소들은 하나의 집적 회로(IC) 칩 또는 별도의 IC 칩에 형성될 수 있다. 또한, 장치의 다양한 구성 요소들은 유연한 인쇄 회로 필름, 테이프 캐리어 패키치(TCP), 인쇄 회로 기판(PCL)에 구현되거나 하나의 기판에 형성될 수 있다. 또한, 장치의 다양한 구성 요소들은 하나 이상의 프로세서에서 실행되는 하나 이상의 컴퓨팅 장치에서 컴퓨터 프로그램 명령을 실행하고 여기에 설명된 다양한 기능을 수행하기 위해 다른 시스템 구성 요소와 상호 작용하는 프로세스 또는 스레드일 수 있다. 컴퓨터 프로그램 명령은 예를 들어 랜덤 액세스 메모리(RAM)와 같은 표준 메모리 장치를 사용하여 컴퓨팅 장치에서 구현될 수 있는 메모리에 저장된다. 컴퓨터 프로그램 명령어는 또한 예를 들어 CD-ROM, 플래시 드라이브, 또는 이와 유사한 다른 비일시적 컴퓨터 판독 가능 매체에 저장될 수 있다. 또한, 해당 분야의 숙련자는 다양한 컴퓨팅 장치의 기능이 단일 컴퓨팅 장치로 결합되거나 통합될 수 있거나, 특정 컴퓨팅 장치의 기능이 본 개시의 실시예의 범위를 벗어나지 않고 하나 이상의 다른 컴퓨팅 장치에 분산될 수 있음을 인식해야 한다.
본 개시의 전체적인 내용을 고려하면, 본 개시의 다양한 실시예들 각각의 적합한 특징이 부분적으로 또는 전체적으로 서로 결합되거나 조합될 수 있고, 다양한 적합한 방식으로 기술적으로 상호 연결되고 작동될 수 있으며, 각 실시예는 달리 명시되거나 암시되지 않는 한 서로 독립적으로 구현되거나 임의의 적합한 방식으로 서로 연결되어 구현될 수 있음을 해당 기술 분야의 통상의 기술자라면 이해할 것이다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 특허 청구의 범위에 기재된 본 개시의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 개시를 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 화소 회로층 위에 배치되며, 서로 이격하는 제1 및 제2 발광 소자들;
    상기 제1 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되는 제1 광 추출 구조물;
    상기 제2 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되며, 상기 제1 광 추출 구조물과 이격하는 제2 광 추출 구조물;
    상기 제1 및 제2 광 추출 구조물들 및 상기 화소 회로층을 커버하는 커버층;
    상기 제1 광 추출 구조물의 측면을 둘러싸도록 배치되는 제1 반사층, 상기 커버층은 상기 제1 반사층 및 상기 제1 광 추출 구조물의 상기 측면 사이에 개재됨; 및
    상기 제2 광 추출 구조물의 측면을 둘러싸도록 배치되는 제2 반사층을 포함, 상기 커버층은 상기 제2 반사층 및 상기 제2 광 추출 구조물의 상기 측면 사이에 개재됨, 하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 반사층과 상기 제2 반사층은 서로 이격하는, 표시 장치.
  3. 제1항에 있어서,
    평면 상, 상기 제1 광 추출 구조물의 가장자리는 상기 제1 발광 소자의 가장자리를 완전히 둘러싸도록 배치되고,
    평면 상, 상기 제2 광 추출 구조물의 가장자리는 상기 제2 발광 소자의 가장자리를 완전히 둘러싸도록 배치되는, 표시 장치.
  4. 제1항에 있어서,
    상기 제1 발광 소자는 제1 컬러의 광을 생성하고,
    상기 제2 발광 소자는 상기 제1 컬러와 상이한 제2 컬러의 광을 생성하는, 표시 장치.
  5. 제1항에 있어서,
    상기 제1 광 추출 구조물은 상기 제1 발광 소자의 측면 전체와 직접 접촉하고, 상기 제1 발광 소자의 상면 전체와 직접 접촉하며,
    상기 제2 광 추출 구조물은 상기 제2 발광 소자의 측면 전체와 직접 접촉하고, 상기 제2 발광 소자의 상면 전체와 직접 접촉하는, 표시 장치.
  6. 제1항에 있어서,
    상기 제1 발광 소자는 제1-1 반도체층, 상기 제1-1 반도체층 위에 배치되는 제1-2 반도체층, 및 상기 제1-1 반도체층과 상기 제1-2 반도체층 사이에 개재되는 제1 활성층을 포함하고,
    상기 제2 발광 소자는 제2-1 반도체층, 상기 제2-1 반도체층 위에 배치되는 제2-2 반도체층, 및 상기 제2-1 반도체층과 상기 제2-2 반도체층 사이에 개재되는 제2 활성층을 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 제1 발광 소자와 상기 화소 회로층 사이에 배치되는 제1 애노드 전극; 및
    상기 제2 발광 소자와 상기 화소 회로층 사이에 배치되는 제2 애노드 전극을 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 제1 광 추출 구조물은 상기 제1 애노드 전극과 평면 상 중첩하며,
    상기 제2 광 추출 구조물은 상기 제2 애노드 전극과 평면 상 중첩하는, 표시 장치.
  9. 제7항에 있어서,
    상기 제1 및 제2 발광 소자들과 상기 화소 회로층 사이에 배치되는 캐소드 전극을 더 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 제1 광 추출 구조물은 상기 캐소드 전극의 일부와 평면 상 중첩하며,
    상기 제2 광 추출 구조물은 상기 캐소드 전극의 다른 일부와 평면 상 중첩하는, 표시 장치.
  11. 제1항에 있어서,
    상기 제1 광 추출 구조물은 제1 오버코팅층, 및 상기 제1 오버코팅층 위에 배치되는 제1 광 추출층을 포함하고,
    상기 제2 광 추출 구조물은 제2 오버코팅층, 및 상기 제2 오버코팅층 위에 배치되는 제2 광 추출층을 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 오버코팅층은 상기 제1 발광 소자의 하면의 적어도 일부와 직접 접촉하고,
    상기 제2 오버코팅층은 상기 제2 발광 소자의 하면의 적어도 일부와 직접 접촉하는, 표시 장치.
  13. 제1항에 있어서,
    상기 화소 회로층 위에 배치되며, 상기 제1 및 제2 발광 소자들과 이격하는 제3 발광 소자;
    상기 제3 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되며, 상기 제1 및 제2 광 추출 구조물들과 이격하는 제3 광 추출 구조물; 및
    상기 제3 광 추출 구조물의 측면을 둘러싸도록 배치되는 제3 반사층을 더 포함, 상기 커버층은 상기 제3 반사층 및 상기 제3 광 추출 구조물의 상기 측면 사이에 개재됨, 하는, 표시 장치.
  14. 제13항에 있어서,
    상기 제3 발광 소자에서 생성하는 광의 컬러는, 상기 제1 발광 소자에서 생성하는 광의 컬러 및 상기 제2 발광 소자에서 생성하는 광의 컬러와 상이한, 표시 장치.
  15. 제1항에 있어서,
    상기 커버층, 상기 제1 반사층, 및 상기 제2 반사층을 커버하도록 배치되는 패시베이션층; 및
    상기 패시베이션층 위에 배치되는 컬러 필터층을 더 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 패시베이션층의 상면은 평탄한, 표시 장치.
  17. 화소 회로층 위에서 제1 및 제2 발광 소자들과 평면 상 중첩하며, 서로 이격하는 제1 및 제2 광 추출 구조물들을 형성하는 단계;
    상기 제1 및 제2 광 추출 구조물들 및 상기 화소 회로층을 커버하는 커버층을 형성하는 단계; 및
    상기 제1 및 제2 광 추출 구조물들의 측면들을 둘러싸도록 배치되는 제1 및 제2 반사층들을 형성하는 단계, 상기 커버층은 상기 제1 반사층 및 상기 제1 광 추출 구조물의 상기 측면 사이 및 상기 제2 반사층 및 상기 제2 광 추출 구조물의 상기 측면 사이에 개재됨, 를 포함하는, 표시 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1 및 제2 반사층들을 형성하는 상기 단계는,
    상기 커버층을 커버하는 반사층을 형성하는 단계; 및
    상기 반사층을 부분적으로 식각하여 상기 제1 및 제2 반사층들을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제1 및 제2 광 추출 구조물들을 형성하는 상기 단계는,
    상기 화소 회로층 위에 서로 이격하는 상기 제1 및 제2 발광 소자들을 형성하는 단계;
    상기 화소 회로층 위에 오버코팅층을 형성하는 단계;
    상기 오버코팅층 위에 상기 제1 및 제2 발광 소자들을 커버하는 광 추출층을 형성하는 단계; 및
    상기 오버코팅층 및 상기 광 추출층을 부분적으로 식각하여 상기 제1 및 제2 광 추출 구조물들을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제19항에 있어서, 상기 오버코팅층을 형성하는 상기 단계에서,
    상기 제1 및 제2 발광 소자들은 상기 오버코팅층에 부분적으로 묻히는, 표시 장치의 제조 방법.
  21. 입력 영상 데이터를 제공하는 프로세서; 및
    상기 입력 영상 데이터를 기초로 이미지를 표시하는 표시 장치를 포함하고,
    상기 표시 장치는:
    화소 회로층 위에 배치되며, 서로 이격하는 제1 및 제2 발광 소자들;
    상기 제1 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되는 제1 광 추출 구조물;
    상기 제2 발광 소자에 평면 상 중첩하도록 상기 화소 회로층 위에 배치되며, 상기 제1 광 추출 구조물과 이격하는 제2 광 추출 구조물;
    상기 제1 및 제2 광 추출 구조물들 및 상기 화소 회로층을 커버하는 커버층;
    상기 제1 광 추출 구조물의 측면을 둘러싸도록 배치되는 제1 반사층, 상기 커버층은 상기 제1 반사층 및 상기 제1 광 추출 구조물의 상기 측면 사이에 개재됨; 및
    상기 제2 광 추출 구조물의 측면을 둘러싸도록 배치되는 제2 반사층을 포함, 상기 커버층은 상기 제2 반사층 및 상기 제2 광 추출 구조물의 상기 측면 사이에 개재됨, 하는, 전자 장치.
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