WO2025263397A1 - 光検出素子及び電子機器 - Google Patents

光検出素子及び電子機器

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Publication number
WO2025263397A1
WO2025263397A1 PCT/JP2025/020980 JP2025020980W WO2025263397A1 WO 2025263397 A1 WO2025263397 A1 WO 2025263397A1 JP 2025020980 W JP2025020980 W JP 2025020980W WO 2025263397 A1 WO2025263397 A1 WO 2025263397A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
well region
photodetector element
disposed
transistor
Prior art date
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Pending
Application number
PCT/JP2025/020980
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English (en)
French (fr)
Inventor
貴志 町田
俊明 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
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Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • This disclosure relates to a photodetector element and an electronic device.
  • image sensors are used that are constructed by stacking multiple substrates.
  • Such image sensors are constructed by stacking, for example, a semiconductor substrate that includes a photoelectric conversion unit that performs photoelectric conversion of incident light and a charge storage unit that stores the charge generated by the photoelectric conversion, and a semiconductor substrate that includes a pixel circuit that generates a signal corresponding to the charge stored in the charge storage unit.
  • a semiconductor substrate that includes a photoelectric conversion unit that performs photoelectric conversion of incident light and a charge storage unit that stores the charge generated by the photoelectric conversion
  • a semiconductor substrate that includes a pixel circuit that generates a signal corresponding to the charge stored in the charge storage unit.
  • the charge retention unit and pixel circuit are located on different semiconductor substrates, which increases the length of the wiring connecting the charge retention unit and pixel circuit. This poses the problem of increased parasitic capacitance in the wiring. Because this parasitic capacitance is connected in parallel to the capacitance of the charge retention unit, the capacitance of the charge retention unit increases, resulting in a decrease in sensitivity. Note that because the charge retention unit is composed of a floating diffusion region (FD) formed on the semiconductor substrate, the wiring connecting the charge retention unit and pixel circuit is sometimes referred to as FD wiring.
  • FD floating diffusion region
  • image sensors In order to reduce the parasitic capacitance of this FD wiring, image sensors have been proposed that include shield wiring that runs parallel to the FD wiring (see, for example, Patent Document 1).
  • the source voltage of an amplification transistor that amplifies the voltage of a charge storage section included in a pixel circuit is applied to this shield wiring. This makes it possible to reduce the parasitic capacitance of the FD wiring.
  • the above-mentioned shield wiring runs parallel to the FD wiring and is arranged in a trench formed on the semiconductor substrate on which the pixel circuits are arranged, away from the semiconductor substrate on which the charge storage units are arranged. For this reason, the above-mentioned conventional technology poses the problem of difficulty in miniaturization.
  • This disclosure therefore proposes a photodetector that is miniaturized while reducing the parasitic capacitance of the wiring connecting the charge storage section and pixel circuit.
  • the photodetector element comprises a photoelectric conversion unit disposed on a first semiconductor substrate for photoelectrically converting incident light; a charge holding unit disposed on the first semiconductor substrate for holding charges generated by the photoelectric conversion unit; a transfer transistor for transferring charges generated by the photoelectric conversion unit to the charge holding unit; an amplification transistor disposed on a second semiconductor substrate stacked on the first semiconductor substrate for generating a pixel signal based on the charges held in the charge holding unit and outputting the signal from its source; a through-hole formed in a columnar shape that penetrates the second semiconductor substrate for transmitting a voltage corresponding to the charges held in the charge holding unit to the amplification transistor; a first well region formed in the second semiconductor substrate in a region adjacent to the through-hole and to which the source potential of the amplification transistor is applied; a second well region formed in the second semiconductor substrate; and an isolation unit that isolates the first well region from the second well region.
  • FIG. 2 is a diagram illustrating a configuration example of a light detection element according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a configuration example of a light detection element according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of the configuration of a pixel according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of the configuration of a pixel according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of the configuration of a pixel according to an embodiment of the present disclosure.
  • 1A to 1C are diagrams illustrating an example of a method for manufacturing a photodetector element according to an embodiment of the present disclosure.
  • 1A to 1C are diagrams illustrating an example of a method for manufacturing a photodetector element according to an embodiment of the present disclosure.
  • 1A to 1C are diagrams illustrating an example of a method for manufacturing a photodetector element according to an embodiment of the present disclosure.
  • 1A to 1C are diagrams illustrating an example of a method for manufacturing a photodetector element according to an embodiment of the present disclosure.
  • 1A to 1C are diagrams illustrating an example of a method for manufacturing a photodetector element according to an embodiment of the present disclosure.
  • 1A to 1C are diagrams illustrating an example of a method for manufacturing a photodetector element according to an embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a third embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a third embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector element according to a third embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector according to a fourth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the second embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector according to a fourth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the fourth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the fourth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating another configuration example of the photodetector element according to the fourth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector according to a fifth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector according to a fifth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector according to a fifth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a photodetector according to a fifth embodiment of the present disclosure.
  • FIG. 13 is a diagram illustrating a configuration example of a photodetector according to a sixth embodiment of the present disclosure.
  • FIG. 13 is a diagram illustrating another configuration example of a photodetector element according to the sixth embodiment of the present disclosure.
  • FIG. 13 is a diagram illustrating another configuration example of a photodetector element according to the sixth embodiment of the present disclosure.
  • FIG. 13 is a diagram illustrating another configuration example of a photodetector element according to the sixth embodiment of the present disclosure.
  • FIG. 13 is a diagram illustrating another configuration example of a photodetector element according to the sixth embodiment of the present disclosure.
  • FIG. 13 is a diagram illustrating another configuration example of a photodetector element according to the sixth embodiment of the present disclosure.
  • FIG. 13 is a diagram illustrating another configuration example of a photodetector element
  • FIG. 1 is a diagram illustrating an example configuration of a photodetector element according to an embodiment of the present disclosure.
  • the diagram is a block diagram illustrating an example configuration of a photodetector element 1.
  • the photodetector element 1 is a semiconductor element that generates and outputs pixel signals that constitute image data of a subject.
  • the photodetector element 1 includes a pixel array unit 10, a vertical drive unit 20, a column signal processing unit 30, and a control unit 40.
  • the pixel array unit 10 is configured with an arrangement of multiple pixels 100.
  • the pixel array unit 10 in the figure represents an example in which multiple pixels 100 are arranged in the shape of a two-dimensional matrix.
  • the pixel 100 has a photoelectric conversion unit that performs photoelectric conversion of incident light and generates a pixel signal of the subject based on the incident light.
  • This photoelectric conversion unit can be, for example, a photodiode.
  • each pixel 100 is provided with a pixel circuit that generates a pixel signal based on the charge generated by the above-mentioned photoelectric conversion unit.
  • Signal lines 11 and 12 are wired to each pixel 100.
  • the pixel 100 generates a pixel signal under control of a control signal transmitted by signal line 11 and outputs the generated pixel signal via signal line 12.
  • signal line 11 is arranged in each row of the two-dimensional matrix and is wired in common to multiple pixels 100 arranged in one row.
  • Signal line 12 is arranged in each column of the two-dimensional matrix and is wired in common to multiple pixels 100 arranged in one column.
  • the vertical drive unit 20 generates control signals for the pixels 100 described above.
  • the vertical drive unit 20 in the figure generates control signals for each row of the two-dimensional matrix of the pixel array unit 10 and outputs them sequentially via signal lines 11.
  • the column signal processing unit 30 processes pixel signals generated by the pixels 100.
  • the column signal processing unit 30 in the same figure simultaneously processes pixel signals from multiple pixels 100 arranged in one row of the pixel array unit 10, which are transmitted via signal lines 12.
  • This processing can include, for example, analog-to-digital conversion, which converts analog pixel signals generated by the pixels 100 into digital pixel signals, and correlated double sampling (CDS), which removes offset errors in the pixel signals.
  • CDS correlated double sampling
  • the control unit 40 controls the vertical drive unit 20 and the column signal processing unit 30.
  • the control unit 40 in the same figure outputs control signals via signal lines 41 and 42, respectively, to control the vertical drive unit 20 and the column signal processing unit 30.
  • the column signal processing unit 30 is an example of a "processing circuit" in this disclosure.
  • FIG. 2 is a diagram showing an example configuration of a photodetector element according to an embodiment of the present disclosure.
  • This figure is a schematic diagram showing an example configuration of a photodetector element 1.
  • the photodetector element 1 is configured by stacking multiple semiconductor substrates. Specifically, the photodetector element 1 is configured by stacking a first semiconductor substrate 110, a second semiconductor substrate 210, and a third semiconductor substrate 310.
  • a wiring region 120 is arranged on the front surface side of the first semiconductor substrate 110.
  • a wiring region 220 is arranged on the front surface side of the second semiconductor substrate 210, and a second wiring region 230 is arranged on the back surface side.
  • a wiring region 320 is arranged on the front surface side of the third semiconductor substrate 310.
  • the first semiconductor substrate 110 and the second semiconductor substrate 210 are stacked such that the wiring region 120 and the second wiring region 230 are in contact.
  • the back surface side of the second semiconductor substrate 210 is stacked on the front surface side of the first semiconductor substrate 110.
  • the second semiconductor substrate 210 and the third semiconductor substrate 310 are stacked so that the wiring region 220 and the wiring region 320 are in contact with each other.
  • the front surface side of the third semiconductor substrate 310 is stacked on the front surface side of the second semiconductor substrate 210.
  • FIG. 3 is a diagram showing an example of the configuration of a pixel according to an embodiment of the present disclosure.
  • the figure is a circuit diagram showing an example of the configuration of a pixel 100.
  • the pixel 100 shown in the figure shows an example in which the pixel 100 includes two photoelectric conversion units (photoelectric conversion units 101a and 101b).
  • the pixel 100 includes the photoelectric conversion units 101a and 101b, transfer transistors 102a and 102b, a charge holding unit 103, a reset transistor 104, an amplifier transistor 105, and a selection transistor 106.
  • the transfer transistors 102a and 102b, the reset transistor 104, the amplifier transistor 105, and the selection transistor 106 can be configured using n-channel MOS transistors.
  • signal lines 11 and 12 are wired to pixel 100.
  • Signal lines 11 in FIG. 3 include signal line TG1, signal line TG2, signal line RST, and signal line SEL.
  • Signal lines 12 include signal line VSL.
  • a power supply line Vdd is wired to pixel 100. This power supply line Vdd is a line that supplies power to pixel 100. Note that FIG. 3 also shows column signal processing unit 30.
  • the anode of the photoelectric conversion unit 101a is connected to the reference potential line, and the cathode is connected to the source of the transfer transistor 102a.
  • the drain of the transfer transistor 102a is connected to the drain of the transfer transistor 102b, the source of the reset transistor 104, the gate of the amplification transistor 105, and one end of the charge holding unit 103.
  • the other end of the charge holding unit 103 is connected to the reference potential line.
  • the anode of the photoelectric conversion unit 101b is connected to the reference potential line, and the cathode is connected to the source of the transfer transistor 102b.
  • the drain of the reset transistor 104 is connected to the power supply line Vdd.
  • the drain of the amplification transistor 105 is connected to the power supply line Vdd, and the source is connected to the drain of the selection transistor 106.
  • the source of the selection transistor 106 is connected to the signal line VSL.
  • Signal lines TG1, TG2, RST, and SEL are connected to the gate of transfer transistor 102a, the gate of transfer transistor 102b, the gate of reset transistor 104, and the gate of selection transistor 106, respectively.
  • the photoelectric conversion units 101a and 101b perform photoelectric conversion of incident light. These photoelectric conversion units 101a and 101b can be configured using photodiodes formed on the first semiconductor substrate 110, which will be described later.
  • the charge holding portion 103 holds electric charges. This charge holding portion 103 holds electric charges generated by photoelectric conversion in the photoelectric conversion portions 101a and 101b.
  • the charge holding portion 103 can be configured as a floating diffusion region (FD), which is a semiconductor region formed in the first semiconductor substrate 110.
  • FD floating diffusion region
  • Transfer transistors 102a and 102b transfer the charges generated by photoelectric conversion in photoelectric conversion units 101a and 101b, respectively, to charge storage unit 103.
  • Control signals for transfer transistors 102a and 102b are transmitted via signal lines TG1 and TG2.
  • the reset transistor 104 resets the charge holding section 103. This reset can be achieved by establishing electrical continuity between the charge holding section 103 and the power supply line Vdd, thereby discharging the charge in the charge holding section 103. A control signal for the reset transistor 104 is transmitted via the signal line RST.
  • the gate of the amplifying transistor 105 is connected to the charge holding unit 103. Therefore, a pixel signal having a voltage corresponding to the charge held in the charge holding unit 103 is generated at the source of the amplifying transistor 105. Furthermore, by making the selection transistor 106 conductive, this pixel signal can be output to the signal line VSL. A control signal for the selection transistor 106 is transmitted via the signal line SEL. A constant current circuit 31 arranged in the column signal processing unit 30 is connected to the signal line VSL. This constant current circuit 31 constitutes a source follower load for the amplifying transistor 105.
  • FIG. 4 is a diagram showing an example configuration of a pixel according to an embodiment of the present disclosure.
  • the figure is a plan view showing an example configuration of a pixel 100.
  • the pixel 100 in the figure shows an example configuration in which the vertical size is twice the horizontal size.
  • the upper part of the figure shows the configuration of the first semiconductor substrate 110.
  • the lower part of the figure shows the configuration of the second semiconductor substrate 210.
  • the dotted hatched area represents the gate of the MOS transistor.
  • the diagonal hatched area from top right represents the semiconductor region.
  • the diagonal hatched area from bottom right represents the insulating layer.
  • Photoelectric conversion units 101a and 101b, transfer transistors 102a and 102b, and charge retention unit 103 are arranged on the first semiconductor substrate 110.
  • the photoelectric conversion unit 101a is composed of a semiconductor region 111 formed inside the first semiconductor substrate 110.
  • the photoelectric conversion unit 101b is similar.
  • the charge retention unit 103 is arranged in the center of the pixel 100 area.
  • the charge retention unit 103 is composed of a semiconductor region 112 that forms a floating diffusion region.
  • the transfer transistor 102a is arranged between the photoelectric conversion unit 101a and the charge retention unit 103, and the transfer transistor 102b is arranged between the photoelectric conversion unit 101b and the charge retention unit 103.
  • Figure 4 shows the gates 130 of the transfer transistors 102a and 102b. Note that "PD,” “TRG,” and “FD” represent the photoelectric conversion unit, transfer transistor, and charge retention unit, respectively.
  • a contact plug 124 is arranged in the gate 130.
  • the open rectangle in Figure 4 represents the contact plug 124.
  • This contact plug 124 is a pillar-shaped wiring that transmits signals, etc. to the semiconductor region of the first semiconductor substrate 110 and the gate 130.
  • a semiconductor region 113 is also arranged in the first semiconductor substrate 110. This semiconductor region 113 is a region to which a reference potential is transmitted.
  • a contact plug 124 is also arranged in the semiconductor region 113. This contact plug 124 corresponds to a well contact.
  • a through-wiring 229 is arranged in the charge retention portion 103. This through-wiring 229 transmits the voltage of the charge retention portion 103 to the elements of the second semiconductor substrate 210.
  • the through-wiring 229 can be made of a pillar-shaped metal.
  • the reset transistor 104, amplification transistor 105, and selection transistor 106 are arranged on the second semiconductor substrate 210.
  • Figure 4 shows the semiconductor regions and gates that form the drain and source.
  • the reset transistor 104, amplification transistor 105, and selection transistor 106 are arranged in a second well region 213.
  • a semiconductor region 216, described below, is also arranged in the second well region 213.
  • Contact plugs 224 are arranged in the reset transistor 104, etc.
  • the thick lines in Figure 4 indicate signal line connections. "RST,” “AMP,” and “SEL” represent the reset transistor, amplification transistor, and selection transistor, respectively.
  • the above-mentioned through wiring 229 is arranged in the center of the pixel 100 region of the second semiconductor substrate 210.
  • An insulating layer 241 is further arranged on the second semiconductor substrate 210, surrounding the through wiring 229.
  • This insulating layer 241 can be made of the same material as the insulating layer 221 in the wiring region 220 of the second semiconductor substrate 210.
  • a first well region 211 is arranged outside the insulating layer 241. This first well region 211 is arranged in a region close to the through wiring 229 on the second semiconductor substrate 210.
  • the first well region 211 in Figure 4 represents an example in which it is configured in a shape that surrounds the through wiring 229.
  • the source potential of the amplification transistor 105 is applied to the first well region 211 via a contact plug 224.
  • An isolation portion 240 is arranged between the first well region 211 and the second well region 213. This isolation portion 240 is made of an insulating material such as oxide. Note that “well 1" and “well 2" represent the first well region and the second well region, respectively.
  • FIG. 5 is a diagram showing an example configuration of a pixel according to an embodiment of the present disclosure.
  • the figure is a cross-sectional view showing an example configuration of a pixel 100.
  • the pixel 100 is configured by stacking a first semiconductor substrate 110, a second semiconductor substrate 210, and a third semiconductor substrate 310.
  • the first semiconductor substrate 110 is a semiconductor substrate on which the photoelectric conversion units 101a and 101b, the charge holding unit 103, and the transfer transistors 102a and 102b are arranged.
  • the first semiconductor substrate 110 can be made of silicon (Si).
  • the first semiconductor substrate 110 in Figure 5 is assumed to be configured in a well region of p-type conductivity. By placing an n-type semiconductor region in this p-type well region, the photoelectric conversion unit 101a and the like can be formed.
  • the photoelectric conversion unit 101a is configured from a semiconductor region 111 of n-type conductivity. Specifically, the photodiode formed by the pn junction at the interface between the semiconductor region 111 and the well region corresponds to the photoelectric conversion unit 101a.
  • the charge holding unit 103 is configured from a semiconductor region 112 of n-type conductivity.
  • the transfer transistor 102a is a MOS transistor with the semiconductor region 111 as the source and the semiconductor region 112 as the drain.
  • the transfer transistor 102a has a gate 130. Additionally, a p-type semiconductor region 113 to which a well contact is connected is disposed on the first semiconductor substrate 110.
  • the wiring region 120 is a region where wiring is formed that transmits signals from elements and the like on the first semiconductor substrate 110.
  • the wiring region 120 includes an insulating layer 121, wiring 122, via plugs 123, contact plugs 124, and pads 125.
  • the wiring 122 transmits signals from elements and the like.
  • This wiring 122 can be made of a metal such as copper (Cu).
  • the wiring 122 can also be configured in multiple layers.
  • the via plugs 123 are made of columnar metal and connect wiring 122 arranged on different layers.
  • the contact plugs 124 connect the semiconductor region 113 and gates 130 to the wiring 122.
  • the pads 125 are electrodes arranged on the surface of the wiring region 120 and transmit signals between stacked wiring regions.
  • the pads 125 can be made of Cu.
  • the pads 125 in Figure 5 transmit the voltage of the charge storage unit 103.
  • the second semiconductor substrate 210 is a semiconductor substrate on which the reset transistor 104, the amplifier transistor 105, and the select transistor 106 (not shown) are disposed.
  • the second semiconductor substrate 210 can be made of Si.
  • a first well region 211 and a second well region 213 are disposed on the second semiconductor substrate 210.
  • the second well region 213 can be configured as a p-type.
  • the reset transistor 104, the amplifier transistor 105, and the select transistor 106 (not shown) are disposed in the second well region 213.
  • the amplifier transistor 105 is configured with n-type semiconductor regions 214 and 215 and a gate 251.
  • the reset transistor 104 and the select transistor 106 (not shown) have a similar configuration.
  • a n-type semiconductor region 216 is disposed in the second well region 213.
  • a contact plug 224, which forms a well contact, is connected to this semiconductor region 216.
  • the through-wire 229 is configured to penetrate the second semiconductor substrate 210. Specifically, the through-wire 229 is disposed in an opening 249 formed in the second semiconductor substrate 210. The aforementioned insulating layer 241 is disposed in this opening 249. This insulating layer 241 insulates the through-wire 229 from the second semiconductor substrate 210.
  • a first well region 211 is disposed outside the insulating layer 241. This first well region 211 can be configured to be p-type or n-type. The first well region 211 in FIG. 5 shows an example in which it is configured to be p-type.
  • a semiconductor region 217 is disposed in the first well region 211.
  • This semiconductor region 217 is a semiconductor region for obtaining an ohmic connection and can be configured to be the same conductivity type as the first well region 211.
  • the source potential of the amplification transistor 105 is transmitted to the semiconductor region 217.
  • the isolation portion 240 is disposed between the first well region 211 and the second well region 213.
  • the isolation portion 240 may be made of an insulating material.
  • the isolation portion 240 may be made of silicon oxide (SiO 2 ), silicon nitride (SiN), or polycrystalline silicon that does not contain impurities.
  • the wiring region 220 is an area where wiring is formed to transmit signals from elements of the second semiconductor substrate 210.
  • the wiring region 220 includes an insulating layer 221, wiring 222, via plugs 223, contact plugs 224, and pads 225.
  • a second wiring region 230 is arranged on the back side of the second semiconductor substrate 210.
  • an insulating layer 231, wiring 232, via plugs 233, and pads 235 are arranged in this second wiring region 230.
  • the pads 235 are made of Cu and are bonded to the pads 125 in the wiring region 120. Such connections using pads 125 and the like are called CuCu connections.
  • the ends of the through-wiring 229 are connected to the wiring 232.
  • the third semiconductor substrate 310 is a semiconductor substrate on which the vertical drive unit 20 and column signal processing unit 30 shown in FIG. 1 are arranged.
  • the third semiconductor substrate 310 can be made of Si.
  • a semiconductor region 311 is also arranged on the third semiconductor substrate 310. This semiconductor region 311 is a semiconductor region for transmitting a reference potential.
  • the wiring region 320 is an area where wiring is formed to transmit signals from elements, etc., on the third semiconductor substrate 310.
  • the wiring region 320 includes an insulating layer 321, wiring 322, via plugs 323, contact plugs 324, and pads 325.
  • the pads 325 are made of Cu and are bonded to the pads 225 in the wiring region 220.
  • a color filter 191 is disposed on the back side of the first semiconductor substrate 110. This color filter 191 transmits incident light of a predetermined wavelength. Color filters that transmit red light, green light, and blue light can be used as the color filter 191.
  • An on-chip lens 192 is disposed on the surface of the color filter 191.
  • This on-chip lens 192 is a lens that focuses incident light.
  • the through-wire 229 is configured to penetrate the second semiconductor substrate 210, which increases the wire length and parasitic capacitance. As a result, the capacitance of the charge storage unit 103 increases and the sensitivity decreases. Therefore, a first well region 211 is placed close to the through-wire 229, and the source potential of the amplification transistor 105 is applied to this first well region 211. This causes the potential of the first well region 211 to follow the potential of the through-wire 229, making it possible to reduce the capacitance between the through-wire 229 and the first well region 211.
  • FIGS. 6A-6H are diagrams illustrating an example of a manufacturing method of a photodetector element according to an embodiment of the present disclosure.
  • FIGS. 6A-6H are diagrams illustrating an example of a manufacturing process of a photodetector element 1.
  • a semiconductor region (not shown) is formed in a second semiconductor substrate 210 ( FIG. 6A ).
  • An isolation portion 240 is formed on the surface side of the second semiconductor substrate 210. This can be achieved by forming a groove-shaped opening on the surface side of the second semiconductor substrate 210 and filling it with an insulating material.
  • a wiring region 220 is formed in the second semiconductor substrate 210.
  • wiring 222 and pads 225 are depicted in the wiring region 220.
  • a semiconductor region (not shown) is formed in a third semiconductor substrate 310, and a wiring region 320 is arranged therein.
  • wiring 322 and pads 325 are depicted in the wiring region 320 ( FIG. 6A ).
  • the second semiconductor substrate 210 is stacked on the third semiconductor substrate 310 ( Figure 6B). Specifically, the wiring regions 320 and 220 are brought into contact while aligning the pads 225 and 325, and the third semiconductor substrate 310 and the second semiconductor substrate 210 are heated and pressed together. At this time, the pads 225 and 325 are bonded together.
  • an opening 249 is formed in the second semiconductor substrate 210 ( Figure 6D).
  • an insulating layer 231 is placed on the surface of the second semiconductor substrate 210, including the opening 249. At this time, an insulating layer 241 is formed ( Figure 6E).
  • the through wiring 229 is formed (Figure 6F). This can be done by placing the material for the through wiring 229 in an opening formed in the area where the through wiring 229 will be placed.
  • a second wiring region 230 is formed on the second semiconductor substrate 210 ( Figure 6G). Wiring 232 and pads 235 are shown in the second wiring region 230 in the same figure.
  • the first semiconductor substrate 110 is further laminated ( Figure 6H). Specifically, the second wiring region 230 and the wiring region 120 are brought into contact while aligning the pads 235 and 125, and the second semiconductor substrate 210 and the first semiconductor substrate 110 are heated and pressed together. At this time, the pads 235 and 125 are bonded. Thereafter, the color filter 191 and the on-chip lens 192 are arranged.
  • the photodetector element 1 can be manufactured through the above steps.
  • the photodetector element 1 of the first embodiment of the present disclosure has the first well region 211 disposed adjacent to the through-wire 229, and the source potential of the amplification transistor 105 is applied to this first well region 211. This reduces the capacitance between the through-wire 229 and the first well region 211. Because only the insulating layer 241 is disposed in the opening 249 of the second semiconductor substrate 210 where the through-wire 229 is disposed, miniaturization is easy.
  • [Configuration of photodetector element] 7A to 7D are diagrams showing a configuration example of a photodetector element according to a second embodiment of the present disclosure, and are plan views showing a configuration example of a second semiconductor substrate 210 of a pixel 100.
  • the first well region 211 in Figure 7A shows an example in which it is configured in a shape that faces three sides of the through-hole wiring 229.
  • the first well region 211 in Figure 7B shows an example in which it is configured in a shape that faces two sides of the through-hole wiring 229.
  • the first well region 211 in Figure 7C shows an example in which it is configured in a shape that faces one side of the through-hole wiring 229.
  • Figure 7D shows an example in which two first well regions 211 are arranged on either side of the through-hole wiring 229.
  • FIG. 8 is a diagram showing another example configuration of a photodetector element according to the second embodiment of the present disclosure.
  • This figure is a plan view showing an example configuration of the second semiconductor substrate 210 of the pixel 100.
  • This figure shows an example in which two pixels 100 (pixels 100a and 100b) are arranged adjacent to each other.
  • FIGS. 9A and 9B are diagrams showing another example configuration of a photodetector element according to the second embodiment of the present disclosure. Similar to FIG. 8, FIGS. 9A and 9B are plan views showing an example configuration of the second semiconductor substrate 210 of the pixel 100, illustrating an example in which two pixels 100 (pixels 100a and 100b) are arranged adjacent to each other.
  • the pixel 100 in FIGS. 9A and 9B illustrates an example in which a pixel isolation region is arranged between adjacent first well regions 211.
  • FIG. 9A illustrates an example in which a semiconductor region 242 is arranged as the pixel isolation region. This semiconductor region 242 can be formed by a well region with a fixed potential. This well region corresponds to the third well region (Well 3).
  • FIG. 9B also illustrates an example in which a metal plate 243 is arranged as the pixel isolation region.
  • a reference potential (Vss) or a power supply voltage (Vdd) can be applied to this metal plate 243.
  • the metal plate 243 can be formed simultaneously with the through-hole wiring 229.
  • FIGS. 10A and 10B are diagrams showing another example configuration of a photodetector element according to the second embodiment of the present disclosure.
  • FIGS. 10A and 10B are plan views showing an example configuration of a second semiconductor substrate 210 of a pixel 100, illustrating an example in which two pixels 100 (pixels 100a and 100b) are arranged adjacent to each other.
  • a signal line 12 (signal line VSL) is shown on the pixel 100 in FIGS. 10A and 10B.
  • the signal line 12 can be arranged in a position that does not overlap with the first well region 211 when viewed from the normal direction of the surface of the second semiconductor substrate 210.
  • FIG. 10A illustrates the case of a second semiconductor substrate 210 similar to that of FIG. 4.
  • FIG. 10B illustrates the case of a second semiconductor substrate 210 that includes a pixel isolation region (semiconductor region 242).
  • FIGS. 11A and 11B are diagrams showing another example configuration of a photodetector element according to the second embodiment of the present disclosure.
  • FIGS. 11A and 11B are cross-sectional views showing an example configuration of a second semiconductor substrate 210 of a pixel 100.
  • the second semiconductor substrate 210 in FIG. 11A shows an example in which an isolation portion 244 is disposed inside the isolation portion 240.
  • the isolation portion 244 can be formed of an insulator different from that of the isolation portion 240.
  • the second semiconductor substrate 210 in FIG. 11B shows an example in which the bottom of the isolation portion 240 is disposed near the bottom surface of the second semiconductor substrate 210. Therefore, the first well region 211 and the second well region 213 are in contact near the bottom of the second semiconductor substrate 210. However, because this region is separated from the surface of the second semiconductor substrate 210, it has a low electric field. Therefore, even if the first well region 211 and the second well region 213 are in contact, there is not much impact.
  • the configuration of the light detection element 1 other than that described above is the same as the configuration of the light detection element 1 in the first embodiment of the present disclosure, so description thereof will be omitted.
  • the amplification transistor 105 is disposed in the second well region 213.
  • the photodetector element 1 of the third embodiment of the present disclosure differs from the first embodiment described above in that the amplification transistor 105 is disposed in the first well region 211.
  • FIG. 12 is a diagram showing a configuration example of a photodetector element according to a third embodiment of the present disclosure. Similar to FIG. 3, this figure is a circuit diagram showing a configuration example of a pixel 100. The pixel 100 in this figure differs from the pixel 100 in FIG. 2 in that the source of the amplifier transistor 105 is connected to the substrate of the amplifier transistor 105.
  • FIG. 13 is a diagram showing an example configuration of a photodetector element according to a third embodiment of the present disclosure. Similar to FIG. 4, this figure is a plan view showing an example configuration of a pixel 100. The pixel 100 in this figure differs from the pixel 100 in FIG. 4 in that the amplification transistor 105 is disposed in a first well region 211. The source potential of the amplification transistor 105 is applied to the first well region 211. Note that a separation portion 240 is disposed between the first well region 211 and the second well region 213.
  • FIG. 14 is a diagram showing an example configuration of a photodetector element according to a third embodiment of the present disclosure. Similar to FIG. 5, this figure is a cross-sectional view showing an example configuration of a pixel 100. The pixel 100 in this figure differs from the pixel 100 in FIG. 5 in that the amplification transistor 105 is disposed in the first well region 211.
  • the configuration of the light detection element 1 other than that described above is the same as the configuration of the light detection element 1 in the first embodiment of the present disclosure, so description thereof will be omitted.
  • the amplifier transistor 105 is disposed in the first well region 211, and the source potential of the amplifier transistor 105 is applied to the first well region 211. This makes it possible to reduce the parasitic capacitance of the through-hole wiring 229.
  • FIGS. 15A and 15B are diagrams illustrating a configuration example of a photodetector element according to a fourth embodiment of the present disclosure. Similar to FIG. 13 , FIGS. 15A and 15B are plan views illustrating a configuration example of a pixel 100.
  • the pixel 100 in FIG. 15A illustrates an example in which a first well region 211 and a first well region 212 are arranged.
  • FIG. 15B illustrates an example in which the first well region 211 is configured to face one side of the through-hole wiring 229. Note that the first well region 211 can be configured to be closer to the through-hole wiring 229 than the second well region 213.
  • FIG. 15A illustrates an example in which a first well region 211 and a first well region 212 are arranged.
  • FIG. 15B illustrates an example in which the first well region 211 is configured to face one side of the through-hole wiring 229. Note that the first well region 211 can be configured to be closer to the through-hole wiring 229 than the second well
  • d1 represents the distance between the first well region 211 and the through-hole wiring 229.
  • d2 represents the distance between the second well region 213 and the through-hole wiring 229.
  • d2 can be set to be greater than d1. This reduces the influence of the second well region 213.
  • FIGS. 16A and 16B are diagrams showing other configuration examples of a photodetector element according to the fourth embodiment of the present disclosure.
  • FIG. 16A shows an example in which two pixels 100 (pixels 100a and 100b) are arranged adjacent to each other.
  • FIG. 16B shows an example in which a semiconductor region 242 is arranged between first well regions 211.
  • FIG. 17 is a diagram showing another example configuration of a photodetector according to the fourth embodiment of the present disclosure. Similar to FIG. 14, this figure is a cross-sectional view showing an example configuration of a pixel 100.
  • the amplification transistor 105 in this figure differs from the pixel 100 in FIG. 14 in that a through-hole wiring 229 is connected to the gate 151.
  • the configuration of the light detection element 1 other than that described above is the same as the configuration of the light detection element 1 in the third embodiment of the present disclosure, so description thereof will be omitted.
  • the separation portion 240 made of an insulator is disposed between the first well region 211 and the second well region 213.
  • the photodetector element 1 of the fifth embodiment of the present disclosure differs from the third embodiment described above in that a separation portion made of a semiconductor region is disposed.
  • Fig. 18 is a diagram showing a configuration example of a photodetector element according to a fifth embodiment of the present disclosure. Similar to Fig. 12, Fig. 18 is a circuit diagram showing a configuration example of a pixel 100. The pixel 100 in Fig. 18 differs from the pixel 100 in Fig. 12 in that one photoelectric conversion unit 101 and one transfer transistor 102 are arranged.
  • FIG. 19 is a diagram showing an example configuration of a photodetector according to a fifth embodiment of the present disclosure. Similar to FIG. 13, this figure is a plan view showing an example configuration of a pixel 100.
  • the second semiconductor substrate 210 in this figure differs from the second semiconductor substrate 210 in FIG. 13 in that an isolation portion 245 is arranged instead of isolation portion 240.
  • Isolation portion 245 is formed by a semiconductor region of a different conductivity type from that of the first well region 211 and the second well region 213.
  • FIG. 20 is a diagram showing an example configuration of a photodetector element according to a fifth embodiment of the present disclosure. Similar to FIG. 14, this figure is a cross-sectional view showing an example configuration of a pixel 100. Similar to the pixel 100 of FIG. 14, the pixel 100 of this figure has an amplifier transistor 105 disposed in a first well region 211. A semiconductor region 217 is further disposed in the first well region 211. This semiconductor region 217 is connected to the source of the amplifier transistor 105. The first well region 211 and the second well region 213 are configured as p-type. In contrast, the isolation portion 245 is configured as n-type.
  • the amplifier transistor 105 is placed in the first well region 211, and the first well region 211 and the source of the amplifier transistor 105 are connected by wiring. This allows the gain of the amplifier transistor 105 to be approximately 1, and the stray capacitance of the through-wire 229 to be approximately 0.
  • the configuration of the light detection element 1 other than that described above is the same as the configuration of the light detection element 1 in the third embodiment of the present disclosure, so description thereof will be omitted.
  • the photodetector element 1 of the fifth embodiment of the present disclosure uses a separation section 245 formed from a semiconductor region. This simplifies the manufacturing process for the separation section 245.
  • FIG. 21 is a diagram showing a configuration example of a photodetector element according to a sixth embodiment of the present disclosure.
  • the diagram is a cross-sectional view showing a configuration example of a pixel 100.
  • the pixel 100 shown in the diagram shows an example in which the selection transistor 106 and the reset transistor 104 (not shown) are arranged on the third semiconductor substrate 310, and only the amplification transistor 105 is arranged on the second semiconductor substrate 210. This can improve the layout efficiency of the elements of the pixel 100.
  • the reset transistor 104 can also be arranged on the first semiconductor substrate 110.
  • FIG. 22 is a diagram showing another example configuration of a photodetector element according to the sixth embodiment of the present disclosure. Similar to FIG. 18, this figure is a circuit diagram showing an example configuration of a pixel 100. The pixel 100 in this figure differs from the pixel 100 in FIG. 18 in that the transfer transistor 102, reset transistor 104, amplification transistor 105, and selection transistor 106 are configured as p-channel MOS transistors.
  • FIG. 23 is a diagram showing another example configuration of a photodetector element according to the sixth embodiment of the present disclosure. Similar to FIG. 20, this figure is a cross-sectional view showing an example configuration of a pixel 100.
  • the pixel 100 in this figure differs from the pixel 100 in FIG. 20 in that the first well region 211 and the second well region 213 are configured as n-type, and the isolation portion 245 is configured as p-type.
  • the amplification transistor 105 in this figure is configured as a p-channel MOS transistor.
  • FIG. 24 is a diagram showing another example configuration of a photodetector element according to the sixth embodiment of the present disclosure. Similar to FIG. 18, this figure is a circuit diagram showing an example configuration of a pixel 100. In this figure, two pixels 100 (pixels 100a and 100b) are arranged adjacent to each other. In pixel 100a, the source of the amplifier transistor 105 is connected to the substrate of the amplifier transistor 105. In contrast, in pixel 100b, the source of the amplifier transistor 105 is not connected to the substrate.
  • FIG. 25 is a diagram showing another example configuration of a photodetector element according to the sixth embodiment of the present disclosure.
  • the diagram is a cross-sectional view showing an example configuration of pixel 100a and pixel 100b.
  • the amplifier transistor 105 of pixel 100a and the amplifier transistor 105 of pixel 100b are arranged in the same first well region 211. That is, the amplifier transistor 105 of pixel 100a and the amplifier transistor 105 of pixel 100b share the first well region 211.
  • the source of the amplifier transistor 105 of pixel 100a is connected to the first well region 211.
  • the source of the amplifier transistor 105 of pixel 100b is not connected to the first well region 211. In this way, the separation portion 245 between pixels 100a and 100b in the diagram can be eliminated.
  • the pixel signals in pixel 100a and pixel 100b differ significantly, the capacitance reduction effect of through-wire 229 in pixel 100b will be reduced. Therefore, some ingenuity is required to align the pixel signals in pixel 100a and pixel 100b.
  • the pixel signals can be aligned by making pixel 100a and pixel 100b respond to incident light of the same wavelength. This will be explained using Figures 26A and 26B.
  • FIGS. 26A and 26B are diagrams showing another example configuration of a photodetector element according to the sixth embodiment of the present disclosure.
  • FIGS. 26A and 26B show an example in which the pixel 100a and pixel 100b shown in FIG. 24 are used. Furthermore, in FIGS. 26A and 26B, the configuration of pixel 100a, etc. is shown in a simplified form.
  • the letters attached to pixel 100a and pixel 100b indicate the type of color filter 191. Specifically, “G” indicates that a color filter 191 corresponding to green light is disposed. Also, “R” indicates that a color filter 191 corresponding to red light is disposed.
  • Figure 26B shows an example in which pixels 100a, 100b, 100c, and 100d are used.
  • the amplification transistors 105 of pixels 100a, 100b, 100c, and 100d share the first well region 211.
  • the source of the amplification transistor 105 of pixel 100a is connected to the substrate.
  • pixels 100 corresponding to incident light of the same wavelength share the first well region 211 in which the amplification transistor 105 is located, thereby making it possible to align pixel signals.
  • the configuration of the light detection element 1 other than that described above is the same as the configuration of the light detection element 1 in the third embodiment of the present disclosure, so description thereof will be omitted.
  • the present technology can also be configured as follows. (1) a photoelectric conversion unit disposed on a first semiconductor substrate and performing photoelectric conversion of incident light; a charge holding unit disposed on the first semiconductor substrate and holding charges generated by the photoelectric conversion unit; a transfer transistor that transfers the charges generated by the photoelectric conversion unit to the charge storage unit; an amplifying transistor disposed on a second semiconductor substrate stacked on the first semiconductor substrate, which generates a pixel signal based on the charge held in the charge holding portion and outputs the pixel signal from a source; a through-wiring formed in a pillar shape penetrating the second semiconductor substrate and transmitting a voltage corresponding to the charge held in the charge holding portion to the amplifying transistor; a first well region formed in the second semiconductor substrate in a region adjacent to the through-hole wiring, to which a potential of the source of the amplification transistor is applied; a second well region formed in the second semiconductor substrate; an isolation portion that isolates the first well region and the second well region.
  • a circuit for generating a control signal is disposed on the third semiconductor substrate.
  • a selection transistor that outputs the pixel signal based on a selection signal that is a control signal is disposed on the third semiconductor substrate.
  • a photoelectric conversion unit disposed on a first semiconductor substrate and performing photoelectric conversion of incident light; a charge holding unit disposed on the first semiconductor substrate and holding charges generated by the photoelectric conversion unit; a transfer transistor that transfers the charges generated by the photoelectric conversion unit to the charge storage unit; an amplifying transistor disposed on a second semiconductor substrate stacked on the first semiconductor substrate, which generates a pixel signal based on the charge held in the charge holding portion and outputs the pixel signal from a source; a through-wiring formed in a pillar shape penetrating the second semiconductor substrate and transmitting a voltage corresponding to the charge held in the charge holding portion to the amplifying transistor; a first well region formed in the second semiconductor substrate in a region adjacent to the through-hole wiring, to which a potential of the source of the amplification transistor is applied; a second well region formed in the second semiconductor substrate; an isolation portion that isolates the first well region and the second well region; and a processing circuit that processes the pixel signal.

Landscapes

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Abstract

光検出素子を小型化する。光検出素子は、第１の半導体基板に配置される光電変換部と、第１の半導体基板に配置されて光電変換部により生成される電荷を保持する電荷保持部と、光電変換部により生成される電荷を電荷保持部に転送する転送トランジスタと、第１の半導体基板に積層される第２の半導体基板に配置されて電荷保持部に保持された電荷に基づいて画素信号を生成してソースから出力する増幅トランジスタと、第２の半導体基板を貫通する柱状に構成されて電荷保持部に保持された電荷に応じた電圧を増幅トランジスタに伝達する貫通配線と、貫通配線に近接する領域の第２の半導体基板に形成されて増幅トランジスタのソースの電位が印加される第１のウェル領域と、第２の半導体基板に形成される第２のウェル領域と、第１のウェル領域及び第２のウェル領域を分離する分離部とを有する。

Description

光検出素子及び電子機器
　本開示は、光検出素子及び電子機器に関する。
　撮像素子等の光検出素子において、複数の基板が積層されて構成された撮像素子が使用されている。このような撮像素子は、例えば、入射光の光電変換を行う光電変換部及び光電変換により生成される電荷を保持する電荷保持部を備える半導体基板と電荷保持部に保持された電荷に応じた信号を生成する画素回路を備える半導体基板とが積層されて構成される。このように、画素の機能を複数の半導体基板に分散させ、これらを積層することにより、チップ面積を縮小することができる。
　このような積層型の撮像素子においては、電荷保持部及び画素回路が異なる半導体基板に配置されるため、電荷保持部及び画素回路を接続する配線の配線長が増加する。このため、当該配線の寄生容量が増加するという問題がある。この寄生容量は、電荷保持部の容量に並列に接続されるため、電荷保持部の容量が増加し、感度が低下するという問題がある。なお、電荷保持部は、半導体基板に形成された浮遊拡散領域（ＦＤ：Floating　Diffusion）により構成されるため、電荷保持部及び画素回路を接続する配線はＦＤ配線と称される場合がある。
　このＦＤ配線の寄生容量を低減するため、ＦＤ配線と並走するシールド配線を備える撮像素子が提案されている（例えば、特許文献１参照）。このシールド配線には、画素回路に含まれる電荷保持部の電圧を増幅する増幅トランジスタのソースの電圧が印加される。これにより、ＦＤ配線の寄生容量を低減することができる。
国際公開第２０２０／２６２６２９号
　しかしながら、上記のシールド配線は、ＦＤ配線に並走して画素回路が配置される半導体基板から電荷保持部が配置される半導体基板側に形成されたトレンチに配置される。このため、上記の従来技術では、微細化が困難という問題がある。
　そこで、本開示では、電荷保持部及び画素回路を接続する配線の寄生容量を低減しながら小型化した光検出素子を提案する。
　本開示に係る光検出素子は、第１の半導体基板に配置されて入射光の光電変換を行う光電変換部と、上記第１の半導体基板に配置されて上記光電変換部により生成される電荷を保持する電荷保持部と、上記光電変換部により生成される電荷を上記電荷保持部に転送する転送トランジスタと、上記第１の半導体基板に積層される第２の半導体基板に配置されて上記電荷保持部に保持された電荷に基づいて画素信号を生成してソースから出力する増幅トランジスタと、上記第２の半導体基板を貫通する柱状に構成されて上記電荷保持部に保持された電荷に応じた電圧を上記増幅トランジスタに伝達する貫通配線と、上記貫通配線に近接する領域の上記第２の半導体基板に形成されて上記増幅トランジスタのソースの電位が印加される第１のウェル領域と、上記第２の半導体基板に形成される第２のウェル領域と、上記第１のウェル領域及び上記第２のウェル領域を分離する分離部とを有する。
本開示の実施形態に係る光検出素子の構成例を示す図である。 本開示の実施形態に係る光検出素子の構成例を示す図である。 本開示の実施形態に係る画素の構成例を示す図である。 本開示の実施形態に係る画素の構成例を示す図である。 本開示の実施形態に係る画素の構成例を示す図である。 本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。 本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。 本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。 本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。 本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。 本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。 本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。 本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。 本開示の第２の実施形態に係る光検出素子の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第３の実施形態に係る光検出素子の構成例を示す図である。 本開示の第３の実施形態に係る光検出素子の構成例を示す図である。 本開示の第３の実施形態に係る光検出素子の構成例を示す図である。 本開示の第４の実施形態に係る光検出素子の構成例を示す図である。 本開示の第４の実施形態に係る光検出素子の構成例を示す図である。 本開示の第４の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第４の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第４の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第５の実施形態に係る光検出素子の構成例を示す図である。 本開示の第５の実施形態に係る光検出素子の構成例を示す図である。 本開示の第５の実施形態に係る光検出素子の構成例を示す図である。 本開示の第６の実施形態に係る光検出素子の構成例を示す図である。 本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。 本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
　（１．第１の実施形態）
　［光検出素子の構成］
　図１は、本開示の実施形態に係る光検出素子の構成例を示す図である。同図は、光検出素子１の構成例を表すブロック図である。光検出素子１は、被写体の画像データを構成する画素信号を生成して出力する半導体素子である。光検出素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。
　画素アレイ部１０は、複数の画素１００が配置されて構成されたものである。同図の画素アレイ部１０は、複数の画素１００が２次元行列の形状に配列される例を表したものである。ここで、画素１００は、入射光の光電変換を行う光電変換部を備え、照射された入射光に基づいて被写体の画素信号を生成するものである。この光電変換部には、例えば、フォトダイオードを使用することができる。また、画素１００には、上述の光電変換部により生成された電荷に基づいて画素信号を生成する画素回路が配置される。それぞれの画素１００には、信号線１１及び１２が配線される。画素１００は、信号線１１により伝達される制御信号により制御されて画素信号を生成し、信号線１２を介して生成した画素信号を出力する。なお、信号線１１は、２次元行列の形状の行毎に配置され、１行に配置された複数の画素１００に共通に配線される。信号線１２は、２次元行列の形状の列毎に配置され、１列に配置された複数の画素１００に共通に配線される。
　垂直駆動部２０は、上述の画素１００の制御信号を生成するものである。同図の垂直駆動部２０は、画素アレイ部１０の２次元行列の行毎に制御信号を生成し、信号線１１を介して順次出力する。
　カラム信号処理部３０は、画素１００により生成された画素信号の処理を行うものである。同図のカラム信号処理部３０は、信号線１２を介して伝達される画素アレイ部１０の１行に配置された複数の画素１００からの画素信号の処理を同時に行う。この処理として、例えば、画素１００により生成されたアナログの画素信号をデジタルの画素信号に変換するアナログデジタル変換や画素信号のオフセット誤差を除去する相関二重サンプリング（ＣＤＳ：Correlated　Double　Sampling）を行うことができる。処理後の画素信号は、光検出素子１の外部の回路等に対して出力される。
　制御部４０は、垂直駆動部２０及びカラム信号処理部３０を制御するものである。同図の制御部４０は、信号線４１及び４２を介して制御信号をそれぞれ出力して垂直駆動部２０及びカラム信号処理部３０を制御する。なお、カラム信号処理部３０は、本開示の「処理回路」の一例である。
　図２は、本開示の実施形態に係る光検出素子の構成例を示す図である。同図は、光検出素子１の構成例を表す模式図である。光検出素子１は、複数の半導体基板が積層されて構成される。具体的には、光検出素子１は、第１の半導体基板１１０、第２の半導体基板２１０及び第３の半導体基板３１０が積層されて構成される。第１の半導体基板１１０の表面側には、配線領域１２０が配置される。第２の半導体基板２１０の表面側には配線領域２２０が配置され、裏面側には第２の配線領域２３０が配置される。第３の半導体基板３１０の表面側には、配線領域３２０が配置される。第１の半導体基板１１０及び第２の半導体基板２１０は、配線領域１２０及び第２の配線領域２３０が接する形状に積層される。すなわち、第１の半導体基板１１０の表面側に第２の半導体基板２１０の裏面側が積層される。また、第２の半導体基板２１０及び第３の半導体基板３１０は、配線領域２２０及び配線領域３２０が接する形状に積層される。すなわち、第２の半導体基板２１０の表面側に第３の半導体基板３１０の表面側が積層される。
　［画素の構成］
　図３は、本開示の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。なお、同図の画素１００は、２つの光電変換部（光電変換部１０１ａ及び１０１ｂ）を備える場合の例を表したものである。画素１００は、光電変換部１０１ａ及び１０１ｂと、転送トランジスタ１０２ａ及び１０２ｂと、電荷保持部１０３と、リセットトランジスタ１０４と、増幅トランジスタ１０５と、選択トランジスタ１０６とを備える。転送トランジスタ１０２ａ及び１０２ｂ、リセットトランジスタ１０４、増幅トランジスタ１０５並びに選択トランジスタ１０６は、ｎチャネルＭＯＳトランジスタにより構成することができる。
　前述のように、画素１００には、信号線１１及び１２が配線される。図３の信号線１１には、信号線ＴＧ１、信号線ＴＧ２、信号線ＲＳＴ及び信号線ＳＥＬが含まれる。信号線１２には、信号線ＶＳＬが含まれる。この他、画素１００には、電源線Ｖｄｄが配線される。この電源線Ｖｄｄは、画素１００に電源を供給する配線である。なお、図３には、カラム信号処理部３０をさらに記載した。
　光電変換部１０１ａのアノードは基準電位線に接続され、カソードは転送トランジスタ１０２ａのソースに接続される。転送トランジスタ１０２ａのドレインは、転送トランジスタ１０２ｂのドレイン、リセットトランジスタ１０４のソース、増幅トランジスタ１０５のゲート及び電荷保持部１０３の一端に接続される。電荷保持部１０３の他の一端は、基準電位線に接続される。光電変換部１０１ｂのアノードは基準電位線に接続され、カソードは転送トランジスタ１０２ｂのソースに接続される。リセットトランジスタ１０４のドレインは、電源線Ｖｄｄに接続される。増幅トランジスタ１０５のドレインは電源線Ｖｄｄに接続され、ソースは選択トランジスタ１０６のドレインに接続される。選択トランジスタ１０６のソースは、信号線ＶＳＬに接続される。
　転送トランジスタ１０２ａのゲート、転送トランジスタ１０２ｂのゲート、リセットトランジスタ１０４のゲート及び選択トランジスタ１０６のゲートには、それぞれ信号線ＴＧ１、信号線ＴＧ２、信号線ＲＳＴ及び信号線ＳＥＬが接続される。
　光電変換部１０１ａ及び１０１ｂは、入射光の光電変換を行うものである。この光電変換部１０１ａ及び１０１ｂは、後述する第１の半導体基板１１０に形成されるフォトダイオードにより構成することができる。
　電荷保持部１０３は、電荷を保持するものである。この電荷保持部１０３は、光電変換部１０１ａ及び１０１ｂの光電変換により生成される電荷を保持する。電荷保持部１０３は、第１の半導体基板１１０に形成される半導体領域である浮遊拡散領域（ＦＤ：Floating　Diffusion）により構成することができる。
　転送トランジスタ１０２ａ及び１０２ｂは、光電変換部１０１ａ及び１０１ｂの光電変換により生成される電荷を電荷保持部１０３にそれぞれ転送するものである。転送トランジスタ１０２ａ及び１０２ｂの制御信号は、信号線ＴＧ１及び信号線ＴＧ２により伝達される。
　リセットトランジスタ１０４は、電荷保持部１０３をリセットするものである。このリセットは、電荷保持部１０３と電源線Ｖｄｄとの間を導通させて電荷保持部１０３の電荷を排出することにより行うことができる。リセットトランジスタ１０４の制御信号は、信号線ＲＳＴにより伝達される。
　前述のように、増幅トランジスタ１０５のゲートは、電荷保持部１０３に接続されている。このため、増幅トランジスタ１０５のソースには、電荷保持部１０３に保持された電荷に応じた電圧の画素信号が生成される。また、選択トランジスタ１０６を導通させることにより、この画素信号を信号線ＶＳＬに出力させることができる。選択トランジスタ１０６の制御信号は、信号線ＳＥＬにより伝達される。信号線ＶＳＬには、カラム信号処理部３０に配置される定電流回路３１が接続される。この定電流回路３１は、増幅トランジスタ１０５のソースフォロワー負荷を構成する。
　図４は、本開示の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す平面図である。また、同図の画素１００は、縦方向のサイズが横方向の２倍となる形状に構成される例を表したものである。同図の上側は、第１の半導体基板１１０の構成を表す図である。同図の下側は、第２の半導体基板２１０の構成を表す図である。同図において、点ハッチングの領域は、ＭＯＳトランジスタのゲートを表す。右上りの斜線ハッチングの領域は、半導体領域を表す。右下がりの斜線ハッチングの領域は、絶縁層を表す。
　第１の半導体基板１１０には、光電変換部１０１ａ及び１０１ｂ、転送トランジスタ１０２ａ及び１０２ｂ及び電荷保持部１０３が配置される。光電変換部１０１ａは、第１の半導体基板１１０の内部に形成された半導体領域１１１により構成される。光電変換部１０１ｂも同様である。電荷保持部１０３は、画素１００の領域の中央部に配置される。電荷保持部１０３は、浮遊拡散領域を構成する半導体領域１１２により構成される。転送トランジスタ１０２ａは光電変換部１０１ａ及び電荷保持部１０３の間に配置され、転送トランジスタ１０２ｂは光電変換部１０１ｂ及び電荷保持部１０３の間に配置される。図４には、転送トランジスタ１０２ａ及び１０２ｂのゲート１３０を記載した。なお、「ＰＤ」、「ＴＲＧ」及び「ＦＤ」は、それぞれ光電変換部、転送トランジスタ及び電荷保持部を表す。
　ゲート１３０にはコンタクトプラグ１２４が配置される。図４の白抜きの矩形がコンタクトプラグ１２４を表す。このコンタクトプラグ１２４は、第１の半導体基板１１０の半導体領域やゲート１３０に信号等を伝達する柱状の配線である。なお、第１の半導体基板１１０には、半導体領域１１３が更に配置される。この半導体領域１１３は、基準電位が伝達される領域である。半導体領域１１３にもコンタクトプラグ１２４が配置される。このコンタクトプラグ１２４は、ウェルコンタクトに相当する。また、電荷保持部１０３には、貫通配線２２９が配置される。この貫通配線２２９は、電荷保持部１０３の電圧を第２の半導体基板２１０の素子に伝達するものである。貫通配線２２９は、柱状の金属により構成することができる。
　第２の半導体基板２１０には、リセットトランジスタ１０４、増幅トランジスタ１０５及び選択トランジスタ１０６が配置される。図４には、ドレイン及びソースを構成する半導体領域及びゲートを記載した。なお、リセットトランジスタ１０４、増幅トランジスタ１０５及び選択トランジスタ１０６は、第２のウェル領域２１３に配置される。また、第２のウェル領域２１３には、後述する半導体領域２１６が更に配置される。リセットトランジスタ１０４等には、コンタクトプラグ２２４が配置される。なお、図４の太線は、信号線の接続を表す。なお、「ＲＳＴ」、「ＡＭＰ」及び「ＳＥＬ」は、それぞれリセットトランジスタ、増幅トランジスタ及び選択トランジスタを表す。
　第２の半導体基板２１０の画素１００の領域の中央部には、上述の貫通配線２２９が配置される。第２の半導体基板２１０には、この貫通配線２２９を囲繞する形状の絶縁層２４１が更に配置される。この絶縁層２４１は、第２の半導体基板２１０の配線領域２２０の絶縁層２２１と同じ部材により構成することができる。絶縁層２４１の外側に第１のウェル領域２１１が配置される。この第１のウェル領域２１１は、第２の半導体基板２１０における貫通配線２２９に近接する領域に配置される。図４の第１のウェル領域２１１は、貫通配線２２９を囲繞する形状に構成される例を表したものである。また、第１のウェル領域２１１には、コンタクトプラグ２２４を介して増幅トランジスタ１０５のソースの電位が印加される。第１のウェル領域２１１及び第２のウェル領域２１３の間には、分離部２４０が配置される。この分離部２４０は、酸化物等の絶縁部材により構成される。なお、「ｗｅｌｌ１」及び「ｗｅｌｌ２」は、それぞれ第１のウェル領域及び第２のウェル領域を表す。
　図５は、本開示の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す断面図である。前述のように、画素１００は、第１の半導体基板１１０、第２の半導体基板２１０及び第３の半導体基板３１０が積層されて構成される。
　第１の半導体基板１１０は、光電変換部１０１ａ及び１０１ｂ、電荷保持部１０３並びに転送トランジスタ１０２ａ及び１０２ｂが配置される半導体の基板である。第１の半導体基板１１０は、シリコン（Ｓｉ）により構成することができる。図５の第１の半導体基板１１０は、導電型がｐ型のウェル領域に構成されるものと想定する。このｐ型のウェル領域にｎ型の半導体領域を配置することにより、光電変換部１０１ａ等を形成することができる。前述のように、光電変換部１０１ａは、導電型がｎ型の半導体領域１１１により構成される。具体的には、半導体領域１１１及びウェル領域の界面のｐｎ接合により構成されるフォトダイオードが光電変換部１０１ａに該当する。電荷保持部１０３は、導電型がｎ型の半導体領域１１２により構成される。転送トランジスタ１０２ａは、半導体領域１１１をソース、半導体領域１１２をドレインとするＭＯＳトランジスタである。転送トランジスタ１０２ａは、ゲート１３０を備える。また、第１の半導体基板１１０には、ウェルコンタクトが接続される導電型がｐ型の半導体領域１１３が配置される。
　配線領域１２０は、第１の半導体基板１１０の素子等の信号を伝達する配線が形成される領域である。配線領域１２０は、絶縁層１２１、配線１２２、ビアプラグ１２３、コンタクトプラグ１２４及びパッド１２５を備える。配線１２２は、素子等の信号を伝達するものである。この配線１２２は、銅（Ｃｕ）等の金属により構成することができる。また、配線１２２は、多層に構成することができる。ビアプラグ１２３は、柱状の金属により構成され、異なる層に配置された配線１２２同士を接続するものである。コンタクトプラグ１２４は、半導体領域１１３やゲート１３０と配線１２２とを接続するものである。パッド１２５は、配線領域１２０の表面に配置される電極であり、積層される配線領域の間において信号を伝達するものである。パッド１２５は、Ｃｕにより構成することができる。図５のパッド１２５は、電荷保持部１０３の電圧を伝達する。
　第２の半導体基板２１０は、リセットトランジスタ１０４、増幅トランジスタ１０５及び選択トランジスタ１０６（不図示）が配置される半導体の基板である。第２の半導体基板２１０は、Ｓｉにより構成することができる。また、第２の半導体基板２１０には、第１のウェル領域２１１及び第２のウェル領域２１３が配置される。第２のウェル領域２１３は、ｐ型に構成することができる。第２のウェル領域２１３には、リセットトランジスタ１０４、増幅トランジスタ１０５及び選択トランジスタ１０６（不図示）が配置される。増幅トランジスタ１０５は、導電型がｎ型の半導体領域２１４及び２１５並びにゲート２５１により構成される。リセットトランジスタ１０４及び不図示の選択トランジスタ１０６も同様の構成となる。また、第２のウェル領域２１３には、導電型がｎ型の半導体領域２１６が配置される。この半導体領域２１６には、ウェルコンタクトを構成するコンタクトプラグ２２４が接続される。
　貫通配線２２９は、第２の半導体基板２１０を貫通する形状に構成される。具体的には、貫通配線２２９は、第２の半導体基板２１０に形成された開口部２４９に配置される。この開口部２４９には、前述の絶縁層２４１が配置される。この絶縁層２４１により、貫通配線２２９と第２の半導体基板２１０とが絶縁される。絶縁層２４１の外側には第１のウェル領域２１１が配置される。この第１のウェル領域２１１は、ｐ型又はｎ型に構成することができる。図５の第１のウェル領域２１１は、ｐ型に構成される例を表したものである。第１のウェル領域２１１には、半導体領域２１７が配置される。この半導体領域２１７は、オーミック接続を得るための半導体領域であり、第１のウェル領域２１１と同じ導電型に構成することができる。半導体領域２１７には、増幅トランジスタ１０５のソースの電位が伝達される。第１のウェル領域２１１及び第２のウェル領域２１３の間には、分離部２４０が配置される。前述のように、分離部２４０は、絶縁物により構成することができる。具体的には、分離部２４０は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）及び不純物が含有されない多結晶シリコンにより構成することができる。
　配線領域２２０は、第２の半導体基板２１０の素子等の信号を伝達する配線が形成される領域である。配線領域２２０は、絶縁層２２１、配線２２２、ビアプラグ２２３、コンタクトプラグ２２４及びパッド２２５を備える。
　また、第２の半導体基板２１０の裏面側には、第２の配線領域２３０が配置される。この第２の配線領域２３０には、絶縁層２３１、配線２３２、ビアプラグ２３３及びパッド２３５が配置される。パッド２３５は、Ｃｕにより構成され、配線領域１２０のパッド１２５と接合される。このようなパッド１２５等による接続は、ＣｕＣｕ接続と称される。配線２３２には、貫通配線２２９の端部が接続される。
　第３の半導体基板３１０は、図１に表した垂直駆動部２０やカラム信号処理部３０が配置される半導体の基板である。第３の半導体基板３１０は、Ｓｉにより構成することができる。また、第３の半導体基板３１０には、半導体領域３１１が配置される。この半導体領域３１１は、基準電位を伝達するための半導体領域である。
　配線領域３２０は、第３の半導体基板３１０の素子等の信号を伝達する配線が形成される領域である。配線領域３２０は、絶縁層３２１、配線３２２、ビアプラグ３２３、コンタクトプラグ３２４及びパッド３２５を備える。パッド３２５は、Ｃｕにより構成され、配線領域２２０のパッド２２５と接合される。
　第１の半導体基板１１０の裏面側には、カラーフィルタ１９１が配置される。このカラーフィルタ１９１は、入射光のうちの所定の波長の入射光を透過するものである。カラーフィルタ１９１には、赤色光、緑色光及び青色光を透過するカラーフィルタを使用することができる。
　カラーフィルタ１９１の表面には、オンチップレンズ１９２が配置される。このオンチップレンズ１９２は、入射光を集光するレンズである。
　図５に表したように、貫通配線２２９は、第２の半導体基板２１０を貫通する形状に構成されるため、配線長が長くなり、寄生容量が増加する。その結果、電荷保持部１０３の容量が増加して感度が低下する。そこで、貫通配線２２９に近接する第１のウェル領域２１１を配置し、この第１のウェル領域２１１に増幅トランジスタ１０５のソースの電位を印加する。これにより、第１のウェル領域２１１の電位は、貫通配線２２９の電位に追従することとなり、貫通配線２２９及び第１のウェル領域２１１の間の容量を低減することができる。
　［光検出素子の製造方法］
　図６Ａ－６Ｈは、本開示の実施形態に係る光検出素子の製造方法の一例を示す図である。図６Ａ－６Ｈは、光検出素子１の製造工程の一例を表す図である。まず、第２の半導体基板２１０に半導体領域（不図示）を形成する（図６Ａ）。また、第２の半導体基板２１０の表面側に分離部２４０を形成する。これは、第２の半導体基板２１０の表面側に溝状の開口部を形成し、絶縁物を埋め込むことにより、行うことができる。次に第２の半導体基板２１０に配線領域２２０を形成する。同図の配線領域２２０には、配線２２２及びパッド２２５を記載した。同様に、第３の半導体基板３１０に半導体領域（不図示）を形成し、配線領域３２０を配置する。同図の配線領域３２０には、配線３２２及びパッド３２５を記載した（図６Ａ）。
　次に、第３の半導体基板３１０に第２の半導体基板２１０を積層する（図６Ｂ）。具体的には、パッド２２５及びパッド３２５の位置合わせを行いながら配線領域３２０及び配線領域２２０を接触させ、第３の半導体基板３１０及び第２の半導体基板２１０を加熱圧着する。この際、パッド２２５及びパッド３２５が接合される。
　次に、第２の半導体基板２１０の裏面側を研削して薄肉化する（図６Ｃ）。この際、分離部２４０の端部が露出する。
　次に、第２の半導体基板２１０に開口部２４９を形成する（図６Ｄ）。次に、開口部２４９を含む第２の半導体基板２１０の表面に絶縁層２３１を配置する。この際、絶縁層２４１が形成される（図６Ｅ）。
　次に、貫通配線２２９を形成する（図６Ｆ）。これは、貫通配線２２９を配置する領域に形成した開口部に貫通配線２２９の材料部材を配置することにより行うことができる。
　次に、第２の半導体基板２１０に第２の配線領域２３０を形成する（図６Ｇ）。同図の第２の配線領域２３０には、配線２３２及びパッド２３５を記載した。
　次に、第１の半導体基板１１０を更に積層する（図６Ｈ）。具体的には、パッド２３５及びパッド１２５の位置合わせを行いながら第２の配線領域２３０及び配線領域１２０を接触させ、第２の半導体基板２１０及び第１の半導体基板１１０を加熱圧着する。この際、パッド２３５及びパッド１２５が接合される。その後、カラーフィルタ１９１及びオンチップレンズ１９２を配置する。以上の工程により光検出素子１を製造することができる。
　このように、本開示の第１の実施形態の光検出素子１は、貫通配線２２９に近接する第１のウェル領域２１１を配置し、この第１のウェル領域２１１に増幅トランジスタ１０５のソースの電位を印加する。これにより、貫通配線２２９及び第１のウェル領域２１１の間の容量を低減することができる。貫通配線２２９が配置される第２の半導体基板２１０の開口部２４９には絶縁層２４１のみが配置される構成のため、容易に微細化することができる。
　（２．第２の実施形態）
　上述の第１の実施形態の光検出素子１のバリエーションについて説明する。
　［光検出素子の構成］
　図７Ａ－７Ｄは、本開示の第２の実施形態に係る光検出素子の構成例を示す図である。図７Ａ－７Ｄは、画素１００のうちの第２の半導体基板２１０構成例を表す平面図である。
　図７Ａの第１のウェル領域２１１は、貫通配線２２９の３辺に面する形状に構成される例を表したものである。図７Ｂの第１のウェル領域２１１は、貫通配線２２９の２辺に面する形状に構成される例を表したものである。図７Ｃの第１のウェル領域２１１は、貫通配線２２９の１辺に面する形状に構成される例を表したものである。図７Ｄは、貫通配線２２９を挟んで配置される２つの第１のウェル領域２１１を備える例を表したものである。
　図８は、本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。同図は、画素１００のうちの第２の半導体基板２１０構成例を表す平面図である。同図は、２つの画素１００（画素１００ａ及び１００ｂ）が隣接して配置される例を表したものである。
　図９Ａ及び９Ｂは、本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。図９Ａ及び９Ｂは、図８と同様に、画素１００のうちの第２の半導体基板２１０の構成例を表す平面図であり、２つの画素１００（画素１００ａ及び１００ｂ）が隣接して配置される例を表したものである。図９Ａ及び９Ｂの画素１００は、隣接する第１のウェル領域２１１の間に画素分離領域が配置される例を表したものである。図９Ａは、半導体領域２４２が画素分離領域として配置される例を表したものである。この半導体領域２４２は、固定電位のウェル領域により構成することができる。このウェル領域は、第３のウェル領域（Ｗｅｌｌ３）に該当する。また、図９Ｂは、金属板２４３が画素分離領域として配置される例を表したものである。この金属板２４３には、基準電位（Ｖｓｓ）や電源電圧（Ｖｄｄ）を印加することができる。なお、金属板２４３は、貫通配線２２９と同時に形成することができる。
　図１０Ａ及び１０Ｂは、本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。図１０Ａ及び１０Ｂは、画素１００のうちの第２の半導体基板２１０構成例を表す平面図であり、２つの画素１００（画素１００ａ及び１００ｂ）が隣接して配置される例を表したものである。図１０Ａ及び１０Ｂの画素１００には、信号線１２（信号線ＶＳＬ）を記載した。信号線１２は、第２の半導体基板２１０の表面の法線方向から見て第１のウェル領域２１１と重ならない位置に配置することができる。図１０Ａは、図４と同様の第２の半導体基板２１０の場合を表したものである。また、図１０Ｂは、画素分離領域（半導体領域２４２）を備える第２の半導体基板２１０の場合を表したものである。
　信号線１２が第１のウェル領域２１１と容量結合すると、信号線１２の電位変動が第１のウェル領域２１１に伝わってしまい、信号線１２の電位が更に変動してしまう。これにより、信号線１２の電位のセトリングタイムが増加するという問題を生じる。これを防止するために、信号線１２及び第１のウェル領域２１１の容量を低減する必要がある。このため、信号線１２及び第１のウェル領域２１１が重ならない配置にすることが望ましい。なお、信号線１２及び第１のウェル領域２１１の間に他のノードの配線、例えば、基準電位が印加された配線を更に配置することもできる。この場合、信号線１２及び第１のウェル領域２１１の容量を更に低減することができる。
　図１１Ａ及び１１Ｂは、本開示の第２の実施形態に係る光検出素子の他の構成例を示す図である。図１１Ａ及び１１Ｂは、画素１００のうちの第２の半導体基板２１０構成例を表す断面図である。図１１Ａの第２の半導体基板２１０は、分離部２４０の内部に分離部２４４が配置される例を表したものである。分離部２４４は、分離部２４０とは異なる絶縁物により構成することができる。図１１Ｂの第２の半導体基板２１０は、分離部２４０の底部が第２の半導体基板２１０の底面の近傍に配置される例を表したものである。このため、第２の半導体基板２１０の底部近傍において第１のウェル領域２１１及び第２のウェル領域２１３が接する形状となる。しかし、当該領域は第２の半導体基板２１０の表面から離隔した領域であるため、低電界となる。このため、第１のウェル領域２１１及び第２のウェル領域２１３が接する場合であってもそれほど大きな影響はない。
　上述した以外の光検出素子１の構成は本開示の第１の実施形態における光検出素子１の構成と同様であるため、説明を省略する。
　（３．第３の実施形態）
　上述の第１の実施形態の光検出素子１は、増幅トランジスタ１０５が第２のウェル領域２１３に配置されていた。これに対し、本開示の第３の実施形態の光検出素子１は、増幅トランジスタ１０５が第１のウェル領域２１１に配置される点で、上述の第１の実施形態と異なる。
　［画素の構成］
　図１２は、本開示の第３の実施形態に係る光検出素子の構成例を示す図である。同図は、図３と同様に、画素１００の構成例を表す回路図である。同図の画素１００は、増幅トランジスタ１０５のサブストレートに増幅トランジスタ１０５のソースが接続される点で、図２の画素１００と異なる。
　図１３は、本開示の第３の実施形態に係る光検出素子の構成例を示す図である。同図は、図４と同様に、画素１００の構成例を表す平面図である。同図の画素１００は、増幅トランジスタ１０５が第１のウェル領域２１１に配置され点で、図４の画素１００と異なる。第１のウェル領域２１１には、増幅トランジスタ１０５のソース電位が印加される。なお、第１のウェル領域２１１及び第２のウェル領域２１３の間には、分離部２４０が配置される。
　図１４は、本開示の第３の実施形態に係る光検出素子の構成例を示す図である。同図は、図５と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、増幅トランジスタ１０５が第１のウェル領域２１１に配置される点で、図５の画素１００と異なる。
　上述した以外の光検出素子１の構成は本開示の第１の実施形態における光検出素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第３の実施形態の光検出素子１は、第１のウェル領域２１１に増幅トランジスタ１０５が配置され、第１のウェル領域２１１に増幅トランジスタ１０５のソース電位が印加される。これにより、貫通配線２２９の寄生容量を低減することができる。
　（４．第４の実施形態）
　上述の第３の実施形態の光検出素子１のバリエーションについて説明する。
　［画素の構成］
　図１５Ａ及び１５Ｂは、本開示の第４の実施形態に係る光検出素子の構成例を示す図である。図１５Ａ及び１５Ｂは、図１３と同様に、画素１００の構成例を表す平面図である。図１５Ａの画素１００は、第１のウェル領域２１１及び第１のウェル領域２１２が配置される例を表したものである。図１５Ｂは、第１のウェル領域２１１が貫通配線２２９の１辺に面する形状に構成される例を表したものである。なお、第１のウェル領域２１１は、第２のウェル領域２１３より貫通配線２２９に近接する形状に構成することができる。図１５Ｂにおいて、「ｄ１」は、第１のウェル領域２１１及び貫通配線２２９の距離を表す。また、「ｄ２」は、第２のウェル領域２１３及び貫通配線２２９の距離を表す。図１５Ｂに表したように、ｄ２＞ｄ１にすることができる。これにより、第２のウェル領域２１３の影響を低減することができる。
　図１６Ａ及び１６Ｂは、本開示の第４の実施形態に係る光検出素子の他の構成例を示す図である。図１６Ａは、２つの画素１００（画素１００ａ及び１００ｂ）が隣接して配置される例を表したものである。また、図１６Ｂは、第１のウェル領域２１１の間に半導体領域２４２が配置される例を表したものである。
　図１７は、本開示の第４の実施形態に係る光検出素子の他の構成例を示す図である。同図は、図１４と同様に、画素１００の構成例を表す断面図である。同図の増幅トランジスタ１０５は、ゲート１５１に貫通配線２２９が接続される点で、図１４の画素１００と異なる。
　上述した以外の光検出素子１の構成は本開示の第３の実施形態における光検出素子１の構成と同様であるため、説明を省略する。
　（５．第５の実施形態）
　上述の第３の実施形態の光検出素子１は、第１のウェル領域２１１及び第２のウェル領域２１３の間に絶縁物により構成された分離部２４０が配置されていた。これに対し、本開示の第５の実施形態の光検出素子１は、半導体領域により構成される分離部が配置される点で、上述の第３の実施形態と異なる。
　［画素の構成］
　図１８は、本開示の第５の実施形態に係る光検出素子の構成例を示す図である。同図は、図１２と同様に、画素１００の構成例を表す回路図である。同図の画素１００は、１つの光電変換部１０１及び転送トランジスタ１０２が配置される点で、図１２の画素１００と異なる。
　図１９は、本開示の第５の実施形態に係る光検出素子の構成例を示す図である。同図は、図１３と同様に、画素１００の構成例を表す平面図である。同図の第２の半導体基板２１０は、分離部２４０の代わりに分離部２４５が配置される点で、図１３の第２の半導体基板２１０と異なる。分離部２４５は、第１のウェル領域２１１及び第２のウェル領域２１３とは異なる導電型の半導体領域により構成される。
　図２０は、本開示の第５の実施形態に係る光検出素子の構成例を示す図である。同図は、図１４と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、図１４の画素１００と同様に、第１のウェル領域２１１に増幅トランジスタ１０５が配置される。第１のウェル領域２１１には、半導体領域２１７が更に配置される。この半導体領域２１７は、増幅トランジスタ１０５のソースに接続される。第１のウェル領域２１１及び第２のウェル領域２１３は、ｐ型に構成される。これに対し、分離部２４５は、ｎ型に構成される。
　増幅トランジスタ１０５を第１のウェル領域２１１に配置するとともに第１のウェル領域２１１及び増幅トランジスタ１０５のソースを配線により接続する。これにより、増幅トランジスタ１０５の利得を略１にすることができ、貫通配線２２９の浮遊容量を略０にすることができる。
　上述した以外の光検出素子１の構成は本開示の第３の実施形態における光検出素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第５の実施形態の光検出素子１は、半導体領域により構成された分離部２４５を使用する。これにより、分離部２４５の製造工程を簡略化することができる。
　（６．第６の実施形態）
　上述の第５の実施形態の光検出素子１のバリエーションについて説明する。
　［画素の構成］
　図２１は、本開示の第６の実施形態に係る光検出素子の構成例を示す図である。同図は、画素１００の構成例を表す断面図である。同図の画素１００は、選択トランジスタ１０６及びリセットトランジスタ１０４（不図示）が第３の半導体基板３１０に配置され、第２の半導体基板２１０には増幅トランジスタ１０５のみが配置される例を表したものである。これにより、画素１００の素子の配置効率を向上させることができる。なお、リセットトランジスタ１０４は、第１の半導体基板１１０に配置することもできる。
　図２２は、本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。同図は、図１８と同様に、画素１００の構成例を表す回路図である。同図の画素１００は、転送トランジスタ１０２、リセットトランジスタ１０４、増幅トランジスタ１０５及び選択トランジスタ１０６がｐチャネルＭＯＳトランジスタにより構成される点で、図１８の画素１００と異なる。
　図２３は、本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。同図は、図２０と同様に、画素１００の構成例を表す断面図である。同図の画素１００は、第１のウェル領域２１１及び第２のウェル領域２１３がｎ型に構成され、分離部２４５がｐ型に構成される点で、図２０の画素１００と異なる。また、同図の増幅トランジスタ１０５は、ｐチャネルＭＯＳトランジスタにより構成される。
　図２４は、本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。同図は、図１８と同様に、画素１００の構成例を表す回路図である。同図においては、２つの画素１００（画素１００ａ及び１００ｂ）が隣接して配置される。画素１００ａは、増幅トランジスタ１０５のソースが増幅トランジスタ１０５のサブストレートに接続される。これに対し、画素１００ｂは、増幅トランジスタ１０５のソースがサブストレートに接続されない。
　図２５は、本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。同図は、画素１００ａ及び画素１００ｂの構成例を表す断面図である。画素１００ａの増幅トランジスタ１０５及び画素１００ｂの増幅トランジスタ１０５は、同じ第１のウェル領域２１１に配置される。すなわち、画素１００ａの増幅トランジスタ１０５及び画素１００ｂの増幅トランジスタ１０５は、第１のウェル領域２１１を共有する。画素１００ａの増幅トランジスタ１０５は、ソースが第１のウェル領域２１１に接続される。これに対し、画素１００ｂの増幅トランジスタ１０５は、ソースが第１のウェル領域２１１に接続されない。このように、同図の画素１００ａ及び画素１００ｂの間の分離部２４５を削減することができる。
　一方、画素１００ａ及び画素１００ｂにおいて画素信号が大きく異なると、画素１００ｂの貫通配線２２９の容量低減効果が小さくなる。そこで、画素１００ａ及び画素１００ｂにおいて画素信号を揃える工夫が必要となる。例えば、画素１００ａ及び画素１００ｂにおいて同じ波長の入射光に対応させることにより画素信号を揃えることができる。これについて図２６Ａ及び２６Ｂを用いて説明する。
　図２６Ａ及び２６Ｂは、本開示の第６の実施形態に係る光検出素子の他の構成例を示す図である。図２６Ａ及び２６Ｂは、図２４に表した画素１００ａ及び画素１００ｂを使用する場合の例を表したものである。また、図２６Ａ及び２６Ｂにおいて、画素１００ａ等の構成を簡略化して記載した。
　図２６Ａにおいて、画素１００ａ及び画素１００ｂに付された文字は、カラーフィルタ１９１の種類を表す。具体的には、「Ｇ」は、緑色光に対応するカラーフィルタ１９１が配置されることを表す。また、「Ｒ」は、赤色光に対応するカラーフィルタ１９１が配置されることを表す。
　図２６Ｂは、画素１００ａ、画素１００ｂ、画素１００ｃ及び画素１００ｄを使用する例を表したものである。なお、画素１００ａ、画素１００ｂ、画素１００ｃ及び画素１００ｄのそれぞれの増幅トランジスタ１０５は、第１のウェル領域２１１を共有する。また、画素１００ａ、画素１００ｂ、画素１００ｃ及び画素１００ｄのうち、画素１００ａの増幅トランジスタ１０５は、ソースがサブストレートに接続される。
　このように、同じ波長の入射光に対応する画素１００同士で増幅トランジスタ１０５が配置される第１のウェル領域２１１を共有することにより、画素信号を揃えることができる。
　上述した以外の光検出素子１の構成は本開示の第３の実施形態における光検出素子１の構成と同様であるため、説明を省略する。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　第１の半導体基板に配置されて入射光の光電変換を行う光電変換部と、
　前記第１の半導体基板に配置されて前記光電変換部により生成される電荷を保持する電荷保持部と、
　前記光電変換部により生成される電荷を前記電荷保持部に転送する転送トランジスタと、
　前記第１の半導体基板に積層される第２の半導体基板に配置されて前記電荷保持部に保持された電荷に基づいて画素信号を生成してソースから出力する増幅トランジスタと、
　前記第２の半導体基板を貫通する柱状に構成されて前記電荷保持部に保持された電荷に応じた電圧を前記増幅トランジスタに伝達する貫通配線と、
　前記貫通配線に近接する領域の前記第２の半導体基板に形成されて前記増幅トランジスタのソースの電位が印加される第１のウェル領域と、
　前記第２の半導体基板に形成される第２のウェル領域と、
　前記第１のウェル領域及び前記第２のウェル領域を分離する分離部と
　を有する光検出素子。
（２）
　前記増幅トランジスタは、前記第２のウェル領域に配置される前記（１）に記載の光検出素子。
（３）
　前記増幅トランジスタは、前記第１のウェル領域に配置される前記（１）に記載の光検出素子。
（４）
　前記電荷保持部をリセットするリセットトランジスタを更に有する前記（１）から（３）の何れかに記載の光検出素子。
（５）
　前記リセットトランジスタは、前記第２のウェル領域に配置される前記（４）に記載の光検出素子。
（６）
　前記リセットトランジスタは、前記第１の半導体基板に配置される前記（４）に記載の光検出素子。
（７）
　制御信号である選択信号に基づいて前記画素信号を出力する選択トランジスタを更に有する前記（１）から（６）の何れかに記載の光検出素子。
（８）
　前記選択トランジスタは、前記第２のウェル領域に配置される前記（７）に記載の光検出素子。
（９）
　前記分離部は、絶縁物により構成される前記（１）から（８）の何れかに記載の光検出素子。
（１０）
　前記分離部は、半導体領域により構成される前記（１）から（８）の何れかに記載の光検出素子。
（１１）
　前記第１のウェル領域は、前記貫通配線を囲繞する形状に構成される前記（１）から（１０）の何れかに記載の光検出素子。
（１２）
　前記第２のウェル領域は、前記貫通配線に近接して配置される前記（１）から（１０）の何れかに記載の光検出素子。
（１３）
　前記第１のウェル領域は、前記第２のウェル領域よりも前記貫通配線に近接する位置に配置される前記（１２）に記載の光検出素子。
（１４）
　前記第２の半導体基板の前記第１の半導体基板と積層される面とは異なる面に積層される第３の半導体基板を更に有する前記（１）から（１３）の何れかに記載の光検出素子。
（１５）
　前記第３の半導体基板は、制御信号を生成する回路が配置される前記（１４）に記載の光検出素子。
（１６）
　前記第３の半導体基板は、制御信号である選択信号に基づいて前記画素信号を出力する選択トランジスタが配置される前記（１４）に記載の光検出素子。
（１７）
　前記第３の半導体基板は、前記電荷保持部をリセットするリセットトランジスタが配置される前記（１４）に記載の光検出素子。
（１８）
　前記光電変換部、前記電荷保持部、前記転送トランジスタ、前記増幅トランジスタ、前記貫通配線、前記第１のウェル領域、前記第２のウェル領域及び前記分離部を備える複数の画素を有する前記（１）から（１７）の何れかに記載の光検出素子。
（１９）
　複数の前記画素のそれぞれの前記第１のウェル領域の間に配置される画素分離領域を更に有する前記（１８）に記載の光検出素子。
（２０）
　前記画素分離領域は、半導体領域により構成される前記（１９）に記載の光検出素子。
（２１）
　前記画素分離領域は、金属により構成される前記（１９）に記載の光検出素子。
（２２）
　隣接する前記画素のそれぞれの増幅トランジスタが共通に配置される前記第１のウェル領域を有する前記（１８）に記載の光検出素子。
（２３）
　前記第２の半導体基板の配線領域に配置されて前記画素信号を伝達する画素信号線を更に有する前記（１）から（２２）の何れかに記載の光検出素子。
（２４）
　前記画素信号線は、前記第２の半導体基板の表面の法線方向から見て前記第１のウェル領域と重ならない位置に配置される前記（２３）に記載の光検出素子。
（２５）
　第１の半導体基板に配置されて入射光の光電変換を行う光電変換部と、
　前記第１の半導体基板に配置されて前記光電変換部により生成される電荷を保持する電荷保持部と、
　前記光電変換部により生成される電荷を前記電荷保持部に転送する転送トランジスタと、
　前記第１の半導体基板に積層される第２の半導体基板に配置されて前記電荷保持部に保持された電荷に基づいて画素信号を生成してソースから出力する増幅トランジスタと、
　前記第２の半導体基板を貫通する柱状に構成されて前記電荷保持部に保持された電荷に応じた電圧を前記増幅トランジスタに伝達する貫通配線と、
　前記貫通配線に近接する領域の前記第２の半導体基板に形成されて前記増幅トランジスタのソースの電位が印加される第１のウェル領域と、
　前記第２の半導体基板に形成される第２のウェル領域と、
　前記第１のウェル領域及び前記第２のウェル領域を分離する分離部と、
　前記画素信号を処理する処理回路と
　を有する電子機器。
　１　光検出素子
　１１、１２　信号線
　２０　垂直駆動部
　３０　カラム信号処理部
　１００、１００ａ、１００ｂ、１００ｃ、１００ｄ　画素
　１０１、１０１ａ、１０１ｂ　光電変換部
　１０２、１０２ａ、１０２ｂ　転送トランジスタ
　１０３　電荷保持部
　１０４　リセットトランジスタ
　１０５　増幅トランジスタ
　１０６　選択トランジスタ
　１１０　第１の半導体基板
　１９１　カラーフィルタ
　２１０　第２の半導体基板
　２１１、２１２　第１のウェル領域
　２１３　第２のウェル領域
　２２９　貫通配線
　２５１　ゲート
　２４０、２４４、２４５　分離部
　２４２　半導体領域
　２４１　絶縁層
　２４３　金属板
　３１０　第３の半導体基板

Claims (25)

  1. 　第１の半導体基板に配置されて入射光の光電変換を行う光電変換部と、
    　前記第１の半導体基板に配置されて前記光電変換部により生成される電荷を保持する電荷保持部と、
    　前記光電変換部により生成される電荷を前記電荷保持部に転送する転送トランジスタと、
    　前記第１の半導体基板に積層される第２の半導体基板に配置されて前記電荷保持部に保持された電荷に基づいて画素信号を生成してソースから出力する増幅トランジスタと、
    　前記第２の半導体基板を貫通する柱状に構成されて前記電荷保持部に保持された電荷に応じた電圧を前記増幅トランジスタに伝達する貫通配線と、
    　前記貫通配線に近接する領域の前記第２の半導体基板に形成されて前記増幅トランジスタのソースの電位が印加される第１のウェル領域と、
    　前記第２の半導体基板に形成される第２のウェル領域と、
    　前記第１のウェル領域及び前記第２のウェル領域を分離する分離部と
    　を有する光検出素子。
  2. 　前記増幅トランジスタは、前記第２のウェル領域に配置される請求項１に記載の光検出素子。
  3. 　前記増幅トランジスタは、前記第１のウェル領域に配置される請求項１に記載の光検出素子。
  4. 　前記電荷保持部をリセットするリセットトランジスタを更に有する請求項１に記載の光検出素子。
  5. 　前記リセットトランジスタは、前記第２のウェル領域に配置される請求項４に記載の光検出素子。
  6. 　前記リセットトランジスタは、前記第１の半導体基板に配置される請求項４に記載の光検出素子。
  7. 　制御信号である選択信号に基づいて前記画素信号を出力する選択トランジスタを更に有する請求項１に記載の光検出素子。
  8. 　前記選択トランジスタは、前記第２のウェル領域に配置される請求項７に記載の光検出素子。
  9. 　前記分離部は、絶縁物により構成される請求項１に記載の光検出素子。
  10. 　前記分離部は、半導体領域により構成される請求項１に記載の光検出素子。
  11. 　前記第１のウェル領域は、前記貫通配線を囲繞する形状に構成される請求項１に記載の光検出素子。
  12. 　前記第２のウェル領域は、前記貫通配線に近接して配置される請求項１に記載の光検出素子。
  13. 　前記第１のウェル領域は、前記第２のウェル領域よりも前記貫通配線に近接する位置に配置される請求項１２に記載の光検出素子。
  14. 　前記第２の半導体基板の前記第１の半導体基板と積層される面とは異なる面に積層される第３の半導体基板を更に有する請求項１に記載の光検出素子。
  15. 　前記第３の半導体基板は、制御信号を生成する回路が配置される請求項１４に記載の光検出素子。
  16. 　前記第３の半導体基板は、制御信号である選択信号に基づいて前記画素信号を出力する選択トランジスタが配置される請求項１４に記載の光検出素子。
  17. 　前記第３の半導体基板は、前記電荷保持部をリセットするリセットトランジスタが配置される請求項１４に記載の光検出素子。
  18. 　前記光電変換部、前記電荷保持部、前記転送トランジスタ、前記増幅トランジスタ、前記貫通配線、前記第１のウェル領域、前記第２のウェル領域及び前記分離部を備える複数の画素を有する請求項１に記載の光検出素子。
  19. 　複数の前記画素のそれぞれの前記第１のウェル領域の間に配置される画素分離領域を更に有する請求項１８に記載の光検出素子。
  20. 　前記画素分離領域は、半導体領域により構成される請求項１９に記載の光検出素子。
  21. 　前記画素分離領域は、金属により構成される請求項１９に記載の光検出素子。
  22. 　隣接する前記画素のそれぞれの増幅トランジスタが共通に配置される前記第１のウェル領域を有する請求項１８に記載の光検出素子。
  23. 　前記第２の半導体基板の配線領域に配置されて前記画素信号を伝達する画素信号線を更に有する請求項１に記載の光検出素子。
  24. 　前記画素信号線は、前記第２の半導体基板の表面の法線方向から見て前記第１のウェル領域と重ならない位置に配置される請求項２３に記載の光検出素子。
  25. 　第１の半導体基板に配置されて入射光の光電変換を行う光電変換部と、
    　前記第１の半導体基板に配置されて前記光電変換部により生成される電荷を保持する電荷保持部と、
    　前記光電変換部により生成される電荷を前記電荷保持部に転送する転送トランジスタと、
    　前記第１の半導体基板に積層される第２の半導体基板に配置されて前記電荷保持部に保持された電荷に基づいて画素信号を生成してソースから出力する増幅トランジスタと、
    　前記第２の半導体基板を貫通する柱状に構成されて前記電荷保持部に保持された電荷に応じた電圧を前記増幅トランジスタに伝達する貫通配線と、
    　前記貫通配線に近接する領域の前記第２の半導体基板に形成されて前記増幅トランジスタのソースの電位が印加される第１のウェル領域と、
    　前記第２の半導体基板に形成される第２のウェル領域と、
    　前記第１のウェル領域及び前記第２のウェル領域を分離する分離部と、
    　前記画素信号を処理する処理回路と
    　を有する電子機器。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020189473A1 (ja) * 2019-03-15 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像装置の製造方法ならびに半導体装置
WO2020262558A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2020262629A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2020262501A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2020262320A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020189473A1 (ja) * 2019-03-15 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像装置の製造方法ならびに半導体装置
WO2020262558A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2020262629A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2020262501A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2020262320A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置

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