WO2025263190A1 - 半導体装置、電気回路および電子機器 - Google Patents

半導体装置、電気回路および電子機器

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WO2025263190A1
WO2025263190A1 PCT/JP2025/017957 JP2025017957W WO2025263190A1 WO 2025263190 A1 WO2025263190 A1 WO 2025263190A1 JP 2025017957 W JP2025017957 W JP 2025017957W WO 2025263190 A1 WO2025263190 A1 WO 2025263190A1
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WO
WIPO (PCT)
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layer
region
impurity concentration
semiconductor device
buffer layer
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Application number
PCT/JP2025/017957
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English (en)
French (fr)
Inventor
竜舞 斎藤
将志 柳田
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
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Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]

Definitions

  • This disclosure relates to semiconductor devices, electrical circuits, and electronic devices.
  • Patent Document 1 discloses a semiconductor device that has a high-resistivity layer between a carbon-containing buffer layer and a channel layer, the high-resistivity layer having, from the buffer layer side, a first region with a lower carbon concentration than the buffer layer, and a second region with a higher carbon concentration than the first region.
  • a semiconductor device includes a substrate, a channel layer provided on one surface of the substrate, a buffer layer provided between the substrate and the channel layer and containing an impurity, and a first barrier layer provided between the buffer layer and the channel layer, containing an impurity and having a larger band gap than the channel layer, wherein the buffer layer has a first region on the substrate side and having a first impurity concentration and a second region on the channel layer side and having a second impurity concentration, the first barrier layer has a third impurity concentration, and the impurity concentrations of the first region, the second region, and the first barrier layer satisfy the relationship first impurity concentration ⁇ third impurity concentration ⁇ second impurity concentration.
  • An electric circuit according to one embodiment of the present disclosure includes the semiconductor device according to the above-described embodiment of the present disclosure.
  • An electronic device includes an electrical circuit having the semiconductor device according to the above-described embodiment of the present disclosure.
  • a buffer layer and a first barrier layer are provided in this order between a substrate and a channel layer.
  • the buffer layer has a first region with a first impurity concentration on the substrate side and a second region with a second impurity concentration on the channel layer side, and the first barrier layer has a third impurity concentration, with the impurity concentrations having the relationship shown in equation (1) above. This improves the crystallinity of the buffer layer and increases voltage resistance while suppressing the increase in crystal defects and trap sources caused by doping with impurities, and furthermore, the first barrier layer prevents electrons from leaking from the channel layer to the buffer layer side.
  • FIG. 1 is a schematic cross-sectional view illustrating an example of a configuration of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic plan view showing an example of the configuration of the semiconductor device shown in FIG.
  • FIG. 3 shows an example of the carbon concentration profile of the buffer layer and the back barrier layer shown in FIG.
  • FIG. 4 shows another example of the carbon concentration profile of the buffer layer and the back barrier layer shown in FIG.
  • FIG. 5 shows another example of the carbon concentration profile of the buffer layer and the back barrier layer shown in FIG.
  • FIG. 6 shows another example of the carbon concentration profile of the buffer layer and the back barrier layer shown in FIG.
  • FIG. 7 is a characteristic diagram showing the relationship between the drain voltage and the buffer leakage in a typical semiconductor device.
  • FIG. 8 shows the carbon concentration profile of the buffer layer in a typical semiconductor device.
  • FIG. 9 is a characteristic diagram showing the relationship between the drain voltage and the buffer leakage in the semiconductor device shown in FIG.
  • FIG. 10 is a diagram showing gate leakage currents of a general semiconductor device and the semiconductor device shown in FIG.
  • FIG. 11 is a diagram showing current collapse in a general semiconductor device and the semiconductor device shown in FIG.
  • FIG. 12 is a schematic cross-sectional view illustrating an example of the configuration of a semiconductor device according to a modified example of the present disclosure.
  • FIG. 13 shows an example of the carbon concentration profile of the buffer layer and the back barrier layer shown in FIG.
  • FIG. 14 is a perspective view showing an example of the configuration of a wireless communication device.
  • FIG. 15 is a block diagram showing an example of the configuration of a wireless communication device.
  • Embodiment Fig. 1 is a schematic diagram illustrating an example of a cross-sectional configuration of a semiconductor device (semiconductor device 1) according to an embodiment of the present disclosure.
  • Fig. 2 is a schematic diagram illustrating an example of a planar configuration of the semiconductor device 1 illustrated in Fig. 1.
  • the semiconductor device 1 has a structure in which a buffer layer 12 and a back barrier layer 13 are stacked in this order between a substrate 11 and a channel layer 14.
  • the buffer layer 12 and the back barrier layer 13 each contain impurities.
  • the buffer layer 12 has, from the substrate 11 side, a first buffer layer 121, a second buffer layer 122, and a third buffer layer 123.
  • the back barrier layer 13 has a larger band gap than the channel layer 14.
  • the first buffer layer 121 has a first impurity concentration
  • the third buffer layer 123 has a second impurity concentration
  • the back barrier layer 13 has a third impurity concentration, with the impurity concentrations satisfying the relationship first impurity concentration ⁇ third impurity concentration ⁇ second impurity concentration.
  • substrate 11 corresponds to a specific example of a "substrate” according to one embodiment of the present disclosure.
  • Channel layer 14 corresponds to a specific example of a "channel layer” according to one embodiment of the present disclosure.
  • Buffer layer 12 corresponds to a specific example of a "buffer layer” according to one embodiment of the present disclosure.
  • First buffer layer 121 corresponds to a specific example of a "first region” according to one embodiment of the present disclosure
  • third buffer layer 123 corresponds to a specific example of a "second region” according to one embodiment of the present disclosure.
  • Back barrier layer 13 corresponds to a specific example of a "first barrier layer” according to one embodiment of the present disclosure.
  • the semiconductor device 1 has a layered structure in which a substrate 11, a buffer layer 12, a back barrier layer 13, a channel layer 14, a spacer layer 15, a barrier layer 16, and a cap layer 17 are layered in this order.
  • the semiconductor device 1 further has a gate electrode G provided on the cap layer 17, a pair of contact layers 18 arranged opposite each other in the in-plane direction (XY plane direction) of the substrate 11 with the gate electrode G interposed therebetween, and a source electrode S and a drain electrode D provided on each of the pair of contact layers 18.
  • An insulating film 19 is provided between the source electrode S and the drain electrode D.
  • the gate electrode G has, for example, a Schottky gate structure, and a gate length Lg is defined by an opening 19H provided in the insulating film 19.
  • the semiconductor device 1 is a high electron mobility transistor (HEMT) that uses a two-dimensional electron gas layer 2DEG as a channel.
  • the two-dimensional electron gas layer 2DEG is generated due to the difference in the magnitude of polarization between the channel layer 14 and the barrier layer 16.
  • the two-dimensional electron gas layer 2DEG is generated in the channel layer 14, for example, near the interface between the channel layer 14 and the spacer layer 15.
  • Substrate 11 is a support for semiconductor device 1.
  • Substrate 11 is, for example, a compound semiconductor substrate, and is composed of, for example, a III-V compound semiconductor, speckled insulating single-crystal gallium nitride (GaN).
  • Substrate 11 can have a different lattice constant from channel layer 14 by alleviating lattice constant mismatch with buffer layer 12.
  • substrates with a different lattice constant from channel layer 14 include silicon (Si) substrates, silicon carbide (SiC) substrates, and sapphire substrates.
  • a suitable Si substrate is, for example, a single-crystal Si(111) substrate whose main surface is the (111) plane.
  • the substrate 11 is made of the above-mentioned materials, the effects of the semiconductor device disclosed herein, as described below, can be obtained. If the semiconductor device 1 uses a substrate made of SiC or a substrate made of GaN, a GaN-based crystal growth layer with fewer defects can be obtained than when a substrate made of Si(111) is used, and further reductions in off-leak current and higher breakdown voltage can be expected. Therefore, the substrate 11 can be constructed by selecting an appropriate material depending on the application, etc.
  • the buffer layer 12 is made of an epitaxially grown compound semiconductor.
  • the buffer layer 12 is made of a nitride semiconductor consisting of Al x1 Ga (1-x1) In y1 N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1 ⁇ 1).
  • the buffer layer 12 contains, for example, carbon atoms (C) or iron atoms (Fe) as impurities.
  • the buffer layer 12 has a first buffer layer 121, a second buffer layer 122, and a third buffer layer 123 stacked in this order from the substrate 11 side.
  • the first buffer layer 121 is intended to alleviate the lattice mismatch between the substrate 11 and the channel layer 14 and to improve the crystallinity of layers above the first buffer layer 121.
  • controlling the lattice constant of the first buffer layer 121 can improve the crystalline state of the channel layer 14, suppress crystal defects, and suppress warpage of the substrate 11.
  • the impurity concentration of the first buffer layer 121 is, for example, 1e17 cm ⁇ 3 or less.
  • the thickness of the first buffer layer 121 in the stacking direction (Z-axis direction) (hereinafter simply referred to as thickness) is, for example, 200 nm or more and 400 nm or less.
  • the first buffer layer 121 is made of, for example, aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), aluminum indium gallium nitride (AlInGaN), or the like.
  • the second buffer layer 122 corresponds to a specific example of a "third region" according to an embodiment of the present disclosure.
  • the second buffer layer 122 is made of, for example, epitaxially grown gallium nitride (GaN).
  • the impurity concentration of the second buffer layer 122 is, for example, greater than 1e17 cm -3 and less than or equal to 5e18 cm -3 .
  • the thickness of the second buffer layer 122 is, for example, not less than 400 nm and not more than 1500 nm.
  • the third buffer layer 123 is intended to suppress buffer leakage and has the highest resistance among the first buffer layer 121, the second buffer layer 122, and the third buffer layer 123.
  • the third buffer layer 123 is made of, for example, epitaxially grown gallium nitride (GaN).
  • the impurity concentration of the third buffer layer 123 is, for example, greater than 5e18 cm ⁇ 3 and less than or equal to 1e20 cm ⁇ 3 .
  • the thickness of the third buffer layer 123 is, for example, not less than 50 nm and not more than 300 nm.
  • the first buffer layer 121, the second buffer layer 122, and the third buffer layer 123 are each formed by epitaxially growing gallium nitride (GaN) to a predetermined thickness at approximately 900°C to 1100°C.
  • the impurities (e.g., C) contained in the first buffer layer 121, the second buffer layer 122, and the third buffer layer 123 are supplied from methyl groups contained in trimethylgallium (TMG) used as a material.
  • the predetermined impurity concentrations are set by adjusting the supply ratio of trimethylgallium (TMG) to ammonia (NH 3 ), the so-called V/III ratio.
  • the impurities (e.g., C) may be added during the formation of the first buffer layer 121, the second buffer layer 122, and the third buffer layer 123, or may be added after the formation of the layers using ion implantation or diffusion.
  • the back barrier layer 13 is intended to prevent electrons from leaking from the channel layer 14 to the buffer layer 12.
  • the back barrier layer 13 is made of an epitaxially grown nitride semiconductor having a larger band gap than the channel layer 14.
  • the back barrier layer 13 is made of a nitride semiconductor of Al x2 Ga (1-x2) In y2 N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x2+y2 ⁇ 1).
  • the back barrier layer 13 contains, for example, carbon atoms (C) or iron atoms (Fe) as impurities.
  • the impurity concentration of the back barrier layer 13 is, for example, 1e17 cm ⁇ 3 or more and 5e18 cm ⁇ 3 or less.
  • the back barrier layer 13 is formed by epitaxially growing aluminum gallium nitride (AlGaN) at approximately 900°C to 1100°C to a thickness of 400 nm to 1500 nm.
  • the impurities (e.g., C) contained in the back barrier layer 13 are supplied from the materials trimethylgallium (TMG) and trimethylaluminum (TMA).
  • TMG trimethylgallium
  • TMA trimethylaluminum
  • the impurity concentration is set by adjusting the supply ratio of trimethylgallium (TMG) to trimethylaluminum (TMA), known as the V/III ratio.
  • the impurities (e.g., C) may be added during the formation of the back barrier layer 13, or after formation using ion implantation or diffusion.
  • the buffer layer 12 has three regions with different carbon concentrations. The carbon concentrations of the three regions increase sequentially in the crystal growth direction. These three regions correspond to the first buffer layer 121, the second buffer layer 122, and the third buffer layer 123 described above.
  • the back barrier layer 13 is provided on the third buffer layer 123.
  • the carbon concentration of the back barrier layer 13 is greater than the carbon concentration of the first buffer layer 121 and less than the carbon concentration of the third buffer layer 123, as shown in the following equation (1): Furthermore, when the second buffer layer 122 is added and the impurity concentration of the second buffer layer 122 is defined as a fourth impurity concentration, the carbon concentration of the back barrier layer 13 is greater than the carbon concentration of the first buffer layer 121, less than the carbon concentration of the third buffer layer 123, and equal to or less than the carbon concentration of the second buffer layer 122, as shown in the following formula (2).
  • the carbon concentration profiles of the first buffer layer 121, second buffer layer 122, third buffer layer 123, and back barrier layer 13 are not limited to this.
  • the first buffer layer 121, second buffer layer 122, third buffer layer 123, and back barrier layer 13 may each have an average concentration that satisfies the above formula (1) or (2).
  • the first buffer layer 121, second buffer layer 122, third buffer layer 123, and back barrier layer 13 may have a gradient in which the impurity concentration changes continuously within the layer, as shown in FIG. 4.
  • the first buffer layer 121, second buffer layer 122, third buffer layer 123, and back barrier layer 13 may have a peak within the layer that exceeds the above impurity concentration range, as shown in FIG. 5.
  • the first buffer layer 121, the second buffer layer 122, the third buffer layer 123, and the back barrier layer 13 may have impurity concentrations that change stepwise so that multiple concentration regions are formed within the layers, as shown in FIG. 6.
  • each of the first buffer layer 121, the second buffer layer 122, and the third buffer layer 123 is as shown in the following formula (3), with the third buffer layer 123 having the smallest thickness, and the first buffer layer 121 and the back barrier layer having approximately the same thickness.
  • Second area Second area ⁇ first area ⁇ third area...(3)
  • the channel layer 14 constitutes part of the current path between the source electrode S and the drain electrode D.
  • the channel layer 14 is a region where carriers (two-dimensional electron gas layer 2DEG) accumulate due to the difference in polarization charge between the channel layer 14 and the barrier layer 16.
  • the channel layer 14 is made of an epitaxially grown compound semiconductor.
  • the channel layer 14 is made of epitaxially grown gallium nitride (GaN).
  • the channel layer 14 is made of an epitaxially grown nitride semiconductor, Al x3 In y3 Ga (1-x3-y3) N (0 ⁇ x3 ⁇ 1, 0 ⁇ y3 ⁇ 1, x3+y3 ⁇ 1).
  • the channel layer 14 may be made of undoped u-GaN, which is not doped with impurities. This suppresses impurity scattering of carriers in the channel layer 14, and achieves carrier transport with high mobility.
  • the channel layer 14 may be composed of at least one of InGaN (indium gallium nitride), InN (indium nitride), AlGaN (aluminum gallium nitride), and AlInGaN (aluminum indium gallium nitride).
  • the channel layer 14 may also have a stacked structure made up of multiple layers with different compositions. In such cases, the channel layer 14 can suppress impurity scattering of carriers. As a result, the channel layer 14 can further increase carrier mobility.
  • the channel layer 14 can be formed, for example, by epitaxially growing gallium nitride (GaN) at approximately 900°C to 1100°C.
  • GaN gallium nitride
  • the channel layer 14 has a thickness of, for example, 30 nm to 300 nm.
  • the spacer layer 15 is intended to prevent a decrease in carrier mobility in the two-dimensional electron gas layer 2DEG.
  • the spacer layer 15 is composed, for example, of aluminum nitride (AlN) epitaxially grown on the channel layer 14.
  • AlN aluminum nitride
  • the spacer layer 15 reduces the influence of alloy scattering from the barrier layer 16, which is a ternary or quaternary compound, on the two-dimensional electron gas layer 2DEG formed near the interface between the spacer layer 15 and the channel layer 14, thereby preventing a decrease in carrier mobility.
  • the spacer layer 15 may contain Ga or In due to the influence of diffusion from the channel layer 14 or the barrier layer 7, or may be made of Al x4 In y4 Ga (1-x4-y4) N (0 ⁇ x4 ⁇ 1, 0 ⁇ y4 ⁇ 1, 0 ⁇ x4+y4 ⁇ 1) to which Ga or In is intentionally added to such an extent that the channel characteristics are not impaired.
  • the spacer layer 15 can be omitted if a reduction in carrier mobility is tolerable.
  • the barrier layer 16 corresponds to a specific example of a "second buffer layer” according to an embodiment of the present disclosure.
  • the barrier layer 16 is composed of a nitride semiconductor having a band gap larger than the band gap of the channel layer 14.
  • the barrier layer 16 is provided on the spacer layer 15.
  • the barrier layer 16 can accumulate carriers in the region of the channel layer 14 near the barrier layer 16 due to spontaneous polarization or piezoelectric polarization. This allows the semiconductor device 1 to form a two-dimensional electron gas layer 2DEG with high mobility and high carrier concentration in the region near the interface between the channel layer 14 and the spacer layer 15.
  • the barrier layer 16 is made of a nitride semiconductor in which two-dimensional electron gas accumulates in a region near the interface between the channel layer 14 and the spacer layer 15 due to a difference in polarization charge between the barrier layer 16 and the channel layer 14.
  • the barrier layer 16 is made of an epitaxially grown nitride semiconductor, Al x5 In y5 Ga (1-x5-y5) N (0 ⁇ x5 ⁇ 1, 0 ⁇ y5 ⁇ 1, x5+y5 ⁇ 1).
  • the barrier layer 16 may be made of, for example, undoped u-Al x1 In (1-x1) N, which is not doped with impurities. This suppresses impurity scattering of carriers in the channel layer 14, achieving high-mobility carrier transport. Furthermore, the barrier layer 16 can reduce lattice mismatch with GaN, thereby achieving crystals with excellent single crystallinity. If it is desired to increase the concentration of two-dimensional electron gas, n-type impurities such as silicon (Si) or germanium (Ge) may be added to the barrier layer 16.
  • n-type impurities such as silicon (Si) or germanium (Ge) may be added to the barrier layer 16.
  • the cap layer 17 is intended to suppress oxidation of the barrier layer 16.
  • the cap layer 17 is provided on the barrier layer 16.
  • the cap layer 17 and the channel layer 14 are made of, for example, epitaxially grown gallium nitride (GaN). If the effects of an oxide film being formed on the outermost surface of the barrier layer 16 due to oxidation are not a problem, the cap layer 17 can be omitted.
  • the contact layer 18 constitutes part of the current path between the source electrode S and drain electrode D, which are arranged with the gate electrode G in between. As shown in FIG. 1, the contact layer 18 is provided below each of the source electrode S and drain electrode D, which are arranged with the gate electrode G in between. Each contact layer 18 below the source electrode S and drain electrode D is electrically connected to the two-dimensional electron gas layer 2DEG.
  • the contact layer 18 is composed of, for example, Alx6Iny6Ga1-x6-6yN (0 ⁇ x6 ⁇ 1, 0 ⁇ y6 ⁇ 1, x6+y6 ⁇ 1).
  • the contact layer 18 preferably has a carrier concentration of, for example, 1 ⁇ 10 19 cm ⁇ 3 or more. This reduces the contact resistance between the source electrode S and the drain electrode D and the underlying contact layer 18.
  • the contact layer 18 is doped with n-type impurities such as silicon (Si) or germanium (Ge) at a concentration equal to or higher than the desired carrier concentration (1 ⁇ 10 19 cm ⁇ 3 ).
  • the sheet resistance of the contact layer 18 is, for example, 250 ⁇ / ⁇ or less, and the carrier mobility is preferably 30 cm2/V ⁇ s or more.
  • the contact layer 18 can be formed as follows. First, the region where the source electrode S and drain electrode D are to be formed is patterned in the semiconductor stack, which is composed of the buffer layer 12, back barrier layer, channel layer 14, spacer layer 15, barrier layer 16, and cap layer 17 stacked in this order. An opening is then formed on the side of the channel layer 14 to a depth that exposes the two-dimensional electron gas layer 2DEG. The side of the opening may be vertical or tapered.
  • the contact layer 18 is then formed by, for example, metalorganic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD), or sputtering.
  • MOCVD metalorganic chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • the contact layer 18 preferably contains a c-axis-oriented surface as its main component, but may also be polycrystalline or amorphous.
  • the n-type impurity may be added during the formation of the contact layer 18, or after formation by ion implantation or diffusion.
  • the source electrode S and drain electrode D are both made of a conductive material.
  • the source electrode S and drain electrode D are each provided on the contact layer 18.
  • the source electrode S and drain electrode D are formed so as to cover the entire upper surface of the contact layer 18.
  • the source electrode S and drain electrode D have a layered structure in which a titanium (Ti) layer, an aluminum (Al) layer, a nickel (Ni) layer, and a gold (Au) layer are stacked in this order from the contact layer 18 side, and are heat-treated as necessary.
  • the insulating film 19 is provided on the cap layer 17 and covers the source electrode S and the drain electrode D.
  • the insulating film 19 has an opening 19H between the source electrode S and the drain electrode D.
  • the width of the opening 19H (the opening width in the X-axis direction in FIG. 1 ) is, for example, less than 1 ⁇ m, more preferably 0.25 ⁇ m or less.
  • the insulating film 19 is made of an insulating material. Examples of insulating materials include silicon nitride (SiN), silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), and hafnium oxide (HfO 2 ).
  • the insulating film 19 may be a single-layer film made of the above insulating material, or a multilayer film in which multiple layers made of the above insulating material are stacked.
  • the gate electrode G is provided on the cap layer 17.
  • the gate electrode G is a Schottky gate that forms a Schottky junction by contacting the cap layer 17 through an opening 19H provided in the insulating film 19.
  • the width of the gate electrode G that contacts the cap layer 17, in other words, the width of the opening 19H, is defined as the gate length Lg.
  • the gate electrode G has a gate length Lg of less than 1 ⁇ m, and more preferably 0.25 ⁇ m or less.
  • the gate electrode G has a layered structure in which a nickel (Ni) layer and a gold (Au) layer are sequentially stacked from the cap layer 17 side.
  • An insulating film may be provided between the gate electrode G and the cap layer 17.
  • a MIS (Metal-Insulator-Oxide) gate structure is formed.
  • materials for the insulating film include silicon nitride (SiN), silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), nickel oxide (NiO), and magnesium oxide (MgO).
  • the insulating film may be a single-layer film made of any of the above materials, or a multi-layer film in which multiple layers made of the above materials are stacked.
  • the semiconductor device 1 of this embodiment has a layered structure in which a substrate 11, a buffer layer 12, a back barrier layer 13, a channel layer 14, a spacer layer 15, a barrier layer 16, and a cap layer 17 are layered in this order.
  • the buffer layer 12 and the back barrier layer 13 are layered in this order between the substrate 11 and the channel layer 14.
  • the buffer layer 12 and the back barrier layer 13 each contain an impurity.
  • the buffer layer 12 has, in this order from the substrate 11 side, a first buffer layer 121, a second buffer layer 122, and a third buffer layer 123.
  • the first buffer layer 121 has a first impurity concentration
  • the third buffer layer 123 has a second impurity concentration.
  • the back barrier layer 13 has a larger band gap than the channel layer 14 and a third impurity concentration.
  • the impurity concentrations of the first buffer layer 121, the second buffer layer 122, and the back barrier layer 13 have a relationship of first impurity concentration ⁇ third impurity concentration ⁇ second impurity concentration. This improves the crystallinity of the buffer layer, suppresses the increase in crystal defects and trap sources caused by doping impurities, and improves the breakdown voltage, and further prevents electrons from leaking from the channel layer to the buffer layer side by the back barrier layer 13. This will be explained below.
  • HEMTs using nitride semiconductors are expected to be transistors capable of low resistance, high breakdown voltage, and high-speed operation.
  • HEMTs are expected to be applied to power devices or radio frequency (RF) devices.
  • RF radio frequency
  • HEMTs using AlGaN for the barrier layer have been put to practical use in base stations for satellite communications or wireless communications.
  • HEMTs using AlInN for the barrier layer can achieve an even higher two-dimensional electron gas concentration than HEMTs using AlGaN for the barrier layer, and are therefore expected to enable even higher output power.
  • HEMTs used in RF devices require smaller source-drain distance (Lsd) and gate length (Lg).
  • Lsd source-drain distance
  • Lg gate length
  • DIBL drain-induced barrier lowering
  • Buffer leakage current can be suppressed by increasing the resistance of the buffer layer.
  • doping the buffer layer with impurities (C or Fe) to increase its resistance increases the electron trap level and reduces crystallinity, resulting in problems such as increased current collapse and gate leakage.
  • impurities C or Fe
  • the buffer layer 120 is composed of a low-carbon concentration layer and a high-carbon concentration layer, as in Comparative Example 1 shown in Figure 8, or in which a low-carbon concentration layer is sandwiched between the high-carbon concentration layers of the buffer layer 120, as in Comparative Example 2 shown in Figure 8, thereby maintaining crystallinity while increasing the resistance of the buffer layer.
  • HEMTs with short gate structures for RF devices it has been difficult to achieve both sufficient suppression of buffer leakage and suppression of current collapse and gate leakage.
  • a first buffer layer 121 having a first impurity concentration is provided on the substrate 11 side of the buffer layer 12, and a third buffer layer 123 having a second impurity concentration is provided on the channel layer 14 side.
  • a back barrier layer 13 having a larger band gap than the channel layer 14 and a third impurity concentration is provided between the buffer layer 12 and the channel layer 14.
  • the impurity concentrations of the first buffer layer 121, the second buffer layer 122, and the back barrier layer 13 have the relationship: first impurity concentration ⁇ third impurity concentration ⁇ second impurity concentration. This improves the crystallinity of the buffer layer and suppresses the increase in crystal defects and trap sources caused by impurity doping, while also improving voltage resistance.
  • the back barrier layer 13 prevents electrons from leaking from the channel layer to the buffer layer.
  • the semiconductor device 1 (example) of this embodiment exhibits reduced buffer leakage, gate leakage, and drain current degradation (current collapse) compared to a typical semiconductor device (comparative example).
  • the semiconductor device 1 of this embodiment can simultaneously achieve low buffer leakage, low gate leakage, and low current collapse.
  • Fig. 12 is a schematic diagram illustrating an example of a cross-sectional configuration of a semiconductor device (semiconductor device 2) according to a modified example of the present disclosure.
  • Fig. 13 is a diagram illustrating an example of carbon concentration profiles of the buffer layer 12 and the back barrier layer 13 shown in Fig. 12.
  • the buffer layer 12 is shown as a three-layer structure made up of a first buffer layer 121, a second buffer layer 122, and a third buffer layer 123, each with a different impurity concentration, but this is not limited to this.
  • the semiconductor device of this modified example omits the second buffer layer 122 and has a two-layer structure made up of a first buffer layer 121 and a third buffer layer 123.
  • the impurity concentrations of the first buffer layer 121, the third buffer layer 123, and the back barrier layer 13 are greater than the carbon concentration of the first buffer layer 121 and less than the carbon concentration of the third buffer layer 123.
  • the semiconductor device 2 has substantially the same configuration as the semiconductor device 1 of the above embodiment.
  • the semiconductor device 2 of this modified example can achieve the same effects as the above embodiment.
  • the semiconductor devices 1 and 2 of the present disclosure are applied to various products.
  • either the semiconductor device 1 or 2 of the present disclosure is applied to various electric circuits and various electronic devices.
  • Examples of the electronic devices include power devices and high-frequency devices.
  • Specific examples include power supply devices and wireless communication devices.
  • the power supply devices and wireless communication devices include electric circuits having, for example, power amplifiers and high-frequency switches.
  • wireless communication devices e.g., wireless communication device 1000 and wireless communication device 2000
  • wireless communication device 1000 can improve device characteristics as described above, enabling wireless communication with high output, low power consumption, and high reliability.
  • wireless communication device 1000 is more suitable for use with fifth-generation mobile communications (5G).
  • the wireless communication device may be mounted on any mobile object, such as an automobile, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, construction machinery, or agricultural machinery (tractor).
  • the wireless communication device may also be mounted on any surgical system, such as an endoscopic surgery system or a microsurgery system. Note that the wireless communication device is merely one example of an electronic device.
  • a wireless communication device (e.g., wireless communication device 1000 and wireless communication device 2000) to which either semiconductor device 1 or 2 of the present disclosure is applied will be described with reference to Figures 14 and 15.
  • Figure 14 is a perspective view showing an example configuration of wireless communication device 1000 of application example 1.
  • Figure 15 is a block diagram showing an example configuration of wireless communication device 2000 of application example 2.
  • Such a wireless communication device 1000 is used, for example, as a transceiver for communications.
  • Either of the semiconductor devices 1 and 2 of the present disclosure may be applied to transistors that constitute, for example, the switch 1031, the low-noise amplifier 1032, or the power amplifier 1034. This allows the wireless communication device 1000 to achieve the same effects as any of the above-described embodiments and modifications.
  • the wireless communication device 2000 includes an antenna (ANT) 2010, an antenna switch circuit 2020, a high-power amplifier (HPA) 2030, a radio-frequency integrated circuit (RFIC) 2040, a baseband unit 2050, an audio output unit (MIC) 2060, a data output unit (DT) 2070, and an interface unit (I/F) 2080.
  • ANT antenna
  • HPA high-power amplifier
  • RFIC radio-frequency integrated circuit
  • MIC audio output unit
  • DT data output unit
  • I/F interface unit
  • a substrate a channel layer provided on one surface side of the substrate; a buffer layer provided between the substrate and the channel layer and containing an impurity; a first barrier layer provided between the buffer layer and the channel layer, containing the impurity and having a band gap larger than that of the channel layer; the buffer layer has a first region on the substrate side and having a first impurity concentration and a second region on the channel layer side and having a second impurity concentration; the first barrier layer has a third impurity concentration;
  • the semiconductor device wherein the impurity concentrations of the first region, the second region, and the first barrier layer satisfy the relationship expressed by the following formula (1).
  • the first region has an average carbon concentration of 1e17 cm ⁇ 3 or less; the second region has an average carbon concentration greater than 1e17 cm ⁇ 3 and less than or equal to 5e18 cm ⁇ 3 ; The semiconductor device according to any one of [2] to [5], wherein the third region has an average carbon concentration greater than 5e18 cm ⁇ 3 and equal to or less than 1e20 cm ⁇ 3 .
  • the first region has a thickness of 400 nm or less; the second region has a thickness of 400 nm or more and 1500 nm or less, The semiconductor device according to any one of [2] to [6], wherein the third region has a thickness of 300 nm or less.
  • the buffer layer is made of a nitride semiconductor made of Al x1 Ga (1-x1) In y1 N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1 ⁇ 1).
  • the buffer layer is made of gallium nitride.
  • the first barrier layer is made of a nitride semiconductor made of Al x2 Ga (1-x2) In y2 N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x2+y2 ⁇ 1).
  • a semiconductor device includes: A substrate; a channel layer provided on one surface side of the substrate; a buffer layer provided between the substrate and the channel layer and containing an impurity; a first barrier layer provided between the buffer layer and the channel layer, containing the impurity and having a band gap larger than that of the channel layer; the buffer layer has a first region on the substrate side and having a first impurity concentration and a second region on the channel layer side and having a second impurity concentration; the first barrier layer has a third impurity concentration; The impurity concentrations of the first region, the second region, and the first barrier layer satisfy the relationship of the following formula (1). (Math.
  • the semiconductor device includes: A substrate; a channel layer provided on one surface side of the substrate; a buffer layer provided between the substrate and the channel layer and containing an impurity; a first barrier layer provided between the buffer layer and the channel layer, containing the impurity and having a band gap larger than that of the channel layer; the buffer layer has a first region on the substrate side and having a first impurity concentration and a second region on the channel layer side and having a second impurity concentration; the first barrier layer has a third impurity concentration;
  • the electronic device wherein the impurity concentrations of the first region, the second region, and the first barrier layer satisfy the relationship of the following mathematical formula (1).

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本開示の一実施の形態の半導体装置は、基板と、基板の一の面側に設けられたチャネル層と、基板とチャネル層との間に設けられると共に不純物を含むバッファ層と、バッファ層とチャネル層との間に設けられると共に不純物を含み、チャネル層よりも大きなバンドギャップを有する第１バリア層とを備えバッファ層は、基板側に第１不純物濃度を有する第１領域およびチャネル層側に第２不純物濃度を有する第２領域を有し、第１バリア層は、第３不純物濃度を有し、第１領域、第２領域および第１バリア層のそれぞれの不純物濃度は、第１不純物濃度＜第３不純物濃度＜第２不純物濃度を有する。

Description

半導体装置、電気回路および電子機器
　本開示は、半導体装置、電気回路および電子機器に関する。
　例えば、特許文献１では、炭素を含むバッファ層と、チャネル層との間に、バッファ層側からバッファ層よりも炭素濃度が低い第１の領域と、第１の領域よりも炭素濃度が高い第２の領域とを有する高抵抗層を設けた半導体素子が開示されている。
特開２０１５－２０７６２４号公報
　ところで、ＨＥＭＴでは、トレードオフの関係を有する低バッファリーク、低ゲートリークおよび低電流コラプスが望まれている。
　よって、低バッファリーク、低ゲートリークおよび低電流コラプスを同時に実現可能な半導体装置、電気回路および電子機器を提供することが望ましい。
　本開示の一実施形態に係る半導体装置は、基板と、基板の一の面側に設けられたチャネル層と、基板とチャネル層との間に設けられると共に不純物を含むバッファ層と、バッファ層とチャネル層との間に設けられると共に不純物を含み、チャネル層よりも大きなバンドギャップを有する第１バリア層とを備えたものであり、バッファ層は、基板側に第１不純物濃度を有する第１領域およびチャネル層側に第２不純物濃度を有する第２領域を有し、第１バリア層は、第３不純物濃度を有し、第１領域、第２領域および第１バリア層のそれぞれの不純物濃度は、第１不純物濃度＜第３不純物濃度＜第２不純物濃度を有する。
 
（数１）第１不純物濃度＜第３不純物濃度＜第２不純物濃度・・・（１）
 
　本開示の一実施形態に係る電気回路は、上記本開示の一実施形態の半導体装置を備えたものである。
　本開示の一実施形態に係る電子機器は、上記本開示の一実施形態の半導体装置を有する電気回路を備えたものである。
　本開示の一実施形態に係る半導体装置、一実施形態に係る電気回路および一実施形態の電子機器では、基板とチャネル層との間に順に、不純物をそれぞれ含むバッファ層および第１バリア層とを設けるようにした。バッファ層は、基板側に第１不純物濃度の第１領域、チャネル層側に第２不純物濃度の第２領域を有し、第１バリア層は第３不純物濃度を有し、各不純物濃度は、上記数式（１）の関係を有する。これにより、バッファ層の結晶性を高めると共に不純物をドープすることによる結晶欠陥およびトラップ源の増加を抑制しつつ耐圧性を高め、さらに第１バリア層によってチャネル層からバッファ層側への電子の漏れ出しを防ぐ。
図１は、本開示の一実施の形態に係る半導体装置の構成の一例を表す断面模式図である。 図２は、図１に示した半導体装置の構成の一例を表す平面模式図である。 図３は、図１に示したバッファ層およびバックバリア層の炭素濃度プロファイルの一例を表したものである。 図４は、図１に示したバッファ層およびバックバリア層の炭素濃度プロファイルの他の例を表したものである。 図５は、図１に示したバッファ層およびバックバリア層の炭素濃度プロファイルの他の例を表したものである。 図６は、図１に示したバッファ層およびバックバリア層の炭素濃度プロファイルの他の例を表したものである。 図７は、一般的な半導体装置におけるドレイン電圧とバッファリークとの関係を表す特性図である。 図８は、一般的な半導体装置におけるバッファ層の炭素濃度プロファイルを表したものである。 図９は、図１に示した半導体装置におけるドレイン電圧とバッファリークとの関係を表す特性図である。 図１０は、一般的な半導体装置および図１に示した半導体装置のゲートリーク電流を表す図である。 図１１は、一般的な半導体装置および図１に示した半導体装置の電流コラプスを表す図である。 図１２は、本開示の変形例に係る半導体装置の構成の一例を表す断面模式図である。 図１３は、図１２に示したバッファ層およびバックバリア層の炭素濃度プロファイルの一例を表したものである。 図１４は、無線通信装置の構成例を示す斜視図である。 図１５は、無線通信装置の構成例を示すブロック図である。
　　以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。
　なお、説明は以下の順序で行う。
　１．実施の形態（基板とチャネル層との間に炭素濃度が異なる３つの領域を有する半導体装置の例）
　２．変形例（半導体装置の他の例）
　３．適用例
＜１．実施の形態＞
　図１は、本開示の一実施形態に係る半導体装置（半導体装置１）の断面構成の一例を模式的に表したものである。図２は、図１に示した半導体装置１の平面構成の一例を模式的に表したものである。
　半導体装置１は、基板１１と、チャネル層１４との間に、バッファ層１２と、バックバリア層１３がこの順に積層された構造を有する。バッファ層１２およびバックバリア層１３はそれぞれ不純物を含む。バッファ層１２は、基板１１側から第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３を有する。バックバリア層１３はチャネル層１４よりも大きなバンドギャップを有する。第１バッファ層１２１は第１不純物濃度、第３バッファ層１２３は第２不純物濃度を有し、バックバリア層１３は第３不純物濃度を有し、各不純物濃度は、第１不純物濃度＜第３不純物濃度＜第２不純物濃度の関係を有する。
　ここで、基板１１が、本開示の一実施形態としての「基板」の一具体例に相当するものである。チャネル層１４が、本開示の一実施形態としての「チャネル層」の一具体例に相当するものである。バッファ層１２が、本開示の一実施形態としての「バッファ層」の一具体例に相当するものである。第１バッファ層１２１が、本開示の一実施態様として「第１領域」の一具体例に相当し、第３バッファ層１２３が、本開示の一実施態様としての「第２領域」の一具体例に相当するものである。バックバリア層１３が、本開示の一実施形態としての「第１バリア層」の一具体例に相当するものである。
［半導体装置の構成］
　半導体装置１は、基板１１と、バッファ層１２と、バックバリア層１３、チャネル層１４と、スペーサ層１５と、バリア層１６と、キャップ層１７とがこの順に積層された積層構造を有する。半導体装置１は、さらに、キャップ層１７上に設けられたゲート電極Ｇと、ゲート電極Ｇを間に基板１１の面内方向（ＸＹ平面方向）に対向配置された一対のコンタクト層１８と、一対のコンタクト層１８上に設けられたそれぞれソース電極Ｓおよびドレイン電極Ｄとを有する。ソース電極Ｓとドレイン電極Ｄとの間には絶縁膜１９が設けられている。ゲート電極Ｇは、例えばショットキー型ゲート構造を有し、絶縁膜１９に設けられた開口１９Ｈによってゲート長Ｌｇが規定されている。
　本実施形態に係る半導体装置１は、二次元電子ガス層２ＤＥＧをチャネルとする高電子移動度トランジスタ（ＨＥＭＴ）である。二次元電子ガス層２ＤＥＧは、チャネル層１４の分極の大きさと、バリア層１６の分極の大きさとの差に起因して生じる。二次元電子ガス層２ＤＥＧは、チャネル層１４のうち、例えばチャネル層１４とスペーサ層１５との界面の近傍に生じる。
　基板１１は、半導体装置１の支持体である。基板１１は、例えば、化合物半導体基板であり、例えば、ＩＩＩ－Ｖ族化合物半導体である班絶縁性の単結晶窒化ガリウム（ＧａＮ）により構成されている。基板１１は、バッファ層１２によって格子定数の不整合を緩和することにより、チャネル層１４とは格子定数の異なる基板を用いることができる。チャネル層１４と格子定数の異なる基板としては、例えば、シリコン（Ｓｉ）基板、シリコンカーバイド（ＳｉＣ）基板およびサファイア基板等が挙げられる。Ｓｉ基板としては、例えば（１１１）面を主面とする単結晶のＳｉ（１１１）基板が好適である。
　なお、上記の材料を用いた基板１１であれば、以下に記載する本開示の半導体装置の効果が得られる。ＳｉＣからなる基板やＧａＮからなる基板を用いた半導体装置１であれば、Ｓｉ（１１１）からなる基板を用いた場合とよりも低欠陥なＧａＮ系の結晶成長層が得られるため、さらなるオフリーク電流の低減や高耐圧化が期待できる。そのため、用途等に応じて好適な材料を選択して基板１１を構成すればよい。
　バッファ層１２は、エピタキシャル成長された化合物半導体で構成されている。バッファ層１２は、Ａｌｘ１Ｇａ（１－ｘ１）Ｉｎｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１＜１，０＜ｘ１＋ｙ１≦１）からなる窒化物半導体により構成されている。バッファ層１２は、例えば炭素原子（Ｃ）または鉄原子（Ｆｅ）を不純物として含む。バッファ層１２は、上記のように、基板１１側から順に積層された第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３を有する。
　第１バッファ層１２１は、基板１１とチャネル層１４との間の格子不整合を緩和する目的および第１バッファ層１２１よりも上層の結晶性を向上させるためのものである。基板１１とチャネル層１４と格子定数が異なる場合には、第１バッファ層１２１の格子定数を制御することにより、チャネル層１４の結晶状態をより良好にして結晶欠陥を抑制すると共に、基板１１の反りを抑制することができる。第１バッファ層１２１の不純物濃度は、例えば、１ｅ１７ｃｍ－３以下である。第１バッファ層１２１の積層方向（Ｚ軸方向）の厚み（以下、単に厚みとする）は、例えば、２００ｎｍ以上４００ｎｍ以下である。基板１１が単結晶Ｓｉからなり、チャネル層１４が窒化ガリウム（ＧａＮ）により構成される場合には、第１バッファ層１２１は、例えば、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等により構成される。
　第２バッファ層１２２は、本開示の一実施態様としての「第３領域」の一具体例に相当するものである。第２バッファ層１２２は、例えば、エピタキシャル成長された窒化ガリウム（ＧａＮ）により構成される。第２バッファ層１２２の不純物濃度は、例えば、１ｅ１７ｃｍ－３より大きく５ｅ１８ｃｍ－３以下である。第２バッファ層１２２の厚みは、例えば、４００ｎｍ以上１５００ｎｍ以下である。
　第３バッファ層１２３は、バッファリークを抑制するためのものであり、第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３のうち最も高い抵抗を有する。第３バッファ層１２３は、例えば、例えば、エピタキシャル成長された窒化ガリウム（ＧａＮ）により構成される。第３バッファ層１２３の不純物濃度は、例えば、５ｅ１８ｃｍ－３より大きく１ｅ２０ｃｍ－３以下である。第３バッファ層１２３の厚みは、例えば、５０ｎｍ以上３００ｎｍ以下である。
　第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３は、それぞれ、窒化ガリウム（ＧａＮ）を９００℃から１１００℃程度で所定の膜厚にエピタキシャル成長させることで形成する。第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３に含まれる不純物（例えばＣ）は、材料として用いるトリメチルガリウム（ＴＭＧ）に含まれるメチル基から供給される。トリメチルガリウム（ＴＭＧ）とアンモニア（ＮＨ３）との供給比、いわゆるＶ／ＩＩＩ比を調整することにより上記所定の不純物濃度を設定する。不純物（例えばＣ）は、第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３の成膜中に添加しても、成膜後にイオン注入法や拡散法を用いて添加するようにしてもよい。
　バックバリア層１３は、チャネル層１４からバッファ層１２側への電子の漏れ出しを防ぐためのものである。バックバリア層１３は、チャネル層１４よりも大きなバンドギャップを有する、エピタキシャル成長された窒化物半導体により構成されている。バックバリア層１３は、例えば、チャネル層１４が窒化ガリウム（ＧａＮ）により構成される場合には、Ａｌｘ２Ｇａ（１－ｘ２）Ｉｎｙ２Ｎ（０≦ｘ２≦１，０≦ｙ２＜１，０＜ｘ２＋ｙ２≦１）からなる窒化物半導体により構成される。バックバリア層１３は、バッファ層１２と同様に、例えば炭素原子（Ｃ）または鉄原子（Ｆｅ）を不純物として含む。バックバリア層１３の不純物濃度は、例えば、１ｅ１７ｃｍ－３以上５ｅ１８ｃｍ－３以下である。
　バックバリア層１３は、窒化アルミニウムガリウム（ＡｌＧａＮ）を９００℃から１１００℃程度で４００ｎｍから１５００ｎｍの膜厚にエピタキシャル成長させることで形成する。バックバリア層１３に含まれる不純物（例えばＣ）は、材料として用いるトリメチルガリウム（ＴＭＧ）およびトリメチルアルミニウム（ＴＭＡ）から供給される。トリメチルガリウム（ＴＭＧ）とトリメチルアルミニウム（ＴＭＡ）との供給比、いわゆるＶ／ＩＩＩ比を調整することにより不純物濃度を設定する。不純物（例えばＣ）は、バックバリア層１３の成膜中に添加しても、成膜後にイオン注入法や拡散法を用いて添加するようにしてもよい。
　図３は、第１バッファ層１２１、第２バッファ層１２２、第３バッファ層１２３およびバックバリア層１３の炭素濃度プロファイルの一例を表したものである。半導体装置１では、バッファ層１２は、炭素濃度が互いに異なる３つの領域を有する。３つの領域の炭素濃度は、結晶成長方向に向かって順に大きくなる。これら３つの領域が、上述した第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３に相当する。第３バッファ層１２３の上には、バックバリア層１３が設けられている。第１バッファ層１２１の炭素濃度を第１不純物濃度、第３バッファ層１２３の炭素濃度を第２不純物濃度およびバックバリア層１３の不純物濃度を第３不純物濃度としたとき、バックバリア層１３の炭素濃度は、下記数式（１）に示すように、第１バッファ層１２１の炭素濃度よりも大きく、且つ、第３バッファ層１２３の炭素濃度よりも小さい関係を有する。更に、第２バッファ層１２２を加え、第２バッファ層１２２の不純物濃度を第４不純物濃度とすると、バックバリア層１３の炭素濃度は、下記数式（２）に示すように、第１バッファ層１２１の炭素濃度よりも大きく、第３バッファ層１２３の炭素濃度よりも小さく、且つ、第２バッファ層１２２の炭素濃度と同じかそれ以下の関係を有する。
 
（数１）第１不純物濃度＜第３不純物濃度＜第２不純物濃度・・・（１）
（数２）第１不純物濃度＜第３不純物濃度≦第４不純物濃度＜第２不純物濃度・・・（２）
 
　なお、第１バッファ層１２１、第２バッファ層１２２、第３バッファ層１２３およびバックバリア層１３の炭素濃度プロファイルは、これに限定されない。第１バッファ層１２１、第２バッファ層１２２、第３バッファ層１２３およびバックバリア層１３は、それぞれ、平均濃度が上記数式（１）または数式（２）を満たせばよい。例えば、第１バッファ層１２１、第２バッファ層１２２、第３バッファ層１２３およびバックバリア層１３は、図４に示したように、層内に不純物濃度が連続的に変化する傾斜を有していてもよい。例えば、第１バッファ層１２１、第２バッファ層１２２、第３バッファ層１２３およびバックバリア層１３は、図５に示したように、層内に上記不純物の濃度範囲を超えるピークを有していてもよい。例えば、第１バッファ層１２１、第２バッファ層１２２、第３バッファ層１２３およびバックバリア層１３は、図６に示したように、層内に複数の濃度領域が形成されるように不純物濃度が段階的に変化していてもよい。
　第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３の各層の厚みは、下記数式（３）に示すように、第３バッファ層１２３の膜厚が最も小さく、第１バッファ層１２１とバックバリア層とは同程度の膜厚を有する。
 
（数３）第２領域＜第１領域≦第３領域・・・（３）
 
　チャネル層１４は、ソース電極Ｓとドレイン電極Ｄとの間の電流経路の一部を構成するものである。チャネル層１４は、バリア層１６との分極電荷量の差によりキャリア（二次元電子ガス層２ＤＥＧ）が蓄積される領域である。チャネル層１４は、エピタキシャル成長された化合物半導体で構成されている。チャネル層１４は、例えば、エピタキシャル成長された窒化ガリウム（ＧａＮ）により構成される。
　チャネル層１４は、エピタキシャル成長された窒化物半導体であるＡｌｘ３Ｉｎｙ３Ｇａ（１－ｘ３－ｙ３）Ｎ（０≦ｘ３＜１、０≦ｙ３＜１、ｘ３＋ｙ３≦１）により構成されている。チャネル層１４は、不純物が添加されていないアンドープのｕ－ＧａＮで構成されてもよい。これにより、チャネル層１４におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア輸送が実現される。
　チャネル層１４は、ＩｎＧａＮ（窒化インジウムガリウム）、ＩｎＮ（窒化インジウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）およびＡｌＩｎＧａＮ（窒化アルミニウムインジウムガリウム）のうちの少なくとも１種で構成されてもよい。チャネル層１４は、組成の異なる複数の層からなる積層構造としてもよい。それらの場合、チャネル層１４は、キャリアの不純物散乱を抑制することができる。このため、チャネル層１４は、キャリアの移動度をより高めることができる。
　チャネル層１４は、例えば、窒化ガリウム（ＧａＮ）を９００℃～１１００℃程度でエピタキシャル成長させることで形成することができる。チャネル層１４は、例えば、３０ｎｍ～３００ｎｍの厚みを有する。
　スペーサ層１５は、二次元電子ガス層２ＤＥＧのキャリア移動度が低下することを抑制するためのものである。スペーサ層１５は、例えば、チャネル層１４上にエピタキシャル成長された窒化アルミニウム（ＡｌＮ）により構成される。これにより、スペーサ層１５は、チャネル層１４とバリア層７の間に２元化合物であるＡｌＮ層を設けることでスペーサ層１５とチャネル層１４との界面近傍に形成される二次元電子ガス層２ＤＥＧが３元あるいは４元化合物であるバリア層１６からの合金の散乱の影響を小さくし、キャリア移動度が低下することを抑制することができる。
　スペーサ層１５は、チャネル層１４やバリア層７からの拡散の影響によりＧａやＩｎが含まれていてもよいし、チャネル特性が損なわれない程度に意図的にＧａやＩｎが添加されたＡｌｘ４Ｉｎｙ４Ｇａ（１－ｘ４－ｙ４）Ｎ（０＜ｘ４≦１，０≦ｙ４＜１，０≦ｘ４＋ｙ４≦１）により構成されていてもよい。スペーサ層１５は、キャリア移動度の低減を許容できる場合には省略することができる。
　バリア層１６は、本開示の一実施形態としての「第２バッファ層」の一具体例に相当するものである。バリア層１６は、チャネル層１４のバンドギャップよりも大きなバンドギャップを有する窒化物半導体で構成される。バリア層１６は、スペーサ層１５の上に設けられる。バリア層１６は、自発分極またはピエゾ分極により、チャネル層１４のうちのバリア層１６の近くの領域にキャリアを蓄積させることができる。これにより、半導体装置１では、チャネル層１４とスペーサ層１５との界面の近傍の領域に、高移動度且つ高キャリア濃度の二次元電子ガス層２ＤＥＧを形成することができる。
　バリア層１６は、チャネル層１４との分極電荷量の差によりチャネル層１４とスペーサ層１５との界面の近傍の領域に二次元電子ガスが蓄積される窒化物半導体により構成される。バリア層１６は、エピタキシャル成長された窒化物半導体であるＡｌｘ５Ｉｎｙ５Ｇａ（１－ｘ５－ｙ５）Ｎ（０≦ｘ５＜１、０≦ｙ５＜１、ｘ５＋ｙ５≦１）により構成されている。
　バリア層１６は、例えば、不純物が添加されていないアンドープのｕ－Ａｌｘ１Ｉｎ（１－ｘ１）Ｎで構成されてもよい。これにより、チャネル層１４におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア輸送が実現される。更に、バリア層１６は、ＧａＮとの格子不整を小さくできるため、単結晶性に優れた結晶を得ることができる。二次元電子ガスの濃度を高めたい場合には、バリア層１６に、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等のｎ型不純物を添加するようにしてもよい。
　キャップ層１７は、バリア層１６の酸化を抑制するためのものである。キャップ層１７は、バリア層１６の上に設けられる。キャップ層１７は、チャネル層１４は、例えば、エピタキシャル成長された窒化ガリウム（ＧａＮ）により構成される。酸化によってバリア層１６の最表面に酸化膜が形成されたときの影響が問題にならない場合には、キャップ層１７は省略することができる。
　コンタクト層１８は、ゲート電極Ｇを間にして配置されるソース電極Ｓとドレイン電極Ｄとの間の電流経路の一部を構成するものである。コンタクト層１８は、図１に示したように、ゲート電極Ｇを間にして配置されるソース電極Ｓおよびドレイン電極Ｄのそれぞれの下方に設けられている。ソース電極Ｓおよびドレイン電極Ｄのそれぞれの下方の各コンタクト層１８は、二次元電子ガス層２ＤＥＧと電気的に接続されている。
　コンタクト層１８は、例えば、Ａｌｘ６Ｉｎｙ６Ｇａ１－ｘ６－６ｙＮ（０≦ｘ６＜１、０≦ｙ６＜１、ｘ６＋ｙ６≦１）により構成されている。コンタクト層１８は、例えば１×１０１９ｃｍ－３以上のキャリア濃度を有することが好ましい。これにより、ソース電極Ｓおよびドレイン電極Ｄと、それぞれの下方の各コンタクト層１８との接触抵抗が低減される。上記キャリア濃度を実現するため、コンタクト層１８には、例えばケイ素（Ｓｉ）やゲルマニウム（Ｇｅ）等のｎ型の不純物を所望のキャリア濃度（１×１０１９ｃｍ－３）と同等またはそれ以上が添加される。コンタクト層１８のシート抵抗は例えば２５０Ω／□以下であり、キャリア移動度は３０ｃｍ２／Ｖ・ｓ以上であることが好ましい。
　コンタクト層１８は、以下のようにして形成することができる。まず、バッファ層１２、バックバリア層、チャネル層１４、スペーサ層１５、バリア層１６およびキャップ層１７が順に積層された半導体積層体の、ソース電極Ｓおよびドレイン電極Ｄが形成される領域をパターニングして、チャネル層１４の側面に二次元電子ガス層２ＤＥＧが形成される露出する深さまで開口を形成する。開口の側面は垂直でもよいし、テーパ形状としてもよい。その後、例えば、有機金属気相成長（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、パルスレーザ蒸着（ＰＬＤ）またはスパッタリングにより、コンタクト層１８を成膜する。このとき、コンタクト層１８は、Ｃ軸配向した面が主成分となることが好ましいが、多結晶や非晶質であってもよい。ｎ型不純物は、コンタクト層１８の成膜中に添加しても、成膜後にイオン注入法や拡散法を用いて添加するようにしてもよい。
　ソース電極Ｓおよびドレイン電極Ｄは、いずれも導電性材料により構成される。ソース電極Ｓおよびドレイン電極Ｄは、それぞれ、コンタクト層１８の上に設けられている。ソース電極Ｓおよびドレイン電極Ｄは、コンタクト層１８の上面全体を覆うように形成される。ソース電極Ｓおよびドレイン電極Ｄは、チタン（Ｔｉ）層、アルミニウム（Ａｌ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層をコンタクト層１８側から順次積層した積層構造を有し、必要に応じて熱処理がなされる。
　絶縁膜１９は、キャップ層１７の上と、ソース電極Ｓおよびドレイン電極Ｄを覆うように設けられている。絶縁膜１９は、ソース電極Ｓとドレイン電極Ｄとの間に開口１９Ｈを有している。開口１９Ｈの幅（図１のＸ軸方向の開口幅）は、例えば１μｍ未満、より好ましくは０．２５μｍ以下である。絶縁膜１９は、絶縁性材料にて構成される。絶縁材料としては、例えば、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸化ハフニウム（ＨｆＯ２）等が挙げられる。絶縁膜１９は、上記絶縁材料からなる単層膜であってもよいし、上記絶縁材料からなる層が複数積層された多層膜であってもよい。
　ゲート電極Ｇは、キャップ層１７の上に設けられている。ゲート電極Ｇは、絶縁膜１９に設けられた開口１９Ｈを介してキャップ層１７に接触することでショットキー接合を形成する、ショットキーゲートである。このキャップ層１７と接触するゲート電極Ｇの幅、換言すると、上記開口１９Ｈの幅をゲート長Ｌｇとする。つまり、ゲート電極Ｇは、１μｍ未満、より好ましくは０．２５μｍ以下のゲート長Ｌｇを有する。ゲート電極Ｇは、キャップ層１７側から順に、ニッケル（Ｎｉ）層および金（Ａｕ）層を順次積層した積層構造を有する。
　なお、ゲート電極Ｇとキャップ層１７との間には、絶縁膜を設けるようにしてもよい。その場合、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｏｘｉｄｅ）ゲート構造が形成される。絶縁膜の材料としては、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸化ハフニウム（ＨｆＯ２）、酸化ニッケル（ＮｉＯ）および酸化マグネシウム（ＭｇＯ）等が挙げられる。絶縁膜は、上記材料からなる単層膜であってもよいし、上記材料からなる層が複数積層された多層膜であってもよい。
［作用・効果］
　本実施の形態の半導体装置１は、基板１１と、バッファ層１２と、バックバリア層１３、チャネル層１４と、スペーサ層１５と、バリア層１６と、キャップ層１７とがこの順に積層された積層構造を有する。基板１１と、チャネル層１４との間に、バッファ層１２と、バックバリア層１３がこの順に積層された構造を有する。バッファ層１２およびバックバリア層１３はそれぞれ不純物を含む。バッファ層１２は、基板１１側から順に第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３を有し、第１バッファ層１２１は第１不純物濃度を有し、第３バッファ層１２３は第２不純物濃度を有する。バックバリア層１３は、チャネル層１４よりも大きなバンドギャップを有し、第３不純物濃度を有する。第１バッファ層１２１、第２バッファ層１２２およびバックバリア層１３の各不純物濃度は、第１不純物濃度＜第３不純物濃度＜第２不純物濃度の関係を有する。これにより、バッファ層の結晶性を高めると共に不純物をドープすることによる結晶欠陥およびトラップ源の増加を抑制しつつ耐圧性を高め、さらにバックバリア層１３によってチャネル層からバッファ層側への電子の漏れ出しを防ぐ。以下、これについて説明する。
　近年、窒化物半導体を用いたＨＥＭＴの研究開発が盛んに行われている。窒化物半導体は、ＳｉおよびＧａＡｓ等と比較して、より大きなバンドギャップを有し、且つ六方晶に特有な分極を有する。したがって、窒化物半導体を用いたＨＥＭＴは、低抵抗、高耐圧且つ高速動作が可能なトランジスタとして期待されている。具体的には、ＨＥＭＴは、パワーデバイスまたは高周波（ＲＦ）デバイス等への適用が期待されている。例えば、衛星通信または無線通信の基地局等では、バリア層にＡｌＧａＮを用いたＨＥＭＴが実用化されている。バリア層にＡｌＩｎＮを用いたＨＥＭＴは、バリア層にＡｌＧａＮを用いたＨＥＭＴよりもさらに高い二次元電子ガス濃度を得ることができるため、さらなる高出力化が可能であると期待されている。
　ところで、現在実用化されているパワーデバイス向けのＨＥＭＴと比較して、ＲＦデバイスに適用されるＨＥＭＴは、ソース－ドレイン間距離（Ｌｓｄ）やゲート長（Ｌｇ）の縮小が求められる。ゲート長（Ｌｇ）が狭い構造（以下、短ゲート構造と称す）では、大きなドレイン電圧が印加されると閾値が低下する現象（ドレイン誘起障壁低下（ＤＩＢＬ））が知られている。短ゲート構造のＨＥＭＴは、この現象により、例えば図７に示したように、バッファリーク電流が増加して消費電力が増大するという問題を有する。
　バッファリーク電流は、バッファ層を高抵抗化することにより抑制することができる。しかしながら、バッファ層を高抵抗化するために不純物（ＣやＦｅ）をドープすると、電子トラップ準位の増加および結晶性の低下によって、電流コラプスの発生とゲートリークが増加するという問題が生じる。バッファリークと、電流コラプスおよびゲートリークとはトレードオフの関係にある。
　そのため、図８に示した比較例１のように、バッファ層１２０を低炭素濃度層と高炭素濃度層とで構成したり、図８に示した比較例２のように、バッファ層１２０の高炭素濃度層の間に低炭素濃度層を挟むことで、結晶性を維持しつつ、バッファ層を高抵抗化させた半導体素子が開発されているが、ＲＦデバイス向けの短ゲート構造のＨＥＭＴでは、十分なバッファリークの抑制と、電流コラプスおよびゲートリークの抑制との両立は困難であった。
　これに対して本実施の形態では、上記のように、バッファ層１２の基板１１側に第１不純物濃度を有する第１バッファ層１２１を、チャネル層１４側に第２不純物濃度を有する第３バッファ層１２３を設けると共に、バッファ層１２とチャネル層１４との間に、チャネル層１４よりも大きなバンドギャップを有すると共に、第３不純物濃度を有するバックバリア層１３を設けるようにした。第１バッファ層１２１、第２バッファ層１２２およびバックバリア層１３の各不純物濃度は、第１不純物濃度＜第３不純物濃度＜第２不純物濃度の関係を有する。これにより、バッファ層の結晶性を高めると共に不純物をドープすることによる結晶欠陥およびトラップ源の増加を抑制しつつ耐圧性を高め、さらにバックバリア層１３によってチャネル層からバッファ層側への電子の漏れ出しが防がれるようになり、図９～図１１に示したように、一般的な半導体装置（比較例）と比べて、本実施の形態の半導体装置１（実施例）は、バッファリーク、ゲートリークおよびドレイン電流の劣化量（電流コラプス）が低減される。
　以上により、本実施の形態の半導体装置１では、低バッファリーク、低ゲートリークおよび低電流コラプスを同時に実現することが可能となる。
　次に、本開示の変形例および適用例について説明する。なお、上記実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明を省略する。
＜２．変形例＞
　図１２は、本開示の変形例に係る半導体装置（半導体装置２）の断面構成の一例を模式的に表したものである。図１３は、図１２に示したバッファ層１２およびバックバリア層１３の炭素濃度プロファイルの一例を表したものである。
　上記実施の形態では、バッファ層１２を互いに不純物濃度の異なる第１バッファ層１２１、第２バッファ層１２２および第３バッファ層１２３の３層構造として例を示したが、これに限定されるものではない。本変形例の半導体装置は、第２バッファ層１２２を省略し、第１バッファ層１２１と第３バッファ層１２３との２層構造としたものであり、第１バッファ層１２１、第３バッファ層１２３およびバックバリア層１３の不純物濃度は、上記数式（１）に示すように、第１バッファ層１２１の炭素濃度よりも大きく、且つ、第３バッファ層１２３の炭素濃度よりも小さい関係を有する。この点を除き、半導体装置２は、上記実施の形態の半導体装置１と実質的に同様の構成を有する。
　このような構成においても、本変形例の半導体装置２は、上記実施の形態と同様の効果を得ることができる。
＜３．適用例＞
　本開示の半導体装置１，２は、様々な製品へ応用される。例えば、本開示の半導体装置１，２のいずれかは、各種の電気回路や各種の電子機器等に適用される。電子機器としては、例えば、パワーデバイスや高周波デバイス等がある。具体的には、例えば、電源装置や無線通信装置等が挙げられる。電源装置や無線通信装置等は、例えば、パワーアンプや高周波スイッチ等を有する電気回路を含む。
　例えば、より高い周波数帯域の電波を使用する第５世代移動体通信（５Ｇ）では、電波の伝搬損失がより大きくなってしまう。そのため、５Ｇに対応した無線通信装置では、より高い電力で電波を送信することが望まれる。本開示の半導体装置１，２のいずれかが適用される無線通信装置（例えば、無線通信装置１０００および無線通信装置２０００）は、上述したようにデバイス特性を向上させることができるため、高出力、低消費電力、および高信頼性の無線通信を行うことが可能である。すなわち、無線通信装置１０００は、第５世代移動体通信（５Ｇ）に対してより好適に用いられる。
　無線通信装置は、例えば、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械および農業機械（トラクター）等のいずれかの移動体に搭載されてもよい。また、無線通信装置は、例えば、内視鏡手術システムや顕微鏡手術システム等のいずれかの手術システムに搭載されてもよい。なお、無線通信装置は、あくまでも電子機器の一例である。
　本開示の半導体装置１，２のいずれかが適用される無線通信装置（例えば、無線通信装置１０００および無線通信装置２０００）について図１４および図１５を参照して説明する。図１４は、適用例１の無線通信装置１０００の構成例を示す斜視図である。図１５は、適用例２の無線通信装置２０００の構成例を示すブロック図である。
　図１４に示したように、無線通信装置１０００は、例えば、基板１０１０と、複数のエッジアンテナ１０２０と、フロントエンド部品群１０３０とを備える。この無線通信装置１０００は、エッジアンテナ１０２０およびフロントエンド部品群１０３０が１つのモジュールとして一体化して実装されたアンテナ一体型モジュールである。各エッジアンテナ１０２０は、基板１０１０上にアレイ状に形成されている。フロントエンド部品群１０３０は、スイッチ１０３１、低ノイズアンプ１０３２、バンドパスフィルタ１０３３およびパワーアンプ１０３４等を含む。フロントエンド部品群１０３０は、電気回路として機能する。
　このような無線通信装置１０００は、例えば、通信向けトランシーバとして用いられる。本開示の半導体装置１，２のいずれかは、例えば、スイッチ１０３１、低ノイズアンプ１０３２またはパワーアンプ１０３４等を構成するトランジスタに適用されてもよい。これにより、無線通信装置１０００において、上記実施の形態および変形例のいずれかと同様の効果を得ることができる。
　図１５に示したように、無線通信装置２０００は、アンテナ（ＡＮＴ）２０１０と、アンテナスイッチ回路２０２０と、高電力増幅器（ＨＰＡ）２０３０と、高周波集積回路（ＲＦＩＣ）２０４０と、ベースバンド部２０５０と、音声出力部（ＭＩＣ）２０６０と、データ出力部（ＤＴ）２０７０と、インタフェース部（Ｉ／Ｆ）２０８０とを備える。
　無線通信装置２０００は、例えば、音声、データ通信およびＬＡＮ（ローカルエリアネットワーク）接続等の多機能を有する携帯電話システムとして用いられる。本開示の半導体装置１，２のいずれかは、例えば、アンテナスイッチ回路２０２０、高電力増幅器２０３０、高周波集積回路２０４０またはベースバンド部２０５０等を構成するトランジスタに適用されてもよい。これにより、無線通信装置２０００において、上記実施の形態および変形例のいずれかと同様の効果を得ることができる。
　以上、実施の形態、変形例および適用例を挙げて本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施の形態等に限定されるわけではなく、種々の変形が可能である。
　また、上記実施形態等で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。例えば、上記実施形態等における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」または「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成および動作を限定する目的で使用したわけではない用語が含まれる。例えば、「右」、「左」、「上」、「下」等の用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成を取ることも可能である。以下の構成の本技術によれば、バッファ層の結晶性を高めると共に不純物をドープすることによる結晶欠陥およびトラップ源の増加を抑制しつつ耐圧性を高め、さらに第１バリア層によってチャネル層からバッファ層側への電子の漏れ出しを防ぐ。よって、低バッファリーク、低ゲートリークおよび低電流コラプスを同時に実現することが可能となる。
［１］
　基板と、
　前記基板の一の面側に設けられたチャネル層と、
　前記基板と前記チャネル層との間に設けられると共に不純物を含むバッファ層と、
　前記バッファ層と前記チャネル層との間に設けられると共に前記不純物を含み、前記チャネル層よりも大きなバンドギャップを有する第１バリア層とを備え、
　前記バッファ層は、前記基板側に第１不純物濃度を有する第１領域および前記チャネル層側に第２不純物濃度を有する第２領域を有し、
　前記第１バリア層は、第３不純物濃度を有し、
　前記第１領域、前記第２領域および前記第１バリア層のそれぞれの不純物濃度は、下記数式（１）の関係を有する
　半導体装置。
 
（数１）第１不純物濃度＜第３不純物濃度＜第２不純物濃度・・・（１）
 
［２］
　前記バッファ層は、前記第１領域と前記第２領域との間に第４不純物濃度を有する第３領域をさらに有し、
　前記第１領域、前記第２領域、前記第３領域および前記第１バリア層のそれぞれ不純物濃度は、下記数式（２）の関係を有する、前記［１］に記載の半導体装置。
 
（数２）第１不純物濃度＜第３不純物濃度≦第４不純物濃度＜第２不純物濃度・・・（２）
 
［３］
　前記バッファ層および前記第１バリア層は、それぞれ、前記不純物として炭素原子を含む、前記［１］または［２］に記載の半導体装置。
［４］
　前記第１領域、前記第２領域および前記第３領域のそれぞれの積層方向の厚みは、下記数式（３）の関係を有する、前記［２］または［３］に記載の半導体装置。
 
（数３）第２領域＜第１領域≦第３領域・・・（３）
 
［５］
　前記第１領域、前記第２領域および前記第３領域それぞれの領域内の前記不純物濃度は、段階的または連続的に変化する、前記［２］乃至［４］のうちのいずれか１つに記載の半導体装置。
［６］
　前記第１領域は、１ｅ１７ｃｍ－３以下の平均炭素濃度を有し、
　前記第２領域は、１ｅ１７ｃｍ－３より大きく５ｅ１８ｃｍ－３以下の平均炭素濃度を有し、
　前記第３領域は、５ｅ１８ｃｍ－３より大きく１ｅ２０ｃｍ－３以下の平均炭素濃度を有する、前記［２］乃至［５］のうちのいずれか１つに記載の半導体装置。
［７］
　前記第１領域は、４００ｎｍ以下の厚みを有し、
　前記第２領域は、４００ｎｍ以上１５００ｎｍ以下の厚みを有し、
　前記第３領域は、３００ｎｍ以下の厚みを有する、前記［２］乃至［６］のうちのいずれか１つに記載の半導体装置。
［８］
　前記チャネル層の前記基板側とは反対側に設けられた第２バリア層と、
　前記第２バリア層の前記チャネル層とは反対側に設けられたゲート電極とをさらに有し、
　前記ゲート電極のゲート長は１μｍよりも小さい、前記［１］乃至［７］のうちのいずれか１つに記載の半導体装置。
［９］
　前記チャネル層と前記第２バリア層との間にスペーサ層をさらに有する、前記［８］に記載の半導体装置。
［１０］
　前記第２バリア層と前記ゲート電極との間にキャップ層をさらに有する、前記［８］または［９］に記載の半導体装置。
［１１］
　前記バッファ層は、Ａｌｘ１Ｇａ（１－ｘ１）Ｉｎｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１＜１，０＜ｘ１＋ｙ１≦１）からなる窒化物半導体からなる、前記［１］乃至［１０］のうちのいずれか１つに記載の半導体装置。
［１２］
　前記バッファ層は窒化ガリウムからなる、前記［１］乃至［１１］のうちのいずれか１つに記載の半導体装置。
［１３］
　前記第１バリア層は、Ａｌｘ２Ｇａ（１－ｘ２）Ｉｎｙ２Ｎ（０≦ｘ２≦１，０≦ｙ２＜１，０＜ｘ２＋ｙ２≦１）からなる窒化物半導体からなる、前記［１］乃至［１２］のうちのいずれか１つに記載の半導体装置。
［１４］
　前記第１バリア層は、アルミニウムを含む窒化物半導体からなる、前記［１］乃至［１３］のうちのいずれか１つに記載の半導体装置。
［１５］
　前記基板はシリコン基板である、前記［１］乃至［１４］のうちのいずれか１つに記載の半導体装置。
［１６］
　半導体装置を備え、
　前記半導体装置は、
　基板と、
　前記基板の一の面側に設けられたチャネル層と、
　前記基板と前記チャネル層との間に設けられると共に不純物を含むバッファ層と、
　前記バッファ層と前記チャネル層との間に設けられると共に前記不純物を含み、前記チャネル層よりも大きなバンドギャップを有する第１バリア層とを備え、
　前記バッファ層は、前記基板側に第１不純物濃度を有する第１領域および前記チャネル層側に第２不純物濃度を有する第２領域を有し、
　前記第１バリア層は、第３不純物濃度を有し、
　前記第１領域、前記第２領域および前記第１バリア層のそれぞれの不純物濃度は、下記数式（１）の関係を有する
　電気回路。
 
（数４）第１不純物濃度＜第３不純物濃度＜第２不純物濃度・・・（１）
 
［１７］
　半導体装置を有する電気回路を備え、
　前記半導体装置は、
　基板と、
　前記基板の一の面側に設けられたチャネル層と、
　前記基板と前記チャネル層との間に設けられると共に不純物を含むバッファ層と、
　前記バッファ層と前記チャネル層との間に設けられると共に前記不純物を含み、前記チャネル層よりも大きなバンドギャップを有する第１バリア層とを備え、
　前記バッファ層は、前記基板側に第１不純物濃度を有する第１領域および前記チャネル層側に第２不純物濃度を有する第２領域を有し、
　前記第１バリア層は、第３不純物濃度を有し、
　前記第１領域、前記第２領域および前記第１バリア層のそれぞれの不純物濃度は、下記数式（１）の関係を有する
　電子機器。
 
（数５）第１不純物濃度＜第３不純物濃度＜第２不純物濃度・・・（１）
 
　本出願は、日本国特許庁において２０２４年６月１８日に出願された日本特許出願番号２０２４－０９７９６８号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 　基板と、
    　前記基板の一の面側に設けられたチャネル層と、
    　前記基板と前記チャネル層との間に設けられると共に不純物を含むバッファ層と、
    　前記バッファ層と前記チャネル層との間に設けられると共に前記不純物を含み、前記チャネル層よりも大きなバンドギャップを有する第１バリア層とを備え、
    　前記バッファ層は、前記基板側に第１不純物濃度を有する第１領域および前記チャネル層側に第２不純物濃度を有する第２領域を有し、
    　前記第１バリア層は、第３不純物濃度を有し、
    　前記第１領域、前記第２領域および前記第１バリア層のそれぞれの不純物濃度は、下記数式（１）の関係を有する
    　半導体装置。
     
    （数１）第１不純物濃度＜第３不純物濃度＜第２不純物濃度・・・（１）
     
  2. 　前記バッファ層は、前記第１領域と前記第２領域との間に第４不純物濃度を有する第３領域をさらに有し、
    　前記第１領域、前記第２領域、前記第３領域および前記第１バリア層のそれぞれ不純物濃度は、下記数式（２）の関係を有する、請求項１に記載の半導体装置。
     
    （数２）第１不純物濃度＜第３不純物濃度≦第４不純物濃度＜第２不純物濃度・・・（２）
     
  3. 　前記バッファ層および前記第１バリア層は、それぞれ、前記不純物として炭素原子を含む、請求項１に記載の半導体装置。
  4. 　前記第１領域、前記第２領域および前記第３領域のそれぞれの積層方向の厚みは、下記数式（３）の関係を有する、請求項２に記載の半導体装置。
     
    （数３）第２領域＜第１領域≦第３領域・・・（３）
     
  5. 　前記第１領域、前記第２領域および前記第３領域それぞれの領域内の前記不純物濃度は、段階的または連続的に変化する、請求項２に記載の半導体装置。
  6. 　前記第１領域は、１ｅ１７ｃｍ－３以下の平均炭素濃度を有し、
    　前記第２領域は、１ｅ１７ｃｍ－３より大きく５ｅ１８ｃｍ－３以下の平均炭素濃度を有し、
    　前記第３領域は、５ｅ１８ｃｍ－３より大きく１ｅ２０ｃｍ－３以下の平均炭素濃度を有する、請求項２に記載の半導体装置。
  7. 　前記第１領域は、４００ｎｍ以下の厚みを有し、
    　前記第２領域は、４００ｎｍ以上１５００ｎｍ以下の厚みを有し、
    　前記第３領域は、３００ｎｍ以下の厚みを有する、請求項２に記載の半導体装置。
  8. 　前記チャネル層の前記基板側とは反対側に設けられた第２バリア層と、
    　前記第２バリア層の前記チャネル層とは反対側に設けられたゲート電極とをさらに有し、
    　前記ゲート電極のゲート長は１μｍよりも小さい、請求項１に記載の半導体装置。
  9. 　前記チャネル層と前記第２バリア層との間にスペーサ層をさらに有する、請求項８に記載の半導体装置。
  10. 　前記第２バリア層と前記ゲート電極との間にキャップ層をさらに有する、請求項８に記載の半導体装置。
  11. 　前記バッファ層は、Ａｌｘ１Ｇａ（１－ｘ１）Ｉｎｙ１Ｎ（０≦ｘ１≦１，０≦ｙ１＜１，０＜ｘ１＋ｙ１≦１）からなる窒化物半導体からなる、請求項１に記載の半導体装置。
  12. 　前記バッファ層は窒化ガリウムからなる、請求項１に記載の半導体装置。
  13. 　前記第１バリア層は、Ａｌｘ２Ｇａ（１－ｘ２）Ｉｎｙ２Ｎ（０≦ｘ２≦１，０≦ｙ２＜１，０＜ｘ２＋ｙ２≦１）からなる窒化物半導体からなる、請求項１に記載の半導体装置。
  14. 　前記第１バリア層は、アルミニウムを含む窒化物半導体からなる、請求項１に記載の半導体装置。
  15. 　前記基板はシリコン基板である、請求項１に記載の半導体装置。
  16. 　半導体装置を備え、
    　前記半導体装置は、
    　基板と、
    　前記基板の一の面側に設けられたチャネル層と、
    　前記基板と前記チャネル層との間に設けられると共に不純物を含むバッファ層と、
    　前記バッファ層と前記チャネル層との間に設けられると共に前記不純物を含み、前記チャネル層よりも大きなバンドギャップを有する第１バリア層とを備え、
    　前記バッファ層は、前記基板側に第１不純物濃度を有する第１領域および前記チャネル層側に第２不純物濃度を有する第２領域を有し、
    　前記第１バリア層は、第３不純物濃度を有し、
    　前記第１領域、前記第２領域および前記第１バリア層のそれぞれの不純物濃度は、下記数式（１）の関係を有する
    　電気回路。
     
    （数４）第１不純物濃度＜第３不純物濃度＜第２不純物濃度・・・（１）
     
  17. 　半導体装置を有する電気回路を備え、
    　前記半導体装置は、
    　基板と、
    　前記基板の一の面側に設けられたチャネル層と、
    　前記基板と前記チャネル層との間に設けられると共に不純物を含むバッファ層と、
    　前記バッファ層と前記チャネル層との間に設けられると共に前記不純物を含み、前記チャネル層よりも大きなバンドギャップを有する第１バリア層とを備え、
    　前記バッファ層は、前記基板側に第１不純物濃度を有する第１領域および前記チャネル層側に第２不純物濃度を有する第２領域を有し、
    　前記第１バリア層は、第３不純物濃度を有し、
    　前記第１領域、前記第２領域および前記第１バリア層のそれぞれの不純物濃度は、下記数式（１）の関係を有する
    　電子機器。
     
    （数５）第１不純物濃度＜第３不純物濃度＜第２不純物濃度・・・（１）
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