WO2025263182A1 - 光検出素子 - Google Patents

光検出素子

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WO2025263182A1
WO2025263182A1 PCT/JP2025/017802 JP2025017802W WO2025263182A1 WO 2025263182 A1 WO2025263182 A1 WO 2025263182A1 JP 2025017802 W JP2025017802 W JP 2025017802W WO 2025263182 A1 WO2025263182 A1 WO 2025263182A1
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WO
WIPO (PCT)
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semiconductor layer
wiring
transistor
circuit board
insulating film
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PCT/JP2025/017802
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English (en)
French (fr)
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一成 田中
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • This disclosure relates to a photodetector element.
  • imaging elements with a three-layer structure in which a substrate is provided with sensor pixels that photoelectrically convert incident light into signal charges, a substrate is provided with a readout circuit that reads out the signal charges, and a substrate is provided with a logic circuit that processes the readout signal charges (see, for example, Patent Document 1).
  • the floating diffusion that temporarily holds signal charge on the substrate on which the sensor pixels are provided is electrically connected to the substrate on which the logic circuit is provided via multi-layer wiring.
  • This disclosure therefore provides a photodetector element that can suppress a decrease in signal conversion efficiency.
  • a light detection element includes a sensor substrate and a readout circuit board.
  • the sensor substrate is provided with a photoelectric conversion element that photoelectrically converts incident light into a signal charge.
  • the readout circuit board is attached to the surface of the sensor substrate opposite the light-receiving surface, and is provided with a readout circuit that reads out the signal charge from the photoelectric conversion element.
  • the readout circuit board has a semiconductor layer, gate wiring, a conductive portion, and a connection portion.
  • a transistor is formed in the semiconductor layer.
  • the gate wiring is provided in an interlayer insulating film between the semiconductor layer and the sensor substrate, and is connected to the gate of the transistor.
  • the conductive portion is provided closer to the semiconductor layer than the gate wiring.
  • the connection portion penetrates the semiconductor layer in the thickness direction, and electrically connects the conductive portion to a wiring layer provided on the opposite side of the interlayer insulating film via the semiconductor layer.
  • FIG. 10 is an explanatory diagram showing a part of a cross section of a photodetector element according to a comparative example of the present disclosure.
  • FIG. 2 is an explanatory diagram showing a part of a cross section of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • 3A to 3C are explanatory views showing a manufacturing process of the photodetector element according to the first embodiment.
  • FIG. 10 is an explanatory diagram showing a part of a cross section of a photodetector element according to a second embodiment.
  • FIG. 10 is an explanatory diagram showing a part of a cross section of a photodetector element according to a third embodiment.
  • FIG. 10 is an explanatory diagram showing a part of a cross section of a photodetector element according to a fourth embodiment.
  • FIG. 11 is an explanatory diagram showing a part of a cross section of a photodetector element according to a fifth embodiment.
  • the light detection element according to the embodiment is an image sensor, but the light detection element according to the embodiment may also be a light receiving element included in a distance measuring device.
  • the light detection element receives reflected light from the target of distance measurement of laser light emitted toward the target of distance measurement, and outputs the light to an information processing device.
  • the information processing device measures the distance to the target of distance measurement based on, for example, the phase of the emitted laser light and the phase of the received reflected light.
  • Fig. 1 is an explanatory diagram showing a portion of a cross section of a photodetector element 100 according to a comparative example of the present disclosure.
  • the photodetector element 100 has a three-layer structure in which a logic circuit board 10, a readout circuit board 20, and a sensor board 30 are stacked.
  • the sensor substrate 30 is provided with photodiodes PD, which are an example of photoelectric conversion elements that photoelectrically convert incident light into signal charges.
  • the sensor substrate 30 has on-chip lenses OCL on the top layer, and color filters CF are provided below and inside each on-chip lens OCL.
  • photodiodes PD which are photoelectric conversion elements, are provided in the Si (silicon) layer directly below each color filter CF.
  • the photodiodes PD are provided to correspond to each pixel of the captured image.
  • the on-chip lenses OCL, color filters CF, and photodiodes PD are arranged in a matrix in the pixel area to correspond to the captured pixels.
  • Each pixel is provided with a transfer gate TG that transfers the signal charge photoelectrically converted by the photodiode PD to the floating diffusion FD.
  • the floating diffusion FD is a charge retention region that temporarily holds the signal charge photoelectrically converted by the photodiode PD.
  • each pixel is electrically isolated by deep trench isolation (DTI).
  • DTI deep trench isolation
  • the pixel isolation structure may also be, for example, a partial deep trench isolation or shallow trench isolation structure.
  • an interlayer insulating film 31 is provided on the sensor substrate 30 below the photodiode PD and outside the pixel area.
  • Aluminum connection pads AL are embedded in the interlayer insulating film 31 outside the pixel area.
  • multi-layer wiring is embedded in the interlayer insulating film 31 below the photodiode PD.
  • FIG. 1 shows two-layer wiring consisting of first-layer wiring M1 and second-layer wiring M2 as an example of multi-layer wiring.
  • Copper wiring CC is embedded at the bottom end of the interlayer insulating film 31 for electrical connection to the readout circuit board 20.
  • the floating diffusion FD, first-layer wiring M1, second-layer wiring M2, and copper wiring CC are electrically connected by vias.
  • the readout circuit board 20 is attached to the surface of the sensor board 30 opposite the light-receiving surface. In other words, the sensor board 30 and readout circuit board 20 are connected face-to-face, facing each other.
  • the readout circuit board 20 is provided with a readout circuit that reads out signal charges from the sensor board 30.
  • the readout circuit includes an amplification transistor, a selection transistor, and a reset transistor (not shown).
  • the amplification transistor amplifies the signal charge held in the floating diffusion FD.
  • the selection transistor is a transistor that selects a photodiode PD that reads out signal charge from multiple photodiodes PD.
  • the reset transistor is a transistor that resets (discharges) the signal charge held in the floating diffusion FD.
  • the readout circuit board 20 includes a semiconductor layer 22, such as Si, in which the sources and drains of the amplification transistor, selection transistor, and reset transistor are formed. Gates are provided between the sources and drains of the amplification transistor, selection transistor, and reset transistor on the upper surface of the semiconductor layer 22.
  • FIG 1 the gate AMP of the amplifier transistor and the gate SEL of the select transistor, which are provided on the upper surface of the semiconductor layer 22, are shown, but the gate of the reset transistor is not shown.
  • the internal portions of the semiconductor layer 22 in the amplifier transistor, select transistor, and reset transistor are electrically isolated by shallow trench isolation (STI).
  • STI shallow trench isolation
  • the readout circuit board 20 has an interlayer insulating film 21 provided between the semiconductor layer 22 and the sensor substrate 30, outside the pixel region, and between the semiconductor layer 22 and the logic circuit board 10.
  • Multilayer wiring is embedded in the interlayer insulating film 21 above the semiconductor layer 22 and outside the pixel region.
  • Figure 2 shows three-layer wiring, consisting of first-layer wiring M1, second-layer wiring M2, and third-layer wiring M3, as an example of multilayer wiring.
  • copper wiring CC is embedded in the upper end of the interlayer insulating film 21 for electrical connection to the sensor substrate 30. Copper wiring CC is embedded in the lower end of the interlayer insulating film 21 for electrical connection to the logic circuit board 10.
  • the gate AMP of the amplification transistor and the copper wiring CC of the readout circuit board 20 are electrically connected by the first and second layer wiring M1, M2 and vias. Therefore, when the sensor board 30 and the readout circuit board 20 are bonded together and the copper wiring CC is connected, the floating diffusion FD and the gate AMP of the amplification transistor are electrically connected.
  • the drain D of the amplification transistor is connected to a power supply (not shown) via first- and second-layer wiring M1, M2 and a via. This allows a power supply voltage to be applied to the drain D of the amplification transistor.
  • the source S of the selection transistor is electrically connected to the logic circuit board 10 via the first- and second-layer wiring M1, M2 and a via directly above the source S, and the first- to third-layer wiring M1, M2, M3 and a via VA provided outside the pixel region.
  • the logic circuit board 10 includes an N-type semiconductor layer 13 in which the source and drain of the P-channel MOSFET are formed, and a P-type semiconductor layer 12 in which the source and drain of the N-channel MOSFET are formed.
  • a P-channel MOSFET gate PMOS is provided between the source and drain of the P-channel MOSFET on the upper surface of the N-type semiconductor layer 13.
  • An N-channel MOSFET gate NMOS is provided between the source and drain of the N-channel MOSFET on the upper surface of the P-type semiconductor layer 12.
  • the logic circuit board 10 has an interlayer insulating film 11 provided between the P-type semiconductor layer 12, the N-type semiconductor layer 13, and the readout circuit board 20, and outside the pixel region.
  • a wiring layer is embedded in the interlayer insulating film 11 above the P-type semiconductor layer 12 and the N-type semiconductor layer 13 and outside the pixel region.
  • Figure 1 shows one layer of first-layer wiring M1 as an example of a wiring layer.
  • copper wiring CC is embedded at the upper end of the interlayer insulating film 11 for electrical connection to the readout circuit board 20.
  • a voltage corresponding to the amount of signal charge is applied from the floating diffusion FD to the gate AMP of the amplification transistor, and the amplified voltage of the signal charge is applied from the drain D of the amplification transistor to the source (not shown).
  • the source of the amplification transistor and the drain of the selection transistor are connected.
  • the photodetector element according to the first embodiment which will be described next, has a configuration that suppresses the decrease in the signal conversion efficiency of the signal charge.
  • Light detection element according to first embodiment Fig. 2 is an explanatory diagram showing a part of a cross section of the photodetector element 1 according to the first embodiment.
  • the photodetector element 1 does not have the components enclosed by the dashed ellipse shown in Fig. 1, but instead has the components enclosed by the dashed ellipse shown in Fig. 2.
  • the wiring embedded in the interlayer insulating film 31 in the comparative example is provided on the logic circuit board 10 side of the semiconductor layer 22, except for the wiring that must be provided on the sensor substrate 30 side of the semiconductor layer 22.
  • the gate AMP of the amplification transistor is connected to the floating diffusion FD located above.
  • the gate wiring connecting the gate AMP of the amplification transistor to the floating diffusion FD must be located closer to the sensor substrate 30 than the semiconductor layer 22.
  • wiring other than the gate wiring of the amplifier transistor such as the drain wiring DL connected to the drain D of the amplifier transistor and the source wiring SL connected to the source S of the reset transistor, does not necessarily need to be provided closer to the sensor substrate 30 than the semiconductor layer 22.
  • the drain wiring DL of the amplification transistor and the source wiring SL of the reset transistor are buried in the interlayer insulating film 11 of the logic circuit board 10.
  • the readout circuit board 20 of the photodetector element 1 also includes a conductive portion POLY that is located closer to the semiconductor layer 22 than the gate wiring (first-layer wiring M1) connected to the gate AMP of the amplification transistor.
  • the conductive portion POLY is made of, for example, doped polysilicon doped with N-type impurities.
  • the conductive portion POLY is provided on the same plane as the gate AMP of the amplification transistor.
  • the conductive portion POLY may be made of a highly heat-resistant conductive material such as tungsten (W), titanium (Ti), or titanium nitride (TiN).
  • One of the conductive portions POLY is arranged, for example, to be in contact with the drain D of the amplification transistor. Furthermore, one of the conductive portions POLY is arranged, for example, to be in contact with the source S of the selection transistor.
  • the readout circuit board 20 of the photodetector element 1 also includes connection parts TSV that penetrate the semiconductor layer 22 in the thickness direction and electrically connect the drain wiring DL and source wiring SL, which are provided on the opposite side of the semiconductor layer 22 from the interlayer insulating film 21, to the conductive part POLY.
  • connection portion TSV is, for example, a through-silicon via.
  • the connection portion TSV is electrically connected to the drain wiring DL of the amplification transistor and the source wiring SL of the reset transistor via copper wiring CC and vias.
  • the readout circuit board 20 of the photodetector element 1 the first-layer wiring M1 connected to the drain D of the amplification transistor and the first-layer wiring M1 connected to the source of the reset transistor are not present in the interlayer insulating film 21.
  • the readout circuit board 20 of the photodetector element 1 has a reduced number of adjacent first-layer wirings M1, thereby reducing the parasitic capacitance generated within the interlayer insulating film 21. Therefore, the photodetector element 1 can suppress a decrease in the signal change rate of the signal charge.
  • the first-layer wiring M1 connected to the drain D of the amplification transistor and the first-layer wiring M1 connected to the source of the reset transistor are not present in the interlayer insulating film 21, which increases the degree of freedom in designing the first-layer wiring M1.
  • the first-layer wiring M1 of the photodetector element 1 allows for greater design freedom, making it possible to shorten the wiring length from the floating diffusion FD to the gate AMP of the amplification transistor, thereby also improving the signal conversion efficiency (conversion gain) of the oscillating charge.
  • drain wiring DL of the amplification transistor is connected to a power supply and a relatively high voltage is applied, it is desirable to provide it away from other wiring.
  • the drain wiring DL of the amplification transistor is provided in the interlayer insulating film 21 of the readout circuit board 20, it is difficult to provide it away from other wiring because pixel transistors are densely packed as pixels become more densely packed.
  • pixel transistors include, for example, amplification transistors, selection transistors, and reset transistors.
  • the drain wiring DL of the amplifier transistor is provided in the interlayer insulating film 21 of the readout circuit substrate 20, it is not easy to increase the thickness because pixel transistors are densely packed as described above.
  • the drain wiring DL of the amplification transistor provided in the photodetector element 1 is embedded in the interlayer insulating film 11 of the logic circuit board 10, rather than in the interlayer insulating film 31 of the readout circuit board 20 where pixel transistors are densely arranged.
  • the drain wiring DL of the amplification transistor can be located away from other wiring, and the wiring thickness can be increased. This allows the photodetector 1 to improve the signal charge signal conversion efficiency.
  • shallow trench isolation STI is formed so as to partition the formation region of the pixel transistor in the semiconductor layer 22.
  • the shallow trench isolation STI is formed, for example, by forming a trench in the semiconductor layer 22 and filling the trench with an insulator such as silicon oxide.
  • the gate AMP of the amplification transistor, the gate SEL of the selection transistor, and the gate of the reset transistor are formed at predetermined positions on the upper surface of the semiconductor layer 22. Then, N-type impurities are ion-implanted into the interior of the semiconductor layer 22 on both sides of each gate to form the sources and drains of the amplification transistor, selection transistor, and reset transistor.
  • Deep trench isolation DTI is formed in the semiconductor layer 22 at the formation position of the connection portion TSV (see FIG. 2).
  • Deep trench isolation DTI is formed, for example, by forming a trench (groove) in the semiconductor layer 22 that is deeper than shallow trench isolation STI and filling the trench with an insulator such as silicon oxide.
  • a conductive portion POLY is formed on the top surface of the deep trench isolation DTI (on the same plane as the gate AMP of the amplification transistor).
  • the conductive portion POLY is formed from doped polysilicon to which N-type impurities have been added.
  • the sensor substrate 30 is bonded to the readout circuit substrate 20 formed in the steps shown in FIGS. 3 to 6.
  • the copper wiring CC of the sensor substrate 30 is joined to the copper wiring CC of the readout circuit substrate 20, and the two substrates are bonded together. This electrically connects the floating diffusion FD to the gate AMP of the amplification transistor.
  • the readout circuit board 20 is ground and polished from the underside to thin the readout circuit board 20, and an interlayer insulating film 21 is formed below the semiconductor layer 22.
  • a via VA is formed that extends from the first to third layer wiring M1, M2, and M3 formed outside the pixel region to the underside of the readout circuit board 20.
  • connection portion TSV is formed that penetrates the deep trench isolation DTI in the readout circuit substrate 20 in the thickness direction of the semiconductor layer 22.
  • the connection portion TSV is, for example, a through silicon via.
  • connection parts TSV and vias VA copper wiring CC connected to the connection parts TSV and vias VA is embedded in the lower layer of the interlayer insulating film 21 of the readout circuit board 20.
  • the logic circuit board 10 is attached to the surface of the readout circuit board 20 opposite the surface to which the sensor substrate 30 is attached.
  • the copper wiring CC of the readout circuit board 20 and the copper wiring CC of the logic circuit board 10 are joined together, and the two boards are laminated together. This electrically connects the readout circuit board 20 and the logic circuit board 10.
  • a color filter CF and an on-chip lens OCL are sequentially formed on the upper surface of each photodiode PD on the sensor substrate 30.
  • an opening extending from the upper surface toward the inside of the interlayer insulating film 31 is formed outside the pixel region of the sensor substrate 30, and an aluminum connection pad AL, for example, is formed inside the opening, completing the photodetector element 1 shown in FIG. 2.
  • connection portion TSV connected to the source S of the reset transistor can be formed using a process similar to the process of forming the connection portion TSV connected to the drain D of the amplification transistor.
  • Fig. 13 is an explanatory diagram showing a part of a cross section of the photodetector element 1A according to the second embodiment.
  • the photodetector element 1A differs from the first embodiment in that the conductive portion POLY is embedded inside the semiconductor layer 22, but the other configurations are the same as those of the first embodiment.
  • the conductive portion POLY of the second embodiment corresponds to a side contact structure that may be used in the sensor substrate 30.
  • the conductive portion POLY according to the second embodiment is connected to and abuts on the drain D of the amplification transistor inside the semiconductor layer 22, and is connected to and abuts on the source of the selection transistor inside the semiconductor layer 22.
  • the conductive portion POLY according to the second embodiment is made of, for example, doped polysilicon doped with N-type impurities.
  • the conductive portion POLY may also be made of a highly heat-resistant conductive material such as tungsten (W), titanium (Ti), or titanium nitride (TiN).
  • the distance from the conductive portion POLY to the first-layer wiring M1 can be further increased compared to when the conductive portion POLY is provided within the interlayer insulating film 21.
  • the parasitic capacitance formed by the conductive portion POLY and the first-layer wiring M1 in the photodetector element 1A is further reduced, further improving the signal conversion efficiency of the signal charge. Furthermore, because the conductive portion POLY is not provided within the interlayer insulating film 21, the photodetector element 1A can further improve the design freedom of the first-layer wiring M1.
  • Fig. 14 is an explanatory diagram showing a part of a cross section of the light-detecting element 1B according to the third embodiment.
  • the photodetector element 1B does not include a conductive portion POLY, and one of the connection portions TSV is directly connected to the drain D of the amplification transistor, and one of the connection portions TSV is directly connected to the source S of the selection transistor.
  • the conductive portion (a component corresponding to the conductive portion POLY in the second embodiment) that is located closer to the semiconductor layer 22 than the gate wiring in the third embodiment is a region doped with N-type impurities inside the semiconductor layer 22 on the side where the gate is provided.
  • the conductive portion in the third embodiment functions as at least one of the source and drain of the transistor.
  • the photodetector element 1B improves signal conversion efficiency while enabling a reduction in size in the planar direction because the conductive portion POLY, the drain D of the amplification transistor, and the source S of the selection transistor are not arranged side-by-side.
  • FIG. 15 is an explanatory diagram showing a part of a cross section of the photodetector element 1C according to the fourth embodiment.
  • the photodetector element 1C includes an impurity region IP1 doped with N-type impurities in a position in the semiconductor layer 22 facing the drain D of the amplification transistor and in a position facing the source S of the selection transistor.
  • the impurity region IP1 is formed by ion-implanting N-type impurities into the semiconductor layer 22.
  • the photodetector element 1C includes a connection portion IP2 in which the semiconductor layer 22 is doped with N-type impurities and penetrates the semiconductor layer 22 in the thickness direction.
  • the connection portion IP2 is formed by ion-implanting N-type impurities into the semiconductor layer 22.
  • connection part IP2 electrically connects the drain D of the amplification transistor to the impurity region IP1, and electrically connects the source S of the selection transistor to the impurity region IP1.
  • the impurity region IP1 is electrically connected to the copper wiring CC on the underside of the readout circuit board 20 via a via.
  • the photodetector element 1C With the photodetector element 1C, there is no need to form the conductive portion POLY using, for example, polysilicon.
  • the connection portion IP2 can be formed using the ion implantation process used when forming the drain D of the amplification transistor and the source S of the selection transistor. Therefore, the photodetector element 1C can improve signal conversion efficiency, just like the first to third embodiments, while simplifying the manufacturing process.
  • Fig. 16 is an explanatory diagram showing a part of a cross section of the light-detecting element 1D according to the fifth embodiment.
  • the photodetector element 1D has a configuration in which only the drain wiring DL of the amplifier transistor is provided closer to the logic circuit substrate 10 than the semiconductor layer 22, and is connected to the drain D of the amplifier transistor via a connection part TSV.
  • the drain wiring DL of the amplifier transistor is usually desirably wider than other wiring to prevent voltage drop (IR-Drop), and arranging just the drain wiring DL of the amplifier transistor on the back surface, as in the case of the photodetector element 1D, greatly improves layout flexibility.
  • the drain wiring DL of the amplification transistor and the source wiring SL of the selection transistor are provided on the logic circuit substrate 10, but this is just an example. Wiring other than the gate wiring of the readout circuit substrate 20 may be embedded in the interlayer insulating film 21 that exists between the semiconductor layer 22 of the readout circuit substrate 20 and the logic circuit substrate 10.
  • the conductive portion POLY is provided on the same plane as the gate AMP of the amplification transistor, but this is just one example.
  • the conductive portion POLY according to the first embodiment does not necessarily have to be provided on the same plane as the gate AMP of the amplification transistor, as long as it is located closer to the semiconductor layer 22 than the first-layer wiring M1.
  • connection portion TSV according to the first to third embodiments and the fifth embodiment may be replaced with the connection portion IP2 according to the fourth embodiment.
  • connection portion TSV according to the first to third embodiments and the fifth embodiment may be formed by ion-implanting N-type impurities into the semiconductor layer 22.
  • connection portion IP2 according to the fourth embodiment may be replaced with the connection portion TSV according to the first to third embodiments and the fifth embodiment. Any of the above modifications can improve the signal conversion efficiency of the photodetector and the degree of freedom in designing the first-layer wiring M1.
  • the present technology can also be configured as follows. (1) a sensor substrate provided with a photoelectric conversion element that photoelectrically converts incident light into a signal charge; a readout circuit board attached to a surface of the sensor substrate opposite to the light receiving surface, the readout circuit board having a readout circuit for reading out the signal charges from the sensor substrate;
  • the readout circuit board includes: a semiconductor layer in which a transistor is formed; a gate wiring provided in an interlayer insulating film between the semiconductor layer and the sensor substrate and connected to a gate of the transistor; a conductive portion provided at a position closer to the semiconductor layer than the gate wiring; a connecting portion that penetrates the semiconductor layer in a thickness direction and electrically connects the conductive portion to a wiring layer that is provided on the opposite side of the semiconductor layer from the interlayer insulating film.
  • connection portion is a region in which the semiconductor layer is doped with an impurity.
  • the transistor is an amplification transistor that amplifies the signal charge, the conductive portion is provided so as to be in contact with the drain of the amplification transistor,
  • the wiring layer is a drain wiring connected to a power supply and applying a power supply voltage to a drain of the amplification transistor.
  • the drain wiring has a thickness greater than that of other wirings provided in the interlayer insulating film.
  • the transistor is a selection transistor that selects a photoelectric conversion element from which the signal charge is to be read out from the plurality of photoelectric conversion elements,
  • the photodetector element according to any one of (1) to (7), wherein the conductive portion is provided so as to be in contact with the source of the selection transistor.
  • (11) a logic circuit board attached to a surface of the readout circuit board opposite to a surface to which the sensor substrate is attached, the logic circuit board having a logic circuit for processing the read-out signal charges;
  • the light-detecting element according to any one of (1) to (10), wherein the wiring layer is buried in an interlayer insulating film of a logic circuit board.
  • the readout circuit board further includes an interlayer insulating film provided on the opposite side of the semiconductor layer from the interlayer insulating film,
  • Photodetector element 100, 1, 1A, 1B, 1C, 1D Photodetector element 10 Logic circuit board 11 Interlayer insulating film 12, 13, 22 Semiconductor layer 20 Readout circuit board 21 Interlayer insulating film 30 Sensor substrate 31 Interlayer insulating film AMP, SEL Gate CC Copper wiring D Drain S Source DL Drain wiring SL Source wiring DTI Deep trench isolation STI Shallow trench isolation FD Floating diffusion IP1 Impurity region M1 First layer wiring M2 Second layer wiring M3 Third layer wiring OCL On-chip lens PD Photodiode POLY Conductive portion TG Transfer gate TSV, IP2 Connection portion

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Abstract

実施形態に係る光検出素子は、センサ基板と、読み出し回路基板とを含む。センサ基板は、入射光を信号電荷に光電変換する光電変換素子が設けられる。読み出し回路基板は、センサ基板の受光面とは反対側の面に貼合され、光電変換素子から信号電荷を読み出す読み出し回路が設けられる。読み出し回路基板は、半導体層と、ゲート配線と、導電部と、接続部とを有する。半導体層は、トランジスタが形成される。ゲート配線は、半導体層とセンサ基板との間の層間絶縁膜内に設けられ、トランジスタのゲートに接続される。導電部は、ゲート配線よりも半導体層に近い位置に設けられる。接続部は、半導体層を厚さ方向に貫通し、半導体層を介して層間絶縁膜とは反対側に設けられる配線層と導電部とを電気的に接続する。

Description

光検出素子
　本開示は、光検出素子に関する。
　入射光を信号電荷に光電変換するセンサ画素が設けられる基板と、信号電荷を読み出す読み出し回路が設けられる基板と、読み出された信号電荷を信号処理するロジック回路が設けられる基板とが積層された３層構造の撮像素子がある（例えば、特許文献１参照）。
　かかる撮像素子では、センサ画素が設けられる基板において信号電荷を一時的に保持するフローティングディフュージョンと、ロジック回路が設けられる基板とは、多層配線を介して電気的に接続される。
特開２０２０－８８３８０号公報
　上記のような３層構造の撮像素子では、例えば、読み出し回路が設けられる基板の多層配線間に生じる寄生容量が増大すると、入射光を信号電荷に光電変換し、信号電荷を増幅して出力する処理において信号変換効率が低下する。
　そこで、本開示では、信号変換効率の低下を抑制することができる光検出素子を提供する。
　本開示の実施形態に係る光検出素子は、センサ基板と、読み出し回路基板とを含む。前記センサ基板は、入射光を信号電荷に光電変換する光電変換素子が設けられる。前記読み出し回路基板は、前記センサ基板の受光面とは反対側の面に貼合され、前記光電変換素子から前記信号電荷を読み出す読み出し回路が設けられる。前記読み出し回路基板は、半導体層と、ゲート配線と、導電部と、接続部とを有する。前記半導体層は、トランジスタが形成される。前記ゲート配線は、前記半導体層と前記センサ基板との間の層間絶縁膜内に設けられ、前記トランジスタのゲートに接続される。前記導電部は、前記ゲート配線よりも前記半導体層に近い位置に設けられる。前記接続部は、前記半導体層を厚さ方向に貫通し、前記半導体層を介して前記層間絶縁膜とは反対側に設けられる配線層と前記導電部とを電気的に接続する。
本開示の対比例に係る光検出素子の断面の一部を示す説明図である。 第１実施形態に係る光検出素子の断面の一部を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第１実施形態に係る光検出素子の製造工程を示す説明図である。 第２実施形態に係る光検出素子の断面の一部を示す説明図である。 第３実施形態に係る光検出素子の断面の一部を示す説明図である。 第４実施形態に係る光検出素子の断面の一部を示す説明図である。 第５実施形態に係る光検出素子の断面の一部を示す説明図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。以下では、実施形態に係る光検出素子が撮像素子である場合について説明するが、実施形態に係る光検出素子は、測距装置に含まれる受光素子であってもよい。この場合、光検出素子は、測距対象に向けて出射されるレーザ光の測距対象からの反射光を受光して情報処理装置へ出力する。情報処理装置は、例えば、出射されレーザ光の位相と、受光する反射光の位相とに基づいて、測距対象までの距離を計測する。
≪１．対比例に係る光検出素子≫
　まず、図１を参照して、従来の対比例に係る光検出素子の構成について説明する。図１は、本開示の対比例に係る光検出素子１００の断面の一部を示す説明図である。光検出素子１００は、ロジック回路基板１０と、読み出し回路基板２０と、センサ基板３０とが積層された３層構造になっている。
　センサ基板３０は、入射光を信号電荷に光電変換する光電変換素子の一例であるフォトダイオードＰＤが設けられる。具体的には、センサ基板３０は、最上層にオンチップレンズＯＣＬが設けられ、各オンチップレンズＯＣＬの内部下方にカラーフィルタＣＦが設けられる。
　さらに、各カラーフィルタＣＦ直下のＳｉ（シリコン）層に光電変換素子であるフォトダイオードＰＤが設けられる。フォトダイオードＰＤは、撮像画像の各画素に対応して設けられる。つまり、オンチップレンズＯＣＬ、カラーフィルタＣＦ、およびフォトダイオードＰＤは、画素エリアにおいて撮像画素と対応するように行列状に配置される。
　各画素には、フォトダイオードＰＤによって光電変換された信号電荷をフローティングディフュージョンＦＤに転送する転送ゲートＴＧが設けられる。フローティングディフュージョンＦＤは、フォトダイオードＰＤによって光電変換された信号電荷を一時的に保持する電荷保持領域である。
　また、各画素間は、ディープトレンチアイソレーションＤＴＩによって電気的に画素分離されている。なお、画素間分離構造は例えばパーシャルディープトレンチアイソレーションやシャロウトレンチアイソレーション構造であってもよい。
　また、センサ基板３０は、フォトダイオードＰＤよりも下方および画素エリアの外側に層間絶縁膜３１が設けられる。画素エリアの外側における層間絶縁膜３１には、アルミの接続パッドＡＬが埋設される。
　また、フォトダイオードＰＤよりも下方の層間絶縁膜３１には、多層配線が埋設される。図１には、多層配線の一例として第１層配線Ｍ１および第２層配線Ｍ２の２層配線を示している。また、層間絶縁膜３１の下端には、読み出し回路基板２０と電気的に接続するための銅配線ＣＣが埋設される。図１に示す例では、フローティングディフュージョンＦＤ、第１層配線Ｍ１、第２層配線Ｍ２、および銅配線ＣＣがビアによって電気的に接続されている。
　読み出し回路基板２０は、センサ基板３０の受光面とは反対側の面に貼合される。つまり、センサ基板３０と読み出し回路基板２０とは、互いに対向するように接続されるフェイストゥフェイス接続される。読み出し回路基板２０は、センサ基板３０から信号電荷を読み出す読み出し回路が設けられる。
　例えば、読み出し回路は、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタ（図示略）などを含む。増幅トランジスタは、フローティングディフュージョンＦＤに保持された信号電荷を増幅するトランジスタである。
　選択トランジスタは、複数のフォトダイオードＰＤから信号電荷を読み出すフォトダイオードＰＤを選択するトランジスタである。リセットトランジスタは、フローティングディフュージョンＦＤに保持された信号電荷をリセット（放電）するトランジスタである。
　具体的には、読み出し回路基板２０は、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタの各ソースおよび各ドレインが形成されるＳｉなどの半導体層２２を備える。半導体層２２の上面における増幅トランジスタ、選択トランジスタ、およびリセットトランジスタの各ソースと各ドレインとの間にはゲートが設けられる。
　図１では、半導体層２２の上面に設けられる増幅トランジスタのゲートＡＭＰと、選択トランジスタのゲートＳＥＬを図示しており、リセットトランジスタのゲートは図示を省略している。増幅トランジスタ、選択トランジスタ、およびリセットトランジスタにおける半導体層２２の内部の部分は、シャロウトレンチアイソレーションＳＴＩによって電気的に素子分離される。
　また、読み出し回路基板２０は、半導体層２２とセンサ基板３０との間、画素領域の外側、および半導体層２２とロジック回路基板１０との間に層間絶縁膜２１が設けられる。半導体層２２よりも上方および画素領域の外側の層間絶縁膜２１には、多層配線が埋設される。図２には、多層配線の一例として第１層配線Ｍ１、第２層配線Ｍ２、および第３層配線Ｍ３の３層配線を示している。
　また、層間絶縁膜２１の上端には、センサ基板３０と電気的に接続するための銅配線ＣＣが埋設される。層間絶縁膜２１の下端には、ロジック回路基板１０と電気的に接続するための銅配線ＣＣが埋設される。
　図１に示す例では、増幅トランジスタのゲートＡＭＰと読み出し回路基板２０の銅配線ＣＣとは、第１層～第２層配線Ｍ１，Ｍ２とビアとによって電気的に接続される。このため、センサ基板３０と読み出し回路基板２０とが貼合され、銅配線ＣＣ同士が接続されることで、フローティングディフュージョンＦＤと増幅トランジスタのゲートＡＭＰとが電気的に接続される。
　また、増幅トランジスタのドレインＤは、第１層～第２層配線Ｍ１，Ｍ２およびビアを介して電源（図示略）に接続される。これにより、増幅トランジスタのドレインＤには電源電圧が印加される。また、選択トランジスタのソースＳは、ソースＳの直上の第１層～第２層配線Ｍ１，Ｍ２およびビアと、画素領域の外側に設けられる第１層～第３層配線Ｍ１，Ｍ２，Ｍ３およびビアＶＡとを介してロジック回路基板１０と電気的に接続される。
　ロジック回路基板１０は、読み出し回路によって読み出された信号電荷を信号処理するためのＰチャネルＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field-Effect　Transistor）およびＮチャネルＭＯＳＦＥＴなどが設けられる。
　具体的には、ロジック回路基板１０は、ＰチャネルＭＯＳＦＥＴのソースおよびドレインが形成されるＮ型の半導体層１３と、ＮチャネルＭＯＳＦＥＴのソースおよびドレインが形成されるＰ型の半導体層１２とを備える。
　Ｎ型の半導体層１３の上面におけるＰチャネルＭＯＳＦＥＴのソースとドレインとの間にはＰチャネルＭＯＳＦＥＴのゲートＰＭＯＳが設けられる。Ｐ型の半導体層１２の上面におけるＮチャネルＭＯＳＦＥＴのソースとドレインとの間にはＮチャネルＭＯＳＦＥＴのゲートＮＭＯＳが設けられる。
　また、ロジック回路基板１０は、Ｐ型の半導体層１２とＮ型の半導体層１３と読み出し回路基板２０との間、および画素領域の外側に層間絶縁膜１１が設けられる。Ｐ型の半導体層１２とＮ型の半導体層１３よりも上方および画素領域の外側の層間絶縁膜１１には、配線層が埋設される。図１には、配線層の一例として第１層配線Ｍ１の１層配線を示している。また、層間絶縁膜１１の上端には、読み出し回路基板２０と電気的に接続するための銅配線ＣＣが埋設される。
　光検出素子１００では、フォトダイオードＰＤに光が入射すると、フォトダイオードＰＤによって入射光が信号電荷に光電変換され、信号電荷がフォトダイオードＰＤに蓄積される。その後、転送ゲートＴＧに所定の電圧が印加されると、フォトダイオードＰＤからフローティングディフュージョンＦＤに信号電荷が転送され、フローティングディフュージョンＦＤに信号電荷が保持される。
　これにより、フローティングディフュージョンＦＤから増幅トランジスタのゲートＡＭＰに信号電荷の電荷量に応じた電圧が印加され、増幅トランジスタのドレインＤからソース（図示略）に信号電荷の増幅された電圧が印加される。増幅トランジスタのソースと選択トランジスタのドレインとは接続されている。
　このため、選択トランジスタのゲートＳＥＬに所定の電圧が印加されると、選択トランジスタのドレインからソースＳに信号電荷の増幅された電圧が印加される。選択トランジスタのソースＳは、ソースＳの直上の第１層～第２層配線Ｍ１，Ｍ２およびビアと、画素領域の外側に設けられる第１層～第３層配線Ｍ１，Ｍ２，Ｍ３およびビアＶＡとを介してロジック回路基板１０と電気的に接続される。
　これにより、読み出し回路によって読み出されて増幅された信号電荷の電圧がロジック回路基板１０に出力され、ロジック回路基板１０のロジック回路によって信号処理されてロジック回路基板１０から画素信号として外部装置に出力される。外部装置は、例えば、画像を保存するメモリまたは画像を表示する表示装置などである。
　かかる光検出素子１００では、読み出し回路基板２０の多層配線間に生じる寄生容量が増大すると、入射光を信号電荷に光電変換し、信号電荷を増幅して出力する処理において信号変換効率が低下する。
　例えば、図１に示す破線楕円で囲まれる部分の第１層配線Ｍ１、第２層配線Ｍ２およびビアと、隣設される第１層配線Ｍ１、第２層配線Ｍ２およびビアとが寄生容量となり電荷を蓄積するとフローティングディフュージョンＦＤに保持された信号電荷の電圧が減衰する。その結果、信号電荷の信号変換効率が低下する。そこで、次に説明する第１実施形態に係る光検出素子は、信号電荷の信号変換効率の低下を抑制する構成を備える。
≪２．第１実施形態に係る光検出素子≫
　図２は、第１実施形態に係る光検出素子１の断面の一部を示す説明図である。光検出素子１は、図１に示す破線楕円で囲まれる部分の構成要素がなく、その代わりに、図２に示す破線楕円で囲まれる部分の構成要素を備える。
　光検出素子１は、対比例に係る層間絶縁膜３１に埋設される配線のうち、半導体層２２よりもセンサ基板３０側に設けられなければならない配線以外の配線が半導体層２２よりもロジック回路基板１０側に設けられる。
　具体的には、増幅トランジスタのゲートＡＭＰは、上方に配置されるフローティングディフュージョンＦＤと接続される。このため、増幅トランジスタのゲートＡＭＰとフローティングディフュージョンＦＤとを接続するゲート配線は、半導体層２２よりもセンサ基板３０側に設けられなければならない。
　一方、増幅トランジスタのドレインＤに接続されるドレイン配線ＤＬやリセットトランジスタのソースＳに接続されるソース配線ＳＬなど、増幅トランジスタのゲート配線以外の配線は、必ずしも半導体層２２よりもセンサ基板３０側に設けられる必要はない。
　そこで、図２に示すように、光検出素子１は、例えば、増幅トランジスタのドレイン配線ＤＬおよびリセットトランジスタのソース配線ＳＬがロジック回路基板１０の層間絶縁膜１１に埋設される。
　また、光検出素子１の読み出し回路基板２０は、増幅トランジスタのゲートＡＭＰに接続されるゲート配線（第１層配線Ｍ１）よりも半導体層２２に近い位置に設けられる導電部ＰＯＬＹを備える。導電部ＰＯＬＹは、例えば、Ｎ型の不純物が添加されたドープドポリシリコンによって構成される。
　例えば、導電部ＰＯＬＹは、増幅トランジスタのゲートＡＭＰと同一平面上に設けられる。なお、導電部ＰＯＬＹは、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）など耐熱性の高い導電性材料で構成されてもよい。
　導電部ＰＯＬＹの一つは、例えば、増幅トランジスタのドレインＤと接するように設けられる。また、導電部ＰＯＬＹの一つは、例えば、選択トランジスタのソースＳと接するように設けられる。
　また、光検出素子１の読み出し回路基板２０は、半導体層２２を厚さ方向に貫通し、半導体層２２を介して層間絶縁膜２１とは反対側に設けられるドレイン配線ＤＬおよびソース配線ＳＬと導電部ＰＯＬＹとを電気的に接続する接続部ＴＳＶを備える。
　接続部ＴＳＶは、例えば、スルーシリコンビアである。接続部ＴＳＶと増幅トランジスタのドレイン配線ＤＬおよびリセットトランジスタのソース配線ＳＬとは銅配線ＣＣおよびビアを介して電気的に接続される。
　このように、光検出素子１の読み出し回路基板２０は、増幅トランジスタのドレインＤに接続される第１層配線Ｍ１およびリセットトランジスタのソースに接続される第１層配線Ｍ１が層間絶縁膜２１に存在しない。これにより、光検出素子１の読み出し回路基板２０は、隣設される第１層配線Ｍ１の数が減少するので、層間絶縁膜２１内部に生じる寄生容量が低減される。したがって、光検出素子１によれば、信号電荷の信号変化率の低下を抑制できる。
　また、光検出素子１の読み出し回路基板２０は、増幅トランジスタのドレインＤに接続される第１層配線Ｍ１およびリセットトランジスタのソースに接続される第１層配線Ｍ１が層間絶縁膜２１に存在しないので、その分第１層配線Ｍ１の設計の自由度が向上する。
　これにより、光検出素子１は、設計の自由度が向上した第１層配線Ｍ１によって、フローティングディフュージョンＦＤから増幅トランジスタのゲートＡＭＰまでの配線長を短くできるので、これによっても振動電荷の信号変換効率（変換ゲイン）を向上できる。
　また、増幅トランジスタのドレイン配線ＤＬは、電源に接続されて比較的高い電圧が印加されるため、他の配線から離して設けられることが望ましい。しかし、増幅トランジスタのドレイン配線ＤＬは、読み出し回路基板２０の層間絶縁膜２１に設けられる場合、画素の高密度化に伴って画素トランジスタが密集しているため、他の配線から離して設けられることが困難である。なお、画素トランジスタは、例えば、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタなどである。
　また、増幅トランジスタのドレイン配線ＤＬは、信号電荷を効率的に増幅する観点から太さを大きくして低抵抗化を図ることが望ましい。しかし、増幅トランジスタのドレイン配線ＤＬは、読み出し回路基板２０の層間絶縁膜２１に設けられる場合、上記のように画素トランジスタが密集しているため、太さを大きくすることが容易でない。
　これに対して、光検出素子１が備える増幅トランジスタのドレイン配線ＤＬは、画素トランジスタが密集して設けられる読み出し回路基板２０の層間絶縁膜３１内ではなく、ロジック回路基板１０の層間絶縁膜１１内に埋設される。
　このため、増幅トランジスタのドレイン配線ＤＬは、他の配線から離して設けられることが可能になると共に、配線の太さを大きくすることが可能になる。これにより、光検出素子１は、信号電荷の信号変換効率を向上させることができる。
≪３．第１実施形態に係る光検出素子の製造工程≫
　次に、図３～図１２を参照して、第１実施形態に係る光検出素子１の製造工程について説明する。光検出素子１を製造する場合、図３に示すように、まず、半導体層２２における画素トランジスタの形成領域を区画するようにシャロウトレンチアイソレーションＳＴＩを形成する。シャロウトレンチアイソレーションＳＴＩは、例えば、半導体層２２にトレンチ（溝）を形成し、溝を例えば、酸化シリコンなどの絶縁体によって埋めることによって形成する。
　その後、半導体層２２の上面における所定位置に、増幅トランジスタのゲートＡＭＰ、選択トランジスタのゲートＳＥＬ、およびリセットトランジスタのゲート（図示略）を形成する。そして、半導体層２２における各ゲートを挟んだ両側の内部にＮ型の不純物をイオン注入することによって、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタのソースとドレインとを形成する。
　続いて、図４に示すように、半導体層２２における接続部ＴＳＶ（図２参照）の形成位置に、ディープトレンチアイソレーションＤＴＩを形成する。ディープトレンチアイソレーションＤＴＩは、例えば、半導体層２２にシャロウトレンチアイソレーションＳＴＩよりも深いトレンチ（溝）を形成し、溝を例えば、酸化シリコンなどの絶縁体によって埋めることによって形成する。
　その後、図５に示すように、ディープトレンチアイソレーションＤＴＩの上面（増幅トランジスタのゲートＡＭＰと同一平面上）に導電部ＰＯＬＹを形成する。導電部ＰＯＬＹは、Ｎ型の不純物が添加されたドープドポリシリコンによって形成される。
　続いて、図６に示すように、半導体層２２上に層間絶縁膜２１を成膜する工程と、層間絶縁膜２１にビアを形成する工程と、配線を形成する工程とを繰り返すことによって、層間絶縁膜２１の内部に第１層～第３層配線Ｍ１，Ｍ２，Ｍ３を埋設する。そして、層間絶縁膜２１の表層に銅配線ＣＣを埋設する。
　その後、図７に示すように、図３～図６に示す工程で形成した読み出し回路基板２０に、センサ基板３０を貼合する。このとき、センサ基板３０の銅配線ＣＣと、読み出し回路基板２０の銅配線ＣＣとを接合して両基板を貼合する。これにより、フローティングディフュージョンＦＤと、増幅トランジスタのゲートＡＭＰとが電気的に接続される。
　続いて、図８に示すように、読み出し回路基板２０を下面側から研削および研磨して、読み出し回路基板２０を薄肉化し、半導体層２２の下側に層間絶縁膜２１を形成する。その後、画素領域の外側に形成された第１層～第３層配線Ｍ１，Ｍ２，Ｍ３から読み出し回路基板２０の下面まで達するビアＶＡを形成する。
　続いて、図９に示すように、読み出し回路基板２０におけるディープトレンチアイソレーションＤＴＩを半導体層２２の厚さ方向に貫通する接続部ＴＳＶを形成する。接続部ＴＳＶを前述したように、例えば、スルーシリコンビアである。
　その後、図１０に示すように、読み出し回路基板２０の層間絶縁膜２１の下層に、接続部ＴＳＶおよびビアＶＡと接続された銅配線ＣＣを埋設する。そして、図１１に示すように、読み出し回路基板２０におけるセンサ基板３０が貼合される側の面とは反対側の面に、ロジック回路基板１０を貼合する。
　このとき、読み出し回路基板２０の銅配線ＣＣと、ロジック回路基板１０の銅配線ＣＣとを接合して両基板を貼合する。これにより、読み出し回路基板２０と、ロジック回路基板１０とが電気的に接続される。
　その後、図１２に示すように、センサ基板３０の各フォトダイオードＰＤの上面にカラーフィルタＣＦとオンチップレンズＯＣＬとを順次形成する。最後に、センサ基板３０の画素領域の外側に上面から層間絶縁膜３１の内部に向けて延伸する開口を形成し、開口の内部に、例えば、アルミの接続パッドＡＬを形成して、図２に示す光検出素子１が完成する。
　なお、図２～図１２に示す製造工程では、リセットトランジスタのソースＳに接続される接続部ＴＳＶの形成工程を省略している。リセットトランジスタのソースＳに接続される接続部ＴＳＶは、増幅トランジスタのドレインＤに接続される接続部ＴＳＶの形成工程と同様の工程によって形成することが可能である。
≪４．第２実施形態に係る光検出素子≫
　次に、図１３を参照して、第２実施形態に係る光検出素子１Ａについて説明する。図１３は、第２実施形態に係る光検出素子１Ａの断面の一部を示す説明図である。
　図１３に示すように、光検出素子１Ａは、導電部ＰＯＬＹが半導体層２２の内部に埋め込まれている構成が第１実施形態とは異なり、他の構成は第１実施形態と同様である。第２実施形態に係る導電部ＰＯＬＹは、センサ基板３０で用いられることのある、サイドコンタクト構造に相当する。
　つまり、第２実施形態に係る導電部ＰＯＬＹは、半導体層２２の内部において増幅トランジスタのドレインＤに当接して接続され、半導体層２２の内部において選択トランジスタのソースに当接して接続される。
　第２実施形態に係る導電部ＰＯＬＹは、例えばＮ型の不純物が添加されたドープドポリシリコンにより構成されている。導電部ＰＯＬＹは、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン(ＴｉＮ)など耐熱性の高い導電性材料で構成してもよい。
　第２実施形態に係る光検出素子１Ａによれば、層間絶縁膜２１内に導電部ＰＯＬＹが設けられる場合に比べて、導電部ＰＯＬＹから第１層配線Ｍ１までの距離をさらに大きくすることができる。
　これにより、光検出素子１Ａは、導電部ＰＯＬＹと第１層配線Ｍ１とによって形成される寄生容量をさらに小さくなるので、信号電荷の信号変換効率をさらに向上できる。また、光検出素子１Ａは、層間絶縁膜２１内に導電部ＰＯＬＹが設けられない分、第１層配線Ｍ１の設計自由度をさらに向上させることができる。
≪５．第３実施形態に係る光検出素子≫
　次に、図１４を参照して、第３実施形態に係る光検出素子１Ｂについて説明する。図１４は、第３実施形態に係る光検出素子１Ｂの断面の一部を示す説明図である。
　図１４に示すように、第３実施形態に係る光検出素子１Ｂは、導電部ＰＯＬＹを備えておらず、接続部ＴＳＶの一つが直接、増幅トランジスタのドレインＤに接続され、接続部ＴＳＶの一つが直接、選択トランジスタのソースＳに接続される。
　換言すると、第３実施形態おけるゲート配線よりも半導体層２２に近い位置に設けられる導電部（第２実施形態の導電部ＰＯＬＹに相当する部材）は、半導体層２２におけるゲートが設けられる側の内部にＮ型の不純物がドープされた領域である。そして、第３実施形態おける導電部は、トランジスタのソースおよびドレインの少なくともいずれか一方として機能する。
　これにより、光検出素子１Ｂは、第１および第２実施形態と同様に、信号変換効率を向上させつつ、導電部ＰＯＬＹと増幅トランジスタのドレインＤおよび選択トランジスタのソースＳとが横並びにならないので、面方向のサイズが小型化可能になる。
≪６．第４実施形態に係る光検出素子≫
　次に、図１５を参照して、第４実施形態に係る光検出素子１Ｃについて説明する。図１５は、第４実施形態に係る光検出素子１Ｃの断面の一部を示す説明図である。
　図１５に示すように、第４実施形態に係る光検出素子１Ｃは、半導体層２２における増幅トランジスタのドレインＤと対向する位置、および選択トランジスタのソースＳと対向する位置にＮ型の不純物がドープされた不純物領域ＩＰ１を備える。不純物領域ＩＰ１は、半導体層２２にＮ型の不純物がイオン注入されて形成される。
　さらに、光検出素子１Ｃは、接続部ＴＳＶに代えて、半導体層２２の厚さ方向に貫通するように、半導体層２２にＮ型の不純物がドープされた接続部ＩＰ２を備える。接続部ＩＰ２は、半導体層２２にＮ型の不純物がイオン注入されて形成される。
　接続部ＩＰ２は、増幅トランジスタのドレインＤと不純物領域ＩＰ１との間を電気的に接続し、選択トランジスタのソースＳと不純物領域ＩＰ１との間を電気的に接続する。不純物領域ＩＰ１は、ビアを介して読み出し回路基板２０下面の銅配線ＣＣと電気的に接続される。
　光検出素子１Ｃによれば、例えば、ポリシリコンなどを使用して導電部ＰＯＬＹを形成する必要がなく、例えば、増幅トランジスタのドレインＤおよび選択トランジスタのソースＳを形成する際のイオン注入工程を利用して接続部ＩＰ２の形成が可能である。このため、光検出素子１Ｃは、製造工程が簡略化されつつも、第１～第３実施形態と同様に、信号変換効率を向上できる。
≪７．第５実施形態に係る光検出素子≫
　次に、図１６を参照して、第５実施形態に係る光検出素子１Ｄについて説明する。図１６は、第５実施形態に係る光検出素子１Ｄの断面の一部を示す説明図である。
　第１実施形態では、ゲート配線以外のソース配線およびドレイン配線を全て読み出し回路基板２０の半導体層２２よりもロジック回路基板１０側に設け、接続部ＴＳＶを介して各トランジスタのソースおよびドレインに接続する場合について説明した。
　これに対して、第５実施形態に係る光検出素子１Ｄは、図１６に示すように、増幅トランジスタのドレイン配線ＤＬのみを半導体層２２よりもロジック回路基板１０側に設け、接続部ＴＳＶを介して、増幅トランジスタのドレインＤに接続する構成を備える。
　増幅トランジスタのドレイン配線ＤＬは、通常、他の配線より電圧低下（ＩＲ－Ｄｒｏｐ）対策のために線幅が太い方が望ましく、光検出素子１Ｄのように増幅トランジスタのドレイン配線ＤＬだけでも裏面に配置することでレイアウト自由度の改善効果が大きい。
≪８．変形例≫
　上記した実施形態では、増幅トランジスタのドレイン配線ＤＬおよび選択トランジスタのソース配線ＳＬがロジック回路基板１０に設けられる場合について説明したが、これは一例である。読み出し回路基板２０のゲート配線以外の配線は、読み出し回路基板２０における半導体層２２とロジック回路基板１０との間に存在する層間絶縁膜２１に埋設されていてもよい。
　また、上記した第１実施形態では、増幅トランジスタのゲートＡＭＰと同一平面上に設けられる導電部ＰＯＬＹを例に挙げて説明したが、これは一例である。第１実施形態に係る導電部ＰＯＬＹは、第１層配線Ｍ１よりも半導体層２２に近い位置であれば、必ずしも増幅トランジスタのゲートＡＭＰと同一平面上に設けられていなくてもよい。
　また、第１～第３実施形態および第５実施形態に係る接続部ＴＳＶは、第４実施形態に係る接続部ＩＰ２に置き換えられてもよい。つまり、第１～第３実施形態および第５実施形態に係る接続部ＴＳＶは、半導体層２２にＮ型の不純物がイオン注入されることによって形成されてもよい。
　また、第４実施形態に係る接続部ＩＰ２は、第１～第３実施形態および第５実施形態に係る接続部ＴＳＶに置き換えられてもよい。上記したいずれの変形例によっても、光検出素子は、信号変換効率および第１層配線Ｍ１の設計の自由度を向上できる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　入射光を信号電荷に光電変換する光電変換素子が設けられるセンサ基板と、
　前記センサ基板の受光面とは反対側の面に貼合され、前記センサ基板から前記信号電荷を読み出す読み出し回路が設けられる読み出し回路基板とを含み、
　前記読み出し回路基板は、
　トランジスタが形成される半導体層と、
　前記半導体層と前記センサ基板との間の層間絶縁膜内に設けられ、前記トランジスタのゲートに接続されるゲート配線と、
　前記ゲート配線よりも前記半導体層に近い位置に設けられる導電部と、
　前記半導体層を厚さ方向に貫通し、前記半導体層を介して前記層間絶縁膜とは反対側に設けられる配線層と前記導電部とを電気的に接続する接続部と
　を有する光検出素子。
（２）
　前記導電部は、前記ゲートと同一平面上に設けられる
　前記（１）に記載の光検出素子。
（３）
　前記導電部は、前記半導体層における前記ゲートが設けられる側の内部に埋設される
　前記（１）に記載の光検出素子。
（４）
　前記導電部は、ポリシリコンによって形成される
　前記（２）または（３）に記載の光検出素子。
（５）
　前記導電部は、前記半導体層における前記ゲートが設けられる側の内部に不純物がドープされた領域であり、前記トランジスタのソースおよびドレインの少なくともいずれか一方として機能する
　前記（３）に記載の光検出素子。
（６）
　前記接続部は、ＴＳＶ（Through　Silicon　Via）である
　前記（１）から（５）のいずれか一つに記載の光検出素子。
（７）
　前記接続部は、前記半導体層に不純物がドープされた領域である
　前記（１）から（６）のいずれか一つに記載の光検出素子。
（８）
　前記トランジスタは、前記信号電荷を増幅する増幅トランジスタであり、
　前記導電部は、前記増幅トランジスタのドレインと接するように設けられ、
　前記配線層は、電源に接続されて前記増幅トランジスタのドレインに電源電圧を印加するドレイン配線である
　前記（１）から（７）のいずれか一つに記載の光検出素子。
（９）
　前記ドレイン配線は、前記層間絶縁膜内に設けられる他の配線よりも太さが大きい
　前記（８）に記載の光検出素子。
（１０）
　前記トランジスタは、複数の前記光電変換素子から前記信号電荷を読み出す光電変換素子を選択する選択トランジスタであり、
　前記導電部は、前記選択トランジスタのソースと接するように設けられる
　前記（１）から（７）のいずれか一つに記載の光検出素子。
（１１）
　前記読み出し回路基板の前記センサ基板が貼合される面とは反対側の面に貼合され、読み出された前記信号電荷を信号処理するロジック回路が設けられるロジック回路基板をさらに含み、
　前記配線層は、ロジック回路基板の層間絶縁膜内に埋設される
　前記（１）から（１０）のいずれか一つに記載の光検出素子。
（１２）
　前記読み出し回路基板は、前記半導体層を介して前記層間絶縁膜とは反対側に設けられる層間絶縁膜をさらに備え、
　前記配線層は、前記半導体層を介して前記層間絶縁膜とは反対側に設けられる層間絶縁膜内に埋設される
　前記（１）から（１０）のいずれか一つに記載の光検出素子。
　１００，１，１Ａ，１Ｂ，１Ｃ，１Ｄ　光検出素子
　１０　ロジック回路基板
　１１　層間絶縁膜
　１２，１３，２２　半導体層
　２０　読み出し回路基板
　２１　層間絶縁膜
　３０　センサ基板
　３１　層間絶縁膜
　ＡＭＰ，ＳＥＬ　ゲート
　ＣＣ　銅配線
　Ｄ　ドレイン
　Ｓ　ソース
　ＤＬ　ドレイン配線
　ＳＬ　ソース配線
　ＤＴＩ　ディープトレンチアイソレーション
　ＳＴＩ　シャロウトレンチアイソレーション
　ＦＤ　フローティングディフュージョン
　ＩＰ１　不純物領域
　Ｍ１　第１層配線
　Ｍ２　第２層配線
　Ｍ３　第３層配線
　ＯＣＬ　オンチップレンズ
　ＰＤ　フォトダイオード
　ＰＯＬＹ　導電部
　ＴＧ　転送ゲート
　ＴＳＶ，ＩＰ２　接続部

Claims (12)

  1. 　入射光を信号電荷に光電変換する光電変換素子が設けられるセンサ基板と、
    　前記センサ基板の受光面とは反対側の面に貼合され、前記センサ基板から前記信号電荷を読み出す読み出し回路が設けられる読み出し回路基板とを含み、
    　前記読み出し回路基板は、
    　トランジスタが形成される半導体層と、
    　前記半導体層と前記センサ基板との間の層間絶縁膜内に設けられ、前記トランジスタのゲートに接続されるゲート配線と、
    　前記ゲート配線よりも前記半導体層に近い位置に設けられる導電部と、
    　前記半導体層を厚さ方向に貫通し、前記半導体層を介して前記層間絶縁膜とは反対側に設けられる配線層と前記導電部とを電気的に接続する接続部と
    　を有する光検出素子。
  2. 　前記導電部は、前記ゲートと同一平面上に設けられる
    　請求項１に記載の光検出素子。
  3. 　前記導電部は、前記半導体層における前記ゲートが設けられる側の内部に埋設される
    　請求項１に記載の光検出素子。
  4. 　前記導電部は、ポリシリコンによって形成される
    　請求項２または請求項３に記載の光検出素子。
  5. 　前記導電部は、前記半導体層における前記ゲートが設けられる側の内部に不純物がドープされた領域であり、前記トランジスタのソースおよびドレインの少なくともいずれか一方として機能する
    　請求項３に記載の光検出素子。
  6. 　前記接続部は、ＴＳＶ（Through　Silicon　Via）である
    　請求項１に記載の光検出素子。
  7. 　前記接続部は、前記半導体層に不純物がドープされた領域である
    　請求項１に記載の光検出素子。
  8. 　前記トランジスタは、前記信号電荷を増幅する増幅トランジスタであり、
    　前記導電部は、前記増幅トランジスタのドレインと接するように設けられ、
    　前記配線層は、電源に接続されて前記増幅トランジスタのドレインに電源電圧を印加するドレイン配線である
    　請求項１に記載の光検出素子。
  9. 　前記ドレイン配線は、前記層間絶縁膜内に設けられる他の配線よりも太さが大きい
    　請求項８に記載の光検出素子。
  10. 　前記トランジスタは、複数の前記光電変換素子から前記信号電荷を読み出す光電変換素子を選択する選択トランジスタであり、
    　前記導電部は、前記選択トランジスタのソースと接するように設けられる
    　請求項１に記載の光検出素子。
  11. 　前記読み出し回路基板の前記センサ基板が貼合される面とは反対側の面に貼合され、読み出された前記信号電荷を信号処理するロジック回路が設けられるロジック回路基板をさらに含み、
    　前記配線層は、ロジック回路基板の層間絶縁膜内に埋設される
    　請求項１に記載の光検出素子。
  12. 　前記読み出し回路基板は、前記半導体層を介して前記層間絶縁膜とは反対側に設けられる層間絶縁膜をさらに備え、
    　前記配線層は、前記半導体層を介して前記層間絶縁膜とは反対側に設けられる層間絶縁膜内に埋設される
    　請求項１に記載の光検出素子。
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