WO2025258436A1 - 半導体モジュールの製造方法、および半導体モジュール - Google Patents
半導体モジュールの製造方法、および半導体モジュールInfo
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Definitions
- This disclosure relates to a method for manufacturing a semiconductor module and a semiconductor device obtained by the method.
- Patent Document 1 discloses an example of such a semiconductor module.
- the semiconductor module disclosed in this document comprises a substrate (called a heat sink in Patent Document 1) on which the semiconductor elements are mounted, an encapsulating resin (called an encapsulant in Patent Document 1) that covers a portion of the substrate and the semiconductor elements, and a heat dissipation member (called a heat dissipation fin in Patent Document 1) that faces the substrate.
- the encapsulating resin is attached to the heat dissipation member via screws. This improves the heat dissipation performance of the semiconductor device.
- a semiconductor module in which multiple substrates are bonded to a heat dissipation member via a bonding layer is also possible.
- the work of attaching the sealing resin to the heat dissipation member is unnecessary.
- the sealing resin may lose its shape if the temperature at which the bonding layer is formed is relatively high.
- the heat dissipation member 80 has a base 84 and a heat dissipation portion 85.
- the base 84 includes a base surface 81, a back surface 82, and an end surface 83.
- the heat dissipation portion 85 is located on the side opposite the base surface 81 in the first direction z, and is connected to the back surface 82.
- the base material 10 of each of the multiple semiconductor devices A40 overlaps the heat dissipation portion 85. Therefore, in manufacturing the semiconductor module B40, in the first process P1 shown in Figures 18 and 19, each of the multiple base materials 10 is bonded to the base surface 81 so that it overlaps the heat dissipation portion 85 as viewed in the first direction z.
- each of the two first regions 81A of the base surface 81 is separated from the heat dissipation portion 85.
- heat dissipation section 85 is a water jacket through which a refrigerant flows.
- heat dissipation section 85 may be composed of multiple fins.
- heat dissipation member 80 has a base 84 including a base surface 81 and an end surface 83, and a heat dissipation portion 85 connected to base 84. Heat dissipation portion 85 is located on the opposite side to the side to which base surface 81 faces in first direction z.
- first process P1 each of the multiple substrates 10 is bonded to base surface 81 so as to overlap heat dissipation portion 85. This configuration improves the heat dissipation efficiency of heat dissipation member 80.
- the first region 81A of the base surface 81 is spaced apart from the heat dissipation portion 85 when viewed in the first direction z. This configuration effectively prevents deformation of the heat dissipation portion 85, even if a large compressive force acts on the first region 81A when the upper mold is butted against the first region 81A during the formation of the sealing resin 60 in the third process P3 shown in FIG. 22.
- FIG. 32 and 33 A semiconductor module B50 according to a fifth embodiment of the present disclosure will be described with reference to Figures 32 and 33.
- elements that are the same as or similar to those in the semiconductor module B10 described above are designated by the same reference numerals, and duplicated descriptions will be omitted.
- Figures 32 and 33 correspond to Figures 13 and 15, respectively, which show one of the multiple semiconductor devices A10 that constitute the semiconductor module B10.
- Semiconductor module B50 is composed of multiple semiconductor devices A50 connected to each other in the third direction y.
- the configuration of each of the multiple semiconductor devices A50 is similar to the configuration of each of the multiple semiconductor devices A10 that are components of semiconductor module B10.
- the configuration of the heat dissipation member 80 differs from that of semiconductor module B10.
- the heat dissipation member 80 has two engagement portions 86 recessed from the base surface 81.
- the two engagement portions 86 correspond to each of the multiple semiconductor devices A50.
- the two engagement portions 86 are spaced apart from each other in the second direction x.
- Each of the two engagement portions 86 extends in the third direction y.
- a portion of the sealing resin 60 is recessed into each of the two engagement portions 86. Therefore, in manufacturing the semiconductor module B50, in the third process P3 shown in Figure 22, the sealing resin 60 is recessed into each of the two engagement portions 86.
- the heat dissipation member 80 has an engagement portion 86 recessed from the base surface 81.
- the sealing resin 60 is recessed into the engagement portion 86. This configuration allows the sealing resin 60 to have an anchoring effect on the heat dissipation member 80. This effectively prevents the sealing resin 60 from peeling off from the heat dissipation member 80.
- FIG. 34 A semiconductor module B60 according to a sixth embodiment of the present disclosure will be described with reference to Figures 34 and 35.
- elements that are the same as or similar to those in the semiconductor module B10 described above are designated by the same reference numerals, and duplicated descriptions will be omitted.
- Figures 34 and 35 correspond to Figures 3 and 6, respectively, which show one of the multiple semiconductor devices A10 that constitute the semiconductor module B10.
- Semiconductor module B60 is composed of multiple semiconductor devices A60 connected to each other in the third direction y. Among the configurations of each of the multiple semiconductor devices A60, the configuration of the substrate 10 differs from the corresponding configuration of each of the multiple semiconductor devices A10.
- the first conductive layer 13 is a single member having only the first layer 131.
- the first layer 131 includes the first mounting surface 13A.
- the first signal wiring 21, the multiple first semiconductor elements 31, and the first power terminal 34 are all mounted on the first mounting surface 13A.
- each of the multiple first semiconductor elements 31 and the first power terminal 34 are conductively joined to the first mounting surface 13A.
- the second conductive layer 14 is a single member having only the third layer 141.
- the third layer 141 includes the second mounting surface 14A.
- the second signal wiring 22, the multiple second semiconductor elements 32, and the third power terminal 36 are all mounted on the second mounting surface 14A.
- each of the multiple second semiconductor elements 32 and the third power terminal 36 are conductively joined to the first mounting surface 14A.
- semiconductor module B60 also achieves the same effects as semiconductor module B10.
- Appendix 1 A first step (P1) of joining a plurality of substrates (10) to a heat dissipation member (80); a second step (P2) of individually bonding a plurality of first semiconductor elements (31) to the plurality of substrates; a third step (P3) of forming a sealing resin (60) that covers the plurality of base materials and the plurality of first semiconductor elements; The third step is carried out after the first step and the second step are completed, In the third step, the sealing resin is integrally formed.
- the heat dissipation member (80) has a base surface (81) facing one side of a first direction (z) and an end surface (83) facing a direction perpendicular to the first direction,
- the plurality of substrates (10) are bonded to the base surface
- the method for manufacturing a semiconductor module (B10) according to Appendix 1 wherein in the third step (P3), the sealing resin (60) contacts the base surface and exposes the end surface from the sealing resin.
- Appendix 3 A manufacturing method for a semiconductor module (B10) described in Appendix 2, wherein in the third step (P3), the sealing resin (60) is positioned inward from the periphery of the base surface (81) when viewed in the first direction (z). Appendix 4.
- a first opening (66) is provided in the sealing resin (60), The first opening is open from the side opposite to the side facing the base surface (81) in the first direction (z),
- a method for manufacturing a semiconductor module (B10) described in Appendix 3 wherein, when viewed in the first direction, the first opening is located between two adjacent substrates of the plurality of substrates (10).
- Appendix 5. A method for manufacturing a semiconductor module (B10) described in Appendix 4, wherein in the third step (P3), the first opening (66) is penetrated in the first direction (z) and the base surface (81) is exposed from the first opening. Appendix 6.
- the peripheral edge of the base surface (81) includes a first edge (811) extending in a second direction (x) perpendicular to the first direction (z), and a second edge (812) extending in a third direction (y) perpendicular to both the first direction and the second direction; the second edge is longer than the first edge;
- Appendix 7 A method for manufacturing a semiconductor module (B10) according to Appendix 6, wherein in the third step (P3), the first opening (66) is provided so as to extend in the second direction (x). Appendix 8.
- the base surface (81) includes a first region (81A) and a second region (81B), each of which is exposed from the sealing resin (60); the first region is located between the first edge (811) and the sealing resin in the third direction (y); the second region is located between the second edge (812) and the sealing resin in the second direction (x),
- a second opening (67) is provided in the sealing resin (60), The second opening portion opens from one side in the second direction (x) and penetrates in the first direction (z),
- the method for manufacturing a semiconductor module (B10) according to Appendix 8 wherein in the third step, the second region (81B) is exposed from the second opening.
- Appendix 10. A method for manufacturing a semiconductor module (B10) according to Appendix 9, wherein the second opening (67) is located on one side of the first opening (66) in the second direction (x).
- Appendix 11 A method for manufacturing a semiconductor module (B10) described in Appendix 10, wherein the dimension of the second opening (67) in the second direction (x) is smaller than the dimension of the first opening (66) in the second direction.
- the method further includes a step of arranging a plurality of first power terminals (34) that are individually connected to the first conductive layer (13) of each of the plurality of substrates (10), the step of arranging the plurality of first power terminals is performed before the third step (P3),
- the sealing resin (60) is formed so as to surround each of the plurality of first power terminals as viewed in the first direction (z),
- the sealing resin has a first surface (631) facing the same side as the base surface (81) in the first direction,
- Appendix 17. The method for manufacturing a semiconductor module (B10) according to any one of appendices 6 to 13, wherein the second step (P2) is carried out simultaneously with the first step (P1).
- a heat dissipation member having a base surface (81) facing one side of a first direction (z) and an end surface (83) facing a direction perpendicular to the first direction; A plurality of substrates (10) bonded to the base surface; a plurality of first semiconductor elements (31) individually conductively bonded to the plurality of substrates; a sealing resin (60) that integrally covers the plurality of base materials and the plurality of first semiconductor elements; the sealing resin is in contact with the base surface, The end surface of the semiconductor module (B10) is exposed from the sealing resin. Appendix 19.
- the sealing resin (60) has a first opening (66), The first opening is open from the side opposite to the side facing the base surface (81) in the first direction (z), A semiconductor module (B10) according to Appendix 18, wherein, when viewed in the first direction, the first opening is located between two adjacent substrates of the plurality of substrates (10). Appendix 20. The first opening (66) penetrates in the first direction (z), The semiconductor module (B10) according to Appendix 19, wherein the base surface (81) is exposed from the first opening. Appendix 21.
- the periphery of the base surface (81) includes a third edge (813) extending in the third direction (y), The third edge is located on the opposite side of the second edge (812) with respect to the first edge (811), The method for manufacturing a semiconductor module (B10) according to Appendix 11, wherein the third edge is longer than the first edge.
- Appendix 22 The base surface (81) includes a third region (81C) exposed from the sealing resin (60), the third region is located between the third edge (813) and the sealing resin (60) in the second direction (x); A method for manufacturing a semiconductor module (B10) according to Appendix 21, wherein the maximum dimension of the first region (81A) in the third direction (y) is greater than the maximum dimension of the third region in the second direction. Appendix 23.
- a third opening (68) is provided in the sealing resin (60), the third opening portion opens from the side opposite to the side on which the second opening portion (67) is located in the second direction (x) and penetrates in the first direction (z), 23.
- Appendix 24 A method for manufacturing a semiconductor module (B10) described in Appendix 23, wherein the third opening (68) is located on the opposite side of the first opening (66) from the second opening (67). Appendix 25.
- the heat dissipation member (80) is provided with an engagement portion (86) recessed from the base surface (81),
- the method further includes a step of arranging a first signal terminal (41) that is electrically connected to any one of the plurality of first semiconductor elements (31), the step of arranging the first signal terminal is performed after the third step (P3),
- Appendix 27 The semiconductor module (B10) according to Appendix 18, wherein the sealing resin (60) is located inward from the periphery of the base surface (81) when viewed in the first direction (z). Appendix 28.
- the power supply further comprises a plurality of first power terminals (34) individually conductively bonded to the plurality of substrates (10);
- Each of the plurality of base materials includes a first insulating layer (11), a first conductive layer (13) located on one side of the first insulating layer in the first direction (z), and a first heat dissipation layer (16) located on the opposite side of the first insulating layer from the first conductive layer, the first conductive layer is a single member;
- the power supply further comprises a plurality of second semiconductor elements (32) and a plurality of third power terminals (36); a plurality of second semiconductor elements and a plurality of third power terminals are individually conductively bonded to the plurality of substrates (10);
- Each of the plurality of base materials includes a second insulating layer (12) spaced apart from the first insulating layer (11) in a second direction (x) perpendicular to the first direction (z), a second conductive layer (14) located on one side of the second insulating layer in the first direction, and a second heat dissipation layer (17) located on the opposite side of the second insulating layer to the second conductive layer, the second conductive layer is a single member;
- B10 to B60 Semiconductor module A10 to A60: Semiconductor device 10: Base material 11, 12: First insulating layer, second insulating layer 13: First conductive layer 13A: First mounting surface 131, 132: First layer, second layer 14: Second conductive layer 14A: Second mounting surface 141, 142: Third layer, fourth layer 15: Third conductive layer 16, 17: First heat dissipation layer, second heat dissipation layer 21: First signal wiring 211: First base layer 212: First metal layer 213 to 216: First wiring layer, third wiring layer, fifth wiring layer, seventh wiring layer 22: Second signal wiring 221: Second base layer 222: Second metal layer 223 to 226: second wiring layer, fourth wiring layer, sixth wiring layer, eighth wiring layer 29: Sleeve 31: First semiconductor element 311, 312: First electrode, second electrode 313: First gate electrode 314: First detection electrode 32: Second semiconductor element 321, 322: Third electrode, fourth electrode 323: Second gate electrode 324: Second detection electrode 33: Thermistor 34: First
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
半導体モジュールの製造方法は、複数の基材を放熱部材に接合する第1工程と、複数の第1半導体素子を前記複数の基材に個別に接合する第2工程と、前記複数の基材、および前記複数の第1半導体素子を覆う封止樹脂を形成する第3工程とを備える。前記第3工程は、前記第1工程および前記第2工程が完了した後に行われる。前記第3工程では、前記封止樹脂を一体に形成する。
Description
本開示は、半導体モジュールの製造方法と、当該製造方法により得られる半導体装置とに関する。
従来、スイッチング機能を有する半導体素子(MOSFETやIGBTなど)が搭載された半導体モジュールが広く知られており、主に電力変換用に利用されている。特許文献1には、このような半導体モジュールの一例が開示されている。同文献に開示された半導体モジュールは、半導体素子を搭載する基材(特許文献1ではヒートシンク)と、当該基材の一部、および当該半導体素子を覆う封止樹脂(特許文献1では封止体)と、当該基材に対向する放熱部材(特許文献1では放熱フィン)とを具備する。封止樹脂は、ねじを介して放熱部材に取り付けられている。これにより、当該半導体装置の放熱性の向上を図ることができる。
ここで、特許文献1に開示されている半導体モジュールの他、接合層を介して複数の基材が放熱部材に接合された半導体モジュールが考えられる。当該半導体モジュールにおいては、封止樹脂を放熱部材に取り付けるための作業が不要となる。ただし、封止樹脂を形成した後に複数の基材を放熱部材に接合しようとする場合、接合層を形成する温度が比較的高温であると封止樹脂の形状が崩れるなどの影響が懸念される。
[概要]
本開示は、従来よりも改良が施された半導体モジュールの製造方法を提供することを一の課題とする。特に本開示は、上記事情に鑑み、複数の基材が放熱部材に接合された半導体モジュールに関し、封止樹脂の形状をより良好に保ちつつ、製造効率の向上を図ることが可能な半導体モジュールの製造方法を提供することを一の課題とする。
本開示は、従来よりも改良が施された半導体モジュールの製造方法を提供することを一の課題とする。特に本開示は、上記事情に鑑み、複数の基材が放熱部材に接合された半導体モジュールに関し、封止樹脂の形状をより良好に保ちつつ、製造効率の向上を図ることが可能な半導体モジュールの製造方法を提供することを一の課題とする。
本開示の第1の側面によって提供される半導体モジュールの製造方法は、複数の基材を放熱部材に接合する第1工程と、複数の第1半導体素子を前記複数の基材に個別に接合する第2工程と、前記複数の基材、および前記複数の第1半導体素子を覆う封止樹脂を形成する第3工程とを備える。前記第3工程は、前記第1工程および前記第2工程が完了した後に行われる。前記第3工程では、前記封止樹脂を一体に形成する。
本開示の第2の側面によって提供される半導体モジュールは、第1方向の一方側を向く基面と、前記第1方向に対して直交する方向を向く端面と、を有する放熱部材と、前記基面に接合された複数の基材と、前記複数の基材に個別に導電接合された複数の第1半導体素子と、前記複数の基材、および前記複数の第1半導体素子を一体で覆う封止樹脂とを備える。前記封止樹脂は、前記基面に接している。前記端面は、前記封止樹脂から露出している。
本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
[詳細な説明]
本開示の詳細について、添付図面に基づき説明する。
本開示の詳細について、添付図面に基づき説明する。
第1実施形態:
図1~図17に基づき、本開示の第1実施形態に係る半導体モジュールB10について説明する。図1に示すように、半導体モジュールB10は、互いにつながった複数の半導体装置A10により構成される。
図1~図17に基づき、本開示の第1実施形態に係る半導体モジュールB10について説明する。図1に示すように、半導体モジュールB10は、互いにつながった複数の半導体装置A10により構成される。
まず、図1~図15に基づき、半導体モジュールB10を構成する複数の半導体装置A10の各々について説明する。半導体装置A10は、基材10、第1信号配線21、第2信号配線22、複数の第1半導体素子31、複数の第2半導体素子32、2つのサーミスタ33、第1電力端子34、第2電力端子35、第3電力端子36、封止樹脂60、複数の外部接続部材71、および放熱部材80を備える。半導体装置A10は、複数のスリーブ29、第1信号端子41~第4信号端子44、2つの第5信号端子45、2つの第6信号端子46、第7信号端子47、第8信号端子48、複数の第1ワイヤ51~複数の第4ワイヤ54、第5ワイヤ55および第6ワイヤ56をさらに備える。ここで、図3は、理解の便宜上、封止樹脂60および放熱部材80を透過している。図4は、理解の便宜上、図3に対して第1導通部材37および第2導通部材38をさらに透過している。図3では、透過した封止樹脂60および放熱部材80の各々を想像線(二点鎖線)で示している。図4では、透過した第1導通部材37、第2導通部材38、封止樹脂60および放熱部材80の各々を想像線で示している。
半導体装置A10の説明においては、便宜上、後述する第1導電層13の第1搭載面13Aの法線方向を「第1方向z」と呼ぶ。第1方向zに対して直交する方向を「第2方向x」と呼ぶ。第1方向zおよび第2方向xの双方に対して直交する方向を「第3方向y」と呼ぶ。さらに半導体装置A10の説明において「重なっている。」とは、異なる2つの要素に関し、一方の要素の全体が他方の要素に重なっている場合の他、一方の要素の一部が他方の要素に重なっている場合も含む。
半導体装置A10は、第1電力端子34および第2電力端子35に入力された直流電力を、複数の第1半導体素子31、および複数の第2半導体素子32により交流電力に変換する。変換された交流電力は、第3電力端子36から出力されるとともに、モータなどの電力供給対象に入力される。半導体装置A10は、インバータなどの電力変換回路の一部を構成する。
封止樹脂60は、図6、図10および図11に示すように、複数の第1半導体素子31、および複数の第2半導体素子32を覆っている。封止樹脂60は、電気絶縁性を有する。封止樹脂60は、たとえば黒色のエポキシ樹脂を含む材料からなる。図2および図4に示すように、封止樹脂60は、頂面61、底面62、第1面631~第4面634、複数の第1収容部632A、第2収容部634A、および複数の台座部69を有する。
図6、図7および図10に示すように、頂面61は、第1方向zにおいて後述する第1導電層13の第1搭載面13Aと同じ側を向く。底面62は、第1方向zにおいて頂面61とは反対側を向く。
図2、図6および図7に示すように、第1面631~第4面634の各々は、第1方向zにおいて頂面61と同じ側を向く。第1面631は、頂面61の第2方向xの一方側に位置する。第2面632は、第2方向xにおいて頂面61と第1面631との間に位置する。第3面633は、第2方向xにおいて頂面61を基準として第1面631とは反対側に位置する。第4面634は、第2方向xにおいて頂面61と第3面633との間に位置する。
図2および図6に示すように、複数の第1収容部632Aの各々は、第2面632から開口するとともに、第2面632から凹んでいる。複数の第1収容部632Aは、第3方向yに沿って配列されている。複数の第2収容部634Aの各々は、第4面634から開口するとともに、第4面634から凹んでいる。複数の第2収容部634Aは、第3方向yに沿って配列されている。
図2に示すように、第1方向zの視て、複数の台座部69は、封止樹脂60の四隅に位置する。複数の台座部69の各々は、座面691を有する。座面691は、第1方向zにおいて頂面61と同じ側を向く。第1方向zにおいて、座面691は、頂面61よりも基材10から離れている。複数の台座部69の各々には、座面691から凹む開口が設けられている。
基材10は、図4~図7に示すように、複数の第1半導体素子31、および複数の第2半導体素子32の各々の第1方向zの一方側に位置する。基材10は、第1絶縁層11、第2絶縁層12、第1導電層13、第2導電層14、第3導電層15、第1放熱層16および第2放熱層17を含む。これらのうち、後述する第1導電層13の第2層132と、第2導電層14の第4層142とを除く要素は、たとえば活性金属接合法(AMB;Active Metal Brazing)により形成された基板から構成される。
第1絶縁層11は、図6および図10に示すように、第1方向zにおいて第1導電層13を基準として複数の第1半導体素子31とは反対側に位置する。第1絶縁層11は、第1導電層13および第3導電層15を搭載している。第1絶縁層11は、たとえば窒化アルミニウム(AlN)などのセラミックスを含む。第1絶縁層11は、封止樹脂60に覆われている。
第1導電層13は、図6および図10に示すように、第1方向zにおいて第1絶縁層11と複数の第1半導体素子31との間に位置する。第1導電層13は、複数の第1半導体素子31、第1信号配線21および第1電力端子34を搭載している。第1導電層13の組成は、銅(Cu)を含む。第1導電層13は、封止樹脂60に覆われている。第1導電層13は、第1方向zにおいて第1絶縁層11に対向する側とは反対側を向く第1搭載面13Aを有する。
図6および図10に示すように、第1導電層13は、第1層131および第2層132を含む。第1層131は、第1絶縁層11に接合されている。第1層131は、第1電力端子34を搭載している。第2層132は、第1方向zにおいて第1層131を基準として第1絶縁層11とは反対側に位置する。第2層132は、第1搭載面13Aを含む。第2層132は、複数の第1半導体素子31、および第1信号配線21を搭載している。第2層132は、接合層39を介して第1層131に導電接合されている。第2層132の第1方向zの寸法は、第1層131の第1方向zの寸法より大きい。ここで、接合層39は、たとえばハンダである。この他、接合層39は、金属粒子の焼結体でもよい。この場合、当該金属粒子は、たとえば銀(Ag)を含む。
第3導電層15は、図14に示すように、第1方向zにおいて第1絶縁層11と第2電力端子35との間に位置する。図4に示すように、第3導電層15は、第1方向zに対して直交する方向において第1導電層13から離れている。第3導電層15は、第2電力端子35を搭載している。第3導電層15の組成は、銅を含む。第3導電層15は、封止樹脂60に覆われている。
第1放熱層16は、図6、図7および図10に示すように、第1方向zにおいて第1絶縁層11を基準として第1導電層13とは反対側に位置する。第1放熱層16は、第1絶縁層11に接合されている。図5に示すように、第1放熱層16は、封止樹脂60の底面62から露出している。第1放熱層16の組成は、銅を含む。第1方向zに視て、第1放熱層16は、第1導電層13に重なっている。
第2絶縁層12は、図6および図11に示すように、第1方向zにおいて第2導電層14を基準として複数の第2半導体素子32とは反対側に位置する。図4に示すように、第2絶縁層12は、第2方向xにおいて第1絶縁層11から離れている。第2絶縁層12は、第2導電層14を搭載している。第2絶縁層12は、たとえば窒化アルミニウムなどのセラミックスを含む。第2絶縁層12は、封止樹脂60に覆われている。
第2導電層14は、図6および図11に示すように、第1方向zにおいて第2絶縁層12と複数の第2半導体素子32との間に位置する。図4に示すように、第2導電層14は、第2方向xにおいて第1導電層13から離れている。第3導電層15は、複数の第2半導体素子32、第2信号配線22および第3電力端子36を搭載している。第2導電層14の組成は、銅を含む。第2導電層14は、封止樹脂60に覆われている。第2導電層14は、第1方向zにおいて第2絶縁層12に対向する側とは反対側を向く第2搭載面14Aを有する。
図6および図11に示すように、第2導電層14は、第3層141および第4層142を含む。第3層141は、第2絶縁層12に接合されている。第3層141は、第3電力端子36を搭載している。第4層142は、第1方向zにおいて第3層141を基準として第2絶縁層12とは反対側に位置する。第4層142は、第2搭載面14Aを含む。第4層142は、複数の第2半導体素子32、および第2信号配線22を搭載している。第4層142は、接合層39を介して第3層141に導電接合されている。第4層142の第1方向zの寸法は、第3層141の第1方向zの寸法より大きい。
第2放熱層17は、図6、図7および図11に示すように、第1方向zにおいて第2絶縁層12を基準として第2導電層14とは反対側に位置する。第2放熱層17は、第2絶縁層12に接合されている。図5に示すように、第2放熱層17は、第2方向xにおいて第1放熱層16から離れている。第2放熱層17は、封止樹脂60の底面62から露出している。第2放熱層17の組成は、銅を含む。第1方向zに視て、第2放熱層17は、第2導電層14に重なっている。
複数の第1半導体素子31は、図6および図10に示すように、第1導電層13(第2層132)の第1搭載面13Aに接合されている。複数の第1半導体素子31の各々は、いずれも同一の素子である。ここで、複数の第1半導体素子31は、たとえばMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である。この他、複数の第1半導体素子31は、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)を含む電界効果トランジスタや、IGBT(Insulated Gate Bipolar Transistor)のようなバイポーラトランジスタを含む。半導体装置A10の説明においては、複数の第1半導体素子31は、nチャネル型であり、かつ縦型構造のMOSFETを対象とする。複数の第1半導体素子31は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素(SiC)を含む。複数の第1半導体素子31は、第3方向yに沿って配列されている。
図4および図8に示すように、複数の第1半導体素子31の各々は、第1電極311、第2電極312、第1ゲート電極313、および2つの第1検出電極314を有する。
図8に示すように、第1電極311は、第1方向zにおいて第1導電層13の第1搭載面13Aに対向している。半導体装置A10においては、第1電極311には、第1半導体素子31により変換される前の電力に対応する電流が流れる。すなわち、第1電極311は、第1半導体素子31のドレインに相当する。第1電極311は、接合層39を介して第1搭載面13Aに導電接合されている。これにより、複数の第1半導体素子31の各々の第1電極311は、第1導電層13に導通している。
図8に示すように、第2電極312は、第1方向zにおいて第1電極311とは反対側に位置する。半導体装置A10においては、第2電極312には、第1半導体素子31により変換された後の電力に対応する電流が流れる。すなわち、第2電極312は、第1半導体素子31のソースに相当する。
図8に示すように、第1ゲート電極313は、第1方向zにおいて第2電極312と同じ側に位置する。第1ゲート電極313には、第1半導体素子31を駆動するためのゲート電圧が印加される。図4に示すように、第1方向zに視て、第1ゲート電極313の面積は、第2電極312の面積より小さい。
図4に示すように、2つの第1検出電極314は、第1方向zにおいて第2電極312および第1ゲート電極313と同じ側に位置する。第1検出電極314は、第3方向yにおいて第1ゲート電極313を間に挟んで互いに反対側に位置する。2つの第1検出電極314の各々には、第2電極312に印加される電圧と等価な電圧が印加される。第1方向zに視て、2つの第1検出電極314の各々の面積は、第1ゲート電極313の面積と略等しい。
複数の第2半導体素子32は、図6および図11に示すように、第2導電層14(第4層142)の第2搭載面14Aに接合されている。複数の第2半導体素子32の各々は、図8に示す複数の第1半導体素子31の各々と同一の素子である。したがって、複数の第2半導体素子32は、nチャネル型であり、かつ縦型構造のMOSFETである。複数の第2半導体素子32は、第3方向yに沿って配列されている。
図4および図9に示すように、複数の第2半導体素子32の各々は、第3電極321、第4電極322、第2ゲート電極323、および2つの第2検出電極324を有する。
図9に示すように、第3電極321は、第2導電層14の第2搭載面14Aに対向している。半導体装置A10においては、第3電極321には、第2半導体素子32により変換される前の電力に対応する電流が流れる。すなわち、第3電極321は、第2半導体素子32のドレインに相当する。第3電極321は、接合層39を介して第2搭載面14Aに導電接合されている。これにより、複数の第2半導体素子32の各々の第3電極321は、第2導電層14に導通している。
図9に示すように、第4電極322は、第1方向zにおいて第3電極321とは反対側に位置する。半導体装置A10においては、第4電極322には、第2半導体素子32により変換された後の電力に対応する電流が流れる。すなわち、第4電極322は、第2半導体素子32のソースに相当する。
図9に示すように、第2ゲート電極323は、第1方向zにおいて第4電極322と同じ側に位置する。第2ゲート電極323には、第2半導体素子32を駆動するためのゲート電圧が印加される。図4に示すように、第1方向zに視て、第2ゲート電極323の面積は、第4電極322の面積より小さい。
図4に示すように、2つの第2検出電極324は、第1方向zにおいて第4電極322および第2ゲート電極323と同じ側に位置する。第2検出電極324は、第3方向yにおいて第2ゲート電極323を間に挟んで互いに反対側に位置する。2つの第2検出電極324の各々には、第4電極322に印加される電圧と等価な電圧が印加される。第1方向zに視て、2つの第2検出電極324の各々の面積は、第2ゲート電極323の面積と略等しい。
第1信号配線21は、図6に示すように、第1方向zにおいて第1導電層13を基準として第1絶縁層11とは反対側に位置する。図4に示すように、第1信号配線21は、第2方向xにおいて、複数の第1半導体素子31と、第1電力端子34および第2電力端子35との間に位置する。第1信号配線21は、封止樹脂60に覆われている。第1信号配線21は、第1基層211、第1金属層212、第1配線層213、第3配線層214、2つの第5配線層215、および第7配線層216を有する。
図4および図13に示すように、第1基層211は、第1配線層213、第3配線層214、2つの第5配線層215、および第7配線層216を搭載している。第1基層211は、たとえばセラミックスからなる。この他、第1基層211は、樹脂シートからなる場合でもよい。
図13に示すように、第1金属層212は、第1方向zにおいて第1導電層13(第2層132)の第1搭載面13Aと、第1基層211との間に位置する。第1金属層212は、第1基層211に接合されている。第1金属層212の組成は、銅を含む。第1金属層212は、接合層39を介して第1搭載面13Aに接合されている。
図13に示すように、第1配線層213は、第1方向zにおいて第1基層211を基準として第1金属層212とは反対側に位置する。第1配線層213は、第1基層211に接合されている。第1配線層213の組成は、銅を含む。第1配線層213は、第3方向yに延びる部分を含む。
図13に示すように、第3配線層214は、第1方向zにおいて第1基層211を基準として第1金属層212とは反対側に位置する。第3配線層214は、第1基層211に接合されている。第3配線層214の組成は、銅を含む。第3配線層214は、第3方向yに延びる部分を含む。当該延びる部分は、第2方向xにおいて第1配線層213の隣に位置する。
図13に示すように、2つの第5配線層215は、第1方向zにおいて第1基層211を基準として第1金属層212とは反対側に位置する。2つの第5配線層215は、第1基層211に接合されている。図4に示すように、2つの第5配線層215は、第3方向yにおいて互いに隣り合っている。2つの第5配線層215の組成は、銅を含む。
図4に示すように、第7配線層216は、2つの第5配線層215の第3方向yの一方側に位置する。第7配線層216は、第1方向zにおいて第1基層211を基準として第1金属層212とは反対側に位置する。第7配線層216は、第1基層211に接合されている。第7配線層216の組成は、銅を含む。
第2信号配線22は、図6に示すように、第1方向zにおいて第2導電層14を基準として第2絶縁層12とは反対側に位置する。図4に示すように、第2信号配線22は、第2方向xにおいて、複数の第2半導体素子32と、第3電力端子36との間に位置する。第2信号配線22は、封止樹脂60に覆われている。第2信号配線22は、第2基層221、第2金属層222、第2配線層223、第4配線層224、2つの第6配線層225、および第8配線層226を有する。
図4および図15に示すように、第2基層221は、第2配線層223、第4配線層224、2つの第6配線層225、および第8配線層226を搭載している。第2基層221は、たとえばセラミックスからなる。この他、第2基層221は、樹脂シートからなる場合でもよい。
図15に示すように、第2金属層222は、第1方向zにおいて第2導電層14(第4層142)の第2搭載面14Aと、第2基層221との間に位置する。第2金属層222は、第2基層221に接合されている。第2金属層222の組成は、銅を含む。第2金属層222は、接合層39を介して第2搭載面14Aに接合されている。
図15に示すように、第2配線層223は、第1方向zにおいて第2基層221を基準として第2金属層222とは反対側に位置する。第2配線層223は、第2基層221に接合されている。第2配線層223の組成は、銅を含む。第2配線層223は、第3方向yに延びる部分を含む。
図15に示すように、第4配線層224は、第1方向zにおいて第2基層221を基準として第2金属層222とは反対側に位置する。第4配線層224は、第2基層221に接合されている。第4配線層224の組成は、銅を含む。第4配線層224は、第3方向yに延びる部分を含む。当該延びる部分は、第2方向xにおいて第2配線層223の隣に位置する。
図15に示すように、2つの第6配線層225は、第1方向zにおいて第2基層221を基準として第2金属層222とは反対側に位置する。2つの第6配線層225は、第2基層221に接合されている。図4に示すように、2つの第6配線層225は、第3方向yにおいて互いに隣り合っている。2つの第6配線層225の組成は、銅を含む。
図4に示すように、第8配線層226は、2つの第6配線層225の第3方向yの一方側に位置する。第8配線層226は、第1方向zにおいて第2基層221を基準として第2金属層222とは反対側に位置する。第8配線層226は、第2基層221に接合されている。第8配線層226の組成は、銅を含む。
複数のスリーブ29は、図4および図13に示すように、接合層39を介して、第1信号配線21の第1配線層213、第3配線層214、2つの第5配線層215、および第7配線層216に個別に導電接合されている。あわせて、複数のスリーブ29は、接合層39を介して、第2信号配線22の第2配線層223、第4配線層224、2つの第6配線層225、および第8配線層226に個別に導電接合されている。複数のスリーブ29の各々は、第1方向zに延びる円筒状である。複数のスリーブ29は、金属などの導体を含む材料からなる。
2つのサーミスタ33のうち一方のサーミスタ33は、図4に示すように、第1信号配線21の2つの第5配線層215に導電接合されている。2つのサーミスタ33のうち他方のサーミスタ33は、第2信号配線22の2つの第6配線層225に導電接合されている。2つのサーミスタ33は、半導体装置A10の温度検出用センサとして用いられる。
第1電力端子34は、図4に示すように、第2方向xにおいて第1信号配線21を基準として複数の第1半導体素子31とは反対側に位置する。図6に示すように、第1電力端子34は、第1導電層13の第1層131に導電接合されている。これにより、第1電力端子34は、複数の第1半導体素子31の各々の第1電極311に導通している。図2に示すように、第1電力端子34は、封止樹脂60に囲まれている。第1電力端子34は、封止樹脂60の第1面631から露出している。半導体装置A10においては、第1電力端子34は、電力変換対象となる直流電力が入力されるP端子(正極)である。第1電力端子34の組成は、銅を含む。図13および図14に示すように、第1電力端子34は、第1端面34A、第1周面34B、第2周面34C、第1係合部341および第1張出部342を有する。
図13および図14に示すように、第1端面34Aは、第1方向zにおいて封止樹脂60の第1面631と同じ側を向く。第1端面34Aは、第1面631から露出している。第1係合部341は、第1面631から露出している。図2に示すように、第1方向zに視て、第1係合部341は、第1端面34Aに囲まれている。第1方向zに視て、第1端面34Aの面積は、第1係合部341の面積より大きい。第1係合部341は、第1端面34Aから開口している。第1係合部341は、第1方向zに延びている。第1係合部341は、第1方向zに貫通している。
図13および図14に示すように、第1周面34Bは、第1方向zに対して直交する方向を向く。第1周面34Bは、第1係合部341を規定している。第1周面34Bには、ねじが形成されている。当該ねじは、たとえば雌ねじである。第2周面34Cは、第1方向zに対して直交する方向において第1周面34Bとは反対側を向く。第2周面34Cは、封止樹脂60に接している。図12および図14に示すように、第1張出部342は、第2周面34Cから突出している。第1張出部342は、第1導電層13の第1層131に導電接合されている。第1張出部342は、第3方向yにおいて互いに離れた2つの部分を含む。
第2電力端子35は、図4に示すように、第2方向xにおいて第1信号配線21を基準として複数の第1半導体素子31とは反対側に位置する。第2電力端子35は、第3方向yにおいて第1電力端子34から離れている。図7に示すように、第2電力端子35は、第3導電層15に導電接合されている。図2に示すように、第2電力端子35は、封止樹脂60に囲まれている。第2電力端子35は、封止樹脂60の第1面631から露出している。半導体装置A10においては、第2電力端子35は、電力変換対象となる直流電力が入力されるN端子(負極)である。第2電力端子35の組成は、銅を含む。図14に示すように、第2電力端子35は、第2端面35Aおよび第2係合部351を有する。
図14に示すように、第2端面35Aは、第1方向zにおいて封止樹脂60の第1面631と同じ側を向く。第2端面35Aは、第1面631から露出している。第2係合部351は、第1面631から露出している。図2に示すように、第1方向zに視て、第2係合部351は、第2端面35Aに囲まれている。第1方向zに視て、第2端面35Aの面積は、第2係合部351の面積より大きい。第2係合部351は、第2端面35Aから開口している。第2係合部351は、第1方向zに延びている。第2係合部351は、第1方向zに貫通している。
第3電力端子36は、図4に示すように、第2方向xにおいて第2信号配線22を基準として複数の第2半導体素子32とは反対側に位置する。図6および図7に示すように、第3電力端子36は、第2導電層14の第3層141に導電接合されている。これにより、第3電力端子36は、複数の第2半導体素子32の各々の第3電極321に導通している。図2に示すように、第3電力端子36は、封止樹脂60に囲まれている。第3電力端子36は、封止樹脂60の第3面633から露出している。複数の第1半導体素子31、および複数の第2半導体素子32により変換された交流電力は、第3電力端子36から出力される。第3電力端子36の組成は、銅を含む。図15に示すように、第3電力端子36は、第3端面36Aおよび第3係合部361を有する。
図15に示すように、第3端面36Aは、第1方向zにおいて封止樹脂60の第3面633と同じ側を向く。第3端面36Aは、第3面633から露出している。第3係合部361は、第3面633から露出している。図2に示すように、第1方向zに視て、第3係合部361は、第3端面36Aに囲まれている。第1方向zに視て、第3端面36Aの面積は、第3係合部361の面積より大きい。第3係合部361は、第3端面36Aから開口している。第3係合部361は、第1方向zに延びている。第3係合部361は、第1方向zに貫通している。
第1導通部材37は、図6に示すように、複数の第1半導体素子31を基準として第1導電層13とは反対側に位置する。第1導通部材37は、第1導電層13から離れている。第1導通部材37は、金属クリップである。第1導通部材37の組成は、銅を含む。第1導通部材37は、封止樹脂60に覆われている。図3および図8に示すように、第1導通部材37の第2方向xの一方側は、接合層39を介して複数の第1半導体素子31の各々の第2電極312に導電接合されている。これにより、第1導通部材37は、複数の第1半導体素子31の各々の第2電極312に導通している。第1導通部材37の他方側は、接合層39を介して第2導電層14(第4層142)の第2搭載面14Aに導電接合されている。これにより、第1導通部材37は、複数の第2半導体素子32の各々の第3電極321に導通している。したがって、複数の第1半導体素子31の各々の第2電極312は、複数の第2半導体素子32の各々の第3電極321に導通している。
第2導通部材38は、図7に示すように、複数の第2半導体素子32を基準として第2導電層14とは反対側に位置する。第2導通部材38は、第1導電層13および第1導通部材37から離れている。第2導通部材38は、金属クリップである。第2導通部材38の組成は、銅を含む。第2導通部材38は、封止樹脂60に覆われている。図3および図9に示すように、第2導通部材38の第2方向xの一方側は、接合層39を介して複数の第2半導体素子32の各々の第4電極322に導電接合されている。これにより、第2導通部材38は、複数の第2半導体素子32の各々の第4電極322に導通している。第2導通部材38の他方側は、接合層39を介して第3導電層15に導電接合されている。これにより、第2導通部材38は、第3電力端子36に導通している。したがって、第3電力端子36は、複数の第2半導体素子32の各々の第4電極322に導通している。
第1信号端子41は、図4に示すように、複数のスリーブ29のうち、第1信号配線21の第1配線層213に導電接合されたスリーブ29に圧入されている。これにより、第1信号端子41は、第1配線層213に導通している。第1信号端子41には、複数の第1半導体素子31が駆動するためのゲート電圧が印加される。第1信号端子41は、第1方向zに延びる金属ピンである。図10に示すように、第1信号端子41の一部は、封止樹脂60の第2面632から突出している。図2に示すように、第1方向zに視て、第1信号端子41は、封止樹脂60の複数の第1収容部632Aのいずれかに重なっている。
複数の第1ワイヤ51の各々は、図4および図8に示すように、複数の第1半導体素子31の各々の第1ゲート電極313と、第1信号配線21の第1配線層213とに導電接合されている。これにより、第1信号端子41は、複数の第1半導体素子31の各々の第1ゲート電極313に導通している。図6に示すように、複数の第1ワイヤ51は、封止樹脂60に覆われている。複数の第1ワイヤ51の組成は、金(Au)を含む。この他、複数の第1ワイヤ51の組成は、アルミニウム(Al)および銅のいずれかを含む場合でもよい。
第2信号端子42は、図4に示すように、複数のスリーブ29のうち、第2信号配線22の第2配線層223に導電接合されたスリーブ29に圧入されている。これにより、第2信号端子42は、第2配線層223に導通している。第2信号端子42には、複数の第2半導体素子32が駆動するためのゲート電圧が印加される。第2信号端子42は、第1方向zに延びる金属ピンである。図11に示すように、第2信号端子42の一部は、封止樹脂60の第4面634から突出している。図2に示すように、第1方向zに視て、第2信号端子42は、封止樹脂60の複数の第2収容部634Aのいずれかに重なっている。
複数の第2ワイヤ52の各々は、図4および図9に示すように、複数の第2半導体素子32の各々の第2ゲート電極323と、第2信号配線22の第2配線層223とに導電接合されている。これにより、第2信号端子42は、複数の第2半導体素子32の各々の第2ゲート電極323に導通している。図6に示すように、複数の第2ワイヤ52は、封止樹脂60に覆われている。複数の第2ワイヤ52の組成は、金を含む。この他、複数の第2ワイヤ52の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
第3信号端子43は、図4に示すように、複数のスリーブ29のうち、第1信号配線21の第3配線層214に導電接合されたスリーブ29に圧入されている。これにより、第3信号端子43は、第3配線層214に導通している。第3信号端子43には、複数の第1半導体素子31の各々の2つの第1検出電極314に印加される電圧と等電位の電圧が印加される。第3信号端子43は、第1方向zに延びる金属ピンである。図10に示すように、第3信号端子43の一部は、封止樹脂60の第2面632から突出している。図2に示すように、第1方向zに視て、第3信号端子43は、封止樹脂60の複数の第1収容部632Aのいずれかに重なっている。
複数の第3ワイヤ53の各々は、図4に示すように、複数の第1半導体素子31の各々の2つの第1検出電極314のいずれかと、第1信号配線21の第3配線層214とに導電接合されている。これにより、第3信号端子43は、複数の第1半導体素子31の各々の2つの第1検出電極314のいずれかに導通している。複数の第3ワイヤ53は、封止樹脂60に覆われている。複数の第3ワイヤ53の組成は、金を含む。この他、複数の第3ワイヤ53の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
第4信号端子44は、図4に示すように、複数のスリーブ29のうち、第2信号配線22の第4配線層224に導電接合されたスリーブ29に圧入されている。これにより、第4信号端子44は、第4配線層224に導通している。第4信号端子44には、複数の第2半導体素子32の各々の2つの第2検出電極324に印加される電圧と等電位の電圧が印加される。第4信号端子44は、第1方向zに延びる金属ピンである。図11に示すように、第4信号端子44の一部は、封止樹脂60の第4面634から突出している。図2に示すように、第1方向zに視て、第4信号端子44は、封止樹脂60の複数の第2収容部634Aのいずれかに重なっている。
複数の第4ワイヤ54の各々は、図4に示すように、複数の第2半導体素子32の各々の2つの第2検出電極324のいずれかと、第2信号配線22の第4配線層224とに導電接合されている。これにより、第4信号端子44は、複数の第2半導体素子32の各々の2つの第2検出電極324のいずれかに導通している。複数の第4ワイヤ54は、封止樹脂60に覆われている。複数の第4ワイヤ54の組成は、金を含む。この他、複数の第4ワイヤ54の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
2つの第5信号端子45は、図4および図13に示すように、複数のスリーブ29のうち、第1信号配線21の2つの第5配線層215に導電接合された2つのスリーブ29に個別に圧入されている。これにより、2つの第5信号端子45は、2つの第5配線層215に個別に導通している。半導体装置A10の温度上昇に伴い、2つのサーミスタ33のうち2つの第5配線層215に導電接合されたサーミスタ33が導通状態になると、2つの第5信号端子45は相互導通する。図10に示すように、2つの第5信号端子45の各々の一部は、封止樹脂60の第2面632から突出している。図2に示すように、第1方向zに視て、2つの第5信号端子45は、封止樹脂60の複数の第1収容部632Aのうち、2つの第1収容部632Aに個別に重なっている。
2つの第6信号端子46は、図4および図15に示すように、複数のスリーブ29のうち、第2信号配線22の2つの第6配線層225に導電接合された2つのスリーブ29に個別に圧入されている。これにより、2つの第6信号端子46は、2つの第6配線層225に個別に導通している。半導体装置A10の温度上昇に伴い、2つのサーミスタ33のうち2つの第6配線層225に導電接合されたサーミスタ33が導通状態になると、2つの第6信号端子46は相互導通する。図11に示すように、2つの第6信号端子46の各々の一部は、封止樹脂60の第4面634から突出している。図2に示すように、第1方向zに視て、2つの第6信号端子46は、封止樹脂60の複数の第2収容部634Aのうち、2つの第2収容部634Aに個別に重なっている。
第7信号端子47は、図4に示すように、複数のスリーブ29のうち、第1信号配線21の第7配線層216に導電接合されたスリーブ29に圧入されている。これにより、第7信号端子47は、第7配線層216に導通している。第7信号端子47には、第1導電層13に印加される電圧と等電位の電圧が印加される。第7信号端子47は、第1方向zに延びる金属ピンである。図10に示すように、第7信号端子47の一部は、封止樹脂60の第2面632から突出している。図2に示すように、第1方向zに視て、第7信号端子47は、封止樹脂60の複数の第1収容部632Aのいずれかに重なっている。
第5ワイヤ55は、図4に示すように、第1信号配線21の第7配線層216と、第1導電層13(第2層132)の第1搭載面13Aとに導電接合されている。これにより、第7信号端子47は、第1導電層13に導通している。第5ワイヤ55は、封止樹脂60に覆われている。第5ワイヤ55の組成は、金を含む。この他、第5ワイヤ55の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
第8信号端子48は、図4に示すように、複数のスリーブ29のうち、第2信号配線22の第8配線層226に導電接合されたスリーブ29に圧入されている。これにより、第8信号端子48は、第8配線層226に導通している。第8信号端子48には、第2導電層14に印加される電圧と等電位の電圧が印加される。第8信号端子48は、第1方向zに延びる金属ピンである。図11に示すように、第8信号端子48の一部は、封止樹脂60の第4面634から突出している。図2に示すように、第1方向zに視て、第8信号端子48は、封止樹脂60の複数の第2収容部634Aのいずれかに重なっている。
第6ワイヤ56は、図4に示すように、第2信号配線22の第8配線層226と、第2導電層14(第4層142)の第2搭載面14Aとに導電接合されている。これにより、第8信号端子48は、第2導電層14に導通している。第6ワイヤ56は、封止樹脂60に覆われている。第6ワイヤ56の組成は、金を含む。この他、第6ワイヤ56の組成は、アルミニウムおよび銅のいずれかを含む場合でもよい。
図2および図12に示すように、封止樹脂60は、第1規制面641、第2規制面642、第3規制面643、第4規制面644、第1凹部651、第2凹部652および第3凹部653を有する。
図12および図13に示すように、第1規制面641は、封止樹脂60の第1面631から立ち上がっている。第1規制面641は、第2方向xにおいて複数の第1半導体素子31を基準として第1電力端子34が位置する側を向く。封止樹脂60の第2面632は、第2方向xにおいて第1規制面641を基準として第1面631とは反対側に位置する。第1規制面641は、第1方向zおいて第2面632を基準として第1面631とは反対側に位置する部分を含む。
図12および図14に示すように、第2規制面642は、封止樹脂60の第1面631から立ち上がっている。第2規制面642は、第3方向yにおいて第2電力端子35を基準として第1電力端子34が位置する側を向く。第2規制面642は、第3方向yにおいて第1電力端子34と第2電力端子35との間に位置する。
図2および図15に示すように、第3規制面643は、封止樹脂60の第3面633から立ち上がっている。第3規制面643は、第2方向xにおいて複数の第2半導体素子32を基準として第3電力端子36が位置する側を向く。封止樹脂60の第4面634は、第2方向xにおいて第3規制面643を基準として第3面633とは反対側に位置する。第3規制面643は、第1方向zおいて第4面634を基準として第3面633とは反対側に位置する部分を含む。
図12および図14に示すように、第4規制面644は、封止樹脂60の第1面631から立ち上がっている。第4規制面644は、第3方向yにおいて第1電力端子34を基準として第2電力端子35が位置する側を向く。第4規制面644は、第3方向yにおいて第2規制面642と第2電力端子35との間に位置する。
図13に示すように、第1凹部651は、封止樹脂60の第2面632から凹んでいる。図12に示すように、第1凹部651は、第2方向xにおいて第1信号端子41と、第1電力端子34および第2電力端子35との間に位置する。第1凹部651は、第3方向yに延びている。
図14に示すように、第2凹部652は、第1方向zにおいて封止樹脂60の第1面631が位置する側から第1方向zに凹んでいる。図12に示すように、第2凹部652は、第3方向yにおいて第2規制面642と第2電力端子35との間に位置する。第2凹部652は、第2方向xに延びている。第2凹部652は、第1凹部651につながっている。
図15に示すように、第3凹部653は、封止樹脂60の第4面634から凹んでいる。図2に示すように、第3凹部653は、第2方向xにおいて第2信号端子42と第3電力端子36との間に位置する。第3凹部653は、第3方向yに延びている。
複数の外部接続部材71は、図2に示すように、第1電力端子34、第2電力端子35および第3電力端子36に個別に導電接合されている。複数の外部接続部材71は、たとえばバスバーを含む。複数の外部接続部材71の各々は、締結部材72を介して第1電力端子34、第2電力端子35および第3電力端子36のいずれかに導電接合されている。締結部材72は、たとえばボルトである。図13に示すように、複数の外部接続部材71のうち第1電力端子34に導電接合される外部接続部材71において、締結部材72は、第1電力端子34の第1係合部341に螺合している。当該外部接続部材71は、第1電力端子34の第1端面34Aに接している。
放熱部材80は、図6および図7に示すように、接合層89を介して第1放熱層16および第2放熱層17に接合されている。放熱部材80は、半導体装置A10の冷却に供される。放熱部材80は、金属を含有する。放熱部材80は、たとえばアルミニウムを含む材料からなる。接合層89は、金属粒子の焼結体を含む。当該金属粒子は、銀を含む。この他、当該金属粒子は、銅を含む場合でもよい。封止樹脂60の底面62は、放熱部材80に接している。
次に、図16および図17に基づき、半導体モジュールB10について説明する。
図16および図17に示すように、半導体モジュールB10においては、複数の半導体装置A10は、第3方向yに配列された状態で互いにつながっている。複数の半導体装置A10の各々の放熱部材80は、一体となっている。あわせて、複数の半導体装置A10の各々の封止樹脂60も一体となっている。半導体モジュールB10の説明においては、一体となった複数の半導体装置A10の各々の放熱部材80を、単に「放熱部材80」と呼ぶ。同様に、一体となった複数の半導体装置A10の各々の封止樹脂60を、単に「封止樹脂60」と呼ぶ。
図17に示すように、放熱部材80は、基面81、裏面82および端面83を有する。基面81は、第1方向zの一方側を向く。基面81は、封止樹脂60に対向している。複数の半導体装置A10の各々の基材10は、接合層89を介して基面81に接合されている。封止樹脂60の底面62は、基面81に接している。裏面82は、第1方向zにおいて基面81とは反対側を向く。端面83は、第1方向zに対して直交する方向を向く。端面83は、互いに異なる向きを向く複数の領域を含む。裏面82および端面83の各々は、封止樹脂60から露出している。
図16に示すように、第1方向zに視て、封止樹脂60は、基面81の周縁よりも内方に位置する。基面81の周縁は、2つの第1縁811、第2縁812および第3縁813を含む。2つの第1縁811の各々は、第2方向xに延びている。2つの第1縁811は、第3方向yにおいて互いに離れている。第2縁812および第3縁813の各々は、第3方向yに延びている。第2縁812および第3縁813は、第2方向xにおいて2つの第1縁811を基準として互いに反対側に位置する。第2縁812および第3縁813の各々は、2つの第1縁811の各々より長い。
図16に示すように、基面81は、2つの第1領域81A、第2領域81Bおよび第3領域81Cを含む。2つの第1領域81A、第2領域81Bおよび第3領域81Cの各々は、封止樹脂60から露出している。2つの第1領域81Aの各々は、第3方向yにおいて2つの第1縁811のいずれかと封止樹脂60との間に位置する。第2領域81Bは、第2方向xにおいて第2縁812と封止樹脂60との間に位置する。第3領域81Cは、第2方向xにおいて第3縁813と封止樹脂60との間に位置する。2つの第1領域81Aの各々の第3方向yの最大寸法d1は、第2縁812の第2方向xの最大寸法d2と、第3縁813の第2方向xの最大寸法d3とより大きい。
図16に示すように、封止樹脂60は、2つの第1開口部66、2つの第2開口部67、および2つの第3開口部68を有する。第1方向zに視て、2つの第1開口部66の各々は、複数の半導体装置A10の各々の基材10のうち、隣り合う2つの基材10の間に位置する。図17に示すように、2つの第1開口部66の各々は、第1方向zにおいて放熱部材80の基面81に対向する側とは反対側から開口しており、かつ第1方向zに貫通している。2つの第1開口部66の各々から、基面81が露出している。
図16に示すように、2つの第2開口部67は、2つの第1開口部66の第2方向xの一方側に位置する。2つの第2開口部67の各々は、第2方向xの一方側から開口するとともに、第1方向zに貫通している。2つの第2開口部67の各々から、基面81の第2領域81Bが露出している。2つの第2開口部67の各々の第2方向xの寸法は、2つの第1開口部66の各々の第2方向xの寸法より小さい。
図16に示すように、2つの第3開口部68は、第2方向xにおいて2つの第1開口部66を基準として、2つの第2開口部67とは反対側に位置する。2つの第3開口部68の各々は、第2方向xにおいて2つの第2開口部67が位置する側とは反対側から開口するとともに、第1方向zに貫通している。2つの第3開口部68の各々から、基面81の第3領域81Cが露出している。2つの第3開口部68の各々の第2方向xの寸法は、2つの第1開口部66の各々の第2方向xの寸法より小さい。
次に、図18~図23に基づき、半導体モジュールB10の製造方法の一例について説明する。ここで、図19~図23は、半導体モジュールB10を構成する複数の半導体装置A10のいずれかを示す図6に対応している。
まず、図18および図19に示すように、複数の基材10を放熱部材80に接合する第1工程P1を行う。第1工程P1では、複数の基材10を、接合層89を介して放熱部材80の基面81に接合する。第1工程P1では、複数の基材10は、基面81に対して第3方向yに沿って配列される。
次いで、図20に示すように、複数の基材10の各々に複数の第1半導体素子31を接合する第2工程P2を行う。第2工程P2では、複数の基材10の各々の第1導電層13(第2層132)の第1搭載面13Aに、接合層39を介して複数の第1半導体素子31を導電接合する。第2工程P2では、複数の基材10の各々に複数の第2半導体素子32も接合する。第2工程P2では、複数の基材10の各々の第2導電層14(第4層142)の第2搭載面14Aに、接合層39を介して複数の第2半導体素子32を導電接合する。半導体モジュールB10の製造方法においては、第2工程P2を第1工程P1と同時に行ってもよい。
次いで、図21に示すように、複数の基材10の各々において、第1電力端子34、第2電力端子35および第3電力端子36を配置する。第1電力端子34は、第1導電層13(第1層131)に導電接合される。第2電力端子35は、第2導電層14(第3層141)に導電接合される。第3電力端子36は、第3導電層15に導電接合される。
次いで、図21に示すように、複数の基材10の各々に、接合層39を介して第1信号配線21および第2信号配線22を接合する。この際、第1信号配線21および第2信号配線22の各々には、サーミスタ33が導電接合されるとともに、接合層39を介して複数のスリーブ29が導電接合される。
次いで、図21に示すように、複数の基材10の各々において、第1導通部材37および第2導通部材38を導電接合する。第1導通部材37は、複数の第1半導体素子31と、第2導電層14(第4層142)の第2搭載面14Aとに導電接合される。第2導通部材38は、複数の第2半導体素子32と、第3導電層15とに導電接合される。その後、複数の基材10の各々において、複数の第1ワイヤ51、複数の第2ワイヤ52、複数の第3ワイヤ53、複数の第4ワイヤ54、第5ワイヤ55および第6ワイヤ56の各々を導電接合する。
次いで、図22に示すように、複数の基材10、複数の第1半導体素子31、および複数の第2半導体素子32を覆う封止樹脂60を形成する第3工程P3を行う。封止樹脂60は、トランスファモールド成形により形成される。本成形にあたっては、放熱部材80は、封止樹脂60を形成するための下金型として利用される。この場合、上金型は、放熱部材80の基面81に突き当てられる。第3工程P3は、第1工程P1および第2工程P2が完了した後に行われる。第3工程P3では、封止樹脂60を一体に形成する。さらに第3工程P3では、封止樹脂60が放熱部材80の基面81に接するとともに、封止樹脂60から放熱部材80の裏面82および端面83の各々を露出させる。
第3工程P3では、図16に示す2つの第1開口部66、2つの第2開口部67、および2つの第3開口部68を封止樹脂60に設ける。さらに第3工程P3では、複数の基材10の各々において配置された第1電力端子34、第2電力端子35および第3電力端子36の各々が、第1方向zに視て封止樹脂60に囲まれるようにする。この際、第1電力端子34の第1端面34A、および第2電力端子35の第2端面35Aを、封止樹脂60の第1面631から露出させる。あわせて、第3電力端子36の第3端面36Aを、封止樹脂60の第3面633から露出させる。
最後に、図23に示すように、複数の基材10の各々において、第1信号端子41、第2信号端子42、第3信号端子43、第4信号端子44、2つの第5信号端子45、2つの第6信号端子46、第7信号端子47および第8信号端子48を、複数のスリーブ29に圧入させる。この際、これらの信号端子の各々の一部を、封止樹脂60の第1方向zにおいて第1面631および第3面633の各々が向く側から突出させる。本工程は、第3工程P3が完了した後に行われる。以上の工程を経ることにより、半導体モジュールB10が得られる。
次に、半導体モジュールB10の製造方法の作用効果について説明する。
半導体モジュールB10の製造方法は、第1工程P1、第2工程P2および第3工程P3を備える。第1工程P1では、複数の基材10を放熱部材80に接合する。第2工程P2では、複数の第1半導体素子31を複数の基材10に個別に接合する。第3工程P3では、複数の基材10、および複数の第1半導体素子31を覆う封止樹脂60を形成する。第3工程P3は、第1工程P1および第2工程P2が完了した後に行われる。第3工程P3では、封止樹脂60を一体に形成する。本構成をとることにより、第3工程P3を経た時点で第1工程P1および第2工程P2が完了しているため、第3工程P3よりも後工程において製造途中の半導体モジュールB10が、封止樹脂60を形成する温度よりも高温環境下に置かれることはない。さらに、封止樹脂60を一体に形成するため、封止樹脂60を形成するための金型の構造をより簡略にできる。したがって、本構成によれば、半導体モジュールB10の製造方法においては、複数の基材10が放熱部材80に接合された半導体モジュールB10に関し、封止樹脂60の形状をより良好に保ちつつ、半導体モジュールB10の製造効率の向上を図ることが可能となる。
放熱部材80は、基面81および端面83を有する。第3工程P3では、封止樹脂60が基面81に接するようにする。あわせて、端面83を封止樹脂60から露出させる。さらに、第1方向zに視て、封止樹脂60が基面81の周縁よりも内方に位置するようにする。本構成をとることにより、第3工程P3において封止樹脂60を形成する際、放熱部材80に対して上金型を隙間なく突き当てることができる。これにより、封止樹脂60の成形状態がより良好になる。
第3工程P3では、第1開口部66が封止樹脂60に設けられる。第1開口部66は、第1方向zにおいて放熱部材80の基面81に対向する側とは反対側から開口している。第1方向zに視て、第1開口部66は、複数の基材10のうち隣り合う2つの基材10の間に位置する。本構成をとることにより、複数の基材10が封止樹脂60に覆われた状態を保持しつつ、第3工程P3において封止樹脂60を形成する際、封止樹脂60の硬化収縮に起因した封止樹脂60の亀裂の発生を抑制できる。この場合において、第1開口部66が第1方向zに貫通することによって、封止樹脂60の亀裂の発生をより効果的に抑制できる。あわせて、上金型から封止樹脂60を脱型する際に、封止樹脂60の欠損を防止できる。
放熱部材80の基面81は、第1領域81Aおよび第2領域81Bを含む。第1領域81Aは、第3方向yにおいて第1縁811と封止樹脂60との間に位置する。第2領域81Bは、第2方向xにおいて第2縁812と封止樹脂60との間に位置する。第1領域81Aの第3方向yの最大寸法d1は、第2領域81Bの第2方向xの最大寸法d2より大きい。ここで、第3工程P3において封止樹脂60を形成する際、上金型の突き当てに伴って放熱部材80の基面81には圧縮力が作用する。そこで、本構成をとることにより、第1領域81Aが分担する圧縮力の割合を、第2領域81Bが分担する圧縮力の割合よりも高くできる。これにより、放熱部材80の支持部を第1領域81Aに設定することにより、当該圧縮力に起因した放熱部材80の変形を効果的に抑制できる。
第3工程P3では、第2開口部67が封止樹脂60に設けられる。第2開口部67は、第2方向xの一方側から開口するとともに、第1方向zに貫通している。第3工程P3では、第2開口部67から基面81の第2領域81Bを露出させる。本構成をとることにより、第3工程P3において封止樹脂60を形成する際、上金型の突き当てに伴って放熱部材80の基面81に作用する圧縮力のうち、第2領域81Bが分担する割合をより高く設定できる。本構成をとることにより、基面81の第1領域81Aに作用する圧縮応力の集中を効果的に抑制できる。
半導体モジュールB10の製造方法においては、複数の第1半導体素子31の各々に個別に導通する複数の第1電力端子34を配置する工程をさらに備える。当該工程は、第3工程P3の前に行われる。第3工程P3では、第1方向zに視て複数の第1電力端子34の各々を囲むように封止樹脂60が形成される。さらに、第3工程P3では、封止樹脂60の第1面631から複数の第1電力端子34の各々を露出させる。本構成をとることにより、複数の第1電力端子34の各々から放熱部材80に至る封止樹脂60の沿面距離(封止樹脂60の表面に沿った距離)をより長く確保できる。これにより、半導体モジュールB10の絶縁耐圧を、より向上させることができる。
第2実施形態:
図24~図26に基づき、本開示の第2実施形態に係る半導体モジュールB20について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図24は、理解の便宜上、第1導通部材37、第2導通部材38、封止樹脂60および放熱部材80を透過している。図24では、透過した第1導通部材37、第2導通部材38、封止樹脂60および放熱部材80の各々を想像線で示している。
図24~図26に基づき、本開示の第2実施形態に係る半導体モジュールB20について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図24は、理解の便宜上、第1導通部材37、第2導通部材38、封止樹脂60および放熱部材80を透過している。図24では、透過した第1導通部材37、第2導通部材38、封止樹脂60および放熱部材80の各々を想像線で示している。
半導体モジュールB20は、第3方向yにおいて互いにつながった複数の半導体装置A20により構成される。複数の半導体装置A20の各々においては、基材10の構成が、半導体モジュールB10の構成要素である複数の半導体装置A10の各々の当該構成と異なる。
図24および図26に示すように、第2絶縁層12は、第1絶縁層11の第2方向xの一方側につながっている。図25および図26に示すように、第2放熱層17は、第1放熱層16の第2方向xの一方側につながっている。
次に、半導体モジュールB20の作用効果について説明する。
半導体モジュールB20を構成する複数の半導体装置A20各々においては、第2絶縁層12は、第1絶縁層11につながっている。第2放熱層17は、第1放熱層16につながっている。本構成をとることにより、第1半導体素子31および第2半導体素子32の各々から発生して第1放熱層16および第2放熱層17の各々に伝導した熱の分布が、より均一となる。これにより、半導体モジュールB20の放熱性の向上を図ることができる。
第3実施形態:
図27~図29に基づき、本開示の第3実施形態に係る半導体モジュールB30について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図27、図28および図29はそれぞれ、半導体モジュールB10を構成する複数の半導体装置A10のいずれかを示す図13、図14および図15に対応している。
図27~図29に基づき、本開示の第3実施形態に係る半導体モジュールB30について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図27、図28および図29はそれぞれ、半導体モジュールB10を構成する複数の半導体装置A10のいずれかを示す図13、図14および図15に対応している。
半導体モジュールB30は、第3方向yにおいて互いにつながった複数の半導体装置A30により構成される。複数の半導体装置A30の各々においては、第1電力端子34、第2電力端子35および第3電力端子36の構成が、半導体モジュールB10の構成要素である複数の半導体装置A10の各々の当該構成と異なる。
図27および図28に示すように、第1電力端子34および第2電力端子35の各々の一部は、封止樹脂60の第1面631から第1方向zに突出している。図29に示すように、第3電力端子36の一部は、封止樹脂60の第3面633から第1方向zに突出している。したがって、半導体モジュールB30の製造にあたっては、図22に示す第3工程P3では、第1電力端子34および第2電力端子35の各々の一部を第1面631から突出させ、かつ第3電力端子36の一部を第3面633から突出させる。
次に、半導体モジュールB30の作用効果について説明する。
半導体モジュールB30を構成する複数の半導体装置A30の各々においては、第1電力端子34の一部は、封止樹脂60の第1面631から突出している。本構成をとることにより、第1電力端子34に外部接続部材71を導電接合する際、外部接続部材71を第1電力端子34の第1端面34Aにより確実に接触させることができる。これにより、外部接続部材71から第1電力端子34に流れる電流の減少を防止できる。
第4実施形態:
図30および図31に基づき、本開示の第4実施形態に係る半導体モジュールB40について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図30および図31に基づき、本開示の第4実施形態に係る半導体モジュールB40について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
半導体モジュールB40は、第3方向yにおいて互いにつながった複数の半導体装置A40により構成される。複数の半導体装置A40の各々の構成は、半導体モジュールB10の構成要素である複数の半導体装置A10の各々の構成と同様である。半導体モジュールB40においては、放熱部材80の構成が半導体モジュールB10の当該構成と異なる。
図30および図31に示すように、放熱部材80は、基部84および放熱部85を有する。基部84は、基面81、裏面82および端面83を含む。放熱部85は、第1方向zにおいて基面81が向く側とは反対側に位置するとともに、裏面82につながっている。第1方向zに視て、複数の半導体装置A40の各々の基材10は、放熱部85に重なっている。したがって、半導体モジュールB40の製造にあたっては、図18および図19に示す第1工程P1では、第1方向zに視て、複数の基材10の各々を放熱部85に重なるように基面81に接合する。
図30に示すように、第1方向zに視て、基面81の2つの第1領域81Aの各々は、放熱部85から離れている。
半導体モジュールB40においては、放熱部85は、その内部において冷媒が流れるウォータージャケットである。その他、放熱部85は、複数のフィンで構成される場合でもよい。
次に、半導体モジュールB40の作用効果について説明する。
半導体モジュールB40においては、放熱部材80は、基面81および端面83を含む基部84と、基部84につながる放熱部85とを有する。放熱部85は、第1方向zにおいて基面81が向く側とは反対側に位置する。第1工程P1では、複数の基材10の各々は、放熱部85に重なるように基面81に接合される。本構成をとることにより、放熱部材80の放熱効率を向上できる。
半導体モジュールB40の放熱部材80においては、第1方向zに視て、基面81の第1領域81Aは、放熱部85から離れている。本構成をとることにより、図22に示す第3工程P3において封止樹脂60を形成する際、上金型の突き当てに伴って第1領域81Aにより大きな圧縮力が作用する場合であっても、放熱部85に変形が発生することを効果的に防止できる。
第5実施形態:
図32および図33に基づき、本開示の第5実施形態に係る半導体モジュールB50について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図32および図33はそれぞれ、半導体モジュールB10を構成する複数の半導体装置A10のいずれかを示す図13および図15に対応している。
図32および図33に基づき、本開示の第5実施形態に係る半導体モジュールB50について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図32および図33はそれぞれ、半導体モジュールB10を構成する複数の半導体装置A10のいずれかを示す図13および図15に対応している。
半導体モジュールB50は、第3方向yにおいて互いにつながった複数の半導体装置A50により構成される。複数の半導体装置A50の各々の構成は、半導体モジュールB10の構成要素である複数の半導体装置A10の各々の構成と同様である。半導体モジュールB50においては、放熱部材80の構成が半導体モジュールB10の当該構成と異なる。
図32および図33に示すように、放熱部材80には、基面81から凹む2つの係合部86が設けられている。2つの係合部86は、複数の半導体装置A50の各々に対応している。2つの係合部86は、第2方向xにおいて互いに離れている。2つの係合部86の各々は、第3方向yに延びている。封止樹脂60の一部は、2つの係合部86の各々に陥入している。したがって、半導体モジュールB50の製造にあたっては、図22に示す第3工程P3では、封止樹脂60を2つの係合部86の各々に陥入させる。
次に、半導体モジュールB50の作用効果について説明する。
半導体モジュールB50においては、放熱部材80には、基面81から凹む係合部86が設けられている。第3工程P3では、封止樹脂60を係合部86に陥入させる。本構成をとることにより、封止樹脂60には、放熱部材80に対して投錨効果(アンカー効果)が発現する。これにより、放熱部材80に対する封止樹脂60の剥離を効果的に抑制できる。
第6実施形態:
図34および図35に基づき、本開示の第6実施形態に係る半導体モジュールB60について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図34および図35はそれぞれ、半導体モジュールB10を構成する複数の半導体装置A10のいずれかを示す図3および図6に対応している。
図34および図35に基づき、本開示の第6実施形態に係る半導体モジュールB60について説明する。これらの図において、先述した半導体モジュールB10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図34および図35はそれぞれ、半導体モジュールB10を構成する複数の半導体装置A10のいずれかを示す図3および図6に対応している。
半導体モジュールB60は、第3方向yにおいて互いにつながった複数の半導体装置A60により構成される。複数の半導体装置A60の各々の構成のうち基材10の構成が、複数の半導体装置A10の各々の当該構成と異なる。
図34および図35に示すように、複数の半導体装置A60の各々の基材10においては、第1導電層13は、第1層131のみを具備する単一の部材である。第1層131は、第1搭載面13Aを含む。第1信号配線21、複数の第1半導体素子31、および第1電力端子34は、いずれも第1搭載面13Aに搭載されている。あわせて、複数の第1半導体素子31の各々と、第1電力端子34とは、第1搭載面13Aに導電接合されている。
図34および図35に示すように、複数の半導体装置A60の各々の基材10においては、第2導電層14は、第3層141のみを具備する単一の部材である。第3層141は、第2搭載面14Aを含む。第2信号配線22、複数の第2半導体素子32、および第3電力端子36は、いずれも第2搭載面14Aに搭載されている。あわせて、複数の第2半導体素子32の各々と、第3電力端子36とは、第1搭載面13Aに導電接合されている。
したがって、半導体モジュールB60においても、半導体モジュールB10と同等の作用効果を奏する。
本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
本開示は、以下の付記に記載した実施形態を含む。
付記1.
複数の基材(10)を放熱部材(80)に接合する第1工程(P1)と、
複数の第1半導体素子(31)を前記複数の基材に個別に接合する第2工程(P2)と、
前記複数の基材、および前記複数の第1半導体素子を覆う封止樹脂(60)を形成する第3工程(P3)と、を備え、
前記第3工程は、前記第1工程および前記第2工程が完了した後に行われ、
前記第3工程では、前記封止樹脂を一体に形成する、半導体モジュール(B10)の製造方法。
付記2.
前記放熱部材(80)は、第1方向(z)の一方側を向く基面(81)と、前記第1方向に対して直交する方向を向く端面(83)と、を有し、
前記第1工程(P1)では、前記複数の基材(10)が前記基面に接合され、
前記第3工程(P3)では、前記封止樹脂(60)が前記基面に接するとともに、前記封止樹脂から前記端面を露出させる、付記1に記載の半導体モジュール(B10)の製造方法。
付記3.
前記第3工程(P3)では、前記第1方向(z)に視て前記封止樹脂(60)が前記基面(81)の周縁よりも内方に位置するようにする、付記2に記載の半導体モジュール(B10)の製造方法。
付記4.
前記第3工程(P3)では、第1開口部(66)が前記封止樹脂(60)に設けられ、
前記第1開口部は、前記第1方向(z)において前記基面(81)に対向する側とは反対側から開口しており、
前記第1方向に視て、前記第1開口部は、前記複数の基材(10)のうち隣り合う2つの基材の間に位置する、付記3に記載の半導体モジュール(B10)の製造方法。
付記5.
前記第3工程(P3)では、前記第1開口部(66)を前記第1方向(z)に貫通させ、かつ前記第1開口部から前記基面(81)を露出させる、付記4に記載の半導体モジュール(B10)の製造方法。
付記6.
前記基面(81)の周縁は、前記第1方向(z)に対して直交する第2方向(x)に延びる第1縁(811)と、前記第1方向および前記第2方向の各々に対して直交する第3方向(y)に延びる第2縁(812)と、を含み、
前記第2縁は、前記第1縁よりも長く、
前記第1工程(P1)では、前記複数の基材(10)は、前記基面に対して前記第3方向に沿って配列される、付記5に記載の半導体モジュール(B10)の製造方法。
付記7.
前記第3工程(P3)では、前記第1開口部(66)は、前記第2方向(x)に延びるように設けられる、付記6に記載の半導体モジュール(B10)の製造方法。
付記8.
前記基面(81)は、各々が前記封止樹脂(60)から露出する第1領域(81A)および第2領域(81B)を含み、
前記第1領域は、前記第3方向(y)において前記第1縁(811)と前記封止樹脂との間に位置しており、
前記第2領域は、前記第2方向(x)において前記第2縁(812)と前記封止樹脂との間に位置しており、
前記第1領域の前記第3方向の最大寸法は、前記第2領域の前記第2方向の最大寸法より大きい、付記7に記載の半導体モジュール(B10)の製造方法。
付記9.
前記第3工程(P3)では、第2開口部(67)が前記封止樹脂(60)に設けられ、
前記第2開口部は、前記第2方向(x)の一方側から開口するとともに、前記第1方向(z)に貫通しており、
前記第3工程では、前記第2開口部から前記第2領域(81B)を露出させる、付記8に記載の半導体モジュール(B10)の製造方法。
付記10.
前記第2開口部(67)は、前記第1開口部(66)の前記第2方向(x)の一方側に位置する、付記9に記載の半導体モジュール(B10)の製造方法。
付記11.
前記第2開口部(67)の前記第2方向(x)の寸法は、前記第1開口部(66)の前記第2方向の寸法より小さい、付記10に記載の半導体モジュール(B10)の製造方法。
付記12.
前記放熱部材(80)は、前記基面(81)および前記端面(83)を含む基部(84)と、前記基部につながる放熱部(85)と、を有し、
前記放熱部は、前記第1方向(z)において前記基面が向く側とは反対側に位置しており、
前記第1工程(P1)では、前記複数の基材(10)の各々は、前記第1方向に視て前記放熱部に重なるように前記基面に接合される、付記8に記載の半導体モジュール(B40)の製造方法。
付記13.
前記第1方向(z)に視て、前記第2領域(81B)は、前記放熱部(85)から離れている、付記12に記載の半導体モジュール(B40)の製造方法。
付記14.
前記複数の基材(10)の各々は、第1絶縁層(11)と、前記第1絶縁層の前記第1方向(z)の一方側に位置する第1導電層(13)と、前記第1絶縁層を基準として前記第1導電層とは反対側に位置する第1放熱層(16)と、を含み、
前記第1導電層および前記第1放熱層は、前記第1絶縁層に接合されており、
前記第1工程(P1)では、前記複数の基材の各々の前記第1放熱層を前記基面(81)に接合し、
前記第2工程(P2)では、前記複数の第1半導体素子(31)を、前記複数の基材の各々の前記第1導電層に個別に導電接合する、付記6ないし13のいずれかに記載の半導体モジュール(B10)の製造方法。
付記15.
前記複数の基材(10)の各々の前記第1導電層(13)に個別に導通する複数の第1電力端子(34)を配置する工程をさらに備え、
前記複数の第1電力端子を配置する工程は、前記第3工程(P3)の前に行われ、
前記第3工程では、前記第1方向(z)に視て前記複数の第1電力端子の各々を囲むように前記封止樹脂(60)が形成され、
前記封止樹脂は、前記第1方向において前記基面(81)と同じ側を向く第1面(631)を有し、
前記第3工程では、前記第1面から前記複数の第1電力端子の各々を露出させる、付記14に記載の半導体モジュール(B10)の製造方法。
付記16.
前記第3工程(P3)では、前記第1面(631)から前記複数の第1電力端子(34)の各々の一部を突出させる、付記15に記載の半導体モジュール(B30)の製造方法。
付記17.
前記第2工程(P2)は、前記第1工程(P1)と同時に行われる、付記6ないし13のいずれかに記載の半導体モジュール(B10)の製造方法。
付記18.
第1方向(z)の一方側を向く基面(81)と、前記第1方向に対して直交する方向を向く端面(83)と、を有する放熱部材(80)と、
前記基面に接合された複数の基材(10)と、
前記複数の基材に個別に導電接合された複数の第1半導体素子(31)と、
前記複数の基材、および前記複数の第1半導体素子を一体で覆う封止樹脂(60)と、を備え、
前記封止樹脂は、前記基面に接しており、
前記端面は、前記封止樹脂から露出している、半導体モジュール(B10)。
付記19.
前記封止樹脂(60)は、第1開口部(66)を有し、
前記第1開口部は、前記第1方向(z)において前記基面(81)に対向する側とは反対側から開口しており、
前記第1方向に視て、前記第1開口部は、前記複数の基材(10)のうち隣り合う2つの基材の間に位置する、付記18に記載の半導体モジュール(B10)。
付記20.
前記第1開口部(66)は、前記第1方向(z)に貫通しており、
前記第1開口部から前記基面(81)が露出している、付記19に記載の半導体モジュール(B10)。
付記21.
前記基面(81)の周縁は、前記第3方向(y)に延びる第3縁(813)を含み、
前記第3縁は、前記第1縁(811)を基準として前記第2縁(812)とは反対側に位置しており、
前記第3縁は、前記第1縁よりも長い、付記11に記載の半導体モジュール(B10)の製造方法。
付記22.
前記基面(81)は、前記封止樹脂(60)から露出する第3領域(81C)を含み、
前記第3領域は、前記第2方向(x)において前記第3縁(813)と前記封止樹脂(60)との間に位置しており、
前記第1領域(81A)の前記第3方向(y)の最大寸法は、前記第3領域の前記第2方向の最大寸法より大きい、付記21に記載の半導体モジュール(B10)の製造方法。
付記23.
前記第3工程(P3)では、第3開口部(68)が前記封止樹脂(60)に設けられ、
前記第3開口部は、前記第2方向(x)において前記第2開口部(67)が位置する側とは反対側から開口するとともに、前記第1方向(z)に貫通しており、
前記第3工程では、前記第3開口部から前記第3領域(81C)を露出させる、付記22に記載の半導体モジュール(B10)の製造方法。
付記24.
前記第3開口部(68)は、前記第1開口部(66)を基準として前記第2開口部(67)とは反対側に位置する、付記23に記載の半導体モジュール(B10)の製造方法。
付記25.
前記放熱部材(80)には、前記基面(81)から凹む係合部(86)が設けられており、
前記第3工程(P3)では、前記封止樹脂(60)を前記係合部に陥入させる、付記6ないし13のいずれかに記載の半導体モジュール(B50)の製造方法。
付記26.
前記複数の第1半導体素子(31)のいずれかに導通する第1信号端子(41)を配置する工程をさらに備え、
前記第1信号端子を配置する工程は、前記第3工程(P3)よりも後に行われ、
前記第1信号端子を配置する工程では、前記封止樹脂(60)の前記第1方向(z)において前記第1面(631)が向く側から前記第1信号端子の一部を突出させる、付記15に記載の半導体モジュール(B10)の製造方法。
付記27.
前記第1方向(z)に視て、前記封止樹脂(60)は、前記基面(81)の周縁よりも内方に位置する、付記18に記載の半導体モジュール(B10)。
付記28.
前記複数の基材(10)に個別に導電接合された複数の第1電力端子(34)をさらに備え、
前記複数の基材の各々は、第1絶縁層(11)と、前記第1絶縁層の前記第1方向(z)の一方側に位置する第1導電層(13)と、前記第1絶縁層を基準として前記第1導電層とは反対側に位置する第1放熱層(16)と、を含み、
前記第1導電層は、単一の部材であり、
前記複数の第1半導体素子(31)、および前記複数の第1電力端子は、前記複数の基材の各々の前記第1導電層に個別に導電接合されている、付記18に記載の半導体モジュール(B60)。
付記29.
複数の第2半導体素子(32)、および複数の第3電力端子(36)をさらに備え、
複数の第2半導体素子、および複数の第3電力端子は、前記複数の基材(10)に個別に導電接合されており、
前記複数の基材の各々は、前記第1方向(z)に対して直交する第2方向(x)において前記第1絶縁層(11)から離れた第2絶縁層(12)と、前記第2絶縁層の前記第1方向の一方側に位置する第2導電層(14)と、前記第2絶縁層を基準として前記第2導電層とは反対側に位置する第2放熱層(17)と、を含み、
前記第2導電層は、単一の部材であり、
前記複数の第2半導体素子、および前記複数の第3電力端子は、前記複数の基材の各々の前記第2導電層に個別に導電接合されている、付記28に記載の半導体モジュール(B60)。
付記1.
複数の基材(10)を放熱部材(80)に接合する第1工程(P1)と、
複数の第1半導体素子(31)を前記複数の基材に個別に接合する第2工程(P2)と、
前記複数の基材、および前記複数の第1半導体素子を覆う封止樹脂(60)を形成する第3工程(P3)と、を備え、
前記第3工程は、前記第1工程および前記第2工程が完了した後に行われ、
前記第3工程では、前記封止樹脂を一体に形成する、半導体モジュール(B10)の製造方法。
付記2.
前記放熱部材(80)は、第1方向(z)の一方側を向く基面(81)と、前記第1方向に対して直交する方向を向く端面(83)と、を有し、
前記第1工程(P1)では、前記複数の基材(10)が前記基面に接合され、
前記第3工程(P3)では、前記封止樹脂(60)が前記基面に接するとともに、前記封止樹脂から前記端面を露出させる、付記1に記載の半導体モジュール(B10)の製造方法。
付記3.
前記第3工程(P3)では、前記第1方向(z)に視て前記封止樹脂(60)が前記基面(81)の周縁よりも内方に位置するようにする、付記2に記載の半導体モジュール(B10)の製造方法。
付記4.
前記第3工程(P3)では、第1開口部(66)が前記封止樹脂(60)に設けられ、
前記第1開口部は、前記第1方向(z)において前記基面(81)に対向する側とは反対側から開口しており、
前記第1方向に視て、前記第1開口部は、前記複数の基材(10)のうち隣り合う2つの基材の間に位置する、付記3に記載の半導体モジュール(B10)の製造方法。
付記5.
前記第3工程(P3)では、前記第1開口部(66)を前記第1方向(z)に貫通させ、かつ前記第1開口部から前記基面(81)を露出させる、付記4に記載の半導体モジュール(B10)の製造方法。
付記6.
前記基面(81)の周縁は、前記第1方向(z)に対して直交する第2方向(x)に延びる第1縁(811)と、前記第1方向および前記第2方向の各々に対して直交する第3方向(y)に延びる第2縁(812)と、を含み、
前記第2縁は、前記第1縁よりも長く、
前記第1工程(P1)では、前記複数の基材(10)は、前記基面に対して前記第3方向に沿って配列される、付記5に記載の半導体モジュール(B10)の製造方法。
付記7.
前記第3工程(P3)では、前記第1開口部(66)は、前記第2方向(x)に延びるように設けられる、付記6に記載の半導体モジュール(B10)の製造方法。
付記8.
前記基面(81)は、各々が前記封止樹脂(60)から露出する第1領域(81A)および第2領域(81B)を含み、
前記第1領域は、前記第3方向(y)において前記第1縁(811)と前記封止樹脂との間に位置しており、
前記第2領域は、前記第2方向(x)において前記第2縁(812)と前記封止樹脂との間に位置しており、
前記第1領域の前記第3方向の最大寸法は、前記第2領域の前記第2方向の最大寸法より大きい、付記7に記載の半導体モジュール(B10)の製造方法。
付記9.
前記第3工程(P3)では、第2開口部(67)が前記封止樹脂(60)に設けられ、
前記第2開口部は、前記第2方向(x)の一方側から開口するとともに、前記第1方向(z)に貫通しており、
前記第3工程では、前記第2開口部から前記第2領域(81B)を露出させる、付記8に記載の半導体モジュール(B10)の製造方法。
付記10.
前記第2開口部(67)は、前記第1開口部(66)の前記第2方向(x)の一方側に位置する、付記9に記載の半導体モジュール(B10)の製造方法。
付記11.
前記第2開口部(67)の前記第2方向(x)の寸法は、前記第1開口部(66)の前記第2方向の寸法より小さい、付記10に記載の半導体モジュール(B10)の製造方法。
付記12.
前記放熱部材(80)は、前記基面(81)および前記端面(83)を含む基部(84)と、前記基部につながる放熱部(85)と、を有し、
前記放熱部は、前記第1方向(z)において前記基面が向く側とは反対側に位置しており、
前記第1工程(P1)では、前記複数の基材(10)の各々は、前記第1方向に視て前記放熱部に重なるように前記基面に接合される、付記8に記載の半導体モジュール(B40)の製造方法。
付記13.
前記第1方向(z)に視て、前記第2領域(81B)は、前記放熱部(85)から離れている、付記12に記載の半導体モジュール(B40)の製造方法。
付記14.
前記複数の基材(10)の各々は、第1絶縁層(11)と、前記第1絶縁層の前記第1方向(z)の一方側に位置する第1導電層(13)と、前記第1絶縁層を基準として前記第1導電層とは反対側に位置する第1放熱層(16)と、を含み、
前記第1導電層および前記第1放熱層は、前記第1絶縁層に接合されており、
前記第1工程(P1)では、前記複数の基材の各々の前記第1放熱層を前記基面(81)に接合し、
前記第2工程(P2)では、前記複数の第1半導体素子(31)を、前記複数の基材の各々の前記第1導電層に個別に導電接合する、付記6ないし13のいずれかに記載の半導体モジュール(B10)の製造方法。
付記15.
前記複数の基材(10)の各々の前記第1導電層(13)に個別に導通する複数の第1電力端子(34)を配置する工程をさらに備え、
前記複数の第1電力端子を配置する工程は、前記第3工程(P3)の前に行われ、
前記第3工程では、前記第1方向(z)に視て前記複数の第1電力端子の各々を囲むように前記封止樹脂(60)が形成され、
前記封止樹脂は、前記第1方向において前記基面(81)と同じ側を向く第1面(631)を有し、
前記第3工程では、前記第1面から前記複数の第1電力端子の各々を露出させる、付記14に記載の半導体モジュール(B10)の製造方法。
付記16.
前記第3工程(P3)では、前記第1面(631)から前記複数の第1電力端子(34)の各々の一部を突出させる、付記15に記載の半導体モジュール(B30)の製造方法。
付記17.
前記第2工程(P2)は、前記第1工程(P1)と同時に行われる、付記6ないし13のいずれかに記載の半導体モジュール(B10)の製造方法。
付記18.
第1方向(z)の一方側を向く基面(81)と、前記第1方向に対して直交する方向を向く端面(83)と、を有する放熱部材(80)と、
前記基面に接合された複数の基材(10)と、
前記複数の基材に個別に導電接合された複数の第1半導体素子(31)と、
前記複数の基材、および前記複数の第1半導体素子を一体で覆う封止樹脂(60)と、を備え、
前記封止樹脂は、前記基面に接しており、
前記端面は、前記封止樹脂から露出している、半導体モジュール(B10)。
付記19.
前記封止樹脂(60)は、第1開口部(66)を有し、
前記第1開口部は、前記第1方向(z)において前記基面(81)に対向する側とは反対側から開口しており、
前記第1方向に視て、前記第1開口部は、前記複数の基材(10)のうち隣り合う2つの基材の間に位置する、付記18に記載の半導体モジュール(B10)。
付記20.
前記第1開口部(66)は、前記第1方向(z)に貫通しており、
前記第1開口部から前記基面(81)が露出している、付記19に記載の半導体モジュール(B10)。
付記21.
前記基面(81)の周縁は、前記第3方向(y)に延びる第3縁(813)を含み、
前記第3縁は、前記第1縁(811)を基準として前記第2縁(812)とは反対側に位置しており、
前記第3縁は、前記第1縁よりも長い、付記11に記載の半導体モジュール(B10)の製造方法。
付記22.
前記基面(81)は、前記封止樹脂(60)から露出する第3領域(81C)を含み、
前記第3領域は、前記第2方向(x)において前記第3縁(813)と前記封止樹脂(60)との間に位置しており、
前記第1領域(81A)の前記第3方向(y)の最大寸法は、前記第3領域の前記第2方向の最大寸法より大きい、付記21に記載の半導体モジュール(B10)の製造方法。
付記23.
前記第3工程(P3)では、第3開口部(68)が前記封止樹脂(60)に設けられ、
前記第3開口部は、前記第2方向(x)において前記第2開口部(67)が位置する側とは反対側から開口するとともに、前記第1方向(z)に貫通しており、
前記第3工程では、前記第3開口部から前記第3領域(81C)を露出させる、付記22に記載の半導体モジュール(B10)の製造方法。
付記24.
前記第3開口部(68)は、前記第1開口部(66)を基準として前記第2開口部(67)とは反対側に位置する、付記23に記載の半導体モジュール(B10)の製造方法。
付記25.
前記放熱部材(80)には、前記基面(81)から凹む係合部(86)が設けられており、
前記第3工程(P3)では、前記封止樹脂(60)を前記係合部に陥入させる、付記6ないし13のいずれかに記載の半導体モジュール(B50)の製造方法。
付記26.
前記複数の第1半導体素子(31)のいずれかに導通する第1信号端子(41)を配置する工程をさらに備え、
前記第1信号端子を配置する工程は、前記第3工程(P3)よりも後に行われ、
前記第1信号端子を配置する工程では、前記封止樹脂(60)の前記第1方向(z)において前記第1面(631)が向く側から前記第1信号端子の一部を突出させる、付記15に記載の半導体モジュール(B10)の製造方法。
付記27.
前記第1方向(z)に視て、前記封止樹脂(60)は、前記基面(81)の周縁よりも内方に位置する、付記18に記載の半導体モジュール(B10)。
付記28.
前記複数の基材(10)に個別に導電接合された複数の第1電力端子(34)をさらに備え、
前記複数の基材の各々は、第1絶縁層(11)と、前記第1絶縁層の前記第1方向(z)の一方側に位置する第1導電層(13)と、前記第1絶縁層を基準として前記第1導電層とは反対側に位置する第1放熱層(16)と、を含み、
前記第1導電層は、単一の部材であり、
前記複数の第1半導体素子(31)、および前記複数の第1電力端子は、前記複数の基材の各々の前記第1導電層に個別に導電接合されている、付記18に記載の半導体モジュール(B60)。
付記29.
複数の第2半導体素子(32)、および複数の第3電力端子(36)をさらに備え、
複数の第2半導体素子、および複数の第3電力端子は、前記複数の基材(10)に個別に導電接合されており、
前記複数の基材の各々は、前記第1方向(z)に対して直交する第2方向(x)において前記第1絶縁層(11)から離れた第2絶縁層(12)と、前記第2絶縁層の前記第1方向の一方側に位置する第2導電層(14)と、前記第2絶縁層を基準として前記第2導電層とは反対側に位置する第2放熱層(17)と、を含み、
前記第2導電層は、単一の部材であり、
前記複数の第2半導体素子、および前記複数の第3電力端子は、前記複数の基材の各々の前記第2導電層に個別に導電接合されている、付記28に記載の半導体モジュール(B60)。
B10~B60:半導体モジュール A10~A60:半導体装置
10:基材 11,12:第1絶縁層,第2絶縁層
13:第1導電層 13A:第1搭載面
131,132:第1層,第2層
14:第2導電層 14A:第2搭載面
141,142:第3層,第4層
15:第3導電層 16,17:第1放熱層,第2放熱層
21:第1信号配線 211:第1基層 212:第1金属層
213~216:第1配線層,第3配線層,第5配線層,第7配線層
22:第2信号配線 221:第2基層 222:第2金属層
223~226:第2配線層,第4配線層,第6配線層,第8配線層
29:スリーブ
31:第1半導体素子 311,312:第1電極,第2電極
313:第1ゲート電極 314:第1検出電極
32:第2半導体素子 321,322:第3電極,第4電極
323:第2ゲート電極 324:第2検出電極
33:サーミスタ 34:第1電力端子 34A:第1端面
34B,34C:第1周面,第2周面
341:第1係合部 342,343:第1張出部,第2張出部
35:第2電力端子 35A:第2端面 351:第2係合部
36:第3電力端子 36A:第3端面 361:第3係合部
37,38:第1導通部材,第2導通部材 39:接合層
41~48:第1信号端子~第8信号端子
51~56:第1ワイヤ~第6ワイヤ
60:封止樹脂 61:頂面 62:底面
631~634:第1面~第4面
632A,634A:第1収容部,第2収容部
641~644:第1規制面~第4規制面
651,652,653:第1凹部,第2凹部,第3凹部
66,67,68:第1開口部,第2開口部,第3開口部
69:台座部 691:座面
71:外部接続部材 72:締結部材
80:放熱部材 81:基面
81A,81B,81C:第1領域,第2領域,第3領域
811,812,813:第1縁,第2縁,第3縁
82:裏面 83:端面
84:基部 85:放熱部 86:係合部 89:接合層
P1,P2,P3:第1工程,第2工程,第3工程
z,x,y:第1方向,第2方向,第3方向
10:基材 11,12:第1絶縁層,第2絶縁層
13:第1導電層 13A:第1搭載面
131,132:第1層,第2層
14:第2導電層 14A:第2搭載面
141,142:第3層,第4層
15:第3導電層 16,17:第1放熱層,第2放熱層
21:第1信号配線 211:第1基層 212:第1金属層
213~216:第1配線層,第3配線層,第5配線層,第7配線層
22:第2信号配線 221:第2基層 222:第2金属層
223~226:第2配線層,第4配線層,第6配線層,第8配線層
29:スリーブ
31:第1半導体素子 311,312:第1電極,第2電極
313:第1ゲート電極 314:第1検出電極
32:第2半導体素子 321,322:第3電極,第4電極
323:第2ゲート電極 324:第2検出電極
33:サーミスタ 34:第1電力端子 34A:第1端面
34B,34C:第1周面,第2周面
341:第1係合部 342,343:第1張出部,第2張出部
35:第2電力端子 35A:第2端面 351:第2係合部
36:第3電力端子 36A:第3端面 361:第3係合部
37,38:第1導通部材,第2導通部材 39:接合層
41~48:第1信号端子~第8信号端子
51~56:第1ワイヤ~第6ワイヤ
60:封止樹脂 61:頂面 62:底面
631~634:第1面~第4面
632A,634A:第1収容部,第2収容部
641~644:第1規制面~第4規制面
651,652,653:第1凹部,第2凹部,第3凹部
66,67,68:第1開口部,第2開口部,第3開口部
69:台座部 691:座面
71:外部接続部材 72:締結部材
80:放熱部材 81:基面
81A,81B,81C:第1領域,第2領域,第3領域
811,812,813:第1縁,第2縁,第3縁
82:裏面 83:端面
84:基部 85:放熱部 86:係合部 89:接合層
P1,P2,P3:第1工程,第2工程,第3工程
z,x,y:第1方向,第2方向,第3方向
Claims (20)
- 複数の基材を放熱部材に接合する第1工程と、
複数の第1半導体素子を前記複数の基材に個別に接合する第2工程と、
前記複数の基材、および前記複数の第1半導体素子を覆う封止樹脂を形成する第3工程と、を備え、
前記第3工程は、前記第1工程および前記第2工程が完了した後に行われ、
前記第3工程では、前記封止樹脂を一体に形成する、半導体モジュールの製造方法。 - 前記放熱部材は、第1方向の一方側を向く基面と、前記第1方向に対して直交する方向を向く端面と、を有し、
前記第1工程では、前記複数の基材が前記基面に接合され、
前記第3工程では、前記封止樹脂が前記基面に接するとともに、前記封止樹脂から前記端面を露出させる、請求項1に記載の半導体モジュールの製造方法。 - 前記第3工程では、前記第1方向に視て前記封止樹脂が前記基面の周縁よりも内方に位置するようにする、請求項2に記載の半導体モジュールの製造方法。
- 前記第3工程では、第1開口部が前記封止樹脂に設けられ、
前記第1開口部は、前記第1方向において前記基面に対向する側とは反対側から開口しており、
前記第1方向に視て、前記第1開口部は、前記複数の基材のうち隣り合う2つの基材の間に位置する、請求項3に記載の半導体モジュールの製造方法。 - 前記第3工程では、前記第1開口部を前記第1方向に貫通させ、かつ前記第1開口部から前記基面を露出させる、請求項4に記載の半導体モジュールの製造方法。
- 前記基面の周縁は、前記第1方向に対して直交する第2方向に延びる第1縁と、前記第1方向および前記第2方向の各々に対して直交する第3方向に延びる第2縁と、を含み、
前記第2縁は、前記第1縁よりも長く、
前記第1工程では、前記複数の基材は、前記基面に対して前記第3方向に沿って配列される、請求項5に記載の半導体モジュールの製造方法。 - 前記第3工程では、前記第1開口部は、前記第2方向に延びるように設けられる、請求項6に記載の半導体モジュールの製造方法。
- 前記基面は、各々が前記封止樹脂から露出する第1領域および第2領域を含み、
前記第1領域は、前記第3方向において前記第1縁と前記封止樹脂との間に位置しており、
前記第2領域は、前記第2方向において前記第2縁と前記封止樹脂との間に位置しており、
前記第1領域の前記第3方向の最大寸法は、前記第2領域の前記第2方向の最大寸法より大きい、請求項7に記載の半導体モジュールの製造方法。 - 前記第3工程では、第2開口部が前記封止樹脂に設けられ、
前記第2開口部は、前記第2方向の一方側から開口するとともに、前記第1方向に貫通しており、
前記第3工程では、前記第2開口部から前記第2領域を露出させる、請求項8に記載の半導体モジュールの製造方法。 - 前記第2開口部は、前記第1開口部の前記第2方向の一方側に位置する、請求項9に記載の半導体モジュールの製造方法。
- 前記第2開口部の前記第2方向の寸法は、前記第1開口部の前記第2方向の寸法より小さい、請求項10に記載の半導体モジュールの製造方法。
- 前記放熱部材は、前記基面および前記端面を含む基部と、前記基部につながる放熱部と、を有し、
前記放熱部は、前記第1方向において前記基面が向く側とは反対側に位置しており、
前記第1工程では、前記複数の基材の各々は、前記第1方向に視て前記放熱部に重なるように前記基面に接合される、請求項8に記載の半導体モジュールの製造方法。 - 前記第1方向に視て、前記第1領域は、前記放熱部から離れている、請求項12に記載の半導体モジュールの製造方法。
- 前記複数の基材の各々は、第1絶縁層と、前記第1絶縁層の前記第1方向の一方側に位置する第1導電層と、前記第1絶縁層を基準として前記第1導電層とは反対側に位置する第1放熱層と、を含み、
前記第1導電層および前記第1放熱層は、前記第1絶縁層に接合されており、
前記第1工程では、前記複数の基材の各々の前記第1放熱層を前記基面に接合し、
前記第2工程では、前記複数の第1半導体素子を、前記複数の基材の各々の前記第1導電層に個別に導電接合する、請求項6ないし13のいずれかに記載の半導体モジュールの製造方法。 - 前記複数の基材の各々の前記第1導電層に個別に導通する複数の第1電力端子を配置する工程をさらに備え、
前記複数の第1電力端子を配置する工程は、前記第3工程の前に行われ、
前記第3工程では、前記第1方向に視て前記複数の第1電力端子の各々を囲むように前記封止樹脂が形成され、
前記封止樹脂は、前記第1方向において前記基面と同じ側を向く第1面を有し、
前記第3工程では、前記第1面から前記複数の第1電力端子の各々を露出させる、請求項14に記載の半導体モジュールの製造方法。 - 前記第3工程では、前記第1面から前記複数の第1電力端子の各々の一部を突出させる、請求項15に記載の半導体モジュールの製造方法。
- 前記第2工程は、前記第1工程と同時に行われる、請求項6ないし13のいずれかに記載の半導体モジュールの製造方法。
- 第1方向の一方側を向く基面と、前記第1方向に対して直交する方向を向く端面と、を有する放熱部材と、
前記基面に接合された複数の基材と、
前記複数の基材に個別に導電接合された複数の第1半導体素子と、
前記複数の基材、および前記複数の第1半導体素子を一体で覆う封止樹脂と、を備え、
前記封止樹脂は、前記基面に接しており、
前記端面は、前記封止樹脂から露出している、半導体モジュール。 - 前記封止樹脂は、第1開口部を有し、
前記第1開口部は、前記第1方向において前記基面に対向する側とは反対側から開口しており、
前記第1方向に視て、前記第1開口部は、前記複数の基材のうち隣り合う2つの基材の間に位置する、請求項18に記載の半導体モジュール。 - 前記第1開口部は、前記第1方向に貫通しており、
前記第1開口部から前記基面が露出している、請求項19に記載の半導体モジュール。
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2025
- 2025-06-02 WO PCT/JP2025/019824 patent/WO2025258436A1/ja active Pending
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