WO2025254050A1 - 窒化物半導体装置および窒化物半導体装置の製造方法 - Google Patents

窒化物半導体装置および窒化物半導体装置の製造方法

Info

Publication number
WO2025254050A1
WO2025254050A1 PCT/JP2025/019818 JP2025019818W WO2025254050A1 WO 2025254050 A1 WO2025254050 A1 WO 2025254050A1 JP 2025019818 W JP2025019818 W JP 2025019818W WO 2025254050 A1 WO2025254050 A1 WO 2025254050A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
nitride semiconductor
semiconductor device
source
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/019818
Other languages
English (en)
French (fr)
Inventor
孝保 岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of WO2025254050A1 publication Critical patent/WO2025254050A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies

Definitions

  • This disclosure relates to nitride semiconductor devices and methods for manufacturing nitride semiconductor devices.
  • HEMTs high electron mobility transistors
  • GaN gallium nitride
  • 2DEG two-dimensional electron gas
  • Power devices that use HEMTs are recognized as devices that enable lower on-resistance and higher speed/frequency operation compared to typical silicon (Si) power devices.
  • the nitride semiconductor device described in Patent Document 1 includes a substrate, a buffer layer formed on the substrate, an electron transit layer formed on the buffer layer, and an electron supply layer formed on the electron transit layer.
  • a 2DEG is formed during electron transit near the heterojunction interface between the electron transit layer and the electron supply layer.
  • the nitride semiconductor device may further include a source electrode formed on the electron supply layer, a backside electrode formed on the underside of the silicon substrate, and a via that penetrates the silicon substrate and connects the source electrode and the backside electrode. In this case, it is desired to reduce the cost required for manufacturing the nitride semiconductor having the via.
  • a nitride semiconductor device includes a conductive substrate having a first substrate surface and a second substrate surface opposite the first substrate surface, a high-resistance layer provided on the first substrate surface and having a higher resistance than the conductive substrate, a nitride semiconductor layer provided on the high-resistance layer, a first electrode formed on the nitride semiconductor layer, and a via electrically connected to the first electrode, passing through the nitride semiconductor layer and the high-resistance layer and in contact with the conductive substrate, the high-resistance layer being made of GaN and in contact with the first substrate surface.
  • FIG. 1 is a schematic plan view of an example of an illustrative nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view of the nitride semiconductor device taken along line F2-F2 in FIG.
  • FIG. 3 is a schematic plan view of an example of an illustrative nitride semiconductor device according to the second embodiment.
  • FIG. 4 is a schematic cross-sectional view of the nitride semiconductor device taken along line F4-F4 in FIG.
  • FIG. 5 is a schematic plan view of the nitride semiconductor chip in the nitride semiconductor device of FIG.
  • FIG. 6 is a schematic plan view of the gate wiring, source wiring, drain wiring, and their surroundings in the nitride semiconductor chip of FIG.
  • FIG. 7 is a schematic plan view of the gate electrode, source electrode, drain electrode, and their surroundings in the nitride semiconductor chip of FIG.
  • FIG. 8 is a schematic plan view showing an enlarged portion of FIG.
  • FIG. 9 is a schematic cross-sectional view of the nitride semiconductor device taken along line F9-F9 in FIG.
  • FIG. 10 is a schematic cross-sectional view of a high-resistance layer and an electron transit layer in a nitride semiconductor device.
  • FIG. 11 is a schematic cross-sectional view showing an enlarged interface between the high resistance layer and the electron transit layer in FIG. 12A to 12C are schematic cross-sectional views showing an example of a manufacturing process for an exemplary nitride semiconductor device according to the second embodiment.
  • FIG. 12A to 12C are schematic cross-sectional views showing an example of a manufacturing process for an exemplary nitride semiconductor device according to the second embodiment.
  • FIG. 12A to 12C are schematic cross-sectional views
  • FIG. 13 is a schematic cross-sectional view of a step subsequent to the step shown in FIG.
  • FIG. 14 is a schematic cross-sectional view of a step subsequent to the step shown in FIG.
  • FIG. 15 is a schematic cross-sectional view of a step subsequent to the step shown in FIG.
  • FIG. 16 is a schematic cross-sectional view of a step subsequent to the step shown in FIG.
  • FIG. 17 is a schematic cross-sectional view of a step subsequent to the step shown in FIG.
  • FIG. 18 is a schematic cross-sectional view of a step subsequent to the step shown in FIG.
  • FIG. 19 is a schematic cross-sectional view of a step subsequent to the step shown in FIG.
  • FIG. 20 is a schematic cross-sectional view of a step subsequent to the step shown in FIG. FIG.
  • FIG. 21 is a schematic cross-sectional view of a nitride semiconductor device according to the third embodiment.
  • FIG. 22 is a schematic cross-sectional view showing an enlarged view of the recessed portion of the conductive substrate and its periphery in the nitride semiconductor device of FIG.
  • FIG. 23 is a schematic cross-sectional view showing an enlarged view of the end of the recess in the conductive substrate and its periphery in the nitride semiconductor device of FIG.
  • FIG. 24 is a schematic cross-sectional view of a nitride semiconductor device according to a modified example.
  • FIG. 25 is a schematic plan view of a nitride semiconductor device according to a modified example.
  • FIG. 26 is a schematic cross-sectional view of a nitride semiconductor device according to a modified example.
  • phrases "at least one” used in this disclosure means “one or more” of the desired options.
  • the phrase “at least one” used in this disclosure means “only one option” or “both of two options” if the number of options is two.
  • the phrase “at least one” used in this disclosure means “only one option” or “any combination of two or more options” if the number of options is three or more.
  • A's dimensions (width, length) are equal to B's dimensions (width, length)" or "A's dimensions (width, length) and B's dimensions (width, length) are equal to each other” also includes a relationship where the difference between A's dimensions (width, length) and B's dimensions (width, length) is within 10% of A's dimensions (width, length), for example.
  • First Embodiment (Plane layout of nitride semiconductor device) 1 shows a schematic planar structure of an exemplary nitride semiconductor device 10 according to the first embodiment.
  • the nitride semiconductor device 10 may include an insulating layer 102, and a source wiring 104 and a drain wiring 106 provided on the insulating layer 102.
  • the Z direction is a direction perpendicular to a first substrate surface 112A (see FIG. 2 ) of a SiC substrate 112 described later.
  • the insulating layer 102 can be made of any insulating material that can insulate the source wiring 104 from the drain wiring 106.
  • the insulating layer 102 can include SiO2 , SiN, SiON, Al2O3 , AlN, AlON, HfO, HfN , HfON, HfSiON, AlON, or any combination thereof.
  • the source wiring 104 and the drain wiring 106 can be composed of one or more conductive materials.
  • each of the source wiring 104 and the drain wiring 106 may include Au, Ti, TiN, Pt, Cu, Al, AlSiCu, AlCu, or any combination thereof.
  • the source wiring 104 may include a base portion 104A and a plurality of source fingers 104B connected to the base portion 104A.
  • the base portion 104A extends in the X direction
  • the plurality of source fingers 104B extend in the Y direction.
  • the drain wiring 106 may include a base portion 106A and a plurality of drain fingers 106B connected to the base portion 106A.
  • the base portion 106A extends in the X direction
  • the plurality of drain fingers 106B extend in the Y direction.
  • the plurality of source fingers 104B and the plurality of drain fingers 106B may be spaced apart from each other in the X direction and arranged alternately.
  • the plurality of source fingers 104B and the plurality of drain fingers 106B are arranged alternately in the X direction.
  • the nitride semiconductor device 10 may further include a gate interconnect 108 and a plurality of gate electrodes 110 connected to the gate interconnect 108.
  • the gate interconnect 108 and the plurality of gate electrodes 110 may be arranged below the source interconnect 104 and the drain interconnect 106, and may be covered by the insulating layer 102.
  • the gate interconnect 108 extends in the X direction
  • the plurality of gate electrodes 110 extend in the Y direction.
  • Each gate electrode 110 may be arranged between one of the plurality of source fingers 104B and one of the plurality of drain fingers 106B in a planar view.
  • each gate electrode 110 is arranged between the source finger 104B and the drain finger 106B that face each other in the X direction in a planar view.
  • the gate interconnect 108 may extend between the base portion 104A of the source interconnect 104 and the plurality of drain fingers 106B in a planar view.
  • the gate wiring 108 may extend between the base portion 106A of the drain wiring 106 and the plurality of source fingers 104B in a plan view. Further details of the gate electrode 110 will be described later with reference to FIG. 2.
  • FIG. 2 shows a schematic cross-sectional structure of the nitride semiconductor device 10 taken along line F2-F2 in FIG. 1 .
  • the nitride semiconductor device 10 includes a hexagonal SiC substrate 112 having a first substrate surface 112A, a high-resistance layer 114 provided on the first substrate surface 112A of the SiC substrate 112, and a nitride semiconductor layer 116 provided on the high-resistance layer 114.
  • the SiC substrate 112 also has a second substrate surface 112B opposite the first substrate surface 112A.
  • first substrate surface refers to the surface of the SiC substrate 112 on which the high-resistance layer 114 is placed.
  • the first substrate surface 112A is parallel to a first direction DA (X direction) and a second direction DB (Y direction) that is perpendicular to the first direction DA in a plan view.
  • the SiC substrate 112 is an example of a "conductive substrate.”
  • the SiC substrate 112 is a SiC substrate with an off-angle.
  • the first substrate surface 112A is inclined at a predetermined off-angle in a specific crystal direction relative to the c-plane.
  • This off-angle may be 2° or greater and 6° or less. More preferably, the off-angle may be 3° or greater and 5° or less, and even more preferably, 3.5° or greater and 4.5° or less.
  • the term "c-plane" is used to refer to the (0001) plane of a hexagonal SiC crystal.
  • the specific crystal direction may be the [11-20] direction. That is, the first substrate surface 112A may be inclined in the [11-20] direction with an off-angle of 2° to 6° relative to the c-plane. Note that in the indicators representing crystal directions and planes in this disclosure, numbers preceded by a minus sign (for example, "2" for the [11-20] direction) refer to the number with a bar above it.
  • the SiC substrate 112 may be a 4H-SiC substrate.
  • “4H” represents the polytype of the SiC crystal.
  • the SiC substrate 112 may be conductive.
  • the resistivity of the SiC substrate 112 may be, for example, 0.01 ⁇ cm (1 ⁇ m) or more and 0.03 ⁇ cm (3 ⁇ m) or less. In the first embodiment, the resistivity of the SiC substrate 112 may be approximately 0.02 ⁇ cm (2 ⁇ m).
  • the thickness TP of the SiC substrate 112 may be, for example, 30 ⁇ m or more and 300 ⁇ m or less.
  • the thickness TP of the SiC substrate 112 is, for example, 50 ⁇ m or more.
  • the thickness TP of the SiC substrate 112 is, for example, 200 ⁇ m or less.
  • the SiC substrate 112 may have a thickness of 150 ⁇ m.
  • the thickness TP of the SiC substrate 112 can be defined as the distance between the first substrate surface 112A and the second substrate surface 112B in the Z direction.
  • a SiC substrate 112 is used as the conductive substrate, but this is not limited to this.
  • a Si substrate may be used as the conductive substrate, or a semiconductor substrate other than a substrate containing Si, such as a GaN substrate or a sapphire substrate, may be used. Even in this case, the conductive substrate may be doped with impurities or may be polycrystalline.
  • the conductive substrate may also be a metal layer.
  • the metal layer may be composed of a plated layer or a sputtered film.
  • the conductive substrate may also be composed of a metal plate.
  • the high-resistance layer 114 includes a first surface 114A and a second surface 114B opposite the first surface 114A. In one example, the second surface 114B is in contact with the first substrate surface 112A of the SiC substrate 112. A portion of the nitride transistor TN is provided in the nitride semiconductor layer 116. The detailed configuration of the high-resistance layer 114 will be described later.
  • the nitride semiconductor layer 116 includes an electron transit layer 118 and an electron supply layer 120 provided on the electron transit layer 118.
  • the electron transit layer 118 may be provided on the high-resistivity layer 114.
  • the electron transit layer 118 is in contact with the first surface 114A of the high-resistivity layer 114.
  • the electron transit layer 118 is made of a nitride semiconductor.
  • the electron transit layer 118 may be made of GaN.
  • the electron transit layer 118 may be an n-type GaN layer doped with donor impurities.
  • the electron transit layer 118 may be an undoped GaN layer.
  • the thickness of the electron transit layer 118 may be 0.05 ⁇ m or more and 1 ⁇ m or less. In the first embodiment, the electron transit layer 118 may have a thickness of approximately 0.2 ⁇ m.
  • the electron supply layer 120 is made of a nitride semiconductor having a larger band gap than the electron transit layer 118.
  • the thickness of the electron supply layer 120 may be 1 nm or more and 100 nm or less. In the first embodiment, the electron supply layer 120 may have a thickness of approximately 20 nm.
  • the electron transit layer 118 and the electron supply layer 120 are composed of nitride semiconductors with different lattice constants. Therefore, the nitride semiconductor (e.g., GaN) that constitutes the electron transit layer 118 and the nitride semiconductor (e.g., AlGaN) that constitutes the electron supply layer 120 form a lattice-mismatched heterojunction. Due to spontaneous polarization in the electron transit layer 118 and the electron supply layer 120 and piezoelectric polarization caused by stress on the electron supply layer 120 near the heterojunction interface, the energy level of the conduction band of the electron transit layer 118 near the heterojunction interface is lower than the Fermi level.
  • the nitride semiconductor e.g., GaN
  • the nitride semiconductor e.g., AlGaN
  • two-dimensional electron gas (2DEG) 122 spreads within the electron transit layer 118 near the heterojunction interface between the electron transit layer 118 and the electron supply layer 120 (e.g., within a few nanometers from the interface).
  • the 2DEG 122 within the electron transit layer 118 functions as the channel of the nitride semiconductor device 10.
  • the sheet carrier density of the 2DEG 122 generated in the electron transit layer 118 can be increased by increasing at least one of the Al composition and thickness of the electron supply layer 120.
  • the nitride semiconductor device 10 may further include a first insulating layer 124 provided on the electron supply layer 120.
  • the first insulating layer 124 has a source contact opening 124A, a drain contact opening 124B, and a gate contact opening 124C that expose the surface of the electron supply layer 120.
  • the source contact opening 124A and the drain contact opening 124B are spaced apart in the X direction.
  • the gate contact opening 124C is located between the source contact opening 124A and the drain contact opening 124B that are spaced apart in the X direction.
  • the first insulating layer 124 may include SiO 2 , SiN, SiON, Al 2 O 3 , AlN, AlON, HfO, HfN, HfON, HfSiON, AlON, or any combination thereof. In the first embodiment, the first insulating layer 124 may be SiN. The thickness of the first insulating layer 124 may be, for example, 10 nm or more and 200 nm or less. In the first embodiment, the first insulating layer 124 may have a thickness of about 10 nm. The first insulating layer 124 is part of the insulating layer 102.
  • the nitride semiconductor device 10 includes a gate electrode 110, a source electrode 126, and a drain electrode 128 disposed on a nitride semiconductor layer 116.
  • the source electrode 126 and the drain electrode 128 are spaced apart in a first direction DA (X direction).
  • the gate electrode 110 is disposed between the source electrode 126 and the drain electrode 128, which are spaced apart in the first direction DA.
  • the source electrode 126, the drain electrode 128, and the gate electrode 110 are disposed to allow electrons to travel in the first direction DA via the 2DEG 122.
  • the source electrode 126 contacts the electron supply layer 120 via a source contact opening 124A.
  • the drain electrode 128 contacts the electron supply layer 120 via a drain contact opening 124B.
  • the gate electrode 110 contacts the electron supply layer 120 via a gate contact opening 124C.
  • the source electrode 126 and the drain electrode 128 can be made of any material capable of forming an ohmic contact with the nitride semiconductor layer 116.
  • the source electrode 126 and the drain electrode 128 can include a Ti layer and an Al layer.
  • the Ti layer can be located between the first insulating layer 124 and the Al layer.
  • the Ti layer can have a thickness of approximately 20 nm
  • the Al layer can have a thickness of approximately 300 nm.
  • the source electrode 126 and the drain electrode 128 can include a Ta layer and an Al layer.
  • the source electrode 126 and the drain electrode 128 can include a Ti layer, an Al layer, a Ni layer, and an Au layer, in that order from the bottom.
  • the source electrode 126 includes a source contact 126A that includes a portion that contacts the upper surface of the electron supply layer 120 via the source contact opening 124A.
  • the source contact 126A fills the source contact opening 124A.
  • the source contact 126A is strip-shaped and extends in the Y direction in a plan view.
  • the gate electrode 110 may be made of any material capable of forming a Schottky junction with the nitride semiconductor layer 116.
  • the gate electrode 110 may include a Ni layer and an Au layer.
  • the Ni layer may be located between the first insulating layer 124 and the Au layer.
  • the Ni layer may have a thickness of 10 nm
  • the Au layer may have a thickness of 600 nm.
  • the gate electrode 110 extends in the second direction DB (Y direction).
  • the source electrode 126 and drain electrode 128 also extend in the second direction DB. That is, the source electrode 126, gate electrode 110, and drain electrode 128, which extend in the second direction DB, are aligned in this order in the first direction DA. Therefore, electrons can travel in the first direction DA between the source electrode 126 and drain electrode 128 via the 2DEG 122 in the electron transit layer 118.
  • the nitride semiconductor device 10 may further include a second insulating layer 130 provided on the first insulating layer 124.
  • the second insulating layer 130 has a first opening 130A exposing the surface of the source electrode 126 and a second opening 130B exposing the surface of the drain electrode 128.
  • the second insulating layer 130 may include SiO 2 , SiN, SiON, Al 2 O 3 , AlN, AlON, HfO, HfN, HfON, HfSiON, AlON, or any combination thereof.
  • the second insulating layer 130 may be SiO 2 .
  • the second insulating layer 130 may have a thickness of approximately 500 nm.
  • the second insulating layer 130 is part of the insulating layer 102. It can also be said that the insulating layer 102 includes the first insulating layer 124 and the second insulating layer 130.
  • the source wiring 104 and the drain wiring 106 are provided on the second insulating layer 130.
  • the source finger 104B of the source wiring 104 is connected to the source electrode 126 through the first opening 130A.
  • the drain finger 106B of the drain wiring 106 is connected to the drain electrode 128 through the second opening 130B.
  • the nitride semiconductor device 10 may include multiple gate electrodes 110, multiple source electrodes 126, and multiple drain electrodes 128 disposed on the nitride semiconductor layer 116.
  • Each of the multiple source electrodes 126 may be connected to one of the multiple source fingers 104B via a first opening 130A.
  • each of the multiple drain electrodes 128 may be connected to one of the multiple drain fingers 106B via a second opening 130B.
  • the multiple source electrodes 126 and the multiple drain electrodes 128 may be arranged alternately in the first direction DA (X direction).
  • each of the multiple gate electrodes 110 may be arranged between one of the multiple source electrodes 126 and one of the multiple drain electrodes 128.
  • the high-resistance layer 114 is provided on the first substrate surface 112A of the SiC substrate 112. More specifically, the high-resistance layer 114 is in contact with the first substrate surface 112A.
  • the high-resistance layer 114 is a layer for insulating between the SiC substrate 112 and the nitride semiconductor layer 116. Therefore, the high-resistance layer 114 is configured to have a higher resistance value than the SiC substrate 112.
  • the high-resistance layer 114 is also configured to have a higher resistance value than the electron transit layer 118.
  • the resistance value of the high-resistance layer 114 is, for example, 1 ⁇ 10 5 ⁇ cm or more.
  • the high-resistance layer 114 may be irradiated with an electron beam to achieve its high resistance.
  • the high-resistance layer 114 is made of GaN.
  • the high-resistance layer 114 may be, for example, single crystal. That is, the high-resistance layer 114 may be a single-crystal GaN layer.
  • the high-resistance layer 114 may be doped with impurities, or may not be doped with impurities. In the first embodiment, the high-resistance layer 114 is doped with impurities.
  • the impurities may be, for example, transition metal elements such as iron (Fe) or zinc (Zn), or at least one of magnesium (Mg), boron (B), and C.
  • the high-resistance layer 114 may contain at least one of the transition metal elements Mg, B, and C as an impurity.
  • the high-resistance layer 114 may contain a transition metal element.
  • the high-resistance layer 114 may contain Mg.
  • the high-resistance layer 114 may contain B.
  • the high-resistance layer 114 may contain C.
  • the impurity concentration of the high resistance layer 114 is 1 ⁇ 10 16 cm ⁇ 3 or more, and in another example, the impurity concentration of the high resistance layer 114 is 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the thickness TQ of the high-resistance layer 114 is thinner than the thickness TP of the SiC substrate 112.
  • the thickness TQ of the high-resistance layer 114 is thicker than the thickness TS of the electron supply layer 120 of the nitride semiconductor layer 116.
  • the thickness TQ of the high-resistance layer 114 is thinner than the thickness TR of the electron transit layer 118 of the nitride semiconductor layer 116.
  • the thickness TQ of the high-resistance layer 114 is thinner than the thickness TT of the nitride semiconductor layer 116. In one example, the thickness TQ of the high-resistance layer 114 is 3 ⁇ m or more. In one example, the thickness TQ of the high-resistance layer 114 is 20 ⁇ m or less.
  • the thickness TQ of the high-resistance layer 114 can be defined as the distance between the first surface 114A and the second surface 114B in the Z direction.
  • the thickness TQ of the high-resistance layer 114 can be changed as desired.
  • the thickness TQ of the high-resistance layer 114 may be equal to or greater than the thickness TP of the SiC substrate 112.
  • the thickness TQ of the high-resistance layer 114 may be equal to or greater than the thickness TR of the electron transit layer 118.
  • the thickness TQ of the high-resistance layer 114 may be equal to or greater than the thickness TT of the nitride semiconductor layer 116.
  • the thickness TQ of the high-resistance layer 114 may be equal to or less than the thickness TR of the electron transit layer 118.
  • the thickness TQ of the high-resistance layer 114 may be greater than 20 ⁇ m.
  • the thickness TQ of the high-resistance layer 114 may be greater than 20 ⁇ m and equal to or less than 100 ⁇ m.
  • the nitride semiconductor device 10 includes a via 140 that electrically connects the source electrode 126 and the SiC substrate 112 .
  • the via 140 contacts the source electrode 126 and also contacts the SiC substrate 112.
  • the via 140 contacts the first substrate surface 112A of the SiC substrate 112. In this manner, the via 140 is electrically connected to both the source electrode 126 and the SiC substrate 112. Therefore, a source voltage is applied to the SiC substrate 112 through the source electrode 126 and the via 140.
  • the via 140 penetrates the layers interposed between the source electrode 126 and the SiC substrate 112 in the Z direction. More specifically, the via 140 penetrates the nitride semiconductor layer 116 and the high-resistance layer 114 in the Z direction. Therefore, the length LU of the via 140 is equal to the total thickness of the layers interposed between the source electrode 126 and the SiC substrate 112.
  • the total thickness (TQ + TT) of the thickness TT of the nitride semiconductor layer 116 and the thickness TQ of the high-resistance layer 114 can be made thinner than the thickness TP of the SiC substrate 112. Therefore, the length LU of the via 140 can be made shorter than the thickness TP of the SiC substrate 112. In one example, the length LU of the via 140 may be 100 ⁇ m or less. In one example, the length LU of the via 140 may be 50 ⁇ m or less.
  • the via 140 extends in the Y direction together with the source contact 126A of the source electrode 126 in a plan view.
  • multiple vias 140 are provided spaced apart in the Y direction in a plan view.
  • the via 140 includes a first end face 141 in contact with the source contact 126A, a second end face 142 in contact with the SiC substrate 112, and a side face 143 connecting the first end face 141 and the second end face 142.
  • the side face 143 is in contact with the high-resistivity layer 114 and the nitride semiconductor layer 116.
  • multiple vias 140 are provided corresponding to multiple source electrodes 126. Therefore, it can be said that the multiple vias 140 are dispersed and arranged over substantially the entire surface of the SiC substrate 112 in a plan view.
  • the via 140 may be made of one or more conductive materials.
  • the conductive material may be, for example, a metal material including one or more appropriately selected from Ti, TiN, Au, Ag, Cu, Al, and W.
  • the via 140 is made of the same material as the source electrode 126.
  • the via 140 and the source electrode 126 may be integrally formed. In other words, the via 140 and the source electrode 126 may not have a joint surface between them.
  • the SiC substrate 112 has a low resistance value and can therefore function as a backside electrode to which a source voltage is applied through the source electrode 126 and the via 140.
  • the high-resistance layer 114 can function as an insulating layer that insulates the SiC substrate 112 from the nitride semiconductor layer 116. That is, the high-resistance layer 114 can function as an insulating layer that insulates the SiC substrate 112 from a HEMT formed using the nitride semiconductor layer 116.
  • the via 140 does not need to have a shape that penetrates the SiC substrate 112 in the Z direction, but only needs to have a shape that contacts the SiC substrate 112.
  • the via needs to penetrate the semiconductor substrate to connect to the backside electrode. Therefore, in the nitride semiconductor device 10 of the first embodiment, the length LU of the via 140 can be shortened by the thickness T1 of the SiC substrate 112, compared to a configuration in which a backside electrode is provided on the underside of the semiconductor substrate. Furthermore, as a result of the shortening of the length LU of the via 140, the amount of work required to form the via 140 (such as the work of penetrating the SiC substrate 112) and costs such as time can be reduced.
  • the nitride semiconductor device 10 includes a SiC substrate 112 having a first substrate surface 112A and a second substrate surface 112B opposite to the first substrate surface 112A, a high-resistance layer 114 provided on the first substrate surface 112A and having a resistance value higher than that of the SiC substrate 112, a nitride semiconductor layer 116 provided on the high-resistance layer 114, a source electrode 126 serving as a first electrode formed on the nitride semiconductor layer 116, and a via 140 electrically connected to the source electrode 126, passing through the nitride semiconductor layer 116 and the high-resistance layer 114, and in contact with the SiC substrate 112.
  • the high-resistance layer 114 is made of GaN and in contact with the first substrate surface 112A.
  • the length LU of the via 140 can be shortened by the thickness TP of the SiC substrate 112 compared to a configuration in which a backside electrode is provided on the underside of the semiconductor substrate. This reduces the amount of work and time required to form the via 140, as well as costs. In addition, by shortening the length LU of the via 140, the inductance caused by the length LU of the via 140 can be reduced.
  • the length LU of the via 140 can be made shorter compared to a configuration in which a buffer layer is provided between the high-resistance layer 114 and the SiC substrate 112. Therefore, the inductance caused by the length LU of the via 140 can be reduced.
  • the high resistance layer 114 is in contact with the nitride semiconductor layer 116 .
  • the length LU of the via 140 can be made shorter than in a configuration in which another layer (for example, a buffer layer) is interposed between the high-resistance layer 114 and the nitride semiconductor layer 116. Therefore, the inductance caused by the length LU of the via 140 can be reduced.
  • the thickness TQ of the high resistance layer 114 is smaller than the thickness TP of the SiC substrate 112. According to this configuration, the length LU of the via 140 can be made shorter than when the thickness TQ of the high-resistance layer 114 is equal to or greater than the thickness TP of the SiC substrate 112. Therefore, the inductance caused by the length LU of the via 140 can be reduced.
  • the thickness TQ of the high resistance layer 114 is 3 ⁇ m or more. According to this configuration, the high resistance layer 114 can ensure insulation between the nitride semiconductor layer 116 and the SiC substrate 112 .
  • the thickness TQ of the high resistance layer 114 is 20 ⁇ m or less. According to this configuration, the length LU of the via 140 can be shortened, and therefore the inductance caused by the length LU of the via 140 can be reduced.
  • the source electrode 126 and the via 140 are made of the same material. This configuration allows for good connection between the source electrode 126 and the via 140. Therefore, an increase in electrical resistance between the source electrode 126 and the via 140 can be suppressed.
  • the resistance value of the SiC substrate 112 is 2 ⁇ 10 ⁇ 2 ⁇ cm or less. This configuration allows the source electrode 126 to function as a backside electrode to which a source voltage is applied through the via 140 .
  • the resistance value of the high resistance layer 114 is 1 ⁇ 10 5 ⁇ cm or more. This configuration can improve the insulation between the nitride semiconductor layer 116 and the SiC substrate 112 .
  • the nitride semiconductor layer 116 includes an electron transit layer 118 and an electron supply layer 120 provided on the electron transit layer 118 . According to this configuration, the electron transit layer 118 and the high resistance layer 114 are provided separately. Therefore, the resistance value of the high resistance layer 114 can be increased, while the resistance value of the electron transit layer 118 can be reduced due to the generation of the 2DEG 122.
  • the thickness TQ of the high resistance layer 114 is greater than the thickness TR of the electron transit layer 118 . This configuration can improve the insulation between the electron transit layer 118 and the SiC substrate 112 .
  • the source electrode 126 includes a source contact 126A in contact with the electron supply layer 120.
  • the via 140 is in contact with the source contact 126A. According to this configuration, the length LU of the via 140 can be shortened, and therefore the inductance caused by the length LU of the via 140 can be reduced.
  • Multiple gate electrodes 110, source electrodes 126, and drain electrodes 128 are provided.
  • Multiple vias 140 are provided corresponding to the multiple source electrodes 126. This configuration can suppress variations in source voltage depending on the location on the SiC substrate 112.
  • FIG. 3 schematically shows the internal planar structure of the nitride semiconductor device 10.
  • Figure 4 schematically shows the cross-sectional structure of the nitride semiconductor device 10 taken along line F4-F4 in Figure 3. Note that Figure 3 shows a see-through view of a sealing resin 16, which will be described later, so that the interior of the nitride semiconductor device 10 can be seen.
  • the nitride semiconductor device 10 has a flat plate shape with the thickness direction aligned in the Z direction.
  • the nitride semiconductor device 10 has a rectangular shape with long and short sides when viewed from the Z direction.
  • the nitride semiconductor device 10 is arranged so that the long sides extend along the X direction and the short sides extend along the Y direction.
  • viewing the nitride semiconductor device 10 from the Z direction will be referred to as a "planar view.”
  • the nitride semiconductor device 10 includes a nitride semiconductor chip 11, a die pad 12, a gate terminal 13, a source terminal 14, a drain terminal 15, and a sealing resin 16.
  • the nitride semiconductor device 10 also includes a gate wire 17, a source clip 18, and a drain clip 19.
  • the gate terminal 13, the source terminal 14, and the drain terminal 15 are examples of "terminals.”
  • the sealing resin 16 forms the exterior of the nitride semiconductor device 10. For this reason, the sealing resin 16 is a rectangular flat plate.
  • the sealing resin 16 seals the nitride semiconductor chip 11, gate wire 17, source clip 18, and drain clip 19.
  • the sealing resin 16 seals the die pad 12, gate terminal 13, source terminal 14, and drain terminal 15, leaving them partially exposed.
  • the sealing resin 16 is made of a material that contains an insulating material. In one example, the sealing resin 16 is made of a material that contains black epoxy resin.
  • the sealing resin 16 includes a first sealing surface 16S, a second sealing surface 16R opposite the first sealing surface 16S, and first to fourth sealing side surfaces 16A to 16D that connect the first sealing surface 16S and the second sealing surface 16R.
  • the first sealing side surface 16A and the second sealing side surface 16B form both end surfaces of the sealing resin 16 in the X direction.
  • the third sealing side surface 16C and the fourth sealing side surface 16D form both end surfaces of the sealing resin 16 in the Y direction.
  • the nitride semiconductor chip 11 is a semiconductor chip on which a nitride transistor TN (see Figure 7) is provided.
  • the nitride semiconductor chip 11 is flat with its thickness direction in the Z direction.
  • the nitride semiconductor chip 11 is rectangular with long and short sides in a plan view.
  • the nitride semiconductor chip 11 is arranged so that its long sides run along the X direction and its short sides run along the Y direction.
  • the nitride semiconductor chip 11 includes a first chip surface 11S, a second chip surface 11R opposite the first chip surface 11S, and first to fourth chip side surfaces 11A to 11D as four side surfaces connecting the first chip surface 11S and the second chip surface 11R.
  • the first chip side surface 11A and the second chip side surface 11B form both end surfaces of the nitride semiconductor chip 11 in the X direction
  • the third chip side surface 11C and the fourth chip side surface 11D form both end surfaces of the nitride semiconductor chip 11 in the Y direction.
  • the first chip surface 11S is provided with a gate pad 21, multiple (two in the second embodiment) source pads 22, and multiple (three in the second embodiment) drain pads 23. The detailed configuration of the nitride semiconductor chip 11 will be described later.
  • the nitride semiconductor chip 11 is mounted on the die pad 12.
  • the nitride semiconductor chip 11 is bonded to the die pad 12 by a conductive bonding material SD.
  • a conductive bonding material SD For example, solder paste or silver (Ag) paste may be used as the conductive bonding material SD.
  • the die pad 12 is flat and has a thickness direction in the Z direction.
  • the die pad 12 is rectangular in shape with long and short sides in a plan view. In the example shown in FIG. 3, the die pad 12 is arranged so that its long sides extend along the X direction and its short sides extend along the Y direction.
  • the nitride semiconductor chip 11 may also be bonded to the die pad 12 by an insulating bonding material.
  • the drain terminal 15 is disposed closer to the third sealing side surface 16C than the die pad 12.
  • the drain terminal 15 is disposed at a distance from the die pad 12 in the Y direction.
  • the drain terminal 15 is provided in the shape of a strip extending in the X direction in a plan view.
  • the source terminal 14 and gate terminal 13 are arranged closer to the fourth sealing side surface 16D than the die pad 12. In other words, the source terminal 14 and gate terminal 13 are arranged on the opposite side of the die pad 12 from the drain terminal 15. The source terminal 14 and gate terminal 13 are arranged spaced apart from the die pad 12 in the Y direction. The source terminal 14 and gate terminal 13 are arranged at the same position as each other in the Y direction and spaced apart from each other in the X direction. The gate terminal 13 is arranged closer to the second sealing side surface 16B than the source terminal 14.
  • the source terminal 14 is provided in a strip shape extending in the X direction in a plan view.
  • the X direction dimension of the source terminal 14 is shorter than the X direction dimension of the drain terminal 15.
  • the gate terminal 13 is provided in a rectangular shape in a plan view.
  • the X direction dimension of the gate terminal 13 is shorter than the X direction dimension of the source terminal 14.
  • the die pad 12, gate terminal 13, source terminal 14, and drain terminal 15 are exposed from the second sealing surface 16R. Therefore, the gate terminal 13, source terminal 14, and drain terminal 15 constitute external electrode terminals that are electrically connected to wiring on a circuit board (not shown) when the nitride semiconductor device 10 is mounted on the circuit board, for example. In this way, the nitride semiconductor device 10 has a surface-mount package structure. Note that the package structure of the nitride semiconductor device 10 can be modified as desired.
  • the die pad 12, gate terminal 13, source terminal 14, and drain terminal 15 are made of a conductive material such as aluminum (Al) or copper (Cu).
  • the die pad 12, gate terminal 13, source terminal 14, and drain terminal 15 are made of a material containing Cu, for example.
  • the nitride semiconductor chip 11 is connected to the gate terminal 13, source terminal 14, and drain terminal 15 using a gate wire 17, source clip 18, and drain clip 19, respectively.
  • the source clip 18 and drain clip 19 are conductive.
  • the source clip 18 and drain clip 19 are formed by bending a metal plate made of, for example, Al or Cu.
  • the gate wire 17 is made of a conductive material such as Al, Cu, silver (Ag), or gold (Au).
  • the gate wire 17 is, for example, a bonding wire.
  • the drain clip 19 is bonded to the drain pad 23 with a conductive bonding material SD.
  • the source clip 18 is bonded to the source pad 22 with a conductive bonding material SD, although not shown.
  • the nitride semiconductor chip 11 and gate terminal 13 are connected by a gate wire 17, so the gate of the nitride transistor TN is electrically connected to the gate terminal 13.
  • the nitride semiconductor chip 11 and source terminal 14 are connected by a source clip 18, so the source of the nitride transistor TN is electrically connected to the source terminal 14.
  • the nitride semiconductor chip 11 and drain terminal 15 are connected by a drain clip 19, so the drain of the nitride transistor TN is electrically connected to the drain terminal 15.
  • FIG. 5 schematically shows the planar structure of the nitride semiconductor chip 11.
  • FIG. 6 schematically shows an example of the planar structure of the interior of the nitride semiconductor chip 11.
  • FIG. 7 schematically shows an example of the planar structure of the nitride transistor TN in the nitride semiconductor chip 11.
  • FIG. 8 schematically shows an enlarged planar structure of a portion of the nitride transistor TN.
  • FIG. 9 schematically shows an example of a cross-sectional structure of the nitride semiconductor chip 11 taken along line F9-F9 in FIG. 8.
  • gate wiring 41, source wiring 42B, and drain wiring 43B which will be described later, are indicated by dashed dotted lines.
  • the nitride semiconductor chip 11 includes a gate pad 21, multiple (two in the second embodiment) source pads 22, and multiple (three in the second embodiment) drain pads 23. These gate pads 21, source pads 22, and drain pads 23 are used as external electrode terminals of the nitride semiconductor chip 11.
  • each source pad 22 and the multiple drain pads 23 are arranged alternately one by one in the X direction.
  • each source pad 22 and each drain pad 23 extends in a direction (Y direction) perpendicular to the arrangement direction (X direction) of the source pads 22 and drain pads 23.
  • each source pad 22 and each drain pad 23 is rectangular with its long side in the Y direction and its short side in the X direction.
  • the gate pad 21 is arranged in a corner portion of the nitride semiconductor chip 11 near the second chip side surface 11B and the fourth chip side surface 11D.
  • the gate pad 21 is rectangular in plan view. In one example, the gate pad 21 may be square in plan view. Note that the arrangement and shape of the gate pad 21 in plan view can both be changed as desired.
  • the gate pad 21 is positioned adjacent to one of the multiple drain pads 23 in the Y direction.
  • the drain pad 23 adjacent to the gate pad 21 among the multiple drain pads 23 is referred to as the "end drain pad 23E.”
  • the dimension in the Y direction of the end drain pad 23E is shorter than the dimension in the Y direction of the other drain pads 23.
  • the gate pad 21 is positioned adjacent to one of the multiple source pads 22 in the X direction.
  • the nitride semiconductor chip 11 includes a nitride transistor TN.
  • the nitride transistor TN is configured as a high electron mobility transistor (HEMT) using a nitride semiconductor.
  • HEMT high electron mobility transistor
  • the nitride transistor TN of the nitride semiconductor chip 11 includes a plurality of first transistor cells TA, a plurality of second transistor cells TB, and a plurality of third transistor cells TC.
  • the multiple first transistor cells TA are arranged along the X direction.
  • the multiple second transistor cells TB are arranged along the X direction.
  • the multiple second transistor cells TB are arranged in positions adjacent to the multiple first transistor cells TA in the Y direction.
  • the multiple third transistor cells TC are arranged along the X direction.
  • the multiple third transistor cells TC are arranged on the opposite side of the multiple second transistor cells TB from the multiple first transistor cells TA in the Y direction. In other words, the multiple second transistor cells TB are arranged between the multiple first transistor cells TA and the multiple third transistor cells TC in the Y direction.
  • a corner region RC in which no transistor cells are formed, is provided adjacent to both the second transistor cell TB and the third transistor cell TC.
  • the corner region RC can also be said to be provided in a corner portion of the nitride semiconductor chip 11 that is closer to the second chip side surface 11B and the fourth chip side surface 11D.
  • the corner region RC is the region where the gate pad 21 (see Figure 5) is provided in a plan view.
  • Each of the first to third transistor cells TA, TB, and TC includes a gate electrode 31, a source electrode 32, and a drain electrode 33. Both the source electrode 32 and the drain electrode 33 may be strip-shaped extending in the Y direction in a planar view.
  • the gate electrode 31 may include a ring shape surrounding the drain electrode 33 in a planar view.
  • the source electrodes 32 and drain electrodes 33 of the multiple first transistor cells TA are arranged alternately and spaced apart in the X direction.
  • the annular gate electrode 31 of each of the multiple first transistor cells TA includes a portion that is located between the source electrode 32 and drain electrode 33 of each of the multiple first transistor cells TA in the X direction.
  • the arrangement of the gate electrodes 31, source electrodes 32, and drain electrodes 33 of the multiple second transistor cells TB is the same as that of the multiple first transistor cells TA.
  • the gate electrodes 31, source electrodes 32, and drain electrodes 33 of the multiple second transistor cells TB are arranged in the same positions in the X direction as the gate electrodes 31, source electrodes 32, and gate electrodes 31 of the first transistor cells TA adjacent to them in the Y direction.
  • the gate electrodes 31 of the multiple second transistor cells TB are integrated with the gate electrodes 31 of the first transistor cells TA adjacent to them in the Y direction.
  • the arrangement of the gate electrodes 31, source electrodes 32, and drain electrodes 33 of the multiple third transistor cells TC is the same as that of the multiple second transistor cells TB.
  • the gate electrodes 31, source electrodes 32, and drain electrodes 33 of the multiple third transistor cells TC are arranged in the same positions in the X direction as the gate electrodes 31, source electrodes 32, and drain electrodes 33 of the second transistor cells TB adjacent to them in the Y direction.
  • the gate electrodes 31 of the multiple third transistor cells TC are integrated with the gate electrodes 31 of the second transistor cells TB adjacent to them in the Y direction.
  • the nitride semiconductor device 10 includes a gate wiring 41, multiple (three in the second embodiment) source wirings 42A-42C, and multiple (three in the second embodiment) drain wirings 43A-43C.
  • the gate wiring 41, source wirings 42A-42C, and drain wirings 43A-43C are provided on a second insulating layer 82 (described below) that covers the nitride transistor TN.
  • the plurality of drain wirings 43A to 43C are arranged to be spaced apart from one another in the Y direction. Each of the drain wirings 43A to 43C has a strip shape extending in the X direction in a plan view.
  • the drain wiring 43A is a wiring that electrically connects the drain electrode 33 (see FIG. 7) of each first transistor cell TA to the drain pad 23 (see FIG. 5).
  • the drain wiring 43A is arranged in a position that overlaps the first transistor cell TA in a planar view.
  • the drain wiring 43A is arranged so as to overlap both the drain electrode 33 and the source electrode 32 (see FIG. 7) of the multiple first transistor cells TA in a planar view.
  • the drain wiring 43A extends over the entire multiple first transistor cells TA in the X direction in a planar view.
  • the drain wiring 43A is electrically connected to the drain electrodes 33 of the multiple first transistor cells TA by multiple drain vias 46 (see FIG. 8).
  • the drain wiring 43B is a wiring that electrically connects the drain electrode 33 of each second transistor cell TB to the drain pad 23.
  • the drain wiring 43B is arranged in a position that overlaps the second transistor cell TB in a planar view.
  • the drain wiring 43B is arranged so that it overlaps both the drain electrode 33 and the source electrode 32 of multiple second transistor cells TB in a planar view.
  • the drain wiring 43B extends across the entire X-direction of the multiple second transistor cells TB in a planar view.
  • the X-direction dimension of the drain wiring 43B is equal to the X-direction dimension of the drain wiring 43A.
  • the drain wiring 43B is electrically connected to the drain electrodes 33 of multiple second transistor cells TB by multiple drain vias 46.
  • the drain wiring 43C is a wiring that electrically connects the drain electrode 33 of each third transistor cell TC to the drain pad 23.
  • the drain wiring 43C is arranged in a position that overlaps with the third transistor cell TC in a planar view.
  • the drain wiring 43C is arranged so as to overlap with both the drain electrode 33 and the source electrode 32 of the multiple third transistor cells TC in a planar view.
  • the drain wiring 43C extends across the entire X-direction of the multiple third transistor cells TC in a planar view.
  • the X-direction dimension of the drain wiring 43C is smaller than the X-direction dimension of the drain wiring 43A.
  • the drain wiring 43C is electrically connected to the drain electrodes 33 of the multiple third transistor cells TC by multiple drain vias 46.
  • the plurality of source wirings 42A to 42C are arranged to be spaced apart from one another in the Y direction. Each of the source wirings 42A to 42C has a strip shape extending in the X direction in a plan view.
  • the source wiring 42A is a wiring that electrically connects the source electrode 32 of each first transistor cell TA to the source pad 22 (see FIG. 5).
  • the source wiring 42A is arranged at a position overlapping the first transistor cell TA in a planar view.
  • the source wiring 42A is arranged so as to overlap both the drain electrode 33 and the source electrode 32 of the multiple first transistor cells TA in a planar view.
  • the source wiring 42A is arranged at a position adjacent to the drain wiring 43A in the Y direction.
  • the source wiring 42A extends over the entire multiple first transistor cells TA in the X direction in a planar view.
  • the source wiring 42A is electrically connected to the source electrodes 32 of the multiple first transistor cells TA by multiple source vias 45 (see
  • the source wiring 42B is a wiring that electrically connects the source electrode 32 of each second transistor cell TB to the source pad 22.
  • the source wiring 42B is arranged in a position that overlaps the second transistor cell TB in a planar view.
  • the source wiring 42B is arranged so as to overlap both the drain electrode 33 and the source electrode 32 of the multiple second transistor cells TB in a planar view.
  • the source wiring 42B is arranged in a position adjacent to the drain wiring 43B in the Y direction.
  • the source wiring 42B extends across the entire X direction of the multiple second transistor cells TB in a planar view.
  • the dimension of the source wiring 42B in the X direction is equal to the dimension of the source wiring 42A in the X direction.
  • the source wiring 42B is electrically connected to the source electrodes 32 of the multiple second transistor cells TB by multiple source vias 45.
  • the source wiring 42C is a wiring that electrically connects the source electrode 32 of each third transistor cell TC to the source pad 22.
  • the source wiring 42C is arranged in a position that overlaps with the third transistor cell TC in a planar view.
  • the source wiring 42C is arranged so as to overlap with both the drain electrode 33 and the source electrode 32 of the multiple third transistor cells TC in a planar view.
  • the source wiring 42C is arranged in a position adjacent to the drain wiring 43C in the Y direction.
  • the source wiring 42C extends across the entire X direction of the multiple third transistor cells TC in a planar view.
  • the X direction dimension of the source wiring 42C is smaller than the X direction dimension of the source wiring 42A.
  • the source wiring 42C is electrically connected to the source electrodes 32 of the multiple third transistor cells TC by multiple source vias 45.
  • the gate wiring 41 is a wiring electrically connected to the gate pad 21 (see FIG. 5).
  • the gate wiring 41 includes a peripheral gate wiring 41A and an intermediate gate wiring 41B.
  • the peripheral gate wiring 41A is provided on the periphery of the nitride semiconductor chip 11 in a plan view.
  • the peripheral gate wiring 41A is wiring that surrounds the first to third transistor cells TA, TB, and TC.
  • the peripheral gate wiring 41A includes a pad connection portion 41C and a peripheral wiring portion 41D.
  • the pad connection portion 41C is provided in a corner region RC.
  • the peripheral wiring portion 41D is connected to the pad connection portion 41C and is provided in a ring shape that surrounds the first to third transistor cells TA, TB, and TC, the drain wirings 43A to 43C, and the source wirings 42A to 42C.
  • the intermediate gate wiring 41B is arranged between the first transistor cell TA and the second transistor cell TB in the Y direction, and between the second transistor cell TB and the third transistor cell TC in the Y direction.
  • the intermediate gate wiring 41B is arranged in a position that does not overlap with the drain wiring 43A to 43C and the source wiring 42A to 42C in a planar view.
  • the intermediate gate wiring 41B is strip-shaped and extends in the X direction in a planar view. In one example, the width of the intermediate gate wiring 41B is smaller than the width of the drain wiring 43A to 43C and the width of the source wiring 42A to 42C.
  • the intermediate gate wiring 41B is connected to the peripheral wiring portion 41D of the peripheral gate wiring 41A.
  • the intermediate gate wiring 41B arranged between the second transistor cell TB and the third transistor cell TC in the Y direction, is connected to the pad connection portion 41C.
  • the intermediate gate wiring 41B is electrically connected to the gate electrodes 31 of the first to third transistor cells TA, TB, and TC by multiple gate vias 44 (see Figure 8).
  • the nitride semiconductor chip 11 includes a conductive substrate 50, a high-resistance layer 60, and a nitride semiconductor layer 70.
  • the high-resistance layer 60 is provided on the conductive substrate 50.
  • the high-resistance layer 60 includes a first surface 61 and a second surface 62 opposite to the first surface 61. In one example, the second surface 62 is in contact with the first substrate surface 51 of the conductive substrate 50.
  • a portion of the nitride transistor TN is provided in the nitride semiconductor layer 70.
  • the nitride semiconductor layer 70 is provided on the high-resistance layer 60.
  • the nitride semiconductor layer 70 is epitaxially grown on the first surface 61 of the high-resistance layer 60. Therefore, the nitride semiconductor layer 70 is in contact with the high-resistance layer 60. In other words, the high-resistance layer 60 is in contact with the nitride semiconductor layer 70.
  • the nitride semiconductor layer 70 includes an electron transit layer 71 provided on the first surface 61 of the high-resistivity layer 60, and an electron supply layer 72 provided on the electron transit layer 71.
  • the electron transit layer 71 is in contact with the first surface 61 of the high-resistivity layer 60.
  • the electron transit layer 71 is in contact with the first surface 61 of the high-resistance layer 60.
  • the electron transit layer 71 is made of a nitride semiconductor.
  • the electron transit layer 71 is made of GaN. That is, the electron transit layer 71 can be said to be a GaN layer.
  • the thickness of the electron transit layer 71 can be set to, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • impurities may be introduced into a portion of the electron transit layer 71 to make the electron transit layer 71 semi-insulating except for the surface region.
  • the impurity may be, for example, carbon (C), and the peak concentration of the impurity in the electron transit layer 71 can be, for example, 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the electron supply layer 72 is made of a nitride semiconductor having a larger band gap than the electron transit layer 71.
  • the electron supply layer 72 is, for example, an aluminum gallium nitride (AlGaN) layer.
  • AlGaN aluminum gallium nitride
  • the electron supply layer 72 which is an AlGaN layer, has a larger band gap than the electron transit layer 71, which is a GaN layer.
  • the electron supply layer 72 is made of Al x Ga 1-x N, where x is 0.1 ⁇ x ⁇ 0.4, and more preferably 0.2 ⁇ x ⁇ 0.3.
  • the thickness of the electron supply layer 72 can be, for example, 5 nm or more and 20 nm or less.
  • the electron transit layer 71 and the electron supply layer 72 are composed of nitride semiconductors with different lattice constants. Therefore, the GaN that makes up the electron transit layer 71 and the nitride semiconductor (e.g., AlGaN) that makes up the electron supply layer 72 form a lattice-mismatched heterojunction. Due to spontaneous polarization in the electron transit layer 71 and the electron supply layer 72 and piezoelectric polarization caused by stress experienced by the electron supply layer 72 near the heterojunction interface, the energy level of the conduction band of the electron transit layer 71 near the heterojunction interface is lower than the Fermi level. As a result, two-dimensional electron gas (2DEG) 73 spreads within the electron transit layer 71 near the heterojunction interface between the electron transit layer 71 and the electron supply layer 72 (e.g., within a few nanometers from the interface).
  • 2DEG two-dimensional electron gas
  • the nitride semiconductor chip 11 further includes a gate layer 74 provided on the electron supply layer 72 , a gate electrode 31 provided on the gate layer 74 , and a first insulating layer 81 .
  • the gate layer 74 is located between a source opening 81A and a drain opening 81B (described later) of the first insulating layer 81.
  • the gate layer 74 is arranged apart from both the source opening 81A and the drain opening 81B. In one example, the gate layer 74 is located closer to the source opening 81A than to the drain opening 81B.
  • the gate layer 74 is made of a nitride semiconductor.
  • the gate layer 74 is made of a nitride semiconductor having a band gap smaller than that of the electron supply layer 72 and containing acceptor-type impurities.
  • the gate layer 74 is GaN doped with acceptor-type impurities (a p-type GaN layer).
  • the acceptor-type impurities may be at least one of magnesium (Mg), zinc (Zn), and C.
  • the maximum concentration of the acceptor-type impurities in the gate layer 74 can be, for example, 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate electrode 31 provided on the gate layer 74 includes one or more metal layers.
  • the gate electrode 31 may be a titanium nitride (TiN) layer.
  • the gate electrode 31 may be composed of a first metal layer made of Ti and a second metal layer made of TiN provided on the first metal layer.
  • the gate electrode 31 may be composed of, for example, a material that forms a Schottky junction with the gate layer 74.
  • One example of such a material is TiN.
  • the thickness of the gate electrode 31 may be, for example, 50 nm or more and 200 nm or less.
  • the first insulating layer 81 is provided on the electron supply layer 72, the gate layer 74, and the gate electrode 31, and includes a source opening 81A and a drain opening 81B. Both the source opening 81A and the drain opening 81B expose the upper surface 72A of the electron supply layer 72.
  • the nitride semiconductor chip 11 includes a source electrode 32 that contacts the upper surface 72A of the electron supply layer 72 through the source opening 81A, a drain electrode 33 that contacts the upper surface 72A of the electron supply layer 72 through the drain opening 81B, and a via 90 that electrically connects the source electrode 32 and the conductive substrate 50.
  • the source electrode 32 is an example of a "first electrode.” The detailed configuration of the via 90 will be described later.
  • the first insulating layer 81 may be made of, for example, one or any combination of silicon dioxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), alumina (Al 2 O 3 ), AlN, and aluminum oxynitride (AlON).
  • the thickness of the first insulating layer 81 may be, for example, 50 nm to 200 nm, preferably 80 nm to 150 nm.
  • the source electrode 32 is provided on the nitride semiconductor layer 70.
  • the source electrode 32 includes a source contact 32A that includes a portion that contacts the upper surface 72A of the electron supply layer 72 through the source opening 81A.
  • the source contact 32A of the source electrode 32 fills the source opening 81A.
  • the source contact 32A is in ohmic contact with the 2DEG 73 directly below the electron supply layer 72 through the source opening 81A.
  • the source contact 32A is strip-shaped extending in the Y direction in a plan view.
  • the Y direction is an example of the "first direction.”
  • the drain electrode 33 includes a drain contact 33A that contacts the upper surface 72A of the electron supply layer 72 through the drain opening 81B.
  • the drain contact 33A of the drain electrode 33 fills the drain opening 81B.
  • the drain contact 33A is in ohmic contact with the 2DEG 73 directly below the electron supply layer 72 through the drain opening 81B.
  • the source electrode 32 and the drain electrode 33 include one or more metal layers.
  • the source electrode 32 and the drain electrode 33 may be composed of one or any combination of Ti, TiN, Al, aluminum silicon copper (AlSiCu), and aluminum copper (AlCu).
  • the source electrode 32 and the drain electrode 33 are composed of a first metal layer in contact with the upper surface 72A of the electron supply layer 72, a second metal layer stacked on the second metal layer, a third metal layer stacked on the second metal layer, and a fourth metal layer stacked on the third metal layer.
  • the first metal layer is, for example, a Ti layer
  • the second metal layer is, for example, an Al layer
  • the third metal layer is, for example, a Ti layer
  • the fourth metal layer is, for example, a TiN layer.
  • the 2DEG 73 in the region directly below the gate layer 74 is depleted at zero bias when no voltage is applied to the gate electrode 31, blocking the conduction path (channel). This results in a normally-off HEMT in which the gate threshold voltage is a positive value.
  • the gate layer 74 includes a ridge portion 74A and a source-side extension portion 74B and a drain-side extension portion 74C that are thinner than the ridge portion 74A.
  • the ridge portion 74A corresponds to a relatively thick portion of the gate layer 74.
  • the gate electrode 31 is in contact with the ridge portion 74A.
  • the ridge portion 74A may have a rectangular or trapezoidal shape in a cross section along the XZ plane.
  • the thickness of the ridge portion 74A may be, for example, 100 nm or more and 200 nm or less.
  • the thickness of the ridge portion 74A can be defined by the distance in the Z direction between the upper surface 74AA of the ridge portion 74A and the upper surface 72A of the electron supply layer 72.
  • the thickness of the ridge portion 74A is determined taking into consideration various parameters such as the gate breakdown voltage.
  • the source side extension portion 74B and the drain side extension portion 74C extend in opposite directions relative to the ridge portion 74A. More specifically, the source side extension portion 74B extends from the ridge portion 74A toward the source opening 81A in the first insulating layer 81. The source side extension portion 74B can also be said to extend from the ridge portion 74A toward the source electrode 32. The drain side extension portion 74C extends from the ridge portion 74A toward the drain opening 81B in the first insulating layer 81. The drain side extension portion 74C can also be said to extend from the ridge portion 74A toward the drain electrode 33.
  • the thickness of the source side extension portion 74B can be, for example, 60 nm or less.
  • the thickness of the source side extension portion 74B can be, for example, 30 nm or less, 25 nm or less, 20 nm or less, or 15 nm or less.
  • the thickness of the source side extension portion 74B can be, for example, 10 nm or more.
  • the thickness of the drain side extension portion 74C can be, for example, 30 nm or less, 25 nm or less, 20 nm or less, or 15 nm or less.
  • the thickness of the drain side extension portion 74C can be, for example, 10 nm or more.
  • the thickness of the source side extension portion 74B and the thickness of the drain side extension portion 74C are equal to each other.
  • the thickness of the source side extension portion 74B can be defined by the distance in the Z direction between the upper surface 74BA of the source side extension portion 74B and the upper surface 72A of the electron supply layer 72.
  • the thickness of the drain-side extension 74C can be defined by the distance in the Z direction between the upper surface 74CA of the drain-side extension 74C and the upper surface 72A of the electron supply layer 72. Note that at least one of the source-side extension 74B and the drain-side extension 74C may be omitted from the gate layer 74.
  • the nitride semiconductor chip 11 includes a field plate electrode 34 provided on the first insulating layer 81.
  • the field plate electrode 34 is electrically connected to the source electrode 32.
  • the field plate electrode 34 is formed integrally with the source electrode 32.
  • a portion of the source electrode 32 is provided as the field plate electrode 34. Therefore, a voltage of the same potential as that of the source electrode 32 is applied to the field plate electrode 34.
  • the field plate electrode 34 is also called a source field plate.
  • the field plate electrode 34 covers the entire gate layer 74 in a plan view.
  • the field plate electrode 34 may be provided separately from the source electrode 32. In this case, the field plate electrode 34 may be disposed at a distance from the source electrode 32.
  • the nitride semiconductor chip 11 includes a second insulating layer 82 provided on a first insulating layer 81.
  • the second insulating layer 82 covers the source electrode 32, the drain electrode 33, and the field plate electrode 34.
  • the second insulating layer 82 may be made of, for example, one or any combination of SiO2, SiN, SiON , Al2O3 , AlN, and AlON.
  • the second insulating layer 82 is made of a material containing SiO2 .
  • Gate wiring 41, source wiring 42A-42C, and drain wiring 43A-43C are provided on the second insulating layer 82.
  • Gate via 44, source via 45, and drain via 46 are each provided to penetrate the second insulating layer 82 in the Z direction.
  • the nitride semiconductor chip 11 includes a third insulating layer provided on the second insulating layer 82.
  • the third insulating layer covers the gate wiring 41, the source wirings 42A to 42C, and the drain wirings 43A to 43C.
  • the third insulating layer may be composed of, for example, one or any combination of SiO 2 , SiN, SiON, Al 2 O 3 , AlN, and AlON.
  • the gate pad 21, a plurality of source pads 22, and a plurality of drain pads 23 are provided on the third insulating layer.
  • FIG. 10 schematically shows dislocation lines 63 in the high-resistance layer 60 and the nitride semiconductor layer 70.
  • Figure 11 schematically shows the bending of the dislocation lines 63 at the interface between the high-resistance layer 60 and the electron transit layer 71.
  • Figure 11 shows an enlarged view of the interface between the high-resistance layer 60 and the electron transit layer 71.
  • the conductive substrate 50 is configured to have conductivity by, for example, introducing impurities into a semiconductor substrate.
  • the conductive substrate 50 is configured from a material containing, for example, silicon (Si) or silicon carbide (SiC) as a semiconductor substrate.
  • the conductive substrate 50 uses a SiC substrate as the semiconductor substrate.
  • the conductive substrate 50 may be doped with, for example, nitrogen (N) as an impurity. It is preferable that the conductive substrate 50 is polycrystalline, that is, a polycrystalline SiC substrate is used.
  • the resistance value of the conductive substrate 50 is, for example, 2 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • a Si substrate may be used as the conductive substrate 50 instead of a SiC substrate.
  • a semiconductor substrate other than a substrate containing Si such as a GaN substrate or a sapphire substrate, may be used as the conductive substrate 50.
  • the conductive substrate 50 may be doped with impurities or may be polycrystalline.
  • the conductive substrate 50 may be a metal layer.
  • the metal layer may be composed of a plated layer or a sputtered film.
  • the conductive substrate 50 may be composed of a metal plate.
  • the conductive substrate 50 has a first substrate surface 51 and a second substrate surface 52 opposite the first substrate surface 51.
  • the second substrate surface 52 constitutes the second chip surface 11R of the nitride semiconductor chip 11.
  • the thickness T1 of the conductive substrate 50 is, for example, 50 ⁇ m or more.
  • the thickness T1 of the conductive substrate 50 is, for example, 200 ⁇ m or less. In one example, the thickness T1 of the conductive substrate 50 is 100 ⁇ m.
  • the thickness T1 of the conductive substrate 50 can be defined as the distance between the first substrate surface 51 and the second substrate surface 52 in the Z direction.
  • the high-resistance layer 60 is provided on the first substrate surface 51 of the conductive substrate 50. More specifically, the high-resistance layer 60 is in contact with the first substrate surface 51.
  • the high-resistance layer 60 is a layer for insulating between the conductive substrate 50 and the nitride semiconductor layer 70. Therefore, the high-resistance layer 60 is configured to have a higher resistance value than the conductive substrate 50.
  • the high-resistance layer 60 is also configured to have a higher resistance value than the electron transit layer 71.
  • the resistance value of the high-resistance layer 60 is, for example, 1 ⁇ 10 5 ⁇ cm or more.
  • the high-resistance layer 60 may be irradiated with an electron beam to achieve its high resistance.
  • the high-resistance layer 60 is made of GaN.
  • the high-resistance layer 60 may be, for example, single crystal. That is, the high-resistance layer 60 may be a single-crystal GaN layer.
  • the high-resistance layer 60 may be doped with impurities, or may not be doped with impurities. In the second embodiment, the high-resistance layer 60 is doped with impurities.
  • the impurities may be, for example, transition metal elements such as iron (Fe) or zinc (Zn), or at least one of magnesium (Mg), boron (B), and C. That is, the high-resistance layer 60 may contain at least one of the transition metal elements Mg, B, and C as an impurity.
  • the high-resistance layer 60 may contain a transition metal element. In one example, the high-resistance layer 60 may contain Mg. In one example, the high-resistance layer 60 may contain B. In one example, the high-resistance layer 60 may contain C.
  • the impurity concentration of the high resistance layer 60 is higher than, for example, the impurity concentration of the gate layer 74. In one example, the impurity concentration of the high resistance layer 60 is 1 ⁇ 10 16 cm ⁇ 3 or more. In one example, the impurity concentration of the high resistance layer 60 is 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the thickness T2 of the high-resistance layer 60 is thinner than the thickness T1 of the conductive substrate 50.
  • the thickness T2 of the high-resistance layer 60 is thicker than the thickness T4 of the electron supply layer 72 of the nitride semiconductor layer 70.
  • the thickness T2 of the high-resistance layer 60 is thicker than the thickness T3 of the electron transit layer 71 of the nitride semiconductor layer 70.
  • the thickness T2 of the high-resistance layer 60 is thicker than the thickness T5 of the nitride semiconductor layer 70. In one example, the thickness T2 of the high-resistance layer 60 is 3 ⁇ m or more.
  • the thickness T2 of the high-resistance layer 60 is 20 ⁇ m or less.
  • the thickness T2 of the high-resistance layer 60 can be defined by the distance between the first surface 61 and the second surface 62 in the Z direction.
  • the thickness T2 of the high-resistance layer 60 can be changed as desired.
  • the thickness T2 of the high-resistance layer 60 may be equal to or greater than the thickness T1 of the conductive substrate 50.
  • the thickness T2 of the high-resistance layer 60 may be equal to or less than the thickness T5 of the nitride semiconductor layer 70.
  • the thickness T2 of the high-resistance layer 60 may be equal to or less than the thickness T3 of the electron transit layer 71.
  • the thickness T2 of the high-resistance layer 60 may be greater than 20 ⁇ m.
  • the thickness T2 of the high-resistance layer 60 may be greater than 20 ⁇ m and equal to or less than 100 ⁇ m.
  • the high-resistance layer 60 includes dislocations (dislocation lines 63), which are a type of linear lattice defect.
  • the dislocations in the high-resistance layer 60 may be threading dislocations that penetrate the high-resistance layer 60 in the Z direction.
  • the dislocation lines 63 can be visually recognized by observing a cross section of the nitride semiconductor device 10 using transmission electron microscopy (TEM).
  • TEM transmission electron microscopy
  • the dislocation density of the high-resistance layer 60 is, for example, 1 ⁇ 10 5 cm ⁇ 2 or less. At least some of the multiple dislocation lines 63 may extend continuously through both the high-resistance layer 60 and the nitride semiconductor layer 70. Note that, for the sake of explanation, all of the dislocation lines 63 in the high-resistance layer 60 are depicted as being bent in FIG. 10 , but this is not limiting.
  • the number of dislocation lines 63 passing through the interface between the electron transit layer 71 and the electron supply layer 72 is smaller than the number of dislocation lines 63 passing through the interface (first surface 61) between the high-resistivity layer 60 and the electron transit layer 71.
  • at least some of the multiple dislocation lines 63 are bent at the interface (first surface 61) between the high-resistivity layer 60 and the electron transit layer 71, causing the bent dislocation lines 63 to be bonded to each other in the electron transit layer 71.
  • the number of dislocation lines 63 passing through the interface between the electron transit layer 71 and the electron supply layer 72 is smaller than the number of dislocation lines 63 passing through the interface (first surface 61) between the high-resistivity layer 60 and the electron transit layer 71. Therefore, the dislocation density of the nitride semiconductor layer 70 is smaller than the dislocation density of the high-resistivity layer 60.
  • the number of dislocation lines 63 passing through the interface between the electron transit layer 71 and the electron supply layer 72 and the number of dislocation lines 63 passing through the interface (first surface 61) between the high resistance layer 60 and the electron transit layer 71 can be compared using values counted in multiple cross sections at different positions on the nitride semiconductor device 10, for example.
  • the impurity-doped high-resistivity layer 60 can be obtained by controlling the growth temperature and growth rate of the GaN layer.
  • the first surface 61 of the high-resistivity layer 60 obtained by relatively lowering the growth temperature of the GaN layer and increasing the growth rate, has irregularities.
  • the growth direction of the electron transit layer 71 provided on the first surface 61 of the high-resistivity layer 60 can be changed from the growth direction of the high-resistivity layer 60 (e.g., the Z direction) due to such irregularities. Therefore, the propagation direction of the dislocation lines 63 can also change at the interface (first surface 61) between the high-resistivity layer 60 and the electron transit layer 71.
  • the dislocation lines 63 extend in direction D1 (e.g., the Z direction) in the high-resistivity layer 60. However, in the electron transit layer 71, they extend in direction D2 (e.g., a direction perpendicular to the first surface 61) different from direction D1. If two dislocation lines 63 extending approximately parallel to one another are present in the high-resistivity layer 60, the two dislocation lines 63 will extend in different directions in the electron transit layer 71. As a result, they may bond with each other above the interface (first surface 61) between the high-resistivity layer 60 and the electron transit layer 71. Therefore, the number of dislocation lines 63 decreases in positions in the electron transit layer 71 closer to the electron supply layer 72.
  • direction D1 e.g., the Z direction
  • D2 e.g., a direction perpendicular to the first surface 61
  • the via 90 is in contact with the source contact 32A of the source electrode 32 and also in contact with the conductive substrate 50.
  • the via 90 is in contact with the first substrate surface 51 of the conductive substrate 50. In this manner, the via 90 is electrically connected to both the source electrode 32 and the conductive substrate 50. Therefore, a source voltage is applied to the conductive substrate 50 through the source electrode 32 and the via 90.
  • the via 90 penetrates the layers interposed between the source electrode 32 and the conductive substrate 50 in the Z direction. More specifically, the via 90 penetrates the nitride semiconductor layer 70 and the high-resistance layer 60 in the Z direction. Therefore, the length LV of the via 90 is equal to the total thickness of the layers interposed between the source electrode 32 and the conductive substrate 50.
  • the total thickness (T2 + T5) of the thickness T5 of the nitride semiconductor layer 70 and the thickness T2 of the high-resistance layer 60 can be made thinner than the thickness T1 of the conductive substrate 50. Therefore, the length LV of the via 90 can be made shorter than the thickness T1 of the conductive substrate 50. In one example, the length LV of the via 90 may be 100 ⁇ m or less. In one example, the length LV of the via 90 may be 50 ⁇ m or less.
  • the via 90 extends in the Y direction together with the source contact 32A in a plan view.
  • the via 90 is slightly smaller than the source contact 32A in a plan view.
  • the via 90 includes a first end face 91 in contact with the source contact 32A, a second end face 92 in contact with the conductive substrate 50, and a side face 93 connecting the first end face 91 and the second end face 92.
  • the side face 93 is in contact with the high-resistance layer 60 and the nitride semiconductor layer 70.
  • the nitride semiconductor device 10 has a plurality of gate electrodes 31, source electrodes 32, and drain electrodes 33.
  • a plurality of vias 90 is provided corresponding to the plurality of source electrodes 32. Therefore, it can be said that the plurality of vias 90 are dispersed and arranged over substantially the entire surface of the conductive substrate 50 in a plan view.
  • the via 90 may be made of one or more conductive materials.
  • the conductive material may be, for example, a metal material including one or more appropriately selected from Ti, TiN, Au, Ag, Cu, Al, and W.
  • the via 90 is made of the same material as the source electrode 32.
  • the via 90 and the source electrode 32 may be integrally formed. In other words, the via 90 and the source electrode 32 may not have a joint surface between them.
  • FIG. 12 schematically show a cross-sectional structure taken along line F9-F9 in Figure 8.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a high-resistance layer 60.
  • a GaN substrate 800 is first prepared.
  • the GaN substrate 800 includes a first substrate surface 801 and a second substrate surface 802 opposite the first substrate surface 801.
  • a release layer 810 is provided on the first substrate surface 801.
  • the release layer 810 is made of a two-dimensional material. For example, graphene may be used as the two-dimensional material.
  • the high-resistance layer 60 is formed on the release layer 810.
  • the high-resistance layer 60 is formed by epitaxial growth on the GaN substrate 800, for example, using metal organic chemical vapor deposition (MOCVD). Therefore, the high-resistance layer 60 can be made of GaN.
  • a doping gas may be introduced into the growth chamber during the epitaxial growth of the high-resistance layer 60. This allows the high-resistance layer 60 to be doped with impurities.
  • the impurity may be, for example, at least one of a transition metal element, Mg, B, and C.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a nitride semiconductor layer 70.
  • This process includes forming an electron transit layer 71 and forming an electron supply layer 72 on the electron transit layer 71.
  • Both the electron transit layer 71 and the electron supply layer 72 are formed by epitaxial growth on the high-resistivity layer 60 using the MOCVD method. Because the high-resistivity layer 60, the electron transit layer 71, and the electron supply layer 72 are formed from nitride semiconductors with relatively similar lattice constants, they can be epitaxially grown successively.
  • a doping gas may be introduced into the growth chamber during the epitaxial growth of the electron transit layer 71 and the electron supply layer 72. This allows the desired layers to be doped with impurities.
  • Si is doped as an n-type impurity during the epitaxial growth of the electron supply layer 72. This allows the formation of an electron supply layer 72 containing n-type impurities.
  • the method for manufacturing the nitride semiconductor device 10 includes peeling off the high-resistance layer 60 and the nitride semiconductor layer 70 from the GaN substrate 800.
  • a holding member 820 is first attached to the electron supply layer 72 of the nitride semiconductor layer 70.
  • the holding member 820 is then moved to peel off the high-resistance layer 60 from the peeling layer 810 and the GaN substrate 800.
  • the peeling layer 810 provided on the first substrate surface 801 of the GaN substrate 800 is made of, for example, graphene, the peeling layer 810 and the high-resistance layer 60 can be easily peeled off.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a conductive substrate 50 .
  • the conductive substrate 50 can be formed by bonding a semiconductor substrate that will become the conductive substrate 50 to the second surface 62 of the high-resistivity layer 60.
  • the conductive substrate 50 can be, for example, a polycrystalline SiC substrate.
  • the high-resistivity layer 60 and the nitride semiconductor layer 70 are placed on the conductive substrate 50 using a holding member 820 (see FIG. 14 ). The holding member 820 is then removed.
  • the bonding method involves irradiating the second surface 62 of the high-resistivity layer 60 with a specific impurity in a vacuum, and irradiating the surface of the semiconductor substrate that will become the conductive substrate 50 with the specific impurity in a vacuum. Then, in the vacuum where the specific impurity has been irradiated, the second surface 62 of the high-resistivity layer 60 and the surface of the semiconductor substrate (the first substrate surface 51 of the conductive substrate 50) are bonded together, followed by heat treatment.
  • the specific impurity is an inert impurity that does not generate carriers in the high-resistivity layer 60 and the semiconductor substrate.
  • the heat treatment temperature can be set depending on the materials constituting the high-resistivity layer 60 and the semiconductor substrate that will become the conductive substrate 50.
  • the conductive substrate 50 can be formed on the second surface 62 of the high-resistivity layer 60 using a CVD method. In yet another example, the conductive substrate 50 can be formed on the second surface 62 of the high-resistivity layer 60 by electrolytic plating or electroless plating. In yet another example, the conductive substrate 50 can be a metal plate. In this case, the conductive substrate 50 is bonded to the high-resistivity layer 60.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a via 90 in the nitride semiconductor layer 70 and the high-resistance layer 60.
  • Forming the via 90 includes forming a through-hole 94 that penetrates the nitride semiconductor layer 70 and the high-resistance layer 60, and filling the through-hole 94 with a conductive material.
  • the through-hole 94 penetrates both the nitride semiconductor layer 70 and the high-resistance layer 60. Therefore, the through-hole 94 exposes the first substrate surface 51 of the conductive substrate 50.
  • the through-hole 94 is formed by selectively removing portions of the nitride semiconductor layer 70 and the high-resistance layer 60 using lithography and etching. Here, plasma etching, for example, may be used as the etching.
  • the through-hole 94 is formed by grinding the nitride semiconductor layer 70 and the high-resistance layer 60.
  • a via 90 is formed by filling the through-hole 94 with a conductive material. The first end surface 91 of the via 90 is flush with, for example, the upper surface 72A of the electron supply layer 72.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a gate layer 74 .
  • the gate layer 74 is formed by selectively removing a nitride semiconductor layer (not shown) formed on the electron supply layer 72 using lithography and etching.
  • the nitride semiconductor layer can be epitaxially grown on the electron supply layer 72 using an MOCVD method.
  • a doping gas is introduced into a growth chamber during the epitaxial growth of the nitride semiconductor layer.
  • Mg is doped as an acceptor-type impurity during the epitaxial growth of the nitride semiconductor layer. This results in the formation of the gate layer 74 containing the acceptor-type impurity.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a gate electrode 31 on a gate layer 74 .
  • the gate electrode 31 is formed on an upper surface 74AA of the ridge portion 74A of the gate layer 74.
  • the gate electrode 31 is formed by selectively removing a metal layer (not shown) formed on the nitride semiconductor layer 70 and the gate layer 74 by lithography and etching.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a first insulating layer 81, forming a source electrode 32, and forming a drain electrode 33.
  • the method for manufacturing the nitride semiconductor device 10 also includes forming a field plate electrode 34.
  • an insulating layer (not shown) is first formed on the electron supply layer 72, the gate layer 74, and the gate electrode 31.
  • This insulating layer is formed so as to cover a portion of the electron supply layer 72, the gate layer 74, and the gate electrode 31.
  • the insulating layer can be formed using low-pressure chemical vapor deposition (LPCVD).
  • a source opening 81A that exposes the electron supply layer 72 and via 90, and a drain opening 81B that exposes the electron supply layer 72 are formed in the insulating layer.
  • the source opening 81A and drain opening 81B are formed so that the gate layer 74 is located between the source opening 81A and drain opening 81B.
  • the source opening 81A and drain opening 81B are formed by selectively removing part of the insulating layer using lithography and etching. This forms the first insulating layer 81.
  • the source electrode 32 is formed so as to contact the upper surface 72A of the electron supply layer 72 exposed from the source opening 81A of the first insulating layer 81 and the first end surface 91 of the via 90.
  • the field plate electrode 34 is formed integrally with the source electrode 32 on the first insulating layer 81 .
  • the drain electrode 33 is formed so as to contact the upper surface 72A of the electron supply layer 72 exposed from the drain opening 81B of the first insulating layer 81.
  • the source electrode 32, the drain electrode 33, and the field plate electrode 34 are formed by selectively removing a metal layer (not shown) formed to cover the first insulating layer 81 using lithography and etching. That is, the source electrode 32, the drain electrode 33, and the field plate electrode 34 are formed in a common process.
  • the source contact 32A is formed by embedding the metal layer in the source opening 81A.
  • the source contact 32A contacts the entire first end surface 91 of the via 90.
  • the source contact 32A contacts the entire region of the upper surface 72A of the electron supply layer 72 exposed from the source opening 81A.
  • the conductive substrate 50 has a low resistance value and can therefore function as a back electrode to which a source voltage is applied through the source electrode 32 and the via 90.
  • the high-resistance layer 60 can function as an insulating layer that insulates the conductive substrate 50 from the nitride semiconductor layer 70. That is, the high-resistance layer 60 can function as an insulating layer that insulates the conductive substrate 50 from a HEMT formed using the nitride semiconductor layer 70.
  • the via 90 does not need to have a shape that penetrates the conductive substrate 50 in the Z direction, but only needs to have a shape that contacts the conductive substrate 50.
  • the via needs to penetrate the semiconductor substrate to connect to the back electrode. Therefore, in the nitride semiconductor device 10 of the second embodiment, the length LV of the via 90 can be shortened by the thickness T1 of the conductive substrate 50, compared to a configuration in which a back electrode is provided on the underside of the semiconductor substrate. Furthermore, as a result of the shortening of the length LV of the via 90, the amount of work required to form the via 90 (such as the work of penetrating the conductive substrate 50) and costs such as time can be reduced.
  • the nitride semiconductor device 10 includes a conductive substrate 50 having a first substrate surface 51 and a second substrate surface 52 opposite to the first substrate surface 51, a high-resistance layer 60 provided on the first substrate surface 51 and having a resistance value higher than that of the conductive substrate 50, a nitride semiconductor layer 70 provided on the high-resistance layer 60, a source electrode 32 serving as a first electrode formed on the nitride semiconductor layer 70, and a via 90 electrically connected to the source electrode 32, passing through the nitride semiconductor layer 70 and the high-resistance layer 60, and in contact with the conductive substrate 50.
  • the high-resistance layer 60 is made of GaN and in contact with the first substrate surface 51.
  • the length LV of the via 90 can be shortened by the thickness T1 of the conductive substrate 50 compared to a configuration in which a back electrode is provided on the underside of the semiconductor substrate. This reduces the amount of work and time required to form the via 90, as well as costs. In addition, by shortening the length LV of the via 90, the inductance caused by the length LV of the via 90 can be reduced.
  • the length LV of the via 90 can be shortened compared to a configuration in which a buffer layer is provided between the high-resistance layer 60 and the conductive substrate 50. Therefore, the inductance caused by the length LV of the via 90 can be reduced.
  • the high resistance layer 60 is in contact with the nitride semiconductor layer 70 .
  • the length LV of the via 90 can be made shorter than in a configuration in which another layer (for example, a buffer layer) is interposed between the high-resistance layer 60 and the nitride semiconductor layer 70. Therefore, the inductance caused by the length LV of the via 90 can be reduced.
  • the thickness T2 of the high-resistance layer 60 is smaller than the thickness T1 of the conductive substrate 50. According to this configuration, the length LV of the via 90 can be made shorter than when the thickness T2 of the high-resistance layer 60 is equal to or greater than the thickness T1 of the conductive substrate 50. Therefore, the inductance caused by the length LV of the via 90 can be reduced.
  • the thickness T2 of the high resistance layer 60 is 3 ⁇ m or more. According to this configuration, the high resistance layer 60 can ensure insulation between the nitride semiconductor layer 70 and the conductive substrate 50 .
  • the thickness T2 of the high resistance layer 60 is 20 ⁇ m or less. According to this configuration, the length LV of the via 90 can be shortened, and therefore the inductance caused by the length LV of the via 90 can be reduced.
  • the dislocation density of the high resistance layer 60 is 1 ⁇ 10 5 cm ⁇ 2 or less. According to this configuration, the low dislocation density of the high-resistance layer 60 can suppress the conduction of leakage current between the first surface 61 and the second surface 62 of the high-resistance layer 60. Therefore, the leakage current of the nitride semiconductor device 10 can be reduced.
  • the dislocation density of the nitride semiconductor layer 70 is lower than the dislocation density of the high-resistance layer 60 . According to this configuration, the low dislocation density of the nitride semiconductor layer 70 can suppress the conduction of leakage current that passes through the nitride semiconductor layer 70. Therefore, the leakage current of the nitride semiconductor device 10 can be further reduced.
  • the high resistance layer 60 contains at least one of a transition metal element, Mg, B, and C as an impurity. This configuration can increase the resistance value of the high resistance layer 60. Therefore, the insulation between the nitride semiconductor layer 70 and the conductive substrate 50 can be improved.
  • the source electrode 32 and the via 90 are made of the same material. This configuration allows for good connection between the source electrode 32 and the via 90. Therefore, an increase in electrical resistance between the source electrode 32 and the via 90 can be suppressed.
  • the resistance value of the conductive substrate 50 is 2 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • the source electrode 32 can function as a back electrode to which a source voltage is applied through the via 90 .
  • the resistance value of the high resistance layer 60 is 1 ⁇ 10 5 ⁇ cm or more. This configuration can improve the insulation between the nitride semiconductor layer 70 and the conductive substrate 50 .
  • the nitride semiconductor layer 70 includes an electron transit layer 71 and an electron supply layer 72 provided on the electron transit layer 71 . According to this configuration, the electron transit layer 71 and the high resistance layer 60 are provided separately. Therefore, the resistance value of the high resistance layer 60 can be increased, while the resistance value of the electron transit layer 71 can be reduced due to the generation of 2DEG 73.
  • the thickness T2 of the high-resistance layer 60 is greater than the thickness T3 of the electron transit layer 71. This configuration can improve the insulation between the electron transit layer 71 and the conductive substrate 50 .
  • the source electrode 32 includes a source contact 32A that contacts the electron supply layer 72.
  • the via 90 contacts the source contact 32A. According to this configuration, the length LV of the via 90 can be shortened, and therefore the inductance caused by the length LV of the via 90 can be reduced.
  • a plurality of gate electrodes 31, a plurality of source electrodes 32, and a plurality of drain electrodes 33 are provided.
  • a plurality of vias 90 are provided corresponding to the plurality of source electrodes 32. This configuration can suppress variations in source voltage depending on the location on the conductive substrate 50 .
  • the impurity concentration of the high resistance layer 60 is higher than the impurity concentration of the gate layer 74 .
  • This configuration can increase the resistance value of the high resistance layer 60. Therefore, the insulation between the nitride semiconductor layer 70 and the conductive substrate 50 can be improved.
  • a method for manufacturing a nitride semiconductor device 10 includes forming a high-resistance layer 60 and a nitride semiconductor layer 70 containing GaN on a GaN substrate 800 provided with a separation layer 810 via the separation layer 810; separating the high-resistance layer 60 and the nitride semiconductor layer 70 from the GaN substrate 800 via the separation layer 810; forming a conductive substrate 50 so that the high-resistance layer 60 contacts a first substrate surface 51 of the conductive substrate 50; forming a via 90 that penetrates the nitride semiconductor layer 70 and the high-resistance layer 60 and contacts the conductive substrate 50; and forming a source electrode 32 as a first electrode on the nitride semiconductor layer 70 so as to contact the via 90.
  • the high-resistance layer 60 is composed of GaN.
  • the length LV of the via 90 can be shortened by the thickness T1 of the conductive substrate 50 compared to a configuration in which a back electrode is provided on the underside of the semiconductor substrate. This reduces the amount of work and time required to form the via 90, as well as costs. In addition, by shortening the length LV of the via 90, the inductance caused by the length LV of the via 90 can be reduced.
  • the high-resistance layer 60 when forming the high-resistance layer 60 using a SiC substrate instead of the GaN substrate 800, it is necessary to first form a buffer layer made of AlGaN on the SiC substrate, and then form the high-resistance layer 60 on the buffer layer.
  • the distance between the source electrode 32 and the conductive substrate 50 in the Z direction increases by the thickness of this buffer layer. As a result, the length LV of the via 90 increases.
  • the high-resistance layer 60 is formed using the GaN substrate 800, so the high-resistance layer 60 made of GaN can be formed without forming a buffer layer. Therefore, the distance between the source electrode 32 (as the first electrode) and the conductive substrate 50 can be shortened, and the length LV of the via 90 can be shortened.
  • the GaN substrate 800 that has been peeled off from the high-resistance layer 60 and the nitride semiconductor layer 70 to form the high-resistance layer 60 and the nitride semiconductor layer 70 again, in other words, by reusing the GaN substrate 800, it is possible to reduce the manufacturing costs of the nitride semiconductor device 10.
  • forming the high-resistance layer 60 includes implanting at least one of a transition metal element, Mg, B, and C as an impurity into the high-resistance layer 60. This configuration increases the resistance of the high-resistance layer 60. Therefore, the insulation between the nitride semiconductor layer 70 and the conductive substrate 50 can be improved.
  • forming the nitride semiconductor layer 70 includes forming an electron transit layer 71 and forming an electron supply layer 72 on the electron transit layer 71.
  • the electron transit layer 71 is formed to be thinner than the high-resistance layer 60.
  • the high-resistance layer 60 can be formed thicker than the electron transit layer 71 without forming a buffer layer. This improves the insulation between the nitride semiconductor layer 70 and the conductive substrate 50.
  • the conductive substrate 50 is a SiC substrate.
  • the GaN layer cannot be formed directly on the SiC substrate; instead, a buffer layer made of AlGaN is formed first, and then the GaN layer (high-resistance layer) is formed on the buffer layer.
  • the high-resistance layer 60 is formed using a GaN substrate 800, and then the high-resistance layer 60 is peeled off from the GaN substrate 800 and bonded to, for example, a conductive substrate 50.
  • the high-resistance layer 60 is formed on the conductive substrate 50 of the SiC substrate without forming a buffer layer.
  • the time required to form the buffer layer is longer than the total time required to form the high-resistance layer 60 on the GaN substrate 800, the time required to peel off the high-resistance layer 60 from the GaN substrate 800, and the time required to bond the high-resistance layer 60 to the conductive substrate 50. Therefore, the manufacturing time of the nitride semiconductor device 10 can be shortened, and therefore the manufacturing cost of the nitride semiconductor device 10 can be reduced.
  • the cost of the conductive substrate 50 can be reduced compared to when a GaN substrate is used as the conductive substrate 50. Note that the same effect can be obtained when a Si substrate is used as the conductive substrate 50.
  • the dislocation density of the GaN layer is 1 ⁇ 10 6 cm ⁇ 2 or more, or 1 ⁇ 10 cm ⁇ 2 or more.
  • the method for manufacturing the nitride semiconductor device 10 of the second embodiment forms the high-resistance layer 60 using the GaN substrate 800, and therefore the dislocation density of the high-resistance layer 60 is reduced.
  • the dislocation density of the high-resistance layer 60 is 1 ⁇ 10 5 cm ⁇ 2 or less.
  • nitride semiconductor device 10 according to the third embodiment differs from the nitride semiconductor device 10 according to the second embodiment mainly in the configurations of the conductive substrate 50 and the vias 90.
  • components common to the second embodiment will be denoted by the same reference numerals, and their description may be omitted.
  • FIG. 21 schematically shows the cross-sectional structure of a portion of the nitride semiconductor device 10 of the third embodiment.
  • FIG. 21 schematically shows the cross-sectional structure of the nitride semiconductor device 10 of the third embodiment taken along line F9-F9 in FIG. 8.
  • FIG. 22 schematically shows an enlarged cross-sectional structure of the connection portion between the conductive substrate 50 and the via 90 in FIG. 21.
  • FIG. 23 schematically shows the cross-sectional structure of the connection portion between the conductive substrate 50 and the via 90 taken along the YZ plane.
  • the conductive substrate 50 includes a recess 53 recessed from the first substrate surface 51 toward the second substrate surface 52.
  • the recess 53 has a strip shape extending in the Y direction in a plan view.
  • the recess 53 is provided so as to face the source contact 32A of the source electrode 32 in the Z direction.
  • a via 90 is embedded in the recess 53. Therefore, the length LV of the via 90 is longer than the sum (T5 + T2) of the thickness T5 of the nitride semiconductor layer 70 and the thickness T2 of the high-resistance layer 60. On the other hand, the length LV of the via 90 is shorter than the thickness T1 of the conductive substrate 50.
  • the recess 53 includes a bottom surface 53A, a side surface 53B, and a corner surface 53C connecting the bottom surface 53A and the side surface 53B in the X direction.
  • the corner surface 53C is curved.
  • a corner surface 95 that contacts the corner surface 53C is provided between the second end surface 92 that contacts the bottom surface 53A and the side surface 93 that contacts the side surface 53B of the recess 53 in the X direction.
  • the corner surface 95 has a shape that follows the corner surface 53C of the recess 53.
  • the recess 53 includes a corner surface 53D that connects the bottom surface 53A and the side surface 53B in the Y direction.
  • a corner surface 96 that contacts the corner surface 53D is provided between the Y-direction end of the second end surface 92 and the side surface 93 in the Y direction.
  • the corner surface 96 has a shape that follows the corner surface 53D of the recess 53.
  • the depth HR of the recess 53 is shallower than the thickness T2 of the high-resistance layer 60.
  • the depth HR of the recess 53 is deeper than the thickness T4 of the electron supply layer 72.
  • the depth HR of the recess 53 may be equal to or greater than the thickness T3 of the electron transit layer 71.
  • the ratio (HR/T1) of the depth HR of the recess 53 to the thickness T1 of the conductive substrate 50 may be, for example, 1/200 or greater and 3/50 or less. In one example, the depth HR of the recess 53 is 3 ⁇ m or less.
  • the length of recess 53 in the X direction is longer than the depth HR of recess 53.
  • the length of recess 53 in the Y direction is longer than the depth HR of recess 53.
  • the width dimension (length in the X direction) of via 90 is longer than the length in the Z direction of the portion of via 90 embedded in conductive substrate 50.
  • the length dimension (length in the Y direction) of via 90 is longer than the length in the Z direction of the portion of via 90 embedded in conductive substrate 50.
  • the manufacturing method of the nitride semiconductor device 10 of the third embodiment differs mainly in the process of forming the via 90.
  • Forming the via 90 includes forming a through hole 94 in the nitride semiconductor layer 70 and the high-resistance layer 60, forming a recess 53 in the conductive substrate 50, and filling the through hole 94 and the recess 53 with a conductive material.
  • the region where the source contact 32A of the source electrode 32 is to be formed is selectively removed by lithography and first plasma etching. This forms the through-hole 94.
  • the region of the first substrate surface 51 of the conductive substrate 50 exposed by the through hole 94 is selectively removed by lithography and second plasma etching. This forms the recess 53.
  • the etching gas used in the process of forming the recess 53 may be a different type from the etching gas used in the process of forming the through hole 94. That is, the etching gas used in the process of forming the through hole 94 may be a type that easily removes GaN-based materials.
  • the etching gas used in the process of forming the recess 53 may be a type that easily removes Si-based materials.
  • a conductive material is filled in the through hole 94 and the recess 53 to form the via 90.
  • the second end surface 92 of the via 90 is in contact with the bottom surface 53A of the recess 53. Note that the processes before and after the process of forming the via 90 are the same as those in the second embodiment.
  • the conductive substrate 50 includes a recess 53 recessed from the first substrate surface 51 toward the second substrate surface 52.
  • the via 90 is embedded in the recess 53.
  • the via 90 comes into contact with the recess 53, increasing the contact area between the via 90 and the conductive substrate 50. This makes it easier to stabilize the electrical connection between the via 90 and the conductive substrate 50.
  • Forming the via 90 includes forming a through-hole 94 that penetrates the nitride semiconductor layer 70 and the high-resistance layer 60 using a first plasma etching, and forming a recess 53 in the conductive substrate 50 using a second plasma etching.
  • the etching gases used in the first plasma etching and the second plasma etching are different from each other.
  • This configuration allows for separate selection of an etching gas suitable for forming the through-hole 94 and an etching gas suitable for forming the recess 53. Therefore, the through-hole 94 and the recess 53 can each be formed in an optimal manner.
  • the nitride semiconductor device 10 of each embodiment can be applied to electronic devices that use high frequencies (e.g., several hundred MHz or more) and large currents (e.g., several tens of amperes or more), such as inverter devices for driving in-vehicle traction motors and inverter devices for driving compressors in air conditioners.
  • high frequencies e.g., several hundred MHz or more
  • large currents e.g., several tens of amperes or more
  • the dislocation density configuration of the high-resistance layer 60 of the second embodiment can be applied to the first embodiment. That is, in the first embodiment, the dislocation density of the high-resistance layer 114 may be 1 ⁇ 10 5 cm ⁇ 2 or less. The dislocation density of the nitride semiconductor layer 116 may be lower than the dislocation density of the high-resistance layer 114.
  • the high-resistance layer 114 may contain at least one of a transition metal element, Mg, B, and C as an impurity.
  • the SiC substrate 112 may include a recess 53 recessed from the first substrate surface 112A toward the second substrate surface 112B.
  • the via 140 may be embedded in the recess 53 of the SiC substrate 112.
  • the impurity concentration of the high-resistance layer 60 can be changed as desired.
  • the impurity concentration of the high-resistance layer 60 may be equal to or lower than the impurity concentration of the gate layer 74.
  • the material of the high-resistance layers 60, 114 is not limited to GaN and can be changed as desired.
  • the dislocation density of the high-resistance layers 60, 114 is preferably 1 ⁇ 10 5 cm ⁇ 2 or less.
  • the high-resistance layers 60, 114 may be made of SiC.
  • the dislocation density of the high-resistance layers 60, 114 is arbitrary. In one example, the dislocation density of the high-resistance layers 60, 114 may be equal to or lower than the dislocation density of the electron transit layers 71, 118.
  • the dislocation density of the high-resistance layers 60, 114 is not limited to 1 ⁇ 10 5 cm ⁇ 2 or less as long as the dislocation density of the electron transit layer 71, 118 is lower than the dislocation density of the high-resistance layers 60, 114.
  • the material forming the high-resistance layers 60, 114 is not limited to GaN.
  • the material constituting the conductive substrate 50 can be changed as desired.
  • the conductive substrate 50 (SiC substrate 112) may be made of the same material as the high-resistance layers 60, 114.
  • a GaN substrate may be used as the conductive substrate 50 (SiC substrate 112).
  • another layer may be provided between the high-resistance layer 60, 114 and the electron transit layer 71, 118.
  • the high-resistance layer 60, 114 does not have to be in contact with the electron transit layer 71, 118.
  • the high-resistance layer 60 and the electron transit layer 71 may be made of the same GaN. In other words, the high-resistance layer 60 does not need to be doped with impurities.
  • the nitride semiconductor layer 70 includes an electron supply layer 72.
  • the high-resistance layer 60 includes an electron transit layer 71. Note that similar modifications can also be made to the first embodiment.
  • multiple vias 90 may be provided for one source electrode 32.
  • the multiple vias 90 are arranged at the same position in the X direction and spaced apart from one another in the Y direction. In one example, the multiple vias 90 are in contact with the source contacts 32A of the source electrode 32.
  • multiple recesses 53 are provided in the conductive substrate 50 corresponding to the number of vias 90.
  • one via 140 may be provided.
  • the via 90 may be in contact with a portion of the source electrode 32 that is different from the source contact 32A.
  • the shape of the vias 90 and 140 in plan view can be changed as desired.
  • the vias 90 and 140 may be circular in plan view.
  • the shape and size of the recess 53 of the conductive substrate 50 can be changed as desired.
  • the depth HR of the recess 53 may be shallower than the thickness T3 of the electron transit layer 71.
  • the length of the recess 53 in the X direction may be equal to the depth HR of the recess 53.
  • the width dimension (length in the X direction) of the via 90 may be equal to the length in the Z direction of the portion of the via 90 embedded in the recess 53.
  • the length of the recess 53 in the X direction may be shorter than the depth HR of the recess 53.
  • the width dimension (length in the X direction) of the via 90 may be shorter than the length in the Z direction of the portion of the via 90 embedded in the recess 53.
  • the source electrodes 32, 126 and the vias 90, 140 may be made of different materials.
  • the source electrodes 32, 126 may be made of a material containing Al
  • the vias 90, 140 may be made of a material containing Ti or W.
  • the configuration of the gate layer 74 can be changed as desired.
  • at least one of the source side extension portion 74B and the drain side extension portion 74C may be omitted from the gate layer 74.
  • Figure 26 shows a configuration in which both the source side extension portion 74B and the drain side extension portion 74C are omitted from the gate layer 74.
  • the gate layer 74 may be formed of a ridge portion 74A.
  • the sealing resin 16 may be omitted from the nitride semiconductor device 10 .
  • a source wire may be used instead of the source clip 18.
  • a drain wire may be used instead of the drain clip 19.
  • the arrangement of the gate pad 21, the source pad 22, and the drain pad 23 of the nitride semiconductor chip 11 can be changed as desired.
  • the same type of etching gas may be used for the first plasma etching and the second plasma etching.
  • the step of forming through hole 94 and the step of forming recess 53 may be performed as a common step. That is, for example, through hole 94 and recess 53 may be formed consecutively by plasma etching. In this case, the input power for plasma etching is greater than the input power for the first plasma etching.
  • the formation of the via 90 and the formation of the source electrode 32 may be performed in the same process. In other words, the via 90 and the source electrode 32 may be formed integrally.
  • the method for manufacturing the nitride semiconductor device 10 may be the same as the method for manufacturing the nitride semiconductor device 10 of the second embodiment. Furthermore, in the method for manufacturing the nitride semiconductor device 10, the formation of the via 140 and the formation of the source electrode 126 may be performed in the same step. In other words, the via 140 and the source electrode 126 may be formed integrally.
  • the term “on” as used in this disclosure includes the meanings of “on” and “above,” unless the context clearly indicates otherwise.
  • the expression “a first element is disposed on a second element” is intended to mean that in some embodiments, the first element may be disposed directly on the second element in contact with the second element, while in other embodiments, the first element may be disposed above the second element without contacting the second element.
  • the term “on” does not exclude a structure in which another element is formed between the first element and the second element.
  • the Z-axis direction used in this disclosure does not necessarily have to be the vertical direction, nor does it have to be perfectly aligned with the vertical direction. Therefore, the various structures according to this disclosure are not limited to the "up” and “down” in the Z direction described in this disclosure being “up” and “down” in the vertical direction.
  • the X direction may be the vertical direction
  • the Y direction may be the vertical direction.
  • Appendix 4 The nitride semiconductor device according to any one of appendixes 1 to 3, wherein the high resistance layer (60/114) has a thickness (T2/TQ) of 3 ⁇ m or more.
  • Appendix 8 The nitride semiconductor device according to any one of appendices 1 to 7, wherein the high resistance layer (60/114) contains at least one of a transition metal element, Mg, B, and C as an impurity.
  • the conductive substrate (50/112) includes a recess (53) recessed from the first substrate surface (51/112A) toward the second substrate surface (52/112B), The nitride semiconductor device according to any one of appendices 1 to 8, wherein the via (90/140) is embedded in the recess (53).
  • the nitride semiconductor layer (70/116) is an electron transit layer (71/118); an electron supply layer (72/120) provided on the electron transit layer (71/118); 16.
  • a gate electrode (31/110), a source electrode (32/126) as the first electrode, and a drain electrode (33/128) are provided on the electron supply layer (72/120), the source electrode (32/126) includes a source contact (32A) in contact with the electron supply layer (72/120);
  • Appendix 20 The nitride semiconductor device according to any one of appendices 1 to 19, wherein a plurality of the vias (90/140) are provided for the first electrode (32/126).
  • the first electrode (32/126) is provided in plurality, The nitride semiconductor device according to any one of appendices 1 to 20, wherein a plurality of the vias (90/140) are provided corresponding to a plurality of the first electrodes (32/126).
  • the source electrode (32/126) is provided in plurality, 20.
  • the source contact (32A) has a strip shape extending in a first direction (Y) in a plan view, 23.
  • the source contact (32A) has a strip shape extending in a first direction (Y) in a plan view, 23.
  • a conductive substrate (50/112) having a first substrate surface (51/112A) and a second substrate surface (52/112B) opposite the first substrate surface (51/112A); a high-resistivity layer (60/114) provided on the first substrate surface (51/112A) and having a resistance value higher than that of the conductive substrate (50/112); a nitride semiconductor layer (70/116) provided on the high resistance layer (60/114); a first electrode (32/126) formed on the nitride semiconductor layer (70/116); a via (90/140) electrically connected to the first electrode (32/126), passing through the nitride semiconductor layer (70/116) and the high-resistance layer (60/114), and contacting the conductive substrate (50/112); Including, The conductive substrate (50/112) includes a recess (53) recessed from the first substrate surface (51/112A) toward the second substrate surface (52/112B), The via (90/140) is embedded in the rece
  • a conductive substrate (50/112) having a first substrate surface (51/112A) and a second substrate surface (52/112B) opposite the first substrate surface (51/112A); a high-resistivity layer (60/114) provided on the first substrate surface (51/112A) and having a resistance value higher than that of the conductive substrate (50/112); a nitride semiconductor layer (70/116) provided on the high resistance layer (60/114); a first electrode (32/126) formed on the nitride semiconductor layer (70/116); a via (90/140) electrically connected to the first electrode (32/126), passing through the nitride semiconductor layer (70/116) and the high-resistance layer (60/114), and contacting the conductive substrate (50/112); Including, The high resistance layer (60/114) contains at least one of a transition metal element, Mg, B, and C as an impurity.
  • a conductive substrate (50/112) having a first substrate surface (51/112A) and a second substrate surface (52/112B) opposite the first substrate surface (51/112A); a high-resistivity layer (60/114) provided on the first substrate surface (51/112A) and having a resistance value higher than that of the conductive substrate (50/112); a nitride semiconductor layer (70/116) provided on the high resistance layer (60/114); a first electrode (32/126) formed on the nitride semiconductor layer (70/116); a via (90/140) electrically connected to the first electrode (32/126), passing through the nitride semiconductor layer (70/116) and the high-resistance layer (60/114), and contacting the conductive substrate (50/112); Including, The nitride semiconductor device (10) has a dislocation density of 1 ⁇ 10 5 cm ⁇ 2 or less in the high resistance layer (60/114).
  • a conductive substrate (50/112) having a first substrate surface (51/112A) and a second substrate surface (52/112B) opposite the first substrate surface (51/112A); a high-resistivity layer (60/114) provided on the first substrate surface (51/112A) and having a resistance value higher than that of the conductive substrate (50/112); a nitride semiconductor layer (70/116) provided on the high resistance layer (60/114); a first electrode (32/126) formed on the nitride semiconductor layer (70/116); a via (90/140) electrically connected to the first electrode (32/126), passing through the nitride semiconductor layer (70/116) and the high-resistance layer (60/114), and contacting the conductive substrate (50/112); Including, The nitride semiconductor layer (70/116) has a dislocation density lower than the dislocation density of the high-resistance layer (60/114).
  • the nitride semiconductor layer (70/116) is an electron transit layer (71/118); an electron supply layer (72/120) provided on the electron transit layer (71/118); Including, A gate electrode (31/110), a source electrode (32/126) as the first electrode, and a drain electrode (33/128) are provided on the electron supply layer (72/120),
  • [Appendix 40] 40 The nitride semiconductor device according to claim 38, wherein the electron transit layer (71/118) is made of the same material as the high resistance layer (60/114).
  • a nitride semiconductor chip (11) including the conductive substrate (50), the high resistance layer (60), the nitride semiconductor layer (70), and the via (90); a die pad (12) on which the nitride semiconductor chip (11) is mounted; Terminals (13/14/15) electrically connected to the nitride semiconductor chip (11); a sealing resin (16) that seals the nitride semiconductor chip (11) and also seals a portion of each of the die pad (12) and the terminals (13/14/15); 42.
  • the nitride semiconductor device according to any one of claims 1 to 41, comprising:
  • the sealing resin (16) includes a first sealing surface (16S) and a second sealing surface (16R) opposite to the first sealing surface (16S), 43.
  • the gate electrode (31) is provided on the gate layer (74),
  • the high-resistance layer (60) contains at least one of a transition metal element, Mg, B, and C as an impurity, 20.
  • [Appendix 45] forming a high-resistance layer (60) containing GaN and a nitride semiconductor layer (70) on a GaN substrate (800) provided with a peeling layer (810) via the peeling layer (810); peeling the high-resistivity layer (60) and the nitride semiconductor layer (70) from the peeling layer (810) and the GaN substrate (800); forming a conductive substrate (50) so as to be in contact with the high resistance layer (60); forming a via (90) that penetrates the nitride semiconductor layer (70) and the high resistance layer (60) and is in contact with the conductive substrate (50); forming a first electrode (32) on the nitride semiconductor layer (70) so as to contact the via (90); Including, The method for manufacturing a nitride semiconductor device (10), wherein the high resistance layer (60) is made of GaN.
  • [Appendix 46] 46 The method for manufacturing a nitride semiconductor device according to claim 45, wherein forming the high resistance layer (60) includes implanting at least one of a transition metal element, Mg, B, and C as an impurity into the high resistance layer (60).
  • [Appendix 50] forming the via (90) includes forming a recess (53) in the conductive substrate (50) that communicates with the through hole (94); 50.
  • the method for manufacturing a nitride semiconductor device according to claim 49, wherein filling the through-hole (94) with the metal material includes filling the recess (53) with the metal material.
  • Second transistor cell TC Third transistor cell SD... Conductive bonding material RC... Corner region T1... Thickness of conductive substrate T2... Thickness of high resistance layer T3... Thickness of electron transit layer T4... Thickness of electron supply layer T5... Thickness of nitride semiconductor layer TP... Thickness of SiC substrate TQ... Thickness of high resistance layer TR... Thickness of electron transit layer TS... Thickness of electron supply layer TT... Thickness of nitride semiconductor layer D1, D2... Direction DA... First direction DB... Second direction LV... Length of via LU... Length of via HR... Depth of recess

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体装置は、第１基板面と、第１基板面とは反対側の第２基板面と、を有する導電性基板と、第１基板面の上に設けられ、導電性基板よりも抵抗値が高い高抵抗層と、高抵抗層の上に設けられた窒化物半導体層と、窒化物半導体層の上に形成された第１電極としてのソース電極と、ソース電極と電気的に接続され、窒化物半導体層および高抵抗層を貫通するとともに導電性基板と接しているビアと、を含む。高抵抗層は、ＧａＮによって構成されており、第１基板面と接している。

Description

窒化物半導体装置および窒化物半導体装置の製造方法
　本開示は、窒化物半導体装置および窒化物半導体装置の製造方法に関する。
　現在、窒化ガリウム（ＧａＮ）等のＩＩＩ族窒化物半導体（以下、単に「窒化物半導体」という場合がある）を用いた高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）の製品化が進んでいる。ＨＥＭＴは、半導体ヘテロ接合の界面付近に形成された二次元電子ガス（２ＤＥＧ）を導電経路（チャネル）として使用する。ＨＥＭＴを利用したパワーデバイスは、典型的なシリコン（Ｓｉ）パワーデバイスと比較して、低オン抵抗および高速・高周波動作を可能にしたデバイスとして認知されている。
　例えば特許文献１に記載の窒化物半導体装置は、基板と、基板上に形成されたバッファ層と、バッファ層上に形成された電子走行層と、電子走行層上に形成された電子供給層と、を含む。これら電子走行層と電子供給層とのヘテロ接合の界面付近において電子走行中に２ＤＥＧが形成される。
特開２０２３－１０１９３号公報
　［概要］
　窒化物半導体装置においては、電子供給層上に形成されたソース電極と、シリコン基板の下面に形成された裏面電極と、シリコン基板を貫通してソース電極と裏面電極とを接続するビアと、をさらに含む構成が考えられる。この場合、ビアを有する窒化物半導体の製造に要するコストを低減することが求められる。
　本開示の一態様の窒化物半導体装置は、第１基板面と、前記第１基板面とは反対側の第２基板面と、を有する導電性基板と、前記第１基板面の上に設けられ、前記導電性基板よりも抵抗値が高い高抵抗層と、前記高抵抗層の上に設けられた窒化物半導体層と、前記窒化物半導体層の上に形成された第１電極と、前記第１電極と電気的に接続され、前記窒化物半導体層および前記高抵抗層を貫通するとともに前記導電性基板と接しているビアと、を含み、前記高抵抗層は、ＧａＮによって構成されており、前記第１基板面と接している。
図１は、第１実施形態に係る例示的な窒化物半導体装置の一例の概略平面図である。 図２は、図１のＦ２－Ｆ２線で窒化物半導体装置を切断した概略断面図である。 図３は、第２実施形態に係る例示的な窒化物半導体装置の一例の概略平面図である。 図４は、図３のＦ４－Ｆ４線で窒化物半導体装置を切断した概略断面図である。 図５は、図３の窒化物半導体装置における窒化物半導体チップの概略平面図である。 図６は、図５の窒化物半導体チップにおけるゲート配線、ソース配線、ドレイン配線、およびその周辺の概略平面図である。 図７は、図５の窒化物半導体チップにおけるゲート電極、ソース電極、ドレイン電極、およびその周辺の概略平面図である。 図８は、図７の一部を拡大した概略平面図である。 図９は、図８のＦ９－Ｆ９線で窒化物半導体装置を切断した概略断面図である。 図１０は、窒化物半導体装置における高抵抗層および電子走行層の概略断面図である。 図１１は、図１０の高抵抗層と電子走行層との界面を拡大した概略断面図である。 図１２は、第２実施形態に係る例示的な窒化物半導体装置の製造工程の一例を示す概略断面図である。 図１３は、図１２に示す工程に続く工程の概略断面図である。 図１４は、図１３に示す工程に続く工程の概略断面図である。 図１５は、図１４に示す工程に続く工程の概略断面図である。 図１６は、図１５に示す工程に続く工程の概略断面図である。 図１７は、図１６に示す工程に続く工程の概略断面図である。 図１８は、図１７に示す工程に続く工程の概略断面図である。 図１９は、図１８に示す工程に続く工程の概略断面図である。 図２０は、図１９に示す工程に続く工程の概略断面図である。 図２１は、第３実施形態の窒化物半導体装置の概略断面図である。 図２２は、図２１の窒化物半導体装置における導電性基板の凹部およびその周辺を拡大した概略断面図である。 図２３は、図２１の窒化物半導体装置における導電性基板の凹部の端部およびその周辺を拡大した概略断面図である。 図２４は、変更例の窒化物半導体装置の概略断面図である。 図２５は、変更例の窒化物半導体装置の概略平面図である。 図２６は、変更例の窒化物半導体装置の概略断面図である。
　［詳細な説明］
　以下、添付図面を参照して本開示における窒化物半導体装置のいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図ではハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　本開示において使用される「少なくとも１つ」という表現は、所望の選択肢の「１つ以上」を意味する。一例として、本開示において使用される「少なくとも１つ」という表現は、選択肢の数が２つであれば「１つの選択肢のみ」または「２つの選択肢の双方」を意味する。他の例として、本開示において使用される「少なくとも１つ」という表現は、選択肢の数が３つ以上であれば「１つの選択肢のみ」または「２つ以上の任意の選択肢の組み合わせ」を意味する。
　本開示において使用される「Ａの寸法（幅、長さ）がＢの寸法（幅、長さ）と等しい」または「Ａの寸法（幅、長さ）とＢの寸法（幅、長さ）とが互いに等しい」とは、Ａの寸法（幅、長さ）とＢの寸法（幅、長さ）との差が例えばＡの寸法（幅、長さ）の１０％以内の関係も含む。
　＜第１実施形態＞
　（窒化物半導体装置の平面レイアウト）
　図１は、第１実施形態に係る例示的な窒化物半導体装置１０の概略平面構造を示している。窒化物半導体装置１０は、絶縁層１０２と、絶縁層１０２上に設けられたソース配線１０４およびドレイン配線１０６とを含んでいてよい。なお、Ｚ方向は、後述するＳｉＣ基板１１２の第１基板面１１２Ａ（図２参照）と直交する方向である。
　絶縁層１０２は、ソース配線１０４とドレイン配線１０６とを絶縁することができる任意の絶縁材料によって構成することができる。例えば、絶縁層１０２は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、またはそれらの任意の組み合わせを含んでいてよい。
　ソース配線１０４およびドレイン配線１０６は、１つまたは複数の導電材料によって構成することができる。例えば、ソース配線１０４およびドレイン配線１０６の各々は、Ａｕ、Ｔｉ，ＴｉＮ、Ｐｔ、Ｃｕ、Ａｌ、ＡｌＳｉＣｕ、ＡｌＣｕ、またはそれらの任意の組み合わせを含んでいてよい。
　図１に示すように、ソース配線１０４は、ベース部１０４Ａと、ベース部１０４Ａに接続された複数のソースフィンガー１０４Ｂとを含んでいてよい。図示の例では、ベース部１０４Ａは、Ｘ方向に延び、かつ複数のソースフィンガー１０４Ｂは、Ｙ方向に延びている。同様に、ドレイン配線１０６は、ベース部１０６Ａと、ベース部１０６Ａに接続された複数のドレインフィンガー１０６Ｂとを含んでいてよい。図示の例では、ベース部１０６Ａは、Ｘ方向に延び、かつ複数のドレインフィンガー１０６Ｂは、Ｙ方向に延びている。複数のソースフィンガー１０４Ｂと、複数のドレインフィンガー１０６Ｂとは、Ｘ方向において互いに離隔されつつ、交互に配置されていてよい。図示の例では、複数のソースフィンガー１０４Ｂと、複数のドレインフィンガー１０６Ｂとは、Ｘ方向に交互に並んでいる。
　窒化物半導体装置１０は、ゲート配線１０８と、ゲート配線１０８に接続された複数のゲート電極１１０とをさらに含んでいてよい。ゲート配線１０８および複数のゲート電極１１０は、ソース配線１０４およびドレイン配線１０６よりも下層に配置されるとともに、絶縁層１０２によって覆われていてよい。図示の例では、ゲート配線１０８は、Ｘ方向に延び、かつ複数のゲート電極１１０は、Ｙ方向に延びている。各ゲート電極１１０は、平面視において複数のソースフィンガー１０４Ｂのうち１つと、複数のドレインフィンガー１０６Ｂのうち１つとの間に配置されていてよい。図示の例では、各ゲート電極１１０は、平面視においてＸ方向に互いに対向するソースフィンガー１０４Ｂとドレインフィンガー１０６Ｂとの間に配置されている。ゲート配線１０８は、平面視においてソース配線１０４のベース部１０４Ａと、複数のドレインフィンガー１０６Ｂとの間に延びていてよい。別の例では、ゲート配線１０８は、平面視においてドレイン配線１０６のベース部１０６Ａと、複数のソースフィンガー１０４Ｂとの間に延びていてもよい。ゲート電極１１０のさらなる詳細については、図２を参照して後述する。
　（窒化物半導体装置の断面構造）
　図２は、図１のＦ２－Ｆ２線に沿って窒化物半導体装置１０を切断した概略断面構造を示している。窒化物半導体装置１０は、第１基板面１１２Ａを有する六方晶系のＳｉＣ基板１１２と、ＳｉＣ基板１１２の第１基板面１１２Ａ上に設けられた高抵抗層１１４と、高抵抗層１１４の上に設けられた窒化物半導体層１１６と、を含む。ＳｉＣ基板１１２は、第１基板面１１２Ａとは反対側の第２基板面１１２Ｂも有する。なお、第１実施形態において、「第１基板面」という用語は、ＳｉＣ基板１１２のうち、高抵抗層１１４が載置される面を指すものとして用いられる。第１基板面１１２Ａは、第１方向ＤＡ（Ｘ方向）および平面視において第１方向ＤＡと直交する第２方向ＤＢ（Ｙ方向）と平行である。ここで、第１実施形態では、ＳｉＣ基板１１２は「導電性基板」の一例である。
　ＳｉＣ基板１１２は、オフ角を有するＳｉＣ基板である。第１基板面１１２Ａは、ｃ面に対して特定の結晶方向に所定のオフ角で傾斜している。このオフ角は、２°以上６°以下であってよい。より好ましくは、オフ角は３°以上５°以下であってよく、さらに好ましくは、３．５°以上４．５°以下であってもよい。なお、本開示において、「ｃ面」という用語は、六方晶系のＳｉＣ結晶の（０００１）面を指すものとして用いられている。
　第１実施形態では、特定の結晶方向は、［１１－２０］方向であってよい。すなわち、第１基板面１１２Ａは、ｃ面に対して［１１－２０］方向に２°以上６°以下のオフ角で傾斜していてよい。なお、本開示の結晶方向および面を表す指標において、マイナス符号が前に付されている数字（例えば、［１１－２０］方向の場合の「２」）は、バーが上に付された当該数字を意味するものとする。
　ＳｉＣ基板１１２は、４Ｈ－ＳｉＣ基板であってよい。ここで、「４Ｈ」とは、ＳｉＣ結晶のポリタイプを表している。ＳｉＣ基板１１２は、導電性であってよい。ＳｉＣ基板１１２の抵抗率は、例えば０．０１Ω・ｃｍ（１Ω・ｍ）以上０．０３Ω・ｃｍ（３Ω・ｍ）以下であってよい。第１実施形態では、ＳｉＣ基板１１２の抵抗率は、約０．０２Ω・ｃｍ（２Ω・ｍ）であってよい。また、ＳｉＣ基板１１２の厚さＴＰは、例えば３０μｍ以上３００μｍ以下であってよい。ＳｉＣ基板１１２の厚さＴＰは、例えば５０μｍ以上である。ＳｉＣ基板１１２の厚さＴＰは例えば２００μｍ以下である。第１実施形態では、ＳｉＣ基板１１２は、１５０μｍの厚さを有してよい。ここで、ＳｉＣ基板１１２の厚さＴＰは、第１基板面１１２Ａと第２基板面１１２ＢとのＺ方向の間の距離によって定義できる。
　なお、第１実施形態では、導電性基板としてＳｉＣ基板１１２が用いられたが、これに限られない。例えば、導電性基板として、Ｓｉ基板が用いられてもよいし、ＧａＮ基板、サファイア基板等のＳｉを含む基板以外の半導体基板が用いられていてもよい。この場合においても、導電性基板は、不純物がドーピングされていてもよいし、多結晶であってもよい。また、導電性基板は、金属層であってもよい。金属層は、めっき層またはスパッタ膜によって構成されていてよい。また、導電性基板は、金属板によって構成されていてもよい。
　高抵抗層１１４は、第１面１１４Ａと、第１面１１４Ａとは反対側の第２面１１４Ｂと、を含む。一例では、第２面１１４Ｂは、ＳｉＣ基板１１２の第１基板面１１２Ａと接している。窒化物半導体層１１６には、窒化物トランジスタＴＮの一部が設けられている。なお、高抵抗層１１４の詳細な構成は後述する。
　窒化物半導体層１１６は、電子走行層１１８と、電子走行層１１８上に設けられた電子供給層１２０と、を含む。電子走行層１１８は、高抵抗層１１４上に設けられていてよい。電子走行層１１８は、高抵抗層１１４の第１面１１４Ａに接している。電子走行層１１８は、窒化物半導体によって構成されている。電子走行層１１８は、ＧａＮによって構成することができる。第１実施形態では、電子走行層１１８は、ドナー型不純物がドーピングされたｎ型ＧａＮ層であってよい。別の例では、電子走行層１１８は、アンドープのＧａＮ層であってよい。電子走行層１１８の厚さは、０．０５μｍ以上１μｍ以下であってよい。第１実施形態では、電子走行層１１８は、約０．２μｍの厚さを有してよい。
　電子供給層１２０は、電子走行層１１８よりも大きなバンドギャップを有する窒化物半導体によって構成されている。第１実施形態では、電子供給層１２０は、ＡｌｘＧａ１－ｘＮによって構成されていてよく、ここで、０＜ｘ≦１であり、より好ましくは、０．１＜ｘ＜０．３である。なお、Ａｌ組成が大きくなるほど、ＡｌＧａＮのバンドギャップは大きくなる。第１実施形態では、ｘ＝０．２であってよい。電子供給層１２０の厚さは、１ｎｍ以上１００ｎｍ以下であってよい。第１実施形態では、電子供給層１２０は、約２０ｎｍの厚さを有してよい。
　電子走行層１１８と電子供給層１２０とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１１８を構成する窒化物半導体（例えばＧａＮ）と電子供給層１２０を構成する窒化物半導体（例えばＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層１１８および電子供給層１２０の自発分極と、ヘテロ接合界面付近の電子供給層１２０が受ける応力に起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層１１８の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１１８と電子供給層１２０とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の範囲内）において、電子走行層１１８内に二次元電子ガス（２ＤＥＧ）１２２が広がっている。電子走行層１１８内の２ＤＥＧ１２２は、窒化物半導体装置１０のチャネルとして機能する。電子走行層１１８に生成される２ＤＥＧ１２２のシートキャリア密度は、電子供給層１２０のＡｌ組成および厚さのうち少なくとも１つを増加させることによって増加させることができる。
　窒化物半導体装置１０は、電子供給層１２０上に設けられた第１絶縁層１２４をさらに含んでよい。第１絶縁層１２４は、電子供給層１２０の表面を露出させるソースコンタクト開口部１２４Ａ、ドレインコンタクト開口部１２４Ｂ、およびゲートコンタクト開口部１２４Ｃを有する。ソースコンタクト開口部１２４Ａとドレインコンタクト開口部１２４Ｂとは、Ｘ方向に離隔されている。ゲートコンタクト開口部１２４Ｃは、Ｘ方向に離隔されたソースコンタクト開口部１２４Ａとドレインコンタクト開口部１２４Ｂとの間に位置している。第１絶縁層１２４は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、またはそれらの任意の組み合わせを含んでいてよい。第１実施形態では、第１絶縁層１２４は、ＳｉＮであってよい。第１絶縁層１２４の厚さは、例えば１０ｎｍ以上２００ｎｍ以下であってよい。第１実施形態では、第１絶縁層１２４は、約１０ｎｍの厚さを有してよい。第１絶縁層１２４は、絶縁層１０２の一部である。
　窒化物半導体装置１０は、窒化物半導体層１１６上に配置されたゲート電極１１０、ソース電極１２６、およびドレイン電極１２８を含む。ソース電極１２６とドレイン電極１２８とは、第１方向ＤＡ（Ｘ方向）に離隔されている。ゲート電極１１０は、第１方向ＤＡに離隔されたソース電極１２６とドレイン電極１２８との間に配置されている。ソース電極１２６、ドレイン電極１２８、およびゲート電極１１０は、２ＤＥＧ１２２を介して第１方向ＤＡの電子の走行を可能にするように配置されている。ソース電極１２６は、ソースコンタクト開口部１２４Ａを介して電子供給層１２０に接している。ドレイン電極１２８は、ドレインコンタクト開口部１２４Ｂを介して電子供給層１２０に接している。ゲート電極１１０は、ゲートコンタクト開口部１２４Ｃを介して電子供給層１２０に接している。
　ソース電極１２６およびドレイン電極１２８は、窒化物半導体層１１６とオーミックコンタクトを形成することができる任意の材料によって構成することができる。第１実施形態では、ソース電極１２６およびドレイン電極１２８は、Ｔｉ層およびＡｌ層を含んでいてよい。この場合、Ｔｉ層は、第１絶縁層１２４とＡｌ層との間に位置していてよい。一例では、Ｔｉ層は、約２０ｎｍの厚さを有するとともに、Ａｌ層は、約３００ｎｍの厚さを有してよい。別の例では、ソース電極１２６およびドレイン電極１２８は、Ｔａ層およびＡｌ層を含んでいてよい。さらに別の例では、ソース電極１２６およびドレイン電極１２８は、Ｔｉ層、Ａｌ層、Ｎｉ層、およびＡｕ層を、下からこの順に含んでいてもよい。
　ソース電極１２６は、ソースコンタクト開口部１２４Ａを介して電子供給層１２０の上面に接する部分を含むソースコンタクト１２６Ａを含む。ソースコンタクト１２６Ａは、ソースコンタクト開口部１２４Ａ内に充填されている。ソースコンタクト１２６Ａは、平面視においてＹ方向に延びる帯状である。
　ゲート電極１１０は、窒化物半導体層１１６とショットキー接合を形成することができる任意の材料によって構成することができる。第１実施形態では、ゲート電極１１０は、Ｎｉ層およびＡｕ層を含んでいてよい。この場合、Ｎｉ層は、第１絶縁層１２４とＡｕ層との間に位置していてよい。一例では、Ｎｉ層は、１０ｎｍの厚さを有するとともに、Ａｕ層は、６００ｎｍの厚さを有してよい。
　図１に示すように、ゲート電極１１０は、第２方向ＤＢ（Ｙ方向）に延びている。また、ソース電極１２６およびドレイン電極１２８も、第２方向ＤＢに延びている。すなわち、第２方向ＤＢに延びるソース電極１２６、ゲート電極１１０、およびドレイン電極１２８は、この順に、第１方向ＤＡに並んでいる。したがって、ソース電極１２６とドレイン電極１２８との間において、電子走行層１１８中の２ＤＥＧ１２２を介して第１方向ＤＡに電子が走行することができる。
　図２に示すように、窒化物半導体装置１０は、第１絶縁層１２４上に設けられた第２絶縁層１３０をさらに含んでいてよい。第２絶縁層１３０は、ソース電極１２６の表面を露出させる第１開口部１３０Ａと、ドレイン電極１２８の表面を露出させる第２開口部１３０Ｂとを有する。第２絶縁層１３０は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、またはそれらの任意の組み合わせを含んでいてよい。第１実施形態では、第２絶縁層１３０は、ＳｉＯ２であってよい。また、第２絶縁層１３０は、約５００ｎｍの厚さを有してよい。第２絶縁層１３０は、絶縁層１０２の一部である。絶縁層１０２は、第１絶縁層１２４および第２絶縁層１３０を含むともいえる。
　ソース配線１０４およびドレイン配線１０６は、第２絶縁層１３０上に設けられている。ソース配線１０４のソースフィンガー１０４Ｂは、第１開口部１３０Ａを介してソース電極１２６に接続されている。ドレイン配線１０６のドレインフィンガー１０６Ｂは、第２開口部１３０Ｂを介してドレイン電極１２８に接続されている。
　図２を参照して上記の説明では、１つのソース電極１２６、１つのドレイン電極１２８、およびこれらの間に配置されたゲート電極１１０に焦点を当てているが、窒化物半導体装置１０は、窒化物半導体層１１６上に配置された複数のゲート電極１１０、複数のソース電極１２６、および複数のドレイン電極１２８を含んでいてよい。複数のソース電極１２６の各々は、第１開口部１３０Ａを介して、複数のソースフィンガー１０４Ｂのうち１つに接続することができる。同様に、複数のドレイン電極１２８の各々は、第２開口部１３０Ｂを介して、複数のドレインフィンガー１０６Ｂのうち１つに接続することができる。複数のソース電極１２６および複数のドレイン電極１２８は、第１方向ＤＡ（Ｘ方向）に交互に配置することができる。また、複数のゲート電極１１０の各々は、複数のソース電極１２６のうち１つと複数のドレイン電極１２８のうち１つとの間に配置することができる。
　（高抵抗層）
　高抵抗層１１４は、ＳｉＣ基板１１２の第１基板面１１２Ａの上に設けられている。より詳細には、高抵抗層１１４は、第１基板面１１２Ａに接している。高抵抗層１１４は、ＳｉＣ基板１１２と窒化物半導体層１１６との間を絶縁するための層である。このため、高抵抗層１１４は、ＳｉＣ基板１１２よりも抵抗値が高くなるように構成されている。また、高抵抗層１１４は、電子走行層１１８よりも抵抗値が高くなるように構成されている。高抵抗層１１４の抵抗値は、例えば１×１０５Ωｃｍ以上である。なお、高抵抗層１１４は、高抵抗を実現するために電子線照射されていてもよい。
　高抵抗層１１４は、ＧａＮによって構成されている。高抵抗層１１４は、例えば単結晶であってよい。つまり、高抵抗層１１４は、単結晶ＧａＮ層であってよい。高抵抗層１１４には、不純物がドーピングされていてもよいし、不純物がドーピングされていなくてもよい。第１実施形態では、高抵抗層１１４には、不純物がドーピングされている。不純物としては、例えば鉄（Ｆｅ）、亜鉛（Ｚｎ）等の遷移金属元素であってもよいし、マグネシウム（Ｍｇ）、ホウ素（Ｂ）、およびＣの少なくとも１つであってもよい。つまり、高抵抗層１１４には、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを含んでいてよい。一例では、高抵抗層１１４は、遷移金属元素を含んでいてよい。一例では、高抵抗層１１４は、Ｍｇを含んでいてよい。一例では、高抵抗層１１４は、Ｂを含んでいてよい。一例では、高抵抗層１１４は、Ｃを含んでいてよい。
　一例では、高抵抗層１１４の不純物濃度は、１×１０１６ｃｍ－３以上である。一例では、高抵抗層１１４の不純物濃度は、１×１０２０ｃｍ－３以下である。
　図２に示すように、高抵抗層１１４の厚さＴＱは、ＳｉＣ基板１１２の厚さＴＰよりも薄い。高抵抗層１１４の厚さＴＱは、窒化物半導体層１１６の電子供給層１２０の厚さＴＳよりも厚い。高抵抗層１１４の厚さＴＱは、窒化物半導体層１１６の電子走行層１１８の厚さＴＲよりも薄い。高抵抗層１１４の厚さＴＱは、窒化物半導体層１１６の厚さＴＴよりも薄い。一例では、高抵抗層１１４の厚さＴＱは、３μｍ以上である。一例では、高抵抗層１１４の厚さＴＱは、２０μｍ以下である。ここで、高抵抗層１１４の厚さＴＱは、第１面１１４Ａと第２面１１４ＢとのＺ方向の間の距離によって定義できる。
　なお、高抵抗層１１４の厚さＴＱは任意に変更可能である。一例では、高抵抗層１１４の厚さＴＱは、ＳｉＣ基板１１２の厚さＴＰ以上であってもよい。一例では、高抵抗層１１４の厚さＴＱは、電子走行層１１８の厚さＴＲ以上であってもよい。一例では、高抵抗層１１４の厚さＴＱは、窒化物半導体層１１６の厚さＴＴ以上であってもよい。一例では、高抵抗層１１４の厚さＴＱは、電子走行層１１８の厚さＴＲ以下であってもよい。高抵抗層１１４の厚さＴＱは、２０μｍよりも大きくてもよい。高抵抗層１１４の厚さＴＱは、２０μｍよりも大きくかつ１００μｍ以下であってもよい。
　（ビア）
　窒化物半導体装置１０は、ソース電極１２６とＳｉＣ基板１１２とを電気的に接続するビア１４０と、を含む。
　図２に示すように、ビア１４０は、ソース電極１２６と接するとともにＳｉＣ基板１１２と接している。第１実施形態では、ビア１４０は、ＳｉＣ基板１１２の第１基板面１１２Ａと接している。このように、ビア１４０は、ソース電極１２６およびＳｉＣ基板１１２の双方と電気的に接続されている。このため、ＳｉＣ基板１１２には、ソース電極１２６およびビア１４０を通じてソース電圧が印加される。
　ビア１４０は、ソース電極１２６とＳｉＣ基板１１２との間に介在する層をＺ方向に貫通している。より詳細には、ビア１４０は、窒化物半導体層１１６および高抵抗層１１４をＺ方向に貫通している。このため、ビア１４０の長さＬＵは、ソース電極１２６とＳｉＣ基板１１２との間に介在する層の合計の厚さと等しい。
　窒化物半導体層１１６の厚さＴＴおよび高抵抗層１１４の厚さＴＱの合計の厚さ（ＴＱ＋ＴＴ）は、ＳｉＣ基板１１２の厚さＴＰよりも薄くすることができる。このため、ビア１４０の長さＬＵは、ＳｉＣ基板１１２の厚さＴＰよりも短くすることができる。一例では、ビア１４０の長さＬＵは、１００μｍ以下であってよい。一例では、ビア１４０の長さＬＵは、５０μｍ以下であってよい。
　図１に示すように、ビア１４０は、平面視においてソース電極１２６のソースコンタクト１２６ＡとともにＹ方向に延びている。図１に示す例では、ビア１４０は、平面視においてＹ方向に離隔して複数（第１実施形態では２つ）設けられている。
　図２に示すように、ビア１４０は、ソースコンタクト１２６Ａと接する第１端面１４１と、ＳｉＣ基板１１２と接する第２端面１４２と、第１端面１４１および第２端面１４２を接続する側面１４３と、を含む。側面１４３は、高抵抗層１１４および窒化物半導体層１１６と接している。
　また、図１に示すように、ビア１４０は、複数のソース電極１２６に対応して複数設けられている。このため、複数のビア１４０は、平面視においてＳｉＣ基板１１２の略全面にわたり分散して配置されているといえる。
　ビア１４０は、１つまたは複数の導電材料によって構成され得る。導電材料は、例えばＴｉ、ＴｉＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択されたものを含む金属材料である。一例では、ビア１４０は、ソース電極１２６と同じ材料によって構成されている。この場合、ビア１４０およびソース電極１２６は一体に設けられていてもよい。すなわち、ビア１４０およびソース電極１２６は、互いに間に接合面を有していない構成であってよい。
　［第１実施形態の作用］
　第１実施形態の窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０において、ＳｉＣ基板１１２は、その抵抗値が低いため、ソース電極１２６およびビア１４０を通じてソース電圧が印加される裏面電極として機能することができる。そして、高抵抗層１１４は、ＳｉＣ基板１１２と窒化物半導体層１１６とを絶縁する絶縁層として機能することができる。つまり、高抵抗層１１４は、ＳｉＣ基板１１２と、窒化物半導体層１１６を用いて構成されるＨＥＭＴとを絶縁する絶縁層として機能することができる。この場合、ビア１４０は、ＳｉＣ基板１１２をＺ方向に貫通する形状である必要はなく、ＳｉＣ基板１１２と接する形状であればよい。一方、半導体基板の下面に裏面電極が設けられた構成の場合、ビアが裏面電極と接続するために半導体基板を貫通する必要がある。このため、第１実施形態の窒化物半導体装置１０は、半導体基板の下面に裏面電極が設けられた構成と比較して、ＳｉＣ基板１１２の厚さＴ１の分、ビア１４０の長さＬＵを短くすることができる。そして、ビア１４０の長さＬＵが短くなる結果、ビア１４０の形成に要する作業量（ＳｉＣ基板１１２を貫通する作業等）および時間などのコストを低減できる。
　［第１実施形態の効果］
　第１実施形態の窒化物半導体装置１０によれば、以下の効果が得られる。
　（１－１）窒化物半導体装置１０は、第１基板面１１２Ａと、第１基板面１１２Ａとは反対側の第２基板面１１２Ｂと、を有するＳｉＣ基板１１２と、第１基板面１１２Ａの上に設けられ、ＳｉＣ基板１１２よりも抵抗値が高い高抵抗層１１４と、高抵抗層１１４の上に設けられた窒化物半導体層１１６と、窒化物半導体層１１６の上に形成された第１電極としてのソース電極１２６と、ソース電極１２６と電気的に接続され、窒化物半導体層１１６および高抵抗層１１４を貫通するとともにＳｉＣ基板１１２と接しているビア１４０と、を含む。高抵抗層１１４は、ＧａＮによって構成されており、第１基板面１１２Ａと接している。
　この構成によれば、半導体基板の下面に裏面電極が設けられた構成と比較して、ＳｉＣ基板１１２の厚さＴＰの分、ビア１４０の長さＬＵを短くすることができる。これにより、ビア１４０の形成に要する作業量および時間などのコストを低減できる。加えて、ビア１４０の長さＬＵが短くなることによって、ビア１４０の長さＬＵに起因するインダクタンスを低減できる。
　また、高抵抗層１１４がＳｉＣ基板１１２と接しているため、高抵抗層１１４とＳｉＣ基板１１２との間にバッファ層が設けられた構成と比較して、ビア１４０の長さＬＵを短くすることができる。したがって、ビア１４０の長さＬＵに起因するインダクタンスを低減できる。
　（１－２）高抵抗層１１４は、窒化物半導体層１１６と接している。
　この構成によれば、高抵抗層１１４と窒化物半導体層１１６との間に別の層（例えばバッファ層）が介在する構成と比較して、ビア１４０の長さＬＵを短くすることができる。したがって、ビア１４０の長さＬＵに起因するインダクタンスを低減できる。
　（１－３）高抵抗層１１４の厚さＴＱは、ＳｉＣ基板１１２の厚さＴＰよりも薄い。
　この構成によれば、高抵抗層１１４の厚さＴＱがＳｉＣ基板１１２の厚さＴＰ以上の場合と比較して、ビア１４０の長さＬＵを短くすることができる。したがって、ビア１４０の長さＬＵに起因するインダクタンスを低減できる。
　（１－４）高抵抗層１１４の厚さＴＱは、３μｍ以上である。
　この構成によれば、高抵抗層１１４によって窒化物半導体層１１６とＳｉＣ基板１１２との間の絶縁性を確保することができる。
　（１－５）高抵抗層１１４の厚さＴＱは、２０μｍ以下である。
　この構成によれば、ビア１４０の長さＬＵを短くすることができるため、ビア１４０の長さＬＵに起因するインダクタンスを低減できる。
　（１－６）ソース電極１２６とビア１４０とは同じ材料によって構成されている。
　この構成によれば、ソース電極１２６とビア１４０とを良好に接続できる。したがって、ソース電極１２６とビア１４０との間の電気抵抗の増加を抑制できる。
　（１－７）ＳｉＣ基板１１２の抵抗値は、２×１０－２Ωｃｍ以下である。
　この構成によれば、ソース電極１２６およびビア１４０を通じてソース電圧が印加される裏面電極として機能することができる。
　（１－８）高抵抗層１１４の抵抗値は、１×１０５Ωｃｍ以上である。
　この構成によれば、窒化物半導体層１１６とＳｉＣ基板１１２との間の絶縁性を高めることができる。
　（１－９）窒化物半導体層１１６は、電子走行層１１８と、電子走行層１１８の上に設けられた電子供給層１２０と、を含む。
　この構成によれば、電子走行層１１８と高抵抗層１１４とが個別に設けられている。このため、高抵抗層１１４の抵抗値を大きくする一方、電子走行層１１８は２ＤＥＧ１２２の発生のために抵抗値を小さくするように設けることができる。
　（１－１０）高抵抗層１１４の厚さＴＱは、電子走行層１１８の厚さＴＲよりも厚い。
　この構成によれば、電子走行層１１８とＳｉＣ基板１１２との間の絶縁性を高めることができる。
　（１－１１）ソース電極１２６は、電子供給層１２０と接するソースコンタクト１２６Ａを含む。ビア１４０は、ソースコンタクト１２６Ａと接している。
　この構成によれば、ビア１４０の長さＬＵを短くすることができるため、ビア１４０の長さＬＵに起因するインダクタンスを低減できる。
　（１－１２）ゲート電極１１０、ソース電極１２６、およびドレイン電極１２８の各々は、複数設けられている。ビア１４０は、複数のソース電極１２６に対応して複数設けられている。この構成によれば、ＳｉＣ基板１１２の場所によってソース電圧がばらつくことを抑制できる。
　＜第２実施形態＞
　［窒化物半導体装置の全体構成］
　図３および図４を参照して、第２実施形態の窒化物半導体装置１０の全体構成について説明する。図３は、窒化物半導体装置１０の内部の平面構造を模式的に示している。図４は、図３のＦ４－Ｆ４線で窒化物半導体装置１０を切断した断面構造を模式的に示している。なお、図３では、窒化物半導体装置１０の内部が視えるように後述する封止樹脂１６を透視するように示している。
　図３および図４に示すように、窒化物半導体装置１０は、Ｚ方向を厚さ方向とする平板状である。一例では、窒化物半導体装置１０は、Ｚ方向から視て長辺および短辺を有する矩形状である。図３に示す例では、窒化物半導体装置１０は、長辺がＸ方向に沿い、短辺がＹ方向に沿うように配置されている。以降では、Ｚ方向から窒化物半導体装置１０を視ることを「平面視」という。
　窒化物半導体装置１０は、窒化物半導体チップ１１と、ダイパッド１２と、ゲート端子１３と、ソース端子１４と、ドレイン端子１５と、封止樹脂１６と、を含む。窒化物半導体装置１０は、ゲートワイヤ１７、ソースクリップ１８、およびドレインクリップ１９を含む。ここで、ゲート端子１３、ソース端子１４、およびドレイン端子１５は「端子」の一例である。
　封止樹脂１６は、窒化物半導体装置１０の外観を構成している。このため、封止樹脂１６は、矩形平板状である。封止樹脂１６は、窒化物半導体チップ１１、ゲートワイヤ１７、ソースクリップ１８、およびドレインクリップ１９を封止している。封止樹脂１６は、ダイパッド１２、ゲート端子１３、ソース端子１４、およびドレイン端子１５に対して一部を露出させた状態で封止している。封止樹脂１６は、絶縁材料を含む材料によって構成されている。一例では、封止樹脂１６は、黒色のエポキシ樹脂を含む材料によって構成されている。
　封止樹脂１６は、第１封止面１６Ｓと、第１封止面１６Ｓと反対側の第２封止面１６Ｒと、第１封止面１６Ｓと第２封止面１６Ｒとを接続する４つの側面としての第１～第４封止側面１６Ａ～１６Ｄと、を含む。第１封止側面１６Ａおよび第２封止側面１６Ｂは封止樹脂１６のＸ方向の両端面を構成している。第３封止側面１６Ｃおよび第４封止側面１６Ｄは封止樹脂１６のＹ方向の両端面を構成している。
　窒化物半導体チップ１１は、窒化物トランジスタＴＮ（図７参照）が設けられた半導体チップである。窒化物半導体チップ１１は、Ｚ方向を厚さ方向とする平板状である。一例では、窒化物半導体チップ１１は、平面視において長辺および短辺を有する矩形状である。図３に示す例では、窒化物半導体チップ１１は、長辺がＸ方向に沿い、短辺がＹ方向に沿うように配置されている。
　窒化物半導体チップ１１は、第１チップ面１１Ｓと、第１チップ面１１Ｓとは反対側の第２チップ面１１Ｒと、第１チップ面１１Ｓと第２チップ面１１Ｒとを接続する４つの側面としての第１～第４チップ側面１１Ａ～１１Ｄと、を含む。第１チップ側面１１Ａおよび第２チップ側面１１Ｂは窒化物半導体チップ１１のＸ方向の両端面を構成し、第３チップ側面１１Ｃおよび第４チップ側面１１Ｄは窒化物半導体チップ１１のＹ方向の両端面を構成している。第１チップ面１１Ｓには、ゲートパッド２１、複数（第２実施形態では２個）のソースパッド２２、および複数（第２実施形態では３個）のドレインパッド２３が設けられている。なお、窒化物半導体チップ１１の詳細な構成は後述する。
　窒化物半導体チップ１１は、ダイパッド１２に搭載されている。一例では、窒化物半導体チップ１１は、導電性接合材ＳＤによってダイパッド１２に接合されている。導電性接合材ＳＤとしては、例えばはんだペーストまたは銀（Ａｇ）ペーストが用いられてよい。ダイパッド１２は、Ｚ方向を厚さ方向とする平板状である。ダイパッド１２は、平面視において長辺および短辺を有する矩形状である。図３に示す例では、ダイパッド１２は、長辺がＸ方向に沿い、短辺がＹ方向に沿うように配置されている。なお、窒化物半導体チップ１１は、絶縁性接合材によってダイパッド１２に接合されていてもよい。
　ドレイン端子１５は、ダイパッド１２に対して第３封止側面１６Ｃ寄りに配置されている。ドレイン端子１５は、Ｙ方向においてダイパッド１２から離隔して配置されている。ドレイン端子１５は、平面視においてＸ方向に延びる帯状として設けられている。
　ソース端子１４およびゲート端子１３は、ダイパッド１２に対して第４封止側面１６Ｄ寄りに配置されている。つまり、ソース端子１４およびゲート端子１３は、ダイパッド１２に対してドレイン端子１５とは反対側に配置されている。ソース端子１４およびゲート端子１３は、Ｙ方向においてダイパッド１２から離隔して配置されている。ソース端子１４およびゲート端子１３は、Ｙ方向において互いに同じ位置であってＸ方向において互いに離隔して配置されている。ゲート端子１３は、ソース端子１４よりも第２封止側面１６Ｂ寄りに配置されている。
　ソース端子１４は、平面視においてＸ方向に延びる帯状として設けられている。ソース端子１４のＸ方向の寸法は、ドレイン端子１５のＸ方向の寸法よりも短い。ゲート端子１３は、平面視において矩形状として設けられている。ゲート端子１３のＸ方向の寸法は、ソース端子１４のＸ方向の寸法よりも短い。
　ダイパッド１２、ゲート端子１３、ソース端子１４、およびドレイン端子１５は、第２封止面１６Ｒから露出している。このため、ゲート端子１３、ソース端子１４、およびドレイン端子１５は、窒化物半導体装置１０を例えば回路基板（図示略）に実装する場合に回路基板の配線に電気的に接続される外部電極端子を構成している。このように、窒化物半導体装置１０は、表面実装型のパッケージ構造である。なお、窒化物半導体装置１０のパッケージ構造は任意に変更可能である。
　ダイパッド１２、ゲート端子１３、ソース端子１４、およびドレイン端子１５は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）等の導電材料によって構成されている。ダイパッド１２、ゲート端子１３、ソース端子１４、およびドレイン端子１５は、例えばＣｕを含む材料によって構成されている。
　窒化物半導体チップ１１と、ゲート端子１３、ソース端子１４、およびドレイン端子１５とは、ゲートワイヤ１７、ソースクリップ１８、およびドレインクリップ１９を用いてそれぞれ接続されている。ソースクリップ１８およびドレインクリップ１９は、導電性を有する。ソースクリップ１８およびドレインクリップ１９は、例えばＡｌ、Ｃｕ等の金属板を曲げ加工することによって設けられている。ゲートワイヤ１７は、Ａｌ、Ｃｕ、銀（Ａｇ）、金（Ａｕ）等の導電材料によって構成されている。ゲートワイヤ１７は、例えばボンディングワイヤである。ドレインクリップ１９は、導電性接合材ＳＤによってドレインパッド２３に接合されている。ソースクリップ１８は、図示していないが導電性接合材ＳＤによってソースパッド２２に接合されている。
　窒化物半導体チップ１１とゲート端子１３とがゲートワイヤ１７によって接続されるため、窒化物トランジスタＴＮのゲートがゲート端子１３と電気的に接続されている。窒化物半導体チップ１１とソース端子１４とがソースクリップ１８によって接続されるため、窒化物トランジスタＴＮのソースがソース端子１４と電気的に接続されている。窒化物半導体チップ１１とドレイン端子１５とがドレインクリップ１９によって接続されるため、窒化物トランジスタＴＮのドレインがドレイン端子１５と電気的に接続されている。
　［窒化物半導体チップの詳細な構成］
　次に、図５～図９を参照して、窒化物半導体チップ１１の詳細な構成について説明する。図５は、窒化物半導体チップ１１の平面構造を模式的に示している。図６は、窒化物半導体チップ１１の内部の平面構造の一例を模式的に示している。図７は、窒化物半導体チップ１１のうち窒化物トランジスタＴＮの平面構造の一例を模式的に示している。図８は、窒化物トランジスタＴＮの一部を拡大した平面構造を模式的に示している。図９は、図８のＦ９－Ｆ９線で窒化物半導体チップ１１を切断した断面構造の一例を模式的に示している。図８では、便宜上、後述するゲート配線４１、ソース配線４２Ｂ、およびドレイン配線４３Ｂを一点鎖線で示している。
　図５に示すように、窒化物半導体チップ１１は、ゲートパッド２１と、複数（第２実施形態では２個）のソースパッド２２と、複数（第２実施形態では３個）のドレインパッド２３と、を含む。これらゲートパッド２１、ソースパッド２２、およびドレインパッド２３は、窒化物半導体チップ１１の外部電極端子として用いられる。
　複数のソースパッド２２および複数のドレインパッド２３は、Ｘ方向において１つずつ交互に配置されている。各ソースパッド２２および各ドレインパッド２３は、平面視においてソースパッド２２とドレインパッド２３との配列方向（Ｘ方向）と直交する方向（Ｙ方向）に延びている。各ソースパッド２２および各ドレインパッド２３は、平面視においてＹ方向が長辺となり、Ｘ方向が短辺となる矩形状である。
　ゲートパッド２１は、窒化物半導体チップ１１のうち第２チップ側面１１Ｂかつ第４チップ側面１１Ｄ寄りのコーナ部分に配置されている。ゲートパッド２１は、平面視において矩形状である。一例では、ゲートパッド２１は、平面視において正方形状であってよい。なお、ゲートパッド２１の配置および平面視における形状の各々は任意に変更可能である。
　ゲートパッド２１は、Ｙ方向において複数のドレインパッド２３のうち１つと隣り合う位置に配置されている。ここで、複数のドレインパッド２３のうちゲートパッド２１と隣り合うドレインパッド２３を「端部ドレインパッド２３Ｅ」とする。端部ドレインパッド２３ＥのＹ方向の寸法は、他のドレインパッド２３のＹ方向の寸法よりも短い。また、ゲートパッド２１は、Ｘ方向において複数のソースパッド２２のうち１つと隣り合う位置に配置されている。
　図７に示すように、窒化物半導体チップ１１は、窒化物トランジスタＴＮを含む。一例では、窒化物トランジスタＴＮは、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）として構成されている。
　窒化物半導体チップ１１の窒化物トランジスタＴＮは、複数の第１トランジスタセルＴＡ、複数の第２トランジスタセルＴＢ、および複数の第３トランジスタセルＴＣを含む。
　複数の第１トランジスタセルＴＡは、Ｘ方向に沿って配列されている。複数の第２トランジスタセルＴＢは、Ｘ方向に沿って配列されている。複数の第２トランジスタセルＴＢは、複数の第１トランジスタセルＴＡとＹ方向に隣り合う位置に配置されている。複数の第３トランジスタセルＴＣは、Ｘ方向に沿って配列されている。複数の第３トランジスタセルＴＣは、Ｙ方向において複数の第２トランジスタセルＴＢに対して複数の第１トランジスタセルＴＡとは反対側に配置されている。つまり、複数の第２トランジスタセルＴＢは、Ｙ方向において複数の第１トランジスタセルＴＡと複数の第３トランジスタセルＴＣとの間に配置されている。
　第２トランジスタセルＴＢと第３トランジスタセルＴＣとの双方に隣り合う位置には、トランジスタセルが形成されていないコーナ領域ＲＣが設けられている。コーナ領域ＲＣは、窒化物半導体チップ１１のうち第２チップ側面１１Ｂかつ第４チップ側面１１Ｄ寄りのコーナ部分に設けられているともいえる。コーナ領域ＲＣは、平面視においてゲートパッド２１（図５参照）が設けられる領域である。
　各第１～第３トランジスタセルＴＡ，ＴＢ，ＴＣは、ゲート電極３１、ソース電極３２、およびドレイン電極３３を含む。ソース電極３２およびドレイン電極３３の双方は、平面視においてＹ方向に延びる帯状であってよい。ゲート電極３１は、平面視においてドレイン電極３３を囲む環状を含んでいてよい。
　複数の第１トランジスタセルＴＡのソース電極３２およびドレイン電極３３は、Ｘ方向において互いに離隔して１つずつ交互に配置されている。複数の第１トランジスタセルＴＡの各々の環状のゲート電極３１は、複数の第１トランジスタセルＴＡの各々のソース電極３２とドレイン電極３３とのＸ方向の間に配置された部分を含む。
　複数の第２トランジスタセルＴＢのゲート電極３１、ソース電極３２、およびドレイン電極３３の配置態様は、複数の第１トランジスタセルＴＡと同様である。複数の第２トランジスタセルＴＢのゲート電極３１、ソース電極３２、およびドレイン電極３３は、Ｙ方向に隣り合う第１トランジスタセルＴＡのゲート電極３１、ソース電極３２、およびゲート電極３１とＸ方向において同じ位置に配置されている。複数の第２トランジスタセルＴＢのゲート電極３１は、Ｙ方向に隣り合う第１トランジスタセルＴＡのゲート電極３１と一体化されている。
　複数の第３トランジスタセルＴＣのゲート電極３１、ソース電極３２、およびドレイン電極３３の配置態様は、複数の第２トランジスタセルＴＢと同様である。複数の第３トランジスタセルＴＣのゲート電極３１、ソース電極３２、およびドレイン電極３３は、Ｙ方向に隣り合う第２トランジスタセルＴＢのゲート電極３１、ソース電極３２、およびドレイン電極３３とＸ方向において同じ位置に配置されている。複数の第３トランジスタセルＴＣのゲート電極３１は、Ｙ方向に隣り合う第２トランジスタセルＴＢのゲート電極３１と一体化されている。
　図６に示すように、窒化物半導体装置１０は、ゲート配線４１、複数（第２実施形態では３個）のソース配線４２Ａ～４２Ｃ、および複数（第２実施形態では３個）のドレイン配線４３Ａ～４３Ｃを含む。ゲート配線４１、ソース配線４２Ａ～４２Ｃ、およびドレイン配線４３Ａ～４３Ｃは、窒化物トランジスタＴＮを覆う後述する第２絶縁層８２上に設けられている。
　複数のドレイン配線４３Ａ～４３Ｃは、Ｙ方向において互いに離隔して配置されている。各ドレイン配線４３Ａ～４３Ｃは、平面視においてＸ方向に延びる帯状である。
　ドレイン配線４３Ａは、各第１トランジスタセルＴＡのドレイン電極３３（図７参照）とドレインパッド２３（図５参照）とを電気的に接続する配線である。ドレイン配線４３Ａは、平面視において第１トランジスタセルＴＡと重なる位置に配置されている。ドレイン配線４３Ａは、平面視において複数の第１トランジスタセルＴＡのドレイン電極３３およびソース電極３２（図７参照）の双方と重なるように配置されている。ドレイン配線４３Ａは、平面視において複数の第１トランジスタセルＴＡのＸ方向の全体にわたり延びている。ドレイン配線４３Ａは、複数のドレインビア４６（図８参照）によって複数の第１トランジスタセルＴＡのドレイン電極３３と電気的に接続されている。
　ドレイン配線４３Ｂは、各第２トランジスタセルＴＢのドレイン電極３３とドレインパッド２３とを電気的に接続する配線である。ドレイン配線４３Ｂは、平面視において第２トランジスタセルＴＢと重なる位置に配置されている。ドレイン配線４３Ｂは、平面視において複数の第２トランジスタセルＴＢのドレイン電極３３およびソース電極３２の双方と重なるように配置されている。ドレイン配線４３Ｂは、平面視において複数の第２トランジスタセルＴＢのＸ方向の全体にわたり延びている。ドレイン配線４３ＢのＸ方向の寸法は、ドレイン配線４３ＡのＸ方向の寸法と等しい。ドレイン配線４３Ｂは、複数のドレインビア４６によって複数の第２トランジスタセルＴＢのドレイン電極３３と電気的に接続されている。
　ドレイン配線４３Ｃは、各第３トランジスタセルＴＣのドレイン電極３３とドレインパッド２３とを電気的に接続する配線である。ドレイン配線４３Ｃは、平面視において第３トランジスタセルＴＣと重なる位置に配置されている。ドレイン配線４３Ｃは、平面視において複数の第３トランジスタセルＴＣのドレイン電極３３およびソース電極３２の双方と重なるように配置されている。ドレイン配線４３Ｃは、平面視において複数の第３トランジスタセルＴＣのＸ方向の全体にわたり延びている。ドレイン配線４３ＣのＸ方向の寸法は、ドレイン配線４３ＡのＸ方向の寸法よりも小さい。ドレイン配線４３Ｃは、複数のドレインビア４６によって複数の第３トランジスタセルＴＣのドレイン電極３３と電気的に接続されている。
　複数のソース配線４２Ａ～４２Ｃは、Ｙ方向において互いに離隔して配置されている。各ソース配線４２Ａ～４２Ｃは、平面視においてＸ方向に延びる帯状である。
　ソース配線４２Ａは、各第１トランジスタセルＴＡのソース電極３２とソースパッド２２（図５参照）とを電気的に接続する配線である。ソース配線４２Ａは、平面視において第１トランジスタセルＴＡと重なる位置に配置されている。ソース配線４２Ａは、平面視において複数の第１トランジスタセルＴＡのドレイン電極３３およびソース電極３２の双方と重なるように配置されている。ソース配線４２Ａは、Ｙ方向においてドレイン配線４３Ａと隣り合う位置に配置されている。ソース配線４２Ａは、平面視において複数の第１トランジスタセルＴＡのＸ方向の全体にわたり延びている。ソース配線４２Ａは、複数のソースビア４５（図８参照）によって複数の第１トランジスタセルＴＡのソース電極３２と電気的に接続されている。
　ソース配線４２Ｂは、各第２トランジスタセルＴＢのソース電極３２とソースパッド２２とを電気的に接続する配線である。ソース配線４２Ｂは、平面視において第２トランジスタセルＴＢと重なる位置に配置されている。ソース配線４２Ｂは、平面視において複数の第２トランジスタセルＴＢのドレイン電極３３およびソース電極３２の双方と重なるように配置されている。ソース配線４２Ｂは、Ｙ方向においてドレイン配線４３Ｂと隣り合う位置に配置されている。ソース配線４２Ｂは、平面視において複数の第２トランジスタセルＴＢのＸ方向の全体にわたり延びている。ソース配線４２ＢのＸ方向の寸法は、ソース配線４２ＡのＸ方向の寸法と等しい。ソース配線４２Ｂは、複数のソースビア４５によって複数の第２トランジスタセルＴＢのソース電極３２と電気的に接続されている。
　ソース配線４２Ｃは、各第３トランジスタセルＴＣのソース電極３２とソースパッド２２とを電気的に接続する配線である。ソース配線４２Ｃは、平面視において第３トランジスタセルＴＣと重なる位置に配置されている。ソース配線４２Ｃは、平面視において複数の第３トランジスタセルＴＣのドレイン電極３３およびソース電極３２の双方と重なるように配置されている。ソース配線４２Ｃは、Ｙ方向においてドレイン配線４３Ｃと隣り合う位置に配置されている。ソース配線４２Ｃは、平面視において複数の第３トランジスタセルＴＣのＸ方向の全体にわたり延びている。ソース配線４２ＣのＸ方向の寸法は、ソース配線４２ＡのＸ方向の寸法よりも小さい。ソース配線４２Ｃは、複数のソースビア４５によって複数の第３トランジスタセルＴＣのソース電極３２と電気的に接続されている。
　ゲート配線４１は、ゲートパッド２１（図５参照）に電気的に接続された配線である。ゲート配線４１は、外周ゲート配線４１Ａおよび中間ゲート配線４１Ｂを含む。
　外周ゲート配線４１Ａは、平面視において窒化物半導体チップ１１の外周部に設けられている。外周ゲート配線４１Ａは、第１～第３トランジスタセルＴＡ，ＴＢ，ＴＣを囲む配線である。外周ゲート配線４１Ａは、パッド接続部４１Ｃおよび外周配線部４１Ｄを含む。パッド接続部４１Ｃは、コーナ領域ＲＣに設けられている。外周配線部４１Ｄは、パッド接続部４１Ｃに接続されるとともに第１～第３トランジスタセルＴＡ，ＴＢ，ＴＣ、ドレイン配線４３Ａ～４３Ｃ、およびソース配線４２Ａ～４２Ｃを囲む環状に設けられている。
　中間ゲート配線４１Ｂは、第１トランジスタセルＴＡと第２トランジスタセルＴＢとのＹ方向の間と、第２トランジスタセルＴＢと第３トランジスタセルＴＣとのＹ方向の間とにそれぞれ配置されている。中間ゲート配線４１Ｂは、平面視においてドレイン配線４３Ａ～４３Ｃおよびソース配線４２Ａ～４２Ｃとは重ならない位置に配置されている。中間ゲート配線４１Ｂは、平面視においてＸ方向に延びる帯状である。一例では、中間ゲート配線４１Ｂの幅は、ドレイン配線４３Ａ～４３Ｃの幅およびソース配線４２Ａ～４２Ｃの幅よりも小さい。中間ゲート配線４１Ｂは、外周ゲート配線４１Ａの外周配線部４１Ｄに接続されている。第２トランジスタセルＴＢと第３トランジスタセルＴＣとのＹ方向の間に配置された中間ゲート配線４１Ｂは、パッド接続部４１Ｃに接続されている。中間ゲート配線４１Ｂは、複数のゲートビア４４（図８参照）によって第１～第３トランジスタセルＴＡ，ＴＢ，ＴＣのゲート電極３１と電気的に接続されている。
　（窒化物半導体チップの概略断面構造）
　図９に示すように、窒化物半導体チップ１１は、導電性基板５０、高抵抗層６０、および窒化物半導体層７０を含む。高抵抗層６０は、導電性基板５０上に設けられている。高抵抗層６０は、第１面６１と、第１面６１とは反対側の第２面６２と、を含む。一例では、第２面６２は、導電性基板５０の第１基板面５１と接している。窒化物半導体層７０には、窒化物トランジスタＴＮの一部が設けられている。なお、導電性基板５０および高抵抗層６０の詳細な構成は後述する。
　窒化物半導体層７０は、高抵抗層６０上に設けられている。窒化物半導体層７０は、高抵抗層６０の第１面６１にエピタキシャル成長されている。このため、窒化物半導体層７０は、高抵抗層６０と接している。換言すると、高抵抗層６０は、窒化物半導体層７０と接している。
　窒化物半導体層７０は、高抵抗層６０の第１面６１に設けられた電子走行層７１と、電子走行層７１上に設けられた電子供給層７２と、を含む。電子走行層７１は、高抵抗層６０の第１面６１に接している。
　電子走行層７１は、高抵抗層６０の第１面６１に接している。電子走行層７１は、窒化物半導体によって構成されている。電子走行層７１は、ＧａＮによって構成されている。つまり、電子走行層７１は、ＧａＮ層であるといえる。電子走行層７１の厚さは、例えば０．５μｍ以上２μｍ以下とすることができる。なお、電子走行層７１におけるリーク電流を抑制するため、電子走行層７１の一部に不純物を導入して電子走行層７１の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、例えば炭素（Ｃ）であり、電子走行層７１中の不純物のピーク濃度は、例えば１×１０１９ｃｍ－３以上とすることができる。
　電子供給層７２は、電子走行層７１よりも大きなバンドギャップを有する窒化物半導体によって構成されている。電子供給層７２は、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）層である。この場合、Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層７２は、ＧａＮ層である電子走行層７１よりも大きなバンドギャップを有する。一例では、電子供給層７２は、ＡｌｘＧａ１－ｘＮによって構成され、ｘは０．１＜ｘ＜０．４であり、より好ましくは、０．２＜ｘ＜０．３である。電子供給層７２の厚さは、例えば５ｎｍ以上２０ｎｍ以下とすることができる。
　電子走行層７１および電子供給層７２は、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層７１を構成するＧａＮと電子供給層７２を構成する窒化物半導体（例えばＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層７１および電子供給層７２の自発分極と、ヘテロ接合界面付近の電子供給層７２が受ける応力に起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層７１の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層７１と電子供給層７２とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の範囲内）において電子走行層７１内には二次元電子ガス（２ＤＥＧ）７３が広がっている。
　窒化物半導体チップ１１は、電子供給層７２の上に設けられたゲート層７４と、ゲート層７４上に設けられたゲート電極３１と、第１絶縁層８１と、をさらに含む。
　ゲート層７４は、第１絶縁層８１の後述するソース開口部８１Ａとドレイン開口部８１Ｂとの間に位置している。ゲート層７４は、ソース開口部８１Ａおよびドレイン開口部８１Ｂの双方から離隔して配置されている。一例では、ゲート層７４は、ドレイン開口部８１Ｂよりもソース開口部８１Ａの近くに位置している。
　ゲート層７４は、窒化物半導体によって構成されている。一例では、ゲート層７４は、電子供給層７２よりも小さなバンドギャップを有し、かつアクセプタ型不純物を含む窒化物半導体によって構成されている。一例では、ゲート層７４は、アクセプタ型不純物がドープされたＧａＮ（ｐ型ＧａＮ層）である。アクセプタ型不純物は、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、およびＣのうち少なくとも１つであってよい。ゲート層７４中のアクセプタ型不純物の最大濃度は、例えば７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下とすることができる。
　ゲート層７４上に設けられたゲート電極３１は、１つまたは複数の金属層を含む。一例では、ゲート電極３１は、窒化チタン（ＴｉＮ）層であってよい。また一例では、ゲート電極３１は、Ｔｉによって構成された第１金属層と、第１金属層上に設けられ、ＴｉＮによって構成された第２金属層とによって構成されていてもよい。ゲート電極３１は、例えばゲート層７４とショットキー接合を形成する材料によって構成され得る。そのような材料の一例は、ＴｉＮである。ゲート電極３１の厚さは、例えば５０ｎｍ以上２００ｎｍ以下とすることができる。
　第１絶縁層８１は、電子供給層７２、ゲート層７４、およびゲート電極３１の上に設けられるとともに、ソース開口部８１Ａおよびドレイン開口部８１Ｂを含む。ソース開口部８１Ａおよびドレイン開口部８１Ｂの双方は、電子供給層７２の上面７２Ａを露出している。窒化物半導体チップ１１は、ソース開口部８１Ａを介して電子供給層７２の上面７２Ａに接するソース電極３２と、ドレイン開口部８１Ｂを介して電子供給層７２の上面７２Ａに接するドレイン電極３３と、ソース電極３２と導電性基板５０とを電気的に接続するビア９０と、を含む。ここで、ソース電極３２は「第１電極」の一例である。なお、ビア９０の詳細な構成については後述する。
　第１絶縁層８１は、例えば二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうち１つまたは任意の組み合わせによって構成され得る。第１絶縁層８１の厚さは、例えば５０ｎｍ以上２００ｎｍ以下、好ましくは８０ｎｍ以上１５０ｎｍ以下とすることができる。
　ソース電極３２は、窒化物半導体層７０の上に設けられている。ソース電極３２は、ソース開口部８１Ａを介して電子供給層７２の上面７２Ａに接する部分を含むソースコンタクト３２Ａを含む。ソース電極３２のソースコンタクト３２Ａは、ソース開口部８１Ａ内に充填されている。ソースコンタクト３２Ａは、ソース開口部８１Ａを介して電子供給層７２直下の２ＤＥＧ７３にオーミック接触している。ソースコンタクト３２Ａは、平面視においてＹ方向に延びる帯状である。ここで、Ｙ方向は「第１方向」の一例である。
　ドレイン電極３３は、ドレイン開口部８１Ｂを介して電子供給層７２の上面７２Ａに接するドレインコンタクト３３Ａを含む。ドレイン電極３３のドレインコンタクト３３Ａは、ドレイン開口部８１Ｂ内に充填されている。ドレインコンタクト３３Ａは、ドレイン開口部８１Ｂを介して電子供給層７２直下の２ＤＥＧ７３にオーミック接触している。
　ソース電極３２およびドレイン電極３３は、１つまたは複数の金属層を含む。一例では、ソース電極３２およびドレイン電極３３は、Ｔｉ、ＴｉＮ、Ａｌ、アルミニウムシリコン銅（ＡｌＳｉＣｕ）、およびアルミニウム銅（ＡｌＣｕ）のうち１つまたは任意の組み合わせによって構成され得る。一例では、ソース電極３２およびドレイン電極３３は、電子供給層７２の上面７２Ａに接する第１金属層と、第２金属層に積層された第２金属層と、第２金属層に積層された第３金属層と、第３金属層に積層された第４金属層とによって構成されている。第１金属層は例えばＴｉ層であり、第２金属層は例えばＡｌ層であり、第３金属層は例えばＴｉ層であり、第４金属層は例えばＴｉＮ層である。
　アクセプタ型不純物を含む窒化物半導体によってゲート層７４が形成された構造では、ゲート電極３１に電圧が印加されていないゼロバイアス時にゲート層７４の直下の領域における２ＤＥＧ７３が空乏化することによって導電経路（チャネル）が遮断される。これにより、ゲート閾値電圧が正の値となるノーマリオフ型のＨＥＭＴが実現される。
　図９に示す例では、ゲート層７４は、リッジ部７４Ａと、リッジ部７４Ａよりも薄いソース側延在部７４Ｂおよびドレイン側延在部７４Ｃと、を含む。リッジ部７４Ａは、ゲート層７４のうち相対的に厚い部分に相当する。ゲート電極３１は、リッジ部７４Ａに接している。リッジ部７４Ａは、ＸＺ平面に沿った断面において矩形状または台形状を有し得る。リッジ部７４Ａの厚さは、例えば１００ｎｍ以上２００ｎｍ以下とすることができる。リッジ部７４Ａの厚さは、リッジ部７４Ａの上面７４ＡＡと電子供給層７２の上面７２ＡとのＺ方向の間の距離によって定義できる。リッジ部７４Ａの厚さは、ゲート耐圧等の種々のパラメータを考慮して決定される。
　ソース側延在部７４Ｂおよびドレイン側延在部７４Ｃは、リッジ部７４Ａに対して互いに反対方向に延びている。より詳細には、ソース側延在部７４Ｂは、リッジ部７４Ａから第１絶縁層８１のソース開口部８１Ａに向けて延びている。ソース側延在部７４Ｂは、リッジ部７４Ａからソース電極３２に向けて延びているともいえる。ドレイン側延在部７４Ｃは、リッジ部７４Ａから第１絶縁層８１のドレイン開口部８１Ｂに向けて延びている。ドレイン側延在部７４Ｃは、リッジ部７４Ａからドレイン電極３３に向けて延びているともいえる。
　ソース側延在部７４Ｂの厚さは、例えば６０ｎｍ以下とすることができる。ソース側延在部７４Ｂの厚さは、例えば３０ｎｍ以下、２５ｎｍ以下、２０ｎｍ以下、または１５ｎｍ以下であってよい。ソース側延在部７４Ｂの厚さは、例えば１０ｎｍ以上とすることができる。ドレイン側延在部７４Ｃの厚さは、例えば３０ｎｍ以下、２５ｎｍ以下、２０ｎｍ以下、または１５ｎｍ以下であってよい。ドレイン側延在部７４Ｃの厚さは、例えば１０ｎｍ以上とすることができる。一例では、ソース側延在部７４Ｂの厚さとドレイン側延在部７４Ｃの厚さとは互いに等しい。ここで、ソース側延在部７４Ｂの厚さは、ソース側延在部７４Ｂの上面７４ＢＡと電子供給層７２の上面７２ＡとのＺ方向の間の距離によって定義できる。ドレイン側延在部７４Ｃの厚さは、ドレイン側延在部７４Ｃの上面７４ＣＡと電子供給層７２の上面７２ＡとのＺ方向の間の距離によって定義できる。なお、ゲート層７４からソース側延在部７４Ｂおよびドレイン側延在部７４Ｃの少なくとも１つを省略してもよい。
　窒化物半導体チップ１１は、第１絶縁層８１上に設けられたフィールドプレート電極３４を含む。フィールドプレート電極３４は、ソース電極３２と電気的に接続されている。図９に示す例では、フィールドプレート電極３４は、ソース電極３２と一体に形成されている。つまり、ソース電極３２の一部がフィールドプレート電極３４として設けられている。したがって、フィールドプレート電極３４には、ソース電極３２と同電位の電圧が印加される。フィールドプレート電極３４は、ソースフィールドプレートとも呼ばれる。フィールドプレート電極３４は、平面視においてゲート層７４の全体を覆っている。なお、フィールドプレート電極３４は、ソース電極３２とは別に設けられていてもよい。この場合、フィールドプレート電極３４は、ソース電極３２から離隔して配置されていてもよい。
　窒化物半導体チップ１１は、第１絶縁層８１上に設けられた第２絶縁層８２を含む。第２絶縁層８２は、ソース電極３２、ドレイン電極３３、およびフィールドプレート電極３４を覆っている。第２絶縁層８２は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうち１つまたは任意の組み合わせによって構成され得る。一例では、第２絶縁層８２は、ＳｉＯ２を含む材料によって構成されている。
　第２絶縁層８２上には、ゲート配線４１、ソース配線４２Ａ～４２Ｃ、およびドレイン配線４３Ａ～４３Ｃ（ともに図６参照）が設けられている。ゲートビア４４、ソースビア４５、およびドレインビア４６（ともに図８参照）の各々は、第２絶縁層８２をＺ方向に貫通するように設けられている。
　図示していないが、窒化物半導体チップ１１は、第２絶縁層８２上に設けられた第３絶縁層を含む。第３絶縁層は、ゲート配線４１、ソース配線４２Ａ～４２Ｃ、およびドレイン配線４３Ａ～４３Ｃを覆っている。第３絶縁層は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうち１つまたは任意の組み合わせによって構成され得る。そして、第３絶縁層上には、ゲートパッド２１、複数のソースパッド２２、および複数のドレインパッド２３（ともに図５参照）が設けられている。
　（導電性基板および高抵抗層）
　図９～図１１を参照して、導電性基板５０および高抵抗層６０の構成について説明する。図１０は、高抵抗層６０および窒化物半導体層７０中の転位線６３を模式的に示している。図１１は、高抵抗層６０と電子走行層７１との界面における転位線６３の屈曲を模式的に示している。図１１には、高抵抗層６０と電子走行層７１との界面を拡大して示している。
　図９に示すように、導電性基板５０は、例えば半導体基板に不純物を導入することによって導電性を有するように構成されている。導電性基板５０は、半導体基板として例えばシリコン（Ｓｉ）またはシリコンカーバイド（ＳｉＣ）を含む材料によって構成されている。一例では、導電性基板５０には、半導体基板としてＳｉＣ基板が用いられている。導電性基板５０は、不純物として例えば窒素（Ｎ）が導入されてよい。導電性基板５０は、多結晶であること、すなわち、多結晶ＳｉＣ基板が用いられることが好ましい。導電性基板５０の抵抗値は、例えば２×１０－２Ωｃｍ以下である。
　なお、導電性基板５０には、ＳｉＣ基板に代えて、Ｓｉ基板が用いられてもよい。また、導電性基板５０には、ＳｉＣ基板またはＳｉ基板に代えて、ＧａＮ基板、サファイア基板等のＳｉを含む基板以外の半導体基板が用いられていてもよい。この場合においても、導電性基板５０は、不純物がドーピングされていてもよいし、多結晶であってもよい。また、導電性基板５０は、金属層であってもよい。金属層は、めっき層またはスパッタ膜によって構成されていてよい。また、導電性基板５０は、金属板によって構成されていてもよい。
　導電性基板５０は、第１基板面５１と、第１基板面５１とは反対側の第２基板面５２と、を有する。一例では、第２基板面５２は、窒化物半導体チップ１１の第２チップ面１１Ｒを構成している。導電性基板５０の厚さＴ１は、例えば５０μｍ以上である。導電性基板５０の厚さＴ１は、例えば２００μｍ以下である。一例では、導電性基板５０の厚さＴ１は、１００μｍである。ここで、導電性基板５０の厚さＴ１は、第１基板面５１と第２基板面５２とのＺ方向の間の距離によって定義できる。
　高抵抗層６０は、導電性基板５０の第１基板面５１の上に設けられている。より詳細には、高抵抗層６０は、第１基板面５１に接している。高抵抗層６０は、導電性基板５０と窒化物半導体層７０との間を絶縁するための層である。このため、高抵抗層６０は、導電性基板５０よりも抵抗値が高くなるように構成されている。また、高抵抗層６０は、電子走行層７１よりも抵抗値が高くなるように構成されている。高抵抗層６０の抵抗値は、例えば１×１０５Ωｃｍ以上である。なお、高抵抗層６０は、高抵抗を実現するために電子線照射されていてもよい。
　高抵抗層６０は、ＧａＮによって構成されている。高抵抗層６０は、例えば単結晶であってよい。つまり、高抵抗層６０は、単結晶ＧａＮ層であってよい。高抵抗層６０には、不純物がドーピングされていてもよいし、不純物がドーピングされていなくてもよい。第２実施形態では、高抵抗層６０には、不純物がドーピングされている。不純物としては、例えば鉄（Ｆｅ）、亜鉛（Ｚｎ）等の遷移金属元素であってもよいし、マグネシウム（Ｍｇ）、ホウ素（Ｂ）、およびＣの少なくとも１つであってもよい。つまり、高抵抗層６０には、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを含んでいてよい。一例では、高抵抗層６０は、遷移金属元素を含んでいてよい。一例では、高抵抗層６０は、Ｍｇを含んでいてよい。一例では、高抵抗層６０は、Ｂを含んでいてよい。一例では、高抵抗層６０は、Ｃを含んでいてよい。
　高抵抗層６０の不純物濃度は、例えばゲート層７４の不純物濃度よりも高い。一例では、高抵抗層６０の不純物濃度は、１×１０１６ｃｍ－３以上である。一例では、高抵抗層６０の不純物濃度は、１×１０２０ｃｍ－３以下である。
　図９に示すように、高抵抗層６０の厚さＴ２は、導電性基板５０の厚さＴ１よりも薄い。高抵抗層６０の厚さＴ２は、窒化物半導体層７０の電子供給層７２の厚さＴ４よりも厚い。高抵抗層６０の厚さＴ２は、窒化物半導体層７０の電子走行層７１の厚さＴ３よりも厚い。高抵抗層６０の厚さＴ２は、窒化物半導体層７０の厚さＴ５よりも厚い。一例では、高抵抗層６０の厚さＴ２は、３μｍ以上である。一例では、高抵抗層６０の厚さＴ２は、２０μｍ以下である。ここで、高抵抗層６０の厚さＴ２は、第１面６１と第２面６２とのＺ方向の間の距離によって定義できる。
　なお、高抵抗層６０の厚さＴ２は任意に変更可能である。一例では、高抵抗層６０の厚さＴ２は、導電性基板５０の厚さＴ１以上であってもよい。一例では、高抵抗層６０の厚さＴ２は、窒化物半導体層７０の厚さＴ５以下であってもよい。一例では、高抵抗層６０の厚さＴ２は、電子走行層７１の厚さＴ３以下であってもよい。高抵抗層６０の厚さＴ２は、２０μｍよりも大きくてもよい。高抵抗層６０の厚さＴ２は、２０μｍよりも大きくかつ１００μｍ以下であってもよい。
　図１０に示すように、高抵抗層６０は、線状の格子欠陥の一種である転位（転位線６３）を含む。高抵抗層６０の転位は、高抵抗層６０をＺ方向に貫通する貫通転位である場合がある。転位線６３は、窒化物半導体装置１０の断面を透過電子顕微鏡法（Transmission Electron Microscopy：ＴＥＭ）で観察することによって視認することができる。高抵抗層６０の転位密度は、例えば１×１０５ｃｍ－２以下である。複数の転位線６３の少なくとも一部は、高抵抗層６０および窒化物半導体層７０の双方に連続的に延びていてよい。なお、図１０では、説明のために高抵抗層６０内の全ての転位線６３が屈曲するように描かれているが、これに限定されるものではない。
　窒化物半導体層７０のうち電子走行層７１と電子供給層７２（図９参照）との界面を通る転位線６３の数は、高抵抗層６０と電子走行層７１との界面（第１面６１）を通る転位線６３の数よりも少ない。一例では、高抵抗層６０と電子走行層７１との界面（第１面６１）において、複数の転位線６３の少なくとも一部が屈曲していることによって、屈曲した転位線６３が電子走行層７１中で相互に結合される。これにより、電子走行層７１と電子供給層７２との界面を通る転位線６３の数は、高抵抗層６０と電子走行層７１との界面（第１面６１）を通る転位線６３の数よりも少なくなる。したがって、窒化物半導体層７０の転位密度は、高抵抗層６０の転位密度よりも小さくなる。ここで、電子走行層７１と電子供給層７２との界面を通る転位線６３の数と、高抵抗層６０と電子走行層７１との界面（第１面６１）を通る転位線６３の数とは、例えば窒化物半導体装置１０の異なる位置における複数の断面においてカウントされた値を用いて比較することができる。
　図１１に示すように、不純物がドーピングされた高抵抗層６０は、ＧａＮ層の成長温度および成長レートを制御することによって得ることができる。例えば、ＧａＮ層の成長温度を比較的低くし、かつ成長レートを上昇させることによって得られた高抵抗層６０の第１面６１は、凹凸を有する。高抵抗層６０の第１面６１の上に設けられる電子走行層７１の成長方向は、そのような凹凸によって高抵抗層６０の成長方向（例えばＺ方向）から変化し得る。したがって、転位線６３の伝播方向も、高抵抗層６０と電子走行層７１との界面（第１面６１）において変化し得る。図１１に示す例では、転位線６３は、高抵抗層６０中においては、方向Ｄ１（例えばＺ方向）に延びている。しかし、電子走行層７１中においては、方向Ｄ１とは異なる方向Ｄ２（例えば第１面６１に垂直な方向）に延びている。仮に、略平行に延びる２つの転位線６３が高抵抗層６０中に存在する場合、その２つの転位線６３は、電子走行層７１中では異なる方向に延びる。その結果、高抵抗層６０と電子走行層７１との界面（第１面６１）よりも上方で互いに結合し得る。したがって、電子走行層７１のうち電子供給層７２に近い位置でほど、転位線６３の数が低減する。
　（ビア）
　図６～図９を参照して、ビア９０の構成について説明する。
　図９に示すように、ビア９０は、ソース電極３２のソースコンタクト３２Ａと接するとともに導電性基板５０と接している。第２実施形態では、ビア９０は、導電性基板５０の第１基板面５１と接している。このように、ビア９０は、ソース電極３２および導電性基板５０の双方と電気的に接続されている。このため、導電性基板５０には、ソース電極３２およびビア９０を通じてソース電圧が印加される。
　ビア９０は、ソース電極３２と導電性基板５０との間に介在する層をＺ方向に貫通している。より詳細には、ビア９０は、窒化物半導体層７０および高抵抗層６０をＺ方向に貫通している。このため、ビア９０の長さＬＶは、ソース電極３２と導電性基板５０との間に介在する層の合計の厚さと等しい。
　窒化物半導体層７０の厚さＴ５および高抵抗層６０の厚さＴ２の合計の厚さ（Ｔ２＋Ｔ５）は、導電性基板５０の厚さＴ１よりも薄くすることができる。このため、ビア９０の長さＬＶは、導電性基板５０の厚さＴ１よりも短くすることができる。一例では、ビア９０の長さＬＶは、１００μｍ以下であってよい。一例では、ビア９０の長さＬＶは、５０μｍ以下であってよい。
　図８に示すように、ビア９０は、平面視においてソースコンタクト３２ＡとともにＹ方向に延びている。図８に示す例では、ビア９０は、平面視においてソースコンタクト３２Ａよりも一回り小さい。
　図９に示すように、ビア９０は、ソースコンタクト３２Ａと接する第１端面９１と、導電性基板５０と接する第２端面９２と、第１端面９１および第２端面９２を接続する側面９３と、を含む。側面９３は、高抵抗層６０および窒化物半導体層７０と接している。
　また、図６および図７に示すとおり、窒化物半導体装置１０のゲート電極３１、ソース電極３２、およびドレイン電極３３の各々は、複数設けられている。ビア９０は、複数のソース電極３２に対応して複数設けられている。このため、複数のビア９０は、平面視において導電性基板５０の略全面にわたり分散して配置されているといえる。
　ビア９０は、１つまたは複数の導電材料によって構成され得る。導電材料は、例えばＴｉ、ＴｉＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択されたものを含む金属材料である。一例では、ビア９０は、ソース電極３２と同じ材料によって構成されている。この場合、ビア９０およびソース電極３２は一体に設けられていてもよい。すなわち、ビア９０およびソース電極３２は、互いに間に接合面を有していない構成であってよい。
　［窒化物半導体装置の製造方法］
　図１２～図２０を参照して、窒化物半導体装置１０の例示的な製造方法について説明する。図１２～図２０は、図８のＦ９－Ｆ９線の断面構造を模式的に示している。
　図１２に示すように、窒化物半導体装置１０の製造方法は、高抵抗層６０を形成することを含む。この工程では、まずＧａＮ基板８００を準備する。ＧａＮ基板８００は、第１基板面８０１と、第１基板面８０１とは反対側の第２基板面８０２と、を含む。第１基板面８０１には、剥離層８１０が設けられている。剥離層８１０は、二次元材料によって構成されている。二次元材料としては、例えばグラフェンが用いられてよい。続いて、剥離層８１０上に高抵抗層６０を形成する。
　高抵抗層６０は、例えば有機金属気相成長法（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いて、ＧａＮ基板８００に対してエピタキシャル成長させることによって形成される。このため、高抵抗層６０は、ＧａＮによって構成することができる。高抵抗層６０のエピタキシャル成長中に成長チャンバ内にドーピングガスを導入してもよい。これにより、高抵抗層６０に不純物をドーピングすることができる。ここで、不純物としては、例えば遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つが用いられてよい。
　図１３に示すように、窒化物半導体装置１０の製造方法は、窒化物半導体層７０を形成することを含む。この工程は、電子走行層７１を形成することと、電子走行層７１上に電子供給層７２を形成することと、を含む。電子走行層７１および電子供給層７２の双方は、ＭＯＣＶＤ法を用いて、高抵抗層６０上にエピタキシャル成長させることによって形成される。高抵抗層６０、電子走行層７１、および電子供給層７２は、格子定数の比較的近い窒化物半導体から形成されているため、連続的にエピタキシャル成長させることができる。
　電子走行層７１および電子供給層７２の各々のエピタキシャル成長中に成長チャンバ内にドーピングガスを導入してもよい。これにより、所望の層に不純物をドーピングすることができる。一例では、電子供給層７２のエピタキシャル成長中にｎ型不純物としてＳｉをドーピングする。これにより、ｎ型不純物を含む電子供給層７２を形成できる。
　図１４に示すように、窒化物半導体装置１０の製造方法は、ＧａＮ基板８００から高抵抗層６０および窒化物半導体層７０を剥離することを含む。この工程では、まず保持部材８２０を窒化物半導体層７０の電子供給層７２に取り付ける。続いて、保持部材８２０が移動することによって、高抵抗層６０を剥離層８１０およびＧａＮ基板８００から剥離する。この場合、ＧａＮ基板８００の第１基板面８０１に設けられた剥離層８１０が例えばグラフェンによって構成されていると、剥離層８１０と高抵抗層６０とが容易に剥離できる。
　図１５に示すように、窒化物半導体装置１０の製造方法は、導電性基板５０を形成することを含む。
　一例では、導電性基板５０は、導電性基板５０となる半導体基板を高抵抗層６０の第２面６２に接合することによって形成できる。導電性基板５０は、例えば多結晶ＳｉＣ基板を用いることができる。一例では、高抵抗層６０および窒化物半導体層７０は、保持部材８２０（図１４参照）によって導電性基板５０上に載置される。その後、保持部材８２０は削除される。接合方法として例えば、高抵抗層６０の第２面６２に対して真空中で特定不純物を照射するとともに、導電性基板５０となる半導体基板の表面に真空中で特定不純物を照射する。そして、特定不純物の照射が行われた真空中において、高抵抗層６０の第２面６２と半導体基板の表面（導電性基板５０の第１基板面５１）とを接合した後、熱処理を行う。特定不純物は、高抵抗層６０および半導体基板にキャリアを発生させない不活性な不純物である。熱処理の温度は、高抵抗層６０および導電性基板５０となる半導体基板を構成する材料に応じて設定することができる。
　別の一例では、導電性基板５０は、ＣＶＤ法を用いて、高抵抗層６０の第２面６２に成膜することができる。また別の一例では、導電性基板５０は、電解めっきまたは無電解めっきによって高抵抗層６０の第２面６２に形成することができる。また別の一例では、導電性基板５０は、金属板を用いることができる。この場合、導電性基板５０は、高抵抗層６０に接合される。
　図１６および図１７に示すように、窒化物半導体装置１０の製造方法は、窒化物半導体層７０および高抵抗層６０に対してビア９０を形成することを含む。ビア９０を形成することは、窒化物半導体層７０および高抵抗層６０を貫通する貫通孔９４を形成することと、貫通孔９４内に導電材料を埋め込むことと、を含む。
　図１６に示すように、貫通孔９４は、窒化物半導体層７０および高抵抗層６０の双方を貫通している。このため、貫通孔９４は、導電性基板５０の第１基板面５１を露出している。一例では、貫通孔９４は、窒化物半導体層７０および高抵抗層６０の一部をリソグラフィおよびエッチングによって選択的に除去することによって形成される。ここで、エッチングとしては、例えばプラズマエッチングが用いられてよい。また、別の一例では、貫通孔９４は、窒化物半導体層７０および高抵抗層６０を研削することによって形成される。続いて、図１７に示すように、貫通孔９４内に導電材料を埋め込むことによってビア９０が形成される。ビア９０の第１端面９１は、例えば電子供給層７２の上面７２Ａと面一である。
　図１８に示すように、窒化物半導体装置１０の製造方法は、ゲート層７４を形成することを含む。
　ゲート層７４は、電子供給層７２上に形成された窒化物半導体層（図示略）を、リソグラフィおよびエッチングを用いて選択的に除去することによって形成される。上記窒化物半導体層は、ＭＯＣＶＤ法を用いて、電子供給層７２上にエピタキシャル成長させることができる。上記窒化物半導体層のエピタキシャル成長中に成長チャンバ内にドーピングガスが導入される。一例では、上記窒化物半導体層のエピタキシャル成長中にアクセプタ型不純物としてＭｇをドーピングする。これにより、アクセプタ型不純物を含むゲート層７４が形成される。
　図１９に示すように、窒化物半導体装置１０の製造方法は、ゲート層７４上にゲート電極３１を形成することを含む。
　ゲート電極３１は、ゲート層７４のリッジ部７４Ａの上面７４ＡＡに形成される。一例では、ゲート電極３１は、窒化物半導体層７０上およびゲート層７４上に形成された金属層（図示略）をリソグラフィおよびエッチングによって選択的に除去することによって形成される。
　図２０に示すように、窒化物半導体装置１０の製造方法は、第１絶縁層８１を形成することと、ソース電極３２を形成することと、ドレイン電極３３を形成することと、を含む。窒化物半導体装置１０の製造方法は、フィールドプレート電極３４を形成することを含む。
　第１絶縁層８１を形成する工程では、まず電子供給層７２上、ゲート層７４上、およびゲート電極３１上に絶縁層（図示略）が形成される。この絶縁層は、電子供給層７２上の一部、ゲート層７４上、およびゲート電極３１上を覆うように形成される。一例では、上記絶縁層は、減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法を用いて形成することができる。
　続いて、上記絶縁層に、電子供給層７２およびビア９０を露出させるソース開口部８１Ａと、電子供給層７２を露出さえるドレイン開口部８１Ｂとを形成する。ソース開口部８１Ａおよびドレイン開口部８１Ｂは、ゲート層７４がソース開口部８１Ａとドレイン開口部８１Ｂとの間に位置するように形成される。ソース開口部８１Ａおよびドレイン開口部８１Ｂは、上記絶縁層の一部をリソグラフィおよびエッチングを用いて選択的に除去することによって形成される。これにより、第１絶縁層８１が形成される。
　ソース電極３２を形成する工程において、ソース電極３２は、第１絶縁層８１のソース開口部８１Ａから露出する電子供給層７２の上面７２Ａおよびビア９０の第１端面９１に接するように形成される。
　フィールドプレート電極３４を形成する工程において、フィールドプレート電極３４は、第１絶縁層８１上においてソース電極３２と一体に形成される。
　ドレイン電極３３を形成する工程において、ドレイン電極３３は、第１絶縁層８１のドレイン開口部８１Ｂから露出する電子供給層７２の上面７２Ａに接するように形成される。一例では、ソース電極３２、ドレイン電極３３、およびフィールドプレート電極３４は、第１絶縁層８１を覆うように形成された金属層（図示略）をリソグラフィおよびエッチングを用いて選択的に除去して形成される。つまり、ソース電極３２、ドレイン電極３３、およびフィールドプレート電極３４は、共通の工程で形成される。金属層がソース開口部８１Ａに埋め込まれることによってソースコンタクト３２Ａが形成される。ソースコンタクト３２Ａは、ビア９０の第１端面９１の全面にわたり接している。ソースコンタクト３２Ａは、電子供給層７２の上面７２Ａのうちソース開口部８１Ａから露出した領域の全域にわたり接している。以上の工程を経ることによって、窒化物半導体装置１０が製造される。
　［第２実施形態の作用］
　第２実施形態の窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０において、導電性基板５０は、その抵抗値が低いため、ソース電極３２およびビア９０を通じてソース電圧が印加される裏面電極として機能することができる。そして、高抵抗層６０は、導電性基板５０と窒化物半導体層７０とを絶縁する絶縁層として機能することができる。つまり、高抵抗層６０は、導電性基板５０と、窒化物半導体層７０を用いて構成されるＨＥＭＴとを絶縁する絶縁層として機能することができる。この場合、ビア９０は、導電性基板５０をＺ方向に貫通する形状である必要はなく、導電性基板５０と接する形状であればよい。一方、半導体基板の下面に裏面電極が設けられた構成の場合、ビアが裏面電極と接続するために半導体基板を貫通する必要がある。このため、第２実施形態の窒化物半導体装置１０は、半導体基板の下面に裏面電極が設けられた構成と比較して、導電性基板５０の厚さＴ１の分、ビア９０の長さＬＶを短くすることができる。そして、ビア９０の長さＬＶが短くなる結果、ビア９０の形成に要する作業量（導電性基板５０を貫通する作業等）および時間などのコストを低減できる。
　［第２実施形態の効果］
　第２実施形態の窒化物半導体装置１０によれば、以下の効果が得られる。
　（２－１）窒化物半導体装置１０は、第１基板面５１と、第１基板面５１とは反対側の第２基板面５２と、を有する導電性基板５０と、第１基板面５１の上に設けられ、導電性基板５０よりも抵抗値が高い高抵抗層６０と、高抵抗層６０の上に設けられた窒化物半導体層７０と、窒化物半導体層７０の上に形成された第１電極としてのソース電極３２と、ソース電極３２と電気的に接続され、窒化物半導体層７０および高抵抗層６０を貫通するとともに導電性基板５０と接しているビア９０と、を含む。高抵抗層６０は、ＧａＮによって構成されており、第１基板面５１と接している。
　この構成によれば、半導体基板の下面に裏面電極が設けられた構成と比較して、導電性基板５０の厚さＴ１の分、ビア９０の長さＬＶを短くすることができる。これにより、ビア９０の形成に要する作業量および時間などのコストを低減できる。加えて、ビア９０の長さＬＶが短くなることによって、ビア９０の長さＬＶに起因するインダクタンスを低減できる。
　また、高抵抗層６０が導電性基板５０と接しているため、高抵抗層６０と導電性基板５０との間にバッファ層が設けられた構成と比較して、ビア９０の長さＬＶを短くすることができる。したがって、ビア９０の長さＬＶに起因するインダクタンスを低減できる。
　（２－２）高抵抗層６０は、窒化物半導体層７０と接している。
　この構成によれば、高抵抗層６０と窒化物半導体層７０との間に別の層（例えばバッファ層）が介在する構成と比較して、ビア９０の長さＬＶを短くすることができる。したがって、ビア９０の長さＬＶに起因するインダクタンスを低減できる。
　（２－３）高抵抗層６０の厚さＴ２は、導電性基板５０の厚さＴ１よりも薄い。
　この構成によれば、高抵抗層６０の厚さＴ２が導電性基板５０の厚さＴ１以上の場合と比較して、ビア９０の長さＬＶを短くすることができる。したがって、ビア９０の長さＬＶに起因するインダクタンスを低減できる。
　（２－４）高抵抗層６０の厚さＴ２は、３μｍ以上である。
　この構成によれば、高抵抗層６０によって窒化物半導体層７０と導電性基板５０との間の絶縁性を確保することができる。
　（２－５）高抵抗層６０の厚さＴ２は、２０μｍ以下である。
　この構成によれば、ビア９０の長さＬＶを短くすることができるため、ビア９０の長さＬＶに起因するインダクタンスを低減できる。
　（２－６）高抵抗層６０の転位密度は、１×１０５ｃｍ－２以下である。
　この構成によれば、高抵抗層６０の転位密度が小さいことによって、高抵抗層６０の第１面６１と第２面６２との間のリーク電流の伝導を抑制することができる。したがって、窒化物半導体装置１０のリーク電流を低減することができる。
　（２－７）窒化物半導体層７０の転位密度は、高抵抗層６０の転位密度よりも小さい。
　この構成によれば、窒化物半導体層７０の転位密度が小さいことによって、窒化物半導体層７０を貫通して流れるリーク電流の伝導を抑制することができる。したがって、窒化物半導体装置１０のリーク電流をさらに低減することができる。
　（２－８）高抵抗層６０は、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを含む。
　この構成によれば、高抵抗層６０の抵抗値を大きくすることができる。したがって、窒化物半導体層７０と導電性基板５０との間の絶縁性を高めることができる。
　（２－９）ソース電極３２とビア９０とは同じ材料によって構成されている。
　この構成によれば、ソース電極３２とビア９０とを良好に接続できる。したがって、ソース電極３２とビア９０との間の電気抵抗の増加を抑制できる。
　（２－１０）導電性基板５０の抵抗値は、２×１０－２Ωｃｍ以下である。
　この構成によれば、ソース電極３２およびビア９０を通じてソース電圧が印加される裏面電極として機能することができる。
　（２－１１）高抵抗層６０の抵抗値は、１×１０５Ωｃｍ以上である。
　この構成によれば、窒化物半導体層７０と導電性基板５０との間の絶縁性を高めることができる。
　（２－１２）窒化物半導体層７０は、電子走行層７１と、電子走行層７１の上に設けられた電子供給層７２と、を含む。
　この構成によれば、電子走行層７１と高抵抗層６０とが個別に設けられている。このため、高抵抗層６０の抵抗値を大きくする一方、電子走行層７１は２ＤＥＧ７３の発生のために抵抗値を小さくするように設けることができる。
　（２－１３）高抵抗層６０の厚さＴ２は、電子走行層７１の厚さＴ３よりも厚い。
　この構成によれば、電子走行層７１と導電性基板５０との間の絶縁性を高めることができる。
　（２－１４）ソース電極３２は、電子供給層７２と接するソースコンタクト３２Ａを含む。ビア９０は、ソースコンタクト３２Ａと接している。
　この構成によれば、ビア９０の長さＬＶを短くすることができるため、ビア９０の長さＬＶに起因するインダクタンスを低減できる。
　（２－１５）ゲート電極３１、ソース電極３２、およびドレイン電極３３の各々は、複数設けられている。ビア９０は、複数のソース電極３２に対応して複数設けられている。
　この構成によれば、導電性基板５０の場所によってソース電圧がばらつくことを抑制できる。
　（２－１６）高抵抗層６０の不純物濃度は、ゲート層７４の不純物濃度よりも高い。
　この構成によれば、高抵抗層６０の抵抗値を大きくすることができる。したがって、窒化物半導体層７０と導電性基板５０との間の絶縁性を高めることができる。
　（２－１７）窒化物半導体装置１０の製造方法は、剥離層８１０が設けられたＧａＮ基板８００に対して剥離層８１０を介してＧａＮを含む高抵抗層６０および窒化物半導体層７０を形成することと、高抵抗層６０および窒化物半導体層７０を、剥離層８１０を介してＧａＮ基板８００から剥離することと、導電性基板５０の第１基板面５１に高抵抗層６０が接するように導電性基板５０を形成することと、窒化物半導体層７０および高抵抗層６０を貫通するとともに導電性基板５０と接しているビア９０を形成することと、ビア９０と接するように窒化物半導体層７０の上に第１電極としてのソース電極３２を形成することと、を含む。高抵抗層６０は、ＧａＮによって構成されている。
　この構成によれば、半導体基板の下面に裏面電極が設けられた構成と比較して、導電性基板５０の厚さＴ１の分、ビア９０の長さＬＶを短くすることができる。これにより、ビア９０の形成に要する作業量および時間などのコストを低減できる。加えて、ビア９０の長さＬＶが短くなることによって、ビア９０の長さＬＶに起因するインダクタンスを低減できる。
　ここで、ＧａＮ基板８００に代えて、ＳｉＣ基板を用いて高抵抗層６０を形成する場合、ＳｉＣ基板にＡｌＧａＮによって構成されたバッファ層をまず形成した後、バッファ層上に高抵抗層６０を形成する必要がある。このバッファ層の厚さの分、ソース電極３２と導電性基板５０とのＺ方向の間の距離が大きくなってしまう。その結果、ビア９０の長さＬＶが長くなってしまう。
　この点、第２実施形態の窒化物半導体装置１０の製造方法では、ＧａＮ基板８００によって高抵抗層６０を形成するため、バッファ層を形成することなく、ＧａＮによって構成された高抵抗層６０を形成することができる。したがって、第１電極としてのソース電極３２と導電性基板５０との間の距離を短くすることができるため、ビア９０の長さＬＶを短くすることができる。
　また、高抵抗層６０および窒化物半導体層７０から剥離したＧａＮ基板８００を、再び高抵抗層６０および窒化物半導体層７０を形成するために用いることによって、換言すると、ＧａＮ基板８００を再利用することによって、窒化物半導体装置１０の製造コストの低減を図ることができる。
　（２－１８）窒化物半導体装置１０の製造方法において、高抵抗層６０を形成することでは、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを高抵抗層６０に注入することを含む。この構成によれば、高抵抗層６０の抵抗値を大きくすることができる。したがって、窒化物半導体層７０と導電性基板５０との間の絶縁性を高めることができる。
　（２－１９）窒化物半導体装置１０の製造方法において、窒化物半導体層７０を形成することは、電子走行層７１を形成することと、電子走行層７１の上に電子供給層７２を形成することと、を含む。電子走行層７１は、高抵抗層６０よりも薄くなるように形成される。
　この構成によれば、バッファ層を形成することなく、高抵抗層６０を電子走行層７１よりも厚く形成することができる。したがって、窒化物半導体層７０と導電性基板５０との絶縁性を高めることができる。
　（２－２０）窒化物半導体装置１０の製造方法において、導電性基板５０は、ＳｉＣ基板が用いられている。
　ＳｉＣ基板上にＧａＮ層（高抵抗層）を形成する場合、ＳｉＣ基板上に直接的にＧａＮ層を形成することはできず、ＡｌＧａＮによって構成されたバッファ層を形成したうえで、そのバッファ層上にＧａＮ層（高抵抗層）が形成される。しかし、第２実施形態の窒化物半導体装置１０の製造方法は、ＧａＮ基板８００を用いて高抵抗層６０を形成したうえで、高抵抗層６０をＧａＮ基板８００から剥離して、例えば高抵抗層６０を導電性基板５０に接合する。このため、バッファ層を形成することなく、ＳｉＣ基板の導電性基板５０上に高抵抗層６０が形成される。バッファ層を形成するための時間は、ＧａＮ基板８００上に高抵抗層６０を形成する時間、ＧａＮ基板８００から高抵抗層６０を剥離する時間、および高抵抗層６０と導電性基板５０とを接合する時間の合計よりも長くなる。したがって、窒化物半導体装置１０の製造時間を短縮することができるため、窒化物半導体装置１０の製造コストを低減できる。また、導電性基板５０にＳｉＣ基板を用いることによって、導電性基板５０にＧａＮ基板を用いる場合と比較して、導電性基板５０のコストを低減できる。なお、導電性基板５０にＳｉ基板が用いられる場合にも同様の効果が得られる。
　また、ＳｉＣ基板にバッファ層を形成したうえでＧａＮ層（高抵抗層）を形成する場合、そのＧａＮ層（高抵抗層）の転位密度は、１×１０６ｃｍ－２以上または１×１０ｃｍ－２以上となる。この点、第２実施形態の窒化物半導体装置１０の製造方法は、ＧａＮ基板８００を用いて高抵抗層６０を形成するため、高抵抗層６０の転位密度が小さくなる。具体的には、高抵抗層６０の転位密度が１×１０５ｃｍ－２以下となる。このため、上記（１－６）の効果が得られる。
　＜第３実施形態＞
　図２１～図２３を参照して、第３実施形態の窒化物半導体装置１０について説明する。第３実施形態の窒化物半導体装置１０では、第２実施形態の窒化物半導体装置１０と比較して、導電性基板５０およびビア９０の構成が主に異なる。以下では、第２実施形態と共通の構成要素には同一符号を付し、その説明を省略する場合がある。
　図２１は、第３実施形態の窒化物半導体装置１０の一部の断面構造を模式的に示している。図２１は、図８のＦ９－Ｆ９線で第３実施形態の窒化物半導体装置１０を切断した断面構造を模式的に示している。図２２は、図２１における導電性基板５０とビア９０との接続部分を拡大した断面構造を模式的に示している。図２３は、導電性基板５０とビア９０との接続部分をＹＺ平面で切断した断面構造を模式的に示している。
　［窒化物半導体装置の構成］
　図２１に示すように、導電性基板５０は、第１基板面５１から第２基板面５２に向けて凹む凹部５３を含む。凹部５３は、平面視においてＹ方向に延びる帯状である。凹部５３は、Ｚ方向においてソース電極３２のソースコンタクト３２Ａと対向するように設けられている。凹部５３には、ビア９０が埋め込まれている。このため、ビア９０の長さＬＶは、窒化物半導体層７０の厚さＴ５と高抵抗層６０の厚さＴ２との合計（Ｔ５＋Ｔ２）よりも長い。一方、ビア９０の長さＬＶは、導電性基板５０の厚さＴ１よりも短い。
　図２２に示すように、凹部５３は、底面５３Ａと、側面５３Ｂと、Ｘ方向において底面５３Ａと側面５３Ｂとを接続するコーナ面５３Ｃと、を含む。コーナ面５３Ｃは、湾曲状である。凹部５３に埋め込まれたビア９０のうち、底面５３Ａに接する第２端面９２と凹部５３の側面５３Ｂに接する側面９３とのＸ方向の間には、コーナ面５３Ｃと接するコーナ面９５が設けられている。コーナ面９５は、凹部５３のコーナ面５３Ｃに沿った形状である。
　図２３に示すように、凹部５３のＹ方向の端部において、凹部５３は、Ｙ方向において底面５３Ａと側面５３Ｂとを接続するコーナ面５３Ｄを含む。凹部５３に埋め込まれたビア９０のうち、第２端面９２のＹ方向の端部と側面９３とのＹ方向の間には、コーナ面５３Ｄと接するコーナ面９６が設けられている。コーナ面９６は、凹部５３のコーナ面５３Ｄに沿った形状である。
　図２１～図２３に示すように、凹部５３の深さＨＲは、高抵抗層６０の厚さＴ２よりも浅い。凹部５３の深さＨＲは、電子供給層７２の厚さＴ４よりも深い。凹部５３の深さＨＲは、電子走行層７１の厚さＴ３以上であってよい。導電性基板５０の厚さＴ１に対する凹部５３の深さＨＲの比率（ＨＲ／Ｔ１）は、例えば１／２００以上３／５０以下であってよい。一例では、凹部５３の深さＨＲは、３μｍ以下である。
　一例では、凹部５３のＸ方向の長さは、凹部５３の深さＨＲよりも長い。また、凹部５３のＹ方向の長さは、凹部５３の深さＨＲよりも長い。これにより、ビア９０の幅寸法（Ｘ方向の長さ）は、ビア９０のうち導電性基板５０に埋め込まれた部分のＺ方向の長さよりも長い。ビア９０の長さ寸法（Ｙ方向の長さ）は、ビア９０のうち導電性基板５０に埋め込まれた部分のＺ方向の長さよりも長い。
　［窒化物半導体装置の製造方法］
　第３実施形態の窒化物半導体装置１０の製造方法は、ビア９０を形成する工程が主に異なる。ビア９０を形成することは、窒化物半導体層７０および高抵抗層６０に貫通孔９４を形成することと、導電性基板５０に凹部５３を形成することと、貫通孔９４内および凹部５３内に導電材料を埋め込むことと、を含む。
　窒化物半導体層７０および高抵抗層６０に貫通孔９４を形成することは、リソグラフィおよび第１プラズマエッチングによってソース電極３２のソースコンタクト３２Ａが形成される領域を選択的に除去する。これにより、貫通孔９４が形成される。
　導電性基板５０に凹部５３を形成することは、導電性基板５０の第１基板面５１のうち貫通孔９４によって露出した領域に対して、リソグラフィおよび第２プラズマエッチングによって選択的に除去する。これにより、凹部５３が形成される。ここで、凹部５３を形成する工程で用いられるエッチングガスは、貫通孔９４を形成する工程で用いられるエッチングガスと異なる種類であってよい。つまり、貫通孔９４を形成する工程で用いられるエッチングガスは、ＧａＮ系の材料を除去しやすい種類のものが用いられてよい。凹部５３を形成する工程で用いられるエッチングガスは、Ｓｉ系の材料を除去しやすい種類のものが用いられてよい。続いて、貫通孔９４内および凹部５３内に導電材料を埋め込むことによってビア９０が形成される。ビア９０の第２端面９２は、凹部５３の底面５３Ａに接している。なお、ビア９０を形成する工程よりも前の工程と後の工程とは第２実施形態と同様である。
　［第３実施形態の効果］
　第３実施形態の窒化物半導体装置１０によれば、以下の効果が得られる。
　（３－１）導電性基板５０は、第１基板面５１から第２基板面５２に向けて凹む凹部５３を含む。ビア９０は、凹部５３に埋め込まれている。
　この構成によれば、ビア９０が凹部５３と接することによってビア９０と導電性基板５０との接触面積が大きくなる。したがって、ビア９０と導電性基板５０との電気的接続が安定しやすくなる。
　（３－２）ビア９０を形成することは、第１プラズマエッチングを用いて窒化物半導体層７０および高抵抗層６０を貫通する貫通孔９４を形成することと、第２プラズマエッチングを用いて導電性基板５０に凹部５３を形成することと、を含む。第１プラズマエッチングのエッチングガスと、第２プラズマエッチングのエッチングガスとは互いに異なる種類である。
　この構成によれば、貫通孔９４を形成するために適したエッチングガス、および凹部５３を形成するために適したエッチングガスを個別に選択できる。したがって、貫通孔９４および凹部５３の各々を好適に形成することができる。
　＜各実施形態の適用例＞
　各実施形態の窒化物半導体装置１０は、高周波（例えば数百ＭＨｚ以上）および大電流（例えば数十Ａ以上）の電子デバイスに適用され得る。電子デバイスとしては、例えば車載用のトラクションモータを駆動するためのインバータ装置、および空気調和機における圧縮機を駆動するためのインバータ装置が挙げられる。
　＜変更例＞
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・第１実施形態に対して、第２実施形態の高抵抗層６０の転位密度の構成を適用することができる。つまり、第１実施形態において、高抵抗層１１４の転位密度は、１×１０５ｃｍ－２以下であってよい。窒化物半導体層１１６の転位密度は、高抵抗層１１４の転位密度よりも小さくてよい。高抵抗層１１４は、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを含んでよい。
　・第１実施形態と第３実施形態とを組み合わせることができる。つまり、第３実施形態と同様に、ＳｉＣ基板１１２は、第１基板面１１２Ａから第２基板面１１２Ｂに向けて凹む凹部５３を含んでいてよい。ビア１４０は、ＳｉＣ基板１１２の凹部５３に埋め込まれていてよい。
　・第２および第３実施形態において、高抵抗層６０の不純物濃度は任意に変更可能である。一例では、高抵抗層６０の不純物濃度は、ゲート層７４の不純物濃度以下であってもよい。
　・各実施形態において、高抵抗層６０，１１４を構成する材料はＧａＮに限られず、任意に変更可能である。この場合、高抵抗層６０，１１４の転位密度は、１×１０５ｃｍ－２以下であることが好ましい。一例では、高抵抗層６０，１１４は、ＳｉＣによって構成されていてもよい。
　・各実施形態において、高抵抗層６０，１１４の転位密度は任意である。一例では、高抵抗層６０，１１４の転位密度は、電子走行層７１，１１８の転位密度以下であってもよい。
　・各実施形態において、電子走行層７１，１１８の転位密度が高抵抗層６０，１１４の転位密度よりも低ければ、高抵抗層６０，１１４の転位密度は、１×１０５ｃｍ－２以下であることに限られない。また、高抵抗層６０，１１４を構成する材料はＧａＮに限られない。
　・各実施形態において、導電性基板５０（ＳｉＣ基板１１２）を構成する材料は任意に変更可能である。一例では、導電性基板５０（ＳｉＣ基板１１２）は、高抵抗層６０，１１４と同じ材料によって構成されていてもよい。つまり、高抵抗層６０，１１４がＧａＮによって構成されている場合、導電性基板５０（ＳｉＣ基板１１２）はＧａＮ基板が用いられてよい。
　・各実施形態において、高抵抗層６０，１１４と電子走行層７１，１１８との間に別の層が設けられていてもよい。つまり、高抵抗層６０，１１４は、電子走行層７１，１１８と接していなくてもよい。
　・第２および第３実施形態において、図２４に示すように、高抵抗層６０と電子走行層７１とが同じＧａＮによって構成されていてよい。つまり、高抵抗層６０に不純物がドーピングされてなくてもよい。この場合、窒化物半導体層７０は、電子供給層７２を含む。高抵抗層６０は、電子走行層７１を含む。なお、第１実施形態についても同様に変更できる。
　・第２および第３実施形態において、図２５に示すように、１つのソース電極３２に対して複数（図２５では３つ）のビア９０が設けられていてもよい。複数のビア９０は、Ｘ方向において互いに同じ位置であって、Ｙ方向において互いに離隔して配列されている。一例では、複数のビア９０は、ソース電極３２のソースコンタクト３２Ａに接している。なお、第３実施形態では、図示していないが、導電性基板５０の凹部５３がビア９０の数に対応して複数設けられている。また、第１実施形態において、１つのビア１４０が設けられていてもよい。
　・第２および第３実施形態において、ビア９０は、ソース電極３２のうちソースコンタクト３２Ａとは異なる部分と接していてもよい。
　・各実施形態において、平面視におけるビア９０，１４０の形状は任意に変更可能である。一例では、ビア９０，１４０は、平面視において円形であってもよい。
　・第３実施形態において、導電性基板５０の凹部５３の形状およびサイズは任意に変更可能である。一例では、凹部５３の深さＨＲは、電子走行層７１の厚さＴ３よりも浅くてもよい。一例では、凹部５３のＸ方向の長さは、凹部５３の深さＨＲと等しくてもよい。これにより、ビア９０の幅寸法（Ｘ方向の長さ）は、ビア９０のうち凹部５３に埋め込まれた部分のＺ方向の長さと等しくてもよい。一例では、凹部５３のＸ方向の長さは、凹部５３の深さＨＲよりも短くてもよい。これにより、ビア９０の幅寸法（Ｘ方向の長さ）は、ビア９０のうち凹部５３に埋め込まれた部分のＺ方向の長さよりも短くてもよい。
　・各実施形態において、ソース電極３２，１２６とビア９０，１４０とは異なる材料によって構成されていてもよい。一例では、ソース電極３２，１２６はＡｌを含む材料によって構成されており、ビア９０，１４０はＴｉまたはＷを含む材料によって構成されていてもよい。
　・第２および第３実施形態において、ゲート層７４の構成は任意に変更可能である。一例では、ゲート層７４からソース側延在部７４Ｂおよびドレイン側延在部７４Ｃの少なくとも１つを省略してもよい。図２６は、ゲート層７４からソース側延在部７４Ｂおよびドレイン側延在部７４Ｃの双方を省略した構成を示している。つまり、ゲート層７４は、リッジ部７４Ａによって構成されていてもよい。
　・第２および第３実施形態において、窒化物半導体装置１０から封止樹脂１６を省略してもよい。
　・第２および第３実施形態において、ソースクリップ１８に代えてソースワイヤが用いられてもよい。ドレインクリップ１９に代えてドレインワイヤが用いられてもよい。
　・第２および第３実施形態において、窒化物半導体チップ１１のゲートパッド２１、ソースパッド２２、およびドレインパッド２３の配置態様は任意に変更可能である。
　・第３実施形態の窒化物半導体装置１０の製造方法において、第１プラズマエッチングのエッチングガスと第２プラズマエッチングのエッチングガスとは同じ種類のガスが用いられてよい。また、貫通孔９４を形成する工程と凹部５３を形成する工程とを共通する工程として実施してもよい。つまり、例えばプラズマエッチングによって貫通孔９４および凹部５３を連続して形成してもよい。この場合、プラズマエッチングの投入電力は、第１プラズマエッチングの投入電力よりも大きい。
　・第２および第３実施形態の窒化物半導体装置１０の製造方法において、ビア９０を形成することとソース電極３２を形成することとを同じ工程として実施してもよい。つまり、ビア９０とソース電極３２とが一体に形成されてもよい。
　・第１実施形態において、窒化物半導体装置１０の製造方法は、第２実施形態の窒化物半導体装置１０の製造方法と同様であってよい。また、窒化物半導体装置１０の製造方法において、ビア１４０を形成することとソース電極１２６を形成することとを同じ工程として実施してもよい。つまり、ビア１４０とソース電極１２６とが一体に形成されてもよい。
　本開示に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば「第１要素が第２要素上に配置される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
　本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本開示で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えばＸ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
　＜付記＞
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載される構成要素には、上記実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
　［付記１］
　第１基板面（５１／１１２Ａ）と、前記第１基板面（５１／１１２Ａ）とは反対側の第２基板面（５２／１１２Ｂ）と、を有する導電性基板（５０／１１２）と、
　前記第１基板面（５１／１１２Ａ）の上に設けられ、前記導電性基板（５０／１１２）よりも抵抗値が高い高抵抗層（６０／１１４）と、
　前記高抵抗層（６０／１１４）の上に設けられた窒化物半導体層（７０／１１６）と、
　前記窒化物半導体層（７０／１１６）の上に形成された第１電極（３２／１２６）と、
　前記第１電極（３２／１２６）と電気的に接続され、前記窒化物半導体層（７０／１１６）および前記高抵抗層（６０／１１４）を貫通するとともに前記導電性基板（５０／１１２）と接しているビア（９０／１４０）と、
　を含み、
　前記高抵抗層（６０／１１４）は、ＧａＮによって構成されており、前記第１基板面（５１／１１２Ａ）と接している
　窒化物半導体装置（１０）。
　［付記２］
　前記高抵抗層（６０／１１４）は、前記窒化物半導体層（７０／１１６）と接している
　付記１に記載の窒化物半導体装置。
　［付記３］
　前記高抵抗層（６０／１１４）の厚さ（Ｔ２／ＴＱ）は、前記導電性基板（５０／１１２）の厚さ（Ｔ１／ＴＰ）よりも薄い
　付記１または２に記載の窒化物半導体装置。
　［付記４］
　前記高抵抗層（６０／１１４）の厚さ（Ｔ２／ＴＱ）は、３μｍ以上である
　付記１～３のいずれか１つに記載の窒化物半導体装置。
　［付記５］
　前記高抵抗層（６０／１１４）の厚さ（Ｔ２／ＴＱ）は、２０μｍ以下である
　付記４に記載の窒化物半導体装置。
　［付記６］
　前記高抵抗層（６０／１１４）の転位密度は、１×１０５ｃｍ－２以下である
　付記１～５のいずれか１つに記載の窒化物半導体装置。
　［付記７］
　前記窒化物半導体層（７０／１１６）の転位密度は、前記高抵抗層（６０／１１４）の転位密度よりも小さい
　付記１～６のいずれか１つに記載の窒化物半導体装置。
　［付記８］
　前記高抵抗層（６０／１１４）は、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを含む
　付記１～７のいずれか１つに記載の窒化物半導体装置。
　［付記９］
　前記導電性基板（５０／１１２）は、前記第１基板面（５１／１１２Ａ）から前記第２基板面（５２／１１２Ｂ）に向けて凹む凹部（５３）を含み、
　前記ビア（９０／１４０）は、前記凹部（５３）に埋め込まれている
　付記１～８のいずれか１つに記載の窒化物半導体装置。
　［付記１０］
　前記凹部（５３）の深さ（ＨＲ）は、３μｍ以下である
　付記９に記載の窒化物半導体装置。
　［付記１１］
　前記導電性基板（５０／１１２）の厚さ（Ｔ１／ＴＰ）は、５０μｍ以上２００μｍ以下である
　付記１０に記載の窒化物半導体装置。
　［付記１２］
　前記第１電極（３２／１２６）と前記ビア（９０／１４０）とは同じ材料によって構成されている
　付記１～１１のいずれか１つに記載の窒化物半導体装置。
　［付記１３］
　前記第１電極（３２／１２６）と前記ビア（９０／１４０）とは異なる材料によって構成されている
　付記１～１１のいずれか１つに記載の窒化物半導体装置。
　［付記１４］
　前記導電性基板（５０／１１２）の抵抗値は、２×１０－２Ωｃｍ以下である
　付記１～１３のいずれか１つに記載の窒化物半導体装置。
　［付記１５］
　前記高抵抗層（６０／１１４）の抵抗値は、１×１０５Ωｃｍ以上である
　付記１～１４のいずれか１つに記載の窒化物半導体装置。
　［付記１６］
　前記窒化物半導体層（７０／１１６）は、
　電子走行層（７１／１１８）と、
　前記電子走行層（７１／１１８）の上に設けられた電子供給層（７２／１２０）と、
　を含む
　付記１～１５のいずれか１つに記載の窒化物半導体装置。
　［付記１７］
　前記高抵抗層（６０／１１４）の厚さ（Ｔ２／ＴＱ）は、前記電子走行層（７１／１１８）の厚さ（Ｔ３／ＴＲ）よりも厚い
　付記１６に記載の窒化物半導体装置。
　［付記１８］
　前記電子走行層（７１／１１８）は、前記高抵抗層（６０／１１４）と同じ材料によって構成されている
　付記１６または１７に記載の窒化物半導体装置。
　［付記１９］
　前記電子供給層（７２／１２０）の上には、ゲート電極（３１／１１０）、前記第１電極としてのソース電極（３２／１２６）、およびドレイン電極（３３／１２８）が設けられており、
　前記ソース電極（３２／１２６）は、前記電子供給層（７２／１２０）と接するソースコンタクト（３２Ａ）を含み、
　前記ビア（９０／１４０）は、前記ソースコンタクト（３２Ａ）と接している
　付記１６～１８のいずれか１つに記載の窒化物半導体装置。
　［付記２０］
　前記ビア（９０／１４０）は、前記第１電極（３２／１２６）に対して複数設けられている
　付記１～１９のいずれか１つに記載の窒化物半導体装置。
　［付記２１］
　前記第１電極（３２／１２６）は複数設けられており、
　前記ビア（９０／１４０）は、複数の前記第１電極（３２／１２６）に対応して複数設けられている
　付記１～２０のいずれか１つに記載の窒化物半導体装置。
　［付記２２］
　前記ソース電極（３２／１２６）は複数設けられており、
　複数の前記ビア（９０／１４０）は、複数の前記ソース電極（３２／１２６）の前記ソースコンタクト（３２Ａ）と接している
　付記１９に記載の窒化物半導体装置。
　［付記２３］
　前記ソースコンタクト（３２Ａ）は、平面視において第１方向（Ｙ）に延びる帯状であり、
　複数の前記ビア（９０／１４０）は、前記第１方向（Ｙ）に離隔して配置されている
　付記２２に記載の窒化物半導体装置。
　［付記２４］
　前記ソースコンタクト（３２Ａ）は、平面視において第１方向（Ｙ）に延びる帯状であり、
　前記ビア（９０／１４０）は、平面視において前記第１方向（Ｙ）に延びている
　付記２２に記載の窒化物半導体装置。
　［付記２５］
　前記高抵抗層（６０／１１４）は、前記導電性基板（５０／１１２）とは異なる材料によって構成されている
　付記１～２４のいずれか１つに記載の窒化物半導体装置。
　［付記２６］
　第１基板面（５１／１１２Ａ）と、前記第１基板面（５１／１１２Ａ）とは反対側の第２基板面（５２／１１２Ｂ）と、を有する導電性基板（５０／１１２）と、
　前記第１基板面（５１／１１２Ａ）の上に設けられ、前記導電性基板（５０／１１２）よりも抵抗値が高い高抵抗層（６０／１１４）と、
　前記高抵抗層（６０／１１４）の上に設けられた窒化物半導体層（７０／１１６）と、
　前記窒化物半導体層（７０／１１６）の上に形成された第１電極（３２／１２６）と、
　前記第１電極（３２／１２６）と電気的に接続され、前記窒化物半導体層（７０／１１６）および前記高抵抗層（６０／１１４）を貫通するとともに前記導電性基板（５０／１１２）と接しているビア（９０／１４０）と、
　を含み、
　前記導電性基板（５０／１１２）は、前記第１基板面（５１／１１２Ａ）から前記第２基板面（５２／１１２Ｂ）に向けて凹む凹部（５３）を含み、
　前記ビア（９０／１４０）は、前記凹部（５３）に埋め込まれている
　窒化物半導体装置（１０）。
　［付記２７］
　前記凹部（５３）の深さ（ＨＲ）は、３μｍ以下である
　付記２６に記載の窒化物半導体装置。
　［付記２８］
　前記導電性基板（５０／１１２）の厚さ（Ｔ１／ＴＰ）は、５０μｍ以上２００μｍ以下である
　付記２７に記載の窒化物半導体装置。
　［付記２９］
　前記第１電極（３２／１２６）と前記ビア（９０／１４０）とは同じ材料によって構成されている
　付記２６～２８のいずれか１つに記載の窒化物半導体装置。
　［付記３０］
　前記第１電極（３２／１２６）と前記ビア（９０／１４０）とは異なる材料によって構成されている
　付記２６～２８のいずれか１つに記載の窒化物半導体装置。
　［付記３１］
　第１基板面（５１／１１２Ａ）と、前記第１基板面（５１／１１２Ａ）とは反対側の第２基板面（５２／１１２Ｂ）と、を有する導電性基板（５０／１１２）と、
　前記第１基板面（５１／１１２Ａ）の上に設けられ、前記導電性基板（５０／１１２）よりも抵抗値が高い高抵抗層（６０／１１４）と、
　前記高抵抗層（６０／１１４）の上に設けられた窒化物半導体層（７０／１１６）と、
　前記窒化物半導体層（７０／１１６）の上に形成された第１電極（３２／１２６）と、
　前記第１電極（３２／１２６）と電気的に接続され、前記窒化物半導体層（７０／１１６）および前記高抵抗層（６０／１１４）を貫通するとともに前記導電性基板（５０／１１２）と接しているビア（９０／１４０）と、
　を含み、
　前記高抵抗層（６０／１１４）は、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを含む
　窒化物半導体装置（１０）。
　［付記３２］
　第１基板面（５１／１１２Ａ）と、前記第１基板面（５１／１１２Ａ）とは反対側の第２基板面（５２／１１２Ｂ）と、を有する導電性基板（５０／１１２）と、
　前記第１基板面（５１／１１２Ａ）の上に設けられ、前記導電性基板（５０／１１２）よりも抵抗値が高い高抵抗層（６０／１１４）と、
　前記高抵抗層（６０／１１４）の上に設けられた窒化物半導体層（７０／１１６）と、
　前記窒化物半導体層（７０／１１６）の上に形成された第１電極（３２／１２６）と、
　前記第１電極（３２／１２６）と電気的に接続され、前記窒化物半導体層（７０／１１６）および前記高抵抗層（６０／１１４）を貫通するとともに前記導電性基板（５０／１１２）と接しているビア（９０／１４０）と、
　を含み、
　前記高抵抗層（６０／１１４）の転位密度は、１×１０５ｃｍ－２以下である
　窒化物半導体装置（１０）。
　［付記３３］
　前記窒化物半導体層（７０／１１６）の転位密度は、前記高抵抗層（６０／１１４）の転位密度よりも小さい
　付記３２に記載の窒化物半導体装置。
　［付記３４］
　第１基板面（５１／１１２Ａ）と、前記第１基板面（５１／１１２Ａ）とは反対側の第２基板面（５２／１１２Ｂ）と、を有する導電性基板（５０／１１２）と、
　前記第１基板面（５１／１１２Ａ）の上に設けられ、前記導電性基板（５０／１１２）よりも抵抗値が高い高抵抗層（６０／１１４）と、
　前記高抵抗層（６０／１１４）の上に設けられた窒化物半導体層（７０／１１６）と、
　前記窒化物半導体層（７０／１１６）の上に形成された第１電極（３２／１２６）と、
　前記第１電極（３２／１２６）と電気的に接続され、前記窒化物半導体層（７０／１１６）および前記高抵抗層（６０／１１４）を貫通するとともに前記導電性基板（５０／１１２）と接しているビア（９０／１４０）と、
　を含み、
　前記窒化物半導体層（７０／１１６）の転位密度は、前記高抵抗層（６０／１１４）の転位密度よりも小さい
　窒化物半導体装置（１０）。
　［付記３５］
　前記高抵抗層（６０／１１４）は、前記窒化物半導体層（７０／１１６）と接している
　付記３１～３４のいずれか１つに記載の窒化物半導体装置。
　［付記３６］
　前記高抵抗層（６０／１１４）の厚さ（Ｔ２／ＴＱ）は、３μｍ以上である
　付記３１～３５のいずれか１つに記載の窒化物半導体装置。
　［付記３７］
　前記高抵抗層（６０／１１４）の厚さ（Ｔ２／ＴＱ）は、２０μｍ以下である
　付記３６に記載の窒化物半導体装置。
　［付記３８］
　前記窒化物半導体層（７０／１１６）は、
　電子走行層（７１／１１８）と、
　前記電子走行層（７１／１１８）の上に設けられた電子供給層（７２／１２０）と、
　を含み、
　前記電子供給層（７２／１２０）の上には、ゲート電極（３１／１１０）、前記第１電極としてのソース電極（３２／１２６）、およびドレイン電極（３３／１２８）が設けられており、
　前記ビア（９０／１４０）は、前記ソース電極（３２／１２６）に電気的に接続されている
　付記３１～３７のいずれか１つに記載の窒化物半導体装置。
　［付記３９］
　前記高抵抗層（６０／１１４）の厚さ（Ｔ２／ＴＱ）は、前記電子走行層（７１／１１８）の厚さ（Ｔ３／ＴＲ）よりも厚い
　付記３８に記載の窒化物半導体装置。
　［付記４０］
　前記電子走行層（７１／１１８）は、前記高抵抗層（６０／１１４）と同じ材料によって構成されている
　付記３８または３９に記載の窒化物半導体装置。
　［付記４１］
　前記高抵抗層（６０／１１４）は、前記導電性基板（５０／１１２）とは異なる材料によって構成されている
　付記３１～４０のいずれか１つに記載の窒化物半導体装置。
　［付記４２］
　前記導電性基板（５０）、前記高抵抗層（６０）、前記窒化物半導体層（７０）、および前記ビア（９０）を含む窒化物半導体チップ（１１）と、
　前記窒化物半導体チップ（１１）が搭載されるダイパッド（１２）と、
　前記窒化物半導体チップ（１１）と電気的に接続される端子（１３／１４／１５）と、
　前記窒化物半導体チップ（１１）を封止するとともに前記ダイパッド（１２）および前記端子（１３／１４／１５）の各々の一部を封止する封止樹脂（１６）と、
　を含む
　付記１～４１のいずれか１つに記載の窒化物半導体装置。
　［付記４３］
　前記封止樹脂（１６）は、第１封止面（１６Ｓ）と、前記第１封止面（１６Ｓ）とは反対側の第２封止面（１６Ｒ）と、を含み、
　前記ダイパッド（１２）および前記端子（１３／１４／１５）の各々は、前記第２封止面（１６Ｒ）から露出している
　付記４２に記載の窒化物半導体装置。
　［付記４４］
　前記電子供給層（７２）の上に設けられ、前記電子供給層（７２）よりも小さなバンドギャップを有し、かつアクセプタ型不純物を含むゲート層（７４）を含み、
　前記ゲート電極（３１）は、前記ゲート層（７４）の上に設けられており、
　前記高抵抗層（６０）は、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを含み、
　前記高抵抗層（６０）の不純物濃度は、前記ゲート層（７４）の不純物濃度よりも高い
　付記１９に記載の窒化物半導体装置。
　［付記４５］
　剥離層（８１０）が設けられたＧａＮ基板（８００）に対して前記剥離層（８１０）を介してＧａＮを含む高抵抗層（６０）および窒化物半導体層（７０）を形成することと、
　前記高抵抗層（６０）および前記窒化物半導体層（７０）を、前記剥離層（８１０）および前記ＧａＮ基板（８００）から剥離することと、
　前記高抵抗層（６０）に接するように導電性基板（５０）を形成することと、
　前記窒化物半導体層（７０）および前記高抵抗層（６０）を貫通するとともに前記導電性基板（５０）と接しているビア（９０）を形成することと、
　前記ビア（９０）と接するように前記窒化物半導体層（７０）の上に第１電極（３２）を形成することと、
　を含み、
　前記高抵抗層（６０）は、ＧａＮによって構成されている
　窒化物半導体装置（１０）の製造方法。
　［付記４６］
　前記高抵抗層（６０）を形成することでは、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを前記高抵抗層（６０）に注入することを含む
　付記４５に記載の窒化物半導体装置の製造方法。
　［付記４７］
　前記窒化物半導体層（７０）を形成することは、
　電子走行層（７１）を形成することと、
　前記電子走行層（７１）の上に電子供給層（７２）を形成することと、
　を含み、
　前記電子走行層（７１）は、前記高抵抗層（６０）よりも薄くなるように形成される
　付記４５または４６に記載の窒化物半導体装置の製造方法。
　［付記４８］
　前記ビア（９０）を形成することと前記第１電極（３２）を形成することとは同じ工程として実施される
　付記４５に記載の窒化物半導体装置の製造方法。
　［付記４９］
　前記ビア（９０）を形成することは、
　前記窒化物半導体層（７０）および前記高抵抗層（６０）を貫通するとともに前記導電性基板（５０）を露出する貫通孔（９４）を形成することと、
　前記貫通孔（９４）内に金属材料を埋め込むこと、
　を含む
　付記４５～４８のいずれか１つに記載の窒化物半導体装置の製造方法。
　［付記５０］
　前記ビア（９０）を形成することは、前記導電性基板（５０）に前記貫通孔（９４）と連通する凹部（５３）を形成することを含み、
　前記貫通孔（９４）内に前記金属材料を埋め込むことは、前記凹部（５３）内に前記金属材料を埋め込むことを含む
　付記４９に記載の窒化物半導体装置の製造方法。
　［付記５１］
　前記ビア（９０）を形成することは、
　第１プラズマエッチングを用いて前記窒化物半導体層（７０）および前記高抵抗層（６０）を貫通する前記貫通孔（９４）を形成することと、
　第２プラズマエッチングを用いて前記導電性基板（５０）に前記凹部（５３）を形成することと、
　を含み、
　前記第１プラズマエッチングのエッチングガスと、前記第２プラズマエッチングのエッチングガスとは互いに異なる種類である
　付記５０に記載の窒化物半導体装置の製造方法。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれる全ての代替、変形、および変更を包含することが意図される。
　１０…窒化物半導体装置
　１１…窒化物半導体チップ
　１１Ｓ…第１チップ面
　１１Ｒ…第２チップ面
　１１Ａ～１１Ｄ…第１～第４チップ側面
　１２…ダイパッド
　１３…ゲート端子
　１４…ソース端子
　１５…ドレイン端子
　１６…封止樹脂
　１６Ｓ…第１封止面
　１６Ｒ…第２封止面
　１６Ａ～１６Ｄ…第１～第４封止側面
　１７…ゲートワイヤ
　１８…ソースクリップ
　１９…ドレインクリップ
　２１…ゲートパッド
　２２…ソースパッド
　２３…ドレインパッド
　２３Ｅ…端部ドレインパッド
　３１…ゲート電極
　３２…ソース電極
　３２Ａ…ソースコンタクト
　３３…ドレイン電極
　３３Ａ…ドレインコンタクト
　３４…フィールドプレート電極
　４１…ゲート配線
　４１Ａ…外周ゲート配線
　４１Ｂ…中間ゲート配線
　４１Ｃ…パッド接続部
　４１Ｄ…外周配線部
　４２Ａ～４２Ｃ…ソース配線
　４３Ａ～４３Ｃ…ドレイン配線
　４４…ゲートビア
　４５…ソースビア
　４６…ドレインビア
　５０…導電性基板
　５１…第１基板面
　５２…第２基板面
　５３…凹部
　５３Ａ…底面
　５３Ｂ…側面
　５３Ｃ，５３Ｄ…コーナ面
　６０…高抵抗層
　６１…第１面
　６２…第２面
　６３…転位線
　７０…窒化物半導体層
　７１…電子走行層
　７２…電子供給層
　７２Ａ…上面
　７３…二次元電子ガス（２ＤＥＧ）
　７４…ゲート層
　７４Ａ…リッジ部
　７４ＡＡ…上面
　７４Ｂ…ソース側延在部
　７４ＢＡ…上面
　７４Ｃ…ドレイン側延在部
　７４ＣＡ…上面
　８１…第１絶縁層
　８１Ａ…ソース開口部
　８１Ｂ…ドレイン開口部
　８２…第２絶縁層
　９０…ビア
　９１…第１端面
　９２…第２端面
　９３…側面
　９４…貫通孔
　９５，９６…コーナ面
　１０２…絶縁層
　１０４…ソース配線
　１０４Ａ…ベース部
　１０４Ｂ…ソースフィンガー
　１０６…ドレイン配線
　１０６Ａ…ベース部
　１０６Ｂ…ドレインフィンガー
　１０８…ゲート配線
　１１０…ゲート電極
　１１２…ＳｉＣ基板
　１１２Ａ…第１基板面
　１１２Ｂ…第２基板面
　１１４…高抵抗層
　１１４Ａ…第１面
　１１４Ｂ…第２面
　１１６…窒化物半導体層
　１１８…電子走行層
　１２０…電子供給層
　１２２…二次元電子ガス（２ＤＥＧ）
　１２４…第１絶縁層
　１２４Ａ…ソースコンタクト開口部
　１２４Ｂ…ドレインコンタクト開口部
　１２４Ｃ…ゲートコンタクト開口部
　１２６…ソース電極
　１２６Ａ…ソースコンタクト
　１２８…ドレイン電極
　１３０…第２絶縁層
　１３０Ａ…第１開口部
　１３０Ｂ…第２開口部
　１４０…ビア
　１４１…第１端面
　１４２…第２端面
　１４３…側面
　８００…ＧａＮ基板
　８０１…第１基板面
　８０２…第２基板面
　８１０…剥離層（二次元材料）
　８２０…保持部材
　ＴＮ…窒化物トランジスタ
　ＴＡ…第１トランジスタセル
　ＴＢ…第２トランジスタセル
　ＴＣ…第３トランジスタセル
　ＳＤ…導電性接合材
　ＲＣ…コーナ領域
　Ｔ１…導電性基板の厚さ
　Ｔ２…高抵抗層の厚さ
　Ｔ３…電子走行層の厚さ
　Ｔ４…電子供給層の厚さ
　Ｔ５…窒化物半導体層の厚さ
　ＴＰ…ＳｉＣ基板の厚さ
　ＴＱ…高抵抗層の厚さ
　ＴＲ…電子走行層の厚さ
　ＴＳ…電子供給層の厚さ
　ＴＴ…窒化物半導体層の厚さ
　Ｄ１，Ｄ２…方向
　ＤＡ…第１方向
　ＤＢ…第２方向
　ＬＶ…ビアの長さ
　ＬＵ…ビアの長さ
　ＨＲ…凹部の深さ

Claims (20)

  1. 　第１基板面と、前記第１基板面とは反対側の第２基板面と、を有する導電性基板と、
    　前記第１基板面の上に設けられ、前記導電性基板よりも抵抗値が高い高抵抗層と、
    　前記高抵抗層の上に設けられた窒化物半導体層と、
    　前記窒化物半導体層の上に形成された第１電極と、
    　前記第１電極と電気的に接続され、前記窒化物半導体層および前記高抵抗層を貫通するとともに前記導電性基板と接しているビアと、
    　を含み、
    　前記高抵抗層は、ＧａＮによって構成されており、前記第１基板面と接している
    　窒化物半導体装置。
  2. 　前記高抵抗層は、前記窒化物半導体層と接している
    　請求項１に記載の窒化物半導体装置。
  3. 　前記高抵抗層の厚さは、前記導電性基板の厚さよりも薄い
    　請求項１または２に記載の窒化物半導体装置。
  4. 　前記高抵抗層の厚さは、３μｍ以上である
    　請求項１～３のいずれか一項に記載の窒化物半導体装置。
  5. 　前記高抵抗層の厚さは、２０μｍ以下である
    　請求項４に記載の窒化物半導体装置。
  6. 　前記高抵抗層の転位密度は、１×１０５ｃｍ－２以下である
    　請求項１～５のいずれか一項に記載の窒化物半導体装置。
  7. 　前記窒化物半導体層の転位密度は、前記高抵抗層の転位密度よりも小さい
    　請求項１～６のいずれか一項に記載の窒化物半導体装置。
  8. 　前記高抵抗層は、不純物として遷移金属元素、Ｍｇ、Ｂ、およびＣの少なくとも１つを含む
    　請求項１～７のいずれか一項に記載の窒化物半導体装置。
  9. 　前記導電性基板は、前記第１基板面から前記第２基板面に向けて凹む凹部を含み、
    　前記ビアは、前記凹部に埋め込まれている
    　請求項１～８のいずれか一項に記載の窒化物半導体装置。
  10. 　前記凹部の深さは、３μｍ以下である
    　請求項９に記載の窒化物半導体装置。
  11. 　前記導電性基板の厚さは、５０μｍ以上２００μｍ以下である
    　請求項１０に記載の窒化物半導体装置。
  12. 　前記第１電極と前記ビアとは同じ材料によって構成されている
    　請求項１～１１のいずれか一項に記載の窒化物半導体装置。
  13. 　前記第１電極と前記ビアとは異なる材料によって構成されている
    　請求項１～１１のいずれか一項に記載の窒化物半導体装置。
  14. 　前記導電性基板の抵抗値は、２×１０－２Ωｃｍ以下である
    　請求項１～１３のいずれか一項に記載の窒化物半導体装置。
  15. 　前記高抵抗層の抵抗値は、１×１０５Ωｃｍ以上である
    　請求項１～１４のいずれか一項に記載の窒化物半導体装置。
  16. 　前記窒化物半導体層は、
    　電子走行層と、
    　前記電子走行層の上に設けられた電子供給層と、
    　を含む
    　請求項１～１５のいずれか一項に記載の窒化物半導体装置。
  17. 　前記高抵抗層の厚さは、前記電子走行層の厚さよりも厚い
    　請求項１６に記載の窒化物半導体装置。
  18. 　前記電子走行層は、前記高抵抗層と同じ材料によって構成されている
    　請求項１６または１７に記載の窒化物半導体装置。
  19. 　前記電子供給層の上には、ゲート電極、前記第１電極としてのソース電極、およびドレイン電極が設けられており、
    　前記ソース電極は、前記電子供給層と接するソースコンタクトを含み、
    　前記ビアは、前記ソースコンタクトと接している
    　請求項１６～１８のいずれか一項に記載の窒化物半導体装置。
  20. 　剥離層が設けられたＧａＮ基板に対して前記剥離層を介してＧａＮを含む高抵抗層および窒化物半導体層を形成することと、
    　前記高抵抗層および前記窒化物半導体層を、前記剥離層および前記ＧａＮ基板から剥離することと、
    　前記高抵抗層に接するように導電性基板を形成することと、
    　前記窒化物半導体層および前記高抵抗層を貫通するとともに前記導電性基板と接しているビアを形成することと、
    　前記ビアと接するように前記窒化物半導体層の上に第１電極を形成することと、
    　を含み、
    　前記高抵抗層は、ＧａＮによって構成されている
    　窒化物半導体装置の製造方法。
PCT/JP2025/019818 2024-06-07 2025-06-02 窒化物半導体装置および窒化物半導体装置の製造方法 Pending WO2025254050A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2024093023 2024-06-07
JP2024-093023 2024-06-07

Publications (1)

Publication Number Publication Date
WO2025254050A1 true WO2025254050A1 (ja) 2025-12-11

Family

ID=97960777

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2025/019818 Pending WO2025254050A1 (ja) 2024-06-07 2025-06-02 窒化物半導体装置および窒化物半導体装置の製造方法

Country Status (1)

Country Link
WO (1) WO2025254050A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP2012038885A (ja) * 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
JP2012243886A (ja) * 2011-05-18 2012-12-10 Sharp Corp 半導体装置
JP2014165501A (ja) * 2013-02-26 2014-09-08 Freescale Semiconductor Inc Ｍｉｓｈｆｅｔおよびショットキーデバイスの統合
CN104409499A (zh) * 2014-12-15 2015-03-11 苏州捷芯威半导体有限公司 半导体外延结构、半导体器件及其制造方法
CN105679890A (zh) * 2016-02-29 2016-06-15 中山大学 一种半导体薄膜型器件的制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP2012038885A (ja) * 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
JP2012243886A (ja) * 2011-05-18 2012-12-10 Sharp Corp 半導体装置
JP2014165501A (ja) * 2013-02-26 2014-09-08 Freescale Semiconductor Inc Ｍｉｓｈｆｅｔおよびショットキーデバイスの統合
CN104409499A (zh) * 2014-12-15 2015-03-11 苏州捷芯威半导体有限公司 半导体外延结构、半导体器件及其制造方法
CN105679890A (zh) * 2016-02-29 2016-06-15 中山大学 一种半导体薄膜型器件的制备方法

Similar Documents

Publication Publication Date Title
EP2763179B1 (en) High Electron Mobility Transistor (HEMT)
JP5240966B2 (ja) 窒化ガリウム半導体素子
US12471341B2 (en) Method of fabricating a semiconductor device
JP2025164918A (ja) 半導体装置及びその製造方法
TWI647846B (zh) 半導體裝置之製造方法及半導體裝置
EP4437592B1 (en) A vertical hemt, an electrical circuit, and a method for producing a vertical hemt
TWI770023B (zh) 化合物半導體裝置及其製造方法
JP2009004398A (ja) 半導体装置およびこれを用いた電力変換装置
EP1705714A2 (en) Field effect transistor and method of manufacturing the same
TWI731077B (zh) 磊晶基板
CN120709226A (zh) 半导体装置
JP5468761B2 (ja) 半導体装置、ウエハ構造体および半導体装置の製造方法
WO2025254050A1 (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
JP2024534319A (ja) 基板凹所を組み込んだ半導体デバイス
US8586433B2 (en) Compound semiconductor device and manufacturing method thereof
EP4614576A1 (en) A semiconductor structure and a method to produce a semiconductor structure
US12062651B2 (en) Semiconductor device
US20250079241A1 (en) Method for producing a power component based on a wide bandgap semiconductor and a power component
US20220085199A1 (en) Semiconductor device
US20240194759A1 (en) Field effect transistor
US20240194751A1 (en) Transistor devices including self-aligned ohmic contacts and contact regions and related fabrication methods
WO2025177918A1 (ja) 窒化物半導体装置
WO2022054600A1 (ja) 半導体装置
JP2002289774A (ja) 多層構造半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25819808

Country of ref document: EP

Kind code of ref document: A1