WO2025253975A1 - 表示装置および電子機器 - Google Patents

表示装置および電子機器

Info

Publication number
WO2025253975A1
WO2025253975A1 PCT/JP2025/019064 JP2025019064W WO2025253975A1 WO 2025253975 A1 WO2025253975 A1 WO 2025253975A1 JP 2025019064 W JP2025019064 W JP 2025019064W WO 2025253975 A1 WO2025253975 A1 WO 2025253975A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
drain
conductor pattern
source
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/019064
Other languages
English (en)
French (fr)
Inventor
尭之 坂口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of WO2025253975A1 publication Critical patent/WO2025253975A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • This technology relates to display devices and electronic devices.
  • Patent Document 1 discloses a technique for repairing bright or dark spot defects in pixels formed at the outermost edge of a pixel region that emits light using dummy pixels.
  • Patent Document 1 utilizes dummy pixels, and does not disclose any technology for improving yield by devising the layout of pixel circuits.
  • One of the objectives of this technology is to provide display devices and electronic devices that can improve yield, for example.
  • This technology is, for example, A light-emitting element; a driving transistor connected in series with the light emitting element between a first power supply line portion and a second power supply line portion, and supplying a current corresponding to a data signal to the light emitting element; a first voltage is supplied to the first power supply line; a second voltage lower than the first voltage is supplied to the second power supply line;
  • the display device has a second conductor pattern formed adjacent to a first conductor pattern connected to the anode of the light-emitting element, the second conductor pattern having a voltage lower than the first voltage at least when the light-emitting element emits light.
  • This technology is, for example, An electronic device having a display device according to the present technology.
  • FIG. 1 is a diagram showing an example of the configuration of a display device applicable to an embodiment of the present technology.
  • FIG. 2 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 3 is a diagram schematically illustrating an example of a stacked structure of a pixel circuit.
  • FIG. 4A is a diagram showing a part of the conductor pattern of the third wiring layer (3MT) in the comparative example
  • FIG. 4B is a diagram showing a part of the conductor pattern of the fourth wiring layer (4MT) in the comparative example.
  • FIG. 5 is a diagram showing the cross-sectional structure of the third wiring layer and the fourth wiring layer in the comparative example.
  • FIG. 6A is a diagram showing a portion of the conductor pattern of the third wiring layer (3MT) in the first embodiment
  • FIG. 6B is a diagram showing a portion of the conductor pattern of the fourth wiring layer (4MT) in the first embodiment
  • FIG. 7A is a diagram showing a portion of the conductor pattern of the third wiring layer (3MT) in the second embodiment
  • FIG. 7B is a diagram showing a portion of the conductor pattern of the fourth wiring layer (4MT) in the second embodiment
  • FIG. 8 is a diagram showing the cross-sectional structure of the third wiring layer and the fourth wiring layer in the second embodiment.
  • FIG. 9 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 10 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 11 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 12 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 13 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 14 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 15 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 16 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 17 is a diagram showing an example of the configuration of a pixel circuit.
  • FIG. 18 is a perspective view showing an example of the appearance of a head-mounted display.
  • FIG. 19 is a perspective view showing an example of the appearance of another head-mounted display.
  • FIG. 20A and 20B are front and rear views showing an example of the external appearance of a digital still camera.
  • FIG. 21 is a perspective view showing an example of the appearance of a television device.
  • FIG. 22 is a perspective view illustrating an example of the appearance of a smartphone.
  • 23A and 23B are diagrams illustrating an example of the interior of a vehicle viewed from the rear to the front of the vehicle, respectively, and are diagrams illustrating an example of the interior of a vehicle viewed from diagonally rear to diagonally front of the vehicle.
  • FIG. 24 is a diagram showing an example of a layout for forming pixels.
  • FIG. 25 is a diagram showing an example of a layout for forming pixels.
  • FIG. 26A is a plan view showing an example of a layout for forming pixels
  • FIG. 26B is a cross-sectional view showing an example of the pixel layout.
  • FIG. 1 is a diagram illustrating a configuration example of a display device 1 applicable to an embodiment of the present technology.
  • the display device 1 is a device that displays various information such as images using light-emitting elements.
  • the light-emitting elements are, for example, light-emitting diodes (LEDs).
  • LEDs include LEDs used in micro LED displays and organic light-emitting diodes (OLEDs) used in organic electroluminescence (EL) displays.
  • OLEDs organic light-emitting diodes
  • EL organic electroluminescence
  • the display device 1 will be described as employing OLEDs as light-emitting elements.
  • the display device 1 is, for example, a display mounted in an electronic device. Specific examples of electronic devices to which the display device 1 can be applied will be described later.
  • the display device 1 has the following circuit blocks: a pixel unit 2, a timing controller 3, a first drive unit 4, and a second drive unit 5.
  • the display device 1 has these circuit blocks mounted on a substrate, for example.
  • the substrate may include a semiconductor substrate such as silicon.
  • the pixel section 2 is not shown here, but specifically has a plurality of pixels (pixel circuits) PIX arranged in a matrix of m rows and n columns (m and n are natural numbers), forming a pixel area. Note that the pixel arrangement may be other than a matrix.
  • the pixel section 2 is provided with pixels that represent the three primary colors of R (red), G (green), and B (blue), for example, to represent a color image. Note that the color representation of an image is not limited to this, and may be configured to represent, for example, a monochrome (black and white) image. The specific configuration and operation of the pixel PIX will be described later.
  • the pixel section 2 also has control lines WSL, DSL, and AZSL that extend along the rows of the pixel array, and a signal line SGL that extends along the columns of the pixel array.
  • the control lines WSL, DSL, and AZSL are each provided for each pixel row, and the signal line SGL is provided for each pixel column.
  • the control lines WSL, DSL, and AZSL are each connected to the output terminal of the corresponding row of the first drive unit 4 and the pixel group of the corresponding row.
  • the signal line SGL is each connected to the output terminal of the corresponding column of the second drive unit 5 and the pixel group of the corresponding column.
  • a control signal that controls the writing of a pixel signal to the pixel PIX is supplied to the control line WSL
  • a control signal that controls the light emission of the pixel PIX is supplied to the control line DSL
  • a control signal that appropriately initializes the pixel PIX is supplied to the control line AZSL
  • a pixel signal is supplied to the signal line SGL.
  • the control signal is a signal that performs control by switching the voltage level (for example, switching between low voltage and high voltage). Note that the types of control lines connected to the first drive unit 4 and the signal lines connected to the second drive unit 5 are changed as appropriate depending on the configuration of the pixels PIX in the pixel unit 2.
  • the timing controller 3 controls the drive timing of the first drive unit 4 and the second drive unit 5.
  • the timing controller 3 controls the operations of the first drive unit 4 and the second drive unit 5 based on drive signals input from an external device (e.g., a display controller).
  • the timing controller 3 is connected to the first drive unit 4, and outputs a control signal to the first drive unit 4 that controls the first drive unit 4.
  • the timing controller 3 is also connected to the second drive unit 5, and outputs a control signal to the second drive unit 5 that controls the second drive unit 5.
  • the first drive unit 4 generates shift signals for each pixel row based on control signals input from the timing controller 3, and generates control signals for driving the control lines WSL, DSL, and AZSL using the generated shift signals, and outputs them to the pixel unit 2.
  • the first drive unit 4 can be configured, for example, as a shift register type circuit having a shift register circuit in the signal input section.
  • the first drive unit 4 is not limited to this, and can also be configured, for example, as an address decoder type circuit having an address decoder in the signal input section.
  • the second driving unit 5 distributes image data input from an external device (e.g., a display controller) to each signal line SGL based on a control signal input from the timing controller 3, converts the distributed image data into pixel signals, and outputs them to the corresponding signal lines SGL of the pixel unit 2.
  • the second driving unit 5 can be configured, for example, with a RAMPDAC circuit that uses a ramp waveform analog signal to generate the pixel signals output to the signal lines SGL.
  • the second driving unit 5 is not limited to this, and can also be configured, for example, with a voltage follower circuit that has a voltage follower circuit in the output section to the signal line SGL.
  • FIG. 2 shows an example configuration of a pixel PIX in the pixel section 2. Note that appropriate body voltages are applied to the bodies of the following transistors.
  • This pixel PIX has capacitors C11 and C12, transistors MP12 to MP15, and a light-emitting element EL.
  • Transistors MP12 to MP15 are P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). The gate of transistor MP12 is connected to the control line WSL, one of the source and drain is connected to the signal line SGL, and the other of the source and drain is connected to the gate of transistor MP14 and the other end of capacitor C12.
  • capacitor C11 is connected to the power supply line VCCP, and the other end is connected to one end of capacitor C12, the other of the source and drain of transistor MP13, and one of the source and drain of transistor MP14.
  • One end of capacitor C12 is connected to the other end of capacitor C11, the other of the source and drain of transistor MP13, and one of the source and drain of transistor MP14, and the other end is connected to the other of the source and drain of transistor MP12 and the gate of transistor MP14.
  • the gate of transistor MP13 is connected to the control line DSL, one of the source and drain is connected to the power supply line VCCP, and the other of the source and drain is connected to one of the source and drain of transistor MP14, the other end of capacitor C11, and one end of capacitor C12.
  • the gate of transistor MP14 is connected to the other of the source and drain of transistor MP12 and the other end of capacitor C12, one of the source and drain is connected to the other of the source and drain of transistor MP13, the other end of capacitor C11, and one end of capacitor C12, and the other of the source and drain is connected to the anode of the light-emitting element EL and one of the source and drain of transistor MP15.
  • the gate of transistor MP15 is connected to control line AZSL, one of the source and drain is connected to the other of the source and drain of transistor MP14 and the anode of the light-emitting element EL, and the other of the source and drain is connected to the power supply line VSS.
  • the anode of the light-emitting element EL is connected to the other of the source and drain of transistor MP14 and one of the source and drain of transistor MP15, and the cathode is connected to the power supply line Vcath.
  • Transistor MP13 when transistor MP12 is turned on, the voltage across capacitor C12 (storage capacitor) is set based on the pixel signal supplied from signal line SGL.
  • Transistor MP13 turns on and off based on the signal on control line DSL. While transistor MP13 is on, transistor MP14 passes a current to the light-emitting element EL that corresponds to the voltage across capacitor C12. The light-emitting element EL emits light based on the current supplied from transistor MP14. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistor MP15 turns on and off based on the signal on control line AZSL.
  • transistor MP15 While transistor MP15 is on, the anode voltage of the light-emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • transistors MP12 to MP15 may be transistors using low-temperature polycrystalline silicon (LTPS: Low Temperature Polysilicon).
  • LTPS Low Temperature Polysilicon
  • at least one of transistors MP12 and MP15 may be a transistor using an oxide semiconductor.
  • this pixel PIX includes a light-emitting element EL.
  • This pixel PIX also includes a transistor MP14 (drive transistor) that is connected in series with the light-emitting element EL between a power supply line VCCP (first power supply line) and a power supply line Vcath (second power supply line), and supplies a current to the light-emitting element EL that corresponds to a pixel signal serving as a data signal.
  • a predetermined first voltage is supplied to the power supply line VCCP, and a predetermined second voltage lower than the first voltage is supplied to the power supply line Vcath.
  • FIG. 3 is a schematic diagram showing an example of the layered structure of the pixel PIX.
  • the pixel PIX has a structure in which four wiring layers 11 to 14 are layered on a semiconductor substrate 10. Specifically, a first wiring layer 11 (1MT), a second wiring layer 12 (2MT), a third wiring layer 13 (3MT), and a fourth wiring layer 14 (4MT) are layered in this order on the semiconductor substrate 10.
  • Each of the wiring layers 11 to 14 forms a conductor pattern made of a conductive material such as aluminum.
  • Each of the wiring layers 11 to 14 is layered via an insulator layer 15 made of an insulating material (e.g., silicon oxide).
  • an insulating material e.g., silicon oxide
  • Each of the wiring layers 11 to 14 is connected via a conductive conduction hole 16 (through-hole) formed in the insulator layer 15.
  • the conduction hole 16 is formed, for example, by filling a through-hole in the insulator layer 15 with a conductor such as tungsten.
  • Semiconductor elements such as the above-mentioned transistor MP14 are formed on the semiconductor substrate 10.
  • the first wiring layer 11 is stacked on the semiconductor substrate 10 via an insulator layer 15, and is connected to the electrodes of the semiconductor elements on the semiconductor substrate 10 via conductive holes 16.
  • the conductor pattern of the fourth wiring layer 14 includes the anode electrode 14A of the light-emitting element EL.
  • An organic layer 17 functioning as a light-emitting layer and a cathode electrode 18 of the light-emitting element EL are stacked in this order on the anode electrode 14A of the light-emitting element EL, thereby forming the light-emitting element EL.
  • the display device 1 according to the embodiment of the present technology is characterized by the layout of the pixels PIX.
  • the layout of the pixels PIX Before describing the layout of the pixels PIX according to the embodiment of the present technology, we will now describe the layout of the pixels PIX in a comparative example.
  • Comparative Example> 4 and 5 are diagrams showing an example of the layout of a pixel PIX in a comparative example.
  • Fig. 4A shows a portion of the conductor pattern (indicated by dashed hatching) of the third wiring layer 13 (3MT), and
  • Fig. 4B shows a portion of the conductor pattern of the fourth wiring layer 14 (4MT).
  • Figs. 4A and 4B show the conductor pattern around the anode electrode 14A.
  • Fig. 5 is a cross-sectional view taken along the cross-sectional line AA-AA in Fig. 4 (insulator layer 15 is not shown).
  • the conductor Anode, the power supply line VCCP, and the signal line SGL are formed as conductor patterns around the anode electrode 14A in the fourth wiring layer 14.
  • the conductor Anode is connected to the anode electrode 14A of the light-emitting element EL and has the same voltage as the anode electrode 14A of the light-emitting element EL.
  • the conductor Anode in the fourth wiring layer 14 includes the anode electrode 14A.
  • the conductor Anode in the topmost fourth wiring layer 14 is formed large (e.g., the largest and most island-shaped compared to the other layers) because it serves as a base for the light-emitting element EL (as the anode electrode 14A).
  • a power supply line VCCP runs parallel to this conductor Anode.
  • the power supply line VCCP is a power supply line connected to the anode side of the light-emitting element EL. More specifically, the power supply line VCCP is a positive power supply line used in the pixel PIX to emit light from the light-emitting element EL.
  • the conductor Anode of the fourth wiring layer 14 is formed in a rectangular shape, and the power supply line VCCP runs parallel to it along three sides, namely, one long side and both short sides.
  • the conductor Anode of the fourth wiring layer 14 is surrounded by the power supply line VCCP on three of its four sides.
  • the signal line SGL runs parallel to it along the other long side.
  • a power supply line VCCP, a power supply line VSS, a signal line SGL, a conductor DRs, and a conductor Anode are formed as conductor patterns in the lower periphery (third wiring layer 13) of the anode electrode 14A of the fourth wiring layer 14.
  • the power supply line VSS is a negative power supply (a power supply with a lower voltage than the voltage of the power supply line VCCP) used to initialize the voltage of a predetermined node (in this embodiment, the anode of the light-emitting element EL) in the pixel PIX.
  • the conductor DRs is connected to one of the source and drain electrodes (DRs) of the transistor MP14 (drive transistor) and is at the same voltage as that electrode.
  • the conductor connected to the source electrode of the transistor MP14 basically has a lower voltage than the power supply line VCCP, but is applied with a high voltage almost the same as that of the power supply line VCCP during light emission.
  • the conductor DRs in the third wiring layer 13 includes the lower electrode 13A of the capacitor C11 (auxiliary capacitance Csub).
  • An upper electrode 13B is stacked on the lower electrode 13A via a capacitance insulating film 13C, thereby forming the capacitor C11, which is an MIM (Metal Insulator Metal) capacitor.
  • the upper electrode 13B is connected to the power supply line VCCP via a conductive hole 16, and is a conductor with the same voltage as the power supply line VCCP.
  • a conductor DRs and an upper electrode 13B are provided below the conductor Anode of the fourth wiring layer 14 (4MT).
  • the conductor Anode that forms the anode electrode 14A and the conductor pattern DRs are arranged adjacent to each other with an insulator layer 15 interposed between them.
  • the conductor Anode that forms the anode electrode 14A and the upper electrode 13B are arranged adjacent to each other with an insulator layer 15 interposed between them.
  • the high-voltage upper electrode 13B and conductor DRs are arranged below the conductor Anode of the fourth wiring layer 14. If an interlayer short occurs, the voltage of the anode electrode 14A of the light-emitting element EL will increase, causing the light-emitting element EL to emit light and become a bright spot. These bright spots lead to a decrease in yield. Therefore, in each of the embodiments described below, the yield is improved by devising the layout of the pixel PIX.
  • Fig. 6 is a diagram showing an example of the layout of the pixel PIX in this embodiment.
  • Fig. 6A shows a part of the conductor pattern of the third wiring layer 13 (3MT)
  • Fig. 6B shows a part of the conductor pattern of the fourth wiring layer 14 (4MT).
  • Figs. 6A and 6B show the conductor pattern around the anode electrode 14A.
  • conductor Anode, power line VCCP, power line (other power line) VSS, and signal line SGL are formed as conductor patterns around the anode electrode 14A in the fourth wiring layer 14.
  • conductor Anode in the fourth wiring layer 14 includes the anode electrode 14A.
  • a power line VSS which has a lower voltage than the power line VCCP at least during light emission, runs parallel to this conductor Anode.
  • conductor Anode in the fourth wiring layer 14 is formed in a rectangular shape, with power lines VSS running parallel to one long side and three short sides. In other words, conductor Anode in the fourth wiring layer 14 is surrounded on three of its four sides by power lines VSS.
  • a signal line SGL runs parallel to the other long side. Therefore, the power supply line VCCP is not located adjacent to the conductor Anode of the fourth wiring layer 14 in the same layer.
  • the conductor Anode and power supply line VSS run parallel to each other in the fourth wiring layer 14. If these were to short-circuit, the voltage at the anode electrode 14A of the light-emitting element EL would drop, causing the light-emitting element EL to not emit light and resulting in a dark dot. Dark dots are less visible than bright dots, so the inspection standards for determining defects are less stringent and they are less likely to result in defective products. For example, a single bright dot defect will result in a defective product, but a single dark dot defect will not result in a defective product. In other words, yield can be improved.
  • the display device 1 has a pixel PIX including a light-emitting element EL and a transistor MP14 (drive transistor) connected in series with the light-emitting element EL between a power line VCCP (first power line) and a power line Vcath (second power line) and supplying a current corresponding to a data signal to the light-emitting element EL.
  • a first voltage is supplied to the power line VCCP, and a second voltage lower than the first voltage is supplied to the power line Vcath.
  • a power line VSS (second conductor pattern) is formed adjacent to a conductor Anode (first conductor pattern) connected to the anode of the light-emitting element EL, and the power line VSS has a voltage lower than the first voltage at least when the light-emitting element EL emits light.
  • the power line VSS is formed adjacent to the conductor Anode in the same layer.
  • the power line VCCP (third conductor pattern) is not formed adjacent to the conductor Anode in the same layer.
  • the conductor pattern connected to the gate electrode of transistor MP13 can also be the second conductor pattern.
  • a low-voltage control signal is generally supplied to the gate of Pch transistor MP13 (the light-emitting control transistor connected to control line DSL) during light emission.
  • Pch transistor MP13 the light-emitting control transistor connected to control line DSL
  • the third conductor pattern can also be the conductor pattern connected to the gate electrode of transistor MP12, the conductor pattern connected to the gate electrode of transistor MP15, or the conductor pattern connected to one of the source and drain electrodes of transistor MP14.
  • a high-voltage control signal is generally supplied to the gates of P-channel transistor MP12 (a write transistor connected to control line WSL) and transistor MP15 (an initialization transistor connected to control line AZSL) during light emission.
  • one of the source and drain electrodes of P-channel transistor MP14 (a drive transistor that controls the current flowing through the light-emitting element EL) becomes a high voltage (a voltage approximately equal to the power supply line VCCP) during light emission.
  • a high voltage a voltage approximately equal to the power supply line VCCP
  • yield can be improved.
  • the term "basically” here also includes cases where a short period of low voltage is provided for some purpose.
  • the first conductor pattern is not limited to the conductor Anode that forms the anode electrode 14A of the light-emitting element EL.
  • it may be a conductor Anode other than that of the fourth wiring layer 14, such as the conductor Anode of the third wiring layer 13.
  • the explanations for these first, second, and third conductor patterns also apply to the second embodiment, etc., described below.
  • FIGS. 7 and 8 are diagrams showing an example of the layout of the pixel PIX according to the second embodiment.
  • FIG. 7A shows a portion of the conductor pattern of the third wiring layer 13 (3MT)
  • FIG. 7B shows a portion of the conductor pattern of the fourth wiring layer 14 (4MT).
  • FIGS. 7A and 7B show the conductor pattern around the anode electrode 14A.
  • FIG. 8 is a cross-sectional view taken along the cross-sectional line BB-BB in FIG. 7 (the insulator layer 15 is not shown).
  • the third wiring layer 13 which is the layer adjacent to (specifically, the lower layer of) the anode electrode 14A of the fourth wiring layer 14, has a conductor pattern including a power supply line VCCP, a power supply line VSS, a signal line SGL, a conductor DRs, and a conductor Anode.
  • the conductor DRs is connected to one of the source and drain electrodes (DRs) of the transistor MP14 (drive transistor) and has the same voltage as that electrode.
  • the conductor Anode is connected to the anode electrode 14A of the light-emitting element EL and has the same voltage as the anode electrode 14A of the light-emitting element EL.
  • the conductor DRs in the third wiring layer 13 includes the lower electrode 13A of the capacitor C11 (auxiliary capacitance Csub).
  • An upper electrode 13B is laminated on the lower electrode 13A via a capacitance insulating film 13C, thereby forming the capacitor C11, which is an MIM (Metal Insulator Metal) capacitor.
  • the upper electrode 13B is connected to the power supply line VCCP via a conductive hole 16 and is a conductor with the same voltage as the power supply line VCCP.
  • the conductor Anode in the third wiring layer 13 is surrounded on three of its four sides by the power supply line VSS. This makes it less likely for a bright spot to occur in the third wiring layer 13, even if a short circuit occurs in the same layer.
  • a conductor Anode, a power supply line VCCP, and a signal line SGL are formed as conductor patterns around the anode electrode 14A in the fourth wiring layer 14.
  • the power supply line VCCP, conductor DRs, and upper electrode 13B are not provided, but only the power supply line VSS is provided.
  • conductor Anode forming the anode electrode 14A and the power supply line VSS are arranged adjacent to each other with the insulator layer 15 interposed between them.
  • the power supply line VSS is arranged under conductor Anode of the fourth wiring layer 14.
  • the display device 1 has a pixel PIX including a light-emitting element EL and a transistor MP14 (drive transistor) connected in series with the light-emitting element EL between a power supply line VCCP (first power supply line) and a power supply line Vcath (second power supply line) and supplying a current corresponding to a data signal to the light-emitting element EL.
  • a first voltage is supplied to the power supply line VCCP, and a second voltage lower than the first voltage is supplied to the power supply line Vcath.
  • a power supply line VSS (second conductor pattern) is formed adjacent to a conductor Anode (first conductor pattern) connected to the anode of the light-emitting element EL, and the power supply line VSS has a voltage lower than the first voltage at least when the light-emitting element EL emits light.
  • the power supply line VSS is formed adjacent to the conductor Anode between layers.
  • the power supply line VCCP (third conductor pattern) is not formed adjacent to the conductor Anode between layers.
  • a third conductor pattern is not arranged adjacent to the first conductor pattern connected to the anode of the light-emitting element EL in the same layer or an adjacent layer. This prevents a short between the first conductor pattern and the third conductor pattern, reduces bright spot defects, and improves yield.
  • (Configuration Example 1) 9 shows an example of the configuration of a pixel PIX included in the pixel section 2.
  • the pixel PIX includes a capacitor C01, transistors MN02 and MN03, and a light-emitting element EL.
  • the transistors MN02 and MN03 are N-type MOSFETs.
  • the gate of the transistor MN02 is connected to a control line WSL, the other of its source and drain is connected to a signal line SGL, and one of its source and drain is connected to the gate of the transistor MN03 and one end of the capacitor C01.
  • One end of the capacitor C01 is connected to one of the source and drain of the transistor MN02 and the gate of the transistor MN03, and the other end is connected to one of the source and drain of the transistor MN03 and the anode of the light-emitting element EL.
  • the gate of the transistor MN03 is connected to one of the source and drain of the transistor MN02 and one end of the capacitor C01, the other of its source and drain is connected to the power supply line VCCP, and one of its source and drain is connected to the other end of the capacitor C01 and the anode of the light-emitting element EL.
  • the anode of the light-emitting element EL is connected to one of the source and drain of the transistor MN03 and the other end of the capacitor C01, and the cathode is connected to the power supply line Vcath.
  • the voltage of the power supply line VCCP is appropriately switched between a first voltage corresponding to the above-mentioned first voltage and a second voltage lower than the first voltage.
  • pixel PIX when transistor MN02 is turned on, the voltage across capacitor C01 is set based on the pixel signal supplied from signal line SGL.
  • transistor MN03 passes a current corresponding to the voltage across capacitor C01 through light-emitting element EL.
  • the light-emitting element EL emits light based on the current supplied from transistor MN03.
  • pixel PIX emits light at a brightness corresponding to the pixel signal. Note that during the period when the voltage of power supply line VCCP is the second voltage, the light-emitting element EL is extinguished.
  • the second conductor pattern can be, for example, a conductor pattern connected to the gate electrode of transistor MN02.
  • a low-voltage control signal is generally supplied to the gate of N-channel transistor MN02 during light emission.
  • the third conductor pattern can be, for example, the power supply line VCCP (including a conductor connected to the power supply line VCCP; the same applies below).
  • (Configuration Example 2) 10 shows another example of the configuration of pixel PIX.
  • This pixel PIX has a capacitor C21, transistors MN22 to MN25, and a light-emitting element EL.
  • Transistors MN22 to MN25 are N-type MOSFETs.
  • the gate of transistor MN22 is connected to a control line WSL, the other of its source and drain is connected to a signal line SGL, and one of its source and drain is connected to the gate of transistor MN24 and one end of capacitor C21.
  • capacitor C21 is connected to one of the source and drain of transistor MN22 and the gate of transistor MN24, and the other end is connected to one of the source and drain of transistor MN24, the other of the source and drain of transistor MN25, and the anode of light-emitting element EL.
  • the gate of transistor MN23 is connected to a control line DSL, the other of its source and drain is connected to a power supply line VCCP, and one of its source and drain is connected to the other of the source and drain of transistor MN24.
  • the gate of transistor MN24 is connected to one of the source and drain of transistor MN22 and one end of capacitor C21, the other of the source and drain is connected to one of the source and drain of transistor MN23, one of the source and drain is connected to the other end of capacitor C21, the other of the source and drain of transistor MN25, and the anode of light-emitting element EL.
  • the gate of transistor MN25 is connected to control line AZSL, the other of the source and drain is connected to one of the source and drain of transistor MN24, the other end of capacitor C21, and the anode of light-emitting element EL, and one of the source and drain is connected to power supply line VSS.
  • the anode of light-emitting element EL is connected to one of the source and drain of transistor MN24, the other end of capacitor C21, and the other of the source and drain of transistor MN25, and the cathode is connected to power supply line Vcath.
  • Transistor MN23 turns on and off based on the signal on control line DSL. While transistor MN23 is on, transistor MN24 passes a current to light-emitting element EL that corresponds to the voltage across capacitor C21. The light-emitting element EL emits light based on the current supplied from transistor MN24. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistor MN25 turns on and off based on the signal on control line AZSL. While transistor MN25 is on, the anode voltage of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • transistors MN22 to MN25 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MN22 and MN25 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • the second conductor pattern can be, for example, the power supply line VSS (including a conductor connected to the power supply line VSS; the same applies below), a conductor pattern connected to the gate electrode of transistor MN22, or a conductor pattern connected to the gate electrode of transistor MN25.
  • the third conductor pattern can be, for example, the power supply line VCCP, a conductor pattern connected to the gate electrode of transistor MN23, or a conductor pattern connected to the other of the source and drain electrodes of transistor MN24.
  • FIG. 3 11 shows another example of the configuration of pixel PIX.
  • This pixel PIX has a capacitor C31, transistors MP32 to MP36, and a light-emitting element EL.
  • Transistors MP32 to MP36 are P-type MOSFETs. The gate of transistor MP32 is connected to a control line WSL, one of its source and drain is connected to a signal line SGL, and the other of its source and drain is connected to the gate of transistor MP33, the other of the source and drain of transistor MP34, and the other end of capacitor C31.
  • capacitor C31 is connected to a power supply line VCCP, and the other end is connected to the other of the source and drain of transistor MP32, the gate of transistor MP33, and the other of the source and drain of transistor MP34.
  • the gate of transistor MP33 is connected to the other of the source and drain of transistor MP32, the other of the source and drain of transistor MP34, and the other end of capacitor C31, one of its source and drain is connected to the power supply line VCCP, and the other of its source and drain is connected to one of the source and drain of transistor MP35 and one of the source and drain of transistor MP34.
  • the gate of transistor MP34 is connected to control line AZSL1, one of its source and drain is connected to the other of the source and drain of transistor MP33 and one of the source and drain of transistor MP35, and the other of its source and drain is connected to the other of the source and drain of transistor MP32, the gate of transistor MP33, and the other end of capacitor C31.
  • the gate of transistor MP35 is connected to control line DSL, one of its source and drain is connected to the other of the source and drain of transistor MP33 and one of the source and drain of transistor MP34, and the other of its source and drain is connected to one of the source and drain of transistor MP36 and the anode of the light-emitting element EL.
  • the gate of the transistor MP36 is connected to the control line AZSL2, one of the source and drain is connected to the other of the source and drain of the transistor MP35 and the anode of the light-emitting element EL, the other of the source and drain is connected to the power supply line VSS, the anode of the light-emitting element EL is connected to the other of the source and drain of the transistor MP35 and one of the source and drain of the transistor MP36, and the cathode is connected to the power supply line Vcath.
  • Transistor MP35 turns on and off based on the signal on control line DSL. While transistor MP35 is on, transistor MP33 passes a current corresponding to the voltage across capacitor C31 through light-emitting element EL. The light-emitting element EL emits light based on the current supplied from transistor MP33. In this way, pixel PIX emits light at a brightness corresponding to the pixel signal.
  • Transistor MP34 turns on and off based on the signal on control line AZSL1. While transistor MP34 is on, the drain and gate of transistor MP33 are connected to each other.
  • Transistor MP36 turns on and off based on the signal on control line AZSL2. While transistor MP36 is on, the anode voltage of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • transistors MP32 to MP36 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP32, MP34, and MP36 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • the second conductor pattern can be, for example, the power supply line VSS or a conductor pattern connected to the gate electrode of transistor MP35.
  • the third conductor pattern can be, for example, the power supply line VCCP, a conductor pattern connected to the gate electrode of transistor MP32, a conductor pattern connected to the gate electrode of transistor MP34, or a conductor pattern connected to the gate electrode of transistor MP36.
  • (Configuration Example 4) 12 shows another example of the configuration of pixel PIX.
  • One end of capacitor C48 is connected to signal line SGL1, and the other end is connected to power supply line VSS.
  • One end of capacitor C49 is connected to signal line SGL1, and the other end is connected to signal line SGL2.
  • Transistor MP49 is a P-type MOSFET, with its gate connected to control line WSL2, one of its source and drain connected to signal line SGL1, and the other connected to signal line SGL2.
  • Pixel PIX has a capacitor C41, transistors MP42 to MP46, and a light-emitting element EL.
  • Transistors MP42 to MP46 are P-type MOSFETs.
  • the gate of transistor MP42 is connected to control line WSL1, one of its source and drain is connected to signal line SGL2, and the other of its source and drain is connected to the gate of transistor MP43 and the other end of capacitor C41.
  • One end of capacitor C41 is connected to the power supply line VCCP, and the other end is connected to the other of the source and drain of transistor MP42 and the gate of transistor MP43.
  • the gate of transistor MP43 is connected to the other of the source and drain of transistor MP42 and the other end of capacitor C41, one of its source and drain is connected to the power supply line VCCP, and the other of its source and drain is connected to one of the sources and drains of transistors MP44 and MP45.
  • the gate of transistor MP44 is connected to control line AZSL1, one of its source and drain is connected to the other of the source and drain of transistor MP43 and one of the source and drain of transistor MP45, and the other of its source and drain is connected to signal line SGL2.
  • the gate of transistor MP45 is connected to control line DSL, one of its source and drain is connected to the other of the source and drain of transistor MP43 and one of the source and drain of transistor MP44, and the other of its source and drain is connected to one of the source and drain of transistor MP46 and the anode of the light-emitting element EL.
  • the gate of transistor MP46 is connected to control line AZSL2, one of its source and drain is connected to the other of the source and drain of transistor MP45 and the anode of the light-emitting element EL, and the other of its source and drain is connected to power supply line VSS.
  • the anode of the light-emitting element EL is connected to the other of the source and drain of transistor MP45 and one of the source and drain of transistor MP46, and the cathode is connected to power supply line Vcath.
  • the anode of the light-emitting element EL is connected to the other of the source and drain of transistor MP124 and one of the source and drain of transistor MP125, and the cathode is connected to the power supply line Vcath.
  • Transistor MP45 when transistor MP42 is turned on, the voltage across capacitor C41 is set based on the pixel signal supplied to signal line SGL1.
  • Transistor MP45 turns on and off based on the signal on control line DSL. While transistor MP45 is on, transistor MP43 passes a current corresponding to the voltage across capacitor C41 through the light-emitting element EL. The light-emitting element EL emits light based on the current supplied from transistor MP43. In this way, pixel PIX emits light at a brightness corresponding to the pixel signal.
  • Transistor MP44 turns on and off based on the signal on control line AZSL1. While transistor MP44 is on, the drain of transistor MP43 and signal line SGL2 are connected to each other.
  • Transistor MP46 turns on and off based on the signal on control line AZSL2. While transistor MP46 is on, the anode voltage of the light-emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • transistors MP42 to MP46 and MP49 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP42, MP46 and MP49 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • the second conductor pattern can be, for example, the power supply line VSS or a conductor pattern connected to the gate electrode of transistor MP45.
  • the third conductor pattern can be, for example, the power supply line VCCP, a conductor pattern connected to the gate electrode of transistor MP42, a conductor pattern connected to the gate electrode of transistor MP44, a conductor pattern connected to the gate electrode of transistor MP46, or a conductor pattern connected to the gate electrode of transistor MP49.
  • (Configuration Example 5) 13 shows another example of the configuration of the pixel PIX.
  • a plurality of pixels PIX are arranged in a matrix in a display area 100, and the display area 100 is provided between a first control unit 91 and a second control unit 92.
  • the first control unit 91 has transmission gates TG45 and TG46, transistors MP50 and MP51, and a capacitor C50.
  • Transistors MP50 and MP51 are P-type MOSFETs.
  • a pixel signal is supplied to one end of the transmission gate TG45, and the other end of the transmission gate TG45 is connected to a signal line 93a.
  • One end of the transmission gate TG46 is connected to a signal line 93b, and the other end of the transmission gate TG46 is connected to a power supply line Vorst.
  • One end of the capacitor C50 is connected to a signal line 93a, and the other end is connected to a power supply line VSS1.
  • the gate of transistor MP50 is connected to a control line INIL, one of its source and drain is connected to a power supply line Vini, and the other of its source and drain is connected to a signal line 93b.
  • the gate of transistor MP51 is connected to a control line ELL, one of its source and drain is connected to a power supply line Vel, and the other of its source and drain is connected to a signal line 93b.
  • the second control unit 92 has a transmission gate TG72, a transistor MP73, and a capacitor C82.
  • the transistor MP73 is a P-type MOSFET.
  • One end of the transmission gate TG72 is connected to a signal line 93a, and the other end is connected to the other of the source and drain of the transistor MP73 and one end of the capacitor C82.
  • the gate of the transistor MP73 is connected to a control line REFL, one of the source and drain is connected to a power supply line Vref, and the other of the source and drain is connected to the other end of the transmission gate TG72 and one end of the capacitor C82.
  • One end of the capacitor C82 is connected to the other end of the transmission gate TG72 and the other of the source and drain of the transistor MP73, and the other end is connected to a signal line 93b.
  • Pixel PIX has a capacitor C132, transistors MP121 to MP125, and a light-emitting element EL.
  • Transistors MP121 to MP125 are P-type MOSFETs.
  • the gate of transistor MP122 is connected to the control line WSL, one of its source and drain is connected to the signal line 93b, and the other of its source and drain is connected to the gate of transistor MP121 and the other end of capacitor C132.
  • One end of capacitor C132 is connected to the power supply line Vel, and the other end is connected to the other of the source and drain of transistor MP122 and the gate of transistor MP121.
  • the gate of transistor MP121 is connected to the other of the source and drain of transistor MP122 and the other end of capacitor C132, one of its source and drain is connected to the power supply line Vel, and the other of its source and drain is connected to one of the sources and drains of transistors MP123 and MP124.
  • the gate of transistor MP123 is connected to control line AZSL, one of its source and drain is connected to the other of the source and drain of transistor MP121 and one of the source and drain of transistor MP124, and the other of its source and drain is connected to signal line 93b.
  • the gate of transistor MP124 is connected to control line DSL, one of its source and drain is connected to the other of the source and drain of transistor MP121 and one of the source and drain of transistor MP123, and the other of its source and drain is connected to one of the source and drain of transistor MP125 and the anode of the light-emitting element EL.
  • the gate of transistor MP125 is connected to control line AZSL, the other of its source and drain is connected to power supply line Vorst, and one of its source and drain is connected to the other of the source and drain of transistor MP124 and the anode of the light-emitting element EL.
  • the anode of the light-emitting element EL is connected to the other of the source and drain of transistor MP124 and one of the source and drain of transistor MP125, and the cathode is connected to power supply line Vcath.
  • Transistor MP124 turns on and off based on the signal on control line DSL. While transistor MP124 is on, transistor MP121 passes a current to light-emitting element EL that corresponds to the voltage across capacitor C132. The light-emitting element EL emits light based on the current supplied from transistor MP121. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistors MP123 and MP125 turn on and off based on the signal on control line AZSL.
  • transistor MP123 While transistor MP123 is on, the other of the source and drain of transistor MP121 and one of the source and drain of transistor MP124 are connected to signal line 93b. While transistor MP125 is in the ON state, the anode voltage of light-emitting element EL is initialized by being set to the voltage of power supply line Vorst.
  • Transistor MP56 turns on and off based on the signal on control line INIL
  • transistor MP57 turns on and off based on the signal on control line ELL
  • transistor MP73 turns on and off based on the signal on control line REFL.
  • signal line 93b When transistor MP56 is in the ON state, signal line 93b is set to the voltage of power supply line Vini, and when transistor MP57 is in the ON state, signal line 93b is set to the voltage of power supply line Vel.
  • transistor MP73 When transistor MP73 is in the ON state, one end of capacitor C82 is initialized by being set to the voltage of power supply line Vref.
  • transistors MP121 to MP125, MP56, and MP57 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP122 and MP125 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • the second conductor pattern can be, for example, the power supply line Vorst (including a conductor connected to the power supply line Vorst), or a conductor pattern connected to the gate electrode of transistor MP124.
  • the third conductor pattern can be, for example, the power supply line Vel (including a conductor connected to the power supply line Vel), a conductor pattern connected to the gate electrode of transistor MP122, a conductor pattern connected to the gate electrode of transistor MP123, or a conductor pattern connected to the gate electrode of transistor MP125.
  • FIG. 6 shows another example of the configuration of pixel PIX.
  • This pixel PIX has a capacitor C51, transistors MP52 to MP60, and a light-emitting element EL.
  • Transistors MP52 to MP60 are P-type MOSFETs. The gate of transistor MP52 is connected to a control line WSL, one of its source and drain is connected to a signal line SGL, and the other of its source and drain is connected to the other of the source and drain of transistor MP53 and one of the source and drain of transistor MP54.
  • the gate of transistor MP53 is connected to a control line DSL, one of its source and drain is connected to a power supply line VCCP, and the other of its source and drain is connected to the other of the source and drain of transistor MP52 and one of the source and drain of transistor MP54.
  • the gate of transistor MP54 is connected to one of the source and drain of transistor MP55, the other of the source and drain of transistor MP57, and the other end of capacitor C51, with one of its source and drain connected to the other of the sources and drains of transistors MP52 and MP53, and the other connected to one of the sources and drains of transistors MP58 and MP59.
  • Capacitor C51 has one end connected to the power supply line VCCP, and the other end connected to the gate of transistor MP54, one of the source and drain of transistor MP55, and the other of the source and drain of transistor MP57. Capacitor C51 may include two capacitors connected in parallel.
  • the gate of transistor MP55 is connected to control line AZSL1, with one of its source and drain connected to the gate of transistor MP54, the other of the source and drain of transistor MP57, and the other end of capacitor C51, and the other connected to one of the source and drain of transistor MP56.
  • the gate of transistor MP56 is connected to control line AZSL1, one of its source and drain is connected to the other of the source and drain of transistor MP55, and the other of its source and drain is connected to power supply line VSS.
  • the gate of transistor MP57 is connected to control line WSL, the other of its source and drain is connected to the gate of transistor MP54, one of the source and drain of transistor MP55, and the other end of capacitor C51, and one of its source and drain is connected to the other of the source and drain of transistor MP58.
  • the gate of transistor MP58 is connected to control line WSL, the other of its source and drain is connected to one of the source and drain of transistor MP57, and one of its source and drain is connected to the other of the source and drain of transistor MP54 and one of the source and drain of transistor MP59.
  • the gate of transistor 59 is connected to the control line DSL, one of its source and drain is connected to the other of the source and drain of transistor MP54 and one of the source and drain of transistor MP58, the other of its source and drain is connected to one of the source and drain of transistor MP60 and the anode of the light-emitting element EL.
  • the gate of transistor MP60 is connected to the control line AZSL2, one of its source and drain is connected to the other of the source and drain of transistor MP59 and the anode of the light-emitting element EL, and the other of its source and drain is connected to the power supply line VSS.
  • the anode of the light-emitting element EL is connected to the other of the source and drain of transistor MP59 and one of the source and drain of transistor MP60, and the cathode is connected to the power supply line Vcath.
  • transistors MP52, MP54, MP58, and MP57 are turned on, and the voltage across capacitor C51 is set based on the pixel signal supplied from signal line SGL.
  • Transistors MP53 and MP59 are turned on and off based on the signal on control line DSL. While transistors MP53 and MP59 are on, transistor MP54 passes a current corresponding to the voltage across capacitor C51 through light-emitting element EL. The light-emitting element EL emits light based on the current supplied from transistor MP54. In this way, pixel PIX emits light at a brightness corresponding to the pixel signal.
  • Transistors MP55 and MP56 are turned on and off based on the signal on control line AZSL1.
  • transistor MP55 and MP56 While transistors MP55 and MP56 are on, the gate voltage of transistor MP54 is initialized by being set to the voltage of power supply line VSS. Transistor MP60 is turned on and off based on the signal on control line AZSL2. While transistor MP60 is in the on state, the anode voltage of the light-emitting element EL is initialized by being set to the voltage of the power supply line VSS.
  • transistors MP52 to MP60 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP55 to MP58 and MP60 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • the second conductor pattern can be, for example, the power supply line VSS, a conductor pattern connected to the gate electrode of transistor MP53, or a conductor pattern connected to the gate electrode of transistor MP59.
  • the third conductor pattern can be, for example, the power supply line VCCP, a conductor pattern connected to the gate electrode of transistor MP52, a conductor pattern connected to the gate electrode of transistor MP55, a conductor pattern connected to the gate electrode of transistor MP56, a conductor pattern connected to the gate electrode of transistor MP57, a conductor pattern connected to the gate electrode of transistor MP58, a conductor pattern connected to the gate electrode of transistor MP60, or a conductor pattern connected to one of the source and drain electrodes of transistor MP54.
  • (Configuration Example 7) 15 shows another example of the configuration of the pixel PIX.
  • the signal on the control line WSNL and the signal on the control line WSPL are mutually inverted signals.
  • Pixel PIX has capacitors C61 and C62, transistors MN63, MP64, MN65 to MN67, and a light-emitting element EL.
  • Transistors MN63, MN65 to MN67 are N-type MOSFETs
  • transistor MP64 is a P-type MOSFET.
  • the gate of transistor MN63 is connected to a control line WSNL, the other of its source and drain is connected to a signal line SGL and one of the source and drain of transistor MP64, one of its source and drain is connected to the other of the source and drain of transistor MP64, one end of capacitors C61 and C62, and the gate of transistor MN65.
  • the gate of transistor MP64 is connected to a control line WSPL, one of its source and drain is connected to a signal line SGL and the other of the source and drain of transistor MN63, and the other of the source and drain is connected to one of the source and drain of transistor MN63, one end of capacitors C61 and C62, and the gate of transistor MN65.
  • the capacitor C61 is configured, for example, using a MOM (Metal Oxide Metal) capacitor, with one end connected to one of the source and drain of the transistor MN63, the other of the source and drain of the transistor MP64, one end of the capacitor C62, and the gate of the transistor MN65, and the other end connected to the power supply line VSS2.
  • MOM Metal Oxide Metal
  • the capacitor C61 may be configured, for example, using a MOS capacitor or a MIM (Metal Insulator Metal) capacitor.
  • the capacitor C62 is configured, for example, using a MOS capacitor, with one end connected to one of the source and drain of the transistor MN63, the other of the source and drain of the transistor MP64, one end of the capacitor C61, and the gate of the transistor MN65, and the other end connected to the power supply line VSS2.
  • the capacitor C62 may be configured, for example, using a MOM capacitor or a MIM capacitor. The other end of the capacitor C62 may be connected to the power supply line VSS3 (not shown).
  • the gate of transistor MN65 is connected to one of the source and drain of transistor MN63, the other of the source and drain of transistor MP64, and one end of capacitors C61 and C62, the other of the source and drain is connected to the power supply line VCCP, and one of the source and drain is connected to the other of the sources and drains of transistors MN66 and MN67.
  • the gate of transistor MN66 is connected to control line AZL, the other of the source and drain is connected to one of the source and drain of transistor MN65 and the other of the source and drain of transistor MN67, and one of the source and drain is connected to the power supply line VSS1.
  • the gate of transistor MN67 is connected to control line DSL, the other of the source and drain is connected to one of the source and drain of transistor MN65 and the other of the source and drain of transistor MN66, and one of the source and drain is connected to the anode of light-emitting element EL.
  • the anode of light-emitting element EL is connected to one of the source and drain of transistor MN67, and the cathode is connected to the power supply line Vcath.
  • the transistor MN67 and the control line DSL may be omitted, and one of the source and drain of the transistor MN65 may be connected to the other of the source and drain of the transistor MN66 and the anode of the light-emitting element EL.
  • Transistor MN67 turns on and off based on the signal on control line DSL. While transistor MN67 is on, transistor MN65 passes a current to light-emitting element EL that corresponds to the voltage across capacitors C61 and C62. The light-emitting element EL emits light based on the current supplied from transistor MP65. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistor MN66 may be turned on and off based on the signal on control line AZL. Transistor MN66 may also function as a resistor element having a resistance value that corresponds to the signal on control line AZL. In this case, transistors MN65 and MN66 form a so-called source follower circuit.
  • transistors MN63, MP64, MN65 to MN67 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MN63, MP64, and MN66 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • the second conductor pattern can be, for example, the power supply line VSS1 (including a conductor connected to the power supply line VSS1), the power supply line VSS2 (including a conductor connected to the power supply line VSS2), a conductor pattern connected to the gate electrode of transistor MN63, or a conductor pattern connected to the gate electrode of transistor MN66.
  • the third conductor pattern can be, for example, the power supply line VCCP, a conductor pattern connected to the gate electrode of transistor MP64, or a conductor pattern connected to the gate electrode of transistor MN67.
  • FIG. 8 shows another example of the configuration of pixel PIX.
  • This pixel PIX has a capacitor C71, transistors MN72 to MN77, and a light-emitting element EL.
  • Transistors MN72 to MN77 are N-type MOSFETs.
  • the gate of transistor MN72 is connected to a control line WSL, the other of its source and drain is connected to a signal line SGL, and one of its source and drain is connected to one of the source and drain of transistor MN74 and the other of the source and drain of transistor MN75.
  • capacitor C71 is connected to the gate of transistor MN74 and one of the source and drain of transistor MN76, and the other end is connected to the other of the source and drain of transistor MN77, one of the source and drain of transistor MN75, and the anode of the light-emitting element EL.
  • the gate of transistor MN73 is connected to control line DSL1, the other of its source and drain is connected to power supply line VCCP, and one of its source and drain is connected to the other of transistor MN74 and the other of transistor MN76.
  • the gate of transistor MN74 is connected to one of the source and drain of transistor MN76 and one end of capacitor C71, the other of its source and drain is connected to one of the source and drain of transistor MN73 and the other of the source and drain of transistor MN76, and one of its source and drain is connected to one of the source and drain of transistor MN72 and the other of the source and drain of transistor MN75.
  • the gate of transistor MN75 is connected to control line DSL2, the other of its source and drain is connected to one of the source and drain of transistor MN72 and one of the source and drain of transistor MN74, and one of its source and drain is connected to the other end of capacitor C71, the other of the source and drain of transistor MN77, and the anode of light-emitting element EL.
  • the gate of transistor MN76 is connected to control line AZSL, the other of its source and drain is connected to one of the source and drain of transistor MN73 and the other of the source and drain of transistor MN74, and one of its source and drain is connected to the gate of transistor MN74 and one end of capacitor C71.
  • the gate of transistor MN77 is connected to control line AZSL, the other of its source and drain is connected to the other end of capacitor C71, one of the source and drain of transistor MN75, and the anode of light-emitting element EL, and one of its source and drain is connected to power supply line VSS.
  • the anode of light-emitting element EL is connected to one of the source and drain of transistor MN75, the other of the source and drain of transistor MN77, and the other end of capacitor C71, and the cathode is connected to power supply line Vcath.
  • transistors MN72, MN74, and MN76 are turned on, and the voltage across capacitor C71 is set based on the pixel signal supplied from signal line SGL.
  • Transistor MN73 turns on and off based on the signal on control line DSL1
  • transistor MN75 turns on and off based on the signal on control line DSL2. While transistors MN73 and MN75 are on, transistor MN74 passes a current to light-emitting element EL that corresponds to the voltage across capacitor C71.
  • Light-emitting element EL emits light based on the current supplied from transistor MN74. In this way, pixel PIX emits light at a brightness that corresponds to the pixel signal.
  • Transistor MN77 turns on and off based on the signal on control line AZSL. While transistor MN77 is on, the anode voltage of light-emitting element EL is initialized by being set to the voltage of power supply line VSS.
  • transistors MN72 to MN77 may be transistors using low temperature polycrystalline silicon (LTPS).
  • Transistor MN76 may also be a transistor using an oxide semiconductor.
  • the second conductor pattern can be, for example, the power supply line VSS, a conductor pattern connected to the gate electrode of transistor MN72, a conductor pattern connected to the gate electrode of transistor MN76, or a conductor pattern connected to the gate electrode of transistor MN77.
  • the third conductor pattern can be, for example, the power supply line VCCP, a conductor pattern connected to the gate electrode of transistor MN73, a conductor pattern connected to the gate electrode of transistor MN75, or a conductor pattern connected to the other of the source and drain electrodes of transistor MN74.
  • the second conductor pattern (power line VSS) runs parallel to the first conductor pattern (conductor Anode) and surrounds three of the four sides of the first conductor pattern, but the method of arranging the second conductor pattern next to the first conductor pattern is not limited to this.
  • the second conductor pattern may surround all four sides of the first conductor pattern, may run partially parallel to it, or may partially surround it. The key is to reduce the possibility of the first conductor pattern shorting out with the third conductor pattern (power line VCCP, etc.).
  • first and second embodiments described above may be combined, with the second conductor pattern being arranged adjacent to the first conductor pattern on both the same layer and adjacent layers, and the third conductor pattern not being arranged adjacent to the first conductor pattern. This can further reduce bright spot defects and improve yield.
  • the power supply line VSS or the like was exemplified as the second conductor pattern.
  • the second conductor pattern need only have a voltage lower than the power supply line VCCP at least when emitting light, and is not limited to one that will result in a dark dot if a short circuit occurs.
  • the voltage of the second conductor pattern when emitting light is not limited to a voltage lower than the threshold voltage of the light-emitting element EL. For example, it may also be one that emits a faint light when a short circuit occurs.
  • the second conductor pattern has a voltage lower than the power supply line VCCP at least when emitting light, the brightness will be reduced and the pattern will be less noticeable, which may contribute to improving yield.
  • the voltage lower than the voltage of the power supply line VCCP may be a voltage that will cause the light emitted by the light-emitting element EL to be below a predetermined brightness when the first conductor pattern and the second conductor pattern are connected (if a short circuit occurs). This enables a wide range of layouts that take yield into consideration.
  • the emitting and non-emitting states including bright and dark dots, are not limited to being strictly regulated states. For example, even if there are periods when the state is different momentarily, it is sufficient that the state is maintained on average.
  • the second conductor pattern is used to connect to existing wiring, but this is not limiting.
  • the second conductor pattern may also be intentionally routed using new wiring or the like and placed next to the first conductor pattern.
  • this technology can be applied to a variety of displays.
  • This technology can be applied to display panels such as SXRD (Silicon X-tal Reflective Display: registered trademark) used in projectors, and phase modulation panels that use SLM (Spatial Light Modulator) to display holograms.
  • This technology can also be applied to panels such as LCOS (Liquid crystal on silicon, LCoS is a trademark) and HTPS (High Temperature Poly-Silicon).
  • the second drive unit 5 is configured to output a pixel signal representing brightness using a voltage to the pixel unit 2, but the second drive unit 5 may also output a pixel signal representing brightness using a current.
  • the second drive unit 5 serves as a current source (a voltage source in the above-described embodiment) when generating pixel signals.
  • FIG 17 shows an example configuration of pixel PIX when this current-based adjustment is performed.
  • This pixel PIX has a capacitor C81, transistors MP81 to MP84, and a light-emitting element EL.
  • Transistors MP81 to MP84 are P-type MOSFETs. The gate of transistor MP81 is connected to the control line WSL and the gate of transistor MP84, one of the source and drain is connected to the signal line SGL, and the other of the source and drain is connected to one end of capacitor C81, the other of the source and drain of transistor MP82, and one of the source and drain of transistor MP83.
  • capacitor C81 is connected to the other of the source and drain of transistors MP81 and MP82 and one of the source and drain of transistor MP83, and the other end is connected to the gate of transistor MP83 and one of the source and drain of transistor MP84.
  • the gate of transistor MP82 is connected to the control line DSL, one of its source and drain is connected to the power supply line VCCP, and the other of its source and drain is connected to one end of capacitor C81, the other of the source and drain of transistor MP81, and one of the source and drain of transistor MP83.
  • the gate of transistor MP83 is connected to the other end of capacitor C81 and one of the source and drain of transistor MP84, one of its source and drain is connected to one end of capacitor C81 and the other of the sources and drains of transistors MP81 and MP82, and the other of its source and drain is connected to the other of the source and drain of transistor MP84 and the anode of the light-emitting element EL.
  • the gate of transistor MP84 is connected to the control line WSL and the gate of transistor MP81, one of its source and drain is connected to the other end of capacitor C81 and the gate of transistor MP83, and the other of its source and drain is connected to the other of the source and drain of transistor MP83 and the anode of the light-emitting element EL.
  • the anode of the light-emitting element EL is connected to the other of the sources and drains of transistors MP83 and MP84, and the cathode is connected to the power supply line Vcath.
  • a signal (IDATA) with a current value corresponding to the brightness is supplied to the signal line SGL from the second drive unit 5.
  • transistor MP82 is turned off, followed by transistors MP81 and MP84 being turned on. Then, a pixel signal of pixel current IData corresponding to the pixel is supplied from signal line SGL, again turning transistors MP81 and MP84 off. This sets the voltage across capacitor C81 based on the pixel signal supplied from signal line SGL. While transistor MP82 is on, transistor MP83 passes a current corresponding to the voltage across capacitor C81 through light-emitting element EL. The light-emitting element EL emits light based on the current supplied from transistor MP83. In this way, pixel PIX emits light at a brightness corresponding to the pixel signal.
  • transistors MP81 to MP84 may be transistors using low temperature polycrystalline silicon (LTPS). Furthermore, at least one of transistors MP81 and MP84 may be a transistor using an oxide semiconductor.
  • LTPS low temperature polycrystalline silicon
  • the second conductor pattern can be, for example, a conductor pattern connected to the gate electrode of transistor MP82.
  • the third conductor pattern can be, for example, the power supply line VCCP, a conductor pattern connected to the gate electrode of transistor MP81, a conductor pattern connected to the gate electrode of transistor MP84, or a conductor pattern connected to one of the source and drain electrodes of transistor MP83.
  • (Application example 1) 18 shows an example of the appearance of a head-mounted display 110.
  • the head-mounted display 110 has, for example, ear hooks 112 for wearing on the user's head on both sides of a glasses-shaped display unit 111.
  • the techniques according to the above-described embodiments and the like can be applied to such a head-mounted display 110.
  • FIG. 19 shows an example of the appearance of another head-mounted display 120.
  • the head-mounted display 120 is a see-through head-mounted display having a main body 121, an arm 122, and a lens barrel 123.
  • This head-mounted display 120 is attached to eyeglasses 128.
  • the main body 121 has a control board and a display unit for controlling the operation of the head-mounted display 120.
  • the display unit emits image light of a display image.
  • the arm 122 connects the main body 121 to the lens barrel 123 and supports the lens barrel 123.
  • the lens barrel 123 projects the image light supplied from the main body 121 via the arm 122 toward the user's eyes via lenses 129 of the eyeglasses 128.
  • the techniques according to the above-described embodiments and the like can be applied to such a head-mounted display 120.
  • the head-mounted display 120 is a so-called light guide plate type head-mounted display, but is not limited to this and may be, for example, a so-called birdbath type head-mounted display.
  • This birdbath type head-mounted display includes, for example, a beam splitter and a partially transparent mirror.
  • the beam splitter outputs light encoded with image information toward the mirror, and the mirror reflects the light toward the user's eyes.
  • Both the beam splitter and the partially transparent mirror are partially transparent. This allows light from the surrounding environment to reach the user's eyes.
  • FIG. 20A and 20B show an example of the appearance of a digital still camera 130, with FIG. 20A showing a front view and FIG. 20B showing a rear view.
  • This digital still camera 130 is an interchangeable lens single-lens reflex camera and has a camera body 131, a photographing lens unit 132, a grip 133, a monitor 134, and an electronic viewfinder 135.
  • the photographing lens unit 132 is an interchangeable lens unit and is provided near the center of the front of the camera body 131.
  • the grip 133 is provided on the left side of the front of the camera body 131, and is held by the photographer.
  • the monitor 134 is provided to the left of the center of the back of the camera body 131.
  • the electronic viewfinder 135 is provided above the monitor 134 on the back of the camera body 131. By looking through this electronic viewfinder 135, the photographer can visually confirm the optical image of the subject guided by the photographing lens unit 132 and determine the composition.
  • the techniques according to the above-described embodiments and the like can be applied to the electronic viewfinder 135.
  • (Application Example 4) 21 shows an example of the appearance of a television device 140.
  • the television device 140 has a video display screen unit 141 including a front panel 142 and a filter glass 143.
  • the techniques according to the above-described embodiments and the like can be applied to this video display screen unit 141.
  • the smartphone 150 has a display unit 151 that displays various information and an operation unit 152 that includes buttons and the like that accept operation inputs from a user.
  • the techniques according to the above-described embodiments and the like can be applied to this display unit 151.
  • FIG. 23A and 23B show an example configuration of a vehicle to which the technology of the present disclosure is applied, where FIG. 23A shows an example of the interior of the vehicle as seen from the rear of vehicle 200, and FIG. 23B shows an example of the interior of the vehicle as seen from the left rear of vehicle 200.
  • the vehicle in Figures 23A and 23B has a center display 201, a console display 202, a head-up display 203, a digital rearview mirror 204, a steering wheel display 205, and a rear entertainment display 206.
  • the center display 201 is disposed on the dashboard 261 in a position facing the driver's seat 262 and passenger seat 263. While FIG. 23A shows an example of a horizontally elongated center display 201 extending from the driver's seat 262 side to the passenger seat 263 side, the screen size and location of the center display 201 are not limited to this.
  • the center display 201 is capable of displaying information detected by various sensors. As a specific example, the center display 201 can display images captured by an image sensor, distance images to obstacles in front of and to the sides of the vehicle measured by a ToF sensor, and the body temperature of occupants detected by an infrared sensor.
  • the center display 201 can be used to display, for example, at least one of safety-related information, operation-related information, a life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • Safety-related information is information based on sensor detection results, such as detection of drowsiness, distraction, tampering by children in the vehicle, whether seat belts are fastened, and whether a passenger has been abandoned.
  • Operation-related information is information about gestures related to passenger operations detected using sensors. Gestures may include operations of various equipment within the vehicle, such as operations of air conditioning equipment, navigation equipment, AV (Audio-Visual) equipment, and lighting equipment.
  • Life logs include life logs of all passengers. For example, life logs include records of the behavior of each passenger. By acquiring and saving life logs, it is possible to determine the condition of passengers at the time of an accident.
  • Health-related information includes the body temperature of passengers detected using a temperature sensor and information about the passenger's health condition estimated based on the detected body temperature. Alternatively, information about the passenger's health condition may be estimated based on the passenger's face captured by an image sensor. Information about the passenger's health condition may also be estimated based on the passenger's responses obtained by conversation with the passenger using an automated voice.
  • Authentication/identification-related information includes information such as the keyless entry function that uses sensors to perform facial recognition, and the function that automatically adjusts seat height and position using facial recognition.
  • Entertainment-related information includes information on AV device operation by occupants detected by sensors, and information on content to be displayed that is appropriate for occupants detected and recognized by sensors.
  • the console display 202 can be used to display life log information, for example.
  • the console display 202 is located near the shift lever 265 on the center console 264 between the driver's seat 262 and the passenger seat 263.
  • the console display 202 can also display information detected by various sensors.
  • the console display 202 may also display an image of the area around the vehicle captured by an image sensor, or an image showing the distance to obstacles around the vehicle.
  • the head-up display 203 is virtually displayed behind the windshield 266 in front of the driver's seat 262.
  • the head-up display 203 can be used to display, for example, at least one of safety-related information, operation-related information, a life log, health-related information, authentication/identification-related information, and entertainment-related information. Because the head-up display 203 is often virtually positioned in front of the driver's seat 262, it is suitable for displaying information directly related to vehicle operation, such as vehicle speed, remaining fuel, and remaining battery charge.
  • the digital rearview mirror 204 can not only display the view behind the vehicle, but also the status of rear seat passengers, and can therefore be used, for example, to display life log information of rear seat passengers.
  • the steering wheel display 205 is located near the center of the vehicle's steering wheel 267.
  • the steering wheel display 205 can be used to display, for example, at least one of safety-related information, operation-related information, life log, health-related information, authentication/identification-related information, and entertainment-related information.
  • the steering wheel display 205 is located close to the driver's hands, it is suitable for displaying life log information such as the driver's body temperature, and for displaying information related to the operation of AV equipment, air conditioning equipment, etc.
  • the rear entertainment display 206 is attached to the back of the driver's seat 262 and passenger seat 263, and is intended for viewing by rear seat passengers.
  • the rear entertainment display 206 can be used to display, for example, at least one of safety-related information, operation-related information, life logs, health-related information, authentication/identification-related information, and entertainment-related information.
  • the rear entertainment display 206 may, for example, display information relating to the operation of AV equipment or air conditioning equipment, or may display the body temperature of the rear seat passengers measured by a temperature sensor.
  • center display 201 console display 202, head-up display 203, digital rearview mirror 204, steering wheel display 205, and rear entertainment display 206.
  • the present technology can also be configured as follows.
  • a light-emitting element a driving transistor connected in series with the light emitting element between a first power supply line and a second power supply line, and supplying a current corresponding to a data signal to the light emitting element; a first voltage is supplied to the first power supply line; a second voltage lower than the first voltage is supplied to the second power supply line; a second conductor pattern, the second conductor pattern being at least at a voltage lower than the first voltage when the light emitting element emits light, formed adjacent to the first conductor pattern connected to the anode of the light emitting element.
  • the pixel circuit has a third conductor pattern to which a voltage equal to or greater than the first voltage is supplied at least when the light emitting element emits light;
  • the pixel circuit is formed of a wiring layer having a four-layer structure.
  • the display device according to any one of (1) to (4), wherein the first conductor pattern and the second conductor pattern are formed adjacent to each other between the wiring layers.
  • (6) The display device according to (5), wherein the pixel circuit is formed of a wiring layer having a four-layer structure.
  • the second voltage is a voltage at which the light emission of the light-emitting element becomes equal to or lower than a predetermined brightness when the first conductor pattern and the second conductor pattern are connected.
  • the second conductor pattern includes a conductor connected to another power supply line used in the pixel circuit.
  • the pixel circuit has a transistor including a gate electrode to which a low-voltage control signal is supplied when the light-emitting element emits light;
  • the second conductor pattern includes a conductor connected to a gate electrode of the transistor.
  • the third conductor pattern includes a conductor connected to the first power supply line.
  • the pixel circuit has a transistor including a gate electrode to which a high-voltage control signal is supplied when the light-emitting element emits light;
  • the third conductor pattern includes a conductor connected to a gate electrode of the transistor.
  • FIG. 24 is a diagram showing an example of a layout for forming the pixel PIX used in the additions.
  • FIG. 24 shows a part of the conductor pattern of the fourth wiring layer (4MT).
  • FIG. 24A shows an example of a layout in which the conductor patterns surround the four sides of the anode electrode 14A
  • FIG. 24B shows an example of a layout in which the conductor patterns run parallel to the four sides of the anode electrode 14A.
  • conductor Anode conductor Anode, power supply line VCCP, power supply line VSS, and signal line SGL are formed as conductor patterns around the anode electrode 14A in the fourth wiring layer 14 described above.
  • conductor Anode in the fourth wiring layer 14 includes the anode electrode 14A.
  • a power supply line VSS which has a lower voltage than the power supply line VCCP at least during light emission, runs parallel to conductor Anode in the fourth wiring layer 14. Note that this parallel power supply line VSS may be another conductor pattern that can serve as the second conductor pattern.
  • it may be another power supply line that can serve as the second conductor pattern (e.g., power supply line Vcath, power supply line VSS2 in the case of the other pixel PIX described above, etc.), or a control line that can serve as the second conductor pattern (e.g., control line DSL, control line in the case of the other pixel PIX described above, etc.).
  • a power supply line e.g., power supply line Vcath, power supply line VSS2 in the case of the other pixel PIX described above, etc.
  • control line e.g., control line DSL, control line in the case of the other pixel PIX described above, etc.
  • the conductor Anode of the fourth wiring layer 14 is formed in a rectangular shape (more specifically, a rectangular shape; the same applies to other layout examples).
  • the power supply lines VSS run parallel to the four sides of the rectangle, and the conductor Anode is completely and seamlessly surrounded on all four sides by the power supply lines VSS.
  • the power supply lines VSS run parallel to the four sides of the rectangle, and the conductor Anode is completely and seamlessly surrounded on all four sides by the power supply lines VSS.
  • the example shown in FIG. 24B differs from the example shown in FIG. 24A in that the enclosure is interrupted at the area P indicated by the dashed line. In this way, the conductor Anode does not have to be completely surrounded without any gaps.
  • each conductor pattern surrounding the conductor Anode is not limited to being of the same type, such as only the power line VSS, but may be surrounded by multiple types of conductor patterns, such as a power line VSS and a pattern that can be another second conductor pattern.
  • a second conductor pattern that has a voltage lower than the voltage of the power supply line VCCP at least when the light-emitting element EL is emitting light is formed adjacent to the conductor Anode in the same layer.
  • a third conductor pattern, such as the power supply line VCCP, that is supplied with a voltage equal to or higher than the voltage of the power supply line VCCP at least when the light-emitting element EL is emitting light is not positioned adjacent to this conductor Anode in the same layer. Therefore, as described above, yield can be improved.
  • Figure 25 shows an example of a layout for forming a pixel PIX, which is used for supplementary explanation.
  • Figure 25 shows part of the conductor pattern of the fourth wiring layer (4MT).
  • conductor patterns including conductor Anode, power supply line VCCP, and the control line DSL and signal line SGL of pixel PIX shown in Figure 2 are formed around the anode electrode 14A in the fourth wiring layer 14 described above.
  • Parallel to conductor Anode in this fourth wiring layer 14 is a control line DSL whose voltage is lower than that of the power supply line VCCP, at least during light emission.
  • this parallel control line DSL may also be another control line (specifically, a control line in the case of another pixel PIX) that can serve as the second conductor pattern.
  • control line DSL runs parallel to the conductor Anode of the fourth wiring layer 14 along one of the four sides of the rectangle, and the conductor Anode is formed with a sufficient distance between it and the power supply line VCCP. In other words, a sufficient distance is maintained between the conductor Anode and the power supply line VCCP to prevent a short circuit.
  • this parallel running may extend along more than one side, or may be interrupted as described with reference to Figure 24B.
  • a second conductor pattern that has a voltage lower than the voltage of the power supply line VCCP at least when the light-emitting element EL is emitting light is formed adjacent to the conductor Anode in the same layer.
  • a third conductor pattern, such as the power supply line VCCP, that is supplied with a voltage equal to or higher than the voltage of the power supply line VCCP at least when the light-emitting element EL is emitting light is not positioned adjacent to this conductor Anode in the same layer (close enough to cause a short circuit). This contributes to improved yield as described above.
  • Figure 26 shows an example of a layout for forming a pixel PIX, which is used for supplementary explanation.
  • Figure 26 shows part of the conductor pattern of the third wiring layer 13 (3MT) and the fourth wiring layer 14 (4MT).
  • Figure 26A shows the conductor pattern around the anode electrode 14A
  • Figure 26B shows a cross-sectional view between the cross-sectional line CC-CC in Figure 26A (insulator layer 15 is not shown).
  • the third wiring layer 13 which is the layer adjacent to (specifically, the lower layer of) the anode electrode 14A of the fourth wiring layer 14, has conductor patterns formed thereon: power supply line VCCP, power supply line VSS, signal line SGL, conductor DRs, conductor Anode, and control line DSL.
  • the conductor DRs in the third wiring layer 13 includes the lower electrode 13A of the capacitor C11 (auxiliary capacitance Csub).
  • An upper electrode 13B is laminated on the lower electrode 13A with a capacitive insulating film 13C interposed between them, thereby forming the capacitor C11 (see FIG. 2) made of an MIM capacitor.
  • the upper electrode 13B is connected to the power supply line VCCP via a conductive hole 16 and is a conductor with the same voltage as the power supply line VCCP.
  • the conductor Anode in the third wiring layer 13 is formed in a rectangular shape, with the power supply line VSS running parallel to two of its short sides.
  • the control line DSL runs parallel to one of its long sides. This makes the third wiring layer 13 less likely to cause bright spot defects even if a short occurs in the same layer.
  • a conductor Anode, a power supply line VCCP, and a signal line SGL are formed as conductor patterns around the anode electrode 14A in the fourth wiring layer 14.
  • the conductor DRs and upper electrode 13B (the conductor connected to the power supply line VCCP), including the power supply line VCCP, are not provided below the conductor Anode in the fourth wiring layer 14. Furthermore, the conductor patterns for the control line WSL and control line AZSL are not provided. A second conductor pattern is provided below the conductor Anode in the fourth wiring layer 14. Specifically, the control line DSL and conductor Anode are formed adjacent to the conductor Anode in the fourth wiring layer 14 between layers. Furthermore, a third conductor pattern such as the power supply line VCCP is not formed adjacent to the conductor Anode between layers. Therefore, as described above, yield can be improved.
  • control lines such as the control line DSL may be provided in the fourth wiring layer 14 or routed between the fourth wiring layer 14 and the third wiring layer 13, and the second conductor pattern is not necessarily limited to a power supply line such as the power supply line VSS.
  • the second conductor pattern may be wiring other than a control line as long as it has a lower voltage than the voltage of the power supply line VCCP during light emission.
  • the conductor pattern (first conductor pattern) electrically connected to the anode of the light-emitting element EL is formed in various layers among the wiring layers, but the anode electrode 14A mentioned above corresponds to the widest one. Specifically, this widest anode electrode 14A is either (1) or (2) below.
  • the above-mentioned anode layer (not shown) is provided, for example, between the fourth wiring layer 14 and the organic layer 17, and the conductor pattern connected to the anode of the light-emitting element EL in the anode layer and the conductor Anode of the fourth wiring layer 14 are electrically connected, for example, via a conductive hole.
  • PIX Pixel (pixel circuit)
  • EL Light-emitting element
  • VCCP Power line (high voltage)
  • VSS Power line (low voltage)
  • Anode DRs: Conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

例えば、歩留まりの改善を図ることができる表示装置および電子機器を提供することを目的の一つとする。　表示装置は、発光素子と、第１の電源線および第２の電源線間において前記発光素子と直列に接続され、データ信号に応じた電流を前記発光素子に供給する駆動トランジスタとを含む画素回路を有している。前記第１の電源線には、第１の電圧が供給され、前記第２の電源線には、前記第１の電圧より低い第２の電圧が供給され、前記発光素子のアノードに接続される第１の導体パターンの隣に、少なくとも前記発光素子の発光時に前記第１の電圧よりも低い電圧となる第２の導体パターンが形成されている。

Description

表示装置および電子機器
　本技術は、表示装置および電子機器に関する。
　発光素子を含む画素回路を有する表示装置が知られている。下記の特許文献１には、ダミー画素を利用して発光する画素領域の中で最外郭に形成された画素の輝点または暗点不良をリペアする技術について開示されている。
特開２０１５－２２８３６１号公報
　上述した特許文献１に開示の技術は、ダミー画素を利用するものであり、画素回路のレイアウトを工夫することで歩留まりを改善する技術については開示されていない。
　本技術は、例えば、歩留まりの改善を図ることができる表示装置および電子機器を提供することを目的の一つとする。
　本技術は、例えば、
　発光素子と、
　第１の電源線部および第２の電源線間において前記発光素子と直列に接続され、データ信号に応じた電流を前記発光素子に供給する駆動トランジスタと
　を含む画素回路を有し、
　前記第１の電源線には、第１の電圧が供給され、
　前記第２の電源線には、前記第１の電圧より低い第２の電圧が供給され、
　前記発光素子のアノードに接続される第１の導体パターンの隣に、少なくとも前記発光素子の発光時に前記第１の電圧よりも低い電圧となる第２の導体パターンが形成されている
　表示装置である。
　本技術は、例えば、
　本技術の表示装置を有する電子機器である。
図１は、本技術の実施の形態に適用可能な表示装置の構成例を示す図である。 図２は、画素回路の一構成例を示す図である。 図３は、画素回路の積層構造の一例を模式的に表した図である。 図４Ａは、比較例における第３の配線層（３ＭＴ）の導体パターンの一部を表す図であり、図４Ｂは、比較例における第４の配線層（４ＭＴ）の導体パターンの一部を表す図である。 図５は、比較例における第３の配線層および第４の配線層の断面構造を示す図である。 図６Ａは、第１の実施の形態における第３の配線層（３ＭＴ）の導体パターンの一部を表す図であり、図６Ｂは、第１の実施の形態における第４の配線層（４ＭＴ）の導体パターンの一部を表す図である。 図７Ａは、第２の実施の形態における第３の配線層（３ＭＴ）の導体パターンの一部を表す図であり、図７Ｂは、第２の実施の形態における第４の配線層（４ＭＴ）の導体パターンの一部を表す図である。 図８は、第２の実施の形態における第３の配線層および第４の配線層の断面構造を示す図である。 図９は、画素回路の一構成例を示す図である。 図１０は、画素回路の一構成例を示す図である。 図１１は、画素回路の一構成例を示す図である。 図１２は、画素回路の一構成例を示す図である。 図１３は、画素回路の一構成例を示す図である。 図１４は、画素回路の一構成例を示す図である。 図１５は、画素回路の一構成例を示す図である。 図１６は、画素回路の一構成例を示す図である。 図１７は、画素回路の一構成例を示す図である。 図１８は、ヘッドマウントディスプレイの外観の一例を示す斜視図である。 図１９は、他のヘッドマウントディスプレイの外観の一例を示す斜視図である。 図２０Ａは、デジタルスチルカメラの外観の一例を示す正面図である。図２０Ｂは、デジタルスチルカメラの外観の一例を示す背面図である。 図２１は、テレビジョン装置の外観の一例を示す斜視図である。 図２２は、スマートフォンの外観の一例を示す斜視図である。 図２３Ａは、車両の後方から前方にかけての車両の内部の様子の一例を示す図である。図２３Ｂは、車両の斜め後方から斜め前方にかけての車両の内部の様子の一例を示す図である。 図２４は、画素を形成するレイアウトの一例を示す図である。 図２５は、画素を形成するレイアウトの一例を示す図である。 図２６Ａは、画素を形成するレイアウトの一例を示す平面図であり、図２６Ｂは、画素のレイアウトの一例を示す断面図である。
　以下、本技術の実施の形態等について図面を参照しながら説明する。説明は以下の順序で行う。なお、本明細書および図面において、実質的に同一の機能または構成を有するものについては同一の符号を付することにより重複説明を適宜省略する。また、各図面が示す部材の形状、大きさ、位置関係等は、説明内容などに応じて誇張表現する場合があり、図示の煩雑化を避けるため符号を省略する場合もある。
＜１．本技術の実施の形態の概要＞
＜２．比較例＞
＜３．第１の実施の形態＞
＜４．第２の実施の形態＞
＜５．画素回路の構成例＞
＜６．変形例＞
＜７．適用例＞
＜１．本技術の実施の形態の概要＞
　図１は、本技術の実施の形態に適用可能な表示装置１の構成例を示す図である。表示装置１は、発光素子を用いて画像等の種々の情報を表示する装置である。発光素子は、例えば、ＬＥＤ（Light Emitting Diode）である。ＬＥＤは、マイクロＬＥＤディスプレイに用いられるＬＥＤや、有機ＥＬ（Electro-Luminescence）ディスプレイに用いられるＯＬＥＤ（Organic Light Emitting Diode）を包含する。以下、表示装置１は、発光素子としてＯＬＥＤを採用しているものとして説明する。表示装置１は、例えば、電子機器に搭載されるディスプレイである。表示装置１を適用可能な電子機器の具体例については、後ほど説明する。
　表示装置１は、回路ブロックとして、画素部２、タイミングコントローラ３、第１駆動部４および第２駆動部５を有している。表示装置１は、例えば、これらの回路ブロックを基板に搭載する。基板は、例えば、シリコン等の半導体基板を含むものである。
　画素部２は、ここでは図示を省略するが、具体的に、ｍ行ｎ列（ｍ，ｎは自然数）のマトリクス状に配置された複数の画素（画素回路）ＰＩＸを有しており、画素領域を形成する。なお、画素の配列は、マトリクス状の配列以外であってもよい。画素部２には、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の三原色を表す画素が設けられており、カラー画像を表現する。なお、画像の色表現は、これに限らず、例えば、モノクロ（白黒）画像を表現する構成であってもよい。具体的な画素ＰＩＸの構成および動作については後述する。
　また、画素部２は、この画素配列の行方向に沿って延在する制御線ＷＳＬ，ＤＳＬ，ＡＺＳＬと画素配列の列方向に沿って延在する信号線ＳＧＬとを有している。制御線ＷＳＬ，ＤＳＬ，ＡＺＳＬは、それぞれ画素行毎に設けられており、信号線ＳＧＬは画素列毎に設けられている。制御線ＷＳＬ，ＤＳＬ，ＡＺＳＬは、第１駆動部４の対応行の出力端と、対応行の画素群とにそれぞれ接続されている。信号線ＳＧＬは、第２駆動部５の対応列の出力端と、対応列の画素群とにそれぞれ接続されている。具体的に、制御線ＷＳＬには画素ＰＩＸへの画素信号の書き込みを制御する制御信号が供給され、制御線ＤＳＬには画素ＰＩＸの発光を制御する制御信号が供給され、制御線ＡＺＳＬには、画素ＰＩＸを適宜初期化する制御信号が供給され、信号線ＳＧＬには画素信号が供給される。具体的に、制御信号は、電圧レベルが切り替わる（例えば、低電圧および高電圧の何れかに切り替わる）ことで制御を行う信号である。なお、この第１駆動部４に接続される制御線、第２駆動部５に接続される信号線の種類は、画素部２が有する画素ＰＩＸの構成に応じて適宜変更される。
　タイミングコントローラ３は、第１駆動部４および第２駆動部５の駆動タイミングを制御する。タイミングコントローラ３は、外部装置（例えば、ディスプレイコントローラ）から入力される駆動信号に基づき、第１駆動部４および第２駆動部５の各動作を制御する。タイミングコントローラ３は、第１駆動部４と接続されており、第１駆動部４に対して第１駆動部４を制御する制御信号を出力する。また、タイミングコントローラ３は、第２駆動部５と接続されており、第２駆動部５に対して第２駆動部５を制御する制御信号を出力する。
　第１駆動部４は、タイミングコントローラ３から入力される制御信号に基づき、画素行毎のシフト信号を生成し、生成したシフト信号により制御線ＷＳＬ，ＤＳＬ，ＡＺＳＬを駆動する制御信号をそれぞれ生成して画素部２に出力する。第１駆動部４は、例えば、信号入力部にシフトレジスタ回路を有するシフトレジスタ方式の回路で構成することができる。第１駆動部４は、これに限らず、例えば、信号入力部にアドレスデコーダを有するアドレスデコーダ方式の回路で構成されていてもよい。
　第２駆動部５は、タイミングコントローラ３から入力される制御信号に基づき、外部装置（例えば、ディスプレイコントローラ）から入力される画像データを信号線ＳＧＬ毎に振り分け、その振り分けた画像データを画素信号に変換して画素部２の対応する信号線ＳＧＬに出力する。第２駆動部５は、例えば、信号線ＳＧＬに出力する画素信号の生成にランプ波形のアナログ信号を用いるＲＡＭＰＤＡＣ方式の回路で構成することができる。第２駆動部５は、これに限らず、例えば、信号線ＳＧＬへの出力部にボルテージフォロワ回路を有するボルテージフォロワ方式の回路で構成されていてもよい。
　図２は、画素部２が有する画素ＰＩＸの一構成例を表すものである。なお、以下のトランジスタのボディには適切なボディ電圧が印加されている。この画素ＰＩＸは、キャパシタＣ１１，Ｃ１２と、トランジスタＭＰ１２～ＭＰ１５と、発光素子ＥＬとを有している。トランジスタＭＰ１２～ＭＰ１５はＰ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタＭＰ１２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち一方は信号線ＳＧＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ１４のゲートおよびキャパシタＣ１２の他端に接続される。キャパシタＣ１１の一端は電源線ＶＣＣＰに接続され、他端はキャパシタＣ１２の一端、トランジスタＭＰ１３のソースおよびドレインのうち他方、およびトランジスタＭＰ１４のソースおよびドレインのうち一方に接続される。キャパシタＣ１２の一端はキャパシタＣ１１の他端、トランジスタＭＰ１３のソースおよびドレインのうち他方、およびトランジスタＭＰ１４のソースおよびドレインのうち一方に接続され、他端はトランジスタＭＰ１２のソースおよびドレインのうち他方、およびトランジスタＭＰ１４のゲートに接続される。トランジスタＭＰ１３のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ１４のソースおよびドレインのうち一方、キャパシタＣ１１の他端、およびキャパシタＣ１２の一端に接続される。トランジスタＭＰ１４のゲートはトランジスタＭＰ１２のソースおよびドレインのうち他方、およびキャパシタＣ１２の他端に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ１３のソースおよびドレインのうち他方、キャパシタＣ１１の他端、およびキャパシタＣ１２の一端に接続され、ソースおよびドレインのうち他方は発光素子ＥＬのアノードおよびトランジスタＭＰ１５のソースおよびドレインのうち一方に接続される。トランジスタＭＰ１５のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ１４のソースおよびドレインのうち他方および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。発光素子ＥＬのアノードはトランジスタＭＰ１４のソースおよびドレインのうち他方およびトランジスタＭＰ１５のソースおよびドレインのうち一方に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ１２（保持容量）の両端間の電圧が設定される。トランジスタＭＰ１３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ１４は、トランジスタＭＰ１３がオン状態である期間において、キャパシタＣ１２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。なお、トランジスタＭＰ１２～ＭＰ１５は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ１２、ＭＰ１５のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　このように、この画素ＰＩＸは、発光素子ＥＬを含む。また、この画素ＰＩＸは、電源線ＶＣＣＰ（第１の電源線）および電源線Ｖｃａｔｈ（第２の電源線）間において発光素子ＥＬと直列に接続され、データ信号としての画素信号に応じた電流を発光素子ＥＬに供給するトランジスタＭＰ１４（駆動トランジスタ）を含む。電源線ＶＣＣＰには、所定の第１の電圧が供給され、電源線Ｖｃａｔｈには、第１の電圧より低い所定の第２の電圧が供給される。
　ここで、画素ＰＩＸを形成する積層構造について説明する。図３は、画素ＰＩＸの積層構造の一例を模式的に表した図である。画素ＰＩＸは、半導体基板１０上に４つの配線層１１～１４を積層した構造を有している。具体的に、半導体基板１０上に、第１の配線層１１（１ＭＴ）、第２の配線層１２（２ＭＴ）、第３の配線層１３（３ＭＴ）および第４の配線層１４（４ＭＴ）が順に積層されている。各配線層１１～１４は、アルミニウム等の導電性材料で形成された導体パターンを形成する。各配線層１１～１４は、それぞれ絶縁性材料（例えば、シリコン酸化物）で形成されている絶縁体層１５を介して積層されている。各配線層１１～１４は、それぞれ絶縁体層１５に形成された導電性を有する導通孔１６（スルーホール）を介して接続される。導通孔１６は、例えば、絶縁体層１５に設けた貫通孔にタングステン等の導電体を埋め込むことで形成される。
　半導体基板１０には、上述したトランジスタＭＰ１４等の半導体素子（図３では図示略）が形成されている。第１の配線層１１は、半導体基板１０上に絶縁体層１５を介して積層されており、半導体基板１０の半導体素子の電極と導通孔１６を介して接続されている。第４の配線層１４の導体パターンには、発光素子ＥＬのアノード電極１４Ａが含まれる。この発光素子ＥＬのアノード電極１４Ａの上には、発光層として機能する有機層１７および発光素子ＥＬのカソード電極１８が順次積層され、これにより、発光素子ＥＬが形成される。
　本技術の実施の形態に係る表示装置１は、この画素ＰＩＸのレイアウトに特徴を有するものである。ここで、本技術の実施の形態に係る画素ＰＩＸのレイアウトについて説明する前に、比較例における画素ＰＩＸのレイアウトについて説明する。
＜２．比較例＞
　図４および図５は、比較例における画素ＰＩＸのレイアウトの一例を示す図である。図４Ａは、第３の配線層１３（３ＭＴ）の導体パターン（破線ハッチングで表記）の一部を表し、図４Ｂは、第４の配線層１４（４ＭＴ）の導体パターンの一部を表している。具体的に、図４Ａおよび図４Ｂは、アノード電極１４Ａ周辺の導体パターンを示している。図５は、図４中の断面線ＡＡ－ＡＡ間の断面図（絶縁体層１５は図示略）である。
（アノード電極の導体と同層の導体パターンとの関係）
　図４Ｂに示すように、第４の配線層１４におけるアノード電極１４Ａの同層周辺には、導体パターンとして導体Ａｎｏｄｅ、電源線ＶＣＣＰおよび信号線ＳＧＬが形成されている。導体Ａｎｏｄｅは、発光素子ＥＬのアノード電極１４Ａと接続され、発光素子ＥＬのアノード電極１４Ａと同電圧となる導体である。なお、第４の配線層１４における導体Ａｎｏｄｅには、アノード電極１４Ａが含まれる。最上層の第４の配線層１４の導体Ａｎｏｄｅは、発光素子ＥＬの台座（アノード電極１４Ａとして）の役割を果たすことなどから大きく形成（例えば、他層と比べて一番大きく島状に形成）される。この導体Ａｎｏｄｅには、電源線ＶＣＣＰが並走している。電源線ＶＣＣＰは、発光素子ＥＬのアノード側に接続される電源線である。より詳しくは、電源線ＶＣＣＰは、画素ＰＩＸで発光素子ＥＬの発光などに用いられる正電源の電源線である。具体的に、第４の配線層１４の導体Ａｎｏｄｅは、矩形状に形成されており、一方の長辺部と両方の短辺部の３辺に沿って電源線ＶＣＣＰが並走している。つまり、第４の配線層１４の導体Ａｎｏｄｅは、四方のうちの三方が電源線ＶＣＣＰによって囲われている。なお、他方の長辺部には、信号線ＳＧＬが並走している。
（アノード電極の導体と下層の導体パターンとの関係）
　図４および図５に示すように、第４の配線層１４のアノード電極１４Ａの下層周辺（第３の配線層１３）には、導体パターンとして電源線ＶＣＣＰ、電源線ＶＳＳ、信号線ＳＧＬ、導体ＤＲｓおよび導体Ａｎｏｄｅが形成されている。電源線ＶＳＳは、画素ＰＩＸで所定ノード（本実施の形態では、発光素子ＥＬのアノード）の電圧を初期化する際に用いられる負電源（電源線ＶＣＣＰの電圧よりも低電圧の電源）の電源線である。導体ＤＲｓは、トランジスタＭＰ１４（駆動トランジスタ）のソースおよびドレインのうち一方の電極（ＤＲｓ）と接続され、当該電極と同電圧となる導体である。トランジスタＭＰ１４のソース電極に接続される導体は、基本的に電源線ＶＣＣＰよりは低電圧となるが、発光時に電源線ＶＣＣＰと殆ど変わらない高電圧が印加される。
　図５に示すように、第３の配線層１３における導体ＤＲｓには、キャパシタＣ１１（補助容量Ｃｓｕｂ）の下部電極１３Ａが含まれている。下部電極１３Ａ上には上部電極１３Ｂが容量絶縁膜１３Ｃを介して積層されており、これにより、ＭＩＭ（Metal Insulator Metal）キャパシタによるキャパシタＣ１１が形成される。上部電極１３Ｂは、導通孔１６を介して電源線ＶＣＣＰと接続されており、電源線ＶＣＣＰと同電圧となる導体となっている。
　第４の配線層１４（４ＭＴ）の導体Ａｎｏｄｅの下には、導体ＤＲｓと、上部電極１３Ｂとが設けられている。つまり、層間においては、アノード電極１４Ａを形成する導体Ａｎｏｄｅと導体パターンＤＲｓとが絶縁体層１５を介して隣接配置されている。また、アノード電極１４Ａを形成する導体Ａｎｏｄｅと上部電極１３Ｂ（電源線ＶＣＣＰと接続されている導体）とが絶縁体層１５を介して隣接配置されている。
（配線不良による問題点）
　ここで、配線層数を抑えて画素ＰＩＸを小型化するには、歩留まりを考慮しつつ各配線層１１～１４の導体パターンの高密度化を図る必要がある。上述したように、比較例における画素ＰＩＸのレイアウトでは、第４の配線層１４において導体Ａｎｏｄｅと高電圧の電源線ＶＣＣＰが並走しており、仮に、これらがショートした場合、発光素子ＥＬのアノード電極１４Ａの電圧が高くなることから発光素子ＥＬが発光して輝点になる。また、第３の配線層１３に関しても、第４の配線層１４の導体Ａｎｏｄｅの下に、高電圧の上部電極１３Ｂと導体ＤＲｓとが配されており、仮に、層間ショートした場合、発光素子ＥＬのアノード電極１４Ａの電圧が高くなることから発光素子ＥＬが発光して輝点になる。これらの輝点は、歩留まりの悪化を招く。そこで、以下に説明する各実施の形態では、画素ＰＩＸのレイアウトを工夫することで、この歩留まりの改善を図っている。
＜３．第１の実施の形態＞
　以下、本技術の第１の実施の形態に係る画素ＰＩＸのレイアウトについて説明する。第１の実施の形態は、発光素子ＥＬのアノード電極１４Ａと同層のレイアウトに関するものである。図６は、本実施の形態における画素ＰＩＸのレイアウトの一例を示す図である。図６Ａは、第３の配線層１３（３ＭＴ）の導体パターンの一部を表し、図６Ｂは、第４の配線層１４（４ＭＴ）の導体パターンの一部を表している。具体的に、図６Ａおよび図６Ｂは、アノード電極１４Ａ周辺の導体パターンを示している。
　図６Ｂに示すように、第４の配線層１４におけるアノード電極１４Ａの周辺には、導体パターンとして導体Ａｎｏｄｅ、電源線ＶＣＣＰ、電源線（他の電源線）ＶＳＳおよび信号線ＳＧＬが形成されている。なお、第４の配線層１４における導体Ａｎｏｄｅには、アノード電極１４Ａが含まれる。この導体Ａｎｏｄｅには、少なくとも発光時に電源線ＶＣＣＰの電圧よりも低電圧な電源線ＶＳＳが並走している。具体的に、第４の配線層１４の導体Ａｎｏｄｅは、矩形状に形成されており、一方の長辺部と両方の短辺部の３辺に沿って電源線ＶＳＳが並走している。つまり、第４の配線層１４の導体Ａｎｏｄｅは、四方のうちの三方が電源線ＶＳＳによって囲われている。なお、他方の長辺部には、信号線ＳＧＬが並走している。したがって、第４の配線層１４の導体Ａｎｏｄｅには、電源線ＶＣＣＰが同層において隣に配置されていない。
　このように、本実施の形態における画素ＰＩＸのレイアウトでは、第４の配線層１４において導体Ａｎｏｄｅと電源線ＶＳＳとが並走しており、仮に、これらがショートした場合、発光素子ＥＬのアノード電極１４Ａの電圧が低くなることから発光素子ＥＬは発光せずに滅点になる。滅点は、輝点よりも視認性が悪いことから欠陥を判定する検査規格が緩く、不良品になりにくい。例えば、輝点不良の場合は１ドットだけで欠陥品になるが、滅点不良の場合は１ドットだけでは欠陥品にならない。つまり、歩留まりを改善することができる。
（本実施の形態のまとめ）
　以上説明したように、本実施の形態では、表示装置１は、発光素子ＥＬと、電源線ＶＣＣＰ（第１の電源線）および電源線Ｖｃａｔｈ（第２の電源線）間において発光素子ＥＬと直列に接続され、データ信号に応じた電流を発光素子ＥＬに供給するトランジスタＭＰ１４（駆動トランジスタ）とを含む画素ＰＩＸを有している。電源線ＶＣＣＰには、第１の電圧が供給され、電源線Ｖｃａｔｈには、第１の電圧よりも低い第２の電圧が供給され、発光素子ＥＬのアノードに接続される導体Ａｎｏｄｅ（第１の導体パターン）の隣に、少なくとも発光素子ＥＬの発光時に第１の電圧よりも低い電圧となる電源線ＶＳＳ（第２の導体パターン）が形成されている。具体的に、同層において導体Ａｎｏｄｅの隣に電源線ＶＳＳが形成されている。また、同層において導体Ａｎｏｄｅの隣に電源線ＶＣＣＰ（第３の導体パターン）が形成されていない。これにより、仮に、導体Ａｎｏｄｅが電源線ＶＳＳと同層においてショートした場合でも滅点不良となるため、歩留まりを改善することができる。
　なお、図２に示した画素ＰＩＸにおいては、電源線ＶＳＳの他、トランジスタＭＰ１３のゲート電極に接続される導体パターンも第２の導体パターンとなり得る。ＰｃｈのトランジスタＭＰ１３（制御線ＤＳＬに接続される発光制御トランジスタ）のゲートには、基本的に発光時に低電圧の制御信号が供給される。つまり、第１の導体パターンの隣に、少なくとも発光時に電源線ＶＣＣＰの電圧よりも低電圧となる第２の導体パターンを配することで、歩留まりを改善することができる。なお、ここでいう「基本的に」とは、何かの目的のために発光に影響しない程度に高電圧の期間を設けるような場合も含むことを意味する。
　また、図２に示した画素ＰＩＸにおいては、電源線ＶＣＣＰの他、トランジスタＭＰ１２のゲート電極に接続される導体パターン、トランジスタＭＰ１５のゲート電極に接続される導体パターン、またはトランジスタＭＰ１４のソースおよびドレインのうち一方の電極に接続される導体パターンも第３の導体パターンとなり得る。ＰｃｈのトランジスタＭＰ１２（制御線ＷＳＬに接続される書き込みトランジスタ）およびトランジスタＭＰ１５（制御線ＡＺＳＬに接続される初期化トランジスタ）のゲートには、基本的に発光時に高電圧の制御信号が供給される。また、ＰｃｈのトランジスタＭＰ１４（発光素子ＥＬに流れる電流を制御する駆動トランジスタ）のソースおよびドレインのうち一方の電極は、発光時に高電圧（電源線ＶＣＣＰと同程度の電圧）となる。つまり、第１の導体パターンの隣に、少なくとも発光時に電源線ＶＣＣＰの電圧（同程度の電圧を含む）以上の電圧となる第３の導体パターンを形成しないことで、歩留まりを改善することができる。ここでいう「基本的に」も、何かの目的のために低電圧の期間を少しだけ設けるような場合も含むことを意味する。
　なお、第１の導体パターンは、発光素子ＥＬのアノード電極１４Ａを形成する導体Ａｎｏｄｅに限らない。例えば、第３の配線層１３の導体Ａｎｏｄｅなど、第４の配線層１４以外の導体Ａｎｏｄｅであってもよい。これら第１の導体パターン、第２の導体パターンおよび第３の導体パターンについての説明は、後述する第２の実施の形態等の説明においても同様である。
＜４．第２の実施の形態＞
　次に、本技術の第２の実施の形態に係る画素ＰＩＸのレイアウトについて説明する。第２の実施の形態は、発光素子ＥＬのアノード電極１４Ａと隣の層のレイアウトに関するものである。図７および図８は、第２の実施の形態における画素ＰＩＸのレイアウトの一例を示す図である。図７Ａは、第３の配線層１３（３ＭＴ）の導体パターンの一部を表し、図７Ｂは、第４の配線層１４（４ＭＴ）の導体パターンの一部を表している。具体的に、図７Ａおよび図７Ｂは、アノード電極１４Ａ周辺の導体パターンを示している。図８は、図７中の断面線ＢＢ－ＢＢ間の断面図（絶縁体層１５は図示略）である。
　図７および図８に示すように、第４の配線層１４のアノード電極１４Ａの隣の層（具体的に、下層）の第３の配線層１３には、導体パターンとして電源線ＶＣＣＰ、電源線ＶＳＳ、信号線ＳＧＬ、導体ＤＲｓおよび導体Ａｎｏｄｅが形成されている。導体ＤＲｓは、トランジスタＭＰ１４（駆動トランジスタ）のソースおよびドレインのうち一方の電極（ＤＲｓ）と接続され、当該電極と同電圧となる導体である。導体Ａｎｏｄｅは、発光素子ＥＬのアノード電極１４Ａと接続され、発光素子ＥＬのアノード電極１４Ａと同電圧となる導体である。
　第３の配線層１３における導体ＤＲｓには、図８に示すように、キャパシタＣ１１（補助容量Ｃｓｕｂ）の下部電極１３Ａが含まれている。下部電極１３Ａ上には上部電極１３Ｂが容量絶縁膜１３Ｃを介して積層されており、これにより、ＭＩＭ（Metal Insulator Metal）キャパシタによるキャパシタＣ１１が形成される。上部電極１３Ｂは、導通孔１６を介して電源線ＶＣＣＰと接続されており、電源線ＶＣＣＰと同電圧となる導体である。なお、図７Ａに示すように、第３の配線層１３における導体Ａｎｏｄｅは、電源線ＶＳＳによって四方のうちの三方が囲われている。これにより、第３の配線層１３では、同層において、仮にショートした場合であっても輝点不良になりにくくなっている。
　図７Ｂに示すように、第４の配線層１４におけるアノード電極１４Ａの周辺には、導体パターンとして導体Ａｎｏｄｅ、電源線ＶＣＣＰおよび信号線ＳＧＬが形成されている。
　第４の配線層１４（４ＭＴ）の導体Ａｎｏｄｅの下には、電源線ＶＣＣＰを含め、導体ＤＲｓおよび上部電極１３Ｂ（電源線ＶＣＣＰに接続される導体）は設けられておらず、電源線ＶＳＳが設けられている。つまり、層間においては、アノード電極１４Ａを形成する導体Ａｎｏｄｅと電源線ＶＳＳとが絶縁体層１５を介して隣に配置されている。このように、本実施の形態における画素ＰＩＸのレイアウトでは、第３の配線層１３において、第４の配線層１４の導体Ａｎｏｄｅの下に電源線ＶＳＳが配されており、仮に、これらがプロセス異常（例えば、ダストの混入）などによって層間ショートした場合でも、発光素子ＥＬのアノード電極１４Ａの電圧が低くなることから発光素子ＥＬは発光せずに滅点になる。そのため、輝点不良となるよりも不良品になりにくくなる。
（本実施の形態のまとめ）
　以上説明したように、本実施の形態では、表示装置１は、発光素子ＥＬと、電源線ＶＣＣＰ（第１の電源線）および電源線Ｖｃａｔｈ（第２の電源線）間において発光素子ＥＬと直列に接続され、データ信号に応じた電流を発光素子ＥＬに供給するトランジスタＭＰ１４（駆動トランジスタ）とを含む画素ＰＩＸを有している。電源線ＶＣＣＰには、第１の電圧が供給され、電源線Ｖｃａｔｈには、第１の電圧よりも低い第２の電圧が供給され、発光素子ＥＬのアノードに接続される導体Ａｎｏｄｅ（第１の導体パターン）の隣に、少なくとも発光素子ＥＬの発光時に第１の電圧よりも低い電圧となる電源線ＶＳＳ（第２の導体パターン）が形成されている。具体的に、層間において導体Ａｎｏｄｅの隣に電源線ＶＳＳが形成されている。また、層間において導体Ａｎｏｄｅの隣に電源線ＶＣＣＰ（第３の導体パターン）が形成されていない。これにより、仮に、導体Ａｎｏｄｅが電源線ＶＳＳと層間においてショートした場合でも滅点不良となるため、歩留まりを改善することができる。
＜５．画素回路の他の構成例＞
　以下、画素ＰＩＸの他の構成例について説明する。なお、以下の構成例は、あくまで例示であり、他の構成のものを排除するものではない。また、本技術を以下の画素ＰＩＸに適用する場合、上述したように、同層または隣り合う層において、発光素子ＥＬのアノードと接続される第１の導体パターン（当該アノード電極を形成するものを含む。以下、同様。）の隣に、第２の導体パターンを配するものとする。これにより、第１の導体パターンと第２の導体パターンとがショートしても滅点不良となることから歩留まりを改善することができる。また、上述したように、同層または隣り合う層において、発光素子ＥＬのアノードと接続される第１の導体パターンの隣に、第３の導体パターンが配されないものとする。これにより、第１の導体パターンと第３の導体パターンとがショートすることを防止して輝点不良を減らして歩留まりを改善することができる。
（構成例１）
　図９は、画素部２が有する画素ＰＩＸの一構成例を表すものである。画素ＰＩＸは、キャパシタＣ０１と、トランジスタＭＮ０２～ＭＮ０３と、発光素子ＥＬとを有している。トランジスタＭＮ０２～ＭＮ０３は、Ｎ型のＭＯＳＦＥＴである。トランジスタＭＮ０２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方は信号線ＳＧＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ０３のゲートおよびキャパシタＣ０１の一端に接続される。キャパシタＣ０１の一端はトランジスタＭＮ０２のソースおよびドレインのうち一方、およびトランジスタＭＮ０３のゲートに接続され、他端はトランジスタＭＮ０３のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ０３のゲートはトランジスタＭＮ０２のソースおよびドレインのうち一方およびキャパシタＣ０１の一端に接続され、ソースおよびドレインのうち他方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち一方はキャパシタＣ０１の他端および発光素子ＥＬのアノードに接続される。発光素子ＥＬのアノードはトランジスタＭＮ０３のソースおよびドレインのうち一方、およびキャパシタＣ０１の他端に接続され、カソードは電源線Ｖcathに接続される。電源線ＶＣＣＰの電圧は、上述した第１の電圧に相当する第１電圧と、第１電圧よりも低い第２電圧と、に適宜切り替わる。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ０２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ０１の両端間の電圧が設定される。電源線ＶＣＣＰの電圧が第１電圧である期間に、トランジスタＭＮ０３は、キャパシタＣ０１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ０３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。なお、電源線ＶＣＣＰの電圧が第２電圧である期間には、発光素子ＥＬは消光する。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、トランジスタＭＮ０２のゲート電極と接続される導体パターンである。ＮｃｈのトランジスタＭＮ０２のゲートには、基本的に発光時に低電圧の制御信号が供給される。第３の導体パターンとなり得るものは、例えば、電源線ＶＣＣＰ（電源線ＶＣＣＰと接続される導体を含む。以下、同様。）である。
（構成例２）
　図１０は、画素ＰＩＸの他の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ２１と、トランジスタＭＮ２２～ＭＮ２５と、発光素子ＥＬとを有している。トランジスタＭＮ２２～ＭＮ２５はＮ型のＭＯＳＦＥＴである。トランジスタＭＮ２２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方は信号線ＳＧＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ２４のゲートおよびキャパシタＣ２１の一端に接続される。キャパシタＣ２１の一端はトランジスタＭＮ２２のソースおよびドレインのうち一方、およびトランジスタＭＮ２４のゲートに接続され、他端はトランジスタＭＮ２４のソースおよびドレインのうち一方、トランジスタＭＮ２５のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ２３のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち他方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ２４のソースおよびドレインのうち他方に接続される。トランジスタＭＮ２４のゲートはトランジスタＭＮ２２のソースおよびドレインのうち一方、およびキャパシタＣ２１の一端に接続され、ソースおよびドレインのうち他方はトランジスタＭＮ２３のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はキャパシタＣ２１の他端、トランジスタＭＮ２５のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ２５のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＮ２４のソースおよびドレインのうち一方、キャパシタＣ２１の他端、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち一方は電源線ＶＳＳに接続される。発光素子ＥＬのアノードはトランジスタＭＮ２４のソースおよびドレインのうち一方、キャパシタＣ２１の他端、およびトランジスタＭＮ２５のソースおよびドレインのうち他方に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ２２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ２１の両端間の電圧が設定される。トランジスタＭＮ２３は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ２４は、トランジスタＭＮ２３がオン状態である期間において、キャパシタＣ２１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ２４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＮ２５がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＮ２２～ＭＮ２５は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＮ２２、ＭＮ２５のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、電源線ＶＳＳ（電源線ＶＳＳと接続される導体を含む。以下、同様。）、トランジスタＭＮ２２のゲート電極と接続される導体パターン、またはトランジスタＭＮ２５のゲート電極と接続される導体パターンである。第３の導体パターンとなり得るものは、例えば、電源線ＶＣＣＰ、トランジスタＭＮ２３のゲート電極と接続される導体パターン、またはトランジスタＭＮ２４のソースおよびドレインのうち他方の電極と接続される導体パターンである。
（構成例３）
　図１１は、画素ＰＩＸの他の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ３１と、トランジスタＭＰ３２～ＭＰ３６と、発光素子ＥＬとを有している。トランジスタＭＰ３２～ＭＰ３６はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ３２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち一方は信号線ＳＧＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ３３のゲート、トランジスタＭＰ３４のソースおよびドレインのうち他方、およびキャパシタＣ３１の他端に接続される。キャパシタＣ３１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ３２のソースおよびドレインのうち他方、トランジスタＭＰ３３のゲート、およびトランジスタＭＰ３４のソースおよびドレインのうち他方に接続される。トランジスタＭＰ３３のゲートはトランジスタＭＰ３２のソースおよびドレインのうち他方、トランジスタＭＰ３４のソースおよびドレインの他方、およびキャパシタＣ３１の他端に接続され、ソースおよびドレインのうち一方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ３５のソースおよびドレインのうち一方およびトランジスタＭＰ３４のソースおよびドレインのうち一方に接続される。トランジスタＭＰ３４のゲートは制御線ＡＺＳＬ１に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ３３のソースおよびドレインのうち他方、およびトランジスタＭＰ３５のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ３２のソースおよびドレインのうち他方、トランジスタＭＰ３３のゲート、およびキャパシタＣ３１の他端に接続される。トランジスタＭＰ３５のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ３３のソースおよびドレインのうち他方、およびトランジスタＭＰ３４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ３６のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＰ３６のゲートは制御線ＡＺＳＬ２に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ３５のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。発光素子ＥＬのアノードはトランジスタＭＰ３５のソースおよびドレインのうち他方、およびトランジスタＭＰ３６のソースおよびドレインの一方に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ３２がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ３１の両端間の電圧が設定される。トランジスタＭＰ３５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ３３は、トランジスタＭＰ３５がオン状態である期間において、キャパシタＣ３１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ３３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ３４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ３４がオン状態である期間において、トランジスタＭＰ３３のドレインおよびゲートが互いに接続される。トランジスタＭＰ３６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ３６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ３２～ＭＰ３６は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ３２、ＭＰ３４、ＭＰ３６のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、電源線ＶＳＳ、またはトランジスタＭＰ３５のゲート電極と接続される導体パターンである。第３の導体パターンとなり得るものは、例えば、電源線ＶＣＣＰ、トランジスタＭＰ３２のゲート電極と接続される導体パターン、トランジスタＭＰ３４のゲート電極と接続される導体パターン、またはトランジスタＭＰ３６のゲート電極と接続される導体パターンである。
（構成例４）
　図１２は、画素ＰＩＸの他の一構成例を表すものである。キャパシタＣ４８の一端は信号線ＳＧＬ１に接続され、他端は電源線ＶＳＳに接続される。キャパシタＣ４９の一端は信号線ＳＧＬ１に接続され、他端は信号線ＳＧＬ２に接続される。トランジスタＭＰ４９はＰ型のＭＯＳＦＥＴであり、ゲートは制御線ＷＳＬ２に接続され、ソースおよびドレインのうち一方は信号線ＳＧＬ１に接続され、ソースおよびドレインのうち他方は信号線ＳＧＬ２に接続される。
　画素ＰＩＸは、キャパシタＣ４１と、トランジスタＭＰ４２～ＭＰ４６と、発光素子ＥＬとを有している。トランジスタＭＰ４２～ＭＰ４６は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ４２のゲートは制御線ＷＳＬ１に接続され、ソースおよびドレインのうち一方は信号線ＳＧＬ２に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ４３のゲート、およびキャパシタＣ４１の他端に接続される。キャパシタ４１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ４２のソースおよびドレインのうち他方、およびトランジスタＭＰ４３のゲートに接続される。トランジスタＭＰ４３のゲートはトランジスタＭＰ４２のソースおよびドレインのうち他方、およびキャパシタＣ４１の他端に接続され、ソースおよびドレインのうち一方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ４４、ＭＰ４５のソースおよびドレインのうち一方に接続される。トランジスタＭＰ４４のゲートは制御線ＡＺＳＬ１に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ４３のソースおよびドレインのうち他方、およびトランジスタＭＰ４５のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方は信号線ＳＧＬ２に接続される。トランジスタＭＰ４５のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ４３のソースおよびドレインのうち他方、およびトランジスタＭＰ４４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ４６のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＰ４６のゲートは制御線ＡＺＳＬ２に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ４５のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。発光素子ＥＬのアノードはトランジスタＭＰ４５のソースおよびドレインのうち他方、およびトランジスタＭＰ４６のソースおよびドレインの一方に接続され、カソードは電源線Ｖcathに接続される。発光素子ＥＬのアノードはトランジスタＭＰ１２４のソースおよびドレインのうちの他方、およびトランジスタＭＰ１２５のソースおよびドレインの一方に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ４２がオン状態になることにより、信号線ＳＧＬ１に供給された画素信号に基づいてキャパシタＣ４１の両端間の電圧が設定される。トランジスタＭＰ４５は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ４３は、トランジスタＭＰ４５がオン状態である期間において、キャパシタＣ４１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ４３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ４４は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ４４がオン状態である期間において、トランジスタＭＰ４３のドレインおよび信号線ＳＧＬ２が互いに接続される。トランジスタＭＰ４６は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ４６がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ４２～ＭＰ４６、ＭＰ４９は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ４２、ＭＰ４６、ＭＰ４９のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、電源線ＶＳＳ、またはトランジスタＭＰ４５のゲート電極と接続される導体パターンである。第３の導体パターンとなり得るものは、例えば、電源線ＶＣＣＰ、トランジスタＭＰ４２のゲート電極と接続される導体パターン、トランジスタＭＰ４４のゲート電極と接続される導体パターン、トランジスタＭＰ４６のゲート電極と接続される導体パターン、またはトランジスタＭＰ４９のゲート電極と接続される導体パターンである。
（構成例５）
　図１３は、画素ＰＩＸの他の一構成例を表すものである。複数の画素ＰＩＸは、表示領域１００にマトリクス状に設けられ、表示領域１００は、第１の制御部９１と第２の制御部９２の間に設けられる。
　第１の制御部９１は、トランスミッションゲートＴＧ４５、ＴＧ４６と、トランジスタＭＰ５０，ＭＰ５１と、キャパシタＣ５０とを有している。トランジスタＭＰ５０，ＭＰ５１は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＴＧ４５の一端には画素信号が供給され、トランスミッションゲートＴＧ４５の他端は信号線９３ａに接続される。トランスミッションゲートＴＧ４６の一端は信号線９３ｂに接続され、トランスミッションゲートＴＧ４６の他端は電源線Ｖｏｒｓｔに接続される。キャパシタＣ５０の一端は信号線９３ａに接続され、他端は電源線ＶＳＳ１に接続される。トランジスタＭＰ５０のゲートは制御線ＩＮＩＬに接続され、ソースおよびドレインのうち一方は電源線Ｖｉｎｉに接続され、ソースおよびドレインのうち他方は信号線９３ｂに接続される。トランジスタＭＰ５１のゲートは制御線ＥＬＬに接続され、ソースおよびドレインのうち一方は電源線Ｖｅｌに接続され、ソースおよびドレインのうち他方は信号線９３ｂに接続される。
　第２の制御部９２は、トランスミッションゲートＴＧ７２と、トランジスタＭＰ７３と、キャパシタＣ８２とを有している。トランジスタＭＰ７３は、Ｐ型のＭＯＳＦＥＴである。トランスミッションゲートＴＧ７２の一端は信号線９３ａに接続され、他端はトランジスタＭＰ７３のソースおよびドレインのうち他方、およびキャパシタＣ８２の一端に接続される。トランジスタＭＰ７３のゲートは制御線ＲＥＦＬに接続され、ソースおよびドレインのうち一方は電源線Ｖｒｅｆに接続され、ソースおよびドレインのうち他方はトランスミッションゲートＴＧ７２の他端およびキャパシタＣ８２の一端に接続される。キャパシタＣ８２の一端はトランスミッションゲートＴＧ７２の他端および、トランジスタＭＰ７３のソースおびドレインのうち他方に接続され、他端は信号線９３ｂに接続される。
　画素ＰＩＸは、キャパシタＣ１３２と、トランジスタＭＰ１２１～ＭＰ１２５と、発光素子ＥＬとを有している。トランジスタＭＰ１２１～ＭＰ１２５は、Ｐ型のＭＯＳＦＥＴである。トランジスタＭＰ１２２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち一方は信号線９３ｂに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ１２１のゲート、およびキャパシタＣ１３２の他端に接続される。キャパシタＣ１３２の一端は電源線Ｖｅｌに接続され、他端はトランジスタＭＰ１２２のソースおよびドレインのうち他方、およびトランジスタＭＰ１２１のゲートに接続される。トランジスタＭＰ１２１のゲートはトランジスタＭＰ１２２のソースおよびドレインのうち他方、およびキャパシタＣ１３２の他端に接続され、ソースおよびドレインのうち一方は電源線Ｖｅｌに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ１２３、ＭＰ１２４のソースおよびドレインのうち一方に接続される。トランジスタＭＰ１２３のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ１２１のソースおよびドレインのうち他方、およびトランジスタＭＰ１２４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方は信号線９３ｂに接続される。トランジスタＭＰ１２４のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ１２１のソースおよびドレインのうち他方、およびトランジスタＭＰ１２３のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ１２５のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＰ１２５のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち他方は電源線Ｖｏｒｓｔに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ１２４のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される。発光素子ＥＬのアノードはトランジスタＭＰ１２４のソースおよびドレインのうち他方、およびトランジスタＭＰ１２５のソースおよびドレインのうち一方に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ１２２がオン状態になることにより、トランスミッションゲートＴＧ４５の一端に供給された画素信号に基づいてキャパシタＣ１３２の両端間の電圧が設定される。トランジスタＭＰ１２４は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ１２１は、トランジスタＭＰ１２４がオン状態である期間において、キャパシタＣ１３２の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ１２１から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ１２３，ＭＰ１２５は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＰ１２３がオン状態である期間において、トランジスタＭＰ１２１のソースおよびドレインのうち他方、およびトランジスタＭＰ１２４のソースおよびドレインのうち一方が信号線９３ｂに接続される。トランジスタＭＰ１２５がオン状態になる期間において、発光素子ＥＬのアノードの電圧は電源線Ｖｏｒｓｔの電圧に設定されることにより初期化される。また、トランジスタＭＰ５６は、制御線ＩＮＩＬの信号に基づいてオンオフし、トランジスタＭＰ５７は、制御線ＥＬＬの信号に基づいてオンオフし、トランジスタＭＰ７３は、制御線ＲＥＦＬの信号に基づいてオンオフする。トランジスタＭＰ５６がオン状態になると、信号線９３ｂは電源線Ｖｉｎｉの電圧に設定され、トランジスタＭＰ５７がオン状態になると、信号線９３ｂは電源線Ｖｅｌの電圧に設定される。トランジスタＭＰ７３がオン状態になると、キャパシタＣ８２の一端は電源線Ｖｒｅｆの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ１２１～ＭＰ１２５、ＭＰ５６、ＭＰ５７は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ１２２、ＭＰ１２５のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、電源線Ｖｏｒｓｔ（電源線Ｖｏｒｓｔと接続される導体を含む。）、またはトランジスタＭＰ１２４のゲート電極と接続される導体パターンである。第３の導体パターンとなり得るものは、例えば、電源線Ｖｅｌ（電源線Ｖｅｌと接続される導体を含む。）、トランジスタＭＰ１２２のゲート電極と接続される導体パターン、トランジスタＭＰ１２３のゲート電極と接続される導体パターン、またはトランジスタＭＰ１２５のゲート電極と接続される導体パターンである。
（構成例６）
　図１４は、画素ＰＩＸの他の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ５１と、トランジスタＭＰ５２～ＭＰ６０と、発光素子ＥＬとを有している。トランジスタＭＰ５２～ＭＰ６０はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ５２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち一方は信号線ＳＧＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５３のソースおよびドレインのうち他方、およびトランジスタＭＰ５４のソースおよびドレインのうち一方に接続される。トランジスタＭＰ５３のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５２のソースおよびドレインのうち他方、およびトランジスタＭＰ５４のソースおよびドレインのうち一方に接続される。トランジスタＭＰ５４のゲートはトランジスタＭＰ５５のソースおよびドレインのうち一方、トランジスタＭＰ５７のソースおよびドレインのうち他方、およびキャパシタＣ５１の他端に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５２，ＭＰ５３のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５８，ＭＰ５９のソースおよびドレインのうち一方に接続される。キャパシタＣ５１の一端は電源線ＶＣＣＰに接続され、他端はトランジスタＭＰ５４のゲート、トランジスタＭＰ５５のソースおよびドレインのうち一方、およびトランジスタＭＰ５７のソースおよびドレインのうち他方に接続される。キャパシタＣ５１は、互いに並列に接続された２つのキャパシタを含んでいてもよい。トランジスタＭＰ５５のゲートは制御線ＡＺＳＬ１に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５４のゲート、トランジスタＭＰ５７のソースおよびドレインのうち他方、およびキャパシタＣ５１の他端に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５６のソースおよびドレインのうち一方に接続される。トランジスタＭＰ５６のゲートは制御線ＡＺＳＬ１に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５５のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。トランジスタＭＰ５７のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５４のゲート、トランジスタＭＰ５５のソースおよびドレインのうち一方、およびキャパシタＣ５１の他端に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５８のソースおよびドレインのうち他方に接続される。トランジスタＭＰ５８のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ５７のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５４のソースおよびドレインのうち他方、およびトランジスタＭＰ５９のソースおよびドレインのうち一方に接続される。トランジスタ５９のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５４のソースおよびドレインのうち他方、およびトランジスタＭＰ５８のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち他方はトランジスタＭＰ６０のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＰ６０のゲートは制御線ＡＺＳＬ２に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ５９のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち他方は電源線ＶＳＳに接続される。発光素子ＥＬのアノードはトランジスタＭＰ５９のソースおよびドレインのうち他方、およびトランジスタＭＰ６０のソースおよびドレインの一方に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ５２，ＭＰ５４，ＭＰ５８，ＭＰ５７がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ５１の両端間の電圧が設定される。トランジスタＭＰ５３，ＭＰ５９は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＰ５４は、トランジスタＭＰ５３，ＭＰ５９がオン状態である期間において、キャパシタＣ５１の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ５４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＰ５５，ＭＰ５６は、制御線ＡＺＳＬ１の信号に基づいてオンオフする。トランジスタＭＰ５５，ＭＰ５６がオン状態である期間において、トランジスタＭＰ５４のゲートの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。トランジスタＭＰ６０は、制御線ＡＺＳＬ２の信号に基づいてオンオフする。トランジスタＭＰ６０がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＰ５２～ＭＰ６０は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ５５～ＭＰ５８、ＭＰ６０のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、電源線ＶＳＳ、トランジスタＭＰ５３のゲート電極と接続される導体パターン、またはトランジスタＭＰ５９のゲート電極と接続される導体パターンである。第３の導体パターンとなり得るものは、例えば、電源線ＶＣＣＰ、トランジスタＭＰ５２のゲート電極と接続される導体パターン、トランジスタＭＰ５５のゲート電極と接続される導体パターン、トランジスタＭＰ５６のゲート電極と接続される導体パターン、トランジスタＭＰ５７のゲート電極と接続される導体パターン、トランジスタＭＰ５８のゲート電極と接続される導体パターン、トランジスタＭＰ６０のゲート電極と接続される導体パターン、またはトランジスタＭＰ５４のソースおよびドレインのうち一方の電極と接続される導体パターンである。
（構成例７）
　図１５は、画素ＰＩＸの他の一構成例を表すものである。制御線ＷＳＮＬの信号および制御線ＷＳＰＬの信号は、互いに反転した信号である。
　画素ＰＩＸは、キャパシタＣ６１，Ｃ６２と、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６５～ＭＮ６７と、発光素子ＥＬとを有している。トランジスタＭＮ６３，ＭＮ６５～ＭＮ６７はＮ型のＭＯＳＦＥＴであり、トランジスタＭＰ６４はＰ型のＭＯＳＦＥＴである。トランジスタＭＮ６３のゲートは制御線ＷＳＮＬに接続され、ソースおよびドレインのうち他方は信号線ＳＧＬ、およびトランジスタＭＰ６４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はトランジスタＭＰ６４のソースおよびドレインのうち他方、キャパシタＣ６１，Ｃ６２の一端、およびトランジスタＭＮ６５のゲートに接続される。トランジスタＭＰ６４のゲートは制御線ＷＳＰＬに接続され、ソースおよびドレインのうち一方は信号線ＳＧＬ、およびトランジスタＭＮ６３のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち他方はトランジスタＭＮ６３のソースおよびドレインのうち一方、キャパシタＣ６１，Ｃ６２の一端、およびトランジスタＭＮ６５のゲートに接続される。キャパシタＣ６１は、例えばＭＯＭ（Metal Oxide Metal）キャパシタを用いて構成され、一端はトランジスタＭＮ６３のソースおよびドレインのうち一方、トランジスタＭＰ６４のソースおよびドレインのうち他方、キャパシタＣ６２の一端、およびトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６１は、例えばＭＯＳキャパシタやＭＩＭ（Metal Insulator Metal）キャパシタを用いて構成されてもよい。キャパシタＣ６２は、例えばＭＯＳキャパシタを用いて構成され、一端はトランジスタＭＮ６３のソースおよびドレインのうち一方、トランジスタＭＰ６４のソースおよびドレインのうち他方、キャパシタＣ６１の一端、およびトランジスタＭＮ６５のゲートに接続され、他端は電源線ＶＳＳ２に接続される。なお、キャパシタＣ６２は、例えば、ＭＯＭキャパシタやＭＩＭキャパシタを用いて構成されてもよい。また、キャパシタＣ６２の他端は、電源線ＶＳＳ３（図示省略）に接続されてもよい。トランジスタＭＮ６５のゲートはトランジスタＭＮ６３のソースおよびドレインのうち一方、トランジスタＭＰ６４のソースおよびドレインのうち他方、およびキャパシタＣ６１，Ｃ６２の一端に接続され、ソースおよびドレインのうち他方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ６６，ＭＮ６７のソースおよびドレインのうち他方に接続される。トランジスタＭＮ６６のゲートは制御線ＡＺＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＮ６５のソースおよびドレインのうち一方、およびトランジスタＭＮ６７のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち一方は電源線ＶＳＳ１に接続される。トランジスタＭＮ６７のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＮ６５のソースおよびドレインのうち一方、およびトランジスタＭＮ６６のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち一方は発光素子ＥＬのアノードに接続される。発光素子ＥＬのアノードはトランジスタＭＮ６７のソースおよびドレインのうち一方に接続され、カソードは電源線Ｖcathに接続される。なお、トランジスタＭＮ６７および制御線ＤＳＬを設けず、トランジスタＭＮ６５のソースおよびドレインのうち一方がトランジスタＭＮ６６のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される構成としてもよい。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ６３，ＭＰ６４のうちの少なくとも一方がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ６１，Ｃ６２の両端間の電圧が設定される。トランジスタＭＮ６７は、制御線ＤＳＬの信号に基づいてオンオフする。トランジスタＭＮ６５は、トランジスタＭＮ６７がオン状態である期間において、キャパシタＣ６１，Ｃ６２の両端間の電圧に応じた電流を、発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ６５から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ６６は、制御線ＡＺＬの信号に基づいてオンオフしてもよい。また、トランジスタＭＮ６６は、制御線ＡＺＬの信号に応じた抵抗値を有する抵抗素子として機能してもよい。この場合、トランジスタＭＮ６５およびトランジスタＭＮ６６はいわゆるソースフォロワ回路を構成する。
　なお、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６５～ＭＮ６７は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＮ６３，ＭＰ６４，ＭＮ６６のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、電源線ＶＳＳ１（電源線ＶＳＳ１と接続される導体を含む。）、電源線ＶＳＳ２（電源線ＶＳＳ２と接続される導体を含む。）、トランジスタＭＮ６３のゲート電極と接続される導体パターン、またはトランジスタＭＮ６６のゲート電極と接続される導体パターンである。第３の導体パターンとなり得るものは、例えば、電源線ＶＣＣＰ、トランジスタＭＰ６４のゲート電極と接続される導体パターン、またはトランジスタＭＮ６７のゲート電極と接続される導体パターンである。
（構成例８）
　図１６は、画素ＰＩＸの他の一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ７１と、トランジスタＭＮ７２～ＭＮ７７と、発光素子ＥＬとを有している。トランジスタＭＮ７２～ＭＮ７７はＮ型のＭＯＳＦＥＴである。トランジスタＭＮ７２のゲートは制御線ＷＳＬに接続され、ソースおよびドレインのうち他方は信号線ＳＧＬに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ７４のソースおよびドレインのうち一方、およびトランジスタＭＮ７５のソースおよびドレインのうち他方に接続される。キャパシタＣ７１の一端はトランジスタＭＮ７４のゲート、およびトランジスタＭＮ７６のソースおよびドレインのうち一方に接続され、他端はトランジスタＭＮ７７のソースおよびドレインのうち他方、トランジスタＭＮ７５のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ７３のゲートは制御線ＤＳＬ１に接続され、ソースおよびドレインのうち他方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち一方はトランジスタＭＮ７４のソースおよびドレインのうち他方、およびトランジスタＭＮ７６のソースおよびドレインのうち他方に接続される。トランジスタＭＮ７４のゲートはトランジスタＭＮ７６のソースおよびドレインのうち一方、およびキャパシタＣ７１の一端に接続され、ソースおよびドレインのうち他方はトランジスタ７３のソースおよびドレインのうち一方、およびトランジスタＭＮ７６のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち一方はトランジスタＭＮ７２のソースおよびドレインのうち一方、およびトランジスタＭＮ７５のソースおよびドレインのうち他方に接続される。トランジスタＭＮ７５のゲートは制御線ＤＳＬ２に接続され、ソースおよびドレインのうち他方はトランジスタＭＮ７２のソースおよびドレインのうち一方、およびトランジスタＭＮ７４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はキャパシタＣ７１の他端、トランジスタＭＮ７７のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される。トランジスタＭＮ７６のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち他方はトランジスタＭＮ７３のソースおよびドレインのうち一方、およびトランジスタＭＮ７４のソースおよびドレインのうち他方に接続され、ソースおよびドレインのうち一方はトランジスタＭＮ７４のゲートおよびキャパシタＣ７１の一端に接続される。トランジスタＭＮ７７のゲートは制御線ＡＺＳＬに接続され、ソースおよびドレインのうち他方はキャパシタＣ７１の他端、トランジスタＭＮ７５のソースおよびドレインのうち一方、および発光素子ＥＬのアノードに接続され、ソースおよびドレインのうち一方は電源線ＶＳＳに接続される。発光素子ＥＬのアノードはトランジスタＭＮ７５のソースおよびドレインのうち一方、トランジスタＭＮ７７のソースおよびドレインの他方およびキャパシタＣ７１の他端に接続され、カソードは電源線Ｖcathに接続される。
　この構成により、画素ＰＩＸでは、トランジスタＭＮ７２，ＭＮ７４，ＭＮ７６がオン状態になることにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ７１の両端間の電圧が設定される。トランジスタＭＮ７３は、制御線ＤＳＬ１の信号に基づいてオンオフし、トランジスタＭＮ７５は、制御線ＤＳＬ２の信号に基づいてオンオフする。トランジスタＭＮ７４は、トランジスタＭＮ７３，ＭＮ７５がオン状態である期間において、キャパシタＣ７１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＮ７４から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。トランジスタＭＮ７７は、制御線ＡＺＳＬの信号に基づいてオンオフする。トランジスタＭＮ７７がオン状態である期間において、発光素子ＥＬのアノードの電圧は電源線ＶＳＳの電圧に設定されることにより初期化される。
　なお、トランジスタＭＮ７２～ＭＮ７７は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＮ７６は、酸化物半導体を用いたトランジスタであってもよい。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、電源線ＶＳＳ、トランジスタＭＮ７２のゲート電極と接続される導体パターン、トランジスタＭＮ７６のゲート電極と接続される導体パターン、またはトランジスタＭＮ７７のゲート電極と接続される導体パターンである。第３の導体パターンとなり得るものは、例えば、電源線ＶＣＣＰ、トランジスタＭＮ７３のゲート電極と接続される導体パターン、トランジスタＭＮ７５のゲート電極と接続される導体パターン、またはトランジスタＭＮ７４のソースおよびドレインのうち他方の電極と接続される導体パターンである。
＜６．変形例＞
　以上、本技術の実施の形態等について具体的に説明したが、本技術の内容は上述した実施の形態等に限定されるものではなく、本技術の技術的思想に基づく各種の変形が可能である。例えば、上述した実施の形態等の構成、方法、工程、材料、形状および数値等は、本技術の主旨を逸脱しない限り、互いに組み合わせることや入れ替えることが可能である。また、１つのものを２つ以上に分けることも可能であり、一部を省略することも可能である。また、本技術を適用可能であれば、上述した各構成は、適宜、削除、変更、他の構成の付加をしてもよいし、代替可能な構成に入れ替えてもよい。また、本技術は、上述した各実施の形態を、適宜、組み合わせたものであってもよい。
　例えば、上述した第１の実施の形態では、第１の導体パターン（導体Ａｎｏｄｅ）に対して第２の導体パターン（電源線ＶＳＳ）を並走させるとともに第１の導体パターンの四方のうちの三方を囲う構成について例示したが、第１の導体パターンの隣への第２の導体パターンの配置方法は、これに限らない。例えば、第１の導体パターンの四方を全て囲ってもよいし、部分的に並走させてもよいし、部分的に囲ってもよい。要は、第１の導体パターンが第３の導体パターン（電源線ＶＣＣＰ等）とショートする可能性が低くなればよい。
　また例えば、上述した第１の実施の形態と第２の実施の形態とを組み合わせ、同層および隣り合う層の何れにおいても第１の導体パターンの隣に第２の導体パターンを配し、第１の導体パターンの隣に第３の導体パターンを配しないとしてもよい。これにより、さらに輝点不良を減らして歩留まりを改善することができる。
　さらに例えば、上述した各実施の形態では、配線層１１～１４による４層構造のレイアウトについて説明したが、これに限らず、例えば、５層構造や６層構造であってもよい。
　また例えば、上述した各実施の形態では、第２の導体パターンとして、電源線ＶＳＳ等を例示したが、第２の導体パターンは、少なくとも発光時に電源線ＶＣＣＰよりも低い電圧であるものであればよく、仮にショートした場合に滅点になるものだけに限らない。つまり、発光時の第２の導体パターンの電圧は、発光素子ＥＬの閾値電圧よりも小さい電圧に限らない。例えば、ショートした場合に僅かに光るものであっても構わない。第２の導体パターンが、少なくとも発光時に電源線ＶＣＣＰよりも低電圧のものであれば、その分、輝度が低下し目立たなくなるため、歩留まりの改善に寄与し得る。例えば、当該電源線ＶＣＣＰの電圧よりも低い電圧は、第１の導体パターンと第２の導体パターンとが接続した場合（仮にショートした場合）に発光素子ＥＬの発光が所定の輝度以下となる電圧としてもよい。これにより、歩留まりを考慮した幅広いレイアウトが可能となる。なお、輝点、滅点を含め、発光、非発光の状態は、厳密にその状態であるのものに限らず、例えば、瞬間的に違う状態の期間が含まれていても、平均的にその状態であればよい。
　上述した各実施の形態では、第２の導体パターンとして既存配線の接続を行うものを利用したが、これに限らず、第２の導体パターンは、新たな配線などによって意図的に引き回して第１の導体パターンの隣に配してもよい。
　例えば、本技術は、種々のディスプレイに適用することができる。本技術は、例えば、プロジェクタ等で使用されるＳＸＲＤ（Silicon X-tal Reflective Display：登録商標）等の表示パネル、ホログラム表示させるためのＳＬＭ（Spatial Light Modulator）を用いた位相変調のパネルに適用することができる。また、本技術は、例えば、ＬＣＯＳ（Liquid crystal on silicon，ＬＣｏＳは商標）、ＨＴＰＳ（High Temperature Poly-Silicon）等のパネルに適用することができる。
　例えば、上述した実施の形態では、第２駆動部５は、電圧によって輝度を表す画素信号を画素部２に出力する構成について例示したが、第２駆動部５は、電流によって輝度を表す画素信号を出力するものであってもよい。つまり、第２駆動部５は、画素信号を生成する際の電流源（上述した実施の形態では電圧源）となる。
　図１７は、この電流による調整を行う場合の画素ＰＩＸの一構成例を表すものである。この画素ＰＩＸは、キャパシタＣ８１と、トランジスタＭＰ８１～ＭＰ８４と、発光素子ＥＬとを有している。トランジスタＭＰ８１～ＭＰ８４はＰ型のＭＯＳＦＥＴである。トランジスタＭＰ８１のゲートは制御線ＷＳＬおよびトランジスタＭＰ８４のゲートに接続され、ソースおよびドレインのうちの一方は信号線ＳＧＬに接続され、ソースおよびドレインのうち他方はキャパシタＣ８１の一端、トランジスタＭＰ８２のソースおよびドレインのうち他方、およびトランジスタＭＰ８３のソースおよびドレインのうち一方に接続される。キャパシタＣ８１の一端はトランジスタＭＰ８１，ＭＰ８２のソースおよびドレインのうち他方、およびトランジスタＭＰ８３のソースおよびドレインのうち一方に接続され、他端はトランジスタＭＰ８３のゲートおよびトランジスタＭＰ８４のソースおよびドレインのうち一方に接続される。トランジスタＭＰ８２のゲートは制御線ＤＳＬに接続され、ソースおよびドレインのうち一方は電源線ＶＣＣＰに接続され、ソースおよびドレインのうち他方はキャパシタＣ８１の一端、トランジスタＭＰ８１のソースおよびドレインのうち他方、およびトランジスタＭＰ８３のソースおよびドレインのうち一方に接続される。トランジスタＭＰ８３のゲートはキャパシタＣ８１の他端およびトランジスタＭＰ８４のソースおよびドレインのうち一方に接続され、ソースおよびドレインのうち一方はキャパシタＣ８１の一端、トランジスタＭＰ８１，ＭＰ８２のソースおよびドレインのうち他方に接続され、ソースおよびドレインの他方はトランジスタＭＰ８４のソースおよびドレインのうち他方、および発光素子ＥＬのアノードに接続される。トランジスタＭＰ８４のゲートは制御線ＷＳＬおよびトランジスタＭＰ８１のゲートに接続され、ソースおよびドレインのうち一方はキャパシタＣ８１の他端およびトランジスタＭＰ８３のゲートに接続され、ソースおよびドレインのうち他方はトランジスタＭＰ８３のソースおよびドレインのうち他方、および発光素子ＥＬのアノードと接続される。発光素子ＥＬのアノードはトランジスタＭＰ８３，ＭＰ８４のソースおよびドレインのうち他方に接続され、カソードは電源線Ｖcathに接続される。なお、信号線ＳＧＬには、第２駆動部５から輝度に応じた電流値の信号（ＩＤＡＴＡ）が供給される。
　この構成により、画素ＰＩＸでは、トランジスタＭＰ８２をオフ状態とし、続いてトランジスタＭＰ８１，ＭＰ８４をオン状態とする。そして、信号線ＳＧＬから画素に応じた画素電流ＩＤａｔａの画素信号を供給し、再びトランジスタＭＰ８１，ＭＰ８４をオフ状態とする。これにより、信号線ＳＧＬから供給された画素信号に基づいてキャパシタＣ８１の両端間の電圧が設定される。トランジスタＭＰ８３は、トランジスタＭＰ８２がオン状態である期間において、キャパシタＣ８１の両端間の電圧に応じた電流を発光素子ＥＬに流す。発光素子ＥＬは、トランジスタＭＰ８３から供給された電流に基づいて発光する。このようにして、画素ＰＩＸは、画素信号に応じた輝度で発光する。
　なお、トランジスタＭＰ８１～ＭＰ８４は、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタであってもよい。また、トランジスタＭＰ８１、ＭＰ８４のうち少なくともいずれかは、酸化物半導体を用いたトランジスタであってもよい。
　この画素ＰＩＸにおいては、第２の導体パターンとなり得るものは、例えば、トランジスタＭＰ８２のゲート電極と接続される導体パターンである。第３の導体パターンとなり得るものは、例えば、電源線ＶＣＣＰ、トランジスタＭＰ８１のゲート電極と接続される導体パターン、トランジスタＭＰ８４のゲート電極と接続される導体パターン、またはトランジスタＭＰ８３のソースおよびドレインのうち一方の電極に接続される導体パターンである。
＜７．適用例＞
　次に、上記実施の形態および変形例で説明した表示システムの適用例について説明する。
（適用例１）
　図１８は、ヘッドマウントディスプレイ１１０の外観の一例を表すものである。ヘッドマウントディスプレイ１１０は、例えば、眼鏡形の表示部１１１の両側に、使用者の頭部に装着するための耳掛け部１１２を有する。このようなヘッドマウントディスプレイ１１０に、上記実施の形態等に係る技術を適用することができる。
（適用例２）
　図１９は、他のヘッドマウントディスプレイ１２０の外観の一例を表すものである。ヘッドマウントディスプレイ１２０は、本体部１２１と、アーム部１２２と、鏡筒部１２３とを有する、透過式のヘッドマウントディスプレイである。このヘッドマウントディスプレイ１２０は、眼鏡１２８に装着されている。本体部１２１は、ヘッドマウントディスプレイ１２０の動作を制御するための制御基板や表示部を有している。この表示部は、表示画像の画像光を射出する。アーム部１２２は、本体部１２１と鏡筒部１２３とを連結し、鏡筒部１２３を支持する。鏡筒部１２３は、本体部１２１からアーム部１２２を介して供給された画像光を、眼鏡１２８のレンズ１２９を介して、ユーザの目に向かって投射する。このようなヘッドマウントディスプレイ１２０に、上記実施の形態等に係る技術を適用することができる。
　なお、このヘッドマウントディスプレイ１２０は、いわゆる導光板方式のヘッドマウントディスプレイであるが、これに限定されるものではなく、例えば、いわゆるバードバス方式のヘッドマウントディスプレイであってもよい。このバードバス方式のヘッドマウントディスプレイは、例えば、ビームスプリッタと、部分的に透明なミラーとを備えている。ビームスプリッタは、画像情報でエンコードされた光をミラーに向けて出力し、ミラーは、光をユーザの目に向かって反射させる。ビームスプリッタおよび部分的に透明なミラーの両方は、部分的に透明である。これにより、周囲環境からの光がユーザの目に到達する。
（適用例３）
　図２０Ａ、図２０Ｂは、デジタルスチルカメラ１３０の外観の一例を表すものであり、図２０Ａは正面図を示し、図２０Ｂは背面図を示す。このデジタルスチルカメラ１３０は、レンズ交換式一眼レフレックスタイプのカメラであり、カメラ本体部（カメラボディ）１３１と、撮影レンズユニット１３２と、グリップ部１３３と、モニタ１３４と、電子ビューファインダ１３５とを有する。撮像レンズユニット１３２は、交換式のレンズユニットであり、カメラ本体部１３１の正面のほぼ中央付近に設けられる。グリップ部１３３は、カメラ本体部１３１の正面の左側に設けられ、撮影者は、このグリップ部１３３を把持するようになっている。モニタ１３４は、カメラ本体部１３１の背面のほぼ中央よりも左側に設けられる。電子ビューファインダ１３５は、カメラ本体部１３１の背面において、モニタ１３４の上部に設けられる。撮影者は、この電子ビューファインダ１３５を覗くことにより、撮影レンズユニット１３２から導かれた被写体の光像を視認し、構図を決定することができる。電子ビューファインダ１３５に、上記実施の形態等に係る技術を適用することができる。
（適用例４）
　図２１は、テレビジョン装置１４０の外観の一例を表すものである。テレビジョン装置１４０は、フロントパネル１４２およびフィルターガラス１４３を含む映像表示画面部１４１を有する。この映像表示画面部１４１に、上記実施の形態等に係る技術を適用することができる。
（適用例５）
　図２２は、スマートフォン１５０の外観の一例を表すものである。スマートフォン１５０は、各種情報を表示する表示部１５１と、ユーザによる操作入力を受け付けるボタンなどを含む操作部１５２とを有する。この表示部１５１に、上記実施の形態等に係る技術を適用することができる。
（適用例６）
　図２３Ａ、図２３Ｂは、本開示の技術が適用された車両の一構成例を表すものであり、図２３Ａは、車両２００の後部から見た車両の内部の一例を示し、図２３Ｂは、車両２００の左後方からみた車両の内部の一例を示す。
　図２３Ａ、図２３Ｂの車両は、センターディスプレイ２０１と、コンソールディスプレイ２０２と、ヘッドアップディスプレイ２０３と、デジタルリアミラー２０４と、ステアリングホイールディスプレイ２０５と、リアエンタテイメントディスプレイ２０６とを有する。
　センターディスプレイ２０１は、ダッシュボード２６１における、運転席２６２および助手席２６３に対向する場所に配置されている。図２３Ａでは、運転席２６２側から助手席２６３側まで延びる横長形状のセンターディスプレイ２０１の例を示すが、センターディスプレイ２０１の画面サイズや配置場所はこれに限定されるものではない。センターディスプレイ２０１は、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ２０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された、車両前方や側方の障害物までの距離画像、赤外線センサで検出された乗員の体温などを表示可能である。センターディスプレイ２０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、センサの検出結果に基づく、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報である。操作関連情報は、センサを用いて検出された、乗員の操作に関するジェスチャの情報である。ジェスチャは、車両内の種々の設備の操作を含んでいてもよく、例えば、空調設備、ナビゲーション装置、ＡＶ（Audio Visual）装置、照明装置等の操作を含む。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、各乗員の行動記録を含む。ライフログを取得し保存することにより、事故が生じた際、乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて検出された乗員の体温や、検出された体温に基づいて推測された乗員の健康状態の情報を含む。あるいは、乗員の健康状態の情報は、イメージセンサにより撮像された乗員の顔に基づいて推測されてもよい。また、乗員の健康状態の情報は、乗員と自動音声を用いて会話を行うことにより得られた乗員の回答内容に基づいて推測されてもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などの情報を含む。エンタテイメント関連情報は、センサにより検出された乗員によるＡＶ装置の操作情報や、センサにより検出され認識された乗員に適した、表示すべきコンテンツの情報などを含む。
　コンソールディスプレイ２０２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ２０２は、運転席２６２と助手席２６３の間のセンターコンソール２６４における、シフトレバー２６５の近くに配置されている。コンソールディスプレイ２０２も、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ２０２は、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ２０３は、運転席２６２の前方のフロントガラス２６６の奥に仮想的に表示される。ヘッドアップディスプレイ２０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ２０３は、運転席２６２の正面に仮想的に配置されることが多いため、車両の速度、燃料の残量、バッテリの残量などの車両の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー２０４は、車両の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、例えば後部座席の乗員のライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ２０５は、車両のステアリングホイール２６７の中心付近に配置されている。ステアリングホイールディスプレイ２０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ２０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ２０６は、運転席２６２や助手席２６３の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ２０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ２０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。リアエンタテイメントディスプレイ２０６は、例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。
　これらのセンターディスプレイ２０１、コンソールディスプレイ２０２、ヘッドアップディスプレイ２０３、デジタルリアミラー２０４、ステアリングホイールディスプレイ２０５、リアエンタテイメントディスプレイ２０６に、上記実施の形態等に係る技術を適用することができる。
　なお、本技術は、以下のような構成も採ることができる。
（１）
　発光素子と、
　第１の電源線および第２の電源線間において前記発光素子と直列に接続され、データ信号に応じた電流を前記発光素子に供給する駆動トランジスタと
　を含む画素回路を有し、
　前記第１の電源線には、第１の電圧が供給され、
　前記第２の電源線には、前記第１の電圧より低い第２の電圧が供給され、
　前記発光素子のアノードに接続される第１の導体パターンの隣に、少なくとも前記発光素子の発光時に前記第１の電圧よりも低い電圧となる第２の導体パターンが形成されている
　表示装置。
（２）
　前記第１の導体パターンと前記第２の導体パターンとが同層において隣に形成されている
　（１）に記載の表示装置。
（３）
　前記画素回路は、少なくとも前記発光素子の発光時に前記第１の電圧以上の電圧が供給される第３の導体パターンを有し、
　前記第１の導体パターンの隣に前記第３の導体パターンが形成されていない
　（２）に記載の表示装置。
（４）
　前記画素回路は、４層構造の配線層で形成されている
　（３）に記載の表示装置。
（５）
　絶縁体層を介して積層されている複数の配線層を有し、
　前記第１の導体パターンと前記第２の導体パターンとが前記配線層の層間において隣に形成されている
　（１）から（４）のうちの何れかに記載の表示装置。
（６）
　前記画素回路は、４層構造の配線層で形成されている
　（５）に記載の表示装置。
（７）
　前記第２の電圧は、前記第１の導体パターンと前記第２の導体パターンとが接続した場合に前記発光素子の発光が所定の輝度以下となる電圧である
　（１）から（６）のうちの何れかに記載の表示装置。
（８）
　前記第２の導体パターンは、前記画素回路で使用される他の電源線と接続される導体を含む
　（１）から（７）のうちの何れかに記載の表示装置。
（９）
　前記画素回路は、前記発光素子の発光時に低電圧の制御信号が供給されるゲート電極を含むトランジスタを有し、
　前記第２の導体パターンは、前記トランジスタのゲート電極に接続される導体を含む
　（１）から（８）のうちの何れかに記載の表示装置。
（１０）
　前記第３の導体パターンは、前記第１の電源線に接続される導体を含む
　（３）から（９）のうちの何れかに記載の表示装置。
（１１）
　前記画素回路は、前記発光素子の発光時に高電圧の制御信号が供給されるゲート電極を含むトランジスタを有し、
　前記第３の導体パターンは、前記トランジスタのゲート電極に接続される導体を含む
　（３）から（１０）のうちの何れかに記載の表示装置。
（１２）
　前記第３の導体パターンは、前記駆動トランジスタがＰ型のトランジスタである場合に前記駆動トランジスタのソースおよびドレインのうち一方の電極に接続される導体を含み、前記駆動トランジスタがＮ型のトランジスタである場合に前記駆動トランジスタのソースおよびドレインのうち他方の電極に接続される導体を含む
　（３）から（１１）のうちの何れかに記載の表示装置。
（１３）
　（１）から（１２）のうちの何れかに記載の表示装置を有する電子機器。
（実施の形態等の補足）
　ここで、上述した実施の形態等について、以下の内容を補足する。以下の補足説明では、図２に示す画素ＰＩＸを適用した場合について説明するが、他の画素ＰＩＸを用いる場合でも同様に適用することができる。図２４は、補足説明に用いる画素ＰＩＸを形成するレイアウトの一例を示す図である。図２４は、第４の配線層（４ＭＴ）の導体パターンの一部を表している。図２４Ａは、アノード電極１４Ａの四方を囲む場合のレイアウト例を示し、図２４Ｂは、アノード電極１４Ａの四辺を並走する場合のレイアウト例を示している。
　図２４Ａ、図２４Ｂに示す例では、上述した第４の配線層１４におけるアノード電極１４Ａの周辺には、導体パターンとして導体Ａｎｏｄｅ、電源線ＶＣＣＰ、電源線ＶＳＳおよび信号線ＳＧＬが形成されている。なお、第４の配線層１４における導体Ａｎｏｄｅには、アノード電極１４Ａが含まれる。図２５、図２６についても同様である。この第４の配線層１４における導体Ａｎｏｄｅには、少なくとも発光時に電源線ＶＣＣＰの電圧よりも低電圧な電源線ＶＳＳが並走している。なお、この並走する電源線ＶＳＳは、第２の導体パターンとなり得る他の導体パターンであってもよい。具体的には、第２の導体パターンとなり得る他の電源線（例えば、電源線Ｖcath、上述した他の画素ＰＩＸの場合における電源線ＶＳＳ２など）や、第２の導体パターンとなり得る制御線（例えば、制御線ＤＳＬ、上述した他の画素ＰＩＸの場合における制御線など）であっても構わない。
　図２４Ａに示すレイアウト例では、第４の配線層１４の導体Ａｎｏｄｅは、矩形状（より具体的には長方形状。他のレイアウト例も同様。）に形成されており、矩形を成す四辺に沿って電源線ＶＳＳが並走しており、電源線ＶＳＳによって四方の全てが完全に切れ目なく囲まれている。図２４Ｂに示すレイアウト例では、第４の配線層１４の導体Ａｎｏｄｅは、矩形を成す四辺に沿って電源線ＶＳＳが並走しており、電源線ＶＳＳによって四方の全てが囲まれている。図２４Ｂに示す例は、破線で示す領域Ｐにおいて囲いが途切れている点が図２４Ａに示す例と相違する。このように、導体Ａｎｏｄｅは、切れ目なく完全に囲われていなくてもよい。なお、領域Ｐの数や位置、大きさなどは、図示したものに限らない。このように、導体Ａｎｏｄｅを囲う電源線ＶＳＳは、各辺が同層で繋がっていてもよいし、繋がっていなくてもよい。また、導体Ａｎｏｄｅを囲う各導体パターンは、電源線ＶＳＳだけなど、同種のものに限らず、電源線ＶＳＳと他の第２の導体パターンとなり得るものなど、複数種類の導体パターンで囲ってもよい。
　このように、第４の配線層１４における導体Ａｎｏｄｅには、少なくとも発光素子ＥＬの発光時に電源線ＶＣＣＰの電圧よりも低い電圧となる第２の導体パターンが同層において隣に形成されている。また、この導体Ａｎｏｄｅには、電源線ＶＣＣＰなどの少なくとも発光素子ＥＬの発光時に電源線ＶＣＣＰの電圧以上の電圧が供給される第３の導体パターンが同層において隣に配置されていない。そのため、上述したように歩留まりを改善することができる。
　図２５は、補足説明に用いる画素ＰＩＸを形成するレイアウトの一例を示す図である。図２５は、第４の配線層（４ＭＴ）の導体パターンの一部を表している。
　図２５に示す例では、上述した第４の配線層１４におけるアノード電極１４Ａの周辺には、導体パターンとして導体Ａｎｏｄｅ、電源線ＶＣＣＰ、図２に示す画素ＰＩＸの制御線ＤＳＬおよび信号線ＳＧＬが形成されている。この第４の配線層１４における導体Ａｎｏｄｅには、少なくとも発光時に電源線ＶＣＣＰの電圧よりも低電圧な制御線ＤＳＬが並走している。なお、この並走する制御線ＤＳＬは、第２の導体パターンとなり得る他の制御線（具体的には、他の画素ＰＩＸの場合における制御線）であっても構わない。
　図２５に示すレイアウト例では、第４の配線層１４の導体Ａｎｏｄｅは、矩形を成す四辺のうちの１辺に沿って制御線ＤＳＬが並走しており、導体Ａｎｏｄｅと電源線ＶＣＣＰの距離が十分に離れて形成されている。つまり、導体Ａｎｏｄｅと電源線ＶＣＣＰとはショートしない程度に十分な間隔が保たれている。なお、この並走は、１辺より多くてもよく、図２４Ｂを参照して説明したように途切れていてもよい。
　このように、第４の配線層１４における導体Ａｎｏｄｅには、少なくとも発光素子ＥＬの発光時に電源線ＶＣＣＰの電圧よりも低い電圧となる第２の導体パターンが同層において隣に形成されている。また、この導体Ａｎｏｄｅには、電源線ＶＣＣＰなどの少なくとも発光素子ＥＬの発光時に電源線ＶＣＣＰの電圧以上の電圧が供給される第３の導体パターンが同層において隣（ショートする程度の隣）に配置されていない。そのため、上述したように歩留まりを改善することができる。
　図２６は、補足説明に用いる画素ＰＩＸを形成するレイアウトの一例を示す図である。図２６は、第３の配線層１３（３ＭＴ）および第４の配線層１４（４ＭＴ）の導体パターンの一部を示している。具体的に、図２６Ａは、アノード電極１４Ａ周辺の導体パターンを示し、図２６Ｂは、図２６Ａ中の断面線ＣＣ－ＣＣ間の断面図（絶縁体層１５は図示略）を示している。
　図２６に示すように、第４の配線層１４のアノード電極１４Ａの隣の層（具体的に、下層）の第３の配線層１３には、導体パターンとして電源線ＶＣＣＰ、電源線ＶＳＳ、信号線ＳＧＬ、導体ＤＲｓ、導体Ａｎｏｄｅおよび制御線ＤＳＬが形成されている。
　第３の配線層１３における導体ＤＲｓには、図２６Ｂに示すように、キャパシタＣ１１（補助容量Ｃｓｕｂ）の下部電極１３Ａが含まれている。下部電極１３Ａ上には上部電極１３Ｂが容量絶縁膜１３Ｃを介して積層されており、これにより、ＭＩＭキャパシタによるキャパシタＣ１１（図２参照）が形成される。上部電極１３Ｂは、導通孔１６を介して電源線ＶＣＣＰと接続されており、電源線ＶＣＣＰと同電圧となる導体である。なお、図２６Ａに示すように、第３の配線層１３における導体Ａｎｏｄｅは、矩形状に形成されており、その短辺のうちの二辺に沿って電源線ＶＳＳが並走している。また、その長辺のうちの一辺に沿って制御線ＤＳＬが並走している。これにより、第３の配線層１３では、同層において、仮にショートした場合であっても輝点不良になりにくくなっている。
　第４の配線層１４におけるアノード電極１４Ａの周辺には、導体パターンとして導体Ａｎｏｄｅ、電源線ＶＣＣＰおよび信号線ＳＧＬが形成されている。
　第４の配線層１４における導体Ａｎｏｄｅの下には、電源線ＶＣＣＰを含め、導体ＤＲｓおよび上部電極１３Ｂ（電源線ＶＣＣＰに接続される導体）は設けられていない。また、制御線ＷＳＬ、制御線ＡＺＳＬの導体パターンも設けられていない。そして、第４の配線層１４の導体Ａｎｏｄｅの下には、第２の導体パターンが設けられている。具体的に、層間において第４の配線層１４における導体Ａｎｏｄｅの隣に制御線ＤＳＬおよび導体Ａｎｏｄｅが形成されている。また、層間において導体Ａｎｏｄｅの隣に電源線ＶＣＣＰなどの第３の導体パターンが形成されていない。そのため、上述したように歩留まりを改善することができる。
　以上のように、配線効率を意識しなければ、制御線ＤＳＬなどの制御線を第４の配線層１４に設けたり、その第４の配線層１４と第３の配線層１３との間において引き回したりしてもよく、第２の導体パターンは、必ずしも電源線ＶＳＳなどの電源線に限らない。また、第２の導体パターンは、発光時に電源線ＶＣＣＰの電圧よりも低電圧なものであればよく、制御線以外の配線であっても構わない。
　ここで、上述したアノード電極１４について補足する。発光素子ＥＬのアノードに電気的に接続される導体パターン（第１の導体パターン）は、配線層のうちの色々な層に形成されるが、上述したアノード電極１４Ａは、最も広いものに該当する。この最も広いものに該当するアノード電極１４Ａとは、具体的には、以下の（１）、（２）のどちらかである。
　（１）上述した導体パターンの中からアノード層（発光素子ＥＬのアノードが形成される層）に配置されるパターンを除いたもののうち、面積が一番広いもの
　（２）上述した導体パターンのうち、アノード層に配置される導体パターン（発光素子ＥＬのアノードを含む）
　これにより、第１の導体パターンが第３の導体パターンとショートする確率を効率的に下げて歩留まりを改善することができる。なお、上述したアノード層（図示略）は、例えば、第４の配線層１４と有機層１７の間に設けられ、アノード層において発光素子ＥＬのアノードと接続される導体パターンと第４の配線層１４の導体Ａｎｏｄｅとは、例えば導通孔を介して電気的に接続される。
　１・・・表示装置、２・・・画素部、３・・・タイミングコントローラ、４・・・第１駆動部、５・・・第２駆動部、ＰＩＸ・・・画素（画素回路）、ＥＬ・・・発光素子、ＶＣＣＰ・・・電源線（高電圧）、ＶＳＳ・・・電源線（低電圧）、Ａｎｏｄｅ，ＤＲｓ・・・導体

Claims (13)

  1. 　発光素子と、
    　第１の電源線および第２の電源線間において前記発光素子と直列に接続され、データ信号に応じた電流を前記発光素子に供給する駆動トランジスタと
    　を含む画素回路を有し、
    　前記第１の電源線には、第１の電圧が供給され、
    　前記第２の電源線には、前記第１の電圧より低い第２の電圧が供給され、
    　前記発光素子のアノードに接続される第１の導体パターンの隣に、少なくとも前記発光素子の発光時に前記第１の電圧よりも低い電圧となる第２の導体パターンが形成されている
    　表示装置。
  2. 　前記第１の導体パターンと前記第２の導体パターンとが同層において隣に形成されている
    　請求項１に記載の表示装置。
  3. 　前記画素回路は、少なくとも前記発光素子の発光時に前記第１の電圧以上の電圧が供給される第３の導体パターンを有し、
    　前記第１の導体パターンの隣に前記第３の導体パターンが形成されていない
    　請求項２に記載の表示装置。
  4. 　前記画素回路は、４層構造の配線層で形成されている
    　請求項３に記載の表示装置。
  5. 　絶縁体層を介して積層されている複数の配線層を有し、
    　前記第１の導体パターンと前記第２の導体パターンとが前記配線層の層間において隣に形成されている
    　請求項１に記載の表示装置。
  6. 　前記画素回路は、４層構造の配線層で形成されている
    　請求項５に記載の表示装置。
  7. 　前記第２の電圧は、前記第１の導体パターンと前記第２の導体パターンとが接続した場合に前記発光素子の発光が所定の輝度以下となる電圧である
    　請求項１に記載の表示装置。
  8. 　前記第２の導体パターンは、前記画素回路で使用される他の電源線と接続される導体を含む
    　請求項１に記載の表示装置。
  9. 　前記画素回路は、前記発光素子の発光時に低電圧の制御信号が供給されるゲート電極を含むトランジスタを有し、
    　前記第２の導体パターンは、前記トランジスタのゲート電極に接続される導体を含む
    　請求項１に記載の表示装置。
  10. 　前記第３の導体パターンは、前記第１の電源線に接続される導体を含む
    　請求項３に記載の表示装置。
  11. 　前記画素回路は、前記発光素子の発光時に高電圧の制御信号が供給されるゲート電極を含むトランジスタを有し、
    　前記第３の導体パターンは、前記トランジスタのゲート電極に接続される導体を含む
    　請求項３に記載の表示装置。
  12. 　前記第３の導体パターンは、前記駆動トランジスタがＰ型のトランジスタである場合に前記駆動トランジスタのソースおよびドレインのうち一方の電極に接続される導体を含み、前記駆動トランジスタがＮ型のトランジスタである場合に前記駆動トランジスタのソースおよびドレインのうち他方の電極に接続される導体を含む
    　請求項３に記載の表示装置。
  13. 　請求項１に記載の表示装置を有する電子機器。
PCT/JP2025/019064 2024-06-06 2025-05-27 表示装置および電子機器 Pending WO2025253975A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2024092444 2024-06-06
JP2024-092444 2024-06-06

Publications (1)

Publication Number Publication Date
WO2025253975A1 true WO2025253975A1 (ja) 2025-12-11

Family

ID=97960831

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2025/019064 Pending WO2025253975A1 (ja) 2024-06-06 2025-05-27 表示装置および電子機器

Country Status (1)

Country Link
WO (1) WO2025253975A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005031651A (ja) * 2003-06-17 2005-02-03 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
JP2010237262A (ja) * 2009-03-30 2010-10-21 Kyocera Corp 画像表示装置
JP2013210648A (ja) * 2013-05-14 2013-10-10 Sony Corp 表示装置およびその製造方法
US20230232675A1 (en) * 2022-01-20 2023-07-20 Samsung Display Co., Ltd. Mother substrate for display device and manufacturing method of display device
JP2023156384A (ja) * 2019-12-03 2023-10-24 株式会社ジャパンディスプレイ 表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005031651A (ja) * 2003-06-17 2005-02-03 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
JP2010237262A (ja) * 2009-03-30 2010-10-21 Kyocera Corp 画像表示装置
JP2013210648A (ja) * 2013-05-14 2013-10-10 Sony Corp 表示装置およびその製造方法
JP2023156384A (ja) * 2019-12-03 2023-10-24 株式会社ジャパンディスプレイ 表示装置
US20230232675A1 (en) * 2022-01-20 2023-07-20 Samsung Display Co., Ltd. Mother substrate for display device and manufacturing method of display device

Similar Documents

Publication Publication Date Title
CN103426399B (zh) 电光装置以及电子设备
TWI576814B (zh) 顯示裝置及其驅動方法
US20240355298A1 (en) Light-emitting device and electronic apparatus
JP5929121B2 (ja) 電気光学装置および電子機器
US11107406B2 (en) Light-emitting device and electronic apparatus
CN114512096A (zh) 显示装置
US11132950B2 (en) Electro-optical device and electronic apparatus
WO2025253975A1 (ja) 表示装置および電子機器
WO2024084876A1 (ja) 表示装置および電子機器
WO2024190193A1 (ja) 容量素子、及び表示装置
WO2025187276A1 (ja) 表示装置および電子機器
WO2025204231A1 (ja) 表示装置、駆動方法および電子機器
WO2024202969A1 (ja) 表示装置
WO2025253770A1 (ja) 表示装置
WO2024101213A1 (ja) 表示装置
WO2025115415A1 (ja) 表示装置および電子機器
WO2025079571A1 (ja) 半導体装置及び電子機器
JP7014217B2 (ja) 電気光学装置、および電子機器
WO2026004519A1 (ja) 表示駆動回路及び表示装置
WO2025249058A1 (ja) 表示装置
WO2024203011A1 (ja) 表示装置及び電子機器
WO2024048352A1 (ja) 表示装置及び解析方法
WO2025253800A1 (ja) 表示装置、及び表示方法
JP2024069729A (ja) 表示装置及び電子機器
WO2025069801A1 (ja) 表示装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25819734

Country of ref document: EP

Kind code of ref document: A1