WO2025253232A1 - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法

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WO2025253232A1
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conductive layer
insulating layer
semiconductor
transistor
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山崎舜平
宮入秀和
澤井寛美
八窪裕人
郷戸宏充
吉住健輔
及川欣聡
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Semiconductor Energy Laboratory Co Ltd
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Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • One aspect of the present invention relates to a transistor.
  • One aspect of the present invention relates to a memory device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Examples of technical fields of one embodiment of the present invention disclosed in this specification and the like include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices, input/output devices, driving methods thereof, and manufacturing methods thereof.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a CPU is a collection of semiconductor elements processed from a semiconductor wafer, containing chipped semiconductor integrated circuits (at least transistors and memory), and on which electrodes serving as connection terminals are formed.
  • CPUs, memories, and other LSI semiconductor circuits are mounted on circuit boards, such as printed wiring boards, and used as components in a variety of electronic devices.
  • transistors are widely used in electronic devices such as integrated circuits and image display devices (also simply referred to as display devices).
  • Silicon-based semiconductor materials are widely known as semiconductor thin films that can be used in transistors, but oxide semiconductors are also attracting attention as other materials.
  • Patent Document 1 discloses a low-power CPU that utilizes the property of low leakage current.
  • Patent Document 2 discloses a memory device that can retain stored content for a long period of time.
  • An object of one embodiment of the present invention is to provide a transistor that can pass a large current. Another object is to provide a transistor with favorable electrical characteristics. Another object is to provide a transistor that can be miniaturized. Another object is to provide a transistor that occupies a small area. Another object is to provide a transistor that combines miniaturization with high reliability. Another object is to provide a semiconductor device in which transistors can be arranged at high density.
  • An object of one embodiment of the present invention is to provide a semiconductor device, memory device, or electronic device having a novel structure.
  • An object of one embodiment of the present invention is to alleviate at least one of the problems of the prior art.
  • One embodiment of the present invention is a semiconductor device having a first conductive layer, a second conductive layer, a third conductive layer, a semiconductor layer, a first insulating layer, and a second insulating layer.
  • the first conductive layer and the second conductive layer each have a columnar shape and are spaced apart from each other.
  • the first insulating layer has an elongated shape in a plan view, and one of a pair of ends in the long side direction is in contact with the first conductive layer, and the other is in contact with the second conductive layer.
  • the semiconductor layer surrounds the first insulating layer, the first conductive layer, and the second conductive layer in a plan view, and is in contact with a pair of side surfaces parallel to the long side direction of the first insulating layer, a side surface of the first conductive layer, and a side surface of the second conductive layer.
  • the second insulating layer is provided between the first conductive layer and the second conductive layer, covering the semiconductor layer, and the third conductive layer is provided covering the second insulating layer.
  • the present invention is a semiconductor device having a first functional layer and a second functional layer below the first functional layer.
  • the first functional layer has a first conductive layer, a second conductive layer, a third conductive layer, a semiconductor layer, a first insulating layer, and a second insulating layer.
  • the first conductive layer and the second conductive layer each have a columnar shape and are spaced apart.
  • the first insulating layer has an elongated shape in a planar view, and one of a pair of ends in the long side direction is in contact with the first conductive layer, and the other is in contact with the second conductive layer.
  • the semiconductor layer surrounds the first insulating layer, the first conductive layer, and the second conductive layer in a planar view, and is in contact with a pair of side surfaces parallel to the long side direction of the first insulating layer, a side surface of the first conductive layer, and a side surface of the second conductive layer.
  • the second insulating layer is provided between the first conductive layer and the second conductive layer, covering the semiconductor layer.
  • the third conductive layer is provided over the second insulating layer.
  • the second functional layer also has a first transistor having a channel formed in a portion of the semiconductor substrate.
  • the first transistor has a semiconductor region, a first low-resistance region, and a second low-resistance region, each of which is part of the semiconductor substrate, as well as a gate insulating layer and a gate electrode.
  • the semiconductor region, the first low-resistance region, and the second low-resistance region each contain silicon.
  • the semiconductor region has a fin-like shape.
  • a third functional layer having a plurality of memory cells is further provided above the first functional layer.
  • the memory cell has a second transistor and a capacitor element.
  • the second transistor is a vertical transistor.
  • Another aspect of the present invention is a semiconductor device having a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a semiconductor layer, a first insulating layer, a second insulating layer, and a dielectric layer.
  • the first conductive layer and the second conductive layer each have a columnar shape and are provided at a distance from each other.
  • the first insulating layer has an elongated shape in a planar view, and one of a pair of ends in the long side direction is in contact with the first conductive layer, and the other is in contact with the second conductive layer.
  • the semiconductor layer surrounds the first insulating layer, the first conductive layer, and the second conductive layer in a planar view, and is in contact with a pair of side surfaces parallel to the long side direction of the first insulating layer, a side surface of the first conductive layer, and a side surface of the second conductive layer.
  • the second insulating layer is provided to cover the semiconductor layer in a first region between the first conductive layer and the second conductive layer.
  • a third conductive layer is disposed over the second insulating layer.
  • a dielectric layer is disposed over the semiconductor layer in a second region between the first conductive layer and the second conductive layer.
  • a fourth conductive layer is disposed over the dielectric layer.
  • the dielectric layer contains aluminum oxide.
  • the dielectric layer contains an insulating material that exhibits ferroelectricity.
  • the dielectric layer contains hafnium oxide, zirconium oxide, or hafnium zirconium oxide.
  • the height of the first insulating layer is between 1 and 50 times the width in the short side direction in a plan view.
  • the third insulating layer covers the first conductive layer, the second conductive layer, the semiconductor layer, and the first insulating layer, and has a groove portion that reaches the semiconductor layer and the first insulating layer.
  • the second insulating layer is provided so as to cover the semiconductor layer inside the groove portion
  • the third conductive layer is provided so as to fill the groove portion.
  • the third insulating layer is preferably provided to cover the first conductive layer, the second conductive layer, the semiconductor layer, and the first insulating layer.
  • the third insulating layer preferably contacts the upper surface of the first insulating layer, the upper surface of the first conductive layer, and the upper surface of the second conductive layer.
  • the semiconductor layer contains indium oxide.
  • the semiconductor layer has a single crystal structure or a polycrystalline structure.
  • the first conductive layer and the second conductive layer each have a first layer and a second layer.
  • the first layer and the second layer are provided concentrically in this order, and that the second layer is in contact with the semiconductor layer.
  • the semiconductor layer contains indium oxide
  • the second layer contains an oxide containing indium.
  • Another embodiment of the present invention is a transistor including a first conductive layer, a second conductive layer, a third conductive layer, a semiconductor layer, a first insulating layer, and a second insulating layer.
  • the first conductive layer and the second conductive layer each have a columnar shape and are provided separately.
  • the first insulating layer has an elongated shape in a plan view, and one of a pair of ends in a long side direction of the first insulating layer is in contact with the first conductive layer, and the other is in contact with the second conductive layer.
  • the semiconductor layer surrounds the first insulating layer, the first conductive layer, and the second conductive layer in a plan view and is in contact with a pair of side surfaces of the first insulating layer parallel to the long side direction, a side surface of the first conductive layer, and a side surface of the second conductive layer.
  • the second insulating layer is provided between the first conductive layer and the second conductive layer to cover the semiconductor layer.
  • the third conductive layer is provided to cover the second insulating layer.
  • the off-state current per 1 ⁇ m of channel width of the transistor is 1 aA (1 ⁇ 10 ⁇ 18 A) or less in an environment of 85° C.
  • Another aspect of the present invention is a method for manufacturing a semiconductor device, comprising the steps of: forming a first conductive layer and a second conductive layer, each embedded in a first insulating layer, at a distance from each other; removing a portion of the first insulating layer to form a wall shape in which the end portions of the first insulating layer in the long side direction in a plan view are in contact with the first conductive layer and the second conductive layer; forming a semiconductor film covering the first conductive layer, the second conductive layer, and the first insulating layer; and anisotropically etching the semiconductor film to expose the top surface of the first conductive layer, the top surface of the second conductive layer, and the top surface of the first insulating layer, and forming a semiconductor layer surrounding each side surface of the first conductive layer, the second conductive layer, and the first insulating layer.
  • Another aspect of the present invention is a method for manufacturing a semiconductor device, comprising the steps of: forming a first conductive layer and a second conductive layer, each embedded in a first insulating layer, at a distance from each other; forming a first layer containing crystals in contact with the top surfaces of the first insulating layer, the first conductive layer, and the second conductive layer; removing a portion of the first insulating layer that is not covered by the first layer to process the first insulating layer into a wall shape whose end portion in the long side direction in a plan view is in contact with the first conductive layer and the second conductive layer; forming a semiconductor film having a single crystal structure or a polycrystalline structure, covering the first conductive layer, the second conductive layer, the first insulating layer, and the first layer; and anisotropically etching the semiconductor film to expose the top surface of the first conductive layer, the top surface of the second conductive layer, and the top surface of the first insulating layer, and forming a semiconductor
  • Another aspect of the present invention is a method for manufacturing a semiconductor device, comprising the steps of: forming a first conductive layer and a second conductive layer, each embedded in a first insulating layer, at a distance from each other; removing a portion of the first insulating layer to form a wall shape in which the ends of the first insulating layer in the long side direction in a plan view are in contact with the first conductive layer and the second conductive layer; forming a semiconductor film covering the first conductive layer, the second conductive layer, and the first insulating layer; performing anisotropic etching on the semiconductor film to expose the top surface of the first conductive layer, the top surface of the second conductive layer, and the top surface of the first insulating layer, and forming a semiconductor layer surrounding each of the side surfaces of the first conductive layer, the second conductive layer, and the first insulating layer; forming a sacrificial layer between the first conductive layer and the second conductive layer to cover the semiconductor layer; supplying a first element
  • Another aspect of the present invention includes a process for forming a first conductive layer and a second conductive layer, each embedded in a first insulating layer, at a distance from each other; a process for forming a first layer containing crystals in contact with the upper surfaces of the first insulating layer, the first conductive layer, and the second conductive layer; a process for removing a portion of the first insulating layer that is not covered by the first layer, and processing the first insulating layer into a wall shape whose end in the long side direction in a plan view is in contact with the first conductive layer and the second conductive layer; and a process for forming a single crystal structure or a polycrystalline structure covering the first conductive layer, the second conductive layer, the first insulating layer, and the first layer.
  • a method for manufacturing a semiconductor device includes the steps of: forming a semiconductor film having a crystalline structure; anisotropically etching the semiconductor film to expose the top surface of the first conductive layer, the top surface of the second conductive layer, and the top surface of the first insulating layer; forming a semiconductor layer surrounding the side surfaces of the first conductive layer, the second conductive layer, and the first insulating layer; forming a sacrificial layer between the first conductive layer and the second conductive layer to cover the semiconductor layer; supplying a first element to a region of the semiconductor layer not covered by the sacrificial layer; and removing the sacrificial layer.
  • the first element is one or more selected from titanium, aluminum, tantalum, tungsten, tin, silicon, germanium, zirconium, hafnium, antimony, magnesium, hydrogen, boron, phosphorus, and noble gases.
  • the semiconductor layer is preferably formed using an indium oxide film.
  • the first layer is preferably formed using an indium oxide film, an indium tin oxide film, a zinc oxide film, an indium gallium oxide film, a gallium zinc oxide film, an aluminum zinc oxide film, an indium aluminum zinc oxide film, an indium gallium zinc oxide film, or an indium tin zinc oxide film.
  • the heat treatment is preferably performed at a temperature of 250°C or higher and 650°C or higher.
  • a transistor capable of passing a large current can be provided.
  • a transistor with favorable electrical characteristics can be provided.
  • a transistor that can be miniaturized can be provided.
  • a transistor that occupies a small area can be provided.
  • a transistor that combines miniaturization with high reliability can be provided.
  • a semiconductor device in which transistors can be arranged at high density can be provided.
  • the present invention it is possible to provide a semiconductor device, memory device, or electronic device having a novel configuration. According to one aspect of the present invention, it is possible to at least alleviate at least one of the problems of the prior art.
  • FIG. 1A, 1B, 1C, 1D, and 1E show examples of the configuration of a semiconductor device.
  • FIG. 2 shows an example of the configuration of a semiconductor device.
  • 3A, 3B, 3C, 3D, and 3E show examples of the configuration of a semiconductor device.
  • 4A, 4B, 4C, 4D, and 4E are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 5A, 5B, 5C, 5D, and 5E are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 6A, 6B, 6C, 6D, and 6E are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 7A, 7B, 7C, 7D, and 7E are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 8A, 8B, 8C, 8D, and 8E are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 9A, 9B, 9C, 9D, and 9E are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 10A, 10B, 10C, 10D, and 10E are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 11A, 11B, 11C, and 11D are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 12A, 12B, 12C, and 12D are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 13 shows an example of the configuration of a semiconductor device.
  • 14A and 14B show examples of the configuration of a semiconductor device.
  • FIG. 15 shows an example of the configuration of a semiconductor device.
  • FIG. 16 shows an example of the configuration of a semiconductor device.
  • FIG. 17 shows an example of the configuration of a semiconductor device.
  • 18A and 18B are diagrams illustrating the carrier concentration dependence of Hall mobility, and Fig. 18C is a cross-sectional view illustrating an indium oxide film.
  • Fig. 19A is an equivalent circuit diagram of a logic circuit
  • Fig. 19B is a diagram showing the circuit symbol of the logic circuit
  • Fig. 19C is a timing chart explaining the operation of the logic circuit.
  • Figures 20A and 20D are equivalent circuit diagrams of logic circuits
  • Figures 20B, 20C, 20E, and 20F are diagrams showing circuit symbols for logic circuits.
  • Fig. 21A is a diagram showing a circuit symbol for a buffer circuit.
  • Fig. 21B is a diagram showing an example configuration of a buffer circuit.
  • Fig. 21C is a timing chart explaining the operation of the buffer circuit.
  • Fig. 21D is a diagram showing an example configuration of a ring oscillator.
  • Fig. 21E is a diagram showing an example of oscillation of a ring oscillator.
  • 22A is an equivalent circuit diagram of a DFF circuit
  • FIG. 22B is a diagram showing a circuit symbol for the DFF circuit.
  • Fig. 21A is an equivalent circuit diagram of a DFF circuit
  • FIG. 22B is a diagram showing a circuit symbol for the DFF circuit.
  • FIG. 23A is a diagram illustrating an example of the configuration of a shift register circuit
  • Fig. 23B is a timing chart illustrating the operation of the shift register circuit
  • 24A and 24B are diagrams showing configuration examples of a selector
  • Fig. 24C is a diagram showing a configuration example of an analog switch.
  • FIG. 25A is a circuit diagram illustrating a configuration example of a logic circuit including a semiconductor device of one embodiment of the present invention
  • FIG. 25B is a timing chart.
  • 26A and 26B are circuit diagrams illustrating a structural example of a logic circuit including a semiconductor device of one embodiment of the present invention.
  • FIG. 27 is a block diagram illustrating an example of the configuration of a semiconductor device.
  • 28A, 28B, 28C, 28D, 28E, 28F, 28G, and 28H are diagrams for explaining examples of the circuit configuration of a memory cell.
  • 29A and 29B are diagrams illustrating an example of an electronic component.
  • 30A, 30B, and 30C are diagrams showing an example of a mainframe computer.
  • Fig. 30D is a diagram showing an example of space equipment.
  • Fig. 30E is a diagram showing an example of a storage system applicable to a data center.
  • 31A and 31B are cross-sectional images according to Example 1.
  • FIG. FIG. 32 is a diagram showing the transistor structure, various parameters, and field-effect mobility according to Example 3.
  • 33A, 33B, and 33C are graphs showing the Id-Vg characteristics and the field-effect mobility according to Example 3.
  • 34A, 34B, and 34C are graphs showing the cutoff frequency (fT) according to the third embodiment.
  • FIG. 35 is a graph showing the relationship between channel length and mobility according to the third example.
  • FIG. 36 is a diagram showing a transistor structure and various parameters according to the fourth embodiment.
  • FIG. 37 is a graph of an ID-VG curve according to the fourth embodiment.
  • FIG. 38 is a diagram illustrating a transistor according to the fifth embodiment.
  • FIG. 39 is a graph showing the temperature dependence of the off-current according to Example 5.
  • a transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage, and switching to control conduction or non-conduction.
  • transistor includes IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).
  • source and drain may be interchangeable when transistors of different polarities are used, or when the direction of current changes during circuit operation. For this reason, in this specification, the terms “source” and “drain” may be used interchangeably.
  • either the source or the drain of a transistor may be referred to as the "first electrode,” and the other of the source or the drain may be referred to as the “second electrode.”
  • the gate may also be referred to as the "gate” or “gate electrode.”
  • electrically connected includes connection via "something that has some kind of electrical function.”
  • something that has some kind of electrical function is not particularly limited as long as it allows for the exchange of electrical signals between the connected objects.
  • something that has some kind of electrical function includes electrodes or wiring, as well as switching elements such as transistors, resistive elements, coils, and other elements with various functions.
  • top surface shapes that roughly match means that at least a portion of the contours of stacked layers overlap. For example, this includes cases where the upper and lower layers are processed using the same mask pattern, or where only a portion of the mask pattern is the same. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or outside the lower layer; in these cases, the term “top surface shapes that roughly match” may also be used.
  • the top surface shape of a certain component refers to the contour shape of that component when viewed from a plan view.
  • a plan view refers to a view from the normal direction of the surface on which the component is formed, or the surface of the support (e.g., substrate) on which the component is formed.
  • the channel length direction of a transistor refers to one of the directions parallel to the line connecting the source region and the drain region over the shortest distance.
  • the channel length direction corresponds to one of the directions of current flowing through the semiconductor layer when the transistor is in the on state.
  • the channel width direction refers to the direction perpendicular to the channel length direction. Note that, depending on the structure or shape of the transistor, the channel length direction and channel width direction may not be defined as a single direction.
  • film and “layer” are interchangeable.
  • insulating layer may be interchangeable with the term “insulating film.”
  • off-state current refers to the drain current when a transistor is in an off state (also called a non-conducting state or cut-off state).
  • the off state refers to a state in which the voltage Vgs between the gate and source of an n-channel transistor is lower than the threshold voltage Vth (higher than Vth for a p-channel transistor).
  • space groups are expressed using short notation in international notation (or Hermann-Mauguin notation). Crystal planes and crystal orientations are expressed using Miller indices. In crystallography, space groups, crystal planes, and crystal orientations are expressed by placing a superscript bar above the number; however, due to formatting constraints, in this specification, numbers may be expressed by placing a - (minus sign) before them instead of placing a bar above them. Individual orientations indicating directions within a crystal are expressed in [ ], collective orientations indicating all equivalent orientations are expressed in ⁇ >, individual planes indicating crystal planes are expressed in ( ), and collective planes with equivalent symmetry are expressed in ⁇ ⁇ .
  • two lines are parallel refers to a state in which the two lines are arranged at an angle of -10 degrees or more and 10 degrees or less.
  • “Two lines are approximately parallel” refers to a state in which the two lines are arranged at an angle of -30 degrees or more and 30 degrees or less (including parallel).
  • “Two lines are perpendicular” refers to a state in which the two lines are arranged at an angle of 80 degrees or more and 100 degrees or less.
  • “Two lines are approximately perpendicular” refers to a state in which the two lines are arranged at an angle of 60 degrees or more and 120 degrees or less (including perpendicular).
  • two surfaces are parallel means that their interior angle is between -10 degrees and 10 degrees (inclusive).
  • two surfaces are approximately parallel means that their interior angle is between -30 degrees and 30 degrees (inclusive, parallel).
  • two surfaces are perpendicular means that their interior angle is between 80 degrees and 100 degrees (inclusive).
  • two surfaces are approximately perpendicular means that their interior angle is between 60 degrees and 120 degrees (inclusive, perpendicular).
  • One embodiment of the present invention has a pair of columnar electrodes, a fin-shaped (or wall-shaped) insulating layer provided between the electrodes, and a semiconductor layer provided so as to cover the side surfaces of the pair of electrodes and the insulating layer. It also has a gate insulating layer provided so as to cover a portion of the semiconductor layer in contact with the side surface of the insulating layer, and a gate electrode overlapping with the semiconductor layer via the gate insulating layer.
  • the pair of columnar electrodes function as a source electrode and a drain electrode, respectively.
  • the region that overlaps with the gate electrode via the gate insulating layer functions as the channel formation region. Furthermore, because the semiconductor layer contacts the side surfaces of a pair of columnar electrodes, the contact area between them can be increased, reducing the contact resistance between the semiconductor layer and the electrodes.
  • the height of the fin-shaped insulating layer is greater than its width in a planar view.
  • the height of the insulating layer is preferably between 5 and 50 times its width. This allows the channel width to be increased without increasing the area occupied by the transistor in a planar view, thereby increasing the source-drain current (also known as on-current) when the transistor is turned on.
  • the semiconductor material used for the semiconductor layer it is preferable to use a metal oxide (oxide semiconductor), which exhibits semiconductor properties.
  • a metal oxide oxide semiconductor
  • a metal oxide with high crystallinity for the semiconductor layer.
  • a metal oxide with a single crystal structure or a polycrystalline structure Metal oxide with a single crystal structure is particularly preferable.
  • a crystalline metal oxide film that functions as a seed crystal is first formed on the fin-shaped insulating layer, and then a metal oxide film that will become the semiconductor layer is formed in contact with this, thereby forming a semiconductor layer with high crystallinity.
  • the crystalline structure of the semiconductor layer may be affected by the crystalline structure of the crystalline metal oxide film in contact with the underside of the semiconductor layer. More specifically, the crystalline structure of the semiconductor layer may be such that the crystalline orientation of the crystalline regions of the crystalline metal oxide film is aligned in a specific direction.
  • the semiconductor layer may have a single-crystal structure or a polycrystalline structure in which the [111] orientation of the crystalline regions is oriented perpendicular to the surface on which it is formed. In this way, by using a metal oxide with uniaxially oriented crystalline regions for the crystalline metal oxide film, a highly crystalline semiconductor layer can be obtained. This allows for the realization of a transistor with high on-state current and high reliability.
  • FIG. 1A shows a schematic top view of a transistor 10.
  • FIGS. 1B, 1C, and 1D show schematic cross-sectional views taken along the cutting lines C-D, A-B, and E-F in FIG. 1A, respectively.
  • FIG. 1E shows a schematic perspective view of the transistor 10.
  • FIG. 1C shows a cross-section of the transistor 10 in the channel length direction
  • FIG. 1B shows a cross-section in the channel width direction.
  • FIG. 1A omits some components (insulating layer 42, insulating layer 43, insulating layer 44, etc.).
  • FIG. 1E shows only the outline of the insulating layer 42.
  • Transistor 10 has a semiconductor layer 21, conductive layers 25a and 25b, an insulating layer 22, and a conductive layer 23.
  • Conductive layers 25a and 25b are spaced apart and function as a source electrode and a drain electrode, respectively.
  • a portion of conductive layer 23 functions as a gate electrode.
  • a portion of insulating layer 22 functions as a gate insulating layer.
  • conductive layer 24a which is connected to conductive layer 25a and functions as wiring, is provided below conductive layer 25a
  • conductive layer 24b which is connected to conductive layer 25b and functions as wiring, is provided below conductive layer 25b.
  • insulating layers such as insulating layer 43, insulating layer 44, insulating layer 41, and insulating layer 42 are provided on insulating layer 11.
  • the transistor 10 is provided on an insulating layer 11 that is provided on a substrate (not shown).
  • the insulating layer 11 functions as a base insulating layer.
  • An insulating layer 43, conductive layers 24a, and conductive layers 24b are provided on insulating layer 11. Conductive layers 24a and 24b are provided so as to be embedded in insulating layer 43.
  • the upper surfaces of insulating layer 43, conductive layers 24a, and conductive layers 24b are preferably flattened, and the heights of these upper surfaces are preferably roughly the same.
  • An insulating layer 44 is provided to cover the insulating layer 43, the conductive layer 24a, and the conductive layer 24b.
  • the insulating layer 44 functions as an etching stop film when processing the insulating layer 41, the insulating layer 42, the semiconductor layer 21, etc. It is preferable that the insulating layer 44 contains an insulating material different from that of the insulating layer 41 and the insulating layer 42.
  • a columnar conductive layer 25a is provided on conductive layer 24a, and a columnar conductive layer 25b is provided on conductive layer 24b. Conductive layer 25a and conductive layer 25b are in contact with the upper surface of conductive layer 24a or conductive layer 24b, respectively, through openings provided in insulating layer 44.
  • Conductive layer 25a and conductive layer 25b preferably have a cylindrical shape.
  • the horizontal cross-sectional shape can be an ellipse, a rectangle with rounded corners, or the like. They may also be regular polygons such as equilateral triangles, squares, and regular pentagons, or polygons other than regular polygons. They may also be concave polygons, such as star polygons, which are polygons with at least one interior angle exceeding 180 degrees. They may also be closed curves that combine straight lines and curves.
  • the height of conductive layer 25a and conductive layer 25b be between 5 and 50 times the diameter of the upper surface (or the maximum diameter if it is not circular).
  • a fin-shaped (or wall-shaped) insulating layer 41 is provided on insulating layer 44.
  • the insulating layer 41 has an island-like shape.
  • the insulating layer 41 is provided so as to contact and connect the side surfaces of conductive layer 25a and conductive layer 25b.
  • the insulating layer 41 has a long, narrow shape (having a long side and a short side).
  • the long side of the insulating layer 41 is approximately parallel to the line connecting the center of conductive layer 25a and the center of conductive layer 25b.
  • the thickness (also referred to as width) in the direction perpendicular to the line (short side direction) is preferably as thin as possible.
  • the insulating layer 41 can be 0.01 to 1 times, preferably 0.01 to 0.8 times, and more preferably 0.01 to 0.6 times the diameter of conductive layer 25a or 25b.
  • the height of the insulating layer 41 is equal to or smaller than the height of conductive layer 25a or 25b.
  • the height of the insulating layer 41 can be 5 to 50 times its width.
  • the height of the insulating layer 41 can be, for example, 10 to 200 nm, preferably 10 to 100 nm, and more preferably 10 to less than 60 nm.
  • Insulating layer 41 is provided in contact with conductive layer 25a and conductive layer 25b. Specifically, a pair of ends of insulating layer 41 in the long side direction in a plan view are in contact with conductive layer 25a or conductive layer 25b, respectively. This increases the mechanical strength of insulating layer 41 compared to when conductive layer 25a and conductive layer 25b are not present. Therefore, even when the width of the short side of insulating layer 41 is extremely narrow, for example, between 5 nm and 20 nm, it can be manufactured with a high yield without collapsing during processing. This allows for the realization of a miniaturized transistor 10.
  • Semiconductor layer 21 is provided in contact with (covers) a pair of side surfaces of insulating layer 41, a side surface of conductive layer 25a, and a side surface of conductive layer 25b. As shown in Figures 1A and 1E, in plan view, semiconductor layer 21 is provided so as to surround insulating layer 41, conductive layer 25a, and conductive layer 25b.
  • An insulating layer 42 is provided covering the insulating layer 44, semiconductor layer 21, insulating layer 41, conductive layer 25a, and conductive layer 25b.
  • the insulating layer 42 functions as an interlayer insulating layer.
  • the upper surface of the insulating layer 42 is preferably planarized.
  • the insulating layer 42 has slits (grooves) that reach the semiconductor layer 21 and the insulating layer 41, and the insulating layer 22 and the conductive layer 23 are provided to fill the slits.
  • a pair of portions of the semiconductor layer 21 are provided to sandwich the insulating layer 41.
  • An insulating layer 22 is provided in contact with the pair of portions of the semiconductor layer 21 and the upper surface of the insulating layer 41, and a conductive layer 23 is provided to cover the insulating layer 22.
  • the portion of the semiconductor layer 21 that covers the upper surface of the insulating layer 41 has been removed. Therefore, it can be said that the transistor 10 has two channel formation regions, with the insulating layer 41 sandwiched between them.
  • Figure 2 is a schematic perspective view in which insulating layer 42, insulating layer 22, and conductive layer 23 in Figure 1E are omitted.
  • region 21C of semiconductor layer 21, which functions as a channel formation region, is shown with a hatching pattern that differs from the other portions. More specifically, region 21C is the region of semiconductor layer 21 that overlaps with conductive layer 23 via insulating layer 22.
  • the width of region 21C in a direction parallel to the substrate surface corresponds to the channel length L.
  • a smaller channel length is preferable because it can increase the on-state current of transistor 10.
  • the channel length can be 1 nm or more and less than 70 nm, preferably 1 nm or more and 60 nm or less, more preferably 1 nm or more and 30 nm or less, even more preferably 1 nm or more and 12 nm or less, still more preferably 2 nm or more and 10 nm or less, and still more preferably 3 nm or more and 8 nm or less.
  • a transistor using the metal oxide film of one embodiment of the present invention for the semiconductor layer 21 can achieve good switching characteristics even if the channel length is 3 nm or less. For example, it is difficult to make the channel length this small with a transistor using silicon for the channel formation region.
  • the channel length of the transistor does not necessarily have to be as minute as described above; it can be set to an appropriate channel length depending on the application, such as greater than 70 nm and less than 1 ⁇ m, 70 nm to 500 nm, 70 nm to 300 nm, or 70 nm to 100 nm.
  • the conductive layer 23 is arranged to surround the semiconductor layer 21 and the insulating layer 41, allowing a gate electric field to be applied efficiently to the semiconductor layer 21. This improves the switching characteristics of the transistor, not only increasing the on-current but also reducing the subthreshold value (S value). It also reduces the leakage current in the off state.
  • S value subthreshold value
  • a metal oxide oxide semiconductor
  • a conductive metal oxide oxide conductor
  • Conductive layer 25a and conductive layer 25b preferably contain a metal oxide containing the same metal element as semiconductor layer 21.
  • conductive layer 25a, conductive layer 25b, and semiconductor layer 21 preferably both contain a metal oxide containing indium. This reduces the contact resistance between semiconductor layer 21 and conductive layer 25a or conductive layer 25b.
  • a metal oxide containing indium and tin in particular, for conductive layer 25a and conductive layer 25b is preferable, as it can increase conductivity.
  • Figures 3A to 3E show an example in which conductive layer 25a and conductive layer 25b each have a three-layer structure.
  • Conductive layer 25a is made up of conductive layer 26a, conductive layer 27a, and conductive layer 28a arranged concentrically from the center
  • conductive layer 25b is made up of conductive layer 26b, conductive layer 27b, and conductive layer 28b arranged concentrically from the center.
  • the outermost conductive layers 28a and 28b each contact semiconductor layer 21.
  • Conductive layers 26a and 26b are preferably made of a low-resistance conductive material.
  • Conductive layers 27a and 27b are preferably made of a conductive material with oxygen barrier properties, such as a metal nitride or metal oxide.
  • Conductive layers 28a and 28b are preferably made of a conductive material that is resistant to oxidation, a conductive material that maintains low electrical resistance even when oxidized, or an oxide conductive material. It is particularly preferable to use a metal oxide, which is an oxide conductive material.
  • conductive layers 28a and 28b can reduce contact resistance with semiconductor layer 21. Furthermore, low-resistance conductive layers 26a and 26b can reduce electrical resistance. By having conductive layers 27a and 27b between these, oxidation of conductive layers 26a and 26b can be prevented, improving reliability.
  • Substrates on which transistors are formed may be, for example, insulating substrates, semiconductor substrates, or conductive substrates.
  • insulating substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (e.g., yttria-stabilized zirconia substrates), and resin substrates.
  • semiconductor substrates include semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, gallium oxide, and gallium nitride.
  • Examples of semiconductor substrates having an insulating region within the aforementioned semiconductor substrate include silicon-on-insulator (SOI) substrates.
  • Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Substrates containing metal nitrides and substrates containing metal oxides can also be used. Examples of substrates include an insulating substrate having a conductive layer or semiconductor layer provided thereon, a semiconductor substrate having a conductive layer or insulating layer provided thereon, and a conductive substrate having a semiconductor layer or insulating layer provided thereon.
  • a substrate provided with elements may be used, such as a capacitor, a resistor, a switch (including a transistor), a light-emitting element, a memory element, or the like.
  • the semiconductor layer 21 preferably contains a metal oxide (oxide semiconductor).
  • indium oxide for the semiconductor layer 21.
  • metal oxides examples include Ga oxide and Zn oxide.
  • the metal oxide preferably contains at least In or Zn.
  • the metal oxide preferably contains two or three elements selected from In, element M, and Zn.
  • the element M is a metal element or semimetal element with a high bond energy with oxygen, such as a metal element or semimetal element with a higher bond energy with oxygen than indium.
  • Specific examples of element M include Al, Ga, Sn, Y, Ti, V, Cr, Mn, Fe, Co, Ni, Zr, Mo, Hf, Ta, W, La, Ce, Nd, Mg, Ca, Sr, Ba, B, Si, Ge, and Sb.
  • the element M contained in the metal oxide is preferably one or more of the above elements, and is particularly preferably one or more selected from Al, Ga, Y, and Sn, with Ga being more preferred.
  • a metal oxide having In, M, and Zn may be referred to as an In-M-Zn oxide.
  • metal elements and metalloid elements may be collectively referred to as "metal elements," and the term “metal elements" used in this specification may include metalloid elements.
  • the metal oxide is an In-M-Zn oxide
  • the atomic ratio of In in the In-M-Zn oxide be equal to or greater than the atomic ratio of M.
  • a composition close to these may include a range of ⁇ 30% of the desired atomic ratio.
  • the atomic ratio of In in In-M-Zn oxide may be less than the atomic ratio of M.
  • the semiconductor layer 21 can be made of, for example, In-Zn oxide, In-Ga oxide, In-Sn oxide, In-Ti oxide, In-Ga-Al oxide, In-Ga-Sn oxide, In-Ga-Zn oxide, In-Sn-Zn oxide, In-Al-Zn oxide, In-Ti-Zn oxide, In-Ga-Sn-Zn oxide, or In-Ga-Al-Zn oxide.
  • Ga-Zn oxide may also be used. However, using a material containing Zn is preferable because it is easier to increase crystallinity.
  • the metal oxide may contain one or more metal elements with higher period numbers in the periodic table.
  • metal elements with higher period numbers include metal elements belonging to the fifth period and the sixth period. Specific examples of such metal elements include Y, Zr, Ag, Cd, Sn, Sb, Ba, Pb, Bi, La, Ce, Pr, Nd, Pm, Sm, and Eu. Note that La, Ce, Pr, Nd, Pm, Sm, and Eu are called light rare earth elements.
  • the metal oxide may contain one or more non-metallic elements.
  • the presence of non-metallic elements in the metal oxide may increase the field-effect mobility of the transistor.
  • non-metallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • Metal oxides can be formed preferably using sputtering or atomic layer deposition (ALD). In particular, it is preferable to form metal oxide films using ALD, which has excellent coating properties.
  • ALD atomic layer deposition
  • the composition of the formed metal oxide may differ from the composition of the target. In particular, the zinc content in the formed metal oxide may be reduced to about 50% of that of the target.
  • sputtering and ALD can be combined to form metal oxides. For example, a method can be used to form a metal oxide using sputtering, followed by ALD, or a method can be used to form a metal oxide using ALD, followed by sputtering.
  • the content of a certain metal element in a metal oxide refers to the ratio of the number of atoms of that element to the total number of atoms of the metal element contained in the metal oxide.
  • the content of metal element X can be expressed as Ax /( Ax + Ay + Az ) .
  • a metal oxide that does not contain Ga or has a low Ga content in the semiconductor layer 21 it is possible to create a transistor that is highly reliable when a positive bias is applied. In other words, it is possible to create a transistor with a small amount of threshold voltage variation in a PBTS (Positive Bias Temperature Stress) test. Furthermore, when using a metal oxide that contains Ga, it is preferable to make the Ga content lower than the In content. This makes it possible to realize a transistor that is both highly reliable and highly mobile.
  • the metal oxide becomes highly crystalline, which can suppress the diffusion of impurities in the metal oxide. This therefore suppresses fluctuations in the transistor's electrical characteristics and improves reliability.
  • the semiconductor layer 21 may have a stacked structure having two or more metal oxide layers.
  • the two or more metal oxide layers of the semiconductor layer 21 may have the same or substantially the same composition.
  • a stacked structure may also be used in which two or more oxide semiconductor layers with different compositions are stacked.
  • the ALD method it is possible to form metal oxide layers whose compositions vary continuously in the thickness direction. This not only broadens the range of design options compared to using films with fixed compositions, but also prevents the generation of interface states between two layers with different compositions, thereby improving electrical properties and reliability.
  • a metal oxide layer with a stacked structure may be formed using both the sputtering method and the ALD method.
  • the semiconductor layer 21 has a two-layer structure
  • a material with higher mobility (higher conductivity) for the second layer i.e., the side closer to the gate electrode, than for the first layer.
  • This allows for a normally-off transistor with a large on-current. This makes it possible to achieve both low power consumption and high performance.
  • a material with higher mobility than the second layer may be used for the first layer, i.e., the side in contact with the source electrode and drain electrode. This reduces the contact resistance between the semiconductor layer 21 and the source electrode or drain electrode, thereby reducing parasitic resistance and enabling a transistor with a large on-current.
  • the semiconductor layer 21 has a three-layer structure
  • a crystalline metal oxide layer for the semiconductor layer 21.
  • a metal oxide layer having a single crystal structure, CAAC structure, polycrystalline structure, nanocrystalline (nc) structure, etc. can be used.
  • the defect level density in the semiconductor layer 21 can be reduced, resulting in a highly reliable semiconductor device.
  • using a metal oxide layer with low crystallinity can increase the carrier concentration, which may result in a transistor capable of passing a large current.
  • indium oxide for the semiconductor layer 21 it is preferable to use indium oxide for the semiconductor layer 21.
  • indium oxide with a polycrystalline or microcrystalline structure By using indium oxide with a single-crystal structure, carrier scattering at grain boundaries can be suppressed, resulting in a transistor with high field-effect mobility. It also results in a highly reliable transistor.
  • indium oxide with a polycrystalline structure it is preferable that grain boundaries are not observed at least in the channel formation region (the region overlapping with the conductive layer 23). As a result, even indium oxide with a polycrystalline structure can achieve the same effects as indium oxide with a single-crystal structure.
  • the thickness of the semiconductor layer 21 is preferably 2 nm or more and 50 nm or less, more preferably 2.5 nm or more and 30 nm or less, more preferably 2.5 nm or more and 20 nm or less, more preferably 5 nm or more and 20 nm or less, and even more preferably 5 nm or more and 10 nm or less.
  • indium oxide is a film in which hydrogen and/or oxygen move more easily than, for example, an IGZO (In-Ga-Zn-O-based oxide) film. Therefore, indium oxide is a film in which hydrogen and/or oxygen are more easily supplied and discharged than, for example, an IGZO film. This means that excess oxygen or excess hydrogen, which can become carriers or fixed charges, is less likely to accumulate in the semiconductor layer 21, resulting in a transistor with good electrical characteristics and reliability.
  • IGZO In-Ga-Zn-O-based oxide
  • the semiconductor layer 21 has a reduced concentration of elements that reduce crystallinity.
  • the concentration of elements such as boron and aluminum is preferably 1 atomic % or less, more preferably 0.1 atomic % or less, and even more preferably 0.01 atomic % (100 ppm) or less.
  • the gallium concentration in the semiconductor layer 21 is preferably 1 atomic % or less, more preferably 0.1 atomic % or less, and even more preferably 0.01 atomic % (100 ppm) or less.
  • OS transistors have extremely high field-effect mobility compared to transistors using amorphous silicon. Furthermore, OS transistors have extremely low source-drain leakage current in an off state (hereinafter also referred to as off-state current), and can retain charge accumulated in a capacitor connected in series with the transistor for a long period of time. Furthermore, the use of OS transistors can reduce the power consumption of semiconductor devices.
  • a semiconductor device can be applied to, for example, a processor, a memory device, or various ICs.
  • a transistor according to one embodiment of the present invention is capable of passing a large current and has an extremely low off-state current, thereby enabling high-speed circuit operation and low power consumption at the same time.
  • a semiconductor device can also be applied to a display device, for example.
  • a display device For example, To increase the light-emitting luminance of a light-emitting device included in a pixel circuit of a display device, it is necessary to increase the amount of current flowing through the light-emitting device. To achieve this, it is necessary to increase the source-drain voltage of a driving transistor included in the pixel circuit. Because an OS transistor has a higher source-drain breakdown voltage than a transistor using silicon (hereinafter referred to as a Si transistor), a high voltage can be applied between the source and drain of the OS transistor. Therefore, by using an OS transistor as the driving transistor included in the pixel circuit, it is possible to increase the amount of current flowing through the light-emitting device and increase the light-emitting luminance of the light-emitting device.
  • an OS transistor When the transistor operates in the saturation region, an OS transistor can reduce the change in source-drain current in response to a change in gate-source voltage compared to a Si transistor. Therefore, by using an OS transistor as the driving transistor included in a pixel circuit, the amount of current flowing through the light-emitting device can be precisely controlled. This allows for a greater number of gray levels in the pixel circuit. Furthermore, a stable current can be supplied even if the electrical characteristics (e.g., resistance) of the light-emitting device fluctuate or vary.
  • OS transistors exhibit less change in electrical characteristics due to radiation exposure than Si transistors, meaning they have high radiation resistance, making them suitable for use in environments where radiation may be present. It can also be said that OS transistors have high reliability against radiation.
  • OS transistors can be used favorably in pixel circuits of X-ray flat panel detectors.
  • OS transistors can be used favorably in semiconductor devices used in outer space.
  • radiation include electromagnetic radiation (e.g., X-rays and gamma rays) and particle radiation (e.g., alpha rays, beta rays, proton rays, and neutron rays).
  • the semiconductor material that can be used for the semiconductor layer 21 is not limited to oxide semiconductors.
  • semiconductors made of single elements or compound semiconductors can be used.
  • semiconductors made of single elements include silicon (including single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon) and germanium.
  • compound semiconductors include gallium arsenide and silicon germanium.
  • compound semiconductors include organic semiconductors, nitride semiconductors, and oxide semiconductors. Note that these semiconductor materials may contain impurities as dopants.
  • the semiconductor layer 21 may have a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals bonds.
  • Layered materials have high electrical conductivity within each layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenide (typically ZrSe 2 ).
  • MoS 2 molybdenum sulfide
  • MoSe 2 molybdenum selenide
  • MoTe 2 moly MoTe 2
  • tungsten sulfide typically WS 2
  • tungsten selenide typically
  • the crystallinity of the semiconductor material used for the semiconductor layer 21 is not particularly limited, and any of an amorphous semiconductor, a single-crystal semiconductor, or a semiconductor with crystallinity other than single crystal (a polycrystalline semiconductor, a microcrystalline semiconductor, or a semiconductor with a crystalline region in part) may be used.
  • the use of a crystalline semiconductor is preferable because it can suppress degradation of the transistor characteristics.
  • the insulating layer 22 functions as a gate insulating layer of the transistor.
  • an oxide semiconductor is used for the semiconductor layer 21, it is preferable to use an oxide insulating film for at least a film of the insulating layer 22 that is in contact with the semiconductor layer 21.
  • silicon oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, hafnium oxide, hafnium oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, and Ga—Zn oxide can be used.
  • a nitride insulating film such as silicon nitride, silicon nitride oxide, aluminum nitride, or aluminum nitride oxide can also be used for the insulating layer 22.
  • the insulating layer 22 may have a stacked structure, for example, a stacked structure including one or more oxide insulating films and one or more nitride insulating films.
  • the insulating layer 22 is preferably made of a laminated insulating material made of a material with a high dielectric constant (high-k), and preferably has a laminated structure of a high-k material and a material with a higher dielectric strength than the high-k material.
  • the insulating layer 22 can be made of an insulating film (also called ZAZ) in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order.
  • the insulating film also called ZAZA
  • the insulating film can be made of an insulating film (also called hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide) in this order.
  • an insulating film also called hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide.
  • a material exhibiting ferroelectricity may be used for the insulating layer 22.
  • materials exhibiting ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and HfZrO x (X is a real number greater than 0).
  • the insulating layer 22 has a two-layer structure
  • an insulating film that captures or fixes hydrogen it is preferable to use a hafnium oxide film, a hafnium silicate film, an aluminum oxide film, etc. Furthermore, as an insulating film that has barrier properties against hydrogen, it is preferable to use a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, a magnesium oxide film, a hafnium oxide film, a gallium oxide film, etc.
  • an insulating film that releases oxygen when heated may be used for the film in contact with the semiconductor layer 21, and an insulating film that has barrier properties against hydrogen may be used for the film located on the conductive layer 23 side.
  • an insulating film that releases oxygen when heated may be used for the film in contact with the semiconductor layer 21, and an insulating film that has the function of capturing or fixing hydrogen may be used for the film located on the conductive layer 23 side.
  • the insulating layer 22 has a three-layer structure, it is preferable to use an insulating film made of a material through which oxygen easily diffuses for the film in contact with the semiconductor layer 21, an insulating film with barrier properties against hydrogen and oxygen for the film on the conductive layer 23 side, and an insulating film with the function of capturing or fixing hydrogen for the film between them.
  • Silicon oxide or silicon oxynitride can be used as the material through which oxygen easily diffuses. With this configuration, oxygen can be supplied to the semiconductor layer 21 from the film in contact with the semiconductor layer 21. Furthermore, the film on the conductive layer 23 side prevents oxygen from diffusing toward the conductive layer 23, suppressing oxidation of the conductive layer 23.
  • an insulating film having barrier properties against oxygen it is preferable to use an aluminum oxide film, silicon nitride film, hafnium oxide film, hafnium silicate film, etc.
  • an insulating film having barrier properties against oxygen and hydrogen it is preferable to use an aluminum oxide film, silicon nitride film, hafnium oxide film, etc.
  • the insulating layer 22 has a four-layer structure
  • an insulating film with oxygen barrier properties for the film in contact with the semiconductor layer 21 followed by an insulating film made of a material through which oxygen easily diffuses, an insulating film with the function of capturing or fixing hydrogen, and an insulating film with barrier properties against hydrogen and oxygen, from the side closest to the semiconductor layer 21. That is, in addition to the three-layer structure described above, a structure can be created in which a film in contact with the semiconductor layer 21 is added.
  • an insulating film with oxygen barrier properties for the film in contact with the semiconductor layer 21 oxygen can be prevented from being desorbed from the semiconductor layer 21.
  • an aluminum oxide film for the film in contact with the semiconductor layer 21 it is preferable to use an aluminum oxide film for the film in contact with the semiconductor layer 21.
  • Aluminum oxide not only has oxygen barrier properties, but also has the function of capturing or fixing hydrogen, which effectively prevents hydrogen from diffusing into the semiconductor layer 21.
  • each insulating film is preferably a thin film.
  • the thickness of the insulating layer 22 1 nm or more and 20 nm or less, preferably 3 nm or more and 10 nm or less, the subthreshold swing value (also known as the S value) of the transistor can be reduced.
  • each insulating film is preferably 0.1 nm or more and 10 nm or less, more preferably 0.1 nm or more and 5 nm or less, more preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and less than 5 nm, and even more preferably 1 nm or more and 3 nm or less.
  • a four-layer structure is used in which an aluminum oxide film, a silicon oxide film, a hafnium oxide film, and a silicon nitride film are stacked in this order from the semiconductor layer 21 side, and the thicknesses of these films are preferably 1 nm, 2 nm, 2 nm, and 1 nm from the semiconductor layer 21 side.
  • carrier property refers to a property that makes it difficult for a corresponding substance to diffuse (also referred to as a property that makes it difficult for a corresponding substance to permeate, a property that the permeability of a corresponding substance is low, or a function that suppresses the diffusion of a corresponding substance).
  • hydrogen refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, and a substance bonded to hydrogen, such as a water molecule or OH ⁇ .
  • impurities when impurities are described as a corresponding substance, unless otherwise specified, they refer to impurities in a channel formation region or a semiconductor layer, and refer to at least one of, for example, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (such as N 2 O, NO, or NO 2 ), a copper atom, and the like.
  • oxygen when oxygen is described as a corresponding substance, it refers to at least one of, for example, an oxygen atom, an oxygen molecule, and the like.
  • the electrical characteristics of a transistor using a metal oxide film can be stabilized by surrounding it with an insulating film that functions to prevent the permeation of oxygen and impurities such as water and hydrogen.
  • insulating films that function to prevent the permeation of impurities and oxygen include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • Nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can also be used.
  • Insulating film materials capable of capturing or adhering hydrogen include metal oxides such as oxides containing hafnium, oxides containing magnesium, oxides containing aluminum, and oxides containing aluminum and hafnium (hafnium aluminate). These metal oxides may also contain zirconium, such as oxides containing hafnium and zirconium. Metal oxides with an amorphous structure have dangling bonds in some oxygen atoms, which enhance their ability to capture or adhering hydrogen. Therefore, these metal oxides preferably have an amorphous structure. For example, an amorphous structure may be achieved by including silicon in these oxides. For example, it is preferable to use an oxide containing hafnium and silicon (hafnium silicate). Metal oxides may have crystalline regions and/or grain boundaries in some areas.
  • the conductive layer 25a and the conductive layer 25b are in contact with the semiconductor layer 21.
  • an oxide semiconductor is used as the semiconductor layer 21
  • an insulating oxide e.g., aluminum oxide
  • the conductive layer 25 in contact with the semiconductor layer 21 is preferably made of, for example, titanium, tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel. These are preferred because they are conductive materials that are resistant to oxidation or materials that maintain their conductivity even when oxidized.
  • conductive oxides such as indium oxide, zinc oxide, In-Sn oxide, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn-Si oxide, and Ga-Zn oxide can be used.
  • Conductive oxides containing indium are particularly preferred due to their high conductivity.
  • oxide materials such as In-Ga-Zn oxide that can be used for the semiconductor layer 21 can also be used as a conductive layer by increasing the carrier concentration.
  • the conductive layer 25 can be a single-layer structure of the above-mentioned conductive oxide film, a three-layer structure in which a titanium nitride film, a tungsten film, and a titanium nitride film are laminated in this order, a two-layer structure in which a ruthenium film or a ruthenium oxide film is laminated on tungsten, a two-layer structure in which a ruthenium film or a ruthenium oxide film is laminated on the above-mentioned conductive oxide film, or a two-layer structure in which the above-mentioned conductive oxide film is laminated on a ruthenium film or a ruthenium oxide film.
  • conductive layers 28a and 28b be made of a conductive oxide that can be used for conductive layer 25. It is also preferable that conductive layers 27a and 27b be made of a conductive material that is resistant to oxidation, or a material that maintains its conductivity even when oxidized.
  • Conductive layer 23, as well as conductive layers 24a and 24b preferably use a low-resistance conductive material.
  • conductive layer 23 and conductive layer 24 it is preferable to use a metal element selected from the group consisting of aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, or an alloy containing such a metal element.
  • Nitrides of the above metals or alloys, or oxides of the above metals or alloys may also be used.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are preferred.
  • Highly conductive semiconductors, such as polycrystalline silicon containing impurity elements such as phosphorus, and silicides such as nickel silicide may also be used.
  • nitrides and oxides that can be used for the conductive layer 25 may also be applied to conductive layers 23 and 24.
  • the insulating layer 41, the insulating layer 42, and the insulating layer 43 can be used as interlayer insulating films.
  • they are preferably formed by a film formation method such as a sputtering method or a plasma CVD method.
  • a film formation method such as a sputtering method or a plasma CVD method.
  • hydrogen gas is not used as a film formation gas, and therefore a film with an extremely low hydrogen content can be obtained. Therefore, the supply of hydrogen to the semiconductor layer 21 can be suppressed, and the electrical characteristics of the transistor 10 can be stabilized.
  • Insulating layers 41, 42, and 43 preferably have a low dielectric constant.
  • a material with a low dielectric constant as the interlayer insulating film, the parasitic capacitance that occurs between wiring can be reduced.
  • insulating layers 41, 42, and 43 function as interlayer insulating layers, it is preferable to use a film formation method that allows film formation at a higher film formation rate than other insulating layers.
  • insulating layers 41, 42, and 43 may be formed using silicon oxide films formed by plasma CVD using TEOS (Tetra-Ethyl-Ortho-Silicate, chemical formula: Si( OC2H5 ) 4 ) . This can improve productivity.
  • Insulating layer 11 which functions as a base insulating layer, also functions as an interlayer insulating layer.
  • the insulating layer 11 can be made of the same insulating materials as those used for insulating layers 41, 42, and 43.
  • insulating layer 41 it is preferable to use a material different from that of insulating layer 41 for insulating layer 44. This allows it to be used as an etching stop film when processing insulating layer 41.
  • a material different from that of insulating layer 41 for insulating layer 44 it is preferable to use a nitride or oxide containing an element different from that of insulating layer 41 for insulating layer 44, such as silicon nitride, silicon nitride oxide, aluminum oxide, aluminum nitride, or hafnium oxide.
  • the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, chemical vapor deposition (CVD), vacuum evaporation, pulsed laser deposition (PLD), and atomic layer deposition (ALD).
  • CVD chemical vapor deposition
  • PLD pulsed laser deposition
  • ALD atomic layer deposition
  • thin films that make up semiconductor devices can be formed by methods such as spin coating, dipping, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating, and knife coating.
  • Sputtering methods include RF sputtering, which uses a high-frequency power supply for sputtering; DC sputtering, which uses a direct current power supply; and pulsed DC sputtering, which changes the voltage applied to the electrode in pulses.
  • RF sputtering is primarily used to deposit insulating films
  • DC sputtering is primarily used to deposit metal conductive films.
  • Pulsed DC sputtering is primarily used to deposit films of compounds such as oxides, nitrides, and carbides using reactive sputtering.
  • CVD methods can be classified into plasma-enhanced chemical vapor deposition (PECVD), which uses plasma; thermal CVD (TCVD), which uses heat; and photo-CVD (photo-CVD), which uses light. They can also be further divided into metal CVD (MCVD) and metal-organic CVD (MOCVD), depending on the source gas used.
  • PECVD plasma-enhanced chemical vapor deposition
  • TCVD thermal CVD
  • photo-CVD photo-CVD
  • MCVD metal CVD
  • MOCVD metal-organic CVD
  • Plasma CVD can produce high-quality films at relatively low temperatures. Furthermore, because thermal CVD does not use plasma, it is possible to minimize plasma damage to the workpiece. Furthermore, because thermal CVD does not cause plasma damage during film formation, it can produce films with fewer defects.
  • ALD methods that can be used include thermal ALD, in which the reaction between the precursor and reactant is carried out using only thermal energy, and PEALD, which uses plasma-excited reactants.
  • CVD and ALD are film formation methods that are less affected by the shape of the workpiece and have good step coverage.
  • ALD in particular, has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios.
  • CVD has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods, such as CVD, which has a faster film formation rate.
  • the CVD method allows for the deposition of films of any composition by adjusting the flow rate ratio of the raw material gases.
  • the CVD method allows for the deposition of films with continuously changing compositions by changing the flow rate ratio of the raw material gases while the film is being deposited.
  • the time required for film deposition can be shortened compared to when multiple deposition chambers are used, as no time is required for transport or pressure adjustment. This can potentially increase the productivity of semiconductor devices.
  • films of any desired composition can be deposited by simultaneously introducing multiple different types of precursors.
  • films of any desired composition can be deposited by controlling the number of cycles of each precursor.
  • films with continuously changing compositions can be deposited.
  • the thin films that make up the semiconductor device can be processed using methods such as photolithography.
  • the thin films may be processed using methods such as nanoimprinting, sandblasting, and lift-off.
  • island-shaped thin films may be directly formed using a film-forming method that uses a shielding mask such as a metal mask.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these.
  • Other light sources that can be used include ultraviolet light, KrF laser light, and ArF laser light.
  • Exposure can also be performed using immersion exposure technology. Extreme ultraviolet (EUV) light or X-rays can also be used as light for exposure. Electron beams can also be used instead of light for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferred because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
  • Dry etching allows for isotropic or anisotropic etching by controlling the conditions.
  • Wet etching allows for isotropic etching.
  • Figure 4A corresponds to Figure 1A and is a schematic top view of the manufacturing process of the transistor 10
  • Figures 4B, 4C, and 4D are schematic cross-sectional views corresponding to Figures 1B, 1C, and 1D, respectively
  • Figure 4E is a schematic perspective view corresponding to Figure 1E.
  • a substrate (not shown) is prepared, and an insulating layer 11 is formed on the substrate.
  • the substrate used can be one that is heat-resistant enough to withstand at least the subsequent heat treatment.
  • Insulating layer 11 can be an inorganic insulating film such as a silicon oxide film or a silicon oxynitride film.
  • the insulating layer 11 can be formed by sputtering, CVD, MBE, PLD, ALD, or other methods. If the surface on which insulating layer 11 is to be formed is not flat, a planarization process may be performed after insulating layer 11 is formed to flatten the top surface of insulating layer 11.
  • an insulating layer 43 is formed on the insulating layer 11, and conductive layers 24a and 24b are embedded in the insulating layer 43.
  • a conductive film that will become conductive layers 24a and 24b is formed, and unnecessary portions are removed by etching using photolithography to form conductive layers 24a and 24b.
  • an insulating film that will become insulating layer 43 is formed, and then a planarization process is performed using a method such as CMP (Chemical Mechanical Polishing) to expose the top surfaces of conductive layers 24a and 24b, thereby forming insulating layer 43.
  • CMP Chemical Mechanical Polishing
  • the conductive layers 24a and 24b may be formed by depositing an insulating layer 43 on the insulating layer 11, forming openings in the insulating layer 43 at positions where the conductive layers 24a and 24b will be provided, depositing a conductive film that will become the conductive layers 24a and 24b, and performing a planarization process so that the top surface of the insulating layer 43 is exposed.
  • insulating layer 44 is formed to cover insulating layer 43 and conductive layers 24a and 24b.
  • Insulating layer 44 is formed using a different insulating material than insulating layer 41. It can be formed by a deposition method such as sputtering, ALD, or CVD.
  • insulating layer 44 can be made of one or more of silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, and hafnium aluminate.
  • Silicon nitride and silicon nitride oxide in particular, emit little impurities (e.g., water and hydrogen) from themselves and are impermeable to oxygen and hydrogen. Therefore, they are suitable for preventing hydrogen from diffusing into semiconductor layer 21 from the structure located below insulating layer 44 and preventing oxygen from semiconductor layer 21 from diffusing below insulating layer 44.
  • an insulating film 41A which will later become insulating layer 41, is formed on insulating layer 44.
  • the insulating film 41A is preferably formed by a film formation method such as sputtering or plasma CVD. Because the insulating layer 41 is in contact with the semiconductor layer 21, using a sputtering method in particular eliminates the need to use hydrogen in the film formation gas, allowing for a film with an extremely low hydrogen content. This prevents hydrogen from being supplied to the semiconductor layer 21, stabilizing the electrical characteristics of the transistor 10.
  • a film formation method such as sputtering or plasma CVD.
  • the insulating layer 41 contacts the channel formation region of the semiconductor layer 21, it is preferable to use an oxide insulating film for the insulating film 41A.
  • an oxide insulating film that releases oxygen when heated it is preferable to use an oxide insulating film such as silicon oxide or silicon oxynitride as the insulating film 41A.
  • heat treatment may be performed.
  • the heat treatment is performed at a temperature of 250°C to 650°C, preferably 300°C to 500°C, and more preferably 320°C to 450°C.
  • the heat treatment is performed in a nitrogen gas or inert gas atmosphere, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the oxygen gas concentration is preferably about 20%.
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in a nitrogen gas or inert gas atmosphere, followed by an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more to replenish desorbed oxygen.
  • an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more to replenish desorbed oxygen.
  • the gas used in the heat treatment be highly purified.
  • the amount of moisture contained in the gas used in the heat treatment should be 1 ppb (0.001 ppm) or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • a process for supplying oxygen may be performed. This allows oxygen to be supplied from the insulating layer 41 to the semiconductor film 21f later, due to heat applied after the semiconductor film 21f is formed.
  • Examples of treatments for supplying oxygen include heat treatment in an oxygen-containing atmosphere and plasma treatment (including microwave plasma) in an oxygen-containing atmosphere.
  • oxygen may be supplied to the insulating layer by forming an oxide film (preferably a metal oxide film) by sputtering in an oxygen-containing atmosphere. The formed oxide film may be removed immediately or may be left as is.
  • the oxygen-containing atmosphere includes not only oxygen gas (O 2 ) but also atmospheres containing gases of oxygen-containing compounds such as ozone (O 3 ) and dinitrogen monoxide (N 2 O).
  • one or both of the heat treatment and oxygen supply treatment may be performed after processing the insulating film 41A into the insulating layer 41 and before forming the semiconductor film 21f.
  • a pair of openings are formed in the insulating film 41A and insulating layer 44, reaching the conductive layer 24a and conductive layer 24b, respectively.
  • the openings are preferably formed using anisotropic dry etching. This allows for the formation of openings with a high aspect ratio.
  • a hard mask may also be used as an etching mask for processing.
  • the hard mask can be made of a material that has a high etching rate selectivity relative to the insulating film 41A, and can be an insulating film, conductive film, or semiconductor film.
  • a conductive film is deposited to fill the openings, and a planarization process is performed to expose the top surface of the insulating film 41A, thereby forming conductive layers 25a and 25b ( Figures 4A to 4E).
  • layer 21S having an elongated shape (also referred to as a strip shape) in a planar view is formed in contact with the top surfaces of insulating film 41A, conductive layer 25a, and conductive layer 25b ( Figures 5A to 5E).
  • Layer 21S is formed by depositing a film to become layer 21S and then removing unnecessary portions by photolithography. Layer 21S is provided so as to be in contact with the top surfaces of conductive layer 25a and conductive layer 25b, and with part of insulating film 41A between them.
  • resist mask 35 used when processing layer 21S is preferably left unremoved because it will also be used as an etching mask for insulating film 41A later.
  • Layer 21S has crystals. Layer 21S functions as a seed or nucleus when crystals grow in semiconductor film 21f, which becomes semiconductor layer 21.
  • layer 21S or the crystals contained in layer 21S can be referred to as a seed crystal or a crystal nucleus.
  • layer 21S can be referred to as a crystal portion.
  • the portions of the insulating film 41A that are not covered by the resist mask 35 and layer 21S are removed by etching, thereby forming the fin-shaped insulating layer 41.
  • the resist mask 35 is then removed ( Figures 6A to 6E). If an anisotropic dry etching method is used to etch the insulating film 41A, the side surfaces of the fin-shaped insulating layer 41 can be processed to be approximately perpendicular to the surface on which they are formed, which is preferable as it allows the formation of an insulating layer 41 with a high aspect ratio.
  • semiconductor film 21f is formed to cover insulating layer 44, conductive layer 25a, conductive layer 25b, insulating layer 41, and layer 21S ( Figures 7A to 7E).
  • Semiconductor film 21f can be formed using ALD or sputtering, but ALD is preferred because it has better coverage than sputtering and can effectively cover the side surfaces of insulating layer 41, conductive layer 25a, and conductive layer 25b.
  • a first precursor and a first oxidizing agent can be used.
  • the first precursor preferably contains indium.
  • an indium oxide film is formed as the semiconductor film 21f.
  • an oxide film containing a single element other than oxygen is formed. Note that it is preferable to use thermal ALD as the ALD method.
  • Indium-containing precursors that can be used include trimethylindium, triethylindium, ethyldimethylindium, tris(1-methylethyl)indium, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)indium, cyclopentadienylindium, indium(III) acetylacetonate, (3-(dimethylamino)propyl)dimethylindium, (diethylphosphino)dimethylindium, chlorodimethylindium, bromodimethylindium, and dimethyl(2-propanolato)indium.
  • inorganic precursors that do not contain hydrocarbons may be used as precursors containing indium.
  • examples of inorganic precursors that can be used include halogen-based indium compounds such as trifluoroindium (indium(III) fluoride), indium trichloride (indium(III) chloride), indium tribromide (indium(III) bromide), and indium triiodide (indium(III) iodide).
  • Indium trichloride has a decomposition temperature of approximately 500°C or higher and 700°C or lower. Therefore, by using indium trichloride, film formation can be performed by the ALD method while heating the substrate at approximately 400°C or higher and 600°C or lower, for example, at 500°C.
  • a material with a low impurity concentration i.e., a high-purity precursor.
  • a purity of 3N (99.9%) or higher is preferable, 4N (99.99%) or higher is more preferable, 5N (99.999%) or higher is even more preferable, and 6N (99.9999%) or higher is even more preferable.
  • a high-purity material it is possible to reduce the impurities in the semiconductor film 21f.
  • the gallium content and aluminum content of the indium-containing precursor are preferably 1000 ppm or less, more preferably 500 ppm or less, even more preferably 100 ppm or less, even more preferably 50 ppm or less, even more preferably 10 ppm or less, and even more preferably 1 ppm or less.
  • a precursor with a low gallium content the gallium concentration in the semiconductor film 21f can be reduced, improving the reliability of the transistor.
  • the aluminum concentration in the semiconductor film 21f can be reduced, improving the crystallinity of the semiconductor film 21f.
  • the first oxidizing agent ozone ( O3 ), oxygen ( O2 ), water ( H2O ), hydrogen peroxide ( H2O2 ) , or the like can be used.
  • the first oxidizing agent preferably contains at least one of ozone and oxygen.
  • ozone, oxygen, or the like that does not contain hydrogen the amount of hydrogen mixed into the insulating layer 41 can be reduced.
  • the first oxidizing agent can contain at least one of water and hydrogen peroxide. This allows the formation of a semiconductor film 21f with low crystallinity.
  • layer 21S is used as a crystal nucleus and then crystallized by heat treatment, thereby forming a semiconductor film 21f with a polycrystalline structure or single-crystalline structure with large crystal grains.
  • indium oxide As the semiconductor film 21f.
  • Indium oxide crystals have a cubic crystal structure (bixbyite type).
  • the layer 21S has, for example, the same cubic crystal structure as indium oxide.
  • layer 21S preferably has crystals with a hexagonal or trigonal crystal structure.
  • semiconductor film 21f can be formed having crystals with a ⁇ 111> crystal orientation.
  • crystals with a layered crystal structure can be used as the hexagonal or trigonal crystal structure.
  • semiconductor film 21f having crystals with a cubic crystal structure is formed on layer 21S having crystals with a layered structure.
  • it can also be considered a layered structure fabricated using techniques such as heteroepitaxial growth, heteroepitaxial growth, or axial growth.
  • axial growth here refers to at least one of the crystal axes or crystal orientations of layer 21S being aligned or approximately aligned with one of the crystal axes or crystal orientations of semiconductor film 21f.
  • layer 21S it is preferable to use a material that has a crystalline structure with a small degree of lattice mismatch with the crystalline structure of the material that makes up semiconductor film 21f. This makes it easier for heteroepitaxial growth or axial growth to occur when semiconductor film 21f is formed on layer 21S, making it easier to crystallize part of semiconductor film 21f.
  • L1 is the length or lattice constant of the unit lattice vector of the crystals of the forming film
  • L2 is the length or lattice constant of the unit lattice vector of the crystals of the film to be formed.
  • ⁇ a can be set to between -5% and 5%, preferably between -4% and 4%, more preferably between -3% and 3%, and even more preferably between -2% and 2%.
  • Layer 21S preferably contains, for example, a metal oxide containing the same metal element as semiconductor film 21f.
  • both layer 21S and semiconductor film 21f preferably contain one or more of indium, tin, and zinc. It is particularly preferable that both layer 21S and semiconductor film 21f contain indium.
  • Layer 21S can be a metal oxide film having a cubic crystal structure, such as indium oxide or indium-tin oxide.
  • a metal oxide film having a hexagonal crystal structure such as zinc oxide, In-Ga oxide, gallium zinc oxide (Ga-Zn oxide, also referred to as GZO), aluminum zinc oxide (Al-Zn oxide, also referred to as AZO), In-Al-Zn oxide, In-Ga-Zn oxide, or In-Sn-Zn oxide, can be used.
  • a metal oxide film having a tetragonal crystal structure such as tin oxide or titanium oxide, can also be used.
  • Layer 21S is preferably made of In-Ga-Zn oxide.
  • layer 21S contains indium, gallium, zinc, and oxygen.
  • Metal oxides with these compositions are suitable for layer 21S because they easily form a layered structure. Note that a composition close to that includes a range of ⁇ 30% of the desired atomic ratio.
  • In-Ga-Zn oxide and In-Sn-Zn oxide tend to have a CAAC (c-axis aligned crystal) structure.
  • CAAC c-axis aligned crystal
  • the c-axis of the crystal nuclei is perpendicular or approximately perpendicular to the surface of layer 21S or the surface on which it is formed.
  • using an oxide that tends to have a CAAC structure for layer 21S improves the controllability of the crystal orientation of the crystal nuclei. That is, indium oxide formed on layer 21S having a CAAC structure tends to become crystals in which the ⁇ 111> crystal orientation is oriented perpendicular to the surface on which it is formed.
  • crystal growth begins at the portion in contact with layer 21S and progresses downward along the side of the insulating layer 41. Crystal growth can occur during the formation of the semiconductor film 21f, during heat treatment after the formation of the semiconductor film 21f, or both. This allows the formation of a semiconductor film 21f with a single crystal grain from the portion in contact with the upper end of the side of the insulating layer 41 to the portion in contact with the lower end.
  • the semiconductor film 21f formed in this manner can have a polycrystalline structure with large crystal grains or a single-crystal structure. This reduces the crystal grain boundaries located on the current path in the channel formation region, resulting in a transistor 10 capable of passing a larger current.
  • the semiconductor film 21f has larger crystal grains than when layer 21S is not used, it is possible to form the channel formation region with a single crystal grain, and in the channel formation region, the semiconductor film 21f can be considered to be essentially single-crystal. If the semiconductor film 21f is a single-crystal film, this is more preferable, as there are no crystal grain boundaries on the current path in the channel formation region.
  • the semiconductor film 21f can also be made of a metal oxide film other than indium oxide. Even in this case, it is possible to form a semiconductor film 21f with high crystallinity.
  • the semiconductor film 21f can also be formed by sputtering.
  • the semiconductor film 21f can be formed by sputtering using a metal oxide target.
  • an amorphous semiconductor film 21f can be formed by forming the film under conditions in which the substrate temperature during film formation is between room temperature and 100°C, preferably between room temperature and 80°C, and more preferably between room temperature and 50°C.
  • the film without heating the substrate it is preferable to form the film without heating the substrate.
  • conditions that make crystallization difficult can also be achieved by reducing the oxygen content in the film formation gas.
  • the ratio of the flow rate of oxygen gas ( O2 gas) to the total flow rate of the film formation gas can be set to between 0% and 10%, preferably between 0% and 5%.
  • a crystalline region that reflects the crystal orientation of layer 21S can be formed in the region in contact with layer 21S. Subsequent heat treatment promotes crystal growth, allowing the formation of highly crystalline semiconductor film 21f.
  • anisotropic dry etching is performed on semiconductor film 21f, leaving only the portions located on the side surfaces of insulating layer 41, conductive layer 25a, and conductive layer 25b and removing the other portions, forming semiconductor layer 21 ( Figures 8A to 8E). At this time, layer 21S is also removed. Note that if layer 21S has a large etching rate selectivity relative to semiconductor film 21f, layer 21S may remain. Etching semiconductor film 21f exposes the upper surfaces of insulating layer 41, conductive layer 25a, and conductive layer 25b.
  • an insulating layer 42 is formed to cover the insulating layer 44, semiconductor layer 21, insulating layer 41, conductive layer 25a, conductive layer 25b, etc. ( Figures 9A to 9E). It is then preferable to planarize the top surface of the insulating layer 42.
  • the insulating layer 42 is preferably formed using an anisotropic dry etching method.
  • insulating layer 22 is formed to cover insulating layer 42, insulating layer 44, semiconductor layer 21, and insulating layer 41, and to cover the inside of slit 20 and the top surface of insulating layer 42. It is preferable to form insulating layer 22 using the ALD method, which has high coverage.
  • a conductive film is formed to fill the slits 20, and then a planarization process is performed until the top surface of the insulating layer 42 is exposed, thereby forming a conductive layer 23 embedded in the slits 20.
  • Figures 11A to 11D are schematic perspective views of each step in the example fabrication method described below.
  • insulating layer 43, conductive layer 24a, conductive layer 24b, insulating layer 44, conductive layer 25a, conductive layer 25b, insulating layer 41, and semiconductor layer 21 are formed on insulating layer 11.
  • a sacrificial layer 31 is formed, covering the insulating layer 44, the semiconductor layer 21, and part of the insulating layer 41 ( Figure 11A).
  • the sacrificial layer 31 is provided to cover the region that will become the channel formation region of the semiconductor layer 21.
  • the sacrificial layer 31 can also be formed in the position where the insulating layer 22 and conductive layer 23 will later be provided.
  • the sacrificial layer 31 is preferably made of a material with a high etching selectivity relative to the semiconductor layer 21, insulating layer 44, insulating layer 42, and insulating layer 41 so that they are not etched when subsequently removed.
  • the sacrificial layer 31 can be made of an organic or inorganic material formed by a coating method. More specific examples include coated insulating films such as SOC (spin on carbon) films and SOG (spin on glass) films.
  • the sacrificial layer 31 can also be formed by film formation methods such as sputtering and CVD.
  • the material used for the sacrificial layer 31 preferably satisfies certain conditions, such as being able to be formed thick, being able to be formed or processed vertically, and being easy to remove (leaving no residue and causing minimal damage to the surface on which it is formed).
  • the sacrificial layer 31 can be formed by forming a film that will become the sacrificial layer 31, forming a resist mask on it, and then etching away the areas not covered by the resist mask.
  • the width of the sacrificial layer 31 corresponds to the width of the slits 20 that will be formed later, so the narrower the width of the sacrificial layer 31, the shorter the channel length of the transistor 10 that can be fabricated.
  • the inorganic film can be the SOG film described above, or an inorganic film formed by sputtering, CVD, or the like.
  • the width of the sacrificial layer 31 (i.e., the width of the slit 20) is preferably 3 nm or more and 30 nm or less, preferably 4 nm or more and 25 nm or less, and more preferably 5 nm or more and 20 nm or less. This makes it possible to realize a transistor with an extremely short channel length. However, if miniaturization of the channel length is not required, it can be made larger than 30 nm.
  • elements that increase the carrier concentration in the metal oxide of the semiconductor layer 21 can be used.
  • examples of such elements include titanium, aluminum, tantalum, tungsten, tin, silicon, germanium, zirconium, hafnium, antimony, and magnesium.
  • one or more of hydrogen, boron, phosphorus, and noble gases can be used as impurities.
  • a gas such as BH3 or PH4 as a source gas and supplying it to the semiconductor layer 21 without mass separation, boron or phosphorus and hydrogen can be simultaneously supplied into the semiconductor layer 21.
  • the region with a low carrier concentration in the semiconductor layer 21 can be used as the channel formation region (region 21C) of the transistor, and the region with a high carrier concentration 21N can be used as the source and drain regions of the transistor.
  • the carrier concentration value is in the range including 1 ⁇ 10 15 cm ⁇ 3 , and can be set to, for example, a range of 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the hole mobility value can be increased to about 270 cm 2 /(V ⁇ s) by sufficiently reducing the carrier concentration.
  • the region 21N functions as a source region and a drain region of the transistor.
  • the carrier concentration in the region 21N is in the range including 1 ⁇ 10 20 cm ⁇ 3 , and can be set to, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less. By sufficiently increasing the carrier concentration, it is expected that the sheet resistance can be reduced to 1 ⁇ 10 ⁇ 4 ⁇ cm or less.
  • Ion implantation for example, can be used as a supply process for impurity elements. Ion implantation allows for highly accurate control of the concentration profile in the depth direction by adjusting the ion acceleration energy and dose. Furthermore, by using ion implantation, which ionizes a source gas and supplies the ions after mass separation, it is possible to supply ions of a specific mass, thereby increasing the purity of the supplied elements. Alternatively, by using ion implantation, which supplies ions without mass separation, productivity can be increased. Unless otherwise specified, the use of mass separation is not a limitation in this specification. Note that the method of supplying ions after mass separation is sometimes called ion implantation, and the method of supplying ions without mass separation is sometimes called ion doping.
  • a heat treatment may be performed.
  • the heat treatment method please refer to the above description.
  • insulating layer 42 is formed to cover insulating layer 44, semiconductor layer 21, conductive layer 25a, conductive layer 25b, insulating layer 41, sacrificial layer 31, etc., and then a planarization process is performed to expose the upper surface (top) of sacrificial layer 31.
  • the sacrificial layer 31 is then removed to form slits 20 in insulating layer 42 ( Figure 11C).
  • the region of the semiconductor layer 21 located within the slit 20 becomes a high-resistance region 21C, and the region covered by the insulating layer 42 becomes a low-resistance region 21N.
  • the sacrificial layer 31 is formed in the same manner as in Example 2 of the manufacturing method described above ( Figure 12A).
  • insulating layer 32 is formed to cover insulating layer 44, semiconductor layer 21, conductive layer 25a, conductive layer 25b, insulating layer 41, sacrificial layer 31, etc. ( Figure 12B).
  • the insulating layer 32 can be made of the same material as insulating layer 44.
  • the insulating layer 32 has a portion that is provided along the side of sacrificial layer 31.
  • an impurity element is supplied to the areas of the semiconductor layer 21 that are not covered by the sacrificial layer 31 via the insulating layer 32. At this time, the impurity element is not supplied to the areas of the semiconductor layer 21 that are covered by the part of the insulating layer 32 that is in contact with the side surface of the sacrificial layer 31. Furthermore, supplying the impurity element via the insulating layer 32 has the advantage of preventing the impurity element from being released again and reducing damage to the semiconductor layer 21.
  • an insulating layer 42 is formed in the same manner as in Example 2 of the manufacturing method, and then a planarization process is performed to expose the upper surface of the sacrificial layer 31.
  • the sacrificial layer 31 is then removed ( Figure 12C). In Figure 12C, only the outline of the insulating layer 32 is shown.
  • low-resistance region 21N is formed in the region of semiconductor layer 21 that overlaps with insulating layer 42.
  • region 21L which does not overlap with insulating layer 42 but overlaps with insulating layer 32, becomes a region with a low carrier concentration and high resistance, similar to region 21C, which becomes the channel formation region.
  • the transistor shown in FIG. 12D has a configuration in which an insulating layer 32 is provided between the semiconductor layer 21, conductive layer 25a, conductive layer 25b, insulating layer 41, and insulating layer 22 and insulating layer 42.
  • the insulating layer 32 functions as a protective layer, preventing hydrogen from diffusing from the outside into the semiconductor layer 21, resulting in a highly reliable transistor.
  • Fig. 13 The configuration shown in Fig. 13 is an example of a case where a plurality of insulating layers 41 are provided.
  • the plurality of insulating layers 41 are arranged at equal intervals in the direction of the short sides of the insulating layers 41 in a plan view.
  • Fig. 13 shows an example of a case where three insulating layers 41 are provided, but two or four or more insulating layers may also be provided.
  • Conductive layer 25a and conductive layer 25b each have a rectangular shape with rounded corners in a plan view so that they contact all of the multiple insulating layers 41. Conductive layer 25a and conductive layer 25b are arranged so that their longitudinal direction intersects (preferably perpendicular to) the longitudinal direction of insulating layer 41. Conductive layer 25a is connected to conductive layer 24b (not shown), and conductive layer 25b is connected to conductive layer 24b.
  • This configuration makes it possible to realize a transistor with a large channel width.
  • n insulating layers 41 are provided (n is a natural number greater than or equal to 2)
  • the channel width can be n times larger than when there is one insulating layer 41. This makes it possible to pass a large current, enabling the circuit to operate at high speed.
  • conductive layers 25a and 25b as shown in FIG. 13, it may be possible to suppress the occurrence of structural defects that may occur in semiconductor layer 21 (structural defects in semiconductor layer 21 due to defects in the shape of insulating layer 41, stress in insulating layer 42, or the transistor manufacturing process, etc.). This is expected to have the same effect as the technology for suppressing the occurrence of structural defects in a silicon transistor by providing dummy gates on both ends of a fin-type semiconductor region.
  • conductive layers 25a and 25b are different from those described above, it is also possible to provide cylindrical conductive layers 25a and 25b, as exemplified in the above configuration example, in the same number as the number of insulating layers 41. In that case, conductive layers 24a and 24b can be configured to be connected to each conductive layer 25a or each conductive layer 25b.
  • FIG. 14A The configuration shown in FIG. 14A is an example in which a transistor 10 and a transistor 10FE are connected in series between a conductive layer 25a and a conductive layer 25b.
  • Transistor 10FE has a configuration in which insulating layer 22FE replaces insulating layer 22, which functions as the gate insulating layer of transistor 10.
  • An insulating material exhibiting ferroelectricity can be used as the insulating layer 22FE.
  • FeFET Ferroelectric Field Effect Transistor
  • Another configuration of a ferroelectric transistor is one in which a ferroelectric capacitor is connected to the transistor gate.
  • the threshold voltage of a ferroelectric transistor can be changed by applying a voltage above a certain level to the gate. This makes it possible to retain data, allowing the ferroelectric transistor to function as a non-volatile memory element.
  • the insulating layer 22FE can be said to function as the dielectric layer of the ferroelectric transistor.
  • Ferroelectric materials that can be used for the insulating layer 22FE include oxides such as hafnium oxide, zirconium oxide, and hafnium zirconium oxide. It is also preferable to use materials in which a Group 3 (IIIa) element is added to these oxides. For example, it is preferable to include one or more elements selected from the group consisting of scandium, yttrium, and lanthanides. Adding such elements can stably exhibit ferroelectricity, suppress deterioration of characteristics during repeated rewriting, improve reliability, and increase the breakdown voltage of the insulating layer 22FE. In addition to ferroelectric materials, antiferroelectric materials can also be used for the insulating layer 22FE.
  • Oxides containing either or both hafnium and zirconium easily exhibit ferroelectricity even in extremely thin films produced using thin-film deposition methods such as sputtering and ALD, making them highly compatible with semiconductor manufacturing processes and reducing production costs.
  • Insulating layer 22FE may also be made of piezoelectric ceramics with a perovskite structure, such as barium titanate, lead titanate, strontium titanate, barium strontium titanate (BST), lead zirconate titanate (PZT), strontium bismuth tantalate (SBT), or bismuth ferrite (BFO).
  • Insulating layer 22FE may also be made of organic ferroelectrics, such as polyvinylidene fluoride (PVDF) or a copolymer of vinylidene fluoride (VDF) and trifluoroethylene (TrFE).
  • hafnium oxide, a material containing hafnium oxide and zirconium oxide (HZO), and a material containing yttrium in addition to HZO (HZYO) are preferred because they exhibit ferroelectricity even in thin films of only a few nanometers.
  • the film thickness of insulating layer 22FE can be set to 3 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, more preferably 3 nm or more and 20 nm or less, and even more preferably 4 nm or more and 10 nm or less.
  • a ferroelectric insulating layer is used as insulating layer 22FE of transistor 10FE, it may also have a similar configuration to insulating layer 22. In that case, two transistors connected in series may be provided between conductive layer 25a and conductive layer 25b.
  • ⁇ Application Example 3 ⁇ 14B is an example in which a transistor 10 and a capacitor 80 are provided between a conductive layer 25 a and a conductive layer 25 b. Since a capacitor is connected to one of the source and the drain of the transistor 10, the structure shown in FIG. 14B can be used as a memory cell of a dynamic random access memory (DRAM).
  • DRAM dynamic random access memory
  • the capacitance element 80 has a portion of the semiconductor layer 21, a conductive layer 82, and an insulating layer 81 located between them.
  • the portion of the semiconductor layer 21 functions as one electrode of the capacitance element 80.
  • the insulating layer 81 functions as the dielectric layer of the capacitance element 80.
  • the insulating layer 81 is provided to cover the insulating layer 44, the semiconductor layer 21, and the insulating layer 41.
  • the conductive layer 82 is provided to cover the insulating layer 81.
  • the insulating layer 42 is provided to cover the capacitive element 80.
  • the insulating layer 81 preferably contains a material with a higher dielectric constant than silicon oxide.
  • silicon nitride, zirconium oxide, aluminum oxide, etc. can be used.
  • an insulator with a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown can be suppressed.
  • a conductive layer that is in contact with the semiconductor layer 21 may be provided between the insulating layer 81 and the semiconductor layer 21, and this conductive layer may be used as one electrode of the capacitor 80. This allows the resistance of the electrodes that make up the capacitor 80 to be reduced, enabling faster charge and discharge operations.
  • the transistor including metal oxide according to one embodiment of the present invention can be combined with a transistor having a channel formed in silicon (hereinafter also referred to as a Si transistor) to realize various circuits.
  • a Si transistor a transistor having a channel formed in silicon
  • a structure including a Si transistor and a transistor 10 will be described.
  • Figures 15 and 16 show an example in which transistor 90, which is a Si transistor, and transistor 10 are stacked.
  • Figure 15 shows a cross section of transistor 90 and transistor 10 in the channel length direction
  • Figure 16 shows a cross section of the same in the channel width direction.
  • Transistor 90 is provided on substrate 91 and has a conductive layer 94 that functions as a gate, an insulating layer 93 that functions as a gate insulating layer, a semiconductor region 92 that is part of substrate 91, and low-resistance regions 95a and 95b that function as source and drain regions.
  • Transistor 90 may be either P-type or N-type.
  • the semiconductor region 92 (part of the substrate 91) in which the channel of the transistor 90 is formed has a convex (fin-shaped) shape.
  • the side and top surfaces of the semiconductor region 92 are covered with a conductive layer 94 via an insulating layer 93.
  • This type of transistor 90 is also called a FIN-type transistor because it utilizes the convex portions of the semiconductor substrate. An example with three convex portions is shown here.
  • a pair of dummy gates 94d are provided to cover both ends of the convex portion of the substrate 91. Because the convex portion is thin, it is susceptible to damage and defects during processing. Therefore, the dummy gates 94d suppress deformation of the convex portion, crystal defects, etc., and can suppress deterioration of transistor characteristics and reduced reliability.
  • a wiring layer 98 in which interlayer insulating layers and wiring layers are alternately stacked, between the functional layer 16 in which the transistor 90 is provided and the functional layer 15 in which the transistor 10 is provided.
  • Figure 15 shows an example in which the low-resistance region 95b of the transistor 90 is connected to the conductive layer 24a of the transistor 10 via wiring and a plug.
  • the transistor illustrated in Figure 3 is used as an example of transistor 10.
  • an insulating layer 32 is provided between transistor 10 and insulating layer 42.
  • an insulating layer 45 is provided covering transistor 10, and an insulating layer 46 is provided on insulating layer 45.
  • Insulating layer 45 functions as a protective layer and has the function of preventing impurities such as hydrogen from diffusing from the outside.
  • insulating layer 46 functions as an interlayer insulating layer.
  • Figure 17 shows an example in which a memory device is stacked above the transistor 10.
  • the memory device has multiple memory cells 40 arranged in a matrix.
  • Memory cell 40 has a configuration in which a capacitive element 60 and a transistor 50 are stacked. Memory cell 40 functions as, for example, a DRAM memory cell.
  • Capacitor element 60 has conductive layers 61 and 63, and insulating layer 62 sandwiched between them and functioning as a dielectric.
  • a ferroelectric insulating layer can also be used as insulating layer 62.
  • An insulating layer 71 and a conductive layer 64 embedded in the insulating layer 71 are provided on the insulating layer 46.
  • the conductive layer 64 functions as wiring.
  • An insulating layer 72 having an opening reaching the conductive layer 64 is provided on the conductive layer 64.
  • conductive layers 61, 62, and 63 are stacked.
  • the conductive layer 61 is provided in contact with the conductive layer 64 inside the opening of the insulating layer 72, and the conductive layer 63 is provided to fill the opening.
  • the conductive layer 61 and the insulating layer 62 have portions located on the insulating layer 72 and are provided in common to multiple capacitive elements 60.
  • the conductive layer 63 has a portion embedded in the insulating layer 73 that covers the insulating layer 62.
  • the source electrode and drain electrode are located at different heights, and current flows in the height direction through the semiconductor layer.
  • the channel length direction can be said to have a height (vertical) component, so one aspect of the present invention can be called a VFET (Vertical Field Effect Transistor), vertical transistor, vertical channel transistor, vertical channel transistor, etc.
  • VFET Vertical Field Effect Transistor
  • the transistor 50 has a semiconductor layer 51, a conductive layer 54 that functions as one of a source electrode and a drain electrode, a conductive layer 55 that functions as the other electrode, an insulating layer 52 that functions as a gate insulating layer, and a conductive layer 53 that functions as a gate electrode.
  • the semiconductor layer 51 of the transistor 50 is preferably made of a metal oxide (oxide semiconductor) that exhibits semiconductor properties.
  • a metal oxide oxide semiconductor
  • the source and drain regions must be doped with impurities that function as donors or acceptors to form these regions.
  • impurities that function as donors or acceptors to form these regions.
  • an oxide semiconductor can be well connected to the source and drain electrodes without doping with such impurities, allowing transistors having a three-dimensional structure, as in one embodiment of the present invention, to be manufactured with high yield.
  • OS transistors have extremely high field-effect mobility compared to transistors using amorphous silicon. Furthermore, OS transistors have extremely low source-drain leakage current in an off state (hereinafter also referred to as off-state current), and can retain charge accumulated in a capacitor connected in series with the transistor for a long period of time. Furthermore, the use of OS transistors can reduce the power consumption of semiconductor devices.
  • the conductive layer 54 is provided in contact with the upper surface of the conductive layer 53.
  • An insulating layer 74 is provided on the conductive layer 54, and a conductive layer 55 is provided on the insulating layer 74.
  • the conductive layer 55 and the insulating layer 74 have openings that reach the conductive layer 55.
  • the semiconductor layer 51 has a portion that contacts the conductive layer 55, a portion that contacts the side of the insulating layer 74 within the opening of the insulating layer 74, and a portion that contacts the conductive layer 54.
  • the insulating layer 52 is provided to cover the semiconductor layer 51, and the conductive layer 53 is provided to cover the insulating layer 52.
  • the semiconductor layer 51 and the insulating layer 52 have portions located on the insulating layer 74 and are provided in common to multiple transistors 10.
  • the conductive layer 53 has a portion that is embedded in the insulating layer 75 on the insulating layer 52.
  • a conductive layer 56 that contacts the conductive layer 53 is provided on the insulating layer 75.
  • the conductive layer 56 is connected to the conductive layers 53 of the multiple transistors 10 arranged in the depth direction.
  • An insulating layer 76 may be provided covering the transistor 10, and an insulating layer 77 may be provided on the insulating layer 76.
  • the insulating layer 76 functions as an interlayer insulating layer, and the insulating layer 77 functions as a protective layer. Note that the stacking order of the insulating layers 76 and 77 may be changed.
  • a drive circuit, arithmetic circuit, control circuit, etc. can be configured using transistors 10 and 90, and a memory device having memory cells 40 can be stacked above them. This significantly shortens the wiring length, making it possible to realize a memory device capable of high-speed operation.
  • Memory cells 40 may also be stacked. For example, two, four, eight, or 16 or more layers can be stacked. The more memory cells 40 are stacked, the greater the memory capacity can be.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • indium oxide having at least a crystalline portion or crystalline region in the film is referred to as crystalline indium oxide (crystal IO) or crystalline indium oxide (crystalline IO).
  • crystalline indium oxide crystal IO
  • crystalline IO crystalline indium oxide
  • examples of crystalline IO or crystalline IO include single-crystalline indium oxide, polycrystalline indium oxide, and microcrystalline indium oxide.
  • Indium oxide is a semiconductor material with completely different physical properties from oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.
  • oxide semiconductors such as In-Ga-Zn oxide (hereinafter also referred to as IGZO) and zinc oxide.
  • Fig. 18A is a schematic diagram showing the carrier concentration dependence of the Hall mobility for silicon (Si) and indium oxide (InO x ), and Fig. 18B is a schematic diagram showing the carrier concentration dependence of the Hall mobility for IGZO.
  • IGZO tends to exhibit higher hole mobility as the carrier concentration increases, as indicated by the arrows in Figure 18B.
  • indium oxide tends to exhibit higher hole mobility as the carrier concentration decreases, as indicated by the arrows in Figure 18A (see Non-Patent Document 1).
  • This trend is similar to that of silicon; the lower the dopant (impurity) concentration in the material, the less impurity scattering there is and the higher the hole mobility.
  • the higher the purity and intrinsic the indium oxide the higher the hole mobility. From these results, it can be said that indium oxide, unlike IGZO, is a material with physical properties closer to silicon. Note that the characteristics of indium oxide shown in Figure 18A are assumed to be single crystal. Therefore, when indium oxide is non-single crystal (e.g., polycrystalline), the characteristics may differ from those shown in Figure 18A.
  • the low carrier concentration range R1 has extremely high hole mobility, and can therefore be considered a carrier concentration range suitable for, for example, a transistor channel formation region.
  • range R1 is a range including a carrier concentration value of 1 ⁇ 10 15 cm ⁇ 3 , for example, a range of 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the hole mobility value can be increased to approximately 270 cm 2 /(V ⁇ s).
  • the region where the carrier concentration is in range R1 can contain elements that lower the carrier concentration.
  • elements that lower the carrier concentration include magnesium, calcium, zinc, cadmium, and copper. By substituting these elements for indium, the carrier concentration can be lowered.
  • elements that lower the carrier concentration include nitrogen, phosphorus, arsenic, and antimony. For example, by substituting nitrogen, phosphorus, arsenic, or antimony for oxygen, the carrier concentration can be lowered.
  • the range R2 with a high carrier concentration has a low electrical resistance, and can be said to be a range of carrier concentrations suitable for, for example, the source and drain regions of a transistor, a resistor, or a transparent conductive film.
  • Range R2 is a range in which the carrier concentration value includes 1 ⁇ 10 20 cm ⁇ 3 , for example, a range of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less. By sufficiently increasing the carrier concentration, it is expected that the resistivity can be reduced to 1 ⁇ 10 ⁇ 4 ⁇ cm or less.
  • the region with a carrier concentration in range R2 may contain an element that increases the carrier concentration.
  • the region contains the same element as the source electrode and drain electrode of the transistor.
  • elements that increase the carrier concentration include titanium, zirconium, hafnium, tantalum, tungsten, molybdenum, tin, silicon, and boron. It is particularly preferable to use an element whose oxide has conductive or semiconducting properties.
  • Methods for supplying an element that increases the carrier concentration include forming a film containing the element and diffusing it, ion implantation, ion doping, plasma immersion ion implantation, and plasma treatment. Unless otherwise specified, the present specification does not limit the use of mass separation. For example, in the present specification, a method of supplying ions after mass separation is referred to as ion implantation, and a method of supplying ions without mass separation is referred to as ion doping.
  • indium oxide uses a region with a low carrier concentration for the channel formation region of a transistor, and a region with a high carrier concentration for the source and drain regions of the transistor.
  • indium oxide can be considered an oxide capable of valence electron control.
  • strain can form in the source and drain regions due to stress from electrodes in contact with the IGZO, resulting in the formation of n-type regions.
  • indium oxide allows for valence electron control, so strain does not need to be formed in the film as with IGZO. Minimizing strain in the film is expected to improve reliability.
  • n-i-n junction a junction between an n-type region, an i-type region, and an n-type region
  • valence electron control in silicon-based transistors is generally known.
  • valence electron control in indium oxide-based transistors is a novel technological concept that would not normally be conceived.
  • the transistor containing indium oxide in this specification has two or more, preferably three or more, more preferably four or more, and most preferably five of the following characteristics (1) to (5): (1) A high on-state current (in other words, high mobility). (2) A low off-state current. (3) Normally-off operation is possible. (4) High reliability. (5) A high cutoff frequency (fT).
  • the transistor containing indium oxide in this specification has high mobility, a low off-state current, and is normally-off operation. This transistor has high mobility and is different from a normally-on transistor.
  • indium oxide the lower the carrier concentration, as shown in Figure 18A, the higher the hole mobility.
  • a transistor containing indium oxide is likely to be normally-off due to its low carrier concentration. Therefore, a transistor containing indium oxide can be normally-off and achieve high field-effect mobility.
  • normally-off refers to a state in which no current flows through a transistor when no potential is applied to the gate or when the gate-source voltage is 0 V. Furthermore, normally-off can be evaluated by the threshold voltage (Vth) or shift value (Vsh) of the transistor. Unless otherwise specified, Vth is calculated by a constant current method. More specifically, Vth is defined as the gate voltage (Vg) when the value of drain current (Id) ⁇ channel length (L) ⁇ channel width (W) in the Id-Vg characteristics of the transistor is 1 nA (1 ⁇ 10 ⁇ 9 A).
  • Vth and Vsh are zero or a positive value, the transistor can be considered to be normally off.
  • a film containing oxygen such as a silicon oxynitride film, a silicon nitride oxide film, an aluminum oxide film, or a gallium oxide film, can also be used.
  • a silicon nitride oxide film, a silicon oxynitride film, or the like can also be used.
  • the hafnium oxide film which is located closer to the indium oxide film than the silicon nitride film, functions as a gettering site for hydrogen.
  • the above film configuration can also be considered as a stacked structure of a film capable of supplying oxygen to the indium oxide film from the indium oxide film side (e.g., a silicon oxide film), a film capable of gettering hydrogen (e.g., a hafnium oxide film), and a film that suppresses the penetration of oxygen and hydrogen (e.g., a silicon nitride film).
  • a film capable of supplying oxygen to the indium oxide film from the indium oxide film side e.g., a silicon oxide film
  • a film capable of gettering hydrogen e.g., a hafnium oxide film
  • a film that suppresses the penetration of oxygen and hydrogen e.g., a silicon nitride film.
  • oxygen vacancies in the indium oxide film are filled with oxygen in the silicon oxide film.
  • hydrogen in the indium oxide film is captured by the hafnium oxide film by heat treatment or the like.
  • the provision of a silicon nitride film results
  • the indium oxide film be crystalline (i.e., have crystal grains).
  • films having crystal grains include single-crystal films, polycrystalline films, and amorphous films containing crystal grains (also known as microcrystalline films).
  • polycrystalline indium oxide films are preferred, and single-crystal films are even more preferred.
  • Single-crystal films do not have grain boundaries. Impurities that impede carrier flow (typically, insulating impurities, insulating oxides, etc.) tend to segregate at grain boundaries.
  • Using a single-crystal film can suppress carrier scattering at grain boundaries, resulting in a transistor with high field-effect mobility. It also offers the excellent effect of suppressing variations in transistor characteristics due to the grain boundaries.
  • polycrystalline films are preferable because they can reduce carrier scattering and exhibit high field-effect mobility compared to microcrystalline or amorphous films.
  • a polycrystalline film it is preferable to use a film with as large a crystal grain size as possible and as few crystal grain boundaries as possible. Note that in a transistor using a polycrystalline film of indium oxide, if there are no crystal grain boundaries in the channel formation region or no crystal grain boundaries are observed, the channel formation region is located within a single crystal region included in the polycrystalline film, and therefore the transistor can be considered to use single-crystal indium oxide.
  • the crystallinity of indium oxide can be analyzed, for example, by X-ray diffraction (XRD), transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, a combination of these methods may be used for analysis.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • a semiconductor layer in which no crystal grain boundaries are observed in the channel formation region a semiconductor layer in which the channel formation region is contained in a single crystal grain, or a semiconductor layer in which the crystal axis direction is the same in at least two regions within the channel formation region can be referred to as a single crystal film.
  • a semiconductor layer in which, within a single crystal grain in the channel formation region, the direction of the other crystal axis changes continuously around a certain crystal axis or a certain crystal orientation as the axis of rotation can be referred to as a single crystal film.
  • the channel formation region refers to the region of the semiconductor layer that overlaps (or faces) the gate electrode via the gate insulating layer, and is located between the region in contact with the source electrode and the region in contact with the drain electrode.
  • the current path in the channel formation region is the shortest distance between the source electrode and the drain electrode. Therefore, the crystal grains, crystal grain boundaries, crystal axes, crystal orientation, etc. in the channel formation region can be confirmed by observing a cross section including the semiconductor layer, source electrode, and drain electrode.
  • Impurities in the indium oxide film in the channel formation region can act as a source of carrier scattering, which can reduce field-effect mobility. These impurities can also hinder the crystal growth of the indium oxide film. Impurities in the indium oxide film include boron and silicon.
  • the indium oxide film preferably has a concentration of these impurities of 0.1% or less, and more preferably 0.01% (100 ppm) or less. Note that carbon, hydrogen, and other elements can be contained in the film formation gas or precursor during film formation, and may remain in the indium oxide film in greater amounts than the above impurities.
  • the indium oxide film in the channel formation region may contain elements that can become the same trivalent cations as indium, as long as the crystals maintain a cubic crystal structure (bixbyite type).
  • examples include elements in Group 13 of the periodic table, such as gallium and aluminum, and elements in Group 3 of the periodic table. These elements exist primarily as trivalent cations in oxides, allowing the carrier concentration of indium oxide to be maintained low.
  • the indium oxide film in this specification etc. has a high film density.
  • Table 1 shows the film density of an indium oxide film (In 2 O 3 in this case) applicable to one embodiment of the present invention.
  • Condition 1 is the condition of the underlayer film for the indium oxide film; Samples 1 to 3 are glass, Sample 4 is a SiOx film formed by sputtering, and Samples 5 and 6 are yttria-stabilized zirconia (YSZ).
  • Condition 2 is the deposition condition for the indium oxide film; Samples 1 to 3 are deposited by sputtering (SP), and Samples 4 to 6 are deposited by ALD.
  • Condition 3 refers to the heat treatment conditions after the indium oxide film was formed; Sample 1, Sample 4, and Sample 5 were not heat treated (as-deposited); Sample 2 was baked at 350°C in a CDA atmosphere; Sample 3 was baked at 650°C in a CDA atmosphere; and Sample 6 was baked at 250°C in a vacuum atmosphere.
  • CDA stands for clean dry air. It is preferable that the atmosphere used for the heat treatment (corresponding to condition 3) after indium oxide film formation contains as little hydrogen and water as possible. It is preferable to use a high-purity gas with a dew point of -60°C or less, preferably -100°C or less, as the atmosphere.
  • the indium oxide film tends to have a higher film density when subjected to heat treatment compared to when not subjected to heat treatment (Sample 1, Sample 4, or Sample 5). This is because the heat treatment removes impurity elements (e.g., carbon, nitrogen, hydrogen, argon, etc.) from the film, thereby increasing the purity of the indium oxide film. Furthermore, as shown in Samples 5 and 6, the indium oxide film on YSZ has a film density exceeding 7.00 g/cm 3 . The theoretical film density of an indium oxide film is 7.18 g/cm 3 .
  • the range of the film density of an indium oxide film is 6.70 g/cm 3 to 7.18 g/cm 3 , preferably 6.90 g/cm 3 to 7.18 g/cm 3 , and more preferably 7.00 g/cm 3 to 7.18 g/cm 3 .
  • Film density can be evaluated using, for example, Rutherford backscattering spectroscopy (RBS) or X-ray reflectometry (XRR). Differences in film density can sometimes be evaluated using cross-sectional transmission electron microscope (TEM) images. In TEM observation, if the film density is high, the transmission electron (TE) image will be dense (dark), and if the film density is low, the transmission electron (TE) image will be faint (bright).
  • RBS Rutherford backscattering spectroscopy
  • XRR X-ray reflectometry
  • the field-effect mobility of the transistor can be increased to 50 cm 2 /(V ⁇ s) or more, preferably 100 cm 2 /(V ⁇ s) or more, more preferably 150 cm 2 /(V ⁇ s) or more, even more preferably 200 cm 2 /(V ⁇ s) or more, and still more preferably 250 cm 2 /(V ⁇ s) or more.
  • an indium oxide film is its high oxygen permeability (diffusibility) compared to an IGZO film.
  • oxygen (O) diffusing into an indium oxide film passes through the indium oxide film and is released as oxygen molecules (O 2 ). It may also react with hydrogen contained in the film and be released as water molecules (H 2 O).
  • oxygen vacancies ( VO ) exist in the film the diffusing oxygen atoms compensate for the oxygen vacancies. Since oxygen easily diffuses through an indium oxide film, it can be said that oxygen vacancies are more easily compensated for in an indium oxide film compared to an IGZO film.
  • indium oxide films are easier to reduce oxygen vacancies in than IGZO films, and by applying such indium oxide films to transistors, it is possible to create transistors that exhibit extremely high reliability.
  • the indium oxide film diffuses hydrogen. Hydrogen that diffuses into the indium oxide film from the outside passes through the indium oxide film and is released as hydrogen molecules (H 2 ). Alternatively, hydrogen reacts with oxygen contained in the film and is released as water molecules.
  • Transistors using indium oxide film are accumulation-type transistors that use electrons as majority carriers. Assuming that the carrier relaxation time is a constant value, the smaller the effective mass of the electrons (carriers), the higher the electron mobility. In other words, using indium oxide, which has a small effective electron mass, in a transistor can increase the transistor's on-current or field-effect mobility.
  • Table 2 shows the effective masses of single-crystal indium oxide (here, In 2 O 3 ) and single-crystal silicon (Si).
  • indium oxide is characterized by a small effective mass of electrons and a large effective mass of holes.
  • the effective mass of electrons in indium oxide is characterized by being almost independent of the crystal orientation. Therefore, by using crystalline indium oxide for a transistor, a transistor with high field-effect mobility and high frequency characteristics (also referred to as f characteristics) can be realized.
  • f characteristics also referred to as f characteristics
  • the off-state current per 1 ⁇ m of channel width can be 1 fA (1 ⁇ 10 ⁇ 15 A) or less or 1 aA (1 ⁇ 10 ⁇ 18 A) or less in an environment of 125° C., and 1 aA (1 ⁇ 10 ⁇ 18 A) or less or 1 zA (1 ⁇ 10 ⁇ 21 A) or less in an environment of room temperature (25° C.).
  • indium oxide has a smaller effective mass of electrons and a larger effective mass of holes than silicon, and therefore may be able to realize a transistor with higher field-effect mobility and lower off-state current than a Si transistor.
  • a seed layer so that it is in contact with at least a portion of the crystalline indium oxide film.
  • a material containing crystals with a small difference in lattice constant also called lattice mismatch
  • lattice mismatch lattice mismatch
  • a substrate e.g., a single-crystal substrate
  • ⁇ a can be set to between -5% and 5%, preferably between -4% and 4%, more preferably between -3% and 3%, and even more preferably between -2% and 2%.
  • the indium oxide crystals have a cubic crystal structure (bixbyite type).
  • yttria-stabilized zirconia (YSZ) crystals can have a cubic crystal structure (fluorite type).
  • the lattice mismatch of the indium oxide crystals with the cubic YSZ crystals is within the range of -2% to 2%, and a single crystal film of indium oxide can be epitaxially grown on a YSZ substrate.
  • the crystal structure of the seed layer and the crystal structure of the indium oxide film may not necessarily have the same crystal system or crystal orientation.
  • a film having hexagonal or trigonal crystal structure can be used under an indium oxide film having cubic crystal structure.
  • hexagonal or trigonal crystals include wurtzite structure, YbFe2O4 structure, Yb2Fe3O7 structure, and modified structures thereof .
  • a crystal having a YbFe2O4 structure or a Yb2Fe3O7 structure is IGZO.
  • a single crystal film of indium oxide can be formed not only on a YSZ substrate but also on an insulating film.
  • silicon crystals have a diamond structure.
  • indium oxide and silicon have similar properties in terms of single crystals.
  • they have different properties.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • Si transistors have higher field-effect mobility and faster operating speed than OS transistors. Furthermore, OS transistors have significantly lower off-state current than Si transistors. In particular, OS transistors that use indium oxide (also called indium oxide) for the semiconductor layer in which the channel is formed have extremely low off-state current and high field-effect mobility comparable to that of Si transistors. Combining OS and Si transistors enables the realization of CMOS circuits that consume low power and operate at high speeds.
  • indium oxide also called indium oxide
  • configuration examples of logic circuits such as a NOT circuit, a NOR circuit, and a NAND circuit, will be described as examples of circuits using Si transistors and OS transistors. Also described will be configuration examples of a buffer circuit, a ring oscillator, a DFF circuit (DFF: Delay Flip Flop), a shift register circuit using a DFF circuit, a selector, and an analog switch.
  • DFF Delay Flip Flop
  • Fig. 19A is a circuit diagram showing an example of the configuration of a NOT circuit (NOT).
  • a NOT circuit is also called an inversion circuit or an inverter circuit.
  • Fig. 19B shows the circuit symbol for a NOT circuit.
  • Fig. 19C is a timing chart explaining the operation of the NOT circuit.
  • the NOT circuit shown in FIG. 19A has transistors Tr11 and Tr12.
  • Transistor Tr11 is a Si transistor functioning as a p-type transistor
  • transistor Tr12 is an OS transistor functioning as an n-type transistor.
  • a potential H (for example, a potential VDD that is a high power supply potential) is supplied to one of the source and drain of transistor Tr11.
  • the other of the source and drain of transistor Tr11 is connected to one of the source and drain of transistor Tr12 and terminal Y.
  • a potential L (for example, a potential VSS that is a low power supply potential) is supplied to the other of the source and drain of transistor Tr12.
  • the gates of transistors Tr11 and Tr12 are connected to terminal A.
  • terminal A functions as the input terminal
  • terminal Y functions as the output terminal.
  • a potential H is input to terminal A of the NOT circuit
  • a potential L is output from terminal Y
  • a potential H is output from terminal Y (see Figure 19C).
  • the NOT circuit has the function of correcting an input signal that has been distorted by wiring resistance, parasitic capacitance, noise, etc., to a signal that is not distorted or has reduced distortedness, and outputting the corrected signal (also known as a "waveform shaping function").
  • the NOT circuit also has the function of amplifying the voltage amplitude of the input signal and outputting it.
  • the output of the NOT circuit is supplied to a load such as a capacitance element Cx and a transistor Trx. Because power is supplied to the output of the NOT circuit via transistor Tr11 or transistor Tr12, it is possible to improve the ability to drive a load connected to the output.
  • the NOT circuit has the function of improving its ability to drive a load (also known as a "driving force improvement function").
  • FIG. 20A is a circuit diagram showing a configuration example of a two-input, one-output NOR circuit (NOR). Also, FIG. 20B shows a circuit symbol for the NOR circuit.
  • the NOR circuit shown in FIG. 20A includes transistors Tr21, Tr22, Tr23, and Tr24. Si transistors functioning as p-channel transistors are used as the transistors Tr21 and Tr22, and OS transistors functioning as n-channel transistors are used as the transistors Tr23 and Tr24.
  • a potential H is supplied to either the source or drain of transistor Tr21.
  • the other source or drain of transistor Tr21 is connected to either the source or drain of transistor Tr22.
  • the other source or drain of transistor Tr22 is connected to either the source or drain of transistor Tr23, one source or drain of transistor Tr24, and terminal Y.
  • a potential L is supplied to the other source or drain of transistor Tr23 and the other source or drain of transistor Tr24.
  • the gate of transistor Tr21 is connected to the gate of transistor Tr23 and terminal A. Further, the gate of transistor Tr22 is connected to the gate of transistor Tr24 and terminal B.
  • the NOR circuit shown in Figures 20A and 20B has the function of outputting a potential H from terminal Y when a potential L is input to both terminal A and terminal B. It also has the function of outputting a potential L from terminal Y when a potential H is input to one or both of terminals A and B.
  • an OR circuit can be realized by connecting the input of a NOT circuit to the output of a NOR circuit.
  • FIG. 20D is a circuit diagram showing a configuration example of a two-input, one-output NAND circuit (NAND). Also, FIG. 20E shows a circuit symbol of the NAND circuit.
  • the NAND circuit shown in FIG. 20D includes transistors Tr31, Tr32, Tr33, and Tr34. Si transistors functioning as p-channel transistors are used as the transistors Tr31 and Tr32, and OS transistors functioning as n-channel transistors are used as the transistors Tr33 and Tr34.
  • a potential H is supplied to one of the source or drain of transistor Tr31 and one of the source or drain of transistor Tr32.
  • the other of the source or drain of transistor Tr31 and the other of the source or drain of transistor Tr32 are connected to one of the source or drain of transistor Tr33 and terminal Y.
  • the other of the source or drain of transistor Tr33 is connected to one of the source or drain of transistor Tr34.
  • a potential L is supplied to the other of the source or drain of transistor Tr34.
  • the gate of transistor Tr31 is connected to the gate of transistor Tr34 and terminal B.
  • the gate of transistor Tr32 is connected to the gate of transistor Tr33 and terminal A.
  • the NAND circuits shown in Figures 20D and 20E have the function of outputting a potential L from terminal Y when a potential H is input to both terminal A and terminal B. They also have the function of outputting a potential H from terminal Y when a potential L is input to one or both of terminals A and B.
  • an AND circuit can be realized by combining a NAND circuit with a NOT circuit.
  • FIG. 21A shows the circuit symbol for a buffer circuit.
  • a buffer circuit (BF) can be realized by connecting an even number of NOT circuits in series.
  • Figure 21B shows an example configuration of a buffer circuit made up of two NOT circuits.
  • Figure 21C is a timing chart explaining the operation of the buffer circuit.
  • a buffer circuit does not perform logical operations; it outputs the same logical value as the input. Specifically, when a potential H is input, a potential H is output, and when a potential L is input, a potential L is output.
  • Buffer circuits like NOT circuits, also have waveform shaping functions (see Figure 21C) and driving force improvement functions. By using a buffer circuit, it is possible to correct distorted signals and improve driving force for a load without inverting the signal.
  • FIG. 21D shows an example of the configuration of a ring oscillator (RO) made up of NOT circuits.
  • FIG. 21D shows a ring oscillator made up of five NOT circuits.
  • a ring oscillator has the function of generating (oscillating) an AC signal when power is supplied.
  • FIG. 21E is a diagram illustrating the oscillation of a ring oscillator.
  • n is an odd number greater than or equal to 3
  • the nth circuit is sometimes called the "nth stage.”
  • a ring oscillator made up of NOT circuits has a configuration in which the output of the NOT circuit in each stage is connected to the input of the NOT circuit in the next stage. The output of the NOT circuit in the nth stage is connected to the input of the NOT circuit in the first stage.
  • a NOT circuit there is a certain delay time before the inverted signal of the input signal is output. Since n is an odd number, the signal output from the first stage is delayed by n stages before being input to the first stage. This causes the ring oscillator to oscillate. In other words, an AC signal is supplied to terminal Y shown in Figure 21C.
  • the delay time of the NOT circuit can be determined by measuring the oscillation frequency of the ring oscillator.
  • [DFF circuit] 22A is a circuit diagram showing an example of the configuration of a D flip-flop circuit (DFF). Also, FIG. 22B shows the circuit symbol of the D flip-flop circuit.
  • the DFF has a clock signal input terminal CK, an input terminal D, and an output terminal Q.
  • the D flip-flop circuit shown in FIG. 22A includes transistors Tr41 to Tr49, transistors Tr51 to Tr59, transistor Tr61, transistor Tr62, transistor Tr71, and transistor Tr72.
  • Si transistors functioning as p-channel transistors can be used for transistors Tr41 to Tr49, transistors Tr61, and transistor Tr62, and OS transistors functioning as n-channel transistors can be used for transistors Tr51 to Tr59, transistors Tr71, and transistor Tr72.
  • a potential H is supplied to one of the source or drain of transistor Tr41, one of the source or drain of transistor Tr42, one of the source or drain of transistor Tr44, one of the source or drain of transistor Tr46, one of the source or drain of transistor Tr48, one of the source or drain of transistor Tr61, and one of the source or drain of transistor Tr62.
  • the other of the source or drain of transistor Tr41 is connected to one of the source or drain of transistor Tr51, the gate of transistor Tr44, the gate of transistor Tr46, the gate of transistor Tr53, and the gate of transistor Tr59.
  • the gate of transistor Tr41 is connected to the clock signal input terminal CK, the gate of transistor Tr51, the gate of transistor Tr42, the gate of transistor Tr48, the gate of transistor Tr55, and the gate of transistor Tr57.
  • the other of the source or drain of transistor Tr42 is connected to one of the source or drain of transistor Tr43.
  • the other of the source or drain of transistor Tr44 is connected to one of the source or drain of transistor Tr45.
  • the other of the source or drain of transistor Tr43 is connected to the other of the source or drain of transistor Tr45, one of the source or drain of transistor Tr52, one of the source or drain of transistor Tr54, the gate of transistor Tr61, and the gate of transistor Tr71.
  • the gate of transistor Tr43 is connected to the gate of transistor Tr52 and input terminal D.
  • the other of the source or drain of transistor Tr52 is connected to one of the source or drain of transistor Tr53.
  • the other of the source or drain of transistor Tr54 is connected to one of the source or drain of transistor Tr55.
  • the gate of transistor Tr45 is connected to the gate of transistor Tr54, the other of the source or drain of transistor Tr61, one of the source or drain of transistor Tr71, the gate of transistor Tr47, and the gate of transistor Tr56.
  • the other of the source or drain of transistor Tr46 is connected to one of the source or drain of transistor Tr47.
  • the other of the source or drain of transistor Tr48 is connected to one of the source or drain of transistor Tr49.
  • the other of the source or drain of transistor Tr47 is connected to one of the source or drain of transistor Tr56, the other of the source or drain of transistor Tr49, one of the source or drain of transistor Tr58, the gate of transistor Tr62, and the gate of transistor Tr72.
  • the other of the source or drain of transistor Tr62 is connected to one of the source or drain of transistor Tr72, the gate of transistor Tr49, the gate of transistor Tr58, and output terminal Q.
  • the other of the source or drain of transistor Tr56 is connected to one of the source or drain of transistor Tr57.
  • the other of the source or drain of transistor Tr58 is connected to one of the source or drain of transistor Tr59.
  • a potential L is supplied to the other of the source or drain of transistor Tr51, the other of the source or drain of transistor Tr53, the other of the source or drain of transistor Tr55, the other of the source or drain of transistor Tr71, the other of the source or drain of transistor Tr57, the other of the source or drain of transistor Tr59, and the other of the source or drain of transistor Tr72.
  • the DFF shown in Figures 22A and 22B has the function of writing the information (potential) supplied to input terminal D into the DFF when the signal input to clock signal input terminal CK changes from potential L to potential H, and then retaining that information until the next time the signal input to clock signal input terminal CK changes from potential L to potential H.
  • a signal (potential H or potential L) based on the information retained by the DFF is always output from output terminal Q.
  • Figure 23A is a block diagram showing an example configuration of a shift register circuit (SR).
  • the SR includes multiple DFFs.
  • the first-stage (first) DFF is referred to as "DFF[1]”
  • the potential (data) output from the output terminal Q of DFF[1] is referred to as "data OUT[1].”
  • Figure 23A shows a block diagram of an SR including four stages (four) of DFFs (DFF[1] to DFF[4]).
  • Figure 23A shows the data output from the output terminals Q of DFF[1] to DFF[4], respectively, as data OUT[1] to data OUT[4].
  • Figure 23B is a timing chart explaining the operation of SR.
  • the clock signal CLK is input to the clock signal input terminal CK of the odd-numbered DFFs.
  • the inverted version of the CLK signal is input to the clock signal input terminal CK of the even-numbered DFFs.
  • the pulse signal SPL is input to the input terminal D of DFF[1].
  • DFF[1] holds a signal corresponding to the input signal SPL in synchronization with the signal CLK, and outputs it as data OUT[1]. Note that data OUT[1] has a value corresponding to the data held by DFF[1].
  • data OUT[1] is input to input terminal D of DFF[2].
  • DFF[2] holds a signal corresponding to the input data OUT[1] in synchronization with signal CLK and outputs it as data OUT[2].
  • data OUT[2] is input to input terminal D of DFF[3]
  • data OUT[3] is input to input terminal D of DFF[4].
  • the SR has the function of sequentially transferring the input signal SPL to the subsequent DFF in synchronization with the signal CLK.
  • the SR also has the function of sequentially switching the potential of the data OUT output from multiple DFFs in synchronization with the signal CLK.
  • the Si transistor and the OS transistor it is also preferable to stack the Si transistor and the OS transistor.
  • Stacking the Si transistor and the OS transistor enables the circuit to occupy a small area.
  • the OS transistor operates stably even in high-temperature environments and exhibits little fluctuation in characteristics. Therefore, the OS transistor is less susceptible to the heat generated by the Si transistor and can operate stably.
  • Stacking the Si transistor and the OS transistor also makes it possible to significantly shorten the connection distance between them. As a result, wiring resistance and parasitic capacitance are reduced, enabling the circuit to operate at high speed. Furthermore, the power consumption of the circuit is reduced.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • a selector (also called a "selection circuit") can be realized by using a plurality of transistors.
  • Figures 24A and 24B are circuit diagrams showing configuration examples of a selector (SEL).
  • FIG. 24A shows an example in which a selector is provided between circuit 1001, circuit 1002, and circuit 1003 and power supply PW.
  • the selector shown in FIG. 24A has transistors Tr81, Tr82, and Tr83.
  • Transistors Tr81, Tr82, and Tr83 each function as a switch.
  • one of the source or drain of transistor Tr81, one of the source or drain of transistor Tr82, and one of the source or drain of transistor Tr83 are connected to power supply PW via wiring PL.
  • the other of the source or drain of transistor Tr81 is connected to circuit 1001.
  • the other of the source or drain of transistor Tr82 is connected to circuit 1002.
  • the other of the source or drain of transistor Tr83 is connected to circuit 1003.
  • circuit 1001 is connected to power supply PW via transistor Tr81
  • circuit 1002 is connected to power supply PW via transistor Tr82
  • circuit 1003 is connected to power supply PW via transistor Tr83.
  • Transistors Tr81 to Tr83 function as power transistors that control the power supply to circuits 1001 to 1003, respectively.
  • OS transistors are suitable for power transistors because they have a higher source-drain breakdown voltage than Si transistors.
  • circuits 1001, 1002, and 1003 can be provided, by providing selectors between circuits 1001, 1002, and 1003 and the power supply PW, power gating can be performed, supplying power to circuits that are in operation and stopping the supply of power to circuits that are not in operation.
  • Figure 24B shows an example in which selectors are provided between circuit 1001, circuit 1002, and circuit 1003 and circuit 1100.
  • one of the source or drain of transistor Tr81, one of the source or drain of transistor Tr82, and one of the source or drain of transistor Tr83 are connected to circuit 1100 via wiring SL.
  • the destination of the output signal of circuit 1100 can be selected from circuit 1001, circuit 1002, and circuit 1003. Alternatively, it can be selected which of circuit 1001, circuit 1002, and circuit 1003 the output signal of which circuit is to be supplied to circuit 1100.
  • clock gating can be performed, in which the clock signal is supplied to circuits that are operating and the supply of the clock signal to circuits that are not operating is stopped.
  • FIG. 24C is a circuit diagram showing an example configuration of an analog switch.
  • the analog switch shown in Figure 24C has transistor Tr84, which is a p-type transistor, and transistor Tr85, which is an n-type transistor.
  • One of the source or drain of transistor Tr84 is connected to one of the source or drain of transistor Tr85, and functions as one of the input or output terminals of the analog switch.
  • the other of the source or drain of transistor Tr84 is connected to the other of the source or drain of transistor Tr85, and functions as the other of the input or output terminal of the analog switch.
  • the gate of transistor Tr84 is connected to terminal A, and the gate of transistor Tr85 is connected to terminal AB.
  • Figure 24C shows an example in which one of the input or output terminals of the analog switch is connected to circuit 1100, and the other of the input or output terminals of the analog switch is connected to circuit 1001. Furthermore, terminal A and terminal AB are always supplied with mutually inverted potentials. For example, when the analog switch is turned on, potential L is supplied to terminal A and potential H is supplied to terminal AB. Furthermore, when the analog switch is turned off, potential H is supplied to terminal A and potential L is supplied to terminal AB.
  • Analog switches as switches allows for more reliable transmission of signals with different polarities.
  • Analog switches can be used in selectors such as those shown in Figures 24A and 24B.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • FIG. 25A is a circuit diagram illustrating an example of a logic circuit including a semiconductor device of one embodiment of the present invention.
  • FIG. 25A illustrates logic circuits RC1 and RC2 and transistors SW1, SW2, and SW3.
  • Logic circuits RC1 and RC2 have Si transistors fabricated using a CMOS (Complementary MOS) process.
  • Logic circuits RC1 and RC2 are basic logic gates such as NOT, NAND, NOR, AND, and OR. Alternatively, they can be circuits that combine these logic gates, such as flip-flops, registers, and shift registers. Or they can be large-scale arithmetic circuits that combine multiple of the above circuits.
  • the logic circuit RC1 outputs, from its output terminal (OUT), the inverted logic of the input data S IN input to its input terminal (IN).
  • the logic circuit RC1 outputs, from its output terminal (OUT), the inverted logic of the input data S IN input to its input terminal (IN).
  • the wiring connected to the output terminal of the logic circuit RC1 is designated as node NodeA.
  • the logic circuit RC2 outputs, from its output terminal (OUT), an output signal S OUT , which is the inverted logic of the signal held at node NodeB that is input to its input terminal (IN).
  • the wiring connected to the input terminal of the logic circuit RC2 is referred to as node NodeB.
  • Logic circuits RC1 and RC2 are each connected to a wiring line supplied with a potential VDD.
  • Logic circuit RC1 is connected to a power supply line supplied with a potential VSS via transistor SW1.
  • Logic circuit RC2 is connected to a power supply line supplied with a potential VSS via transistor SW2.
  • Potentials VDD and VSS are power supply potentials for operating logic circuits RC1 and RC2.
  • the output terminal of logic circuit RC1 is connected to the input terminal of logic circuit RC2 via transistor SW3.
  • the transistors SW1 to SW3 are the transistors described in the above embodiment, each containing indium in an oxide semiconductor layer that serves as a channel formation region.
  • the transistors SW1 and SW2 function as power gating switches.
  • the transistor SW3 functions as a switch that controls the conduction state between the logic circuits RC1 and RC2.
  • the transistors SW1 to SW3 are turned on or off by control signals SPG1 to SPG3 , respectively.
  • a transistor which is one embodiment of a semiconductor device, has extremely high field-effect mobility and extremely low off-state current. Therefore, when transistors SW1 and SW2 are used as switches for power gating logic circuits, power gating can be achieved for each logic circuit without impairing the high-speed operation of the logic circuits. Furthermore, when transistor SW3 is used as a switch that controls the conduction state between logic circuits, a configuration can be used in which a potential corresponding to data input/output between the logic circuits is maintained.
  • the configuration in Figure 25A allows partial power gating without stopping output signals, by performing power gating for each logic circuit and maintaining a potential according to the data input and output between logic circuits.
  • Figure 25B is a timing chart illustrating the power gating operation of the logic circuits RC1 and RC2 shown in Figure 25A.
  • Figure 25B illustrates periods P01 to P06, which explain the on/off timing of transistors SW1 to SW3.
  • a period P01 is a period for explaining normal operation. In this operation, all of the transistors SW1 to SW3 are turned on. Output data S OUT corresponding to input data S IN can be obtained via the logic circuits RC1 and RC2.
  • Period P02 is a period for cutting off the current path between nodes NodeA and NodeB.
  • transistor SW3 is switched off. Turning transistor SW3 off cuts off the current path between nodes NodeA and NodeB between logic circuits RC1 and RC2. As a result, node NodeB between transistor SW3 and logic circuit RC2 can hold a charge according to the logic of the output terminal of logic circuit RC1.
  • Period P03 is a period during which the logic circuit RC1 is power-gated. During this period, the transistor SW1 is switched off. By turning off the transistor SW1, the current path between the power supply lines that provide the power supply potential to the logic circuit RC1 can be cut off. As a result, the logic circuit RC1 is power-gated, and power consumption is reduced. In the logic circuit RC2, a charge corresponding to the signal logic is held at node NodeB, and an output signal S OUT corresponding to that logic can be output.
  • FIG. 26A is a circuit diagram schematically illustrating period P03.
  • crosses are drawn over the transistors SW1 and SW3 that are turned off, and the potential VDATA corresponding to the charge held at node NodeB is shown.
  • the power gating of logic circuit RC1 is shown by a dashed line.
  • the configuration of FIG. 25A enables fine-grained power gating at the logic circuit level. This configuration allows partial power gating of logic circuit RC1 without stopping the output signal SOUT .
  • Figure 26B is a schematic diagram of partial power gating when there are logic circuits RC1A and RC1B corresponding to the logic circuit RC1 in Figure 25A.
  • Figure 26B shows transistor SW1A that controls the power gating of logic circuit RC1A, and transistor SW3A between logic circuit RC2.
  • Figure 26B also shows transistor SW1B that controls the power gating of logic circuit RC1B, and transistor SW3B between logic circuit RC2.
  • FIG 26B crosses are shown over the transistors SW1A and SW3A that are turned off, and the signal path between logic circuit RC1B and logic circuit RC2 is shown with a thick arrow. Also in Figure 26B, the power gating of logic circuit RC1A is shown with a dashed line. As shown in Figure 26B, it is also possible to use transistors SW3A and SW3B as switching switches to selectively power gate the logic circuits RC1A and RC1B.
  • Period P04 is the period during which logic circuit RC2 is power gated. During this period, transistor SW2 is switched off. By turning off transistor SW2, the current path between the power supply lines that provide the power supply potential to logic circuit RC2 can be cut off. As a result, both logic circuits RC1 and RC2 are power gated, reducing power consumption.
  • Period P05 is the period for opening the current path between nodes NodeA and NodeB. During this period, transistor SW3 is switched on. By turning on transistor SW3, the signal path between nodes NodeA and NodeB can be kept open when logic circuits RC1 and RC2 are operating.
  • Period P06 is a period for explaining normal operation. In this operation, all of the transistors SW1 to SW3 are turned on. Output data S OUT corresponding to the input data S IN can be obtained via the logic circuits RC1 and RC2.
  • power gating can be performed for each logic circuit by selectively turning off transistors that function as switches provided for each logic circuit. This makes it possible to significantly reduce leakage current between power supply lines without impairing the high-speed operation of the logic circuits. Furthermore, by selectively turning off transistors that function as switches provided between logic circuits, it is possible to block the current path between logic circuits. As a result, it is possible to retain charge according to the signal logic, switch signal paths, and reduce the impact of operational delays caused by power gating.
  • the semiconductor device 900 can function as a memory device.
  • FIG. 27 shows a block diagram illustrating an example configuration of a semiconductor device 900.
  • the semiconductor device 900 shown in FIG. 27 has a driver circuit 910 and a memory array 920.
  • the memory array 920 has one or more memory cells 950.
  • FIG. 27 shows an example in which the memory array 920 has a plurality of memory cells 950 arranged in a matrix.
  • the transistor exemplified in Embodiment 1 can be applied to the memory cell 950.
  • the operating speed of the memory device can be improved.
  • miniaturization and high integration of the memory device can be achieved.
  • the capacity per area of the memory device can be increased.
  • the drive circuit 910 includes a PSW 931 (power switch), a PSW 932, and a peripheral circuit 915.
  • the peripheral circuit 915 includes a peripheral circuit 911, a control circuit 912, and a voltage generation circuit 928.
  • each circuit, signal, and potential can be selected or removed as needed. Alternatively, other circuits or signals may be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is a write data signal
  • signal RDA is a read data signal.
  • Signals PON1 and PON2 are power gating control signals. Note that signals PON1 and PON2 may be generated by control circuit 912.
  • the control circuit 912 is a logic circuit that has the function of controlling the overall operation of the semiconductor device 900. For example, the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the semiconductor device 900. Alternatively, the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.
  • the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the semiconductor device 900.
  • the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.
  • the voltage generation circuit 928 has the function of generating a voltage.
  • the signal WAKE has the function of controlling the input of the signal CLK to the voltage generation circuit 928. For example, when an H-level signal is given as the signal WAKE, the signal CLK is input to the voltage generation circuit 928, and the voltage generation circuit 928 generates a voltage.
  • the peripheral circuit 911 is a circuit for writing and reading data to and from the memory cells 950.
  • the peripheral circuit 911 has a row decoder 941, a column decoder 942, a row driver 923, a column driver 924, an input circuit 925, an output circuit 926, and a sense amplifier 927.
  • the row decoder 941 and column decoder 942 have the function of decoding the signal ADDR.
  • the row decoder 941 is a circuit for specifying the row to be accessed
  • the column decoder 942 is a circuit for specifying the column to be accessed.
  • the row driver 923 has the function of selecting the row specified by the row decoder 941.
  • the column driver 924 has the function of writing data to the memory cell 950, reading data from the memory cell 950, and retaining the read data.
  • the input circuit 925 has the function of holding the signal WDA.
  • the data held by the input circuit 925 is output to the column driver 924.
  • the output data of the input circuit 925 is the data (Din) to be written to the memory cell 950.
  • the data (Dout) read from the memory cell 950 by the column driver 924 is output to the output circuit 926.
  • the output circuit 926 has the function of holding Dout.
  • the output circuit 926 also has the function of outputting Dout to the outside of the semiconductor device 900.
  • the data output from the output circuit 926 is the signal RDA.
  • the PSW 931 has a function of controlling the supply of VDD to the peripheral circuit 915.
  • the PSW 932 has a function of controlling the supply of VHM to the row driver 923.
  • the high power supply potential of the semiconductor device 900 is VDD
  • the low power supply potential is GND (ground potential).
  • VHM is a high power supply potential used to set the word line to a high level and is higher than VDD .
  • the on/off of the PSW 931 is controlled by a signal PON1, and the on/off of the PSW 932 is controlled by a signal PON2.
  • the number of power domains to which VDD is supplied in the peripheral circuit 915 is one, but multiple domains may also be used. In this case, a power switch may be provided for each power domain.
  • [DOSRAM] 28A shows an example of a circuit configuration of a DRAM memory cell.
  • a DRAM using an OS transistor is referred to as a dynamic oxide semiconductor random access memory (DOSRAM).
  • the memory cell 951 includes a transistor M1 and a capacitor CA.
  • Transistor M1 may have a front gate (sometimes simply referred to as the gate) and a back gate.
  • the back gate may be connected to a wiring that supplies a constant potential or a signal, or the front gate and back gate may be connected.
  • the first terminal of transistor M1 is connected to the first terminal of capacitance element CA, the second terminal of transistor M1 is connected to wiring BIL, and the gate of transistor M1 is connected to wiring WOL.
  • the second terminal of capacitance element CA is connected to wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitance element CA. When writing and reading data, it is preferable to apply a low-level potential (sometimes called a reference potential) to the wiring CAL.
  • Data is written and read by applying a high-level potential to the wiring WOL, turning on the transistor M1, and connecting the wiring BIL to the first terminal of the capacitance element CA.
  • memory cell that can be used for memory cell 950 is not limited to memory cell 951, and the circuit configuration can be changed.
  • the configuration of memory cell 952 shown in FIG. 28B may also be used.
  • Memory cell 952 is an example in which the capacitor element CA and the wiring CAL are not included.
  • the first terminal of transistor M1 is in an electrically floating state.
  • the potential written via transistor M1 is held in the capacitance (also called parasitic capacitance) between the first terminal and gate, indicated by the dashed line. This configuration significantly simplifies the memory cell configuration.
  • the OS transistor described in Embodiment 1 is preferably used as the transistor M1.
  • the transistor 10 described in Embodiment 1 can be used as the transistor M1 of the memory cell 951.
  • the OS transistor described in Embodiment 1 the operating speed of the memory device can be improved. Furthermore, the area occupied by the memory cell can be reduced. Furthermore, the OS transistor has a characteristic of having an extremely low off-state current.
  • the leakage current of the transistor M1 can be made extremely low. That is, since written data can be held by the transistor M1 for a long time, the frequency of refreshing the memory cell can be reduced. Alternatively, the refresh operation of the memory cell can be made unnecessary. Furthermore, since the leakage current is extremely low, multilevel data or analog data can be held in the memory cells 951 and 952.
  • [NOSRAM] 28C shows an example circuit configuration of a gain cell type memory cell having two transistors and one capacitor.
  • the memory cell 953 includes a transistor M2, a transistor M3, and a capacitor CB.
  • a memory device having a gain cell type memory cell in which the transistor M2 is an OS transistor is referred to as a nonvolatile oxide semiconductor RAM (NOSRAM).
  • the first terminal of transistor M2 is connected to the first terminal of capacitance element CB, the second terminal of transistor M2 is connected to wiring WBL, and the gate of transistor M2 is connected to wiring WOL.
  • the second terminal of capacitance element CB is connected to wiring CAL.
  • the first terminal of transistor M3 is connected to wiring RBL, the second terminal of transistor M3 is connected to wiring SL, and the gate of transistor M3 is connected to the first terminal of capacitance element CB.
  • Wiring WBL functions as a write bit line
  • wiring RBL functions as a read bit line
  • wiring WOL functions as a word line.
  • Wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of capacitance element CB.
  • a low-level potential sometimes called a reference potential
  • Data is written by applying a high-level potential to the wiring WOL, turning on transistor M2, and connecting wiring WBL to the first terminal of capacitance element CB. Specifically, when transistor M2 is on, a potential corresponding to the information to be recorded is applied to wiring WBL, and this potential is written to the first terminal of capacitance element CB and the gate of transistor M3. Then, a low-level potential is applied to wiring WOL, turning off transistor M2, thereby maintaining the potential of the first terminal of capacitance element CB and the potential of the gate of transistor M3.
  • Data is read by applying a predetermined potential to the wiring SL.
  • the current flowing between the source and drain of transistor M3 and the potential of the first terminal of transistor M3 are determined by the potential of the gate of transistor M3 and the potential of the second terminal of transistor M3. Therefore, by reading the potential of the wiring RBL connected to the first terminal of transistor M3, the potential held in the first terminal of capacitor CB (or the gate of transistor M3) can be read. In other words, the information written in this memory cell can be read from the potential held in the first terminal of capacitor CB (or the gate of transistor M3).
  • the wiring WBL and the wiring RBL may be combined into a single wiring BIL.
  • An example circuit configuration of such a memory cell is shown in Figure 28D.
  • Memory cell 954 is configured such that the wiring WBL and the wiring RBL of memory cell 953 are combined into a single wiring BIL, and the second terminal of transistor M2 and the first terminal of transistor M3 are connected to the wiring BIL. In other words, memory cell 954 is configured to operate with the write bit line and the read bit line as a single wiring BIL.
  • Memory cell 955 shown in Figure 28E is an example in which the capacitance element CB and wiring CAL in memory cell 953 have been omitted.
  • memory cell 956 shown in Figure 28F is an example in which the capacitance element CB and wiring CAL in memory cell 954 have been omitted. This configuration allows for increased integration of the memory cells.
  • the OS transistor described in Embodiment 1 for at least transistor M2.
  • transistor 10 or the like exemplified in Embodiment 1 for one or both of transistors M2 and M3 in memory cells 953 and 954.
  • the OS transistor described in Embodiment 1 the operating speed of the memory device can be improved. Furthermore, the area occupied by the memory cell can be reduced.
  • OS transistors have an extremely low off-state current
  • written data can be retained by transistor M2 for a long time, reducing the frequency of refreshing the memory cells.
  • refresh operations of the memory cells can be eliminated.
  • multilevel data or analog data can be retained in memory cells 953, 954, 955, and 956.
  • Memory cell 953, memory cell 954, memory cell 955, and memory cell 956, in which an OS transistor is used as transistor M2, are one embodiment of NOSRAM.
  • Si transistor may also be used as transistor M3.
  • Si transistors can increase field-effect mobility and can also be used as p-channel transistors, allowing for greater freedom in circuit design.
  • the memory cell can be composed of only N-type transistors.
  • Figure 28G shows a three-transistor, one-capacitor gain cell type memory cell 957.
  • Memory cell 957 has transistors M4 to M6 and a capacitative element CC.
  • the first terminal of transistor M4 is connected to the first terminal of capacitor CC, the second terminal of transistor M4 is connected to wiring BIL, and the gate of transistor M4 is connected to wiring WOL.
  • the second terminal of capacitor CC is electrically connected to the first terminal of transistor M5 and wiring GNDL.
  • the second terminal of transistor M5 is connected to the first terminal of transistor M6, and the gate of transistor M5 is connected to the first terminal of capacitor CC.
  • the second terminal of transistor M6 is connected to wiring BIL, and the gate of transistor M6 is connected to wiring RWL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a write word line
  • the wiring RWL functions as a read word line.
  • the wiring GNDL is a wiring that applies a low-level potential.
  • Data is written by applying a high-level potential to the wiring WOL, turning on transistor M4, and connecting wiring BIL to the first terminal of capacitance element CC.
  • transistor M4 when transistor M4 is on, a potential corresponding to the information to be recorded is applied to wiring BIL, and this potential is written to the first terminal of capacitance element CC and the gate of transistor M5.
  • a low-level potential is applied to wiring WOL, turning off transistor M4, thereby maintaining the potential of the first terminal of capacitance element CC and the potential of the gate of transistor M5.
  • Data is read by precharging the wiring BIL to a predetermined potential, then electrically floating the wiring BIL and applying a high-level potential to the wiring RWL. Because the wiring RWL is at a high-level potential, the transistor M6 is turned on, and the wiring BIL and the second terminal of the transistor M5 are electrically connected. At this time, the potential of the wiring BIL is applied to the second terminal of the transistor M5. The potential of the second terminal of the transistor M5 and the potential of the wiring BIL change depending on the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5). By reading the potential of the wiring BIL, the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5) can be read. In other words, the information written in this memory cell can be read from the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5).
  • the OS transistor described in Embodiment 1 for at least transistor M4.
  • the area occupied by the memory cell can be reduced.
  • Si transistors may be used as transistors M5 and M6. As mentioned above, Si transistors may have higher field-effect mobility than OS transistors depending on the crystalline state of the silicon used in the semiconductor layer.
  • the memory cell can be constructed using only N-type transistors.
  • [OS-SRAM] 28H shows an example of a static random access memory (SRAM) using an OS transistor.
  • SRAM static random access memory
  • OS-SRAM oxide semiconductor SRAM
  • a memory cell 958 shown in FIG. 28H is a memory cell of an SRAM capable of backing up data.
  • Memory cell 958 includes transistors M7 to M10, transistors MS1 to MS4, and capacitors CD1 and CD2. Note that transistors MS1 and MS2 are p-channel transistors, and transistors MS3 and MS4 are n-channel transistors.
  • the first terminal of transistor M7 is connected to wiring BIL, and the second terminal of transistor M7 is connected to the first terminal of transistor MS1, the first terminal of transistor MS3, the gate of transistor MS2, the gate of transistor MS4, and the first terminal of transistor M10.
  • the gate of transistor M7 is connected to wiring WOL.
  • the first terminal of transistor M8 is connected to wiring BILB, and the second terminal of transistor M8 is connected to the first terminal of transistor MS2, the first terminal of transistor MS4, the gate of transistor MS1, the gate of transistor MS3, and the first terminal of transistor M9.
  • the gate of transistor M8 is connected to wiring WOL.
  • the second terminal of transistor MS1 is electrically connected to the wiring VDL.
  • the second terminal of transistor MS2 is electrically connected to the wiring VDL.
  • the second terminal of transistor MS3 is electrically connected to the wiring GNDL.
  • the second terminal of transistor MS4 is electrically connected to the wiring GNDL.
  • the second terminal of transistor M9 is connected to the first terminal of capacitor CD1, and the gate of transistor M9 is connected to wiring BRL.
  • the second terminal of transistor M10 is connected to the first terminal of capacitor CD2, and the gate of transistor M10 is connected to wiring BRL.
  • the second terminal of the capacitance element CD1 is connected to the wiring GNDL, and the second terminal of the capacitance element CD2 is connected to the wiring GNDL.
  • Wiring BIL and wiring BILB function as bit lines
  • wiring WOL functions as a word line
  • wiring BRL is a wiring that controls the conductive/non-conductive state of transistors M9 and M10.
  • the wiring VDL is a wiring that applies a high-level potential
  • the wiring GNDL is a wiring that applies a low-level potential.
  • Data is written by applying a high-level potential to the wiring WOL and a high-level potential to the wiring BRL. Specifically, when the transistor M10 is in a conductive state, a potential corresponding to the information to be recorded is applied to the wiring BIL, and that potential is written to the second terminal of the transistor M10.
  • memory cell 958 forms an inverter loop using transistors MS1 and MS2, an inverted signal of the data signal corresponding to this potential is input to the second terminal of transistor M8. Because transistor M8 is conductive, the potential applied to wiring BIL, i.e., the inverted signal of the signal input to wiring BIL, is output to wiring BILB. Furthermore, because transistors M9 and M10 are conductive, the potentials of the second terminals of transistors M7 and M8 are held in the first terminals of capacitors CD2 and CD1, respectively. Thereafter, a low-level potential is applied to wiring WOL and a low-level potential is applied to wiring BRL, turning transistors M7 to M10 non-conductive, thereby holding the potentials of the first terminals of capacitors CD1 and CD2.
  • the wirings BIL and BILB are precharged to a predetermined potential.
  • a high-level potential is applied to the wiring WOL, and a high-level potential is applied to the wiring BRL.
  • the potential of the first terminal of the capacitance element CD1 is refreshed by the inverter loop of the memory cell 958 and output to the wiring BILB.
  • the potential of the first terminal of the capacitance element CD2 is also refreshed by the inverter loop of the memory cell 958 and output to the wiring BIL.
  • the potentials of the wirings BIL and BILB change from their precharged potentials to the potentials of the first terminals of the capacitance elements CD2 and CD1, respectively, so the potential held in the memory cell can be read from the potential of the wirings BIL or BILB.
  • Embodiment 1 it is preferable to use the OS transistors exemplified in Embodiment 1 as transistors M7 to M10. This allows written data to be held for a long time by transistors M7 to M10, thereby reducing the frequency of refreshing the memory cells. Alternatively, refreshing the memory cells can be eliminated. This also improves the operating speed of the storage device. Furthermore, the area occupied by the memory cells can be reduced.
  • Si transistors may be used as transistors MS1 to MS4.
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • a semiconductor device of one embodiment of the present invention can be used in, for example, electronic components, mainframe computers, space equipment, data centers (also referred to as DCs), and various electronic devices.
  • DCs data centers
  • a semiconductor device of one embodiment of the present invention low power consumption and high performance can be achieved in electronic components, mainframe computers, space equipment, data centers, and various electronic devices.
  • Electronic devices include, for example, electronic devices with relatively large screens such as televisions, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • electronic devices with relatively large screens such as televisions, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • the electronic device of this embodiment may have a sensor (including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • a sensor including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
  • the electronic device of this embodiment can have a variety of functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on a display unit, a touch panel function, a function to display a calendar, date, time, etc., a function to execute various software (programs), a wireless communication function, a function to read programs or data recorded on a recording medium, etc.
  • FIG. 29A shows a perspective view of a substrate (mounting substrate 989) on which an electronic component 980 is mounted.
  • the electronic component 980 shown in FIG. 29A has a semiconductor device 981 inside a mold 984.
  • FIG. 29A omits some details in order to show the interior of the electronic component 980.
  • the electronic component 980 has lands 985 on the outside of the mold 984. The lands 985 are electrically connected to electrode pads 986, and the electrode pads 986 are electrically connected to the semiconductor device 981 via wires 987.
  • the electronic component 980 is mounted on, for example, a printed circuit board 988. A plurality of such electronic components are combined and electrically connected on the printed circuit board 988 to complete the mounting substrate 989.
  • the semiconductor device 981 also has a drive circuit layer 982 and a memory layer 983.
  • the memory layer 983 is configured by stacking multiple memory cell arrays.
  • the stacked configuration of the drive circuit layer 982 and the memory layer 983 can be a monolithic stacked configuration. In a monolithic stacked configuration, the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) or bonding technology such as Cu-Cu direct bonding.
  • TSV Through Silicon Via
  • bonding technology such as Cu-Cu direct bonding.
  • connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, making it possible to increase the number of connection pins.
  • Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also known as memory bandwidth).
  • the multiple memory cell arrays included in the memory layer 983 are formed using OS transistors and that the multiple memory cell arrays are monolithically stacked.
  • OS transistors By configuring the multiple memory cell arrays as a monolithic stack, it is possible to improve either or both of the memory bandwidth and memory access latency.
  • bandwidth refers to the amount of data transferred per unit time
  • access latency refers to the time from access to the start of data exchange.
  • Si transistors are used for the memory layer 983, it is more difficult to achieve a monolithic stack configuration than OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stack configuration.
  • an OS transistor can be used for the driver circuit layer 982.
  • the OS transistor described in the above embodiment can pass a large current. This enables the semiconductor device 994 to operate at high speed.
  • Semiconductor device 981 may also be referred to as a die.
  • a die refers to a chip piece obtained during the semiconductor chip manufacturing process by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and dicing it into cubes.
  • Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), or gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • the semiconductor device 981 functions as a memory device
  • the semiconductor device 981 can also function as a processor such as a CPU, a GPU, or an FPGA (Field Programmable Gate Array).
  • a processor such as a CPU, a GPU, or an FPGA (Field Programmable Gate Array).
  • an OS transistor for the semiconductor device 981.
  • the OS transistor described in the above embodiment is capable of passing a large current. This enables the semiconductor device 981 to operate at high speed.
  • Figure 29B shows a perspective view of electronic component 990.
  • Electronic component 990 is an example of a SiP (System in Package) or MCM (Multi-Chip Module).
  • Electronic component 990 has an interposer 991 provided on a package substrate 992 (printed circuit board), and a semiconductor device 994 and multiple semiconductor devices 981 provided on interposer 991.
  • Electronic component 990 shows an example in which semiconductor device 981 is used as a high bandwidth memory (HBM). Furthermore, semiconductor device 994 can be used in integrated circuits such as a CPU, GPU, or FPGA.
  • HBM high bandwidth memory
  • an OS transistor for the semiconductor device 994.
  • the OS transistor described in the above embodiment can pass a large current. This enables the semiconductor device 994 to operate at high speed.
  • the package substrate 992 can be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 991 can be, for example, a silicon interposer or a resin interposer.
  • the interposer 991 has multiple wiring lines and functions to connect multiple integrated circuits with different terminal pitches.
  • the multiple wiring lines are provided in a single layer or multiple layers.
  • the interposer 991 also functions to connect the integrated circuits provided on the interposer 991 to electrodes provided on the package substrate 992.
  • the interposer is sometimes called a "rewiring substrate” or "intermediate substrate.”
  • through electrodes are provided in the interposer 991, and these through electrodes are used to connect the integrated circuits to the package substrate 992.
  • TSVs can also be used as through electrodes.
  • SiPs and MCMs that use silicon interposers that use silicon interposers, a decrease in reliability due to differences in the coefficient of expansion between the integrated circuit and the interposer is less likely. Furthermore, because the surface of a silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are less likely to occur. It is particularly preferable to use silicon interposers in 2.5D packages (2.5-dimensional packaging), in which multiple integrated circuits are arranged horizontally on an interposer.
  • a monolithic stacked configuration using OS transistors is preferable.
  • a composite structure may also be used that combines a memory cell array stacked using TSVs with a monolithic stacked memory cell array.
  • a heat sink may also be provided overlapping the electronic component 990.
  • a heat sink it is preferable to align the height of the integrated circuit provided on the interposer 991.
  • the electronic component 990 shown in this embodiment it is preferable to align the height of the semiconductor device 981 and the semiconductor device 994.
  • Electrodes 993 may be provided on the bottom of the package substrate 992 in order to mount the electronic component 990 on another substrate.
  • Figure 29B shows an example in which the electrodes 993 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 992, BGA (Ball Grid Array) mounting can be achieved.
  • the electrodes 993 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 992, PGA (Pin Grid Array) mounting can be achieved.
  • Electronic component 990 can be mounted on other substrates using a variety of mounting methods, not limited to BGA and PGA. Examples of mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
  • SPGA Stablgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad Flat Non-leaded package
  • Fig. 30A shows a perspective view of a mainframe computer 5600.
  • the mainframe computer 5600 shown in Fig. 30A has a rack 5610 housing a plurality of rack-mounted computers 5620.
  • the mainframe computer 5600 may also be called a supercomputer.
  • Computer 5620 can have the configuration shown in the perspective view in Figure 30B, for example.
  • computer 5620 has a motherboard 5630, which has multiple slots 5631 and multiple connection terminals.
  • PC card 5621 is inserted into slot 5631.
  • PC card 5621 has connection terminals 5623, 5624, and 5625, which are each connected to motherboard 5630.
  • PC card 5621 shown in Figure 30C is an example of a processing board equipped with a CPU, GPU, memory device, etc.
  • PC card 5621 has board 5622.
  • Board 5622 also has connection terminal 5623, connection terminal 5624, connection terminal 5625, semiconductor device 5626, semiconductor device 5627, semiconductor device 5628, and connection terminal 5629.
  • Figure 30C illustrates semiconductor devices other than semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628, but for these semiconductor devices, please refer to the descriptions of semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 described below.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • the connection terminal 5629 may conform to, for example, PCIe.
  • Connection terminals 5623, 5624, and 5625 can be, for example, interfaces for supplying power to PC card 5621, inputting signals, etc. They can also be, for example, interfaces for outputting signals calculated by PC card 5621.
  • Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • Examples of standards for each include HDMI (registered trademark).
  • the semiconductor device 5626 has terminals (not shown) for inputting and outputting signals, and the semiconductor device 5626 can be connected to the board 5622 by inserting these terminals into sockets (not shown) provided on the board 5622.
  • the semiconductor device 5627 has multiple terminals, and the semiconductor device 5627 can be connected to the board 5622 by soldering the terminals to wiring on the board 5622, for example, using a reflow soldering method.
  • Examples of the semiconductor device 5627 include FPGAs, GPUs, and CPUs.
  • the electronic component 990 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has multiple terminals, and the semiconductor device 5628 can be connected to the board 5622 by soldering the terminals to wiring on the board 5622, for example, using a reflow soldering method.
  • Examples of the semiconductor device 5628 include a memory device.
  • the electronic component 990 can be used as the semiconductor device 5628.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for artificial intelligence learning and inference, for example.
  • the semiconductor device of one embodiment of the present invention can be suitably used in space equipment.
  • a semiconductor device includes an OS transistor.
  • OS transistors Compared to Si transistors, OS transistors exhibit smaller variations in electrical characteristics due to radiation exposure. In other words, OS transistors have high radiation resistance and are therefore highly reliable and suitable for use in environments where radiation may be incident.
  • OS transistors are suitable for use in outer space.
  • OS transistors can be used as transistors for semiconductor devices installed in space shuttles, artificial satellites, or space probes. Examples of radiation include X-rays and neutron rays.
  • outer space refers to an altitude of 100 km or higher, and the outer space described in this specification can include one or more of the thermosphere, mesosphere, and stratosphere.
  • Figure 30D shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that Figure 30D also shows a planet 6804 in space.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit.
  • BMS battery management system
  • the use of OS transistors in the battery management system or battery control circuit described above is preferable because they consume less power and have high reliability even in space.
  • outer space is an environment with radiation levels more than 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the power required for the satellite 6800 to operate is generated.
  • the amount of power generated will be small. Therefore, there is a possibility that the power required for the satellite 6800 to operate will not be generated.
  • a secondary battery 6805 be provided on the satellite 6800.
  • the solar panel is sometimes called a solar cell module.
  • Satellite 6800 can generate a signal. This signal is transmitted via antenna 6803, and can be received, for example, by a receiver located on the ground or by another satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be determined. As described above, satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 also has a function of controlling the satellite 6800.
  • the control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the control device 6807 is preferably a semiconductor device including an OS transistor, which is one embodiment of the present invention.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground.
  • the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can function as, for example, an Earth observation satellite.
  • a semiconductor device of one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.
  • OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance compared to Si transistors.
  • the semiconductor device of one embodiment of the present invention can be suitably used in a storage system applied to, for example, a data center.
  • the data center is required to perform long-term management of data, such as ensuring data immutability.
  • the building must be large enough to accommodate the installation of storage devices and servers for storing a huge amount of data, a stable power source for storing the data, or cooling equipment required for storing the data.
  • the power required to store data can be reduced and the semiconductor device that stores data can be made smaller. This allows for the storage system to be made smaller, the power supply for storing data to be made smaller, and cooling equipment to be made smaller. This allows for space savings in the data center.
  • the semiconductor device of one embodiment of the present invention has low power consumption, and therefore heat generation from the circuit can be reduced. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • Figure 30E shows a storage system applicable to a data center.
  • the storage system 7010 shown in Figure 30E has multiple servers 7001sb as hosts 7001 (illustrated as Host Computers). It also has multiple storage devices 7003md as storage 7003 (illustrated as Storage).
  • the host 7001 and storage 7003 are shown connected via a storage area network 7004 (illustrated as SAN: Storage Area Network) and a storage control circuit 7002 (illustrated as Storage Controller).
  • SAN Storage Area Network
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • Storage 7003 uses flash memory to reduce data access speed, i.e., the time required to store and output data, but this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage.
  • data access speed i.e., the time required to store and output data
  • this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage.
  • storage systems typically provide cache memory within the storage to reduce the time required to store and output data.
  • the aforementioned cache memory is used within the storage control circuit 7002 and storage 7003. Data exchanged between the host 7001 and storage 7003 is stored in the cache memory within the storage control circuit 7002 and storage 7003, and then output to the host 7001 or storage 7003.
  • OS transistors as transistors for storing data in the cache memory and maintaining a potential corresponding to the data
  • the frequency of refreshes can be reduced, lowering power consumption.
  • stacking the memory cell array miniaturization is possible.
  • the semiconductor device of one embodiment of the present invention can be reduced by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, mainframe computers, space equipment, data centers, and electronic devices. Therefore, while energy demand is expected to increase with the improvement in performance or integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO 2 ). Furthermore, the semiconductor device of one embodiment of the present invention is effective as a measure against global warming due to its low power consumption.
  • CO 2 greenhouse gases
  • This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
  • a single-crystal YSZ substrate was used as the substrate on which the indium oxide film was formed.
  • the single-crystal YSZ substrate used had a (111) crystal plane on its surface.
  • a silicon oxynitride film approximately 1000 nm thick was formed on the YSZ substrate using plasma CVD.
  • Part of the silicon oxynitride film was then removed by etching, exposing part of the surface of the YSZ substrate. Specifically, by immersing part of the substrate in an etching solution, the silicon oxynitride film was etched only in the area that came into contact with the etching solution. At this time, the surface on which the silicon oxynitride film was formed was facing downward, and the substrate was tilted and immersed in the etching solution, resulting in a tapered edge of the silicon oxynitride film.
  • an indium oxide film approximately 10 nm thick was formed using the ALD method.
  • Triethylindium was used as the precursor, ozone was used as the oxidizing agent, and the substrate temperature was set to 200°C.
  • Figure 31A shows a cross-sectional image near the edge of a silicon oxynitride film.
  • a silicon oxynitride film (SiON) with a thickness of approximately 2 nm is provided on a YSZ substrate.
  • a polycrystalline indium oxide film ( In2O3 ) is provided on the silicon oxynitride film.
  • On the right side of the cross-sectional image shown in Figure 31A there is a region where part of the silicon oxynitride film has disappeared, and in this region, the YSZ substrate and the indium oxide film are in contact.
  • Figure 31B shows an enlarged view of the area enclosed in a white frame in Figure 31A.
  • Observation of the crystal grains of the indium oxide film on the silicon oxynitride film revealed that, in the area in contact with the YSZ substrate, the [111] crystal orientation is oriented approximately perpendicular to the surface on which it is formed, similar to YSZ. Furthermore, over a range of approximately 60 nm from this area on the silicon oxynitride film, the [111] crystal orientation is also oriented approximately perpendicular to the surface on which it is formed, revealing an area that can be considered a single crystal grain.
  • Interfacial energy refers to the energy loss due to the formation of an interface between a crystalline structure and an amorphous structure, and can be calculated using the following formula:
  • E interface is the interface energy
  • E amo is the total energy of the amorphous structure model
  • E cry is the total energy of the single crystal structure model
  • E a/c is the total energy of the model in which the amorphous structure and the single crystal structure are bonded.
  • S is the bond cross-sectional area, which is the contact area between the amorphous structure and the single crystal structure in the model in which the amorphous structure and the single crystal structure are bonded.
  • a model including a single crystal structure is prepared as a model combining an amorphous structure and a single crystal structure.
  • half of the model is melted at 3000 K and rapidly cooled to 300 K.
  • molecular dynamics calculations are performed using the NVT ensemble.
  • structural optimization is performed on the rapidly cooled model using first-principles calculations. From the above steps, a model combining an amorphous structure and a single crystal structure can be created.
  • the total energy of the amorphous structure model, single crystal structure model, and model combining an amorphous structure and a single crystal structure can be calculated using first-principles calculations.
  • the open source software LAMMPS was used for the above molecular dynamics calculations.
  • M3GNet (see Non-Patent Document 2) was used as the molecular force field.
  • the free software Quantum Espresso was used for the above first-principles calculations.
  • GGA/PBE Generalized-Gradient-Approximation/Perdew-Burke-Ernzerhof
  • an ultrasoft pseudopotential was used.
  • the cutoff energy of the wave function was set to 100 Ry, and the cutoff energy of the electron density was set to 900 Ry. Spin polarization was also absent.
  • Table 3 shows the interfacial energies of the (110), (001), and (111) planes of indium oxide crystals.
  • Table 3 shows that in indium oxide, the interfacial energy of the (111) plane is small, followed by the (001) plane, and the interfacial energy of the (110) plane tends to be large. From this, it can be inferred that because the interfacial energy of the (111) plane is small in indium oxide, crystal growth occurs while maximizing the surface area of the (111) plane.
  • FIG. 32 shows the structure and various parameters assumed in the device simulation.
  • the device structure was a gate length (Lg) of 15 nm, a Fin width of 5 nm, a Fin height of 55 nm, and a gate insulating film (GI) structure of a stacked film of SiO 2 with a thickness of 0.7 nm and HfO 2 with a thickness of 1.5 nm.
  • the GI film thickness was 1.0 nm in terms of equivalent oxide thickness (EOT). It was assumed that there was no external resistance connected to the transistor.
  • channel length For comparison purposes, the channel length, channel width, channel film thickness (Fin height), gate insulating layer (GI) material and film thickness, and drain voltage were the same for all three types of FETs. No external resistance was set.
  • Fin height channel film thickness
  • GI gate insulating layer
  • the electron mobility (material's inherent mobility) was assumed to be 80 cm 2 /Vs for the IO FinFET (A) and 20 cm 2 /Vs for the IO FinFET (B). In both cases, a model in which the electron mobility does not depend on the electric field in the device (a model in which the electron mobility is constant) was adopted.
  • the electron mobility of the Si FinFET was assumed to be 1413 cm 2 /Vs.
  • a model was adopted in which the electron mobility changes depending on the electric field due to factors such as interface scattering and saturation of the drift velocity. Therefore, the electron mobility decreases significantly depending on the applied voltage in the device.
  • FIGS. 33A to 33C show the Id-Vg characteristics and field-effect mobility ( ⁇ FE (Sat): saturation mobility) of three transistors. Note that the channel width W used to calculate ⁇ FE (Sat) was set to "fin height ⁇ 2 + fin width" (the distance the gate surrounds the fin). The Id-Vg characteristics and field-effect mobility in FIGS. 33A to 33C were measured with a drain voltage (Vd) of 0.7 V. Note that FIG. 33A shows the results for the IO FinFET(A), FIG. 33B shows the results for the IO FinFET(B), and FIG. 33C shows the results for the Si FinFET. From these results, as shown in FIG.
  • the ⁇ FE (Sat) of the IO FinFET (A) was 19.8 cm 2 /Vs
  • the ⁇ FE (Sat) of the IO FinFET (B) was 4.9 cm 2 /Vs
  • the ⁇ FE (Sat) of the Si FinFET was 17.7 cm 2 /Vs.
  • Figures 34A to 34C also show the cutoff frequencies (fT) of the three transistors.
  • the fT of the IO FinFET (A) was 581 GHz.
  • the fT of the IO FinFET (B) was 141 GHz.
  • the fT of the Si FinFET was 404 GHz.
  • an IO FinFET with a gate length (Lg) of 15 nm is expected to have a cutoff frequency (fT) of 300 GHz or higher, preferably 400 GHz or higher, and more preferably 500 GHz or higher.
  • FIG. 35 is a graph showing the relationship between channel length and mobility, in which ⁇ FE (Sat) shown in FIG. 32 is plotted.
  • the open triangles indicate the results for the IO FinFET (A)
  • the closed triangles indicate the results for the IO FinFET (B)
  • the closed circles indicate the results for the Si FinFET.
  • the open circles represent simulation data ( ⁇ drift ) of a Si FET
  • the open squares represent theoretical values ( ⁇ drift ) of a CAAC-IGZO FET
  • the closed squares represent measured values ( ⁇ FE ) of a CAAC-IGZO FET with a surrounded channel (S-channel) structure (a transistor structure in which a gate electrode electrically surrounds a semiconductor layer).
  • ⁇ drift is the drift mobility derived from calculation of the electron velocity.
  • the IO FinFET will have a field-effect mobility equivalent to or higher than that of the Si FET.
  • FIG. 36 shows the structure and parameters assumed in the device simulation.
  • the device structure was a gate length (Lg) of 3 nm to 10 nm, a Fin width of 5 nm, a Fin height of 55 nm, and a gate insulating film (GI) structure of a stacked film of 0.2 nm-thick SiO 2 and 1.5 nm-thick HfO 2.
  • the GI film thickness was 0.5 nm in terms of equivalent oxide thickness (EOT).
  • EOT equivalent oxide thickness
  • No external resistance was connected to the transistor, and a field-effect mobility ( ⁇ e) of 100 cm 2 /Vs was assumed as a constant model.
  • FIG. 37 shows the ID-VG curve of the IO FinFET of this example. Even with a gate length Lg of 3 nm, a favorable on/off ratio (subthreshold value (S value) of approximately 80 mV/dec) was obtained. On the other hand, the on-current tended to saturate.
  • Figure 38 shows a cross-sectional view of the OS transistor fabricated in this example.
  • the OS transistor shown in Figure 38 includes conductive layers 220_1 and 220_2, conductive layers 240_1 and 240_2, a semiconductor layer 230, an insulating layer 250, and a conductive layer 260 (conductive layer 260_1 and conductive layer 260_2).
  • the semiconductor layer 230 has a two-layer structure.
  • the insulating layer 280 has a three-layer structure.
  • the length L280 in Figure 38 is 95 nm, and the width of the opening 290 is 60 nm.
  • the semiconductor layer 230 was formed by depositing a 10 nm thick indium oxide film using the ALD method, and then depositing a 5 nm thick IGZO film using the sputtering method.
  • the indium oxide film was deposited using triethylindium as the precursor and ozone as the oxidant, with the oxidant introduction time set to 9 seconds per cycle and the substrate temperature set to 200°C.
  • the off-state current of the fabricated transistors was evaluated. Because the off-state current of OS transistors is extremely small, in this example, 20,000 transistors connected in parallel (hereinafter referred to as DUTs (Device Under Tests)) were prepared.
  • off-state current Ioff parasitic capacitance Cfn x potential change ⁇ Vfn / measurement time T.
  • Si-FET silicon transistor
  • W channel width
  • L channel length
  • Figure 39 shows an Arrhenius plot of the calculated off-state current.
  • the horizontal axis represents the reciprocal of temperature T (1000/T) [1/K]
  • the vertical axis represents the off-state current Ioff [A/ ⁇ m] per ⁇ m of channel width.
  • the circles represent the calculated off-state current of the OS transistor
  • the squares represent the calculated off-state current of the comparative example
  • the solid line represents the regression line obtained from the calculated values.
  • the off-state current per ⁇ m of channel width of the OS transistor of this example was 68.4 zA/ ⁇ m (6.84 ⁇ 10 ⁇ 20 A/ ⁇ m) at 85° C. and 0.28 aA/ ⁇ m (0.28 ⁇ 10 ⁇ 18 A/ ⁇ m) at 27° C. (extrapolated). This value was nine orders of magnitude smaller than the off-state current of a silicon transistor, 0.23 nA/ ⁇ m, at 27° C.
  • the off-state current per ⁇ m of channel width can be expected to be 1 aA (1 ⁇ 10 ⁇ 18 A) or less, preferably 1 zA (1 ⁇ 10 ⁇ 21 A) or less, at 85° C.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

大きな電流を流すことのできるトランジスタを提供する。半導体装置は、第１の導電層と、第２の導電層と、第３の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、を有する。第１の導電層と第２の導電層はそれぞれ柱状の形状を有し、且つ、離隔して設けられる。第１の絶縁層は平面視において細長い形状を有し、且つ、長辺方向の端部において第１の導電層及び第２の導電層のそれぞれと接する。半導体層は平面視において第１の絶縁層、第１の導電層、及び第２の導電層を囲い、且つ、第１の絶縁層の長辺方向に平行な一対の側面、第１の導電層の側面、及び第２の導電層の側面と接する。第２の絶縁層は第１の導電層と第２の導電層の間において、半導体層を覆って設けられ、第３の導電層は第２の絶縁層を覆って設けられる。

Description

半導体装置、及び半導体装置の作製方法
　本発明の一態様は、半導体装置に関する。本発明の一態様は、トランジスタに関する。本発明の一態様は、記憶装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　近年、半導体装置の開発が進められ、ＣＰＵ、メモリ、またはこれら以外のＬＳＩが主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＣＰＵ、メモリ、またはこれら以外のＬＳＩの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路、及び画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態におけるリーク電流が極めて小さいことが知られている。例えば、特許文献１には、リーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報
鯉田崇、"高移動度透明導電膜"、国立研究開発法人産業技術総合研究所、ＡＩＳＴ太陽光発電研究成果報告会２０１９、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｕｎｉｔ．ａｉｓｔ．ｇｏ．ｊｐ／ｒｐｄ−ｅｎｖｅｎｅ／ＰＶ／ｊａ／ｒｅｓｕｌｔｓ／２０１９／ｏｒａｌ／Ｔ１３．ｐｄｆ＞ Ｃ．Ｃｈｅｎ，Ｓ．Ｐ．Ｏｎｇ，"Ａ　ｕｎｉｖｅｒｓａｌ　ｇｒａｐｈ　ｄｅｅｐ　ｌｅａｒｎｉｎｇ　ｉｎｔｅｒａｔｏｍｉｃ　ｐｏｔｅｎｔｉａｌ　ｆｏｒ　ｔｈｅ　ｐｅｒｉｏｄｉｃ　ｔａｂｌｅ"，Ｎａｔ．Ｃｏｍｐｕｔ．Ｓｃｉ．，２，２０２２，ｐｐ．７１８−７２８
　本発明の一態様は、大きな電流を流すことのできるトランジスタを提供することを課題の一とする。または、電気特性が良好なトランジスタを提供することを課題の一とする。または、微細化が可能なトランジスタを提供することを課題の一とする。または、占有面積の小さなトランジスタを提供することを課題の一とする。または、微細化と高い信頼性を兼ね備えたトランジスタを提供することを課題の一とする。または、高密度にトランジスタを配置可能な半導体装置を提供することを課題の一とする。
　本発明の一態様は、新規な構成を有する半導体装置、記憶装置、または電子機器を提供することを課題の一とする。本発明の一態様は、先行技術の問題点の少なくとも一を、少なくとも軽減することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、第１の導電層と、第２の導電層と、第３の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、を有する半導体装置である。第１の導電層と第２の導電層はそれぞれ柱状の形状を有し、且つ、離隔して設けられる。第１の絶縁層は平面視において細長い形状を有し、且つ、長辺方向の一対の端部の一方が第１の導電層と、他方が第２の導電層と、それぞれ接する。半導体層は平面視において第１の絶縁層、第１の導電層、及び第２の導電層を囲い、且つ、第１の絶縁層の長辺方向に平行な一対の側面、第１の導電層の側面、及び第２の導電層の側面と接する。第２の絶縁層は第１の導電層と第２の導電層の間において、半導体層を覆って設けられ、第３の導電層は第２の絶縁層を覆って設けられる。
　本発明の他の一態様は、第１の機能層と、当該第１の機能層の下方に第２の機能層と、を有する半導体装置である。第１の機能層は、第１の導電層と、第２の導電層と、第３の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、を有する。第１の導電層と第２の導電層は、それぞれ柱状の形状を有し、且つ離隔して設けられる。第１の絶縁層は、平面視において細長い形状を有し、且つ、長辺方向の一対の端部の一方が第１の導電層と、他方が第２の導電層と、それぞれ接する。半導体層は、平面視において第１の絶縁層、第１の導電層、及び第２の導電層を囲い、且つ、第１の絶縁層の長辺方向に平行な一対の側面、第１の導電層の側面、及び第２の導電層の側面と接する。第２の絶縁層は、第１の導電層と第２の導電層の間において、半導体層を覆って設けられる。第３の導電層は、第２の絶縁層を覆って設けられる。また、第２の機能層は、半導体基板の一部にチャネルが形成される第１のトランジスタを有する。第１のトランジスタは、それぞれ半導体基板の一部である半導体領域、第１の低抵抗領域、及び第２の低抵抗領域、並びにゲート絶縁層及びゲート電極を有する。半導体領域、第１の低抵抗領域、及び第２の低抵抗領域は、シリコンを有する。
　また、上記において、第１の機能層と、第２の機能層との間に、配線層を有することが好ましい。
　また、上記において、半導体領域は、フィン状の形状を有する、ことが好ましい。
　また、上記において、第１の機能層の上方に、複数のメモリセルを有する第３の機能層をさらに有することが好ましい。このとき、メモリセルは、第２のトランジスタと、容量素子と、を有することが好ましい。さらに第２のトランジスタは、縦型のトランジスタであることが好ましい。
　本発明の他の一態様は、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、誘電体層と、を有する半導体装置である。第１の導電層と第２の導電層は、それぞれ柱状の形状を有し、且つ離隔して設けられる。第１の絶縁層は、平面視において細長い形状を有し、且つ、長辺方向の一対の端部の一方が第１の導電層と、他方が第２の導電層と、それぞれ接する。半導体層は、平面視において第１の絶縁層、第１の導電層、及び第２の導電層を囲い、且つ、第１の絶縁層の長辺方向に平行な一対の側面、第１の導電層の側面、及び第２の導電層の側面と接する。第２の絶縁層は、第１の導電層と第２の導電層の間の第１の領域において、半導体層を覆って設けられる。第３の導電層は、第２の絶縁層を覆って設けられる。誘電体層は、第１の導電層と第２の導電層の間の第２の領域において、半導体層を覆って設けられる。第４の導電層は、誘電体層を覆って設けられる。
　また、上記において、誘電体層は、酸化アルミニウムを含むことが好ましい。
　また、上記において、誘電体層は、強誘電性を示す絶縁材料を含むことが好ましい。
　また、上記において、誘電体層は、酸化ハフニウム、酸化ジルコニウム、または酸化ハフニウムジルコニウムを含むことが好ましい。
　また、上記いずれかにおいて、第１の絶縁層の高さは、平面視における短辺方向の幅の１倍以上５０倍以下であることが好ましい。
　また、上記いずれかにおいて、さらに第３の絶縁層を有することが好ましい。第３の絶縁層は、第１の導電層、第２の導電層、半導体層、及び第１の絶縁層を覆い、且つ、半導体層及び第１の絶縁層に達する溝部を有する。このとき、第２の絶縁層は、溝部の内部において半導体層を覆って設けられ、第３の導電層は、溝部を埋めるように設けられることが好ましい。
　または、第３の絶縁層は第１の導電層、第２の導電層、半導体層、及び第１の絶縁層を覆って設けられることが好ましい。このとき、第３の絶縁層は第１の絶縁層の上面、第１の導電層の上面、及び第２の導電層の上面と接することが好ましい。
　また、上記いずれかにおいて、半導体層は酸化インジウムを含むことが好ましい。
　また、上記いずれかにおいて、半導体層は、単結晶構造または多結晶構造を有することが好ましい。
　また、上記いずれかにおいて、第１の導電層及び第２の導電層は、それぞれ第１の層と第２の層とを有することが好ましい。このとき、第１の層と第２の層はこの順に同心円状に設けられ、第２の層は半導体層と接することが好ましい。さらにこのとき、半導体層は酸化インジウムを含み、第２の層はインジウムを含む酸化物を含むことが好ましい。
　また、本発明の一態様は、第１の導電層と、第２の導電層と、第３の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタである。第１の導電層と第２の導電層は、それぞれ柱状の形状を有し、且つ、離隔して設けられる。第１の絶縁層は、平面視において細長い形状を有し、且つ、長辺方向の一対の端部の一方が第１の導電層と、他方が第２の導電層と、それぞれ接する。半導体層は、平面視において第１の絶縁層、第１の導電層、及び第２の導電層を囲い、且つ、第１の絶縁層の長辺方向に平行な一対の側面、第１の導電層の側面、及び第２の導電層の側面と接する。第２の絶縁層は、第１の導電層と第２の導電層の間において、半導体層を覆って設けられる。第３の導電層は、第２の絶縁層を覆って設けられる。また、トランジスタのチャネル幅１μｍあたりのオフ電流は、８５℃の環境下において、１ａＡ（１×１０−１８Ａ）以下である。
　また、本発明の他の一態様は、それぞれ第１の絶縁層に埋め込まれた第１の導電層と第２の導電層とを離隔して形成する工程と、第１の絶縁層の一部を除去して、第１の絶縁層を、平面視における長辺方向の端部が第１の導電層及び第２の導電層と接する壁状に加工する工程と、第１の導電層、第２の導電層、及び第１の絶縁層を覆って半導体膜を形成する工程と、半導体膜に対して異方性のエッチングを行い、第１の導電層の上面、第２の導電層の上面、及び第１の絶縁層の上面を露出させ、第１の導電層、第２の導電層、及び第１の絶縁層のそれぞれの側面を囲む半導体層を形成する工程と、を有する、半導体装置の作製方法である。
　また、本発明の他の一態様は、それぞれ第１の絶縁層に埋め込まれた第１の導電層と第２の導電層とを離隔して形成する工程と、第１の絶縁層、第１の導電層、及び第２の導電層の上面に接して、結晶を含む第１の層を形成する工程と、第１の絶縁層の第１の層に覆われない一部を除去して、第１の絶縁層を、平面視における長辺方向の端部が第１の導電層及び第２の導電層と接する壁状に加工する工程と、第１の導電層、第２の導電層、第１の絶縁層、及び第１の層を覆って、単結晶構造または多結晶構造を有する半導体膜を形成する工程と、半導体膜に対して異方性のエッチングを行い、第１の導電層の上面、第２の導電層の上面、及び第１の絶縁層の上面を露出させ、第１の導電層、第２の導電層、及び第１の絶縁層のそれぞれの側面を囲む半導体層を形成する工程と、を有する、半導体装置の作製方法である。
　また、上記において、半導体層の形成後に、半導体層の一部、及び第１の絶縁層の一部を覆って第２の絶縁層を形成する工程と、第２の絶縁層を覆って、第３の導電層を形成する工程と、を有することが好ましい。
　また、上記において、半導体層の形成後に、第１の導電層、第２の導電層、第１の絶縁層、及び半導体層を覆う第３の絶縁層を形成する工程と、第３の絶縁層に半導体層及び第１の絶縁層に達する溝部を形成する工程と、溝部の内側に半導体層及び第１の絶縁層を覆う第２の絶縁層を形成する工程と、溝部の内側に第２の絶縁層を覆う第３の導電層を形成する工程と、を有することが好ましい。
　本発明の他の一態様は、それぞれ第１の絶縁層に埋め込まれた第１の導電層と第２の導電層とを離隔して形成する工程と、第１の絶縁層の一部を除去して、第１の絶縁層を、平面視における長辺方向の端部が第１の導電層及び第２の導電層と接する壁状に加工する工程と、第１の導電層、第２の導電層、及び第１の絶縁層を覆って半導体膜を形成する工程と、半導体膜に対して異方性のエッチングを行い、第１の導電層の上面、第２の導電層の上面、及び第１の絶縁層の上面を露出させ、第１の導電層、第２の導電層、及び第１の絶縁層のそれぞれの側面を囲む半導体層を形成する工程と、第１の導電層と第２の導電層との間において、半導体層を覆う犠牲層を形成する工程と、半導体層の犠牲層に覆われない領域に、第１の元素を供給する工程と、犠牲層を除去する工程と、を有する、半導体装置の作製方法である。
　また、本発明の他の一態様は、それぞれ第１の絶縁層に埋め込まれた第１の導電層と第２の導電層とを離隔して形成する工程と、第１の絶縁層、第１の導電層、及び第２の導電層の上面に接して、結晶を含む第１の層を形成する工程と、第１の絶縁層の第１の層に覆われない一部を除去して、第１の絶縁層を、平面視における長辺方向の端部が第１の導電層及び第２の導電層と接する壁状に加工する工程と、第１の導電層、第２の導電層、第１の絶縁層、及び第１の層を覆って、単結晶構造または多結晶構造を有する半導体膜を形成する工程と、半導体膜に対して異方性のエッチングを行い、第１の導電層の上面、第２の導電層の上面、及び第１の絶縁層の上面を露出させ、第１の導電層、第２の導電層、及び第１の絶縁層のそれぞれの側面を囲む半導体層を形成する工程と、第１の導電層と第２の導電層との間において、半導体層を覆う犠牲層を形成する工程と、半導体層の犠牲層に覆われない領域に、第１の元素を供給する工程と、犠牲層を除去する工程と、を有する、半導体装置の作製方法である。
　また、上記いずれかにおいて、第１の元素は、チタン、アルミニウム、タンタル、タングステン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、リン、及び貴ガスから選択される一以上であることが好ましい。
　また、上記いずれかにおいて、第１の元素を供給したのちに、犠牲層を覆う第３の絶縁層を形成する工程と、犠牲層の上面が露出するように、第３の絶縁層の上部を平坦化する工程と、犠牲層を除去し、半導体層及び第１の絶縁層を露出させる工程と、半導体層及び第１の絶縁層に接して、第２の絶縁層を形成する工程と、第２の絶縁層を覆って、第３の導電層を形成する工程と、をさらに有することが好ましい。
　また上記いずれかにおいて、半導体層は、酸化インジウム膜を用いて形成することが好ましい。さらに、第１の層は、酸化インジウム膜、インジウム錫酸化物膜、酸化亜鉛膜、インジウムガリウム酸化物膜、ガリウム亜鉛酸化物膜、アルミニウム亜鉛酸化物膜、インジウムアルミニウム亜鉛酸化物膜、インジウムガリウム亜鉛酸化物膜、またはインジウムスズ亜鉛酸化物膜を用いて形成することが好ましい。
　また、上記いずれかにおいて、半導体膜の形成後に、加熱処理を行うことが好ましい。このとき加熱処理は、２５０℃以上６５０℃の温度で行うことが好ましい。
　本発明の一態様によれば、大きな電流を流すことのできるトランジスタを提供できる。または、電気特性が良好なトランジスタを提供できる。または、微細化が可能なトランジスタを提供できる。または、占有面積の小さなトランジスタを提供できる。または、微細化と高い信頼性を兼ね備えたトランジスタを提供できる。または、高密度にトランジスタを配置可能な半導体装置を提供できる。
　本発明の一態様によれば、新規な構成を有する半導体装置、記憶装置、または電子機器を提供できる。本発明の一態様によれば、先行技術の問題点の少なくとも一を、少なくとも軽減できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａ、図１Ｂ、図１Ｃ、図１Ｄ、図１Ｅは、半導体装置の構成例である。
図２は、半導体装置の構成例である。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅは、半導体装置の構成例である。
図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅは、半導体装置の作製方法例を説明する図である。
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅは、半導体装置の作製方法例を説明する図である。
図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅは、半導体装置の作製方法例を説明する図である。
図７Ａ、図７Ｂ、図７Ｃ、図７Ｄ、図７Ｅは、半導体装置の作製方法例を説明する図である。
図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅは、半導体装置の作製方法例を説明する図である。
図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、図９Ｅは、半導体装置の作製方法例を説明する図である。
図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄ、図１０Ｅは、半導体装置の作製方法例を説明する図である。
図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄは、半導体装置の作製方法例を説明する図である。
図１２Ａ、図１２Ｂ、図１２Ｃ、図１２Ｄは、半導体装置の作製方法例を説明する図である。
図１３は、半導体装置の構成例である。
図１４Ａ及び図１４Ｂは、半導体装置の構成例である。
図１５は、半導体装置の構成例である。
図１６は、半導体装置の構成例である。
図１７は、半導体装置の構成例である。
図１８Ａ、図１８Ｂはホール（Ｈａｌｌ）移動度のキャリア濃度依存性を説明する図である。図１８Ｃは、酸化インジウム膜を説明する断面図である。
図１９Ａは論理回路の等価回路図である。図１９Ｂは論理回路の回路記号を示す図である。図１９Ｃは論理回路の動作を説明するタイミングチャートである。
図２０Ａ及び図２０Ｄは論理回路の等価回路図である。図２０Ｂ、図２０Ｃ、図２０Ｅ及び図２０Ｆは論理回路の回路記号を示す図である。
図２１Ａは、バッファー回路の回路記号を示す図である。図２１Ｂはバッファー回路の構成例を示す図である。図２１Ｃはバッファー回路の動作を説明するタイミングチャートである。図２１Ｄはリングオシレータの構成例を示す図である。図２１Ｅはリングオシレータの発振を例示する図である。
図２２Ａは、ＤＦＦ回路の等価回路図である。図２２ＢはＤＦＦ回路の回路記号を示す図である。
図２３Ａは、シフトレジスタ回路の構成例を説明する図である。図２３Ｂはシフトレジスタ回路の動作を説明するタイミングチャートである。
図２４Ａ及び図２４Ｂは、セレクタの構成例を示す図である。図２４Ｃはアナログスイッチの構成例を示す図である。
図２５Ａは、本発明の一態様の半導体装置を有するロジック回路の構成例を説明する回路図、図２５Ｂはタイミングチャートである。
図２６Ａ及び図２６Ｂは、本発明の一態様の半導体装置を有するロジック回路の構成例を説明する回路図である。
図２７は、半導体装置の構成例を説明するブロック図である。
図２８Ａ、図２８Ｂ、図２８Ｃ、図２８Ｄ、図２８Ｅ、図２８Ｆ、図２８Ｇ、図２８Ｈは、メモリセルの回路構成例を説明する図である。
図２９Ａ及び図２９Ｂは、電子部品の一例を示す図である。
図３０Ａ、図３０Ｂ、図３０Ｃは、大型計算機の一例を示す図である。図３０Ｄは、宇宙用機器の一例を示す図である。図３０Ｅは、データセンターに適用可能なストレージシステムの一例を示す図である。
図３１Ａ及び図３１Ｂは、実施例１に係る断面像である。
図３２は、実施例３に係るトランジスタ構造、各種パラメータ、及び電界効果移動度を示す図である。
図３３Ａ、図３３Ｂ、図３３Ｃは、実施例３に係るＩｄ−Ｖｇ特性と電界効果移動度を示すグラフである。
図３４Ａ、図３４Ｂ、図３４Ｃは、実施例３に係る遮断周波数（ｆＴ）を示すグラフである。
図３５は、実施例３に係るチャネル長と移動度の関係を示すグラフである。
図３６は、実施例４に係る、トランジスタ構造と各種パラメータを示す図である。
図３７は、実施例４に係る、ＩＤ−ＶＧカーブのグラフである。
図３８は、実施例５に係る、トランジスタを示す図である。
図３９は、実施例５に係る、オフ電流の温度依存性を示すグラフである。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　なお、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
　トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。
　また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある。なお、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極または配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、その他の各種機能を有する素子などが含まれる。
　なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という場合がある。
　なお、本明細書等において、ある構成要素の上面形状とは、その平面視における当該構成要素の輪郭形状のことを言う。また平面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることを言う。
　なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、被形成面側を下、被形成面とは反対側の向きを上、などと表現する場合がある。
　なお、本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造または形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「絶縁層」という用語は、「絶縁膜」という用語に相互に交換することが可能な場合がある。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等では空間群は国際表記（またはＨｅｒｍａｎｎ−Ｍａｕｇｕｉｎ記号）のＳｈｏｒｔ　ｎｏｔａｔｉｏｎを用いて表記する。またミラー指数を用いて結晶面及び結晶方位を表記する。空間群、結晶面、および結晶方位の表記は、結晶学上、数字に上付きのバーを付すが、本明細書等では書式の制約上、数字の上にバーを付す代わりに、数字の前に−（マイナス符号）を付して表現する場合がある。また、結晶内の方位を示す個別方位は［　］で、等価な方位すべてを示す集合方位は＜　＞で、結晶面を示す個別面は（　）で、等価な対称性を有する集合面は｛　｝でそれぞれ表現する。
　本明細書等において、２つの直線が平行とは、２つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。また、２つの直線が概略平行とは、２つの直線が−３０度以上３０度以下（平行を含む）の角度で配置されている状態をいう。また、２つの直線が垂直とは、２つの直線が８０度以上１００度以下の角度で配置されている状態をいう。また、２つの直線が概略垂直とは、２つの直線が６０度以上１２０度以下（垂直を含む）の角度で配置されている状態をいう。
　本明細書等において、２つの面が平行とは、その内角が−１０度以上１０度以下である状態をいう。また、２つの面が概略平行とは、その内角が−３０度以上３０度以下（平行を含む）である状態をいう。また、本明細書等において、２つの面が垂直とは、その内角が８０度以上１００度以下である状態をいう。また、２つの面が概略垂直とは、その内角が６０度以上１２０度以下（垂直を含む）である状態をいう。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置の構成例、及びその作製方法例について説明する。以下では、半導体装置の具体的な例として、トランジスタについて説明する。
　本発明の一態様は、柱状の一対の電極と、これらの間に設けられるフィン状（または壁状ともいう）の絶縁層と、当該一対の電極及び絶縁層の側面を被覆するように設けられる半導体層と、を有する。さらに絶縁層の側面に接する半導体層の一部を被覆するように設けられるゲート絶縁層と、ゲート絶縁層を介して半導体層と重なるゲート電極を有する。柱状の一対の電極は、それぞれソース電極、ドレイン電極として機能する。
　絶縁層の側面に位置する半導体層のうち、ゲート絶縁層を介してゲート電極と重なる領域がチャネル形成領域として機能する。また半導体層は、柱状の一対の電極の側面に接するため、これらの接触面積を大きくでき、半導体層と電極との間の接触抵抗を低減できる。
　フィン状の絶縁層は、その高さが平面視における幅よりも大きい。例えば絶縁層の高さは、絶縁層の幅の５倍以上５０倍以下であることが好ましい。これにより、平面視におけるトランジスタの占有面積を増大させることなく、チャネル幅を大きくできるため、トランジスタをオン状態としたときのソース−ドレイン間電流（オン電流ともいう）を高めることができる。
　半導体層に用いる半導体材料としては、特に半導体特性を示す金属酸化物（酸化物半導体）を用いることが好ましい。このとき、一対の電極の半導体層と接する部分にも金属酸化物を用いることが好ましい。これにより、半導体層と一対の電極の間で、接触抵抗を低くできるため好ましい。
　ここで、半導体層には結晶性の高い金属酸化物を用いることが好ましい。例えば、単結晶構造または多結晶構造を有する金属酸化物とすることが好ましい。特に、単結晶構造を有する金属酸化物が好ましい。このとき、フィン状の絶縁層上に、種結晶として機能する、結晶性の金属酸化物膜をあらかじめ形成し、これと接するように半導体層となる金属酸化物膜を形成することにより、結晶性の高い半導体層を形成することができる。
　このとき、半導体層の結晶構造は、半導体層の下面に接する結晶性の金属酸化物膜の結晶構造の影響を受ける場合がある。より具体的には、半導体層の結晶構造が、結晶性の金属酸化物膜が有する結晶領域の結晶方位に応じて、半導体層が有する結晶領域の結晶方位が特定の方位に揃った構造となりうる。例えば、結晶性の金属酸化物膜にＩｎ−Ｇａ−Ｚｎ酸化物などの六方晶系の結晶構造を有する金属酸化物を用い、半導体層に酸化インジウムなどの立方晶系の結晶構造を有する金属酸化物を用いる際、結晶性の金属酸化物膜の結晶領域の［００１］方位が被形成面に垂直に配向する場合には、半導体層は、結晶領域の［１１１］方位が被形成面に垂直に配向した単結晶構造または多結晶構造をとりうる。このように、結晶性の金属酸化物膜に一軸配向性の結晶領域を有する金属酸化物を用いることにより、結晶性の高い半導体層を得ることができる。これにより、オン電流が高く、信頼性の高いトランジスタを実現できる。
　以下では、より具体的な例について、図面を参照して説明する。
［構成例］
　図１Ａに、トランジスタ１０の上面概略図を示す。図１Ｂ、図１Ｃ、図１Ｄにはそれぞれ、図１Ａ中の切断線Ｃ−Ｄ、Ａ−Ｂ、Ｅ−Ｆにおける断面概略図を示す。また図１Ｅには、トランジスタ１０の斜視概略図を示す。図１Ｃはトランジスタ１０のチャネル長方向の断面であり、図１Ｂはチャネル幅方向の断面である。なお、図１Ａでは、一部の構成要素（絶縁層４２、絶縁層４３、絶縁層４４等）を省略している。また図１Ｅでは、絶縁層４２については輪郭のみを示している。
　トランジスタ１０は、半導体層２１、導電層２５ａ、導電層２５ｂ、絶縁層２２、及び導電層２３を有する。導電層２５ａと導電層２５ｂは離隔して設けられ、それぞれソース電極、ドレイン電極として機能する。導電層２３の一部はゲート電極として機能する。絶縁層２２の一部はゲート絶縁層として機能する。また、導電層２５ａの下方には、導電層２５ａと接続され、配線として機能する導電層２４ａが設けられ、導電層２５ｂの下方には、導電層２５ｂと接続され、配線として機能する導電層２４ｂが設けられている。また絶縁層１１上には、絶縁層４３、絶縁層４４、絶縁層４１、及び絶縁層４２等の絶縁層が設けられている。
　トランジスタ１０は、基板（図示しない）上に設けられる絶縁層１１上に設けられる。絶縁層１１は下地絶縁層として機能する。
　絶縁層１１上に、絶縁層４３、導電層２４ａ、及び導電層２４ｂが設けられる。導電層２４ａと導電層２４ｂは、絶縁層４３に埋め込まれるように設けられている。絶縁層４３、導電層２４ａ、及び導電層２４ｂはその上面が平坦化され、これらの上面の高さが概略一致することが好ましい。
　絶縁層４３、導電層２４ａ、及び導電層２４ｂを覆って絶縁層４４が設けられる。絶縁層４４は、絶縁層４１、絶縁層４２、半導体層２１などを加工する際のエッチングストップ膜として機能する。絶縁層４４は、絶縁層４１及び絶縁層４２と異なる絶縁性材料を含むことが好ましい。
　導電層２４ａ上に柱状の導電層２５ａが、導電層２４ｂ上に柱状の導電層２５ｂがそれぞれ設けられている。導電層２５ａ、導電層２５ｂは、それぞれ絶縁層４４に設けられた開口部において、導電層２４ａまたは導電層２４ｂの上面に接している。
　導電層２５ａ及び導電層２５ｂは円柱状の形状を有することが好ましい。なお、これに限られず、水平方向の断面形状は楕円形、角の丸い四角形などとすることができる。また、正三角形、正方形、正五角形をはじめとした正多角形、または正多角形以外の多角形としてもよい。また、星形多角形などの、少なくとも一つの内角が１８０度を超える多角形である、凹多角形であってもよい。そのほか、直線と曲線とを組み合わせた閉曲線などとすることができる。
　導電層２５ａ及び導電層２５ｂは、その高さが、上面の直径（円形でない場合には、最大径）の５倍以上５０倍以下とすることが好ましい。
　絶縁層４４上には、フィン状（または壁状）の絶縁層４１が設けられる。絶縁層４１は島状の形状を有する。絶縁層４１は、導電層２５ａと導電層２５ｂのそれぞれの側面と接し、これら繋ぐように設けられる。絶縁層４１は、平面視において長細い形状（長辺方向と短辺方向を有する形状）を有する。絶縁層４１は、長辺方向が、導電層２５ａの中心と導電層２５ｂの中心を繋ぐ直線に略平行に設けられている。また、当該直線と直交する方向（短辺方向）の厚さ（幅ともいう）は、できるだけ薄いことが好ましく、例えば導電層２５ａまたは導電層２５ｂの直径の０．０１倍以上１倍以下、好ましくは０．０１倍以上０．８倍以下、より好ましくは０．０１倍以上０．６倍以下とすることができる。また、絶縁層４１の高さは、導電層２５ａまたは導電層２５ｂの高さと同等またはこれよりも低い。例えば、絶縁層４１の高さは、その幅に対して５倍以上５０倍以下とすることができる。絶縁層４１の高さは、例えば１０ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、より好ましくは１０ｎｍ以上６０ｎｍ未満とすることができる。絶縁層４１の高さを６０ｎｍ未満とすることで、半導体層２１は、絶縁層４１の上端部から下端部にかけて、１つの結晶粒で構成することが容易となる。
　絶縁層４１は導電層２５ａ及び導電層２５ｂに接して設けられている。具体的には、絶縁層４１は平面視における長辺方向の一対の端部が、それぞれ導電層２５ａまたは導電層２５ｂと接している。これにより、導電層２５ａ及び導電層２５ｂを有さない場合と比較して、絶縁層４１の機械的強度を高めることができる。そのため、絶縁層４１の短辺の幅を例えば５ｎｍ以上２０ｎｍ以下と極めて細くした場合であっても、加工の際に倒壊することなく、歩留まり良く作製することができる。これにより、微細なトランジスタ１０を実現できる。
　半導体層２１は、絶縁層４１の一対の側面、導電層２５ａの側面、及び導電層２５ｂの側面に接して（被覆して）設けられている。図１Ａ、及び図１Ｅに示すように、平面視において、半導体層２１は、絶縁層４１、導電層２５ａ、及び導電層２５ｂを囲むように設けられている。
　絶縁層４４、半導体層２１、絶縁層４１、導電層２５ａ、及び導電層２５ｂを覆って絶縁層４２が設けられる。絶縁層４２は層間絶縁層として機能する。絶縁層４２の上面は、平坦化されていることが好ましい。
　また絶縁層４２には、半導体層２１及び絶縁層４１に達するスリット（溝部）が設けられ、当該スリットを埋めるように、絶縁層２２と導電層２３が設けられている。
　図１Ｂに示すように、トランジスタ１０のチャネル幅方向の断面において、絶縁層４１を挟むように半導体層２１の一対の部分が設けられる。また半導体層２１の当該一対の部分と、絶縁層４１の上面に接して絶縁層２２が設けられ、絶縁層２２を覆うように導電層２３が設けられている。半導体層２１は絶縁層４１の上面を覆う部分が除去されている。そのため、トランジスタ１０は、絶縁層４１を挟んでチャネル形成領域を２つ有する、ともいえる。
　ここで、図２は、図１Ｅにおける絶縁層４２、絶縁層２２及び導電層２３を省略した斜視概略図である。図２では、半導体層２１のうち、チャネル形成領域として機能する領域２１Ｃを、他の部分とは異なるハッチングパターンを付して示している。領域２１Ｃは、より具体的には、半導体層２１のうち、絶縁層２２を介して導電層２３と重なる領域である。
　領域２１Ｃの、基板面と平行な方向の幅は、チャネル長Ｌに相当する。チャネル長が小さいほど、トランジスタ１０のオン電流を増大させることができるため好ましい。チャネル長は１ｎｍ以上７０ｎｍ未満、好ましくは１ｎｍ以上６０ｎｍ以下、より好ましくは１ｎｍ以上３０ｎｍ以下、さらに好ましくは１ｎｍ以上１２ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下、さらに好ましくは３ｎｍ以上８ｎｍ以下とすることができる。本発明の一態様の金属酸化物膜を半導体層２１に用いたトランジスタは、チャネル長が３ｎｍ以下であっても、良好なスイッチング特性を得ることができる。例えばシリコンをチャネル形成領域に用いたトランジスタでは、チャネル長をこれほど微細にすることは困難である。
　なお、トランジスタのチャネル長は必ずしも上述のように微細にする必要はなく、用途に応じて適切なチャネル長とすればよく、例えば７０ｎｍより大きく１μｍ以下、７０ｎｍ以上５００ｎｍ以下、７０ｎｍ以上３００ｎｍ以下、または７０ｎｍ以上１００ｎｍ以下などとすることもできる。
　図１Ｂに示すように、導電層２３は、半導体層２１及び絶縁層４１を取り囲むように設けられるため、半導体層２１に対して効率よくゲート電界を印加することができる。これにより、トランジスタのスイッチング特性が向上し、オン電流が高まるだけでなくサブスレッショルド値（Ｓ値）を小さくすることができる。またオフ状態におけるリーク電流を低減することができる。
　ここで、半導体層２１には、半導体特性を示す金属酸化物（酸化物半導体）を用いることが好ましい。このとき、導電層２５ａ、導電層２５ｂの、少なくとも半導体層２１と接する部分には、導電性の金属酸化物（酸化物導電体）を用いることが好ましい。金属酸化物を含む半導体層２１と接する導電膜に金属酸化物を用いることにより、これらの接触抵抗を低減でき、配線の負荷を低減することができ、トランジスタ１０のオン電流を高めることができる。
　導電層２５ａ及び導電層２５ｂは、半導体層２１と同一の金属元素を含む金属酸化物を含むことが好ましい。特に導電層２５ａ及び導電層２５ｂと半導体層２１の両方が、インジウムを含む金属酸化物を含むことが好ましい。これにより、半導体層２１と導電層２５ａまたは導電層２５ｂとの間の接触抵抗を低減することができる。導電層２５ａ及び導電層２５ｂには、特にインジウムとスズを含む金属酸化物を用いると、導電性を高めることができるため好ましい。
　図３Ａ乃至図３Ｅには、導電層２５ａ及び導電層２５ｂがそれぞれ３層構造である例を示している。導電層２５ａは、中心側から導電層２６ａ、導電層２７ａ、及び導電層２８ａが同心円状に設けられ、導電層２５ｂは、中心側から導電層２６ｂ、導電層２７ｂ、及び導電層２８ｂが同心円状に設けられる。最も外側に位置する導電層２８ａ及び導電層２８ｂが、それぞれ半導体層２１と接する。
　導電層２６ａ及び導電層２６ｂには、低抵抗な導電性材料を用いることが好ましい。また導電層２７ａ及び導電層２７ｂには、金属窒化物または金属酸化物などの酸素バリア性を有する導電性材料を用いることが好ましい。また導電層２８ａ及び導電層２８ｂには、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、または酸化物導電性材料を用いることが好ましい。特に、酸化物導電性材料である金属酸化物を用いることが好ましい。
　このような構成とすることで、まず導電層２８ａ、導電層２８ｂにより、半導体層２１との接触抵抗を低減できる。また低抵抗な導電層２６ａ、導電層２６ｂにより、電気抵抗を低減できる。これらの間に導電層２７ａ、導電層２７ｂを有することで、導電層２６ａ、導電層２６ｂの酸化を防ぐことができ、信頼性を高めることができる。
　以上が構成例についての説明である。
［構成要素について］
〈基板〉
　トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウム、窒化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などを用いることもできる。さらには、絶縁体基板に導電層または半導体層が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電体基板に半導体層または絶縁層が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子（トランジスタを含む）、発光素子、記憶素子などがある。
〈半導体層〉
　半導体層２１は、金属酸化物（酸化物半導体）を有することが好ましい。
　半導体層２１としては、酸化インジウムを用いることが好ましい。
　また、半導体層２１に用いることができる金属酸化物として、例えば、Ｇａ酸化物、及びＺｎ酸化物が挙げられる。金属酸化物は、少なくともＩｎまたはＺｎを含むことが好ましい。また、金属酸化物は、Ｉｎと、元素Ｍと、Ｚｎと、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｚｒ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、Ｌａ、Ｃｅ、Ｎｄ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｂ、Ｓｉ、Ｇｅ、及びＳｂなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、特に、Ａｌ、Ｇａ、Ｙ、及びＳｎから選ばれた一種または複数種であることが好ましく、Ｇａがより好ましい。なお、Ｉｎと、Ｍと、Ｚｎと、を有する金属酸化物を、以降ではＩｎ−Ｍ−Ｚｎ酸化物と呼ぶ場合がある。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
　金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比以上であることが好ましい。例えば、このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、またはこれらの近傍の組成等が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比はＭの原子数比未満であってもよい。例えば、このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、またはこれらの近傍の組成等が挙げられる。金属酸化物中のＭの原子数比を大きくすることで、酸素欠損の生成を抑制することができる。
　半導体層２１は、例えば、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｇａ−Ａｌ酸化物、Ｉｎ−Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｔｉ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物などを用いることができる。また、Ｇａ−Ｚｎ酸化物を用いてもよい。一方で、Ｚｎを含む材料とすることで、結晶性を高くしやすいため好ましい。
　なお、金属酸化物は、インジウムに代えて、又は、インジウムに加えて、周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、Ｙ、Ｚｒ、Ａｇ、Ｃｄ、Ｓｎ、Ｓｂ、Ｂａ、Ｐｂ、Ｂｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、及びＥｕなどが挙げられる。なお、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、及びＥｕは、軽希土類元素と呼ばれる。
　また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　金属酸化物の形成は、スパッタリング法、または原子層堆積（ＡＬＤ）法を好適に用いることができる。特に、金属酸化物は、被覆性に優れたＡＬＤ法で成膜することが好ましい。なお、金属酸化物をスパッタリング法で形成する場合、成膜後の金属酸化物の組成はターゲットの組成と異なる場合がある。特に亜鉛は、成膜後の金属酸化物における含有率が、ターゲットと比較して５０％程度にまで減少する場合がある。また、金属酸化物の形成方法として、スパッタリング法と、ＡＬＤ法と、を組み合わせることができる。例えばスパッタリング法を用い金属酸化物の形成を行ったのち、ＡＬＤ法を用いて金属酸化物の形成を行う方法、またはＡＬＤ法を用いて金属酸化物の形成を行ったのち、スパッタリング法を用いて金属酸化物の形成を行う方法などが挙げられる。
　本明細書等において、金属酸化物のある金属元素の含有率とは、金属酸化物に含まれる金属元素の原子数の総数に対する、その元素の原子数の割合をいう。例えば金属酸化物が金属元素Ｘ、金属元素Ｙ、金属元素Ｚを含み、当該金属酸化物に含まれる金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数をＡＸ、ＡＹ、ＡＺとしたとき、金属元素Ｘの含有率は、ＡＸ／（ＡＸ＋ＡＹ＋ＡＺ）で示すことができる。また、金属酸化物中の金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数の比（原子数比）が、ＢＸ：ＢＹ：ＢＺで示されるとき、金属元素Ｘの含有率は、ＢＸ／（ＢＸ＋ＢＹ＋ＢＺ）で示すことができる。
　例えば、Ｉｎを含む金属酸化物の場合、Ｉｎの含有率を高くすることにより、オン電流の大きいトランジスタを実現することができる。
　半導体層２１にＧａを含まない、またはＧａの含有率の低い金属酸化物を用いることにより、正バイアス印加に対する信頼性が高いトランジスタとすることができる。つまり、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。また、Ｇａを含む金属酸化物を用いる場合は、Ｉｎの含有率よりも、Ｇａの含有率を低くすることが好ましい。これにより、高移動度で且つ信頼性の高いトランジスタを実現することができる。
　一方、Ｇａの含有率を高くすることにより、光に対する信頼性の高いトランジスタとすることができる。つまり、ＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験でのしきい値電圧の変動量が小さいトランジスタとすることができる。具体的には、Ｇａの原子数比がＩｎの原子数比以上である金属酸化物はバンドギャップがより大きくなり、トランジスタのＮＢＴＩＳ試験でのしきい値電圧の変動量を小さくすることができる。
　また、亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　半導体層２１は、２以上の金属酸化物層を有する積層構造としてもよい。半導体層２１が有する２以上の金属酸化物層は、組成が互いに同じ、または概略同じであってもよい。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。なお、異なる組成の酸化物半導体層を２以上積層した積層構造としてもよい。また、ＡＬＤ法を用いることで、組成が厚さ方向に連続的に異なる金属酸化物層を形成することもできる。これにより、決まった組成の膜を用いる場合と比較して設計の選択の幅が広がるだけでなく、組成の異なる２層の間に生じる界面準位などの生成を防ぐことができるため、電気特性及び信頼性を高めることができる。また、スパッタリング法とＡＬＤ法の双方を用いて積層構造を有する金属酸化物層を形成してもよい。
　半導体層２１を２層構造とする場合、二層目、すなわちゲート電極に近い側に一層目よりも高移動度の材料（導電性の高い材料）を用いることが好ましい。これによりノーマリオフであり、且つオン電流の大きいトランジスタとすることができる。そのため低い消費電力と高い性能を両立することができる。または、一層目、すなわちソース電極及びドレイン電極と接する側に、二層目よりも高移動度の材料を用いてもよい。これにより半導体層２１とソース電極またはドレイン電極との接触抵抗を小さくできるため、寄生抵抗が低減され、オン電流の大きいトランジスタとすることができる。
　また、半導体層２１を３層構造とする場合、二層目に一層目及び三層目よりも高移動度の材料を用いることが好ましい。これにより、オン電流が高く、且つ信頼性の高いトランジスタを実現できる。
　上述した移動度の高さ、導電性の高さの違いは、例えばインジウムの含有率の高さに置き換えることができる。そのほか、インジウムの他に導電性の向上に寄与する元素を含むか否か、またはその元素の含有量なども移動度および導電性に影響する。高移動度の材料の一例としては、例えばＩｎ：Ｇａ：Ｚｎ＝４：３：２、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝４：１、Ｉｎ：Ｓｎ：Ｚｎ＝４０：Ｘ：１０（Ｘは０．１以上５以下、代表的にはＸ＝１）、またはこれらの近傍の組成の材料などが挙げられる。一方、上述した材料と比較して移動度または導電性の低い材料としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２、またはこれらの近傍の組成の材料などが挙げられる。
　半導体層２１は、結晶性を有する金属酸化物層を用いることが好ましい。例えば、単結晶構造、ＣＡＡＣ構造、多結晶構造、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造等を有する金属酸化物層を用いることができる。結晶性を有する金属酸化物層を半導体層２１に用いることにより、半導体層２１中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
　半導体層２１に適用する金属酸化物層に、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物）膜を用いた場合においては、金属酸化物層の結晶性が高いほど、半導体層２１中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物層を用いることで、キャリア濃度を高めることができ、大きな電流を流すことができるトランジスタを実現することができる場合がある。
　特に、半導体層２１には、酸化インジウムを用いることが好ましい。特に、単結晶の酸化インジウム膜を用いることが好ましい。なお、半導体層２１は結晶性を有する膜を用いることが好ましく、単結晶構造の酸化インジウムを用いることが特に好ましいが、多結晶構造または微結晶構造を有する酸化インジウムを用いることもできる。単結晶構造を有する酸化インジウムを用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度のトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。多結晶構造を有する酸化インジウムを用いる場合、少なくともチャネル形成領域（導電層２３と重畳する領域）には、結晶粒界が観測されないことが好ましい。これにより、多結晶構造を有する酸化インジウムであっても、単結晶構造を有する場合と同様の効果を奏することができる。
　半導体層２１の膜厚は、２ｎｍ以上５０ｎｍ以下であることがより好ましく、２．５ｎｍ以上３０ｎｍ以下であることがより好ましく、２．５ｎｍ以上２０ｎｍ以下であることがより好ましく、５ｎｍ以上２０ｎｍ以下であることがより好ましく、５ｎｍ以上１０ｎｍ以下であることがさらに好ましい。半導体層２１の膜厚を上記範囲とすることで、半導体層２１の結晶性を高めることができる。
　結晶性の高い酸化物半導体のなかでも、酸化インジウムは、例えばＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物）膜と比較して、水素及び酸素の一方又は双方が移動しやすい膜である。よって、酸化インジウムは、例えばＩＧＺＯ膜と比較して、水素及び酸素の一方又は双方が供給されやすく、且つ排出されやすい膜であるといえる。これにより、半導体層２１中にキャリアまたは固定電荷となりうる過剰な酸素、または過剰な水素が蓄積されにくいといえるため、電気特性および信頼性の良好なトランジスタをとすることができる。
　半導体層２１は、結晶性を低下させる元素の濃度が低減されていることが好ましい。例えば、ホウ素、アルミニウムなどの元素の濃度が、１ａｔｏｍｉｃ％以下であることが好ましく、０．１ａｔｏｍｉｃ％以下であることがより好ましく、０．０１ａｔｏｍｉｃ％（１００ｐｐｍ）以下であることがさらに好ましい。
　また、半導体層２１に酸化インジウムを用いる場合、意図せず混入するガリウムは過剰な酸素原子と結合しやすい性質があるため、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験におけるしきい値電圧の変動量が大きくなる場合がある。そのため、半導体層２１に酸化インジウムを用いる場合、半導体層２１中のガリウム濃度は１ａｔｏｍｉｃ％以下であることが好ましく、０．１ａｔｏｍｉｃ％以下であることがより好ましく、０．０１ａｔｏｍｉｃ％（１００ｐｐｍ）以下であることがさらに好ましい。
　酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（以下、オフ電流ともいう）が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。
　本発明の一態様である半導体装置は、例えばプロセッサ、記憶装置、または各種ＩＣに適用することができる。本発明の一態様のトランジスタは、大きな電流を流すことが可能で、且つ、オフ電流が著しく低いという特性を有するため、回路の高速動作と、低消費電力化を同時に実現することが可能となる。
　本発明の一態様である半導体装置は、例えば、表示装置にも適用することができる。表示装置の画素回路に含まれる発光デバイスの発光輝度を高くする場合、発光デバイスに流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタと記す）と比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、画素回路に含まれる駆動トランジスタをＯＳトランジスタとすることで、発光デバイスに流れる電流量を大きくし、発光デバイスの発光輝度を高くすることができる。
　トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタにＯＳトランジスタを適用することで、発光デバイスに流れる電流量を細かく制御することができる。このため、画素回路における階調数を多くすることができる。また、発光デバイスの電気特性（例えば抵抗）の変動、または電気特性のばらつきが生じたとしても、安定した電流を流すことができる。
　上記のとおり、画素回路に含まれる駆動トランジスタにＯＳトランジスタを用いることで、「黒浮きの抑制」、「発光輝度の上昇」、「多階調化」、「発光デバイスの製造ばらつきの影響の抑制」などを図ることができる。
　ＯＳトランジスタは、放射線照射による電気特性の変動がＳｉトランジスタよりも小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。
　なお、半導体層２１に用いることができる半導体材料は、酸化物半導体に限定されない。例えば、単体元素よりなる半導体、または化合物半導体を用いることができる。単体元素よりなる半導体としては、シリコン（単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコンを含む）またはゲルマニウムなどが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、シリコンゲルマニウムが挙げられる。化合物半導体として、有機半導体、窒化物半導体、または酸化物半導体等が挙げられる。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
　または、半導体層２１は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
　半導体層２１に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、または単結晶以外の結晶性を有する半導体（多結晶半導体、微結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
〈ゲート絶縁層〉
　絶縁層２２はトランジスタのゲート絶縁層として機能する。半導体層２１に酸化物半導体を用いた場合、絶縁層２２の少なくとも半導体層２１と接する膜には、酸化物絶縁膜を用いることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、及びＧａ−Ｚｎ酸化物の一または複数を用いることができる。このほか、絶縁層２２として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜を用いることもできる。また、絶縁層２２は積層構造を有していてもよく、例えば酸化物絶縁膜と窒化物絶縁膜とをそれぞれ１以上有する積層構造としてもよい。
　また、絶縁層２２は、比誘電率が高い（ｈｉｇｈ−ｋ）材料からなる絶縁材料を積層して用いることが好ましく、ｈｉｇｈ−ｋ材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁層２２として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜（ＺＡＺともいう）を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜（ＺＡＺＡともいう）を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、静電破壊を抑制できる。
　また、絶縁層２２として、強誘電性を示す材料を用いてもよい。強誘電性を示す材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。
　絶縁層２２を２層構造とする場合、半導体層２１と接する膜に、水素を捕獲する又は固着する機能を有する絶縁膜を用い、ゲート電極として機能する導電層２３側に位置する膜として水素に対してバリア性を有する絶縁膜を用いることが好ましい。これにより、導電層２３側から半導体層２１に水素が拡散することを抑制でき、信頼性の高いトランジスタを実現できる。
　水素を捕獲または固着する絶縁膜として、酸化ハフニウム膜、ハフニウムシリケート膜、酸化アルミニウム膜などを用いることが好ましい。また水素に対してバリア性を有する絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ハフニウム膜、酸化ガリウム膜などを用いることが好ましい。
　または、半導体層２１と接する膜に、加熱により酸素を放出する絶縁膜を用い、導電層２３側に位置する膜に水素に対してバリア性を有する絶縁膜を用いる構成としてもよい。または、半導体層２１と接する膜に、加熱により酸素を放出する絶縁膜を用い、導電層２３側に位置する膜に水素を捕獲する又は固着する機能を有する絶縁膜を用いる構成としてもよい。
　絶縁層２２を３層構造とする場合、半導体層２１と接する膜に、酸素が拡散しやすい材料を有する絶縁膜を用い、導電層２３側に位置する膜に、水素及び酸素に対してバリア性を有する絶縁膜を用い、これらの間に位置する膜に、水素を捕獲する又は固着する機能を有する絶縁膜を用いることが好ましい。酸素が拡散しやすい材料としては、酸化シリコン、または酸化窒化シリコンを用いることができる。このような構成とすることで、半導体層２１と接する膜から半導体層２１に酸素を供給することができる。また導電層２３側に位置する膜により、導電層２３側への酸素の拡散を防ぎ、導電層２３の酸化を抑制できる。
　酸素に対してバリア性を有する絶縁膜としては、酸化アルミニウム膜、窒化シリコン膜、酸化ハフニウム膜、ハフニウムシリケート膜などを用いることが好ましい。酸素及び水素に対してバリア性を有する絶縁膜としては、酸化アルミニウム膜、窒化シリコン膜、酸化ハフニウム膜などを用いることが好ましい。
　絶縁層２２を４層構造とする場合、半導体層２１と接する膜に、酸素に対してバリア性を有する絶縁膜を用い、次いで半導体層２１に近い側から、酸素が拡散しやすい材料を有する絶縁膜、水素を捕獲する又は固着する機能を有する絶縁膜、水素及び酸素に対してバリア性を有する絶縁膜を、それぞれ用いることが好ましい。すなわち、上述の３層構造に加えて、半導体層２１に接する膜を追加した構成とすることができる。半導体層２１に接する膜に酸素に対してバリア性を有する絶縁膜を用いることで、半導体層２１から酸素が脱離することを抑制できる。このとき、半導体層２１に接する膜としては、酸化アルミニウム膜を用いることが好適である。酸化アルミニウムは、酸素に対してバリア性を有するだけでなく、水素を捕獲する又は固着する機能を有するため、半導体層２１に水素が拡散することも防ぐ効果を奏する。
　絶縁層２２を積層構造とする場合、各絶縁膜はそれぞれ薄膜であることが好ましい。例えば、絶縁層２２の層厚が１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下とすることで、トランジスタのサブスレッショルドスイング値（Ｓ値ともいう）を小さくすることができる。また各絶縁膜の厚さは、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５ｎｍ以下がより好ましく、０．５ｎｍ以上５ｎｍ以下がより好ましく、１ｎｍ以上５ｎｍ未満がより好ましく、１ｎｍ以上３ｎｍ以下がさらに好ましい。
　具体的な例としては、半導体層２１側から、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜の順で積層された４層構造を用い、これらの厚さを、半導体層２１側から１ｎｍ、２ｎｍ、２ｎｍ、１ｎｍとすることが好ましい。
　なお、本明細書等において、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−などの水素と結合した物質などの少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域または半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子などの少なくとも一を指す。
　ここで、金属酸化物膜を用いたトランジスタは、水及び水素といった不純物及び酸素の透過を抑制する機能を有する絶縁膜で囲むことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、または、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などの金属酸化物が挙げられる。また、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの窒化物を用いることができる。
　水素を捕獲するまたは固着する機能を有する絶縁膜の材料としては、ハフニウムを含む酸化物、マグネシウムを含む酸化物、アルミニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等の金属酸化物が挙げられる。また、これらの金属酸化物は、さらにジルコニウムを含んでいてもよく、例えば、ハフニウム及びジルコニウムを含む酸化物等が挙げられる。ここで、アモルファス構造を有する金属酸化物では、一部の酸素原子がダングリングボンドを有するため、水素を捕獲するまたは固着する能力が高い。したがって、これらの金属酸化物は、アモルファス構造を有することが好ましい。例えば、これらの酸化物にシリコンを含むことで、アモルファス構造を実現してもよい。例えば、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）を用いることが好ましい。なお、金属酸化物は、一部に結晶領域、及び、結晶粒界の一方または双方を有する場合がある。
〈導電層〉
　導電層２５ａ及び導電層２５ｂ（以降、まとめて導電層２５とも表記する）は半導体層２１と接する。ここで、半導体層２１として酸化物半導体を用いた場合、導電層２５の半導体層２１と接する部分に例えばアルミニウムなどの酸化されやすい金属を用いると、導電層２５と半導体層２１との間に絶縁性の酸化物（例えば酸化アルミニウム）が形成され、これらの導通を妨げる恐れがある。そのため、導電層２５の少なくとも半導体層２１と接する部分には、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、または酸化物導電性材料を用いることが好ましい。
　半導体層２１と接する導電層２５としては、例えばチタン、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。これらは、酸化されにくい導電性材料、または、酸化されても導電性を維持する材料であるため、好ましい。
　または、酸化インジウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｇａ−Ｚｎ酸化物などの導電性酸化物を用いることができる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。または、上記半導体層２１に適用できるＩｎ−Ｇａ−Ｚｎ酸化物などの酸化物材料も、キャリア濃度を高めることで導電層として用いることができる。
　例えば、導電層２５として、それぞれ上記導電性酸化物膜の単層構造、窒化チタン膜とタングステン膜と窒化チタンを順に積層した三層構造、タングステン上にルテニウム膜または酸化ルテニウム膜を積層した二層構造、上記導電性酸化物膜上にルテニウム膜または酸化ルテニウム膜を積層した二層構造、ルテニウム膜または酸化ルテニウム膜上に上記導電性酸化物膜を積層した二層構造などを用いることができる。
　なお、導電層２８ａ及び導電層２８ｂは、上記導電層２５に用いることのできる導電性酸化物を適用することが好ましい。また導電層２７ａ及び導電層２７ｂは、上記酸化されにくい導電性材料、または、酸化されても導電性を維持する材料を用いることが好ましい。
　導電層２３、並びに導電層２４ａ及び導電層２４ｂ（以下、まとめて導電層２４とも呼ぶ）には低抵抗な導電性材料を用いることが好ましい。導電層２３及び導電層２４としては、例えばアルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、当該金属元素を成分とする合金を用いることが好ましい。また、上記金属または合金の窒化物、もしくは上記金属または合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また導電層２３及び導電層２４には、上記導電層２５に用いることができる、窒化物、及び酸化物を適用してもよい。
〈絶縁層〉
　絶縁層４１、絶縁層４２、及び絶縁層４３は、層間絶縁膜として用いることができる。例えば、スパッタリング法、またはプラズマＣＶＤ法などの成膜方法で形成することが好ましい。特に、スパッタリング法を用いると、成膜ガスに水素ガスを用いなくてよいため、水素の含有量の極めて少ない膜とすることができる。そのため、半導体層２１に水素が供給されることを抑制し、トランジスタ１０の電気特性の安定化を図ることができる。
　絶縁層４１、絶縁層４２、及び絶縁層４３は、比誘電率が低いことが好ましい。比誘電率が低い材料を層間絶縁膜とすることで、配線間に生じる寄生容量を低減できる。例えば、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンのうち一つまたは複数を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。
　絶縁層４１、絶縁層４２、及び絶縁層４３は層間絶縁層として機能するため、他の絶縁層と比較して、高い成膜レートでの成膜が可能な成膜方法を用いることが好ましい。例えば、絶縁層４１、絶縁層４２、及び絶縁層４３として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ、化学式：Ｓｉ（ＯＣ２Ｈ５）４）を用いてプラズマＣＶＤ法により形成した酸化シリコン膜を用いてもよい。これにより、生産性を向上させることができる。
　下地絶縁層として機能する絶縁層１１は、層間絶縁層としても機能する。絶縁層１１は、上記絶縁層４１、絶縁層４２、及び絶縁層４３に用いることのできる絶縁材料を用いることができる。
　絶縁層４４は、絶縁層４１とは異なる材料を用いることが好ましい。これにより、絶縁層４１を加工する際のエッチングストップ膜として用いることができる。例えば絶縁層４１に酸化シリコンまたは酸化窒化シリコンを用いた場合、絶縁層４４には窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウムなどの、絶縁層４１とは異なる元素を含む窒化物または酸化物を用いることが好ましい。
　以上が、構成要素についての説明である。
［作製方法例１］
　以下では、本発明の一態様の半導体装置の作製方法の一例について説明する。ここでは、上記構成例で例示したトランジスタ１０を例に挙げて説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。
　また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
　スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
　ＣＶＤ法は、プラズマを利用するプラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能である。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
　ＣＶＤ法およびＡＬＤ法はスパッタリング法とは異なり、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。またＣＶＤ法と同様に、組成が連続的に変化した膜を成膜することができる。
　また、半導体装置を構成する薄膜は、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−Ｖｉｏｌｅｔ）光、Ｘ線を用いてもよい。また、露光に用いる光に代えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。ドライエッチング法は、その条件を制御することにより、等方性のエッチング、または異方性のエッチングが可能である。ウェットエッチング法は等方性のエッチングが可能である。
　図４乃至図１０に示す各図（図４Ａ乃至図１０Ｅ）を用いて、トランジスタ１０の作成方法の一例について説明する。例えば図４Ａは図１Ａに対応し、トランジスタ１０の作製工程にかかる上面概略図であり、図４Ｂ、図４Ｃ、図４Ｄはそれぞれ図１Ｂ、図１Ｃ、図１Ｄに対応する断面概略図であり、図４Ｅは図１Ｅに対応する斜視概略図である。
　まず、基板（図示しない）を準備し、当該基板上に絶縁層１１を形成する。
　基板としては、少なくとも後の熱処理に耐えうる程度の耐熱性を有する基板を用いることができる。
　絶縁層１１としては、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。絶縁層１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いることができる。絶縁層１１の被形成面が平坦でない場合には、絶縁層１１の成膜後に絶縁層１１の上面が平坦となるように平坦化処理を行ってもよい。
　続いて、絶縁層１１上に絶縁層４３と、絶縁層４３に埋め込まれた導電層２４ａ及び導電層２４ｂを形成する。
　例えば、まず導電層２４ａ及び導電層２４ｂとなる導電膜を成膜し、フォトリソグラフィ法を用いて不要な部分をエッチングにより除去して導電層２４ａ及び導電層２４ｂを形成する。続いて絶縁層４３となる絶縁膜を成膜したのち、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いて導電層２４ａ及び導電層２４ｂの上面が露出するように平坦化処理を行うことで、絶縁層４３を形成する。
　なお、絶縁層１１上に絶縁層４３を成膜し、絶縁層４３に導電層２４ａ及び導電層２４ｂが設けられる位置に開口を形成したのち、導電層２４ａ及び導電層２４ｂとなる導電膜を成膜し、絶縁層４３の上面が露出するように平坦化処理を行うことで、導電層２４ａ及び導電層２４ｂを形成してもよい。
　続いて、絶縁層４３ならびに導電層２４ａ及び導電層２４ｂを覆って絶縁層４４を形成する。絶縁層４４は、後の絶縁層４１とは異なる絶縁材料を用いて形成する。絶縁層４４は、スパッタリング法、ＡＬＤ法、ＣＶＤ法などの成膜方法により形成することができる。絶縁層４４としては、例えば窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートの一または複数を用いることができる。特に窒化シリコン及び、窒化酸化シリコンは自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層４４の下方に位置する構成から半導体層２１に水素が拡散することを防ぐこと、半導体層２１の酸素が絶縁層４４の下方に拡散することを防ぐことができ、好適である。
　続いて、絶縁層４４上に後に絶縁層４１となる絶縁膜４１Ａを形成する。
　絶縁膜４１Ａは、例えば、スパッタリング法、またはプラズマＣＶＤ法などの成膜方法で形成することが好ましい。絶縁層４１は半導体層２１と接するため、特にスパッタリング法を用いると、成膜ガスに水素を用いなくてよいため、水素の含有量の極めて少ない膜とすることができる。そのため、半導体層２１に水素が供給されることを抑制し、トランジスタ１０の電気特性の安定化を図ることができる。
　また、絶縁層４１は、半導体層２１のチャネル形成領域と接するため、絶縁膜４１Ａには酸化物絶縁膜を用いることが好ましい。特に、加熱により酸素を放出する酸化物絶縁膜を用いることが好ましい。絶縁膜４１Ａとしては、酸化シリコン、酸化窒化シリコンなどの酸化物絶縁膜を適用することが好ましい。
　続いて、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行うとよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にするとよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。以上のような加熱処理を行うことで、半導体層となる酸化物半導体膜の成膜前に、絶縁膜４１Ａなどに含まれる、水、水素などの不純物を低減できる。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ（０．００１ｐｐｍ）以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にするとよい。高純度化されたガスを用いて加熱処理を行うことで、絶縁層４１などに水分等が取り込まれることを可能な限り防ぐことができる。
　絶縁膜４１Ａの成膜後に、酸素を供給する処理を行ってもよい。これにより、のちに半導体膜２１ｆの形成後にかかる熱などにより、絶縁層４１から半導体膜２１ｆに酸素を供給することができる。
　酸素を供給する処理としては、例えば、酸素を含む雰囲気下での加熱処理、酸素を含む雰囲気下でのプラズマ処理（マイクロ波プラズマを含む）などが挙げられる。または、スパッタリング法により酸素を含む雰囲気下にて、酸化物膜（好適には金属酸化物膜）を成膜することで、絶縁層に酸素を供給してもよい。成膜した酸化物膜は、直後に除去してもよいし、そのまま残してもよい。なお、酸素を含む雰囲気としては、酸素ガス（Ｏ２）だけでなく、オゾン（Ｏ３）、一酸化二窒素（Ｎ２Ｏ）などの酸素を含む化合物のガスを含む雰囲気を含む。
　なお、上記加熱処理及び酸素を供給する処理の一方または双方は、絶縁膜４１Ａを絶縁層４１に加工した後であって、半導体膜２１ｆを形成する前に行ってもよい。
　続いて、絶縁膜４１Ａ及び絶縁層４４に、それぞれ導電層２４ａ、導電層２４ｂに達する一対の開口を形成する。開口の形成は、異方性のドライエッチングを用いて形成することが好ましい。これにより、アスペクト比の高い開口を形成することができる。また、加工に伴うエッチングマスクとして、ハードマスクを用いて形成してもよい。ハードマスクとしては、絶縁膜４１Ａとエッチング速度の選択比が大きい材料を用いることができ、絶縁膜、導電膜、または半導体膜を用いることができる。
　続いて、当該開口を埋めるように導電膜を成膜し、絶縁膜４１Ａの上面が露出するように平坦化処理を行うことで、導電層２５ａ及び導電層２５ｂを形成する（図４Ａ乃至図４Ｅ）。
　続いて、絶縁膜４１Ａ、導電層２５ａ、及び導電層２５ｂの上面に接して、平面視において細長い形状（短冊状ともいう）の層２１Ｓを形成する（図５Ａ乃至図５Ｅ）。層２１Ｓは、層２１Ｓとなる膜を成膜し、フォトリソグラフィ法により不要な部分を除去することで形成する。層２１Ｓは、導電層２５ａの上面、導電層２５ｂの上面、及びこれらの間の絶縁膜４１Ａの一部と接するように設ける。ここで、層２１Ｓを加工する際に用いるレジストマスク３５は、後の絶縁膜４１Ａのエッチングマスクとしても用いるため、除去せずに残しておくことが好ましい。
　層２１Ｓは結晶を有する。層２１Ｓは、半導体層２１となる半導体膜２１ｆが結晶成長する際の種又は核として機能する。本明細書等では、層２１Ｓ、又は層２１Ｓが有する結晶を、種結晶又は結晶核と言い換えることができる。また、層２１Ｓは結晶を有するため、層２１Ｓを、結晶部と言い換えることができる。
　続いて、絶縁膜４１Ａのレジストマスク３５及び層２１Ｓに覆われない部分をエッチングにより除去することにより、フィン状の絶縁層４１を形成することができる。その後、レジストマスク３５を除去する（図６Ａ乃至図６Ｅ）。絶縁膜４１Ａのエッチングは異方性のドライエッチング法を用いると、フィン状の絶縁層４１の側面を被形成面に対して概略垂直に加工することができるため、アスペクト比の高い絶縁層４１を形成でき、好ましい。
　続いて、絶縁層４４、導電層２５ａ、導電層２５ｂ、絶縁層４１、層２１Ｓを覆って半導体膜２１ｆを形成する（図７Ａ乃至図７Ｅ）。半導体膜２１ｆの形成は、ＡＬＤ法またはスパッタリング法を用いることができるが、ＡＬＤ法はスパッタリング法に比べて被覆性が高く、絶縁層４１、導電層２５ａ及び導電層２５ｂのそれぞれの側面を良好に被覆できるため好ましい。
　半導体膜２１ｆの成膜中、または半導体膜２１ｆを成膜したのちの加熱処理、またはこれら双方により、層２１Ｓに含まれる結晶を結晶核として結晶成長が進行し、結晶性の高い半導体膜２１ｆを形成することができる。なお、加熱処理の方法については、上記記載を参照できる。
　半導体膜２１ｆをＡＬＤ法により形成する場合、第１のプリカーサと、第１の酸化剤と、を用いることができる。第１のプリカーサは、インジウムを含むことが好ましい。このとき、半導体膜２１ｆとして、酸化インジウム膜が形成される。つまり、酸素以外に単一の元素を含む酸化物膜が成膜される。なお、ＡＬＤ法として、熱ＡＬＤ法を用いることが好適である。
　インジウムを含むプリカーサとして、トリメチルインジウム、トリエチルインジウム、エチルジメチルインジウム、トリス（１−メチルエチル）インジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、インジウム（ＩＩＩ）アセチルアセトナート、（３−（ジメチルアミノ）プロピル）ジメチルインジウム、（ジエチルホスフィノ）ジメチルインジウム、クロロジメチルインジウム、ブロモジメチルインジウム、及びジメチル（２−プロパノラト）インジウム等を用いることができる。
　また、インジウムを有するプリカーサとして、炭化水素を有しない、無機プリカーサを用いてもよい。インジウムを有する無機プリカーサとして、トリフルオロインジウム（フッ化インジウム（ＩＩＩ））、三塩化インジウム（塩化インジウム（ＩＩＩ））、三臭化インジウム（臭化インジウム（ＩＩＩ））、及び三ヨウ化インジウム（ヨウ化インジウム（ＩＩＩ））等のハロゲン系のインジウム化合物を用いることができる。三塩化インジウムは、分解温度が５００℃以上７００℃以下程度である。よって、三塩化インジウムを用いることで、４００℃以上６００℃以下程度、例えば５００℃で基板加熱を行いながら、ＡＬＤ法による成膜を行うことができる。
　半導体膜２１ｆの形成には、不純物濃度が低い材料、すなわち高純度のプリカーサを用いることが好ましい。例えば、純度が３Ｎ（９９．９％）以上であることが好ましく、４Ｎ（９９．９９％）以上がより好ましく、５Ｎ（９９．９９９％）以上がより好ましく、６Ｎ（９９．９９９９％）以上がさらに好ましい。高純度の材料を用いることで、半導体膜２１ｆ中の不純物を低減することができる。
　インジウムを含むプリカーサの、ガリウムの含有量及びアルミニウムの含有量はそれぞれ、１０００ｐｐｍ以下であることが好ましく、５００ｐｐｍ以下がより好ましく、１００ｐｐｍ以下がさらに好ましく、５０ｐｐｍ以下がさらに好ましく、１０ｐｐｍ以下がさらに好ましく、１ｐｐｍ以下がさらに好ましい。ガリウムの含有量が少ないプリカーサを用いることにより、半導体膜２１ｆにおけるガリウムの濃度を低減でき、トランジスタの信頼性を高めることができる。また、アルミニウムの含有量が少ないプリカーサを用いることにより、半導体膜２１ｆにおけるアルミニウムの濃度を低減でき、半導体膜２１ｆの結晶性を向上させることができる。
　第１の酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）、過酸化水素（Ｈ２Ｏ２）などを用いることができる。第１の酸化剤は、オゾン及び酸素の少なくとも一方を含むことが好ましい。水素を含まない、オゾン、酸素などを第１の酸化剤として用いることで、絶縁層４１に混入する水素量を低減できる。なお、第１の酸化剤は、水及び過酸化水素の少なくとも一方を含むことができる。これにより、結晶性の低い半導体膜２１ｆを形成することができる。
　結晶性の低い半導体膜２１ｆを形成したのち、層２１Ｓを結晶核として加熱処理により結晶化させることにより、結晶粒の大きな多結晶構造、または単結晶構造を有する半導体膜２１ｆを形成することができる。
　半導体膜２１ｆとしては、特に酸化インジウムを用いることが好ましい。
　酸化インジウムの結晶は立方晶構造（ビックスバイト型）である。半導体膜２１ｆに酸化インジウムを用いる場合、層２１Ｓは、例えば、酸化インジウムと同じ立方晶系の結晶を有することが好ましい。
　または、層２１Ｓは、六方晶構造又は三方晶構造の結晶を有することが好ましい。このとき、層２１Ｓが、層２１Ｓの表面又は被形成面に対する結晶方位が＜００１＞である結晶を有することで、結晶方位が＜１１１＞である結晶を有する半導体膜２１ｆを形成することができる。なお、六方晶構造又は三方晶構造の結晶として、層状の結晶構造を有する結晶を用いることができる。このとき、層状構造の結晶を有する層２１Ｓ上に、立方晶構造の結晶を有する半導体膜２１ｆが形成される。すなわち、ヘテロエピタキシャル成長技術、またはヘテロエピタキシャル成長、または軸成長（Ａｘｉａｌ　Ｇｌｏｗｔｈ）のような技術を用いて作製される積層構造として考えることもできる。なお、ここで軸成長とは、少なくとも層２１Ｓの結晶軸のうち一以上または結晶方位と、半導体膜２１ｆの結晶軸のうち一以上または結晶方位とが、一致あるいは概略一致していることを指す。
　層２１Ｓとしては、半導体膜２１ｆを構成する材料の結晶構造と格子不整合度の小さな結晶構造をとる材料を用いることが好ましい。これにより、半導体膜２１ｆを層２１Ｓ上に形成した際に、ヘテロエピタキシャル成長または軸成長が生じやすくなり、半導体膜２１ｆの一部を結晶化させやすくなる。
　格子不整合の度合いを評価する方法の一つとして、格子不整合度がある。被形成膜が有する結晶に対する、形成膜が有する結晶の格子不整合度Δａ［％］は、Δａ＝（（Ｌ１−Ｌ２）／Ｌ２）×１００で算出される。ここでＬ１は形成膜が有する結晶の単位格子ベクトルの長さまたは格子定数であり、Ｌ２は被形成膜が有する結晶の単位格子ベクトルの長さまたは格子定数である。
　層２１Ｓと半導体膜２１ｆとの格子不整合度Δａは、その絶対値が小さいほど好ましく、０であることが最も好ましい。例えばΔａは、−５％以上５％以下、好ましくは−４％以上４％以下、より好ましくは−３％以上３％以下、さらに好ましくは−２％以上２％以下とすることができる。
　層２１Ｓは、例えば半導体膜２１ｆと同一の金属元素を含む金属酸化物を含むことが好ましい。特に、層２１Ｓと半導体膜２１ｆの両方が、インジウム、錫、亜鉛、のうち一以上を含むことが好ましい。特に、層２１Ｓと半導体膜２１ｆの両方が、インジウムを含むことがより好ましい。
　層２１Ｓとして、酸化インジウム、インジウム−錫酸化物などの立方晶系の結晶構造を有する金属酸化物膜を用いることができる。または、酸化亜鉛、Ｉｎ−Ｇａ酸化物、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、又はＩｎ−Ｓｎ−Ｚｎ酸化物などの六方晶系の結晶構造を有する金属酸化物膜を用いることができる。または、酸化スズ、酸化チタンなどの正方晶系の結晶構造を有する金属酸化物膜を用いることもできる場合がある。
　層２１Ｓとして、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いることが好ましい。このとき、層２１Ｓは、インジウムと、ガリウムと、亜鉛と、酸素と、を有する。また、具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成とすることが好ましい。これらの組成の金属酸化物は層状構造を形成しやすいため、層２１Ｓとして好適である。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　Ｉｎ−Ｇａ−Ｚｎ酸化物及びＩｎ−Ｓｎ−Ｚｎ酸化物等は、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造をとりやすい。ＣＡＡＣ構造を有する酸化物を層２１Ｓに用いる場合、結晶核のｃ軸は、層２１Ｓの表面又は被形成面に垂直又は概略垂直となる。つまり、ＣＡＡＣ構造をとりやすい酸化物を層２１Ｓに用いることで、結晶核の結晶方位の制御性を高めることができる。すなわち、ＣＡＡＣ構造を有する層２１Ｓ上に形成された酸化インジウムは、結晶方位＜１１１＞が被形成面に垂直に配向した結晶となりやすい。
　層２１Ｓを覆って成膜された半導体膜２１ｆは、層２１Ｓと接触する部分を起点に、絶縁層４１の側面に沿って下向きに結晶成長が進行する。結晶成長は半導体膜２１ｆの成膜中、及び半導体膜２１ｆの成膜後の加熱処理、またはその双方で生じうる。これにより、絶縁層４１の側面の上端と接する部分から下端と接する部分にかけて、単一の結晶粒を有する半導体膜２１ｆを形成することができる。
　このようにして形成された半導体膜２１ｆは、結晶粒の大きな多結晶構造、または単結晶構造とすることができる。これにより、チャネル形成領域における電流経路上に位置する結晶粒界を低減することができ、より大きな電流を流すことが可能なトランジスタ１０を実現できる。特に、半導体膜２１ｆは、層２１Ｓを用いない場合と比較して大きな結晶粒を有するため、チャネル形成領域を一つの結晶粒で形成することも可能となり、チャネル形成領域においては、半導体膜２１ｆは実質的に単結晶とみなすことができる。半導体膜２１ｆが単結晶膜である場合には、チャネル形成領域の電流経路上に結晶粒界が存在しないため、より好ましい。
　なお、半導体膜２１ｆは、酸化インジウム以外の上述した金属酸化物膜を用いることもできる。その場合であっても、結晶性の高い半導体膜２１ｆを形成することができる。
　また、半導体膜２１ｆは、スパッタリング法により形成することもできる。半導体膜２１ｆは、金属酸化物ターゲットを用いたスパッタリング法で形成することができる。このとき、できるだけ結晶化しにくい条件で成膜することが好ましい。例えば成膜時の基板温度を室温以上１００℃以下、好ましくは室温以上８０℃以下、より好ましくは室温以上５０℃以下の条件で成膜することで、非晶質の半導体膜２１ｆが成膜できる。特に、基板を加熱することなく成膜することが好ましい。また、成膜ガス中の酸素の含有量を低くすることでも、結晶化しにくい条件とすることができる。例えば成膜ガスの総流量に対する酸素ガス（Ｏ２ガス）の流量の割合を、０％以上１０％以下、好ましくは０％以上５％以下とすることができる。
　結晶性の低い半導体膜２１ｆを成膜した直後、層２１Ｓと接する領域には、層２１Ｓの結晶方位を反映した結晶領域が形成されうる。その後、加熱処理を行うことで、結晶成長が進行し、結晶性の高い半導体膜２１ｆを形成することができる。
　続いて、半導体膜２１ｆに対して異方性のドライエッチングを行うことで、絶縁層４１、導電層２５ａ、及び導電層２５ｂのそれぞれの側面に位置する部分を残してそれ以外の部分を除去し、半導体層２１を形成する（図８Ａ乃至図８Ｅ）。このとき、層２１Ｓも除去される。なお、層２１Ｓが半導体膜２１ｆとのエッチング速度の選択比が大きい場合には、層２１Ｓが残存していてもよい。半導体膜２１ｆのエッチングにより、絶縁層４１、導電層２５ａ、及び導電層２５ｂの上面が露出する。
　続いて、絶縁層４４、半導体層２１、絶縁層４１、導電層２５ａ、及び導電層２５ｂ等を覆って絶縁層４２を形成する（図９Ａ乃至図９Ｅ）。その後、絶縁層４２の上面を平坦化することが好ましい。
　続いて、絶縁層４２の一部をエッチングにより除去することで、絶縁層４４、半導体層２１、及び絶縁層４１に達するスリット２０を形成する（図１０Ａ乃至図１０Ｅ）。絶縁層４２は、異方性のドライエッチング法を用いることが好ましい。
　続いて、絶縁層４２、絶縁層４４、半導体層２１、及び絶縁層４１を覆って、スリット２０の内部及び絶縁層４２の上面を被覆するように、絶縁層２２を形成する。絶縁層２２は、被覆性の高いＡＬＤ法により形成することが好ましい。
　続いて、スリット２０を埋めるように導電膜を成膜したのち、絶縁層４２の上面が露出するまで平坦化処理を行うことにより、スリット２０に埋め込まれた導電層２３を形成することができる。
　以上の工程により、図１Ａ乃至図１Ｅで例示したトランジスタ１０を作製することができる。
　以上が、作製方法例１についての説明である。
［作製方法例２］
　以下では、上記作製方法例１とは一部が異なる半導体装置の作製方法例について説明する。なお、上記作製方法例１と重複する部分については説明を省略する。
　以下では、半導体層２１のチャネル形成領域と導電層２５ａとの間、及びチャネル形成領域と導電層２５ｂとの間に、低抵抗領域を設ける構成について説明する。これにより、ソース−ドレイン間の寄生抵抗を低減でき、オン電流をより高めることが可能となる。
　図１１Ａ乃至図１１Ｄは、以下で例示する作製方法例の各工程における斜視概略図である。
　まず、作製方法例１と同様に、絶縁層１１上に絶縁層４３、導電層２４ａ、導電層２４ｂ、絶縁層４４、導電層２５ａ、導電層２５ｂ、絶縁層４１、及び半導体層２１を形成する。
　続いて、絶縁層４４、半導体層２１、及び絶縁層４１の一部を覆って、犠牲層３１を形成する（図１１Ａ）。犠牲層３１は、半導体層２１のチャネル形成領域となる領域を覆って設ける。また犠牲層３１は、後に絶縁層２２及び導電層２３が設けられる位置に形成することができる。
　犠牲層３１は、後に除去する際に、半導体層２１、絶縁層４４、絶縁層４２、及び絶縁層４１がエッチングされないように、これらとのエッチング速度の選択比が高い材料を用いることが好ましい。例えば犠牲層３１には、塗布法により形成される有機材料または無機材料を用いることができる。より具体的な例としては、ＳＯＣ（Ｓｐｉｎ　Ｏｎ　Ｃａｒｂｏｎ）膜、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜などの塗布型の絶縁膜を用いることができる。そのほか、犠牲層３１としては、スパッタリング法、ＣＶＤ法などの成膜方法により形成することができる。犠牲層３１に用いる材料としては、厚く形成できること、垂直に形成または加工できること、除去しやすい（残渣が生じない、被形成面へのダメージが小さい）こと、などの条件を満たすことが好ましい。
　犠牲層３１は、犠牲層３１となる膜を形成したのち、その上にレジストマスクを形成し、当該レジストマスクに覆われない領域をエッチングにより除去することにより形成することができる。このとき、犠牲層３１の幅は、後に形成されるスリット２０の幅に相当するため、犠牲層３１の幅が細いほど、チャネル長の短いトランジスタ１０を作製することができる。犠牲層３１を微細に加工するため、犠牲層３１となる膜として、ＳＯＣ膜と、ハードマスクとなる無機膜との積層膜を用いることが好ましい。当該無機膜としては、上記ＳＯＧ膜、またはスパッタリング法、ＣＶＤ法などにより形成した無機膜を用いることができる。
　犠牲層３１の幅（すなわちスリット２０の幅）は、３ｎｍ以上３０ｎｍ以下、好ましくは４ｎｍ以上２５ｎｍ以下、より好ましくは５ｎｍ以上２０ｎｍ以下とすることが好ましい。これにより、チャネル長の極めて小さいトランジスタを実現できる。なお、チャネル長の微細化が必要ない場合には、３０ｎｍよりも大きくすることもできる。
　続いて、半導体層２１の露出した領域に、不純物を供給する処理を行うことにより、半導体層２１の一部に低抵抗な領域２１Ｎを形成する（図１１Ｂ）。
　不純物としては、半導体層２１が有する金属酸化物に対してキャリア濃度を高める元素を用いることができる。当該元素としては、例えばチタン、アルミニウム、タンタル、タングステン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウムなどが挙げられる。特に、酸化物が導電性または半導体性を有する元素を用いることがより好ましい。
　または、不純物として水素、ホウ素、リン、及び貴ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン等）のうち一種または複数種を用いることもできる。例えば、原料ガスにＢＨ３、ＰＨ４などのガスを用い、質量分離することなく半導体層２１に供給することで、半導体層２１中にホウ素またはリンと、水素とを同時に供給することができる。
　このように半導体層２１のキャリア濃度の低い領域をトランジスタのチャネル形成領域（領域２１Ｃ）に用いて、キャリア濃度の高い領域２１Ｎをトランジスタのソース領域及びドレイン領域に用いることができる。これにより、高移動度で、オフ電流が低く、且つノーマリオフが可能なトランジスタ１０を実現することができる。
　例えば、トランジスタのチャネル形成領域（領域２１Ｃ）では、キャリア濃度の値が１×１０１５ｃｍ−３を含む範囲であり、例えば１×１０１４ｃｍ−３以上、１×１０１８ｃｍ−３以下の範囲とすることができる。半導体層２１に酸化インジウムを用いた場合、キャリア濃度を十分に低減することにより、ホール移動度の値を２７０ｃｍ２／（Ｖ・ｓ）程度にまで高められることが期待できる。
　領域２１Ｎはトランジスタのソース領域及びドレイン領域として機能する。領域２１Ｎでは、キャリア濃度の値が１×１０２０ｃｍ−３を含む範囲であり、例えば１×１０１９ｃｍ−３以上、１×１０２２ｃｍ−３以下の範囲とすることができる。キャリア濃度を十分に高くすることで、シート抵抗の値を１×１０−４Ω・ｃｍ以下にまで低減できることが期待できる。
　不純物元素の供給処理としては、例えばイオン注入法を用いることができる。イオン注入法は、イオンの加速エネルギー及びドーズ量により、深さ方向の濃度プロファイルを高い精度で制御することができる。また、原料ガスをイオン化し、当該イオンを質量分離して供給するイオン注入法を用いることで、特定の質量のイオンを供給でき、供給される元素の純度を高めることができる。または、イオンを質量分離せずに供給するイオン注入法を用いることで、生産性を高めることができる。本明細書等において、特に断りがない場合、質量分離の有無は限定されない。なお、イオンを質量分離して供給する方法をイオン注入法、イオンを質量分離せずに供給する方法をイオンドーピング法と呼ぶ場合もある。
　不純物元素の供給処理を行った後、加熱処理を行ってもよい。加熱処理の方法としては、上記記載を参照できる。
　続いて、絶縁層４４、半導体層２１、導電層２５ａ、導電層２５ｂ、絶縁層４１、犠牲層３１等を覆って、絶縁層４２を形成したのち、平坦化処理を行って犠牲層３１の上面（上部）を露出させる。その後、犠牲層３１を除去することにより、絶縁層４２にスリット２０を形成する（図１１Ｃ）。
　このとき、図１１Ｃに示すように、半導体層２１のスリット２０内に位置する領域が高抵抗な領域２１Ｃとなり、絶縁層４２に覆われる領域が低抵抗な領域２１Ｎとなる。
　その後、上記作製方法例１と同様に、絶縁層２２と導電層２３とを形成することにより、トランジスタを作製することができる（図１１Ｄ）。
　このような方法を用いることで、オン電流の高いトランジスタを作製することができる。
［作製方法例の変形例］
　以下では、上記作製方法例２とは一部が異なる半導体装置の作製方法例について説明する。
　まず、上記作製方法例２と同様にして、犠牲層３１まで形成する（図１２Ａ）。
　続いて、絶縁層４４、半導体層２１、導電層２５ａ、導電層２５ｂ、絶縁層４１、犠牲層３１等を覆って、絶縁層３２を形成する（図１２Ｂ）。絶縁層３２としては、絶縁層４４と同様の材料を用いることができる。絶縁層３２は、犠牲層３１の側面に沿って設けられる部分を有する。
　続いて、絶縁層３２を介して、半導体層２１の犠牲層３１に覆われない領域に、不純物元素の供給処理を行う。このとき、半導体層２１は、絶縁層３２の犠牲層３１の側面に接する部分に覆われる領域には、不純物元素が供給されない。また、不純物元素の供給処理を、絶縁層３２を介して行うことで、不純物元素の再脱離を防止できる、半導体層２１へのダメージを低減できる、などの利点がある。
　続いて、上記作製方法例２と同様に絶縁層４２を形成したのちに平坦化処理を行い、犠牲層３１の上面を露出させる。その後、犠牲層３１を除去する（図１２Ｃ）。図１２Ｃでは、絶縁層３２を輪郭のみ示している。
　このとき、半導体層２１の絶縁層４２と重なる領域には、低抵抗な領域２１Ｎが形成される。一方、絶縁層４２と重ならない領域であって、且つ絶縁層３２と重なる領域２１Ｌは、チャネル形成領域となる領域２１Ｃと同様に、キャリア濃度が低く高抵抗な領域となる。このような領域２１Ｌを設けることにより、領域２１Ｎから領域２１Ｃへの不純物元素の拡散を抑制でき、チャネル長を極めて小さくしてもスイッチング特性が良好で、且つ信頼性の高いトランジスタを実現することができる。
　その後、上記作製方法例２と同様に絶縁層２２及び導電層２３を形成することにより、トランジスタを作製することができる（図１２Ｄ）。
　図１２Ｄに示すトランジスタは、半導体層２１、導電層２５ａ、導電層２５ｂ、絶縁層４１、及び絶縁層２２と、絶縁層４２との間に、絶縁層３２が設けられた構成を有する。絶縁層３２に、水素に対してバリア性を有する膜を用いることで、絶縁層３２が保護層として機能し、外部から半導体層２１に水素が拡散することを防ぐことができ、信頼性の高いトランジスタを実現できる。
　以上が、作製方法例の変形例についての説明である。
［応用例］
　以下では、上記構成例で例示したトランジスタ１０の応用例について説明する。
｛応用例１｝
　図１３に示す構成は、絶縁層４１を複数有する場合の例である。複数の絶縁層４１は、絶縁層４１の平面視における短辺方向に等間隔に配置されている。図１３では、絶縁層４１を３つ配置した場合の例を示すが、２つまたは４つ以上とすることもできる。
　導電層２５ａ及び導電層２５ｂは、それぞれ複数の絶縁層４１の全てと接するように、平面視において角の丸い長方形の形状を有している。導電層２５ａ及び導電層２５ｂは、長手方向が、絶縁層４１の長手方向と交差（好ましくは直交）するように設ける。導電層２５ａは、図示しない導電層２４ｂと接続され、導電層２５ｂは導電層２４ｂと接続される。
　このような構成とすることで、チャネル幅の大きなトランジスタを実現できる。すなわち、ｎ個（ｎは２以上の自然数）の絶縁層４１を設ける場合には、絶縁層４１を１つ有する構成に対してチャネル幅をｎ倍とすることができる。これにより、大きな電流を流すことが可能となり、回路の高速動作を実現できる。
　また、図１３に示す導電層２５ａ及び導電層２５ｂとすることで、半導体層２１に生じうる構造欠陥（絶縁層４１の形状不良、絶縁層４２の応力、またはトランジスタの作製工程などに起因する、半導体層２１の構造欠陥）の発生を抑制できる場合がある。これにより、シリコンを用いたトランジスタにおいて、フィン型の半導体領域の両端にダミーゲートを設け、当該半導体領域の構造欠陥の発生を抑制する技術と同様の効果が期待できる。
　なお、ここでは導電層２５ａと導電層２５ｂの形状を上記と異ならせる例を示したが、上記構成例で例示したような円柱状の導電層２５ａ及び導電層２５ｂを、絶縁層４１の数だけ設ける構成とすることもできる。その場合には、導電層２４ａと導電層２４ｂとが、各導電層２５ａまたは各導電層２５ｂと接続する構成とすることができる。
｛応用例２｝
　図１４Ａに示す構成は、導電層２５ａと導電層２５ｂとの間に、トランジスタ１０と、トランジスタ１０ＦＥとを直列に接続した例である。
　トランジスタ１０ＦＥは、トランジスタ１０のゲート絶縁層として機能する絶縁層２２を、絶縁層２２ＦＥに置き換えた構成を有する。
　絶縁層２２ＦＥとしては、強誘電性を示す絶縁材料を適用することができる。これにより、トランジスタ１０ＦＥを、強誘電体トランジスタ（ＦｅＦＥＴ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）として用いることができる。強誘電体トランジスタの他の構成としては、トランジスタのゲートに強誘電体キャパシタが接続される構成などがある。強誘電体トランジスタは、ゲートに一定以上の電圧を印加することによって、強誘電体トランジスタのしきい値電圧を変化させることができる。これにより、データを保持することが可能となり、強誘電体トランジスタを不揮発性の記憶素子として機能させることができる。このとき、絶縁層２２ＦＥは強誘電体トランジスタの誘電体層として機能するともいえる。
　絶縁層２２ＦＥに適用できる強誘電性を示す材料としては、酸化ハフニウム、酸化ジルコニウム、酸化ハフニウムジルコニウムなどの酸化物が挙げられる。また、これら酸化物に、３族（ＩＩＩａ族）元素を添加した材料を用いることが好ましい。例えば、スカンジウム、イットリウム及びランタノイドに属する元素のうち、一種以上を含むことが好ましい。このような元素を添加することで、強誘電性を安定的に発現させることができ、繰り返し書き換えを行った際の特性劣化が抑制され、信頼性を向上させることができ、絶縁層２２ＦＥの耐圧を向上させることができる。なお、絶縁層２２ＦＥには、強誘電性を示す材料だけでなく、反強誘電性を示す材料を用いることもできる。
　ハフニウム及びジルコニウムの一方又は双方を含む酸化物は、スパッタリング法、ＡＬＤ法などといった薄膜の成膜法を用いて作製された、極めて薄い膜であっても容易に強誘電性を示すため、半導体製造プロセスとの親和性が高く、作製コストを低減することができる。
　そのほか、絶縁層２２ＦＥとして、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウム、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。また絶縁層２２ＦＥとして、ポリフッ化ビニリデン（ＰＶＤＦ）、またはフッ化ビニリデン（ＶＤＦ）とトリフロロエチレン（ＴｒＦＥ）の共重合体などの、有機強誘電体を用いてもよい。
　中でも強誘電性を示す材料として、酸化ハフニウム、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨＺＯ）、ＨＺＯにさらにイットリウムを含む材料（ＨＺＹＯ）は、数ｎｍといった薄膜であっても強誘電性を示すため、好ましい。酸化ハフニウム、ＨＺＯ、またはＨＺＹＯを含む膜を用いることで、絶縁層２２ＦＥの膜厚を、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、より好ましくは３ｎｍ以上２０ｎｍ以下、さらに好ましくは４ｎｍ以上１０ｎｍ以下にすることができる。
　なお、ここでは、トランジスタ１０ＦＥの絶縁層２２ＦＥとして、強誘電性を示す絶縁層を用いる例を示したが、絶縁層２２と同様の構成とすることもできる。その場合、導電層２５ａと導電層２５ｂとの間に、直列接続された２つのトランジスタを備えることができる。
｛応用例３｝
　図１４Ｂに示す構成は、導電層２５ａと導電層２５ｂとの間に、トランジスタ１０と、容量素子８０を有する例である。トランジスタ１０のソース及びドレインの一方に容量素子が接続されるため、図１４Ｂに示す構成は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルとして用いることができる。
　容量素子８０は、半導体層２１の一部と、導電層８２と、これらの間に位置する絶縁層８１を有する。半導体層２１の一部が容量素子８０の一方の電極として機能する。絶縁層８１は容量素子８０の誘電体層として機能する。
　絶縁層８１は、絶縁層４４、半導体層２１、及び絶縁層４１を覆って設けられる。また導電層８２は絶縁層８１を覆って設けられる。また容量素子８０を覆って、絶縁層４２が設けられている。
　絶縁層８１としては、酸化シリコンよりも比誘電率の高い材料を含むことが好ましい。例えば、窒化シリコン、酸化ジルコニウム、酸化アルミニウムなどを用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、静電破壊を抑制できる。
　なお、ここでは半導体層２１の一部を容量素子８０の一方の電極として用いる例を示したが、絶縁層８１と半導体層２１との間に半導体層２１と接する導電層を設け、当該導電層を容量素子８０の一方の電極として用いてもよい。これにより、容量素子８０を構成する電極を低抵抗化でき、より高速な充放電動作が可能となる。
｛応用例４｝
　本発明の一態様の金属酸化物を有するトランジスタは、シリコンにチャネルが形成されるトランジスタ（以下、Ｓｉトランジスタともいう）と組み合わせることにより、様々な回路を実現することが可能となる。以下では、Ｓｉトランジスタとトランジスタ１０と有する構成について説明する。
　図１５及び図１６に示す構成は、Ｓｉトランジスタであるトランジスタ９０と、トランジスタ１０とを積層した場合の例を示している。図１５は、トランジスタ９０及びトランジスタ１０のチャネル長方向の断面であり、図１６はそのチャネル幅方向の断面である。
　図１５及び図１６において、トランジスタ９０を有する機能層１６と、機能層１６上にトランジスタ１０を有する機能層１５と、を有するともいえる。
　トランジスタ９０は、基板９１上に設けられ、ゲートとして機能する導電層９４と、ゲート絶縁層として機能する絶縁層９３と、基板９１の一部からなる半導体領域９２と、ソース領域またはドレイン領域として機能する低抵抗領域９５ａ及び低抵抗領域９５ｂと、を有する。トランジスタ９０は、Ｐ型またはＮ型いずれでもよい。
　ここで、図１６に示すように、トランジスタ９０はチャネルが形成される半導体領域９２（基板９１の一部）が凸形状（フィン形状）を有する。また、半導体領域９２の側面及び上面を、絶縁層９３を介して、導電層９４が覆うように設けられている。このようなトランジスタ９０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。ここでは、３つの凸部を有する例を示している。
　また、図１５では、基板９１の凸形状を有する部分の両端を覆うように、一対のダミーゲート９４ｄが設けられている。当該凸形状は薄いため、加工時のダメージ、欠陥等の影響を受けやすいため、ダミーゲート９４ｄにより、凸形状の変形、結晶欠陥などを抑制し、トランジスタ特性の劣化、信頼性の低下を抑制することができる。
　トランジスタ９０が設けられる機能層１６とトランジスタ１０が設けられる機能層１５との間には、層間絶縁層と配線層とが交互に積層された配線層９８を有することが好ましい。図１５では、トランジスタ９０の低抵抗領域９５ｂが、配線及びプラグを介してトランジスタ１０の導電層２４ａと接続されている例を示している。
　図１５ではトランジスタ１０の例として、図３で例示したトランジスタを用いている。また図１５では、トランジスタ１０と絶縁層４２との間に絶縁層３２が設けられている。また、トランジスタ１０を覆って絶縁層４５と、絶縁層４５上に絶縁層４６と、が設けられている。絶縁層４５は、保護層として機能し、外部から水素などの不純物が拡散することを防ぐ機能を有する。また絶縁層４６は層間絶縁層として機能する。
　図１７には、トランジスタ１０の上方に、さらに記憶装置を積層した場合の例を示している。当該記憶装置は、マトリクス状に配列した複数のメモリセル４０を有する。
　図１７において、トランジスタ９０を有する機能層１６と、機能層１６上にトランジスタ１０を有する機能層１５と、機能層１５上にメモリセル４０を有する機能層１７を有するともいえる。
　メモリセル４０は、容量素子６０と、トランジスタ５０とが積層された構成を有する。メモリセル４０は、例えばＤＲＡＭのメモリセルとして機能する。
　容量素子６０は、導電層６１と、導電層６３と、これらに挟持され、誘電体として機能する絶縁層６２を有する。絶縁層６２としては、強誘電性を示す絶縁層を用いることもできる。
　絶縁層４６上に絶縁層７１と、絶縁層７１に埋め込まれた導電層６４が設けられている。導電層６４は配線として機能する。また導電層６４上には、導電層６４に達する開口を備える絶縁層７２が設けられている。絶縁層７２の開口の内部において、導電層６１、絶縁層６２及び導電層６３が積層して設けられている。導電層６１は、絶縁層７２の開口の内部において導電層６４と接して設けられ、導電層６３は当該開口を埋めるように設けられている。導電層６１と絶縁層６２は絶縁層７２上に位置する部分を有し、複数の容量素子６０に共通に設けられる。導電層６３は、絶縁層６２を覆う絶縁層７３に埋め込まれる部分を有する。
　トランジスタ５０は、ソース電極とドレイン電極とが異なる高さに位置し、半導体層を高さ方向に電流が流れる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するということができるため、本発明の一態様は、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタ、縦チャネル型トランジスタなどと呼ぶことができる。
　トランジスタ５０は、半導体層５１と、ソース電極及びドレイン電極の一方として機能する導電層５４と、他方として機能する導電層５５と、ゲート絶縁層として機能する絶縁層５２と、ゲート電極として機能する導電層５３と、を有する。
　トランジスタ５０の半導体層５１には、半導体特性を示す金属酸化物（酸化物半導体）を用いることが好ましい。例えば半導体の代表的な材料であるシリコンは、ソース領域及びドレイン領域を形成するために、当該領域にドナーまたはアクセプタとして機能する不純物をドープする必要がある。しかしながら、本発明の一態様の縦型のトランジスタでは、ソースとドレインの高さが異なること、チャネル形成領域が基板面に対して縦方向に位置することなどから、半導体層への不純物のドープを高精度に行うことが難しい場合がある。一方、酸化物半導体は、このような不純物のドープを行わなくてもソース電極及びドレイン電極との良好な接続ができるため、本発明の一態様のように三次元構造を有するトランジスタを歩留まりよく作製することができる。
　酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ状態におけるソース−ドレイン間のリーク電流（以下、オフ電流ともいう）が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。
　導電層５４は、導電層５３の上面に接して設けられる。導電層５４上に絶縁層７４と、絶縁層７４上に導電層５５と、が設けられる。導電層５５と絶縁層７４は、導電層５５に達する開口を有する。半導体層５１は、導電層５５と接する部分、絶縁層７４の開口内において、絶縁層７４の側面と接する部分、及び導電層５４と接する部分を有する。絶縁層５２は半導体層５１を覆って設けられ、導電層５３は絶縁層５２を覆って設けられる。半導体層５１と絶縁層５２は絶縁層７４上に位置する部分を有し、複数のトランジスタ１０に共通に設けられている。導電層５３は、絶縁層５２上の絶縁層７５に埋め込まれる部分を有する。また、絶縁層７５上に導電層５３と接する導電層５６が設けられる。導電層５６は、奥行き方向に配列する複数のトランジスタ１０の導電層５３と接続される。
　トランジスタ１０を覆って絶縁層７６と、絶縁層７６上に絶縁層７７が設けられていてもよい。絶縁層７６は層間絶縁層として機能し、絶縁層７７は保護層として機能する。なお、絶縁層７６と絶縁層７７の積層順を変更してもよい。
　例えば、トランジスタ１０とトランジスタ９０により駆動回路、演算回路、制御回路等を構成し、その上方に積層してメモリセル４０を有する記憶装置を設けることができる。これにより、配線長が極めて短くなるため、高速動作が可能な記憶装置を実現することができる。
　なお、メモリセル４０を積層して設けてもよい。例えば２層、４層、８層、または１６層以上積層することができる。メモリセル４０の積層数が多いほど、記憶容量を増大させることが可能となる。
　以上が、応用例についての説明である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置が有するトランジスタの半導体層に用いることのできる、酸化インジウム膜について説明する。
　なお、本明細書等において、膜中に少なくとも結晶部又は結晶領域を有する酸化インジウムを、結晶の酸化インジウム（ｃｒｙｓｔａｌ　ＩＯ）又は結晶性酸化インジウム（ｃｒｙｓｔａｌｌｉｎｅ　ＩＯ）という。例えば、ｃｒｙｓｔａｌ　ＩＯ又はｃｒｙｓｔａｌｌｉｎｅ　ＩＯとして、単結晶の酸化インジウム、多結晶の酸化インジウム、微結晶の酸化インジウム等が挙げられる。
　酸化インジウムは、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも表記する）、酸化亜鉛などの酸化物半導体とは全く異なる物性を有する半導体材料である。
　酸化インジウム、シリコン、及びＩＧＺＯのホール（Ｈａｌｌ）移動度のキャリア濃度依存性について説明する。図１８Ａはシリコン（Ｓｉ）及び酸化インジウム（ＩｎＯＸ）、図１８ＢはＩＧＺＯに対する、ホール移動度のキャリア濃度依存性についての模式図である。
　まず、ＩＧＺＯは、図１８Ｂに矢印で示すように、キャリア濃度が高いほどホール移動度が高い傾向を示す。一方、酸化インジウムは、図１８Ａに矢印で示すように、キャリア濃度が低いほどホール移動度が高い傾向を示す（非特許文献１参照）。この傾向はシリコンと同様の傾向であり、材料中のドーパント（不純物）の濃度が低いほど、不純物散乱が減少しホール移動度が高くなる。すなわち酸化インジウムは、高純度且つ真性であるほど、ホール移動度が高くなる。この結果から、酸化インジウムはＩＧＺＯとは異なり、シリコンに近い物性を持つ物質であるといえる。なお、図１８Ａに示す酸化インジウムの特性は、単結晶を想定した場合である。そのため、酸化インジウムが非単結晶（例えば、多結晶）のとき、図１８Ａに示す特性と異なる場合がある。
　図１８Ａにおいて、キャリア濃度の低い範囲Ｒ１はホール移動度が極めて高いため、例えばトランジスタのチャネル形成領域に好適なキャリア濃度の範囲であるといえる。例えば、酸化インジウムの場合、範囲Ｒ１は、キャリア濃度の値が１×１０１５ｃｍ−３を含む範囲であり、例えば１×１０１４ｃｍ−３以上、１×１０１８ｃｍ−３以下の範囲である。キャリア濃度を十分に低減することにより、ホール移動度の値を２７０ｃｍ２／（Ｖ・ｓ）程度にまで高められることが期待できる。
　なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ１である領域は、キャリア濃度を低める元素を含むことができる。キャリア濃度を低める元素として、例えば、マグネシウム、カルシウム、亜鉛、カドミウム、銅などが挙げられる。これらの元素がインジウムと置換することで、キャリア濃度を低くすることができる。また、キャリア濃度を低める元素として、例えば、窒素、リン、ヒ素、アンチモンなどが挙げられる。例えば、窒素、リン、ヒ素、またはアンチモンが酸素と置換することで、キャリア濃度を低くすることができる。
　一方、キャリア濃度の高い範囲Ｒ２は電気抵抗が低く、例えばトランジスタのソース領域及びドレイン領域、または抵抗体、もしくは透明導電膜に好適なキャリア濃度の範囲であるといえる。範囲Ｒ２は、キャリア濃度の値が１×１０２０ｃｍ−３を含む範囲であり、例えば１×１０１９ｃｍ−３以上、１×１０２２ｃｍ−３以下の範囲である。キャリア濃度を十分に高くすることで、抵抗率を１×１０−４Ω・ｃｍ以下にまで低減できることが期待できる。
　なお、酸化インジウムにおいて、キャリア濃度が範囲Ｒ２である領域は、キャリア濃度を高める元素を含むことができる。例えば、トランジスタのソース電極及びドレイン電極と共通の元素を含むことが好ましい。キャリア濃度を高める元素は、例えばチタン、ジルコニウム、ハフニウム、タンタル、タングステン、モリブデン、錫、シリコン、ホウ素などが挙げられる。特に、酸化物が導電性または半導体性を有する元素を用いることがより好ましい。なお、キャリア濃度を高める元素の供給方法としては、当該元素を含む膜を形成して拡散させる方法、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。なお、本明細書等において、特に断りがない場合、質量分離の有無は限定されない。例えば、本明細書等において、イオンを質量分離して供給する方法をイオン注入法、イオンを質量分離せずに供給する方法をイオンドーピング法と呼称する。
　このように酸化インジウムにおいて、キャリア濃度の低い領域をトランジスタのチャネル形成領域に用いて、キャリア濃度の高い領域をトランジスタのソース領域及びドレイン領域に用いる。つまり、酸化インジウムは、価電子制御が可能な酸化物ともいえる。なお、ＩＧＺＯは、ＩＧＺＯと接する電極の応力に起因して、ソース領域及びドレイン領域に歪が形成され、ｎ型領域が形成される場合がある。一方で、酸化インジウムは、ＩＧＺＯとは異なり、価電子制御が可能であるため、ＩＧＺＯのように膜中に歪を形成しなくてもよい。膜中に歪が少ないと、信頼性を高めることが期待できる。例えば、キャリア濃度が図１８Ａに示す範囲Ｒ１である領域と、範囲Ｒ２である領域とを、酸化インジウム膜中で作り分けることで、所謂ｎ−ｉ−ｎ接合（ｎ型領域と、ｉ型領域と、ｎ型領域との接合）を作ることができる。なお、シリコンを用いるトランジスタにおける価電子制御は、一般的に知られている。一方で、酸化インジウムを用いるトランジスタにおける価電子制御は、通常は想到しえない、新規な技術思想である。
　上記の技術思想を用いることで、本明細書等における酸化インジウムを有するトランジスタは、以下に示す特徴（１）~（５）のうち、２つ以上、好ましくは３つ以上、さらに好ましくは４つ以上、最も好ましくは５つを有する。（１）オン電流が高い（別言すると高移動度である）。（２）オフ電流が低い。（３）ノーマリーオフが可能である。（４）高い信頼性を有する。（５）遮断周波数（ｆＴ）が高い。例えば、本明細書等における酸化インジウムを有するトランジスタは、高移動度であり、オフ電流が低く、且つノーマリーオフが可能である。当該トランジスタは、高移動度であり、且つノーマリーオンのトランジスタとは異なる。
　なお、半導体がｉ型であるとは、フェルミ準位（Ｅｆ）と、真性フェルミ準位（Ｅｉ）とが、同じである（Ｅｆ＝Ｅｉ）と言い換えることができる。図１８Ｂに示すように、ＩＧＺＯにおいては、キャリア濃度が低いほどホール移動度は小さくなる。そのため最終的にＥｆ＝Ｅｉとなった場合には、キャリアがなくなる（言い換えると絶縁物に近い物性となる）ため、トランジスタとして動作しなくなる可能性がある。一方で、酸化インジウムにおいては、図１８Ａに示すように、キャリア濃度が低いほどホール移動度は大きくなり、最終的にＥｆ＝Ｅｉとなった場合には、ホール移動度が最大となる。すなわち、酸化インジウムを有するトランジスタは、Ｅｆ＝Ｅｉとすることで、高い電界効果移動度が可能となる。なお、酸化インジウムを有するトランジスタは、キャリア濃度が低いため、ノーマリーオフとなりやすい。そのため、酸化インジウムを有するトランジスタは、ノーマリーオフであり、且つ高い電界効果移動度を実現することができる。
　なお、ノーマリーオフとは、ゲートに電位を印加しない、またはゲート−ソース間電圧が０Ｖのときに、トランジスタに電流が流れない状態のことをいう。また、ノーマリーオフは、トランジスタのしきい値電圧（Ｖｔｈ）またはシフト値（Ｖｓｈ）で評価することができる。なお、特段の説明がない限り、Ｖｔｈは定電流法で算出することとする。より具体的には、Ｖｔｈとは、トランジスタのＩｄ−Ｖｇ特性における、ドレイン電流（Ｉｄ）×チャネル長（Ｌ）÷チャネル幅（Ｗ）の値が、１ｎＡ（１×１０−９Ａ）となるときのゲート電圧（Ｖｇ）とする。また、Ｖｓｈとは、トランジスタのＩｄ−Ｖｇ特性におけるドレイン電流（Ｉｄ）を対数表記した際の最大の傾きの接線とＩｄ＝１ｐＡ（１×１０−１２Ａ）の直線との交点のゲート電圧（Ｖｇ）、またはトランジスタのＩｄ−Ｖｇ特性におけるＩｄを対数表記した際の傾きが最大となる２点間から外挿した直線とＩｄ＝１ｐＡの直線との交点のＶｇである。例えば、Ｖｔｈ及びＶｓｈのいずれか一方または双方が、ゼロまたは正の値であれば、ノーマリーオフのトランジスタとみなすことができる。
　また、酸化インジウムを有するトランジスタにおいて、半導体をｉ型にするため、すなわちＥｆ＝Ｅｉを実現するためには、酸化インジウム膜に接する膜構成が重要となる。例えば、酸化インジウムを有するトランジスタにおいて、酸化インジウム膜に接する酸化シリコン膜と、酸化ハフニウム膜と、窒化シリコン膜と、を積層した膜構成が挙げられる。当該膜構成とすることで、Ｅｆ＝Ｅｉであり、且つ信頼性の高い半導体装置とすることができる。
　なお、上記の膜構成において、酸化シリコン膜の代わりに、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ガリウム膜などの酸素を有する膜を用いることもできる。また、上記の膜構成において、窒化シリコン膜の代わりに、窒化酸化シリコン膜、酸化窒化シリコン膜などを用いることもできる。また、窒化シリコン膜よりも酸化インジウム膜側に位置する酸化ハフニウム膜は、水素のゲッタリングサイトとして機能する。
　また、上記の膜構成は、酸化インジウム膜側から、酸化インジウム膜へ酸素の供給が可能な膜（例えば、酸化シリコン膜）と、水素のゲッタリングが可能な膜（例えば、酸化ハフニウム膜）と、酸素及び水素の入り込みを抑制する膜（例えば、窒化シリコン膜）と、が積層された構成と捉えることもできる。当該構成とすることで、酸化インジウム膜中の酸素欠損は、酸化シリコン膜中の酸素により補填される。また、酸化インジウム膜中の水素は、加熱処理などにより酸化ハフニウム膜に捕獲される。また、窒化シリコン膜を設けることで、外部から酸素及び水素の入り込みが少ない膜構成となる。すなわち、上記の膜構成とすることで、酸化インジウム膜は、よりｉ型に近づけることが可能となる。したがって、上述の酸化インジウム膜を有するトランジスタは、高い電界効果移動度及び高い信頼性を有する。
　続いて、トランジスタに適用する酸化インジウム膜について説明する。酸化インジウム膜は、結晶性を有する（すなわち、結晶粒を有する）ことが好ましい。結晶粒を有する膜として、単結晶膜、多結晶膜、又は結晶粒を含む非晶質膜（微結晶膜ともいう）などが挙げられる。特に、酸化インジウム膜は、多結晶膜が好ましく、より好ましくは単結晶膜である。単結晶膜は結晶粒界（グレインバウンダリともいう）を有さない。結晶粒界には、キャリアの流れを阻害する不純物（代表的には、絶縁性の不純物、絶縁性の酸化物など）が偏析しやすい。単結晶膜を用いることで、結晶粒界におけるキャリア散乱等を抑制することができ、高い電界効果移動度を示すトランジスタを実現できる。また、当該結晶粒界に起因するトランジスタ特性のばらつきを抑制できる、といった優れた効果を奏する。
　また、多結晶膜は、微結晶膜または非晶質膜と比較して、キャリア散乱を低減させることが可能となり、高い電界効果移動度を示すため好ましい。多結晶膜を用いる場合には、結晶粒のサイズができるだけ大きく、結晶粒界が少ない膜を用いることが好ましい。なお、酸化インジウムの多結晶膜が適用されたトランジスタにおいて、チャネル形成領域に結晶粒界を有さない、または結晶粒界が観察されない場合は、多結晶膜に含まれる単結晶領域内にチャネル形成領域が位置するため、単結晶の酸化インジウムが適用されたトランジスタとみなすことができる。
　なお、酸化インジウムの結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、又は電子回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。又は、これらを複数組み合わせて分析を行ってもよい。
　また、本明細書等において、チャネル形成領域において結晶粒界が観察されない半導体層、チャネル形成領域が１つの結晶粒に含まれる半導体層、又は、チャネル形成領域内の少なくとも２つの領域において、結晶軸の方向が同一である半導体層を、単結晶膜と呼ぶことができる。また、チャネル形成領域において、１つの結晶粒内で、ある結晶軸又はある結晶方位を回転の軸として、他の結晶軸の方向が連続的に変化する半導体層を、単結晶膜と呼ぶことができる。
　なお、チャネル形成領域とは、半導体層のうち、ゲート絶縁層を介してゲート電極と重なる（または対向する）領域であって、ソース電極と接する領域とドレイン電極と接する領域との間に位置する領域を指す。チャネル形成領域における電流経路は、ソース電極とドレイン電極との最短距離である。そのため、チャネル形成領域における、結晶粒、結晶粒界、結晶軸、結晶方位等は、半導体層、ソース電極、及びドレイン電極を含む断面観察にて確認できる。
　チャネル形成領域の酸化インジウム膜は、不純物濃度が低いほど好ましい。チャネル形成領域の酸化インジウム膜中の不純物は、キャリアの散乱源となりうるため、電界効果移動度の低下の要因となりうる。また、これら不純物が酸化インジウム膜の結晶成長を阻害する要因ともなりうる。酸化インジウム膜に対する不純物としては、ホウ素、シリコンなどが挙げられる。酸化インジウム膜は、これら不純物の濃度が、それぞれ、０．１％以下であることが好ましく、０．０１％（１００ｐｐｍ）以下であることがさらに好ましい。なお、炭素、水素などは、成膜時の成膜ガスまたはプリカーサに含まれうる元素であり、上記不純物よりも多く酸化インジウム膜中に残存する場合がある。
なお、チャネル形成領域の酸化インジウム膜は、その結晶が立方晶構造（ビックスバイト型）を保持する範囲で、インジウムと同じ３価の陽イオンになりうる元素を含んでもよい。例えば、ガリウム、アルミニウムなどの周期表第１３族元素、及び周期表第３族元素などが挙げられる。これらの元素は、酸化物中では３価の陽イオンとして主に存在するため、酸化インジウムのキャリア濃度を低く維持できる。
　また、本明細書等における酸化インジウム膜は、膜密度が高い。ここで、本発明の一態様に適用可能な酸化インジウム膜（ここでは、Ｉｎ２Ｏ３）の膜密度を表１に示す。
　表１に示すように、酸化インジウム膜の膜密度は、Ｓａｍｐｌｅ１乃至Ｓａｍｐｌｅ６の６水準にて評価している。なお、表１において、条件１は、酸化インジウム膜の下地膜の条件であり、Ｓａｍｐｌｅ１乃至Ｓａｍｐｌｅ３はガラス、Ｓａｍｐｌｅ４はスパッタリング法で形成したＳｉＯｘ膜、Ｓａｍｐｌｅ５及びＳａｍｐｌｅ６はイットリア安定化ジルコニア（ＹＳＺ）である。また、条件２は、酸化インジウム膜の成膜条件であり、Ｓａｍｐｌｅ１乃至Ｓａｍｐｌｅ３は、スパッタリング（ＳＰ）法による成膜であり、Ｓａｍｐｌｅ４乃至Ｓａｍｐｌｅ６は、ＡＬＤ法による成膜である。また、条件３は、酸化インジウム膜成膜後の加熱処理条件であり、Ｓａｍｐｌｅ１、Ｓａｍｐｌｅ４及びＳａｍｐｌｅ５は、熱処理無し（ａｓ−ｄｅｐｏ）、Ｓａｍｐｌｅ２は、３５０℃ベーク、ＣＤＡ雰囲気、Ｓａｍｐｌｅ３は、６５０℃ベーク、ＣＤＡ雰囲気、Ｓａｍｐｌｅ６は、２５０℃ベーク、真空雰囲気である。
　なお、表１において、ＣＤＡとは、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を意味する。なお、酸化インジウム膜成膜後の加熱処理（条件３に対応）の雰囲気の水素、及び水などの含有量は、極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。
　表１に示すように、酸化インジウム膜は、加熱処理を行うことで、加熱処理を行わない場合（Ｓａｍｐｌｅ１、Ｓａｍｐｌｅ４またはＳａｍｐｌｅ５）と比較して膜密度が高くなる傾向を示す。これは、加熱処理により、膜中から不純物元素（例えば、炭素、窒素、水素、アルゴンなど）が脱離することにより、酸化インジウム膜が高純度化することに起因する。また、Ｓａｍｐｌｅ５及びＳａｍｐｌｅ６に示すようにＹＳＺ上の酸化インジウム膜は、膜密度が７．００ｇ／ｃｍ３を超える。なお、酸化インジウム膜の膜密度の理論値は、７．１８ｇ／ｃｍ３である。本明細書等における、酸化インジウム膜の膜密度の範囲としては、６．７０ｇ／ｃｍ３以上７．１８ｇ／ｃｍ３以下であり、好ましくは、６．９０ｇ／ｃｍ３以上７．１８ｇ／ｃｍ３以下であり、さらに好ましくは、７．００ｇ／ｃｍ３以上７．１８ｇ／ｃｍ３以下である。
　なお、膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ）、またはＸ線反射率測定法（ＸＲＲ）を用いることができる。膜密度の違いは、断面の透過電子顕微鏡（ＴＥＭ）像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。
　このような酸化インジウム膜をトランジスタに用いることで、トランジスタの電界効果移動度を、５０ｃｍ２／（Ｖ・ｓ）以上、好ましくは１００ｃｍ２／（Ｖ・ｓ）以上、より好ましくは１５０ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２００ｃｍ２／（Ｖ・ｓ）以上、さらに好ましくは２５０ｃｍ２／（Ｖ・ｓ）以上とすることができる。
　酸化インジウム膜の特徴の一つとして、ＩＧＺＯ膜と比較して酸素の透過性（拡散性）が高いことが挙げられる。図１８Ｃに示すように、酸化インジウム膜（ＩｎＯＸと表記）に拡散する酸素（Ｏ）は、酸化インジウム膜を透過し、酸素分子（Ｏ２）として放出される。また、膜に含まれる水素と反応することで、水分子（Ｈ２Ｏ）として放出される場合もある。また、膜中に酸素欠損（ＶＯ）が存在する場合には、拡散する酸素原子が酸素欠損を補填する。酸化インジウム膜は酸素が拡散しやすいことから、ＩＧＺＯ膜と比較して酸素欠損を補填しやすいともいえる。
　このように、酸化インジウム膜は、ＩＧＺＯ膜と比較して膜中の酸素欠損を低減しやすいため、このような酸化インジウム膜をトランジスタに適用することで、極めて高い信頼性を示すトランジスタを実現できる。
　また、図１８Ｃに示すように、酸化インジウム膜は水素を拡散する。酸化インジウム膜に外部から拡散する水素は、酸化インジウム膜を透過し、水素分子（Ｈ２）として放出される。または、膜に含まれる酸素と反応することで、水分子として放出される。
　酸化インジウム膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。キャリアの緩和時間が一定値であると仮定する場合、電子（キャリア）の有効質量が小さいほど、電子移動度が高くなる。つまり、電子の有効質量が小さい酸化インジウムをトランジスタに用いることで、トランジスタのオン電流、又は電界効果移動度を高めることができる。
　表２に、単結晶の酸化インジウム（ここでは、Ｉｎ２Ｏ３）と、単結晶のシリコン（Ｓｉ）について、それぞれの有効質量を示す。表２に示すように、酸化インジウムは、電子の有効質量が小さく、正孔の有効質量は大きいという特徴がある。また酸化インジウムの電子の有効質量は結晶方位にほとんど依存しないという特徴がある。そのため、結晶性を有する酸化インジウムをトランジスタに用いることで、電界効果移動度の高いトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタを実現できる。さらに、正孔の有効質量が大きいため、オフ電流が極めて小さいトランジスタを実現できる。例えば、縦型のトランジスタに酸化インジウム膜を適用することで、チャネル幅１μｍあたりのオフ電流が、１２５℃の環境下において、１ｆＡ（１×１０−１５Ａ）以下、または１ａＡ（１×１０−１８Ａ）以下であり、室温（２５℃）環境下において、１ａＡ（１×１０−１８Ａ）以下、または１ｚＡ（１×１０−２１Ａ）以下とすることができる。また、表２に示すように、酸化インジウムはシリコンよりも電子の有効質量が小さく、正孔の有効質量が大きいため、Ｓｉトランジスタよりも電界効果移動度が高く、且つ、オフ電流の低いトランジスタを実現できる可能性がある。
　結晶性を有する酸化インジウム膜の少なくとも一部に接するようにシード層を設けることが好ましい。シード層には、酸化インジウムとの格子定数の差（格子不整合ともいう）が小さい結晶を含む材料を用いることが好ましい。これにより、酸化インジウム膜の結晶性を向上させることができる。なお、結晶性を有する酸化インジウム膜の少なくとも一部に接する層の一つとして、基板（例えば単結晶基板）を用いてもよい。
　格子不整合の度合いを評価する方法の一つとして、以下に示す格子不整合度の値を用いる方法がある。シード層が有する結晶に対する、形成膜（ここでは酸化インジウム膜）が有する結晶の格子不整合度Δａ［％］は、Δａ＝（（Ｌ１−Ｌ２）／Ｌ２）×１００で算出される。ここでＬ１は形成膜が有する結晶の単位格子ベクトルの長さまたは格子定数であり、Ｌ２はシード層が有する結晶の単位格子ベクトルの長さまたは格子定数である。
　シード層と、酸化インジウム膜との格子不整合度Δａは、その絶対値が小さいほど好ましく、０であることが最も好ましい。例えばΔａは、−５％以上５％以下、好ましくは−４％以上４％以下、より好ましくは−３％以上３％以下、さらに好ましくは−２％以上２％以下とすることができる。
　ここで、酸化インジウムの結晶は立方晶構造（ビックスバイト型）である。例えば、イットリア安定化ジルコニア（ＹＳＺ）の結晶は立方晶構造（蛍石型）とすることができる。立方晶構造のＹＳＺの結晶に対する、酸化インジウムの結晶の格子不整合度は、−２％以上２％以下の範囲内であり、ＹＳＺ基板上に酸化インジウムの単結晶膜をエピタキシャル成長させることができる。
　なお、シード層の結晶構造と、酸化インジウム膜の結晶構造とは、晶系または結晶方位が同一でなくてもよい場合がある。例えば、立方晶構造の結晶を有する酸化インジウム膜の下に、六方晶構造または三方晶構造の結晶を有する膜を用いることもできる。例えば、シード層の表面の結晶方位を［００１］とし、酸化インジウム膜の下面の結晶方位を［１１１］とすることで、エピタキシャル成長に必要な結晶方位に関わる要件を満たすことができる。六方晶系または三方晶系の結晶として、例えば、ウルツ鉱型構造、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、およびこれらの変形型構造などがある。ＹｂＦｅ２Ｏ４型構造またはＹｂ２Ｆｅ３Ｏ７型構造を有する結晶の一例としては、ＩＧＺＯなどが挙げられる。なお、酸化インジウムの単結晶膜は、ＹＳＺ基板上だけではなく、絶縁膜上にも形成することができる。一方で、シリコンは、絶縁膜上に単結晶膜を形成するのが困難である。なお、シリコンの結晶は、ダイヤモンド構造である。このように、単結晶という意味では、酸化インジウムと、シリコンとは、同様の性質を有する。一方で、絶縁膜上に単結晶を形成できるかという観点において、酸化インジウムとシリコンを比較すると、異なる性質を有する。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、Ｓｉトランジスタと本発明の一態様に係るＯＳトランジスタを用いたＣＭＯＳ型の回路構成例について説明する。
　ＳｉトランジスタはＯＳトランジスタよりも電界効果移動度が高く動作速度が速い。また、ＯＳトランジスタはＳｉトランジスタよりもオフ電流が極めて小さい。特に、チャネルが形成される半導体層にインジウム酸化物（酸化インジウムともいう）を用いたＯＳトランジスタでは、極めて小さいオフ電流とＳｉトランジスタに匹敵する高い電界効果移動度が得られる。ＯＳトランジスタとＳｉトランジスタを組み合わせて用いることにより、消費電力が低く、高速動作可能なＣＭＯＳ型の回路が実現できる。
　本実施の形態では、ＳｉトランジスタとＯＳトランジスタを用いた回路の一例として、論理回路であるＮＯＴ回路、ＮＯＲ回路及びＮＡＮＤ回路の構成例を説明する。また、バッファー回路、リングオシレータ、ＤＦＦ回路（ＤＦＦ：Ｄｅｌａｙ　Ｆｌｉｐ　Ｆｌｏｐ）、ＤＦＦ回路を用いたシフトレジスタ回路、セレクタ及びアナログスイッチの構成例を説明する。
［ＮＯＴ回路］
　図１９Ａは、ＮＯＴ回路（ＮＯＴ）の構成例を示す回路図である。ＮＯＴ回路は、反転回路、インバータ回路などとも呼ばれる。図１９ＢにＮＯＴ回路の回路記号を示す。図１９ＣはＮＯＴ回路の動作を説明するタイミングチャートである。
　図１９Ａに示すＮＯＴ回路は、トランジスタＴｒ１１及びトランジスタＴｒ１２を有する。トランジスタＴｒ１１としてｐ型トランジスタとして機能するＳｉトランジスタを用い、トランジスタＴｒ１２としてｎ型トランジスタとして機能するＯＳトランジスタを用いる。トランジスタＴｒ１１のソース又はドレインの一方には電位Ｈ（例えば、高電源電位である電位ＶＤＤ）が供給される。また、トランジスタＴｒ１１のソース又はドレインの他方はトランジスタＴｒ１２のソース又はドレインの一方及び端子Ｙと接続される。トランジスタＴｒ１２のソース又はドレインの他方には、電位Ｌ（例えば、低電源電位である電位ＶＳＳ）が供給される。また、トランジスタＴｒ１１のゲートとトランジスタＴｒ１２のゲートは端子Ａと接続される。
　図１９Ａに示すＮＯＴ回路では、端子Ａが入力端子として機能し、端子Ｙが出力端子として機能する。ＮＯＴ回路は、端子Ａに電位Ｈが入力されると端子Ｙから電位Ｌが出力され、端子Ａに電位Ｌが入力されると端子Ｙから電位Ｈが出力される（図１９Ｃ参照）。
　また、図１９Ｃに示すように、ＮＯＴ回路は、配線抵抗、寄生容量、ノイズなどにより鈍りが生じた入力信号を、鈍りの無い又は鈍りが軽減された信号に補正して出力する機能（「波形整形機能」ともいう）を有する。また、ＮＯＴ回路は、入力信号の電圧振幅を増幅して出力する機能を有する。ＮＯＴ回路の出力は、容量素子Ｃｘ、トランジスタＴｒｘなどの負荷に供給される。ＮＯＴ回路の出力にはトランジスタＴｒ１１又はトランジスタＴｒ１２を介して電源が供給されるため、出力に接続された負荷を駆動する能力を高めることができる。ＮＯＴ回路は負荷を駆動する能力を高める機能（「駆動力向上機能」ともいう）を有する。
［ＮＯＲ回路］
　図２０Ａは、２入力１出力型のＮＯＲ回路（ＮＯＲ）の構成例を示す回路図である。また、図２０Ｂに、ＮＯＲ回路の回路記号を示す。図２０Ａに示すＮＯＲ回路は、トランジスタＴｒ２１と、トランジスタＴｒ２２と、トランジスタＴｒ２３と、トランジスタＴｒ２４と、を有する。トランジスタＴｒ２１及びトランジスタＴｒ２２にｐ型トランジスタとして機能するＳｉトランジスタを用い、トランジスタＴｒ２３及びトランジスタＴｒ２４にｎ型トランジスタとして機能するＯＳトランジスタを用いることができる。
　図２０Ａにおいて、トランジスタＴｒ２１のソース又はドレインの一方には電位Ｈが供給される。トランジスタＴｒ２１のソース又はドレインの他方はトランジスタＴｒ２２のソース又はドレインの一方と接続される。トランジスタＴｒ２２のソース又はドレインの他方は、トランジスタＴｒ２３のソース又はドレインの一方、トランジスタＴｒ２４のソース又はドレインの一方及び端子Ｙと接続される。トランジスタＴｒ２３のソース又はドレインの他方及びトランジスタＴｒ２４のソース又はドレインの他方には、電位Ｌが供給される。
　また、トランジスタＴｒ２１のゲートは、トランジスタＴｒ２３のゲート及び端子Ａと接続される。また、トランジスタＴｒ２２のゲートは、トランジスタＴｒ２４のゲート及び端子Ｂと接続される。
　図２０Ａ及び図２０Ｂに示すＮＯＲ回路は、端子Ａと端子Ｂの双方に電位Ｌが入力されると、端子Ｙから電位Ｈを出力する機能を有する。また、端子Ａ及び端子Ｂの一方又は双方に電位Ｈが入力されると、端子Ｙから電位Ｌを出力する機能を有する。
　また、図２０Ｃに示すように、ＮＯＲ回路の出力にＮＯＴ回路の入力を接続することで、ＯＲ回路が実現できる。
［ＮＡＮＤ回路］
　図２０Ｄは、２入力１出力型のＮＡＮＤ回路（ＮＡＮＤ）の構成例を示す回路図である。また、図２０Ｅに、ＮＡＮＤ回路の回路記号を示す。図２０Ｄに示すＮＡＮＤ回路は、トランジスタＴｒ３１と、トランジスタＴｒ３２と、トランジスタＴｒ３３と、トランジスタＴｒ３４と、を有する。トランジスタＴｒ３１及びトランジスタＴｒ３２にｐ型トランジスタとして機能するＳｉトランジスタを用い、トランジスタＴｒ３３及びトランジスタＴｒ３４にｎ型トランジスタとして機能するＯＳトランジスタを用いることができる。
　図２０Ｄにおいて、トランジスタＴｒ３１のソース又はドレインの一方及びトランジスタＴｒ３２のソース又はドレインの一方には電位Ｈが供給される。また、トランジスタＴｒ３１のソース又はドレインの他方及びトランジスタＴｒ３２のソース又はドレインの他方は、トランジスタＴｒ３３のソース又はドレインの一方及び端子Ｙと接続される。トランジスタＴｒ３３のソース又はドレインの他方は、トランジスタＴｒ３４のソース又はドレインの一方と接続される。トランジスタＴｒ３４のソース又はドレインの他方には、電位Ｌが供給される。
　トランジスタＴｒ３１のゲートは、トランジスタＴｒ３４のゲート及び端子Ｂと接続される。トランジスタＴｒ３２のゲートは、トランジスタＴｒ３３のゲート及び端子Ａと接続される。
　図２０Ｄ及び図２０Ｅに示すＮＡＮＤ回路は、端子Ａと端子Ｂの双方に電位Ｈが入力されると、端子Ｙから電位Ｌを出力する機能を有する。また、端子Ａ及び端子Ｂの一方又は双方に電位Ｌが入力されると、端子Ｙから電位Ｈを出力する機能を有する。
　また、図２０Ｆに示すように、ＮＡＮＤ回路にＮＯＴ回路を組み合わせることで、ＡＮＤ回路が実現できる。
［バッファー回路］
　図２１Ａに、バッファー回路の回路記号を示す。偶数個のＮＯＴ回路を直列に接続することで、バッファー回路（ＢＦ）を実現できる。図２１Ｂに２つのＮＯＴ回路で構成されたバッファー回路の構成例を示す。図２１Ｃはバッファー回路の動作を説明するタイミングチャートである。
　バッファー回路では論理演算が行われず、入力した論理値と同じ値が出力される。具体的には、電位Ｈが入力されると電位Ｈが出力され、電位Ｌが入力されると電位Ｌが出力される。また、バッファー回路はＮＯＴ回路と同様に波形整形機能（図２１Ｃ参照）、駆動力向上機能などを有する。バッファー回路を用いることで、信号を反転させずに、鈍りが生じた信号の補正及び負荷に対する駆動力の向上を実現できる。
［リングオシレータ］
　リングオシレータ（「発振回路」ともいう）は、奇数個のＮＯＴ回路を環状に接続することで実現できる。図２１Ｄに、ＮＯＴ回路で構成されたリングオシレータ（ＲＯ）の構成例を示す。図２１Ｄでは、５つのＮＯＴ回路で構成されたリングオシレータを示している。リングオシレータは、電力が供給されると交流信号を生成する（発振する）機能を有する。図２１Ｅはリングオシレータの発振を例示する図である。
　一般に、リングオシレータを構成するｎ個（ｎは３以上の奇数）のＮＯＴ回路のうち、１個目を「１段目」と呼ぶ場合がある。また、ｎ個目を「ｎ段目」と呼ぶ場合がある。ＮＯＴ回路で構成されたリングオシレータは、各段のＮＯＴ回路の出力が次段のＮＯＴ回路の入力に接続された構成を有する。また、ｎ段目のＮＯＴ回路の出力は１段目のＮＯＴ回路の入力に接続される。
　また、ＮＯＴ回路では、入力された信号の反転信号が出力されるまでに一定の遅延時間が生じる。ｎは奇数であるため、１段目の出力の信号がｎ段分遅れて１段目に入力される。これによりリングオシレータが発振する。すなわち、図２１Ｃに示す端子Ｙに交流信号が供給される。リングオシレータを用いることで、例えば、回路内部でクロック信号を生成することができる。また、リングオシレータの発振周波数を測定することにより、ＮＯＴ回路の遅延時間を知ることができる。
［ＤＦＦ回路］
　図２２Ａは、Ｄフリップフロップ回路（ＤＦＦ）の構成例を示す回路図である。また、図２２Ｂに、Ｄフリップフロップ回路の回路記号を示す。ＤＦＦは、クロック信号入力端子ＣＫ、入力端子Ｄ及び出力端子Ｑを有する。
　図２２Ａに示すＤフリップフロップ回路は、トランジスタＴｒ４１乃至トランジスタＴｒ４９、トランジスタＴｒ５１乃至トランジスタＴｒ５９、トランジスタＴｒ６１、トランジスタＴｒ６２、トランジスタＴｒ７１、及びトランジスタＴｒ７２を有する。トランジスタＴｒ４１乃至トランジスタＴｒ４９、トランジスタＴｒ６１及びトランジスタＴｒ６２にｐ型トランジスタとして機能するＳｉトランジスタを用い、トランジスタＴｒ５１乃至トランジスタＴｒ５９、トランジスタＴｒ７１及びトランジスタＴｒ７２にｎ型トランジスタとして機能するＯＳトランジスタを用いることができる。
　トランジスタＴｒ４１のソース又はドレインの一方、トランジスタＴｒ４２のソース又はドレインの一方、トランジスタＴｒ４４のソース又はドレインの一方、トランジスタＴｒ４６のソース又はドレインの一方、トランジスタＴｒ４８のソース又はドレインの一方、トランジスタＴｒ６１のソース又はドレインの一方及びトランジスタＴｒ６２のソース又はドレインの一方には電位Ｈが供給される。
　トランジスタＴｒ４１のソース又はドレインの他方は、トランジスタＴｒ５１のソース又はドレインの一方、トランジスタＴｒ４４のゲート、トランジスタＴｒ４６のゲート、トランジスタＴｒ５３のゲート及びトランジスタＴｒ５９のゲートと接続される。トランジスタＴｒ４１のゲートは、クロック信号入力端子ＣＫ、トランジスタＴｒ５１のゲート、トランジスタＴｒ４２のゲート、トランジスタＴｒ４８のゲート、トランジスタＴｒ５５のゲート及びトランジスタＴｒ５７のゲートと接続される。
　トランジスタＴｒ４２のソース又はドレインの他方は、トランジスタＴｒ４３のソース又はドレインの一方と接続される。トランジスタＴｒ４４のソース又はドレインの他方は、トランジスタＴｒ４５のソース又はドレインの一方と接続される。トランジスタＴｒ４３のソース又はドレインの他方は、トランジスタＴｒ４５のソース又はドレインの他方、トランジスタＴｒ５２のソース又はドレインの一方、トランジスタＴｒ５４のソース又はドレインの一方、トランジスタＴｒ６１のゲート及びトランジスタＴｒ７１のゲートと接続される。トランジスタＴｒ４３のゲートは、トランジスタＴｒ５２のゲート及び入力端子Ｄと接続される。
　トランジスタＴｒ５２のソース又はドレインの他方は、トランジスタＴｒ５３のソース又はドレインの一方と接続される。トランジスタＴｒ５４のソース又はドレインの他方は、トランジスタＴｒ５５のソース又はドレインの一方と接続される。トランジスタＴｒ４５のゲートは、トランジスタＴｒ５４のゲート、トランジスタＴｒ６１のソース又はドレインの他方、トランジスタＴｒ７１のソース又はドレインの一方、トランジスタＴｒ４７のゲート及びトランジスタＴｒ５６のゲートと接続される。トランジスタＴｒ４６のソース又はドレインの他方は、トランジスタＴｒ４７のソース又はドレインの一方と接続される。トランジスタＴｒ４８のソース又はドレインの他方は、トランジスタＴｒ４９のソース又はドレインの一方と接続される。
　トランジスタＴｒ４７のソース又はドレインの他方は、トランジスタＴｒ５６のソース又はドレインの一方、トランジスタＴｒ４９のソース又はドレインの他方、トランジスタＴｒ５８のソース又はドレインの一方、トランジスタＴｒ６２のゲート及びトランジスタＴｒ７２のゲートと接続される。トランジスタＴｒ６２のソース又はドレインの他方は、トランジスタＴｒ７２のソース又はドレインの一方、トランジスタＴｒ４９のゲート、トランジスタＴｒ５８のゲート及び出力端子Ｑと接続される。
　トランジスタＴｒ５６のソース又はドレインの他方は、トランジスタＴｒ５７のソース又はドレインの一方と接続される。トランジスタＴｒ５８のソース又はドレインの他方は、トランジスタＴｒ５９のソース又はドレインの一方と接続される。トランジスタＴｒ５１のソース又はドレインの他方、トランジスタＴｒ５３のソース又はドレインの他方、トランジスタＴｒ５５のソース又はドレインの他方、トランジスタＴｒ７１のソース又はドレインの他方、トランジスタＴｒ５７のソース又はドレインの他方、トランジスタＴｒ５９のソース又はドレインの他方及びトランジスタＴｒ７２のソース又はドレインの他方には電位Ｌが供給される。
　図２２Ａ及び図２２Ｂに示すＤＦＦは、クロック信号入力端子ＣＫに入力される信号が電位Ｌから電位Ｈに変化するタイミングで、ＤＦＦに入力端子Ｄに供給されている情報（電位）が書き込まれ、次にクロック信号入力端子ＣＫに入力される信号が電位Ｌから電位Ｈに変化するタイミングまで当該情報を保持する機能を有する。また、出力端子Ｑからは、ＤＦＦが保持している情報に基づく信号（電位Ｈ又は電位Ｌ）が常に出力される。
　図２３Ａは、シフトレジスタ回路（ＳＲ）の構成例を示すブロック図である。ＳＲは、複数のＤＦＦを含む。また、本明細書などにおいて、１段目（１つ目）のＤＦＦを「ＤＦＦ［１］」と示し、ＤＦＦ［１］の出力端子Ｑから出力される電位（データ）を「データＯＵＴ［１］」と示す。図２３Ａでは、４段（４つ）のＤＦＦ（ＤＦＦ［１］乃至ＤＦＦ［４］）を含むＳＲのブロック図を示している。また、図２３Ａでは、ＤＦＦ［１］乃至ＤＦＦ［４］それぞれの出力端子Ｑから、出力されるデータをデータＯＵＴ［１］乃至データＯＵＴ［４］と示している。
　図２３Ｂは、ＳＲの動作を説明するタイミングチャートである。奇数段目のＤＦＦのクロック信号入力端子ＣＫには、クロック信号である信号ＣＬＫが入力される。偶数段目のＤＦＦのクロック信号入力端子ＣＫには、信号ＣＬＫの反転信号が入力される。
　ＤＦＦ［１］の入力端子Ｄにはパルス信号である信号ＳＰＬが入力される。ＤＦＦ［１］は信号ＣＬＫと同期して入力された信号ＳＰＬに応じた信号を保持し、データＯＵＴ［１］として出力する。なお、データＯＵＴ［１］は、ＤＦＦ［１］が保持しているデータに応じた値になる。
　また、データＯＵＴ［１］はＤＦＦ［２］の入力端子Ｄに入力される。ＤＦＦ［２］は信号ＣＬＫと同期して入力されたデータＯＵＴ［１］に応じた信号を保持し、データＯＵＴ［２］として出力する。同様に、データＯＵＴ［２］はＤＦＦ［３］の入力端子Ｄに入力され、データＯＵＴ［３］はＤＦＦ［４］の入力端子Ｄに入力される。
　このように、ＳＲは、入力された信号ＳＰＬを信号ＣＬＫと同期して順次後段のＤＦＦに転送する機能を有する。また、ＳＲは、信号ＣＬＫと同期して複数のＤＦＦから出力されるデータＯＵＴの電位を順次切り替える機能を有する。
　また、ＳｉトランジスタとＯＳトランジスタは重ねて設けることが好ましい。ＳｉトランジスタとＯＳトランジスタを重ねて設けることで、占有面積が小さい回路を実現できる。また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。このため、ＯＳトランジスタはＳｉトランジスタの発熱の影響を受けにくく、安定して動作できる。また、ＳｉトランジスタとＯＳトランジスタを重ねて設けることによって、両者の接続距離を極めて短くできる。その結果、配線抵抗及び寄生容量が減少し、当該回路の高速駆動が実現できる。また、当該回路の消費電力が低減される。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
［セレクタ］
　複数のトランジスタを用いることで、セレクタ（「選択回路」ともいう）が実現できる。図２４Ａ及び図２４Ｂは、セレクタ（ＳＥＬ）の構成例を示す回路図である。
　図２４Ａは、回路１００１、回路１００２及び回路１００３と電源ＰＷの間にセレクタを設ける例を示している。図２４Ａに示すセレクタは、トランジスタＴｒ８１、トランジスタＴｒ８２及びトランジスタＴｒ８３を有する。トランジスタＴｒ８１、トランジスタＴｒ８２及びトランジスタＴｒ８３は、それぞれがスイッチとして機能する。
　図２４Ａにおいて、トランジスタＴｒ８１のソース又はドレインの一方、トランジスタＴｒ８２のソース又はドレインの一方及びトランジスタＴｒ８３のソース又はドレインの一方のそれぞれは、配線ＰＬを介して電源ＰＷと接続される。また、トランジスタＴｒ８１のソース又はドレインの他方は回路１００１と接続される。また、トランジスタＴｒ８２のソース又はドレインの他方は回路１００２と接続される。また、トランジスタＴｒ８３のソース又はドレインの他方は回路１００３と接続される。
　すなわち、回路１００１はトランジスタＴｒ８１を介して電源ＰＷと接続され、回路１００２はトランジスタＴｒ８２を介して電源ＰＷと接続され、回路１００３はトランジスタＴｒ８３を介して電源ＰＷと接続される。トランジスタＴｒ８１乃至トランジスタＴｒ８３のそれぞれは、回路１００１乃至回路１００３への電力供給を制御するパワートランジスタとして機能する。ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧がＳｉトランジスタよりも高いため、パワートランジスタに好適である。
　また、回路１００１、回路１００２及び回路１００３と電源ＰＷの間にセレクタを設けることにより、動作中の回路へ電力を供給し、動作を停止している回路への電力供給を停止するパワーゲーティングを行うことができる。
　図２４Ｂは、回路１００１、回路１００２及び回路１００３と回路１１００の間にセレクタを設ける例を示している。
　図２４Ｂにおいて、トランジスタＴｒ８１のソース又はドレインの一方、トランジスタＴｒ８２のソース又はドレインの一方及びトランジスタＴｒ８３のソース又はドレインの一方のそれぞれは、配線ＳＬを介して回路１１００と接続される。セレクタを用いることによって、例えば、回路１１００の出力信号の供給先を回路１００１、回路１００２及び回路１００３の中から選択できる。もしくは、回路１００１、回路１００２及び回路１００３のうち、どの回路の出力信号を回路１１００に供給するか選択できる。
　また、例えば、回路１００１、回路１００２及び回路１００３に回路１１００からクロック信号が供給されている場合、動作中の回路へクロック信号を供給し、動作を停止している回路へのクロック信号の供給を停止するクロックゲーティングを行うことができる。
　また、複数の回路間で極性が異なる信号の授受を行う場合、当該複数の回路間に設けるスイッチとしてアナログスイッチ（ＡＳＷ）を用いることが好ましい。図２４Ｃはアナログスイッチの構成例を示す回路図である。図２４Ｃに示すアナログスイッチは、ｐ型トランジスタであるトランジスタＴｒ８４と、ｎ型トランジスタであるトランジスタＴｒ８５と、を有する。
　トランジスタＴｒ８４のソース又はドレインの一方は、トランジスタＴｒ８５のソース又はドレインの一方と接続され、かつ、アナログスイッチの入力端子又は出力端子の一方として機能する。トランジスタＴｒ８４のソース又はドレインの他方は、トランジスタＴｒ８５のソース又はドレインの他方と接続され、かつ、アナログスイッチの入力端子又は出力端子の他方として機能する。また、トランジスタＴｒ８４のゲートは端子Ａと接続され、トランジスタＴｒ８５のゲートは端子ＡＢと接続される。
　また、図２４Ｃでは、アナログスイッチの入力端子又は出力端子の一方と回路１１００が接続され、アナログスイッチの入力端子又は出力端子の他方と回路１００１が接続される例を示している。また、端子Ａと端子ＡＢには、常に互いに反転した電位が供給される。例えば、アナログスイッチをオン状態にする場合は、端子Ａに電位Ｌを供給し、端子ＡＢに電位Ｈを供給する。また、アナログスイッチをオフ状態にする場合は、端子Ａに電位Ｈを供給し、端子ＡＢに電位Ｌを供給する。
　スイッチとしてアナログスイッチを用いることにより、極性が異なる信号の伝達をより確実に行うことができる。アナログスイッチは、図２４Ａ及び図２４Ｂに示したセレクタなどに用いることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　本実施の形態では、本発明の一態様である半導体装置を有するロジック回路の構成例について説明する。
　図２５Ａは、本発明の一態様の半導体装置を有するロジック回路の例を示す回路図である。図２５Ａには、ロジック回路ＲＣ１、ＲＣ２、およびトランジスタＳＷ１、ＳＷ２、ＳＷ３を図示している。
　ロジック回路ＲＣ１、ＲＣ２は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）プロセスで作製されるＳｉトランジスタを有する。ロジック回路ＲＣ１、ＲＣ２は、例えばＮＯＴ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲなどといった基本的な論理ゲートである。または、これらの論理ゲートの組み合わせであるフリップフロップ、レジスタ、シフトレジスタ等の回路とすることができる。または、複数の上記回路の組み合わせである大規模な演算回路とすることができる。
　ロジック回路ＲＣ１は、例えばＮＯＴゲートの場合、入力端子（ＩＮ）に入力される入力データＳＩＮの論理を反転した論理を出力端子（ＯＵＴ）に出力する。入力端子および出力端子は、論理ゲートの種類に応じて複数とすることもできる。また図２５Ａにおいて、ロジック回路ＲＣ１の出力端子に接続される配線をノードＮｏｄｅＡとしている。
　ロジック回路ＲＣ２は、例えばＮＯＴゲートの場合、入力端子（ＩＮ）に入力されるノードＮｏｄｅＢに保持される信号の論理を反転した論理を出力端子（ＯＵＴ）から出力信号ＳＯＵＴとして出力する。図２５Ａにおいて、ロジック回路ＲＣ２の入力端子に接続される配線をノードＮｏｄｅＢとしている。
　ロジック回路ＲＣ１、ＲＣ２はそれぞれ、電位ＶＤＤが供給される配線に接続される。ロジック回路ＲＣ１は、トランジスタＳＷ１を介して電位ＶＳＳが供給される電源線に接続される。ロジック回路ＲＣ２は、トランジスタＳＷ２を介して電位ＶＳＳが供給される電源線に接続される。電位ＶＤＤおよび電位ＶＳＳは、ロジック回路ＲＣ１、ＲＣ２を動作させるための電源電位である。またロジック回路ＲＣ１の出力端子は、トランジスタＳＷ３を介してロジック回路ＲＣ２の入力端子と接続される。
　トランジスタＳＷ１乃至ＳＷ３は、上記実施の形態で説明した、チャネル形成領域となる酸化物半導体層にインジウムを有するトランジスタである。トランジスタＳＷ１、ＳＷ２は、パワーゲーティング用のスイッチとして機能する。トランジスタＳＷ３は、ロジック回路ＲＣ１、ＲＣ２の間の導通状態を制御するスイッチとして機能する。トランジスタＳＷ１乃至ＳＷ３はそれぞれ、制御信号ＳＰＧ１乃至ＳＰＧ３によってオンまたはオフが制御される。
　半導体装置の一態様であるトランジスタは上述したように、極めて高い電界効果移動度と、オフ電流が著しく低いという特性と、を有する。そのため、ロジック回路のパワーゲーティング用のスイッチとしてトランジスタＳＷ１、ＳＷ２を用いる場合、ロジック回路の高速動作を損なうことなく、ロジック回路ごとのパワーゲーティングを図ることができる。またロジック回路間の導通状態を制御するスイッチとしてトランジスタＳＷ３を用いる場合、ロジック回路間にて入出力されるデータに応じた電位を保持する構成とすることができる。
　図２５Ａの構成では、ロジック回路ごとのパワーゲーティングを行う構成、およびロジック回路間にて入出力されるデータに応じた電位を保持する構成、により、出力信号を停止することなく、部分的なパワーゲーティングをすることができる。
　図２５Ｂは、図２５Ａに図示したロジック回路ＲＣ１、ＲＣ２のパワーゲーティングの動作を説明するタイミングチャートである。図２５Ｂでは、トランジスタＳＷ１乃至ＳＷ３のオン（ＯＮ）またはオフ（ＯＦＦ）のタイミングを説明する期間Ｐ０１乃至Ｐ０６を図示している。
　期間Ｐ０１は、通常動作を説明する期間である。当該動作では、トランジスタＳＷ１乃至ＳＷ３のいずれもオンとする。ロジック回路ＲＣ１、ＲＣ２を介して、入力される入力データＳＩＮに応じた出力データＳＯＵＴを得ることができる。
　期間Ｐ０２は、ノードＮｏｄｅＡ、ＮｏｄｅＢの電流パスを遮断するための期間である。当該期間では、トランジスタＳＷ３をオフに切り替える。トランジスタＳＷ３をオフとすることでロジック回路ＲＣ１、ＲＣ２間のノードＮｏｄｅＡ、ＮｏｄｅＢの電流パスを遮断することができる。その結果、トランジスタＳＷ３とロジック回路ＲＣ２との間のノードＮｏｄｅＢにおいて、ロジック回路ＲＣ１の出力端子の論理に応じた電荷を保持することができる。
　期間Ｐ０３は、ロジック回路ＲＣ１をパワーゲーティングする期間である。当該期間では、トランジスタＳＷ１をオフに切り替える。トランジスタＳＷ１をオフとすることでロジック回路ＲＣ１に電源電位を与える電源線間の電流パスを遮断することができる。その結果、ロジック回路ＲＣ１がパワーゲーティングされ、消費電力が低減される。ロジック回路ＲＣ２ではノードＮｏｄｅＢに信号の論理に応じた電荷が保持されており、当該論理に応じた出力信号ＳＯＵＴを出力することができる。
　図２６Ａでは、期間Ｐ０３を模式的に表す回路図である。図２６Ａでは、オフとなるトランジスタＳＷ１、ＳＷ３に重ねてバツ印を図示し、ノードＮｏｄｅＢに保持される電荷に応じた電位ＶＤＡＴＡを図示している。また図２６Ａでは、ロジック回路ＲＣ１のパワーゲーティングを破線で図示している。図２６Ａに図示するように、図２５Ａの構成とすることでロジック回路レベルの細粒度パワーゲーティングが可能となる。当該構成により、出力信号ＳＯＵＴを停止することなく、ロジック回路ＲＣ１の部分的なパワーゲーティングをすることができる。
　また図２５Ａの構成は、ロジック回路ＲＣ１が一つとして図示したが、ロジック回路ＲＣ１が複数でもよい。図２６Ｂは、図２５Ａのロジック回路ＲＣ１に相当するロジック回路ＲＣ１Ａ、ＲＣ１Ｂを有する場合の、部分的なパワーゲーティングの模式図である。図２６Ｂでは、ロジック回路ＲＣ１Ａのパワーゲーティングを制御するトランジスタＳＷ１Ａ、ロジック回路ＲＣ２との間のトランジスタＳＷ３Ａを図示している。また図２６Ｂでは、ロジック回路ＲＣ１Ｂのパワーゲーティングを制御するトランジスタＳＷ１Ｂ、ロジック回路ＲＣ２との間のトランジスタＳＷ３Ｂを図示している。
　図２６Ｂでは、オフとなるトランジスタＳＷ１Ａ、ＳＷ３Ａに重ねてバツ印を図示し、ロジック回路ＲＣ１Ｂとロジック回路ＲＣ２との間の信号のパスを太線矢印で図示している。また図２６Ｂでは、ロジック回路ＲＣ１Ａのパワーゲーティングを破線で図示している。図２６Ｂに図示するように、トランジスタＳＷ３Ａ、ＳＷ３Ｂを切り替え用のスイッチとして用い、ロジック回路ＲＣ１Ａ、ＲＣ１Ｂを選択的にパワーゲーティングする構成とすることも可能である。
　期間Ｐ０４は、ロジック回路ＲＣ２をパワーゲーティングする期間である。当該期間では、トランジスタＳＷ２をオフに切り替える。トランジスタＳＷ２をオフとすることでロジック回路ＲＣ２に電源電位を与える電源線間の電流パスを遮断することができる。その結果、ロジック回路ＲＣ１、ＲＣ２がともにパワーゲーティングされ、消費電力が低減される。
　期間Ｐ０５は、ノードＮｏｄｅＡ、ＮｏｄｅＢの電流パスを開通するための期間である。当該期間では、トランジスタＳＷ３をオンに切り替える。トランジスタＳＷ３をオンとすることでロジック回路ＲＣ１、ＲＣ２が動作した際のノードＮｏｄｅＡ、ＮｏｄｅＢの信号のパスを開通しておくことができる。
　期間Ｐ０６は、期間Ｐ０１と同様、通常動作を説明する期間である。当該動作では、トランジスタＳＷ１乃至ＳＷ３のいずれもオンとする。ロジック回路ＲＣ１、ＲＣ２を介して、入力される入力データＳＩＮに応じた出力データＳＯＵＴを得ることができる。
　以上説明したようにロジック回路ごとに設けたスイッチとして機能するトランジスタを選択的にオフとすることでロジック回路ごとのパワーゲーティングを行うことが可能となる。そのため、ロジック回路の高速動作を損なうことなく、電源線間のリーク電流を極めて小さくすることができる。またロジック回路間に設けたスイッチとして機能するトランジスタを選択的にオフとすることでロジック回路間の電流パスを遮断することができる。その結果、信号の論理に応じた電荷の保持、信号のパスの切り替えなどを行うことができ、パワーゲーティングによって生じる動作遅延の影響を低減することができる。
（実施の形態５）
　本実施の形態では、本発明の一態様に係る半導体装置９００について説明する。半導体装置９００は記憶装置として機能できる。
　図２７に、半導体装置９００の構成例を示すブロック図を示す。図２７に示す半導体装置９００は、駆動回路９１０と、メモリアレイ９２０と、を有する。メモリアレイ９２０は、１以上のメモリセル９５０を有する。図２７では、メモリアレイ９２０がマトリクス状に配置された複数のメモリセル９５０を有する例を示している。
　メモリセル９５０に、実施の形態１で例示したトランジスタを適用することができる。上記トランジスタを用いることで、記憶装置の動作速度を向上させることができる。また、記憶装置の微細化及び高集積化を図ることができる。また、記憶装置の面積当たりの容量を大きくすることができる。
　駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２、および周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路９２８を有する。
　半導体装置９００において、各回路、各信号および各電位は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成してもよい。
　コントロール回路９１２は、半導体装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。
　電圧生成回路９２８は電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は電圧を生成する。
　周辺回路９１１は、メモリセル９５０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路９１１は、行デコーダ９４１（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ９４２（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ９２３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ９２４（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路９２５（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路９２６（Ｏｕｔｐｕｔ　Ｃｉｒ．）、およびセンスアンプ９２７（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ９４１および列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセル９５０に書き込む機能、メモリセル９５０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセル９５０に書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセル９５０から読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを半導体装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。
　ＰＳＷ９３１は周辺回路９１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置９００の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図２７では、周辺回路９１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　図２８Ａ乃至図２８Ｈを用いて、メモリセル９５０に適用できる他のメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図２８Ａに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書などにおいて、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ。メモリセル９５１は、トランジスタＭ１と、容量素子ＣＡと、を有する。
　なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、およびバックゲートを有していてもよい。このとき、バックゲートは定電位または信号が与えられる配線に接続されていてもよいし、フロントゲートとバックゲートとが接続されていてもよい。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、および読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。
　データの書き込みおよび読み出しは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ１を導通状態にし、配線ＢＩＬと容量素子ＣＡの第１端子を接続することによって行われる。
　また、メモリセル９５０に用いることができるメモリセルは、メモリセル９５１に限定されず、回路構成の変更を行うことができる。例えば、図２８Ｂに示すようなメモリセル９５２の構成でもよい。メモリセル９５２は、容量素子ＣＡ、及び配線ＣＡＬを有さない場合の例である。トランジスタＭ１の第１端子は、電気的にフローティングの状態である。
　メモリセル９５２において、トランジスタＭ１を介して書き込まれた電位は、破線で示す第１端子とゲートとの間の容量（寄生容量ともいう）に保持される。このような構成とすることで、メモリセルの構成を大幅に簡略化することができる。
　なお、トランジスタＭ１として、実施の形態１に記載のＯＳトランジスタを用いることが好ましい。例えば、メモリセル９５１のトランジスタＭ１に、実施の形態１で例示したトランジスタ１０を用いる構成にすることができる。実施の形態１に記載のＯＳトランジスタを用いることで、記憶装置の動作速度を向上させることができる。また、メモリセルの占有面積を低減することができる。また、ＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル９５１、及びメモリセル９５２に対して多値データ、またはアナログデータを保持することができる。
［ＮＯＳＲＡＭ］
　図２８Ｃに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル９５３は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。本明細書などにおいて、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。
　データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ２を導通状態にし、配線ＷＢＬと容量素子ＣＢの第１端子を接続することによって行われる。具体的には、トランジスタＭ２が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、およびトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ２を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、およびトランジスタＭ３のゲートの電位を保持する。
　データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、およびトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、およびトランジスタＭ３の第２端子の電位によって決まるため、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
　また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図２８Ｄに示す。メモリセル９５４は、メモリセル９５３の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ２の第２端子、およびトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル９５４は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。
　図２８Ｅに示すメモリセル９５５は、メモリセル９５３における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。また、図２８Ｆに示すメモリセル９５６は、メモリセル９５４における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。このような構成とすることで、メモリセルの集積度を高めることができる。
　なお、少なくともトランジスタＭ２には実施の形態１に記載のＯＳトランジスタを用いることが好ましい。例えば、メモリセル９５３及びメモリセル９５４のトランジスタＭ２及びトランジスタＭ３の一方または双方に、実施の形態１で例示したトランジスタ１０等を用いることが好ましい。実施の形態１に記載のＯＳトランジスタを用いることで、記憶装置の動作速度を向上させることができる。また、メモリセルの占有面積を低減することができる。
　ＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているため、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル９５３、メモリセル９５４、メモリセル９５５、メモリセル９５６に対して多値データ、またはアナログデータを保持することができる。
　トランジスタＭ２としてＯＳトランジスタを適用したメモリセル９５３、メモリセル９５４、メモリセル９５５、およびメモリセル９５６は、ＮＯＳＲＡＭの一態様である。
　なお、トランジスタＭ３としてＳｉトランジスタを用いてもよい。Ｓｉトランジスタは電界効果移動度を高めることができるほか、ｐチャネル型トランジスタとすることもできるため、回路設計の自由度を高めることができる。
　また、トランジスタＭ３としてＯＳトランジスタを用いた場合、メモリセルをＮ型トランジスタのみで構成することができる。
　また、図２８Ｇに、３トランジスタ１容量素子のゲインセル型のメモリセル９５７を示す。メモリセル９５７は、トランジスタＭ４乃至トランジスタＭ６と、容量素子ＣＣと、を有する。
　トランジスタＭ４の第１端子は、容量素子ＣＣの第１端子と接続され、トランジスタＭ４の第２端子は、配線ＢＩＬと接続され、トランジスタＭ４のゲートは、配線ＷＯＬと接続されている。容量素子ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＷＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。配線ＧＮＤＬは、低レベル電位を与える配線である。
　データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ４を導通状態にし、配線ＢＩＬと容量素子ＣＣの第１端子を接続することによって行われる。具体的には、トランジスタＭ４が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの第１端子、およびトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ４を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、およびトランジスタＭ５のゲートの電位を保持する。
　データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるため、トランジスタＭ６は導通状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、および配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
　なお、少なくともトランジスタＭ４に実施の形態１に記載のＯＳトランジスタを用いることが好ましい。実施の形態１に記載のＯＳトランジスタを用いることで、メモリセルの占有面積を低減することができる。
　なお、トランジスタＭ５およびＭ６としてＳｉトランジスタを用いてもよい。前述した通り、Ｓｉトランジスタは、半導体層に用いるシリコンの結晶状態などによっては、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。
　また、トランジスタＭ５およびＭ６としてＯＳトランジスタを用いた場合、メモリセルをＮ型トランジスタのみで構成することができる。
［ＯＳ−ＳＲＡＭ］
　図２８Ｈに、ＯＳトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の一例を示す。本明細書などにおいて、ＯＳトランジスタを用いたＳＲＡＭを、ＯＳ−ＳＲＡＭ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ＳＲＡＭ）と呼ぶ。なお、図２８Ｈに示すメモリセル９５８は、バックアップ可能なＳＲＡＭのメモリセルである。
　メモリセル９５８は、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子ＣＤ１と、容量素子ＣＤ２と、を有する。なお、トランジスタＭＳ１、およびトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、およびトランジスタＭＳ４は、ｎチャネル型トランジスタである。
　トランジスタＭ７の第１端子は、配線ＢＩＬと接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に接続されている。トランジスタＭ７のゲートは、配線ＷＯＬと接続されている。トランジスタＭ８の第１端子は、配線ＢＩＬＢと接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に接続されている。トランジスタＭ８のゲートは、配線ＷＯＬと接続されている。
　トランジスタＭＳ１の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤＬと電気的に接続されている。
　トランジスタＭ９の第２端子は、容量素子ＣＤ１の第１端子と接続され、トランジスタＭ９のゲートは、配線ＢＲＬと接続されている。トランジスタＭ１０の第２端子は、容量素子ＣＤ２の第１端子と接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと接続されている。
　容量素子ＣＤ１の第２端子は、配線ＧＮＤＬと接続され、容量素子ＣＤ２の第２端子は、配線ＧＮＤＬと接続されている。
　配線ＢＩＬおよび配線ＢＩＬＢは、ビット線として機能し、配線ＷＯＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、およびトランジスタＭ１０の導通状態、非導通状態を制御する配線である。
　配線ＶＤＬは、高レベル電位を与える配線であり、配線ＧＮＤＬは、低レベル電位を与える配線である。
　データの書き込みは、配線ＷＯＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子に該電位を書き込む。
　ところで、メモリセル９５８は、トランジスタＭＳ１乃至トランジスタＭＳ２によってインバータループを構成しているため、トランジスタＭ８の第２端子に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８が導通状態であるため、配線ＢＩＬＢには、配線ＢＩＬに印加されている電位、すなわち配線ＢＩＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、およびトランジスタＭ１０が導通状態であるため、トランジスタＭ７の第２端子の電位、およびトランジスタＭ８の第２端子の電位は、それぞれ容量素子ＣＤ２の第１端子、および容量素子ＣＤ１の第１端子に保持される。その後、配線ＷＯＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０を非導通状態にすることによって、容量素子ＣＤ１の第１端子、および容量素子ＣＤ２の第１端子の電位を保持する。
　データの読み出しについて説明する。まず、あらかじめ配線ＢＩＬおよび配線ＢＩＬＢを所定の電位にプリチャージする。続いて、配線ＷＯＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加する。このとき、容量素子ＣＤ１の第１端子の電位が、メモリセル９５８のインバータループによってリフレッシュされ、配線ＢＩＬＢに出力される。また、容量素子ＣＤ２の第１端子の電位が、メモリセル９５８のインバータループによってリフレッシュされ、配線ＢＩＬに出力される。配線ＢＩＬおよび配線ＢＩＬＢでは、それぞれプリチャージされた電位から容量素子ＣＤ２の第１端子の電位、および容量素子ＣＤ１の第１端子の電位に変動するため、配線ＢＩＬまたは配線ＢＩＬＢの電位から、メモリセルに保持された電位を読み出すことができる。
　なお、トランジスタＭ７乃至トランジスタＭ１０として、実施の形態１で例示したＯＳトランジスタを適用することが好ましい。これにより書き込んだデータをトランジスタＭ７乃至トランジスタＭ１０によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、記憶装置の動作速度を向上させることができる。また、メモリセルの占有面積を低減することができる。
　なお、トランジスタＭＳ１乃至トランジスタＭＳ４としてＳｉトランジスタを用いてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
　本実施の形態では、本発明の一態様の半導体装置の応用例について、図２９Ａ乃至図３０Ｅを用いて説明する。
　本発明の一態様の半導体装置は、例えば、電子部品、大型計算機、宇宙用機器、データセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）、及び、各種電子機器に用いることができる。本発明の一態様の半導体装置を用いることで、電子部品、大型計算機、宇宙用機器、データセンター、及び、各種電子機器の、低消費電力化及び高性能化が実現できる。
　電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有していてもよい。
　本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、又はテキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
［電子部品］
　電子部品９８０が実装された基板（実装基板９８９）の斜視図を、図２９Ａに示す。図２９Ａに示す電子部品９８０は、モールド９８４内に半導体装置９８１を有している。図２９Ａは、電子部品９８０の内部を示すために、一部の記載を省略している。電子部品９８０は、モールド９８４の外側にランド９８５を有する。ランド９８５は電極パッド９８６と電気的に接続され、電極パッド９８６は半導体装置９８１とワイヤ９８７を介して電気的に接続されている。電子部品９８０は、例えばプリント基板９８８に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板９８８上で電気的に接続されることで実装基板９８９が完成する。
　また、半導体装置９８１は、駆動回路層９８２と、記憶層９８３と、を有する。なお、記憶層９８３は、複数のメモリセルアレイが積層された構成である。駆動回路層９８２と、記憶層９８３と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層９８２と、記憶層９８３と、をモノリシックに積層することで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層９８３が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層９８３にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
また、駆動回路層９８２に、ＯＳトランジスタを用いる構成にすることもできる。上記実施の形態に示すＯＳトランジスタは、大きな電流を流すことが可能である。これにより、半導体装置９９４を高速動作させることが可能になる。
　半導体装置９８１を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　なお、上記においては、半導体装置９８１を記憶装置として機能させる例について示したが、本発明はこれに限られるものではない。例えば、半導体装置９８１をＣＰＵ、ＧＰＵ、またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等のプロセッサとして機能させることもできる。この場合、半導体装置９８１に、ＯＳトランジスタを用いることが好ましい。上記実施の形態に示すＯＳトランジスタは、大きな電流を流すことが可能である。これにより、半導体装置９８１を高速動作させることが可能になる。
　次に、電子部品９９０の斜視図を図２９Ｂに示す。電子部品９９０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品９９０は、パッケージ基板９９２（プリント基板）上にインターポーザ９９１が設けられ、インターポーザ９９１上に半導体装置９９４、及び複数の半導体装置９８１が設けられている。
　電子部品９９０では、半導体装置９８１を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置９９４は、ＣＰＵ、ＧＰＵ、またはＦＰＧＡ等の集積回路に用いることができる。
また、半導体装置９９４に、ＯＳトランジスタを用いることが好ましい。上記実施の形態に示すＯＳトランジスタは、大きな電流を流すことが可能である。これにより、半導体装置９９４を高速動作させることが可能になる。
　パッケージ基板９９２は、例えば、セラミック基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ９９１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。
　インターポーザ９９１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ９９１は、インターポーザ９９１上に設けられた集積回路をパッケージ基板９９２に設けられた電極と接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ９９１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板９９２を接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品９９０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品９９０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ９９１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品９９０では、半導体装置９８１と半導体装置９９４の高さを揃えることが好ましい。
　電子部品９９０を他の基板に実装するため、パッケージ基板９９２の底部に電極９９３を設けてもよい。図２９Ｂでは、電極９９３を半田ボールで形成する例を示している。パッケージ基板９９２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極９９３を導電性のピンで形成してもよい。パッケージ基板９９２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品９９０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［大型計算機］
　次に、大型計算機５６００の斜視図を図３０Ａに示す。図３０Ａに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図３０Ｂに示す斜視図の構成とすることができる。図３０Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図３０Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３０Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参照できる。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品９９０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品９９０を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において信頼性が高く、好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、または、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つまたは複数を含むことができる。
　図３０Ｄには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３０Ｄにおいては、宇宙空間に惑星６８０４を例示している。
　また、図３０Ｄには示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。
　また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、またはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図３０Ｅにデータセンターに適用可能なストレージシステムを示す。図３０Ｅに示すストレージシステム７０１０は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
　前述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を低くすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、大型計算機、宇宙用機器、データセンター、及び電子機器の中から選ばれるいずれか一または複数に適用することで、消費電力を低減することができる。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、結晶性を有する酸化インジウム膜を形成し、その断面観察を行った結果について説明する。
　まず、試料について説明する。酸化インジウム膜を形成した基板には、単結晶ＹＳＺ基板を用いた。単結晶ＹＳＺ基板は、表面の結晶面が（１１１）面であるものを用いた。続いて、ＹＳＺ基板上にプラズマＣＶＤ法により、厚さ約１０００ｎｍの酸化窒化シリコン膜を成膜した。続いて、酸化窒化シリコン膜の一部をエッチングにより除去し、ＹＳＺ基板の表面の一部を露出した。具体的には、エッチング液に基板の一部を浸すことで、エッチング液に触れた部分のみ酸化窒化シリコン膜をエッチングした。このとき、酸化窒化シリコン膜が形成された面を下方に向け、さらに基板を傾けてエッチング液に浸すことで、酸化窒化シリコン膜の端部をテーパ形状に加工した。
　続いて、厚さ約１０ｎｍの酸化インジウム膜をＡＬＤ法により形成した。プリカーサにトリエチルインジウムを用い、酸化剤にオゾンを用い、基板温度を２００℃とした。
　作製した試料について、透過電子顕微鏡法により断面観察を行った。
　図３１Ａに、酸化窒化シリコン膜の端部近傍における断面像を示す。ＹＳＺ基板上に厚さ２ｎｍ程度の酸化窒化シリコン膜（ＳｉＯＮ）が設けられている。酸化窒化シリコン膜上には、多結晶の酸化インジウム膜（Ｉｎ２Ｏ３）が設けられている。図３１Ａに示す断面像の右側には、酸化窒化シリコン膜の一部が消失している領域が存在し、当該領域において、ＹＳＺ基板と酸化インジウム膜が接している。また、酸化窒化シリコン膜が極端に薄く見える部分においても、奥行き方向の近傍において酸化窒化シリコン膜の一部が消失し、ＹＳＺ基板と酸化インジウム膜が接している部分が存在すると推察される。
　図３１Ｂに、図３１Ａ中の白枠で囲った領域の拡大図を示す。酸化窒化シリコン膜上の酸化インジウム膜の結晶粒を観察すると、まずＹＳＺ基板と接する部分ではＹＳＺと同様に結晶方位［１１１］が被形成面に概略垂直に配向し、さらに酸化窒化シリコン膜上の当該領域から約６０ｎｍの範囲に亘って、結晶方位［１１１］が被形成面に概略垂直に配向し、単一の結晶粒とみなすことのできる領域が広がっていることが確認できた。この結果から、酸化インジウム膜は、非晶質膜上であっても、結晶核となる層と接する部分から約６０ｎｍの範囲にわたって、横方向（膜厚方向に垂直な方向）に結晶成長が生じ、当該範囲では単結晶とみなせることが確認できた。
　以上の結果から、結晶核となる層と接して酸化インジウム膜を形成する際、結晶核となる層と接する部分を中心に、約６０ｎｍの範囲にわたって単結晶領域を有する酸化インジウム膜を形成可能であることが示唆されることが確認できた。
　本実施例では、酸化インジウムの結晶成長のメカニズムについて、界面エネルギーを用いて説明する。
　界面エネルギーは、結晶構造とアモルファス構造の界面形成による、エネルギーの損失を指し、下記の式で算出することができる。
　ここで、Ｅｉｎｔｅｒｆａｃｅは界面エネルギーであり、Ｅａｍｏは、アモルファス構造モデルの全エネルギーであり、Ｅｃｒｙは、単結晶構造モデルの全エネルギーであり、Ｅａ／ｃは、アモルファス構造と単結晶構造とを接合させたモデルの全エネルギーである。Ｓは、接合断面積であり、アモルファス構造と単結晶構造とを接合させたモデルの、アモルファス構造と単結晶構造との接触面積である。
　界面エネルギーが小さいほど、結晶化によるエネルギーの損失が小さくなる。よって、界面エネルギーが小さい結晶面の表面積を最大にするように結晶が成長する。つまり、界面エネルギーが小さい結晶面に沿う方向への結晶成長の速度は速く、界面エネルギーが小さい結晶面に垂直な方向への結晶成長の速度は遅い。
　アモルファス構造と単結晶構造とを接合させたモデルとして、まず、単結晶構造を含むモデルを用意する。続いて、当該モデルの半分を３０００Ｋで融解し、３００Ｋへ急冷する。本計算では、ＮＶＴアンサンブルでの分子動力学計算を行う。続いて、急冷後のモデルに対して、第一原理計算を用いて構造最適化を行う。以上より、アモルファス構造と単結晶構造とを接合させたモデルを作成できる。
　アモルファス構造モデル、単結晶構造モデル、アモルファス構造と単結晶構造とを接合させたモデルそれぞれの全エネルギーは、第一原理計算を用いて算出できる。
　上記分子動力学計算には、オープンソースソフトウェアであるＬＡＭＭＰＳを用いた。本実施例では、分子力場に、Ｍ３ＧＮｅｔ（非特許文献２を参照）を用いた。
　上記第一原理計算には、フリーソフトウェアであるＱｕａｎｔｕｍ　Ｅｓｐｒｅｓｓｏを用いた。本実施例では、交換相関汎関数に、ＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用い、擬ポテンシャルに、ウルトラソフト型を用いた。また波動関数のカットオフエネルギーは１００Ｒｙとし、電子密度のカットオフエネルギーは９００Ｒｙとした。またスピン分極は無しとした。
　酸化インジウム結晶の、（１１０）面、（００１）面、及び（１１１）面のそれぞれにおける界面エネルギーを表３に示す。
　表３より、酸化インジウムにおいて、（１１１）面の界面エネルギーが小さく、（００１）面の界面エネルギーが次に小さく、（１１０）面の界面エネルギーが大きい傾向がある。このことから、酸化インジウムでは（１１１）面の界面エネルギーが小さいため、（１１１）面の表面積を最大にしながら結晶成長すると推測される。
　以上の結果から、界面エネルギーを考慮することで、酸化インジウムは、（１１１）面に優先配向することが示唆される。これは上記実施例１及び図２５で示した結果とよく一致する。すなわち、非晶質膜上に形成した酸化インジウム膜が、横方向に結晶成長する際に、界面エネルギーの増大を最小にするように、結晶方位［１１１］が被形成面に概略垂直に配向するように成長することが確認できた。
　本実施例では、デバイスシミュレーションにより、半導体として酸化インジウムを用いたフィン型のトランジスタ（ＩＯ　ＦｉｎＦＥＴ）と、半導体としてシリコンを用いたフィン型のトランジスタ（Ｓｉ　ＦｉｎＦＥＴ）と、の電界効果移動度を比較した結果について説明する。
　図３２に、デバイスシミュレーションで仮定した構造と各種パラメータを示す。本実施例では、２種類のＩＯ　ＦｉｎＦＥＴと、１種類のＳｉ　ＦｉｎＦＥＴを仮定した。図３２に示すように、デバイス構造としては、ゲート長（Ｌｇ）が１５ｎｍ、Ｆｉｎの幅が５ｎｍ、Ｆｉｎの高さが５５ｎｍ、ゲート絶縁膜（ＧＩ）の構造が、厚さ０．７ｎｍのＳｉＯ２と、厚さ１．５ｎｍのＨｆＯ２との積層膜とした。なお、ＧＩの膜厚は、等価酸化膜厚（ＥＯＴ）換算で１．０ｎｍとした。なお、トランジスタに接続される外部抵抗はなしと仮定した。
　比較のため、チャネル長、チャネル幅、チャネルの膜厚（Ｆｉｎの高さ）、ゲート絶縁層（ＧＩ）の材料と膜厚、及び、ドレイン電圧は、３種類のＦＥＴで共通とした。また、外部抵抗は設定しなかった。
　電子移動度（材料本来の移動度）として、ＩＯ　ＦｉｎＦＥＴ（Ａ）は、８０ｃｍ２／Ｖｓを仮定し、ＩＯ　ＦｉｎＦＥＴ（Ｂ）は、２０ｃｍ２／Ｖｓを仮定した。どちらも、電子移動度がデバイス中の電界に依存しないモデル（電子移動度が一定のモデル）を採用した。
　Ｓｉ　ＦｉｎＦＥＴの電子移動度は、１４１３ｃｍ２／Ｖｓと仮定した。界面散乱、ドリフト速度の飽和など、電界に応じて電子移動度が変化するモデルを採用した。そのため、デバイス中の印加電圧に応じて、電子移動度は大きく低下する。
　図３３Ａ乃至図３３Ｃに、３つのトランジスタにおけるＩｄ−Ｖｇ特性と電界効果移動度（μＦＥ（Ｓａｔ）：飽和移動度）を示す。なお、μＦＥ（Ｓａｔ）を計算する際のチャネル幅Ｗは、「フィンの高さ×２＋フィンの幅」（ゲートがフィンを取り囲む距離）とした。また、図３３Ａ乃至図３３Ｃにおける、Ｉｄ−Ｖｇ特性と電界効果移動度はドレイン電圧（Ｖｄ）を０．７Ｖとして測定した。なお、図３３Ａは、ＩＯ　ＦｉｎＦＥＴ（Ａ）の結果であり、図３３Ｂは、ＩＯ　ＦｉｎＦＥＴ（Ｂ）の結果であり、図３３Ｃは、Ｓｉ　ＦｉｎＦＥＴの結果である。これらの結果から、図３２に示すように、ＩＯ　ＦｉｎＦＥＴ（Ａ）のμＦＥ（Ｓａｔ）は１９．８ｃｍ２／Ｖｓ、ＩＯ　ＦｉｎＦＥＴ（Ｂ）のμＦＥ（Ｓａｔ）は４．９ｃｍ２／Ｖｓ、Ｓｉ　ＦｉｎＦＥＴのμＦＥ（Ｓａｔ）は１７．７ｃｍ２／Ｖｓと得られた。
　また、図３４Ａ乃至図３４Ｃに、３つのトランジスタにおける遮断周波数（ｆＴ）を示す。図３４Ａに示すように、ＩＯ　ＦｉｎＦＥＴ（Ａ）のｆＴは、５８１ＧＨｚであった。また、図３４Ｂに示すように、ＩＯ　ＦｉｎＦＥＴ（Ｂ）のｆＴは、１４１ＧＨｚであった。また、図３４Ｃに示すように、Ｓｉ　ＦｉｎＦＥＴのｆＴは、４０４ＧＨｚであった。このように、ゲート長（Ｌｇ）が１５ｎｍのＩＯ　ＦｉｎＦＥＴは、遮断周波数（ｆＴ）が３００ＧＨｚ以上、好ましくは４００ＧＨｚ以上、さらに好ましくは５００ＧＨｚ以上の特性を有することが期待される。
　図３５は、図３２に示すμＦＥ（Ｓａｔ）を、チャネル長と移動度の関係を示すグラフにプロットしたものである。
　図３５において、白三角は、ＩＯ　ＦｉｎＦＥＴ（Ａ）の結果を示し、黒三角は、ＩＯ　ＦｉｎＦＥＴ（Ｂ）の結果を示し、黒丸は、Ｓｉ　ＦｉｎＦＥＴの結果を示している。
　さらに、図３５において、白丸は、Ｓｉ　ＦＥＴのシミュレーションデータ（μｄｒｉｆｔ）、白四角は、ＣＡＡＣ−ＩＧＺＯ　ＦＥＴの理論値（μｄｒｉｆｔ）、黒四角は、Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造（半導体層を電気的にゲート電極が取り囲んでいるトランジスタ構造）のＣＡＡＣ−ＩＧＺＯ　ＦＥＴの測定値（μＦＥ）である。なお、μｄｒｉｆｔは、電子速度の計算から導かれたドリフト移動度である。
　図３５から、今回得られたＳｉ　ＦｉｎＦＥＴのμＦＥ（Ｓａｔ）は、Ｓｉ　ＦＥＴのシミュレーションデータの直線から大きく外れていないことがわかる。また、ＩＯ　ＦｉｎＦＥＴ（Ａ）のμＦＥ（Ｓａｔ）は、Ｓｉ　ＦＥＴのシミュレーションデータの直線と近い位置にあることがわかる。また、ＩＯ　ＦｉｎＦＥＴ（Ｂ）のμＦＥ（Ｓａｔ）は、ＩＧＺＯ　ＦＥＴのシミュレーションデータの直線と近い位置にあることがわかる。このように、チャネル長が短くなる、具体的にはチャネル長が１１ｎｍ未満、好ましくは１ｎｍ以上８ｎｍ以下となることで、ＩＯ　ＦｉｎＦＥＴは、Ｓｉ　ＦＥＴと同等あるいはＳｉ　ＦＥＴよりも高い電界効果移動度が得られることが期待される。
　本実施例では、デバイスシミュレーションにより、半導体として酸化インジウムを用いたフィン型のトランジスタ（ＩＯ　ＦｉｎＦＥＴ）の電気特性を評価した結果について説明する。
　図３６に、デバイスシミュレーションで仮定した構造とパラメータを示す。図３６に示すように、デバイス構造としては、ゲート長（Ｌｇ）が３ｎｍ乃至１０ｎｍ、Ｆｉｎの幅が５ｎｍ、Ｆｉｎの高さが５５ｎｍ、ゲート絶縁膜（ＧＩ）の構造が、厚さ０．２ｎｍのＳｉＯ２と、厚さ１．５ｎｍのＨｆＯ２との積層膜とした。なお、ＧＩの膜厚は、等価酸化膜厚（ＥＯＴ）換算で０．５ｎｍとした。なお、トランジスタに接続される外部抵抗はなし、電界効果移動度（μｅ）を１００ｃｍ２／Ｖｓを一定のモデルとして仮定した。図３７に、本実施例のＩＯ　Ｆｉｎ　ＦＥＴのＩＤ−ＶＧカーブを示す。ゲート長Ｌｇが３ｎｍであっても、良好なオン・オフ比（サブスレッショルド値（Ｓ値）が約８０ｍＶ／ｄｅｃ）の結果が得られた。一方で、オン電流は飽和する傾向が見られた。
　本実施例では、チャネル長方向が高さ方向（縦方向）の成分を有する縦型のＯＳトランジスタを作製し、電気特性を評価した結果について説明する。
　本実施例で作製したＯＳトランジスタの断面図を図３８に示す。図３８に示すＯＳトランジスタは、導電層２２０＿１及び導電層２２０＿２と、導電層２４０＿１及び導電層２４０＿２と、半導体層２３０と、絶縁層２５０と、導電層２６０（導電層２６０＿１、導電層２６０＿２）と、を有する。半導体層２３０は２層構造とした。絶縁層２８０は、３層構造とした。図３８における長さＬ２８０は９５ｎｍ、開口部２９０の幅は６０ｎｍである。
　半導体層２３０は、膜厚１０ｎｍの酸化インジウム膜をＡＬＤ法で成膜し、膜厚５ｎｍのＩＧＺＯ膜をスパッタリング法で成膜することで形成した。酸化インジウム膜の成膜は、プリカーサにトリエチルインジウムを用い、酸化剤にオゾンを用い、１サイクル中に酸化剤を導入する時間を９秒とし、基板温度を２００℃として行った。ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲットを用いて成膜した。
　作製したトランジスタのオフ電流を評価した。ＯＳトランジスタのオフ電流は極めて小さいため、本実施例では並列に接続された２００００個のトランジスタ（以下、ＤＵＴ（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）と記す）を用意した。
　ここで、トランジスタの極めて小さいオフ電流を定量的に評価した方法について説明する。まず、ＤＵＴであるトランジスタのゲート端子に−２．０Ｖを印加し、ソース端子に０Ｖを印加し、ドレイン端子に０．８Ｖを印加した。次に、ドレイン端子をフローティングにし、当該ドレイン端子の電位の経時変化を、ソースフォロワ回路を介して観測した。事前に測定しておいたドレイン端子の寄生容量Ｃｆｎと測定時間Ｔにおける電位変化ΔＶｆｎから、オフ電流Ｉｏｆｆ＝寄生容量Ｃｆｎ×電位変化ΔＶｆｎ／測定時間Ｔによって、ＤＵＴであるトランジスタのオフ電流Ｉｏｆｆを算出した。
　また、比較例として、Ｗ（チャネル幅）／Ｌ（チャネル長）＝１２０ｎｍ／６０ｎｍのシリコントランジスタ（Ｓｉ−ＦＥＴ）をＤＵＴに含む参考試料を用意した。参考試料に含まれるトランジスタのオフ電流の評価では、ＤＵＴであるトランジスタのゲート端子及びソース端子に０Ｖを印加し、ドレイン端子に１．２Ｖを印加した。
　図３９に、オフ電流を算出した結果をアレニウスプロットで示す。図３９において、横軸は温度Ｔの逆数（１０００／Ｔ）［１／Ｋ］を示し、縦軸はチャネル幅１μｍあたりのオフ電流Ｉｏｆｆ［Ａ／μｍ］を示している。丸のプロットは、ＯＳトランジスタのオフ電流の算出値であり、四角のプロットは、比較例のオフ電流の算出値であり、実線は、算出値から得られる回帰直線である。
　図３９より、本実施例のＯＳトランジスタでは、チャネル幅１μｍあたりのオフ電流が、８５℃の環境下において６８．４ｚＡ／μｍ（６．８４×１０−２０Ａ／μｍ）であり、２７℃の環境下（外挿）において０．２８ａＡ／μｍ（０．２８×１０−１８Ａ／μｍ）であるという結果が得られた。これは、シリコントランジスタのオフ電流が２７℃の環境下において０．２３ｎＡ／μｍと比較して、９桁以上小さい値であった。以上より、ＯＳトランジスタのオフ電流が小さく、温度依存性が小さいことを確認できた。このように、ＯＳトランジスタとして、酸化インジウム膜を適用することで、チャネル幅１μｍあたりのオフ電流が、８５℃の環境下において、１ａＡ（１×１０−１８Ａ）以下、好ましくは１ｚＡ（１×１０−２１Ａ）以下とすることが期待できる。
１０：トランジスタ、１０ＦＥ：トランジスタ、１１：絶縁層、１５：機能層、１６：機能層、１７：機能層、２０：スリット、２１：半導体層、２１Ｃ：領域、２１ｆ：半導体膜、２１Ｌ：領域、２１Ｎ：領域、２１Ｓ：層、２２：絶縁層、２２ＦＥ：絶縁層、２３：導電層、２４：導電層、２４ａ：導電層、２４ｂ：導電層、２５：導電層、２５ａ：導電層、２５ｂ：導電層、２６ａ：導電層、２６ｂ：導電層、２７ａ：導電層、２７ｂ：導電層、２８ａ：導電層、２８ｂ：導電層、３１：犠牲層、３２：絶縁層、３５：レジストマスク、４０：メモリセル、４１：絶縁層、４１Ａ：絶縁膜、４２：絶縁層、４３：絶縁層、４４：絶縁層、４５：絶縁層、４６：絶縁層、５０：トランジスタ、５１：半導体層、５２：絶縁層、５３：導電層、５４：導電層、５５：導電層、５６：導電層、６０：容量素子、６１：導電層、６２：絶縁層、６３：導電層、６４：導電層、７１：絶縁層、７２：絶縁層、７３：絶縁層、７４：絶縁層、７５：絶縁層、７６：絶縁層、７７：絶縁層、８０：容量素子、８１：絶縁層、８２：導電層、９０：トランジスタ、９１：基板、９２：半導体領域、９３：絶縁層、９４：導電層、９５ａ：低抵抗領域、９５ｂ：低抵抗領域、９８：配線層、２２０＿１：導電層、２２０＿２：導電層、２３０：半導体層、２４０＿１：導電層、２４０＿２：導電層、２５０：絶縁層、２６０：導電層、２６０＿１：導電層、２６０＿２：導電層、２８０：絶縁層、２９０：開口部、９００：半導体装置、９１０：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２０：メモリアレイ、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３１：ＰＳＷ、９３２：ＰＳＷ、９４１：行デコーダ、９４２：列デコーダ、９５０：メモリセル、９５１：メモリセル、９５２：メモリセル、９５３：メモリセル、９５４：メモリセル、９５５：メモリセル、９５６：メモリセル、９５７：メモリセル、９５８：メモリセル、９８０：電子部品、９８１：半導体装置、９８２：駆動回路層、９８３：記憶層、９８４：モールド、９８５：ランド、９８６：電極パッド、９８７：ワイヤ、９８８：プリント基板、９８９：実装基板、９９０：電子部品、９９１：インターポーザ、９９２：パッケージ基板、９９３：電極、９９４：半導体装置、１００１：回路、１００２：回路、１００３：回路、１１００：回路、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、７０１０：ストレージシステム

Claims (27)

  1. 　第１の導電層と、第２の導電層と、第３の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、を有し、
    　前記第１の導電層と前記第２の導電層は、それぞれ柱状の形状を有し、且つ、離隔して設けられ、
    　前記第１の絶縁層は、平面視において細長い形状を有し、且つ、長辺方向の一対の端部の一方が前記第１の導電層と、他方が前記第２の導電層と、それぞれ接し、
    　前記半導体層は、平面視において前記第１の絶縁層、前記第１の導電層、及び前記第２の導電層を囲い、且つ、前記第１の絶縁層の長辺方向に平行な一対の側面、前記第１の導電層の側面、及び前記第２の導電層の側面と接し、
    　前記第２の絶縁層は、前記第１の導電層と前記第２の導電層の間において、前記半導体層を覆って設けられ、
    　前記第３の導電層は、前記第２の絶縁層を覆って設けられる、
    　半導体装置。
  2. 　第１の機能層と、当該第１の機能層の下方に第２の機能層と、を有し、
    　前記第１の機能層は、第１の導電層と、第２の導電層と、第３の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、を有し、
    　前記第１の導電層と前記第２の導電層は、それぞれ柱状の形状を有し、且つ離隔して設けられ、
    　前記第１の絶縁層は、平面視において細長い形状を有し、且つ、長辺方向の一対の端部の一方が前記第１の導電層と、他方が前記第２の導電層と、それぞれ接し、
    　前記半導体層は、平面視において前記第１の絶縁層、前記第１の導電層、及び前記第２の導電層を囲い、且つ、前記第１の絶縁層の長辺方向に平行な一対の側面、前記第１の導電層の側面、及び前記第２の導電層の側面と接し、
    　前記第２の絶縁層は、前記第１の導電層と前記第２の導電層の間において、前記半導体層を覆って設けられ、
    　前記第３の導電層は、前記第２の絶縁層を覆って設けられ、
    　前記第２の機能層は、半導体基板の一部にチャネルが形成される第１のトランジスタを有し、
    　前記第１のトランジスタは、半導体領域、第１の低抵抗領域、第２の低抵抗領域、ゲート絶縁層及びゲート電極を有し、
    　前記半導体領域、前記第１の低抵抗領域、及び前記第２の低抵抗領域は、それぞれ前記半導体基板の一部であり、
    　前記半導体基板は、シリコンを有する、
    　半導体装置。
  3. 　請求項２において、
    　前記第１の機能層と、前記第２の機能層との間に、配線層を有する、
    　半導体装置。
  4. 　請求項２において、
    　前記半導体領域は、フィン状の形状を有する、
    　半導体装置。
  5. 　請求項２において、
    　前記第１の機能層の上方に、複数のメモリセルを有する第３の機能層を有し、
    　前記メモリセルは、第２のトランジスタと、容量素子と、を有し、
    　前記第２のトランジスタは、縦型のトランジスタである、
    　半導体装置。
  6. 　第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、誘電体層と、を有し、
    　前記第１の導電層と前記第２の導電層は、それぞれ柱状の形状を有し、且つ離隔して設けられ、
    　前記第１の絶縁層は、平面視において細長い形状を有し、且つ、長辺方向の一対の端部の一方が前記第１の導電層と、他方が前記第２の導電層と、それぞれ接し、
    　前記半導体層は、平面視において前記第１の絶縁層、前記第１の導電層、及び前記第２の導電層を囲い、且つ、前記第１の絶縁層の長辺方向に平行な一対の側面、前記第１の導電層の側面、及び前記第２の導電層の側面と接し、
    　前記第２の絶縁層は、前記第１の導電層と前記第２の導電層の間の第１の領域において、前記半導体層を覆って設けられ、
    　前記第３の導電層は、前記第２の絶縁層を覆って設けられ、
    　前記誘電体層は、前記第１の導電層と前記第２の導電層の間の第２の領域において、前記半導体層を覆って設けられ、
    　前記第４の導電層は、前記誘電体層を覆って設けられる、
    　半導体装置。
  7. 　請求項６において、
    　前記誘電体層は、酸化アルミニウムを含む、
    　半導体装置。
  8. 　請求項６において、
    　前記誘電体層は、強誘電性を示す絶縁材料を含む、
    　半導体装置。
  9. 　請求項６において、
    　前記誘電体層は、酸化ハフニウム、酸化ジルコニウム、または酸化ハフニウムジルコニウムを含む、
    　半導体装置。
  10. 　請求項１乃至請求項９のいずれか一において、
    　前記第１の絶縁層の高さは、平面視における短辺方向の幅の１倍以上５０倍以下である、
    　半導体装置。
  11. 　請求項１乃至請求項９のいずれか一において、
    　第３の絶縁層を有し、
    　前記第３の絶縁層は、前記第１の導電層、前記第２の導電層、前記半導体層、及び前記第１の絶縁層を覆い、且つ、前記半導体層及び前記第１の絶縁層に達する溝部を有し、
    　前記第２の絶縁層は、前記溝部の内部において、前記半導体層を覆って設けられ、
    　前記第３の導電層は、前記溝部を埋めるように設けられる、
    　半導体装置。
  12. 　請求項１乃至請求項９のいずれか一において、
    　第３の絶縁層を有し、
    　前記第３の絶縁層は、前記第１の導電層、前記第２の導電層、前記半導体層、及び前記第１の絶縁層を覆い、
    　前記第３の絶縁層は、前記第１の絶縁層の上面、前記第１の導電層の上面、及び前記第２の導電層の上面と接する、
    　半導体装置。
  13. 　請求項１乃至請求項９のいずれか一において、
    　前記半導体層は、酸化インジウムを含む、
    　半導体装置。
  14. 　請求項１乃至請求項９のいずれか一において、
    　前記半導体層は、単結晶構造または多結晶構造を有する、
    　半導体装置。
  15. 　請求項１乃至請求項９のいずれか一において、
    　前記第１の導電層及び前記第２の導電層は、それぞれ第１の層と第２の層とを有し、
    　前記第１の層と前記第２の層は、この順に同心円状に設けられ、
    　前記第２の層は、前記半導体層と接する、
    　半導体装置。
  16. 　請求項１５において、
    　前記半導体層は、酸化インジウムを含み、
    　前記第２の層は、インジウムを含む酸化物を含む、
    　半導体装置。
  17. 　第１の導電層と、第２の導電層と、第３の導電層と、半導体層と、第１の絶縁層と、第２の絶縁層と、を有するトランジスタであって、
    　前記第１の導電層と前記第２の導電層は、それぞれ柱状の形状を有し、且つ、離隔して設けられ、
    　前記第１の絶縁層は、平面視において細長い形状を有し、且つ、長辺方向の一対の端部の一方が前記第１の導電層と、他方が前記第２の導電層と、それぞれ接し、
    　前記半導体層は、平面視において前記第１の絶縁層、前記第１の導電層、及び前記第２の導電層を囲い、且つ、前記第１の絶縁層の長辺方向に平行な一対の側面、前記第１の導電層の側面、及び前記第２の導電層の側面と接し、
    　前記第２の絶縁層は、前記第１の導電層と前記第２の導電層の間において、前記半導体層を覆って設けられ、
    　前記第３の導電層は、前記第２の絶縁層を覆って設けられ、
    　前記トランジスタのチャネル幅１μｍあたりのオフ電流は、８５℃の環境下において、１×１０−１８Ａ以下である、
    　トランジスタ。
  18. 　それぞれ第１の絶縁層に埋め込まれた第１の導電層と第２の導電層とを離隔して形成する工程と、
    　前記第１の絶縁層の一部を除去して、前記第１の絶縁層を、平面視における長辺方向の端部が前記第１の導電層及び前記第２の導電層と接する壁状に加工する工程と、
    　前記第１の導電層、前記第２の導電層、及び前記第１の絶縁層を覆って半導体膜を形成する工程と、
    　前記半導体膜に対して異方性のエッチングを行い、前記第１の導電層の上面、前記第２の導電層の上面、及び前記第１の絶縁層の上面を露出させ、前記第１の導電層、前記第２の導電層、及び前記第１の絶縁層のそれぞれの側面を囲む半導体層を形成する工程と、を有する、
    　半導体装置の作製方法。
  19. 　それぞれ第１の絶縁層に埋め込まれた第１の導電層と第２の導電層とを離隔して形成する工程と、
    　前記第１の絶縁層、前記第１の導電層、及び前記第２の導電層の上面に接して、結晶を含む第１の層を形成する工程と、
    　前記第１の絶縁層の前記第１の層に覆われない一部を除去して、前記第１の絶縁層を、平面視における長辺方向の端部が前記第１の導電層及び前記第２の導電層と接する壁状に加工する工程と、
    　前記第１の導電層、前記第２の導電層、前記第１の絶縁層、及び前記第１の層を覆って、単結晶構造または多結晶構造を有する半導体膜を形成する工程と、
    　前記半導体膜に対して異方性のエッチングを行い、前記第１の導電層の上面、前記第２の導電層の上面、及び前記第１の絶縁層の上面を露出させ、前記第１の導電層、前記第２の導電層、及び前記第１の絶縁層のそれぞれの側面を囲む半導体層を形成する工程と、を有する、
    　半導体装置の作製方法。
  20. 　請求項１８または請求項１９において、
    　前記半導体層の形成後に、
    　前記半導体層の一部、及び前記第１の絶縁層の一部を覆って第２の絶縁層を形成する工程と、
    　前記第２の絶縁層を覆って、第３の導電層を形成する工程と、を有する、
    　半導体装置の作製方法。
  21. 　請求項１８または請求項１９において、
    　前記半導体層の形成後に、
    　前記第１の導電層、前記第２の導電層、前記第１の絶縁層、及び前記半導体層を覆う第３の絶縁層を形成する工程と、
    　前記第３の絶縁層に、前記半導体層及び前記第１の絶縁層に達する溝部を形成する工程と、
    　前記溝部の内側に、前記半導体層及び前記第１の絶縁層を覆う第２の絶縁層を形成する工程と、
    　前記溝部の内側に、前記第２の絶縁層を覆う第３の導電層を形成する工程と、を有する、
    　半導体装置の作製方法。
  22. 　それぞれ第１の絶縁層に埋め込まれた第１の導電層と第２の導電層とを離隔して形成する工程と、
    　前記第１の絶縁層の一部を除去して、前記第１の絶縁層を、平面視における長辺方向の端部が前記第１の導電層及び前記第２の導電層と接する壁状に加工する工程と、
    　前記第１の導電層、前記第２の導電層、及び前記第１の絶縁層を覆って半導体膜を形成する工程と、
    　前記半導体膜に対して異方性のエッチングを行い、前記第１の導電層の上面、前記第２の導電層の上面、及び前記第１の絶縁層の上面を露出させ、前記第１の導電層、前記第２の導電層、及び前記第１の絶縁層のそれぞれの側面を囲む半導体層を形成する工程と、
    　前記第１の導電層と前記第２の導電層との間において、前記半導体層を覆う犠牲層を形成する工程と、
    　前記半導体層の前記犠牲層に覆われない領域に、第１の元素を供給する工程と、
    　前記犠牲層を除去する工程と、を有する、
    　半導体装置の作製方法。
  23. 　それぞれ第１の絶縁層に埋め込まれた第１の導電層と第２の導電層とを離隔して形成する工程と、
    　前記第１の絶縁層、前記第１の導電層、及び前記第２の導電層の上面に接して、結晶を含む第１の層を形成する工程と、
    　前記第１の絶縁層の前記第１の層に覆われない一部を除去して、前記第１の絶縁層を、平面視における長辺方向の端部が前記第１の導電層及び前記第２の導電層と接する壁状に加工する工程と、
    　前記第１の導電層、前記第２の導電層、前記第１の絶縁層、及び前記第１の層を覆って、単結晶構造または多結晶構造を有する半導体膜を形成する工程と、
    　前記半導体膜に対して異方性のエッチングを行い、前記第１の導電層の上面、前記第２の導電層の上面、及び前記第１の絶縁層の上面を露出させ、前記第１の導電層、前記第２の導電層、及び前記第１の絶縁層のそれぞれの側面を囲む半導体層を形成する工程と、
    　前記第１の導電層と前記第２の導電層との間において、前記半導体層を覆う犠牲層を形成する工程と、
    　前記半導体層の前記犠牲層に覆われない領域に、第１の元素を供給する工程と、
    　前記犠牲層を除去する工程と、を有する、
    　半導体装置の作製方法。
  24. 　請求項２２または請求項２３において、
    　前記第１の元素は、チタン、アルミニウム、タンタル、タングステン、スズ、シリコン、ゲルマニウム、ジルコニウム、ハフニウム、アンチモン、マグネシウム、水素、ホウ素、リン、及び貴ガスから選択される一以上である、
    　半導体装置の作製方法。
  25. 　請求項２２または請求項２３において、
    　前記第１の元素を供給したのちに、前記犠牲層を覆う第３の絶縁層を形成する工程と、
    　前記犠牲層の上面が露出するように、前記第３の絶縁層の上部を平坦化する工程と、
    　前記犠牲層を除去し、前記半導体層及び前記第１の絶縁層を露出させる工程と、
    　前記半導体層及び前記第１の絶縁層に接して、第２の絶縁層を形成する工程と、
    　前記第２の絶縁層を覆って、第３の導電層を形成する工程と、を有する、
    　半導体装置の作製方法。
  26. 　請求項１９または請求項２３において、
    　前記半導体層は、酸化インジウム膜を用いて形成し、
    　前記第１の層は、酸化インジウム膜、インジウム錫酸化物膜、酸化亜鉛膜、インジウムガリウム酸化物膜、ガリウム亜鉛酸化物膜、アルミニウム亜鉛酸化物膜、インジウムアルミニウム亜鉛酸化物膜、インジウムガリウム亜鉛酸化物膜、またはインジウムスズ亜鉛酸化物膜を用いて形成する、
    　半導体装置の作製方法。
  27. 　請求項１８、請求項１９、請求項２２、及び請求項２３のいずれか一において、
    　前記半導体膜の形成後に、加熱処理を行い、
    　前記加熱処理は、２５０℃以上６５０℃の温度で行う、
    　半導体装置の作製方法。
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