WO2025243746A1 - 半導体装置 - Google Patents

半導体装置

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WO2025243746A1
WO2025243746A1 PCT/JP2025/015245 JP2025015245W WO2025243746A1 WO 2025243746 A1 WO2025243746 A1 WO 2025243746A1 JP 2025015245 W JP2025015245 W JP 2025015245W WO 2025243746 A1 WO2025243746 A1 WO 2025243746A1
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WO
WIPO (PCT)
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electromagnetic shield
inductor
slit
slits
semiconductor device
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PCT/JP2025/015245
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English (en)
French (fr)
Inventor
秀行 高野
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/20—Inductors

Definitions

  • This disclosure relates to a semiconductor device equipped with an electromagnetic shield.
  • a semiconductor device has been proposed in which an electromagnetic shield is provided between a substrate having an inductor and a circuit board on which a logic circuit is formed (see, for example, Patent Document 1).
  • an electromagnetic shield makes it possible to prevent electromagnetic noise caused by the magnetic field generated in the logic circuit from reaching the inductor.
  • a semiconductor device includes an electromagnetic shield and an inductor.
  • the electromagnetic shield has a first slit extending in a first direction and a second slit extending in a second direction different from the first direction and intersecting the first slit, and extends along a first plane that includes the first and second directions.
  • the inductor faces the electromagnetic shield in a third direction that intersects with the first plane.
  • the electromagnetic shield protects the inductor from electromagnetic noise generated inside or outside the semiconductor device.
  • eddy currents generated in the electromagnetic shield are attenuated, suppressing degradation of the inductor's performance.
  • FIG. 1 is a block diagram illustrating a configuration example of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a block diagram showing an example of the configuration of the phase locked loop circuit shown in FIG.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the voltage-controlled oscillator shown in FIG.
  • FIG. 4 is a perspective view showing an example of the configuration of the semiconductor device shown in FIG.
  • FIG. 5 is an enlarged perspective view showing some components of the semiconductor device shown in FIG.
  • FIG. 6 is a plan view showing an example of the configuration of the electromagnetic shield shown in FIG. 7A and 7B are schematic diagrams showing an example of the direction of current flowing through the inductor shown in FIG. 5 and an example of eddy current induced in the electromagnetic shield shown in FIG.
  • FIG. 7A and 7B are schematic diagrams showing an example of the direction of current flowing through the inductor shown in FIG. 5 and an example of eddy current induced in the electromagnetic shield shown in FIG.
  • FIG. 8 is a perspective view showing an example of an electromagnetic shield and an inductor as a reference example.
  • FIG. 9 is a plan view illustrating a configuration example of an electromagnetic shield according to the second embodiment of the present disclosure.
  • FIG. 10 is a plan view illustrating a configuration example of an electromagnetic shield according to a first modification of the present disclosure.
  • FIG. 11 is a plan view illustrating a configuration example of an electromagnetic shield according to a second modification of the present disclosure.
  • FIG. 12 is a perspective view illustrating a configuration example of an inductor according to a third modified example of the present disclosure.
  • FIG. 13 is a characteristic diagram showing the relationship between the Q value of the inductor and the frequency of the AC signal in the example.
  • First embodiment (example of a semiconductor device in which an electromagnetic shield with a slit is inserted between an inductor and a circuit) 1.1.
  • Configuration example of semiconductor device 1.2.
  • Configuration example of phase locked loop circuit 1.3.
  • Configuration example of phase locked loop circuit 1.4.
  • Actions and effects 2.
  • Second embodiment (example of electromagnetic shield disposed between inductor and circuit) 2.1.
  • Modification example 3 Other modifications 4.
  • FIG. 1 is a block diagram showing one configuration example of the semiconductor device 100.
  • the semiconductor device 100 may be, for example, a device equipped with an imaging element or an LSI (Large Scale Integration).
  • the semiconductor device 100 includes multiple stacked semiconductor chips, such as an upper chip 110 and a lower chip 150.
  • the upper chip 110 includes a logic circuit 111.
  • the lower chip 150 includes a logic circuit 151 and a phase-locked loop 200. While FIG. 1 illustrates an example in which the semiconductor device 100 includes two semiconductor chips (i.e., the upper chip 110 and the lower chip 150), the semiconductor device 100 may include three or more semiconductor chips.
  • the logic circuit 111 executes predetermined processing.
  • the logic circuit 111 transmits and receives data to and from the logic circuit 151 provided on the lower chip 150 via signal lines 119.
  • the logic circuit 111 may be, for example, a pixel circuit or a vertical drive circuit that drives the pixel circuit.
  • Logic circuit 151 executes predetermined processing in synchronization with clock signal CLKout from phase-locked loop 200.
  • Logic circuit 151 may be, for example, an AD (Analog to Digital) converter or a horizontal drive circuit that drives the AD converter.
  • AD Analog to Digital
  • a clock signal CLKin with a predetermined period generated by an external crystal oscillator or the like is input to the phase-locked loop 200.
  • the phase-locked loop 200 multiplies the clock signal CLKin by a predetermined multiplication ratio and outputs the resulting clock signal CLKout to the logic circuit 151 via signal line 209.
  • phase locked loop circuit is a block diagram showing an example of the configuration of the phase locked loop 200.
  • the phase locked loop 200 includes a phase comparator 210, a charge pump 220, a frequency divider 230, and a voltage controlled oscillator 240.
  • Phase comparator 210 compares the phase of clock signal CLKin from crystal oscillator 152 with the phase of clock signal CLKfb from frequency divider 230. Based on the comparison result, phase comparator 210 generates detection signals UP and DN indicating the phase difference between clock signal CLKin and clock signal CLKfb, and supplies these to charge pump 220. For example, the difference between the pulse width of detection signal UP and the pulse width of detection signal DN indicates the phase difference between clock signal CLKin and clock signal CLKfb.
  • the charge pump 220 generates a control signal Vc whose voltage corresponds to the phase difference indicated by the detection signal UP and the detection signal DN.
  • the charge pump 220 supplies the control signal Vc to the voltage-controlled oscillator 240.
  • the voltage-controlled oscillator 240 generates a clock signal CLKout with a frequency corresponding to the voltage of the control signal Vc, and supplies the clock signal CLKout to the frequency divider 230 and the logic circuit 151.
  • the clock signal CLKout is, for example, a single-ended signal or a differential signal.
  • the frequency divider 230 divides the clock signal CLKout from the voltage-controlled oscillator 240 by a predetermined division ratio.
  • the frequency divider 230 feeds the divided signal back to the phase comparator 210 as the clock signal CLKfb.
  • the phase-locked loop 200 can generate a signal that is a multiplication of the clock signal CLKin.
  • Example of voltage-controlled oscillator configuration 3 is a circuit diagram showing an example configuration of voltage-controlled oscillator 240.
  • Voltage-controlled oscillator 240 includes amplifier circuit 241, inductor 250, and variable capacitor 242.
  • Variable capacitor 242 and inductor 250 are connected in parallel to amplifier circuit 241.
  • electromagnetic shield 260 is layered above inductor 250, with the direction from lower chip 150 toward upper chip 110 being the upward direction.
  • the variable capacitance 242 is a capacitor whose capacitance changes depending on the voltage of the control signal Vc from the charge pump 220.
  • a varicap diode is used as the variable capacitance 242.
  • Inductor 250 resonates with variable capacitor 242 to generate a clock signal. Inductor 250 also generates a magnetic field in the upward or downward direction.
  • the amplifier circuit 241 amplifies the signal generated by the LC resonant circuit consisting of the variable capacitor 242 and the inductor 250, and supplies the amplified signal to the frequency divider 230 and the logic circuit 151 as the clock signal CLKout.
  • the electromagnetic shield 260 has multiple slits formed in a direction parallel to the substrate plane of each of the upper chip 110 and the lower chip 150.
  • a predetermined fixed potential e.g., ground potential
  • the electromagnetic shield 260 blocks electromagnetic noise caused by the magnetic field generated in the logic circuit 111. Therefore, the inductor 250 is protected from electromagnetic noise resulting from the magnetic field generated in the logic circuit 111.
  • electromagnetic shield 260 functions as a magnetic field shield that blocks only electromagnetic noise caused by electromagnetic induction. If it is necessary to also block electromagnetic noise caused by electrostatic induction, a fixed potential is applied to electromagnetic shield 260.
  • the electromagnetic shield 260 is placed above the inductor 250 within the voltage-controlled oscillator 240, it may also be placed above an inductor provided in a circuit other than the voltage-controlled oscillator 240, such as a buffer circuit or clock distribution circuit.
  • FIG. 4 is a perspective view showing an example configuration of the semiconductor device 100.
  • FIG. 5 is a perspective view showing an example configuration of the electromagnetic shield 260 and inductor 250 provided on the lower chip 150 of the semiconductor device 100.
  • FIG. 6 is a plan view showing an example configuration of the electromagnetic shield 260.
  • upper chip 110 and lower chip 150 each extend along an XY plane including the X-axis direction and the Y-axis direction which are orthogonal to each other. Upper chip 110 and lower chip 150 are stacked in the Z-axis direction.
  • the X-axis direction, the Y-axis direction, and the Z-axis direction are examples of configurations corresponding to the "first direction,”"seconddirection," and "third direction” according to an embodiment of the present disclosure.
  • the XY plane is an example of configurations corresponding to the "first plane” according to an embodiment of the present disclosure.
  • the upper chip 110 is provided with the logic circuit 111.
  • the lower chip 150 is provided with, in addition to the logic circuit 151, the inductor 250 that constitutes the voltage-controlled oscillator 240, and the electromagnetic shield 260.
  • the inductor 250 is provided adjacent to the logic circuit 151 in the XY plane.
  • the electromagnetic shield 260 is disposed above the inductor 250 so as to overlap with the inductor 250 in the Z-axis direction. Therefore, the logic circuit 111 is disposed on the opposite side of the inductor 250 in the Z-axis direction as viewed from the electromagnetic shield 260.
  • the electromagnetic shield 260 is inserted between the inductor 250 and the logic circuit 111 of the upper chip 110 in the Z-axis direction.
  • the electromagnetic shield 260, the inductor 250, the logic circuit 111, and the upper chip 110 are each an example configuration corresponding to an "electromagnetic shield,”"inductor,””circuit,” and “circuit board” as an embodiment of the present disclosure.
  • Figure 4 illustrates an example in which the electromagnetic shield 260 is placed between the inductor 250 and the logic circuit 111
  • the electromagnetic shield 260 may also be placed between the inductor 250 and a circuit other than the logic circuit 111.
  • the electromagnetic shield 260 has a plurality of first slits 261 and one second slit 262.
  • Each of the plurality of first slits 261 extends, for example, in the X-axis direction. Therefore, the plurality of first slits 261 extend substantially parallel to one another without intersecting with one another and are aligned in the Y-axis direction.
  • the plurality of first slits 261 all have the same length L1 in the X-axis direction and the same width W1 in the Y-axis direction.
  • the plurality of first slits 261 are aligned in the Y-axis direction, for example, at substantially equal intervals D1. Furthermore, the second slit 262 extends in the Y-axis direction. The second slit 262 intersects with each of the plurality of first slits 261 at their respective central positions in the X-axis direction.
  • the portion of the electromagnetic shield 260 other than the first slits 261 and the second slit 262 is a shielding portion 269. Therefore, the portion of the electromagnetic shield 260 other than the shielding portion 269 is open.
  • the first slits 261 and the second slits 262 may be filled with a non-magnetic material.
  • the shielding portion 269 may be made of, for example, a metal, specifically, a simple substance such as Cu (copper), Al (aluminum), Ag (silver), or Fe (iron), or an alloy containing these elements.
  • the length L1 of the first slit 261 and the length L2 of the second slit 262 are, for example, 200 ⁇ m, the width W1 is, for example, 1 ⁇ m, and the distance D1 is, for example, 10 ⁇ m.
  • Inductor 250 is a spiral coil including a winding portion wound along a plane parallel to the XY plane.
  • first slit 261 and second slit 262 of electromagnetic shield 260 are provided at positions overlapping inductor 250 in the Z-axis direction.
  • region 260R in which first slit 261 and second slit 262 are formed in electromagnetic shield 260 preferably overlaps with the entire inductor 250 in the Z-axis direction.
  • the center position of region 260R in the XY plane preferably substantially coincides with the center position of inductor 250 in the XY plane.
  • [1.4. Action and Effect] 7 is a schematic diagram showing an example of the direction of current flowing through inductor 250 and an example of eddy current induced in electromagnetic shield 260.
  • Inductor 250 includes first terminal 501 and second terminal 502. When current I flows through inductor 250 from first terminal 501 to second terminal 502, current I flows clockwise through inductor 250 as indicated by the arrow in FIG. 7. As a result, as shown in FIG. 7, magnetic flux BF is generated from inductor 250, and eddy current Ie is induced in electromagnetic shield 260 by magnetic flux BF. Eddy current Ie reduces the Q value of inductor 250.
  • electromagnetic shield 260 is provided with second slits 262 in addition to first slits 261, so that eddy current Ie can be sufficiently attenuated.
  • FIG 8 is a perspective view showing an electromagnetic shield 1260 as a reference example.
  • Electromagnetic shield 1260 has multiple first slits 261 but no second slits 262. Apart from this, the configuration of electromagnetic shield 1260 is substantially the same as that of electromagnetic shield 260.
  • current I flows from first terminal 501 to second terminal 502 in inductor 250 in Figure 8, magnetic flux BF is generated from inductor 250.
  • eddy current Ie is induced in electromagnetic shield 1260.
  • electromagnetic shield 1260 does not have second slits 262
  • multiple eddy currents Iex are induced in electromagnetic shield 1260, drawing large elliptical loops around each of the multiple first slits 261.
  • the electromagnetic shield 260 of this embodiment shown in Figure 7 is provided with second slits 262 that extend in the Y-axis direction, which is different from the extension direction of each of the multiple first slits 261.
  • second slits 262 that extend in the Y-axis direction, which is different from the extension direction of each of the multiple first slits 261.
  • the electromagnetic shield 260 is provided between the inductor 250 and the logic circuit 111 of the upper chip 110 in the Z-axis direction. As a result, electromagnetic noise caused by the magnetic field generated in the logic circuit 111 is blocked by the electromagnetic shield 260, preventing it from reaching the inductor 250. In other words, the inductor 250 can be protected from electromagnetic noise caused by the magnetic field generated in the logic circuit 111.
  • multiple first slits 261 are provided in the electromagnetic shield 260, so that some of the multiple eddy currents Ie induced in the electromagnetic shield 260 by the magnetic flux BF caused by the inductor 250 cancel each other out.
  • second slits 262 are provided in the electromagnetic shield 260, so the eddy current Ie can be subdivided. As a result, the eddy current Ie can be attenuated, and the Q value of the inductor 250 can be prevented from decreasing due to eddy current loss.
  • the semiconductor device 100 of this embodiment can demonstrate excellent performance.
  • Fig. 9 is a schematic diagram showing an example of the planar configuration of the electromagnetic shield 270. Note that Fig. 9 corresponds to Fig. 6 which shows an example of the configuration of the electromagnetic shield 260 according to the first embodiment.
  • the electromagnetic shield 270 can be applied to the semiconductor device 100 described in the first embodiment.
  • the electromagnetic shield 270 has a plurality of third slits 263 in addition to the first slits 261 and the second slits 262. Except for the above points, the configuration of the electromagnetic shield 270 is substantially the same as the configuration of the electromagnetic shield 260. Note that while FIG. 9 illustrates an example in which a plurality of third slits 263 are provided, this embodiment is not limited to this, and only one third slit 263 may be provided.
  • Each of the multiple third slits 263 is located between two adjacent first slits 261 in the Y-axis direction, extends in the X-axis direction, and intersects with the second slits 262.
  • the length L3 of the third slit 263 in the X-axis direction is shorter than the length L1 of the first slit 261 in the X-axis direction (L1 > L3).
  • the length L3 of the third slit 263 can be set to, for example, 100 ⁇ m.
  • the widths W3 of the multiple third slits 263 in the Y-axis direction may be equal to or different from each other.
  • the width W3 of the third slit 263 in the Y-axis direction may be the same as or different from the width W1 of the first slit 261 in the Y-axis direction.
  • the widths W1 and W3 can be set to, for example, 1 ⁇ m.
  • the electromagnetic shield 270 of this embodiment further includes the third slits 263 in addition to the first slits 261 and the second slits 262, thereby effectively reducing eddy currents while suppressing an increase in the aperture ratio. That is, compared to the electromagnetic shield 260 of the first embodiment, which includes multiple first slits 261 each having a length L1 extending in the X-axis direction, the electromagnetic shield 270 includes a mixture of first slits 261 each having a length L1 and third slits 263 each having a length L3 extending in the X-axis direction, thereby attenuating eddy currents and ensuring a large area for the shielding portion 269.
  • Increasing the area of the shielding portion 269 in the electromagnetic shield 270 increases the mechanical strength of the electromagnetic shield 270. This is advantageous for reducing the thickness of the electromagnetic shield 270. Furthermore, inserting the short third slits 263 is more likely to achieve overall flatness for the electromagnetic shield 270 than forming multiple long first slits 261.
  • Fig. 10 is a schematic diagram showing an example of the planar configuration of the electromagnetic shield 270A. Note that Fig. 10 corresponds to Fig. 6 which shows the example of the planar configuration of the electromagnetic shield 260 according to the first embodiment.
  • multiple third slits 263 are arranged between two adjacent first slits 261 lined up in the Y-axis direction. Note that in Figure 10, two third slits 263 are arranged between two adjacent first slits 261 in the Y-axis direction, but the number is not limited to two and can be selected arbitrarily.
  • the electromagnetic shield 270A of variant 2-1 is expected to have the same effects as the electromagnetic shield 270 of the second embodiment ( Figure 9).
  • the length of each of the multiple first slits 261 may be adjusted to form a substantially circular region 260R that matches the planar shape of the inductor 250.
  • the inductor of the present disclosure is not limited to this.
  • the inductor of the present disclosure may be a transformer or balun in which two spiral coils C1 and C2 are stacked in the Z-axis direction, as shown in FIG. 12.
  • the inductor 250 that constitutes the voltage-controlled oscillator 240 was described, but the inductor of the present disclosure may also be an inductor that constitutes a circuit such as an LNA (low noise amplifier), PA (power amplifier), LC filter, or power splitter/combiner.
  • LNA low noise amplifier
  • PA power amplifier
  • LC filter or power splitter/combiner.
  • the first slit and the second slit are perpendicular to each other, but the first slit and the second slit may intersect at an angle other than 90°.
  • the length of each of the multiple first slits can be set arbitrarily, and the length of some of the multiple first slits may be different from the length of the other first slits. Alternatively, the lengths of all of the first slits may be different from each other.
  • the shape of each of the first to third slits is not limited to a rectangle, and may be another shape.
  • Example 1 a semiconductor device using the electromagnetic shield 260 is referred to as Example 1
  • Example 2 a semiconductor device using the electromagnetic shield 270 as Example 2
  • Example 1260 a semiconductor device using the electromagnetic shield 1260 as Reference Example 1.
  • the magnitudes of eddy currents induced in the electromagnetic shields 260, 270, and 1260 when a constant current I is passed through the inductor 250 were compared.
  • the Q values (where the AC signal frequency f is 12.6 GHz and the inductance L is 1 nH) of the inductors 250 arranged directly below the electromagnetic shields 260, 270, and 1260 were compared.
  • the outer diameter of the inductor 250 was set to 110 ⁇ m.
  • the length L1 of the first slits 261 and the length L2 of the second slits 262 of the electromagnetic shields 260 and 270 were both 200 ⁇ m.
  • the length L3 of the third slits 263 of the electromagnetic shield 270 was both 100 ⁇ m.
  • the widths W1 to W3 were all 1 ⁇ m.
  • the spacing D1 was 10 ⁇ m.
  • the spacing between the first slits 261 and the third slits 263 was 4.5 ⁇ m.
  • the results are shown in Table 1 and FIG. 13.
  • the horizontal axis represents the frequency f [GHz] of the AC signal
  • the vertical axis represents the Q value of the inductor 250.
  • the curve representing the Q value of Example 1 is represented by a solid line
  • the curve representing the Q value of Example 2 is represented by a dashed line
  • the curve representing the Q value of Reference Example 1 (electromagnetic shield 1260) is represented by a dashed line.
  • Table 1 also shows values normalized by setting the area of the slit, the peak value of the eddy current, and the integral value of the eddy current in Reference Example 1 (electromagnetic shield 1260) to 1.
  • Example 2 As shown in Table 1, it was found that in Examples 1 and 2, the peak value of the eddy current was reduced more than in the reference example, while the Q value of the inductor 250 was improved. In particular, in Example 2, the third slit 263 was provided, which made it possible to further reduce the peak value and integral value of the eddy current, while further improving the Q value of the inductor 250.
  • a semiconductor device according to the present disclosure having the following configuration can have excellent performance.
  • the effects achieved by the technology according to the present disclosure are not necessarily limited to the effects described herein, and may be any of the effects described in the present disclosure.
  • an electromagnetic shield having a first slit extending in a first direction and a second slit extending in a second direction different from the first direction and intersecting the first slit, the electromagnetic shield extending along a first plane including the first direction and the second direction; an inductor facing the electromagnetic shield in a third direction intersecting the first surface.
  • ⁇ 2> The semiconductor device according to ⁇ 1> above, further comprising: a circuit board having a circuit arranged on the opposite side of the inductor as viewed from the electromagnetic shield in the third direction.
  • the electromagnetic shield has a plurality of the first slits.
  • ⁇ 4> The semiconductor device according to ⁇ 3> above, wherein the plurality of first slits are arranged in the second direction at substantially equal first intervals.
  • the electromagnetic shield further includes a third slit that is provided between two of the first slits that are adjacent to each other in the second direction, extends in the first direction, and intersects with the second slits;
  • ⁇ 6> The semiconductor device according to any one of ⁇ 1> to ⁇ 5>, wherein the inductor is a spiral coil wound along a plane parallel to the first plane.
  • ⁇ 8> The semiconductor device according to any one of ⁇ 1> to ⁇ 7>, wherein the second slit intersects with the first slit at a center position of the first slit in the first direction.

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Abstract

半導体装置は、電磁シールドと、インダクタとを備える。電磁シールドは、第１方向に延びる第１スリットと、第１方向と異なる第２方向に延びると共に第１スリットと交差する第２スリットとを有し、第１方向および第２方向を含む第１の面に沿って延在する。インダクタは、第１の面と交差する第３方向において電磁シールドと対向する。

Description

半導体装置
　本開示は、電磁シールドを備える半導体装置に関する。
　インダクタを有する基板と、論理回路が形成された回路基板との間に電磁シールドを設けるようにした半導体装置が提案されている（例えば特許文献１参照）。この半導体装置では、電磁シールドを設けることにより、論理回路で生じる磁界による電磁ノイズがインダクタに及ぶのを抑制することができる。
国際公開２０１７／１２２４１６号公報
　ところで、このような半導体装置においては、さらなる品質の向上が求められている。
　よって、優れた性能を有する半導体装置が望まれる。
　本開示の一実施形態に係る半導体装置は、電磁シールドと、インダクタとを備える。電磁シールドは、第１方向に延びる第１スリットと、第１方向と異なる第２方向に延びると共に第１スリットと交差する第２スリットとを有し、第１方向および第２方向を含む第１の面に沿って延在する。インダクタは、第１の面と交差する第３方向において電磁シールドと対向する。
　本開示の一実施形態に係る半導体装置では、電磁シールドによって、その半導体装置の内部または外部で発生する電磁ノイズからインダクタが保護される。加えて、電磁シールドに生じる渦電流が減衰され、インダクタの性能低下が抑制される。
図１は、本開示の第１の実施形態における半導体装置の一構成例を表すブロック図である。 図２は、図１に示した位相同期回路の一構成例を表すブロック図である。 図３は、図２に示した電圧制御発振器の一構成例を表す回路図である。 図４は、図１に示した半導体装置の一構成例を表す斜視図である。 図５は、図４に示した半導体装置の一部の構成要素を拡大して表す斜視図である。 図６は、図５に示した電磁シールドの一構成例を表す平面図である。 図７は、図５に示したインダクタに流れる電流の方向の一例および図５に示した電磁シールドに誘導される渦電流の一例をそれぞれ表す模式図である。 図８は、参考例としての電磁シールドおよびインダクタの一例を表す斜視図である。 図９は、本開示の第２の実施形態における電磁シールドの一構成例を表す平面図である。 図１０は、本開示の第１変形例としての電磁シールドの一構成例を表す平面図である。 図１１は、本開示の第２変形例としての電磁シールドの一構成例を表す平面図である。 図１２は、本開示の第３変形例としてのインダクタの一構成例を表す斜視図である。 図１３は、実施例におけるインダクタのＱ値と交流信号の周波数との関係を表す特性図である。
　以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるわけではない。また、本開示の各構成要素の配置、寸法、及び寸法比等についても、各図に示す様態に限定されるわけではない。
　なお、説明は以下の順序で行う。
　１．第１の実施形態（インダクタと回路との間にスリット付きの電磁シールドを挿入した半導体装置の例）
　　１．１．半導体装置の構成例
　　１．２．位相同期回路の構成例
　　１．３．位相同期回路の構成例
　　１．４．作用効果
 
　２．第２の実施形態（インダクタと回路との間に配置される電磁シールドの例）
　　２．１．構成例
　　２．２．作用効果
　　２．３．変形例
　３．その他の変形例
　４．実施例
 
＜１．第１の実施形態＞
［１．１．半導体装置の構成例］
　まず、図１を参照して、本開示の第１の実施形態に係る半導体装置１００の構成例について説明する。 図１は、半導体装置１００の一構成例を示すブロック図である。半導体装置１００としては、例えば撮像素子やＬＳＩ（Large Scale Integration）などを搭載した装置が想定される。半導体装置１００は、上部チップ１１０および下部チップ１５０などの、積層された複数の半導体チップを備えている。上部チップ１１０には、論理回路１１１が配置されている。また、下部チップ１５０には、論理回路１５１および位相同期回路２００が配置されている。なお、図１では、半導体装置１００が２つの半導体チップ（すなわち上部チップ１１０および下部チップ１５０）を備える場合を例示しているが、半導体装置１００は３以上の半導体チップを備えていてもよい。
　論理回路１１１は、所定の処理を実行するものである。論理回路１１１は、下部チップ１５０に設けられた論理回路１５１との間で信号線１１９を介してデータを送受信する。論理回路１１１としては、例えば、画素回路や、その画素回路を駆動する垂直駆動回路が想定される。
  論理回路１５１は、位相同期回路２００からのクロック信号ＣＬＫoutに同期して、所定の処理を実行するものである。論理回路１５１としては、例えば、ＡＤ（Analog to Digital）変換器や、そのＡＤ変換器を駆動する水平駆動回路が想定される。
　位相同期回路２００には、外部の水晶発振器などにより生成された所定の周期のクロック信号ＣＬＫinが入力される。位相同期回路２００は、クロック信号ＣＬＫinを所定の逓倍比で逓倍してクロック信号ＣＬＫoutとして論理回路１５１に信号線２０９を介して出力する。
［１．２．位相同期回路の構成例］
　図２は、位相同期回路２００の一構成例を示すブロック図である。位相同期回路２００は、位相比較器２１０と、チャージポンプ２２０と、分周器２３０と、電圧制御発振器２４０とを備える。
　位相比較器２１０は、水晶発振器１５２からのクロック信号ＣＬＫinの位相と、分周器２３０からのクロック信号ＣＬＫfbの位相とを比較する。位相比較器２１０は、比較結果に基づき、クロック信号ＣＬＫinの位相とクロック信号ＣＬＫfbの位相との位相差を示す検出信号ＵＰおよび検出信号ＤＮをそれぞれ生成してチャージポンプ２２０に供給する。例えば、検出信号ＵＰのパルス幅と検出信号ＤＮのパルス幅との差が、クロック信号ＣＬＫinの位相とクロック信号ＣＬＫfbの位相との位相差を示す。
　チャージポンプ２２０は、検出信号ＵＰおよび検出信号ＤＮの示す位相差に応じた電圧の制御信号Ｖｃを生成する。チャージポンプ２２０は、制御信号Ｖｃを電圧制御発振器２４０に供給する。
　電圧制御発振器２４０は、制御信号Ｖｃの電圧に応じた周波数のクロック信号ＣＬＫoutを生成し、クロック信号ＣＬＫoutを分周器２３０および論理回路１５１に供給する。クロック信号ＣＬＫoutは、例えばシングルエンド信号または差動信号である。
　分周器２３０は、電圧制御発振器２４０からのクロック信号ＣＬＫoutを所定の分周比で分周するものである。分周器２３０は、分周した信号をクロック信号ＣＬＫfbとして位相比較器２１０に帰還させる。このように電圧制御発振器２４０からのクロック信号ＣＬＫoutを分周した信号を位相比較器２１０に帰還させることにより、位相同期回路２００は、クロック信号ＣＬＫinを逓倍した信号を生成することができる。
［１．３．電圧制御発振器の構成例］
　図３は、電圧制御発振器２４０の一構成例を示す回路図である。電圧制御発振器２４０は、増幅回路２４１と、インダクタ２５０と、可変容量２４２とを備える。可変容量２４２およびインダクタ２５０は、増幅回路２４１に並列に接続される。また、下部チップ１５０から上部チップ１１０に向かう方向を上方向として、インダクタ２５０の上方に電磁シールド２６０が積層される。
　可変容量２４２は、チャージポンプ２２０からの制御信号Ｖｃの電圧に応じて電気容量が変化するキャパシタである。例えば、バリキャップダイオードが可変容量２４２として用いられる。
　インダクタ２５０は、可変容量２４２と共振してクロック信号を生成するものである。また、インダクタ２５０は、上方向または下方向への磁界を生成する。
　増幅回路２４１は、可変容量２４２およびインダクタ２５０からなるＬＣ共振回路により生成された信号を増幅し、増幅された信号をクロック信号ＣＬＫoutとして分周器２３０および論理回路１５１に供給する。
　電磁シールド２６０は、上部チップ１１０および下部チップ１５０のそれぞれの基板平面に対して平行な方向に沿って形成された複数のスリットを有する。電磁シールド２６０には、所定の固定電位（例えば、グランド電位）が印加される。電磁シールド２６０により、論理回路１１１で発生した磁界による電磁ノイズが遮蔽される。よって、論理回路１１１で発生した磁界に起因する電磁ノイズからインダクタ２５０が保護される。
　なお、電磁シールド２６０の電位を固定電位としているが、浮動電位としてもよい。この場合には、電磁シールド２６０は、電磁誘導による電磁ノイズのみを遮蔽する磁界シールドとして機能する。静電誘導による電磁ノイズも遮蔽する必要がある場合には、電磁シールド２６０に固定電位が印加される。
　また、電磁シールド２６０を電圧制御発振器２４０内のインダクタ２５０の上方に配置しているが、電圧制御発振器２４０以外の回路、例えばバッファ回路やクロック分配回路などに設けられたインダクタの上方に配置してもよい。
　図４は、半導体装置１００の一構成例を表す斜視図である。また、図５は、半導体装置１００のうちの下部チップ１５０に設けられた電磁シールド２６０およびインダクタ２５０の一構成例を表す斜視図である。さらに、図６は、電磁シールド２６０の一構成例を表す平面図である。
　図４に示したように、半導体装置１００では、上部チップ１１０および下部チップ１５０のそれぞれが、互いに直交するＸ軸方向およびＹ軸方向を含む、ＸＹ平面に沿って延在している。上部チップ１１０と下部チップ１５０とはＺ軸方向に積層されている。
　なお、Ｘ軸方向、Ｙ軸方向、Ｚ軸方向のそれぞれは、本開示の一実施態様としての「第１方向」、「第２方向」、「第３方向」に対応する一構成例である。また、ＸＹ平面は、本開示の一実施態様としての「第１の面」に対応する一構成例である。
　上記したように、上部チップ１１０には論理回路１１１が設けられている。一方、下部チップ１５０には、論理回路１５１のほか、電圧制御発振器２４０を構成するインダクタ２５０と、電磁シールド２６０とが設けられている。下部チップ１５０において、インダクタ２５０はＸＹ面において論理回路１５１と隣り合うように設けられている。また、電磁シールド２６０は、Ｚ軸方向にインダクタ２５０と重なり合うようにインダクタ２５０の上方に配置されている。したがって、論理回路１１１は、Ｚ軸方向に電磁シールド２６０から見てインダクタ２５０と反対側に配置されている。すなわち、電磁シールド２６０は、Ｚ軸方向においてインダクタ２５０と上部チップ１１０の論理回路１１１との間に挿入されている。
　ここで、電磁シールド２６０、インダクタ２５０、論理回路１１１、上部チップ１１０のそれぞれは、本開示の一実施態様としての「電磁シールド」、「インダクタ」、「回路」、「回路基板」に対応する一構成例である。
　なお、図４では、電磁シールド２６０をインダクタ２５０と論理回路１１１との間に配置する場合を例示しているが、電磁シールド２６０をインダクタ２５０と論理回路１１１以外の他の回路との間に配置するようにしてもよい。
（電磁シールド）
　図６に示したように、電磁シールド２６０は、複数の第１スリット２６１と、１つの第２スリット２６２とを有する。複数の第１スリット２６１のそれぞれは、例えばＸ軸方向に延在している。したがって、複数の第１スリット２６１は互いに交わることなく実質的に互いに平行に延在しており、Ｙ軸方向に並んでいる。なお、図６に示した例では、複数の第１スリット２６１は、いずれもＸ軸方向の長さＬ１が互いに等しく、Ｙ軸方向の幅Ｗ１も互いに等しい。複数の第１スリット２６１は、例えば実質的に等しい間隔Ｄ１でＹ軸方向に並んでいる。また、第２スリット２６２は、Ｙ軸方向に延在している。第２スリット２６２は、複数の第１スリット２６１のそれぞれのＸ軸方向の中心位置において複数の第１スリット２６１のそれぞれと交差している。電磁シールド２６０のうち、第１スリット２６１および第２スリット２６２以外の部分は遮蔽部２６９である。したがって、電磁シールド２６０のうち、遮蔽部２６９以外の部分が開口された状態となっている。ただし、第１スリット２６１および第２スリット２６２は、非磁性材料により充填されていてもよい。遮蔽部２６９は、例えば金属、具体的にはＣｕ（銅），Ａｌ（アルミニウム），Ａｇ（銀），Ｆｅ（鉄）などの単体、またはそれらの元素を含む合金により構成することができる。なお、第１スリット２６１の長さＬ１および第２スリット２６２の長さＬ２は例えば２００μｍであり、幅Ｗ１は例えば１μｍであり、間隔Ｄ１は例えば１０μｍである。
（インダクタ）
　インダクタ２５０は、ＸＹ面に平行な面に沿って巻回する巻回部分を含むスパイラルコイルである。図５に示したように、インダクタ２５０とＺ軸方向において重なり合う位置に、電磁シールド２６０の第１スリット２６１および第２スリット２６２が設けられている。なお、電磁シールド２６０において第１スリット２６１および第２スリット２６２が形成されている領域２６０Ｒ（図６参照）は、インダクタ２５０の全ての部分とＺ軸方向に重なり合っているとよい。また、領域２６０ＲのＸＹ面内の中心位置は、インダクタ２５０のＸＹ面内の中心位置と実質的に一致しているとよい。
［１．４．作用効果］
　図７は、インダクタ２５０に流れる電流の方向の一例および電磁シールド２６０に誘導される渦電流の一例をそれぞれ表す模式図である。インダクタ２５０は第１端子５０１および第２端子５０２を含んでいる。インダクタ２５０に対し、第１端子５０１から第２端子５０２へ向けて電流Ｉを流すと、図７に矢印で示したように時計回りに電流Ｉがインダクタ２５０を流れるようになっている。その結果、図７に示したように、インダクタ２５０から磁束ＢＦが発生し、磁束ＢＦによって電磁シールド２６０に渦電流Ｉｅが誘導される。渦電流Ｉｅはインダクタ２５０のＱ値を低下させる要因となるが、半導体装置１００では、電磁シールド２６０が第１スリット２６１に加えて第２スリット２６２を設けるようにしているので、渦電流Ｉｅを十分に減衰させることができる。
　図８は、参考例としての電磁シールド１２６０を表す斜視図である。電磁シールド１２６０は、複数の第１スリット２６１を有するものの、第２スリット２６２を有しない。その点を除き、電磁シールド１２６０の構成は電磁シールド２６０の構成と実質的に同じである。図８のインダクタ２５０に第１端子５０１から第２端子５０２へ向けて電流Ｉが流れるとインダクタ２５０から磁束ＢＦが発生する。その結果、電磁シールド１２６０に渦電流Ｉｅが誘導される。ところが電磁シールド１２６０には第２スリット２６２が存在しないので、電磁シールド１２６０では、複数の第１スリット２６１のそれぞれの周囲に大きな楕円形状のループを描くように複数の渦電流Ｉｅｘが誘導される。
　これに対し、図７の本実施形態の電磁シールド２６０では、複数の第１スリット２６１のそれぞれの延在方向と異なるＹ軸方向に延びる第２スリット２６２をさらに設けるようにしたので、Ｘ軸方向に延びる大きな楕円形状の渦電流Ｉｅのかわりに、Ｘ軸方向に細分化された２つの小さな楕円形状のループを描く渦電流Ｉｅが誘導されることとなる。したがって、そのため、電磁シールド２６０に誘導される渦電流Ｉｅのピーク値および積分値が減衰され、インダクタ２５０のＱ値が渦電流損失によって低下するのを抑えることができる。
　以上説明したように、半導体装置１００では、Ｚ軸方向においてインダクタ２５０と上部チップ１１０の論理回路１１１との間に電磁シールド２６０を設けるようにしている。このため、論理回路１１１で発生した磁界による電磁ノイズが電磁シールド２６０により遮蔽され、インダクタ２５０に及ぶのを防ぐことができる。すなわち、論理回路１１１で発生した磁界に起因する電磁ノイズからインダクタ２５０を保護することができる。
　また、半導体装置１００では、電磁シールド２６０に複数の第１スリット２６１を設けるようにしたので、インダクタ２５０に起因する磁束ＢＦよって電磁シールド２６０に誘導される複数の渦電流Ｉｅの一部が互いに打ち消し合うこととなる。さらに、電磁シールド２６０に第２スリット２６２を設けるようにしたので、渦電流Ｉｅを細分化することができる。そのため、そのため、渦電流Ｉｅを減衰させることができ、インダクタ２５０のＱ値が渦電流損失によって低下するのを抑制することができる。
　したがって、本実施形態の半導体装置１００によれば、優れた性能を発揮することができる。
＜２．第２の実施形態＞
［２．１．構成例］
　次に、図９を参照して、本開示の第２の実施形態に係る電磁シールド２７０について説明する。図９は、電磁シールド２７０の平面構成例を示す模式図である。なお、図９は、上記第１の実施形態の電磁シールド２６０の一構成例を表す図６に対応する。電磁シールド２７０は、上記第１の実施形態で説明した半導体装置１００に適用され得る。
　図９に示したように、電磁シールド２７０は、第１スリット２６１および第２スリット２６２に加え、複数の第３スリット２６３をさらに有する。上記の点を除き、電磁シールド２７０の構成は、電磁シールド２６０の構成と実質的に同じである。なお、図９では、第３スリット２６３を複数設ける場合を例示しているが、本実施形態はこれに限定されず、第３スリット２６３を１つのみを設けるようにしてもよい。
　複数の第３スリット２６３のそれぞれは、Ｙ軸方向に隣り合う２つの第１スリット２６１の間に設けられ、Ｘ軸方向に延びると共に第２スリット２６２と交差している。第３スリット２６３のＸ軸方向の長さＬ３は、第１スリット２６１のＸ軸方向の長さＬ１よりも短い（Ｌ１＞Ｌ３）。第１スリット２６１の長さＬ１が２００μｍであるとき、第３スリット２６３の長さＬ３を例えば１００μｍとすることができる。複数の第３スリット２６３のＹ軸方向の幅Ｗ３は、互いに等しくてもよいし、互いに異なっていてもよい。また、第３スリット２６３のＹ軸方向の幅Ｗ３は、第１スリット２６１のＹ軸方向の幅Ｗ１と同じであってもよいし、異なっていてもよい。幅Ｗ１および幅Ｗ３は、例えば１μｍとすることができる。なお、本実施形態では、複数の第３スリット２６３が設けられている領域２６３Ｒ（図９）が、Ｚ軸方向においてインダクタ２５０の全体と重なり合っているとよい。
［２．２．作用効果］
　このように、本実施形態の電磁シールド２７０によれば、第１スリット２６１および第２スリット２６２に加え、第３スリット２６３をさらに有するようにしたので、開口率の増大を抑えつつ渦電流を効果的に低減することができる。すなわち第１の実施形態の電磁シールド２６０のように、Ｘ軸方向に延びるスリットとして長さＬ１を有する第１スリット２６１を多数配置する場合と比べ、電磁シールド２７０では、Ｘ軸方向に延びるスリットとして長さＬ１を有する第１スリット２６１と長さＬ３を有する第３スリット２６３とを混在させることで、渦電流を減衰させつつ遮蔽部２６９の面積を大きく確保することができる。電磁シールド２７０では、遮蔽部２６９の面積を大きくすることで、電磁シールド２７０の機械的強度を高めることができる。その結果、電磁シールド２７０の薄型化に有利である。また、長い第１スリット２６１を多数形成するよりも、短い第３スリット２６３を挿入することで電磁シールド２７０の全体に亘る平坦性が得られやすい。
［２．３．変形例］
（変形例２－１）
　図１０を参照して、本開示の第２の実施形態の第１変形例（変形例２－１）に係る電磁シールド２７０Ａについて説明する。図１０は、電磁シールド２７０Ａの平面構成例を示す模式図である。なお、図１０は、上記第１の実施の形態の電磁シールド２６０の平面構成例を表す図６に対応する。
　図１０の変形例２－１の電磁シールド２７０Ａでは、Ｙ軸方向に隣り合う並ぶ２つの第１スリット２６１の間に複数の第３スリット２６３が配置されている。なお、図１０ではＹ軸方向に隣り合う２つの第１スリット２６１の間に２つの第３スリット２６３が配置されているが、その数は２つに限定されず、任意に選択できる。
　変形例２－１の電磁シールド２７０Ａにおいても、上記第２の実施の形態の電磁シールド２７０（図９）と同様の効果が期待できる。
＜３．その他の変形例＞
　以上、いくつかの実施形態および変形例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施の形態等に限定されるわけではなく、種々の変形が可能である。
　例えば図１１に示した電磁シールド２６０Ａのように、インダクタ２５０の平面形状に合わせて略円形の領域２６０Ｒとなるように複数の第１スリット２６１のそれぞれの長さを調整してもよい。
　また、例えば上記第１および第２の実施形態などでは、インダクタとして１つのスパイラルコイルを有するものを例示したが、本開示のインダクタはこれに限定されるものではない。本開示のインダクタは、例えば、図１２に示したように、２つのスパイラルコイルＣ１，Ｃ２をＺ軸方向に積層したトランスやバラン等であってもよい。
　また、例えば上記第１の実施形態では、電圧制御発振器２４０を構成するインダクタ２５０について説明したが、本開示のインダクタは、ＬＮＡ（低雑音アンプ）や、ＰＡ　（電力増幅器）、あるいはＬＣフィルタ、パワースプリッタ・コンバイナなどの回路を構成するインダクタであってもよい。
　また、例えば上記第１および第２の実施形態などでは、第１スリットと第２スリットとが互いに直交する場合を例示したが、９０°以外の角度で第１スリットと第２スリットとが交差するようにしてもよい。また、複数の第１スリットのそれぞれの長さは任意に設定可能であり、複数の第１スリットのうちの一部の第１スリットの長さが他の第１スリットの長さと異なっていてもよい。または全部の第１スリットの長さが互いに異なっていてもよい。また、第１～第３スリットのそれぞれの形状は矩形に限定されるものではなく、他の形状であってもよい。
＜４．実施例＞
　ここで、シミュレーションにより、上記第１の実施形態の電磁シールド２６０（図４～７）と、上記第２の実施形態の電磁シールド２７０（図９）と、参考例としての電磁シールド１２６０（図１２）との比較をおこなった。ここでは、電磁シールド２６０を用いた半導体装置を実施例１とし、電磁シールド２７０を用いた半導体装置を実施例２とし、電磁シールド１２６０を用いた半導体装置を参考例１とする。具体的には、インダクタ２５０に一定の電流Ｉを流したときに電磁シールド２６０，２７０，１２６０のそれぞれに誘導される渦電流の大きさを比較した。さらに、電磁シールド２６０，２７０，１２６０の直下にそれぞれ配置したインダクタ２５０のＱ値（但し、交流信号の周波数ｆ＝１２．６ＧＨｚ、インダクタンスＬ＝１ｎＨとする。）を比較した。実施例１，２および参考例１では、インダクタ２５０の外径を１１０μｍとした。また、電磁シールド２６０，２７０の第１スリット２６１の長さＬ１および第２スリット２６２の長さＬ２は、いずれも２００μｍとした。電磁シールド２７０の第３スリット２６３の長さＬ３はいずれも１００μｍとした。幅Ｗ１～Ｗ３はいずれも１μｍとした。間隔Ｄ１は１０μｍとした。電磁シールド２７０において、第１スリット２６１と第３スリット２６３との間隔は４．５μｍとした。それらの結果を表１および図１３に示す。なお、図１３では、横軸が交流信号の周波数ｆ［ＧＨｚ］を示し、縦軸がインダクタ２５０のＱ値を示している。図１３では、実施例１（電磁シールド２６０）のＱ値を表す曲線を実線で表し、実施例２（電磁シールド２７０）のＱ値を表す曲線を破線で表し、参考例１（電磁シールド１２６０）のＱ値を表す曲線を一点鎖線で表している。また、表１では、参考例１（電磁シールド１２６０）におけるスリットの面積、渦電流のピーク値、渦電流の積分値のそれぞれを１として規格化した数値を示している。
　表１に示したように、実施例１および実施例２では、参考例よりも渦電流のピーク値を低減しつつ、インダクタ２５０のＱ値を向上させることができることがわかった。特に、実施例２では、第３スリット２６３を設けるようにしたので、渦電流のピーク値および積分値をより低減しつつ、インダクタ２５０のＱ値をより向上させることが可能であった。
　本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」または「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。
　本明細書で使用した用語には、単に説明の便宜のために用いており、構成及び動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」などの用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。
　なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示の半導体装置は、優れた性能を備えることができる。
　なお、本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるわけではなく、本開示中に記載されたいずれの効果であってもよい。
＜１＞
　第１方向に延びる第１スリットと、前記第１方向と異なる第２方向に延びると共に前記第１スリットと交差する第２スリットとを有し、前記第１方向および前記第２方向を含む第１の面に沿って延在する電磁シールドと、
　前記第１の面と交差する第３方向において前記電磁シールドと対向するインダクタと
　を備えた半導体装置。
＜２＞
　前記第３方向に前記電磁シールドから見て前記インダクタと反対側に配置される回路を有する回路基板、をさらに備えた
　上記＜１＞記載の半導体装置。
＜３＞
　前記電磁シールドは複数の前記第１スリットを有し、
　前記複数の第１スリットは、前記第２方向に並んでいる
　上記＜１＞または＜２＞記載の半導体装置。
＜４＞
　前記複数の第１スリットは実質的に等しい第１の間隔で前記第２方向に並んでいる
　上記＜３＞記載の半導体装置。
＜５＞
　前記電磁シールドは、前記第２方向に隣り合う２つの前記第１スリットの間に設けられ、前記第１方向に延びると共に前記第２スリットと交差する第３スリットをさらに有し、
　前記第３スリットの前記第１方向の長さは、前記第１スリットの前記第１方向の長さよりも短い
　上記＜３＞記載の半導体装置。
＜６＞
　前記インダクタは、前記第１の面に平行な面に沿って巻回するスパイラルコイルである
　上記＜１＞から＜５＞のいずれか１つに記載の半導体装置。
＜７＞
　前記インダクタと前記第３方向において重なり合う位置に前記第１スリットおよび前記第２スリットが設けられている
　上記＜１＞から＜６＞のいずれか１つに記載の半導体装置。
＜８＞
　前記第２スリットは、前記第１スリットの前記第１方向の中心位置において前記第１スリットと交差している
　上記＜１＞から＜７＞のいずれか１つに記載の半導体装置。
　本出願は、日本国特許庁において２０２４年５月２２日に出願された日本特許出願番号２０２４－０８３５３９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (8)

  1. 　第１方向に延びる第１スリットと、前記第１方向と異なる第２方向に延びると共に前記第１スリットと交差する第２スリットとを有し、前記第１方向および前記第２方向を含む第１の面に沿って延在する電磁シールドと、
    　前記第１の面と交差する第３方向において前記電磁シールドと対向するインダクタと
    　を備えた半導体装置。
  2. 　前記第３方向に前記電磁シールドから見て前記インダクタと反対側に配置される回路を有する回路基板、をさらに備えた
    　請求項１記載の半導体装置。
  3. 　前記電磁シールドは複数の前記第１スリットを有し、
    　前記複数の第１スリットは、前記第２方向に並んでいる
    　請求項１記載の半導体装置。
  4. 　前記複数の第１スリットは実質的に等しい第１の間隔で前記第２方向に並んでいる
    　請求項３記載の半導体装置。
  5. 　前記電磁シールドは、前記第２方向に隣り合う２つの前記第１スリットの間に設けられ、前記第１方向に延びると共に前記第２スリットと交差する第３スリットをさらに有し、
    　前記第３スリットの前記第１方向の長さは、前記第１スリットの前記第１方向の長さよりも短い
    　請求項３記載の半導体装置。
  6. 　前記インダクタは、前記第１の面に平行な面に沿って巻回するスパイラルコイルである
    　請求項１記載の半導体装置。
  7. 　前記インダクタと前記第３方向において重なり合う位置に前記第１スリットおよび前記第２スリットが設けられている
    　請求項１記載の半導体装置。
  8. 　前記第２スリットは、前記第１スリットの前記第１方向の中心位置において前記第１スリットと交差している
    　請求項１記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009104474A1 (ja) * 2008-02-20 2009-08-27 パナソニック電工株式会社 受電用コイルブロック
WO2012147341A1 (ja) * 2011-04-25 2012-11-01 株式会社 東芝 磁性シートとそれを用いた非接触受電装置、電子機器および非接触充電装置
WO2017122416A1 (ja) * 2016-01-14 2017-07-20 ソニー株式会社 半導体装置

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