WO2025239103A1 - 窒化物半導体装置及びその製造方法 - Google Patents

窒化物半導体装置及びその製造方法

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WO2025239103A1
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single crystal
semiconductor device
silicon substrate
nitride semiconductor
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俊 木村
範和 伊藤
規之 下地
倖汰 松本
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Rohm Co Ltd
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    • H10N30/80—Constructional details
    • H10N30/85—Piezoelectric or electrostrictive active materials
    • H10N30/853—Ceramic compositions

Definitions

  • This disclosure relates to a nitride semiconductor device and a method for manufacturing the same.
  • Group III nitride semiconductors are III-V semiconductors that use nitrogen as the Group V element, and representative examples include aluminum nitride (AlN) and gallium nitride (GaN).
  • Piezoelectric elements, surface acoustic wave elements, piezoelectric thin film resonators, and other devices using such nitride semiconductors have been proposed (see Patent Document 1).
  • High electron mobility transistors (HEMTs) using such nitride semiconductors have also been proposed (see Patent Document 2).
  • Nitride semiconductor devices formed by selectively growing nitride semiconductors on silicon substrates and methods for manufacturing such devices have also been proposed (see Patent Document 3).
  • Resonators have also been proposed in which a piezoelectric thin film (a thin film of aluminum nitride) is sandwiched between a single-crystal silicon layer and a metal layer (see Non-Patent Document 1).
  • JP 2022-51000 A Japanese Patent Application Laid-Open No. 2020-077865 JP 2012-004486 A
  • the purpose of this disclosure is to provide a highly reliable nitride semiconductor device that is free from cracks in the aluminum nitride single crystal layer, and a method for manufacturing the same.
  • one aspect of the present disclosure is a nitride semiconductor device comprising a silicon substrate, a first insulating layer made of an amorphous film provided on the silicon substrate, an opening provided in the first insulating layer exposing the surface of the silicon substrate, and an aluminum nitride single crystal layer provided on the surface of the silicon substrate in the opening and inheriting the crystallinity of the silicon substrate.
  • Another aspect of the present disclosure is a method for manufacturing a nitride semiconductor device, which includes forming a first insulating layer made of an amorphous film on a silicon substrate, forming an opening in the first insulating layer to expose the surface of the silicon substrate, and forming an aluminum nitride single crystal layer on the surface of the silicon substrate that inherits the crystallinity of the silicon substrate.
  • FIG. 1A is a cross-sectional view of a method for manufacturing a nitride semiconductor device according to an embodiment.
  • FIG. 1B is a cross-sectional view of a method for manufacturing a nitride semiconductor device according to an embodiment.
  • FIG. 1C is a cross-sectional view of a method for manufacturing a nitride semiconductor device according to an embodiment.
  • FIG. 2A is an example of a photograph of the surface of a nitride semiconductor device according to an embodiment.
  • FIG. 2B is an example of an SEM cross-sectional photograph of the nitride semiconductor device according to the embodiment.
  • FIG. 3A is an example of an SEM surface photograph of a nitride semiconductor device according to an embodiment.
  • FIG. 3B is an example of an SEM surface photograph of the nitride semiconductor device according to the embodiment.
  • FIG. 4A is a plan view of the nitride semiconductor device according to the first embodiment.
  • FIG. 4B is a cross-sectional view taken along line II of FIG. 4A.
  • FIG. 5A is a plan view of the nitride semiconductor device according to the second embodiment.
  • FIG. 5B is a cross-sectional view taken along line II-II in FIG. 5A.
  • FIG. 6A is a plan view of a nitride semiconductor device according to the third embodiment.
  • FIG. 6B is a cross-sectional view taken along line III-III in FIG. 6A.
  • FIG. 7A is a plan view of a nitride semiconductor device according to the fourth embodiment.
  • FIG. 7B is a cross-sectional view taken along line IV-IV in FIG. 7A.
  • FIG. 8A is a plan view of a nitride semiconductor device according to the fifth embodiment.
  • FIG. 8B is a cross-sectional view taken along line VV in FIG. 8A.
  • FIG. 8C is a plan view of a nitride semiconductor device according to a modification of the fifth embodiment.
  • FIG. 8D is a cross-sectional view taken along line VI-VI in FIG. 8C.
  • FIG. 8E is a cross-sectional view taken along line VII-VII in FIG. 8C.
  • FIG. 9A is a plan view of a nitride semiconductor device according to the sixth embodiment.
  • FIG. 9B is a cross-sectional view taken along line VIII-VIII in FIG. 9A.
  • FIG. 9C is a cross-sectional view taken along line IX-IX in FIG. 9A.
  • FIG. 9D is a plan view of a nitride semiconductor device according to a modification of the sixth embodiment.
  • FIG. 9E is a side cross-sectional view taken along line XX of FIG. 9D.
  • FIG. 9F is a plan view of an example of an arrangement of pad electrodes in the nitride semiconductor device according to the sixth embodiment.
  • FIG. 10A is a bird's-eye view of the nitride semiconductor device according to the seventh embodiment.
  • FIG. 10A is a bird's-eye view of the nitride semiconductor device according to the seventh embodiment.
  • FIG. 10B is a plan view of the nitride semiconductor device according to the seventh embodiment.
  • FIG. 10C is a cross-sectional view taken along line XI-XI in FIG. 10B.
  • FIG. 11A is a bird's-eye view of a nitride semiconductor device according to the eighth embodiment.
  • FIG. 11B is a plan view of the nitride semiconductor device according to the eighth embodiment.
  • FIG. 11C is a cross-sectional view taken along line XII-XII in FIG. 11B.
  • FIG. 11D is a cross-sectional view taken along line XIII-XIII in FIG. 11B.
  • the direction perpendicular to the silicon substrate extending in the XY plane is referred to as the Z direction, orthogonal to the Z direction;
  • the direction in which the electrode layers provided on the silicon substrate extend is referred to as the Y direction, orthogonal to the Z and Y directions;
  • the direction in which the electrode layers are arranged is referred to as the X direction.
  • nitride semiconductor devices includes AlN-based piezoelectric elements, AlN-based surface acoustic wave (SAW: Surface Acoustic Wave) elements, AlN-based bulk acoustic wave (BAW: Bulk Acoustic Wave) elements, AlN-based thin film piezoelectric resonators, and AlGaN/GaN-based HEMTs, which may be collectively referred to as nitride semiconductor devices.
  • SAW Surface Acoustic Wave
  • BAW Bulk Acoustic Wave
  • AlN-based thin film piezoelectric resonators AlGaN/GaN-based HEMTs
  • a first insulating layer 14 made of an amorphous film is formed on a silicon substrate 10, and an opening 8 is formed in the first insulating layer 14 by exposing the surface 6 of the silicon substrate 10.
  • the first insulating layer 14 made of an amorphous film can be, for example, a silicon oxide film, a silicon nitride film, amorphous silicon, or an alumina film.
  • the first insulating layer 14 may also contain SiON, AlN, AlON, HfO, HfN, HfON, HfSiON, AlON, or any combination thereof.
  • the (111) surface is used for the silicon substrate 10.
  • an AlN single crystal layer 12 that inherits the crystallinity of the silicon substrate 10 is formed on the surface 6 of the silicon substrate 10 in the opening 8.
  • the selectivity of epitaxial growth can be utilized to form a thick AlN single crystal layer 12.
  • an AlN polycrystalline layer is formed on the first insulating layer 14.
  • the active region is indicated by a width WA
  • the non-active region is indicated by a width WM.
  • the region where the AlN single crystal layer 12 is formed is the active region
  • the region where the first insulating layer 14 is formed is the inactive region.
  • the AlN single crystal layer 12 has a crystal structure that inherits the lattice arrangement on the surface 6 of the silicon substrate 10.
  • the (111) plane of the single crystal silicon may be exposed on the surface 6 of the silicon substrate 10, and the (002) plane of the AlN single crystal layer 12 may face it.
  • the (111) plane of silicon has a hexagonal lattice arrangement, and has good matching with the (002) plane of the AlN single crystal layer 12, making it possible to obtain an AlN single crystal layer 12 with good crystal orientation.
  • (C) epitaxial growth of an AlGaN/GaN-based HEMT structure is carried out using the AlN single crystal layer 12 as a buffer layer. That is, a GaN layer 22 is formed on the AlN single crystal layer 12, an AlGaN layer 24 is formed on the GaN layer 22, and a p-type GaN layer 26P is formed on the AlGaN layer 24.
  • the p-type GaN layer 26P can be formed by doping an undoped GaN layer with Mg.
  • a two-dimensional electron gas (2DEG) layer of the HEMT is formed at the interface between the GaN layer 22 and the AlGaN layer 24.
  • 2DEG two-dimensional electron gas
  • FIG. 2A is an example of a surface photograph of a nitride semiconductor device according to an embodiment.
  • FIG. 2A shows multiple active regions and non-active regions sandwiched between the active regions.
  • FIG. 2A shows a square active region with sides of approximately 1 mm and a square active region with sides of approximately 500 ⁇ m.
  • FIG. 2B is an example of a SEM cross-sectional photograph of a nitride semiconductor device according to an embodiment.
  • an AlN polycrystalline layer is formed on a first insulating layer 14 made of SiO 2 formed by plasma-enhanced chemical vapor deposition (CVD) technology.
  • An AlN single crystal layer is formed in the active region.
  • the AlN single crystal layer has good flatness.
  • 2B are a thickness of approximately 400 nm for the AlN single crystal layer, and a square opening in the active region with sides of approximately 1 mm. A flat epitaxially grown film is obtained in the active region, but the non-active region lacks flatness. For this reason, when AlN is grown as a crystal, an AlN polycrystalline layer is formed even in the inactive region, and it has been experimentally confirmed that there is no selectivity for AlN growth.
  • Figure 3A is an example of an SEM surface photograph of an AlN film formed with a thickness of approximately 600 nm using a method for manufacturing a nitride semiconductor device according to an embodiment.
  • Figure 3B is an example of an SEM surface photograph of an AlN film formed with a thickness of approximately 800 nm. Polycrystalline growth of the AlN film was confirmed even in the inactive region. A clear boundary is formed between the active region and the inactive region. It was also confirmed that the crystalline state of the inactive region does not affect the active region. Since the crystalline state of the inactive region does not affect the active region, leaving the AlN polycrystalline layer in the inactive region does not affect the device characteristics of the active region.
  • the AlN polycrystalline layer in the inactive region serves as an isolation region between devices and a region for suppressing crack propagation.
  • the width of the inactive region can also be taken into consideration when designing a device.
  • the AlN polycrystalline layer in the inactive region may be removed by etching.
  • a first insulating layer 14 is formed directly on a silicon substrate 10 as a mask layer. Therefore, no seed crystal layer, such as a GaN-based film, is required on the surface 6 of the silicon substrate 10 in the opening 8, which forms the active region, or on the surface of the first insulating layer 14, which forms the inactive region. Furthermore, the AlN single crystal layer 12 formed in the active region is a flat film with good crystallinity. Therefore, the resulting AlN single crystal layer 12 is suitable for devices. On the other hand, the AlN polycrystalline layer 12P formed in the inactive region is a polycrystalline film and does not form a flat film. This AlN polycrystalline layer 12P can be used as an isolation region between devices. The AlN polycrystalline layer 12P can also be used as a region for suppressing crack propagation.
  • the film thickness and area size of the AlN single crystal layer 12 can be selected according to the device to which it is applied. For example, it has been experimentally confirmed that, for a thickness of approximately 600 nm, cracking can be suppressed by reducing the area size to less than approximately 500 ⁇ m square. Cracks affect yield and are therefore generally not permitted.
  • the Si surface of the silicon substrate is a (111) surface, but we also confirmed a pattern rotated 45 degrees relative to the orientation flat of the silicon wafer, but no change in characteristics was observed.
  • the AlN single crystal layer 12, which is highly oriented in the c-axis, can be formed on the silicon substrate 10 using CVD or molecular beam epitaxy (MBE), but from the perspective of achieving a higher degree of c-axis orientation, it is more preferable to form it using metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • the AlN single crystal layer 12, which is highly oriented in the c-axis, can be formed by MOCVD using, for example, nitrogen source gas and Group III element source gas as source gases, heating the silicon substrate to 900-1100°C, setting the film formation pressure to 10-15 kPa, the film formation rate to 7-10 nm/min, and the V/III flow ratio (the ratio of the flow rate of the nitrogen source gas to the flow rate of the Group III element source gas) to 230-270.
  • MOCVD using, for example, nitrogen source gas and Group III element source gas as source gases, heating the silicon substrate to 900-1100°C, setting the film formation pressure to 10-15 kPa, the film formation rate to 7-10 nm/min, and the V/III flow ratio (the ratio of the flow rate of the nitrogen source gas to the flow rate of the Group III element source gas) to 230-270.
  • nitrogen source gases examples include ammonia.
  • Group III element source gases include organometallic gases such as trimethylgallium (TMG), triethylgallium (TEG), trimethylindium (TMI), and trimethylaluminum (TMA).
  • TMG trimethylgallium
  • TOG triethylgallium
  • TMI trimethylindium
  • TMA trimethylaluminum
  • the organometallic gases are preferably supplied to the deposition chamber in a mixed state using nitrogen gas or hydrogen gas as a carrier gas.
  • nitrogen gas or hydrogen gas may also be supplied to the deposition chamber.
  • Ammonia and trimethylaluminum are preferably used as source gases.
  • a silicon substrate 10 with high crystallinity is used.
  • a silicon substrate 10 with high crystallinity instead of a silicon (111) substrate, a silicon-on-insulator (SOI) substrate, whose active layer is silicon (111), may also be used.
  • SOI silicon-on-insulator
  • An AlN single crystal layer 12 having crystalline regions highly oriented in the c-axis can be formed on these substrates.
  • applying the conditions shown below is preferable because it makes it easier to obtain an AlN single crystal layer 12 having crystalline regions highly oriented in the c-axis.
  • the impurities in the gas used during film formation are reduced.
  • the impurities contained during film formation it is possible to prevent the crystalline state from being disrupted by the impurities, making it easier to obtain an AlN single crystal layer 12 having crystalline regions with a high c-axis orientation.
  • Fig. 4A is a plan view of the nitride semiconductor device 101 according to the first embodiment.
  • Fig. 4B is a cross-sectional view taken along line II in Fig. 4A.
  • the nitride semiconductor device 101 according to the first embodiment can provide the basic structure of an AlN piezoelectric element.
  • the nitride semiconductor device 101 comprises a silicon substrate 10, a first insulating layer 14 made of an amorphous film provided on the silicon substrate 10, an opening 8 provided in the first insulating layer 14 and exposing the surface 6 of the silicon substrate 10, and an AlN single crystal layer 12 provided on the surface 6 of the silicon substrate 10 and inheriting the crystallinity of the silicon substrate 10.
  • the nitride semiconductor device 101 includes electrode layers 181 and 182 provided on and in contact with the AlN single crystal layer 12. Signals propagating through the electrode layers 181 and 182 can be coupled to each other via acoustic waves.
  • the number of electrodes is not limited to two; it may be three or more.
  • the shape of the electrodes is not limited to a stripe shape.
  • the electrodes may be comb-shaped, as shown in Figures 10A and 10B.
  • the electrodes may be flat, such as circular or rectangular.
  • Examples of electrode layers 181 and 182 include laminated films of molybdenum, tungsten, platinum, and titanium, and laminated films of aluminum, gold, and chromium, formed by sputtering or CVD.
  • the region of the piezoelectric film in the AlN single crystal layer 12 is surrounded and limited by the boundary with the mask made of the first insulating layer 14, which alleviates stress caused by lattice distortion resulting from differences in the crystal lattice with the silicon substrate 10 and suppresses the occurrence of cracks.
  • the nitride semiconductor device 101 according to the first embodiment is capable of controlling the resonant frequency, impedance ratio, and the like by thickening the AlN single crystal layer 12 through selective growth. In other words, it is possible to control the resonant characteristics of the resonator.
  • the nitride semiconductor device 101 according to the first embodiment can be manufactured by forming a first insulating layer 14 made of an amorphous film on a silicon substrate 10, forming an opening 8 in the first insulating layer 14 by exposing the surface 6 of the silicon substrate 10, forming an AlN single crystal layer 12 having the crystallinity of the silicon substrate 10 on the surface 6 of the silicon substrate 10 in the opening 8, and forming electrode layers 181, 182 on the AlN single crystal layer 12.
  • Fig. 5A is a plan view of a nitride semiconductor device 102 according to the second embodiment.
  • Fig. 5B is a cross-sectional view taken along line II-II in Fig. 5A. Differences from the first embodiment will be described below.
  • the nitride semiconductor device 102 further includes an AlN polycrystalline layer 12P provided on the first insulating layer 14 and in contact with the AlN single crystal layer 12.
  • the semiconductor device further includes a second insulating layer 16 provided on at least the AlN polycrystalline layer 12P and electrode layers 181 and 182 provided on the AlN single crystal layer 12.
  • the second insulating layer 16 may be an oxide film or a nitride film.
  • the second insulating layer 16 may include SiON, Al2O3 , AlN , AlON, HfO, HfN, HfON, HfSiON, AlON, or any combination thereof.
  • the second insulating layer 16 may also be provided on the AlN single crystal layer 12.
  • the electrode layers 181 and 182 may also extend over the AlN polycrystalline layer 12P.
  • the unevenness of the AlN polycrystalline layer 12P on the first insulating layer 14 is large, the unevenness is reduced by the second insulating layer 16 on top of it. This improves the adhesion between the electrode layers 181, 182 and the second insulating layer 16. Furthermore, the increased film thickness of the second insulating layer 16 reduces the capacitance component that occurs between the electrode layers 181, 182 when the silicon substrate 10 is conductive.
  • the nitride semiconductor device 102 according to the second embodiment can be manufactured by forming an AlN polycrystalline layer 12P on the first insulating layer 14, forming a second insulating layer 16 on at least the AlN polycrystalline layer 12P, and forming electrode layers 181, 182 on the AlN single crystal layer 12.
  • the second insulating layer 16 may be formed on the AlN single crystal layer 12.
  • the electrode layers 181, 182 may also be formed on the second insulating layer 16 on the AlN single crystal layer 12.
  • Fig. 6A is a plan view of a nitride semiconductor device 103 according to the third embodiment.
  • Fig. 6B is a cross-sectional view taken along line III-III in Fig. 6A. Differences from the first embodiment will be described below.
  • the nitride semiconductor device 103 includes a cavity 20 provided on the back surface of the silicon substrate 10.
  • the cavity 20 is provided in the negative Z direction of the AlN single crystal layer 12.
  • the cavity 20 increases the difference in acoustic impedance with the AlN single crystal layer 12, allowing elastic waves to be reflected.
  • the cavity portion 20 does not necessarily have to be in contact with the AlN single crystal layer 12.
  • An insulating layer, silicon layer, electrode layer, etc. may be interposed between the cavity portion 20 and the AlN single crystal layer 12.
  • the nitride semiconductor device 103 according to the third embodiment can be manufactured by forming the electrode layers 181 and 182 in the first embodiment, attaching the front side of the device to a dummy silicon substrate or the like, and etching the silicon substrate 10 from the back side to form the cavity portion 20.
  • Fig. 7A is a plan view of a nitride semiconductor device 104 according to the fourth embodiment.
  • Fig. 7B is a cross-sectional view taken along line IV-IV in Fig. 7A. Differences from the second embodiment will now be described.
  • the AlN single crystal layer 12 is supported by the silicon substrate 10 on both side surfaces in the plus and minus X directions.
  • the nitride semiconductor device 104 includes a cavity 20 provided on the back surface of the silicon substrate 10.
  • the cavity 20 is provided in the negative Z direction of the AlN single crystal layer 12.
  • the cavity 20 increases the difference in acoustic impedance with the AlN single crystal layer 12, allowing elastic waves to be reflected. Note that the cavity 20 does not necessarily have to be in contact with the AlN single crystal layer 12.
  • An insulating layer, silicon layer, electrode layer, etc. may be interposed between the cavity 20 and the AlN single crystal layer 12.
  • the nitride semiconductor device 104 according to the fourth embodiment can be manufactured by forming the electrode layers 181 and 182 in the second embodiment, attaching the front side of the device to a dummy silicon substrate or the like, and etching the silicon substrate 10 from the back side to form the cavity portion 20.
  • Fig. 8A is a plan view of a nitride semiconductor device 105 according to the fifth embodiment.
  • Fig. 8B is a cross-sectional view taken along line VV in Fig. 8A. Differences from the fourth embodiment will now be described.
  • the AlN single crystal layer 12 is supported on one side in the minus X direction by the silicon substrate 10.
  • the nitride semiconductor device according to the fifth embodiment is an example of a MEMS (Micro Electro Mechanical Systems) element known as a cantilever.
  • the AlN single crystal layer 12 is separated from the AlN polycrystalline layer 12PB on one side in the positive X direction via a gap 200.
  • the second insulating layer 16A provided on the AlN single crystal layer 12 is also separated from the second insulating layer 16B provided on the AlN polycrystalline layer 12PB on one side in the positive X direction.
  • the AlN polycrystalline layer 12PB is provided on a first insulating layer 14B provided on the silicon substrate 10.
  • the second insulating layer 16B is provided on the first insulating layer 14B.
  • the AlN polycrystalline layer 12PA is provided on a first insulating layer 14A provided on the silicon substrate 10.
  • the second insulating layer 16A is provided on the first insulating layer 14A.
  • the first insulating layers 14A and 14B are the same layer.
  • the AlN polycrystalline layers 12PA and 12PB are the same layer.
  • the second insulating layers 16A and 16B are the same layer.
  • the second insulating layer 16A only needs to be provided on at least the AlN polycrystalline layer 12PA.
  • the second insulating layer 16A may also be provided on the AlN single crystal layer 12.
  • the electrode layer 181 may also extend onto the second insulating layer 16A provided on the AlN polycrystalline layer 12PA.
  • the nitride semiconductor device 105 has a cavity 20 formed on the back surface of the silicon substrate 10, and by separating the side surfaces of the AlN single crystal layer 12, it is possible to excite a specific acoustic wave vibration mode within the AlN single crystal layer 12.
  • the nitride semiconductor device 105 according to the fifth embodiment can be manufactured by forming the cavity 20 on the back surface of the silicon substrate and then forming the gap 200 from the device front surface by etching using a lithography process.
  • the nitride semiconductor device 105 according to the fifth embodiment can provide a highly reliable piezoelectric thin film resonator without cracks occurring in the AlN single crystal layer 12.
  • FIG. 8C is a plan view of a nitride semiconductor device 106 according to a modification of the fifth embodiment
  • Fig. 8D is a cross-sectional view taken along line VI-VI in Fig. 8C
  • Fig. 8E is a cross-sectional view taken along line VII-VII in Fig. 8C.
  • a nitride semiconductor device 106 according to a modification of the fifth embodiment comprises a silicon substrate 10, a first insulating layer 14A made of an amorphous film provided on the silicon substrate 10, and an AlN single crystal layer 12 that inherits the crystallinity of the silicon substrate 10 and is provided on the surface of the silicon substrate 10 in an opening provided in the first insulating layer 14A.
  • electrode layers 181 and 182 are provided in contact with a second insulating layer 16A provided on the AlN single crystal layer 12. Note that the electrode layers 181 and 182 may be provided directly on the AlN single crystal layer 12. Furthermore, as shown in Figures 8C to 8E, an AlN polycrystalline layer 12PA is provided on the first insulating layer 14A and adjacent to the AlN single crystal layer 12.
  • the semiconductor device further includes a second insulating layer 16A provided on at least the AlN polycrystalline layer 12PA and electrode layers 181 and 182 provided on the AlN single crystal layer 12.
  • the second insulating layer 16A may be an oxide film or a nitride film.
  • the second insulating layer 16A may include SiON, Al2O3 , AlN , AlON, HfO, HfN, HfON, HfSiON, AlON, or any combination thereof.
  • the electrode layers 181 and 182 may also extend over the AlN polycrystalline layer 12PA, as shown in FIGS. 8C to 8E.
  • a cavity portion 20 is provided on the back surface of the silicon substrate 10.
  • the cavity portion 20 is provided in the negative Z direction of the AlN single crystal layer 12.
  • the cavity portion 20 increases the difference in acoustic impedance with the AlN single crystal layer 12, allowing elastic waves to be reflected.
  • the cavity portion 20 does not necessarily have to be in contact with the AlN single crystal layer 12.
  • An insulating layer, silicon layer, electrode layer, etc. may be interposed between the cavity portion 20 and the AlN single crystal layer 12.
  • the AlN single crystal layer 12 is partially separated from the AlN polycrystalline layer 12PA at its side by a gap 200 between the AlN polycrystalline layer 12PA and the AlN single crystal layer 12, which is provided on the side of the AlN single crystal layer 12 in the plus/minus X direction.
  • the second insulating layer 16A provided on the AlN single crystal layer 12 is also partially separated from the second insulating layer 16A provided on the AlN polycrystalline layer 12PA. It is sufficient that the second insulating layer 16A is provided at least on the AlN polycrystalline layer 12PA.
  • the second insulating layer 16A may also be provided on the AlN single crystal layer 12.
  • the electrode layer 181 may also extend over the second insulating layer 16A provided on the AlN polycrystalline layer 12PA, as shown in Figures 8C to 8E.
  • the electrode layer 182 may also extend onto the second insulating layer 16A that is provided on the AlN polycrystalline layer 12PA.
  • GA is an electrode pad of the electrode layer 181 that extends onto the second insulating layer 16A.
  • GB is an electrode pad of the electrode layer 182 that extends onto the second insulating layer 16A.
  • the AlN single crystal layer 12 is connected to the peripheral silicon substrate 10 by beam portions 51, 52 on some of the side surfaces in the Y direction.
  • a gap 200 is formed between the inner periphery of the silicon substrate 10, excluding the beam portions 51 and 52, and the outer periphery of the AlN single crystal layer 12.
  • the gap 200 allows the AlN single crystal layer 12 to freely elastically deform relative to the silicon substrate 10.
  • the side surface of the AlN single crystal layer 12 is separated, thereby enabling excitation of a specific acoustic wave vibration mode within the AlN single crystal layer 12.
  • the nitride semiconductor device 106 according to the modified example of the fifth embodiment can be manufactured by forming a first insulating layer 14A made of an amorphous film on a silicon substrate 10, exposing the surface 6 of the silicon substrate 10 in the first insulating layer 14A to form an opening 8, forming an AlN single crystal layer 12 having the same crystallinity as the silicon substrate 10 on the surface 6 of the silicon substrate 10, and forming electrode layers 181, 182 on the AlN single crystal layer 12.
  • the semiconductor device can be manufactured by forming an AlN polycrystalline layer 12PA on the first insulating layer 14A, forming a second insulating layer 16A on at least the AlN polycrystalline layer 12PA, and forming electrode layers 181 and 182 on the AlN single crystal layer 12.
  • the second insulating layer 16A may also be formed on the AlN single crystal layer 12.
  • the electrode layers 181 and 182 may also be formed on the second insulating layer 16A on the AlN single crystal layer 12.
  • the front side of the device is attached to a dummy silicon substrate or the like, and the silicon substrate 10 is etched from the back side to form the cavity portion 20, thereby completing the manufacturing process.
  • the gap 200 can be formed by etching from the surface side of the device using a lithography process, thereby enabling manufacturing.
  • the nitride semiconductor device 106 according to the modified fifth embodiment makes it possible to provide a highly reliable piezoelectric thin film resonator without cracks occurring in the AlN single crystal layer 12.
  • Fig. 9A is a plan view of a nitride semiconductor device 107 according to the sixth embodiment
  • Fig. 9B is a cross-sectional view taken along line VIII-VIII in Fig. 9A
  • Fig. 9C is a cross-sectional view taken along line IX-IX in Fig. 9A.
  • a nitride semiconductor device 107 comprises a silicon substrate 10, a first insulating layer 14 made of an amorphous film provided on the silicon substrate 10, an opening 8 provided in the first insulating layer 14 exposing the surface 6 of the silicon substrate 10, an AlN single crystal layer 12 provided on the surface 6 of the silicon substrate 10 in the opening 8 and inheriting the crystallinity of the silicon substrate 10, a GaN layer 22 provided on the AlN single crystal layer 12, an AlGaN layer 24 provided on the GaN layer 22, and a p-type GaN layer 26P provided on the AlGaN layer 24.
  • the p-type GaN layer 26P can be formed by doping the undoped GaN layer with Mg by ion implantation.
  • a two-dimensional electron gas (2DEG) layer of the HEMT is formed at the interface between the GaN layer 22 and the AlGaN layer 24.
  • 2DEG two-dimensional electron gas
  • the p-type AlGaN layer may be formed using distributed polarization doping (DPD) technology instead of impurity doping.
  • DPD distributed polarization doping
  • the AlGaN layer 24 may also be formed using DPD technology.
  • the nitride semiconductor device 107 further includes a source electrode 30 and a drain electrode 32 provided on the AlGaN layer 24, and a gate electrode 28 provided on the p-type GaN layer 26P.
  • a third insulating layer 36 is provided on the AlGaN layer 24.
  • the third insulating layer 36 is formed of a protective film such as a nitride film or a silicon oxide film.
  • the third insulating layer 36 may include SiON, Al2O3 , AlN , AlON, HfO, HfN, HfON, HfSiON, AlON, or any combination thereof.
  • the source electrode 30 and the drain electrode 32 can be composed of one or more conductive materials.
  • the source electrode 30 and the drain electrode 32 may each include Au, Ti, TiN, Pt, Cu, Al, AlSiCu, AlCu, or any combination thereof.
  • the gate electrode 28 is formed of TiN
  • the source electrode 30 and the drain electrode 32 are formed of a multilayer electrode of Ti/AlCu/Ti/TiN.
  • the device may further include an AlN polycrystalline layer 12P provided on the first insulating layer 14 and in contact with the AlN single crystal layer 12.
  • a second insulating layer 16 may be provided at least on the AlN polycrystalline layer 12P.
  • a third insulating layer 36 may be provided on the second insulating layer 16.
  • the HEMT can achieve a high breakdown voltage by thickening the AlN single crystal layer 12 through selective growth.
  • the source electrode 30 is designed to be equipotential with the silicon substrate 10. Therefore, increasing the drain-source (substrate) distance in the Z direction (vertical direction) as well as the breakdown voltage determined by the gate-drain distance XGD in the lateral direction is effective for achieving a high breakdown voltage. For this reason, it is also recommended to increase the AlN single crystal layer 12 thickness.
  • the AlGaN layer 24 serving as the electron supply layer is made of a nitride semiconductor having a larger band gap than the GaN layer 22 serving as the electron transit layer.
  • the AlGaN layer 24 is made of Al x Ga 1-x N, where 0 ⁇ x ⁇ 1, and more preferably 0.1 ⁇ x ⁇ 0.3.
  • the band gap of AlGaN increases as the Al composition increases.
  • X may be 0.2.
  • the thickness of the AlGaN layer 24 may be 1 nm or more and 100 nm or less. In this embodiment, the thickness may be approximately 20 nm.
  • the GaN layer 22 and the AlGaN layer 24 are composed of nitride semiconductors with different lattice constants. Therefore, the GaN layer 22 and the AlGaN layer 24 form a lattice-mismatched heterojunction. Due to spontaneous polarization of the GaN layer 22 and the AlGaN layer 24 and piezoelectric polarization caused by crystal strain near the heterojunction interface, the energy level of the conduction band of the GaN layer 22 near the heterojunction interface is lower than the Fermi level. As a result, a two-dimensional electron gas (2DEG) layer is formed in the GaN layer 22 near the heterojunction interface between the GaN layer 22 and the AlGaN layer 24 (e.g., within a few nanometers from the interface).
  • 2DEG two-dimensional electron gas
  • the 2DEG layer functions as a channel for the nitride semiconductor device.
  • the sheet carrier density of the 2DEG generated in the GaN layer 22 can be increased by increasing at least one of the Al composition and thickness of the AlGaN layer 24.
  • the nitride semiconductor device 107 according to the sixth embodiment is free from cracks in the AlN single crystal layer 12, making it possible to provide a high-voltage, highly reliable HEMT.
  • the nitride semiconductor device 107 according to the sixth embodiment may also include a buffer layer on the AlN single crystal layer 12 in the active region. This is because a compositionally graded AlGaN layer or an AlN/GaN superlattice layer is placed as a buffer layer on the AlN single crystal layer 12 in the active region.
  • FIG. 9D is a plan view of a nitride semiconductor device 108 according to a modification of the sixth embodiment.
  • Fig. 9E is a cross-sectional view in the side direction taken along line X-X in Fig. 9D. Differences from the nitride semiconductor device according to the sixth embodiment will be described.
  • a nitride semiconductor device 108 includes a drain pad electrode DP, a gate pad electrode GP, a source pad electrode SP, and a ground source electrode SPE.
  • Figure 9E is a side cross-sectional view taken along line X-X in Figure 9D, and therefore shows a cross-sectional view taken along line X-X as well as a side cross-sectional view of the drain pad electrode DP, gate pad electrode GP, source pad electrode SP, and ground source electrode SPE in the XZ plane.
  • the drain pad electrode DP is connected to the drain electrode 32.
  • the gate pad electrode GP is connected to the gate electrode 28.
  • the source pad electrode SP is connected to the source electrode 30.
  • the ground source electrode SPE is connected to the silicon substrate 10. Furthermore, the source pad electrode SP is connected to the ground source electrode SPE.
  • the drain pad electrode DP, gate pad electrode GP, and source pad electrode SP are connected to the drain electrode 32, gate electrode 28, and source electrode 30 by lithography on the fourth insulating layer 38, which covers the entire device surface.
  • the fourth insulating layer 38 is an interlayer insulating film.
  • the ground source electrode SPE is also connected to the silicon substrate 10 by lithography on the fourth insulating layer 38.
  • a portion of the source electrode 30 covers the upper side of the gate electrode 28 via the third insulating layer 36 and extends to the top of the third insulating layer 36 between the gate and drain. This structure can reduce the electric field near the 2DEG layer below the gate electrode 28. Furthermore, by forming a thick crack-free AlN single crystal layer 12, the gate-drain breakdown voltage can be improved.
  • the drain pad electrode DP, gate pad electrode GP, source pad electrode SP, and ground source electrode SPE are formed, for example, from a Ti/TiN/AlCu/TiN multilayer electrode.
  • the fourth insulating layer 38 may also include SiO2 , SiN, SiON, Al2O3 , AlN , AlON, HfO, HfN, HfON, HfSiON, AlON, or any combination thereof.
  • Figure 9F is a plan view of an example of the pad electrode arrangement of a nitride semiconductor device 108 according to a variation of the sixth embodiment.
  • Three electrodes, a source pad electrode SP, a drain pad electrode DP, and a gate pad electrode GP, are arranged on the surface.
  • the three types of electrodes are located within the same active area DA.
  • a source pad area SPA, a drain pad area DPA, and a gate pad area GPA are located within the same active area DA.
  • Multiple source pad electrodes SP are located within the source pad area SPA.
  • Multiple drain pad electrodes DP are located within the drain pad area DPA.
  • a gate pad electrode GP is located within the gate pad area GPA.
  • the pad electrode arrangement in Figure 9F is merely an example and is not limiting. Various other arrangements are possible.
  • a manufacturing method of a nitride semiconductor device 108 in a manufacturing method of a nitride semiconductor device 108 according to a variation of the sixth embodiment, as shown in FIG. 1C , first, epitaxial growth of an AlGaN/GaN-based HEMT structure is performed using an AlN single crystal layer 12 as a buffer layer. That is, a GaN layer 22 is formed on the AlN single crystal layer 12, an AlGaN layer 24 is formed on the GaN layer 22, and a p-type GaN layer 26P is formed on the AlGaN layer 24.
  • the p-type GaN layer 26P is formed by doping the undoped GaN layer with Mg.
  • a third insulating layer 36 is formed over the entire device surface, and then a source electrode 30 and a drain electrode 32 are formed on the AlGaN layer 24 by lithography, and a gate electrode 28 is formed on the p-type GaN layer 26P.
  • a source pad electrode SP is formed on the source electrode 30
  • a drain pad electrode DP is formed on the drain electrode 32
  • a gate pad electrode GP is formed on the gate electrode 28
  • a grounding source electrode SPE is formed on the silicon substrate 10 by lithography.
  • the nitride semiconductor device 108 according to the variation of the sixth embodiment does not cause cracks in the AlN single crystal layer 12, making it possible to provide a HEMT with high breakdown voltage and high reliability.
  • Fig. 10A is a bird's-eye view of a nitride semiconductor device 109 according to the seventh embodiment.
  • Fig. 10B is a plan view of the nitride semiconductor device according to the seventh embodiment.
  • Fig. 10C is a cross-sectional view taken along line XI-XI in Fig. 10B.
  • the nitride semiconductor device according to the seventh embodiment is an example of a SAW element.
  • a nitride semiconductor device 109 comprises a silicon substrate 10, a first insulating layer 14 made of an amorphous film provided on the silicon substrate 10, an AlN single crystal layer 12 that inherits the crystallinity of the silicon substrate 10 and is provided in an opening in the first insulating layer 14 that exposes the surface of the silicon substrate 10, electrode layers 181, 182 and electrode layers 183, 184 provided on the AlN single crystal layer 12, wiring 194 electrically connected to electrode layers 181, 182, and wiring 195 electrically connected to electrode layers 183, 184. Electrode layers 181, 182 and electrode layers 183, 184 are comb-shaped electrodes.
  • Electrode layers 181 and 182 When a signal is input from the outside via wiring 194 to electrode layers 181 and 182 provided on the surface of AlN single crystal layer 12, surface acoustic waves SW excited by electrode layers 181 and 182 propagate along the surface of AlN single crystal layer 12 to other electrode layers 183 and 184, and the signal is output to the outside via wiring 195.
  • electrically connected includes connection via "something that has some kind of electrical function.”
  • something that has some kind of electrical function is not particularly limited as long as it allows the exchange of electrical signals between connected objects. Examples include electrodes, wiring, switching elements, resistive elements, inductors, capacitive elements, and elements with various other functions.
  • the AlN single crystal layer 12 is highly oriented along the c-axis.
  • the highly oriented and highly crystalline AlN single crystal layer 12 has few grain boundaries. This suppresses attenuation of surface acoustic waves due to grain boundaries, resulting in a SAW element that operates stably in the high frequency range, has high piezoelectric properties such as low loss, wide bandwidth, and high propagation velocity, and has little temperature dependence.
  • the resonant frequency of the SAW element (filter) is determined by the spacing between the comb teeth of the electrode layers 181, 182, 183, and 184.
  • the thickness of the AlN single crystal layer 12 is preferably, for example, 70 nm or more, and more preferably 100 nm or more, from the viewpoint of high orientation.
  • Electrode layers 181, 182, 183, and 184 may be formed, for example, by sputtering or CVD using molybdenum, tungsten, a laminated film of platinum and titanium, or a laminated film of aluminum, gold, and chromium.
  • Wiring 194 and wiring 195 may be formed, for example, by sputtering or vacuum deposition using copper, silver, palladium, iridium, platinum, or gold.
  • the nitride semiconductor device 109 according to the seventh embodiment can be manufactured by forming a first insulating layer 14 made of an amorphous film on a silicon substrate 10, forming an opening in the first insulating layer 14 to expose the surface of the silicon substrate 10, forming an AlN single crystal layer 12 on the surface of the silicon substrate 10, inheriting the crystallinity of the silicon substrate 10, forming electrode layers 181, 182, 183, and 184 on the AlN single crystal layer 12, forming a wiring 194 electrically connected to the electrode layers 181 and 182, and forming a wiring 195 electrically connected to the electrode layers 183 and 184.
  • the nitride semiconductor device 109 according to the seventh embodiment uses an AlN single crystal layer 12 that is highly oriented in the c-axis, which prevents cracks from occurring in the AlN single crystal layer 12, allows stable operation in the high frequency range, and provides high piezoelectricity, making it possible to provide a highly reliable and high-performance SAW element.
  • Fig. 11A is a bird's-eye view of a nitride semiconductor device 110 according to the eighth embodiment.
  • Fig. 11B is a plan view of the nitride semiconductor device 110 according to the eighth embodiment.
  • Fig. 11C is a cross-sectional view taken along line XII-XII in Fig. 11B.
  • Fig. 11D is a cross-sectional view taken along line XIII-XIII in Fig. 11B.
  • the nitride semiconductor device 110 according to the eighth embodiment is an example of a piezoelectric thin film resonator.
  • the nitride semiconductor device 110 according to the eighth embodiment is formed using thin-film piezoelectric-on-silicon (TPoS) technology using MEMS.
  • ToS thin-film piezoelectric-on-silicon
  • a diaphragm 18 is formed by combining an AlN single crystal layer 12 and a silicon substrate 10, thereby achieving low motional resistance and a high Q value.
  • One of the factors that determine the performance of this TPoS is the crystallinity of the piezoelectric thin film. That is, one of the factors that determines the performance of the TPoS is the crystal orientation of the AlN single crystal layer 12.
  • a piezoelectric thin film with high crystal orientation exhibits a favorable electromechanical coupling coefficient (k 2 ), which represents the conversion rate between electrical energy and mechanical energy.
  • An improved electromechanical coupling coefficient enables high-efficiency power transmission, resulting in a lower dynamic resistance (Rm) in the resonator. Lowering the dynamic resistance and improving power efficiency can reduce phase noise.
  • the nitride semiconductor device 110 comprises a diaphragm 18 formed by combining an AlN single crystal layer 12 and a silicon substrate 10, a support portion 100 that supports the diaphragm 18 at its periphery, and electrode layers 181 and 182 provided on the AlN single crystal layer 12.
  • the silicon substrate 10 may have a bulk structure or an SOI structure.
  • the diaphragm 18 is a flexible thin film.
  • the nitride semiconductor device 110 comprises a silicon substrate 10, a first insulating layer 14 made of an amorphous film provided on the silicon substrate 10, and an AlN single crystal layer 12 that is provided on the surface of the silicon substrate 10 in an opening provided in the first insulating layer 14 and that inherits the crystallinity of the silicon substrate 10.
  • the AlN single crystal layer 12 has a crystal structure that inherits the lattice arrangement on the main surface of the silicon substrate 10.
  • the (111) plane of the single crystal silicon may be exposed on the main surface of the silicon substrate 10, and the (002) plane of the AlN single crystal layer 12 may face it.
  • the (111) plane of silicon has a hexagonal lattice arrangement, which has good compatibility with the (002) plane of the AlN single crystal layer 12, making it possible to obtain an AlN single crystal layer 12 with good crystal orientation.
  • the nitride semiconductor device 110 includes an AlN polycrystalline layer 12P provided on the first insulating layer 14 and adjacent to the AlN single crystal layer 12.
  • the nitride semiconductor device 110 according to the eighth embodiment may include a second insulating layer 16 provided on the AlN single crystal layer 12.
  • the electrode layers 181 and 182 may be provided on the second insulating layer 16 provided on the AlN single crystal layer 12.
  • the nitride semiconductor device 110 according to the eighth embodiment may further include at least a second insulating layer 16 provided on the AlN polycrystalline layer 12P and electrode layers 181 and 182 provided on the AlN single crystal layer 12.
  • the second insulating layer 16 may also be provided on the AlN single crystal layer 12.
  • the electrode layers 181 and 182 may also extend over the AlN polycrystalline layer 12P, as shown in FIGS. 11A to 11D.
  • the nitride semiconductor device 110 includes a cavity portion 20 provided on the back surface of the silicon substrate 10.
  • the cavity portion 20 is provided in the negative Z direction of the AlN single crystal layer 12.
  • the cavity portion 20 increases the difference in acoustic impedance with the AlN single crystal layer 12, allowing elastic waves to be reflected.
  • the cavity portion 20 does not necessarily have to be in contact with the AlN single crystal layer 12.
  • the silicon substrate 10 is interposed between the cavity portion 20 and the AlN single crystal layer 12.
  • the AlN single crystal layer 12 is partially separated from the AlN polycrystalline layer 12P at its side by a gap 200.
  • G1 and G3 are electrode pads of electrode layer 181 that extend onto AlN polycrystalline layer 12P.
  • G2 and G4 are electrode pads of electrode layer 182 that extend onto AlN polycrystalline layer 12P.
  • the diaphragm 18, which is a combination of an AlN single crystal layer 12 and a silicon substrate 10, is connected to the outer periphery of the silicon substrate 10 by beam portions 51 and 52 on some of the side surfaces in the Y direction, as shown in Figure 11D.
  • a gap 200 is formed between the diaphragm 18, which is made up of a combination of the AlN single crystal layer 12 and the silicon substrate 10, excluding the beam portions 51 and 52, and the support portion 100.
  • the nitride semiconductor device 110 according to the eighth embodiment has a cavity 20 formed on the back surface of the silicon substrate 10, and by separating the side surfaces of the AlN single crystal layer 12, it is possible to excite a specific acoustic wave vibration mode within the AlN single crystal layer 12.
  • the diaphragm 18, which is a combination of the AlN single crystal layer 12 and the silicon substrate 10, has a rectangular shape with a pair of opposing long sides and a pair of short sides connecting the ends of the long sides, as shown in Figures 11A to 11D.
  • the planar shape of the diaphragm 18 is not limited to this.
  • the silicon substrate 10 is doped with a trivalent element such as boron (B) or gallium (Ga), or a pentavalent element such as phosphorus (P) or arsenic (As), at a concentration of 1.0 ⁇ 10 19 cm -3 or more.
  • a trivalent element such as boron (B) or gallium (Ga)
  • a pentavalent element such as phosphorus (P) or arsenic (As)
  • TCF temperature coefficient of frequency
  • the support portion 100 has a frame-like shape when viewed from the Z direction, surrounding the outer periphery of the silicon substrate 10.
  • the inner periphery of the support portion 100 is connected to the outer periphery of the silicon substrate 10 by two beam portions 51 and 52.
  • Beam portions 51 and 52 are connected to the center of a pair of short sides of the outer periphery of silicon substrate 10.
  • Support portion 100 supports diaphragm 18 via beam portions 51 and 52.
  • a gap 200 is formed between the inner periphery of the support portion 100 (excluding the beam portions 51 and 52) and the outer periphery of the diaphragm 18. This allows the diaphragm 18, which is made up of a combination of the AlN single crystal layer 12 and the silicon substrate 10, to freely elastically deform relative to the support portion 100.
  • electrode layer 181 and electrode layer 182 have comb-like portions that are elongated in the longitudinal direction (Y direction) of diaphragm 18.
  • the comb-like portions of electrode layer 181 and electrode layer 182 are alternately arranged at predetermined intervals in the lateral direction (X direction) of diaphragm 18.
  • the comb-like portions of one electrode layer 181 are sandwiched between the comb-like portions of two electrode layers 182.
  • Electrode layers 181 and 182 are led to support portion 100 via beam portions 51 and 52 and connected to electrode terminals (not shown). As shown in FIG.
  • electrode layer 181 is led from beam portion 51 to support portion 100, and electrode layer 182 is led from beam portion 52 to support portion 100.
  • the electrode layers 181 and 182 may have any number of comb teeth and are not limited to the examples shown in Figures 11A to 11D.
  • the electrode layers 181 and 182 may have a laminated structure in which iridium oxide (IrO 2 ) and iridium (Ir) are laminated in this order.
  • Other examples include a laminated film of molybdenum, tungsten, platinum and titanium, aluminum, or gold and chromium.
  • An AlN single crystal layer 12 is sandwiched between a silicon substrate 10 and electrode layers 181 and 182.
  • the silicon substrate 10 is highly conductive due to the addition of impurities, and therefore also functions as the lower electrode for the AlN single crystal layer 12.
  • a voltage is applied between the silicon substrate 10 and the electrode layers 181 and 182
  • an electric field is generated between the silicon substrate 10 and the electrode layers 181 and 182.
  • This electric field causes the AlN single crystal layer 12 to expand and contract in directions parallel to the XY plane, bending the silicon substrate 10.
  • a ground potential is applied to the silicon substrate 10, and an AC voltage is applied between the electrode layers 181 and 182, causing the silicon substrate 10 to vibrate.
  • the frequency of the vibration matches the resonance frequency, which is a value specific to the piezoelectric thin film resonator, the vibration amplitude of the silicon substrate 10 increases, and the resistance value between the electrode layers 181 and 182 reaches a minimum value.
  • the frequency of the AC voltage can be determined from the change in resistance value. Therefore, for example, a piezoelectric thin film resonator can be used to manage the periodic speed of a computer.
  • a piezoelectric thin film resonator can also function as a filter that passes only specific frequencies.
  • the nitride semiconductor device 110 includes a first insulating layer 14 made of an amorphous film formed on a silicon substrate 10, an opening formed in the first insulating layer 14 to expose the surface of the silicon substrate 10, an AlN single crystal layer 12 inheriting the crystallinity of the silicon substrate 10 formed on the surface of the silicon substrate 10, an AlN polycrystalline layer 12P formed on the first insulating layer 14, and electrode layers 181 and 182 formed on the AlN single crystal layer 12. After the electrode layers 181 and 182 are formed, the periphery of the diaphragm 18 is attached to a support member 100.
  • the front side of the device is then attached to a dummy silicon substrate or the like, and the silicon substrate 10 is etched from the backside to thin the silicon substrate 10, thereby forming a cavity 20.
  • a gap 200 is formed by etching from the front side of the device using a lithography process.
  • a second insulating layer 16 may be formed on at least the AlN polycrystalline layer 12P, and electrode layers 181 and 182 may be formed on the AlN single crystal layer 12.
  • the second insulating layer 16 may be formed on the AlN single crystal layer 12.
  • the electrode layers 181 and 182 may be formed on the second insulating layer 16 on the AlN single crystal layer 12.
  • the nitride semiconductor device 110 according to the eighth embodiment is free from cracks in the AlN single crystal layer 12, making it possible to provide a highly reliable piezoelectric thin film resonator.
  • the nitride semiconductor device 110 according to the eighth embodiment uses an AlN single crystal layer 12 with a high c-axis orientation, thereby improving the crystal orientation and providing a piezoelectric thin film resonator with low phase noise.
  • the nitride semiconductor devices 101 to 110 each include a silicon substrate 10, a first insulating layer 14 made of an amorphous film provided on the silicon substrate 10, an opening 8 provided in the first insulating layer 14 and exposing the surface 6 of the silicon substrate 10, and an AlN single crystal layer 12 provided on the surface 6 of the silicon substrate 10 in the opening 8 and inheriting the crystallinity of the silicon substrate 10. No cracks occur in the AlN single crystal layer 12, and a highly reliable piezoelectric element can be obtained.
  • the nitride semiconductor device according to Supplementary Note 1 or 2 further comprises an AlN polycrystalline layer 12P provided on the first insulating layer 14 and in contact with the AlN single crystal layer 12.
  • the AlN polycrystalline layer 12P can be used as an isolation region between devices and a region for suppressing crack propagation. No cracks occur in the AlN single crystal layer 12, and a highly reliable piezoelectric element can be obtained.
  • the nitride semiconductor device described in Supplementary Note 3 further comprises at least a second insulating layer 16 provided on the AlN polycrystalline layer 12P, and electrode layers 181, 182 provided on the AlN single crystal layer 12.
  • a highly reliable piezoelectric element can be obtained without cracks occurring in the AlN single crystal layer 12.
  • By using this basic structure of the piezoelectric element it is possible to provide a highly reliable SAW element, BAW element, or piezoelectric thin film resonator without cracks occurring in the AlN single crystal layer 12.
  • the nitride semiconductor device according to any one of Supplementary Notes 1 to 4 further comprises electrode layers 181, 182 provided in contact with the AlN single crystal layer 12. No cracks are generated in the AlN single crystal layer 12, and a highly reliable piezoelectric element can be obtained.
  • the electrode layers 181, 182 are provided so as to extend onto the second insulating layer 16 above the AlN polycrystalline layer 12P. This reduces the capacitance component between the electrode layers 181, 182 and the silicon substrate 10, improving the high-frequency characteristics. No cracks occur in the AlN single crystal layer 12, and a highly reliable piezoelectric element can be obtained.
  • the nitride semiconductor devices 104 to 106 described in Supplementary Note 4 each include a cavity 20 provided on the back surface of the silicon substrate 10.
  • the cavity 20 increases the difference in acoustic impedance with the AlN single crystal layer 12, allowing for reflection of elastic waves. No cracks are generated in the AlN single crystal layer 12, and a highly reliable piezoelectric thin film resonator can be obtained.
  • the nitride semiconductor device 107 described in Supplementary Note 1 includes a GaN layer 22 provided on an AlN single crystal layer 12, an AlGaN layer 24 provided on the GaN layer 22 and forming a two-dimensional electron gas (2DEG) layer at the interface with the GaN layer 22, and a p-type GaN layer 26P provided on the AlGaN layer 24.
  • 2DEG two-dimensional electron gas
  • a method for manufacturing nitride semiconductor devices 101-110 includes forming a first insulating layer 14 made of an amorphous film on a silicon substrate 10, forming an opening 8 in the first insulating layer 14 to expose the surface 6 of the silicon substrate 10, and forming an AlN single crystal layer 12 that inherits the crystallinity of the silicon substrate 10 on the surface 6 of the silicon substrate 10 in the opening 8. No cracks occur in the AlN single crystal layer 12, making it possible to form a highly reliable nitride semiconductor device.
  • an AlN polycrystalline layer 12P is formed on the first insulating layer 14 in contact with the AlN single crystal layer 12.
  • the AlN polycrystalline layer 12P can be used as an isolation region between devices and a region for suppressing crack propagation. No cracks occur in the AlN single crystal layer 12, and a highly reliable nitride semiconductor device can be formed.
  • a cavity 20 is formed on the back surface of the silicon substrate 10.
  • the cavity 20 increases the difference in acoustic impedance with the AlN single crystal layer 12, thereby enabling reflection of acoustic waves. No cracks are generated in the AlN single crystal layer 12, and a highly reliable piezoelectric thin film resonator can be formed.
  • a GaN layer 22 is formed on an AlN single crystal layer 12
  • an AlGaN layer 24 is formed on the GaN layer 22
  • the AlGaN layer 24 forms a two-dimensional electron gas (2DEG) layer at the interface with the GaN layer 22
  • a p-type GaN layer 26P is formed on the AlGaN layer 24. No cracks occur in the AlN single crystal layer 12, and a highly reliable, high-voltage HEMT can be formed.
  • the AlN single crystal layer 12 is formed by MOCVD. This improves the crystal orientation of the AlN single crystal layer 12, and makes it possible to form a highly reliable nitride semiconductor device without cracks.

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Abstract

窒化物半導体装置は、シリコン基板と、シリコン基板の上に設けられた非晶質膜からなる第１絶縁層と、第１絶縁層に設けられ、シリコン基板の表面を露出した開口部と、開口部において、シリコン基板の表面に設けられ、シリコン基板の結晶を引き継いだＡｌＮ単結晶層とを備える。

Description

窒化物半導体装置及びその製造方法
　本開示は、窒化物半導体装置及びその製造方法に関する。
　III族窒化物半導体は、IIIーＶ族半導体において、Ｖ族元素として窒素を用いた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）等が代表例である。このような窒化物半導体を用いた圧電素子、弾性表面波素子、圧電薄膜共振器等が提案されている（特許文献１参照）。また、このような窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor)も提案されている（特許文献２参照）。また、シリコン基板上に窒化物半導体を選択成長して形成した窒化物半導体装置及びその製造方法も提案されている（特許文献３参照）。また、単結晶シリコン層と金属層の間に圧電薄膜（窒化アルミニウムの薄膜）を挟んで構成された共振器も提案されている（非特許文献１参照）。
特開２０２２－５１０００号公報 特開２０２０－０７７８６５号公報 特開２０１２－００４４８６号公報
Yi Zhang et la、Fully－Differential TPoS Resonators Based on Dual Interdigital Electrodes for Feedthrough Suppression、2. Resonator Model and Design, ５～９行目、［online］、令和２年１月２１日発行、MDPI Open Access Journals、［令和６年２月２日検索］、＜URL：https://www.mdpi.com/2072-666X/11/2/119＞
［概要］
　共振器に用いられる圧電膜として単結晶ピエゾ膜は基板上の全面に成膜されてきたが、単結晶薄膜の膜厚によってクラックが生じることがあった。圧電膜にクラックが生じると、圧電膜が正しく動作しない。クラックの発生原因は、エピタキシャル成長による、基板と圧電膜との格子定数の差に起因する応力、または成膜時の材料の熱膨張率の差に起因する応力であった。
　本開示の目的は、窒化アルミニウム単結晶層にクラックの発生がなく信頼性の高い窒化物半導体装置及びその製造方法を提供することにある。
　上述した課題を解決するために、本開示の一態様は、シリコン基板と、シリコン基板の上に設けられた非晶質膜からなる第１絶縁層と、第１絶縁層に設けられ、シリコン基板の表面を露出した開口部と、開口部において、シリコン基板の表面に設けられ、シリコン基板の結晶を引き継いだ窒化アルミニウム単結晶層とを備える、窒化物半導体装置である。
　本開示の他の一態様は、シリコン基板の上に非晶質膜からなる第１絶縁層を形成し、第１絶縁層にシリコン基板の表面を露出して開口部を形成し、シリコン基板の表面にシリコン基板の結晶を引き継いだ窒化アルミニウム単結晶層を形成する、窒化物半導体装置の製造方法である。
図１Ａは、実施の形態に係る窒化物半導体装置の製造方法の断面図である。 図１Ｂは、実施の形態に係る窒化物半導体装置の製造方法の断面図である。 図１Ｃは、実施の形態に係る窒化物半導体装置の製造方法の断面図である。 図２Ａは、実施の形態に係る窒化物半導体装置の表面写真の例である。 図２Ｂは、実施の形態に係る窒化物半導体装置のＳＥＭ断面写真の例である。 図３Ａは、実施の形態に係る窒化物半導体装置のＳＥＭ表面写真の例である。 図３Ｂは、実施の形態に係る窒化物半導体装置のＳＥＭ表面写真の例である。 図４Ａは、第１の実施の形態に係る窒化物半導体装置の平面図である。 図４Ｂは、図４ＡのＩ－Ｉ線に沿う断面図である。 図５Ａは、第２の実施の形態に係る窒化物半導体装置の平面図である。 図５Ｂは、図５ＡのＩＩ－ＩＩ線に沿う断面図である。 図６Ａは、第３の実施の形態に係る窒化物半導体装置の平面図である。 図６Ｂは、図６ＡのＩＩＩ－ＩＩＩ線に沿う断面図である。 図７Ａは、第４の実施の形態に係る窒化物半導体装置の平面図である。 図７Ｂは、図７ＡのＩＶ－ＩＶ線に沿う断面図である。 図８Ａは、第５の実施の形態に係る窒化物半導体装置の平面図である。 図８Ｂは、図８ＡのＶ－Ｖ線に沿う断面図である。 図８Ｃは、第５の実施の形態の変形例に係る窒化物半導体装置の平面図である。 図８Ｄは、図８ＣのＶＩ－ＶＩ線に沿う断面図である。 図８Ｅは、図８ＣのＶＩＩ－ＶＩＩ線に沿う断面図である。 図９Ａは、第６の実施の形態に係る窒化物半導体装置の平面図である。 図９Ｂは、図９ＡのＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９Ｃは、図９ＡのＩＸ－ＩＸ線に沿う断面図である。 図９Ｄは、第６の実施の形態の変形例に係る窒化物半導体装置の平面図である。 図９Ｅは、図９ＤのＸ－Ｘ線に沿う側面方向の断面図である。 図９Ｆは、第６の実施の形態に係る窒化物半導体装置のパッド電極の配置例の平面図である。 図１０Ａは、第７の実施の形態に係る窒化物半導体装置の鳥瞰図である。 図１０Ｂは、第７の実施の形態に係る窒化物半導体装置の平面図である。 図１０Ｃは、図１０ＢのＸＩ－ＸＩ線に沿う断面図である。 図１１Ａは、第８の実施の形態に係る窒化物半導体装置の鳥瞰図である。 図１１Ｂは、第８の実施の形態に係る窒化物半導体装置の平面図である。 図１１Ｃは、図１１ＢのＸＩＩ－ＸＩＩ線に沿う断面図である。 図１１Ｄは、図１１ＢのＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。
［詳細な説明］
　以下、複数の実施形態に係わる窒化物半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれていることは勿論である。
　なお、以下で説明する実施形態は、包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の設置位置及び接続形態は、一例であり、本開示に限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。さらに、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。また、以下の実施形態及びその変形例には、同様の構成要素が含まれている場合があり、同様の構成要素には共通の符号を付与し、重複する説明を省略する。
　以下の説明においては、ＸＹ平面に広がるシリコン基板に垂直な方向をＺ方向、Ｚ方向に直交し、シリコン基板の上に設けられた電極層の延びる方向をＹ方向、Ｚ方向およびＹ方向に直交し、電極層の配列する方向をＸ方向とする。
　また、以下の説明においては、「窒化物半導体装置」には、ＡｌＮ系圧電素子、ＡｌＮ系表面弾性波(ＳＡＷ:Surface Acoustic Wave)素子、ＡｌＮ系バルク弾性波(ＢＡＷ:Bulk Acoustic Wave)素子、ＡｌＮ系圧電薄膜共振器、及びＡｌＧａＮ／ＧａＮ系ＨＥＭＴが含まれるが、それらを総称して窒化物半導体装置と呼ぶこともある。
　（窒化物半導体装置の製造方法）
　図１Ａ～図１Ｃを参照して、実施形態に係る窒化物半導体装置の製造方法を説明する。
　（Ａ）まず、図１Ａに示すように、シリコン基板１０の上に非晶質膜からなる第１絶縁層１４を形成し、第１絶縁層１４にシリコン基板１０の表面６を露出して開口部８を形成する。非晶質膜からなる第１絶縁層１４には、例えば、シリコン酸化膜、シリコン窒化膜、非晶質シリコン、アルミナ膜等を用いることができる。また、第１絶縁層１４は、ＳｉＯＮ、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、またはそれらの任意の組み合わせを含んでいてよい。シリコン基板１０には（１１１）面を用いる。
　（Ｂ）次に、図１Ｂに示すように、開口部８において、シリコン基板１０の表面６にシリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２を形成する。ここで、エピタキシャル成長の選択性を利用して、ＡｌＮ単結晶層１２の厚膜を形成することができる。尚、図１Ｂでは図示は省略されているが、第１絶縁層１４の上には、ＡｌＮ多結晶層（図２Ｂ参照）が形成される。
　図１Ｂにおいて、活性（Active）領域が幅ＷＡで示されており、不活性（Non-Active）領域が幅ＷＭで示されている。ＡｌＮ単結晶層１２の形成領域が活性領域であり、第１絶縁層１４の形成領域が不活性領域である。ＡｌＮ単結晶層１２は、シリコン基板１０の表面６における格子配置を引き継いだ結晶構造を有する。例えば、シリコン基板１０の表面６に単結晶シリコンの（１１１）面が表出し、ＡｌＮ単結晶層１２の（００２）面が対向していてもよい。シリコンの（１１１）は六方格子配置であり、ＡｌＮ単結晶層１２の（００２）面に対して良好な整合性を持つため、結晶配向性の良いＡｌＮ単結晶層１２を得ることができる。
　（Ｃ）次に、図１Ｃに示すように、ＡｌＮ単結晶層１２をバッファ層にして、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ構造のエピタキシャル成長を実施する。即ち、ＡｌＮ単結晶層１２の上にＧａＮ層２２を形成し、ＧａＮ層２２の上にＡｌＧａＮ層２４を形成し、ＡｌＧａＮ層２４の上にｐ型ＧａＮ層２６Ｐを形成する。例えば、ノンドープＧａＮ層にＭｇをドープすることで、ｐ型ＧａＮ層２６Ｐを形成することができる。ＧａＮ層２２のＡｌＧａＮ層２４との界面には、ＨＥＭＴの２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層が形成される。
　図２Ａは、実施の形態に係る窒化物半導体装置の表面写真の例である。図２Ａには、複数の活性（Active）領域とこの活性（Active）領域に挟まれた不活性（Non-Active）領域が示されている。図２Ａでは、１辺が約１ｍｍの正方形の活性（Active）領域と１辺が約５００μｍの正方形の活性（Active）領域が示されている。図２Ｂは、実施の形態に係る窒化物半導体装置のＳＥＭ断面写真の例である。例えば、プラズマ励起化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）技術により形成されたＳｉＯ2からなる第１絶縁層１４の上には、ＡｌＮ多結晶層が形成される。活性領域には、ＡｌＮ単結晶層が形成される。ＡｌＮ単結晶層は平坦性が良い。図２Ｂの成長条件は、ＡｌＮ単結晶層の厚さ約４００ｎｍ、活性領域の開口部は一辺が約１ｍｍの正方形である。活性領域では平坦なエピタキシャル成長膜が得られているが、不活性領域では平坦性はない。このため、ＡｌＮを結晶成長すると不活性領域にもＡｌＮ多結晶層が形成されるため、ＡｌＮ成長の選択性はないことが実験的に確認されている。
　図３Ａは、実施の形態に係る窒化物半導体装置の製造方法において、約６００ｎｍの厚さのＡｌＮ膜を形成したＳＥＭ表面写真の例である。図３Ｂは、約８００ｎｍの厚さのＡｌＮ膜を形成したＳＥＭ表面写真の例である。不活性領域にもＡｌＮ膜の多結晶成長が確認された。活性領域と不活性領域は鮮明な境界が形成されている。不活性領域の結晶状態が活性領域に影響を与えることはないことも確認された。不活性領域の結晶状態が活性領域に影響しないことから、不活性領域のＡｌＮ多結晶層を残しておいても活性領域のデバイス特性には影響がない。不活性領域のＡｌＮ多結晶層は、デバイス間のアイソレーション領域、クラック伝搬の抑制領域になる。デバイス設計上不活性領域の幅も考慮してデザインすることも可能である。また、デバイス構造によっては、不活性領域のＡｌＮ多結晶層をエッチングで除去してもよい。
　実施の形態に係る窒化物半導体装置の製造方法は、シリコン基板１０上に直接マスク層として第１絶縁層１４を形成しており、活性領域となる開口部８のシリコン基板１０の表面６及び不活性領域となる第１絶縁層１４の表面には、例えば、ＧａＮ系膜等の種（seed）結晶となる層は不要である。また、活性領域に形成されたＡｌＮ単結晶層１２は、平坦膜が得られており、結晶性も良好である。したがって、得られたＡｌＮ単結晶層１２は、デバイスに適している。一方、不活性領域に形成されたＡｌＮ多結晶層１２Ｐは、多結晶膜であり、平坦膜は得られていない。このＡｌＮ多結晶層１２Ｐは、デバイス間のアイソレーション領域として利用可能である。ＡｌＮ多結晶層１２Ｐは、クラック伝播の抑制領域として利用可能である。
　ＡｌＮ単結晶層１２は、厚膜化するとクラックが発生するが活性領域のエリアサイズを適正に設定することによりクラックの発生を抑制することができる。したがって、ＡｌＮ単結晶層１２は、適用するデバイスに応じて必要な膜厚、エリアサイズを選択することができる。例えば、約６００ｎｍの厚さでは、エリアサイズを約５００μｍ角より小さくすれば、クラックの発生を抑制できることが実験的に確認されている。クラックの発生は歩留まりに影響を与えるため、基本的に許容されない。
　実施形態に係る窒化物半導体装置の製造方法では、ＡｌＮ単結晶層１２のエピタキシャル成長領域を制限することにより、ＡｌＮ単結晶層１２とＡｌＮ多結晶層１２Ｐの境界領域で単結晶ピエゾ膜内の応力を緩和することができる。このため、ＡｌＮ単結晶層１２内にクラックの発生を抑制することができる。応力は格子不整合に起因しているため、シリコン基板１０上のＡｌＮ単結晶層１２が格子不整合をもたらす。このため、エピタキシャル成長領域を制限することで単結晶ピエゾ膜内の応力を緩和することが可能になる。
　尚、シリコン基板のＳｉ面は（１１１）面であるが、シリコンウェハのオリエンテーションフラットに対して４５度回転したパターンも確認したが、特性上の変化はみられなかった。
　ｃ軸に高配向するＡｌＮ単結晶層１２は、シリコン基板１０上にＣＶＤ法又は分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法を用いて形成することができ、結晶をよりｃ軸に高配向させる観点から、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いて形成することがより好ましい。
　ｃ軸に高配向するＡｌＮ単結晶層１２は、例えば、原料ガスとして、窒素原料ガス及びＩＩＩ族元素原料ガスを用い、シリコン基板を９００～１１００℃に加熱、成膜時の圧力を１０～１５ｋＰａ、成膜レートを７～１０ｎｍ／ｍｉｎ、Ｖ／ＩＩＩ流量比（ＩＩＩ族元素原料ガスの流量比に対する窒素原料ガスの流量比の比率）を２３０～２７０としてＭＯＣＶＤ法により形成することができる。
　窒素原料ガスとしては、例えば、アンモニア等が挙げられる。また、ＩＩＩ族元素原料ガスとしては、トリメチルガリウム（ＴＭＧ）、トリエチルガリウム（ＴＥＧ）、トリメチルインジウム（ＴＭＩ）、トリメチルアルミニウム（ＴＭＡ）などの有機金属ガス等が挙げられる。有機金属ガスは、窒素ガスや水素ガスをキャリアガスとして混合された状態で成膜室に供給されることが好ましい。なお、成膜室には、これらの原料ガスに加えて、別途、窒素ガス又は水素ガスを供給してもよい。原料ガスとしては、アンモニア及びトリメチルアルミニウムを用いることが好ましい。
　また、シリコン基板１０の結晶性は、シリコン基板１０の上に形成されるＡｌＮ単結晶層１２の結晶性に寄与するため、高結晶性を有するシリコン基板１０を用いる。例えば、シリコン（１１１）基板以外には、活性層がシリコン（１１１）であるシリコンオンインスレータ（ＳＯＩ：Silicon On Insulator）基板であってもよい。これらの基板上には、ｃ軸に高配向する結晶領域を有するＡｌＮ単結晶層１２を形成することができる。また、以下に示す条件を適用すると、ｃ軸が高配向する結晶領域を有するＡｌＮ単結晶層１２を得やすくなるため好ましい。
　まずは、成膜時に用いるガス中の不純物を低減する。成膜時に含まれる不純物を低減することで、不純物によって結晶状態が崩れることを抑制でき、ｃ軸が高配向する結晶領域を有するＡｌＮ単結晶層１２を得やすくなる。
　次に、シリコン基板１０の上面に微細な凹凸を有すると結晶成長を阻害する要因となるうるため、シリコン基板１０の上面を化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法等で平坦化処理すると、ｃ軸が高配向する結晶領域を有するＡｌＮ単結晶層１２を得やすくなる。
（第１の実施の形態：圧電素子）
　図４Ａは、第１の実施の形態に係る窒化物半導体装置１０１の平面図である。図４Ｂは、図４ＡのＩ－Ｉ線に沿う断面図である。第１の実施の形態に係る窒化物半導体装置１０１は、ＡｌＮ圧電素子の基本構造を提供可能である。
　第１の実施の形態に係る窒化物半導体装置１０１は、図４Ａ及び図４Ｂに示すように、シリコン基板１０と、シリコン基板１０の上に設けられた非晶質膜からなる第１絶縁層１４と、第１絶縁層１４に設けられ、シリコン基板１０の表面６を露出した開口部８と、シリコン基板１０の表面６に設けられ、シリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２とを備える。
　更に、第１の実施の形態に係る窒化物半導体装置１０１は、図４Ａ及び図４Ｂに示すように、ＡｌＮ単結晶層１２の上に接して設けられた電極層１８１、１８２を備える。電極層１８１、１８２を伝搬する信号は、互いに弾性波を介して結合可能である。また電極の数は、２個に限定されない。３個以上であってもよい。また、電極の形状は、ストライプ形状には限定されない。例えば、ＳＡＷ素子の場合には、図１０Ａ及び図１０Ｂに示すように、櫛の歯形状であってもよい。また、ＢＡＷ素子の場合には、円形、矩形などの平板形状であってもよい。
　電極層１８１、１８２としては、例えば、スパッタリング法又はＣＶＤ法で形成されたモリブデン、タングステン、白金とチタンとの積層膜、アルミニウム、金とクロムとの積層膜などが挙げられる。
　第１の実施の形態に係る窒化物半導体装置１０１は、図４Ａ及び図４Ｂに示すように、ＡｌＮ単結晶層１２のピエゾ膜の領域が、第１絶縁層１４からなるマスクとの境界に囲われ制限されていることにより、シリコン基板１０との結晶格子の差に起因する格子ひずみによる応力を緩和し、クラック発生を抑制することができる。
　第１の実施の形態に係る窒化物半導体装置１０１は、ＡｌＮ単結晶層１２の選択成長による厚膜化で、共振周波数及びインピーダンス比等を制御可能である。すなわち、共振器の共振特性を制御可能である。
　（製造方法）
　第１の実施の形態に係る窒化物半導体装置１０１は、シリコン基板１０の上に非晶質膜からなる第１絶縁層１４を形成し、第１絶縁層１４にシリコン基板１０の表面６を露出して開口部８を形成し、開口部８において、シリコン基板１０の表面６にシリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２を形成し、ＡｌＮ単結晶層１２の上に電極層１８１、１８２を形成することにより、製造することができる。
　第１の実施の形態に示された圧電素子の基本構造を用いることで、ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高いＳＡＷ素子、ＢＡＷ素子、圧電薄膜共振器を提供可能である。
　（第２の実施の形態：圧電素子）
　図５Ａは、第２の実施の形態に係る窒化物半導体装置１０２の平面図である。図５Ｂは、図５ＡのＩＩ－ＩＩ線に沿う断面図である。以下、第１の実施の形態と異なる点について説明する。
　第２の実施の形態に係る窒化物半導体装置１０２は、図５Ａ及び図５Ｂに示すように、第１絶縁層１４の上に設けられ、かつＡｌＮ単結晶層１２に接して設けられたＡｌＮ多結晶層１２Ｐを更に備える。
　また、少なくともＡｌＮ多結晶層１２Ｐの上に設けられた第２絶縁層１６と、ＡｌＮ単結晶層１２の上に設けられた電極層１８１、１８２とを更に備える。第２絶縁層１６としては、酸化膜又は窒化膜を用いることができる。第２絶縁層１６は、ＳｉＯＮ、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、またはそれらの任意の組み合わせを含んでいてよい。また、第２絶縁層１６は、図５Ａ及び図５Ｂに示すように、ＡｌＮ単結晶層１２の上にも設けられていてもよい。また、電極層１８１、１８２は、図５Ａ及び図５Ｂに示すように、ＡｌＮ多結晶層１２Ｐの上にも延在して設けられていてもよい。
　第２の実施の形態に係る窒化物半導体装置１０２においては、第１絶縁層１４の上のＡｌＮ多結晶層１２Ｐの表面凹凸が大きい場合に、その上の第２絶縁層１６により凹凸を小さくする。これにより、電極層１８１、１８２と第２絶縁層１６との密着性を上げることができる。また第２絶縁層１６による膜厚増加により、シリコン基板１０が導電性の場合に電極層１８１、１８２との間にできる容量成分を小さくすることができる。
　（製造方法）
　第２の実施の形態に係る窒化物半導体装置１０２は、第１絶縁層１４の上に、ＡｌＮ多結晶層１２Pを形成し、少なくともＡｌＮ多結晶層１２Ｐの上に、第２絶縁層１６を形成し、ＡｌＮ単結晶層１２の上に電極層１８１、１８２を形成することにより、製造することができる。尚、ＡｌＮ単結晶層１２の上に第２絶縁層１６を形成してもよい。また、電極層１８１、１８２は、ＡｌＮ単結晶層１２の上の第２絶縁層１６の上に形成されていてもよい。
　第２の実施の形態に示された圧電素子の基本構造を用いることで、ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高いＳＡＷ素子、ＢＡＷ素子、ＡｌＮ圧電薄膜共振器を提供可能である。
　（第３の実施の形態：圧電素子）
　図６Ａは、第３の実施の形態に係る窒化物半導体装置１０３の平面図である。図６Ｂは、図６ＡのＩＩＩ－ＩＩＩ線に沿う断面図である。以下、第１の実施の形態と異なる点について説明する。
　第３の実施の形態に係る窒化物半導体装置１０３は、図６Ａ及び図６Ｂに示すように、シリコン基板１０の裏面に設けられたキャビティー部２０を備える。キャビティー部２０は、ＡｌＮ単結晶層１２のマイナスＺ方向に設けられている。キャビティー部２０によりＡｌＮ単結晶層１２との音響インピーダンスの差を大きくし、弾性波を反射させることができる。
　尚、キャビティー部２０は、ＡｌＮ単結晶層１２と必ずしも接していなくてもよい。ＡｌＮ単結晶層１２との間には絶縁層、シリコン層、電極層などが介在していてもよい。
　（製造方法）
　第３の実施の形態に係る窒化物半導体装置１０３は、第１の実施の形態において、電極層１８１、１８２を形成後、デバイスの表面側をダミーのシリコン基板等に貼り付け、シリコン基板１０を裏面からエッチングし、キャビティー部２０を形成することにより、製造することができる。
　第３の実施の形態に示された圧電素子の基本構造を用いることで、ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高いＳＡＷ素子、ＢＡＷ素子、圧電薄膜共振器を提供可能である。
　（第４の実施の形態：圧電薄膜共振器）
　図７Ａは、第４の実施の形態に係る窒化物半導体装置１０４の平面図である。図７Ｂは、図７ＡのＩＶ－ＩＶ線に沿う断面図である。以下、第２の実施の形態と異なる点について説明する。
　第４の実施の形態に係る窒化物半導体装置１０４において、ＡｌＮ単結晶層１２は、プラスマイナスＸ方向の両側の側面がシリコン基板１０によって支持されている。
　第４の実施の形態に係る窒化物半導体装置１０４は、図７Ａ及び図７Ｂに示すように、シリコン基板１０の裏面に設けられたキャビティー部２０を備える。キャビティー部２０は、ＡｌＮ単結晶層１２のマイナスＺ方向に設けられている。キャビティー部２０によりＡｌＮ単結晶層１２との音響インピーダンスの差を大きくし、弾性波を反射させることができる。尚、キャビティー部２０は、ＡｌＮ単結晶層１２と必ずしも接していなくてもよい。ＡｌＮ単結晶層１２との間には絶縁層、シリコン層、電極層などが介在していてもよい。
　（製造方法）
　第４の実施の形態に係る窒化物半導体装置１０４は、第２の実施の形態において、電極層１８１、１８２を形成後、デバイスの表面側をダミーのシリコン基板等に貼り付け、シリコン基板１０を裏面からエッチングし、キャビティー部２０を形成することにより、製造することができる。
　第４の実施の形態に示された圧電素子の基本構造を用いることで、ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高いＳＡＷ素子、ＢＡＷ素子、圧電薄膜共振器を提供可能である。
　（第５の実施の形態：圧電薄膜共振器）
　図８Ａは、第５の実施の形態に係る窒化物半導体装置１０５の平面図である。図８Ｂは、図８ＡのＶ－Ｖ線に沿う断面図である。以下、第４の実施の形態と異なる点について説明する。
　第５の実施の形態に係る窒化物半導体装置１０４において、ＡｌＮ単結晶層１２は、マイナスＸ方向の片側の側面がシリコン基板１０によって支持されている。第５の実施の形態に係る窒化物半導体装置は、カンチレバーと呼ばれるメムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子の一例である。
　第５の実施の形態に係る窒化物半導体装置１０５は、図８Ａ及び図８Ｂに示すように、ギャップ２００を介して、ＡｌＮ単結晶層１２は、ＡｌＮ多結晶層１２ＰＢとプラスＸ方向の片側の側面が切り離されている。また、ＡｌＮ単結晶層１２の上に設けられた第２絶縁層１６ＡもＡｌＮ多結晶層１２ＰＢの上に設けられた第２絶縁層１６ＢとプラスＸ方向の片側の側面が切り離されている。ＡｌＮ多結晶層１２ＰＢは、シリコン基板１０の上に設けられた第１絶縁層１４Ｂの上に設けられている。第１絶縁層１４Ｂの上には、第２絶縁層１６Ｂが設けられている。ＡｌＮ多結晶層１２ＰＡは、シリコン基板１０の上に設けられた第１絶縁層１４Ａの上に設けられている。第１絶縁層１４Ａの上には、第２絶縁層１６Ａが設けられている。第１絶縁層１４Ａ及び１４Ｂは同一の層である。ＡｌＮ多結晶層１２ＰＡ及び１２ＰＢは同一の層である。第２絶縁層１６Ａ及び１６Ｂは同一の層である。尚、第２絶縁層１６Ａは、少なくともＡｌＮ多結晶層１２ＰＡの上に設けられていればよい。また、第２絶縁層１６Ａは、図８Ａ及び図８Ｂに示すように、ＡｌＮ単結晶層１２の上にも設けられていてもよい。また、電極層１８１は、図８Ａ及び図８Ｂに示すように、ＡｌＮ多結晶層１２ＰＡの上に設けられた第２絶縁層１６Ａの上にも延在して設けられていてもよい。
　第５の実施の形態に係る窒化物半導体装置１０５は、シリコン基板１０の裏面にキャビティー部２０を形成することに加えて、ＡｌＮ単結晶層１２の側面を切り離すことで、ＡｌＮ単結晶層１２内に特定の弾性波振動モードを励起することができる。
　（製造方法）
　第５の実施の形態に係る窒化物半導体装置１０５は、シリコン基板の裏面にキャビティー部２０を形成後にデバイス表面側からリソグラフィー工程によりエッチングによりギャップ２００を形成することで、製造することができる。第５の実施の形態に係る窒化物半導体装置１０５により、ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電薄膜共振器を提供可能である。
　（変形例：圧電薄膜共振器）
　図８Ｃは、第５の実施の形態の変形例に係る窒化物半導体装置１０６の平面図である。図８Ｄは、図８ＣのＶＩ－ＶＩ線に沿う断面図である。図８Ｅは、図８ＣのＶＩＩ－ＶＩＩ線に沿う断面図である。
　第５の実施の形態の変形例に係る窒化物半導体装置１０６は、図８Ｃ～図８Ｅに示すように、シリコン基板１０と、シリコン基板１０の上に設けられた非晶質膜からなる第１絶縁層１４Ａと、第１絶縁層１４Ａに設けられた開口部のシリコン基板１０の表面に設けられ、シリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２とを備える。
　更に、図８Ｃ～図８Ｅに示すように、ＡｌＮ単結晶層１２の上に設けられた第２絶縁層１６Ａに接して設けられた電極層１８１、１８２を備える。尚、電極層１８１、１８２は、ＡｌＮ単結晶層１２の上に直接設けられていてもよい。更に、図８Ｃ～図８Ｅに示すように、第１絶縁層１４Ａの上に設けられ、かつＡｌＮ単結晶層１２に隣接して設けられたＡｌＮ多結晶層１２ＰＡを更に備える。
　また、少なくともＡｌＮ多結晶層１２ＰＡの上に設けられた第２絶縁層１６Ａと、ＡｌＮ単結晶層１２の上に設けられた電極層１８１、１８２とを更に備える。第２絶縁層１６Ａとしては、酸化膜又は窒化膜を用いることができる。第２絶縁層１６Ａは、ＳｉＯＮ、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、またはそれらの任意の組み合わせを含んでいてよい。また、電極層１８１、１８２は、図８Ｃ～図８Ｅに示すように、ＡｌＮ多結晶層１２ＰＡの上にも延在して設けられていてもよい。
　更に、図８Ｃ～図８Ｅに示すように、シリコン基板１０の裏面に設けられたキャビティー部２０を備える。キャビティー部２０は、ＡｌＮ単結晶層１２のマイナスＺ方向に設けられている。キャビティー部２０によりＡｌＮ単結晶層１２との音響インピーダンスの差を大きくし、弾性波を反射させることができる。
　尚、キャビティー部２０は、ＡｌＮ単結晶層１２と必ずしも接していなくてもよい。ＡｌＮ単結晶層１２との間には絶縁層、シリコン層、電極層などが介在していてもよい。
　更に、図８Ｃ～図８Ｅに示すように、ＡｌＮ単結晶層１２のプラスマイナスＸ方向の側面に設けられたＡｌＮ多結晶層１２ＰＡとのギャップ２００を介して、ＡｌＮ単結晶層１２は、ＡｌＮ多結晶層１２ＰＡと側面の一部が切り離されている。また、ＡｌＮ単結晶層１２の上に設けられた第２絶縁層１６ＡもＡｌＮ多結晶層１２ＰＡの上に設けられた第２絶縁層１６Ａと側面の一部が切り離されている。尚、第２絶縁層１６Ａは、少なくともＡｌＮ多結晶層１２ＰＡの上に設けられていればよい。また、第２絶縁層１６Ａは、図８Ｃ～図８Ｅに示すように、ＡｌＮ単結晶層１２の上にも設けられていてもよい。また、電極層１８１は、図８Ｃ～図８Ｅに示すように、ＡｌＮ多結晶層１２ＰＡの上に設けられた第２絶縁層１６Ａの上にも延在して設けられていてもよい。
　また、電極層１８２は、図８Ｃ～図８Ｅに示すように、ＡｌＮ多結晶層１２ＰＡの上に設けられた第２絶縁層１６Ａの上にも延在して設けられていてもよい。尚、ＧＡは第２絶縁層１６Ａの上に延在して設けられた電極層１８１の電極パッドである。ＧＢは第２絶縁層１６Ａの上に延在して設けられた電極層１８２の電極パッドである。また、ＡｌＮ単結晶層１２は、図８Ｃに示すように、Ｙ方向の一部の側面の梁部５１、５２によって外周のシリコン基板１０に連結されている。
　図８Ｃに示すように、梁部５１、５２を除いたシリコン基板１０の内周とＡｌＮ単結晶層１２の外周の間には、ギャップ２００が形成されている。ＡｌＮ単結晶層１２は、ギャップ２００によってシリコン基板１０に対して自由に弾性変形することが可能となる。
　第５の実施の形態の変型例に係る窒化物半導体装置１０６は、シリコン基板１０の裏面にキャビティー部２０を形成することに加えて、ＡｌＮ単結晶層１２の側面を切り離すことで、ＡｌＮ単結晶層１２内に特定の弾性波振動モードを励起することができる。
　（製造方法）
　第５の実施の形態の変形例に係る窒化物半導体装置１０６は、シリコン基板１０の上に非晶質膜からなる第１絶縁層１４Ａを形成し、第１絶縁層１４Ａにシリコン基板１０の表面６を露出して開口部８を形成し、シリコン基板１０の表面６にシリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２を形成し、ＡｌＮ単結晶層１２の上に電極層１８１、１８２を形成することにより、製造することができる。
　更に、第１絶縁層１４Ａの上に、ＡｌＮ多結晶層１２ＰＡを形成し、少なくともＡｌＮ多結晶層１２ＰＡの上に、第２絶縁層１６Ａを形成し、ＡｌＮ単結晶層１２の上に電極層１８１、１８２を形成することにより、製造することができる。尚、ＡｌＮ単結晶層１２の上に第２絶縁層１６Ａを形成してもよい。また、電極層１８１、１８２は、ＡｌＮ単結晶層１２の上の第２絶縁層１６Ａの上に形成されていてもよい。
　更に、電極層１８１、１８２を形成後、デバイスの表面側をダミーのシリコン基板等に貼り付け、シリコン基板１０を裏面からエッチングし、キャビティー部２０を形成することにより、製造することができる。
　更に、キャビティー部２０を形成後にデバイス表面側からリソグラフィー工程によりギャップ２００をエッチングにより形成することで、製造することができる。
　第５の実施の形態の変型例に係る窒化物半導体装置１０６により、ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電薄膜共振器を提供可能である。
　（第６の実施の形態：ＨＥＭＴ）
　図９Ａは、第６の実施の形態に係る窒化物半導体装置１０７の平面図である。図９Ｂは、図９ＡのＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。図９Ｃは、図９ＡのＩＸ－ＩＸ線に沿う断面図である。
　第６の実施の形態に係る窒化物半導体装置１０７は、図９Ａ～図９Ｃに示すように、シリコン基板１０と、シリコン基板１０の上に設けられた非晶質膜からなる第１絶縁層１４と、第１絶縁層１４に設けられ、シリコン基板１０の表面６を露出した開口部８と、開口部８において、シリコン基板１０の表面６に設けられ、シリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２と、ＡｌＮ単結晶層１２の上に設けられたＧａＮ層２２と、ＧａＮ層２２の上に設けられたＡｌＧａＮ層２４と、ＡｌＧａＮ層２４の上に設けられたｐ型ＧａＮ層２６Ｐとを備える。ノンドープＧａＮ層にＭｇをイオン注入によりドープすることで、ｐ型ＧａＮ層２６Ｐを形成することができる。ＧａＮ層２２のＡｌＧａＮ層２４との界面には、ＨＥＭＴの２次元電子ガス（２ＤＥＧ）層が形成される。尚、ｐ型ＧａＮ層２６Ｐの形成において、不純物ドーピングに代わる分布型分極ドーピング（ＤＰＤ：Distributed Polarization Doping）技術を用いてｐ型ＡｌＧａＮ層を形成してもよい。また、ＡｌＧａＮ層２４もＤＰＰ技術により形成してもよい。
　更に、第６の実施の形態に係る窒化物半導体装置１０７は、図９Ａ～図９Ｃに示すように、ＡｌＧａＮ層２４の上に設けられたソース電極３０及びドレイン電極３２と、ｐ型ＧａＮ層２６Ｐの上に設けられたゲート電極２８とを備える。ＡｌＧａＮ層２４の上には、第３絶縁層３６が設けられている。第３絶縁層３６は、例えば、窒化膜又はシリコン酸化膜等の保護膜により形成されている。また、第３絶縁層３６は、ＳｉＯＮ、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、またはそれらの任意の組み合わせを含んでいてよい。
　ソース電極３０及びドレイン電極３２は、１つまたは複数の導電材料から構成することができる。例えば、ソース電極３０及びドレイン電極３２の各々は、Ａｕ、Ｔｉ、ＴｉＮ、Ｐｔ、Ｃｕ、Ａｌ、ＡｌＳｉＣｕ、ＡｌＣｕ、またはそれらの任意の組み合わせを含んでいてよい。例えば、ゲート電極２８は、ＴｉＮで形成され、ソース電極３０及びドレイン電極３２は、Ｔｉ／ＡｌＣｕ／Ｔｉ／ＴｉＮの多層電極で形成されている。尚、図示は省略するが、第１絶縁層１４の上に設けられ、かつＡｌＮ単結晶層１２に接して設けられたＡｌＮ多結晶層１２Ｐを更に備えていてもよい。
　更に、図示は省略するが、少なくともＡｌＮ多結晶層１２Ｐの上に設けられた第２絶縁層１６を更に備えていてもよい。第２絶縁層１６の上には、第３絶縁層３６が設けられていてもよい。
　第６の実施の形態に係る窒化物半導体装置１０７は、選択成長によるＡｌＮ単結晶層１２の厚膜化でＨＥＭＴの高耐圧化が可能である。ＨＥＭＴの高耐圧化には、ゲート－ソース間の距離ＸＧＳに比べてゲート－ドレイン間の距離ＸＧＤを大きくすることと、ＡｌＮ単結晶層１２を厚く形成するとよい。一般的にソース電極３０はシリコン基板１０と等電位となるように設計する。このため、横方向のゲート－ドレイン間の距離ＸＧＤによる耐圧だけでなく、Ｚ方向（縦方向）のドレイン－ソース(基板)間の距離も大きくすることが高耐圧化には有効である。この点でもＡｌＮ単結晶層１２を厚く形成するとよい。
　電子供給層となるＡｌＧａＮ層２４は、電子走行層となるＧａＮ層２２よりも大きなバンドギャップを有する窒化物半導体によって構成されている。第６の実施の形態では、ＡｌＧａＮ層２４は、ＡｌxＧａ1-xＮによって構成され、ここで、０＜ｘ≦１であり、より好ましくは、０．１＜ｘ＜０．３である。なお、Ａｌ組成が大きくなるほど、ＡｌＧａＮのバンドギャップは大きくなる。第６の実施の形態では、Ｘ＝０．２であってよい。ＡｌＧａＮ層２４の厚さは、１ｎｍ以上１００ｎｍ以下であってよい。本実施形態では、約２０ｎｍの厚さを有していてよい。
　ＧａＮ層２２とＡｌＧａＮ層２４とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、ＧａＮ層２２とＡｌＧａＮ層２４とは、格子不整合系のヘテロ接合を形成する。ＧａＮ層２２及びＡｌＧａＮ層２４の自発分極と、ヘテロ接合界面付近の結晶歪みに起因するピエゾ分極とによって、ヘテロ接合界面付近におけるＧａＮ層２２の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、ＧａＮ層２２とＡｌＧａＮ層２４とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の範囲内）において、ＧａＮ層２２内に２次元電子ガス（２ＤＥＧ）層が形成される。２ＤＥＧ層は、窒化物半導体装置のチャネルとして機能する。ＧａＮ層２２に生成される２ＤＥＧのシートキャリア密度は、ＡｌＧａＮ層２４のＡｌ組成および厚さのうちの少なくとも一方を増加させることにより増加させることができる。第６の実施の形態に係る窒化物半導体装置１０７によれば、ＡｌＮ単結晶層１２にクラックの発生がなく、高耐圧で高信頼性のＨＥＭＴを提供可能である。尚、第６の実施の形態に係る窒化物半導体装置１０７において、活性領域のＡｌＮ単結晶層１２の上にバッファ層を含んでいてもよい。活性領域のＡｌＮ単結晶層１２の上に組成傾斜のＡｌＧａＮ層、又はＡｌＮ／ＧａＮ超格子層をバッファ層として入れるためである。
　（変形例）
　図９Ｄは、第６の実施の形態の変形例に係る窒化物半導体装置１０８の平面図である。図９Ｅは、図９ＤのＸ－Ｘ線に沿う側面方向の断面図である。第６の実施の形態に係る窒化物半導体装置と異なる点について説明する。
　第６の実施の形態の変形例に係る窒化物半導体装置１０８は、図９Ｄ及び図９Ｅに示すように、ドレインパッド電極ＤＰ、ゲートパッド電極ＧＰ、ソースパッド電極ＳＰ及び接地用ソース電極ＳＰＥを備える。図９Ｅは、図９ＤのＸ－Ｘ線に沿う側面方向の断面図であることから、Ｘ－Ｘ線に沿う断面図であるとともに、ドレインパッド電極ＤＰ、ゲートパッド電極ＧＰ、ソースパッド電極ＳＰ、及び接地用ソース電極ＳＰＥのＸＺ面の側面方向の断面図が示されている。ドレインパッド電極ＤＰはドレイン電極３２に接続されている。ゲートパッド電極ＧＰは、ゲート電極２８に接続されている。ソースパッド電極ＳＰは、ソース電極３０に接続されている。接地用ソース電極ＳＰＥは、シリコン基板１０と接続されている。更に、ソースパッド電極ＳＰは、接地用ソース電極ＳＰＥと接続されている。
　ドレインパッド電極ＤＰ、ゲートパッド電極ＧＰ、及びソースパッド電極ＳＰは、デバイス全面を覆う第４絶縁層３８に対するリソグラフィーにより、ドレイン電極３２、ゲート電極２８、及びソース電極３０に接続される。第４絶縁層３８は層間絶縁膜である。接地用ソース電極ＳＰＥも第４絶縁層３８に対するリソグラフィーにより、シリコン基板１０に接続されている。また、ソース電極３０の一部分は第３絶縁層３６を介してゲート電極２８の上方向を覆い、ゲート－ドレイン間の第３絶縁層３６の上部まで延びるように設けられている。この構造により、ゲート電極２８の下方向の２ＤＥＧ層近傍の電界を緩和することができる。また、クラックのないＡｌＮ単結晶層１２を厚く形成することにより、ゲート－ドレイン間の耐圧を向上することができる。ドレインパッド電極ＤＰ、ゲートパッド電極ＧＰ、ソースパッド電極ＳＰ及び接地用ソース電極ＳＰＥは、例えば、Ｔｉ／ＴｉＮ／ＡｌＣｕ／ＴｉＮの多層電極で形成されている。第４絶縁層３８も、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、またはそれらの任意の組み合わせを含んでいてよい。
　図９Ｆは、第６の実施の形態の変型例に係る窒化物半導体装置１０８のパッド電極の配置例の平面図である。ソースパッド電極ＳＰ、ドレインパッド電極ＤＰ、及びゲートパッド電極ＧＰの３つの電極が表面に配置された構造となっている。３種の電極が同一の活性領域ＤＡ内に存在するような構造を有する。ＨＥＭＴデバイスは、同一の活性領域ＤＡには、ソースパッドエリアＳＰＡ、ドレインパッドエリアＤＰＡ、ゲートパッドエリアＧＰＡが設けられている。ソースパッドエリアＳＰＡ内には、複数のソースパッド電極ＳＰが設けられている。ドレインパッドエリアＤＰＡ内には、複数のドレインパッド電極ＤＰが設けられている。ゲートパッドエリアＧＰＡ内には、ゲートパッド電極ＧＰが設けられている。尚、図９Ｆのパッド電極の配置は、一例であり、限定されるものではない。他の様々な配置が可能である。
　（製造方法）
　第６の実施の形態の変型例に係る窒化物半導体装置１０８の製造方法は、まず、図１Ｃに示すように、ＡｌＮ単結晶層１２をバッファ層にして、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ構造のエピタキシャル成長を実施する。即ち、ＡｌＮ単結晶層１２の上にＧａＮ層２２を形成し、ＧａＮ層２２の上にＡｌＧａＮ層２４を形成し、ＡｌＧａＮ層２４の上にｐ型ＧａＮ層２６Ｐを形成する。ノンドープＧａＮ層にＭｇをドープすることで、ｐ型ＧａＮ層２６Ｐを形成する。次に、デバイス全面に第３絶縁層３６を形成後、リソグラフィーにより、ＡｌＧａＮ層２４の上にソース電極３０及びドレイン電極３２を形成し、ｐ型ＧａＮ層２６Ｐの上にゲート電極２８を形成する。次に、デバイス全面に第４絶縁層３８を形成後、リソグラフィーにより、ソース電極３０の上にソースパッド電極ＳＰを形成し、ドレイン電極３２の上にドレインパッド電極ＤＰを形成し、ゲート電極２８の上にゲートパッド電極ＧＰを形成し、シリコン基板１０の上に接地用ソース電極ＳＰＥを形成する。
　第６の実施の形態の変型例に係る窒化物半導体装置１０８によれば、ＡｌＮ単結晶層１２にクラックの発生がなく、高耐圧で高信頼性のＨＥＭＴを提供可能である。
　（第７の実施の形態：ＳＡＷ素子）
　図１０Ａは、第７の実施の形態に係る窒化物半導体装置１０９の鳥瞰図である。図１０Ｂは、第７の実施の形態に係る窒化物半導体装置の平面図である。図１０Ｃは、図１０ＢのＸＩ－ＸＩ線に沿う断面図である。第７の実施の形態に係る窒化物半導体装置は、ＳＡＷ素子の一例である。
　第７の実施の形態に係る窒化物半導体装置１０９は、シリコン基板１０と、シリコン基板１０の上に設けられた非晶質膜からなる第１絶縁層１４と、シリコン基板１０の表面を露出した第１絶縁層１４の開口部に設けられ、シリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２と、ＡｌＮ単結晶層１２の上に設けられた電極層１８１、１８２、及び電極層１８３、１８４と、電極層１８１、１８２と電気的に接続する配線１９４と、電極層１８３、１８４と電気的に接続する配線１９５と、を備える。電極層１８１、１８２及び電極層１８３，１８４は、櫛形形状の電極である。ＡｌＮ単結晶層１２の表面に設けられた電極層１８１、１８２に配線１９４を介して外部から信号が入力されると、電極層１８１、１８２により励起された表面弾性波ＳＷがＡｌＮ単結晶層１２の表面を、他の電極層１８３、１８４に伝搬し、配線１９５を介して信号が外部へ出力される。ここで、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に限定されない。例えば、電極、配線、スイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
　ＡｌＮ単結晶層１２は、ｃ軸に高配向する。高配向性及び高結晶性のＡｌＮ単結晶層１２は、結晶粒界が少ない。このため、結晶粒界による表面弾性波の減衰を抑制でき、高周波領域において安定に動作し、低損失、広帯域幅、及び高伝搬速度等の高い圧電性を備え、かつ、温度依存性が小さい、ＳＡＷ素子を得ることができる。また、ＳＡＷ素子（フィルタ）などの共振周波数は電極層１８１、１８２、１８３、１８４の櫛歯の間隔によって決定されている。
　さらに、第７の実施の形態に係る窒化物半導体装置１０９において、ＡｌＮ単結晶層１２の膜厚は、高配向性の観点から、例えば、７０ｎｍ以上であることが好ましく、１００ｎｍ以上であることがより好ましい。
　電極層１８１、１８２、１８３、１８４としては、例えば、スパッタリング法又はＣＶＤ法で形成されたモリブデン、タングステン、白金とチタンとの積層膜、アルミニウム、金とクロムとの積層膜などが挙げられる。配線１９４、及び配線１９５としては、例えば、スパッタリング法又は真空蒸着法で形成された銅、銀、パラジウム、イリジウム、白金、金などが挙げられる。
　（製造方法）
　第７の実施の形態に係る窒化物半導体装置１０９は、シリコン基板１０の上に非晶質膜からなる第１絶縁層１４を形成し、第１絶縁層１４にシリコン基板１０の表面を露出して開口部を形成し、シリコン基板１０の表面にシリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２を形成し、ＡｌＮ単結晶層１２の上に電極層１８１、１８２、１８３、１８４を形成し、電極層１８１、１８２と電気的に接続する配線１９４を形成し、電極層１８３、１８４と電気的に接続する配線１９５を形成することにより、製造することができる。
　第７の実施の形態に係る窒化物半導体装置１０９によれば、ｃ軸に高配向するＡｌＮ単結晶層１２を用いることにより、ＡｌＮ単結晶層１２にクラックの発生がなく、高周波領域において安定に動作し、高い圧電性を備え、高信頼性、かつ高性能なＳＡＷ素子を提供することができる。
　（第８の実施の形態：ＡｌＮ圧電薄膜共振器）
　図１１Ａは、第８の実施の形態に係る窒化物半導体装置１１０の鳥瞰図である。図１１Ｂは、第８の実施の形態に係る窒化物半導体装置１１０の平面図である。図１１Ｃは、図１１ＢのＸＩＩ－ＸＩＩ線に沿う断面図である。図１１Ｄは、図１１ＢのＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。
　第８の実施の形態に係る窒化物半導体装置１１０は、圧電薄膜共振器の例である。第８の実施の形態に係る窒化物半導体装置１１０は、ＭＥＭＳを使用した圧電薄膜オンシリコン(ＴＰｏＳ：Thin-film Piezoelectric-on-Silicon)技術により形成される。
　第８の実施の形態に係る窒化物半導体装置１１０においては、ＡｌＮ単結晶層１２とシリコン基板１０を組み合わせる振動板１８を形成することにより低運動抵抗および高Ｑ値を実現できる。このＴＰｏＳの性能を決める要素の1つは、圧電薄膜の結晶性である。すなわち、ＴＰｏＳの性能を決める要素の１つは、ＡｌＮ単結晶層１２の結晶配向性（Crystal Orientation）が挙げられる。結晶配向性が高い圧電薄膜は、電気エネルギーと機械エネルギーの変換の割合を表す電気機械結合係数（ｋ2）が良好な値となる。電気機械結合係数の向上により高い効率で電力を伝達することが可能となり、共振器における動作抵抗（Ｒｍ）が低くなる。動作抵抗を下げ、電力効率を向上させることにより、位相雑音を小さくすることができる。
　第８の実施の形態に係る窒化物半導体装置１１０は、図１１Ａ～図１１Ｄに示すように、ＡｌＮ単結晶層１２とシリコン基板１０の組み合わせからなる振動板１８と、振動板１８を周辺部で支持する支持部１００と、ＡｌＮ単結晶層１２の上に設けられた電極層１８１、１８２とを備える。尚、シリコン基板１０は、バルク構造であってもよく、或いはＳＯＩ構造であってもよい。振動板１８は、可撓性のある薄膜である。
　第８の実施の形態に係る窒化物半導体装置１１０は、図１１Ａ～図１１Ｄに示すように、シリコン基板１０と、シリコン基板１０の上に設けられた非晶質膜からなる第１絶縁層１４と、第１絶縁層１４に設けられた開口部のシリコン基板１０の表面に設けられ、シリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２とを備える。
　ＡｌＮ単結晶層１２は、シリコン基板１０の主面における格子配置を引き継いだ結晶構造を有する。例えば、シリコン基板１０の主面に単結晶シリコンの（１１１）面が表出し、ＡｌＮ単結晶層１２の（００２）面が対向していてもよい。シリコンの（１１１）は六方格子配置であり、ＡｌＮ単結晶層１２の（００２）面に対して良好な整合性を持つため、結晶配向性の良いＡｌＮ単結晶層１２を得ることができる。
　更に、第８の実施の形態に係る窒化物半導体装置１１０は、図１１Ａ～図１１Ｄに示すように、第１絶縁層１４の上に設けられ、かつＡｌＮ単結晶層１２に隣接して設けられたＡｌＮ多結晶層１２Ｐを備える。
　更に、図示は省略するが、第８の実施の形態に係る窒化物半導体装置１１０は、ＡｌＮ単結晶層１２の上に設けられた第２絶縁層１６を備えていてもよい。尚、電極層１８１、１８２は、ＡｌＮ単結晶層１２の上に設けられた第２絶縁層１６の上に設けられていてもよい。また、第８の実施の形態に係る窒化物半導体装置１１０は、少なくともＡｌＮ多結晶層１２Ｐの上に設けられた第２絶縁層１６と、ＡｌＮ単結晶層１２の上に設けられた電極層１８１、１８２とを更に備えていてもよい。また、第２絶縁層１６は、ＡｌＮ単結晶層１２の上にも設けられていてもよい。また、電極層１８１、１８２は、図１１Ａ～図１１Ｄに示すように、ＡｌＮ多結晶層１２Ｐの上にも延在して設けられていてもよい。
　更に、第８の実施の形態に係る窒化物半導体装置１１０は、図１１Ｃ～図１１Ｄに示すように、シリコン基板１０の裏面に設けられたキャビティー部２０を備える。キャビティー部２０は、ＡｌＮ単結晶層１２のマイナスＺ方向に設けられている。キャビティー部２０によりＡｌＮ単結晶層１２との音響インピーダンスの差を大きくし、弾性波を反射させることができる。
　尚、キャビティー部２０は、ＡｌＮ単結晶層１２と必ずしも接していなくてもよい。第８の実施の形態に係る窒化物半導体装置では、ＡｌＮ単結晶層１２との間にはシリコン基板１０が介在している。
　更に、第８の実施の形態に係る窒化物半導体装置１１０は、図１１Ａ～図１１Ｄに示すように、ギャップ２００を介して、ＡｌＮ単結晶層１２は、ＡｌＮ多結晶層１２Ｐと側面の一部が切り離されている。
　尚、Ｇ１、Ｇ３はＡｌＮ多結晶層１２Ｐの上に延在して設けられた電極層１８１の電極パッドである。Ｇ２、Ｇ４はＡｌＮ多結晶層１２Ｐの上に延在して設けられた電極層１８２の電極パッドである。
　第８の実施の形態に係る窒化物半導体装置１１０において、ＡｌＮ単結晶層１２とシリコン基板１０の組み合わせからなる振動板１８は、図１１Ｄに示すように、Ｙ方向の一部の側面の梁部５１、５２によって外周のシリコン基板１０に連結されている。
　図１１Ａ～図１１Ｄに示すように、梁部５１、５２を除いたＡｌＮ単結晶層１２とシリコン基板１０の組み合わせからなる振動板１８と支持部１００の間には、ギャップ２００が形成されている。
　第８の実施の形態に係る窒化物半導体装置１１０は、シリコン基板１０の裏面にキャビティー部２０を形成することに加えて、ＡｌＮ単結晶層１２の側面を切り離すことで、ＡｌＮ単結晶層１２内に特定の弾性波振動モードを励起することができる。
　ＡｌＮ単結晶層１２とシリコン基板１０の組み合わせからなる振動板１８は、例えば、図１１Ａ～図１１Ｄに示すように、対向する１対の長辺と、長辺の端部を結ぶ１対の短辺とで構成される長方形の形状を有する。振動板１８の平面形状はこれに限定されない。
　シリコン基板１０には、例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）等の３価の元素、又はリン（Ｐ）、砒素（Ａｓ）等の５価の元素が１．０×１０19ｃｍ-3以上の濃度で添加されている。これにより、シリコン基板１０は、導電性を有するようになり、圧電素子の下部電極として機能することができる。また、周波数温度係数（ＴＣＦ）を改善することができる。つまり、温度変動による圧電共振器の共振周波数の変化を小さく抑えることができる。
　図１１Ａ～図１１Ｄに示すように、支持部１００は、Ｚ方向から見て、シリコン基板１０の外周を囲むように、枠状の形状を有している。支持部１００の内周は、２つの梁部５１、５２によってシリコン基板１０の外周に連結されている。
　梁部５１、５２は、シリコン基板１０の外周のうち１対の短辺の中央部に接続されている。支持部１００は、梁部５１、５２を介して振動板１８を支持している。
　梁部５１、５２を除いた支持部１００の内周と振動板１８の外周の間には、ギャップ２００が形成されていることから、ＡｌＮ単結晶層１２とシリコン基板１０の組み合わせからなる振動板１８は、ギャップ２００によって支持部１００に対して自由に弾性変形することが可能となる。
　図１１Ａ～図１１Ｂに示すように、電極層１８１と電極層１８２は、振動板１８の長手方向（Ｙ方向）に細長い形状を有する櫛歯部を有する。電極層１８１と電極層１８２の櫛歯部は、振動板１８の短手方向（Ｘ方向）に所定間隔を空けて交互に配列されている。図１１Ａ～図１１Ｂに示す例では、１つの電極層１８１の櫛歯が２つの電極層１８２の櫛歯で挟まれている。電極層１８１と電極層１８２は、梁部５１、５２を介して、支持部１００へ導出され、図示しない電極端子に接続されている。図１１Ｄに示すように、電極層１８１は、梁部５１から支持部１００へ導出され、電極層１８２は、梁部５２から支持部１００へ導出されている。なお、電極層１８１と電極層１８２が有する櫛歯の数は任意であり、図１１Ａ～図１１Ｄに示す例に限定されない。電極層１８１と電極層１８２は、酸化イリジウム（ＩｒＯ２）、イリジウム（Ｉｒ）の順に積層した積層構造を有していてもよい。また、モリブデン、タングステン、白金とチタンとの積層膜、アルミニウム、金とクロムとの積層膜などが挙げられる。
　ここで、圧電薄膜共振器の基本的な動作及び主な用途を説明する。シリコン基板１０と電極層１８１、１８２の間に、ＡｌＮ単結晶層１２が挟まれている。シリコン基板１０は、高濃度の不純物が添加されて導電性を有するため、ＡｌＮ単結晶層１２の下部電極としての機能も有する。シリコン基板１０と電極層１８１、１８２の間に電圧を印加すると、シリコン基板１０と電極層１８１、１８２の間に電界が生じる。この電界により、ＡｌＮ単結晶層１２はＸＹ平面に平行な方向へ伸縮又は拡張し、シリコン基板１０を撓ませることができる。
　例えば、シリコン基板１０に接地電位を印加し、電極層１８１と電極層１８２の間に交流電圧を印加して、シリコン基板１０を振動させる。振動の周波数が、圧電薄膜共振器に固有な値である共振周波数に一致すると、シリコン基板１０の振動幅が大きくなり、電極層１８１と電極層１８２の間の抵抗値が極小値を取る。抵抗値の変化から交流電圧の周波数を特定することができる。よって、例えば、圧電薄膜共振器を用いてコンピュータの周期的なスピードを管理することができる。また、圧電薄膜共振器を特定の周波数のみを通過させるフィルタとして機能させることができる。
　（製造方法）
　第８の実施の形態に係る窒化物半導体装置１１０は、シリコン基板１０の上に非晶質膜からなる第１絶縁層１４を形成し、第１絶縁層１４にシリコン基板１０の表面を露出して開口部を形成し、シリコン基板１０の表面にシリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２を形成し、同時に第１絶縁層１４の上に、ＡｌＮ多結晶層１２Ｐを形成し、ＡｌＮ単結晶層１２の上に電極層１８１、１８２を形成する。更に、電極層１８１、１８２を形成後、振動板１８の周辺部において、支持部１００に貼り付ける。更に、デバイスの表面側をダミーのシリコン基板等に貼り付け、シリコン基板１０を裏面からエッチングし、シリコン基板１０を薄層化し、キャビティー部２０を形成する。更に、キャビティー部２０を形成後、デバイス表面側からリソグラフィー工程によりギャップ２００をエッチングにより形成することにより、製造することができる。
　また、少なくともＡｌＮ多結晶層１２Ｐの上に、第２絶縁層１６を形成し、ＡｌＮ単結晶層１２の上に電極層１８１、１８２を形成してもよい。尚、ＡｌＮ単結晶層１２の上に第２絶縁層１６を形成してもよい。また、電極層１８１、１８２は、ＡｌＮ単結晶層１２の上の第２絶縁層１６の上に形成してもよい。
　第８の実施の形態に係る窒化物半導体装置１１０は、ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電薄膜共振器を提供することができる。
　また、第８の実施の形態に係る窒化物半導体装置１１０は、ｃ軸配向性が高いＡｌＮ単結晶層１２を用いて、結晶配向性を高めることにより位相雑音が小さい圧電薄膜共振器を提供することができる。
　以上、本開示について詳細に説明したが、当業者にとっては、本開示が本開示中に説明した実施形態に限定されるものではないということは明らかである。１実施形態の１つ又は複数の要素を別の実施形態の１つ又は複数の要素と組み合わせることができる。本開示は、請求の範囲の記載により定まる本開示の趣旨及び範囲を逸脱することなく修正及び変更態様として実施することができる。したがって、本開示の記載は、例示説明を目的とするものであり、本開示に対して何ら制限的な意味を有するものではない。
　（付記）
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
　（付記１）
　窒化物半導体装置１０１～１１０は、シリコン基板１０と、シリコン基板１０の上に設けられた非晶質膜からなる第１絶縁層１４と、第１絶縁層１４に設けられ、シリコン基板１０の表面６を露出した開口部８と、開口部８において、シリコン基板１０の表面６に設けられ、シリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２とを備える。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電素子を得ることができる。
　（付記２）
　付記１に記載の窒化物半導体装置において、シリコン基板１０の表面６は、平坦であるとともに、（１１１）面の面方位を備える。シリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２を得ることができる。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電素子を得ることができる。
　（付記３）
　付記１又は２に記載の窒化物半導体装置において、第１絶縁層１４の上に設けられ、かつＡｌＮ単結晶層１２に接して設けられたＡｌＮ多結晶層１２Ｐを更に備える。ＡｌＮ多結晶層１２Ｐは、デバイス間のアイソレーション領域、クラック伝搬の抑制領域にすることができる。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電素子を得ることができる。
　（付記４）
　付記３に記載の窒化物半導体装置において、少なくともＡｌＮ多結晶層１２Ｐの上に設けられた第２絶縁層１６と、ＡｌＮ単結晶層１２の上に設けられた電極層１８１、１８２とを更に備える。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電素子を得ることができる。この圧電素子の基本構造を用いることで、ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高いＳＡＷ素子、ＢＡＷ素子、圧電薄膜共振器を提供可能である。
　（付記５）
　付記１～４の何れかに記載の窒化物半導体装置において、ＡｌＮ単結晶層１２に接して設けられた電極層１８１、１８２を更に備える。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電素子を得ることができる。
　（付記６）
　付記４に記載の窒化物半導体装置において１０４において、電極層１８１、１８２は、ＡｌＮ多結晶層１２Ｐの上方の第２絶縁層１６の上にも延在して設けられている。電極層１８１、１８２とシリコン基板１０との間のキャパシタ成分を低減し、高周波特性を改善することができる。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電素子を得ることができる。
　（付記７）
　付記４に記載の窒化物半導体装置１０４～１０６において、シリコン基板１０の裏面に設けられたキャビティー部２０を備える。キャビティー部２０によりＡｌＮ単結晶層１２との音響インピーダンスの差を大きくし、弾性波を反射させることができる。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電薄膜共振器を得ることができる。
　（付記８）
　付記７に記載の窒化物半導体装置１０５～１０６において、ＡｌＮ単結晶層１２は、側面の一部が切り離されている。シリコン基板１０の裏面にキャビティー部２０を形成することに加えて、ＡｌＮ単結晶層１２の側面を切り離すことで、ＡｌＮ単結晶層１２内に特定の弾性波振動モードを励起することができる。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電薄膜共振器を提供可能である。
　（付記９）
　付記１に記載の窒化物半導体装置１０７において、ＡｌＮ単結晶層１２の上に設けられたＧａＮ層２２と、ＧａＮ層２２の上に設けられ、ＧａＮ層２２との界面に２次元電子ガス（２ＤＥＧ）層を形成するＡｌＧａＮ層２４と、ＡｌＧａＮ層２４の上に設けられたｐ型ＧａＮ層２６Ｐとを備える。クラックの発生がなく、信頼性の高い、高耐圧のＨＥＭＴを提供可能である。
　（付記１０）
　シリコン基板１０の上に非晶質膜からなる第１絶縁層１４を形成し、第１絶縁層１４にシリコン基板１０の表面６を露出して開口部８を形成し、開口部８において、シリコン基板１０の表面６にシリコン基板１０の結晶を引き継いだＡｌＮ単結晶層１２を形成する、窒化物半導体装置１０１～１１０の製造方法。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い窒化物半導体装置を形成することができる。
　（付記１１）
　付記１０に記載の窒化物半導体装置の製造方法において、第１絶縁層１４の上にＡｌＮ単結晶層１２に接してＡｌＮ多結晶層１２Ｐを形成する。ＡｌＮ多結晶層１２Ｐは、デバイス間のアイソレーション領域、クラック伝搬の抑制領域にすることができる。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い窒化物半導体装置を形成することができる。
　（付記１２）
　付記１０又は１１に記載の窒化物半導体装置の製造方法において、シリコン基板１０の裏面に、キャビティー部２０を形成する。キャビティー部２０によりＡｌＮ単結晶層１２との音響インピーダンスの差を大きくし、弾性波を反射させることができる。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電薄膜共振器を形成することができる。
　（付記１３）
　付記１２に記載の窒化物半導体装置１０５～１０６の製造方法において、ＡｌＮ単結晶層１２の側面の一部を切り離す。シリコン基板１０の裏面にキャビティー部２０を形成することに加えて、ＡｌＮ単結晶層１２の側面を切り離すことで、ＡｌＮ単結晶層１２内に特定の弾性波振動モードを励起することができる。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い圧電薄膜共振器を形成することができる。
　（付記１４）
　付記１０に記載の窒化物半導体装置１０７又は１０８の製造方法において、ＡｌＮ単結晶層１２の上にＧａＮ層２２を形成し、ＧａＮ層２２の上にＧａＮ層２２との界面に２次元電子ガス（２ＤＥＧ）層を形成するＡｌＧａＮ層２４を形成し、ＡｌＧａＮ層２４の上にｐ型ＧａＮ層２６Ｐを形成する。ＡｌＮ単結晶層１２にクラックの発生がなく、信頼性の高い、高耐圧のＨＥＭＴを形成可能である。
　（付記１５）
　付記１０に記載の窒化物半導体装置１０１～１１０の製造方法において、ＡｌＮ単結晶層１２をＭＯＣＶＤ法により成膜する。ＡｌＮ単結晶層１２の結晶配向性を高め、クラックの発生がなく、信頼性の高い窒化物半導体装置を形成可能である。

Claims (15)

  1. 　シリコン基板と、
    　前記シリコン基板の上に設けられた非晶質膜からなる第１絶縁層と、
    　前記第１絶縁層に設けられ、前記シリコン基板の表面を露出した開口部と、
    　前記開口部において、前記表面に設けられ、前記シリコン基板の結晶を引き継いだ窒化アルミニウム単結晶層と、
    　を備える、窒化物半導体装置。
  2. 前記シリコン基板の前記表面は、平坦であるとともに、（１１１）面の面方位を備える、請求項１に記載の窒化物半導体装置。
  3. 　前記第１絶縁層の上に設けられ、かつ前記窒化アルミニウム単結晶層に接して設けられた窒化アルミニウム多結晶層を更に備える、請求項１又は２に記載の窒化物半導体装置。
  4. 　少なくとも前記窒化アルミニウム多結晶層の上に設けられた第２絶縁層と、
    　前記窒化アルミニウム単結晶層の上に設けられた電極層と、
    　を更に備える、請求項３に記載の窒化物半導体装置。
  5. 　前記窒化アルミニウム単結晶層に接して設けられた電極層を更に備える、請求項１～４のいずれか1項に記載の窒化物半導体装置。
  6. 　前記電極層は、前記窒化アルミニウム多結晶層の上方の前記第２絶縁層の上にも延在して設けられている、請求項４に記載の窒化物半導体装置。
  7. 　前記シリコン基板の裏面に設けられたキャビティー部を備える、請求項４～６のいずれか1項に記載の窒化物半導体装置。
  8. 　前記窒化アルミニウム単結晶層は、側面の一部が切り離されている、請求項７に記載の窒化物半導体装置。
  9. 　前記窒化アルミニウム単結晶層の上に設けられたＧａＮ層と、
    　前記ＧａＮ層の上に設けられ、前記ＧａＮ層との界面に２次元電子ガス層を形成するＡｌＧａＮ層と、
    　前記ＡｌＧａＮ層の上に設けられたｐ型ＧａＮ層と、
    　を備える、請求項１に記載の窒化物半導体装置。
  10. 　シリコン基板の上に非晶質膜からなる第１絶縁層を形成し、
    　前記第１絶縁層に前記シリコン基板の表面を露出して開口部を形成し、
    　前記開口部において、前記表面に前記シリコン基板の結晶を引き継いだ窒化アルミニウム単結晶層を形成する、窒化物半導体装置の製造方法。
  11. 　前記第１絶縁層の上に前記窒化アルミニウム単結晶層に接して窒化アルミニウム多結晶層を形成する、請求項１０に記載の窒化物半導体装置の製造方法。
  12. 　前記シリコン基板の裏面に、キャビティー部を形成する、請求項１０又は１１に記載の窒化物半導体装置の製造方法。
  13. 　前記窒化アルミニウム単結晶層の側面の一部を切り離す、請求項１２に記載の窒化物半導体装置の製造方法。
  14. 　前記窒化アルミニウム単結晶層の上にＧａＮ層を形成し、
    　前記ＧａＮ層の上に前記ＧａＮ層との界面に２次元電子ガス層を形成するＡｌＧａＮ層を形成し、
    　前記ＡｌＧａＮ層の上にｐ型ＧａＮ層を形成する、請求項１０に記載の窒化物半導体装置の製造方法。
  15. 　前記窒化アルミニウム単結晶層をＭＯＣＶＤ法により成膜する、請求項１０～１4のいずれか１項に記載の窒化物半導体装置の製造方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068555A (ja) * 1998-08-19 2000-03-03 Hitachi Ltd 照明システム
JP2006345281A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 圧電体膜を用いた共振器及びその製造方法
JP2007232707A (ja) * 2005-04-20 2007-09-13 Nec Tokin Corp 力学量センサ及びその製造方法
JP2009256154A (ja) * 2008-04-21 2009-11-05 Nippon Telegr & Teleph Corp <Ntt> 半導体結晶成長用基板および半導体結晶
JP2013074070A (ja) * 2011-09-27 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2022506474A (ja) * 2018-10-31 2022-01-17 レゾナント インコーポレイテッド 音響反射型の横方向に励振される薄膜バルク弾性波共振子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068555A (ja) * 1998-08-19 2000-03-03 Hitachi Ltd 照明システム
JP2007232707A (ja) * 2005-04-20 2007-09-13 Nec Tokin Corp 力学量センサ及びその製造方法
JP2006345281A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 圧電体膜を用いた共振器及びその製造方法
JP2009256154A (ja) * 2008-04-21 2009-11-05 Nippon Telegr & Teleph Corp <Ntt> 半導体結晶成長用基板および半導体結晶
JP2013074070A (ja) * 2011-09-27 2013-04-22 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2022506474A (ja) * 2018-10-31 2022-01-17 レゾナント インコーポレイテッド 音響反射型の横方向に励振される薄膜バルク弾性波共振子

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