WO2025220184A1 - 半導体装置、制御回路、制御方法、プログラム、及び記憶媒体 - Google Patents

半導体装置、制御回路、制御方法、プログラム、及び記憶媒体

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WO2025220184A1
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semiconductor element
potential
source terminal
terminal
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亨 杉山
典朗 吉川
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Definitions

  • Embodiments of the present invention relate to semiconductor devices, control circuits, control methods, programs, and storage media.
  • semiconductor devices that include a semiconductor element and a control circuit that controls that semiconductor element. There is a demand for technology that can reduce the power consumption of semiconductor devices.
  • the problem that this invention aims to solve is to provide a semiconductor device, control circuit, control method, program, and storage medium that can reduce power consumption.
  • a semiconductor device includes a first semiconductor element, a second semiconductor element, and a control circuit.
  • the first semiconductor element includes a first source terminal, a first drain terminal, and a first gate terminal.
  • the first semiconductor element is normally on.
  • the second semiconductor element includes a second source terminal, a second drain terminal, and a second gate terminal electrically connected to the first source terminal.
  • the second semiconductor element is a p-type MOSFET.
  • the control circuit is electrically connected to the connection point between the first source terminal and the second source terminal. In a first state in which the potential of the second source terminal is equal to or greater than the potential of the second drain terminal, the control circuit applies a first voltage to the connection point.
  • the control circuit applies a second voltage to the connection point.
  • the second voltage is smaller than the first voltage, and the absolute value of the difference between the voltage applied to the second gate terminal and the second voltage is greater than the absolute value of the threshold voltage of the second semiconductor element.
  • FIG. 1 is a schematic diagram showing the configuration of a semiconductor device according to an embodiment.
  • FIG. 2 is a circuit diagram showing the configuration of an electric circuit according to the embodiment.
  • FIG. 3 is a timing chart showing the control of the electric circuit according to the embodiment.
  • FIG. 4 is a schematic diagram showing the flow of current in the electric circuit according to the embodiment.
  • FIG. 5 is a schematic diagram showing the flow of current in an electric circuit according to the embodiment.
  • FIG. 6 is a schematic diagram showing the flow of current in the electric circuit according to the embodiment.
  • FIG. 7 is a schematic diagram showing the flow of current in the electric circuit according to the embodiment.
  • FIG. 8 is a graph showing the characteristics of the first semiconductor element.
  • FIG. 1 is a schematic diagram showing the configuration of a semiconductor device according to an embodiment.
  • the semiconductor device 1 according to the embodiment includes a first semiconductor element 10, a second semiconductor element 20, and a control circuit 30.
  • the first semiconductor element is a normally-on semiconductor element (transistor)
  • the second semiconductor element 20 is a p-type MOSFET.
  • the first semiconductor element 10 includes a first source terminal 11, a first drain terminal 12, and a first gate terminal 13.
  • the second semiconductor element 20 includes a second source terminal 21, a second drain terminal 22, and a second gate terminal 23.
  • the first source terminal 11 and the second source terminal 21 are electrically connected to each other.
  • the potential of the first source terminal 11 is substantially the same as the potential of the second source terminal 21.
  • the first semiconductor element 10 and the second semiconductor element 20 are cascode-connected.
  • the control circuit 30 is electrically connected to the connection point C between the first source terminal 11 and the second source terminal 21.
  • the control circuit 30 is capable of controlling the potential of the connection point C and the second gate terminal 23.
  • the control circuit 30 is also electrically connected to the second source terminal 21 and the second drain terminal 22 by wiring L1 and L2, respectively, and is capable of detecting the potential of the second source terminal 21 and the potential of the second drain terminal 22.
  • the control circuit 30 includes a central processing unit (CPU), memory, etc.
  • the first gate terminal 13 is electrically connected to a gate drive circuit 40 external to the semiconductor device 1.
  • the potential of the first gate terminal 13 is controlled by the gate drive circuit 40.
  • the first semiconductor element 10 is a normally-on type. Therefore, when the negative voltage of the first gate terminal 13 relative to the first source terminal 11 is equal to or greater than the threshold, the first semiconductor element 10 is in an on state. When the negative voltage of the first gate terminal 13 relative to the first source terminal 11 is less than the threshold, the first semiconductor element 10 is in an off state.
  • a negative voltage equal to or greater than the threshold refers to a state in which the negative voltage value is closer to zero than the threshold. For example, if the threshold is -12 V and the negative voltage of the first gate terminal 13 is in the range of -10 V to 0 V, the negative voltage is equal to or greater than the threshold.
  • the second semiconductor element 20 is a p-type MOSFET. Therefore, when the negative voltage of the second gate terminal 23 relative to the second source terminal 21 is less than the threshold, the second semiconductor element 20 is in the on state. When the negative voltage of the second gate terminal 23 relative to the second source terminal 21 is equal to or greater than the threshold, the second semiconductor element 20 is in the off state.
  • a voltage is applied to the first drain terminal 12 from an external power supply.
  • both the first semiconductor element 10 and the second semiconductor element 20 are in the on state, current flows through the first semiconductor element 10 and the second semiconductor element 20.
  • the first semiconductor element 10 is in the on state and the second semiconductor element 20 is in the off state, no current flows through the second semiconductor element 20, and the potential of the first source terminal 11 rises.
  • the negative voltage of the first gate terminal 13 relative to the first source terminal 11 becomes less than the threshold, and the first semiconductor element 10 also turns off.
  • a first voltage greater than the absolute value of the threshold of the first semiconductor element 10 is applied to connection point C via the control circuit 30, and the first semiconductor element 10 remains in the off state.
  • the control circuit 30 causes the negative voltage of the second gate terminal 23 relative to the second source terminal 21 of the second semiconductor element 20 to become less than the threshold voltage of the second semiconductor element 20, thereby turning on the second semiconductor element 20.
  • the gate drive circuit 40 controls the first gate terminal 13 of the first semiconductor element 10, switching the first semiconductor element 10 while the second semiconductor element 20 remains on. Switching the first semiconductor element 10 controls the flow of current in the semiconductor device 1.
  • the control circuit 30 can also distinguish between a first state in which the potential of the second source terminal 21 is equal to or greater than the potential of the second drain terminal 22, and a second state in which the potential of the second source terminal 21 is less than the potential of the second drain terminal 22.
  • the first state is a state in which current can flow from the first semiconductor element 10 to the second semiconductor element 20.
  • the second state is a state in which current can flow from the second semiconductor element 20 to the first semiconductor element 10. The second state occurs during reverse recovery after the second semiconductor element 20 is turned off.
  • the control circuit 30 applies a first voltage to connection point C.
  • the absolute value of the difference between the first voltage and the potential applied to the first gate terminal 13 by the gate drive circuit 40 is smaller than the absolute value of the threshold voltage of the first semiconductor element 10, the first semiconductor element 10 is in the ON state. Also, when the absolute value of the difference between the first voltage and the voltage applied to the first gate terminal 13 by the gate drive circuit 40 is greater than the absolute value of the threshold voltage of the first semiconductor element 10, the first semiconductor element 10 is in the OFF state.
  • the control circuit 30 applies a second voltage to the connection point C.
  • the second voltage is smaller than the first voltage.
  • the absolute value of the difference between the second voltage and the potential applied to the first gate terminal 13 by the gate drive circuit 40 is smaller than the absolute value of the threshold voltage of the first semiconductor element 10. Therefore, the first semiconductor element 10 is in the ON state.
  • the absolute value of the difference between the second voltage and the voltage applied to the second gate terminal 23 by the control circuit 30 is greater than the absolute value of the threshold voltage of the second semiconductor element 20. Therefore, the second semiconductor element 20 is in the ON state.
  • a reverse current can flow through the first semiconductor element 10. For example, when the first semiconductor element 10 is turned off, a voltage drop that occurs in the first semiconductor element 10 when current flows from the second semiconductor element 20 toward the first semiconductor element 10 is reduced by the first semiconductor element 10 temporarily being in the ON state.
  • FIG. 2 is a circuit diagram showing the configuration of an electric circuit according to the embodiment. The operation of an electric circuit using the semiconductor device according to the embodiment will be described in more detail below with reference to a specific example.
  • the electric circuit 100 shown in Fig. 2 includes a semiconductor device 1a, a semiconductor device 1b, a coil 2, and a power supply 3.
  • the configurations of the semiconductor devices 1a and 1b are the same as the configuration of the semiconductor device 1.
  • the semiconductor device 1a includes a first semiconductor element 10a and a second semiconductor element 20a.
  • the semiconductor device 1b includes a first semiconductor element 10b and a second semiconductor element 20b.
  • Semiconductor device 1a, semiconductor device 1b, and power supply 3 are connected in series.
  • Semiconductor device 1a is connected to the high-voltage side of power supply 3.
  • Semiconductor device 1b is connected to the low-voltage side of power supply 3.
  • the second drain terminal 22a of the second semiconductor element 20a of semiconductor device 1a is electrically connected to the first drain terminal 12b of the first semiconductor element 10b of semiconductor device 1b.
  • Semiconductor device 1a and coil 2 are connected in parallel.
  • the electric circuit 100 can be applied to a converter.
  • the first semiconductor element 10a on the high-voltage side and the first semiconductor element 10b on the low-voltage side are turned on alternately.
  • switching is performed by turning on and off only the first semiconductor element 10b on the low-voltage side.
  • FIG. 3 is a timing chart showing the control of the electric circuit according to the embodiment.
  • FIGS. 4 to 7 are schematic diagrams showing the flow of current in the electric circuit according to the embodiment. Note that FIGS. 4 to 7 omit the wiring used by the control circuit 30a to detect the potential of the second source terminal 21a and the potential of the second drain terminal 22a, and the wiring used by the control circuit 30b to detect the potential of the second source terminal 21b and the potential of the second drain terminal 22b.
  • GaN Vg1 represents the voltage applied to the first gate terminal 13a of the first semiconductor element 10a.
  • GaN Vg2 represents the voltage applied to the first gate terminal 13b of the first semiconductor element 10b.
  • Vn1 represents the voltage at the connection point Ca between the first source terminal 11a of the first semiconductor element 10a and the second source terminal 21a of the second semiconductor element 20a.
  • Vdd1 is supplied to the control circuit 30a.
  • the control circuit 30a controls the supplied Vdd1 and supplies Vn1 to the connection point Ca.
  • Vn2 represents the voltage at the connection point Cb between the first source terminal 11b of the first semiconductor element 10b and the second source terminal 21b of the second semiconductor element 20b.
  • Vdd2 is supplied to the control circuit 30b.
  • the control circuit 30b controls the supplied Vdd2 and supplies Vn2 to the connection point Cb.
  • Vg1 represents the voltage applied to the second gate terminal 23a of the second semiconductor element 20a.
  • Vg2 represents the voltage applied to the second gate terminal 23b of the second semiconductor element 20b.
  • GaN Vg1, GaN Vg2, Vn1, and Vn2 are all 0V. In this state, even if a high voltage is applied to Vdd3 (not shown in Figure 3), the second semiconductor elements 20a and 20b are in the off state, so the first semiconductor elements 10a and 10b are also in the off state, and no current flows through the electrical circuit 100.
  • Vdd1 and Vdd2 are supplied to control circuits 30a and 30b, and Vn1 and Vn2 begin to rise.
  • second semiconductor elements 20a and 20b are in the off state, so first semiconductor elements 10a and 10b remain in the off state.
  • Vn1 and Vn2 increase, Vn1 relative to GaN Vg1 and Vn2 relative to GaN Vg2 increase.
  • control circuits 30a and 30b apply the same voltage as Vn1 to Vg1 and the same voltage as Vn2 to Vg2.
  • control circuits 30a and 30b increase the absolute value of Vg1 relative to Vn1 and the absolute value of Vg2 relative to Vn2 above the absolute values of the thresholds of second semiconductor elements 20a and 20b, respectively. This turns on second semiconductor elements 20a and 20b.
  • Vn1 and Vn2 increase from 0V to 15V. 15V is an example of a first voltage.
  • GaN Vg1 relative to Vn1 and GaN Vg2 relative to Vn2 increase from 0 V to -15 V between timing t1 and timing t3. This causes first semiconductor element 10a and first semiconductor element 10b to switch to the off state.
  • GaN Vg2 increases from 0 V to 15 V.
  • GaN Vg2 relative to Vn2 increases from -15 V to 0 V. This switches the first semiconductor element 10b to the ON state. As the first semiconductor element 10b switches to the ON state, current I1 flows through coil 2, first semiconductor element 10b, and second semiconductor element 20b, as shown in FIG. 4.
  • GaN Vg2 decreases from 15 V to 0 V.
  • GaN Vg2 relative to Vn2 increases from 0 V to -15 V. This switches the first semiconductor element 10b to the off state.
  • the inductance component of the electrical circuit 100 causes current to flow from the second semiconductor element 20a toward the first semiconductor element 10a.
  • Vn1 decreases from 15 V to 7 V.
  • 7 V is an example of the second voltage.
  • the GaN Vg1 relative to Vn1 decreases from -15 V to -7 V. -7 V is greater than the threshold voltage of the second semiconductor element 20a. Therefore, the second semiconductor element 20a is in the on state. Therefore, as shown in FIG. 5, a current I2 flows through the coil 2, the second semiconductor element 20a, and the first semiconductor element 10a.
  • Vn1 increases from 7V to 15V.
  • GaN Vg1 relative to Vn1 also increases from -7V to -15V.
  • GaN Vg2 increases from 0V to 15V.
  • GaN Vg2 relative to Vn2 decreases from -15V to 0V. This switches the first semiconductor element 10b to the ON state. As the first semiconductor element 10b and second semiconductor element 20b switch to the ON state, current I3 flows from the power source 3 to the coil 2, first semiconductor element 10b, and second semiconductor element 20b, as shown in FIG. 6.
  • timing t8 From timing t8 onwards, the control from timings t4 to t7 is executed again. For example, at timing t8, as with timing t4, current I3 flows through coil 2, first semiconductor element 10b, and second semiconductor element 20b, as shown in FIG. 6. At timing t10, as with timing t6, current I4 flows through coil 2, second semiconductor element 20a, and first semiconductor element 10a, as shown in FIG. 7. Control similar to that from timings t4 to t7 may be repeated multiple times.
  • Vn1 and Vn2 decrease. This causes the voltage between Vn1 and Vg1, the voltage between Vn2 and Vg2, Vn1 relative to GaN Vg1, and Vn2 relative to GaN Vg2 to decrease. Furthermore, from timing t18 to timing t19, control circuits 30a and 30b respectively decrease the absolute value of Vg1 relative to Vn1 and the absolute value of Vg2 relative to Vn2 below the absolute value of the threshold of second semiconductor elements 20a and 20b. GaN Vg1 relative to Vn1 and GaN Vg2 relative to Vn2 decrease from -15V to 0V between timing t19 and timing t20. This completes the series of operations of electrical circuit 100.
  • a period (dead time) is provided during which both the first semiconductor element 10a and the first semiconductor element 10b are in the off state.
  • a current I2 due to an inductance component flows through the first semiconductor element 10a. It is desirable that the power consumption due to the current I2 be small.
  • the control circuit 30 changes the voltage at the connection point C between the first source terminal 11 and the second source terminal 21 depending on the relationship between the potential of the second source terminal 21 and the potential of the second drain terminal 22. Specifically, in a first state in which the potential of the second source terminal 21 is equal to or greater than the potential of the second drain terminal 22, the control circuit 30 applies a first voltage to the connection point C. In a second state in which the potential of the second source terminal 21 is less than the potential of the second drain terminal 22, the control circuit 30 applies a second voltage to the connection point C. In this second state, the second voltage is smaller than the first voltage. Furthermore, the absolute value of the difference between the voltage applied to the second gate terminal 23 and the second voltage is greater than the absolute value of the threshold voltage of the second semiconductor element 20.
  • FIG. 8 is a graph showing the characteristics of the first semiconductor element.
  • the horizontal axis represents the voltage Vds of the first drain terminal 12 relative to the first source terminal 11.
  • the vertical axis represents the current Id flowing through the first semiconductor element 10.
  • Figure 8 shows the relationship between the voltage Vds and the current Id when the current Id flows from the second semiconductor element 20 to the first semiconductor element 10.
  • the solid line represents the relationship when the second voltage is applied to the connection point C in the second state.
  • the dashed line represents the relationship when the first voltage is applied to the connection point C in the second state. From Figure 8, it can be seen that the current Id increases as the voltage Vds increases.
  • the product of the voltage Vds and the current Id corresponds to the power consumption. Therefore, reducing the voltage Vds is effective in reducing power consumption during dead time.
  • the control circuit 30 in a first state in which current can flow from the second source terminal 21 to the second drain terminal 22, the control circuit 30 applies a relatively large first voltage to the connection point C.
  • the control circuit 30 in a second state in which current can flow from the second drain terminal 22 to the second source terminal 21, applies a relatively small second voltage to the connection point C.
  • a relatively small second voltage is applied to the connection point C.
  • the voltage Vds can be made smaller than when the first voltage is applied to the connection point C. For example, as shown in FIG. 8, it is also possible to make the voltage Vds substantially zero. This makes it possible to reduce the power consumption of the first semiconductor element 10 during dead time.
  • the determination of whether the semiconductor device 1 is in the first state or the second state may be performed by a processing circuit other than the control circuit 30, or may be performed by the control circuit 30.
  • the control circuit 30 performs the determination of whether the semiconductor device 1 is in the first state or the second state.
  • control circuit 30 determines whether the device is in the first state or the second state by detecting the potential of the second source terminal 21 and the potential of the second drain terminal 22.
  • control circuit 30 may determine whether the device is in the first state or the second state by detecting the direction of the current at the second source terminal 21 or the second drain terminal 22. Any detected value can be used to determine whether the device is in the first state or the second state, as long as it can determine whether the device is in the first state or the second state.
  • the first semiconductor element 10 is preferably an element containing gallium nitride.
  • the breakdown voltage of the first semiconductor element 10 can be increased and the on-resistance of the first semiconductor element 10 can be reduced.
  • the second semiconductor element 20 is, for example, a p-type MOSFET using single-crystal silicon.
  • control circuit 30 may be recorded as a program that can be executed by a computer on a magnetic disk (such as a flexible disk or hard disk), an optical disk (such as a CD-ROM, CD-R, CD-RW, DVD-ROM, DVD ⁇ R, DVD ⁇ RW), semiconductor memory, or other non-transitory computer-readable storage medium.
  • a magnetic disk such as a flexible disk or hard disk
  • an optical disk such as a CD-ROM, CD-R, CD-RW, DVD-ROM, DVD ⁇ R, DVD ⁇ RW
  • semiconductor memory or other non-transitory computer-readable storage medium.
  • information recorded on a recording medium can be read by a computer (processing circuit).
  • the recording medium may have any recording format (storage format).
  • a computer reads a program from the recording medium and causes a CPU to execute instructions written in the program based on the program.
  • the computer may also acquire (or read) the program via a network.
  • Embodiments of the invention include the following features.
  • a first semiconductor element of a normally-on type including a first source terminal, a first drain terminal, and a first gate terminal; a second semiconductor device that is a p-type MOSFET, the second semiconductor device including a second source terminal electrically connected to the first source terminal, a second drain terminal, and a second gate terminal; a control circuit electrically connected to a connection point between the first source terminal and the second source terminal, In a first state in which the potential of the second source terminal is equal to or higher than the potential of the second drain terminal, a first voltage is applied to the connection point; In a second state in which the potential of the second source terminal is lower than the potential of the second drain terminal, a second voltage is applied to the connection point; the control circuit, in the second state, wherein the second voltage is smaller than the first voltage, and an absolute value of a difference between the voltage applied to the second gate terminal and the second voltage is larger than an absolute value of a threshold voltage of the second semiconductor element;
  • (Feature 5) The semiconductor device according to any one of features 1 to 4, wherein the first semiconductor element includes gallium nitride.
  • (Feature 6) a control circuit electrically connected to a connection point between a first source terminal of a normally-on type first semiconductor element and a second source terminal of a p-type MOSFET second semiconductor element, applying a first voltage to the connection point when the potential of the second source terminal is equal to or greater than the potential of the second drain terminal of the second semiconductor element; applying a second voltage to the connection point when the potential of the second source terminal is lower than the potential of the second drain terminal; the second voltage is lower than the first voltage; The absolute value of the difference between the potential of the second drain terminal and the second voltage is higher than the absolute value of the threshold voltage of the second semiconductor element.
  • (Feature 7) a first semiconductor element of a normally-on type including a first source terminal and a first drain terminal; a second semiconductor element that is a p-type MOSFET and includes a second source terminal electrically connected to the first source terminal and a second drain terminal, the method comprising: applying a first voltage to a connection point between the first source terminal and the second source terminal when the potential of the second source terminal is equal to or higher than the potential of the second drain terminal; applying a second voltage to the connection point when the potential of the second source terminal is lower than the potential of the second drain terminal; The second voltage is lower than the first voltage, and an absolute value of a difference between the potential of the second drain terminal and the second voltage is higher than an absolute value of a threshold voltage of the second semiconductor element.
  • (Feature 9) A storage medium storing the program according to feature 8.
  • the embodiments described above provide a semiconductor device, a control circuit, a control method for a semiconductor device, a program, and a storage medium that can reduce power consumption.
  • 1, 1a, 1b semiconductor device, 2: coil, 3: power supply, 10, 10a, 10b: first semiconductor element, 11, 11a, 11b: first source terminal, 12, 12a, 12b: first drain terminal, 13, 13a, 13b: first gate terminal, 20, 20a, 20b: second semiconductor element, 21, 21a, 21b: second source terminal, 22, 22a, 22b: second drain terminal, 23, 23a, 23b: second gate terminal, 30, 30a, 30b: control circuit, 40: gate drive circuit, 100: electric circuit, C, Ca, Cb: connection points, I1 to I4: current, L1, L2: wiring

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Abstract

消費電力を低減可能な、半導体装置、制御回路、制御方法、プログラム、及び記憶媒体を提供する。半導体装置は、ノーマリーオン形の第１半導体素子と、ｐ形のＭＯＳＦＥＴの第２半導体素子と、制御回路と、を備える。第１半導体素子は、第１ソース端子、第１ドレイン端子、及び第１ゲート端子を含む。第２半導体素子は、第１ソース端子に電気的に接続された第２ソース端子、第２ドレイン端子、及び第２ゲート端子を含む。制御回路は、第２ソース端子の電位が第２ドレイン端子の電位以上である第１状態では、第１ソース端子と第２ソース端子の接続点に第１電圧を印加する。制御回路は、第２ソース端子の電位が第２ドレイン端子の電位未満である第２状態では、接続点に第２電圧を印加する。第２状態において、第２電圧は第１電圧よりも小さく、第２ゲート端子への印加電圧と第２電圧との差の絶対値は第２半導体素子の閾値電圧の絶対値よりも大きい。

Description

半導体装置、制御回路、制御方法、プログラム、及び記憶媒体
　本発明の実施形態は、半導体装置、制御回路、制御方法、プログラム、及び記憶媒体に関する。
　半導体素子と、その半導体素子を制御する制御回路と、を備えた半導体装置がある。半導体装置について、消費電力を低減できる技術が求められている。
特許第６９６６００８号公報
　本発明が解決しようとする課題は、消費電力を低減可能な、半導体装置、制御回路、制御方法、プログラム、及び記憶媒体を提供することである。
　実施形態に係る半導体装置は、第１半導体素子と、第２半導体素子と、制御回路と、を備える。前記第１半導体素子は、第１ソース端子、第１ドレイン端子、及び第１ゲート端子を含む。前記第１半導体素子は、ノーマリーオン形である。前記第２半導体素子は、前記第１ソース端子に電気的に接続された第２ソース端子、第２ドレイン端子、及び第２ゲート端子を含む。前記第２半導体素子は、ｐ形のＭＯＳＦＥＴである。前記制御回路は、前記第１ソース端子と前記第２ソース端子の接続点に電気的に接続されている。前記制御回路は、前記第２ソース端子の電位が前記第２ドレイン端子の電位以上である第１状態では、前記接続点に第１電圧を印加する。前記制御回路は、前記第２ソース端子の電位が前記第２ドレイン端子の電位未満である第２状態では、前記接続点に第２電圧を印加する。前記第２状態において、前記第２電圧は前記第１電圧よりも小さく、前記第２ゲート端子への印加電圧と前記第２電圧との差の絶対値は前記第２半導体素子の閾値電圧の絶対値よりも大きい。
図１は、実施形態に係る半導体装置の構成を示す模式図である。 図２は、実施形態に係る電気回路の構成を示す回路図である。 図３は、実施形態に係る電気回路の制御を示すタイミングチャートである。 図４は、実施形態に係る電気回路における電流の流れを示す模式図である。 図５は、実施形態に係る電気回路における電流の流れを示す模式図である。 図６は、実施形態に係る電気回路における電流の流れを示す模式図である。 図７は、実施形態に係る電気回路における電流の流れを示す模式図である。 図８は、第１半導体素子の特性を示すグラフである。
　以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
　図１は、実施形態に係る半導体装置の構成を示す模式図である。
　実施形態に係る半導体装置１は、図１に示すように、第１半導体素子１０、第２半導体素子２０、及び制御回路３０を含む。第１半導体素子は、ノーマリーオン形の半導体素子（トランジスタ）である。第２半導体素子２０は、ｐ形のＭＯＳＦＥＴである。
　第１半導体素子１０は、第１ソース端子１１、第１ドレイン端子１２、及び第１ゲート端子１３を含む。第２半導体素子２０は、第２ソース端子２１、第２ドレイン端子２２、及び第２ゲート端子２３を含む。第１ソース端子１１と第２ソース端子２１は、互いに電気的に接続されている。第１ソース端子１１の電位は、第２ソース端子２１の電位と実質的に同じである。第１半導体素子１０と第２半導体素子２０は、カスコード接続されている。
　制御回路３０は、第１ソース端子１１と第２ソース端子２１との接続点Ｃと電気的に接続されている。制御回路３０は、接続点Ｃ及び第２ゲート端子２３のそれぞれの電位を制御可能である。また、制御回路３０は、配線Ｌ１及びＬ２により第２ソース端子２１及び第２ドレイン端子２２とそれぞれ電気的に接続され、第２ソース端子２１の電位及び第２ドレイン端子２２の電位を検出可能である。制御回路３０は、中央演算処理装置（ＣＰＵ）、メモリなどを含む。
　第１ゲート端子１３は、半導体装置１外部のゲート駆動回路４０と電気的に接続される。第１ゲート端子１３の電位は、ゲート駆動回路４０によって制御される。
　第１半導体素子１０は、ノーマリーオン形である。このため、第１ソース端子１１に対する第１ゲート端子１３の負電圧が閾値以上である場合、第１半導体素子１０はオン状態である。第１ソース端子１１に対する第１ゲート端子１３の負電圧が閾値未満である場合、第１半導体素子１０はオフ状態である。なお、ここでは、負電圧が閾値以上であるとは、マイナスの電圧値が、閾値よりもゼロに近い状態を指す。例えば、閾値が－１２Ｖであり、第１ゲート端子１３の負電圧が－１０Ｖ～０Ｖの範囲である場合、負電圧は閾値以上である。
　第２半導体素子２０は、ｐ形のＭＯＳＦＥＴである。このため、第２ソース端子２１に対する第２ゲート端子２３の負電圧が閾値未満である場合、第２半導体素子２０はオン状態である。第２ソース端子２１に対する第２ゲート端子２３の負電圧が閾値以上である場合、第２半導体素子２０はオフ状態である。
　例えば、外部の電源から第１ドレイン端子１２に、電圧が印加される。第１半導体素子１０と第２半導体素子２０の両方がオン状態である場合、第１半導体素子１０及び第２半導体素子２０に電流が流れる。第１半導体素子１０がオン状態であり、第２半導体素子２０がオフ状態である場合、第２半導体素子２０に電流が流れず、第１ソース端子１１の電位が上昇する。第１ソース端子１１に対する第１ゲート端子１３の負電圧が閾値未満となり、第１半導体素子１０もオフ状態となる。その後、制御回路３０を経由して、第１半導体素子１０の閾値の絶対値より大きい第１電圧が、接続点Ｃに印加され、第１半導体素子１０はオフ状態を維持される。その後、制御回路３０によって、第２半導体素子２０の第２ソース端子２１に対する第２ゲート端子２３の負電圧が第２半導体素子２０の閾値電圧未満となることで、第２半導体素子２０がターンオンされる。この状態で、ゲート駆動回路４０によって第１半導体素子１０の第１ゲート端子１３が制御されることで、第２半導体素子２０がオン状態のまま、第１半導体素子１０がスイッチングされる。第１半導体素子１０のスイッチングにより、半導体装置１における電流の流れを制御できる。
　また、制御回路３０は、第２ソース端子２１の電位が第２ドレイン端子２２の電位以上である第１状態と、第２ソース端子２１の電位が第２ドレイン端子２２の電位未満である第２状態と、を判定可能である。第１状態は、第１半導体素子１０から第２半導体素子２０に向けて電流が流れうる状態である。第２状態は、第２半導体素子２０から第１半導体素子１０に向けて電流が流れうる状態である。第２半導体素子２０がターンオフされた後の逆回復時には、第２状態が発生する。
　第１状態において、制御回路３０は、接続点Ｃに第１電圧を印加する。ゲート駆動回路４０による第１ゲート端子１３への印加電位と第１電圧との差の絶対値が、第１半導体素子１０の閾値の絶対値の電圧よりも小さいとき、第１半導体素子１０はオン状態である。また、ゲート駆動回路４０による第１ゲート端子１３への印加電圧と第１電圧との差の絶対値が、第１半導体素子１０の閾値電圧の絶対値より大きいとき、第１半導体素子１０はオフ状態である。
　第２状態において、制御回路３０は、接続点Ｃに第２電圧を印加する。第２電圧は、第１電圧よりも小さい。このとき、ゲート駆動回路４０による第１ゲート端子１３への印加電位と第２電圧との差の絶対値は、第１半導体素子１０の閾値電圧の絶対値よりも小さい。このため、第１半導体素子１０はオン状態となる。一方、制御回路３０による第２ゲート端子２３への印加電圧と第２電圧との差の絶対値は、第２半導体素子２０の閾値電圧の絶対値よりも大きい。このため、第２半導体素子２０はオン状態である。第２状態では、第１半導体素子１０に逆方向の電流が流れうる。例えば、第１半導体素子１０がターンオフされた際に、第２半導体素子２０から第１半導体素子１０に向けた電流が流れる状態になったときの第１半導体素子１０に発生する電圧降下が、第１半導体素子１０が一時的にオン状態となることで低減される。
　図２は、実施形態に係る電気回路の構成を示す回路図である。
　以下で、具体例を参照して、実施形態に係る半導体装置を用いた電気回路の動作を、より詳細に説明する。図２に示す電気回路１００は、半導体装置１ａ、半導体装置１ｂ、コイル２、及び電源３を備える。半導体装置１ａ及び１ｂのそれぞれの構成は、半導体装置１の構成と同じである。半導体装置１ａは、第１半導体素子１０ａ及び第２半導体素子２０ａを備える。半導体装置１ｂは、第１半導体素子１０ｂ及び第２半導体素子２０ｂを備える。
　半導体装置１ａ、半導体装置１ｂ、及び電源３は、直列に接続されている。半導体装置１ａは、電源３の高圧側に接続されている。半導体装置１ｂは、電源３の低圧側に接続されている。半導体装置１ａの第２半導体素子２０ａの第２ドレイン端子２２ａは、半導体装置１ｂの第１半導体素子１０ｂの第１ドレイン端子１２ｂと電気的に接続されている。半導体装置１ａとコイル２は、並列に接続されている。第１半導体素子１０ａ、第１半導体素子１０ｂ、第２半導体素子２０ａ、及び第２半導体素子２０ｂのそれぞれの動作の制御により、半導体装置１ａと半導体装置１ｂには、交互に電流が流れる。
　電気回路１００は、コンバータに適用可能である。一般的に、コンバータでは、高圧側の第１半導体素子１０ａと、低圧側の第１半導体素子１０ｂと、が交互にターンオンされる。ここでは、実施形態の要旨を簡潔に説明するために、低圧側の第１半導体素子１０ｂのみをターンオン及びターンオフさせてスイッチングさせる例について説明する。
　図３は、実施形態に係る電気回路の制御を示すタイミングチャートである。図４～図７は、実施形態に係る電気回路における電流の流れを示す模式図である。なお、図４～図７では、制御回路３０ａが第２ソース端子２１ａの電位と第２ドレイン端子２２ａの電位を検出するための配線、及び制御回路３０ｂが第２ソース端子２１ｂの電位と第２ドレイン端子２２ｂの電位を検出するための配線が省略されている。
　図３に示したタイミングチャートの記号について、図２に示すように、ＧａＮ Ｖｇ１は、第１半導体素子１０ａの第１ゲート端子１３ａに印加される電圧を示す。ＧａＮ Ｖｇ２は、第１半導体素子１０ｂの第１ゲート端子１３ｂに印加される電圧を示す。Ｖｎ１は、第１半導体素子１０ａの第１ソース端子１１ａと、第２半導体素子２０ａの第２ソース端子２１ａと、の接続点Ｃａにおける電圧を示す。制御回路３０ａには、Ｖｄｄ１が供給される。制御回路３０ａは、供給されたＶｄｄ１を制御し、接続点ＣａにＶｎ１を供給する。Ｖｎ２は、第１半導体素子１０ｂの第１ソース端子１１ｂと、第２半導体素子２０ｂの第２ソース端子２１ｂと、の接続点Ｃｂにおける電圧を示す。制御回路３０ｂには、Ｖｄｄ２が供給される。制御回路３０ｂは、供給されたＶｄｄ２を制御し、接続点ＣｂにＶｎ２を供給する。Ｖｇ１は、第２半導体素子２０ａの第２ゲート端子２３ａに印加される電圧を示す。Ｖｇ２は、第２半導体素子２０ｂの第２ゲート端子２３ｂに印加される電圧を示す。
　まず、図３に示すタイミングｔ０では、ＧａＮ Ｖｇ１、ＧａＮ Ｖｇ２、Ｖｎ１、Ｖｎ２のいずれも０Ｖである。この状態で、図３に示す不図示のＶｄｄ３に高電圧が印加されても、第２半導体素子２０ａ及び２０ｂがオフ状態のため、第１半導体素子１０ａ及び１０ｂがオフ状態であり、電気回路１００には電流が流れていない。
　タイミングｔ１で、制御回路３０ａ及び制御回路３０ｂにＶｄｄ１及びＶｄｄ２が供給され、Ｖｎ１及びＶｎ２が上昇し始める。このとき、第２半導体素子２０ａ及び第２半導体素子２０ｂは、オフ状態のため、第１半導体素子１０ａ及び第１半導体素子１０ｂが、引き続きオフ状態である。
　Ｖｎ１及びＶｎ２が上昇すると、ＧａＮ Ｖｇ１に対するＶｎ１、及びＧａＮ Ｖｇ２に対するＶｎ２が増大する。それまで、制御回路３０ａ，３０ｂは、Ｖｎ１と同じ電圧をＶｇ１に印加し、Ｖｎ２と同じ電圧をＶｇ２に印加する。その後、タイミングｔ２からタイミングｔ３で、制御回路３０ａ及び制御回路３０ｂは、Ｖｎ１に対するＶｇ１の絶対値及びＶｎ２に対するＶｇ２の絶対値をそれぞれ第２半導体素子２０ａ，２０ｂの閾値の絶対値よりも増大させる。これにより、第２半導体素子２０ａ及び第２半導体素子２０ｂがオン状態となる。また、タイミングｔ１からタイミングｔ３までの間に、Ｖｎ１及びＶｎ２は、０Ｖから１５Ｖへ上昇する。１５Ｖは、第１電圧の一例である。Ｖｎ１に対するＧａＮ Ｖｇ１とＶｎ２に対するＧａＮ Ｖｇ２は、タイミングｔ１からタイミングｔ３までの間に、０Ｖから－１５Ｖへ増大する。これにより、第１半導体素子１０ａ及び第１半導体素子１０ｂが、オフ状態に切り替わる。
　タイミングｔ４で、ＧａＮ Ｖｇ２が、０Ｖから１５Ｖに増大する。Ｖｎ２に対するＧａＮ Ｖｇ２が、－１５Ｖから０Ｖに増加する。これにより、第１半導体素子１０ｂが、オン状態に切り替わる。第１半導体素子１０ｂがオン状態に切り替わることで、図４に示すように、コイル２、第１半導体素子１０ｂ、及び第２半導体素子２０ｂに、電流Ｉ１が流れる。
　タイミングｔ５で、ＧａＮ Ｖｇ２が、１５Ｖから０Ｖに減少する。Ｖｎ２に対するＧａＮ Ｖｇ２が、０Ｖから－１５Ｖに増大する。これにより、第１半導体素子１０ｂが、オフ状態に切り替わる。第１半導体素子１０ｂがターンオフされると、電気回路１００のインダクタンス成分により、第２半導体素子２０ａから第１半導体素子１０ａの向きに電流が流れる。
　タイミングｔ６で、Ｖｎ１が１５Ｖから７Ｖに減少する。７Ｖは、第２電圧の一例である。これにより、Ｖｎ１に対するＧａＮ Ｖｇ１が、－１５Ｖから－７Ｖに減少する。－７Ｖは、第２半導体素子２０ａの閾値電圧よりも大きい。このため、第２半導体素子２０ａは、オン状態である。したがって、図５に示すように、コイル２、第２半導体素子２０ａ、及び第１半導体素子１０ａに、電流Ｉ２が流れる。
　タイミングｔ７で、Ｖｎ１が７Ｖから１５Ｖに増大する。Ｖｎ１に対するＧａＮ Ｖｇ１も－７Ｖから－１５Ｖに増大する。タイミングｔ８で、ＧａＮ Ｖｇ２が、０Ｖから１５Ｖに増大する。Ｖｎ２に対するＧａＮ Ｖｇ２が、－１５Ｖから０Ｖに減少する。これにより、第１半導体素子１０ｂが、オン状態に切り替わる。第１半導体素子１０ｂ及び第２半導体素子２０ｂがオン状態に切り替わることで、図６に示すように、電源３から、コイル２、第１半導体素子１０ｂ、及び第２半導体素子２０ｂに、電流Ｉ３が流れる。
　タイミングｔ８以降では、タイミングｔ４～ｔ７の制御が再度実行される。例えば、タイミングｔ８では、タイミングｔ４と同様、図６に示すように、コイル２、第１半導体素子１０ｂ、及び第２半導体素子２０ｂに、電流Ｉ３が流れる。タイミングｔ１０では、タイミングｔ６と同様、図７に示すように、コイル２、第２半導体素子２０ａ、及び第１半導体素子１０ａに、電流Ｉ４が流れる。タイミングｔ４～ｔ７と同様の制御が、複数回繰り返されても良い。
　図３に示す例では、タイミングｔ８～ｔ１７において、タイミングｔ４及びｔ５と同様の制御と、タイミングｔ６及びｔ７と同様の制御と、が交互に繰り返されている。また、タイミングｔ１７以降では終了動作が実行されている。
　具体的には、終了動作において、タイミングｔ１８では、Ｖｎ１及びＶｎ２が減少する。これにより、Ｖｎ１－Ｖｇ１間の電圧、Ｖｎ２－Ｖｇ２間の電圧、ＧａＮ Ｖｇ１に対するＶｎ１、及びＧａＮ Ｖｇ２に対するＶｎ２が減少する。また、タイミングｔ１８からタイミングｔ１９で、制御回路３０ａ及び制御回路３０ｂは、Ｖｎ１に対するＶｇ１の絶対値及びＶｎ２に対するＶｇ２の絶対値を第２半導体素子２０ａ，２０ｂの閾値の絶対値よりそれぞれ減少させる。Ｖｎ１に対するＧａＮ Ｖｇ１とＶｎ２に対するＧａＮ Ｖｇ２は、タイミングｔ１９からタイミングｔ２０までに、－１５Ｖから０Ｖへ減少する。以上により、電気回路１００の一連の動作は終了する。
　実施形態の利点を説明する。
　電気回路１００では、低圧側の第１半導体素子１０ｂをターンオンさせた後にターンオフさせると、第１半導体素子１０ａと第１半導体素子１０ｂのいずれもオフ状態である期間（デッドタイム）が設けられる。この期間では、図５に示すように、第１半導体素子１０ａには、インダクタンス成分による電流Ｉ２が流れる。電流Ｉ２による消費電力は、小さいことが望ましい。
　実施形態では、制御回路３０が、第２ソース端子２１の電位と第２ドレイン端子２２の電位の関係に応じて、第１ソース端子１１と第２ソース端子２１の接続点Ｃにおける電圧を変化させる。具体的には、制御回路３０は、第２ソース端子２１の電位が第２ドレイン端子２２の電位以上である第１状態では、接続点Ｃに第１電圧を印加する。制御回路３０は、第２ソース端子２１の電位が第２ドレイン端子２２の電位未満である第２状態では、接続点Ｃに第２電圧を印加する。この第２状態において、第２電圧は第１電圧よりも小さい。また、第２ゲート端子２３への印加電圧と第２電圧との差の絶対値は、第２半導体素子２０の閾値電圧の絶対値よりも大きい。
　図８は、第１半導体素子の特性を示すグラフである。
　図８において、横軸は、第１ソース端子１１に対する第１ドレイン端子１２の電圧Ｖｄｓを示す。縦軸は、第１半導体素子１０を流れる電流Ｉｄを示す。図８は、第２半導体素子２０から第１半導体素子１０に向けて電流Ｉｄが流れるときの、電圧Ｖｄｓと電流Ｉｄの関係を示す。実線は、第２状態で接続点Ｃに第２電圧が印加される場合の関係を示す。破線は、第２状態で接続点Ｃに第１電圧が印加される場合の関係を示す。図８から、電圧Ｖｄｓが大きいほど、電流Ｉｄは増大することが分かる。電圧Ｖｄｓと電流Ｉｄの積は、消費電力に相当する。従って、デッドタイムにおける消費電力を低減するためには、電圧Ｖｄｓを低減することが有効である。
　実施形態によれば、制御回路３０は、第２ソース端子２１から第２ドレイン端子２２へ電流が流れうる第１状態では、接続点Ｃに、相対的に大きな第１電圧を印加する。一方、制御回路３０は、第２ドレイン端子２２から第２ソース端子２１へ電流が流れうる第２状態では、接続点Ｃに、相対的に小さな第２電圧を印加する。すなわち、デッドタイムでは、接続点Ｃに、相対的に小さな第２電圧が印加される。第２状態で接続点Ｃに第２電圧が印加されることで、接続点Ｃに第１電圧が印加される場合に比べて、電圧Ｖｄｓを小さくできる。例えば図８に示すように、電圧Ｖｄｓを、実質的にゼロにすることも可能である。これにより、デッドタイムにおける第１半導体素子１０の消費電力を低減することができる。
　第１状態又は第２状態の判定は、制御回路３０以外の処理回路によって実行されても良いし、制御回路３０によって実行されても良い。好ましくは、制御回路３０が、第１状態又は第２状態の判定を実行する。制御回路３０が状態を判定することで、制御回路３０とは別に回路を設ける必要が無い。このため、半導体装置１を、より小型化できる。
　例えば、制御回路３０は、第２ソース端子２１の電位及び第２ドレイン端子２２の電位を検出することで、第１状態又は第２状態を判定する。又は、制御回路３０は、第２ソース端子２１又は第２ドレイン端子２２における電流の向きを検出することで、第１状態又は第２状態を判定しても良い。第１状態又は第２状態を判定できれば、状態の判定に使用される検出値は任意である。
　また、第１半導体素子１０は、窒化ガリウムを含む素子であることが好ましい。窒化ガリウムを用いた素子が第１半導体素子１０として使用されることで、第１半導体素子１０の耐圧を高め、第１半導体素子１０のオン抵抗を低減できる。第２半導体素子２０は、例えば、単結晶シリコンを用いたｐ形のＭＯＳＦＥＴである。
　制御回路３０による上記の動作は、コンピュータに実行させることのできるプログラムとして、磁気ディスク（フレキシブルディスク及びハードディスクなど）、光ディスク（ＣＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－ＲＯＭ、ＤＶＤ±Ｒ、ＤＶＤ±ＲＷなど）、半導体メモリ、又は、他の非一時的なコンピュータで読取可能な記録媒体（non-transitory computer-readable storage medium）に記録されても良い。
　例えば、記録媒体に記録された情報は、コンピュータ（処理回路）により読み出されることが可能である。記録媒体において、記録形式（記憶形式）は任意である。例えば、コンピュータは、記録媒体からプログラムを読み出し、このプログラムに基づいてプログラムに記述されている指示をＣＰＵで実行させる。コンピュータにおいて、プログラムの取得（または読み出し）は、ネットワークを通じて行われても良い。
　本発明の実施形態は、以下の特徴を含む。
（特徴１）
　第１ソース端子、第１ドレイン端子、及び第１ゲート端子を含む、ノーマリーオン形の第１半導体素子と、
　前記第１ソース端子に電気的に接続された第２ソース端子、第２ドレイン端子、及び第２ゲート端子を含む、ｐ形のＭＯＳＦＥＴである第２半導体素子と、
　前記第１ソース端子と前記第２ソース端子の接続点に電気的に接続された制御回路であって、
　　前記第２ソース端子の電位が前記第２ドレイン端子の電位以上である第１状態では、前記接続点に第１電圧を印加し、
　　前記第２ソース端子の電位が前記第２ドレイン端子の電位未満である第２状態では、前記接続点に第２電圧を印加し、
　前記第２状態において、前記第２電圧は前記第１電圧よりも小さく、前記第２ゲート端子への印加電圧と前記第２電圧との差の絶対値は前記第２半導体素子の閾値電圧の絶対値よりも大きい、前記制御回路と、
　を備えた半導体装置。
（特徴２）
　前記第１状態において、前記第１ゲート端子への印加電位と前記第１電圧との差の絶対値は、前記第１半導体素子の閾値電圧の絶対値よりも小さく、
　前記第２状態において、前記第２ゲート端子への印加電圧と前記第２電圧との差の絶対値は、前記第１半導体素子の閾値電圧の絶対値よりも大きい、特徴１に記載の半導体装置。
（特徴３）
　前記制御回路は、前記第２ソース端子の電位及び前記第２ドレイン端子の電位を検出可能であり、検出された前記第２ソース端子の前記電位及び前記第２ドレイン端子の前記電位に基づいて、前記第１状態と前記第２状態を判断する、特徴１又は２に記載の半導体装置。
（特徴４）
　前記制御回路は、前記第２ソース端子又は前記第２ドレイン端子に流れる電流の向きを検出可能であり、検出された前記向きに基づいて前記第１状態と前記第２状態を判断する、特徴１～３のいずれか１つに記載の半導体装置。
（特徴５）
　前記第１半導体素子は、窒化ガリウムを含む、特徴１～４のいずれか１つに記載の半導体装置。
（特徴６）
　ノーマリーオン形の第１半導体素子の第１ソース端子と、ｐ形のＭＯＳＦＥＴである第２半導体素子の第２ソース端子と、の間の接続点と電気的に接続された制御回路であって、
　前記第２ソース端子の電位が前記第２半導体素子の第２ドレイン端子の電位以上である場合、前記接続点に第１電圧を印加し、
　前記第２ソース端子の電位が前記第２ドレイン端子の電位未満である場合、前記接続点に第２電圧を印加し、
　前記第２電圧は、前記第１電圧よりも低く、
　前記第２ドレイン端子の電位と前記第２電圧との差の絶対値は、前記第２半導体素子の閾値電圧の絶対値よりも高い、制御回路。
（特徴７）
　第１ソース端子及び第１ドレイン端子を含む、ノーマリーオン形の第１半導体素子と、
　前記第１ソース端子と電気的に接続された第２ソース端子と、第２ドレイン端子とを含み、ｐ形のＭＯＳＦＥＴである第２半導体素子と、を備えた半導体装置の制御方法であって、
　前記第２ソース端子の電位が前記第２ドレイン端子の電位以上である場合、前記第１ソース端子と前記第２ソース端子の接続点に第１電圧を印加し、
　前記第２ソース端子の電位が前記第２ドレイン端子の電位未満である場合、前記接続点に第２電圧を印加し、
　前記第２電圧は前記第１電圧よりも低く、前記第２ドレイン端子の電位と前記第２電圧との差の絶対値は前記第２半導体素子の閾値電圧の絶対値よりも高い、制御方法。
（特徴８）
　コンピュータに、特徴７に記載の制御方法を実行させるプログラム。
（特徴９）
　特徴８に記載のプログラムを記憶した記憶媒体。
　以上で説明した実施形態によれば、消費電力を低減可能な、半導体装置、制御回路、半導体装置の制御方法、プログラム、及び記憶媒体が提供される。
　以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
　１，１ａ，１ｂ：半導体装置、　２：コイル、　３：電源、　１０，１０ａ，１０ｂ：第１半導体素子、　１１，１１ａ，１１ｂ：第１ソース端子、　１２，１２ａ，１２ｂ：第１ドレイン端子、　１３，１３ａ，１３ｂ：第１ゲート端子、　２０，２０ａ，２０ｂ：第２半導体素子、　２１，２１ａ，２１ｂ：第２ソース端子、　２２，２２ａ，２２ｂ：第２ドレイン端子、　２３，２３ａ，２３ｂ：第２ゲート端子、　３０，３０ａ，３０ｂ：制御回路、　４０：ゲート駆動回路、　１００：電気回路、　Ｃ，Ｃａ，Ｃｂ：接続点、　Ｉ１～Ｉ４：電流、　Ｌ１，Ｌ２：配線
 

Claims (9)

  1. 　第１ソース端子、第１ドレイン端子、及び第１ゲート端子を含む、ノーマリーオン形の第１半導体素子と、
    　前記第１ソース端子に電気的に接続された第２ソース端子、第２ドレイン端子、及び第２ゲート端子を含む、ｐ形のＭＯＳＦＥＴである第２半導体素子と、
    　前記第１ソース端子と前記第２ソース端子の接続点に電気的に接続された制御回路であって、
    　　前記第２ソース端子の電位が前記第２ドレイン端子の電位以上である第１状態では、前記接続点に第１電圧を印加し、
    　　前記第２ソース端子の電位が前記第２ドレイン端子の電位未満である第２状態では、前記接続点に第２電圧を印加し、
    　前記第２状態において、前記第２電圧は前記第１電圧よりも小さく、前記第２ゲート端子への印加電圧と前記第２電圧との差の絶対値は前記第２半導体素子の閾値電圧の絶対値よりも大きい、前記制御回路と、
    　を備えた半導体装置。
  2. 　前記第１状態において、前記第１ゲート端子への印加電位と前記第１電圧との差の絶対値は、前記第１半導体素子の閾値電圧の絶対値よりも小さく、
    　前記第２状態において、前記第２ゲート端子への印加電圧と前記第２電圧との差の絶対値は、前記第１半導体素子の閾値電圧の絶対値よりも大きい、請求項１に記載の半導体装置。
  3. 　前記制御回路は、前記第２ソース端子の電位及び前記第２ドレイン端子の電位を検出可能であり、検出された前記第２ソース端子の前記電位及び前記第２ドレイン端子の前記電位に基づいて、前記第１状態と前記第２状態を判断する、請求項１又は２に記載の半導体装置。
  4. 　前記制御回路は、前記第２ソース端子又は前記第２ドレイン端子に流れる電流の向きを検出可能であり、検出された前記向きに基づいて前記第１状態と前記第２状態を判断する、請求項１又は２に記載の半導体装置。
  5. 　前記第１半導体素子は、窒化ガリウムを含む、請求項１又は２に記載の半導体装置。
  6. 　ノーマリーオン形の第１半導体素子の第１ソース端子と、ｐ形のＭＯＳＦＥＴである第２半導体素子の第２ソース端子と、の間の接続点と電気的に接続された制御回路であって、
    　前記第２ソース端子の電位が前記第２半導体素子の第２ドレイン端子の電位以上である場合、前記接続点に第１電圧を印加し、
    　前記第２ソース端子の電位が前記第２ドレイン端子の電位未満である場合、前記接続点に第２電圧を印加し、
    　前記第２電圧は、前記第１電圧よりも低く、
    　前記第２ドレイン端子の電位と前記第２電圧との差の絶対値は、前記第２半導体素子の閾値電圧の絶対値よりも高い、制御回路。
  7. 　第１ソース端子及び第１ドレイン端子を含む、ノーマリーオン形の第１半導体素子と、
    　前記第１ソース端子と電気的に接続された第２ソース端子と、第２ドレイン端子とを含み、ｐ形のＭＯＳＦＥＴである第２半導体素子と、を備えた半導体装置の制御方法であって、
    　前記第２ソース端子の電位が前記第２ドレイン端子の電位以上である場合、前記第１ソース端子と前記第２ソース端子の接続点に第１電圧を印加し、
    　前記第２ソース端子の電位が前記第２ドレイン端子の電位未満である場合、前記接続点に第２電圧を印加し、
    　前記第２電圧は前記第１電圧よりも低く、前記第２ドレイン端子の電位と前記第２電圧との差の絶対値は前記第２半導体素子の閾値電圧の絶対値よりも高い、制御方法。
  8. 　コンピュータに、請求項７に記載の制御方法を実行させるプログラム。
  9. 　請求項８に記載のプログラムを記憶した記憶媒体。
     
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