WO2025200319A1 - 半导体器件及其制造方法、电子设备 - Google Patents

半导体器件及其制造方法、电子设备

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WO2025200319A1
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source
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metal
insulating
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宋艳鹏
王祥升
王海玲
刘晓萌
王桂磊
赵超
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Beijing Superstring Academy of Memory Technology
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Definitions

  • the present application relates to the field of semiconductor technology, and more specifically, to a semiconductor device and a manufacturing method thereof, and an electronic device.
  • a semiconductor device According to various embodiments of the present application, a semiconductor device, a manufacturing method thereof, and an electronic device are provided.
  • the semiconductor device has a simple structure and is easy to manufacture.
  • the memory cell array includes a plurality of memory cells stacked in a direction perpendicular to the substrate; each memory cell includes a transistor, the transistor including a first source/drain, an insulating structure, and a second source/drain arranged in sequence, and a semiconductor layer, a gate insulating layer, and a gate electrode surrounding the outer periphery of the insulating structure in sequence;
  • the material of the first source/drain and the second source/drain comprises metal, and the material of the insulating structure comprises metal oxide of the metal.
  • the insulating structure includes sidewalls in an extension direction extending from the first source/drain to the second source/drain, and the semiconductor layer surrounds the sidewalls of the insulating structure and extends onto the first source/drain and the second source/drain to contact the first source/drain and the second source/drain.
  • the memory cell array further includes a plurality of bit lines extending along the column direction and arranged at intervals along the row direction, and each of the bit lines is connected to the first source/drain of each of the transistors of two columns of the memory cells.
  • each of the storage units further comprises a capacitor; the capacitor comprises a first capacitor electrode, a first dielectric layer, and a second capacitor electrode;
  • the second source/drain of the transistor in each layer of the storage unit and the first capacitor electrode of the capacitor are different regions of the same metal layer.
  • the material of the first source/drain and the second source/drain comprises metallic molybdenum
  • the material of the insulating structure comprises molybdenum oxide
  • the material of the first source/drain and the second source/drain comprises metal tantalum, and the material of the insulating structure comprises tantalum oxide; or
  • the materials of the first source/drain and the second source/drain include metallic titanium, and the material of the insulating structure includes titanium oxide.
  • the memory cell array further includes a plurality of word lines, which extend in a direction perpendicular to the substrate and surround the gate insulation layer of each transistor stacked in a direction perpendicular to the substrate, and the gate electrode includes an area where the word lines surround the periphery of the gate insulation layer.
  • An embodiment of the present application provides an electronic device, including: the semiconductor device described in any of the above embodiments.
  • An embodiment of the present application provides a method for manufacturing a semiconductor device, comprising:
  • first through holes penetrating the stacked structure on the stacked structure, wherein the first through holes are arranged at intervals in a column direction;
  • a plurality of the metal layers and a plurality of the first insulating layers are stacked between any two adjacent first through holes;
  • the exposed metal layer is oxidized, and the metal oxide layer formed after oxidation serves as an insulating structure;
  • a semiconductor layer, a gate insulating layer and a gate electrode are sequentially formed at least on the periphery of the insulating structure.
  • forming a semiconductor layer, a gate insulating layer, and a gate electrode in sequence at least on the periphery of the insulating structure includes:
  • a semiconductor layer, a gate insulating layer and a gate electrode are sequentially formed on the periphery of the insulating structure and in the lateral groove; wherein the unoxidized metal layers in the two lateral grooves are respectively a part of the first source/drain and the second source/drain.
  • the semiconductor layer in the transverse groove is exposed through the second through hole, and the semiconductor layer in each transverse groove is removed, so as to disconnect the semiconductor layers of the transistors stacked in a direction perpendicular to the substrate.
  • the exposed metal layer includes at least one of metal molybdenum, metal tantalum, and metal titanium.
  • the method before sequentially forming a semiconductor layer, a gate insulating layer, and a gate electrode on the periphery of the insulating structure, the method further includes:
  • the insulating structure is thinned.
  • the exposed metal layer is subjected to an oxidation process, including:
  • the exposed metal layer is annealed in an oxygen atmosphere at a temperature higher than 250 degrees Celsius, so that the exposed metal layer is oxidized to form a metal oxide layer.
  • FIG1 is a top view of a semiconductor device provided by an embodiment of the present application, taken along a direction parallel to the substrate;
  • FIG2 is a schematic diagram of a cross-sectional structure perpendicular to the substrate along the B-B direction in FIG1 ;
  • FIG. 3 is a schematic diagram of a three-dimensional structure of a group of transistors and word lines along a third direction in a semiconductor device provided by an embodiment of the present application;
  • FIG4 is a schematic diagram of a process flow of a method for manufacturing a semiconductor device provided in an embodiment of the present application.
  • 5 to 26 are schematic diagrams of intermediate structures obtained in each step of a flow diagram of a method for manufacturing a semiconductor structure provided in an embodiment of the present application.
  • An embodiment of the present application provides a semiconductor device, the structural schematic diagrams of which are shown in Figures 1 to 3, and include: a multi-layer stacked memory cell array.
  • Each layer of the memory cell array includes a plurality of memory cells distributed in an array; each memory cell includes a transistor 12, and each transistor 12 in the plurality of stacked memory cells is stacked in a direction perpendicular to the substrate;
  • the transistor 12 includes a first source/drain 125, an insulating structure 121, and a second source/drain 126 arranged in sequence, as well as a semiconductor layer 122, a gate insulating layer 123, and a gate electrode 124 surrounding the outer periphery of the insulating structure 121 in sequence; the material of the first source/drain 125 and the second source/drain 126 includes metal, and the material of the insulating structure 121 includes a metal oxide of the metal.
  • the insulating structure 121 is a film layer parallel to the substrate, and the first source/drain 125 and the second source/drain 126 are film layers parallel to the substrate.
  • the thickness of the insulating structure 121 in a direction perpendicular to the substrate 11 is less than the thickness of the first source/drain 125 in the direction perpendicular to the substrate 11, and/or the thickness of the insulating structure 121 in the direction perpendicular to the substrate 11 is less than the thickness of the second source/drain 126 in the direction perpendicular to the substrate.
  • the first source/drain, the insulating structure, and the second source/drain can be implemented in different regions of a metal layer.
  • the insulating structure is formed by oxidizing a portion of the metal layer to form a metal oxide. The thickness of each region of the metal layer is consistent. After oxidation to form the initial insulating structure, the initial insulating structure is thinned and trimmed to obtain the final insulating structure 121. This allows the semiconductor layer 122 formed in a subsequent process around the outer periphery of the insulating structure 121 to be connected to the unoxidized portions of the metal layer (the first source/drain 125 and the second source/drain 126).
  • the insulating structure 121 extends from the first source/drain 125 to the second source/drain 126, and has sidewalls in the extension direction.
  • the semiconductor layer 122 surrounds the sidewalls of the insulating structure 121 and extends onto the first source/drain 125 and the second source/drain 126 to contact the first source/drain 125 and the second source/drain 126.
  • the material of the semiconductor layer 122 may be a wide bandgap material, such as a metal oxide material with a bandgap greater than 1.65 eV.
  • the material of the semiconductor layer or channel may include a metal oxide of at least one of the following metals: indium, gallium, zinc, tin, tungsten, magnesium, zirconium, aluminum, hafnium, etc.
  • the metal oxide may also contain compounds of other elements, such as nitrogen and silicon, or contain other small amounts of doping elements.
  • the material of the semiconductor layer or the channel may include any one or more of the following: indium gallium zinc oxide (InGaZnO), indium zinc oxide (InZnO), indium gallium oxide (InGaO), indium tin oxide (InSnO), indium gallium tin oxide (InGaSnO), indium gallium zinc tin oxide (InGaZnSnO), indium oxide (InO), tin oxide (SnO), zinc tin oxide (ZnSnO, ZTO), indium aluminum zinc gold oxide (InAlZnO), zinc oxide (ZnO), indium gallium silicon oxide (InGaSiO), indium tungsten oxide (InWO, Materials such as IWO), titanium oxide (TiO), zinc oxynitride (ZnON), magnesium zinc oxide (MgZnO), zirconium indium zinc oxide (ZrInZnO), hafnium indium zinc oxide (HfInZnO), tin indium zinc
  • the metal oxide material is IGZO
  • the leakage current of the transistor is less than or equal to 10-15A to 10-18A, thereby improving the operating performance of dynamic semiconductor devices.
  • the memory cell array may further include a plurality of bit lines 14, which extend along the column direction (first direction) and are arranged at intervals along the row direction (second direction), and each bit line 14 is connected to each first source/drain 125 of the transistor 12 of two columns of memory cells; the first direction and the second direction intersect and are both parallel to the substrate 11.
  • the insulating structure 121 of the transistor 12 in each layer of the memory cell and the bit line 14 are formed by different regions of the same metal layer, the region corresponding to the bit line 14 is a metal layer containing metal, and the region corresponding to the insulating structure 121 is a metal oxide formed after the metal layer is oxidized.
  • the area corresponding to the bit line 14 and the area corresponding to the insulating structure 121 contain metal materials of the same type and content, the metal in the insulating structure 121 is oxidized into metal oxide, and the metal oxide is an insulating material, which can insulate the first source/drain 125 and the second source/drain 126 connected at both ends.
  • the bit line 14 Since part of the same metal layer is oxidized into an insulating structure 121, the other part serves as the bit line 14, the first source/drain 125, and the second source/drain 126, thereby achieving a simplified device structure, reducing the number of manufacturing process steps and lowering manufacturing costs; and since the bit line 14 is made of metal material, the contact resistance with the semiconductor layer is smaller, and the resistance of the bit line itself is also smaller, which can improve the performance of the semiconductor device.
  • the memory cell array may further include a plurality of word lines 13, the word lines 13 extending along a third direction perpendicular to the substrate 11, and surrounding the gate insulation layer 123 or the insulation structure of each transistor stacked in a direction perpendicular to the substrate 11, the gate electrode 124 including an area around the periphery of the gate insulation layer 123 where the word line 13 surrounds the gate electrode 123, and the gate electrode is part of the word line.
  • each storage unit further includes a capacitor 21 ; the capacitor 21 includes a first capacitor electrode 211 , a first dielectric layer 212 , and a second capacitor electrode 213 .
  • Figures 1 to 3 illustrate a three-layer stacked memory cell array, where each layer includes memory cells arranged in two columns and three rows, each memory cell including a transistor 12 and a capacitor 21. Two adjacent memory cells along the row direction (second direction) share a bit line 14, resulting in a total of three bit lines 14 and six word lines 13. It should be noted that the number of memory cell arrays, bit lines 14, and word lines 13 in Figures 1 to 3 is merely exemplary and can be adjusted as needed in actual applications.
  • the material of the first source/drain 125 and the second source/drain 126 includes metallic molybdenum, and the material of the insulating structure 121 includes molybdenum oxide; alternatively, the material of the first source/drain 125 and the second source/drain 126 includes metallic tantalum, and the material of the insulating structure 121 includes tantalum oxide; alternatively, the material of the first source/drain 125 and the second source/drain 126 includes metallic titanium, and the material of the insulating structure 121 includes titanium oxide.
  • the material of the metal layer includes at least one of metal molybdenum, metal tantalum and metal titanium, the first source/drain 125 and the second source/drain 126 are obtained by patterning the metal layer, and the insulating structure 121 is obtained by patterning the metal layer and then oxidizing it.
  • the size of the semiconductor layer 122 is defined by the size of the insulating structure, so that the size of the semiconductor layer 122 is more controllable.
  • Insulation structure 121 serves as the central structure of the semiconductor layer of transistor 12.
  • Semiconductor layer 122 is disposed around the periphery (sidewalls) of insulation structure 121, surrounding the sidewalls.
  • a metal oxide is used to implement an annular channel at least partially surrounded by a gate.
  • Semiconductor layer 122 is an amorphous thin film, which provides a more stable process. This allows for stacking a higher number of layers while maintaining stable electrical properties, avoiding the problem of excessive dislocation density caused by stacking too many layers, and effectively improving the performance of the semiconductor device.
  • an embodiment of the present application provides an electronic device, which includes a semiconductor device provided in any of the above embodiments.
  • the electronic device may include a storage device, a smart phone, a computer, a tablet computer, an artificial intelligence device, a wearable device or a smart mobile terminal.
  • an embodiment of the present application provides a method for manufacturing a semiconductor device.
  • a flow chart of the manufacturing method is shown in FIG4 .
  • the method includes steps S100 to S108 .
  • the stacked structure includes multiple first insulating layers 15 and multiple metal layers 16 alternately stacked.
  • any two adjacent first through-vias 30 include first metal structures 161 in the metal layer 16 and insulating portions 151 in the first insulating layer 15 alternately stacked in a direction perpendicular to the substrate 11 .
  • each first through hole 30 is arranged along the column direction (first direction); the metal layer 16 between two adjacent columns of first through holes 30 forms a metal line 162, and the metal line 162 includes a first source/drain 125 and a bit line 14 distributed along the row direction (second direction) or in the width direction of the metal line; the first direction and the second direction intersect and are both parallel to the substrate 11.
  • FIG5 is a schematic diagram of a cross-sectional structure perpendicular to the substrate 11 after the stacked structure and the protective layer 17 are sequentially formed away from the substrate 11 .
  • the material of the protection layer 17 may be silicon nitride.
  • the process may further include removing the protective layer 17 between any adjacent first through holes 30 in each column to expose the first metal structure 161 formed by the metal layer 16 between any adjacent first through holes 30 in each column.
  • the first metal structure 161 is the metal layer 16 between any adjacent first through holes 30 in each column.
  • FIG. 11 is a schematic cross-sectional structure diagram perpendicular to the substrate along the BB direction after removing the insulating portion 151 exposed between any two adjacent first through holes 30 in each column of the first through holes 30 to expose the sidewall regions of the first metal structure 161 between the first through holes 30 .
  • a second trench 50 is formed.
  • the second trench 50 penetrates two adjacent first through-holes 30, exposing the first metal structure 161 formed by the metal layer 16 between any adjacent first through-holes 30 in each column, so that the first metal structure 161 can be oxidized into the initial insulating structure 18 in a subsequent oxidation process.
  • the first metal structure 161 extends along the row direction and has two ends and a sidewall between the two ends in the extension direction. The sidewall is the outer periphery of the first metal structure 161 mentioned above.
  • Figure 12 is a top view parallel to the substrate 11 after the exposed first metal structure 161 is oxidized into the initial insulating structure 18;
  • Figure 13 is a schematic diagram of the cross-sectional structure perpendicular to the substrate 11 along the B-B direction after the exposed first metal structure 161 is oxidized into the initial insulating structure 18.
  • step S103 may include: performing an annealing process on the exposed first metal structure 161 in an oxygen atmosphere at a temperature higher than 250 degrees Celsius, so that the first metal structure 161 is transformed into the insulating structure 121 .
  • the material of the first source/drain 125 and the second source/drain 126 includes at least one of metal molybdenum, metal tantalum, and metal titanium.
  • the material of the first metal structure 161 can be a metal that is easily oxidized in an oxygen atmosphere at a high temperature, such as metal molybdenum, metal tantalum, or metal titanium.
  • Figure 14 is a top view parallel to the substrate 11 of the insulating structure 121 obtained after the peripheral portion of the initial insulating structure 18 is removed;
  • Figure 15 is a schematic diagram of the cross-sectional structure perpendicular to the substrate 11 along the B-B direction after the peripheral portion of the initial insulating structure 18 is removed to obtain the insulating structure 121.
  • two ends of the semiconductor layer 122 are connected to the first source/drain 125 and the second source/drain 126 respectively.
  • step S105 includes the following sub-steps S51 to S52:
  • Figure 21 is a top view parallel to the substrate 11 after the word line 13 is manufactured on the periphery of the gate insulating layer 123;
  • Figure 22 is a schematic diagram of the cross-sectional structure perpendicular to the substrate 11 along the B-B direction after the word line 13 is manufactured on the periphery of the gate insulating layer 123.
  • step S106 the following steps S107 to S108 may be further included:
  • step S107 may include: forming a penetrating second through hole 70 at the stacked structure including the second metal structure, so that the second metal structure is divided into at least one column of electrodes arranged along the column direction, the electrode including a first capacitor electrode 211 and a second source/drain 126 distributed along the row direction; the second metal structure is a metal layer 16 located on one side of two adjacent columns of first through holes 30 along the row direction.
  • the second through hole 70 by increasing the size of the second through hole 70 along the second direction, it is not only convenient for the first etching solution to flow in from the second through hole 70 to remove the semiconductor layer 122 between adjacent transistors 12 along the third direction (specifically, remove the parasitic semiconductor layer between the second source/drain 126 of adjacent layers or between the first source/drain 125 of adjacent layers) to remove the parasitic transistors, but also the second metal structure can be divided into at least one column of electrodes arranged along the column direction, and it is also convenient for the second etching solution to flow in from the second through hole 70 to remove the first insulating layer 15 between adjacent second metal structures along the third direction, thereby reserving space for the subsequent formation of the first dielectric layer 212 and the second capacitor electrode 213 of the capacitor 21.
  • Figure 25 shows a schematic cross-sectional structure perpendicular to substrate 11 along the B-B direction after capacitor 21 is formed by sequentially fabricating a first dielectric layer 212 and a second capacitor electrode 213 around the periphery of first capacitor electrode 211.
  • a second insulating layer 19 may be added to fill the gaps in the intermediate structure after capacitor 21 is formed. This arrangement provides both protection and packaging.
  • the material of the second insulating layer 19 can be oxide such as silicon dioxide.
  • Figure 26 is a schematic diagram of the cross-sectional structure perpendicular to the substrate 11 along the B-B direction after the second insulating layer 19 is filled in the gap in the middle structure after the capacitor 21 is formed.
  • This embodiment is a manufacturing method corresponding to the semiconductor device in the aforementioned embodiment. Therefore, the technical details and technical effects of this embodiment and the aforementioned semiconductor device embodiment can be referenced to each other and will not be repeated here.
  • steps, measures, and schemes in the various operations, methods, and processes discussed in this application may be interchanged, modified, combined, or deleted.
  • steps, measures, and schemes in the various operations, methods, and processes discussed in this application may also be interchanged, modified, rearranged, decomposed, combined, or deleted.
  • steps, measures, and schemes in the related art that are similar to those disclosed in this application may also be interchanged, modified, rearranged, decomposed, combined, or deleted.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
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Abstract

本申请涉及一种半导体器件及其制造方法、电子设备，涉及半导体技术领域。该半导体器件包括：多层堆叠的存储单元阵列；存储单元阵列包括晶体管(12)，晶体管(12)包括依次排列的第一源/漏极(125)、绝缘结构(121)和第二源/漏极(126)，以及依次环绕绝缘结构121外周的半导体层(122)、栅极绝缘层(123)和栅电极(124)；第一源/漏极(125)和第二源/漏极(126)的材料包含金属，绝缘结构121的材料包括所述金属的金属氧化物。

Description

半导体器件及其制造方法、电子设备
相关申请
本申请要求2024年03月27日申请的，申请号为2024103603413，名称为“半导体器件及其制造方法、电子设备”的中国专利申请的优先权，在此将其全文引入作为参考。
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种半导体器件及其制造方法、电子设备。
背景技术
随着集成电路技术的发展，器件的关键尺寸日益缩小，单个芯片所包含的器件种类及数量随之增加，使得工艺生产中的任何微小差异都可能对器件性能造成影响。
为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的器件单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。
发明内容
根据本申请的各种实施例，提供一种半导体器件及其制造方法、电子设备，半导体器件结构简单，利于制造。
本申请实施例提供了一种半导体器件，包括：多层堆叠的存储单元阵列；
所述存储单元阵列包括在垂直衬底方向堆叠的多个存储单元；每个所述存储单元包括晶体管，所述晶体管包括依次排列的第一源/漏极、绝缘结构和第二源/漏极，以及依次环绕所述绝缘结构外周的半导体层、栅极绝缘层和栅电极；
所述第一源/漏极和所述第二源/漏极的材料包含金属，所述绝缘结构的材料包含所述金属的金属氧化物。
一些实施例中，所述绝缘结构在垂直衬底方向的厚度小于所述第一源/漏极或所述第二源/漏极在垂直衬底方向的厚度。
一些实施例中，所述绝缘结构从所述第一源/漏极延伸到所述第二源/漏极的延伸方向上包含侧壁，所述半导体层环绕所述绝缘结构的侧壁并延伸到所述第一源/漏极和所述第二源/漏极上与所述第一源/漏极和所述第二源/漏极接触。
一些实施例中，所述存储单元阵列还包括多条位线，所述位线沿列方向延伸且沿行方向间隔排列，每条所述位线与两列所述存储单元的各所述晶体管的第一源/漏极连接。
一些实施例中，每个所述存储单元还包括电容器；所述电容器包括第一电容电极、第一介质层和第二电容电极；
每层所述存储单元中所述晶体管的第二源/漏极与所述电容器的第一电容电极为同一层金属层的不同区域。
一些实施例中，所述第一源/漏极和所述第二源/漏极的材料包括金属钼，所述绝缘结构的材料包括氧化钼；或者，
所述第一源/漏极和所述第二源/漏极的材料包括金属钽，所述绝缘结构的材料包括氧化钽；或者，
所述第一源/漏极和所述第二源/漏极的材料包括金属钛，所述绝缘结构的材料包括氧化钛。
一些实施例中，所述存储单元阵列还包括多条字线，所述字线沿垂直衬底方向延伸，且环绕垂直衬底方向堆叠的各晶体管的栅极绝缘层，所述栅电极包括所述字线环绕所述栅极绝缘层的外周的区域。
一些实施例中，所述半导体层的材料包括金属氧化物半导体层。
本申请实施例提供一种电子设备，包括：上述任一实施例所述的半导体器件。
本申请实施例提供一种半导体器件的制造方法，包括：
形成位于衬底一侧的叠置结构，所述叠置结构包括交替叠置的多层第一绝缘层和多层金属层；
在所述叠置结构上形成贯穿所述叠置结构的多个第一通孔，各所述第一通孔在列方向间隔排列；
任意相邻两个第一通孔之间包含堆叠的多个所述金属层和多个所述第一绝缘层；
去除任意相邻两个第一通孔之间露出的各第一绝缘层，露出第一通孔之间的各金属层的侧壁各区域；
对露出的金属层进行氧化处理，氧化后形成的金属氧化物层作为绝缘结构；
至少在所述绝缘结构的外周依次形成半导体层、栅极绝缘层和栅电极。
一些实施例中，至少在所述绝缘结构的外周依次形成半导体层、栅极绝缘层和栅电极，包括：
在所述第一通孔内且在行方向回刻所述第一绝缘层形成两个横向凹槽，两个横向凹槽分别露出未被氧化的金属层的一部分；
在所述绝缘结构的外周和所述横向凹槽内依次形成半导体层、栅极绝缘层和栅电极；其中，两个所述横向凹槽内的未被氧化的金属层分别为第一源/漏极和第二源/漏极的一部分。
一些实施例中，在所述绝缘结构的外周依次形成半导体层、栅极绝缘层和栅电极之后，还包括：
形成贯穿所述叠置结构的第二通孔；
通过所述第二通孔露出所述横向凹槽内的半导体层，去除每个所述横向凹槽内的半导体层，以使垂直衬底方向堆叠的各晶体管的各半导体层之间断开。
一些实施例中，露出的金属层包括金属钼、金属钽以及金属钛中至少一者。
一些实施例中，在所述绝缘结构的外周依次形成半导体层、栅极绝缘层和栅电极之前，还包括：
对所述绝缘结构进行减薄处理。
一些实施例中，对露出的金属层进行氧化处理，包括：
在高于250摄氏度的氧气氛围下，对露出的金属层进行退火处理，使得露出的金属层氧化形成金属氧化物层。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本申请的其他特征、目的和有点将从说明书、附图以及权利要求变得明显。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据公开的附图获得其他的附图。
图1为本申请实施例提供的一种半导体器件沿平行于衬底的俯视图；
图2为沿图1中B-B方向的垂直于衬底的剖面结构示意图；
图3为本申请实施例提供的一种半导体器件中沿第三方向的一组晶体管和字线的立体结构示意图；
图4为本申请实施例提供的一种半导体器件的制造方法中的流程示意图；
图5至图26为本申请实施例提供的一种半导体结构的制造方法的流程示意图中各步骤得到的中间结构示意图。
附图标记的说明：
11-衬底；
12-晶体管；121-绝缘结构；122-半导体层；123-栅极绝缘层；124-栅电极；125-第一源/漏极；126-
第二源/漏极；
13-字线；
14-位线；
15-第一绝缘层；151-绝缘部；
16-金属层；161-第一金属结构；162-金属线；
17-保护层；
18-初始绝缘结构；
19-第二绝缘层；
21-电容器；211-第一电容电极；212-第一介质层；213-第二电容电极；
30-第一通孔；40-第一沟槽；50-第二沟槽；60-第三沟槽；70-第二通孔。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述步骤、元件和/或组件，但不排除实现为本技术领域所支持其他步骤、元件、组件和/或它们的组合等。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
本申请实施例提供了一种半导体器件，该半导体器件的结构示意图如图1至图3所示，包括：多层堆叠的存储单元阵列。
每层存储单元阵列包括阵列分布的多个存储单元；每个存储单元包括晶体管12，多个堆叠的存储单元中的各晶体管12在垂直衬底方向堆叠；
晶体管12包括依次排列的第一源/漏极125、绝缘结构121和第二源/漏极126，以及依次环绕绝缘结构121外周的半导体层122、栅极绝缘层123和栅电极124；第一源/漏极125和第二源/漏极126的材料包含金属，绝缘结构121的材料包含所述金属的金属氧化物。
本申请实施例中第一源/漏极、绝缘结构和第二源/漏极含有相同的金属，结构简单，利于制造。此外，通过绝缘结构121的尺寸定义半导体层122的尺寸，使得半导体层122的尺寸可控性更高。
在一些实施例中，绝缘结构121为平行衬底的膜层，第一源/漏极125和第二源/漏极126为平行衬底的膜层。绝缘结构121在垂直衬底11方向的厚度小于第一源/漏极125在垂直衬底11方向的厚度，和/或，绝缘结构121在垂直衬底11方向的厚度小于第二源/漏极126在垂直衬底方向的厚度。
在具体工艺实现时，第一源/漏极、绝缘结构和第二源/漏极可以是一个金属层的不同区域实现，绝缘结构为所述金属层的部分区域氧化后实现金属氧化物。该金属层各区域的厚度一致，氧化形成初始绝缘结构后，通过对初始绝缘结构进行减薄、修剪，来得到最终的绝缘结构121，使得后续工艺形成的环绕绝缘结构121外周的半导体层122能够与金属层未被氧化的部分(第一源/漏极125和第二源/漏极126)连接。
在一些实施例中，绝缘结构121从第一源/漏极125延伸到第二源/漏极126，延伸方向上有侧壁，半导体层122环绕绝缘结构121的侧壁并延伸到第一源/漏极125和第二源/漏极126上与第一源/漏极125和第二源/漏极126接触。
如此设置，可实现半导体层122与第一源/漏极125和第二源/漏极126更多的接触，提高接触可靠性。
在一些实施例中，示例性地，所述半导体层122的材料可以为宽带隙材料，比如带隙大于1.65eV的金属氧化物材料。
举例来说，半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。
一些实施例中，半导体层或沟道的材料可以包含以下中的任意一种或多种：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓(InGaO)、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO，ZTO)、氧化铟铝锌金(InAlZnO)、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO，IWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流小于或者等于10-15A至10-18A，由此可以改善动态半导体器件的工作性能。
需要说明的是，为了使得图1更加清晰明了，便于读者阅读和理解，图1的俯视图中未展示(或以透明图形的方式展示)衬底以及各介质层。
在一些实施例中，存储单元阵列还可以包括多条位线14，位线14沿列方向(第一方向)延伸且沿行方向(第二方向)间隔排列，每条位线14与两列存储单元的晶体管12的各第一源/漏极125连接；第一方向、第二方向相交且均平行于衬底11。
参见图2，在一些实施例中，每层存储单元中晶体管12的绝缘结构121与位线14由同一金属层的不同区域形成，位线14对应的区域为包含金属的金属层，绝缘结构121对应的区域为金属层经氧化后形成的金属氧化物。
可以理解为，位线14对应的区域和绝缘结构121对应的区域包含相同类型和相同含量的金属材料，绝缘结构121中的金属被氧化为金属氧化物，且该金属氧化物为绝缘材料，可以将两端连接的第一源/漏极125和第二源/漏极126相绝缘。
由于同一层金属层的一部分被氧化成绝缘结构121，另一部分作为位线14、第一源/漏极125和第二源/漏极126，从而实现简化的器件结构，能够减少制造工艺步骤，降低制造成本；并且位线14采用金属材料，与半导体层的接触电阻更小，位线本身的电阻也较小，能够提高半导体器件的性能。
在一些实施例中，存储单元阵列还可以包括多条字线13，字线13沿垂直衬底11的第三方向延伸，且环绕垂直衬底11方向堆叠的各晶体管的栅极绝缘层123或所述绝缘结构，栅电极124包括字线13环绕栅极绝缘层123的外周的区域，栅电极为字线的一部分。
参见图1和图2，在一些实施例中，每个存储单元还包括电容器21；电容器21包括第一电容电极211、第一介质层212和第二电容电极213。
每层存储单元中晶体管12的第二源/漏极126与电容器21的第一电容电极211为同一层金属层的不同区域，第二源/漏极126与电容器21的第一电容电极211为一体式结构。
由于同一层金属层的一部分作为晶体管12的第二源/漏极126，另一部分作为电容器21的第一电容电极211，从而能够减少工艺步骤，降低制造成本。
图1至图3中以三层堆叠的存储单元阵列，每层存储单元阵列包括两列、三行排列的存储单元，每个存储单元包括一个晶体管12和一个电容器21，沿行方向(第二方向)相邻两个存储单元共用一条位线14，共三条位线14和六条字线13为例。需要说明的是，图1至图3中存储单元阵列的数量、位线14的数量以及字线13的数量仅为示例，实际应用中可根据需要进行设置。
在一些实施例中，第一源/漏极125和第二源/漏极126的材料包括金属钼，绝缘结构121的材料包括氧化钼；或者，第一源/漏极125和第二源/漏极126的材料包括金属钽，绝缘结构121的材料包括氧化钽；或者，第一源/漏极125和第二源/漏极126的材料包括金属钛，绝缘结构121的材料包括氧化钛。
换言之，金属层的材料包括金属钼、金属钽以及金属钛中至少一者，第一源/漏极125和第二源/漏极126由金属层进行图形化处理得到，绝缘结构121由金属层进行图形化处理后，再进行氧化处理得到。
由于金属钼、金属钽以及金属钛在大于250℃的氧气气氛中容易氧化，从而能够保证暴露出的金属层被完全氧化为绝缘结构121，避免因绝缘结构121中残存的未被氧化的金属材料、对半导体器件的性能造成影响。
本申请实施例提供的技术方案带来的有益技术效果包括：
本申请实施例中第一源/漏极、绝缘结构和第二源/漏极均包含同一种金属材料，结构简单，利于制造。此外金属材料作为电极能够有效提升半导体器件的电学性能。
并且，通过绝缘结构的尺寸定义半导体层122的尺寸，使得半导体层122的尺寸可控性更高。
绝缘结构121作为晶体管12的半导体层的中心结构，绝缘结构121外周(侧壁)设置环绕所述侧壁的半导体层122。本申请实施例中利用金属氧化物实现环形沟道且被栅极至少部分环绕，半导体层122作为非晶薄膜，工艺更加稳定，从而可以堆叠更高的层数而保持稳定的电性，避免因堆叠的层数过多而导致位错密度过大的问题，能够有效改善半导体器件的性能。
基于同一发明构思，本申请实施例提供了一种电子设备，该电子设备包括如上述任一实施例提供的半导体器件。
本实施例中，由于电子设备采用了前述各实施例提供的任一种半导体器件，其原理和技术效果请参 阅前述各实施例，在此不再赘述。
可选地，该电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或智能移动终端。
应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种半导体器件，从而得到本申请实施例所提供的电子设备。
基于同一发明构思，本申请实施例提供了一种半导体器件的制造方法，该制造方法的流程示意图如图4所示，该方法包括步骤S100至S108。
S100：形成位于衬底11一侧的叠置结构；叠置结构包括交替叠置的多层第一绝缘层15和多层金属层16。
在一些实施例中，金属层16的材料可以为金属钼、金属钽或金属钛等容易在高温环境的氧气氛围下被氧化的金属。第一绝缘层15的材料可以为金属钼、金属钽或金属钛的氧化物。
由于金属钼、金属钽以及金属钛在大于250℃的氧气气氛中容易氧化，从而能够保证暴露出的金属层被完全氧化为绝缘结构121，避免因绝缘结构121中残存的未被氧化的金属材料、对半导体器件的性能造成影响。
S101：在叠置结构上形成贯穿叠置结构的多个第一通孔30，各第一通孔30在列方向间隔排列。
在一些实施例中，一列第一通孔30中，任意相邻两个第一通孔30之间包含在垂直衬底11方向交替堆叠的金属层16中的第一金属结构161和第一绝缘层15中的绝缘部151。
其中，参见图11和图26，一列第一通孔30中，各第一通孔30沿列方向(第一方向)排列；相邻两列第一通孔30之间的金属层16形成金属线162，金属线162包括沿行方向(第二方向)或在金属线的宽度方向上分布的第一源/漏极125和位线14；第一方向、第二方向相交且均平行于衬底11。
在一些实施例中，步骤S100之后，还可以包括：在叠置结构远离衬底11一侧形成保护层17。步骤S101包括：在保护层17上形成贯穿叠置结构和保护层17的至少两列第一通孔30。
图5为形成依次远离衬底11的叠置结构和保护层17后沿垂直于衬底11的剖面结构示意图。
在一些实施例中，保护层17的材料可以为氮化硅。
利用图形化后的保护层17，能够避免金属层16除第一金属结构161之外的部分被氧化。
图6为形成贯穿叠置结构和保护层17的多个第一通孔30后沿平行于衬底11的俯视图；图7为形成贯穿叠置结构和保护层17的多个第一通孔30后沿平行于衬底11后沿A-A方向的垂直于衬底11的剖面结构示意图；图8为形成贯穿叠置结构和保护层17的多个第一通孔30后沿B-B方向的垂直于衬底11的剖面结构示意图。
步骤S103之前，还可以包括：去除每列中任意相邻第一通孔30之间的保护层17，露出每列中任意相邻第一通孔30之间的金属层16形成的第一金属结构161。
图9为去除每列中任意相邻第一通孔30之间的保护层17后沿平行于衬底11的俯视图；图10为去除每列中任意相邻第一通孔30之间的保护层17后沿B-B方向的垂直于衬底11的剖面结构示意图。
需要说明的是，去除每列中任意相邻第一通孔30之间的保护层17后沿平行于衬底11后沿A-A方向的垂直于衬底11的剖面结构示意图与图7类似，此处不再赘述。
参见图10，去除每列中任意相邻第一通孔30之间的保护层17后而形成第一沟槽40，第一沟槽40的底部露出每列中任意相邻第一通孔30之间的金属层16形成的第一金属结构161，从而能够保证最上层的第一金属结构161能够被后续的氧化工艺充分氧化。
S102：去除每列第一通孔30中任意相邻两个第一通孔30之间露出的绝缘部151，露出第一通孔30之间的第一金属结构161(也可以称为露出的金属层)的侧壁各区域。
换言之，通过第一通孔30，去除沿第三方向任意相邻的第一金属结构161之间的绝缘部151，第三方向垂直于衬底11。
其中，第一金属结构161为每列中任意相邻第一通孔30之间的金属层16。
图11为去除每列第一通孔30中任意相邻两个第一通孔30之间露出的绝缘部151，露出第一通孔30之间的第一金属结构161的侧壁各区域后沿B-B方向的垂直于衬底的剖面结构示意图。
需要说明的是，去除每列第一通孔30中任意相邻两个第一通孔30之间露出的绝缘部151，露出第一通孔30之间的第一金属结构161的侧壁各区域后沿平行于衬底11的俯视图与图6类似；去除每列第一通孔30中任意相邻两个第一通孔30之间露出的绝缘部151，露出第一通孔30之间的第一金属结构161的侧壁各区域后沿A-A方向的垂直于衬底11的剖面结构示意图与图7类似，此处不再赘述。
参见图11，通过第一通孔30，去除每列第一通孔30中任意相邻两个第一通孔30之间露出的绝缘部151后，会形成第二沟槽50，第二沟槽50贯通相邻的两个第一通孔30，暴露出每列中任意相邻第一通孔30之间的金属层16形成的第一金属结构161，以便第一金属结构161能够被后续的氧化工艺氧化成初始绝缘结构18。第一金属结构161沿着行方向延伸，在延伸方向有两个端和两个端之间的侧壁，该侧壁为上述提到的第一金属结构161的外周。
S103：对露出的第一金属结构161进行氧化处理，使得第一金属结构161氧化成初始绝缘结构18。
图12为对露出的第一金属结构161进行氧化处理，使得第一金属结构161氧化成初始绝缘结构18后沿平行于衬底11的俯视图；图13为对露出的第一金属结构161进行氧化处理，使得第一金属结构161氧化成初始绝缘结构18后沿B-B方向的垂直于衬底11的剖面结构示意图。
需要说明的是，对露出的第一金属结构161进行氧化处理，使得第一金属结构161氧化成初始绝缘结构18后沿A-A方向的垂直于衬底11的剖面结构示意图与图7类似，此处不再赘述。
在一些实施例中，步骤S103可以包括：在高于250摄氏度的氧气氛围下，对露出的第一金属结构161进行退火处理，使得第一金属结构161转化为绝缘结构121。
可选的，第一源/漏极125和第二源/漏极126的材料包括金属钼、金属钽以及金属钛中至少一者。换言之，第一金属结构161的材料可以为金属钼、金属钽或金属钛等容易在高温环境的氧气氛围下被氧化的金属。
随着氧化温度的提升，金属钽氧化的厚度逐渐变大。例如，氧化时间均为1小时，氧化温度为250℃(摄氏度)，金属钽氧化的厚度为4纳米；氧化时间为1小时，氧化温度为450℃，金属钽氧化的厚度为29纳米。
因此，在一些实施例中，金属层16的厚度可以设置为40纳米至80纳米，可选的设置为60纳米，氧化温度可以设置为250℃-550℃，可选的设置为450℃，氧化时间可以设置为2小时至4小时，可选的设置为3小时，从而确保第一金属结构161被完全氧化，避免晶体管12两侧的金属直接导通。
S104：对初始绝缘结构18进行减薄处理，即去除初始绝缘结构18的外周一定厚度的材料，得到外周减薄后的绝缘结构121，绝缘结构121纵截面的直径后厚度变小。
具体的说，初始绝缘结构18沿着第二方向延伸，在延伸方向有两个端和两个端之间的侧壁，该侧壁为上述提到的初始绝缘结构18的外周部分。
图14为去除初始绝缘结构18的外周部分，得到绝缘结构121后沿平行于衬底11的俯视图；图15为去除初始绝缘结构18的外周部分，得到绝缘结构121后沿B-B方向的垂直于衬底11的剖面结构示意图。
需要说明的是，去除初始绝缘结构18的外周部分，得到绝缘结构121后沿A-A方向的垂直于衬底11的剖面结构示意图与图7类似，此处不再赘述。
参见图15，去除初始绝缘结构18的外周部分后，能够暴露出金属线162的端面，便于后续制造的半导体层122与金属线162的第一源/漏极125连接。
S105：至少在绝缘结构121的外周形成覆盖第一源/漏极125和第二源/漏极126的半导体层122。
其中，沿第二方向，半导体层122的两端分别与第一源/漏极125和第二源/漏极126连接。
在一些实施例中，步骤S105包括以下子步骤S51至S52：
S51：在第一通孔30内且在行方向回刻第一绝缘层15形成两个横向凹槽，两个横向凹槽分别露出未被氧化的金属层的一部分。
其中，两个横向凹槽内的未被氧化的金属层分别为第一源/漏极125和第二源/漏极126的一部分。
也就是说，通过湿法刻蚀，刻蚀部分第一绝缘层15，从而扩大第二沟槽50沿第二方向的尺寸，以形成第三沟槽60，进而暴露出部分金属线162，便于后续工艺在该处去除寄生半导体层以去除寄生晶体管；同时，扩孔形成第三沟槽60后，可实现半导体层122与金属线162的第一源/漏极125和位线14 更多的接触，提高接触可靠性。
在一些实施例中，步骤S51还可以包括：去除图9和图10对应的步骤(即，去除每列中任意相邻第一通孔30之间的保护层17)后剩余的保护层17，从而暴露出最上层的金属层16(最远离衬底11的一层金属层16)。
图16为去除剩余的保护层17，并通过第一通孔30，去除叠置结构中部分第一绝缘层15，露出部分金属线162后沿平行于衬底11的俯视图；图17为去除剩余的保护层17，并通过第一通孔30，去除叠置结构中部分第一绝缘层15，露出部分金属线162后沿A-A方向的垂直于衬底11的剖面结构示意图；图18为去除剩余的保护层17，并通过第一通孔30，去除叠置结构中部分第一绝缘层15，露出部分金属线162后沿B-B方向的垂直于衬底11的剖面结构示意图。
S52：在绝缘结构121的外周和横向凹槽内制造半导体层122。
在一些实施例中，步骤S52可以包括在第一通孔30和第三沟槽60露出的区域沉积半导体层122。
也就是说，半导体层122的两端分别包覆第一源/漏极125和第二源/漏极126的外周。
S106：在半导体层122的外周且仅在绝缘结构121对应区域制造栅极绝缘层123，并形成沿垂直衬底11方向延伸且环绕垂直衬底11方向堆叠的各晶体管12的栅极绝缘层123的字线13。
其中，栅极绝缘层123的材料可以为高K材料，栅电极124和字线13的材料可以为氧化铟锡。其中栅电极124是字线13的一部分，具体的，栅电极124为字线13环绕栅极绝缘层123外周的区域。
换言之，步骤S106可以包括：在制造半导体层122后，第一通孔30和第三沟槽60露出的区域形成栅极绝缘层123和字线13。
需要说明的是，在第一通孔30的侧壁和底部断开相邻两条字线13，确保二者绝缘。
图19为在绝缘结构121的外周和第一源/漏极125和第二源/漏极126的外周制造半导体层122，并在半导体层122的外周制造栅极绝缘层123后沿平行于衬底11的俯视图；图20为在绝缘结构121的外周和第一源/漏极125和第二源/漏极126的外周制造半导体层122，并在半导体层122的外周制造栅极绝缘层123后沿B-B方向的垂直于衬底11的剖面结构示意图。
需要说明的是，在绝缘结构121的外周和第一源/漏极125和第二源/漏极126的外周制造半导体层122，并在半导体层122的外周制造栅极绝缘层123后沿A-A方向的垂直于衬底11的剖面结构示意图与图17类似，此处不再赘述。
图21为在栅极绝缘层123的外周制造字线13后沿平行于衬底11的俯视图；图22为在栅极绝缘层123的外周制造字线13后沿B-B方向的垂直于衬底11的剖面结构示意图。
需要说明的是，在栅极绝缘层123的外周制造字线13后沿A-A方向的垂直于衬底11的剖面结构示意图与图17类似，此处不再赘述。
在一些实施例中，步骤S106之后，还可以包括以下步骤S107至S108：
S107：形成贯穿叠置结构的第二通孔70。
在一些实施例中，至少一列第二通孔70中各第二通孔70位于一列晶体管的各第一源/漏极125之间，至少另一列第二通孔70中各第二通孔70位于一列晶体管的各第二源/漏极126之间。
在一些实施例中，步骤S107可以包括：在包含第二金属结构的叠置结构处，形成贯穿的第二通孔70，以使第二金属结构被分割为至少一列沿列方向排列的电极，电极包括沿行方向分布的第一电容电极211和第二源/漏极126；第二金属结构，为沿行方向位于相邻两列第一通孔30一侧的金属层16。
可选的，第二通孔70不仅可以用于断开金属层16形成多个第一电容电极211，还可以用于刻蚀寄生半导体层。当然，也可以分别设置不同的通孔，来分别实现断开金属层16形成多个第一电容电极211、以及刻蚀寄生半导体层，此处不做限定。
换言之，通过将第二通孔70沿第二方向的尺寸开大一些，不仅便于后续从第二通孔70流入第一刻蚀液，以去除沿第三方向相邻晶体管12之间的半导体层122(具体的，去除相邻层的第二源/漏极126之间或相邻层的第一源/漏极125之间的寄生半导体层)，以去除寄生晶体管，还可以将第二金属结构被分割为至少一列沿列方向排列的电极，还便于后续从第二通孔70流入第二刻蚀液，以去除沿第三方向相邻第二金属结构之间的第一绝缘层15，为后续形成电容器21的第一介质层212和第二电容电极213预留出空间。
S108：通过第二通孔70露出横向凹槽内的半导体层，去除每个横向凹槽内的半导体层，以使第三方向堆叠的各晶体管12的各半导体层122之间断开。
图23为通过第二通孔70，去除沿第三方向相邻晶体管12之间的半导体层122后沿平行于衬底11的俯视图；图24为通过第二通孔70，去除沿第三方向相邻晶体管12之间的半导体层122后沿B-B方向的垂直于衬底11的剖面结构示意图。
需要说明的是，通过第二通孔70，去除沿第三方向相邻晶体管12之间的半导体层122后沿A-A方向的垂直于衬底11的剖面结构示意图与图17类似，此处不再赘述。
通过第二通孔70，去除沿第三方向相邻晶体管12之间的半导体层122，可以使得第三方向堆叠的相邻晶体管12的半导体层122彻底断开，去除相邻层的第二源/漏极126之间或相邻层的第一源/漏极125之间的寄生半导体层，从而去除寄生晶体管。
在一些实施例中，步骤S108之后，还可以：在第一电容电极211的外周依次制造第一介质层212和第二电容电极213，以形成电容器21；电容器21的第一电容电极211与晶体管12的半导体层122相连。
其中，第一介质层212的材料可以为高K材料，第二电容电极213的材料可以氮化钛。
图25为在第一电容电极211的外周依次制造第一介质层212和第二电容电极213，以形成电容器21后沿B-B方向的垂直于衬底11的剖面结构示意图。在一些实施例中，在形成电容器21后，还可以包括，在形成电容器21后的中间结构的空隙处填充第二绝缘层19。如此设置，能够起到保护和封装的作用。
其中，第二绝缘层19的材料可以为二氧化硅等氧化物。
图26为在形成电容器21后的中间结构的空隙处填充第二绝缘层19后沿B-B方向的垂直于衬底11的剖面结构示意图。
本实施例为前述实施例中的半导体器件对应的制造方法，因此，本实施例与前述半导体器件实施例中的技术细节和技术效果可相互参考，此处不再赘述。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，相关技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、或以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种半导体器件，包括：多层堆叠的存储单元阵列；
    所述存储单元阵列包括在垂直衬底方向堆叠的多个存储单元；每个所述存储单元包括晶体管，所述晶体管包括依次排列的第一源/漏极、绝缘结构和第二源/漏极，以及依次环绕所述绝缘结构外周的半导体层、栅极绝缘层和栅电极；及
    所述第一源/漏极和所述第二源/漏极的材料包含金属，所述绝缘结构的材料包含所述金属的金属氧化物。
  2. 根据权利要求1所述的半导体器件，其中所述绝缘结构在垂直衬底方向的厚度小于所述第一源/漏极或所述第二源/漏极在垂直衬底方向的厚度。
  3. 根据权利要求1或2所述的半导体器件，其中所述绝缘结构从所述第一源/漏极延伸到所述第二源/漏极的延伸方向上包含侧壁，所述半导体层环绕所述绝缘结构的侧壁并延伸到所述第一源/漏极和所述第二源/漏极上与所述第一源/漏极和所述第二源/漏极接触。
  4. 根据权利要求1所述的半导体器件，其中所述存储单元阵列还包括多条位线，所述位线沿列方向延伸且沿行方向间隔排列，每条所述位线与两列所述存储单元的各所述晶体管的第一源/漏极连接。
  5. 根据权利要求1所述的半导体器件，其中每个所述存储单元还包括电容器；所述电容器包括第一电容电极、第一介质层和第二电容电极；
    每层所述存储单元中所述晶体管的第二源/漏极与所述电容器的第一电容电极为同一层金属层的不同区域。
  6. 根据权利要求1所述的半导体器件，其中选自所述第一源/漏极和所述第二源/漏极的材料包括金属钼，所述绝缘结构的材料包括氧化钼；
    所述第一源/漏极和所述第二源/漏极的材料包括金属钽，所述绝缘结构的材料包括氧化钽；和
    所述第一源/漏极和所述第二源/漏极的材料包括金属钛，所述绝缘结构的材料包括氧化钛构成的组。
  7. 根据权利要求1所述的半导体器件，其中所述存储单元阵列还包括多条字线，所述字线沿垂直衬底方向延伸，且环绕垂直衬底方向堆叠的各晶体管的栅极绝缘层，所述栅电极包括所述字线环绕所述栅极绝缘层的外周的区域。
  8. 根据权利要求1所述的半导体器件，其中所述半导体层的材料包括金属氧化物。
  9. 一种电子设备，包括：如权利要求1至8中任一所述的半导体器件。
  10. 一种半导体器件的制造方法，包括：
    形成位于衬底一侧的叠置结构，所述叠置结构包括交替叠置的多层第一绝缘层和多层金属层；
    在所述叠置结构上形成贯穿所述叠置结构的多个第一通孔，各所述第一通孔在列方向间隔排列；
    任意相邻两个第一通孔之间包含堆叠的多个所述金属层和多个所述第一绝缘层；
    去除任意相邻两个第一通孔之间露出的各第一绝缘层，露出第一通孔之间的各金属层的侧壁各区域；
    对露出的金属层进行氧化处理，氧化后形成的金属氧化物层作为绝缘结构；及
    至少在所述绝缘结构的外周依次形成半导体层、栅极绝缘层和栅电极。
  11. 根据权利要求10所述的半导体器件的制造方法，其中至少在所述绝缘结构的外周依次形成半导体层、栅极绝缘层和栅电极，包括：
    在所述第一通孔内且在行方向回刻所述第一绝缘层形成两个横向凹槽，两个横向凹槽分别露出未被氧化的金属层的一部分；及
    在所述绝缘结构的外周和所述横向凹槽内依次形成半导体层、栅极绝缘层和栅电极；其中，两个所述横向凹槽内的未被氧化的金属层分别为第一源/漏极和第二源/漏极的一部分。
  12. 根据权利要求11所述的半导体器件的制造方法，其中在所述绝缘结构的外周依次形成半导体层、栅极绝缘层和栅电极之后，还包括：
    形成贯穿所述叠置结构的第二通孔；及
    通过所述第二通孔露出所述横向凹槽内的半导体层，去除每个所述横向凹槽内的半导体层，以使垂直衬底方向堆叠的各晶体管的各半导体层之间断开。
  13. 根据权利要求10-12任一所述的半导体器件的制造方法，其中露出的金属层包括金属钼、金属钽以及金属钛中至少一者。
  14. 根据权利要求10所述的半导体器件的制造方法，其中在所述绝缘结构的外周依次形成半导体层、栅极绝缘层和栅电极之前，还包括：
    对所述绝缘结构进行减薄处理。
  15. 根据权利要求10所述的半导体器件的制造方法，其中对露出的金属层进行氧化处理，包括：
    在高于250摄氏度的氧气氛围下，对露出的金属层进行退火处理，使得露出的金属层氧化形成金属氧化物层。
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