WO2025200024A1 - 显示基板及其工作方法、显示装置 - Google Patents

显示基板及其工作方法、显示装置

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WO2025200024A1
WO2025200024A1 PCT/CN2024/085060 CN2024085060W WO2025200024A1 WO 2025200024 A1 WO2025200024 A1 WO 2025200024A1 CN 2024085060 W CN2024085060 W CN 2024085060W WO 2025200024 A1 WO2025200024 A1 WO 2025200024A1
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driving circuit
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邱海军
胡明
蒋志亮
郑海
张毅
郭永林
张跳梅
燕青青
陈文波
何庆
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BOE Technology Group Co Ltd
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Definitions

  • the present disclosure relates to, but is not limited to, the field of display technology, and in particular to a display substrate and a working method thereof, and a display device.
  • OLEDs Organic light-emitting diodes
  • QLEDs quantum-dot light-emitting diodes
  • advantages such as self-luminescence, wide viewing angles, high contrast, low power consumption, extremely fast response times, thinness, flexibility, and low cost.
  • TFTs thin-film transistors
  • embodiments of the present disclosure provide a display substrate comprising a plurality of sub-pixels, at least one local drive circuit, at least one column control line, and at least one row control line, wherein at least some of the sub-pixels include light-emitting devices and a pixel drive circuit for driving the light-emitting devices to emit light, and the pixel drive circuit is connected to one of the local drive circuits;
  • the local driving circuit is connected to at least one pixel driving circuit, one of the column control lines and one of the row control lines, and is configured to control the operation of the pixel driving circuit connected thereto under the control of the column control line and the row control line; the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness or refresh the brightness under the control of the local driving circuit.
  • the local driving circuit is connected to n adjacent pixel driving circuits in a row of pixel driving circuits, where n is a positive integer; the row control line is connected to multiple local driving circuits in a row of local driving circuits; and the column control line is connected to multiple local driving circuits in a column of local driving circuits.
  • the pixel driving circuit includes a compensation transistor, and the local driving circuit is configured to control the compensation transistor to be turned on or off under the control of the column control line and the row control line.
  • the local driving circuit When the signal of the column control line is at the first level, the local driving circuit provides the signal of the row control line to the control electrode of the compensation transistor, and the compensation transistor is turned on or off under the control of the signal of the row control line.
  • the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness or refresh the brightness under the control of the signal of the row control line;
  • the local driving circuit When the signal of the column control line is at the second level, the local driving circuit provides the signal of the low-voltage power line to the control electrode of the compensation transistor, the compensation transistor is disconnected under the control of the signal of the low-voltage power line, and the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness.
  • the local driving circuit when the signal of the column control line is at a first level and the row control line is at a second level during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit, the local driving circuit provides the signal of the row control line to the control electrode of the compensation transistor during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit.
  • the compensation transistor is turned on under the control of the signal of the row control line, and the pixel driving circuit drives the corresponding light-emitting device to refresh the brightness in this working frame.
  • the first control transistor and the compensation transistor are N-type transistors, and the second control transistor is a P-type transistor;
  • the local driving circuit When the signal of the column control line is at the first level, the local driving circuit provides the signal of the low-voltage power line to the control electrode of the compensation transistor, the compensation transistor is disconnected under the control of the low-voltage power line, and the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness.
  • the local driving circuit when the signal of the column control line is at the second level and the row control line is at the second level during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit, the local driving circuit provides the signal of the row control line to the control electrode of the compensation transistor during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit.
  • the compensation transistor is turned on under the control of the signal of the row control line, and the pixel driving circuit drives the corresponding light-emitting device to refresh the brightness in this working frame.
  • the local driving circuit When the signal of the column control line is at the second level and the row control line is at the first level in an operating frame of the pixel driving circuit, the local driving circuit provides the signal of the row control line to the control electrode of the compensation transistor, and the compensation transistor is disconnected under the control of the signal of the row control line.
  • the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness in this operating frame.
  • the display substrate further includes a low voltage power supply line, and the local driving circuit includes a first control transistor and a second control transistor;
  • the control electrode of the first control transistor is connected to the row control line, the first electrode of the first control transistor is connected to the column control line, and the second electrode of the first control transistor is connected to the control electrode of the compensation transistor;
  • the control electrode of the second control transistor is connected to the row control line, the first electrode of the second control transistor is connected to a low voltage power line, and the second electrode of the second control transistor is connected to the control electrode of the compensation transistor.
  • the local driving circuit is configured to provide a signal of the column control line or a signal of the low voltage power line to a control electrode of the compensation transistor under the control of the row control line to control the compensation transistor to be turned on or off.
  • the first control transistor is a P-type transistor, and the compensation transistor and the second control transistor are N-type transistors;
  • the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness or refresh the brightness under the control of the row control line and the local driving circuit;
  • the compensation transistor When the signal of the column control line is at the first level, the compensation transistor is at the column control line or the The low voltage power line is disconnected under the control of the signal, and the pixel driving circuit drives the corresponding light emitting device to maintain the original brightness.
  • the local driving circuit when the signal of the column control line is at the second level and the row control line is at the first level during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit, the local driving circuit provides the signal of the column control line to the control electrode of the compensation transistor during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit.
  • the compensation transistor is turned on under the control of the column control line, and the pixel driving circuit drives the corresponding light-emitting device to refresh the brightness in this working frame.
  • the local driving circuit drops the signal of the low-voltage power line under the control of the row control line and provides it to the control electrode of the compensation transistor.
  • the compensation transistor is disconnected under the control of the signal of the low-voltage power line, and the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness in this operating frame.
  • the first control transistor and the compensation transistor are N-type transistors, and the second control transistor is a P-type transistor;
  • the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness or refresh the brightness under the control of the row control line and the local driving circuit;
  • the compensation transistor When the signal of the column control line is at the first level, the compensation transistor is turned off under the control of the signal of the column control line or the low voltage power line, and the pixel driving circuit drives the corresponding light emitting device to maintain the original brightness.
  • the local driving circuit drops the signal of the low-voltage power line under the control of the row control line and provides it to the control electrode of the compensation transistor.
  • the compensation transistor is disconnected under the control of the signal of the low-voltage power line, and the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness in this operating frame.
  • the display substrate further includes a column additional control line and a high voltage power supply line, and the local driving circuit includes a first control transistor and a second control transistor;
  • the control electrode of the second control transistor is connected to the column additional control line, the first electrode of the second control transistor is connected to the high voltage power line, and the second electrode of the second control transistor is connected to the control electrode of the compensation transistor.
  • the local driving circuit is configured to provide a signal of the column control line or a signal of the high-voltage power supply line to the control electrode of the compensation transistor under the control of the row control line and the row additional control line, thereby controlling the compensation transistor to be turned on or off, and the signal provided by the row control line is opposite to the signal provided by the row additional control line.
  • the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness or refresh the brightness under the control of the row control line, the row additional control line and the local driving circuit;
  • the compensation transistor When the signal of the column control line is at the second level, the compensation transistor is turned off under the control of the signal of the column control line or the high voltage power line, and the pixel driving circuit drives the corresponding light emitting device to maintain the original brightness.
  • the local driving circuit when the signal of the column control line is at the first level and the row control line is at the first level during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit, the local driving circuit provides the signal of the column control line to the control electrode of the compensation transistor during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit.
  • the compensation transistor is turned on under the control of the signal of the column control line, and the pixel driving circuit drives the corresponding light-emitting device to refresh the brightness in this working frame.
  • the local driving circuit When the signal of the column control line is at the first level and the row control line is at the second level in one working frame of the pixel driving circuit, the local driving circuit provides the signal of the high-voltage power line to the control electrode of the compensation transistor, the compensation transistor is disconnected under the control of the signal of the high-voltage power line, and the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness.
  • the column control line is configured to control the refresh brightness of sub-pixels controlled by one or more column local drive circuits connected thereto;
  • the row control line is configured to control the refresh brightness of sub-pixels controlled by one or more row local drive circuits connected thereto, the row control signal provided by the row control line includes a refresh brightness control signal and a maintain brightness control signal, and the column control signal provided by the column control line includes a refresh brightness control signal and a maintain brightness control signal;
  • the pixel driving circuit drives the corresponding light-emitting device to refresh the brightness when the row control signal of the row control line and the column control signal of the column control line connected to the local driving circuit are both control signals for refreshing the brightness; the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness when at least one of the row control signal of the row control line and the column control signal of the column control line connected to the local driving circuit is a control signal for maintaining the brightness.
  • embodiments of the present disclosure provide an operating method for a display substrate, which is applied to the display substrate described in any of the above embodiments, wherein the display substrate includes a plurality of sub-pixels, at least one local driving circuit, at least one column control line, and at least one row control line, at least some of the sub-pixels include light-emitting devices and pixel driving circuits for driving the light-emitting devices to emit light, the pixel driving circuit being connected to one of the local driving circuits; the local driving circuit being connected to at least one pixel driving circuit, one of the column control lines, and one of the row control lines, the method comprising:
  • the local driving circuit controls the pixel driving circuit connected thereto to operate under the control of the column control line and the row control line.
  • the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness or refresh the brightness under the control of the local driving circuit.
  • an embodiment of the present disclosure provides a display device comprising the display substrate described in any of the above embodiments.
  • FIG1 is a schematic structural diagram of a display device
  • FIG2 is a schematic structural diagram of a display device
  • FIG3 is a schematic diagram showing a partial cross-sectional structure of a display area of a display substrate
  • FIG4 shows an equivalent circuit diagram of a pixel circuit
  • FIG5 shows an equivalent circuit diagram of a pixel circuit
  • FIG6 a is a schematic diagram showing a connection structure between a pixel driving circuit and a local driving circuit in a display substrate provided by an embodiment of the present disclosure
  • FIG6b shows the connection structure between the pixel driving circuit and the local driving circuit in the display substrate provided by the embodiment of the present disclosure. Construction diagram
  • FIG7 is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG9 a is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG9 b is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG9 c is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG11 is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG12a is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG12 b is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG13 is a timing diagram showing an operation of a pixel driving device according to an exemplary embodiment of the present disclosure
  • FIG14a is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG14 b is a working timing diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG15 b is a working timing diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG15c is an equivalent circuit diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG15 d is a working timing diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG15e is a working timing diagram of a pixel driving device provided by an exemplary embodiment of the present disclosure.
  • FIG16 is a schematic diagram showing a partial screen refresh method according to an exemplary embodiment of the present disclosure.
  • FIG17 is a schematic diagram showing a flickering and split screen image in a display substrate
  • FIG18a is a schematic diagram showing a basic connection structure between a pixel driving circuit and a local driving circuit in a display substrate provided by an exemplary embodiment of the present disclosure
  • FIG18c is a schematic diagram showing a connection between a pixel driving circuit and a local driving circuit in a display substrate in a 1-drive-2 structure, provided by an exemplary embodiment of the present disclosure
  • FIG18e is a schematic diagram showing a connection between a pixel driving circuit and a local driving circuit in a display substrate in a 1-drive-8 structure, provided by an exemplary embodiment of the present disclosure
  • FIG18f is a schematic diagram showing a connection structure between a pixel driving circuit and a local driving circuit in a display substrate provided by an exemplary embodiment of the present disclosure
  • FIG18g is a schematic diagram showing a connection structure between a pixel driving circuit and a local driving circuit in a display substrate provided by an exemplary embodiment of the present disclosure
  • FIG19a is a schematic diagram showing a connection structure between a pixel driving circuit and a local driving circuit in a display substrate provided by an exemplary embodiment of the present disclosure
  • FIG19 b is a schematic diagram showing a connection structure between a pixel driving circuit and a local driving circuit in a display substrate provided by an exemplary embodiment of the present disclosure
  • FIG20 is a schematic diagram of a display device provided in an embodiment of the present disclosure.
  • the terms “mounted,” “connected,” and “connected” should be understood broadly. For example, they can refer to fixed connections, removable connections, or integral connections; they can refer to mechanical connections or connections; they can refer to direct connections, indirect connections through intermediaries, or internal communication between two components. Those skilled in the art will understand the meaning of these terms in this disclosure based on the circumstances.
  • a transistor refers to a device that includes at least three terminals: a gate (gate electrode), a drain, and a source.
  • a transistor has a channel region between the drain (drain electrode terminal, drain region, or drain electrode) and the source (source electrode terminal, source region, or source electrode), and current can flow through the drain, channel region, and source.
  • the channel region refers to the region through which current primarily flows.
  • the first electrode can be a drain electrode and the second electrode can be a source electrode, or the first electrode can be a source electrode and the second electrode can be a drain electrode.
  • the gate electrode can also be called a control electrode. In cases where transistors with opposite polarity are used or the direction of current changes during circuit operation, the functions of "source electrode” and “drain electrode” are sometimes interchangeable. Therefore, in this specification, “source electrode” and “drain electrode” can be interchangeable. In the embodiments of the present disclosure, the gate electrode can be called a control electrode.
  • parallel refers to a state where the angle formed by two straight lines is greater than -10° and less than 10°, and thus also includes a state where the angle is greater than -5° and less than 5°.
  • perpendicular refers to a state where the angle formed by two straight lines is greater than 80° and less than 100°, and thus also includes a state where the angle is greater than 85° and less than 95°.
  • circles, ellipses, triangles, rectangles, trapezoids, pentagons or hexagons are not in the strict sense, but may be approximate circles, approximate ellipses, approximate triangles, approximate rectangles, approximate trapezoids, approximate pentagons or approximate hexagons, etc. There may be some small deformations caused by tolerances, such as chamfers, arc edges and deformations.
  • a extends along direction B means that A may include a main portion and a secondary portion connected to the main portion, the main portion being a line, line segment, or strip, extending along direction B, and the length of the main portion extending along direction B being greater than the length of the secondary portion extending along other directions.
  • a extends along direction B means “the main portion of A extends along direction B.”
  • a and B are in the same layer
  • a and B are formed simultaneously through the same patterning process.
  • “Same layer” does not always mean that the thickness or height of the layer is the same in a cross-sectional view.
  • the orthographic projection of A includes the orthographic projection of B means that the orthographic projection of B falls within the orthographic projection of A, or that the orthographic projection of A covers the orthographic projection of B.
  • FIG1 is a schematic diagram of the outer shape of a display device, which has a rectangular shape with rounded corners.
  • the display device may include: a display substrate.
  • the display substrate may be a closed polygon including linear edges, a circle or ellipse including curved edges, or a semicircle or semi-ellipse including linear edges and curved edges.
  • the substrate has linear edges
  • at least some of the corners of the substrate may be curved.
  • the portion where adjacent linear edges meet may be replaced with a curve having a predetermined curvature.
  • the curvature may be set according to the position of the curve. For example, the curvature may be varied according to the position where the curve begins, the length of the curve, etc.
  • the display substrate may include a display area AA and a peripheral area BB located around the display area.
  • the display area AA may include a first edge (lower edge) and a second edge (upper edge) arranged relative to each other in the second direction Y, and a third edge (left edge) and a fourth edge (right edge) arranged relative to each other in the first direction X. Adjacent edges may be connected by arc-shaped chamfers to form a quadrilateral shape with rounded corners.
  • the peripheral area BB may include: a first frame (lower frame) B1 and a second frame (upper frame) B2 arranged relative to each other in the second direction Y, and a third frame (left frame) B3 and a fourth frame (right frame) B4 arranged relative to each other in the first direction X.
  • the first frame B1 is connected to the third frame B3 and the fourth frame B4, and the second frame B2 is connected to the third frame B3 and the fourth frame B4.
  • the display area AA includes at least a plurality of sub-pixels PX, a plurality of gate lines G, and a plurality of data lines D.
  • the plurality of gate lines G may extend along a first direction X
  • the plurality of data lines D may extend along a second direction Y.
  • the orthographic projections of the plurality of gate lines G and the plurality of data lines D on the substrate intersect to form a plurality of sub-pixel regions, with a sub-pixel PX disposed in each sub-pixel region.
  • the plurality of data lines D are electrically connected to the plurality of sub-pixels PX, and the plurality of data lines D may be configured to provide data signals to the plurality of sub-pixels PX.
  • the plurality of gate lines G are electrically connected to the plurality of sub-pixels PX, and the plurality of gate lines G may be configured to provide gate control signals to the plurality of sub-pixels PX.
  • the gate control signals may include scan signals and light-emitting control signals.
  • the shape of the sub-pixels can be a rectangle, a diamond, a pentagon, or a hexagon.
  • the three sub-pixels can be arranged horizontally, vertically, or in a triangular pattern; when a pixel unit includes four sub-pixels, the four sub-pixels can be arranged horizontally, vertically, or in a square pattern.
  • this embodiment is not limited to this.
  • a sub-pixel may include: a pixel circuit and a light-emitting element connected to the pixel circuit.
  • the pixel circuit may include multiple transistors and at least one capacitor.
  • the pixel circuit may have a 3T1C (i.e., 3 transistors and 1 capacitor) structure, a 7T1C (i.e., 7 transistors and 1 capacitor) structure, a 5T1C (i.e., 5 transistors and 1 capacitor) structure, an 8T1C (i.e., 8 transistors and 1 capacitor) structure, or an 8T2C (i.e., 8 transistors and 2 capacitors) structure.
  • the light-emitting element may be any one of a light-emitting diode (LED), an organic light-emitting diode (OLED), a quantum dot light-emitting diode (QLED), a micro-LED (including mini-LED or micro-LED), etc.
  • the light-emitting element may be an OLED, which may emit red light, green light, blue light, or white light when driven by its corresponding pixel circuit. The color of the light emitted by the light-emitting element may be determined according to needs.
  • the light-emitting element may include an anode, a cathode, and an organic light-emitting layer located between the anode and the cathode. The anode of the light-emitting element may be electrically connected to the corresponding pixel circuit.
  • this embodiment is not limited to this.
  • FIG2 is a schematic diagram of the structure of a display device.
  • the display device may include: a timing controller 201, a data driver 202, a scan driver circuit 203, a light-emitting driver circuit 204, and a display substrate 205.
  • the display area of the display substrate 205 may include a plurality of regularly arranged sub-pixels PX.
  • the scan driver circuit 203 may be configured to provide scan signals to the sub-pixels PX along scan lines; the data driver 202 may be configured to provide data voltages to the sub-pixels PX along data lines; the light-emitting driver circuit 204 may be configured to provide light-emitting control signals to the sub-pixels PX along light-emitting control lines; and the timing controller 201 may be configured to control the scan driver circuit 203, the light-emitting driver circuit 204, and the data driver 202.
  • the timing controller 201 can provide grayscale values and control signals suitable for the specifications of the data driver 202 to the data driver 202.
  • the timing controller 201 can also provide scan clock signals, scan start signals, etc. suitable for the specifications of the scan driver circuit 203 to the scan driver circuit 203.
  • the timing controller 201 can also provide light-emission clock signals, light-emission start signals, etc. suitable for the specifications of the light-emission driver circuit 204 to the light-emission driver circuit 204.
  • the data driver 202 can use the grayscale values and control signals received from the timing controller 201 to generate data voltages to be provided to the data lines D1 to Dn.
  • the data driver 202 can sample grayscale values using clock signals and apply data voltages corresponding to the grayscale values to the data lines D1 to Dn in units of sub-pixel rows.
  • the scan driver circuit 203 can generate scan signals to be provided to the scan lines S1 to Sm using the scan clock signals, scan start signals, etc. received from the timing controller 201.
  • the scan driver circuit 203 can sequentially provide scan signals having on-level pulses to the scan lines.
  • the scan driver circuit 203 can include a shift register that can sequentially transmit scan start signals provided in the form of on-level pulses to the next-stage circuit under the control of a scan clock signal to generate scan signals.
  • the light-emitting driver circuit 204 can generate light-emitting control signals to be provided to the light-emitting control lines E1 to Eo based on the light-emitting clock signal, light-emitting start signal, etc. received from the timing controller 201. For example, the light-emitting driver circuit 204 can sequentially provide light-emitting start signals having off-level pulses to the light-emitting control lines.
  • the light-emitting driver circuit 204 can include a shift register that can sequentially transmit light-emitting start signals provided in the form of off-level pulses to the next-stage circuit under the control of the light-emitting clock signal to generate light-emitting control signals. Where n, m, and o are all natural numbers.
  • the scan driver circuit and the light driver circuit can be directly disposed on the display substrate.
  • the scan driver circuit can be disposed on the third frame of the display substrate, and the light driver circuit can be disposed on the fourth frame of the display substrate; alternatively, the scan driver circuit and the light driver circuit can be disposed on both the third frame and the fourth frame of the display substrate.
  • the scan driver circuit and the light driver circuit can be formed together with the sub-pixels during the process of forming the sub-pixels.
  • FIG3 is a schematic diagram of a cross-sectional structure of a display substrate, illustrating the structure of three sub-pixels of an OLED display substrate.
  • the display substrate may include a driving circuit layer 102 disposed on a substrate 101, a light emitting structure layer 103 disposed on a side of the driving circuit layer 102 away from the substrate 101, and an encapsulation layer 104 disposed on a side of the light emitting structure layer 103 away from the substrate 101.
  • the display substrate may include Other membrane layers, such as spacer columns, etc., are not limited in this disclosure.
  • the substrate 101 may be a flexible substrate or a rigid substrate.
  • the driving circuit layer 102 of each sub-pixel may include multiple transistors and storage capacitors that constitute the pixel driving circuit.
  • the light-emitting structure layer 103 may include an anode 301, an organic light-emitting layer 302, and a cathode 303.
  • the anode 301 is connected to the drain electrode of the driving transistor 210 through a via
  • the organic light-emitting layer 302 is connected to the anode 301
  • the cathode 303 is connected to the organic light-emitting layer 302.
  • the organic light-emitting layer 302 emits light of a corresponding color under the drive of the anode 301 and the cathode 303.
  • the encapsulation layer 104 may include a stacked first encapsulation layer 401, a second encapsulation layer 402, and a third encapsulation layer 403.
  • the first encapsulation layer 401 and the third encapsulation layer 403 may be made of inorganic materials, and the second encapsulation layer 402 may be made of organic materials.
  • the second encapsulation layer 402 is disposed between the first encapsulation layer 401 and the third encapsulation layer 403 to ensure that external water vapor cannot enter the light-emitting structure layer 103.
  • the hole injection layers of all sub-pixels may be a common layer connected together
  • the electron injection layers of all sub-pixels may be a common layer connected together
  • the hole transport layers of all sub-pixels may be a common layer connected together
  • the electron transport layers of all sub-pixels may be a common layer connected together
  • the hole blocking layers of all sub-pixels may be a common layer connected together
  • the light-emitting layers of adjacent sub-pixels may have a small amount of overlap, or may be isolated
  • the electron blocking layers of adjacent sub-pixels may have a small amount of overlap, or may be isolated.
  • the pixel driving circuit may have a 3T1C, 4T1C, 5T1C, 5T2C, 6T1C, 7T1C, or 8T1C structure.
  • FIG4 is a schematic diagram of an equivalent circuit of a pixel driving circuit.
  • the pixel driving circuit may include seven transistors (a first transistor T1 to a seventh transistor T7) and a storage capacitor C.
  • the pixel driving circuit may be connected to seven signal lines (a data signal line D, a first scan signal line S1, a second scan signal line S2, a light emitting signal line E, an initial signal line INIT, a first power line VDD, and a second power line VSS).
  • the pixel driving circuit may include a first node N1, a second node N2, and a third node N3.
  • the first node N1 is connected to the first electrode of the third transistor T3, the second electrode of the fourth transistor T4, and the second electrode of the fifth transistor T5, respectively.
  • the second node N2 is connected to the second electrode of the first transistor T1, the first electrode of the second transistor T2, the control electrode of the third transistor T3, and the second end of the storage capacitor C, respectively.
  • the third node N3 is connected to the second electrode of the second transistor T2, the second electrode of the third transistor T3, and the first electrode of the sixth transistor T6, respectively.
  • a first end of the storage capacitor C is connected to the first power line VDD, and a second end of the storage capacitor C is connected to the second node N2 , ie, the second end of the storage capacitor C is connected to the control electrode of the third transistor T3 .
  • the control electrode of the first transistor T1 is connected to the second scan signal line S2, the first electrode of the first transistor T1 is connected to the initialization signal line INIT, and the second electrode of the first transistor is connected to the second node N2.
  • the first transistor T1 transmits an initialization voltage to the control electrode of the third transistor T3, thereby initializing the charge amount of the control electrode of the third transistor T3.
  • the control electrode of the second transistor T2 is connected to the first scan signal line S1, the first electrode of the second transistor T2 is connected to the second node N2, and the second electrode of the second transistor T2 is connected to the third node N3.
  • the second transistor T2 connects the control electrode of the third transistor T3 to the second electrode.
  • the control electrode of the fourth transistor T4 is connected to the first scan signal line S1, the first electrode of the fourth transistor T4 is connected to the data signal line D, and the second electrode of the fourth transistor T4 is connected to the first node N1.
  • the fourth transistor T4 can be called a switching transistor, a scan transistor, etc. When an on-level scan signal is applied to the first scan signal line S1, the fourth transistor T4 inputs the data voltage of the data signal line D to the pixel driving circuit.
  • the control electrode of the fifth transistor T5 is connected to the light-emitting signal line E, the first electrode of the fifth transistor T5 is connected to the first power line VDD, and the second electrode of the fifth transistor T5 is connected to the first node N1.
  • the control electrode of the sixth transistor T6 is connected to the light-emitting signal line E, the first electrode of the sixth transistor T6 is connected to the third node N3, and the second electrode of the sixth transistor T6 is connected to the first electrode of the light-emitting device.
  • the fifth transistor T5 and the sixth transistor T6 can be referred to as light-emitting transistors.
  • the fifth transistor T5 and the sixth transistor T6 form a drive current path between the first power line VDD and the second power line VSS, causing the light-emitting device to emit light.
  • the control electrode of the seventh transistor T7 is connected to the first scan signal line S1, the first electrode of the seventh transistor T7 is connected to the initialization signal line INIT, and the second electrode of the seventh transistor T7 is connected to the first electrode of the light-emitting device.
  • the seventh transistor T7 transmits an initialization voltage to the first electrode of the light-emitting device to initialize or release the charge accumulated in the first electrode of the light-emitting device.
  • FIG5 it is a schematic diagram of an equivalent circuit of a pixel driving circuit, in which the second transistor T2 is an N-type transistor (i.e., an oxide thin film transistor), the first transistor T1, the third transistor T3 to the eighth transistor T8 are P-type transistors (i.e., low-temperature polycrystalline silicon thin film transistors), the active layer of the low-temperature polycrystalline silicon thin film transistor adopts low-temperature polysilicon (Low Temperature Poly-Silicon, abbreviated as LTPS), and the active layer of the oxide thin film transistor adopts oxide semiconductor (Oxide).
  • Low-temperature polysilicon thin-film transistors have advantages such as high mobility and fast charging, while oxide thin-film transistors have advantages such as low leakage current.
  • the control electrode of the first control transistor T9 is connected to the column control line C-Gate, the first electrode of the first control transistor T9 is connected to the row control line N-Gate, and the second electrode of the first control transistor T9 is connected to the control electrode of the compensation transistor T2;
  • the local driving circuit 60 when the signal of the column control line C-Gate is at the first level and the row control line N-Gate is at the first level during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit 50, the local driving circuit 60 provides the signal of the column control line C-Gate to the control electrode of the compensation transistor T2 during the reset phase and the threshold compensation phase of one working frame of the pixel driving circuit 50.
  • the compensation transistor T2 is turned on under the control of the signal of the column control line C-Gate, and the pixel driving circuit 50 drives the corresponding light-emitting device to refresh the brightness in this working frame.
  • the local driving circuit 60 provides the signal of the high-voltage power line to the control electrode of the compensation transistor T2.
  • the compensation transistor T2 is turned off under the control of the signal of the high-voltage power line, and the pixel driving circuit 50 drives the corresponding light-emitting device to maintain the original brightness.
  • the first level of the signal of the column control line C-Gate can be the refresh brightness
  • the first level of the signal on the row control line N-Gate is a control signal for refreshing the brightness
  • the second level is a control signal for maintaining the brightness.
  • the first level of the signal on the row control line N-Gate is a control signal for refreshing the brightness
  • the second level is a control signal for maintaining the brightness.
  • the operating timing diagram of the equivalent circuit diagram shown in FIG15a can be shown in FIG15b.
  • the first level may be a low-level signal
  • the second level may be a high-level signal.
  • the second transistor T2 in the pixel driving circuit 50 may serve as a compensation transistor
  • the ninth transistor T9 in the local driving circuit 60 may serve as a first control transistor
  • the tenth transistor T10 may serve as a second control transistor.
  • the first control transistor T9 is isolated from the first node N1 by the compensation transistor T2 and the fifth node N5.
  • the control electrode of the ninth transistor T9 jumps, it will briefly affect the voltage of the fifth node N5, but will not affect the voltage of the first node N1, so it will not cause the current of the driving transistor (i.e., the third transistor T3) to change.
  • the driving transistor i.e., the third transistor T3
  • the pixel driving circuit 50 may include a second transistor T2 (serving as a compensation transistor), a third transistor T3 (serving as a driving transistor), a fourth transistor T4 (serving as a data writing transistor) and a storage capacitor C; wherein the control electrode of the second transistor T2 is connected to the fifth node N5 of the local driving circuit 60, the first electrode of the second transistor T2 is connected to the first node N1, and the second electrode of the second transistor T2 is connected to the third node N3; the control electrode of the third transistor T3 is connected to the first node N1, the first electrode of the third transistor T3 is connected to the second node N2, and the third transistor T4 is connected to the data writing transistor.
  • the control electrode of the second transistor T2 is connected to the fifth node N5 of the local driving circuit 60, the first electrode of the second transistor T2 is connected to the first node N1, and the second electrode of the second transistor T2 is connected to the third node N3; the control electrode of the third transistor T3 is connected to the
  • the second electrode of transistor T3 is connected to the third node N3; the control electrode of fourth transistor T4 is connected to the first scan line Gate1, the first electrode of fourth transistor T4 is connected to the data line Data, and the second electrode of fourth transistor T4 is connected to the second node N2.
  • Second node N2 can be connected to the first power line VDD.
  • Local driving circuit 60 can control second transistor T2 based on fourth transistor T4 to perform threshold compensation on first node N1 and write the threshold voltage vth of driving transistor T3.
  • the second low voltage power supply line VSS2 is connected, the second electrode of the second transistor T2 is connected to the first node N1; the control electrode of the third transistor T3 is connected to the first node N1, the first electrode of the third transistor T3 is connected to the second node N2, and the second electrode of the third transistor T3 is connected to the third node N3; the control electrode of the fourth transistor T4 is connected to the third local driving circuit 603, the first electrode of the fourth transistor T4 is connected to the data line Data, and the second electrode of the fourth transistor T4 is connected to the first node N1; the control electrode of the fifth transistor T5 is connected to the light emitting line E, the first electrode of the fifth transistor T5 is connected to the first power supply line VDD, and the second electrode of the fifth transistor T5 is connected to the second node N2; the first end of the capacitor C is connected to the first node N1, and the second end of the capacitor C1 is connected to the third node N3.
  • the first to third local driver circuits 601 to 603 may be the local driver circuits 60 described in any of the above embodiments.
  • the circuit structures of the first to third local driver circuits 601 to 603 may be the same or different.
  • the first to third local driver circuits 601 to 603 may be the same local driver circuit 60, connected to the control electrodes of the first transistor T1, the second transistor T2, and the fourth transistor T4, respectively.
  • the local driver circuit 60 may perform threshold compensation on the first node N1 based on the control of the fourth transistor T4 to write the threshold voltage vth of the driver transistor T3.
  • a control electrode of the sixth transistor T6 is connected to the emission line E, a first electrode of the sixth transistor T6 is connected to the third node N3, and a second electrode of the sixth transistor T6 is connected to the fourth node N4.
  • a control electrode of the seventh transistor T7 is connected to the second reset line Reset2, a first electrode of the seventh transistor T7 is connected to the second initial signal line INIT2, and a second electrode of the seventh transistor T7 is connected to the fourth node N4.
  • a control electrode of the eighth transistor T8 is connected to the second reset line Reset2, a first electrode of the eighth transistor T8 is connected to the third initial signal line INIT3, and a second electrode of the eighth transistor T8 is connected to the second node N2.
  • a first end of the storage capacitor C is connected to the first power supply line VDD, and a second end of the storage capacitor C is connected to the first node N1.
  • a first electrode of the light emitting device is electrically connected to the fourth node N4 , and a second electrode of the light emitting device is connected to the second power line VSS.
  • the signal of the second power line VSS may be a low-level signal
  • the signal of the first power line VDD may be a high-level signal
  • Integrating low-temperature polysilicon thin-film transistors and oxide thin-film transistors on a display substrate to form a low-temperature polycrystalline oxide (LTPO) display substrate can leverage the advantages of both, enabling low-frequency driving, reducing power consumption, and improving display quality.
  • LTPO low-temperature polycrystalline oxide
  • the first reset line Reset1 and the second reset line Reset2 may be one signal line or share one signal.
  • FIG8 is a timing diagram illustrating an operation process of the pixel driving device provided in FIG7.
  • the pixel driving device may include four operation processes: a first operation process is a row refresh, column hold frame; a second operation process is a row refresh, column refresh frame; a third operation process is a row hold, column hold frame; and a fourth operation process is a row hold, column refresh frame.
  • the potential of the fifth node N5 may be controlled by the local driving circuit 60, thereby controlling the conduction or disconnection of the second transistor T2 in the pixel driving circuit.
  • the signal of the second initial signal line INIT2 is provided to the fourth node N4 to initialize (reset) the first electrode of the light-emitting device L and clear the original charge in the first electrode of the light-emitting device L.
  • the signal from the third initial signal line INIT3 is supplied to the second node N2, initializing (resetting) the second node N2 and clearing any existing charge in the second node N2. Because the second transistor T2 is disconnected, the signal from the third node N3 cannot be transmitted to the first node N1 via the second transistor T2, and no charge is initially applied to the first node N1.
  • the first node N1 maintains a low level.
  • the second end of the storage capacitor C is at a low level, and the third transistor T3 is turned on.
  • the signals from the first scan line Gate1 and the emission line E are high, and the first, fourth, fifth, and sixth transistors T1, T4, T5, and T6 are disconnected. During this phase, the light-emitting device L does not emit light.
  • the signals on the first reset line Reset1, the second reset line Reset2, the first scan line Gate1, and the emission line E are high-level signals. Because the second transistor T2 is disconnected, the signals on the second node N2 and the third node N3 cannot be written to the first node N1 via the second transistor T2.
  • the signals on the first scan line Gate1, the first reset line Reset1, the second reset line Reset2, and the emission line E are high-level signals.
  • the first transistor T1, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are disconnected. Because the second transistor T2 is disconnected, the signal on the data line Data is not written to the first node N1, and the threshold voltage of the third transistor T3 is not compensated.
  • the column control line C-Gate (also known as the column gate line, or Column Gate in full) can be switched to control the ninth transistor T9 to be off and the tenth transistor T10 to be on.
  • the low-level signal from the low-voltage power line VGL is written to the fifth node N5 via the tenth transistor T10, and the second transistor T2 is in the off state.
  • the pixel driving circuit 50 does not initialize the potential of the first node N1 during the reset phase, nor does it perform threshold compensation on the first node N1 during the threshold compensation phase.
  • the pixel's luminance remains unchanged from the previous frame. In this frame, since the ninth transistor T9 is off, the signal on the row control line N-Gate does not affect the potential of the fifth node N5.
  • the first phase P21 is called the reset phase.
  • the signals of the first reset line Reset1 and the second reset line Reset2 are low-level signals, and the signals of the row control line N-Gate, the first scan line Gate1, and the light-emitting line E are high-level signals.
  • the signals of the first reset line Reset1 and the second reset line Reset2 are low-level signals, turning on the first transistor T1, the seventh transistor T7, and the eighth transistor T8.
  • the signal of the first initial signal line INIT1 is provided to the third node N3 to initialize (reset) the third node N3 and clear the original charge in the third node N3.
  • the signal on the first scan line Gate1 is low, while the signals on the row control line N-Gate, the first reset line Reset1, the second reset line Reset2, and the emission line E are high.
  • the low signal on the first scan line Gate1 turns on the fourth transistor T4, and the data voltage on the data line Data is written to the second node N2 via the fourth transistor T4. Because the voltage across the storage capacitor C does not suddenly change, the voltage on the first node N1 remains at the low level of the previous phase, and the third transistor T3 remains on.
  • the voltage at the second end of the storage capacitor C (the first node N1) is Vd-
  • the signals of the first reset line Reset1, the second reset line Reset2, and the emission line E are high-level signals, and the first transistor T1, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are turned off. At this stage, the light-emitting device L does not emit light.
  • the signals on the row control line N-Gate, the first reset line Reset1, the second reset line Reset2, the first scan line Gate1, and the emission line E are all high-level signals. Since the high-level signal on the row control line N-Gate can be written into the fifth node N5 via the ninth transistor T9, the fifth node N5 is at a high level, the second transistor T2 is turned on, and the signals on the second node N2 and the third node N3 can be written into the first node N1 via the second transistor T2.
  • the signal of the row control line N-Gate is a low-level signal
  • the signals of the first reset line Reset1, the second reset line Reset2, the first scan line Gate1, and the light-emitting line E are high-level signals.
  • the low-level signal of the row control line N-Gate is written into the fifth node N5 via the ninth transistor T9.
  • the fifth node N5 is at a low level, and the second transistor T2 is turned off.
  • the signals of the first scan line Gate1, the first reset line Reset1, and the light-emitting line E are high-level signals, and the first transistor T9 is turned off.
  • the transistor T1, the fourth transistor T4, the fifth transistor T5 and the sixth transistor T6 are all turned off. In this stage, the light emitting device L does not emit light.
  • the signals on the row control line N-Gate and the light-emitting line E are low-level signals, while the signals on the first reset line Reset1, the second reset line Reset2, and the first scan line Gate1 are high-level signals.
  • the low-level signal on the row control line N-Gate is written to the fifth node N5 via the ninth transistor T9, causing the fifth node N5 to be low-level and the second transistor T2 to be off.
  • the signal on the light-emitting signal line E is low-level, turning on the fifth transistor T5 and the sixth transistor T6.
  • the power supply voltage output from the first power line VDD provides a driving voltage to the first electrode of the light-emitting device L through the turned-on fifth transistor T5, the third transistor T3, and the sixth transistor T6, driving the light-emitting device L to emit light.
  • the driving current flowing through the third transistor T3 (driving transistor) is determined by the voltage difference between its gate electrode and the first electrode. Since the voltage of the first node N1 is Vdata-
  • )-Vth] 2 K*[(Vdd-Vd)] 2
  • the driving current of the third transistor T3 is no longer affected by the threshold voltage of the third transistor T3, thereby eliminating the influence of the threshold voltage of the third transistor T3 on the driving current, ensuring uniform display brightness of the display product and improving the display effect of the entire display product.
  • the third operation process may include a first stage P31 to a fifth stage P35 (this process may be referred to as a row hold and column hold frame).
  • the signal of the column control line C-Gate is a high-level signal
  • the ninth transistor T9 is turned off, and the tenth transistor T10 is turned on.
  • the low-level signal of the low-voltage power line VGL is transmitted to the fifth node N5 via the tenth transistor T10. Since the ninth transistor T9 is turned off, the signal of the row control line N-Gate cannot be written to the fifth node N5.
  • the signal of the fifth node N5 is a low-level signal, and the second transistor T2 is turned off.
  • the third operation process is as follows:
  • the first phase P31 is called the reset phase.
  • the signals of the first reset line Reset1 and the second reset line Reset2 are low-level signals, and the signals of the first scan line Gate1 and the light-emitting line E are high-level signals.
  • the signals of the first reset line Reset1 and the second reset line Reset2 are low-level signals, turning on the first transistor T1, the seventh transistor T7, and the eighth transistor T8.
  • the signal of the first initial signal line INIT1 is provided to the third node N3 to initialize (reset) the third node N3 and clear the original charge in the third node N3.
  • the signal of the second initial signal line INIT2 is provided to the fourth node N4 to initialize (reset) the first electrode of the light-emitting device L and clear the original charge in the first electrode of the light-emitting device L.
  • the signal of the third initial signal line INIT3 is provided to the second node N2 to initialize (reset) the second node N2 and clear the original charge in the second node N2. Because the second transistor T2 is turned off, the signal at the third node N3 cannot be transmitted to the first node N1 via the second transistor T2.
  • the first node N1 maintains a low level. During this phase, the potential of the first node N1 is not initialized.
  • the signal on the first scan line Gate1 is low, while the signals on the first reset line Reset1, the second reset line Reset2, and the light-emitting line E are high.
  • the low signal on the first scan line Gate1 turns on the fourth transistor T4, and the data voltage on the data line Data is written to the second node N2 via the fourth transistor T4. Because the second transistor T2 is off, the signals on the second node N2 and the third node N3 cannot be written to the first node N1 via the second transistor T2.
  • the first node N1 remains low, and the third transistor T3 remains on.
  • the data voltage output by Data cannot be delivered to the first node N1 via the turned-on fourth transistor T4, the second node N2, the turned-on third transistor T3, the third node N3, and the second transistor T2. Consequently, the difference between the data voltage output by the data line Data and the threshold voltage of the third transistor T3 cannot be charged into the storage capacitor C.
  • the second end of the storage capacitor C (the first node N1) maintains its original potential. During this phase, no data is written to the first node N1, and no threshold compensation is performed on the third transistor T3.
  • the signals of the first reset line Reset1, the second reset line Reset2 and the light emitting line E are high level signals, and the first transistor T1, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7 and the eighth transistor T8 are turned off. In this stage, the light emitting device L does not emit light.
  • the signals of the first reset line Reset1, the second reset line Reset2, the first scan line Gate1, and the light-emitting line E are high-level signals. Since the second transistor T2 is disconnected, the signals of the second node N2 and the third node N3 cannot be written to the first node N1 via the second transistor T2.
  • the signals of the first scan line Gate1, the first reset line Reset1, the second reset line Reset2, and the light-emitting line E are high-level signals.
  • the first transistor T1, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are disconnected. Since the second transistor T2 is disconnected, The signal of the data line Data will not be written into the first node N1 and will not compensate for the threshold voltage of the third transistor T3.
  • the signals on the second reset line Reset2, the first scan line Gate1, and the light-emitting line E are all high-level signals.
  • the signals on the first scan line Gate1, the first reset line Reset1, and the light-emitting line E are all high-level signals, and the first transistor T1, the second transistor T2, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are all turned off.
  • the light-emitting device L does not emit light.
  • the signal on the light-emitting line E is a low-level signal, while the signals on the first reset line Reset1, the second reset line Reset2, and the first scan line Gate1 are high-level signals.
  • the signal on the light-emitting signal line E is a low-level signal, turning on the fifth transistor T5 and the sixth transistor T6.
  • the power supply voltage output by the first power supply line VDD provides a driving voltage to the first electrode of the light-emitting device L through the turned-on fifth transistor T5, the third transistor T3, and the sixth transistor T6, driving the light-emitting device L to emit light.
  • the brightness of the light emission can be maintained unchanged from the brightness of the previous frame.
  • the column control line C-Gate can be switched to control the ninth transistor T9 to be off and the tenth transistor T10 to be on.
  • the low-level signal of the low-voltage power line VGL is written to the fifth node N5 via the tenth transistor T10, and the second transistor T2 is in the off state.
  • the pixel driving circuit 50 does not initialize the potential of the first node N1 during the reset phase, nor does it perform threshold compensation on the first node N1 during the threshold compensation phase.
  • the brightness of the pixel can maintain the brightness of the previous frame unchanged. In this frame, since the ninth transistor T9 is off, the signal of the row control line N-Gate does not affect the potential of the fifth node N5.
  • the fourth working process may include a first stage P41 to a fifth stage P45 (this state may be referred to as a row hold and column refresh frame).
  • the signal of the column control line C-Gate and the signal of the row control line N-Gate are low-level signals
  • the ninth transistor T9 is turned on
  • the tenth transistor T10 is turned off.
  • the low-level signal of the low-voltage power supply line VGL cannot be transmitted to the fifth node N5 via the tenth transistor T10. Since the ninth transistor T9 is turned on, the low-level signal of the row control line N-Gate can be written to the fifth node N5 via the ninth transistor T9.
  • the signal of the fifth node N5 is a low-level signal
  • the second transistor T2 is turned off.
  • the second working process is as follows:
  • the first phase P41 is called the reset phase.
  • the signals of the first reset line Reset1 and the second reset line Reset2 are low-level signals, and the signals of the first scan line Gate1 and the light-emitting line E are high-level signals.
  • the signals of the first reset line Reset1 and the second reset line Reset2 are low-level signals, turning on the first transistor T1, the seventh transistor T7, and the eighth transistor T8.
  • the signal of the first initial signal line INIT1 is provided to the third node N3 to initialize (reset) the third node N3 and clear the original charge in the third node N3.
  • the signal of the second initial signal line INIT2 is provided to the fourth node N4 to initialize (reset) the first electrode of the light-emitting device L and clear the original charge in the first electrode of the light-emitting device L.
  • the signal of the third initial signal line INIT3 is provided to the second node N2 to initialize (reset) the second node N2.
  • the charge in the second node N2 is cleared. Since the second transistor T2 is turned off, the signals at the second and third nodes N2 and N3 cannot be provided to the first node N1 via the second transistor T2.
  • the potential of the first node N1 is not initialized, and the first node N1 can remain at a low level.
  • the third transistor T3 is turned on.
  • the signals on the first scan line Gate1 and the light-emitting line E are high, and the first, fourth, fifth, and sixth transistors T1, T4, T5, and T6 are turned off. At this stage, the light-emitting device L does not emit light.
  • the signals of the first reset line Reset1, the second reset line Reset2 and the light emitting line E are high level signals, and the first transistor T1, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7 and the eighth transistor T8 are turned off. In this stage, the light emitting device L does not emit light.
  • the third phase P43 is characterized by high-level signals on the first reset line Reset1, the second reset line Reset2, the first scan line Gate1, and the emission line E. Because the second transistor T2 is disconnected, the signals on the second node N2 and the third node N3 cannot be written to the first node N1 via the second transistor T2. The first node N1 remains at a low level, and the third transistor T3 remains on.
  • the signals on the first scan line Gate1, the first reset line Reset1, the second reset line Reset2, and the emission line E are high-level signals, and the first transistor T1, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are disconnected. Because the second transistor T2 is disconnected, the signal on the data line Data is not written to the first node N1, and the threshold voltage of the third transistor T3 is not compensated.
  • the signals on the first reset line Reset1, the second reset line Reset2, the first scan line Gate1, and the light-emitting line E are all high-level signals. Because the signals on the first scan line Gate1, the first reset line Reset1, the second reset line Reset2, and the light-emitting line E are all high-level signals, the first transistor T1, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are all turned off. During this phase, the light-emitting device L does not emit light.
  • the fifth stage P45 is called the light-emitting stage.
  • the signal of the light-emitting line E is a low-level signal
  • the first reset line Reset1 is The signals of the second reset line Reset2 and the first scan line Gate1 are high-level signals.
  • the signal of the light-emitting signal line E is a low-level signal, turning on the fifth transistor T5 and the sixth transistor T6.
  • the power supply voltage output by the first power supply line VDD provides a driving voltage to the first electrode of the light-emitting device L through the turned-on fifth transistor T5, the third transistor T3, and the sixth transistor T6, driving the light-emitting device L to emit light.
  • the light-emitting brightness can maintain the light-emitting brightness of the previous frame.
  • the column control line C-Gate can be switched to control the ninth transistor T9 to be turned on and the tenth transistor T10 to be turned off.
  • the signal of the row control line N-Gate is a low-level signal.
  • the low-level signal of the row control line N-Gate is written to the fifth node N5 via the ninth transistor T9.
  • the second transistor T2 is in the off state.
  • the pixel driving circuit 50 will not initialize the potential of the first node N1 in the reset phase and will not perform threshold compensation on the first node N1 in the threshold compensation phase.
  • the pixel luminous brightness can maintain the brightness of the previous frame unchanged.
  • the local driving circuit 60 can include a ninth transistor T9.
  • the ninth transistor T9 can be a P-type transistor (which can be a low-temperature polysilicon thin-film transistor or a low-temperature polysilicon transistor).
  • the ninth transistor T9 can be an N-type transistor.
  • the local driving circuit 60 can include a first capacitor C1, with a first end of the first capacitor C1 connected to the constant voltage power line VX, and a second end of the first capacitor C1 connected to the fifth node N5.
  • the operation process of the pixel driving device of Figures 9a and 9c can be the same as the operation timing shown in Figure 8.
  • the working timing of Figure 9b can be shown in Figure 10.
  • the difference between the working timing shown in Figure 10 and the working timing described in Figure 8 is that the signal of the column control line C-Gate is opposite.
  • the column control line C-Gate is at a high level in the working timing shown in Figure 8, and is at a low level in the working timing shown in Figure 10.
  • the column control line C-Gate controls the ninth transistor T9 to be turned off, the fifth node N5 is at a low level, and the second transistor T2 is in an off state.
  • the pixel driving circuit 50 does not initialize the potential of the first node N1 in the reset phase, and does not perform threshold compensation on the first node N1 in the threshold compensation phase.
  • the brightness of the pixel light remains unchanged in the previous frame. Since the ninth transistor T9 is turned off, the signal of the row control line N-Gate does not affect the potential of the fifth node N5.
  • the column control line C-Gate controls the ninth transistor T9 to be turned on, and the potential of the fifth node N5 is consistent with the potential of the row control line N-Gate signal.
  • the pixel driving circuit 50 initializes the potential of the first node N1 in the reset phase and performs threshold compensation on the first node N1 in the threshold compensation phase.
  • the pixel driving circuit 50 can drive the corresponding light-emitting device to refresh the brightness.
  • FIG11 is an equivalent circuit diagram of another pixel driving device.
  • the pixel driving circuit 50 in the pixel driving device shown in FIG11 may be the same as the pixel driving circuit 50 shown in FIG7 .
  • the difference is that in the local driving circuit 60, the ninth transistor T9 is an N-type transistor, and the tenth transistor T10 is a P-type transistor.
  • the operating timing diagram of the pixel driving device shown in FIG11 may be as shown in FIG10 .
  • the column control line C-Gate controls the ninth transistor T9 to be turned off, the fifth node N5 is at a low level, the second transistor T2 is in a disconnected state, the pixel driving circuit 50 does not initialize the potential of the first node N1 in the reset phase, and does not perform threshold compensation on the first node N1 in the threshold compensation phase.
  • the brightness of the pixel light remains unchanged from the brightness of the previous frame. Since the ninth transistor T9 is turned off, the signal of the row control line N-Gate does not affect the potential of the fifth node N5.
  • the column control line C-Gate controls the ninth transistor T9 to be turned on, the fifth node N5 is at a low level, and the second transistor T2 is in a disconnected state.
  • the pixel driving circuit 50 does not initialize the potential of the first node N1 in the reset phase, and does not perform threshold compensation on the first node N1 in the threshold compensation phase.
  • the brightness of the pixel light remains unchanged from the brightness of the previous frame. Since the ninth transistor T9 is turned off, the signal of the row control line N-Gate does not affect the potential of the fifth node N5.
  • the column control line C-Gate controls the ninth transistor T9 to be turned on, the fifth node N 5 is consistent with the potential of the row control line N-Gate signal.
  • the pixel driving circuit 50 initializes the potential of the first node N1 in the reset stage and performs threshold compensation on the first node N1 in the threshold compensation stage.
  • the pixel driving circuit 50 can drive the corresponding light-emitting device to refresh the brightness; in the row hold and column refresh frame working process (the fourth working process), the column control line C-Gate controls the ninth transistor T9 to be turned on, and the low-level signal of the row control line N-Gate is provided to the fifth node N5 via the ninth transistor T9.
  • the fifth node N5 is at a low level, and the second transistor T2 is in a disconnected state.
  • the pixel driving circuit 50 will not initialize the potential of the first node N1 in the reset stage and will not perform threshold compensation on the first node N1 in the threshold compensation stage.
  • the pixel light-emitting brightness maintains the brightness of the previous frame unchanged.
  • FIG12a and FIG12b equivalent circuit diagrams of two other pixel driving devices are shown.
  • the pixel driving circuit 50 in the pixel driving devices shown in FIG12a and FIG12b can be the same as the pixel driving circuit 50 shown in FIG7.
  • the difference between the local driving circuit of FIG12a and the local control circuit 60 of FIG7 is that the first electrode of the ninth transistor T9 is connected to the column control line C-Gate, and the control electrodes of the ninth transistor T9 and the tenth transistor T10 are connected to the row control line N-Gate.
  • the operation timing diagram of the pixel driving device shown in FIG12a can be shown in FIG13.
  • the signal of the column control line C-Gate in FIG13 is the same as the signal of the column control line C-Gate in FIG8.
  • the signal of the row control line N-Gate in FIG13 is opposite to the signal of the row control line N-Gate in FIG8 .
  • the column control line C-Gate is at a high level during the operation timing shown in FIG8 , while it is at a low level during the operation timing shown in FIG13 ; and the row control line N-Gate is at a high level during the operation timing shown in FIG8 , while it is at a low level during the operation timing shown in FIG13 .
  • the local driving circuit of FIG12 b differs from the local control circuit 60 of FIG11 in that the first electrode of the ninth transistor T9 is connected to the column control line C-Gate, and the control electrodes of the ninth transistor T9 and the tenth transistor T10 are connected to the row control line N-Gate.
  • the operation timing diagram of the pixel driving device shown in FIG12 b can be shown as FIG10 .
  • the signal of the column control line C-Gate is a low-level signal.
  • the row control line N-Gate controls the ninth transistor T9 to be turned on or off
  • the potential of the fifth node N5 is in a low-level state
  • the second transistor T2 is in a disconnected state
  • the pixel driving circuit 50 does not initialize the potential of the first node N1 in the reset phase, and does not perform threshold compensation on the first node N1 in the threshold compensation phase
  • the pixel luminous brightness maintains the brightness of the previous frame unchanged; in the row refresh and column refresh frame working process (the above-mentioned second working process), the signal of the column control line C-Gate is a high-level signal.
  • the fifth node N5 is in a low-level state. It is a high level, the pixel driving circuit 50 initializes the potential of the first node N1 in the reset phase and performs threshold compensation on the first node N1 in the threshold compensation phase, and the pixel driving circuit 50 can drive the corresponding light-emitting device to refresh the brightness; in the row hold and column refresh frame working process (the fourth working process), the row control line N-Gate controls the ninth transistor T9 to be disconnected and the tenth transistor T10 to be turned on, and the potential of the fifth node N5 will not be affected by the column control line C-Gate.
  • the low-level signal of the low-voltage power line VGL is provided to the fifth node N5 via the tenth transistor T10.
  • the fifth node N5 is a low level, and the second transistor T2 is in a disconnected state.
  • the pixel driving circuit 50 will not initialize the potential of the first node N1 in the reset phase, and will not perform threshold compensation on the first node N1 in the threshold compensation phase.
  • the pixel light-emitting brightness maintains the brightness of the previous frame unchanged.
  • FIG14a an equivalent circuit diagram of another pixel driving device is shown, and FIG14b is an operation timing diagram of the pixel driving device shown in FIG14a .
  • the difference between the pixel driving circuit 50 in the pixel driving device shown in FIG14a and the pixel driving circuit 50 shown in FIG7 is that the second transistor T2 is a P-type transistor.
  • the difference between the local driving circuit 60 of Figure 14a and the local control circuit 60 of Figure 7 is that: the tenth transistor T10 is a P-type transistor, the control electrode of the tenth transistor T10 is connected to the column additional control line C-Gate-N, and the first electrode of the tenth transistor T10 is connected to the high voltage power supply line VGH.
  • Figure 14b The difference between Figure 14b and Figure 8 is that: the signal of the row control line N-Gate in Figure 14b is opposite to the signal of the row control line N-Gate in Figure 8, and the signal of the fifth node N5 in Figure 14b is opposite to the signal of the fifth node N5 in Figure 8.
  • the row control line N-Gate is at a high level in the working timing shown in Figure 8, and is at a low level in the working timing shown in Figure 14b; the signal of the fifth node N5 is at a high level in the working timing shown in Figure 8.
  • FIG14 b has a timing of an additional column control line C-Gate-N more than FIG8 , and in FIG14 b , the signal of the additional column control line C-Gate-N is opposite to the signal of the column control line C-Gate.
  • the signal of the column additional control line C-Gate-N is a low-level signal
  • the signal of the column control line C-Gate is a high-level signal
  • the tenth transistor T10 is turned on
  • the ninth transistor T9 is turned off
  • the potential of the fifth node N5 is in a high-level state (not affected by the row control line N-Gate)
  • the second transistor T2 is in a disconnected state
  • the pixel driving circuit 50 does not initialize the potential of the first node N1 in the reset phase, and does not perform threshold compensation on the first node N1 in the threshold compensation phase
  • the pixel luminous brightness maintains the brightness of the previous frame unchanged
  • the signal of the column control line C-Gate is a low-level signal
  • the transistor T10 is disconnected, and the potential of the fifth node N5 is consistent with the signal of the row control line N-Gate.
  • the pixel driving circuit 50 initializes the potential of the first node N1 in the reset phase and performs threshold compensation on the first node N1 in the threshold compensation phase.
  • the pixel driving circuit 50 can drive the corresponding light-emitting device to refresh the brightness; in the row hold and column refresh frame working process (the fourth working process), the signal of the column control line C-Gate is a low-level signal, and the signal of the column additional control line C-Gate-N is a high-level signal.
  • the ninth transistor T9 is turned on and the tenth transistor T10 is disconnected.
  • FIG15a an equivalent circuit diagram of another pixel driving device is shown, and FIG15b is an operation timing diagram of the pixel driving device shown in FIG15a.
  • the difference between the pixel driving circuit 50 in the pixel driving device shown in FIG15a and the pixel driving circuit 50 shown in FIG7 is that the second transistor T2 is a P-type transistor.
  • the difference between the local driving circuit 60 in FIG15a and the local control circuit 60 in FIG7 is that the tenth transistor T10 is a P-type transistor, the control electrode of the tenth transistor T10 is connected to the row additional control line N-Gate-N, the first electrode of the tenth transistor T10 is connected to the high voltage power line VGH, the first electrode of the ninth transistor T9 is connected to the column control line C-Gate, and the control electrode of the ninth transistor T9 is connected to the row control line N-Gate.
  • FIG15b and FIG8 is that the row control line N-Gate in FIG15b is connected to the row control line N-Gate.
  • the signal of the fifth node N5 in FIG15b is opposite to the signal of the row control line N-Gate in FIG8 .
  • the row control line N-Gate is at a high level in the working sequence shown in FIG8 , while it is at a low level in the working sequence shown in FIG15b .
  • FIG15b includes a timing sequence of an additional row control line N-Gate-N compared to FIG8 .
  • the signal of the additional row control line N-Gate-N is opposite to the signal of the row control line N-Gate.
  • the signal of the column control line C-Gate is a high or low level signal.
  • the row control line N-Gate controls the ninth transistor T9 to be turned on or the row additional control line N-Gate-N controls the tenth transistor T10 to be turned on
  • the potential of the fifth node N5 is in a high level state
  • the second transistor T2 is in a disconnected state
  • the pixel driving circuit 50 does not initialize the potential of the first node N1 in the reset phase, and does not perform threshold compensation on the first node N1 in the threshold compensation phase
  • the pixel luminous brightness maintains the brightness of the previous frame unchanged; in the working process of the row refresh and column refresh frames (the above-mentioned second working process), the signal of the column control line C-Gate is a low level signal.
  • the row control line N-Gate controls the ninth transistor T9 to be turned on and the row additional control line N-Gate-N controls the tenth transistor T10 to be turned off
  • the fifth node N5 is Low level
  • the pixel driving circuit 50 initializes the potential of the first node N1 in the reset phase and performs threshold compensation on the first node N1 in the threshold compensation phase, and the pixel driving circuit 50 can drive the corresponding light-emitting device to refresh the brightness; in the row hold and column refresh frame working process (the fourth working process), the row control line N-Gate controls the ninth transistor T9 to be disconnected, and the row additional control line N-Gate-N controls the tenth transistor T10 to be turned on.
  • the potential of the fifth node N5 will not be affected by the column control line C-Gate, and the high-level signal of the high-voltage power supply line VGH is provided to the fifth node N5 through the tenth transistor T10.
  • the fifth node N5 is at a high level, and the second transistor T2 is in a disconnected state.
  • the pixel driving circuit 50 will not initialize the potential of the first node N1 in the reset phase, and will not perform threshold compensation on the first node N1 in the threshold compensation phase.
  • the pixel light-emitting brightness maintains the brightness of the previous frame unchanged.
  • the plurality of transistors in the pixel driving device may be low-temperature polysilicon thin-film transistors, oxide thin-film transistors, or both.
  • the active layer of the low-temperature polysilicon thin-film transistor is made of low-temperature polysilicon (LTPS), while the active layer of the oxide thin-film transistor is made of oxide semiconductor.
  • the multiple transistors in the pixel driving device are all P-type transistors; the present disclosure is not limited to this.
  • the multiple transistors of the pixel driving device can all be N-type transistors (i.e., low-temperature polysilicon thin-film transistors), or, as shown in Figures 7, 9a to 9c, and 11 to 12b, some transistors are N-type transistors and other transistors are P-type transistors.
  • the first scan line Gate1 is configured to control the data voltage (Vdata) on the data line Data to be written into the second node N2;
  • the fifth node N5 is configured to control the reset of the storage capacitor C (i.e., control the reset of the first node N1). bit), extract the threshold voltage (Vth) and data voltage (Vdata) of the driving transistor (third transistor T3) and write them into the first node N1,
  • the second reset line Reset2 is set to control the reset of the second node N2 and the fourth node N4 (the anode Anode of the light-emitting device L), and the first reset line Reset1 is set to control the reset of the first node N1 and the third node N3.
  • the local driving circuit 60 may include a ninth transistor T9 and a tenth transistor T10. As shown in FIG7 and FIG11 , the ninth transistor T9 or the tenth transistor T10 is turned on by controlling the column control line C-Gate, thereby controlling the potential of the fifth node N5 to select the low-voltage signal of the low-voltage power line VGL or the signal of the row control line N-Gate. This can prevent the column control line C-Gate from affecting the potential of the first node N1, thereby preventing screen splitting (e.g., pulse screen splitting) and flickering.
  • screen splitting e.g., pulse screen splitting
  • the ninth transistor T9 or the tenth transistor T10 is turned on by controlling the row control line N-Gate, thereby controlling the potential of the fifth node N5 to select the low voltage signal of the low voltage power line VGL or the signal of the column control line C-Gate.
  • This can avoid the influence of the row control line N-Gate on the potential of the first node N1, thereby preventing the occurrence of screen splitting (for example, pulse screen splitting) and flickering.
  • the ninth transistor T9 is controlled to be turned on or off by the column control line C-Gate, thereby controlling the potential of the fifth node N5 to maintain a low voltage signal or to select the signal of the row control line N-Gate; when the control electrode of the ninth transistor T9 jumps, it will temporarily affect the voltage of the fifth node N5, but will not affect the voltage of the first node N1, so the current of the driving transistor (i.e., the third transistor T3) will not change.
  • the pixel driving circuit 50 drives the corresponding light-emitting device L to emit light, no flickering or split screen phenomenon will occur;
  • the column control line C-Gate and the additional column control line C-Gate-N are used to control the ninth transistor T9 or the tenth transistor T10 to be turned on, thereby controlling the potential of the fifth node N5 to select the high voltage signal of the high voltage power line VGH or the signal of the row control line N-Gate.
  • This can avoid the influence of the column control line C-Gate and the additional column control line C-Gate-N on the potential of the first node N1, thereby preventing the occurrence of screen splitting (e.g., pulse screen splitting) and flickering.
  • the ninth transistor T9 or the tenth transistor T10 is turned on by the row control line N-Gate and the row additional control line N-Gate-N, thereby controlling the potential of the fifth node N5 to select the high voltage signal of the high voltage power line VGH or the signal of the row control line N-Gate, which can avoid the influence of the row control line N-Gate and the row additional control line N-Gate-N on the potential of the first node N1, and prevent the occurrence of split screen (such as pulse split screen), flickering and other defects.
  • split screen such as pulse split screen
  • the solution provided by the embodiment of the present disclosure can realize local refresh by controlling the sub-pixels in the display substrate through the local driving circuit 60, that is, the local screen of the display substrate can be updated, while the rest of the screen does not need to be charged and discharged multiple times (for example, the screen-off display technology, static screen, etc. do not need multiple charging and discharging, and the voltage of most pixels in the display substrate does not need to be updated), which can further reduce the power consumption of the display substrate, or realize wearable by partially updating the display screen.
  • Ultra-low power consumption for OLED display products such as display devices, mobile display devices (mobile), and notebooks (NB).
  • FIG16 a schematic diagram of local refresh (which can be called partition refresh or local drive) of a display substrate under the control of a local drive circuit 60 is shown.
  • the high refresh and low refresh in the row direction are controlled by a VCT signal (VCT Pulse), and the high refresh and low refresh in the column direction are controlled by an HCT signal (HCT Pulse).
  • VCT Pulse VCT Pulse
  • HCT Pulse HCT Pulse
  • the row-direction VCT signal and the column-direction HCT signal can be provided by a driver chip (driver IC) or other control signals, such as an enable signal EN, or a GOA.
  • the row-direction VCT signal can be used to control a gate driver circuit (e.g., a first gate driver circuit N-Gate GOA) to generate a row control signal and provide the row control signal to the row control line N-Gate.
  • the column-direction HCT signal can be used to control a gate driver circuit (e.g., a second gate driver circuit C-Gate GOA) to generate a column control signal and provide the column control signal to the column control line C-Gate.
  • the working states of the pixel driving devices of the first area A1, the third area A3, the seventh area A7, and the ninth area A9 can be the "row hold + column hold” working process in Figure 8
  • the working states of the pixel driving devices of the second area A2 and the eighth area A8 in Figure 16 can be the "row hold + column refresh” working process in Figure 8
  • the working states of the pixel driving devices of the fourth area A4 and the sixth area A6 in Figure 16 can be the "row refresh + column hold” working process in Figure 8
  • the working state of the pixel driving device of the fifth area A5 in Figure 16 can be the "row refresh + column refresh” working process in Figure 8.
  • the IC in an area where the HCT pulse controls a column high refresh, the IC provides a low-voltage signal to the C-Gate GOA, causing the C-Gate GOA to control T9 to turn on in the corresponding column area, thereby enabling Ngate control of T2.
  • the IC can input the low-voltage signal into the data signal and transmit the corresponding signal to the C-Gate GOA via the data line.
  • the control signal provides a valid signal to the N-gate GOA in the corresponding area, thereby controlling T2 to turn on and achieving refresh in the row direction.
  • the four working processes in the working timing diagram shown in Figures 8, 10, 13, 14b and 15b are connected only for the convenience of illustration.
  • two consecutive working frames can be the same working process, or two consecutive working frames can be different working processes according to actual conditions.
  • the order of the four working processes is not limited to the order shown in Figures 8, 10, 13, 14b and 15b, and can be adjusted according to actual conditions. That is, the four working processes are independent working processes, and during the working process of the display substrate, one or more of the four working processes can be used to control the pixels of the local area to refresh according to actual conditions.
  • the ninth transistor T9 when the ninth transistor T9 is not isolated from the first node N1 (that is, there is no fifth node N5 and the second transistor T2 isolated, and the ninth transistor T9 is directly connected to the first node N1), the column control line C-Gate Schematic diagram of a screen in which the parasitic capacitance of the ninth transistor T9 directly affects the voltage of the first node N1, resulting in flickering and split screen.
  • the ninth transistor T9 is isolated from the first node N1 via the second transistor T2 and the fifth node N5
  • the control electrode of the ninth transistor T9 jumps, it will briefly affect the voltage of the fifth node N5, but will not affect the voltage of the first node N1. Therefore, it will not cause the current of the driving transistor (i.e., the third transistor T3) to change.
  • the pixel driving circuit 50 drives the corresponding light-emitting device L to emit light, flickering or split screen will not occur.
  • Figure 18a a schematic diagram of the basic connection architecture between the pixel driving circuit 50 (pixel unit) and the local driving circuit 60 (column unit) is shown;
  • Figure 18b shows a schematic diagram of the connection between the pixel driving circuit 50 and the local driving circuit 60 in a 1-drive-1 structure, that is, one local driving circuit 60 is connected to one pixel driving circuit 50 in a row;
  • Figure 18c shows a schematic diagram of the connection between the pixel driving circuit 50 and the local driving circuit 60 in a 1-drive-2 structure, that is, one local driving circuit 60 is connected to two pixel driving circuits 50 in a row;
  • Figure 18d shows a schematic diagram of the connection between the pixel driving circuit 50 and the local driving circuit 60 in a 1-drive-4 structure, that is, one local driving circuit 60 is connected to four pixel driving circuits 50 in a row;
  • Figure 18e shows a schematic diagram of the connection between the pixel driving circuit 50 and the local driving circuit 60 in a 1-drive-8 structure, that is, one local driving circuit 60 is connected to eight
  • each row control line N-Gate may extend along the row direction and be connected to a plurality of local driving circuits 60 located in at least one row, and be configured to provide a row control signal to the plurality of local driving circuits 60 in at least one row.
  • each column control line C-Gate can extend along the column direction and be connected to a local driver circuit 60 located in at least one column, configured to provide column control signals to multiple local driver circuits 60 in at least one column.
  • Figure 18f shows that each local driver circuit 60 is connected to at least some sub-pixels in one row, while Figure 18g shows that each local driver circuit 60 is connected to at least some sub-pixels in two rows.
  • the pixel driving device shown in Figures 7, 9a to 9c, and 11 to 12b can be applicable to the connection architecture shown in Figures 18a to 18f; the pixel driving device shown in Figure 14a can be applicable to the connection architecture shown in Figure 19a, and the pixel driving device shown in Figure 15a can be applicable to the connection architecture shown in Figure 19b.
  • Figure 19a has an additional column of additional control lines C-Gate-N.
  • Each column of additional control lines C-Gate-N extends along the column direction, is located on one side of the corresponding column control line C-Gate in the row direction, is connected to the local driving circuit 60 located in at least one column, and is configured to provide column additional control signals to multiple local driving circuits 60 in at least one column.
  • Figure 19b has an additional row of additional control lines N-Gate-N.
  • Each row of additional control lines N-Gate-N extends along the row direction.
  • the row control line N-Gate is located on one side of the corresponding row control line N-Gate in the column direction and is configured to provide a row additional control signal to a plurality of local driving circuits 60 in at least one row.
  • the local driving circuit controls the pixel driving circuit connected thereto to operate under the control of the column control line and the row control line.
  • the pixel driving circuit drives the corresponding light-emitting device to maintain the original brightness or refresh the brightness under the control of the local driving circuit.
  • the present disclosure provides a display device, as shown in FIG20 , which may include a display substrate according to any of the aforementioned embodiments.
  • the display device may be any product or component with a display function, such as a mobile phone, tablet computer, television, monitor, laptop computer, digital photo frame, or navigation system.
  • a local driving circuit is configured to control the operation of a pixel driving circuit connected thereto under the control of a column control line and a row control line.
  • the pixel driving circuit under the control of the local driving circuit, drives the corresponding light-emitting device to maintain the original brightness or refresh the brightness, thereby reducing power consumption.

Landscapes

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Abstract

一种显示基板及其工作方法、显示装置，显示基板包括多个子像素、至少一个局部驱动电路(60)、至少一个列控制线(C-Gate)和至少一个行控制线(N-Gate)，至少部分子像素可以包括发光器件以及驱动发光器件发光的像素驱动电路(50)，像素驱动电路(50)与其中一个局部驱动电路(60)连接；局部驱动电路(60)可以与至少一个像素驱动电路(50)、其中一个列控制线(C-Gate)和其中一个行控制线(N-Gate)连接，设置为在列控制线(C-Gate)和行控制线(N-Gate)的控制下，控制与其连接的像素驱动电路(50)工作；像素驱动电路(50)在局部驱动电路(60)的控制下，驱动对应的发光器件维持原亮度或者刷新亮度。

Description

显示基板及其工作方法、显示装置 技术领域
本公开涉及但不限于显示技术领域，尤其涉及一种显示基板及其工作方法、显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开实施例提供了一种显示基板，包括多个子像素、至少一个局部驱动电路、至少一个列控制线和至少一个行控制线，至少部分子像素包括发光器件以及驱动所述发光器件发光的像素驱动电路，所述像素驱动电路与其中一个局部驱动电路连接；
所述局部驱动电路与至少一个像素驱动电路、其中一个列控制线和其中一个行控制线连接，设置为在所述列控制线和所述行控制线的控制下，控制与其连接的像素驱动电路工作；所述像素驱动电路在所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度。
在示例性实施方式中，所述多个子像素中的像素驱动电路形成多行和多列，所述局部驱动电路位于相邻两行像素驱动电路之间，所述局部驱动电路与至少一行中的至少部分像素驱动电路连接；
所述局部驱动电路的数量为多个，多个局部驱动电路形成多行和多列，所述行控制线与至少一行局部驱动电路连接，设置为向与其连接的局部驱动电路提供行控制信号；所述列控制线与至少一列局部驱动电路连接，设置为向与其连接的局部驱动电路提供列控制信 号。
在示例性实施方式中，所述局部驱动电路与一行像素驱动电路中相邻的n个像素驱动电路连接，n为正整数；所述行控制线与一行局部驱动电路中的多个局部驱动电路连接；所述列控制线与一列局部驱动电路中的多个局部驱动电路连接。
在示例性实施方式中，所述像素驱动电路包括补偿晶体管，所述局部驱动电路设置为在所述列控制线和所述行控制线的控制下，控制所述补偿晶体管导通或者断开。
在示例性实施方式中，所述局部驱动电路包括第一控制晶体管，所述第一控制晶体管的控制极与所述列控制线连接，所述第一控制晶体管的第一极与所述行控制线连接，所述第一控制晶体管的第二极与所述补偿晶体管的控制极连接。
在示例性实施方式中，所述局部驱动电路设置为在所述列控制线的控制下，将所述行控制线的信号提供至所述补偿晶体管的控制极或者控制所述补偿晶体管的控制极维持原电位。
在示例性实施方式中，所述第一控制晶体管为P型晶体管，所述补偿晶体管为N型晶体管；
在所述列控制线的信号为第一电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通或者断开，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在所述列控制线的信号为第二电平的情况下，所述补偿晶体管在所述原电位的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，所述第一控制晶体管和所述补偿晶体管为N型晶体管；
在所述列控制线的信号为第二电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在所述列控制线的信号为第一电平的情况下，所述补偿晶体管在所述原电位的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，所述局部驱动电路还包括第一电容，所述第一电容的第一端与恒压电源线连接，所述第一电容的第二端与所述第一控制晶体管的第二极连接。
在示例性实施方式中，显示基板还包括低电压电源线，所述局部驱动电路还包括第二控制晶体管，所述第二控制晶体管的控制极与所述列控制线连接，所述第二控制晶体管的第二极与所述补偿晶体管的控制极连接，所述第二控制晶体管的第一极与低电压电源线连接；
所述局部驱动电路设置为在所述列控制线的控制下，将所述行控制线的信号或者所述低电压电源线的信号提供至所述补偿晶体管的控制极。
在示例性实施方式中，所述第一控制晶体管为P型晶体管，所述补偿晶体管和所述第二控制晶体管为N型晶体管；
在所述列控制线的信号为第一电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通或者断开，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在所述列控制线的信号为第二电平的情况下，所述局部驱动电路将所述低电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述低电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中为第一电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
在示例性实施方式中，所述第一控制晶体管和所述补偿晶体管为N型晶体管，所述第二控制晶体管为P型晶体管；
在所述列控制线的信号为第二电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通 或者断开，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在所述列控制线的信号为第一电平的情况下，所述局部驱动电路将所述低电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述低电压电源线的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中为第一电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
在示例性实施方式中，显示基板还包括低电压电源线，所述局部驱动电路包括第一控制晶体管和第二控制晶体管；
所述第一控制晶体管的控制极与所述行控制线连接，所述第一控制晶体管的第一极与所述列控制线连接，所述第一控制晶体管的第二极与所述补偿晶体管的控制极连接；
所述第二控制晶体管的控制极与所述行控制线连接，所述第二控制晶体管的第一级与低电压电源线连接，所述第二控制晶体管的第二极与所述补偿晶体管的控制极连接。
在示例性实施方式中，所述局部驱动电路设置为在所述行控制线的控制下，将所述列控制线的信号或者所述低电压电源线的信号提供至所述补偿晶体管的控制极，控制所述补偿晶体管导通或者断开。
在示例性实施方式中，所述第一控制晶体管为P型晶体管，所述补偿晶体管和所述第二控制晶体管为N型晶体管；
在所述列控制线的信号为第二电平的情况下，所述像素驱动电路在所述行控制线和所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在所述列控制线的信号为第一电平的情况下，所述补偿晶体管在所述列控制线或者所 述低电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述列控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述列控制线的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中为第二电平的情况下，所述局部驱动电路在所述行控制线的控制下降所述低电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述低电压电源线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
在示例性实施方式中，所述第一控制晶体管和所述补偿晶体管为N型晶体管，所述第二控制晶体管为P型晶体管；
在所述列控制线的信号为第二电平的情况下，所述像素驱动电路在所述行控制线和所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在所述列控制线的信号为第一电平的情况下，所述补偿晶体管在所述列控制线或者所述低电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述列控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述列控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中为第一电平的情况下，所述局部驱动电路在所述行控制线的控制下降所述低电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述低电压电源线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
在示例性实施方式中，显示基板还包括列附加控制线和高电压电源线，所述局部驱动电路包括第一控制晶体管和第二控制晶体管；
所述第一控制晶体管的控制极与所述列控制线连接，所述第一控制晶体管的第一极与 所述行控制线连接，所述第一控制晶体管的第二极与所述补偿晶体管的控制极连接；
所述第二控制晶体管的控制极与所述列附加控制线连接，所述第二控制晶体管的第一级与高电压电源线连接，所述第二控制晶体管的第二极与所述补偿晶体管的控制极连接。
在示例性实施方式中，所述局部驱动电路设置为在所述列控制线和所述列附加控制线的控制下，将所述行控制线的信号或者所述高电压电源线的信号提供至所述补偿晶体管的控制极，控制所述补偿晶体管断开或者导通，所述列控制线提供的信号与所述列附加控制线提供的信号相反。
在示例性实施方式中，所述第一控制晶体管、所述第二控制晶体管和所述补偿晶体管为P型晶体管；
在所述列控制线的信号为第一电平、所述列附加控制线的信号为第二电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通或者断开，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在所述列控制线的信号为第二电平、所述列附加控制线的信号为第一电平的情况下，所述局部驱动电路将所述高电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中为第二电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
在示例性实施方式中，显示基板还包括行附加控制线还包括高电压电源线，所述局部驱动电路包括第一控制晶体管和第二控制晶体管；
所述第一控制晶体管的控制极与所述行控制线连接，所述第一控制晶体管的第一极与 所述列控制线连接，所述第一控制晶体管的第二极与所述补偿晶体管的控制极连接；
所述第二控制晶体管的控制极与所述行附加控制线连接，所述第二控制晶体管的第一级与高电压电源线连接，所述第二控制晶体管的第二极与所述补偿晶体管的控制极连接。
在示例性实施方式中，所述局部驱动电路设置为在所述行控制线和所述行附加控制线的控制下，将所述列控制线的信号或者所述高电压电源线的信号提供至所述补偿晶体管的控制极，控制所述补偿晶体管导通或者断开，所述行控制线提供的信号与所述行附加控制线提供的信号相反。
在示例性实施方式中，所述第一控制晶体管、所述第二控制晶体管和所述补偿晶体管为P型晶体管；
在所述列控制线的信号为第一电平的情况下，所述像素驱动电路在所述行控制线、所述行附加控制线和所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在所述列控制线的信号为第二电平的情况下，所述补偿晶体管在所述列控制线或者所述高电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述列控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述列控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中为第二电平的情况下，所述局部驱动电路将所述高电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述高电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
在示例性实施方式中，所述列控制线设置为控制与其连接的一列或者多列局部驱动电路所控制的子像素刷新亮度；所述行控制线设置为控制与其连接的一行或者多行局部驱动电路所控制的子像素刷新亮度，所述行控制线所提供的行控制信号包括刷新亮度的控制信号和维持亮度的控制信号，所述列控制线所述提供的列控制信号包括刷新亮度的控制信号和维持亮度的控制信号；
所述像素驱动电路在所述局部驱动电路所连接的行控制线的行控制信号、列控制线的列控制信号均为刷新亮度的控制信号的情况下，驱动驱动对应的发光器件刷新亮度；所述像素驱动电路在所述局部驱动电路所连接的行控制线的行控制信号和所述列控制线的列控制信号至少一个为维持亮度的控制信号的情况下，驱动驱动对应的发光器件维持原亮度。
第二方面，本公开实施例提供一种显示基板的工作方法，应用于上述任一实施例所述的显示基板，所述显示基板包括多个子像素、至少一个局部驱动电路、至少一个列控制线和至少一个行控制线，至少部分子像素包括发光器件以及驱动所述发光器件发光的像素驱动电路，所述像素驱动电路与其中一个局部驱动电路连接；所述局部驱动电路与至少一个像素驱动电路、其中一个列控制线和其中一个行控制线连接，所述方法包括：
所述局部驱动电路在所述列控制线和所述行控制线的控制下，控制与其连接的像素驱动电路工作，所述像素驱动电路在所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度。
第三方面，本公开实施例提供一种显示装置，包括上述任一实施例所述的显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。附图中每个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1所示为一种显示装置的结构示意图；
图2所示为一种显示装置的结构示意图；
图3所示为一种显示基板的显示区域的局部剖面结构示意图；
图4所示为一种像素电路的等效电路图；
图5所示为一种像素电路的等效电路图；
图6a所示为本公开实施例提供的显示基板中像素驱动电路与局部驱动电路的连接结构示意图；
图6b所示为本公开实施例提供的显示基板中像素驱动电路与局部驱动电路的连接结 构示意图；
图7所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图8所示为本公开示例性实施例提供的一种像素驱动装置的工作时序图；
图9a所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图9b所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图9c所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图10所示为本公开示例性实施例提供的一种像素驱动装置的工作时序图；
图11所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图12a所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图12b所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图13所示为本公开示例性实施例提供的一种像素驱动装置的工作时序图；
图14a所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图14b所示为本公开示例性实施例提供的一种像素驱动装置的工作时序图；
图15a所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图15b所示为本公开示例性实施例提供的一种像素驱动装置的工作时序图；
图15c所示为本公开示例性实施例提供的一种像素驱动装置的等效电路图；
图15d所示为本公开示例性实施例提供的一种像素驱动装置的工作时序图；
图15e所示为本公开示例性实施例提供的一种像素驱动装置的工作时序图；
图16所示为本公开示例性实施例提供的一种画面局部刷新的示意图；
图17所示为一种显示基板中闪烁和分屏的画面示意图；
图18a所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路的基础连接架构示意图；
图18b所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路为1驱1结构的连接示意图；
图18c所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路为1驱2结构的连接示意图；
图18d所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路为1驱4结构的连接示意图；
图18e所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路为1驱8结构的连接示意图；
图18f所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路的连接架构示意图；
图18g所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路的连接架构示意图；
图19a所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路的连接架构示意图；
图19b所示为本公开示例性实施例提供的一种显示基板中像素驱动电路与局部驱动电路的连接架构示意图；
图20所示为本公开实施例提供的一种显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以 参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，晶体管是指至少包括栅极(栅电极)、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。另外，栅极还可以称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。在本公开实施方式中，栅极可以称为控制极。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，圆形、椭圆形、三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似圆形、近似椭圆形、近似三角形、近似矩形、近似梯形、近似五边形或近似六边形等，可以存在公差导致的一些小变形，例如可以存在导角、弧边以及变形等。
本说明书中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“大致相同”是指数值相差10％以内的情况。
在本说明书中，A沿着B方向延伸是指，A可以包括主体部分和与主体部分连接的次要部分，主体部分是线、线段或条形状体，主体部分沿着B方向伸展，且主体部分沿着B方向伸展的长度大于次要部分沿着其它方向伸展的长度。本说明书中所说的“A沿着B方向延伸”均是指“A的主体部分沿着B方向延伸”。
本说明书中所说的“A和B为同层结构”是指，A和B通过同一次构图工艺同时形成。“相同层”不总是意味着层的厚度或层的高度在截面图中是相同的。“A的正投影包含B的正投影”是指，B的正投影落入A的正投影范围内，或者A的正投影覆盖B的正投影。
图1为一种显示装置的外形示意图，外形为一种矩形倒圆角形状。显示装置可以包括：显示基板。在一些示例中，显示基板可以为包括线性边的闭合多边形、包括弯曲边的圆形或椭圆形、或者包括线性边和弯曲边的半圆形或半椭圆形等。在一些示例中，当衬底基板具有线性边时，衬底基板的至少一些拐角可以为曲线。当衬底基板具有矩形形状时，在相邻的线性边彼此交汇处的部分可以采用具有预定曲率的曲线代替。其中，可以根据曲线的位置不同来设定曲率。例如，可以根据曲线开始的位置、曲线的长度等来改变曲率。
在一些示例中，如图1所示，显示基板可以包括显示区域AA和位于显示区域周边的周边区域BB。在一些示例中，显示区域AA可以包括在第二方向Y上相对设置的第一边缘(下边缘)和第二边缘(上边缘)，以及在第一方向X上相对设置的第三边缘(左边缘)和第四边缘(右边缘)。相邻边缘之间可以通过弧形的倒角连接，形成倒圆角的四边形形状。在一些示例中，周边区域BB可以包括：在第二方向Y上相对设置的第一边框(下边框)B1和第二边框(上边框)B2，在第一方向X上相对设置的第三边框(左边框)B3和第四边框(右边框)B4。第一边框B1与第三边框B3和第四边框B4连通，第二边框B2与第三边框B3和第四边框B4连通。
在一些示例中，如图1所示，显示区域AA至少包括多个子像素PX、多条栅线G以及多条数据线D。多条栅线G可以沿第一方向X延伸，多条数据线D可以沿第二方向Y延伸。多条栅线G和多条数据线D在衬底基板上的正投影交叉形成多个子像素区域，每个子像素区域内设置一个子像素PX。多条数据线D与多个子像素PX电连接，多条数据线D可以被配置为向多个子像素PX提供数据信号。多条栅线G与多个子像素PX电连接，多条栅线G可以被配置为向多个子像素PX提供栅极控制信号。在一些示例中，栅极控制信号可以包括扫描信号和发光控制信号。
在一些示例中，如图1所示，第一方向X可以是显示区域中栅线G的延伸方向(行方 向)，第二方向Y可以是显示区域中数据线D的延伸方向(列方向)。第一方向X和第二方向Y可以相互垂直。
在一些示例中，显示区域AA的一个像素单元可以包括三个子像素，三个子像素分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
在一些示例中，子像素的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列；一个像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形(Square)方式排列。然而，本实施例对此并不限定。
在一些示例中，子像素可以包括：像素电路以及与像素电路连接的发光元件。像素电路可以包括多个晶体管和至少一个电容，例如，像素电路可以为3T1C(即3个晶体管和1个电容)结构、7T1C(即7个晶体管和1个电容)结构、5T1C(即5个晶体管和1个电容)结构、8T1C(即8个晶体管和1个电容)结构或者8T2C(即8个晶体管和2个电容)结构等。
在一些示例中，发光元件可以是发光二极管(LED，Light Emitting Diode)、有机发光二极管(OLED，Organic Light Emitting Diode)、量子点发光二极管(QLED，Quantum Dot Light Emitting Diodes)、微LED(包括：mini-LED或micro-LED)等中的任一者。例如，发光元件可以为OLED，发光元件在其对应的像素电路的驱动下可以发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。
图2为一种显示装置的结构示意图。在一些示例中，如图2所示，显示装置可以包括：时序控制器201、数据驱动器202、扫描驱动电路203、发光驱动电路204以及显示基板205。在一些示例中，显示基板205的显示区域可以包括规则排布的多个子像素PX。扫描驱动电路203可以配置为沿扫描线将扫描信号提供到子像素PX；数据驱动器202可以配置为沿数据线将数据电压提供到子像素PX；发光驱动电路204可以配置为沿发光控制线将发光控制信号提供到子像素PX；时序控制器201可以配置为控制扫描驱动电路203、发光驱动电路204和数据驱动器202。
在一些示例中，时序控制器201可以将适于数据驱动器202的规格的灰度值和控制信号提供到数据驱动器202；时序控制器201可以将适于扫描驱动电路203的规格的扫描时钟信号、扫描起始信号等提供到扫描驱动电路203；时序控制器201可以将适于发光驱动电路204的规格的发光时钟信号、发光起始信号等提供到发光驱动电路204。数据驱动器202可以利用从时序控制器201接收的灰度值和控制信号来产生将提供到数据线D1至Dn的数据电压。例如，数据驱动器202可以利用时钟信号对灰度值进行采样，并且以子像素行为单位将与灰度值对应的数据电压施加到数据线D1至Dn。扫描驱动电路203可以通过从时序控制器201接收的扫描时钟信号、扫描起始信号等来产生将提供到扫描线S1至Sm的扫描信号。例如，扫描驱动电路203可以将具有导通电平脉冲的扫描信号顺序地提供到扫描线。在一些示例中，扫描驱动电路203可以包括移位寄存器，可以在扫描时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号。发光驱动电路204可以通过从时序控制器201接收的发光时钟信号、发光起始信号等来产生将提供到发光控制线E1至Eo的发光控制信号。例如，发光驱动电路204可以将具有截止电平脉冲的发光起始信号顺序地提供到发光控制线。发光驱动电路204可以包括移位寄存器，以在发光时钟信号的控制下顺序地将截止电平脉冲形式提供的发光起始信号传输到下一级电路的方式产生发光控制信号。其中，n、m和o均为自然数。
在一些示例中，扫描驱动电路和发光驱动电路可以直接设置在显示基板上。例如，扫描驱动电路可以设置在显示基板的第三边框，发光驱动电路可以设置在显示基板的第四边框；或者，显示基板的第三边框和第四边框均可以设置扫描驱动电路和发光驱动电路。在一些示例中，扫描驱动电路和发光驱动电路可以在形成子像素的工艺中与子像素一起形成。
在一些示例中，数据驱动器可以设置在单独的芯片或印刷电路板上，以通过显示基板上的信号接入引脚连接到子像素。例如，数据驱动器可以采用玻璃上芯片、塑料上芯片、膜上芯片等形成设置在显示基板的第一边框，以连接到信号接入引脚。时序控制器可以与数据驱动器分开设置或者与数据驱动器一体设置。然而，本实施例对此并不限定。在一些示例中，数据驱动器可以直接设置在显示基板上。
图3为一种显示基板的剖面结构示意图，示意了OLED显示基板三个子像素的结构。如图3所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103以及设置在发光结构层103远离基底101一侧的封装层104。在一些可能的实现方式中，显示基板可以包括 其它膜层，如隔垫柱等，本公开在此不做限定。
在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括构成像素驱动电路的多个晶体管和存储电容。发光结构层103可以包括阳极301、有机发光层302和阴极303，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层302与阳极301连接，阴极303与有机发光层302连接，有机发光层302在阳极301和阴极303驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。
在示例性实施方式中，有机发光层302可以包括叠设的空穴注入层(Hole Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或者8T1C结构。图4为一种像素驱动电路的等效电路示意图。如图4所示，像素驱动电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)和1个存储电容C，像素驱动电路可以与7个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、发光信号线E、初始信号线INIT、第一电源线VDD和第二电源线VSS)连接。
在示例性实施方式中，像素驱动电路可以包括第一节点N1、第二节点N2和第三节点N3。其中，第一节点N1分别与第三晶体管T3的第一极、第四晶体管T4的第二极和第五晶体管T5的第二极连接，第二节点N2分别与第一晶体管T1的第二极、第二晶体管T2的第一极、第三晶体管T3的控制极和存储电容C的第二端连接，第三节点N3分别与第二晶体管T2的第二极、第三晶体管T3的第二极和第六晶体管T6的第一极连接。
在示例性实施方式中，存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第二节点N2连接，即存储电容C的第二端与第三晶体管T3的控制极连接。
第一晶体管T1的控制极与第二扫描信号线S2连接，第一晶体管T1的第一极与初始信号线INIT连接，第一晶体管的第二极与第二节点N2连接。当导通电平扫描信号施加到第二扫描信号线S2时，第一晶体管T1将初始化电压传输到第三晶体管T3的控制极，以使第三晶体管T3的控制极的电荷量初始化。
第二晶体管T2的控制极与第一扫描信号线S1连接，第二晶体管T2的第一极与第二节点N2连接，第二晶体管T2的第二极与第三节点N3连接。当导通电平扫描信号施加到第一扫描信号线S1时，第二晶体管T2使第三晶体管T3的控制极与第二极连接。
第三晶体管T3的控制极与第二节点N2连接，即第三晶体管T3的控制极与存储电容C的第二端连接，第三晶体管T3的第一极与第一节点N1连接，第三晶体管T3的第二极与第三节点N3连接。第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据其控制极与第一极之间的电位差来确定在第一电源线VDD与第二电源线VSS之间流动的驱动电流的量。
第四晶体管T4的控制极与第一扫描信号线S1连接，第四晶体管T4的第一极与数据信号线D连接，第四晶体管T4的第二极与第一节点N1连接。第四晶体管T4可以称为开关晶体管、扫描晶体管等，当导通电平扫描信号施加到第一扫描信号线S1时，第四晶体管T4使数据信号线D的数据电压输入到像素驱动电路。
第五晶体管T5的控制极与发光信号线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第一节点N1连接。第六晶体管T6的控制极与发光信号线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与发光器件的第一极连接。第五晶体管T5和第六晶体管T6可以称为发光晶体管。当导通电平发光信号施加到发光信号线E时，第五晶体管T5和第六晶体管T6通过在第一电源线VDD与第二电源线VSS之间形成驱动电流路径而使发光器件发光。
第七晶体管T7的控制极与第一扫描信号线S1连接，第七晶体管T7的第一极与初始信号线INIT连接，第七晶体管T7的第二极与发光器件的第一极连接。当导通电平扫描信号施加到第一扫描信号线S1时，第七晶体管T7将初始化电压传输到发光器件的第一极，以使发光器件的第一极中累积的电荷量初始化或释放发光器件的第一极中累积的电荷量。
在示例性实施方式中，发光器件的第二极与第二电源线VSS连接，第二电源线VSS 的信号为低电平信号，第一电源线VDD的信号为持续提供高电平信号。第一扫描信号线S1为本显示行像素驱动电路中的扫描信号线，第二扫描信号线S2为上一显示行像素驱动电路中的扫描信号线，即对于第n显示行，第一扫描信号线S1为S(n)，第二扫描信号线S2为S(n-1)，本显示行的第二扫描信号线S2与上一显示行像素驱动电路中的第一扫描信号线S1为同一信号线，可以减少显示面板的信号线，实现显示面板的窄边框。
在示例性实施方式中，第一扫描信号线S1、第二扫描信号线S2、发光信号线E和初始信号线INIT沿水平方向延伸，第二电源线VSS、第一电源线VDD和数据信号线D沿竖直方向延伸。
在示例性实施方式中，发光器件可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是P型晶体管(如图4所示)，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，第一晶体管T1到第七晶体管T7可以包括P型晶体管和N型晶体管。如图5所示，为一种像素驱动电路的等效电路示意图，在图5中第二晶体管T2为N型晶体管(即氧化物薄膜晶体管)，第一晶体管T1、第三晶体管T3至第八晶体管T8为P型晶体管(即低温多晶硅薄膜晶体管)，低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势实现低频驱动、减少静态画面的反复刷新来降低驱动功耗，可以降低功耗、提高显示品质。如图5所示，像素驱动电路可以包括8个晶体管(第一晶体管T1到第八晶体管T8)和1个存储电容C，像素驱动电路可以与11个信号线(数据信号线D、第一扫描信号线S1、第二扫描信号线S2、第三扫描信号线S3、第四扫描信号线S4、发光信号线E、第一初始信号线INIT1、第二初始信号线INIT2、第三初始信号线INIT3、第一电源线VDD和第二电源线VSS)连接。与图4相比，图5的区别在于：新增了第八晶体管T8、第三初始信号线INIT3、第三扫描信号线S3和第四扫描信号线S4，第三扫描信号线S3与第二晶体管T2的控制极连接，第四扫描信号线S4与第四晶体管T4的控制极连接；第二晶体管T2为 N型晶体管，第一扫描信号线S1还与第八晶体管T8的控制极电连接，第八晶体管T8的第一极与第三初始信号线INIT3连接，第八晶体管T8的第二极与第一节点N连接；第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管T1的第二极与第三节点N3电连接。
在一些示例中，第一电源线VDD可以配置为向像素电路提供恒定的第二电压信号，第二电源线VSS可以配置为向像素电路提供恒定的第二电压信号，并且第一电压信号可以大于第二电压信号。第一扫描线S1可以配置为向像素电路提供第一扫描信号，第二扫描线S2可以配置为向像素电路提供第二扫描信号，第三扫描线S3可以配置为向像素电路提供第三扫描信号，第四扫描线S4可以配置为向像素电路提供第四扫描信号，数据线D可以配置为向像素电路提供数据信号，发光控制线E可以配置为向像素电路提供发光控制信号。
在一些示例中，第一初始信号线INIT1可以配置为向像素电路提供第一初始信号，第二初始信号线INIT2可以配置为向像素电路提供第二初始信号。例如，第一初始信号可以不同于第二初始信号。第一初始信号和第二初始信号可以为恒压信号，其大小例如可以介于第一电压信号和第二电压信号之间，但不限于此。在另一些示例中，第一初始信号与第二初始信号可以相同，可以仅设置第一初始信号线来提供第一初始信号。
OLED显示基板在更新画面过程中，在一帧内对全部像素电压进行初始化和写入，对于较少更新的画面显示过程中，例如，息屏显示技术(英文全称为Alwayson Display，简写为AOD)、静态画面等，显示基板中的大部分像素电压并不需要更新，即可以通过低漏电的LTPO晶体管(TFT)维持在原有的显示亮度。在实际的OLED显示产品中，在更新画面过程中，仍需要对这些较少更新的画面所对应的像素电压反复刷写，存在功耗高的技术问题。
本公开实施例提供一种显示基板，可以包括多个子像素、至少一个局部驱动电路、至少一个列控制线和至少一个行控制线，至少部分子像素可以包括发光器件以及驱动发光器件发光的像素驱动电路，像素驱动电路与其中一个局部驱动电路连接；
局部驱动电路可以与至少一个像素驱动电路、其中一个列控制线和其中一个行控制线连接，设置为在列控制线和行控制线的控制下，控制与其连接的像素驱动电路工作；像素驱动电路在局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度。
本公开实施例提供的显示基板，局部驱动电路设置为在列控制线和行控制线的控制下，控制与其连接的像素驱动电路工作，像素驱动电路在局部驱动电路的控制下，驱动对应的 发光器件维持原亮度或者刷新亮度，可以降低功耗。
如图6a和图6b所示，本公开实施例提供的显示基板中，可以包括多个子像素、至少一个局部驱动电路60、至少一个列控制线C-Gate和至少一个行控制线N-Gate，至少部分子像素可以包括发光器件以及驱动发光器件发光的像素驱动电路50，像素驱动电路50与其中一个局部驱动电路60连接；
局部驱动电路60可以与至少一个像素驱动电路50、其中一个列控制线C-Gate和其中一个行控制线N-Gate连接，设置为在列控制线C-Gate和行控制线N-Gate的控制下，控制与其连接的像素驱动电路50工作；像素驱动电路50在局部驱动电路60的控制下，驱动对应的发光器件维持原亮度或者刷新亮度。
在示例性实施方式中，多个子像素中的像素驱动电路50可以形成多行和多列，局部驱动电路60可以位于相邻两行像素驱动电路50之间，局部驱动电路60与至少一行中的至少部分像素驱动电路50连接；局部驱动电路60的数量为多个，多个局部驱动电路60形成多行和多列，行控制线N-Gate可以与至少一行局部驱动电路60连接，设置为向与其连接的局部驱动电路60提供行控制信号；列控制线C-Gate可以与至少一列局部驱动电路60连接，设置为向与其连接的局部驱动电路60提供列控制信号。图6a中所示为行控制线N-Gate与一行局部驱动电路60连接，列控制线C-Gate与一列局部驱动电路60连接；图6b中所示为行控制线N-Gate与两行局部驱动电路60连接，列控制线C-Gate与两列局部驱动电路60连接。
在示例性实施方式中，如图6a所示，局部驱动电路60可以与一行像素驱动电路50中相邻的n个像素驱动电路50连接，n为正整数；行控制线N-Gate与一行局部驱动电路60中的多个局部驱动电路60连接；列控制线C-Gate与一列局部驱动电路60中的多个局部驱动电路60连接。
在示例性实施方式中，列控制线C-Gate可以设置为控制与其连接的一列或者多列局部驱动电路60所控制的子像素刷新亮度(可以简称为列刷新)；行控制线N-Gate可以设置为控制与其连接的一行或者多行局部驱动电路60所控制的子像素刷新亮度(可以简称为行刷新)，行控制线N-Gate所提供的行控制信号可以包括刷新亮度的行控制信号和维持亮度的行控制信号(即行控制信号可以包括刷新亮度的控制信号和维持亮度的控制信号)，列控制线C-Gate所述提供的列控制信号可以包括刷新亮度的列控制信号和维持亮度的列控制信号(即列控制信号可以包括刷新亮度的控制信号和维持亮度的控制信号)。 像素驱动电路50可以在局部驱动电路60所连接的行控制线N-Gate的行控制信号、列控制线C-Gate的列控制信号均为刷新亮度的控制信号的情况下，驱动驱动对应的发光器件刷新亮度；像素驱动电路50在局部驱动电路60所连接的行控制线N-Gate的行控制信号和列控制线C-Gate的列控制信号至少一个为维持亮度的控制信号的情况下，驱动驱动对应的发光器件维持原亮度。
在示例性实施方式中，显示基板中的多个像素驱动电路50可以在局部驱动电路60所连接的行控制线N-Gate的行控制信号、列控制线C-Gate的列控制信号的控制下驱动对应的发光器件L发光，可以通过行控制线N-Gate和列控制线C-Gate提供的信号控制显示基板中的子像素实现局部刷新，即可以对显示基板的局部画面进行更新，而其余画面则不需要多次充放电(例如，息屏显示技术、静态画面等不需要多次充放电，显示基板中的大部分像素电压并不需要更新)，可以进一步降低显示基板的功耗，或者可以通过显示画面局部更新实现显示产品的超低功耗，例如可以实现可穿戴显示设备、移动显示设备(mobile)、笔记本(NB)等OLED显示产品的超低功耗。
在示例性实施方式中，像素驱动电路50可以包括补偿晶体管T2，局部驱动电路60可以设置为在列控制线C-Gate和行控制线N-Gate的控制下，控制补偿晶体管T2导通或者断开。
在示例性实施方式中，如图9a至图9c所示，局部驱动电路60可以包括第一控制晶体管T9，第一控制晶体管T9的控制极与列控制线C-Gate连接，第一控制晶体管T9的第一极与行控制线N-Gate连接，第一控制晶体管T9的第二极与补偿晶体管T2的控制极连接。如图9a至图9c所示，像素驱动电路50中的第九晶体管T9可以作为第一控制晶体管，第二晶体管T2可以作为补偿晶体管。
在示例性实施方式中，局部驱动电路60设置为在列控制线C-Gate的控制下，将行控制线N-Gate的信号提供至补偿晶体管T2的控制极或者控制补偿晶体管T2的控制极维持原电位。
在示例性实施方式中，如图9a所示，第一控制晶体管T9为P型晶体管，补偿晶体管T2可以为N型晶体管；
在列控制线C-Gate的信号为第一电平的情况下，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下导通或者断开，像素驱动电路50在行控制线N-Gate的信号的控制下，驱动对应的发光 器件维持原亮度或者刷新亮度；
在列控制线C-Gate的信号为第二电平的情况下，补偿晶体管T2在原电位的控制下断开，像素驱动电路50驱动对应的发光器件维持原亮度。
在示例性实施方式中，如图9b所示，第一控制晶体管T9和补偿晶体管T2可以为N型晶体管；
在列控制线C-Gate的信号为第二电平的情况下，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，像素驱动电路50在行控制线N-Gate的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在列控制线C-Gate的信号为第一电平的情况下，补偿晶体管T2在原电位的控制下断开，像素驱动电路50驱动对应的发光器件维持原亮度。在示例性实施方式中，如图9c所示，局部驱动电路60还可以包括第一电容C1，第一电容C1的第一端与恒压电源线VX连接，第一电容C1的第二端与第一控制晶体管T9的第二极连接。在示例性实施方式中，第一电容C1可以在列控制线C-Gate关闭第一控制晶体管T9的时间段内，控制第五节点N5的电位保持稳定，以及可以防止第一控制晶体管T9漏电导致第五节点N5的电压发生较大的波动。在图9b的结构中也可以增加第一电容C1，维持第五节点N5的电位稳定。在示例性实施方式中，恒压电源线VX可以为直流信号，例如，恒压电源线VX可以为第一电源线VDD、初始信号线INIT(例如可以为第一初始信号线INIT1、第二初始信号线INIT2、第三初始信号线INIT3中的其中一个)、低电压电源线VGL、高电压电源线VGH中的其中一个，即第一电源线VDD、第一初始信号线INIT1、第二初始信号线INIT2、第三初始信号线INIT3、低电压电源线VGL、高电压电源线VGH的其中一个可以作为恒压电源线VX。
在图9a和图9c所示的等效电路图中，列控制线C-Gate的信号中，第一电平可以为刷新亮度的控制信号，第二电平可以为维持亮度的控制信号。在图9b所示的等效电路图中，列控制线C-Gate的信号中，第二电平可以为刷新亮度的控制信号，第一电平可以为维持亮度的控制信号。
在示例性实施方式中，如图7和图11所示，局部驱动电路60还可以包括第二控制晶体管T10，第二控制晶体管T10的控制极与列控制线C-Gate连接，第二控制晶体管T10的第二极与补偿晶体管T2的控制极连接，第二控制晶体管T10的第一极与低电压电源线连接；
局部驱动电路60设置为在列控制线C-Gate的控制下，将行控制线N-Gate的信号或 者低电压电源线的信号提供至补偿晶体管T2的控制极。
在示例性实施方式中，像素驱动电路50中的第十晶体管T10可以作为第二控制晶体管。
在示例性实施方式中，如图7所示，第一控制晶体管T9可以为P型晶体管，补偿晶体管T2和第二控制晶体管T10可以为N型晶体管；
在列控制线C-Gate的信号为第一电平的情况下，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下导通或者断开，像素驱动电路50在行控制线N-Gate的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在列控制线C-Gate的信号为第二电平的情况下，局部驱动电路60将低电压电源线的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在低电压电源线的信号的控制下断开，像素驱动电路50驱动对应的发光器件维持原亮度。
在图7所示的等效电路图中，列控制线C-Gate的信号中，第一电平可以为刷新亮度的控制信号，第二电平可以为维持亮度的控制信号。
在示例性实施方式中，在图7和图9a所示的等效电路图中，在列控制线C-Gate的信号为第一电平，且行控制线N-Gate在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在像素驱动电路50一个工作帧中的复位阶段和阈值补偿阶段，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下导通，像素驱动电路50在该工作帧驱动对应的发光器件刷新亮度；
在列控制线C-Gate的信号为第一电平，且行控制线N-Gate在像素驱动电路50一个工作帧中为第一电平的情况下，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下断开，像素驱动电路50在该工作帧驱动对应的发光器件维持原亮度。
在图7和图9a中，在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段中，行控制线N-Gate的信号中，第二电平为刷新亮度的控制信号，第一电平为维持亮度的控制信号。图7和图9a所示等效电路图的工作时序图可以如图8所示，图9b所示的等效电路图的工作时序图可以如图10所示。
在示例性实施方式中，如图11所示，第一控制晶体管T9和补偿晶体管T2为N型晶体管，第二控制晶体管T10为P型晶体管；
在列控制线C-Gate的信号为第二电平的情况下，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下导通或者断开，像素驱动电路50在行控制线N-Gate的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在列控制线C-Gate的信号为第一电平的情况下，局部驱动电路60将低电压电源线的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在低电压电源线的控制下断开，像素驱动电路50驱动对应的发光器件维持原亮度。
在图11所示等效电路图中，列控制线C-Gate的信号中，第二电平可以为刷新亮度的控制信号，第一电平可以为维持亮度的控制信号。
在示例性实施方式中，在列控制线C-Gate的信号为第二电平，且行控制线N-Gate在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在像素驱动电路50一个工作帧中的复位阶段和阈值补偿阶段，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下导通，像素驱动电路50在该工作帧驱动对应的发光器件刷新亮度；
在列控制线C-Gate的信号为第二电平，且行控制线N-Gate在像素驱动电路50一个工作帧中为第一电平的情况下，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下断开，像素驱动电路50在该工作帧驱动对应的发光器件维持原亮度。
在图9b和图11中，在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段中，行控制线N-Gate的信号中，第二电平为刷新亮度的控制信号，第一电平为维持亮度的控制信号。图9b和图11所示等效电路图的工作时序图可以如图10所示。
在示例性实施方式中，如图12a和图12b所示，显示基板还可以包括低电压电源线，局部驱动电路60可以包括第一控制晶体管T9和第二控制晶体管T10；
第一控制晶体管T9的控制极与行控制线N-Gate连接，第一控制晶体管T9的第一极与列控制线C-Gate连接，第一控制晶体管T9的第二极与补偿晶体管T2的控制极连接；
第二控制晶体管T10的控制极与行控制线N-Gate连接，第二控制晶体管T10的第一 级与低电压电源线连接，第二控制晶体管T10的第二极与补偿晶体管T2的控制极连接。
在示例性实施方式中，在图12a和图12b所示的结构中，局部驱动电路60可以设置为在行控制线N-Gate的控制下，将列控制线C-Gate的信号或者低电压电源线的信号提供至补偿晶体管T2的控制极，控制补偿晶体管T2导通或者断开。
在示例性实施方式中，如图12a所示，第一控制晶体管T9可以为P型晶体管，补偿晶体管T2和第二控制晶体管T10可以为N型晶体管；
在列控制线C-Gate的信号为第二电平的情况下，像素驱动电路50在行控制线N-Gate和局部驱动电路60的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在列控制线C-Gate的信号为第一电平的情况下，补偿晶体管T2在列控制线C-Gate或者低电压电源线的信号的控制下断开，像素驱动电路50驱动对应的发光器件维持原亮度。
在图12a所示等效电路图中，列控制线C-Gate的信号中，第二电平可以为刷新亮度的控制信号，第一电平可以为维持亮度的控制信号。
在示例性实施方式中，在图12a所示结构中，在列控制线C-Gate的信号为第二电平，且行控制线N-Gate在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在像素驱动电路50一个工作帧中的复位阶段和阈值补偿阶段，局部驱动电路60将列控制线C-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在列控制线C-Gate的控制下导通，像素驱动电路50在该工作帧驱动对应的发光器件刷新亮度；
在列控制线C-Gate的信号为第二电平，且行控制线N-Gate在像素驱动电路50一个工作帧中为第二电平的情况下，局部驱动电路60在行控制线N-Gate的控制下降低电压电源线的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在低电压电源线的信号的控制下断开，像素驱动电路50在该工作帧驱动对应的发光器件维持原亮度。
在图12a中，在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段中，行控制线N-Gate的信号中，第一电平为刷新亮度的控制信号，第二电平为维持亮度的控制信号。图12a所示等效电路图的工作时序图可以如图13所示。
在示例性实施方式中，如图12b所示，第一控制晶体管T9和补偿晶体管T2可以为N型晶体管，第二控制晶体管T10可以为P型晶体管；
在列控制线C-Gate的信号为第二电平的情况下，像素驱动电路50在行控制线N-Gate 和局部驱动电路60的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在列控制线C-Gate的信号为第一电平的情况下，补偿晶体管T2在列控制线C-Gate或者低电压电源线的信号的控制下断开，像素驱动电路50驱动对应的发光器件维持原亮度。
在图12b所示等效电路图中，列控制线C-Gate的信号中，第二电平可以为刷新亮度的控制信号，第一电平可以为维持亮度的控制信号。
在示例性实施方式中，在图12b所示结构中，在列控制线C-Gate的信号为第二电平，且行控制线N-Gate在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在像素驱动电路50一个工作帧中的复位阶段和阈值补偿阶段，局部驱动电路60将列控制线C-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在列控制线C-Gate的信号的控制下导通，像素驱动电路50在该工作帧驱动对应的发光器件刷新亮度；
在列控制线C-Gate的信号为第二电平，且行控制线N-Gate在像素驱动电路50一个工作帧中为第一电平的情况下，局部驱动电路60在行控制线N-Gate的控制下降低电压电源线的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在低电压电源线的信号的控制下断开，像素驱动电路50在该工作帧驱动对应的发光器件维持原亮度。
在图12b中，在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段中，行控制线N-Gate的信号中，第二电平为刷新亮度的控制信号，第一电平为维持亮度的控制信号。图12b所示等效电路图的工作时序图可以如图10所示。
在示例性实施方式中，如图14a所示，显示基板还可以包括列附加控制线C-Gate-N和高电压电源线，局部驱动电路60可以包括第一控制晶体管T9和第二控制晶体管T10；
第一控制晶体管T9的控制极与列控制线C-Gate连接，第一控制晶体管T9的第一极与行控制线N-Gate连接，第一控制晶体管T9的第二极与补偿晶体管T2的控制极连接；
第二控制晶体管T10的控制极与列附加控制线C-Gate-N连接，第二控制晶体管T10的第一级与高电压电源线连接，第二控制晶体管T10的第二极与补偿晶体管T2的控制极连接。
在示例性实施方式中，在图14a所示结构中，局部驱动电路60可以设置为在列控制线C-Gate和列附加控制线C-Gate-N的控制下，将行控制线N-Gate的信号或者高电压电 源线的信号提供至补偿晶体管T2的控制极，控制补偿晶体管T2断开或者导通，列控制线C-Gate提供的信号与列附加控制线C-Gate-N提供的信号相反。
在示例性实施方式中，在图14a所示结构中，第一控制晶体管T9、第二控制晶体管T10和补偿晶体管T2可以为P型晶体管；
在列控制线C-Gate的信号为第一电平、列附加控制线C-Gate-N的信号为第二电平的情况下，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下导通或者断开，像素驱动电路50在行控制线N-Gate的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在列控制线C-Gate的信号为第二电平、列附加控制线C-Gate-N的信号为第一电平的情况下，局部驱动电路60将高电压电源线的信号提供至补偿晶体管T2的控制极，补偿晶体管T2断开，像素驱动电路50驱动对应的发光器件维持原亮度。
在示例性实施方式中，在图14a所示结构中，在列控制线C-Gate的信号为第一电平，且行控制线N-Gate在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在像素驱动电路50一个工作帧中的复位阶段和阈值补偿阶段，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下导通，像素驱动电路50在该工作帧驱动对应的发光器件刷新亮度；
在列控制线C-Gate的信号为第一电平，且行控制线N-Gate在像素驱动电路50一个工作帧中为第二电平的情况下，局部驱动电路60将行控制线N-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在行控制线N-Gate的信号的控制下断开，像素驱动电路50在该工作帧驱动对应的发光器件维持原亮度。
在图14a所示等效电路图中，列控制线C-Gate的信号中，第二电平可以为刷新亮度的控制信号，第一电平可以为维持亮度的控制信号；在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段中，行控制线N-Gate的信号中，第一电平为刷新亮度的控制信号，第二电平为维持亮度的控制信号。图14a所示等效电路图的工作时序图可以如图14b所示。
在示例性实施方式中，如图15a所示，显示基板还可以包括行附加控制线N-Gate-N还包括高电压电源线，局部驱动电路60包括第一控制晶体管T9和第二控制晶体管T10；
第一控制晶体管T9的控制极与行控制线N-Gate连接，第一控制晶体管T9的第一极与列控制线C-Gate连接，第一控制晶体管T9的第二极与补偿晶体管T2的控制极连接；
第二控制晶体管T10的控制极与行附加控制线N-Gate-N连接，第二控制晶体管T10的第一级与高电压电源线连接，第二控制晶体管T10的第二极与补偿晶体管T2的控制极连接。
在示例性实施方式中，在图15a所示结构中，局部驱动电路60设置为在行控制线N-Gate和行附加控制线N-Gate-N的控制下，将列控制线C-Gate的信号或者高电压电源线的信号提供至补偿晶体管T2的控制极，控制补偿晶体管T2导通或者断开，行控制线N-Gate提供的信号与行附加控制线N-Gate-N提供的信号相反。
在示例性实施方式中，在图15a所示结构中，第一控制晶体管T9、第二控制晶体管T10和补偿晶体管T2可以为P型晶体管；
在列控制线C-Gate的信号为第一电平的情况下，像素驱动电路50在行控制线N-Gate、行附加控制线N-Gate-N和局部驱动电路60的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
在列控制线C-Gate的信号为第二电平的情况下，补偿晶体管T2在列控制线C-Gate或者高电压电源线的信号的控制下断开，像素驱动电路50驱动对应的发光器件维持原亮度。
在示例性实施方式中，在图15a所示结构中，在列控制线C-Gate的信号为第一电平，且行控制线N-Gate在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在像素驱动电路50一个工作帧中的复位阶段和阈值补偿阶段，局部驱动电路60将列控制线C-Gate的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在列控制线C-Gate的信号的控制下导通，像素驱动电路50在该工作帧驱动对应的发光器件刷新亮度；
在列控制线C-Gate的信号为第一电平，且行控制线N-Gate在像素驱动电路50一个工作帧中为第二电平的情况下，局部驱动电路60将高电压电源线的信号提供至补偿晶体管T2的控制极，补偿晶体管T2在高电压电源线的信号的控制下断开，像素驱动电路50驱动对应的发光器件维持原亮度。
在图15a所示等效电路图中，列控制线C-Gate的信号中，第一电平可以为刷新亮度 的控制信号，第二电平可以为维持亮度的控制信号；在像素驱动电路50一个工作帧中的复位阶段、阈值补偿阶段中，行控制线N-Gate的信号中，第一电平为刷新亮度的控制信号，第二电平为维持亮度的控制信号。图15a所示等效电路图的工作时序图可以如图15b所示。
在示例性实施方式中，在图8、图10、图13、图14b和图15b所示的工作时序中，每个工作时序图中可以包括四种工作帧的时序，四种工作帧的时序的工作过程分别为：P11至P15、P21至P25、P31至P35、P41至P45，其中，像素驱动电路50在一个工作帧中的复位阶段、阈值补偿阶段分别为：P11至P13、P21至P23、P31至P33、P41至P43。
在示例性实施方式中，第一电平可以为低电平信号，第二电平可以为高电平信号。像素驱动电路50中的第二晶体管T2可以作为补偿晶体管，局部驱动电路60中的第九晶体管T9可以作为第一控制晶体管、第十晶体管T10可以作为第二控制晶体管。
在示例性实施方式中，像素驱动电路50与其连接的局部驱动电路60构成像素驱动装置，由像素驱动装置中的像素驱动电路50和局部驱动电路60驱动对应的发光器件L发光。
在示例性实施方式中，在图7、图9a至图9c、图11至图12b、图14a和图15a所示的等效电路图中，第一控制晶体管T9晶体管通过补偿晶体管T2和第五节点N5与第一节点N1隔离，在第九晶体管T9的控制极发生跳变时，会短暂影响到第五节点N5的电压，但不会影响第一节点N1的电压，所以不会导致驱动晶体管(即第三晶体管T3)的电流发生变化，在像素驱动电路50驱动对应的发光器件L发光的过程中，不会发生闪烁或者分屏的现象。
在示例性实施方式中，像素驱动电路50的结构可以不限于图4、图5、图7、图9a至图9c、图11至图12b、图14a和图15a所示，只要通过局部驱动电路60控制像素驱动电路50中的补偿晶体管(即与驱动晶体管T3的连接的晶体管)导通或者断开，从而控制对驱动晶体管T3控制极的阈值补偿即可，像素驱动电路50的等效电路图可以如图15c至图15d所示。
如图15c所示，像素驱动电路50可以包括第二晶体管T2(作为补偿晶体管)、第三晶体管T3(作为驱动晶体管)、第四晶体管T4(作为数据写入晶体管)和存储电容C；其中，第二晶体管T2的控制极与局部驱动电路60的第五节点N5连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第三节点N3连接；第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体 管T3的第二极与第三节点N3连接；第四晶体管T4的控制极与第一扫描线Gate1连接，第四晶体管T4的第一极与数据线Data连接，第四晶体管T4的第二极与第二节点N2连接，第二节点N2可以与第一电源线VDD连接。局部驱动电路60可以基于第四晶体管T4控制第二晶体管T2对第一节点N1进行阈值补偿写入驱动晶体管T3的阈值电压vth。
如图15d所示，局部区电路60可以包括第一局部驱动电路601至第四局部驱动电路604，像素驱动电路50可以包括第一晶体管T1(作为初始行晶体管)、第二晶体管T2(作为补偿晶体管)、第三晶体管T3(作为驱动晶体管)、第四晶体管T4(作为数据写入晶体管)、第五晶体管T5(作为发光晶体管)、第六晶体管T6(作为发光晶体管)、第七晶体管T7(作为初始行晶体管)、第八晶体管T8、第十一晶体管T11、第一电容C11和第二电容C12；其中，第一晶体管T1的控制极与第一局部驱动电路601连接，第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管T1的第二极与第一节点N1连接；第二晶体管T2的控制极与第二局部驱动电路602连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第三节点N3连接；第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接；第四晶体管T4的控制极与第三局部驱动电路603连接，第四晶体管T4的第一极与数据线Data连接，第四晶体管T4的第二极与第六节点N6连接；第五晶体管T5的控制极与发光线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接；第六晶体管T6的控制极与发光线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点N4连接；第七晶体管T7的控制极与第一复位线Reset1连接，第七晶体管T7的第一极与第二初始信号线INIT2连接，第七晶体管T7的第二极与第四节点N4连接；第八晶体管T8的控制极与第一复位线Reset1连接，第八晶体管T8的第一极与偏压线Vbias连接，第八晶体管T8的第二极与第二节点N2连接；第十一晶体管T11的控制极与第四局部驱动电路604连接，第十一晶体管T11的第一极与参考电压线Vref连接，第十一晶体管T11的第二极与第六节点N6连接；第一电容C11的第一端与第一电源线VDD连接，第一电容C11的第二端与第六节点N6连接；第二电容C12的第一端与第六节点N6连接，第二电容C12的第二端与第一节点N1连接。第一局部驱动电路601至第四局部驱动电路604可以为上述任一实施例所述的局部驱动电路60，第一局部驱动电路601至第三局部驱动电路604的电路结构可以相同或者不同；在示例性实施方式中，第一局部驱动电路601至第四局部驱动电路604可以为同一个局部驱动电路60分别与第一晶体管T1、第二晶体管T2、第四晶体管T4、 第十一晶体管T11的控制极连接。局部驱动电路60可以基于第四晶体管T4控制第八晶体管T8对第一节点N1进行阈值补偿写入驱动晶体管T3的阈值电压vth。
如图15e所示，局部区电路60可以包括第一局部驱动电路601至第三局部驱动电路603，像素驱动电路50可以包括第一晶体管T1(作为初始行晶体管)、第二晶体管T2(作为初始化晶体管)、第三晶体管T3(作为驱动晶体管)、第四晶体管T4(作为数据写入晶体管)、第五晶体管T5(作为发光晶体管)和电容C；其中，第一晶体管T1的控制极与第一局部驱动电路601连接，第一晶体管T1的第一极与第一低电压电源线VSS1连接，第一晶体管T1的第二极与第三节点N3连接；第二晶体管T2的控制极与第二局部驱动电路602连接，第二晶体管T2的第一极与第二低电压电源线VSS2连接，第二晶体管T2的第二极与第一节点N1连接；第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接；第四晶体管T4的控制极与第三局部驱动电路603连接，第四晶体管T4的第一极与数据线Data连接，第四晶体管T4的第二极与第一节点N1连接；第五晶体管T5的控制极与发光线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接；电容C的第一端与第一节点N1连接，电容C1的第二端与第三节点N3连接。第一局部驱动电路601至第三局部驱动电路603可以为上述任一实施例所述的局部驱动电路60，第一局部驱动电路601至第三局部驱动电路603的电路结构可以相同或者不同；在示例性实施方式中，第一局部驱动电路601至第三局部驱动电路603可以为同一个局部驱动电路60分别与第一晶体管T1、第二晶体管T2、第四晶体管T4的控制极连接。局部驱动电路60可以基于第四晶体管T4控制对第一节点N1进行阈值补偿写入驱动晶体管T3的阈值电压vth。
由上可知，可以通过局部驱动电路60控制像素驱动电路50中与驱动晶体管T3连接的晶体管的控制极，来控制对驱动晶体管T3的控制极的阈值补偿，从而控制显示基板的局部区域像素的刷新。
下面结合附图详细说明本公开实施例的技术方案。
如图7所示，为本公开实施例提供的一种像素驱动装置的等效电路图，像素驱动装置可以包括像素驱动电路50和局部驱动电路60，如图7所示，像素驱动电路50可以与局部驱动电路以及10个信号线(数据线Data、第一扫描线Gate1、第一复位线Reset1、第二复位线Reset2、发光线E、第一初始信号线INIT1、第二初始信号线INIT2、第三初始 信号线INIT3、第一电源线VDD和第二电源线VSS)连接。其中，栅线包括：第一扫描线Gate1、第一复位线Reset1、第二复位线Reset2、发光线E。
如图7所示，像素驱动电路50可以包括第一晶体管T1至第八晶体管T8、电容C(可以称为存储电容)。第一晶体管T1的控制极与第一复位线Reset1连接，第一晶体管T1的第一极与第一初始信号线INIT1连接，第一晶体管的第二极与第三节点N3连接。第二晶体管T2的控制极与局部驱动电路连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第三节点N3连接。第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。第四晶体管T4的控制极与第一扫描线Gate1连接，第四晶体管T4的第一极与数据线Data连接，第四晶体管T4的第二极与第二节点N2连接。第五晶体管T5的控制极与发光线E连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接。第六晶体管T6的控制极与发光线E连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点N4连接。第七晶体管T7的控制极与第二复位线Reset2连接，第七晶体管T7的第一极与第二初始信号线INIT2连接，第七晶体管T7的第二极与第四节点N4连接。第八晶体管T8的控制极与第二复位线Reset2连接，第八晶体管T8的第一极与第三初始信号线INIT3连接，第八晶体管T8的第二极与第二节点N2连接，存储电容C的第一端与第一电源线VDD连接，存储电容C的第二端与第一节点N1连接。
在示例性实施方式中，发光器件的第一电极与第四节点N4电连接，发光器件的第二电极与第二电源线VSS连接。
在示例性实施方式中，第二电源线VSS的信号可以为低电平信号，第一电源线VDD的信号可以为高电平信号。
如图7所示，局部驱动电路60可以与至少一个像素驱动电路50、列控制线C-Gate、行控制线N-Gate连接。局部驱动电路60可以包括第九晶体管T9和第十晶体管T10。
第九晶体管T9的控制极与列控制线C-Gate连接，第九晶体管T9的第一极与行控制线N-Gate连接；第十晶体管T10的控制极与列控制线C-Gate连接，第十晶体管T10的第一极与行控制线N-Gate连接第十晶体管T10的第二极与低电压电源线VGL连接。
按照晶体管的特性区分可以将晶体管分为N型晶体管和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)，关闭 电压为高电平电压(例如，5V、10V或其它合适的电压)。当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其它合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其它合适的电压)。
在示例性实施方式中，如图7所示，第一晶体管T1、第三晶体管T3到第八晶体管T8、第九晶体管T9和第十晶体管T10可以是P型晶体管(可以为低温多晶硅薄膜晶体管或者低温多晶硅晶体管)，第二晶体管T2可以是N型晶体管(可以为氧化物薄膜晶体管或者氧化物晶体管)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在示例性实施方式中，第一复位线Reset1与第二复位线Reset2可以为一个信号线或者共用一个信号。
图8所示为一种图7提供的像素驱动装置的工作过程时序图。在示例性实施方式中，像素驱动装置的工作过程可以包括四种：第一种工作过程为行刷新、列保持帧；第二种工作过程为行刷新、列刷新帧；第三种工作过程为行保持、列保持帧；第四种工作过程为行保持、列刷新帧；在四种工作过程中，可以由局部驱动电路60控制第五节点N5的电位，从而控制像素驱动电路中第二晶体管T2的导通或者断开。
图8所示像素驱动装置的第一种工作过程可以包括第一阶段P11至第五阶段P15(该过程可以称为行刷新、列保持帧)，在第一种工作过程中，列控制线C-Gate的信号为高电平信号，第九晶体管T9断开、第十晶体管T10导通，低电压电源线VGL的低电平信号经由第十晶体管T10传输到第五节点N5，由于第九晶体管T9断开，行控制线N-Gate的信号无法写入第五节点N5，第五节点N5的信号为低电平信号，第二晶体管T2断开，第一种工作过如下：
第一阶段P11，称为复位阶段，第一复位线Reset1、第二复位线Reset2的信号为低电平信号，第一扫描线Gate1、和发光线E的信号为高电平信号。第一复位线Reset1、第二复位线Reset2的信号为低电平信号，使第一晶体管T1、第七晶体管T7和第八晶体管T8导通，第一初始信号线INIT1的信号提供至第三节点N3，对第三节点N3进行初始化(复位)，清除第三节点N3中原有电荷，第二初始信号线INIT2的信号提供至第四节点N4，对发光器件L的第一电极进行初始化(复位)，清除发光器件L的第一电极中原有电荷， 第三初始信号线INIT3的信号提供至第二节点N2，对第二节点N2进行初始化(复位)，清除第二节点N2中原有电荷。由于第二晶体管T2断开，第三节点N3的信号无法经由第二晶体管T2传输至第一节点N1，不会对第一节点N1初始行，第一节点N1维持低电平，此阶段，存储电容C的第二端为低电平，第三晶体管T3导通。第一扫描线Gate1和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6断开。此阶段，发光器件L不发光。
第二阶段P12、称为数据写入阶段或者阈值补偿阶段，第一扫描线Gate1的信号为低电平信号，第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号。第一扫描线Gate1的信号为低电平信号使第四晶体管T4导通，数据线Data的数据电压经由第四晶体管T4写入第二节点N2。由于第二晶体管T2断开，第二节点N2、第三节点N3的信号无法经由第二晶体管T2写入第一节点N1，第一节点N1维持低电平，第三晶体管T3继续导通。数据线Data输出的数据电压无法经过导通的第四晶体管T4、第二节点N2、导通的第三晶体管T3、第三节点N3、第二晶体管T2提供至第一节点N1，也就无法将数据线Data输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第二端维持原电位，此阶段不会对第一节点N1进行数据写入,不会对第三晶体管T3进行阈值补偿。第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8断开。此阶段，发光器件L不发光。
第三阶段P13、称为持续补偿阶段，第一复位线Reset1、第二复位线Reset2、第一扫描线Gate1和发光线E的信号为高电平信号。由于第二晶体管T2断开，第二节点N2、第三节点N3的信号无法经由第二晶体管T2写入第一节点N1，第一扫描线Gate1、第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8断开。由于第二晶体管T2断开，数据线Data的信号不会写入第一节点N1，不会对第三晶体管T3的阈值电压进行补偿。
第四阶段P14、第二复位线Reset2的信号为低电平信号，第一复位线Reset1、第一扫描线Gate1和发光线E的信号为高电平信号。第一扫描线Gate1、第一复位线Reset1和发光线E的信号为高电平信号，第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6均断开。此阶段，，发光器件L不发光。
第五阶段P15、可以称为发光阶段，发光线E的信号为低电平信号，第一复位线Reset1、第二复位线Reset2和第一扫描线Gate1的信号为高电平信号。发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光器件L的第一电极提供驱动电压，驱动发光器件L发光，发光亮度维持上一帧的亮度不变。
在行刷新、列保持帧的工作过程中，该帧与前一帧的消隐阶段(Blank区)中，可以由列控制线C-Gate(可以称为列栅线，英文全称为Column Gate)切换为控制第九晶体管T9关闭、第十晶体管T10导通，低电压电源线VGL的低电平信号经由第十晶体管T10写入第五节点N5，第二晶体管T2处于关断状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变。在该帧中，由于第九晶体管T9关闭，行控制线N-Gate的信号不会对第五节点N5的电位产生影响。
第二种工作过程可以包括第一阶段P21至第五阶段P25(该状态可以称为行刷新、列刷新帧)，在第二种工作过程中，列控制线C-Gate的信号为低电平信号，第九晶体管T9导通、第十晶体管T10断开，低电压电源线VGL的低电平信号无法经由第十晶体管T10传输到第五节点N5，由于第九晶体管T9导通，行控制线N-Gate的信号可以经由第九晶体管T9写入第五节点N5，第五节点N5的信号随行控制线N-Gate的信号变化，第二种工作过如下：
第一阶段P21，称为复位阶段，第一复位线Reset1、第二复位线Reset2的信号为低电平信号，行控制线N-Gate、第一扫描线Gate1、和发光线E的信号为高电平信号。第一复位线Reset1、第二复位线Reset2的信号为低电平信号，使第一晶体管T1、第七晶体管T7和第八晶体管T8导通，第一初始信号线INIT1的信号提供至第三节点N3，对第三节点N3进行初始化(复位)，清除第三节点N3中原有电荷，第二初始信号线INIT2的信号提供至第四节点N4，对发光器件L的第一电极进行初始化(复位)，清除发光器件L的第一电极中原有电荷，第三初始信号线INIT3的信号提供至第二节点N2，对第二节点N2进行初始化(复位)，清除第二节点N2中原有电荷。由于行控制线N-Gate的高电平信号可以经由第九晶体管T9写入第五节点N5，第五节点N5为高电平，第二晶体管T2导通，第二节点N2和第三节点N3的信号可以经由第二晶体管T2提供至第一节点N1，对第一节点N1进行初始化(复位)，第一节点N1为低电平，第三晶体管T3导通。第一扫描线Gate1 和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6断开。此阶段，发光器件L不发光。
第二阶段P22、称为数据写入阶段或者阈值补偿阶段，第一扫描线Gate1的信号为低电平信号，行控制线N-Gate、第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号。第一扫描线Gate1的信号为低电平信号使第四晶体管T4导通，数据线Data的数据电压经由第四晶体管T4写入第二节点N2。由于存储电容C两端的电压不会产生突变，第一节点N1的电压维持上一阶段的低电平，第三晶体管T3持续导通。由于行控制线N-Gate的高电平信号可以经由第九晶体管T9写入第五节点N5，第五节点N5为高电平，第二晶体管T2导通，数据线Data输出的数据电压可以经过导通的第四晶体管T4、第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第一节点N1，并将数据线Data输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第二端(第一节点N1)的电压为Vd-|Vth|，Vd为数据线Data输出的数据电压，Vth为第三晶体管T3的阈值电压。第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8断开。此阶段，发光器件L不发光。
第三阶段P23、称为持续补偿阶段，行控制线N-Gate、第一复位线Reset1、第二复位线Reset2、第一扫描线Gate1和发光线E的信号为高电平信号。由于行控制线N-Gate的高电平信号可以经由第九晶体管T9写入第五节点N5，第五节点N5为高电平，第二晶体管T2导通，第二节点N2、第三节点N3的信号可以经由第二晶体管T2写入第一节点N1；第一扫描线Gate1、第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8断开。虽然数据线Data的信号停止写入，但是第二节点N2仍可以通过导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第一节点N1，对第三晶体管T3的阈值电压持续地进行补偿，最终第一节点N1的电位为VN1＝Vdata+Vth＝Vdata-|Vth|。
第四阶段P24、行控制线N-Gate的信号为低电平信号，第一复位线Reset1、第二复位线Reset2、第一扫描线Gate1和发光线E的信号为高电平信号。行控制线N-Gate的低电平信号经由第九晶体管T9写入第五节点N5，第五节点N5为低电平，第二晶体管T2断开；第一扫描线Gate1、第一复位线Reset1和发光线E的信号为高电平信号，第一晶体 管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6均断开。此阶段，发光器件L不发光。
第五阶段P25、称为发光阶段，行控制线N-Gate、发光线E的信号为低电平信号，第一复位线Reset1、第二复位线Reset2和第一扫描线Gate1的信号为高电平信号。行控制线N-Gate的低电平信号经由第九晶体管T9写入第五节点N5，第五节点N5为低电平，第二晶体管T2断开；发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光器件L的第一电极提供驱动电压，驱动发光器件L发光。
在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth)2＝K*[(Vdd-Vd+|Vth|)-Vth]2＝K*[(Vdd-Vd)]2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光器件L的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据线D输出的数据电压，Vdd为第一电源线VDD输出的电源电压。
由上述电流公式的推导结果可以看出，在发光阶段，第三晶体管T3的驱动电流已经不受第三晶体管T3的阈值电压的影响，从而消除了第三晶体管T3的阈值电压对驱动电流的影响，可以保证显示产品的显示亮度均匀，提升了整个显示产品的显示效果。
在行刷新、列刷新帧的工作过程中，该帧与前一帧的消隐阶段(Blank区)中，可以由列控制线C-Gate切换为控制第九晶体管T9导通、第十晶体管T10断开，行控制线N-Gate的信号经由第九晶体管T9写入第五节点N5，第二晶体管T2在行控制线N-Gate的信号的控制下，在像素驱动电路50的复位阶段和阈值补偿阶段导通，像素驱动电路50在复位阶段对第一节点N1的电位进行初始化、在阈值补偿阶段对第一节点N1进行阈值补偿，像素驱动电路50驱动对应的发光器件L刷新亮度。
第三种工作过程可以包括第一阶段P31至第五阶段P35(该过程可以称为行保持、列保持帧)，在第三种工作过程中，列控制线C-Gate的信号为高电平信号，第九晶体管T9断开、第十晶体管T10导通，低电压电源线VGL的低电平信号经由第十晶体管T10传输到第五节点N5，由于第九晶体管T9断开，行控制线N-Gate的信号无法写入第五节点N5，第五节点N5的信号为低电平信号，第二晶体管T2断开，第三种工作过如下：
第一阶段P31，称为复位阶段，第一复位线Reset1、第二复位线Reset2的信号为低电平信号，第一扫描线Gate1、和发光线E的信号为高电平信号。第一复位线Reset1、第二复位线Reset2的信号为低电平信号，使第一晶体管T1、第七晶体管T7和第八晶体管T8导通，第一初始信号线INIT1的信号提供至第三节点N3，对第三节点N3进行初始化(复位)，清除第三节点N3中原有电荷，第二初始信号线INIT2的信号提供至第四节点N4，对发光器件L的第一电极进行初始化(复位)，清除发光器件L的第一电极中原有电荷，第三初始信号线INIT3的信号提供至第二节点N2，对第二节点N2进行初始化(复位)，清除第二节点N2中原有电荷。由于第二晶体管T2断开，第三节点N3的信号无法经由第二晶体管T2传输至第一节点N1，第一节点N1维持低电平，此阶段，不会对第一节点N1的电位进行初始化，存储电容C的第二端为低电平，第三晶体管T3导通。第一扫描线Gate1和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6断开。此阶段，发光器件L不发光。
第二阶段P32、称为数据写入阶段或者阈值补偿阶段，第一扫描线Gate1的信号为低电平信号，第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号。第一扫描线Gate1的信号为低电平信号使第四晶体管T4导通，数据线Data的数据电压经由第四晶体管T4写入第二节点N2。由于第二晶体管T2断开，第二节点N2、第三节点N3的信号无法经由第二晶体管T2写入第一节点N1，第一节点N1维持低电平，第三晶体管T3继续导通。Data输出的数据电压无法经过导通的第四晶体管T4、第二节点N2、导通的第三晶体管T3、第三节点N3、第二晶体管T2提供至第一节点N1，也就无法将数据线Data输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第二端(第一节点N1)维持原电位，此阶段不会对第一节点N1进行数据写入，不会对第三晶体管T3进行阈值补偿。第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8断开。此阶段，发光器件L不发光。
第三阶段P33、第一复位线Reset1、第二复位线Reset2、第一扫描线Gate1和发光线E的信号为高电平信号。由于第二晶体管T2断开，第二节点N2、第三节点N3的信号无法经由第二晶体管T2写入第一节点N1，第一扫描线Gate1、第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8断开。由于第二晶体管T2断开， 数据线Data的信号不会写入第一节点N1，不会对第三晶体管T3的阈值电压进行补偿。
第四阶段P34、第二复位线Reset2、第一扫描线Gate1和发光线E的信号为高电平信号。第一扫描线Gate1、第一复位线Reset1和发光线E的信号为高电平信号，第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8均断开。此阶段，发光器件L不发光。
第五阶段P35、称为发光阶段，发光线E的信号为低电平信号，第一复位线Reset1、第二复位线Reset2和第一扫描线Gate1的信号为高电平信号。发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光器件L的第一电极提供驱动电压，驱动发光器件L发光，发光亮度可以维持上一帧的亮度不变。
在行保持、列保持帧的工作过程中，该帧与前一帧的消隐阶段(Blank区)中，可以由列控制线C-Gate切换为控制第九晶体管T9关闭、第十晶体管T10导通，低电压电源线VGL的低电平信号经由第十晶体管T10写入第五节点N5，第二晶体管T2处于关断状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度可以维持上一帧的亮度不变。在该帧中，由于第九晶体管T9关闭，行控制线N-Gate的信号不会对第五节点N5的电位产生影响。
第四种工作过程可以包括第一阶段P41至第五阶段P45(该状态可以称为行保持、列刷新帧)，在第四种工作过程中，列控制线C-Gate的信号、行控制线N-Gate的信号为低电平信号，第九晶体管T9导通、第十晶体管T10断开，低电压电源线VGL的低电平信号无法经由第十晶体管T10传输到第五节点N5，由于第九晶体管T9导通，行控制线N-Gate的低电平信号可以经由第九晶体管T9写入第五节点N5，第五节点N5的信号为低电平信号，第二晶体管T2断开，第二种工作过如下：
第一阶段P41，称为复位阶段，第一复位线Reset1、第二复位线Reset2的信号为低电平信号，第一扫描线Gate1、和发光线E的信号为高电平信号。第一复位线Reset1、第二复位线Reset2的信号为低电平信号，使第一晶体管T1、第七晶体管T7和第八晶体管T8导通，第一初始信号线INIT1的信号提供至第三节点N3，对第三节点N3进行初始化(复位)，清除第三节点N3中原有电荷，第二初始信号线INIT2的信号提供至第四节点N4，对发光器件L的第一电极进行初始化(复位)，清除发光器件L的第一电极中原有电荷，第三初始信号线INIT3的信号提供至第二节点N2，对第二节点N2进行初始化(复位)， 清除第二节点N2中原有电荷。由于第二晶体管T2断开，第二节点N2和第三节点N3的信号无法经由第二晶体管T2提供至第一节点N1，不会对第一节点N1的电位进行初始化，第一节点N1可以维持低电平，第三晶体管T3导通。第一扫描线Gate1和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6断开。此阶段，发光器件L不发光。
第二阶段P42、称为数据写入阶段或者阈值补偿阶段，第一扫描线Gate1的信号为低电平信号，第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号。第一扫描线Gate1的信号为低电平信号使第四晶体管T4导通，数据线Data的数据电压经由第四晶体管T4写入第二节点N2。由于存储电容C两端的电压不会产生突变，第一节点N1的电压维持上一阶段的低电平，第三晶体管T3持续导通。由于第二晶体管T2断开，数据线Data输出的数据电压可以无法经过导通的第四晶体管T4、第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第一节点N1，也就无法将数据线Data输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C，存储电容C的第二端(第一节点N1)维持原电位，此阶段不会对第一节点N1进行数据写入，不会对第三晶体管T3进行阈值补偿。。第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8断开。此阶段，发光器件L不发光。
第三阶段P43、称为持续补偿阶段，第一复位线Reset1、第二复位线Reset2、第一扫描线Gate1和发光线E的信号为高电平信号。由于第二晶体管T2断开，第二节点N2、第三节点N3的信号无法经由第二晶体管T2写入第一节点N1，第一节点N1维持低电平，第三晶体管T3持续导通；第一扫描线Gate1、第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8断开。由于第二晶体管T2断开，数据线Data的信号不会写入第一节点N1，不会对第三晶体管T3的阈值电压进行补偿。
第四阶段P44、第一复位线Reset1、第二复位线Reset2、第一扫描线Gate1和发光线E的信号为高电平信号。由于第一扫描线Gate1、第一复位线Reset1、第二复位线Reset2和发光线E的信号为高电平信号，第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均断开。此阶段，发光器件L不发光。
第五阶段P45、称为发光阶段，发光线E的信号为低电平信号，第一复位线Reset1、 第二复位线Reset2和第一扫描线Gate1的信号为高电平信号。发光信号线E的信号为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光器件L的第一电极提供驱动电压，驱动发光器件L发光，发光亮度可以维持上一帧的发光亮度。
在行保持、列刷新帧的工作过程中，该帧与前一帧的消隐阶段(Blank区)中，可以由列控制线C-Gate切换为控制第九晶体管T9导通、第十晶体管T10关断，行控制线N-Gate的信号为低电平信号，行控制线N-Gate的低电平信号经由第九晶体管T9写入第五节点N5，第二晶体管T2处于关断状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度可以维持上一帧的亮度不变。
在示例性实施方式中，如图9a至图9c所示，为另外三种像素驱动装置的等效电路图，图9a至图9c所示的像素驱动装置中的像素驱动电路50与图7所示的像素驱动电路可以相同。如图9a和图9b所示，局部驱动电路60可以包括第九晶体管T9，如图9a所示第九晶体管T9可以是P型晶体管(可以为低温多晶硅薄膜晶体管或者低温多晶硅晶体管)，如图9b所示，第九晶体管T9可以是N型晶体管。如图9c所示，在图9a的基础上，局部驱动电路60可以包括第一电容C1，第一电容C1的第一端恒压电源线VX连接，第一电容C1的第二端与第五节点N5连接。图9a和图9c的像素驱动装置的工作过程可以与图8所示的工作时序相同。图9b的工作时序可以如图10所示，图10所示的工作时序与图8所述的工作时序的区别在于：列控制线C-Gate的信号相反，例如，列控制线C-Gate在图8所示的工作时序中为高电平的阶段，在图10中所示的工作时序中为低电平。在图9a至图9c所示的像素驱动装置中，在行刷新、列保持帧(第一种工作过程)以及在行保持、列保持的工作过程(第三种工作过程)中，列控制线C-Gate控制第九晶体管T9断开，第五节点N5为低电平，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变，由于第九晶体管T9关闭，行控制线N-Gate的信号不会对第五节点N5的电位产生影响；在行刷新、列刷新帧的工作过程(上述第二种工作过程)中，列控制线C-Gate控制第九晶体管T9导通，第五节点N5的电位与行控制线N-Gate信号的电位一致，像素驱动电路50在复位阶段对第一节点N1的电位进行初始化、在阈值补偿阶段对第一节点N1进行阈值补偿，像素驱动电路50可以驱动对应的发光器件刷新亮 度；在行保持、列刷新帧工作过程(第四种工作过程)中，列控制线C-Gate控制第九晶体管T9导通，行控制线N-Gate的低电平信号经由第九晶体管T9提供至第五节点N5，第五节点N5为低电平，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变(即不会对发光器件的亮度进行刷新)。
在示例性实施方式中，如图11所示，为另外一种像素驱动装置的等效电路图，图11所示的像素驱动装置中的像素驱动电路50与图7所示的像素驱动电路50可以相同。不同点在于：在局部驱动电路60中，第九晶体管T9为N型晶体管，第十晶体管T10为P型晶体管。图11所示的像素驱动装置的工作时序图可以如图10所示。在图11所示的像素驱动装置中，在行刷新、列保持帧(第一种工作过程)以及在行保持、列保持的工作过程(第三种工作过程)中，列控制线C-Gate控制第九晶体管T9断开，第五节点N5为低电平，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变，由于第九晶体管T9关闭，行控制线N-Gate的信号不会对第五节点N5的电位产生影响；在行刷新、列刷新帧的工作过程(上述第二种工作过程)中，列控制线C-Gate控制第九晶体管T9导通，第五节点N5的电位与行控制线N-Gate信号的电位一致，像素驱动电路50在复位阶段对第一节点N1的电位进行初始化、在阈值补偿阶段对第一节点N1进行阈值补偿，像素驱动电路50可以驱动对应的发光器件刷新亮度；在行保持、列刷新帧工作过程(第四种工作过程)中，列控制线C-Gate控制第九晶体管T9导通，行控制线N-Gate的低电平信号经由第九晶体管T9提供至第五节点N5，第五节点N5为低电平，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变。
在示例性实施方式中，如图12a和图12b所示，为另外两种像素驱动装置的等效电路图，图12a和图12b所示的像素驱动装置中的像素驱动电路50与图7所示的像素驱动电路50可以相同。图12a的局部驱动电路与图7的局部控电路60的区别在于：第九晶体管T9的第一极与列控制线C-Gate连接，第九晶体管T9和第十晶体管T10的控制极与行控制线N-Gate连接，图12a所示像素驱动装置的工作时序图可以如图13所示，图13与图8的区别在于：图13中的列控制线C-Gate的信号与图8中的列控制线C-Gate的信号相 反，图13中的行控制线N-Gate的信号与图8中的行控制线N-Gate的信号相反，例如，列控制线C-Gate在图8所示的工作时序中为高电平的阶段，在图13中所示的工作时序中为低电平；行控制线N-Gate在图8所示的工作时序中为高电平的阶段，在图13中所示的工作时序中为低电平。图12b的局部驱动电路与图11的局部控电路60的不同点在于：第九晶体管T9的第一极与列控制线C-Gate连接，第九晶体管T9和第十晶体管T10的控制极与行控制线N-Gate连接，图12b所示的像素驱动装置的工作时序图可以如图10所示。在图12a和图12b所示的像素驱动装置中，在行刷新、列保持帧(第一种工作过程)以及在行保持、列保持的工作过程(第三种工作过程)中，列控制线C-Gate的信号为低电平信号，不论行控制线N-Gate控制第九晶体管T9断开还是导通，第五节点N5的电位处于低电平状态，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变；在行刷新、列刷新帧的工作过程(上述第二种工作过程)中，列控制线C-Gate的信号为高电平信号，在行控制线N-Gate控制第九晶体管T9导通的阶段，第五节点N5为高电平，像素驱动电路50在复位阶段对第一节点N1的电位进行初始化、在阈值补偿阶段对第一节点N1进行阈值补偿，像素驱动电路50可以驱动对应的发光器件刷新亮度；在行保持、列刷新帧工作过程(第四种工作过程)中，行控制线N-Gate控制第九晶体管T9断开、第十晶体管T10导通，第五节点N5的电位不会受到列控制线C-Gate的影响，低电压电源线VGL的低电平信号经由第十晶体管T10提供至第五节点N5，第五节点N5为低电平，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变。
在示例性实施方式中，如图14a所示，为另一种像素驱动装置的等效电路图，图14b所示为图14a所示像素驱动装置的工作时序图，图14a所示的像素驱动装置中的像素驱动电路50与图7所示的像素驱动电路50的区别在于：第二晶体管T2为P型晶体管。图14a的局部驱动电路60与图7的局部控电路60的区别在于：第十晶体管T10为P型晶体管，第十晶体管T10的控制极与列附加控制线C-Gate-N连接，第十晶体管T10的第一极与高电压电源线VGH连接，图14b与图8的区别在于：图14b中的行控制线N-Gate的信号与图8中的行控制线N-Gate的信号相反，图14b中的第五节点N5的信号与图8中的第五节点N5的信号相反，例如，行控制线N-Gate在图8所示的工作时序中为高电平的阶段，在图14b中所示的工作时序中为低电平；第五节点N5的信号在图8所示的工作时序为高电 平的阶段，在图14b中所示的工作时序中为低电平；图14b中比图8多了列附加控制线C-Gate-N的时序，在图14b中，列附加控制线C-Gate-N的信号与列控制线C-Gate的信号相反。在图14a所示的像素驱动装置中，在行刷新、列保持帧(第一种工作过程)以及在行保持、列保持的工作过程(第三种工作过程)中，列附加控制线C-Gate-N的信号为低电平信号，列控制线C-Gate的信号为高电平信号，第十晶体管T10导通、第九晶体管T9断开，第五节点N5的电位处于高电平状态(不受行控制线N-Gate的影响)，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变；在行刷新、列刷新帧的工作过程(上述第二种工作过程)中，列控制线C-Gate的信号为低电平信号，列附加控制线C-Gate-N的信号为高电平信号，第九晶体管T9导通、第十晶体管T10断开，第五节点N5的电位与行控制线N-Gate的信号一致，像素驱动电路50在复位阶段对第一节点N1的电位进行初始化、在阈值补偿阶段对第一节点N1进行阈值补偿，像素驱动电路50可以驱动对应的发光器件刷新亮度；在行保持、列刷新帧工作过程(第四种工作过程)中，列控制线C-Gate的信号为低电平信号，列附加控制线C-Gate-N的信号为高电平信号，第九晶体管T9导通、第十晶体管T10断开，行控制线N-Gate的高电平信号经由第九晶体管T9提供至第五节点N5，第五节点N5为高电平，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变。
在示例性实施方式中，如图15a所示，为另一种像素驱动装置的等效电路图，图15b所示为图15a所示像素驱动装置的工作时序图，图15a所示的像素驱动装置中的像素驱动电路50与图7所示的像素驱动电路50的区别在于：第二晶体管T2为P型晶体管。图15a的局部驱动电路60与图7的局部控电路60的区别在于：第十晶体管T10为P型晶体管，第十晶体管T10的控制极与行附加控制线N-Gate-N连接，第十晶体管T10的第一极与高电压电源线VGH连接，第九晶体管T9的第一极与列控制线C-Gate连接，第九晶体管T9的控制极与行控制线N-Gate连接；图15b与图8的区别在于：图15b中的行控制线N-Gate的信号与图8中的行控制线N-Gate的信号相反，图15b中的第五节点N5的信号与图8中的第五节点N5的信号相反，例如，行控制线N-Gate在图8所示的工作时序中为高电平的阶段，在图15b中所示的工作时序中为低电平；图15b中比图8多了行附加控制线N-Gate-N的时序，在图15b中，行附加控制线N-Gate-N的信号与行控制线N-Gate的信号相反。在图15a所示的像素驱动装置中，在行刷新、列保持帧(第一种工作过程)以及 在行保持、列保持的工作过程(第三种工作过程)中，列控制线C-Gate的信号高低电平信号，在行控制线N-Gate控制第九晶体管T9导通或者行附加控制线N-Gate-N控制第十晶体管T10导通的情况下，第五节点N5的电位处于高电平状态，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变；在行刷新、列刷新帧的工作过程(上述第二种工作过程)中，列控制线C-Gate的信号为低电平信号，在行控制线N-Gate控制第九晶体管T9导通、行附加控制线N-Gate-N控制第十晶体管T10断开的阶段，第五节点N5为低电平，像素驱动电路50在复位阶段对第一节点N1的电位进行初始化、在阈值补偿阶段对第一节点N1进行阈值补偿，像素驱动电路50可以驱动对应的发光器件刷新亮度；在行保持、列刷新帧工作过程(第四种工作过程)中，行控制线N-Gate控制第九晶体管T9断开、行附加控制线N-Gate-N控制第十晶体管T10导通，第五节点N5的电位不会受到列控制线C-Gate的影响，高电压电源线VGH的高电平信号经由第十晶体管T10提供至第五节点N5，第五节点N5为高电平，第二晶体管T2处于断开状态，像素驱动电路50在复位阶段不会对第一节点N1的电位进行初始化、在阈值补偿阶段不会对第一节点N1进行阈值补偿，像素发光亮度维持上一帧的亮度不变。
在示例性实施方式中，像素驱动装置中的多个晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。
在示例性实施方式中，像素驱动装置中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。如图14a和图15a所示，像素驱动装置中的多个晶体管均采用P型晶体管；本公开不限于此，比如像素驱动装置的多个晶体管可以均为N型晶体管(即低温多晶硅薄膜晶体管)，或者，如图7、图9a至图9c、图11至图12b所示，一部分晶体管为N型晶体管，另一部分晶体管为P型晶体管。像素驱动电路50中的第二晶体管T2使用能够降低第一节点N1漏电的N型晶体管(IGZO TFT)，在使用低频显示时，N型晶体管可以保证存储电容C电压在较长时间内的维持，从而减少数据线Data的反复充放电，降低功耗。
在像素电路50中，第一扫描线Gate1设置为控制数据线Data上数据电压(Vdata)写入第二节点N2；第五节点N5设置为控制存储电容C的复位(即控制第一节点N1的复 位)、提取驱动晶体管(第三晶体管T3)的阈值电压(Vth)和数据电压(Vdata)写入第一节点N1，第二复位线Reset2设置为控制第二节点N2和第四节点N4(发光器件L的阳极Anode)复位，第一复位线Reset1设置为控制第一节点N1和第三节点N3复位。
局部驱动电路60，可以包括第九晶体管T9和第十晶体管T10，如图7、图11所示，通过列控制线C-Gate控制第九晶体管T9或者第十晶体管T10导通，从而控制第五节点N5的电位选通低电压电源线VGL的低电压信号或者选通行控制线N-Gate的信号，可以避免列控制线C-Gate对第一节点N1电位的影响，防止出现分屏(例如pulse分屏)、闪烁等不良；
在图12a、图12b中，通过行控制线N-Gate控制第九晶体管T9或者第十晶体管T10导通，从而控制第五节点N5的电位选通低电压电源线VGL的低电压信号或者选通列控制线C-Gate的信号，可以避免行控制线N-Gate对第一节点N1电位的影响，防止出现分屏(例如pulse分屏)、闪烁等不良；
在图9a至图9c中，通过列控制线C-Gate控制第九晶体管T9导通或者断开，从而控制第五节点N5的电位维持低电压信号或者选通行控制线N-Gate的信号；在第九晶体管T9的控制极发生跳变时，会短暂影响到第五节点N5的电压，但不会影响第一节点N1的电压，所以不会导致驱动晶体管(即第三晶体管T3)的电流发生变化，在像素驱动电路50驱动对应的发光器件L发光的过程中，不会发生闪烁或者分屏的现象；
在图14a中，通过列控制线C-Gate和列附加控制线C-Gate-N控制第九晶体管T9或者第十晶体管T10导通，从而控制第五节点N5的电位选通高电压电源线VGH的高电压信号或者选通行控制线N-Gate的信号，可以避免列控制线C-Gate和列附加控制线C-Gate-N对第一节点N1电位的影响，防止出现分屏(例如pulse分屏)、闪烁等不良；
在图15a中，通过行控制线N-Gate和行附加控制线N-Gate-N控制第九晶体管T9或者第十晶体管T10导通，从而控制第五节点N5的电位选通高电压电源线VGH的高电压信号或者选通行控制线N-Gate的信号，可以避免行控制线N-Gate和行附加控制线N-Gate-N对第一节点N1电位的影响，防止出现分屏(例如pulse分屏)、闪烁等不良。
本公开实施例提供的方案，可以通过局部驱动电路60控制显示基板中的子像素实现局部刷新，即可以对显示基板的局部画面进行更新，而其余画面则不需要多次充放电(例如，息屏显示技术、静态画面等不需要多次充放电，显示基板中的大部分像素电压并不需要更新)，可以进一步降低显示基板的功耗，或者可以通过显示画面局部更新实现可穿戴 显示设备、移动显示设备(mobile)、笔记本(NB)等OLED显示产品的超低功耗。
如图16所示，为一种在局部驱动电路60的控制下显示基板中画面局部刷新(可以称为分区刷新或者局部驱动)的示意图，行方向的高刷与低刷由VCT信号(VCT Pulse)控制，列方向的高刷新和低刷新由HCT信号控制(HCT Pulse)，通过行与列的高低刷新组合可以实现不同区域的不同刷新率，最大程度的降低功耗。其中，行方向的VCT信号和列方向的HCT信号可以由驱动芯片(驱动IC)提供或者是其他控制信号，例如使能信号EN等，或者GOA提供，行方向的VCT信号可以用于控制栅极驱动电路(例如可以为第一栅极驱动电路N-Gate GOA)生成行控制信号，并将行控制信号提供至行控制线N-Gate；列方向的HCT信号可以用于控制栅极驱动电路(例如可以为第二栅极驱动电路C-Gate GOA)生成列控制信号，并将列控制信号提供至列控制线C-Gate。在示例性实施方式中，图16中所示的第一区域A1至第九区域A9中，第一区域A1、第三区域A3、第七区域A7、第九区域A9的像素驱动装置的工作状态可以为图8中的“行保持+列保持”的工作过程，图16中的第二区域A2和第八区域A8的像素驱动装置的工作状态可以为图8中的“行保持+列刷新”的工作过程，图16中的第四区域A4和第六区域A6的像素驱动装置的工作状态可以为图8中的“行刷新+列保持”的工作过程，图16中的第五区域A5的像素驱动装置的工作状态可以为图8中的“行刷新+列刷新”的工作过程。
本公开实施例中，以图7为例，参考图16，例如在HCT pulse控制列高刷的区域中，IC将低电位信号给到C-Gate GOA，使得C-Gate GOA在相应列的区域控制T9开启，实现控制T2的Ngate有效；具体实施时，IC可以将低电位信号输入至data信号，通过data线将相应的信号传输至C-Gate GOA。例如，在VCT pulse控制行高刷的区域中，控制信号将有效信号提供至相应区域的N-gate GOA,从而控制T2开启，实现行方向上的刷新。
在示例性实施方式中，图8、图10、图13、图14b和图15b所示的工作时序图中的四种工作过程连着只是为了方便示例，在显示基板，实际工作过程中，可以根据实际情况两个连续的工作帧可以是同一种工作过程，或者两个连续的工作帧可以不是同一种工作过程，四种工作过程的顺序不限于图8、图10、图13、图14b和图15b所示的顺序，可以根据实际情况进行调整。也就是，四种工作过程是独立的工作过程，显示基板工作过程中可以根据实际情况采用四种工作过程中的一种或多种控制局部区域的像素进行刷新。如图17所示，在第九晶体管T9与第一节点N1没有隔绝的情况下(即没有第五节点N5和第二晶体管T2隔绝，第九晶体管T9与第一节点N1直接连接的情况下)，列控制线C-Gate 通过第九晶体管T9的寄生电容直接影响第一节点N1的电压，导致闪烁和分屏的画面示意图。在第九晶体管T9晶体管通过第二晶体管T2和第五节点N5与第一节点N1隔离的情况下，在第九晶体管T9的控制极发生跳变时，会短暂影响到第五节点N5的电压，但不会影响第一节点N1的电压，所以不会导致驱动晶体管(即第三晶体管T3)的电流发生变化，在像素驱动电路50驱动对应的发光器件L发光的过程中，不会发生闪烁或者分屏的现象。
如图18a所示为像素驱动电路50(pixel unit)与局部驱动电路60(column unit)的基础连接架构示意图；图18b所示为像素驱动电路50与局部驱动电路60为1驱1结构的连接示意图，即一个局部驱动电路60与一行中的一个像素驱动电路50连接；图18c所示为像素驱动电路50与局部驱动电路60为1驱2结构的连接示意图，即一个局部驱动电路60与一行中的两个像素驱动电路50连接；图18d所示为像素驱动电路50与局部驱动电路60为1驱4结构的连接示意图，即一个局部驱动电路60与一行中的四个像素驱动电路50连接；图18e所示为像素驱动电路50与局部驱动电路60为1驱8结构的连接示意图，即一个局部驱动电路60与一行中的八个像素驱动电路50连接。在示例性实施方式中，一个局部驱动电路60可以驱动n个像素驱动电路50，n的取值为正整数，例如，n的取值可以为1至10000。
如图18b至图18f所示，每个行控制线N-Gate可以沿行方向延伸，与位于至少一行中的多个局部驱动电路60连接，设置为向至少一行的多个局部驱动电路60提供行控制信号。
如图18f所示，每个列控制线C-Gate可以沿列方向延伸，与位于至少一列的局部驱动电路60连接，设置为向至少一列的多个局部驱动电路60提供列控制信号。图18f所示为每个局部驱动电路60与其中一行中的至少部分子像素连接，图18g所示为每个局部驱动电路60与其中两行中的至少部分子像素连接。
在示例性实施方式中，图7、图9a至图9c、图11至图12b所示的像素驱动装置可以适用于图18a至图18f所示的连接架构；图14a所示的像素驱动装置可以适用于图19a所示的连接架构，图15a所示的像素驱动装置可以适用于图19b所示的连接架构。在图19a与图18a至图18f相比多了列附加控制线C-Gate-N，每个列附加控制线C-Gate-N沿列方向延伸，在行方向上位于对应列控制线C-Gate的一侧，与位于至少一列的局部驱动电路60连接，设置为向至少一列的多个局部驱动电路60提供列附加控制信号。在图19b与图18a至图18f相比多了行附加控制线N-Gate-N，每个行附加控制线N-Gate-N沿行方 向延伸，在列方向上位于对应的行控制线N-Gate的一侧，设置为向至少一行的多个局部驱动电路60提供行附加控制信号。
本公开实施例提供一种显示基板的工作方法，应用于上述任一实施例所述的显示基板，所述显示基板包括多个子像素、至少一个局部驱动电路、至少一个列控制线和至少一个行控制线，至少部分子像素包括发光器件以及驱动所述发光器件发光的像素驱动电路，所述像素驱动电路与其中一个局部驱动电路连接；所述局部驱动电路与至少一个像素驱动电路、其中一个列控制线和其中一个行控制线连接，所述方法包括：
所述局部驱动电路在所述列控制线和所述行控制线的控制下，控制与其连接的像素驱动电路工作，所述像素驱动电路在所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度。
本公开提供了一种显示装置，如图20所示，显示装置可以包括前述任意实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
本公开实施例提供的基板及其工作方法、显示装置，局部驱动电路设置为在列控制线和行控制线的控制下，控制与其连接的像素驱动电路工作，像素驱动电路在局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度，可以降低功耗。
本公开实施例附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本公开实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本公开实施例所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (31)

  1. 一种显示基板，包括多个子像素、至少一个局部驱动电路、至少一个列控制线和至少一个行控制线，至少部分子像素包括发光器件以及驱动所述发光器件发光的像素驱动电路，所述像素驱动电路与其中一个局部驱动电路连接；
    所述局部驱动电路与至少一个像素驱动电路、其中一个列控制线和其中一个行控制线连接，设置为在所述列控制线和所述行控制线的控制下，控制与其连接的像素驱动电路工作；所述像素驱动电路在所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度。
  2. 根据权利要求1所述的显示基板，其中，所述多个子像素中的像素驱动电路形成多行和多列，所述局部驱动电路位于相邻两行像素驱动电路之间，所述局部驱动电路与至少一行中的至少部分像素驱动电路连接；
    所述局部驱动电路的数量为多个，多个局部驱动电路形成多行和多列，所述行控制线与至少一行局部驱动电路连接，设置为向与其连接的局部驱动电路提供行控制信号；所述列控制线与至少一列局部驱动电路连接，设置为向与其连接的局部驱动电路提供列控制信号。
  3. 根据权利要求2所述的显示基板，其中，所述局部驱动电路与一行像素驱动电路中相邻的n个像素驱动电路连接，n为正整数；所述行控制线与一行局部驱动电路中的多个局部驱动电路连接；所述列控制线与一列局部驱动电路中的多个局部驱动电路连接。
  4. 根据权利要求1所述的显示基板，其中，所述像素驱动电路包括补偿晶体管，所述局部驱动电路设置为在所述列控制线和所述行控制线的控制下，控制所述补偿晶体管导通或者断开。
  5. 根据权利要求4所述的显示基板，其中，所述局部驱动电路包括第一控制晶体管，所述第一控制晶体管的控制极与所述列控制线连接，所述第一控制晶体管的第一极与所述行控制线连接，所述第一控制晶体管的第二极与所述补偿晶体管的控制极连接。
  6. 根据权利要求5所述的显示基板，其中，所述局部驱动电路设置为在所述列控制线的控制下，将所述行控制线的信号提供至所述补偿晶体管的控制极或者控制所述补偿晶体管的控制极维持原电位。
  7. 根据权利要求6所述的显示基板，其中，所述第一控制晶体管为P型晶体管，所 述补偿晶体管为N型晶体管；
    在所述列控制线的信号为第一电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通或者断开，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
    在所述列控制线的信号为第二电平的情况下，所述补偿晶体管在所述原电位的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  8. 根据权利要求6所述的显示基板，其中，所述第一控制晶体管和所述补偿晶体管为N型晶体管；
    在所述列控制线的信号为第二电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
    在所述列控制线的信号为第一电平的情况下，所述补偿晶体管在所述原电位的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  9. 根据权利要求5所述的显示基板，其中，所述局部驱动电路还包括第一电容，所述第一电容的第一端与恒压电源线连接，所述第一电容的第二端与所述第一控制晶体管的第二极连接。
  10. 根据权利要求5所述的显示基板，还包括低电压电源线，所述局部驱动电路还包括第二控制晶体管，所述第二控制晶体管的控制极与所述列控制线连接，所述第二控制晶体管的第二极与所述补偿晶体管的控制极连接，所述第二控制晶体管的第一极与低电压电源线连接；
    所述局部驱动电路设置为在所述列控制线的控制下，将所述行控制线的信号或者所述低电压电源线的信号提供至所述补偿晶体管的控制极。
  11. 根据权利要求10所述的显示基板，其中，所述第一控制晶体管为P型晶体管，所述补偿晶体管和所述第二控制晶体管为N型晶体管；
    在所述列控制线的信号为第一电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通或者断开，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持 原亮度或者刷新亮度；
    在所述列控制线的信号为第二电平的情况下，所述局部驱动电路将所述低电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述低电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  12. 根据权利要求7或11所述的显示基板，其中，在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
    在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中为第一电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
  13. 根据权利要求10所述的显示基板，其中，所述第一控制晶体管和所述补偿晶体管为N型晶体管，所述第二控制晶体管为P型晶体管；
    在所述列控制线的信号为第二电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通或者断开，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
    在所述列控制线的信号为第一电平的情况下，所述局部驱动电路将所述低电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述低电压电源线的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  14. 根据权利要求8或13所述的显示基板，其中，在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
    在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中为第一电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
  15. 根据权利要求4的显示基板，还包括低电压电源线，所述局部驱动电路包括第一控制晶体管和第二控制晶体管；
    所述第一控制晶体管的控制极与所述行控制线连接，所述第一控制晶体管的第一极与所述列控制线连接，所述第一控制晶体管的第二极与所述补偿晶体管的控制极连接；
    所述第二控制晶体管的控制极与所述行控制线连接，所述第二控制晶体管的第一级与低电压电源线连接，所述第二控制晶体管的第二极与所述补偿晶体管的控制极连接。
  16. 根据权利要求15所述的显示基板，其中，所述局部驱动电路设置为在所述行控制线的控制下，将所述列控制线的信号或者所述低电压电源线的信号提供至所述补偿晶体管的控制极，控制所述补偿晶体管导通或者断开。
  17. 根据权利要求16所述的显示基板，其中，所述第一控制晶体管为P型晶体管，所述补偿晶体管和所述第二控制晶体管为N型晶体管；
    在所述列控制线的信号为第二电平的情况下，所述像素驱动电路在所述行控制线和所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
    在所述列控制线的信号为第一电平的情况下，所述补偿晶体管在所述列控制线或者所述低电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  18. 根据权利要求17所述的显示基板，其中，在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述列控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述列控制线的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
    在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中为第二电平的情况下，所述局部驱动电路在所述行控制线的控制下降所述低电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述低电压电源线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
  19. 根据权利要求16所述的显示基板，其中，所述第一控制晶体管和所述补偿晶体管为N型晶体管，所述第二控制晶体管为P型晶体管；
    在所述列控制线的信号为第二电平的情况下，所述像素驱动电路在所述行控制线和所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
    在所述列控制线的信号为第一电平的情况下，所述补偿晶体管在所述列控制线或者所述低电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  20. 根据权利要求19所述的显示基板，其中，在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第二电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述列控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述列控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
    在所述列控制线的信号为第二电平，且所述行控制线在所述像素驱动电路一个工作帧中为第一电平的情况下，所述局部驱动电路在所述行控制线的控制下降所述低电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述低电压电源线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
  21. 根据权利要求4所述的显示基板，还包括列附加控制线和高电压电源线，所述局部驱动电路包括第一控制晶体管和第二控制晶体管；
    所述第一控制晶体管的控制极与所述列控制线连接，所述第一控制晶体管的第一极与所述行控制线连接，所述第一控制晶体管的第二极与所述补偿晶体管的控制极连接；
    所述第二控制晶体管的控制极与所述列附加控制线连接，所述第二控制晶体管的第一级与高电压电源线连接，所述第二控制晶体管的第二极与所述补偿晶体管的控制极连接。
  22. 根据权利要求21所述的显示基板，其中，所述局部驱动电路设置为在所述列控制线和所述列附加控制线的控制下，将所述行控制线的信号或者所述高电压电源线的信号提供至所述补偿晶体管的控制极，控制所述补偿晶体管断开或者导通，所述列控制线提供的信号与所述列附加控制线提供的信号相反。
  23. 根据权利要求22所述的显示基板，其中，所述第一控制晶体管、所述第二控制晶体管和所述补偿晶体管为P型晶体管；
    在所述列控制线的信号为第一电平、所述列附加控制线的信号为第二电平的情况下， 所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通或者断开，所述像素驱动电路在所述行控制线的信号的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
    在所述列控制线的信号为第二电平、所述列附加控制线的信号为第一电平的情况下，所述局部驱动电路将所述高电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  24. 根据权利要求23所述的显示基板，其中，在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
    在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中为第二电平的情况下，所述局部驱动电路将所述行控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述行控制线的信号的控制下断开，所述像素驱动电路在该工作帧驱动对应的发光器件维持原亮度。
  25. 根据权利要求4所述的显示基板，还包括行附加控制线还包括高电压电源线，所述局部驱动电路包括第一控制晶体管和第二控制晶体管；
    所述第一控制晶体管的控制极与所述行控制线连接，所述第一控制晶体管的第一极与所述列控制线连接，所述第一控制晶体管的第二极与所述补偿晶体管的控制极连接；
    所述第二控制晶体管的控制极与所述行附加控制线连接，所述第二控制晶体管的第一级与高电压电源线连接，所述第二控制晶体管的第二极与所述补偿晶体管的控制极连接。
  26. 根据权利要求25所述的显示基板，其中，所述局部驱动电路设置为在所述行控制线和所述行附加控制线的控制下，将所述列控制线的信号或者所述高电压电源线的信号提供至所述补偿晶体管的控制极，控制所述补偿晶体管导通或者断开，所述行控制线提供的信号与所述行附加控制线提供的信号相反。
  27. 根据权利要求26所述的显示基板，其中，所述第一控制晶体管、所述第二控制晶体管和所述补偿晶体管为P型晶体管；
    在所述列控制线的信号为第一电平的情况下，所述像素驱动电路在所述行控制线、所 述行附加控制线和所述局部驱动电路的控制下，驱动对应的发光器件维持原亮度或者刷新亮度；
    在所述列控制线的信号为第二电平的情况下，所述补偿晶体管在所述列控制线或者所述高电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  28. 根据权利要求27所述的显示基板，其中，在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中的复位阶段、阈值补偿阶段为第一电平的情况下，在所述像素驱动电路一个工作帧中的复位阶段和阈值补偿阶段，所述局部驱动电路将所述列控制线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述列控制线的信号的控制下导通，所述像素驱动电路在该工作帧驱动对应的发光器件刷新亮度；
    在所述列控制线的信号为第一电平，且所述行控制线在所述像素驱动电路一个工作帧中为第二电平的情况下，所述局部驱动电路将所述高电压电源线的信号提供至所述补偿晶体管的控制极，所述补偿晶体管在所述高电压电源线的信号的控制下断开，所述像素驱动电路驱动对应的发光器件维持原亮度。
  29. 根据权利要求2所述的显示基板，其中，所述列控制线设置为控制与其连接的一列或者多列局部驱动电路所控制的子像素刷新亮度；所述行控制线设置为控制与其连接的一行或者多行局部驱动电路所控制的子像素刷新亮度，所述行控制线所提供的行控制信号包括刷新亮度的控制信号和维持亮度的控制信号，所述列控制线所述提供的列控制信号包括刷新亮度的控制信号和维持亮度的控制信号；
    所述像素驱动电路在所述局部驱动电路所连接的行控制线的行控制信号、列控制线的列控制信号均为刷新亮度的控制信号的情况下，驱动驱动对应的发光器件刷新亮度；所述像素驱动电路在所述局部驱动电路所连接的行控制线的行控制信号和所述列控制线的列控制信号至少一个为维持亮度的控制信号的情况下，驱动驱动对应的发光器件维持原亮度。
  30. 一种显示基板的工作方法，应用于如权利要求1至权利要求29任一项所述的显示基板，所述显示基板包括多个子像素、至少一个局部驱动电路、至少一个列控制线和至少一个行控制线，至少部分子像素包括发光器件以及驱动所述发光器件发光的像素驱动电路，所述像素驱动电路与其中一个局部驱动电路连接；所述局部驱动电路与至少一个像素驱动电路、其中一个列控制线和其中一个行控制线连接，所述方法包括：
    所述局部驱动电路在所述列控制线和所述行控制线的控制下，控制与其连接的像素驱动电路工作，所述像素驱动电路在所述局部驱动电路的控制下，驱动对应的发光器件维持 原亮度或者刷新亮度。
  31. 一种显示装置，包括如权利要求1至29任一项所述的显示基板。
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