WO2025197830A1 - ドハティ増幅器 - Google Patents

ドハティ増幅器

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WO2025197830A1
WO2025197830A1 PCT/JP2025/010116 JP2025010116W WO2025197830A1 WO 2025197830 A1 WO2025197830 A1 WO 2025197830A1 JP 2025010116 W JP2025010116 W JP 2025010116W WO 2025197830 A1 WO2025197830 A1 WO 2025197830A1
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WO
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amplifier
layer
class
auxiliary
gain
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Application number
PCT/JP2025/010116
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English (en)
French (fr)
Inventor
克彦 川島
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Nuvoton Technology Corp Japan
Original Assignee
Nuvoton Technology Corp Japan
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Filing date
Publication date
Application filed by Nuvoton Technology Corp Japan filed Critical Nuvoton Technology Corp Japan
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Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation

Definitions

  • This disclosure relates to a Doherty amplifier using a GaN HEMT.
  • base stations for fifth-generation (5G) high-speed wireless communications need to transmit large volumes of data with low distortion.
  • the base station's transmitting power amplifiers have a large back-off amount from the saturated output point. Since a large back-off amount reduces the efficiency of the power amplifier, Doherty amplifiers, which can achieve high efficiency even when backed off, are used to reduce power consumption.
  • Figure 1 shows the circuit block of the Doherty amplifier.
  • a main amplifier 1 also called a carrier amplifier
  • an auxiliary amplifier 2 also called a peak amplifier
  • the transistor size of the auxiliary amplifier 2 is often designed to be larger than the transistor size of the main amplifier 1.
  • the saturated output performance of the Doherty amplifier is mainly responsible for the auxiliary amplifier 2.
  • the Doherty amplifier is equipped with a power divider 3 that distributes the signal input from signal input unit 7 to main amplifier 1 and auxiliary amplifier 2, and a power combiner 4 that combines the outputs of main amplifier 1 and auxiliary amplifier 2 and outputs the result from amplified signal combined output unit 8.
  • An impedance conversion circuit 5 is provided between the main amplifier 1 and the power combiner 4, and a phase adjustment circuit 6 is provided between the auxiliary amplifier 2 and the power divider 3.
  • the impedance conversion circuit 5 is, for example, a transmission line with an electrical length of ⁇ /4, where ⁇ is the electrical length at the operating frequency, and enables impedance conversion from 25 ⁇ to 100 ⁇ .
  • the amplifier operating class is set to Class AB for main amplifier 1 and Class C for auxiliary amplifier 2.
  • Class AB the class is set to less than half the transistor saturation current, and in Class C, the current is set to be completely turned off. This allows for operation as shown in Figures 2A to 2D.
  • Figure 2A shows the output characteristics of main amplifier 1 (2-1-M) and auxiliary amplifier 2 (2-1-A) versus input power
  • Figure 2B shows the gain characteristics of main amplifier 1 (2-2-M) and auxiliary amplifier 2 (2-2-A) versus input power.
  • PinS indicates the input power at the gain compression point where the gain of main amplifier 1 begins to drop significantly.
  • main amplifier 1 also tends to saturate at the gain compression point PinS.
  • amplifiers are most efficient near output saturation, so it is advantageous to use main amplifier 1 in a range close to this point.
  • auxiliary amplifier 2 is biased in class C, so it is off when the input power is low and turns on due to self-bias as the input power increases.
  • the bias of auxiliary amplifier 2 is set so that it turns on at the gain compression point PinS. Because auxiliary amplifier 2 has larger transistor size than main amplifier 1, the saturated output of auxiliary amplifier 2 is higher than the saturated output of main amplifier 1, as shown in Figure 2A.
  • Figure 2C shows the output characteristics obtained by combining the output of main amplifier 1 (2-3-M) and the output of auxiliary amplifier 2 (2-3-A) (i.e., the output characteristics of the Doherty amplifier), while Figure 2D shows the gain characteristics obtained by combining the output of main amplifier 1 (2-4-M) and the output of auxiliary amplifier 2 (2-4-A) (i.e., the gain characteristics of the Doherty amplifier).
  • PoutS is the output power corresponding to PinS.
  • auxiliary amplifier 2 can supplement its output, thereby increasing the overall saturated output. This effect ensures the required antenna output. Meanwhile, the efficiency and distortion of the entire Doherty amplifier are determined by the average output point of the output probability distribution of the transmitted signal, so performance near the gain compression point PinS is important. As shown in Figure 2D, gain compression of main amplifier 1 begins at gain compression point PinS, and the overall gain compression can be compensated for by combining the gain of auxiliary amplifier 2, which rises from PinS. This effect depends on the gain performance of the auxiliary amplifier in class C operation.
  • the auxiliary amplifier 2 compensates for its drawback of gain compression characteristics, and the overall output characteristics can also be increased. Due to this feature, Doherty amplifiers have become the industry standard for achieving both the efficiency and distortion characteristics required for the large back-off points of transmitting power amplifiers in 5G base stations. Furthermore, with the aim of reducing distortion, many current base stations also use distortion compensation using DPD (digital pre-distortion) by extracting a portion of the output signal from the Doherty amplifier.
  • DPD digital pre-distortion
  • GaN High Electron Mobility Transistors are promising semiconductor devices suitable for transmitting power amplifiers in 5G base stations. This is because GaN HEMTs have the following characteristics: low on-resistance (Ron) and high transconductance (gm) due to the high mobility of two-dimensional electron gas (2DEG), high voltage resistance due to a wide bandgap, and high current drivability due to the piezoelectric effect.
  • Ron on-resistance
  • gm two-dimensional electron gas
  • a low Ron contributes to efficiency performance, while a high gm contributes to high gain.
  • High voltage resistance and current drivability contribute to high output.
  • Table 1 shows the requirements for the main amplifier and auxiliary amplifier based on the operating principle of the Doherty amplifier.
  • the main amplifier is required to first achieve high efficiency in class AB operation, and secondly, low distortion.
  • the auxiliary amplifier is required to first achieve high gain in class C operation to complement the main amplifier, and secondly, high output power.
  • GaN HEMTs made from the same epitaxial stack have been used for both the main amplifier and auxiliary amplifier. This is to streamline manufacturing methods.
  • GaN HEMTs made from epitaxial layers optimized for the main amplifier have also been used for the auxiliary amplifier.
  • the main amplifier and auxiliary amplifier use different operating classes, there is a performance trade-off issue. A device that maximizes the requirements for a class AB main amplifier will never maximize the requirements for an auxiliary amplifier operating in class C.
  • Figures 3A to 3C show an example of the relationship between efficiency and distortion characteristics in class AB operation, and gain and output characteristics in class C operation when using the same epitaxial layer stack.
  • Figure 3A shows the relationship between efficiency performance in class AB operation and output characteristics in class C operation.
  • Devices that prioritize efficiency in class AB operation are not good for output performance in class C operation. This is because attempts to reduce parasitic capacitance, which leads to power loss, for the sake of high efficiency are incompatible with efforts to increase current density to improve output performance.
  • Figure 3B shows the trade-off between efficiency performance in class AB operation and gain performance in class C operation.
  • Devices that prioritize efficiency in class AB operation are not good for gain performance in class C operation. This is because attempts to reduce parasitic capacitance and efforts to improve gm to improve gain performance are incompatible.
  • Class C operation is less favorable in terms of gain performance than class AB operation, so increasing gm is particularly effective, but when the same epitaxial layer is used for class AB operation, efforts to increase gm also increase parasitic capacitance, resulting in reduced efficiency.
  • Figure 3C shows the trade-off between distortion performance in class AB operation and gain performance in class C operation.
  • the distortion performance on the vertical axis is measured using adjacent channel leakage power ratio (ACLR), with better distortion performance indicated in the downward direction on the vertical axis.
  • ACLR indicates the proportion of leakage power that occurs outside the transmission frequency range due to the nonlinearity of a semiconductor device when a modulated signal is input.
  • devices that prioritize distortion performance in class AB operation are not good for gain performance in class C operation.
  • Distortion performance is determined by the flatness of the gm characteristic with respect to fluctuations in the gate-source voltage (Vgs), but attempting to flatten this results in a lower gm peak and a lower gain.
  • a Doherty amplifier is a Doherty amplifier consisting of a main amplifier that operates in class AB and an auxiliary amplifier that operates in class C, and each amplifier is equipped with GaN HEMTs made of two different materials. After comparing performance by changing the operating class while keeping the size the same, the material with the higher gain during class C operation is selected for the auxiliary amplifier, and the material with the higher saturated drain efficiency during class AB operation is selected for the main amplifier.
  • the two different types of materials are made of different GaN epitaxial stacks, and the Doherty amplifier is characterized in that, in a structure in which a GaN channel layer and a barrier layer made of Al x Ga 1-x N (0 ⁇ x ⁇ 1) are stacked on a semiconductor substrate, and an AlN layer is inserted therebetween, the thicknesses of the AlN layers are different.
  • the thickness of the AlN layer of the main amplifier here may include zero. In other words, the AlN layer of the main amplifier does not need to be inserted.
  • an auxiliary amplifier with excellent high gain and high output performance in class C operation and a main amplifier with excellent high efficiency and low distortion performance in class AB operation can be obtained without any trade-off, resulting in high efficiency and low distortion characteristics for the Doherty amplifier as a whole.
  • FIG. 1 is a diagram showing a block diagram of a Doherty amplifier, which is the technical field of the present disclosure.
  • FIG. 2A is a diagram showing the operating principle of the Doherty amplifier (input power and output characteristics of the main amplifier and auxiliary amplifier).
  • FIG. 2B is a diagram showing the operating principle of the Doherty amplifier (input power and gain characteristics of the main amplifier and auxiliary amplifier).
  • FIG. 2C is a diagram showing the operating principle of the Doherty amplifier (input power and output characteristics of the Doherty amplifier).
  • FIG. 2D is a diagram showing the operating principle of the Doherty amplifier (input power and gain characteristics of the Doherty amplifier).
  • FIG. 2A is a diagram showing the operating principle of the Doherty amplifier (input power and output characteristics of the main amplifier and auxiliary amplifier).
  • FIG. 2B is a diagram showing the operating principle of the Doherty amplifier (input power and gain characteristics of the main amplifier and auxiliary amplifier).
  • FIG. 3A is a diagram showing the trade-off characteristics (saturation output power during class C operation and saturation efficiency characteristics during class AB operation) depending on the operating class, which is a problem to be solved by the present disclosure.
  • FIG. 3B is a diagram showing the trade-off characteristics depending on the operating class (saturation gain during class C operation and saturation efficiency during class AB operation), which is a problem to be solved by the present disclosure.
  • FIG. 3C is a diagram showing the trade-off characteristics (saturation gain during class C operation and distortion (ACLR) characteristics during class AB operation) depending on the operating class, which is a problem to be solved by the present disclosure.
  • FIG. 3A is a diagram showing the trade-off characteristics (saturation output power during class C operation and saturation efficiency characteristics during class AB operation) depending on the operating class, which is a problem to be solved by the present disclosure.
  • FIG. 3B is a diagram showing the trade-off characteristics depending on the operating class (saturation gain during class C operation and saturation efficiency during class AB
  • FIG. 4A is a diagram showing an epitaxial stack and the potential energy of the conduction band (showing a cross-sectional view of the epitaxial stack).
  • FIG. 4B is a diagram showing the epitaxial stack and the potential energy of the conduction band (showing the potential energy of the conduction band).
  • Figure 5 shows a cross-sectional view of the structure of a GaN HEMT using an epitaxial stack.
  • FIG. 6A shows the epitaxial stack (epi 1) of different main and auxiliary amplifiers according to an embodiment.
  • FIG. 6B illustrates the epitaxial stack (epi2) of a different main amplifier and auxiliary amplifier according to an embodiment.
  • FIG. 6C is a diagram showing epitaxial stacks of different main amplifiers and auxiliary amplifiers according to an embodiment (comparison of saturation efficiency when epitaxial layers 1 and 2 are operated in class AB).
  • FIG. 6D is a diagram showing epitaxial stacks of different main amplifiers and auxiliary amplifiers according to an embodiment (comparison of saturated gains when epitaxial layers 1 and 2 are operated in class C).
  • FIG. 7 shows experimental results of a GaN HEMT having epitaxial stacks with different AlN layers according to the first embodiment.
  • FIG. 8A is a diagram showing experimental results of RF characteristics (RF characteristics during class AB operation) according to the first embodiment.
  • FIG. 8B is a diagram showing experimental results of RF characteristics (RF characteristics during class C operation) according to the first embodiment.
  • FIG. 9A is a diagram showing experimental results (results of gate-source voltage Vgs and gate-source current Igs) showing the difference in characteristics between the presence and absence of the AlN layer according to the second embodiment.
  • FIG. 9B is a diagram showing experimental results (results of gate-source voltage Vgs and transconductance g mmax ) showing the difference in characteristics between the presence and absence of the AlN layer according to the second embodiment.
  • FIG. 9C is a diagram showing experimental results (results of drain-source voltage Vds and parasitic drain-source capacitance) showing the difference in characteristics between the presence and absence of the AlN layer according to the second embodiment.
  • FIG. 9A is a diagram showing experimental results (results of gate-source voltage Vgs and gate-source current Igs) showing the difference in characteristics between the presence and absence of the AlN layer according to the second embodiment.
  • FIG. 9B is a diagram showing experimental results (results of gate-source voltage
  • FIG. 10A is a diagram showing a combination of semiconductor substrates of an epitaxial stack according to the third embodiment (showing a case where the same semiconductor substrate is used for the main amplifier and the auxiliary amplifier).
  • Figure 10B is a diagram showing a combination of semiconductor substrates of an epitaxial stack according to embodiment 3 (showing a combination in which semiconductor substrates with different thermal conductivities are used for the main amplifier and the auxiliary amplifier. The thermal conductivity of the main amplifier is greater than that of the auxiliary amplifier).
  • each figure is a schematic diagram and is not necessarily an exact illustration. Therefore, for example, the scales of the figures do not necessarily match. Furthermore, in each figure, substantially identical components are assigned the same reference numerals, and duplicate explanations are omitted or simplified.
  • the x-axis, y-axis, and z-axis refer to the three axes of a three-dimensional Cartesian coordinate system.
  • the x-axis and y-axis are the two axes parallel to the main surface (top surface) of the substrate of the Doherty amplifier, and the direction perpendicular to this main surface is the z-axis direction.
  • the direction in which the source electrode, gate electrode, and drain electrode are arranged in this order i.e., the so-called gate length direction, is the x-axis direction.
  • the positive direction of the z-axis may be referred to as “upward,” and the negative direction of the z-axis may be referred to as “downward.”
  • planar view refers to the main surface (top surface) of the substrate of the Doherty amplifier when viewed from the positive direction of the z-axis, unless otherwise specified.
  • a Group III nitride semiconductor is a semiconductor containing one or more Group III elements and nitrogen.
  • Group III elements include aluminum (Al), gallium (Ga), and indium (In).
  • Group III nitride semiconductors include GaN, AlN, InN, AlGaN, InGaN, and AlInGaN.
  • Group III nitride semiconductors may also contain one or more elements other than Group III elements, such as silicon (Si) or phosphorus (P).
  • Si silicon
  • P phosphorus
  • a layer made of material A such as a Group III nitride semiconductor such as GaN or AlGaN, silicon nitride or silicon oxide, and a layer composed of material A, mean that the layer contains substantially only material A.
  • the layer may contain other elements as impurities, such as elements that are unavoidable during manufacturing, at a rate of 1 atm% or less.
  • the composition ratio (composition rate) of a group III element in a nitride semiconductor refers to the ratio of the number of atoms of a target group III element among multiple group III elements contained in the nitride semiconductor.
  • the Al composition ratio of the nitride semiconductor layer can be expressed as a/(a + b + c).
  • the In composition ratio and Ga composition ratio can be expressed as b/(a + b + c) and c/(a + b + c), respectively.
  • ordinal numbers such as “first” and “second” do not refer to the number or order of components, unless otherwise specified, but are used to avoid confusion and distinguish between components of the same type.
  • the epitaxial stack includes a substrate 401, a buffer layer 402, a channel layer 403, a barrier layer 404, and a cap layer 407.
  • a 2DEG 406 is formed near the interface between the channel layer 403 and the barrier layer 404.
  • the buffer layer 402, the channel layer 403, the barrier layer 404, and the cap layer 407 are an epitaxial stack formed by epitaxial growth.
  • the substrate 401 is a substrate made of Si. Alternatively, the substrate 401 may be a SiC substrate. The substrate 401 may also be a substrate made of sapphire, diamond, SOI (Silicon on Insulator), GaN, AlN, or the like.
  • the buffer layer 402 is provided above the substrate 401.
  • the buffer layer 402 is provided in contact with the upper surface of the substrate 401.
  • the buffer layer 402 is, for example, a layer made of a Group III nitride semiconductor.
  • the buffer layer 402 is made of a multi-layer structure of AlN and AlGaN, each 2 ⁇ m thick.
  • the buffer layer 402 may also be made of a single layer or multiple layers of a Group III nitride semiconductor, such as GaN, AlGaN, AlN, InGaN, or AlInGaN.
  • the buffer layer 402 By providing the buffer layer 402, it is possible to reduce the adverse effects of crystal dislocations and lattice defects caused by the difference in lattice spacing between the substrate 401 and the channel layer 403. Furthermore, even if there are defects in the substrate 401, the provision of the buffer layer 402 can prevent the defects from affecting the channel layer 403. This reduces defects in the channel layer 403, improves crystallinity, and increases electron mobility within the channel layer 403.
  • the buffer layer 402 does not necessarily have to be provided.
  • the channel layer 403 is provided above the substrate 401. Specifically, the channel layer 403 is provided in contact with the upper surface of the buffer layer 402.
  • the channel layer 403 is a layer made of a nitride semiconductor containing Ga elements.
  • the channel layer 403 is made of GaN.
  • the film thickness of the channel layer 403 is, for example, 50 nm to 300 nm, and is 150 nm as an example.
  • the channel layer 403 is not limited to GaN, and may be made of a Group III nitride semiconductor such as InGaN, AlGaN, or AlInGaN.
  • the channel layer 403 may also contain n-type impurities.
  • the film thickness of the channel layer 403 is not limited to the above example.
  • the barrier layer 404 is provided above the channel layer 403.
  • the barrier layer 404 may be provided in contact with the upper surface of the channel layer 403.
  • the barrier layer 404 has a larger band gap than the channel layer 403 and is a layer made of a nitride semiconductor containing Ga elements.
  • the barrier layer 404 is made of, for example, AlGaN.
  • the Al composition ratio of the barrier layer 404 is, for example, 10% to 30%, but may also be 20% to 30%.
  • the Al composition ratio of the barrier layer 404 is, for example, 27%.
  • the film thickness of the barrier layer 404 is, for example, 3 nm to 30 nm, for example, 13 nm.
  • the barrier layer 404 is not limited to AlGaN, and may be made of a Group III nitride semiconductor such as AlInGaN.
  • the barrier layer 404 may also contain n-type impurities.
  • High-concentration 2DEG 406 is generated on the channel layer 403 side of the heterointerface between the barrier layer 404 and the channel layer 403 due to piezoelectric stress of the barrier layer 404 on the channel layer 403.
  • the 2DEG 406 is used as the channel of the transistor.
  • the cap layer 407 covers and contacts the upper surface of the barrier layer 404.
  • the cap layer 407 is a layer made of a Group III nitride semiconductor.
  • the cap layer 407 is made of, for example, GaN.
  • the thickness of the cap layer 407 is, for example, not less than about 1 nm and not more than about 2 nm.
  • a characteristic of this disclosure is an AlN layer 405, for example, having a thickness of approximately 0 nm or more and approximately 2 nm or less, provided between the barrier layer 404 and the channel layer 403.
  • This AlN layer 405 is inserted to increase the mobility and saturation velocity of the 2DEG 406.
  • Figure 4B shows the potential energy of conduction band electrons in the top-to-bottom direction of Figure 4A (the dashed line direction from TOP to BOTTOM in the figure). Because the AlN layer 405 has high potential energy, electrons in the 2DEG 406 are confined in the potential energy valley, resulting in good two-dimensionality. This means that the electron wave function has a narrow spread.
  • the electron wave function would diffuse from the 2DEG 406 region to the barrier layer 404 and be scattered by ions in the barrier layer, resulting in reduced mobility.
  • the presence of the AlN layer 405 suppresses the broadening of the wave function, resulting in high mobility and, as a result, a high saturation velocity.
  • High mobility allows for a high peak gm value, which is advantageous for achieving high gain, and high saturation velocity allows for a high saturation current, which is also advantageous for achieving high output.
  • the AlN layer 405 has the effect of suppressing leakage current from the 2DEG 406 to the gate side (the TOP side in FIG. 4A) due to its high potential barrier. Therefore, a high rise voltage Vf of the Schottky junction can be obtained, and the gate amplitude of the input RF signal can be increased, which is advantageous for achieving high output.
  • FIG. 5 is a structural cross-sectional view of a GaN HEMT using an epitaxial stack.
  • the meanings of the layers indicated by the reference numerals 501 to 507 in the epitaxial stack in FIG. 5 are the same as those in FIGS. 4A to 4B (i.e., 401 to 407), and the suffixes of the reference numerals correspond to those in FIGS. 4A to 4B.
  • the GaN HEMT includes a source electrode 511, a drain electrode 512, a gate electrode 513, and a source field plate 514.
  • the GaN HEMT also includes a first insulating layer 521 and a second insulating layer 522 (collectively referred to as an insulating film 520) made of, for example, Si 3 N 4.
  • the source electrode 511 and the drain electrode 512 are provided above the substrate 501 with a gap between them. Specifically, the source electrode 511 and the drain electrode 512 are disposed opposite each other with the gate electrode 513 sandwiched therebetween.
  • the source electrode 511 and the drain electrode 512 are formed using a conductive material.
  • the source electrode 511 and the drain electrode 512 are multilayer electrode films having a laminated structure in which a Ti film and an Al film are sequentially stacked, but this is not limiting.
  • the source electrode 511 and the drain electrode 512 may also be alloy layers formed by annealing a laminated structure of a Ti film and an Al film at a temperature of 500°C or higher.
  • the source electrode 511 and the drain electrode 512 may also be a transition metal or a nitride or carbide of a transition metal.
  • the source electrode 511 and the drain electrode 512 may be Ta, Hf, W, Ni, TiN, TaN, HfN, WN, TiC, TaC, HfC, Au, Cu, or the like, or may be a compound containing these elements, or may be a multilayer electrode film having a laminated structure.
  • the source electrode 511 and the drain electrode 512 are also called ohmic electrodes, and are electrically connected to the 2DEG 506 through an ohmic connection.
  • the source electrode 511 and the drain electrode 512 are each provided so as to be in contact with the 2DEG 506.
  • the GaN HEMT has two recesses that penetrate the cap layer 507 and barrier layer 504 and reach the channel layer 503. These recesses are also referred to as the source opening and drain opening, respectively.
  • the source electrode 511 is provided so as to contact and cover the inner surface of the source opening
  • the drain electrode 512 is provided so as to contact and cover the inner surface of the drain opening.
  • the bottom surface of each of the two recesses is located below the interface between the channel layer 503 and the barrier layer 504. Therefore, the 2DEG 506 is exposed on the side surfaces of each of the two recesses.
  • the source electrode 511 and the drain electrode 512 are each in contact with the 2DEG 506 on the side surfaces of the recesses. This reduces the channel contact resistance.
  • source contact regions and drain contact regions with reduced resistance may be provided by adding n-type impurities to portions of the cap layer 507, barrier layer 504, and channel layer 503.
  • the source and drain contact regions are formed by, for example, plasma treatment, ion implantation, and crystal regrowth.
  • the gate electrode 513 is disposed above the barrier layer 504, between the source electrode 511 and the drain electrode 512 and spaced apart from each other.
  • the gate electrode 513 has a multi-layer structure, and the lower gate electrode portion 513L is formed using a conductive material that can form a Schottky junction with a nitride semiconductor containing Ga.
  • the lower gate electrode portion 513L is formed using Ni, Ti, TiN, TaN, W, Pd, etc.
  • the upper gate electrode portion 513U is formed using a material with a lower resistivity than the lower gate electrode portion 513L.
  • the upper gate electrode portion 513U is formed using Au or Al.
  • the upper gate electrode portion 513U is provided so as to contact and cover the upper surface of the lower gate electrode portion 513L.
  • the thickness of the upper gate electrode portion 513U is, for example, 450 nm to 650 nm, and is 500 nm as an example, but is not limited to this.
  • the shape and size of the upper gate electrode portion 513U are substantially the same as those of the lower gate electrode portion 513L.
  • the gate electrode 513 has a multilayer structure, which makes it possible to reduce the gate resistance Rg in the z-axis direction while maintaining a Schottky junction. Reducing the gate resistance Rg improves high-frequency gain.
  • the gate electrode 513 does not have to have a multilayer structure, and may instead have a single-layer structure formed using a conductive material that can form a Schottky junction with a nitride semiconductor containing Ga.
  • the distance along the x-axis of the junction 513a between the gate electrode 513 and the epitaxial stack is the so-called gate length Lg, and for example, Lg is 0.2 ⁇ m.
  • the distance along the x-axis from the drain side end of the junction 513a to the drain electrode 512 is called the gate-drain distance Lgd.
  • the distance along the x-axis from the source side end of the junction 513a to the source electrode 511 is called the gate-source distance Lgs.
  • Lgd is 3.2 ⁇ m and Lgs is 1.3 ⁇ m.
  • the source field plate 514 is provided above the gate electrode 513 and is set to the same potential as the source electrode 511. Specifically, the source field plate 514 is provided above the insulating layer 522. The source field plate 514 is provided so that at least a portion thereof is located between the gate electrode 513 and the drain electrode 512 in a planar view. In the example shown in FIG. 5, the source field plate 514 is arranged so that a portion thereof overlaps the gate electrode 513 in a planar view. The source field plate 514 is electrically insulated from the gate electrode 513 and the drain electrode 512, and is set to the potential (source potential) applied to the source electrode 511.
  • a high voltage of approximately 90V to 150V is applied to the drain electrode 512.
  • a high electric field is applied between the drain electrode 512 and the gate electrode 513.
  • the electric field lines from the drain electrode 512 concentrate at the end of the drain-side protrusion of the gate electrode 513, increasing the peak value of the electric field and reducing reliability.
  • the source field plate 514 can alleviate the high electric field peak by dispersing it in the x-axis direction. This improves the gate-drain breakdown voltage and reliability by suppressing gate leakage current.
  • the source field plate 514 is formed using a conductive material.
  • the source field plate 514 has a multilayer electrode film structure, for example, consisting of a layered structure in which a TiN film and an Al film are stacked in sequence.
  • the thickness of the source field plate 514 is, for example, 500 nm, but is not limited to this.
  • the source field plate 514 is not limited to a layered structure of a TiN film and an Al film, and may also be a transition metal nitride or carbide formed by sputtering.
  • the source field plate 514 may be made of Ti, Ta, W, Ni, TiN, TaN, WN, W, Au, Cu, etc., or may be a compound containing these elements, or a multilayer electrode film consisting of a multilayer structure.
  • the source field plate 514 has a multilayer structure in which Ti, TiN, and Al are stacked in this order from the bottom up.
  • the source field plate 514 may contain Au in the topmost layer.
  • the first insulating layer 521 is made of, for example, Si 3 N 4 and has a thickness of 100 nm.
  • the insulating layer 521 is provided above the epitaxial stack, between the gate electrode 513 and the drain electrode 512. Specifically, the insulating layer 521 is in contact with and covers the upper surface of the cap layer 507 between the gate electrode 513 and the drain electrode 512.
  • the insulating layer 521 is provided over the entire area from the drain side end of the junction 513 a of the gate electrode 513 to the drain electrode 512. In this embodiment, the insulating layer 521 is also provided between the gate electrode 513 and the source electrode 511.
  • the insulating layer 521 is in contact with and covers the upper surface of the cap layer 507 between the gate electrode 513 and the source electrode 511.
  • the insulating layer 521 is provided over the entire area from the source side end of the junction 513 a of the gate electrode 513 to the source electrode 511.
  • the second insulating layer 522 is made of, for example, Si 3 N 4 and has a thickness of 150 nm.
  • the insulating layer 522 is provided between the gate electrode 513 and the source field plate 514. Specifically, the insulating layer 522 is provided so as to cover the entire area of the GaN HEMT.
  • the insulating layer 522 has openings for ensuring wiring contacts to the source electrode 511 and the drain electrode 512.
  • the insulating layers 521 and 522 are not limited to Si 3 N 4 and may be made of SiO 2 or SiON.
  • the source field plate 514 does not necessarily have to be provided.
  • Figures 6A to 6D show how the present disclosure involves preparing two types of epitaxial stacks and comparing the performance of GaN HEMTs formed using these epitaxial stacks at different operating classes, thereby explaining how to select the auxiliary amplifier and main amplifier of a Doherty amplifier.
  • epitaxial stacks Epi1 and Epi2 having different AlN layer thicknesses are prepared.
  • the AlN thickness D2 of Epi2 is thicker than the AlN thickness D1 of Epi1.
  • D1 ⁇ D2 , and D1 includes 0 nm.
  • the same semiconductor mask, and the same semiconductor process are used to obtain a semiconductor chip containing a GaN HEMT.
  • a comparison is made between the saturation efficiency of class AB operation and the saturation gain of class C operation, as shown in Figures 6C and 6D.
  • this disclosure is characterized by using Epi2, which has a high saturated gain in class C operation, for the auxiliary amplifier 632, and Epi1, which has a high saturated efficiency in class AB operation, for the main amplifier 631.
  • the prototype samples according to the first embodiment are of two types, one with a thinner AlN layer thickness of 1.5 nm and one with a thicker AlN layer thickness of 2.0 nm.
  • the thickness of the AlN layer can be adjusted by controlling the growth time of epitaxial growth, and the thickness can be easily increased by extending the deposition time.
  • Figure 7 shows the differences in DC characteristics, and compares these results with the requirements for the main amplifier and auxiliary amplifier of the Doherty amplifier.
  • the device used for DC characteristic evaluation was a so-called TEG (Test Element Group) with a finger length of 100 ⁇ m.
  • TEG Transmission Element Group
  • a thicker AlN layer of 2 nm resulted in higher values for saturation current I max , forward turn-on voltage V f , and maximum transconductance g mmax .
  • I max saturation current
  • V f forward turn-on voltage
  • g mmax maximum transconductance
  • Figures 8A and 8B show the differences in characteristics when actually operating with large RF signals. The results are compared with the requirements for the main amplifier and auxiliary amplifier of the Doherty amplifier.
  • the device used to evaluate the RF large signal characteristics was a TEG with a total gate width of 400 ⁇ m and two parallel finger lengths of 200 ⁇ m, mounted on a metal plate via die attach adhesive.
  • the metal plate is made of a material with excellent thermal conductivity, such as copper or brass
  • the die attach adhesive is made of a material with excellent thermal conductivity, such as one containing Ag particles.
  • the RF large signal measurement conditions were a drain operating voltage of 28V, a center frequency of 4.1GHz, and input power as a pulse input with a duty cycle of 10%, and the input and output impedances were fixed for comparison. This fixed impedance was determined in advance to allow for a balanced comparison of efficiency, gain, and output characteristics.
  • bias conditions measurements were taken with a drain current of 6mA for class AB operation, and with a gate voltage set 1V below the pinch-off voltage for class C operation.
  • the RF input was gradually increased up to the saturated output, and the output, gain, and efficiency performance were measured.
  • the efficiency index used was not power load efficiency, but drain efficiency, which is more suitable for comparing the performance of a single transistor.
  • the saturation values for class AB operation of the above three items are shown in (8-1), (8-2), and (8-3) of Figure 8A
  • the saturation values for class C operation are shown in (8-4), (8-5), and (8-6) of Figure 8B. That is, (8-1) in FIG. 8A shows the relationship between the AlN layer thickness and the saturated power P sat during class AB operation, (8-2) in FIG. 8A shows the relationship between the AlN layer thickness and the saturated gain Gain Max (Maximum Gain) during class AB operation, (8-3) in FIG.
  • FIG. 8A shows the relationship between the AlN layer thickness and the saturated efficiency ⁇ dmax (Maximum Efficiency) during class AB operation
  • FIG. 8B shows the relationship between the AlN layer thickness and the saturated power P sat during class C operation
  • (8-5) in FIG. 8B shows the relationship between the AlN layer thickness and the saturated gain Gain Max during class C operation
  • (8-6) in FIG. 8B shows the relationship between the AlN layer thickness and the saturated efficiency ⁇ dmax during class C operation.
  • a thicker AlN layer In class AB operation, a thicker AlN layer only has a slightly higher gain than a thinner one, but in class C operation, a thicker AlN layer has a significantly higher gain than a thinner one. Specifically, the gain difference in class AB operation is approximately 0.1 dB, but the difference in class C operation is actually over 1 dB. From these results, we can see that a thicker AlN layer is more suitable as an auxiliary amplifier, since, as already mentioned, the greatest requirement for an auxiliary amplifier in class C operation is the saturated gain during class C operation.
  • both the thin and thick AlN layers have a high level of efficiency, well over 70%, but in class AB operation, the thinner AlN layer has significantly higher efficiency than the thicker one. This result shows that, since the greatest requirement for a main amplifier operating in class AB is saturation efficiency during class AB operation, the thinner AlN layer is more suitable for the main amplifier.
  • the device used to compare the performance of GaN HEMTs made of two types of epitaxial stacks had a thin AlN layer thickness of zero, i.e., no AlN layer, in order to make the effect of strain in the AlN layer more pronounced.
  • the device with an AlN layer was 2 nm thick, the same as in embodiment 1.
  • the TEG used for the measurements had one 100 ⁇ m finger.
  • Figure 9A shows the relationship between gate-source voltage Vgs and gate-source leakage current Igs with (solid line) and without (dashed line) an AlN layer.
  • the linearity of Igs differs on the positive side of Vgs.
  • This linearity is the rise characteristic of the Schottky junction between the gate electrode and semiconductor, and an appropriate performance indicator is the N value, which is the amount incorporated into the Richardson equation, which is a thermal electron model of a Schottky junction.
  • an N value close to 1 is obtained.
  • the N value was approximately 1, but with the AlN layer, the N value deviated significantly from 1, exceeding 2, and the linearity of Igs was significantly degraded. This degradation in linearity affects the strain characteristics, so the presence of the AlN layer is detrimental to the strain characteristics.
  • Figure 9B also shows the curves of Vgs and transconductance gm. This varies depending on the applied drain voltage, but a representative curve is shown for 20V.
  • the gm peak is characteristically higher; on the other hand, without the AlN layer, the gm peak is lower, but the gm flat region with respect to the gate-source voltage Vgs is wider. Distortion characteristics are strongly affected by this gm flatness, and a wider gm flat region is more important than a high gm peak. This also shows that with regard to distortion characteristics, the configuration without the AlN layer is better.
  • the configuration with the AlN layer which has a higher gm peak, allows for a sharper gm peak when Vgs is turned on, making it preferable for an amplifier operating in class C.
  • Figure 2B which shows the operating principle of a Doherty amplifier, if the gain of the main amplifier drops sharply from the gain compression point PinS, while the gain of the auxiliary amplifier rises sharply to compensate, when the two amplifiers are combined, the linearity of the combined gain is more easily maintained and distortion characteristics are less likely to deteriorate.
  • Table 2 which summarizes the experiments and considerations related to the embodiments of the present disclosure, provides guidelines for optimizing devices for the main amplifier and auxiliary amplifier that make up a Doherty amplifier.
  • Figure 10A shows an example in which the main amplifier and auxiliary amplifier are constructed on a common semiconductor substrate A.
  • semiconductor substrate A include SiC, Si, sapphire, SOI, and GaN.
  • the thermal conductivity ⁇ of each is 300 W/mK for SiC, 150 W/mK for Si, 130 W/mK for GaN, 42 W/mK for sapphire, and 1.3 W/mK for SOI.
  • SiC which has the best thermal conductivity, is often used, but due to the high cost of SiC, Si is used when the goal is to reduce cost.
  • Figure 10B shows an example configured with different types of semiconductor substrates, where the thermal conductivity of semiconductor substrate B of the main amplifier is ⁇ B , and the thermal conductivity of semiconductor substrate C of the auxiliary amplifier is ⁇ C .
  • Semiconductor substrates B and C can be combined such that ⁇ B > ⁇ C .
  • the thermal conductivity the higher the cost, so the substrate material can be selected based on the required performance and cost depending on the application.
  • the Doherty amplifier according to the present disclosure is a Doherty amplifier having a main amplifier and an auxiliary amplifier, wherein the main amplifier and the auxiliary amplifier are composed of transistors each constructed with different epitaxial stacks, and the transistors constituting the main amplifier and the auxiliary amplifier are of the same size, and the epitaxial stack constituting the transistor with the higher gain when operated in class C constitutes the auxiliary amplifier.
  • the main amplifier and the auxiliary amplifier of the Doherty amplifier are each constructed with different epitaxial stacks, transistors of the same size are constructed on different epitaxial stacks, and the epitaxial stack constituting the transistor with the higher gain when the transistors are operated in class C is used for the auxiliary amplifier.
  • Each of the different epitaxial stacks may have a semiconductor substrate, a channel layer containing Group III nitride provided above the semiconductor substrate, an AlN layer provided above the channel layer, and a barrier layer containing Group III nitride provided above the AlN layer, and the thickness of the AlN layer constituting the auxiliary amplifier may be thicker than the thickness of the AlN layer constituting the main amplifier.
  • the channel layer may be made of GaN
  • the barrier layer may be made of Al x Ga 1-x N (0 ⁇ x ⁇ 1)
  • the AlN layer constituting the main amplifier may have a thickness of zero
  • the thermal conductivity of the semiconductor substrate constituting the auxiliary amplifier may be lower than the thermal conductivity of the semiconductor substrate constituting the main amplifier
  • the semiconductor substrate constituting the auxiliary amplifier may be a Si substrate
  • the semiconductor substrate constituting the main amplifier may be a SiC substrate.
  • This disclosure can be used, for example, in power amplifiers for high-output or high-frequency applications, wireless communication base stations or terminal devices that use such power amplifiers, or wireless power transfer devices that transmit power using microwaves.

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Abstract

ドハティ増幅器のメイン増幅器（１）と補助増幅器（２）は異なるエピタキシャル積層体（４０１～４０７）でそれぞれ構成され、同一サイズのトランジスタを異なるエピタキシャル積層体上に構成し、かつ、トランジスタをＣ級動作させたとき、利得が高いトランジスタを構成するエピタキシャル積層体が補助増幅器（２）に使用される。

Description

ドハティ増幅器
　本開示は、ＧａＮ　ＨＥＭＴを用いたドハティ増幅器に関するものである。
　近年、第５世代（５Ｇ）高速無線通信用の基地局では、大容量のデータを低歪みで送信する必要がある。そのため、基地局の送信用パワー増幅器では飽和出力点からバックオフ量を大きくとる。バックオフ量が大きい場合、パワー増幅器の効率が低下してしまうため、低消費電力化のためにバックオフ時でも高効率が得られるドハティ増幅器が適用される。
　図１に、そのドハティ増幅器の回路ブロックを示す。ドハティ増幅器では、メイン増幅器１（または、キャリア増幅器とも称す）、補助増幅器２（または、ピーク増幅器とも称す）とが並列接続される。バックオフ量が大きい場合、補助増幅器２を構成するトランジスタサイズは、メイン増幅器１を構成するトランジスタサイズより大きいサイズで設計されることが多い。つまり、ドハティ増幅器の飽和出力性能は、主に補助増幅器２が担うことになる。ドハティ増幅器は、信号入力部７から入力された信号をメイン増幅器１および補助増幅器２に分配するパワー分配器３と、メイン増幅器１および補助増幅器２の出力を合成して増幅信号合成出力部８から出力するパワー合成器４を備える。
　メイン増幅器１とパワー合成器４の間にはインピーダンス変換回路５を設け、補助増幅器２とパワー分配器３の間には、位相調整回路６が設けられる。インピーダンス変換回路５は、例えば、使用周波数の電気長をλとしたとき、電気長λ／４の伝送線路であり、２５Ωから１００Ωへのインピーダンス変換を可能とするものである。
　増幅器の動作級は、メイン増幅器１にＡＢ級が、補助増幅器２にＣ級が設定される。ＡＢ級ではトランジスタの飽和電流の１／２以下に設定し、Ｃ級では完全に電流がオフするように設定される。そのことによって、図２Ａ～図２Ｄに示したような動作をさせることができる。まず、図２Ａには、入力パワーに対するメイン増幅器１（２－１－Ｍ）および補助増幅器２（２－１－Ａ）の出力特性、図２Ｂに入力パワーに対するメイン増幅器１（２－２－Ｍ）および補助増幅器２（２－２－Ａ）の利得特性を示す。図２Ａ～図２ＤにおいてＰｉｎＳは、メイン増幅器１の利得が顕著に低下し始める利得圧縮点の入力パワーを示す。
　図２Ａのように、利得圧縮点ＰｉｎＳでメイン増幅器１は出力も飽和傾向になる。一般に、増幅器は、出力飽和付近で、最も効率が高くなるため、メイン増幅器１はこの点に近い範囲で使うのが有利である。一方、補助増幅器２はＣ級バイアスなので、入力パワーが低いときはオフ状態であり、入力パワーが増加するにつれ、セルフバイアスによってオン状態となる。利得圧縮点ＰｉｎＳにてオンするように、補助増幅器２のバイアスを設定する。補助増幅器２は、メイン増幅器１よりトランジスタサイズが大きいため、図２Ａに示すように、補助増幅器２の飽和出力はメイン増幅器１の飽和出力より高い。
　一方、トランジスタサイズが大きくなると寄生帰還容量が増大するため、図２Ｂに示すように、補助増幅器２の利得はメイン増幅器１の利得より低くなる。メイン増幅器１の出力（２－３－Ｍ）と補助増幅器２の出力（２－３－Ａ）を合成した出力特性（すなわち、ドハティ増幅器の出力特性）を図２Ｃに、メイン増幅器１の出力（２－４－Ｍ）と補助増幅器２の出力（２－４－Ａ）を合成した利得特性（すなわち、ドハティ増幅器の利得特性）を図２Ｄに示す。なお、図２Ｃにおいて、ＰｏｕｔＳは、ＰｉｎＳに対応する出力パワーである。
　図２Ｃのように、メイン増幅器１が飽和してからも、補助増幅器２が出力を補助することにより全体の飽和出力を伸ばすことができる。この効果により、必要とされるアンテナ出力が確保できる。一方、ドハティ増幅器全体の効率や歪みは、送信信号の出力確率分布の平均的な出力点で決まるため利得圧縮点ＰｉｎＳ近傍の性能が重要となる。図２Ｄのように、利得圧縮点ＰｉｎＳでメイン増幅器１の利得圧縮が開始し、ＰｉｎＳから立ち上がってくる補助増幅器２の利得の合成によって、全体の利得圧縮を補うことができる。この効果は、Ｃ級動作の補助増幅器の利得性能に左右される。
　このように、ドハティ増幅器では、メイン増幅器１の効率が最も高くなる飽和出力点で使いながらも、その欠点となる利得圧縮特性を補助増幅器２が補い、かつ全体の出力特性も上げることもできる。この特徴から、５Ｇ基地局の送信用パワー増幅器に求められるバックオフの大きい点での効率特性と歪み特性の両方得るために、ドハティ増幅器が業界標準で使われるに至っている。さらに、低歪み化を目的として、ドハティ増幅器の出力信号の一部を抽出し、ＤＰＤ（デジタルプリディストーション）による歪み補償も、現行の多くの基地局で併用されている。
　５Ｇ基地局の送信用パワー増幅器に適した半導体デバイスとして、ＧａＮ　ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）　が有望である。ＧａＮ　ＨＥＭＴが、次の特徴をもつからである。二次元電子ガス（２ＤＥＧ：Ｔｗｏ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）の高い移動度を利用した低いオン抵抗（Ｒｏｎ）と高い相互コンダクタンス（以下ｇｍ）、広いバンドギャップによる高耐圧性、ピエゾ効果による高い電流駆動性である。低Ｒｏｎは効率性能に寄与し、高ｇｍは高利得に寄与する。高耐圧性と電流駆動性は、高出力化に寄与する。この特徴から基地局分野で、産業的にも最も成長性の高いデバイスとなっている。
国際公開第２０２４／２６３９６８号
　ドハティ増幅器の動作原理からメイン増幅器と補助増幅器に求められる要件を表１に示す。
　メイン増幅器には、まずＡＢ級動作での高い効率性能と、次に低い歪み性能が求められる。一方、補助増幅器には、まずメイン増幅器を補うＣ級動作での高利得性能、次に高出力性能が求められる。従来のドハティ増幅器では、メイン増幅器と補助増幅器とで、同一のエピタキシャル積層体からなるＧａＮ　ＨＥＭＴが採用されてきた。これは製造方法上の合理化のためである。メイン増幅器用に最適化されたエピ層からなるＧａＮ　ＨＥＭＴが、補助増幅器用にも採用されてきた。しかしながら、メイン増幅器と補助増幅器は、使用される動作級が異なるため、特性トレードオフの課題がある。ＡＢ級動作のメイン増幅器向けの要件を最大化するデバイスは、Ｃ級動作する補助増幅器の要件を、決して最大化しないという課題である。
　図３Ａ～図３Ｃに、同一のエピタキシャル積層体を使用した場合のＡＢ級動作の効率と歪み特性、Ｃ級動作の利得と出力特性との関係の一例を示す。まず、図３ＡにＡＢ級動作での効率性能とＣ級動作での出力特性の関係を示す。ＡＢ級動作の効率を重視したデバイスは、Ｃ級動作の出力性能にとっては良くない。これは、高い効率のために、電力ロスにつながる寄生容量を低減しようとすることと、出力性能を上げるために電流密度を上げる取り組みは両立しないからである。Ｃ級動作では、ＡＢ級動作よりも出力性能が不利となるため、特に電流密度向上が有効だが、ＡＢ級動作にも同一のエピタキシャル積層体を使う場合、高密度の電流とトランジスタの電極間の寄生容量が増えるため効率劣化につながる。
　次に、図３ＢにＡＢ級動作での効率性能とＣ級動作での利得性能のトレードオフの関係を示した。ＡＢ級動作の効率を重視したデバイスは、Ｃ級動作の利得性能にとっては良くない。これは、寄生容量を低減しようとすることと利得性能を上げるためのｇｍ向上の取り組みが両立しないからである。Ｃ級動作はＡＢ級動作よりも利得性能が不利になるため、特に高ｇｍ化が有効なのだが、ＡＢ級動作にも同一のエピタキシャル積層体を使う場合、高ｇｍ化の取り組みは寄生容量の上昇を伴うため、効率低下を伴う。
　最後に、図３ＣにＡＢ級動作での歪み性能とＣ級動作の利得性能の特性トレードオフを示す。縦軸の歪み性能としては、隣接チャネル漏洩電力ＡＣＬＲ（Ａｄｊａｃｅｎｔ　Ｃｈａｎｎｅｌ　Ｌｅａｋａｇｅ　Ｐｏｗｅｒ　Ｒａｔｉｏ）を指標としているため、図の縦軸下方向が歪み特性が良好であることを示す。ＡＣＬＲは、変調信号を入力した際、半導体デバイスの非線形性から送信周波数領域以外に発生する漏洩電力の割合を示す。図３Ｃのように、ＡＢ級動作の歪み性能を重視したデバイスは、Ｃ級動作の利得性能にとっては良くない。歪み性能は、ｇｍ特性のゲート－ソース間電圧（Ｖｇｓ）変動に対する平坦性で決まるが、これを平坦化しようとすると、ｇｍピークが下がり、利得も下がるためである。このように、歪み性能と利得性能も両立しない。この図３Ａ～図３Ｃで示した特性トレードオフと、表１から、メイン増幅器に求められるＡＢ級の高効率、低歪み性能と、補助増幅器に求められるＣ級の高利得、高出力性能は、互いにトレードオフの関係にあることがわかる。この理由から、従来のように、メイン増幅器に最適なデバイスを選択すると、補助増幅器にとっては最適ではなく、その逆も言える。従来のメイン増幅器と補助増幅器に同じエピタキシャル積層体からなるＧａＮ　ＨＥＭＴを適用する方法はその課題があった。本開示は、以上の課題を解決するものである。
　本開示の一態様に係るドハティ増幅器は、ＡＢ級動作するメイン増幅器とＣ級動作する補助増幅器からなるドハティ増幅器であって、各増幅器用に、異なる２種類の素材からなるＧａＮ　ＨＥＭＴを備え、サイズを共通にして動作級を変えて性能比較した結果、Ｃ級動作時に利得が高い方の素材を補助増幅器用に、ＡＢ級動作時に飽和ドレイン効率が高い方の素材をメイン増幅器用に選択することを特徴とするドハティ増幅器である。
　本開示の一態様に係るドハティ増幅器において、異なる２種類の素材とは、異なるＧａＮエピタキシャル積層体からなるものであって、半導体基板上に積層されたＧａＮチャネル層、ＡｌＸＧａ１－ＸＮ（０＜ｘ＜１）からなるバリア層と、その間にＡｌＮ層が挿入されている構造において、そのＡｌＮ層の厚みが異なることを特徴とするドハティ増幅器である。ただし、ここでメイン増幅器のＡｌＮ層厚みはゼロを含む。つまり、メイン増幅器のＡｌＮ層は挿入しなくてもよい。
　ドハティ増幅器のメイン増幅器用と補助増幅器用のエピタキシャル積層体を変えることは、上記特許文献１で既に提案されているが、その文献はメイン増幅器の利得を補助増幅器より高くする構造となっている。一方、本開示では、反対に補助増幅器の利得をメイン増幅器より高くする構造であり、目的と構造を異とする。
　本開示のドハティ増幅器構成においては、Ｃ級動作での高利得－高出力性能に優れた補助増幅器およびＡＢ級動作での高効率－低歪み性能に優れたメイン増幅器が、トレードオフなく得ることができ、ドハティ増幅器全体として、高効率－低歪み特性が得られる。
図１は、本開示の技術分野であるドハティ増幅器のブロック図を示す図である。 図２Ａは、ドハティ増幅器の動作原理（入力パワーとメイン増幅器、補助増幅器の出力特性）を示す図である。 図２Ｂは、ドハティ増幅器の動作原理（入力パワーとメイン増幅器、補助増幅器の利得特性）を示す図である。 図２Ｃは、ドハティ増幅器の動作原理（入力パワーとドハティ増幅器の出力特性）を示す図である。 図２Ｄは、ドハティ増幅器の動作原理（入力パワーとドハティ増幅器の利得特性）を示す図である。 図３Ａは、本開示が解決する課題である動作級によるトレードオフ特性（Ｃ級動作時の飽和出力とＡＢ級動作時の飽和効率特性）を示す図である。 図３Ｂは、本開示が解決する課題である動作級によるトレードオフ特性（Ｃ級動作時の飽和利得とＡＢ級動作時の飽和効率特性）を示す図である。 図３Ｃは、本開示が解決する課題である動作級によるトレードオフ特性（Ｃ級動作時の飽和利得とＡＢ級動作時の歪み（ＡＣＬＲ）特性）を示す図である。 図４Ａは、エピタキシャル積層体と伝導帯のポテンシャルエネルギー（エピタキシャル積層体の断面図を示す）を示す図である。 図４Ｂは、エピタキシャル積層体と伝導帯のポテンシャルエネルギー（伝導帯のポテンシャルエネルギーを示す）を示す図である。 図５は、エピタキシャル積層体を用いたＧａＮ　ＨＥＭＴの構造断面図を示す図である。 図６Ａは、実施の形態に係る異なるメイン増幅器と補助増幅器のエピタキシャル積層体（エピ１）を示す図である。 図６Ｂは、実施の形態に係る異なるメイン増幅器と補助増幅器のエピタキシャル積層体（エピ２）を示す図である。 図６Ｃは、実施の形態に係る異なるメイン増幅器と補助増幅器のエピタキシャル積層体（エピ１とエピ２をＡＢ級動作させたときの飽和効率の比較）を示す図である。 図６Ｄは、実施の形態に係る異なるメイン増幅器と補助増幅器のエピタキシャル積層体（エピ１とエピ２をＣ級動作させたときの飽和利得の比較）を示す図である。 図７は、実施の形態１に係るＡｌＮ層の異なるエピタキシャル積層体からなるＧａＮ　ＨＥＭＴの実験結果を示す図である。 図８Ａは、実施の形態１に係るＲＦ特性の実験結果（ＡＢ級動作時のＲＦ特性）を示す図である。 図８Ｂは、実施の形態１に係るＲＦ特性の実験結果（Ｃ級動作時のＲＦ特性）を示す図である。 図９Ａは、実施の形態２に係るＡｌＮ層有無の特性差を示す実験結果（ゲート－ソース間電圧Ｖｇｓとゲート－ソース間電流Ｉｇｓの結果）を示す図である。 図９Ｂは、実施の形態２に係るＡｌＮ層有無の特性差を示す実験結果（ゲート－ソース間電圧Ｖｇｓと相互コンダクタンスｇｍｍａｘの結果）を示す図である。 図９Ｃは、実施の形態２に係るＡｌＮ層有無の特性差を示す実験結果（ドレイン－ソース間電圧Ｖｄｓと寄生ドレイン－ソース容量の結果）を示す図である。 図１０Ａは、実施の形態３に係るエピタキシャル積層体の半導体基板の組み合わせ（メイン増幅器と補助増幅器で同一の半導体基板を用いる場合を示す）を示す図である。 図１０Ｂは、実施の形態３に係るエピタキシャル積層体の半導体基板の組み合わせ（メイン増幅器と補助増幅器で熱伝導の異なる半導体基板を用いる組み合わせを示す。メイン増幅器の熱伝導率の方が、補助増幅器のそれより大きい。）を示す図である。
　（本開示の概要）
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、特性例、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、矩形などの要素の形状を示す用語、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書及び図面において、ｘ軸、ｙ軸及びｚ軸は、三次元直交座標系の三軸を示している。具体的には、ドハティ増幅器が有する基板が含む主面（上面）に平行な二軸をｘ軸及びｙ軸とし、この主面に直交する方向をｚ軸方向としている。具体的には、ソース電極、ゲート電極及びドレイン電極がこの順で並ぶ方向、すなわち、いわゆるゲート長方向をｘ軸方向としている。以下で説明する実施の形態において、ｚ軸正方向を「上方」と記載し、ｚ軸負方向を「下方」と記載する場合がある。また、本明細書において「平面視」とは、特に断りのない限り、ドハティ増幅器が有する基板の主面（上面）をｚ軸正方向から見たときのことをいう。
　また、本明細書において、ＩＩＩ族窒化物半導体とは、１種類以上のＩＩＩ族元素と窒素とを含む半導体である。ＩＩＩ族元素は、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などである。ＩＩＩ族窒化物半導体の例としては、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどである。ＩＩＩ族窒化物半導体には、シリコン（Ｓｉ）、リン（Ｐ）などのＩＩＩ族以外の元素が１種類以上含まれていてもよい。なお、以下の説明において、特に断り無くＡｌＩｎＧａＮと表記した場合には、ＩＩＩ族窒化物半導体は、Ａｌ、Ｉｎ、Ｇａ及びＮのいずれも含んでいることを意味する。ＡｌＧａＮ、ＧａＮ等の他の表記についても同様である。
　また、ＧａＮ若しくはＡｌＧａＮ等のＩＩＩ族窒化物半導体、シリコン窒化物又はシリコン酸化物などの材料Ａからなる層、及び、材料Ａによって構成される層とは、当該層が実質的に材料Ａのみを含んでいることを意味する。ただし、当該層には、例えば製造上混入を避けられない元素など他の元素が不純物として、１ａｔｍ％以下の割合で含まれていてもよい。
　また、本明細書において、窒化物半導体（層）のＩＩＩ族元素の組成比（組成率）とは、窒化物半導体に含まれる複数のＩＩＩ族元素のうちの、対象となるＩＩＩ族元素の原子数の比を表している。例えば、窒化物半導体層がＡｌａＩｎｂＧａｃＮ（ａ＋ｂ＋ｃ＝１、ａ≧０、ｂ≧０、ｃ≧０）からなる場合、当該窒化物半導体層のＡｌ組成比は、ａ／（ａ＋ｂ＋ｃ）で表すことができる。同様に、Ｉｎ組成比、Ｇａ組成比はそれぞれ、ｂ／（ａ＋ｂ＋ｃ）、ｃ／（ａ＋ｂ＋ｃ）で表される。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態）
　まず、本開示の特徴であるＡｌＮ層を挿入したエピタキシャル積層体について、図４Ａ～図４Ｂを用いて説明する。なお、本開示に係るドハティ増幅器の回路構成は、図１に示されるブロック図と同じである。
　図４Ａに示すように、エピタキシャル積層体は、基板４０１と、バッファ層４０２と、チャネル層４０３と、バリア層４０４と、キャップ層４０７と、を含む。チャネル層４０３とバリア層４０４との界面近傍には、２ＤＥＧ４０６が形成される。バッファ層４０２、チャネル層４０３、バリア層４０４及びキャップ層４０７は、エピタキシャル成長によって形成されたエピタキシャル積層体である。
　基板４０１は、Ｓｉからなる基板である。あるいは、基板４０１は、ＳｉＣ基板であってもよい。また、基板４０１は、サファイア（Ｓａｐｐｈｉｒｅ）、ダイヤモンド、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）、ＧａＮ又はＡｌＮ等からなる基板であってもよい。バッファ層４０２は、基板４０１の上方に設けられている。例えば、バッファ層４０２は、基板４０１の上面に接触して設けられている。バッファ層４０２は、例えば、ＩＩＩ族窒化物半導体からなる層である。一例として、バッファ層４０２は、膜厚２μｍのＡｌＮ及びＡｌＧａＮの複数の積層構造からなる。バッファ層４０２は、その他に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体の単層又は複数層によって構成されていてもよい。
　バッファ層４０２が設けられていることで、基板４０１とチャネル層４０３との格子間隔の差からくる結晶の転位及び格子欠陥などの悪影響を低減することができる。また、仮に基板４０１に欠陥があったとしてもバッファ層４０２が設けられることで、欠陥の影響をチャネル層４０３に与えること抑制することができる。これにより、チャネル層４０３の欠陥を低減し、結晶性を高めることができ、チャネル層４０３内の電子移動度を高めることができる。なお、バッファ層４０２は設けられていなくてもよい。
　チャネル層４０３は、基板４０１の上方に設けられている。具体的には、チャネル層４０３は、バッファ層４０２の上面に接触して設けられている。チャネル層４０３は、Ｇａ元素を含む窒化物半導体からなる層である。例えば、チャネル層４０３は、ＧａＮによって構成される。チャネル層４０３の膜厚は、例えば５０ｎｍ以上３００ｎｍ以下であり、一例として１５０ｎｍである。なお、チャネル層４０３は、ＧａＮに限らず、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、チャネル層４０３には、ｎ型の不純物が含まれていてもよい。チャネル層４０３の膜厚は、上述した例には限定されない。
　バリア層４０４は、チャネル層４０３の上方に設けられている。バリア層４０４は、チャネル層４０３の上面に接触して設けられていてもよい。バリア層４０４は、チャネル層４０３よりもバンドギャップが大きく、Ｇａ元素を含む窒化物半導体からなる層である。バリア層４０４は、例えば、ＡｌＧａＮによって構成される。バリア層４０４のＡｌ組成比は、例えば１０％以上３０％以下であるが、２０％以上３０％以下であってもよい。バリア層４０４のＡｌ組成比は、一例として２７％である。また、バリア層４０４の膜厚は、３ｎｍ以上３０ｎｍ以下であり、一例として１３ｎｍである。また、バリア層４０４は、ＡｌＧａＮに限らず、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、バリア層４０４には、ｎ型の不純物が含まれていてもよい。バリア層４０４とチャネル層４０３とのヘテロ界面のチャネル層４０３側には、バリア層４０４のチャネル層４０３に対するピエゾ応力などによって、高濃度の２ＤＥＧ４０６が発生する。２ＤＥＧ４０６は、トランジスタのチャネルとして利用される。
　キャップ層４０７は、バリア層４０４の上面を接触して覆っている。キャップ層４０７は、ＩＩＩ族窒化物半導体からなる層である。キャップ層４０７は、例えばＧａＮによって構成される。キャップ層４０７の膜厚は、例えば約１ｎｍ以上約２ｎｍ以下である。キャップ層４０７が設けられることで、バリア層４０４のＡｌの酸化を抑制することができる。なお、キャップ層４０７は設けられていなくてもよい。
　バリア層４０４とチャネル層４０３との間に、本開示で特徴的な、例えば、厚みが約０ｎｍ以上約２ｎｍ以下のＡｌＮ層４０５が設けられる。このＡｌＮ層４０５は、２ＤＥＧ４０６の移動度、飽和速度を高めるために挿入されたものである。この効果を図４Ｂを参照しながら説明する。図４Ｂは、図４Ａの上方から下方への方向（図中のＴＯＰからＢｏｔｔｏｍへの破線方向）の伝導帯電子のポテンシャルエネルギーを示したものである。ＡｌＮ層４０５は、高いポテンシャルエネルギーをもつため、２ＤＥＧ４０６の電子は、ポテンシャルエネルギーの谷に、閉じ込められ、良好な２次元性が得られる。これは、電子の波動関数の広がりが狭いことを意味し、もし、ＡｌＮ層４０５がない場合、電子の波動関数は、２ＤＥＧ４０６領域からバリア層４０４まで拡散し、バリア層内のイオンに散乱されるため、移動度が下がる。ＡｌＮ層４０５があることで、波動関数の広がりが抑制され、高い移動度が得られ、結果として高い飽和速度が得られる。高い移動度により、ｇｍの高いピーク値を得ることができるため、高利得化にも有利となり、また、高い飽和速度によって、高い飽和電流を得ることができるため、高出力化にも有利となる。
　また、ＡｌＮ層４０５は、その高いポテンシャル障壁により２ＤＥＧ４０６からゲート側（図４ＡのＴＯＰ側）へのリーク電流を抑制する効果もある。よって、ショットキー接合の高い立上がり電圧Ｖｆが得られるため、入力ＲＦ信号におけるゲート振幅を大きくできることから高出力化に有利となる。
　次に、図４Ａのエピタキシャル積層体を用いて形成するＧａＮ　ＨＥＭＴについて、図５を用いながら説明する。図５は、エピタキシャル積層体を用いたＧａＮ　ＨＥＭＴの構造断面図を示す図である。図５においてエピタキシャル積層体の符号（つまり、５０１～５０７）で示した各層の意味は、図４Ａ～図４Ｂでの説明（つまり、４０１～４０７）と同じであって、符号番号の末尾を図４Ａ～図４Ｂと対応させた。ＧａＮ　ＨＥＭＴは、ソース電極５１１と、ドレイン電極５１２と、ゲート電極５１３と、ソースフィールドプレート５１４と、を備える。また、ＧａＮ　ＨＥＭＴは、例えば、Ｓｉ３Ｎ４からなる第１の絶縁層５２１及び第２の絶縁層５２２（これらを合わせて絶縁膜５２０とも呼ぶ）を備える。ソース電極５１１とドレイン電極５１２とは、基板５０１の上方に互いに間隔を空けて設けられている。具体的には、ソース電極５１１とドレイン電極５１２とは、間にゲート電極５１３を挟んで対向するように設けられている。ソース電極５１１とドレイン電極５１２とは、導電性材料を用いて形成される。例えば、ソース電極５１１とドレイン電極５１２とは、Ｔｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。ソース電極５１１とドレイン電極５１２とは、Ｔｉ膜とＡｌ膜との積層構造に対して５００℃以上の温度でアニールすることで形成された合金層であってもよい。また、ソース電極５１１とドレイン電極５１２とは、遷移金属、遷移金属の窒化物又は炭化物であってもよい。具体的には、ソース電極５１１とドレイン電極５１２は、Ｔａ、Ｈｆ、Ｗ、Ｎｉ、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＨｆＣ、Ａｕ、Ｃｕ等でもよく、これらの元素を含んだ化合物でもよいし、複数の積層構造からなる多層電極膜であってもよい。
　ソース電極５１１とドレイン電極５１２とはそれぞれ、オーミック電極とも呼ばれ、２ＤＥＧ５０６に電気的にオーミック接続されている。本実施の形態では、ソース電極５１１及びドレイン電極５１２はそれぞれ、２ＤＥＧ５０６に接触するように設けられている。
　具体的には、前記ＧａＮ　ＨＥＭＴでは、キャップ層５０７及びバリア層５０４を貫通してチャネル層５０３に達する２つの凹部が設けられている。２つの凹部はそれぞれ、ソース開口部及びドレイン開口部とも呼ばれる。ソース電極５１１は、ソース開口部の内面を接触して覆うように設けられており、ドレイン電極５１２は、ドレイン開口部の内面を接触して覆うように設けられている。２つの凹部の各々の底面は、チャネル層５０３とバリア層５０４との界面よりも下方に位置している。このため、２つの凹部の各々の側面には、２ＤＥＧ５０６が露出している。ソース電極５１１及びドレイン電極５１２はそれぞれ、凹部の側面で２ＤＥＧ５０６に接触している。これにより、チャネルコンタクト抵抗を低減することができる。なお、凹部の代わりに、キャップ層５０７、バリア層５０４及びチャネル層５０３の一部にｎ型不純物を添加することで低抵抗化したソースコンタクト領域及びドレインコンタクト領域が設けられてもよい。ソースコンタクト領域及びドレインコンタクト領域は、例えばプラズマ処理、イオン注入及び結晶再成長などにより形成される。
　ゲート電極５１３は、バリア層５０４の上方で、ソース電極５１１とドレイン電極５１２との間に各々に対して間隔を空けて設けられている。
　ゲート電極５１３は、多層構造であり、ゲート電極下部５１３Ｌは、Ｇａ元素を含む窒化物半導体に対してショットキー接合できる導電性材料を用いて形成されている。例えば、ゲート電極下部５１３Ｌは、Ｎｉ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ｐｄなどを用いて形成されている。
　ゲート電極上部５１３Ｕは、ゲート電極下部５１３Ｌよりも抵抗率が低い材料を用いて形成されている。例えば、ゲート電極上部５１３Ｕは、Ａｕ又はＡｌなどを用いて形成されている。ゲート電極上部５１３Ｕは、ゲート電極下部５１３Ｌの上面を接触して覆うように設けられている。ゲート電極上部５１３Ｕの厚さは、例えば４５０ｎｍ以上６５０ｎｍ以下であり、一例として５００ｎｍであるが、これに限定されない。平面視において、ゲート電極上部５１３Ｕの形状及び大きさは、ゲート電極下部５１３Ｌの形状及び大きさと実質的に同じである。このように、ゲート電極５１３が多層構造を有することにより、ショットキー接合を確保しながらｚ軸方向のゲート抵抗Ｒｇを低減することができる。ゲート抵抗Ｒｇが小さくなることにより、高周波利得を改善させることができる。なお、ゲート電極５１３は、多層構造を有しなくてもよく、Ｇａ元素を含む窒化物半導体に対してショットキー接合できる導電性材料を用いて形成された単層構造を有してもよい。
　ゲート電極５１３とエピタキシャル積層体との接合部５１３ａのｘ軸に沿った距離が、いわゆるゲート長Ｌｇであり、例えば、Ｌｇが０．２μｍである。接合部５１３ａのドレイン側端部からドレイン電極５１２までのｘ軸に沿った距離を、ゲート－ドレイン間距離Ｌｇｄと呼ぶ。接合部５１３ａのソース側端部からソース電極５１１までのｘ軸に沿った距離を、ゲート－ソース間距離Ｌｇｓと呼ぶ。本実施の形態では、Ｌｇｓ＜Ｌｇｄである。例えば、Ｌｇｄが３．２μｍであり、Ｌｇｓが１．３μｍである。ゲート－ドレイン間距離Ｌｇｄをゲート－ソース間距離Ｌｇｓより長くすることにより、ゲート－ドレイン間にかかる電界集中を緩和することができる。なお、Ｌｇｓ＜Ｌｇｄを満たすことは必須ではなく、Ｌｇｓ＝Ｌｇｄであってもよく、Ｌｇｓ＞Ｌｇｄであってもよい。
　ソースフィールドプレート５１４は、ゲート電極５１３の上方に設けられ、ソース電極５１１と同電位に設定されている。具体的には、ソースフィールドプレート５１４は、絶縁層５２２の上方に設けられている。ソースフィールドプレート５１４は、平面視において、その少なくとも一部がゲート電極５１３とドレイン電極５１２との間に位置するように設けられる。図５に示す例では、ソースフィールドプレート５１４は、平面視で一部がゲート電極５１３に重なるように配置される。ソースフィールドプレート５１４は、ゲート電極５１３及びドレイン電極５１２とは電気的に絶縁されており、ソース電極５１１に印加される電位（ソース電位）に設定される。
　前記ＧａＮ　ＨＥＭＴの動作中には、ドレイン電極５１２には最大９０Ｖから１５０Ｖ程度の高電圧が印加される。そのとき、ドレイン電極５１２とゲート電極５１３との間には高電界がかかることになる。具体的には、ドレイン電極５１２からの電気力線がゲート電極５１３のドレイン側張り出し部の端部に集中し、電界のピーク値が高くなって信頼性が低下する。ソースフィールドプレート５１４が設けられることにより、この電界のピーク値を低減することができる。ソースフィールドプレート５１４は、高い電界ピークを、ｘ軸方向に分散することによって緩和することができる。これにより、ゲート－ドレイン間の耐圧、及び、ゲートリーク電流の抑制による信頼性を向上させることができる。
　ソースフィールドプレート５１４は、導電性材料を用いて形成される。ソースフィールドプレート５１４は、例えば、ＴｉＮ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜構成である。ソースフィールドプレート５１４の厚さは、例えば５００ｎｍであるが、これに限定されない。なお、ソースフィールドプレート５１４は、ＴｉＮ膜とＡｌ膜との積層構造に限らず、スパッタリングにより成膜された遷移金属の窒化物又は炭化物であってもよい。具体的には、ソースフィールドプレート５１４は、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ａｕ、Ｃｕ等でもよく、これらの元素を含んだ化合物でもよいし、複数の積層構造からなる多層電極膜であってもよい。一例として、ソースフィールドプレート５１４は、下層からＴｉ、ＴｉＮ、Ａｌの順で積層された多層構造を有する。あるいは、ソースフィールドプレート５１４は、最上層にＡｕを含んでもよい。
　第１の絶縁層５２１は、例えば、厚さが１００ｎｍのＳｉ３Ｎ４によって構成される。絶縁層５２１は、ゲート電極５１３とドレイン電極５１２との間で、前記エピタキシャル積層体の上方に設けられている。具体的には、絶縁層５２１は、ゲート電極５１３とドレイン電極５１２との間で、キャップ層５０７の上面を接触して覆っている。絶縁層５２１は、ゲート電極５１３の接合部５１３ａのドレイン側端部からドレイン電極５１２までの範囲の全域に設けられている。また、本実施の形態では、絶縁層５２１は、ゲート電極５１３とソース電極５１１との間にも設けられている。具体的には、絶縁層５２１は、ゲート電極５１３とソース電極５１１との間で、キャップ層５０７の上面を接触して覆っている。絶縁層５２１は、ゲート電極５１３の接合部５１３ａのソース側端部からソース電極５１１までの範囲の全域に設けられている。
　第２の絶縁層５２２は、例えば、厚さが１５０ｎｍのＳｉ３Ｎ４によって構成される。絶縁層５２２は、ゲート電極５１３とソースフィールドプレート５１４との間に設けられている。具体的には、絶縁層５２２は、ＧａＮ　ＨＥＭＴの全域を覆うように設けられている。絶縁層５２２には、ソース電極５１１及びドレイン電極５１２の各々への配線コンタクトを確保するための開口が設けられている。
　なお、絶縁層５２１、５２２は、Ｓｉ３Ｎ４に限らず、ＳｉＯ２、ＳｉＯＮでもよい。なお、ソースフィールドプレート５１４は設けられていなくてもよい。
　次に、図６Ａ～図６Ｄに、本開示である、エピタキシャル積層体を２種類準備し、そのエピタキシャル積層体を用いて形成したＧａＮ　ＨＥＭＴの動作級違いの性能比較結果から、ドハティアンプの補助増幅器とメイン増幅器を選択することについて説明する。
　図６Ａと図６Ｂのように、ＡｌＮ層膜厚の異なる前記エピタキシャル積層体であるエピ１とエピ２と、を準備する。エピ２のＡｌＮ膜厚Ｄ２の方が、エピ１のＡｌＮ膜厚Ｄ１より厚い。つまり、Ｄ１＜Ｄ２であり、かつ、Ｄ１は０ｎｍを含む。
　その２種類の異なるエピタキシャル積層体を用いて、同じ半導体マスクを用い、同じ半導体プロセスによって、ＧａＮ　ＨＥＭＴを含む半導体チップを得る。同じチップを、測定条件も揃えてＲＦ動作させたときに、図６Ｃ、図６Ｄのように、ＡＢ級動作の飽和効率とＣ級動作の飽和利得の特性比較をする。
　本開示では、その結果、Ｃ級動作の飽和利得の高くなるエピ２を補助増幅器用６３２に採用し、ＡＢ級動作の飽和効率が高いエピ１をメイン増幅器用６３１に採用することを特徴とする。
　以下、具体的に、本実施の形態に係るＧａＮ　ＨＥＭＴの試作サンプルを準備し、取得したデータについて、図７、図８Ａ～図８Ｂ、図９Ａ～図９Ｃを用いながら説明する。
　（実施の形態１）
　実施の形態１に係る試作サンプルは、ＡｌＮ層の膜厚厚みの薄い方を１．５ｎｍ、ＡｌＮ層の厚みの厚い方を２．０ｎｍとした２種類である。ＡｌＮ層厚みの調整は、エピタキシャル成長の成長時間で制御することができ、積層時間を長くすることで容易に膜厚を厚くすることができる。
　まず、図７にＤＣ特性の違いを示し、その結果と、ドハティ増幅器のメイン増幅器、補助増幅器の要件を照らし合わせる。
　ＤＣ特性評価に用いたデバイスは、フィンガー長１００μｍのいわゆるＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）である。図７の（７－１）、（７－２）、（７－３）のように、ＡｌＮ層が２ｎｍと厚い方が、飽和電流Ｉｍａｘ，順方向立上り電圧Ｖｆ，最大相互コンダクタンスｇｍｍａｘにおいて高い値を得た。高いＩｍａｘと高いＶｆはＣ級動作時の飽和出力に寄与し、高い最大相互コンダクタンスｇｍｍａｘはＣ級動作時の飽和利得に寄与する。
　一方、図７の（７－４）のように、ＡｌＮ層が厚い方が、ゲート－ドレイン間リーク電流が高くなり、ＡＢ級動作時の効率特性にとって不利となる。逆にＡｌＮ層の薄い方は、ゲート－ドレイン間リーク電流も少なく、ＡＢ級動作時の効率特性にとって有利である。
　先のドハティ増幅器を構成する増幅器の要件をまとめた表１と照らし合わせると、ＡｌＮ層厚みが厚い方が、補助増幅器として適した特性を有しており、ＡｌＮ層が薄いものが、メイン増幅器に適した特性であることがわかる。
　次に、図８Ａ～図８Ｂに実際にＲＦ大信号動作をさせたときの特性の違いを示す。その結果と、ドハティ増幅器のメイン増幅器、補助増幅器の要件を照らし合わせる。
　ＲＦ大信号の特性評価に用いたデバイスは、フィンガー長２００μｍが２本並列された合計のゲート幅４００μｍのＴＥＧを金属プレートに、ダイアタッチ剤を介してマウントしたものである。金属プレートは、熱伝導にすぐれた、例えば、銅や真鍮などであり、ダイアタッチ剤は、熱伝導に優れた例えばＡｇ粒子を含む材料を用いる。
　ＲＦ大信号の測定条件は、ドレインの動作電圧２８Ｖ、中心周波数４．１ＧＨｚ、入力パワーはＤｕｔｙ１０％のパルス入力であり、入出力インピーダンスは固定して比較を行った。この固定インピーダンスは、効率、利得、出力特性がバランスよく比較できるように事前に調査した値を用いた。バイアス条件については、ＡＢ級動作では、ドレイン電流６ｍＡとし、Ｃ級動作ではピンチオフ電圧から１Ｖ深い側のゲート電圧にセットして測定した。
　ＲＦ入力を飽和出力まで、徐々に上げ、出力、利得、効率性能を測定した。ここで効率の指標は、電力負荷効率ではなく、トランジスタ単体の性能比較に適したドレイン効率を採用した。上記３項目のＡＢ級動作の飽和値を図８Ａの（８－１）、（８－２）、（８－３）に、Ｃ級動作の飽和値を図８Ｂの（８－４）、（８－５）、（８－６）に示す。つまり、図８Ａの（８－１）は、ＡｌＮ層の膜厚とＡＢ級動作時の飽和電力Ｐｓａｔの結果を示し、図８Ａの（８－２）は、ＡｌＮ層の膜厚とＡＢ級動作時の飽和利得ＧａｉｎＭａｘ（Maximum Gain）の結果を示し、図８Ａの（８－３）は、ＡｌＮ層の膜厚とＡＢ級動作時の飽和効率ηｄｍａｘ（Maximum Efficiency）の結果を示し、図８Ｂの（８－４）は、ＡｌＮ層の膜厚とＣ級動作時の飽和電力Ｐｓａｔの結果を示し、図８Ｂの（８－５）は、ＡｌＮ層の膜厚とＣ級動作時の飽和利得ＧａｉｎＭａｘの結果を示し、図８Ｂの（８－６）は、ＡｌＮ層の膜厚とＣ級動作時の飽和効率ηｄｍａｘの結果を示す。
　まず、図８Ａの（８－２）と図８Ｂの（８－５）の比較から次のことがわかる。
　ＡＢ級動作では、ＡｌＮ層が厚い方が、薄い方より、わずかに利得が高い程度だが、Ｃ級動作の場合、ＡｌＮ層が厚い方が、薄い方より、顕著に利得が高くなる。具体的には、ＡＢ級動作の利得差は約０．１ｄＢであるが、Ｃ級動作の差は実に約１ｄＢ超にも及ぶ。この結果から、すでに述べたように、Ｃ級動作の補助増幅器の最大の要件はＣ級動作時の飽和利得であるから、ＡｌＮ層が厚い方が補助増幅器としてふさわしいことがわかる。
　一方、図８Ａの（８－３）と図８Ｂの（８－６）の比較から次のことがわかる。
　Ｃ級動作では、ＡｌＮ層が薄い方と厚い方は、共に７０％を優に超える高水準の効率だが、ＡＢ級動作の場合、ＡｌＮ層が薄い方が、厚い方より、顕著に効率が高くなる。この結果から、ＡＢ級動作のメイン増幅器の最大の要件は、ＡＢ級動作時の飽和効率であるから、ＡｌＮ層が薄い方がメイン増幅器としてふさわしいことがわかる。
　本開示は、このように、同じＧａＮ　ＨＥＭＴを構成するエピタキシャル積層体が異なることによる利得と効率の差が、この動作級の違いによって、性能差分が拡大することに着眼したものである。特に、補助増幅器のＣ級動作時の利得を得ることが困難であるという課題を重くみている。このＣ級動作利得を確保すべく、図８Ｂの（８－５）の結果から、ＡｌＮ層の厚いエピタキシャル積層体をメイン増幅器として選択すると、図８Ａの（８－３）のようにＡＢ級動作時の効率が低下してしまい、合成されたドハティ増幅器全体としての効率が下がってしまうからである。
　以上の結果から、ＡｌＮ層の厚みが異なる２つのエピタキシャル積層体を準備し、ＡｌＮ層膜厚の厚い方のエピタキシャル積層体を補助増幅器用に使い、ＡｌＮ層膜厚の薄い方のエピタキシャル積層体をメイン増幅器用に使うことがドハティ増幅器の高性能化に効果的であると考えた。
　（実施の形態２）
　ドハティ増幅器のメイン増幅器の要件であるＡＢ級動作時の歪み特性についても、図９Ａ～図９Ｃを用いながら説明する。図９Ａ～図９Ｃにおいて、実線は、「ＡｌＮ層あり」での特性を示し、破線は、「ＡｌＮ層なし」での特性を示す。
　この実験で、２種類のエピタキシャル積層体からなるＧａＮ　ＨＥＭＴの性能比較に用いたデバイスは、ＡｌＮ層の歪みに対する効果を顕著にするため、ＡｌＮ層厚みの薄い方はゼロ、つまりＡｌＮ層がないものを用いた。ＡｌＮ層ありの方は実施の形態１と同じく２ｎｍである。測定に用いたＴＥＧは、１００μｍフィンガー１本のものである。
　図９Ａに、ＡｌＮ層ありの場合（実線）となしの場合（破線）のゲート－ソース間電圧Ｖｇｓとゲート－ソース間リーク電流Ｉｇｓの関係を示す。
　図９Ａのように、Ｖｇｓ正側で、Ｉｇｓの線形性が異なることがわかる。この線形性は、ゲート電極と半導体のショットキー接合の立上り特性であり、性能指標としては、ショットキー接合の熱電子モデルであるリチャードソン式の組み込み量であるＮ値が適当である。理想的なショットキー接合の場合、Ｎ値は１に近い値が得られる。本実験結果では、ＡｌＮ層なしの場合は、Ｎ値は約１であり、ＡｌＮ層ありの場合は、Ｎ値は１から大きく乖離し２を超え、Ｉｇｓの線形性が顕著に劣化した。この線形性劣化が歪み特性に影響を及ぼすため、ＡｌＮ層ありの場合は、歪み特性にとって不利に働く。
　また、図９Ｂに、Ｖｇｓと相互コンダクタンスｇｍのカーブの結果を示す。印加するドレイン電圧によって変わるが、代表して２０Ｖの場合のカーブを示した。ＡｌＮ層ありの場合は、ｇｍのピークが高くなることが特徴的であり、一方、ＡｌＮ層なしの場合は、ｇｍのピークは低いが、ゲート－ソース間電圧Ｖｇｓに対するｇｍの平坦領域が広いことがわかる。歪み特性は、このｇｍの平坦性の影響を強く受け、ｇｍピークが高いことよりもｇｍの平坦領域が広いことが歪み特性に重要となってくる。このことからも、歪み特性に関しては、ＡｌＮ層なしの方がよいことがわかる。一方、ｇｍピークが高いＡｌＮ層ありの方は、Ｖｇｓオン状態にしたときに急激にｇｍピークを迎えることができるため、Ｃ級動作させる増幅器として好ましい。これは、ドハティ増幅器の動作原理を示した図２Ｂのように、メイン増幅器が利得圧縮点ＰｉｎＳから急激に利得が低下する一方、補助増幅器の利得が急激に立ちあがることによって補えば、２つの増幅器を合成した場合、合成利得の線形性が維持しやすく歪み特性が劣化しにくくなるからである。
　また、図９Ｃに、寄生ドレイン－ソース容量Ｃｄｓのドレイン－ソース間電圧Ｖｄｓ依存性を示す。この寄生容量Ｃｄｓが大きいとトランジスタ出力側の電力ロスとなるため、寄生容量Ｃｄｓが小さい方が、効率性能にとっては望ましい。この図の結果から、ＡｌＮ層なしの方が、効率性能にとって望ましく、逆にＡｌＮ層ありの場合は、効率性能に不利となることがわかる。
　以上、本開示の実施の形態１、２に係る実験結果を、下記表２にまとめる。実験から得られた各特性項目が、ＡｌＮ層の膜厚によって、どのように変化するかという軸で整理したものである。各特性項目は、ＤＣ特性とＲＦ特性があるため、左から２列目に、その特性区分　（ＲＦ、ＤＣ）も示した。表の一番右の欄には、既に述べた本実施形態の実験データを示した図面番号を記入している。
　この表２と、ドハティ増幅器の各増幅器の要件をまとめた表１から、以下が明確となる。
　表２の破線で囲んだＡｌＮ層膜厚の厚い上部領域の特性は補助増幅器としての要件を満足するものであり、実線で囲んだＡｌＮ層膜厚の薄い下部領域の特性は、メイン増幅器としての要件を満足するものである。ＡｌＮ層の厚みを、補助増幅器用とメイン増幅器用に分けて、ＡｌＮ層膜厚の厚い方を補助増幅器として用い、薄い方（厚みゼロを含む）をメイン増幅器として用いることがドハティ増幅器にとって効果的であることが結論づけられる。
　本開示の実施の形態に係る実験と考察をまとめた表２は、ドハティ増幅器を構成するメイン増幅器、補助増幅器に対するデバイス最適化の指針を提供するものである。
　（実施の形態３）
　最後に、エピタキシャル積層体の成長基盤となる半導体基板に関して説明する。
　以上の説明では、ＡｌＮ層の膜厚を、メイン増幅器と補助増幅器とで変えるエピタキシャル積層体の半導体基板は共通であることを前提としていたが、必ずしも共通である必要はない。平均消費電力が多いメイン増幅器の半導体基板の熱伝導率が、補助増幅器の半導体基板の熱伝導率よりも良ければ、その範囲において自由である。図１０Ａ～図１０Ｂを用いてさらに説明する。
　図１０Ａは、メイン増幅器と補助増幅器が共通の半導体基板Ａで構成される例であり、半導体基板Ａとしては、ＳｉＣ、Ｓｉ、サファイア、ＳＯＩ、ＧａＮなどが挙げられる。それぞれの熱伝導率κは、ＳｉＣが３００Ｗ／ｍＫ、Ｓｉが１５０Ｗ／ｍＫ、ＧａＮが１３０Ｗ／ｍＫ、サファイアが４２Ｗ／ｍＫ、ＳＯＩが１．３　Ｗ／ｍＫである。基地局応用としては、最も熱伝導率のよいＳｉＣが用いられることが多いが、ＳｉＣが高コストであるため、低コスト化を目的とする場合はＳｉが用いられる。
　図１０Ｂは、異種の半導体基板で構成される例であり、メイン増幅器の半導体基板Ｂの熱伝導率はκＢであり、補助増幅器の半導体基板Ｃの熱伝導率はκＣである。半導体基板Ｂと半導体基板ＣはκＢ＞κＣとなる組み合わせが可能である。図１０Ｂで（Ｂ、Ｃ）＝（ＳｉＣ、Ｓｉ）の組み合わせは性能－コストのバランスのとれた組み合わせとなる。一般に、熱伝導率の良い順にコストも高くなるので、アプリケーションによって、求められる性能とコストから基板材料は選択されればよい。
　以上のように、本開示に係るドハティ増幅器は、メイン増幅器と補助増幅器とを有するドハティ増幅器であって、前記メイン増幅器と前記補助増幅器とは、異なるエピタキシャル積層体でそれぞれ構成されるトランジスタで構成され、前記異なるエピタキシャル積層体のうち、前記メイン増幅器を構成するトランジスタと前記補助増幅器を構成するトランジスタとを、同一のサイズにし、かつ、Ｃ級動作させたときに利得が高いほうのトランジスタを構成するエピタキシャル積層体が、前記補助増幅器を構成している。つまり、ドハティ増幅器のメイン増幅器と補助増幅器は異なるエピタキシャル積層体でそれぞれ構成され、同一サイズのトランジスタを異なるエピタキシャル積層体上に構成し、かつ、トランジスタをＣ級動作させたとき、利得が高いトランジスタを構成するエピタキシャル積層体が補助増幅器に使用される。
　これにより、Ｃ級動作での高利得－高出力性能に優れた補助増幅器およびＡＢ級動作での高効率－低歪み性能に優れたメイン増幅器が、トレードオフなく得ることができ、ドハティ増幅器全体として、高効率－低歪み特性が得られる。
　なお、前記異なるエピタキシャル積層体のそれぞれは、半導体基板と、前記半導体基板の上方に設けられたＩＩＩ族窒化物を含むチャネル層と、前記チャネル層の上方に設けられたＡｌＮ層と、前記ＡｌＮ層の上方に設けられたＩＩＩ族窒化物を含むバリア層を有し、前記補助増幅器を構成する前記ＡｌＮ層の膜厚は、前記メイン増幅器を構成する前記ＡｌＮ層の膜厚より厚くてもよい。
　さらに、前記チャネル層は、ＧａＮからなっていてもよいし、前記バリア層は、ＡｌＸＧａ１－ＸＮ（０＜ｘ＜１）からなっていてもよいし、前記メイン増幅器を構成する前記ＡｌＮ層の膜厚は、ゼロであっていてもよいし、前記補助増幅器を構成する前記半導体基板の熱伝導率は、前記メイン増幅器を構成する前記半導体基板の熱伝導率より低くてもよいし、前記補助増幅器を構成する前記半導体基板は、Ｓｉ基板であってもよいし、前記メイン増幅器を構成する前記半導体基板は、ＳｉＣ基板であってもよい。
　また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、例えば、高出力若しくは高周波用途の電力増幅器、当該電力増幅器が用いられる無線通信基地局若しくは端末機器、又は、マイクロ波を利用した電力伝送を行うワイヤレス給電装置などに利用することができる。
　１、６３１　メイン増幅器（Main Amplifier）
　２、６３２　補助増幅器（Auxiliary Amplifier）
　３　パワー分配器
　４　パワー合成器
　５　インピーダンス変換回路
　６　位相調整回路
　７　信号入力部
　８　増幅信号合成出力部
　２－１－Ｍ　メイン増幅器の出力特性
　２－１－Ａ　補助増幅器の出力特性
　２－２－Ｍ　メイン増幅器の利得特性
　２－２－Ａ　補助増幅器の利得特性
　２－３－Ｍ　合成増幅器の出力特性のうち、主にメイン増幅器が寄与する分
　２－３－Ａ　合成増幅器の出力特性のうち、主に補助増幅器が寄与する分
　２－４－Ｍ　合成増幅器の利得特性のうち、主にメイン増幅器が寄与する分
　２－４－Ａ　合成増幅器の利得特性のうち、主に補助増幅器が寄与する分
　ＰｉｎＳ　メイン増幅器の利得圧縮点となる入力パワー
　ＰｏｕｔＳ　ＰｉｎＳに対応する出力パワー
　４０１、５０１、６１１、６２１、Ａ、Ｂ、Ｃ　半導体基板（基板、Substrate）
　４０２、５０２、６１２、６２２、１０１２、１０２２、１１１２、１１２２　バッファ層（Buffer）
　４０３、５０３、６１３、６２３、１０１３、１０２３、１１１３、１１２３　ＧａＮチャネル層（チャネル層、Channel）
　４０４、５０４、６１４、６２４、１０１４、１０２４、１１１４、１１２４　バリア層、Barrier）
　４０５、５０５、６１５、６２５、１０１５、１０２５、１１１５、１１２５　ＡｌＮ層（AlN Layer）
　４０６、５０６、６１６、６２６、１０１６、１０２６、１１１６、１１２６　２ＤＥＧ
　４０７、５０７、６１７、６２７、１０１７、１０２７、１１１７、１１２７　キャップ層（Cap）
　Ｄ、Ｄ１、Ｄ２、ＤＭａｉｎ、ＤＡｕｘ　ＡｌＮ層の厚み
　ＴＯＰ　エピタキシャル積層体の上層方向を示す
　Ｂｏｔｔｏｍ　エピタキシャル積層体の下層方向を示す
　５１１　ソース電極
　５１２　ドレイン電極
　５１３　ゲート電極
　５１３Ｌ　ゲート電極下部
　５１３Ｕ　ゲート電極上部
　５１３ａ　　　ゲート電極とエピタキシャル積層体の接合部
　５１４　ソースフィールドプレート
　５２１　第１の絶縁層（絶縁層）
　５２２　第２の絶縁層（絶縁層）
　５２０　絶縁膜
　Ｌｇ　ゲート長
　Ｌｇｓ　ゲート－ソース間距離
　Ｌｇｄ　ゲート－ドレイン間距離

Claims (8)

  1. 　メイン増幅器と補助増幅器とを有するドハティ増幅器であって、
    　前記メイン増幅器と前記補助増幅器とは、異なるエピタキシャル積層体でそれぞれ構成されるトランジスタで構成され、
    　前記異なるエピタキシャル積層体のうち、前記メイン増幅器を構成するトランジスタと前記補助増幅器を構成するトランジスタとを、同一のサイズにし、かつ、Ｃ級動作させたときに利得が高いほうのトランジスタを構成するエピタキシャル積層体が、前記補助増幅器を構成している、ドハティ増幅器。
  2. 　前記異なるエピタキシャル積層体のそれぞれは、
    　半導体基板と、
    　前記半導体基板の上方に設けられたＩＩＩ族窒化物を含むチャネル層と、
    　前記チャネル層の上方に設けられたＡｌＮ層と、
    　前記ＡｌＮ層の上方に設けられたＩＩＩ族窒化物を含むバリア層を有し、
    　前記補助増幅器を構成する前記ＡｌＮ層の膜厚は、前記メイン増幅器を構成する前記ＡｌＮ層の膜厚より厚い、請求項１記載のドハティ増幅器。
  3. 　前記チャネル層は、ＧａＮからなる、請求項２記載のドハティ増幅器。
  4. 　前記バリア層は、ＡｌＸＧａ１－ＸＮ（０＜ｘ＜１）からなる、請求項２記載のドハティ増幅器。
  5. 　前記メイン増幅器を構成する前記ＡｌＮ層の膜厚は、ゼロである、請求項２記載のドハティ増幅器。
  6. 　前記補助増幅器を構成する前記半導体基板の熱伝導率は、前記メイン増幅器を構成する前記半導体基板の熱伝導率より低い、請求項２記載のドハティ増幅器。
  7. 　前記補助増幅器を構成する前記半導体基板は、Ｓｉ基板である、請求項６記載のドハティ増幅器。
  8. 　前記メイン増幅器を構成する前記半導体基板は、ＳｉＣ基板である、請求項６記載のドハティ増幅器。
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JP2008211089A (ja) * 2007-02-27 2008-09-11 Fujitsu Ltd 化合物半導体装置及びそれを用いたドハティ増幅器
US20220190785A1 (en) * 2020-12-10 2022-06-16 Macom Technology Solutions Holdings, Inc. Hybrid power amplifier with gan-on-si and gan-on-sic circuits
JP2023530546A (ja) * 2020-06-17 2023-07-19 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド 共有電極を備えた集積トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008211089A (ja) * 2007-02-27 2008-09-11 Fujitsu Ltd 化合物半導体装置及びそれを用いたドハティ増幅器
JP2023530546A (ja) * 2020-06-17 2023-07-19 メイコム テクノロジー ソリューションズ ホールディングス インコーポレイテッド 共有電極を備えた集積トランジスタ
US20220190785A1 (en) * 2020-12-10 2022-06-16 Macom Technology Solutions Holdings, Inc. Hybrid power amplifier with gan-on-si and gan-on-sic circuits

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