WO2025174166A1 - 아날로그 데이터 유사성 검색 기억소자 및 이의 동작 방법 - Google Patents

아날로그 데이터 유사성 검색 기억소자 및 이의 동작 방법

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WO2025174166A1
WO2025174166A1 PCT/KR2025/099172 KR2025099172W WO2025174166A1 WO 2025174166 A1 WO2025174166 A1 WO 2025174166A1 KR 2025099172 W KR2025099172 W KR 2025099172W WO 2025174166 A1 WO2025174166 A1 WO 2025174166A1
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WO
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transistor
terminal
analog
voltage
capacitor
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Application number
PCT/KR2025/099172
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English (en)
French (fr)
Inventor
김상범
조창훈
변강현
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SNU R&DB Foundation
Original Assignee
Seoul National University R&DB Foundation
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Filing date
Publication date
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    • G11C—STATIC STORES
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    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Definitions

  • the present invention relates to a content-addressable memory (CAM), and more particularly, to an analog data similarity search memory element and a method for driving the same.
  • CAM content-addressable memory
  • CAM Content Addressable Memory
  • TCAM Ternary Content-Addressable Memory
  • TCAM While CAM can store only two values (0 and 1), TCAM can store three values: 0, 1, and "don't care.”
  • the TCAM is composed of a plurality of TCAM cells, and each TCAM cell is connected to a search line and a match line, and a search value input through the search line is compared with a data value stored in the cell, and a binary signal such as a match or a mismatch is output through the match line.
  • distance functions are commonly used to quantify the similarity between data sets.
  • machine learning utilizes various distance functions, such as cosine distance, Hamming distance, and Euclidean distance, to measure the distance and similarity between data vectors.
  • Backpropagation calculates the gradient (differentiation) of input values relative to output values from the output layer and propagates it to the input layer.
  • distance calculations between vectors with real values are required for deep learning applications, but in the case of conventional CAM or TCAM, distance calculations between vectors with real values are impossible because binary values (1, 0) are stored/retrieved/output.
  • the technical problem to be achieved by the present invention is to provide an analog input data similarity search element having a distance function capable of measuring the similarity between vectors for nearest neighbor search, reducing the area size, and providing a real output value applicable to backpropagation, which is a neural network training method based on a distance operation between real-valued vectors.
  • a technical problem to be achieved by the present invention is to provide an operating method of the above-described analog data similarity search memory element.
  • an analog data similarity search memory element including a data storage block that stores an analog input voltage and is connected to a first terminal of a data line; and a matching block that is connected to a second terminal of the data line and includes a match line that outputs an analog matching distance value corresponding to a voltage difference between the analog input voltage and an analog search voltage applied through a search line, wherein a voltage difference between the analog input voltage and the analog search voltage is generated through the data line.
  • the matching block may include a first transistor having a first dual gate and a second transistor having a second dual gate
  • the data storage block may include a capacitor including a first terminal defined as a first terminal of the data line and a second terminal connected to ground, and a third transistor connected to the first terminal of the capacitor and supplying the analog input voltage to the capacitor.
  • the data storage block may further include a fourth transistor connected to the first terminal of the capacitor and supplying a reference voltage to the capacitor, and an IV curve of the transistors constituting the matching block may be zero-offset according to an off-state current (I off ) output based on the reference voltage.
  • I off off-state current
  • a first gate terminal of the first transistor and a third gate terminal of the second transistor connected to the first gate terminal may be connected to the first terminal of the capacitor to form the data line, and a second gate terminal of the first transistor and a fourth gate terminal of the second transistor may be coupled to the search line.
  • a first drain terminal of the first transistor and a second drain terminal of the second transistor connected to the first drain terminal form the match line and can be connected to ground.
  • a first source terminal of the first transistor and a second source terminal of the second transistor connected to the first source terminal are connected to a supply voltage source, and a voltage supplied from the supply voltage source can cancel out a difference between a first threshold voltage of the first transistor and a second threshold voltage of the second transistor.
  • the matching block may be composed of a first transistor and a second transistor
  • the data storage block may be composed of a capacitor having a capacitance corresponding to the analog input voltage and including a first terminal defined as a first terminal of the data line and a second terminal coupled to the search line, and a third transistor connected to the first terminal of the capacitor and supplying the analog input voltage to the capacitor.
  • the data storage block may further include a fourth transistor connected to the first terminal of the capacitor and supplying a reference voltage to the capacitor, and an IV curve of the transistors constituting the matching block may be zero-offset according to an off current (I off ) output based on the reference voltage.
  • a first gate terminal of the first transistor and a second gate terminal of the second transistor connected to the first gate terminal are connected to a first terminal of the capacitor to form the data line, a first drain terminal of the first transistor and a second drain terminal of the second transistor connected to the first drain terminal form the match line and can be connected to ground.
  • a first source terminal of the first transistor and a second source terminal of the second transistor connected to the first source terminal are connected to a supply voltage source, and a voltage supplied from the supply voltage source can cancel out a difference between a first threshold voltage of the first transistor and a second threshold voltage of the second transistor.
  • the first transistor may be a PMOS (P-type MOSFET) transistor
  • the second transistor may be an NMOS (N-type MOSFET) transistor
  • the third transistor and the fourth transistor may be IGZO (InGaZnO) transistors.
  • the first data storage block further includes a fifth transistor connected to a first terminal of the first capacitor and supplying a reference voltage to the first capacitor
  • the second data storage block further includes a sixth transistor connected to a first terminal of the second capacitor and supplying the reference voltage to the second capacitor
  • the IV curve of the transistors constituting the matching block can be zero-offset using a reference analog matching distance value (I off ) output based on the reference voltage.
  • the first gate terminal of the first transistor is connected to the first terminal of the first capacitor to form the first data line
  • the third gate terminal of the second transistor is connected to the first terminal of the second capacitor to form the second data line
  • the first drain terminal of the first transistor and the second drain terminal of the second transistor which are connected to the first drain terminal, form the match line and can be connected to ground.
  • a first source terminal of the first transistor and a second source terminal of the second transistor connected to the first source terminal are connected to a supply voltage source, and a voltage supplied from the supply voltage source can cancel out a difference between a first threshold voltage of the first transistor and a second threshold voltage of the second transistor.
  • the first transistor and the second transistor may be NMOS (N-type MOSFET) transistors, and the third transistor, the fourth transistor, the fifth transistor, and the sixth transistor may be IGZO (InGaZnO) transistors.
  • the analog matching distance value may be backpropagated and used to update an analog input voltage of the data storage block.
  • a semiconductor memory device comprising an array of analog data similarity search memory elements may be provided.
  • an input value is converted into a voltage and applied to a data line (DL) and a search line (SL), thereby outputting a distance between consecutive input values (voltages) in the form of a differentiable current, and a current is output through the match line (ML) by the difference between the stored data value and the search data value, thereby enabling comparison between real numbers, and the resulting value can be applied to a distance function to increase learning accuracy.
  • DL data line
  • SL search line
  • ML match line
  • FIG. 1 is a drawing for explaining the operation concept of a semiconductor memory device according to one embodiment of the present invention.
  • FIG. 4 is an I-V characteristic graph for explaining a method of offsetting the threshold voltage difference between an NMOS transistor and a PMOS transistor of an analog data similarity search memory device according to one embodiment of the present invention.
  • FIGS. 6A and 6B are circuit diagrams for an analog data similarity search memory element according to another embodiment of the present invention
  • FIG. 6C is an I-V characteristic graph of the analog data similarity search memory element of FIGS. 6A and 5B.
  • FIG. 7 is a drawing explaining the operating principle of zero-offsetting the I-V characteristic graph of an analog data similarity search memory element according to one embodiment of the present invention.
  • FIG. 8 is a circuit diagram of a semiconductor memory device composed of an N ⁇ M array of analog data similarity search memory elements according to one embodiment of the present invention.
  • FIG. 9a and FIG. 9b are flowcharts for explaining an operation method of an analog data similarity search memory device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram for an analog data similarity search memory element according to another embodiment of the present invention.
  • FIG. 11a and FIG. 11b are I-V characteristic graphs of an analog data similarity search memory device according to another embodiment of the present invention.
  • FIG. 1 is a drawing for explaining the operation concept of a semiconductor memory device according to one embodiment of the present invention.
  • a processor such as a central processing unit (CPU) or a graphic processing unit (GPU), can extract feature points expressed as real-valued vectors from training images (P1) by executing a driving program or an application program (P3).
  • training images may be provided as input values to a convolutional neural network (CNN) model (P2), and real-valued vectors of the corresponding training images may be output as output values.
  • CNN convolutional neural network
  • N-way can be defined as a learning set consisting of integer N classes
  • n-shot can be defined as the number of samples that each class has. For example, in FIG.
  • a first real number vector may be determined for a training image ( ⁇ )
  • a second real number vector may be determined for a training image ( ⁇ )
  • a third real number vector may be determined for a training image ( ⁇ )
  • a fourth real number vector may be determined for a training image ( ⁇ )
  • a fifth real number vector may be determined for a training image ( ⁇ ).
  • the processor may generate D-dimensional real number vectors representing feature points of the training images.
  • the number of training images may be, without limitation, 5 or more.
  • the real number vector obtained through training can be stored and updated in a semiconductor memory device (200, 300) having M x N cells of the present invention.
  • a semiconductor memory device 200, 300 having M x N cells of the present invention.
  • the present invention when storing a real number vector in an array of a semiconductor memory device (200, 300), it can be programmed using a voltage corresponding to each analog value. A detailed operation description of the semiconductor memory device (200, 300) will be described later.
  • the semiconductor memory device (200, 300) When the extracted real vector value corresponding to the query image is provided as a search value to a semiconductor memory device (200, 300) trained through a processor such as a CPU or GPU, the semiconductor memory device (200, 300) performs a search and outputs an image ( ⁇ ) very similar to the real vector value of the query image, which is the basic role of a neuromorphic semiconductor.
  • the semiconductor memory device (200, 300) composed of an array of analog data similarity search memory elements (10, 10', 20, 20', 30) according to the present invention receives an analog input value and outputs an analog distance value (current), so it can be applied to the error function of the CNN and used for CNN training.
  • FIG. 2a and FIG. 2b are circuit diagrams for an analog data similarity search memory element (10, 10') according to one embodiment of the present invention
  • FIG. 2c is a graph showing an output value of a matching distance according to a voltage difference between a data line and a search line of the analog data similarity search memory element (10, 10') of FIG. 2a and FIG. 2b.
  • the matching block (11) may be composed of a first transistor (TR1) having a first dual gate (G1, G2) and a second transistor (TR2) having a second dual gate (G3, G4).
  • the data storage block (12) may include a capacitor (C1) having a capacitance corresponding to an analog input voltage (V D_P ) and including a first terminal (T1) defined as a first terminal of a data line (DL1) and a second terminal (T2) connected to the ground, a third transistor (TR3) connected to the first terminal (T1) of the capacitor (C1) and supplying the analog input voltage (V D_P ) to the capacitor (C1), and a fourth transistor (TR4) connected to the first terminal of the capacitor (C1) and supplying a reference voltage to the capacitor (C1).
  • the IV curve of the transistors constituting the matching block (11) may be zero-offset using an off current (I off ) output based on the reference voltage, which will be described later in FIG. 7.
  • the off current (I off ) is the drain current (I D ) that flows when the analog search voltage (V SL ) is 0 V after the voltage stored in the capacitor (C1) is set to a reference voltage of 0 V.
  • a drain current (I D ) corresponding to a voltage difference of - 0.2 V (0.4 V - 0.6 V) flows to the match line (ML) through the drain terminal (D1) of the first transistor (TR1), which is a PMOS transistor. That is, when V D_P > V SL , the gate voltage becomes positive, and a drain current is generated in the NMOS transistor, and when V D_P ⁇ V SL , the gate voltage becomes negative, and a drain current can be generated in the PMOS transistor.
  • FIG. 4 is an I-V characteristic graph for explaining a method of offsetting the threshold voltage difference between an NMOS transistor and a PMOS transistor of an analog data similarity search memory device according to one embodiment of the present invention.
  • the positions of the drain terminal (D1) and the source terminal (S1) of the first transistor (TR1) in FIGS. 2A and 2B may be changed so that the drain terminal (D1) may be connected to the supply voltage source (V dd ) and the source terminal (S1) may be connected to the match line (ML).
  • the positions of the drain terminal (D2) and the source terminal (S2) of the second transistor (TR2) may be changed so that the drain terminal (D2) may be connected to the supply voltage source (V dd ) and the source terminal (S2) may be connected to the match line (ML).
  • FIG. 6a and FIG. 6b are circuit diagrams for an analog data similarity search memory element (20, 20') according to another embodiment of the present invention
  • FIG. 6c is an I-V characteristic graph of the analog data similarity search memory element (20, 20') of FIG. 6a and FIG. 6b.
  • the first transistor (TR1) and the second transistor (TR2) have a single-gate structure, and the search line (SL) is coupled to the second terminal (T2) of the capacitor (C1), so that the drain current (I D ) is output according to the voltage difference between the analog input voltage (V D_P ) supplied to the first terminal (T1) of the capacitor (C1) and the analog search voltage (V SL ) supplied to the second terminal (T2) of the capacitor ( C1 ), and thus FIG. 6a has a difference from the method of generating the voltage difference of FIG. 2a.
  • the analog data similarity search memory element (20') of FIG. 6b may, like FIG. 2b, omit the fourth transistor (TR4) constituting the analog data similarity search memory element (20) of FIG. 6a.
  • an off current (I off ) may flow through the matching line (ML) (a).
  • an off current (I off ) may appear differently for each analog data similarity search memory element (10 or 20) of a semiconductor memory device (200) configured with an N ⁇ M array of analog data similarity search memory elements (10) of Fig. 8, which will be described later, it may be necessary to zero-offset the IV characteristic graph of the analog data similarity search memory elements (10, 20) as in (b).
  • the N analog data similarity search memory elements (10) in the second row may store and update real vector values representing feature points of a second training image.
  • the N analog data similarity search memory elements (10) of the Mth row can store and update real vector values representing feature points of the Nth training image.
  • the problem can be solved by adding a write/verification process that converges to '0' while changing the V D_P value of the corresponding column.
  • a write/verification process that converges to '0' while changing the V D_P value of the corresponding column.
  • the read operation is performed simultaneously in all analog data similarity search memory elements (10) in parallel.
  • the data storage blocks (12) of all analog data similarity search memory elements are updated, the real vector values extracted from the 1 ⁇ N-dimensional query image are simultaneously voltage-applied to each SL 1 to SL n .
  • V dd can be set to a value equal to the difference in threshold voltages (V th ) of the nmos transistor and the pmos transistor, as shown in the aforementioned FIG. 4.
  • an operation method of an analog data similarity search memory device including a data storage block connected to a first terminal of a data line; and a matching block connected to a search line and a match line and connected to a second terminal of the data line may include a step (S900) of performing a zero offset of a transistor I-V curve constituting the matching block as shown in FIG. 7; a step (S902) of storing an analog input voltage corresponding to a real value of a corresponding feature point in the data storage block; a step (S904) of receiving an analog search voltage through a search line; and a step (S908) of outputting an analog matching distance value corresponding to a voltage difference between the analog input voltage and the analog search voltage through the match line.
  • a voltage difference between the analog input voltage and the analog search voltage may be generated through the data line.
  • a step of updating the analog input voltage of the data storage block by backpropagating the analog matching distance value may be further included. Since the above analog matching distance value is expressed in the form of a differentiable current that represents the distance between consecutive input data (or voltage), it is easy to utilize it for backpropagation, unlike conventional techniques.
  • step (S900) of performing the zero offset of the I-V curve of the constituent transistors may be processed in parallel with other steps, and may be performed after the step (S908) of outputting the analog matching distance value through the match line, as shown in FIG. 9b.
  • a detailed description of FIG. 9b may refer to the description of FIG. 9a.
  • the present invention relates to a CMOS-based similarity memory having an I-V characteristic graph that mimics the implementation of a Euclidean distance function, thereby enabling parallel distance calculations between data vectors. Furthermore, since the memory performs distance calculations between data vectors composed of continuous values rather than binary values, it can be utilized as a differentiable computing hardware resource, and thus can be applied in situ to the training of neural networks, thereby improving computing efficiency.
  • the matching block (31) may be composed of a first transistor (TR1) and a second transistor (TR2).
  • the data storage block (32) may include a first sub data storage block (DSB1) connected to the first transistor (TR1) and a second data storage block (DSB2) connected to the second transistor (TR2).
  • the first sub data block (DSB1) may include a first capacitor (C1) having a first capacitance value corresponding to a first analog input voltage (V DP ) and including a first terminal (T1) defined as a first terminal of a first data line (DL1) and a second terminal (T2) coupled to a search line (SL), and a third transistor (TR3) connected to the first terminal (T1) of the first capacitor (C1) and supplying the first analog input voltage (V DP ) to the first capacitor (C1).
  • a first capacitor (C1) having a first capacitance value corresponding to a first analog input voltage (V DP ) and including a first terminal (T1) defined as a first terminal of a first data line (DL1) and a second terminal (T2) coupled to a search line (SL), and a third transistor (TR3) connected to the first terminal (T1) of the first capacitor (C1) and supplying the first analog input voltage (V DP ) to the first capacitor (C1).
  • the second sub data block (DSB2) may include a second capacitor (C2) having a second capacitance value corresponding to a second analog input voltage (-V D_P ) and including a first terminal (T1) defined as a first terminal of a second data line (DL2) and a second terminal (T2) coupled to a search line (SL), and a fourth transistor (TR4) connected to the first terminal (T1) of the second capacitor (C2) and supplying the second analog input voltage (-V D_P ) to the second capacitor (C2).
  • C2 second capacitor having a second capacitance value corresponding to a second analog input voltage (-V D_P ) and including a first terminal (T1) defined as a first terminal of a second data line (DL2) and a second terminal (T2) coupled to a search line (SL), and a fourth transistor (TR4) connected to the first terminal (T1) of the second capacitor (C2) and supplying the second analog input voltage (-V D_P ) to the second capacitor (C2).
  • the first data storage block (DSB1) may further include a fifth transistor (TR5) connected to a first terminal (T1) of the first capacitor (C1) and supplying a reference voltage (e.g., 0V) to the first capacitor (C1).
  • the second data storage block (DSB2) may further include a sixth transistor (TR6) connected to a first terminal (T1) of the second capacitor (C2) and supplying the reference voltage (e.g., 0V) to the second capacitor.
  • the IV curve of the transistors constituting the matching block may be zero-offset using the off current (I off ) output based on the reference voltage.
  • a first source terminal (S1) of the first transistor (TR1) and a second source terminal (S2) of the second transistor (TR2) connected to the first source terminal (S2) may be connected to a supply voltage source (V dd ).
  • the first transistor (TR1) and the second transistor (TR2) can both be NMOS (N-type MOSFET) transistors, and the third transistor (TR3), the fourth transistor (TR4), the fifth transistor (TR5), and the sixth transistor (TR6) can be IGZO (InGaZnO) transistors.
  • the analog matching distance value output from the matching block (21, 31) can be backpropagated to update the analog input voltage stored in the data storage block (22, 32).
  • FIG. 11a and FIG. 11b are I-V characteristic graphs of an analog data similarity search memory element (30) according to another embodiment of the present invention.
  • the analog search voltage (V SL ) applied through the search line (SL) coupled with the second terminal (T2) of the capacitor (C1, C2) is connected to the analog input voltage (V CAP or
  • V CAP analog input voltage
  • the second transistor (TR2) operates, and the second transistor (TR2) can supply a drain current (I D ) equal to the voltage difference between V SL and V CAP to the match line (ML).
  • a semiconductor memory device (300) may be configured with analog data similarity search memory elements (30) of an N ⁇ M array.
  • the N analog data similarity search memory elements (30) of the first row may store and update real vector values representing feature points of a first training image. That is, the N real values are defined as a vector sequence, and the N real values are each stored in the analog data similarity search memory elements (30).
  • the N analog data similarity search memory elements (30) of the second row may store and update real vector values representing feature points of a second training image.
  • the N analog data similarity search memory elements (30) of the M-th row may store and update real vector values representing feature points of an N-th training image.
  • the first transistor (TR1) and the second transistor (TR2) may have a positive threshold voltage (V TH ).
  • an off current (I off ) may be generated in the analog data similarity search memory element (30), and a negative off current (I off ) may appear.
  • the off current (I off ) is a drain current (I D ) value that flows when a reference voltage (0 V) is applied to the capacitors (C1, C2) of the data storage block (22), and then 0 V is applied to the transistors (TR1, TR2) of the match block (ML).
  • I sum(WLn) is the sum of the drain currents (I D ) output from N analog data similarity search memory elements (20) connected to the word line (WLn)
  • I off is the off current determined based on the reference voltage
  • V cap is the analog input voltage stored in the capacitors (C1, C2) of the data storage block (22)
  • V SL is the analog search voltage applied through the search line (SL)
  • V th is the threshold voltage of the transistor
  • K is a constant value.
  • the transistors of the matching block (11) are PMOS and NMOS transistors and the transistors of the data storage device (12) include IGZO transistors.
  • PMOS and NMOS transistors ferroelectric transistors may be used, and instead of IGZO transistors, resistive RAM (RRAM) or phase change RAM (PRA) may be used. Therefore, the scope of the invention should not be defined by the described embodiments, but should be defined by the technical ideas described in the claims.
  • the present invention relates to an analog data similarity search memory device and an operating method thereof, and has industrial applicability.

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Abstract

아날로그 데이터 유사성 검색 기억소자 및 이의 동작 방법에 관해 개시되어 있다. 개시된 아날로그 데이터 유사성 검색 기억소자는 아날로그 입력 전압을 저장하며, 데이터 라인의 제 1 단자와 연결되는 데이터 저장 블록; 및 상기 데이터 라인의 제 2 단자와 연결되며, 상기 아날로그 입력 전압과 서치 라인을 통해 인가되는 아날로그 검색 전압 간의 전압차에 대응하는 아날로그 매칭 거리 값을 출력하는 매치 라인을 포함하는 매칭 블록을 포함하며, 상기 데이터 라인을 통해 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차가 발생할 수 있다.

Description

아날로그 데이터 유사성 검색 기억소자 및 이의 동작 방법
본 발명은 내용 주소화 기억장치(content-addressable memory: CAM)에 관한 것으로서, 더욱 상세하게는 아날로그 데이터 유사성 검색 기억소자 및 이의 구동 방법에 관한 것이다.
내용 주소화 메모리(Content Addressable Memory: CAM)은 특정 초고속 검색 응용 프로그램에 사용되는 특수한 유형의 컴퓨터 메모리로서, 연관 메모리 (associative memory) 또는 연관 스토리지라고도 하며 입력 검색 데이터를 저장된 데이터 테이블과 비교하고 일치하는 데이터의 주소를 반환한다. CAM은 포워딩 정보 기반 및 라우팅 테이블의 조작 속도를 높이기 위해 라우터, 스위치, 캐시 메모리 등의 네트워크 장치에서 사용되고 있다. 3진 내용 주소화 메모리(Ternary Content-Addressable Memory, TCAM)는 CAM를 확장한 소자로서, CAM이 0과 1의 2가지 값을 저장하는데 반해, TCAM은 0, 1, 그리고 "don't care"의 3 가지 값을 저장할 수 있다. 또한, 상기 TCAM는 복수의 TCAM 셀들로 구성되며, 각 TCAM 셀은 서치 라인(search line)과 매치 라인(match line)과 연결되고, 상기 서치 라인(search line)을 통해 입력되는 서치 값과 셀 내에 저장된 데이터 값을 비교하여, 일치(match) 또는 불일치(mismatch) 같은 이진 신호를 매치 라인(match line)을 통해 출력한다.
한편, 통계, 데이터 마이닝, 머신 러닝 등에서는 데이터 간의 유사도를 수치화하기 위해 일반적으로 거리 함수(distance function)을 이용한다. 특히 머신 러닝에서는 코사인 거리(cosine distance), 해밍 거리(hamming distance), 유클리드 거리(Euclidean distance) 같은 데이터 벡터(data vector) 사이의 거리 및 유사성(similarity)을 측정할 수 있는 다양한 거리 함수(distance function)을 이용된다.
종래 딥러닝 응용에서는 CAM 또는 TCAM 등을 이용하여 해밍 거리(hamming distance)를 하드웨어(hardware)로 모방하여, 병렬(parallel) 구조의 거리 연산 및 최근접 이웃 탐색(nearest neighbor search)을 수행하고 있다. 그러나, 2진 데이터 벡터 기반의 해밍 거리 연산은 미분 기반의 뉴럴 네트워크 훈련 방식인 역전파(backpropagation)에 적용하기 어렵다. 상기 역전파는 출력 값에 대한 입력 값의 기울기(미분 값)을 출력층에서부터 계산하여 입력층으로 전파시키는 것이다.
즉, 종래 CAM과 TCAM의 경우, 일치/불일치 여부만을 지시하는 2진 디지털 데이터를 매치 라인을 통해 출력하기 때문에, 최근접 이웃 탐색을 위한 벡터 간의 유사도를 측정이 어렵고, 미분 기반의 뉴럴 네트워크 훈련 방식인 역전파(backpropagation)에 적용 가능한 CAM 또는 TCAM을 이용한 거리 함수의 기능을 적용하기 어렵다.
또한, 종래에는 SRAM(Static RAM) 기반의 TCAM은 16개의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 필요하기 때문에 비용이 증가하며 큰 셀의 사이즈로 인해 대량 생산 및 큰 규모의 어레이 제작에 한계가 있다.
또한, 딥러닝 응용을 위해서 실수 값을 갖는 벡터 간의 거리 연산이 필요하지만, 종래의 CAM 또는 TCAM의 경우 이진 값(1,0)을 저장/검색/출력하기 때문에 실수 값을 갖는 벡터 간의 거리 연산이 불가능하다.
비록 종래의 아날로그 CAM의 경우 입력되는 아날로그 값이 매치되는 실수의 범위가 제한되어 있어서, 제한된 범위의 실수 값만 비교 가능하며 매치 라인을 통해 출력되는 값은 범위 내에 아날로그 값이 존재하는지 존재하지 않는지를 알려주는 이진 값이다. 그러므로, 종래의 아날로그 CAM을 이용한 해밍 거리는 이산적 벡터(discrete vector) 간의 거리를 연산하여 미분이 불가능 하다. 이로 인해, 매치 라인을 통해 출력되는 거리를 뉴럴 네트워크를 훈련시키기 위한 손실 함수(loss function)에 적용하기 곤란하다. 종래 TCAM을 이용하여 산출한 해밍 거리를 원샷 학습(one-shot learning) 알고리즘에 이용하기 위해서는 뉴럴 네트워크로부터 출력되는 실수 값의 벡터를 이진화(binarization)해야 하며, 이를 위한 추가적인 블록(block)이 요구되고, 이진화로 인한 손실이 발생할 수밖에 없다.
따라서, 최근접 이웃 탐색을 위한 벡터 간의 유사도를 측정이 가능한 거리 함수 기능을 가지며, 면적 크기를 줄이고, 실수 값의 벡터 간 거리 연산을 기반으로 뉴럴 네트워크 훈련 방식인 역전파(backpropagation)에 적용 가능한 아날로그 입력 데이터 유사성 검색 소자에 대한 연구가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 최근접 이웃 탐색을 위한 벡터 간의 유사도를 측정이 가능한 거리 함수 기능을 가지며, 면적 크기를 줄이고, 실수 값의 벡터 간 거리 연산을 기반으로 뉴럴 네트워크 훈련 방식인 역전파(backpropagation)에 적용 가능한 실수 출력 값을 제공하는 아날로그 입력 데이터 유사성 검색 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기한 아날로그 데이터 유사성 검색 기억소자의 동작 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 아날로그 입력 전압을 저장하며, 데이터 라인의 제 1 단자와 연결되는 데이터 저장 블록; 및 상기 데이터 라인의 제 2 단자와 연결되며, 상기 아날로그 입력 전압과 서치 라인을 통해 인가되는 아날로그 검색 전압 간의 전압차에 대응하는 아날로그 매칭 거리 값을 출력하는 매치 라인을 포함하는 매칭 블록을 포함하며, 상기 데이터 라인을 통해 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차가 발생하는 아날로그 데이터 유사성 검색 기억소자가 제공될 수 있다.
일 실시예에서, 상기 매칭 블록은 제 1 듀얼 게이트를 갖는 제 1 트랜지스터 및 제 2 듀얼 게이트를 갖는 제 2 트랜지스터로 구성되며, 상기 데이터 저장 블록은 상기 데이터 라인의 제 1 단자로 정의되는 제 1 단자 및 접지와 연결되는 제 2 단자를 포함하는 커패시터 및 상기 커패시터의 제 1 단자와 연결되며 상기 커패시터에 상기 아날로그 입력 전압을 공급하는 제 3 트랜지스터로 구성될 수 있다. 상기 데이터 저장 블록은 상기 커패시터의 제 1 단자와 연결되며, 상기 커패시터에 기준 전압을 공급하는 제 4 트랜지스터를 더 포함하고, 상기 기준 전압에 기반하여 출력되는 오프 전류(Ioff)에 따라 상기 매칭 블록을 구성하는 트랜지스터의 I-V 곡선이 영점 오프셋될 수 있다. 상기 제 1 트랜지스터의 제 1 게이트 단자 및 상기 제 1 게이트 단자와 연결되는 상기 제 2 트랜지스터의 제 3 게이트 단자는 상기 커패시터의 제 1 단자와 연결되어 상기 데이터 라인을 형성하고, 상기 제 1 트랜지스터의 제 2 게이트 단자와 상기 제 2 트랜지스터의 제 4 게이트 단자는 상기 서치 라인과 결합될 수 있다. 상기 제 1 트랜지스터의 제 1 드레인 단자 및 상기 제 1 드레인 단자와 연결되는 상기 제 2 트랜지스터의 제 2 드레인 단자는 상기 매치 라인을 형성하며, 접지와 연결될 수 있다. 상기 제 1 트랜지스터의 제 1 소스 단자 및 상기 제 1 소스 단자와 연결되는 상기 제 2 트랜지스터의 제 2 소스 단자는 공급 전압원과 연결되며, 상기 공급 전압원으로부터 공급되는 전압은 상기 제 1 트랜지스터의 제 1 문턱 전압과 상기 제 2 트랜지스터의 제 2 문턱 전압의 차이를 상쇄시킬 수 있다. 상기 제 1 트랜지스터는 PMOS(P-type MOSFET) 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS(N-type MOSFET) 트랜지스터이며, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 IGZO(InGaZnO) 트랜지스터일 수 있다. 상기 아날로그 매칭 거리 값은 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 차이가 클수록 커지며, 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 차이가 작을수록 작아질 수 있다.
다른 실시예에서, 상기 매칭 블록은 제 1 트랜지스터 및 제 2 트랜지스터로 구성되며, 상기 데이터 저장 블록은 상기 아날로그 입력 전압에 대응하는 커패시턴스를 가지며, 상기 데이터 라인의 제 1 단자로 정의되는 제 1 단자 및 상기 서치 라인과 결합되는 제 2 단자를 포함하는 커패시터 및 상기 커패시터의 제 1 단자와 연결되며 상기 커패시터에 상기 아날로그 입력 전압을 공급하는 제 3 트랜지스터로 구성될 수 있다. 상기 데이터 저장 블록은 상기 커패시터의 제 1 단자와 연결되며, 상기 커패시터에 기준 전압을 공급하는 제 4 트랜지스터를 더 포함하고, 상기 기준 전압에 기반하여 출력되는 오프 전류(Ioff)에 따라 상기 매칭 블록을 구성하는 트랜지스터의 I-V 곡선이 영점 오프셋될 수 있다. 상기 제 1 트랜지스터의 1 게이트 단자 및 상기 제 1 게이트 단자와 연결되는 상기 제 2 트랜지스터의 제 2 게이트 단자는 상기 커패시터의 제 1 단자와 연결되어 상기 데이터 라인을 형성하고, 상기 제 1 트랜지스터의 제 1 드레인 단자 및 상기 제 1 드레인 단자와 연결되는 상기 제 2 트랜지스터의 제 2 드레인 단자는 상기 매치 라인을 형성하며, 접지와 연결될 수 있다. 상기 제 1 트랜지스터의 제 1 소스 단자 및 상기 제 1 소스 단자와 연결되는 상기 제 2 트랜지스터의 제 2 소스 단자는 공급 전압원과 연결되며, 상기 공급 전압원으로부터 공급되는 전압은 상기 제 1 트랜지스터의 제 1 문턱 전압과 상기 제 2 트랜지스터의 제 2 문턱 전압의 차이를 상쇄시킬 수 있다. 상기 제 1 트랜지스터는 PMOS(P-type MOSFET) 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS(N-type MOSFET) 트랜지스터이며, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 IGZO(InGaZnO) 트랜지스터일 수 있다.
또 다른 실시예에서, 상기 매칭 블록은 제 1 트랜지스터 및 제 2 트랜지스터로 구성되며, 상기 데이터 저장 블록은 상기 제 1 트랜지스터와 연결된 제 1 서브 데이터 저장 블록과 상기 제 2 트랜지스터와 연결된 제 2 서브 데이터 저장 블록을 포함하며, 상기 제 1 서브 데이터 블록은 제 1 데이터 라인의 제 1 단자로 정의되는 제 1 단자 및 상기 서치 라인과 결합되는 제 2 단자를 포함하는 제 1 커패시터 및 상기 제 1 커패시터의 제 1 단자와 연결되며 상기 제 1 커패시터에 상기 제 1 아날로그 입력 전압을 공급하는 제 3 트랜지스터를 포함하고, 상기 제 2 서브 데이터 블록은 제 2 데이터 라인의 제 1 단자로 정의되는 제 1 단자 및 상기 서치 라인과 결합되는 제 2 단자를 포함하는 제 2 커패시터 및 상기 제 2 커패시터의 제 1 단자와 연결되며 상기 제 2 커패시터에 상기 제 2 아날로그 입력 전압을 공급하는 제 4 트랜지스터를 포함할 수 있다. 상기 제 1 데이터 저장 블록은 상기 제 1 커패시터의 제 1 단자와 연결되며, 상기 제 1 커패시터에 기준 전압을 공급하는 제 5 트랜지스터를 더 포함하고, 상기 제 2 데이터 저장 블록은 상기 제 2 커패시터의 제 1 단자와 연결되며, 상기 제 2 커패시터에 상기 기준 전압을 공급하는 제 6 트랜지스터를 더 포함하고, 상기 기준 전압에 기반하여 출력되는 기준 아날로그 매칭 거리 값(Ioff)을 이용하여 상기 매칭 블록을 구성하는 트랜지스터의 I-V 곡선이 영점 오프셋될 수 있다. 상기 제 1 트랜지스터의 제 1 게이트 단자는 상기 제 1 커패시터의 제 1 단자와 연결되어 상기 제 1 데이터 라인을 형성하고, 상기 제 2 트랜지스터의 제 3 게이트 단자는 상기 제 2 커패시터의 제 1 단자와 연결되어 상기 제 2 데이터 라인을 형성하고, 상기 제 1 트랜지스터의 제 1 드레인 단자 및 상기 제 1 드레인 단자와 연결되는 상기 제 2 트랜지스터의 제 2 드레인 단자는 상기 매치 라인을 형성하며, 접지와 연결될 수 있다. 상기 제 1 트랜지스터의 제 1 소스 단자 및 상기 제 1 소스 단자와 연결되는 상기 제 2 트랜지스터의 제 2 소스 단자는 공급 전압원과 연결되며, 상기 공급 전압원으로부터 공급되는 전압은 상기 제 1 트랜지스터의 제 1 문턱 전압과 상기 제 2 트랜지스터의 제 2 문턱 전압의 차이를 상쇄시킬 수 있다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 NMOS(N-type MOSFET) 트랜지스터이고, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 상기 제 6 트랜지스터는 IGZO(InGaZnO) 트랜지스터일 수 있다. 상기 아날로그 매칭 거리 값은 역전파(backpropagation)되어 상기 데이터 저장 블록의 아날로그 입력 전압을 업데이트하는데 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 기재된 아날로그 데이터 유사성 검색 기억소자들의 어레이로 구성된 반도체 메모리 장치가 제공될 수 있다.
본 발명의 또 다른 실시예에 따르면, 데이터 라인의 제 1 단자와 연결되는 데이터 저장 블록; 및 서치 라인 및 매치 라인과 연결되며 상기 데이터 라인의 제 2 단자와 연결되는 매칭 블록을 포함하는 아날로그 데이터 유사성 검색 기억소자의 동작 방법으로서, 상기 데이터 저장 블록에 해당 특징점의 실수 값에 해당하는 아날로그 입력 전압을 저장하는 단계; 서치 라인을 통해 아날로그 검색 전압을 수신하는 단계; 및 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차에 대응하는 아날로그 매칭 거리 값을 매치 라인을 통해 출력하는 단계를 포함하며, 상기 데이터 라인을 통해 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차가 발생하는 아날로그 데이터 유사성 검색 기억소자의 동작 방법이 제공될 수 있다. 상기 매칭 블록을 구성하는 트랜지스터 I-V 곡선의 영점 오프셋을 수행하는 단계 또는 상기 아날로그 매칭 거리 값을 역전파(backpropagation)시켜 상기 데이터 저장 블록의 아날로그 입력 전압을 업데이트시키는 단계가 더 포함될 수 있다.
본 발명의 실시예들에 따르면, 아날로그 데이터 유사성 검색 기억소자가 저장된 데이터와 검색 데이터 간의 매칭 연산(matching distance) 연산 수행에서, 입력 값을 전압으로 변환하여 데이터 라인(DL)과 서치 라인(SL)에 인가함으로써 연속된 입력 값(전압) 간의 거리(distance)를 미분 가능한 전류 형태로 출력할 수 있으며, 상기 저장된 데이터 값과 상기 검색 데이터 값의 차이만큼 매치 라인(ML)을 통해 전류가 출력되어 실수 값 사이 비교가 가능하고 결과 값을 거리 함수(distance function)에 적용하여 학습 정확도를 높일 수도 있다.
또한 최대 4개의 트랜지스터를 사용하여 아날로그 데이터 유사성 검색 기억소자를 구현함으로써, 소자의 크기를 줄일 수 있으며, 소자의 어레이를 구현할 시 면적을 최소화할 수 있어서 대량 생산에 용이하다.
또한, 데이터 저장 블록에 커패시터를 이용하여 아날로그 값을 소자에 저장함으로써, 종래보다 더 세분화하여 데이터를 저장시킬 수 있다.
본 발명의 일 실시예에 따르면, 전술할 이점을 갖는 아날로그 데이터 유사성 검색 기억소자의 동작 방법을 제공할 수 있다.
그러나, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 개념을 설명하기 위한 도면이다.
도 2a와 도 2b는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자를 나타내는 회로도이고, 도 2c는 도 2a와 도 2b의 아날로그 데이터 유사성 검색 기억소자의 데이터 라인과 서치 라인 사이의 전압차에 따른 매칭 거리의 출력 값을 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자 내 서치 라인에 공급되는 전압에 따른 문턱 전압의 변화를 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 NMOS 트랜지스터와 PMOS 트랜지스터 사이의 문턱 전압 차이를 상쇄시키기는 방법을 설명하기 위한 I-V 특성 그래프이다.
도 5는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 매칭 블록의 동작 원리를 설명하기 위한 I-V 특성 그래프이다.
도 6a와 도 6b는 본 발명의 다른 실시예에 따른 아날로그 데이터 유사성 검색 기억소자를 위한 회로도이고, 도 6c는 도 6a와 도 5b의 아날로그 데이터 유사성 검색 기억소자의 I-V 특성 그래프이다.
도 7은 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 I-V 특성 그래프를 영점 오프셋시키는 동작 원리를 설명하기 도면이다.
도 8은 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 NХM 배열로 구성된 반도체 메모리 장치의 회로도이다.
도 9a와 도 9b는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 동작 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 또 다른 실시예에 따른 아날로그 데이터 유사성 검색 기억소자를 위한 회로도이다.
도 11a와 도 11b는 본 발명의 또 다른 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 I-V 특성 그래프이다.
도 12는 본 발명의 다른 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 NХM 배열로 구성된 반도체 메모리 장치의 회로도이다.
도 13a와 도 13b는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 I-V 특성 그래프를 영점 오프셋시키는 동작 원리를 설명하기 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 개념을 설명하기 위한 도면이다.
도 1을 참조하면, 일반적으로 중앙 처리 장치(central processing unit, CPU) 또는 그래픽 처리 장치(graphic processing unit: GPU) 같은 프로세서는 구동 프로그램 또는 응용 프로그램을 실행하여 훈련 이미지들(P1)로부터 각각 실수 벡터(real-valued vector)로 표현되는 특징점을 추출할 수 있다(P3). 구체적으로, 컨볼루션 신경망(convolutional neural network, CNN) 모델(P2)에서 입력 값으로 훈련 이미지들이 제공되고, 출력 값으로서 해당 훈련 이미지의 실수 벡터(real-valued vector)가 출력될 수 있다. N-way는 학습 셋이 정수 N 개의 클래스로 구성되고, n-shot은 각 클래스가 갖는 샘플의 개수로 정의될 수 있다. 예컨대, 도 1에서는 훈련 이미지(☆)에 대해서 제 1 실수 벡터가 결정되고, 훈련 이미지(□)에 대해서 제 2 실수 벡터가 결정되고, 훈련 이미지(○)에 대해서 제 3 실수 벡터가 결정되고, 훈련 이미지(◇)에 대해서 제 4 실수 벡터가 결정되고, 훈련 이미지(△)에 대해서 제 5 실수 벡터가 결정될 수 있다. 프로세서는 훈련 이미지들의 특징점을 나타내는 D 차원의 실수 벡터들을 생성할 수 있다. 비제한적으로 훈련 이미지의 개수는 5개 이상일 수도 있다.
이후, 훈련을 통해 획득된 실수 벡터는 본원 발명의 M x N 셀을 갖는 반도체 메모리 장치(200, 300)에 저장 및 업데이트될 수 있다. 종래의 디지털 캠(digital-CAM), 또는 멀티 캠(multibit-CAM)의 경우 아날로그 형태의 실수 벡터를 셀(후술할 아날로그 데이터 유사성 검색 기억소자에 해당함)에 저장하기 어려워 실수 벡터를 양자화 시켜 상기 셀에 저장한다. 그러나, 본원 발명에서는 실수 벡터를 반도체 메모리 장치(200, 300)의 어레이에 저장할 때, 각각 아날로그 값에 해당하는 전압을 이용하여 프로그래밍할 수 있다. 반도체 메모리 장치(200, 300)에 대한 상세한 동작 설명은 뒤에서 후술할 것이다.
CPU 또는 GPU 같은 프로세서를 통해 훈련된 반도체 메모리 장치(200, 300)에 쿼리 이미지에 대응하는 추출된 실수 벡터 값을 서치 값으로서 제공되면, 반도체 메모리 장치(200, 300)는 서치 검색을 진행하여 상기 쿼리 이미지의 실수 벡터 값과 매우 유사한 이미지(☆)를 출력하며, 이는 뉴로모픽 반도체의 기본 역할이다.
그러나 종래의 CAM들의 경우 유사도를 판단하는 거리(distance) 값이 이진 값으로 출력되므로, 특징점 추출(feature extraction)을 진행하는 CNN을 학습시키는 데 적용하기 어렵다. 본원 발명의 따른 아날로그 데이터 유사성 검색 기억소자(10, 10', 20, 20', 30)의 배열로 구성된 반도체 메모리 장치(200, 300)는 아날로그 입력 값을 수신하여 아날로그의 거리 값(전류)을 출력하기 때문에 CNN의 에러 함수(error function)에 적용하여 CNN 학습에도 사용할 수 있다.
도 2a와 도 2b는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자(10, 10')를 위한 회로도이고, 도 2c는 도 2a와 도 2b의 아날로그 데이터 유사성 검색 기억소자(10, 10')의 데이터 라인과 서치 라인 사이의 전압차에 따른 매칭 거리의 출력 값을 나타내는 그래프이다.
도 2a를 참조하면, 아날로그 데이터 유사성 검색 기억소자(10)는 매칭 블록(11)과 데이터 저장 블록(12)으로 구성될 수 있다. 아날로그 데이터 유사성 검색 기억소자(10)는 데이터 저장 블록(12)에 저장된 데이터와 매칭 블록(11)을 통해 입력되는 검색 데이터 간의 매칭 거리(matching distance) 연산 수행 시, 연속된 입력 데이터(또는 전압) 간의 거리를 미분가능한 전류의 형태로 출력할 수 있다.
구체적으로, 아날로그 데이터 유사성 검색 기억소자(10)는 아날로그 입력 전압(VD_P)을 저장하며, 데이터 라인(DL)의 제 1 단자와 연결되는 데이터 저장 블록(12) 및 데이터 라인(DL)의 제 2 단자와 연결되며, 아날로그 검색 전압(VSL)을 수신하는 서치 라인(SL) 및 아날로그 입력 전압(VD_P)과 아날로그 검색 전압(VSL) 간의 전압차(VD_P - VSL)에 대응하는 아날로그 매칭 거리 값을 출력하는 매치 라인(ML)을 포함하는 매칭 블록(11)을 포함할 수 있다. 아날로그 입력 전압(VD_P)은 전술한 훈련 이미지의 특징점을 나타내는 실수 벡터 중 하나의 값에 대응하는 전압일 수 있다. 아날로그 검색 전압(VSL)은 쿼리 이미지의 특징점을 나타내는 실수 벡터 중 하나의 값에 대응하는 전압일 수 있다.
데이터 라인(DL)을 통해 아날로그 입력 전압(VD_P)과 아날로그 검색 전압(VSL) 간의 전압차(VD_P - VSL)가 발생할 수 있다. 여기서, 아날로그 입력 전압(VD_P)은 아날로그 검색 전압(VSL)이 입력되기 전에 도 1의 훈련 과정을 통해 얻어진 훈련 이미지의 실수 벡터 중 하나의 실수 값에 대응하는 전압이며, 후술할 커패시터(C1)에 저장될 수 있다. 이후 서치 라인(SL)을 통해 아날로그 검색 전압(VSL)이 입력되면, 데이터 라인(DL)에 전압차(VD_P - VSL)가 발생하게 된다. 구체적으로, 매칭 블록(11)은 제 1 듀얼 게이트(G1, G2)를 갖는 제 1 트랜지스터(TR1) 및 제 2 듀얼 게이트(G3, G4)를 갖는 제 2 트랜지스터(TR2)로 구성될 수 있다. 또한, 데이터 저장 블록(12)은 아날로그 입력 전압(VD_P)에 대응하는 커패시턴스를 가지며, 데이터 라인(DL1)의 제 1 단자로 정의되는 제 1 단자(T1) 및 접지와 연결되는 제 2 단자(T2)를 포함하는 커패시터(C1) 및 커패시터(C1)의 제 1 단자(T1)와 연결되며 커패시터(C1)에 아날로그 입력 전압(VD_P)을 공급하는 제 3 트랜지스터(TR3) 및 커패시터(C1)의 제 1 단자와 연결되며, 커패시터(C1)에 기준 전압을 공급하는 제 4 트랜지스터(TR4)를 포함할 수 있다. 도 7에서 후술할 상기 기준 전압에 기반하여 출력되는 오프 전류(Ioff)을 이용하여 매칭 블록(11)을 구성하는 트랜지스터의 I-V 곡선이 영점 오프셋될 수 있다. 오프 전류(Ioff)은 커패시터(C1)에 저장된 전압을 0V의 기준 전압으로 설정한 후, 아날로그 검색 전압(VSL)이 0V일 때, 흐르는 드레인 전류(ID)이다.
또한, 매칭 블록(11)의 제 1 트랜지스터(TR1)의 제 1 게이트 단자(G1) 및 제 1 게이트 단자(G1)와 연결되는 제 2 트랜지스터(TR2)의 제 3 게이트 단자(G3)는 커패시터(C1)의 제 1 단자(T1)와 연결되어 데이터 라인(DL)을 형성할 수 있다. 제 1 트랜지스터(TR1)의 제 2 게이트 단자(G2)와 제 2 트랜지스터(TR2)의 제 4 게이트 단자(G4)는 서치 라인(SL)과 결합될 수 있다. 제 1 트랜지스터(TR1)의 제 1 드레인 단자(D1) 및 제 1 드레인 단자(D1)와 연결되는 제 2 트랜지스터(TR2)의 제 2 드레인 단자(D2)는 매치 라인(ML)을 형성하며, 커패시터(C1)의 제 2 단자(T2) 또는 접지와 결합될 수 있다. 그리고 제 1 트랜지스터(TR1)의 제 1 소스 단자(S1) 및 제 1 소스 단자(S2)와 연결되는 제 2 트랜지스터(TR2)의 제 2 소스 단자(S2)는 공급 전압원과 연결될 수 있다. 제 1 트랜지스터(TR1)의 제 2 게이트 단자(G2)와 제 2 트랜지스터(TR2)의 제 4 게이트 단자(G4)는 백 게이트(back gate)에 해당하고, 제 1 트랜지스터(TR1)의 제 1 게이트 단자(G1) 및 제 2 트랜지스터(TR2)의 제 3 게이트 단자(G3)는 탑 게이트(top gate)에 해당한다. 또는 제 2 게이트 단자(G2)와 제 4 게이트 단자(G4)는 탑 게이트이고 제 1 게이트 단자(G1)와 제 3 게이트 단자(G3)는 백 게이트일 수 있다.
상기 공급 전압원은 공급 전압(Vdd)으로서 후술할 도 4를 참조하면, 제 1 트랜지스터(TR1)의 제 1 문턱 전압(Vth-pmos)과 제 2 트랜지스터(TR2)의 제 2 문턱 전압(Vth-nmos)의 전압차일 수 있다. 제 1 트랜지스터(TR1)의 제 1 문턱 전압(Vth-pmos)과 제 2 트랜지스터(TR2)의 제 2 문턱 전압(Vth-nmos)의 전압차는 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)의 소스 단자에 공급되는 전압으로서, 제 1 트랜지스터(TR1)의 제 1 문턱 전압(Vth-pmos)과 제 2 트랜지스터(TR2)의 제 2 문턱 전압(Vth-nmos)의 전압차를 상쇄시켜 대칭적인 I-V 특성 그래프가 나타날 수 있다. 비제한적으로, 제 1 트랜지스터(TR1)는 PMOS(P-type MOSFET) 트랜지스터이고, 제 2 트랜지스터(TR2)는 NMOS(N-type MOSFET) 트랜지스터이며, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 IGZO(InGaZnO) 트랜지스터일 수 있다. 또한, 매치 라인(ML)를 통해 출력되는 아날로그 매칭 거리 값은 전압차(VD_P - VSL)에 대응되는 전류(ID)로서, 전압차(VD_P - VSL)가 클수록 전류(ID)가 커지며, 전압차(VD_P - VSL)가 작을수록 전류(ID)는 작아진다.
데이터 저장 블록(12)의 중요한 역할 중 하나는 커패시터(C1)에 원하는 전압 값을 오랫동안 저장하며, 검색(searching)을 진행할 때까지 어레이 내에 있는 모든 단위 셀(unit cell), 예컨대, 아날로그 데이터 유사성 검색 기억소자(10)에 원하는 Vcap(=VD_P) 값이 유지되는 것이다. 또한 커패시터(C1)에 원하는 전압 값만큼의 Vcap(=VD_P)을 별도의 쓰기(write)/검증(verify) 과정 없이 정확하게 저장하는 것이 중요하다. 커패시터(C1)에 저장된 전압 값인 Vcap(=VD_P)이 오랫동안 유지되기 위해서는 V=Q/C이므로 커패시턴스(capacitance)를 늘리거나 충전 손실(charge loss)를 줄여야 한다. 전자의 경우 커패시터(C1)의 평판 영역(plate area)을 크게 하는데 한계가 있기 때문에 전체적인 충전 손실(charge loss)을 줄여야 한다. 이를 위해서 저누설 전류를 갖는 IGZO 기반 트랜지스터를 사용하는 것이 바람직하다. 상기 IGZO 트랜지스터는 일반 트랜지스터에 비해 3~6 order 낮은 누설 전류를 가지므로 저장된 전압의 지속 시간(retention time)을 길게 보장할 수 있다.
일반 저항기반의 메모리 소자들은 정확한 값으로 프로그래밍을 하기 쉽지 않기 때문에 매 쓰기(write)마다 검증(verify) 과정을 거쳐야 한다. 이에 프로그래밍 단계(programming step) 수가 많아질수록 기하 급수적으로 소요 시간이 늘기 때문에 쓰기/검증 과정을 최소화할 필요가 있다. 따라서 이를 위해서 데이터 라인(DL)과 연결된 커패시터(C1)에 원하는 전압(VD_P)을 인가하고 커패시터(C1)에 연결된 트랜지스터(TR3)를 충분한 시간 동안 턴-온시키면 커패시터(C1)에 원하는 DL값(Vcap = VD_P)이 저장될 수 있다.
도 2a의 경우, 커패시터(C1)의 제 1 단자(T1)를 데이터 저장 블록(12)의 제 4 트랜지스터(TR4)를 통해 접지시키고, 제 3 트랜지스터(TR3)를 통해 아날로그 입력 전압(VD_P)을 커패시터(C1)에 저장시키는 구조를 가짐으로써, 전압 인가를 유동적으로 빠르게 변경할 수 없는 구조에서 도 2a의 아날로그 데이터 유사성 검색 기억소자(10)가 활용될 수 있다. 선택적으로, 인가 전압을 빠르게 변경할 수 있는 구조에서는 도 2b와 같이, 제 3 트랜지스터(TR3)만을 사용하여 제 3 트랜지스터(TR3)의 드레인 단자에 아날로그 입력 전압(VD_P)이 공급되도록 접지시킬 수도 있다.
또한, 후술할 도 7과 같이 매칭 블록(11)을 구성하는 트랜지스터의 I-V 곡선에 대해 영점 오프셋이 필요 없는 경우에는 도 2b와 같이 데이터 저장 블록(12)은 제 4 트랜지스터(TR4)를 포함하지 않을 수 있다. 도 2b에 대한 상세한 설명은 모순되지 않는 한 데이터 저장 블록(12)의 제 4 트랜지스터(TR4)를 제외한 도 2a의 설명을 참조할 수 있다.
도 2a와 도 2b를 다시 참조하면, 데이터 라인(DL)과 연결된 커패시터((C1)에 정보를 저장하기 위해서 데이터에 해당하는 아날로그 입력 전압(VD_P)이 공급될 수 있다. 이때, 커패시터((C1)의 제 2 단자(T2)는 접지에 고정되어 있고 커패시터(C1)의 제 1 단자(T1)는 아날로그 입력 전압(VD_P)으로 충전(charge)되므로 Vcap = VD_P가 되고, Vcap 전압이 매칭 블록(11)의 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 게이트 전압으로 공급될 수 있다. 여기서, 서치 라인(SL)은 매칭 블록(11)을 구성하는 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 백 게이트(back gate: BG)와 연결되어, 도 3의 그래프처럼, 제 1 트랜지스터(TR1) 또는/및 제 2 트랜지스터(TR2)의 소스 전압(VSB)과 백 게이트 전압(VG)의 전압차에 따라 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 문턱 전압(threshold voltage)은 감소하거나 증가할 수 있다. 도 2a와 도 2b에서 소스 전압(VSB)은 접지되어 있으므로, 서치 라인(SL)을 통해 인가되는 검색 전압, 즉, 백 게이트 전압(VG)에 따라 도 2c와 같이 I-V 곡선이 이동하게 된다. 따라서, 서치 라인(SL)과 데이터 라인(DL)에 공급되는 전압이 일치하면 매칭(matching) 상태를 가지며, 서치 라인(SL)이 데이터 라인(DL)의 전압보다 클 때는 제 1 트랜지스터(TR1)를 통해 전류(ID)가 흐르며, 반대로 서치 라인(SL)이 데이터 라인(DL)의 전압보다 작을 때는 제 2 트랜지스터(TR2)를 통해 전류(ID)가 흐르며, 상기 흐르는 전류(ID)를 통해 불일치(mismatching) 정도를 판단할 수 있다.
도 2c는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자(10)의 데이터 라인과 서치 라인 사이의 전압차에 따른 매칭 거리의 출력 값을 나타내는 그래프이다.
도 2c를 참조하면, 비제한적으로 아날로그 데이터 유사성 검색 기억소자(10)는 총 6 개의 문턱 전압에 기반하여, 0V, 0.2V, 0.4V, 0.6V, 0.8V 1.0V 중 어느 하나의 전압을 아날로그 입력 전압(VD_P)으로서 커패시터(C1)에 저장시킬 수 있다. 서치 라인(SL)를 통해서 0V, 0.2V, 0.4V, 0.6V, 0.8V 1.0V 중 어느 하나가 아날로그 검색 전압(VSL)으로 제공될 수 있다.
백 게이트(BG)로 정의되는 제 1 트랜지스터(TR1)의 제 2 게이트 단자(G2)와 제 2 트랜지스터(TR2)의 제 4 게이트 단자(G4) 중 적어도 하나에 공급되는 아날로그 검색 전압(VSL)과 데이터 라인(DL)에 형성된 아날로그 입력 전압(VD_P) 사이의 차이에 따른 매칭 거리 또는 드레인 전류(ID)의 출력을 보여준다. 예컨대, 서치 라인(SL)을 통해 0.6V 전압이 인가되고, 데이터 라인(DL)에 공급된 아날로그 입력 전압(VD_P)이 0.8V이면, 전압차 0.2V(0.8V-0.6V)에 대응하는 드레인 전류(ID)가 NMOS 트랜지스터인 제 2 트랜지스터(TR2)의 드레인 단자(D2)를 통해 매치 라인(ML)으로 흐른다. 반대로, 서치 라인(SL)을 통해 0.6V 전압이 인가되고, 데이터 라인(DL)에 형성된 아날로그 입력 전압(VD_P)이 0.4V이면, 전압차 - 0.2V(0.4V-0.6V)에 대응하는 드레인 전류(ID)가 PMOS 트랜지스터인 제 1 트랜지스터(TR1)의 드레인 단자(D1)를 통해 매치 라인(ML)으로 흐른다. 즉, VD_P > VSL인 경우, 게이트 전압이 양수가 되어, NMOS 트랜지스터에서 드레인 전류가 생성되며, VD_P < VSL인 경우, 게이트 전압이 음수가 되어, PMOS 트랜지스터에서 드레인 전류가 생성될 수 있다.
후술할 도 3과 같이 아날로그 데이터 유사성 검색 기억소자(10)의 기본 작동 원리는 트랜지스터(TR1, TR2)의 바디 바이어스(body bias)를 역방향 게이트 전압(VBG)으로 조절하여 문턱 전압(Vth)를 변화시키고, 커패시터(C1)의 전압(Vcap)이 트랜지스터의 게이트(VG)에 인가되어 전압차 만큼 트랜지스터(TR1 또는 TR2)의 드레인 전류(ID)가 흐르게 된다. Vcap = Vgs > Vth 인 경우 NMOS 트랜지스터(TR2)가 동작하여 전류가 흐르게 되고, Vcap = Vgs < Vth 인 경우 PMOS 트랜지스터(TR1)가 동작하여 전류가 흐르게 된다. 문턱 전압(Vth)와 Vgs의 차이가 적은 만큼, 즉 매칭 정도만큼, 트랜지스터(TR1 또는 TR2)의 소스 단자에 공급되는 전압(Vdd)에서 ML으로 전류가 덜 흐르게 된다.
도 3은 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자 내 역방향 바이어스에 공급되는 전압(VSB)에 따른 문턱 전압의 변화를 보여주는 도면이다.
도 3을 참조하면, nmos 트랜지스터(TR2)에 음의 역방향 바이어서(+VSB)가 커질수록 문턱 전압(VT)은 커지며, 양의 역방향 바이어서(-VSB)가 커질수록 문턱 전압(VT)은 작아진다. 반대로, pmos 트랜지스터(TR1)에 음의 역방향 바이어서(+VSB)가 커질수록 문턱 전압(VT)은 작아지고, 양의 역방향 바이어서(-VSB)가 커질수록 문턱 전압(VT)은 커질 수 있다.
전술한 바와 같이, pmos 트랜지스터(TR1)와 nmos 트랜지스터(TR2)의 특성이 이상적인 경우, 도 2c에 나타난 I-V 특성 그래프에서는 데이터 라인(DL)의 전압(VG 또는 VD_P 또는 Vcap)과 서치 라인(SL)의 전압(VSL)이 일치할 때, 매칭 라인(ML)을 통해 흐르는 전류(ID)는 O이다. 그러나 실질적으로 pmos 트랜지스터(TR1)와 nmos 트랜지스터(TR2)의 특성이 서로 다르기 때문에 데이터 라인(DL)의 전압(Vcap)과 서치 라인(SL)의 전압(VSL)이 일치하더라도 도 7의 (a)와 같이 어느 정도 매칭 라인(ML)을 통해 오프 전류(Ioff)가 흐를 수 있다. 따라서, 아날로그 데이터 유사성 검색 기억소자(10)의 출력 드레인 전류를 오프 전류(Ioff)만큼 오프셋 시킬 필요가 있다.
도 4는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 NMOS 트랜지스터와 PMOS 트랜지스터 사이의 문턱 전압 차이를 상쇄시키기는 방법을 설명하기 위한 I-V 특성 그래프이다.
도 4를 참조하면, PMOS 트랜지스터(TR1)의 경우 일반적으로 소스(source)를 접지(GND)시키고 드레인(drain)에 음의 전압을 공급함에 따라, Vgs = -Vg이므로 ①과 같이 문턱 전압을 갖는 I-V 특성 그래프를 얻을 수 있다.
②번의 경우, PMOS 트랜지스터(TR1)의 소스에 공급 전압(Vdd)를 인가하고, 드레인을 접지(GND)시킴으로써, η과 비교하여 양으로 소스에 공급되는 전압(Vdd)만큼 시프트된 빨간색의 I-V 특성 그래프를 얻을 수 있다. 따라서, NMOS 트랜지스터(TR2)의 문턱 전압(Vth-nmos)과 PMOS 트랜지스터(TR1)의 문턱 전압(Vth-pmos)의 차이만큼, PMOS 트랜지스터(TR1)의 소스에 공급 전압(Vdd)을 인가하게 되면 NMOS 트랜지스터(TR2)와 PMOS 트랜지스터(TR1)의 I-V 특성 그래프가 서로 대칭 이동된 형태로 나타나게 된다.
더하여, PMOS 트랜지스터(TR1)와 NMOS 트랜지스터(TR2)가 대칭적인 I-V 특성 그래프를 얻기 위해서는 이동도(mobility)가 낮은 홀(hole)을 캐리어(carrier)로 사용하는 PMOS 트랜지스터(TR1)의 채널 폭(channel width)이 NMOS 트랜지스터(TR2)보다 크도록 설계할 필요가 있다.
도 5는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 매칭 블록의 동작 원리를 설명하기 위한 I-V 특성 그래프이다.
도 5를 참조하면, 비제한적으로, 데이터 라인(DL)과 서치 라인(SL)에 -1, 0, 1 총 3 가지의 정보가 제공된다고 하면, 매칭 거리(matching distance)에 해당하는 드레인 전류(ID)가 흐른다. 음의 역방향 바이어서(back bias), 즉 서치 라인(SL)에 양의 VSB를 인가하는 경우 SL = 1이고 반대로 서치 라인(SL)에 음의 -VSB를 인가하는 경우 SL = -1이라고 가정한다. 여기서, 각 SL(-1), SL(0), SL(1)에서 pmos 트랜지스터(TR1)와 nmos 트랜지스터(TR2)의 I-V 특성 그래프가 교차하는 점(DL(-1), DL(0), DL(1))에서 드레인 전류(ID)가 0이 될 수 있다. 이때 DL(-1, 0, 1)과 SL(-1, 0, 1)이 일치하는 경우 드레인 전류(ID)가 O이 될 수 있다. SL(1)이고 DL(O)이면 pmos 트랜지스터(TR1)에서 어느 정도 전류가 흐르게 되고 DL(-1)인 경우에 DL(O)보다 2배의 전류가 흐르게 된다. 반대로 SL(-1)이고 DL(1)인 경우에 nmos 트랜지스터(TR2)를 통해서 전류가 가장 많이 흐르게 된다. 마지막으로 SL(0)이고 DL(1)인 경우에는 pmos 트랜지스터(TR1)는 꺼져 있고 nmos 트랜지스터(TR2)만 켜지며, 반대로 DL(-1)인 경우에는 pmos 트랜지스터(TR1)는 켜져 있고 nmos 트랜지스터(TR2)는 꺼진다. 결국 유사성 판단을 위한 거리가 일치하는 경우 모두 동일한 전류가 각기 다른 트랜지스터를 통해 흐르게 된다. 이때 기존의 bulk CMOS 트랜지스터가 아닌 FD-SOI 소자를 사용하게 되면 더욱 낮은 누설 전류(leakage current)와 역방향 바이어스(back bias)에 따른 문턱 전압(Vt)의 변화폭이 더 커지므로 더욱 다양한 상황에도 응용가능한 소자를 제작할 수 있다.
다른 실시예에서, 도 2a와 도 2b에서 제 1 트랜지스터(TR1)의 드레인 단자(D1)와 소스 단자(S1)의 위치가 변경되어, 드레인 단자(D1)가 공급 전압원(Vdd)과 연결되고 소스 단자(S1)가 매치 라인(ML)과 연결될 수 있다. 마찬가지로, 제 2 트랜지스터(TR2)의 드레인 단자(D2)와 소스 단자(S2)의 위치가 변경되어, 드레인 단자(D2)가 공급 전압원(Vdd)과 연결되고 소스 단자(S2)가 매치 라인(ML)과 연결될 수 있다.
전술한 바와 같이, 아날로그 데이터 유사성 검색 기억소자(10)는 종래의 16T CMOS TCAM과 비교하여 더 적은 소자로 구성되어 전체 면적이 감소된다. 또한, 연속된 실수 값(전압)간의 거리 연산을 통해 미분가능한 아날로그 출력 값(전류)이 생성된다.
도 2a와 도 2b에서는 서치 라인(SL)과 듀얼 게이트 구조를 갖는 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 백 게이트(BG)에 연결되어, 상기 백 게이트(BG)를 통해 공급되는 아날로그 검색 전압(VSL)과 데이터 라인(DL)을 제공되는 아날로그 입력 전압(VD_P) 사이의 전압차에 따라 드레인 전류(ID)의 출력되는 경우를 설명하였지만, 후술할 도 6a와 도 6b와 같이 커패시터(C1)의 제 2 단자(T2)가 서치 라인(SL)와 연결되어, 커패시터(C1)의 제 1 단자(T1)에 공급된 아날로그 입력 전압(VD_P)과 커패시터(C1)의 제 2 단자(T2)에 공급된 아날로그 검색 전압(VSL) 사이의 전압차가 싱글 게이트 구조를 갖는 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 게이트 단자에 전달될 수 있다.
도 6a와 도 6b는 본 발명의 다른 실시예에 따른 아날로그 데이터 유사성 검색 기억소자(20, 20')를 위한 회로도이고, 도 6c는 도 6a와 도 6b의 아날로그 데이터 유사성 검색 기억소자(20, 20')의 I-V 특성 그래프이다.
도 6a를 참조하면, 아날로그 데이터 유사성 검색 기억소자(20)는 싱글 게이트를 구조를 갖는 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)를 포함하는 매칭 블록(21)과 제 3 트랜지스터(TR3), 제 4 트랜지스터(TR4) 그리고 커패시터(C1)를 포함하는 데이터 저장 블록(22)으로 구성될 수 있다.
매칭 블록(21)의 제 1 트랜지스터(TR1)의 제 1 게이트 단자(G1) 및 제 1 게이트 단자(G1)와 연결되는 제 2 트랜지스터(TR2)의 제 2 게이트 단자(G2)는 커패시터(C1)의 제 1 단자(T1)와 연결되어 데이터 라인(DL)을 형성할 수 있다. 제 1 트랜지스터(TR1)의 제 1 드레인 단자(D1) 및 제 1 드레인 단자(D1)와 연결되는 제 2 트랜지스터(TR2)의 제 2 드레인 단자(D2)는 매치 라인(ML)을 형성하며, 접지와 연결될 수 있다. 그리고 제 1 트랜지스터(TR1)의 제 1 소스 단자(S1) 및 제 1 소스 단자(S2)와 연결되는 제 2 트랜지스터(TR2)의 제 2 소스 단자(S2)는 공급 전압원(Vdd)과 연결될 수 있다. 또한, 데이터 저장 블록(22)은 아날로그 입력 전압(VD_P)에 대응하는 커패시턴스를 가지며, 데이터 라인(DL)의 제 1 단자로 정의되는 제 1 단자(T1) 및 서치 라인(SL)과 결합되는 제 2 단자(T2)를 포함하는 커패시터(C1) 및 커패시터(C1)의 제 1 단자(T1)와 연결되며 커패시터(C1)에 아날로그 입력 전압(VD_P)을 공급하는 제 3 트랜지스터(TR3) 및 커패시터(C1)의 제 1 단자와 연결되며, 커패시터(C1)에 기준 전압을 공급하는 제 4 트랜지스터(TR4)를 포함할 수 있다.
도 6a에서 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)가 싱글 게이트 구조를 갖고, 서치 라인(SL)이 커패시터(C1)의 제 2 단자(T2)와 결합되는 것을 제외하면, 매칭 블록(21)과 데이터 저장 블록(22)은 도 2a의 매칭 블록(11)과 데이터 저장 블록(12)의 구성과 비슷하므로, 매칭 블록(21)과 데이터 저장 블록(22)에 대한 상세한 설명은 모순되지 않는 한 도 2a의 매칭 블록(11)과 데이터 저장 블록(12)에 대한 상세할 설명을 참조할 수 있다.
한편, 도 2a에서는 트랜지스터(TR1, TR2)의 백 게이트(BG)를 통해 공급되는 아날로그 검색 전압(VSL)과 데이터 라인(DL)과 연결된 탑 게이트를 통해 공급되는 커패시터(C1)의 아날로그 입력 전압(VD_P) 사이의 전압차에 따라 드레인 전류(ID)의 출력되는 반면, 도 6a에서는 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)가 싱글 게이트 구조를 갖고, 서치 라인(SL)이 커패시터(C1)의 제 2 단자(T2)와 결합됨으로써, 커패시터(C1)의 제 1 단자(T1)에 공급된 아날로그 입력 전압(VD_P)과 커패시터(C1)의 제 2 단자(T2)에 공급된 아날로그 검색 전압(VSL) 사이의 전압차에 따라 드레인 전류(ID)의 출력되어 도 6a는 도 2a의 전압차를 생성하는 방법과 차이점을 갖는다.
도 6b의 아날로그 데이터 유사성 검색 기억소자(20')는 도 2b와 마찬가지로, 도 6a의 아날로그 데이터 유사성 검색 기억소자(20)를 구성하는 제 4 트랜지스터(TR4)가 생략될 수 있다.
도 6c는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자(20, 20')의 I-V 특성 그래프이다.
도 6c를 참조하면, 우측의 I-V 특성 그래프(빨간색)는 NMOS 트랜지스터인 제 2 트랜지스터(TR2)에 의해 나타나며, 좌측의 I-V 특성 그래프(파란색)는 PMOS 트랜지스터인 제 1 트랜지스터(TR1)에 의해 나타난다. x축은 아날로그 입력 전압(VD-P)과 아날로그 검색 전압(VSL) 사이의 전압차(Vcap = VD_P - VSL)이고 y축은 전압차에 따라 제 1 트랜지스터(TR1) 또는 제 2 트랜지스터(TR2)의 드레인 단자를 통해 매치 라인(ML)으로 흐르는 드레인 전류(ID)이다. 전압차(Vcap)의 절대 값이 커질수록 드레인 전류(ID)가 커지고 작아질수록 드레인 전류(ID)가 작아진다. 이상적으로 전압차(Vcap = VD_P - VSL)가 0인 경우 드레인 전류(ID)가 0일 수 있다.
도 7은 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자(20, 20')의 I-V 특성 그래프를 영점 오프셋시키는 동작 원리를 설명하기 도면이다.
도 7을 참조하면, 데이터 라인(BL)의 전압(VD_P)과 서치 라인(SL)의 전압(VSL)이 일치하더라도 매칭 라인(ML)을 통해 오프 전류(Ioff)가 흐를 수 있다(a). 아날로그 데이터 유사성 검색 기억소자(20, 20')가 1개 일 때는 오프 전류(Ioff)가 흐르더라도 문제될 것이 없지만, 후술할 도 8의 아날로그 데이터 유사성 검색 기억소자(10)의 NХM 배열로 구성된 반도체 메모리 장치(200)의 각 아날로그 데이터 유사성 검색 기억소자(10 또는 20)마다 오프 전류(Ioff)가 다르게 나타날 수 있어서, (b)와 같이 아날로그 데이터 유사성 검색 기억소자(10, 20)의 I-V 특성 그래프를 영점 오프셋시키는 것이 필요할 수 있다.
데이터 유사성 검색 기억소자의 I-V 특성 그래프를 영점 오프셋 시키기 위해서, 전술한 데이터 저장 블록(12, 22)의 제 4 트랜지스터(TR4)를 사용할 수 있다. 구체적으로, 먼저 제 4 트랜지스터(TR4)를 턴-온(turn-on)시켜 커패시터(C1)의 제 1 단자(T1)에 0V가 인가되도록 한다. 이후 제 4 트랜지스터(TR4)를 턴-오프(turn-off)시켜 시켜 커패시터(C1)의 제 1 단자(T1)가 0V로 고정한 상태에서 Ioff 전류만큼 빼줌으로써 데이터 유사성 검색 기억소자(10, 20)의 I-V 특성 그래프가 영점으로 오프셋시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 MХN 배열로 구성된 반도체 메모리 장치(200)의 회로도이다. 각각의 아날로그 데이터 유사성 검색 기억소자(10)의 회로도 및 상세한 설명은 전술한 도 2a와 도 2b를 참조할 수 있다. 도 8을 참조하면, 반도체 메모리 장치(200)는 NХM 배열의 아날로그 데이터 유사성 검색 기억소자(10)로 구성될 수 있다. 제 1 행의 N 개의 아날로그 데이터 유사성 검색 기억소자(10)는 제 1 훈련 이미지의 특징점을 나타내는 실수 벡터 값이 저장 및 업데이트될 수 있다. 즉, N개의 실수 값들은 벡터열로 정의되며, N개의 실수 값이 각각 아날로그 데이터 유사성 검색 기억소자(10)에 저장된다. 마찬가지로, 제 2 행의 N 개의 아날로그 데이터 유사성 검색 기억소자(10)는 제 2 훈련 이미지의 특징점을 나타내는 실수 벡터 값이 저장 및 업데이트될 수 있다. 제 M 행의 N 개의 아날로그 데이터 유사성 검색 기억소자(10)는 제 N 훈련 이미지의 특징점을 나타내는 실수 벡터 값이 저장 및 업데이트될 수 있다.
MХN 개의 아날로그 데이터 유사성 검색 기억소자(10)를 갖는 어레이 환경에서, 데이터 라인(DL) 업데이트는 행 별로 순차적으로 프로그래밍하게 된다. 특정 이미지를 CNN에서 훈련 완료하여 추출된 1ХN 차원의 실수 벡터를 제 1 행에 프로그래밍하는 경우에, 각각의 VD_P 전압을 인가하여 실수 벡터 값을 프로그래밍할 수 있다. 이때 프로그래밍 하고자 하는 제 1 열의 전압(VG_P)만 인가하면 나머지 열은 프로그래밍되지 않는다. 각각의 서치 라인(SL)과 데이터 라인(DL)에 동일한 전압을 인가해주면 서치 라인(SL)과 데이터 라인(DL)간 거리 차이는 0V이므로 ADC를 통해 나오는 전류 값이 거의 0일 수 있다. 만약 제로(0)가 아니라면 해당 열의 VD_P 값을 변경하면서 '0'으로 수렴시키는 쓰기/검증 과정을 추가하여 문제점을 해결할 수 있다. 데이터 라인(DL)을 업데이트할 때는 총 m개의 행을 순차적으로 프로그래밍하고 거리를 읽은 다음 데이터들을 업데이트 하기 전에 모든 열의 VG_E를 턴-온하여 데이터들을 리셋 할 수 있다.
또한, 읽기(read) 동작은 병렬적으로 모든 아날로그 데이터 유사성 검색 기억소자(10)에서 동시에 진행한다. 모든 아날로그 데이터 유사성 검색 기억소자의 데이터 저장 블록(12)이 업데이트가 끝나면 1ХN 차원의 쿼리 이미지로부터 추출된 실수 벡터 값이 각 SL1 ~ SLn까지 동시에 전압이 인가된다. 이때 Vdd는 전술한 도 4와 같이 nmos 트랜지스터와 pmos 트랜지스터의 문턱 전압(Vth) 차이만큼의 값으로 설정할 수 있다. 병렬적인 읽기 동작 다음에 각 아날로그 데이터 유사성 검색 기억소자(10)에서 데이터 라인(DL)과 서치 라인(SL) 간의 전압차가 읽히므로 각 행 별로 n개의 아날로그 데이터 유사성 검색 기억소자(10)로부터 출력된 거리 값(전류)의 합이 ADC에 제공된다. 총 m개의 ADC에서 각각의 행으로부터 출력된 거리 값을 읽고 가장 거리가 작은 값이 매칭 이미지로 결정될 수 있다. 이때 종래 TCAM들과는 다르게 거리를 아날로그 값 형태로 계산할 수 있으므로 손실 함수(loss function)에 적용하면 역전파(backpropagation)에도 거리 값을 이용할 수 있다.
도 8에서 아날로그 데이터 유사성 검색 기억소자(10)는 아날로그 데이터 유사성 검색 기억소자(10', 20, 20')으로 대체될 수 있다.
도 9a와 도 9b는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 동작 방법을 설명하기 위한 흐름도이다.
도 9a를 참조하면, 데이터 라인의 제 1 단자와 연결되는 데이터 저장 블록; 및 서치 라인 및 매치 라인과 연결되며 상기 데이터 라인의 제 2 단자와 연결되는 매칭 블록을 포함하는 아날로그 데이터 유사성 검색 기억소자의 동작 방법은 도 7과 같이 매칭 블록을 구성하는 트랜지스터 I-V 곡선의 영점 오프셋을 수행하는 단계(S900); 상기 데이터 저장 블록에 해당 특징점의 실수 값에 해당하는 아날로그 입력 전압을 저장하는 단계(S902); 서치 라인을 통해 아날로그 검색 전압을 수신하는 단계(S904); 및 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차에 대응하는 아날로그 매칭 거리 값을 매치 라인을 통해 출력하는 단계(S908)를 포함할 수 있다. 상기 데이터 라인을 통해 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차가 발생할 수 있다. 선택적으로, 상기 아날로그 매칭 거리 값을 역전파(backpropagation)시켜 상기 데이터 저장 블록의 아날로그 입력 전압을 업데이트시키는 단계가 더 포함될 수 있다. 상기 아날로그 매칭 거리 값은 연속된 입력 데이터(또는 전압) 간의 거리를 미분가능한 전류의 형태로 나타나기 때문에 종래 기술과 다르게 역전파(backpropagation)에 활용하는 것이 용이하다.
한편, 구성하는 트랜지스터 I-V 곡선의 영점 오프셋을 수행하는 단계(S900)는 다른 단계들과 병렬적으로 처리될 수 있으며, 도 9b와 같이, 아날로그 매칭 거리 값을 매치 라인을 통해 출력하는 단계(S908) 이후에 수행될 수도 있다. 모순되지 않는 한, 도 9b에 대한 상세한 설명은 도 9a의 설명을 참조할 수 있다.
전술한 바와 같이, 본 발명은 유클리드 거리 함수(Euclidean distance function)의 구현을 모방하는 I-V 특성 그래프를 갖는 CMOS 기반 유사성 메모리(similarity memory)에 관한 것으로써, 데이터 벡터 간의 병렬 거리(parallel distance) 연산이 가능하다. 또한 2진 값이 아닌 연속된 값으로 이루어진 데이터 벡터간 거리 연산을 수행하여 미분 가능한 컴퓨팅 하드웨어 자원으로 활용 가능하여, 뉴럴 네트워크의 훈련에 인슈트(in-situ)로 응용 가능하여 컴퓨팅을 효율화 시킬 수 있다.
도 10은 본 발명의 다른 실시예에 따른 아날로그 데이터 유사성 검색 기억소자(30)를 위한 회로도이다.
도 10을 참조하면, 아날로그 데이터 유사성 검색 기억소자(30)는 매칭 블록(31)과 데이터 저장 블록(32)으로 구성될 수 있다. 아날로그 데이터 유사성 검색 기억소자(30)는 데이터 저장 블록(32)에 저장된 데이터와 매칭 블록(31)을 통해 입력되는 검색 데이터 간의 매칭 거리(matching distance) 연산으로, 연속된 입력 데이터(또는 전압) 간의 거리를 미분가능한 전류의 형태로 출력할 수 있다.
매칭 블록(31)은 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)로 구성될 수 있다. 데이터 저장 블록(32)은 제 1 트랜지스터(TR1)와 연결된 제 1 서브 데이터 저장 블록(DSB1)과 제 2 트랜지스터(TR2)와 연결된 제 2 데이터 저장 블록(DSB2)을 포함할 수 있다. 제 1 서브 데이터 블록(DSB1)은 제 1 아날로그 입력 전압(VD-P)에 대응하는 제 1 커패시턴스 값을 가지며, 제 1 데이터 라인(DL1)의 제 1 단자로 정의되는 제 1 단자(T1) 및 서치 라인(SL)과 결합되는 제 2 단자(T2)를 포함하는 제 1 커패시터(C1) 및 제 1 커패시터(C1)의 제 1 단자(T1)와 연결되며 제 1 커패시터(C1)에 제 1 아날로그 입력 전압(VD-P)을 공급하는 제 3 트랜지스터(TR3)를 포함할 수 있다. 마찬가지로, 제 2 서브 데이터 블록(DSB2)은 제 2 아날로그 입력 전압(-VD_P)에 대응하는 제 2 커패시턴스 값을 가지며, 제 2 데이터 라인(DL2)의 제 1 단자로 정의되는 제 1 단자(T1) 및 서치 라인(SL)과 결합되는 제 2 단자(T2)를 포함하는 제 2 커패시터(C2) 및 제 2 커패시터(C2)의 제 1 단자(T1)와 연결되며 제 2 커패시터(C2)에 제 2 아날로그 입력 전압(-VD_P)을 공급하는 제 4 트랜지스터(TR4)를 포함할 수 있다.
선택적으로, 제 1 데이터 저장 블록(DSB1)은 제 1 커패시터(C1)의 제 1 단자(T1)와 연결되며, 제 1 커패시터(C1)에 기준 전압(예: OV)을 공급하는 제 5 트랜지스터(TR5)를 더 포함할 수 있다. 유사하게 제 2 데이터 저장 블록(DSB2)은 제 2 커패시터(C2)의 제 1 단자(T1)와 연결되며, 제 2 커패시터에 상기 기준 전압(예: OV)을 공급하는 제 6 트랜지스터(TR6)를 더 포함할 수 있다. 앞서 언급한 도 7에서 상기 기준 전압에 기반하여 출력되는 오프 전류(Ioff)을 이용하여 상기 매칭 블록을 구성하는 트랜지스터의 I-V 곡선은 영점 오프셋될 수 있다.
또한, 제 1 트랜지스터(TR1)의 제 1 게이트 단자(G1)는 제 1 커패시터(C1)의 제 1 단자(T1)와 연결되어 제 1 데이터 라인(DL1)을 형성하고, 제 2 트랜지스터(TR2)의 제 2 게이트 단자(G2)는 제 2 커패시터(C2)의 제 1 단자(T1)와 연결되어 제 2 데이터 라인(DL2)을 형성할 수 있다. 또한, 제 1 트랜지스터(TR1)의 제 1 드레인 단자(D1) 및 제 1 드레인 단자(D1)와 연결되는 제 2 트랜지스터(TR2)의 제 2 드레인 단자(D2)는 매치 라인(ML)을 형성하며, 접지와 연결될 수 있다. 제 1 트랜지스터(TR1)의 제 1 소스 단자(S1) 및 제 1 소스 단자(S2)와 연결되는 제 2 트랜지스터(TR2)의 제 2 소스 단자(S2)는 공급 전압원(Vdd)과 연결될 수 있다. 비제한적으로 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 모두 NMOS(N-type MOSFET) 트랜지스터이고, 제 3 트랜지스터(TR3), 제 4 트랜지스터(TR4), 제 5 트랜지스터(TR5), 제 6 트랜지스터(TR6)는 IGZO(InGaZnO) 트랜지스터일 수 있다.
도 6a와 도 6b에서는 PMOS(P-type MOSFET) 트랜지스터와 NMOS(N-type MOSFET) 트랜지스터로 매칭 블록(21)이 구성되지만, 도 10에서는 2개의 NMOS(N-type MOSFET) 트랜지스터로 매칭 블록(31)이 구성된다.
전술한 바와 같이, 매칭 블록(21, 31)으로부터 출력되는 아날로그 매칭 거리 값은 역전파(backpropagation)되어 데이터 저장 블록(22, 32)에 저장된 아날로그 입력 전압을 업데이트할 수 있다.
도 11a와 도 11b는 본 발명의 다른 실시예에 따른 아날로그 데이터 유사성 검색 기억소자(30)의 I-V 특성 그래프이다.
도 11a를 참조하면, 제 1 트랜지스터(TR1)의 I-V 특성 그래프로서, 데이터 저장 블록(32)에 저장된 아날로그 입력 전압(VCAP 또는 VD_P)이 커패시터(C1, C2)의 제 2 단자(T2)와 결합된 서치 라인(SL)을 통해 인가된 아날로그 검색 전압(VSL)보다 큰 경우, 제 1 트랜지스터(TR1)가 동작하며, 제 1 트랜지스터(TR1)는 VCAP - VSL의 전압차 만큼 드레인 전류(ID)를 매치 라인(ML)으로 공급할 수 있다.
도 11b를 참조하면, 제 2 트랜지스터(TR2)의 I-V 특성 그래프로서, 커패시터(C1, C2)의 제 2 단자(T2)와 결합된 서치 라인(SL)을 통해 인가된 아날로그 검색 전압(VSL)이 데이터 저장 블록(22)에 저장된 아날로그 입력 전압(VCAP 또는 VD_P)보다 큰 경우, 제 2 트랜지스터(TR2)가 동작하며, 제 2 트랜지스터(TR2)는 VSL - VCAP의 전압차 만큼 드레인 전류(ID)를 매치 라인(ML)으로 공급할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 아날로그 데이터 유사성 검색 기억소자(20)의 NХM 배열로 구성된 반도체 메모리 장치(300)의 회로도이다. 각각의 아날로그 데이터 유사성 검색 기억소자(30)의 회로도 및 상세한 설명은 전술한 도 10을 참조할 수 있다.
도 12를 참조하면, 반도체 메모리 장치(300)는 NХM 배열의 아날로그 데이터 유사성 검색 기억소자(30)로 구성될 수 있다. 제 1 행의 N 개의 아날로그 데이터 유사성 검색 기억소자(30)는 제 1 훈련 이미지의 특징점을 나타내는 실수 벡터 값이 저장 및 업데이트될 수 있다. 즉, N개의 실수 값들은 벡터열로 정의되며, N개의 실수 값이 각각 아날로그 데이터 유사성 검색 기억소자(30)에 저장된다. 마찬가지로, 제 2 행의 N 개의 아날로그 데이터 유사성 검색 기억소자(30)는 제 2 훈련 이미지의 특징점을 나타내는 실수 벡터 값이 저장 및 업데이트될 수 있다. 제 M 행의 N 개의 아날로그 데이터 유사성 검색 기억소자(30)는 제 N 훈련 이미지의 특징점을 나타내는 실수 벡터 값이 저장 및 업데이트될 수 있다. 워드 라인(WL0 내지 WLm)은 아날로그 데이터 유사성 검색 기억소자(20)의 데이터 저장 블록(22)의 트랜지스터(TR3, TR4)와 연결되어, 훈련 이미지의 특징점에 대응하는 아날로그 입력 전압을 데이터 저장 블록(32)에 인가시킬 수 있다. 비트 라인(BL0 내지 BLn)은 커패시터(C1, C2)의 제 2 단자(T2)와 결합된 서치 라인(SL)과 연결되어, 아날로그 검색 전압이 커패시터(C1, C2)의 제 2 단자(T2)에 인가된다.
도 13a와 도 13b는 본 발명의 일 실시예에 따른 아날로그 데이터 유사성 검색 기억소자의 I-V 특성 그래프를 영점 오프셋시키는 동작 원리를 설명하기 도면이다.
도 13a를 참조하면, 소자 특성에 따라서 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 음의(negative) 문턱 전압(VTH)을 가질 수 있다. 이때, 도 7에서 앞에서 언급한 바와 같이, 아날로그 데이터 유사성 검색 기억소자(20)에 오프 전류(Ioff)가 발생할 수 있으며, 양의 오프 전류(Ioff)가 나타날 수 있다.
도 13b를 참조하면, 소자(30)의 특성에 따라서 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 양의(positive) 문턱 전압(VTH)을 가질 수 있다. 이때, 도 7에서 앞에서 언급한 바와 같이, 아날로그 데이터 유사성 검색 기억소자(30)에 오프 전류(Ioff)가 발생할 수 있으며, 음의 오프 전류(Ioff)가 나타날 수 있다. 오프 전류(Ioff)는 데이터 저장 블록(22)의 커패시터(C1, C2)에 기준 전압(0V)을 인가한 후, 매치 블록(ML)의 트랜지스터(TR1, TR2)에 OV를 인가했을 때 흐르는 드레인 전류(ID) 값이다.
아날로그 데이터 유사성 검색 기억소자(30)의 I-V 특성 그래프의 영점 오프셋을 고려한 환경에서, 도 12의 아날로그 데이터 유사성 검색 기억소자(30)의 NХM 배열로 구성된 반도체 메모리 장치(300)의 매칭 거리는 하기 [수학식 1]과 같이 나타낼 수 있다.
[수학식 1]
여기서, Isum(WLn)은 워드라인(WLn)에 연결된 N개의 아날로그 데이터 유사성 검색 기억소자(20)로부터 출력되는 드레인 전류(ID)의 총합이고, Ioff는 기준 전압에 기반하여 결정된 오프 전류이고, Vcap은 데이터 저장 블록(22)의 커패시터(C1, C2)에 저장된 아날로그 입력 전압이고, VSL은 서치 라인(SL)을 통해 인가된 아날로그 검색 전압이고, Vth는 트랜지스터의 문턱 전압이고, K는 상수 값이다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 13b을 참조하여 설명한 실시예들에 아날로그 데이터 유사성 검색 기억소자 및 이의 동작 방법, 아날로그 데이터 유사성 검색 기억소자들의 어레이로 구성된 반도체 메모리 장치가, 본 발명의 기술적 사상이 벗어나지 않는 범위 내에서, 다양하게 치환, 변경 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 전술한 실시예들에서는 매칭 블록(11)의 트랜지스터가 PMOS 및 NMOS 트랜지스터이고 데이터 저장 장치(12)의 트랜지스터가 IGZO 트랜지스터를 포함하는 경우에 대해서 주로 설명하였지만, PMOS 및 NMOS 트랜지스터가 아닌 강유전체 트랜지스터가 사용될 수도 있고, IGZO 트랜지스터 아닌 저항 메모리(Resistive RAM: RRAM) 또는 상 변환 메모리(Phase Change RAM, PRA)가 사용될 수 있다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
[부호의 설명]
10, 20, 30: 아날로그 데이터 유사성 검색 기억소자
11, 21, 31: 매칭 블록
12, 22, 32: 데이터 저장 블록
200, 300: 반도체 메모리 장치
본 발명은 아날로그 데이터 유사성 검색 기억소자 및 이의 동작 방법에 관한 것으로, 산업상 이용가능성이 있다.

Claims (23)

  1. 아날로그 입력 전압을 저장하며, 데이터 라인의 제 1 단자와 연결되는 데이터 저장 블록; 및
    상기 데이터 라인의 제 2 단자와 연결되며, 상기 아날로그 입력 전압과 서치 라인을 통해 인가되는 아날로그 검색 전압 간의 전압차에 대응하는 아날로그 매칭 거리 값을 출력하는 매치 라인을 포함하는 매칭 블록을 포함하며
    상기 데이터 라인을 통해 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차가 발생하는 아날로그 데이터 유사성 검색 기억소자.
  2. 제 1 항에 있어서,
    상기 매칭 블록은 제 1 듀얼 게이트를 갖는 제 1 트랜지스터 및 제 2 듀얼 게이트를 갖는 제 2 트랜지스터로 구성되며,
    상기 데이터 저장 블록은 상기 데이터 라인의 제 1 단자로 정의되는 제 1 단자 및 접지와 연결되는 제 2 단자를 포함하는 커패시터 및 상기 커패시터의 제 1 단자와 연결되며 상기 커패시터에 상기 아날로그 입력 전압을 공급하는 제 3 트랜지스터로 구성되는 아날로그 데이터 유사성 검색 기억소자.
  3. 제 2 항에 있어서,
    상기 데이터 저장 블록은
    상기 커패시터의 제 1 단자와 연결되며, 상기 커패시터에 기준 전압을 공급하는 제 4 트랜지스터를 더 포함하고,
    상기 기준 전압에 기반하여 출력되는 오프 전류(Ioff)에 따라 상기 매칭 블록을 구성하는 트랜지스터의 I-V 곡선이 영점 오프셋되는 아날로그 데이터 유사성 검색 기억소자.
  4. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 제 1 게이트 단자 및 상기 제 1 게이트 단자와 연결되는 상기 제 2 트랜지스터의 제 3 게이트 단자는 상기 커패시터의 제 1 단자와 연결되어 상기 데이터 라인을 형성하고,
    상기 제 1 트랜지스터의 제 2 게이트 단자와 상기 제 2 트랜지스터의 제 4 게이트 단자는 상기 서치 라인과 결합되는 아날로그 데이터 유사성 검색 기억소자.
  5. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 제 1 드레인 단자 및 상기 제 1 드레인 단자와 연결되는 상기 제 2 트랜지스터의 제 2 드레인 단자는 상기 매치 라인을 형성하며, 접지와 연결되는 아날로그 데이터 유사성 검색 기억소자.
  6. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 제 1 소스 단자 및 상기 제 1 소스 단자와 연결되는 상기 제 2 트랜지스터의 제 2 소스 단자는 공급 전압원과 연결되며,
    상기 공급 전압원으로부터 공급되는 전압은 상기 제 1 트랜지스터의 제 1 문턱 전압과 상기 제 2 트랜지스터의 제 2 문턱 전압의 차이를 상쇄시키는 아날로그 데이터 유사성 검색 기억소자.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 트랜지스터는 PMOS(P-type MOSFET) 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS(N-type MOSFET) 트랜지스터이며, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 IGZO(InGaZnO) 트랜지스터인 아날로그 데이터 유사성 검색 기억소자.
  8. 제 1 항에 있어서,
    상기 아날로그 매칭 거리 값은 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 차이가 클수록 커지며, 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 차이가 작을수록 작아지는 아날로그 데이터 유사성 검색 기억소자.
  9. 제 1 항에 있어서,
    상기 매칭 블록은 제 1 트랜지스터 및 제 2 트랜지스터로 구성되며,
    상기 데이터 저장 블록은 상기 아날로그 입력 전압에 대응하는 커패시턴스를 가지며, 상기 데이터 라인의 제 1 단자로 정의되는 제 1 단자 및 상기 서치 라인과 결합되는 제 2 단자를 포함하는 커패시터 및 상기 커패시터의 제 1 단자와 연결되며 상기 커패시터에 상기 아날로그 입력 전압을 공급하는 제 3 트랜지스터로 구성되는 아날로그 데이터 유사성 검색 기억소자.
  10. 제 9 항에 있어서,
    상기 데이터 저장 블록은
    상기 커패시터의 제 1 단자와 연결되며, 상기 커패시터에 기준 전압을 공급하는 제 4 트랜지스터를 더 포함하고,
    상기 기준 전압에 기반하여 출력되는 오프 전류(Ioff)에 따라 상기 매칭 블록을 구성하는 트랜지스터의 I-V 곡선은 영점 오프셋되는 아날로그 데이터 유사성 검색 기억소자.
  11. 제 9 항에 있어서,
    상기 제 1 트랜지스터의 1 게이트 단자 및 상기 제 1 게이트 단자와 연결되는 상기 제 2 트랜지스터의 제 2 게이트 단자는 상기 커패시터의 제 1 단자와 연결되어 상기 데이터 라인을 형성하고,
    상기 제 1 트랜지스터의 제 1 드레인 단자 및 상기 제 1 드레인 단자와 연결되는 상기 제 2 트랜지스터의 제 2 드레인 단자는 상기 매치 라인을 형성하며, 접지와 연결되는 아날로그 데이터 유사성 검색 기억소자.
  12. 제 9 항에 있어서,
    상기 제 1 트랜지스터의 제 1 소스 단자 및 상기 제 1 소스 단자와 연결되는 상기 제 2 트랜지스터의 제 2 소스 단자는 공급 전압원과 연결되며,
    상기 공급 전압원으로부터 공급되는 전압은 상기 제 1 트랜지스터의 제 1 문턱 전압과 상기 제 2 트랜지스터의 제 2 문턱 전압의 차이를 상쇄시키는 아날로그 데이터 유사성 검색 기억소자.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 트랜지스터는 PMOS(P-type MOSFET) 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS(N-type MOSFET) 트랜지스터이며, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 IGZO(InGaZnO) 트랜지스터인 아날로그 데이터 유사성 검색 기억소자.
  14. 제 1 항에 있어서,
    상기 매칭 블록은 제 1 트랜지스터 및 제 2 트랜지스터로 구성되며,
    상기 데이터 저장 블록은 상기 제 1 트랜지스터와 연결된 제 1 서브 데이터 저장 블록과 상기 제 2 트랜지스터와 연결된 제 2 서브 데이터 저장 블록을 포함하며,
    상기 제 1 서브 데이터 블록은 제 1 데이터 라인의 제 1 단자로 정의되는 제 1 단자 및 상기 서치 라인과 결합되는 제 2 단자를 포함하는 제 1 커패시터 및 상기 제 1 커패시터의 제 1 단자와 연결되며 상기 제 1 커패시터에 상기 제 1 아날로그 입력 전압을 공급하는 제 3 트랜지스터를 포함하고,
    상기 제 2 서브 데이터 블록은 제 2 데이터 라인의 제 1 단자로 정의되는 제 1 단자 및 상기 서치 라인과 결합되는 제 2 단자를 포함하는 제 2 커패시터 및 상기 제 2 커패시터의 제 1 단자와 연결되며 상기 제 2 커패시터에 상기 제 2 아날로그 입력 전압을 공급하는 제 4 트랜지스터를 포함하는 아날로그 데이터 유사성 검색 기억소자.
  15. 제 14 항에 있어서,
    상기 제 1 데이터 저장 블록은 상기 제 1 커패시터의 제 1 단자와 연결되며, 상기 제 1 커패시터에 기준 전압을 공급하는 제 5 트랜지스터를 더 포함하고,
    상기 제 2 데이터 저장 블록은 상기 제 2 커패시터의 제 1 단자와 연결되며, 상기 제 2 커패시터에 상기 기준 전압을 공급하는 제 6 트랜지스터를 더 포함하고,
    상기 기준 전압에 기반하여 출력되는 기준 아날로그 매칭 거리 값(Ioff)을 이용하여 상기 매칭 블록을 구성하는 트랜지스터의 I-V 곡선이 영점 오프셋되는 아날로그 데이터 유사성 검색 기억소자.
  16. 제 14 항에 있어서,
    상기 제 1 트랜지스터의 제 1 게이트 단자는 상기 제 1 커패시터의 제 1 단자와 연결되어 상기 제 1 데이터 라인을 형성하고, 상기 제 2 트랜지스터의 제 3 게이트 단자는 상기 제 2 커패시터의 제 1 단자와 연결되어 상기 제 2 데이터 라인을 형성하고,
    상기 제 1 트랜지스터의 제 1 드레인 단자 및 상기 제 1 드레인 단자와 연결되는 상기 제 2 트랜지스터의 제 2 드레인 단자는 상기 매치 라인을 형성하며, 접지와 연결되는 아날로그 데이터 유사성 검색 기억소자.
  17. 제 14 항에 있어서,
    상기 제 1 트랜지스터의 제 1 소스 단자 및 상기 제 1 소스 단자와 연결되는 상기 제 2 트랜지스터의 제 2 소스 단자는 공급 전압원과 연결되며,
    상기 공급 전압원으로부터 공급되는 전압은 상기 제 1 트랜지스터의 제 1 문턱 전압과 상기 제 2 트랜지스터의 제 2 문턱 전압의 차이를 상쇄시키는 아날로그 데이터 유사성 검색 기억소자.
  18. 제 14 항 또는 제 15 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 NMOS(N-type MOSFET) 트랜지스터이고, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 상기 제 6 트랜지스터는 IGZO(InGaZnO) 트랜지스터인 아날로그 데이터 유사성 검색 기억소자.
  19. 제 1 항에 있어서,
    상기 아날로그 매칭 거리 값은 역전파(backpropagation)되어 상기 데이터 저장 블록의 아날로그 입력 전압을 업데이트하는데 사용되는 아날로그 데이터 유사성 검색 기억소자.
  20. 청구항 제 1 항에 기재된 아날로그 데이터 유사성 검색 기억소자들의 어레이로 구성된 반도체 메모리 장치.
  21. 데이터 라인의 제 1 단자와 연결되는 데이터 저장 블록; 및 서치 라인 및 매치 라인과 연결되며 상기 데이터 라인의 제 2 단자와 연결되는 매칭 블록을 포함하는 아날로그 데이터 유사성 검색 기억소자의 동작 방법으로서,
    상기 데이터 저장 블록에 해당 특징점의 실수 값에 해당하는 아날로그 입력 전압을 저장하는 단계;
    서치 라인을 통해 아날로그 검색 전압을 수신하는 단계; 및
    상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차에 대응하는 아날로그 매칭 거리 값을 매치 라인을 통해 출력하는 단계를 포함하며,
    상기 데이터 라인을 통해 상기 아날로그 입력 전압과 상기 아날로그 검색 전압 간의 전압차가 발생하는 아날로그 데이터 유사성 검색 기억소자의 동작 방법.
  22. 제 21 항에 있어서,
    상기 매칭 블록을 구성하는 트랜지스터 I-V 곡선의 영점 오프셋을 수행하는 단계를 더 포함하는 아날로그 데이터 유사성 검색 기억소자의 동작 방법.
  23. 제 21 항에 있어서,
    상기 아날로그 매칭 거리 값을 역전파(backpropagation)시켜 상기 데이터 저장 블록의 아날로그 입력 전압을 업데이트시키는 단계를 더 포함하는 아날로그 데이터 유사성 검색 기억소자의 동작 방법.
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