WO2025154684A1 - 半導体装置 - Google Patents

半導体装置

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WO2025154684A1
WO2025154684A1 PCT/JP2025/000712 JP2025000712W WO2025154684A1 WO 2025154684 A1 WO2025154684 A1 WO 2025154684A1 JP 2025000712 W JP2025000712 W JP 2025000712W WO 2025154684 A1 WO2025154684 A1 WO 2025154684A1
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WO
WIPO (PCT)
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trench
region
layer
wiring
dummy
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Pending
Application number
PCT/JP2025/000712
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English (en)
French (fr)
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祐太 谷本
佑紀 中野
誠悟 森
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
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Pending legal-status Critical Current

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    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, multiple trench structures, and a gate pad portion.
  • the multiple trench structures are formed on the surface of the semiconductor substrate.
  • the gate pad portion is disposed on the semiconductor substrate so as to cover the multiple trench structures.
  • An embodiment of the present disclosure provides a semiconductor device capable of improving reliability regarding insulation properties.
  • One embodiment of the present disclosure provides a semiconductor device including a chip having a first main surface on which an element region is formed, a plurality of first conductive structures extending in stripes in a first direction in the element region and formed of a first conductive material, an underlying insulating film between the first conductive structures and the chip, a first impurity region of a first conductivity type formed in the chip, a second impurity region of a second conductivity type formed in a surface layer portion on the first main surface side of the first impurity region, and a high concentration region formed in the surface layer portion of the first main surface and having a higher impurity concentration of the second conductivity type than the second impurity region.
  • the underlying insulating film is selectively made thicker in a portion covering the high concentration region.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of the gate pads, gate wiring, source pads and source wiring.
  • FIG. 4 is a plan view showing the layout of the polysilicon wiring layer.
  • FIG. 5 is a plan view showing the layout of the chip.
  • FIG. 6 is an enlarged view of a portion enclosed by a dashed line VI in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of the gate pads, gate
  • FIG. 9 is an enlarged view of the portion enclosed by the dashed line IX in FIG.
  • FIG. 10 is an enlarged view of the portion surrounded by the dashed line X in FIG.
  • FIG. 11 is an enlarged view of a portion surrounded by a dashed line XI in FIG.
  • FIG. 12 is an enlarged view of a portion surrounded by a dashed line XII in FIG.
  • FIG. 13A is an enlarged view of a portion surrounded by a dashed line XIIIA in FIG.
  • FIG. 13B is a plan view for explaining the first dummy structure according to the second embodiment, and corresponds to FIG. 13A.
  • FIG. 13C is a plan view for explaining a first dummy structure according to the third embodiment, and corresponds to FIG.
  • FIG. 13B is a plan view for explaining a first dummy structure according to the fourth embodiment, and corresponds to FIG. 13B.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 13A.
  • FIG. 15 is a cross-sectional view taken along line XV-XV shown in FIG. 13A.
  • FIG. 16A is a cross-sectional view taken along line XVIA-XVIA shown in FIG. 13A.
  • FIG. 16B is a cross-sectional view taken along line XVIB-XVIB shown in FIG. 13A.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 13A.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 13A.
  • FIG. 15 is a cross-sectional view taken along line XV-XV shown in FIG. 13A.
  • FIG. 16A is a cross
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG. 13A.
  • FIG. 19 is a cross-sectional view taken along line XIX-XIX shown in FIG. 13A.
  • FIG. 20 is an enlarged view of a portion surrounded by a dashed line XX in FIG.
  • FIG. 21 is an enlarged view of the portion surrounded by the dashed line XXI in FIG.
  • FIG. 22A is a diagram for explaining a part of the manufacturing process of the semiconductor device, and shows a cross section corresponding to the part surrounded by the dashed dotted line XXII in FIG.
  • FIG. 22B is a diagram showing a step subsequent to that of FIG. 22A.
  • FIG. 22C is a diagram showing a step subsequent to that of FIG. 22B.
  • 23 is a cross-sectional view taken along the line XXIII-XXIII shown in FIG. 11.
  • FIG. 24 is an enlarged view of a portion surrounded by a dashed line XXIV in FIG. 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 12.
  • FIG. 26 is an enlarged view of the portion surrounded by the dashed line XXVI in FIG.
  • FIG. 27 is an enlarged view of the portion surrounded by the dashed line XXVII in FIG.
  • FIG. 28 is an enlarged view of the portion surrounded by the dashed line XXVIII in FIG.
  • FIG. 29 is a cross-sectional view taken along line XXIX-XXIX shown in FIG. 30 is a cross-sectional view taken along the line XXX-XXX shown in FIG.
  • FIG. 31 is an enlarged view of the portion surrounded by the dashed line XXXI in FIG.
  • FIG. 32 is an enlarged view of a portion surrounded by a dashed line XXXII in FIG.
  • FIG. 33 is an enlarged view of a portion surrounded by the dashed dotted line XXXIII-XXXIII in FIG.
  • FIG. 34 is an enlarged view of a portion surrounded by a dashed line XXXIV in FIG.
  • FIG. 35 is an enlarged view of the portion surrounded by the dashed line XXXV in FIG. 36 is a cross-sectional view taken along line XXXVI-XXXVI shown in FIG. 35.
  • FIG. 37 is a cross-sectional view taken along line XXXVII-XXXVII shown in FIG. 35.
  • FIG. 38 is a cross-sectional view taken along line XXXVIII-XXXVIII shown in FIG. 35.
  • FIG. FIG. 39A is a plan view of a second embodiment of the connecting structure portion, and corresponds to FIG. 35.
  • FIG. FIG. 39B is a plan view of the third embodiment of the connecting structure portion, and corresponds to FIG. FIG.
  • FIG. 40 is an enlarged view of the portion surrounded by the dashed line XL in FIG.
  • FIG. 41 is an enlarged view of the portion surrounded by the dashed line XLI in FIG.
  • FIG. 42 is an enlarged view of a portion surrounded by a dashed line XLII in FIG.
  • FIG. 43 is a plan view for explaining an example of the arrangement of a plurality of connection wiring structures according to the second embodiment, and corresponds to FIG.
  • FIG. 44 is a plan view for explaining an example of an arrangement of a plurality of connection wiring structures according to the second embodiment, and corresponds to FIG.
  • FIG. 45 is a plan view for explaining an example of the arrangement of a plurality of connection wiring structures according to the third embodiment, and corresponds to FIG. FIG.
  • FIG. 50I is a cross-sectional view for explaining a part of the manufacturing process of the semiconductor device, corresponding to FIG. 50H.
  • FIG. 50J shows a step subsequent to FIG. 50I.
  • FIG. 50K is a diagram showing a step subsequent to that of FIG. 50J.
  • FIG. 51 shows another embodiment of a semiconductor device and is a cross-sectional view corresponding to FIG.
  • FIG. 52 shows another embodiment of the semiconductor device and is a cross-sectional view corresponding to FIG.
  • FIG. 53 shows another embodiment of a semiconductor device and is a cross-sectional view corresponding to FIG.
  • FIG. 54 shows another embodiment of the semiconductor device, and is a plan view corresponding to the portion surrounded by the dashed dotted line LIV in FIG. FIG.
  • FIG. 55 shows another embodiment of a semiconductor device, and is a cross-sectional view taken along the line LV-LV shown in FIG.
  • FIG. 56 shows another embodiment of the semiconductor device, and is a cross-sectional view taken along the line LVI-LVI shown in FIG.
  • this term includes a numerical value (shape) that is nearly equal to the numerical value (shape) of the comparison target, as well as a numerical error (shape error) within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • shape a numerical value that is nearly equal to the numerical value (shape) of the comparison target
  • error a numerical error within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • the conductivity type of a semiconductor is indicated using “p-type” or “n-type”, but “n-type” may also be referred to as the “first conductivity type” and “p-type” as the “second conductivity type”. Of course, “p-type” may also be referred to as the "first conductivity type” and “n-type” as the “second conductivity type”.
  • N-type is a conductivity type resulting from a pentavalent element
  • p-type is a conductivity type resulting from a trivalent element.
  • the trivalent element is at least one of boron, aluminum, gallium, and indium.
  • the pentavalent element is at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to one embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 3 is a plan view showing the layout of a gate pad 15, a gate wiring 16, a source pad 20, and a source wiring 23.
  • FIG. 4 is a plan view showing the layout of a polysilicon wiring layer 33.
  • FIG. 5 is a plan view showing the layout of a chip 2.
  • the semiconductor device 1 is a semiconductor switching device having an insulated gate type transistor structure Tr as an example of a device structure.
  • semiconductor device 1 includes chip 2 including SiC single crystal.
  • Chip 2 may be referred to as a "SiC chip” or a “semiconductor chip".
  • chip 2 is made of hexagonal SiC single crystal and is formed in a rectangular parallelepiped shape.
  • the hexagonal SiC single crystal has multiple polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, etc.
  • chip 2 is made of 4H-SiC single crystal, but chip 2 may be made of other polytypes.
  • the first direction X is the a-axis direction ([11-20] direction) of the SiC single crystal
  • the second direction Y is the m-axis direction ([1-100] direction) of the SiC single crystal.
  • the first direction X may be the m-axis direction of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the XY plane including the first direction X and the second direction Y forms a horizontal plane perpendicular to the vertical direction Z.
  • first direction X and the second direction Y may be referred to as the "horizontal direction.”
  • the horizontal direction is also the direction extending along the first main surface 3.
  • the chip 2 includes an n-type base layer 6 made of SiC single crystal.
  • the base layer 6 may also be referred to as a "drain region,” a “base SiC layer,” a “base region,” etc.
  • the base layer 6 extends in a layered manner in the horizontal direction and forms part of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the base layer 6 is made of a substrate made of SiC single crystal (i.e., a SiC substrate).
  • the base layer 6 has the off direction and off angle described above.
  • the base layer 6 may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the base layer 6 preferably has an almost constant n-type impurity concentration in the thickness direction.
  • the n-type impurity concentration of the base layer 6 is preferably adjusted by a single type of pentavalent element. It is particularly preferable that the n-type impurity concentration of the base layer 6 is adjusted by a pentavalent element other than phosphorus. In this embodiment, the n-type impurity concentration of the base layer 6 is adjusted by nitrogen.
  • the chip 2 includes a semiconductor layer 7 made of single crystal SiC stacked on the base layer 6.
  • the semiconductor layer 7, which is an example of a first impurity region, may be referred to as a "drift region,” "SiC layer,” “semiconductor region,” or the like.
  • the semiconductor layer 7 extends in a layered manner in the horizontal direction and forms part of the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the semiconductor layer 7 is made of an epitaxial layer (i.e., a SiC epitaxial layer) that is crystal-grown starting from the base layer 6.
  • the boundary between the base layer 6 and the semiconductor layer 7 is not necessarily visible, but can be indirectly evaluated and/or determined from other configurations and elements.
  • the semiconductor layer 7 has an off direction and an off angle that are approximately the same as the off direction and the off angle of the base layer 6.
  • the semiconductor device 1 includes an insulating layer 13 covering the first main surface 3.
  • the insulating layer 13 collectively covers the active region 9 and the peripheral region 10.
  • the insulating layer 13 covers the trench gate structure 11 in the active region 9.
  • the insulating layer 13 may be referred to as an "interlayer insulating film,” an “insulating film,” an “interlayer film,” an “intermediate insulating film,” or the like.
  • the insulating layer 13 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In this embodiment, the insulating layer 13 includes a silicon oxide film.
  • the gate pad 15 may include at least one of a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the gate pad 15 may be a metal film other than an Al-based metal film.
  • the gate pad 15 may include at least one of a Ti film, a TiN film, a W film, a Cu film, a Cu alloy film, and a conductive polysilicon film.
  • the semiconductor device 1 includes at least one gate wiring 16 (multiple in this embodiment) electrically connected to the gate pad 15.
  • the gate wiring 16 is an example of a second conductive structure and metal wiring.
  • the gate wiring 16 is selectively routed in the peripheral region 10 so as to transmit the gate potential applied to the gate pad 15 to the multiple trench gate structures 11.
  • the multiple gate wirings 16 include a first gate wiring 17, a second gate wiring 18, a third gate wiring 19, and a connection wiring 16A.
  • the first gate wiring 17 is disposed on the second side surface 5B side of the gate pad 15 and extends in a line along the periphery of the first main surface 3 so as to intersect (specifically, perpendicular to) a portion of the multiple trench gate structures 11 (FIG. 5) (specifically, the terminal portion 11A (FIG. 31, etc.)).
  • the first gate wiring 17 includes a first portion 17A, a second portion 17B, and a connection portion 17C.
  • the first portion 17A extends from the gate pad 15 along the first side surface 5A toward the second side surface 5B.
  • the first portion 17A is electrically connected to the gate pad 15 in the peripheral region 10 via a connection wiring 16A and a resistive wiring structure 38 (FIG. 4) described below.
  • the first portion 17A of the first gate wiring 17 may not be electrically connected to the gate pad 15 via the resistive wiring structure 38 (FIG. 4), but may be extended from the gate pad 15 toward the second side surface 5B.
  • the second portion 17B extends from an end 17E at a first outer edge position (first position) P1 of the first portion 17A along the second side surface 5B toward the third side surface 5C.
  • the second portion 17B of the first gate wiring 17 is electrically connected to a plurality of trench gate structures 11 via a second structure 34B (FIG. 4) of a peripheral wiring structure 34 (FIG. 4) described below.
  • the second portion 17B has a terminal end 17D at the corner C of the chip 2 on the third side surface 5C side. Therefore, in this embodiment, the first gate wiring 17 does not have a portion that extends along the third side surface 5C. In other words, in this embodiment, the first gate wiring 17 is not disposed in the region between the active region 9 and the third side surface 5C.
  • connection portion 17C extends from the base end of the first portion 17A along the periphery of the gate pad 15, connecting the first portion 17A and the third gate wiring 19.
  • the connection portion 17C includes a strip portion 17F and a second strip portion 17G.
  • the strip portion 17F extends from the base end of the first portion 17A toward the third side surface 5C along the second periphery 15B of the gate pad 15.
  • the second strip portion 17G extends from the terminal end of the strip portion 17F toward the fourth side surface 5D along the third periphery 15C of the gate pad 15, connecting the strip portion 17F and the third gate wiring 19.
  • the first interlayer insulating layer 63 is embedded in the recess 48 such that the upper edge 64 of the trench 41 is exposed from the first main surface 3.
  • the upper edge 64 of the trench 41 may be a portion where the side surface 44 of the trench 41 intersects with the first main surface 3 at the top of the trench 41.
  • the first interlayer insulating layer 63 does not cover the periphery of the trench 41 on the first main surface 3, and is contained within the inner region of the trench 41 in the width direction of the trench 41.
  • the first interlayer insulating layer 63 contacts the source region 55 and the first contact region 57 on the side of the recess 48 (side 44 of the trench 41).
  • the upper surface 65 of the first interlayer insulating layer 63 is located closer to the bottom of the trench 41 than the first main surface 3 in the depth direction of the trench 41.
  • the upper surface 65 of the first interlayer insulating layer 63 is recessed downward in the center away from the side of the recess 48.
  • the source pad 20 is formed on the first main surface 3 so as to cover the first interlayer insulating layer 63.
  • the source pad 20 has a layered structure including a barrier layer 66 and a main body layer 67, which are layered in this order from the first main surface 3 side.
  • the barrier layer 66 is formed in the form of a film along the first main surface 3 and the inner surface of the recess 48 (the side surface of the recess 48 and the upper surface 65 of the first interlayer insulating layer 63).
  • the barrier layer 66 is in contact with the source region 55 and the first contact region 57.
  • the barrier layer 66 may include at least one of a Ti layer, a Pd layer, a Cr layer, a V layer, a Mo layer, a W layer, a Pt layer, and a Ni layer.
  • the thickness of the barrier layer 66 may be 0.05 ⁇ m or more and 0.3 ⁇ m or less.
  • the thickness of the barrier layer 66 is preferably 0.1 ⁇ m or more and 0.2 ⁇ m or less.
  • the body layer 67 is formed on the barrier layer 66.
  • the body layer 67 covers the entire main surface of the barrier layer 66.
  • the body layer 67 is electrically connected to the source region 55 and the first contact region 57 via the barrier layer 66.
  • the thickness of the body layer 67 exceeds the thickness of the barrier layer 66.
  • the thickness of the body layer 67 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the body layer 67 is preferably 3 ⁇ m or more and 6 ⁇ m or less.
  • the source pad 20 is connected to the source region 55 and the first contact region 57 at the side of the recess 48 and the first main surface 3. Therefore, the first electric field reduction layer 51 is fixed to the source potential via the first contact region 57.
  • FIG. 11 is an enlarged view of a portion surrounded by dashed line XI in FIG. 5.
  • FIG. 12 is an enlarged view of a portion surrounded by dashed line XII in FIG. 11.
  • FIG. 13A is an enlarged view of a portion surrounded by dashed line XIII in FIG. 12.
  • FIG. 13B is a plan view for explaining the first dummy structure 91 according to the second embodiment, and corresponds to FIG. 13A.
  • FIG. 13C is a plan view for explaining the first dummy structure 91 according to the third embodiment, and corresponds to FIG. 13B.
  • FIG. 13D is a plan view for explaining the first dummy structure 91 according to the fourth embodiment, and corresponds to FIG. 13B.
  • FIG. 13B is a plan view for explaining the first dummy structure 91 according to the second embodiment, and corresponds to FIG. 13B.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV shown in FIG. 13A.
  • FIG. 15 is a cross-sectional view taken along line XV-XV shown in FIG. 13A.
  • FIG. 16A is a cross-sectional view taken along line XVIA-XVIA shown in FIG. 13A.
  • FIG. 16B is a cross-sectional view taken along line XVIB-XVIB in FIG. 13A.
  • FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG. 13A.
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII in FIG. 13A.
  • FIG. 19 is a cross-sectional view taken along line XIX-XIX in FIG.
  • FIG. 20 is an enlarged view of a portion surrounded by dashed line XX in FIG. 15.
  • FIG. 21 is an enlarged view of a portion surrounded by dashed line XXI in FIG. 18.
  • FIGS. 22A to 22C are diagrams for explaining a part of the manufacturing process of the semiconductor device 1, and show a cross section corresponding to a portion surrounded by dashed line XXII in FIG. 20.
  • the semiconductor device 1 includes a plurality of connection wiring structures 35 extending in stripes in the second direction Y in the active region 9.
  • the connection wiring structure 35 includes a connection wiring layer 130 arranged on the first main surface 3 in the active region 9.
  • the connection wiring layer 130 extends in the second direction Y so as to cross the plurality of trench gate structures 11 and the plurality of mesa portions 46 formed between the plurality of trench gate structures 11.
  • the extension direction of the connection wiring layer 130 is a direction that intersects with the off-direction of the SiC single crystal.
  • connection wiring layer 130 is part of the polysilicon wiring layer 33.
  • a polysilicon film is formed by CVD to fill the trench 41 and cover the first main surface 3
  • a part of the polysilicon film can be used to form the polysilicon wiring layer 33 ( Figure 4), thereby forming the connection wiring layer 130.
  • connection wiring structure 35 (connection wiring layer 130) can be manufactured in the same process as the trench gate structure 11. Therefore, the number of manufacturing steps can be reduced compared to when the connection wiring structure 35 is formed from a material other than the trench gate structure 11. Furthermore, when the connection wiring structure 35 is formed from polysilicon, manufacturing efficiency can be improved compared to when it is formed from other materials.
  • connection wiring structure 35 includes a connection wiring layer 130 formed on the first main surface 3, and does not employ a trench structure.
  • connection wiring structure 35 is realized by the connection wiring layer 130, it can be easily formed by depositing and patterning a material film. This allows the connection wiring structure 35 to be created more efficiently than when the connection wiring structure 35 is realized by a trench structure.
  • connection wiring layer 130 has a bottom surface 133, a top surface 134, a first side surface (side surface) 135 on one side in the first direction X, and a second side surface (side surface) 136 on the other side in the first direction X.
  • the bottom surface 133 is substantially parallel to the first main surface 3.
  • the first side surface 135 and the second side surface 136 extend perpendicular to the bottom surface 133.
  • the connection wiring layer 130 is formed in a quadrangular shape (flattened rectangular shape) in a cross-sectional view.
  • the connection wiring layer 130 may have a connection width W1 of 1 ⁇ m or more and 10 ⁇ m or less.
  • the connection width W1 of the connection wiring layer 130 is the width in a direction perpendicular to the extension direction (i.e., the first direction X).
  • the connection width W1 of the connection wiring layer 130 may have a value belonging to at least one of the ranges of 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, and 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the connection width W1 of the connection wiring layer 130 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • connection wiring layer 130 may be formed in a tapered shape (preferably an isosceles trapezoid) in a cross-sectional view.
  • connection wiring layer 130 is disposed on a first insulating film 131 that selectively covers the first main surface 3.
  • the connection wiring layer 130 is disposed on a portion of the first insulating film 131 that covers the first contact region 57.
  • connection wiring layer 130 faces the first contact region 57 (second body portion 59) across the first insulating film 131.
  • the connection wiring layer 130 is not disposed on the portion of the first insulating film 131 that covers the source region 55. In other words, the connection wiring layer 130 does not face the source region 55 (first body portion 58).
  • the region of the first contact region 57 that faces the connection wiring structure 35 in the vertical direction Z is called the opposing contact region 57A.
  • the opposing contact region 57A is the region of the first contact region 57 that overlaps with the connection wiring structure 35 in a planar view.
  • the opposing contact region 57A has a length LC in the first direction X.
  • the length LC is different from that of the other first contact regions 57 (for example, in FIG. 12, the first contact region 57 that faces the opposing contact region 57A in the first direction X across the source region 55).
  • the length LC of the opposing contact region 57A is longer than the length in the first direction X of the other first contact regions 57.
  • the length LC is longer than the width X1 of the connection wiring layer 130.
  • the opposing contact region 57A has an opposing portion 57C ( Figure 14) that faces the connection wiring layer 130 in the vertical direction Z, and a non-opposing portion 57B that does not face the connection wiring layer 130.
  • the non-opposing portion 57B is formed at both ends of the opposing contact region 57A in the first direction X.
  • the two non-facing portions 57B sandwich the facing portion 57C in the first direction X.
  • the non-facing portions 57B are pulled out on both sides along the first direction X from the facing portion 57C (FIG. 14) that faces the connection wiring layer 130.
  • the non-facing portion 57B extends from the facing portion 57C toward the source region 55, and the bottom is covered by the source region 55.
  • the region of the second body portion 59 that faces the connection wiring structure 35 in the vertical direction Z across the first insulating film 131 is called the facing body portion 59A.
  • the facing body portion 59A is a fourth impurity region.
  • the facing body portion 59A is a region below the facing contact region 57A.
  • the facing body portion 59A is a region of the second body portion 59 that overlaps with the connection wiring structure 35 in a planar view.
  • the opposing body portion 59A has a length LB in the first direction X.
  • the length LB is different from the length of the other second body portion 59 (for example, in FIG. 12, the second body portion 59 that faces the opposing body portion 59A in the first direction X across the source region 55).
  • the length LB of the opposing body portion 59A is longer than the length of the other second body portion 59 in the first direction X.
  • the length LB is longer than the width X1 of the connection wiring layer 130.
  • the length LB is shorter than the length LC.
  • the two non-opposing portions 59B sandwich the opposing portion 59C in the first direction X.
  • the non-opposing portions 59B are pulled out on both sides along the first direction X from the opposing portion 59C that faces the connection wiring layer 130.
  • connection wiring layer 130 is connected to the buried body 43 of the trench gate structure 11 via a contact hole 132.
  • the contact hole 132 penetrates the first insulating film 131 and the first interlayer insulating layer 63 vertically in a region facing the connection wiring layer 130 in the vertical direction Z.
  • the connection wiring layer 130 contacts the buried body 43 of the trench gate structure 11 from above through the contact hole 132. This electrically connects the connection wiring layer 130 to the trench gate structure 11.
  • a linear lower region 138 is set below the connection wiring layer 130 on the upper surface of the mesa portion 46.
  • a first side region 139 and a second side region 140 are set on the sides of the lower region 138, extending along the lower region 138.
  • the first side region 139 and the second side region 140 sandwich the lower region 138 in the first direction X.
  • the first side region 139 is a region on the first side surface 135 side of the connection wiring layer 130 when viewed from the center of the connection wiring layer 130 in the first direction X.
  • the outer edge of the first side region 139 is formed at a position spaced apart by a distance W11 in the first direction X from the boundary with the lower region 138.
  • the distance W11 may be 0.2 to 2 times the connection width W1. It is preferable that the distance W11 is 0.5 to 0.5 times the connection width W1.
  • the second lateral region 140 is a region on the second side surface 136 side of the connection wiring layer 130 when viewed from the center of the connection wiring layer 130 in the first direction X.
  • the outer edge of the second lateral region 140 is formed at a position spaced apart by a distance W12 in the first direction X from the boundary with the lower region 138.
  • the distance W12 may be 0.2 to 2 times the connection width W1. It is preferable that the distance W12 is 0.5 to 0.5 times the connection width W1.
  • the distance W12 may be the same size as the distance W11.
  • a first insulating film 131 is formed in the lower region 138, the first side region 139, and the second side region 140.
  • the first insulating film 131 extends along the lower surface 133 of the connection wiring layer 130.
  • the first insulating film 131 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first insulating film 131 may be referred to as a main surface insulating film.
  • the first insulating film 131 is not formed in the region between the connection wiring layer 130 and the trench gate structure 11. That is, the first insulating film 131 extends intermittently in the second direction Y.
  • the first silicide layer 141 may include at least one of Ti silicide, Ni silicide, Co silicide, Mo silicide, and W silicide.
  • the first silicide layer 141 is preferably made of Ti silicide, Ni silicide, or Co silicide.
  • the second covering layer 143 is formed from the upper edge to the lower edge of the first side surface 135, and is exposed from the lower surface 133 and the upper surface 134.
  • the second covering layer 143 is flat along the first side surface 135.
  • the thickness of the second covering layer 143 is 0.01 to 0.2 times the connection width W1.
  • the second covering layer 143 is formed in a band shape extending along the connection wiring layer 130 in a cross-sectional view.
  • the thickness of the second covering layer 143 may be the same as the thickness of the first covering layer 142.
  • the upper surface of the thick film portion 154 is closer to the first main surface 3 than the upper surface of the thin film portion 155.
  • a first step S1 that is higher on the first main surface 3 side is formed between the upper surface of the thick film portion 154 and the upper surface of the thin film portion 155.
  • a first base insulating film 156 that serves as the base of the thick film portion 154 is formed on the inner surface (side surface and bottom surface 45) of the trench 41.
  • the first base insulating film 156 is formed by the CVD method. Since it is formed by the CVD method, the thickness of the first base insulating film 156 can be controlled with high precision.
  • a hard mask 157 is formed on the first base insulating film 156.
  • the hard mask 157 may be formed by a CVD method.
  • the hard mask 157 covers the connection region E1 and exposes the other region E2.
  • the first base insulating film 156 is then selectively removed by an etching method via the hard mask 157. As a result, the first base insulating film 156 is formed only in the connection region E1.
  • the first film 154A is formed by the first base insulating film 156.
  • the semiconductor device 1 includes a dummy structure 90 formed near the outer edge of the active region 9.
  • the trench gate structure located near the outermost edge of the multiple (large number) trench gate structures may lose its shape or have reduced dimensional accuracy.
  • the trench gate structure formed near the outer edge in the second direction Y may include an unstable trench (a trench in which at least one of the shape and dimensions of the trench differs from that intended).
  • connection wiring layer 130 may have a connection width W1 of 1 ⁇ m or more and 10 ⁇ m or less. It is also possible to define the region of the element region excluding the dummy forming region 80 as the active region 9. In this case, the region obtained by adding the dummy forming region 80 to the active region 9 becomes the element region.
  • the dummy forming region 80 includes a first dummy forming region 81 (FIG. 12) arranged on one side (first side surface 5A side) in the second direction Y with respect to the multiple trench gate structures 11.
  • the first dummy forming region 81 is adjacent to the multiple trench gate structures 11 and defines the boundary between the active region 9 and the peripheral region 10.
  • the dummy structure 90 includes a first dummy structure 91 and a second dummy structure 201 (FIG. 31).
  • the first dummy structure 91 will be described below, and the second dummy structure 201 (FIG. 31) will be described later.
  • the first dummy structure 91 includes at least one (multiple in this embodiment) first dummy trench structure 92, a second dummy trench structure 93 arranged midway through the first dummy trench structure 92, and a third dummy trench structure 202 (FIG. 31).
  • a plurality of first dummy trench structures 92 extend in the first direction X through the active region 9 from a first outer edge position P1 (FIG. 3) as an example of a first position to a second outer edge position P2 (FIG. 3) as an example of a second position.
  • a plurality of second dummy trench structures 93 are formed midway through the first dummy trench structures 92 at intervals from each other in the first direction X.
  • a third dummy trench structure 202 (FIG. 31) is formed at both ends of the first dummy trench structures 92.
  • connection wiring layers 130 extend in stripes in the second direction Y.
  • a gate potential may be applied to the first dummy trench structure 92.
  • the first dummy trench structure 92 is divided midway at a position where it overlaps with the connection wiring layers 130 in a planar view so that the first dummy structure 91 and the second dummy structure 201 do not contribute to the formation of a channel (so as to prevent malfunction).
  • a second dummy trench structure 93 is disposed at a position that overlaps with the connection wiring layer 130 in a planar view.
  • the first dummy trench structure 92 is electrically separated (insulated) from the second dummy trench structure 93. This allows the first dummy trench structure 92 to be electrically separated (insulated) from the connection wiring structure 35.
  • a third dummy trench structure 202 (FIG. 31) is disposed at a position that overlaps with the surrounding wiring structure 34 in a planar view.
  • the first dummy trench structure 92 is electrically separated (insulated) from the third dummy trench structure 202.
  • the first dummy trench structure 92 is a floating trench structure to which no electric potential is applied.
  • the first dummy trench structure 92 and the second dummy trench structure 93 will be described below.
  • the third dummy trench structure 202 ( Figure 31) will be described later.
  • the first dummy buried body 102 is buried in the first dummy trench 100 and faces the body region 40 across the first dummy insulating film 101.
  • the first dummy buried body 102 is made of polysilicon. This polysilicon may be p-type or n-type conductive polysilicon.
  • the first dummy buried body 102 is buried up to the middle of the first dummy trench 100 in the depth direction.
  • the first dummy buried body 102 has an upper surface located on the second main surface 4 side relative to the first main surface 3.
  • a first dummy recess 121 is formed in the upper part of the first dummy trench 100, and is partitioned by the upper surface of the first dummy buried body 102 and the side surface of the first dummy trench 100.
  • the second electric field relaxation layer 103 is formed across one end and the other end of the first dummy trench 100 in the width direction of the first dummy trench 100.
  • the second electric field relaxation layer 103 has, in the depth direction of the first dummy trench 100, one side formed on approximately the same plane as one side of the first dummy trench 100 in the width direction, and the other side formed on approximately the same plane as the other side of the first dummy trench 100 in the width direction.
  • the second impurity concentration of the upper layer 105a of the fourth layer 105 and the third impurity concentration of the upper layer 105b of the fourth layer 105 may be the same. That is, the fourth layer 105 may be an impurity region having a single p-type impurity concentration as a peak value.
  • the p-type impurity concentration of the third layer 104 and the fourth layer 105 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the third layer 104 and the fourth layer 105 may be at least one of boron, aluminum, gallium, and indium.
  • the multiple second electric field relaxation layers 103 overlap the multiple first dummy trench structures 92 in the depth direction of the first dummy trench 100. Specifically, the multiple second electric field relaxation layers 103 overlap the multiple first dummy trench structures 92 in a one-to-one correspondence in the thickness direction of the chip 2. In this form, the multiple second electric field relaxation layers 103 are each connected to the bottom surface of the corresponding first dummy trench structure 92.
  • the second electric field relaxation layer 103 has a second relaxation depth DR2 in the vertical direction Z.
  • the second relaxation depth DR2 is preferably 1.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the second relaxation depth DR2 is preferably approximately equal to the first relaxation depth DR1 described above.
  • the second electric field relaxation layers 103 each have a second relaxation width WR2 in the arrangement direction.
  • the second relaxation width WR2 may be 0.25 ⁇ m or more and 5 ⁇ m or less. It is preferable that the second relaxation width WR2 is approximately equal to the first relaxation width WR1 described above.
  • the semiconductor device 1 includes a first high concentration p region 83 in a surface layer portion of the first main surface 3 in a first dummy formation region 81.
  • the first high concentration p region 83 is formed in a region between a plurality of first dummy trench structures 92.
  • the first high concentration p region 83 is formed in a surface layer portion of the body region 40 adjacent to the source region 55 and the first contact region 57 in the second direction Y.
  • the first high concentration p region 83 is connected to the source region 55 and the first contact region 57.
  • the impurity concentration of the first high concentration p region 83 may have a peak value of a p-type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the first high concentration p region 83 may have a p-type impurity concentration substantially equal to that of the first contact region 57.
  • the first high concentration p region 83 may have a depth substantially equal to that of the first contact region 57.
  • the connection wiring layer 130 faces the first high concentration p region 83 with the first insulating film 131 interposed therebetween. In other words, the first high concentration p region 83 overlaps with the connection wiring layer 130 (connection wiring structure 35) in a plan view.
  • the body region 40 includes a third body portion 84 formed directly below the first high concentration p region 83.
  • the third body portion 84 is a portion of the body region 40 that is sandwiched between the first high concentration p region 83 and the drift region 8 in the depth direction of the first dummy trench 100.
  • the thickness of the third body portion 84 may be the same as the second body thickness BT2 (FIGS. 9 and 10).
  • the third body portion 84 is a fourth impurity region.
  • the connection wiring layer 130 faces the third body portion 84 with the first insulating film 131 interposed therebetween. In other words, the third body portion 84 overlaps with the connection wiring layer 130 (connection wiring structure 35) in a planar view.
  • the semiconductor device 1 includes a fourth contact region 86 formed in the surface layer portion of the first main surface 3.
  • the fourth contact region 86 connects the first high concentration p region 83 and the second electric field relaxation layer 103.
  • the fourth contact region 86 is formed along the side of the first dummy trench 100 from the first high concentration p region 83 toward the second main surface 4, and is connected to the second electric field relaxation layer 103.
  • the fourth contact region 86 is formed along both one side and the other side of the first mesa portion 96 from the first high concentration p region 83 exposed from both side surfaces of the surface layer portion of the first main surface 3.
  • the insulating layer 13 includes a first dummy interlayer insulating layer 122 embedded in a first dummy recess 121 of the semiconductor layer 7.
  • the first dummy interlayer insulating layer 122 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first dummy interlayer insulating layer 122 is embedded in the first dummy recess 121 throughout the entire depth direction of the first dummy trench 100, and is formed in a band shape extending in the depth direction of the first dummy trench 100.
  • the upper surface of the first dummy interlayer insulating layer 122 is located closer to the bottom of the first dummy trench 100 than the first main surface 3 in the depth direction of the first dummy trench 100.
  • the first dummy interlayer insulating layer 122 contacts the first high-concentration p-region 83 on the side of the first dummy recess 121 (the side of the first dummy trench 100).
  • a plurality of second dummy trench structures 93 are formed in the middle of the first dummy trench structure 92 (only one is shown in Figures 12 and 13A, etc.).
  • Figures 12 and 13A show the second dummy trench structure 93 according to the first embodiment.
  • the second dummy trench structure 93 has a first termination 106 and a second termination 107.
  • the second dummy trench structures 93 (for example, three) have a first trench length L1 in the first direction X.
  • the first trench length L1 may be shorter than the length of one first dummy strip structure 94 in the first direction X.
  • the first trench length L1 is wider than the connection width W1 of the connection wiring layer 130.
  • the first termination 106 is spaced apart from the connection wiring layer 130 on one side (the second side surface 5B side) in the first direction X in a plan view.
  • the second termination 107 is spaced apart from the connection wiring layer 130 on the other side (the fourth side surface 5D side) in the first direction X in a plan view.
  • the first trench length L1 is shorter than the length LC (FIG. 14) of the opposing contact region 57A in the first direction X.
  • the second trench length L2 is shorter than the length LB (FIG. 14) of the opposing body portion 59A in the first direction X.
  • the multiple (e.g., three) second dummy trench structures 93 face each other in the second direction Y.
  • the first terminal ends 106 of the multiple second dummy trench structures 93 are aligned in the first direction X.
  • the multiple first terminal ends 106 are on the same line along the second direction Y.
  • the second terminal ends 107 of the multiple second dummy trench structures 93 are aligned in the first direction X.
  • the multiple second terminal ends 107 are on the same line along the second direction Y.
  • the multiple second dummy trench structures 93 have the same length.
  • the second dummy trench structure 93 is disposed between two first dummy band structures 94 adjacent to each other in the first direction X, with a distance I1 between the two first dummy band structures 94.
  • the second dummy trench structure 93 is electrically separated (insulated) from the first dummy trench structure 92.
  • the second dummy trench structures 93 are arranged in the second direction Y at intervals of trench pitch PT3.
  • the trench pitch PT3 is preferably less than the thickness T2 (FIG. 2) of the semiconductor layer 7.
  • the trench pitch PT3 is preferably less than the trench depth DT2 (FIG. 2).
  • the trench pitch PT3 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the trench pitch PT3 is preferably approximately equal to the trench pitch PT2 described above.
  • the trench pitch PT3 is preferably approximately equal to the trench pitch PT1 described above.
  • the interval I1 between the second dummy trench structure 93 and the first dummy strip structure 94 is narrower than the trench pitch PT3. It is preferable that the interval I1 is 0.5 times or more and less than 0.8 times the trench pitch PT3. The interval I1 is narrower than the trench pitch PT2. It is preferable that the interval I1 is 0.5 times or more and less than 0.8 times the trench pitch PT2. The interval I1 is narrower than the trench pitch PT1. It is preferable that the interval I1 is 0.5 times or more and less than 0.8 times the trench pitch PT1.
  • the second dummy trench structure 93 has a trench depth DT3 in the vertical direction Z.
  • the trench depth DT3 is preferably less than the thickness T2 (FIG. 2) of the semiconductor layer 7.
  • the trench depth DT3 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the trench depth DT3 is preferably approximately equal to the aforementioned trench depth DT1.
  • the trench depth DT3 is preferably approximately equal to the aforementioned trench depth DT2.
  • the second dummy trench structure 93 includes a second dummy trench 110, a second dummy insulating film 111, and a second dummy buried body 112.
  • the second dummy trench 110 is formed in the first main surface 3 and defines the inner surface of the second dummy trench structure 93. It is preferable that the bottom surface of the second dummy trench 110 has a portion that extends flat. It is particularly preferable that the flat portion of the bottom surface of the second dummy trench 110 extends approximately parallel to the first main surface 3.
  • a second mesa portion 109 formed by a part of the semiconductor layer 7 is formed between two adjacent second dummy trench structures 93.
  • a second mesa portion 109 formed by a part of the semiconductor layer 7 is also formed between the second dummy trench structures 93 and trench gate structures 11 adjacent in the second direction Y.
  • the width of the second mesa portion 109 in the second direction Y is determined by the trench pitch PT3.
  • the second dummy insulating film 111 covers the inner surface of the second dummy trench 110.
  • the second dummy insulating film 111 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second dummy insulating film 111 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the second dummy insulating film 111 includes a silicon oxide film made of an oxide of the chip 2.
  • the second dummy buried body 112 is buried in the second dummy trench 110 and faces the body region 40 across the second dummy insulating film 111.
  • the second dummy buried body 112 is made of polysilicon. This polysilicon may be p-type or n-type conductive polysilicon.
  • the second dummy buried body 112 is buried up to the middle of the second dummy trench 110 in the depth direction.
  • the second dummy buried body 112 has an upper surface located on the second main surface 4 side relative to the first main surface 3.
  • the semiconductor device 1 includes a third electric field relaxation layer 113 formed at the bottom of the second dummy trench structure 93. More specifically, the third electric field relaxation layer 113 is formed at the bottom of the second dummy trench 110. The third electric field relaxation layer 113 is formed at the bottom of the second dummy trench 110 throughout the entire depth direction of the second dummy trench 110, and is formed in a band shape extending in the depth direction of the second dummy trench 110.
  • the third electric field relaxation layer 113 is formed across one end and the other end of the second dummy trench 110 in the width direction of the second dummy trench 110.
  • the third electric field relaxation layer 113 has, in the depth direction of the second dummy trench 110, one side formed on approximately the same plane as one side of the second dummy trench 110 in the width direction, and the other side formed on approximately the same plane as the other side of the second dummy trench 110 in the width direction.
  • the side of the third electric field relaxation layer 113 extends in the depth direction of the second dummy trench structure 93 and forms a boundary surface with the drift region 8.
  • the third electric field relaxation layer 113 is physically separated from the body region 40 in the depth direction of the second dummy trench structure 93 and forms the entire bottom surface of the second dummy trench structure 93.
  • the third electric field relaxation layer 113 has a laminated structure of a fifth layer 114 and a sixth layer 115.
  • the fifth layer 114 is a layer formed away from the bottom of the second dummy trench 110 toward the second main surface 4.
  • the sixth layer 115 is a layer formed between the fifth layer 114 and the bottom of the second dummy trench 110.
  • the sixth layer 115 is exposed from the bottom surface of the second dummy trench 110 and is in contact with the second dummy insulating film 111.
  • the sixth layer 115 is sandwiched between the fifth layer 114 and the bottom of the second dummy trench 110.
  • the sixth layer 115 has a laminated structure of an upper layer 115a and an upper layer 115b.
  • the upper layer 115a is exposed from the bottom of the second dummy trench 110 and contacts the second dummy insulating film 111.
  • the upper layer 115b contacts the fifth layer 114 of the third electric field relaxation layer 113.
  • the first impurity concentration of the sixth layer 115 may have a peak value of a p-type impurity concentration of 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 16 cm -3 or less.
  • the second impurity concentration of the upper layer 115a of the sixth layer 115 may have a peak value of a p-type impurity concentration of 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 20 cm -3 or less.
  • the second impurity concentration of the upper layer 115b of the sixth layer 115 may have a peak value of a p-type impurity concentration of 1 ⁇ 10 16 cm -3 or more and 1 ⁇ 10 17 cm -3 or less.
  • the p-type impurity concentration of the fifth layer 114 and the sixth layer 115 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the fifth layer 114 and the sixth layer 115 may be at least one of boron, aluminum, gallium, and indium.
  • the stacked structure of the fifth layer 114 and the sixth layer 115 is continuous in the depth direction of the second dummy trench 110.
  • the third electric field reduction layer 113 is formed in a band shape extending in the depth direction of the second dummy trench 110 so that the stacked structure of the fifth layer 114 and the sixth layer 115 is continuous throughout the entire depth direction of the second dummy trench 110.
  • the multiple third electric field relaxation layers 113 overlap the multiple second dummy trench structures 93 in the depth direction of the second dummy trench 110. Specifically, the multiple third electric field relaxation layers 113 overlap the multiple second dummy trench structures 93 in a one-to-one correspondence in the thickness direction of the chip 2. In this form, the multiple third electric field relaxation layers 113 are each connected to the bottom surface of the corresponding second dummy trench structure 93.
  • the third electric field relaxation layer 113 has a third relaxation depth DR3 in the vertical direction Z.
  • the third relaxation depth DR3 is preferably 1.5 ⁇ m or more and 2.5 ⁇ m or less.
  • the third relaxation depth DR3 is preferably approximately equal to the second relaxation depth DR2 described above.
  • the third relaxation depth DR3 is preferably approximately equal to the first relaxation depth DR1 described above.
  • the multiple third electric field relaxation layers 113 each have a third relaxation width WR3 in the arrangement direction.
  • the third relaxation width WR3 may be 0.25 ⁇ m or more and 5 ⁇ m or less. It is preferable that the third relaxation width WR3 is approximately equal to the aforementioned second relaxation width WR2. It is preferable that the third relaxation width WR3 is approximately equal to the aforementioned first relaxation width WR1.
  • the fourth contact region 86 connects the first high concentration p region 83 and the third electric field relaxation layer 113.
  • the fourth contact region 86 is formed along the side of the second dummy trench 110 from the first high concentration p region 83 toward the second main surface 4, and is connected to the third electric field relaxation layer 113.
  • the fourth contact region 86 is formed along both one side and the other side of the second mesa portion 109 from the first high concentration p region 83 exposed from both side surfaces of the surface layer portion of the first main surface 3.
  • the fourth contact region 86 is exposed from the side of the second dummy trench 110 and contacts the second dummy insulating film 111 at the side of the second dummy trench 110.
  • the lower end of the fourth contact region 86 contacts the upper layer 115a of the sixth layer 115 of the third electric field reduction layer 113.
  • the second dummy interlayer insulating layer 124 is embedded in the second dummy recess 123 so that the upper edge of the second dummy trench 110 is exposed from the first main surface 3.
  • the upper edge of the second dummy trench 110 may be a portion where the side of the second dummy trench 110 and the first main surface 3 intersect at the top of the second dummy trench 110.
  • the second dummy interlayer insulating layer 124 does not cover the periphery of the second dummy trench 110 on the first main surface 3, and is contained within the inner region of the second dummy trench 110 in the width direction of the second dummy trench 110.
  • the third mesa portion 108 electrically and physically separates the first dummy band structure 94 and the second dummy trench structure 93.
  • the third mesa portion 108 connects adjacent first mesa portions 96 to each other.
  • the third mesa portions 108 are aligned in the first direction X.
  • the ends of the multiple third mesa portions 108 on one side in the first direction X are on the same line along the second direction Y.
  • the ends of the multiple third mesa portions 108 on the other side in the first direction X are on the same line along the second direction Y.
  • the third electric field relaxation layer 113 is formed at the bottom of the second dummy trench 110.
  • the third electric field relaxation layer 113 relaxes the electric field on the bottom wall of the second dummy trench structure 93, thereby suppressing electric field concentration and improving the breakdown voltage of the second dummy trench structure 93. Therefore, the second dummy trench structure 93 has a high breakdown voltage.
  • the region near the second dummy trench structure 93 has a high breakdown voltage.
  • the region near the second dummy trench structure 93 has a high breakdown voltage, and the breakdown voltage decreases with increasing distance from the second dummy trench structure 93.
  • a second dummy trench structure 93 is formed midway through the first dummy trench structure 92, extending parallel to the trench gate structure 11 and electrically isolated from the first dummy trench structure 92.
  • the second dummy trench structure 93 has a high breakdown voltage. Therefore, it is possible to reduce the area where the breakdown voltage is significantly reduced in the area between the two first dummy strip structures 94 and the surrounding area. This makes it possible to reduce the area where the breakdown voltage is significantly reduced in the first dummy formation region 81 (dummy formation region 80).
  • the second dummy trench structure 93A differs from the second dummy trench structure 93 according to the first embodiment ( FIG. 13A ) in that the terminal ends (third terminal end 243, fourth terminal end 244, fifth terminal end 245 and sixth terminal end 246) of the multiple second dummy trench structures 93A are arranged so as to be shifted in the first direction X.
  • the first dummy trench structure 92 is divided in the first direction X by the second dummy trench structure 93A.
  • the second dummy trench structure 93A is electrically connected to the connection wiring structure 35.
  • the long trench structure 241 has a third termination 243 and a fourth termination 244.
  • the second trench length L2 is shorter than the length in the first direction X of one first dummy strip structure 94.
  • the second trench length L2 is wider than the connection width W1 of the connection wiring layer 130.
  • the third termination 243 is spaced apart from the connection wiring layer 130 on one side in the first direction X (the second side 5B side) in a plan view.
  • the fourth termination 244 is spaced apart from the connection wiring layer 130 on the other side in the first direction X (the fourth side 5D side) in a plan view.
  • the second trench length L2 is shorter than the length LC in the first direction X of the opposing contact region 57A (FIG. 14).
  • the second trench length L2 is shorter than the length LB in the first direction X of the opposing body portion 59A (FIG. 14).
  • the short trench structure 242 has a fifth termination 245 and a sixth termination 246.
  • the third trench length L3 is shorter than the length in the first direction X of one first dummy strip structure 94.
  • the second trench length L2 is wider than the connection width W1 of the connection wiring layer 130.
  • the fifth termination 245 is spaced apart from the connection wiring layer 130 on one side in the first direction X (the second side 5B side) in a plan view.
  • the sixth termination 246 is spaced apart from the connection wiring layer 130 on the other side in the first direction X (the fourth side 5D side) in a plan view.
  • the third trench length L3 is shorter than the length LC in the first direction X of the opposing contact region 57A (FIG. 14).
  • the third trench length L3 is shorter than the length LB in the first direction X of the opposing body portion 59A (FIG. 14).
  • the ratio of the third trench length L3 to the second trench length L2 may be 0.1 or more and 0.8 or less.
  • the ratio of the third trench length L3 to the second trench length L2 may have a value belonging to any one of the following ranges: 0.1 or more and 0.2 or less, 0.2 or more and 0.3 or less, 0.3 or more and 0.4 or less, 0.4 or more and 0.5 or less, 0.5 or more and 0.6 or less, 0.6 or more and 0.7 or less, or 0.7 or more and 0.8 or less. It is preferable that the ratio of the third trench length L3 to the second trench length L2 is 0.3 or more and 0.6 or less.
  • the third termination 243 of the long trench structure 241 is offset in the first direction X from the fifth termination 245 of the short trench structure 242 adjacent to the long trench structure 241 in the second direction Y.
  • the fourth termination 244 of the long trench structure 241 is offset in the first direction X from the sixth termination 246 of the short trench structure 242 adjacent to the long trench structure 241 in the second direction Y.
  • the sixth end portions 246 of the two short trench structures 242 that face each other in the second direction Y across the long trench structure 241 are aligned with each other in the first direction X.
  • the sixth end portions 246 of the two short trench structures 242 that face each other in the second direction Y across the long trench structure 241 are aligned with each other in the first direction X.
  • the second dummy trench structure 93A is disposed between two first dummy band structures 94 adjacent to each other in the first direction X, with a gap between them. Therefore, the second dummy trench structure 93A is electrically separated (insulated) from the first dummy trench structure 92.
  • the second dummy trench structure 93A is disposed with a gap I3 between it and the first dummy band structure 94 in the first direction X.
  • the second dummy trench structure 93A has a trench width WT3 in the second direction Y.
  • the second dummy trench structures 93A are arranged at intervals of the trench pitch PT3 in the second direction Y.
  • a fourth mesa portion 248 formed by a part of the semiconductor layer 7 is formed between the first dummy band structure 94 and the second dummy trench structure 93A.
  • the width of the fourth mesa portion 248 in the first direction X is determined by the interval I3.
  • the multiple fourth mesa portions 248 are shifted in the first direction X.
  • a fifth mesa portion 249 formed by a portion of the semiconductor layer 7 is formed between two second dummy trench structures 93A adjacent to each other in the second direction Y.
  • a fifth mesa portion 249 formed by a portion of the semiconductor layer 7 is also formed between the second dummy trench structures 93A and the trench gate structure 11 adjacent to each other in the second direction Y.
  • the fifth mesa portion 249 extends in a strip shape in the first direction X.
  • the width of the fifth mesa portion 249 in the second direction Y is determined by the trench pitch PT3.
  • the width in the first direction X of the fourth mesa portion 248 is narrower than the width in the second direction Y of the fifth mesa portion 249 (trench pitch PT3).
  • the width in the first direction X of the fourth mesa portion 248 (spacing I3) is 0.5 to less than 0.8 times the width in the second direction Y of the fifth mesa portion 249 (trench pitch PT3).
  • the second dummy trench structure 93A has the same structure as the second dummy trench structure 93, except for the length. That is, the second dummy trench structure 93A includes a second dummy trench 110, a second dummy insulating film 111, and a second dummy buried body 112. Then, referring to FIG. 16B, the connection wiring layer 130 contacts the second dummy buried body 112 of the second dummy trench structure 93A from above. Also, a third electric field relaxation layer 113 (FIG. 17) is formed in the second dummy trench 110 of the second dummy trench structure 93A. Therefore, the second dummy trench structure 93A has a high breakdown voltage. In the first main surface 3, the breakdown voltage is high in the region near the second dummy trench structure 93A, and the breakdown voltage drops significantly as it moves away from the second dummy trench structure 93A.
  • the second dummy trench structure 93A on the outermost side is the short trench structure 242.
  • the second dummy trench structure 93A on the innermost side is the short trench structure 242.
  • the number of long trench structures 241 may be two, and the number of short trench structures 242 may be one.
  • the second dummy trench structure 93A on the outermost side (opposite the multiple trench gate structures 11) is the long trench structure 241
  • the second dummy trench structure 93A on the innermost side (on the side of the multiple trench gate structures 11) is the long trench structure 241.
  • the number of second dummy trench structures 93A may be less than two or may be four or more.
  • the second embodiment also provides the same effect as the first embodiment (FIGS. 12 and 13A). That is, a second dummy trench structure 93A is formed midway through the first dummy trench structure 92, extending parallel to the trench gate structure 11 and electrically isolated from the first dummy trench structure 92. As described above, the second dummy trench structure 93A has a high breakdown voltage. Therefore, it is possible to reduce the area where the breakdown voltage is significantly reduced in the area between the two first dummy strip structures 94 and the surrounding area. This makes it possible to reduce the area where the breakdown voltage is significantly reduced in the first dummy formation region 81 (dummy formation region 80).
  • first terminations 106 and second terminations 107 of the multiple second dummy trench structures 93 are aligned in the first direction X, there is a risk that a region with significantly reduced breakdown voltage will be generated in a region (e.g., region R1 shown in FIG. 13A) surrounding the first terminations 106 and second terminations 107 of the second dummy trench structures 93 that does not face the second dummy trench structures 93 or the first dummy band structures 94 in both the first direction X and the second direction Y.
  • region R1 shown in FIG. 13A region surrounding the first terminations 106 and second terminations 107 of the second dummy trench structures 93 that does not face the second dummy trench structures 93 or the first dummy band structures 94 in both the first direction X and the second direction Y.
  • the terminations (third termination 243, fourth termination 244, fifth termination 245, and sixth termination 246) of the multiple second dummy trench structures 93A are arranged with a shift in the first direction X. Therefore, even if the width (spacing I3) of the fourth mesa portion 248 in the first direction X is not set to be extremely narrow, a region with a significantly reduced breakdown voltage as described above is not formed. This makes it possible to reduce the region with a significantly reduced breakdown voltage in the first dummy formation region 81 (dummy formation region 80) without constraints on layout dimensions.
  • FIG. 13C is a plan view for explaining the first dummy structure according to the third embodiment, and corresponds to FIG. 13B.
  • FIG. 13D is a plan view for explaining the first dummy structure according to the fourth embodiment, and corresponds to FIG. 13B.
  • Both the third and fourth embodiments are modifications of the second embodiment (FIG. 13B).
  • the distance in the first direction X between the long trench structure 241 and the first dummy strip structure 94, and the distance in the first direction X between the short trench structure 242 and the first dummy strip structure 94 are both distance I3, and these distances are the same. However, these distances may be different.
  • FIG. 30 is a cross-sectional view taken along line XXX-XXX in FIG. 28.
  • FIG. 31 is an enlarged view of the portion enclosed by dashed line XXXI in FIG. 27.
  • FIG. 32 is an enlarged view of the portion enclosed by dashed line XXXII in FIG. 5.
  • FIG. 33 is an enlarged view of the portion enclosed by dashed line XXXIII-XXXIII in FIG. 32.
  • the second dummy structure 201 includes at least one (multiple in this embodiment) first dummy trench structure 92, multiple second dummy trench structures 93 (FIG. 13A) arranged in the middle of the first dummy trench structure 92, and two third dummy trench structures 202 arranged at the end of the first dummy trench structure 92.
  • the first dummy trench structure 92 and the second dummy trench structure 93 of the second dummy structure 201 have the same configuration as the first dummy trench structure 92 and the second dummy trench structure 93 (FIG. 13A) of the first dummy structure 91, so they are given the same reference numerals and their description is omitted.
  • the multiple (e.g., three) third dummy trench structures 202 have a seventh termination 206 and an eighth termination 207.
  • the seventh termination 206 faces the first dummy strip structure 94 in the first direction X in the active region 9.
  • the eighth termination 207 is connected to the second structure 34B and the fourth structure 34D (the second structure 34B in the example of FIG. 31) of the peripheral wiring structure 34 in the peripheral region 10.
  • the multiple (e.g., three) third dummy trench structures 202 face each other in the second direction Y.
  • the seventh terminations 206 of the multiple third dummy trench structures 202 are aligned in the first direction X.
  • the multiple seventh terminations 206 are on the same line along the second direction Y.
  • the eighth terminations 207 of the multiple third dummy trench structures 202 are aligned in the first direction X.
  • the multiple eighth terminations 207 are on the same line along the second direction Y.
  • the multiple third dummy trench structures 202 have the same length.
  • the third dummy trench structure 202 has a trench width WT4 in the second direction Y. It is preferable that the trench width WT4 is approximately equal to the aforementioned trench width WT2. It is preferable that the trench width WT4 is approximately equal to the aforementioned trench width WT3.
  • the third dummy trench structures 202 are arranged at intervals of trench pitch PT4 in the second direction Y.
  • the trench pitch PT4 is preferably less than the thickness T2 of the semiconductor layer 7.
  • the trench pitch PT4 is preferably approximately equal to the aforementioned trench pitch PT3.
  • the trench pitch PT4 is preferably approximately equal to the aforementioned trench pitch PT2.
  • the interval I2 is narrower than the trench pitch PT4. It is preferable that the interval I2 is 0.5 to less than 0.8 times the trench pitch PT4. The interval I2 is narrower than the trench pitch PT2. It is preferable that the interval I2 is 0.5 to less than 0.8 times the trench pitch PT2. The interval I2 is narrower than the trench pitch PT1. It is preferable that the interval I2 is 0.5 to less than 0.8 times the trench pitch PT1.
  • a sixth mesa portion 208 formed from a part of the semiconductor layer 7 is formed between the first dummy band structure 94 and the third dummy trench structure 202.
  • a seventh mesa portion 209 formed from a part of the semiconductor layer 7 is formed between two third dummy trench structures 202 adjacent to each other in the second direction Y.
  • the sixth mesa portion 208 electrically and physically separates the first dummy band structure 94 from the third dummy trench structure 202.
  • the sixth mesa portion 208 connects adjacent seventh mesa portions 209 to each other.
  • the sixth mesa portions 208 are aligned in the first direction X.
  • the ends of the multiple sixth mesa portions 208 on one side in the first direction X are on the same line along the second direction Y.
  • the ends of the multiple sixth mesa portions 208 on the other side in the first direction X are on the same line along the second direction Y.
  • the semiconductor device 1 includes a fourth electric field relaxation layer formed at the bottom of the third dummy trench structure 202.
  • the fourth electric field relaxation layer has a configuration equivalent to that of the third electric field relaxation layer 113 ( Figure 17).
  • the fourth electric field relaxation layer is formed at the bottom of the dummy trench over the entire depth direction of the bottom of the dummy trench of the third dummy trench structure 202, and is formed in a band shape extending in the depth direction of the dummy trench.
  • the fourth electric field relaxation layer relaxes the electric field with respect to the bottom wall of the third dummy trench structure 202, thereby suppressing electric field concentration and improving the breakdown voltage of the third dummy trench structure 202.
  • the second dummy structure 201 may include the second dummy trench structure 93A (FIG. 13B) of the second embodiment instead of the second dummy trench structure 93 (FIG. 13A) of the first embodiment.
  • the fourth length L4 may be equal to the third length L3 (FIG. 13B) of the short trench structure 242 of the second dummy trench structure 93A.
  • the fourth length L4 may be longer than the third length L3 (FIG. 13B) or shorter than the third length L3 (FIG. 13B).
  • semiconductor device 1 includes a p-type outer body region 170 formed in a surface layer portion of first main surface 3 in peripheral region 10.
  • Outer body region 170 may have a p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less as a peak value. It is preferable that outer body region 170 has a p-type impurity concentration approximately equal to the p-type impurity concentration of body region 40.
  • the p-type impurity concentration of outer body region 170 may be less than the p-type impurity concentration of body region 40, or may be higher than the p-type impurity concentration of body region 40.
  • the outer body region 170 is formed at a distance from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D) toward the active region 9, and extends in a band shape.
  • the outer body region 170 surrounds the active region 9 in a plan view, and is partitioned into a polygonal ring shape (a square ring in this embodiment) having four sides parallel to the periphery of the first main surface 3.
  • the outer body region 170 includes a region that forms the boundary between the active region 9 and the outer peripheral region 10.
  • the outer body region 170 has an inner edge on the active region 9 side and an outer edge on the peripheral side of the first main surface 3.
  • the inner edge of the outer body region 170 is connected to the multiple body regions 40 in a portion extending in the first direction X. In this way, the outer body region 170 is electrically connected to the multiple body regions 40.
  • the outer body region 170 is formed in the surface layer of the first main surface 3.
  • the outer body region 170 is formed at a distance from the bottom of the semiconductor layer 7 toward the first main surface 3, and faces the base layer 6 across a portion of the semiconductor layer 7. It is preferable that the outer body region 170 is formed at a distance from the middle of the semiconductor layer 7 toward the first main surface 3.
  • the semiconductor device 1 includes a p-type termination region 175 formed on the first main surface 3 in the peripheral region 10.
  • the termination region 175 may be referred to as a "well region", a “termination well region”, etc.
  • the termination region 175 may have a p-type impurity concentration different from the p-type impurity concentration of the outer body region 170.
  • the p-type impurity concentration of the termination region 175 may be higher than the p-type impurity concentration of the outer body region 170.
  • the p-type impurity concentration of the termination region 175 may be lower than the p-type impurity concentration of the outer body region 170.
  • the p-type impurity concentration of the termination region 175 may be approximately equal to the p-type impurity concentration of the outer body region 170.
  • the terminal region 175 surrounds the outer body region 170 in a plan view and is partitioned into a polygonal ring shape (a square ring shape in this embodiment) having four sides parallel to the periphery (first to fourth side faces 5A to 5D) of the first main surface 3.
  • the terminal region 175 has an arc corner portion 175A that connects the portion extending in the first direction X and the portion extending in the second direction Y in a plan view in an arc shape (preferably a quadrant arc shape).
  • the termination region 175 is formed at a distance from the bottom of the semiconductor layer 7 toward the first main surface 3, and faces the base layer 6 across a portion of the semiconductor layer 7. It is preferable that the termination region 175 is formed at a distance from the middle of the semiconductor layer 7 toward the first main surface 3.
  • the termination region 175 may have a thickness (depth) approximately equal to the thickness (depth) of the outer body region 170.
  • the termination region 175 is spaced inward from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D) and is formed in the region between the periphery of the first main surface 3 and the outer body region 170.
  • the termination region 175 extends in a band along the outer body region 170 in a plan view.
  • the termination region 175 has a portion that extends in a band in the first direction X and a portion that extends in a band in the second direction Y in a plan view, and defines the active region 9 from multiple directions.
  • termination region 175 has an inner edge portion on the active region 9 side and an outer edge portion on the peripheral side of first main surface 3.
  • the inner edge portion of termination region 175 is connected to the outer edge portion of outer body region 170.
  • termination region 175 is electrically connected to outer body region 170. That is, in this embodiment, termination region 175 is electrically connected to multiple body regions 40 via outer body region 170.
  • the inner edge portion of termination region 175 is connected to the outer edge portion of outer body region 170 around the entire periphery.
  • termination region 175 (inner edge) has overlap region 176 that overlaps the outer edge of outer body region 170.
  • Overlap region 176 is a high-concentration region that includes the outer edge of outer body region 170 and the inner edge of termination region 175.
  • overlap region 176 includes both the p-type impurities of outer body region 170 and the p-type impurities of termination region 175, and has a p-type impurity concentration that is higher than both the p-type impurity concentration of outer body region 170 and the p-type impurity concentration of termination region 175.
  • the overlap region 176 extends in a band shape along the outer body region 170 in a plan view.
  • the overlap region 176 has a portion that extends in a band shape in the first direction X and a portion that extends in a band shape in the second direction Y in a plan view.
  • the overlap region 176 is partitioned into a polygonal ring shape (a square ring shape in this embodiment) having four sides parallel to the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the semiconductor device 1 may have a relatively high-concentration p-type well region (176) instead of the overlap region 176.
  • the well region (176) has a p-type impurity concentration higher than both the p-type impurity concentration of the outer body region 170 and the p-type impurity concentration of the termination region 175.
  • the p-type impurity concentration of the well region (176) is higher than the p-type impurity concentration of the body region 40.
  • the semiconductor device 1 includes a second high concentration p region 177 formed in the surface layer portion of the first main surface 3 in the peripheral region 10.
  • the second high concentration p region 177 is formed in the first main surface 3.
  • the second high concentration p region 177 is formed in the peripheral region 10 so as to straddle the surface layer portion of the outer body region 170 and the surface layer portion of the termination region 175.
  • the second high concentration p region 177 is formed adjacent to the first high concentration p region 83 in the second direction Y in a surface layer portion of the boundary portion between the body region 40 and the outer body region 170.
  • the second high concentration p region 177 is connected to the first high concentration p region 83.
  • the impurity concentration of the second high concentration p region 177 may have a p-type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less as a peak value.
  • the second high concentration p region 177 may have a p-type impurity concentration approximately equal to that of the first high concentration p region 83.
  • the second high concentration p region 177 may have a depth approximately equal to that of the first high concentration p region 83.
  • the semiconductor device 1 includes a third high concentration p region 178 formed in the surface layer of the first main surface 3 in the peripheral region 10.
  • the third high concentration p region 178 is embedded between the outer body region 170 and the termination region 175, and the drift region 8 in the peripheral region 10.
  • the third high concentration p region 178 extends in a layer shape along the first main surface 3.
  • the third high concentration p region 178 is connected to the outer body region 170, the termination region 175, and the drift region 8.
  • Third high concentration p region 178 may have a peak p-type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less. Third high concentration p region 178 may have a p-type impurity concentration substantially equal to that of first high concentration p region 83. Third high concentration p region 178 may have a p-type impurity concentration substantially equal to that of second high concentration p region 177.
  • the depletion layer extending from third high concentration p region 178 can improve the breakdown voltage (e.g., breakdown voltage).
  • the semiconductor device 1 includes a ring-shaped (specifically, substantially square ring-shaped) peripheral wiring structure 34 along the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3.
  • a ring-shaped (specifically, substantially square ring-shaped) peripheral wiring structure 34 along the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3.
  • the formation area of the peripheral wiring structure 34 is shown hatched in Figures 11, 28, 32, etc.
  • the peripheral wiring layer 195 (peripheral wiring structure 34) is formed at a distance from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D) toward the active region 9, and extends in a strip shape along the active region 9.
  • the second wiring width WW2 is wider than the wiring width of the source wiring 23.
  • the second wiring width WW2 of the second structure 34B is approximately equal to the first wiring width WW1.
  • the second wiring width WW2 may be wider than the first wiring width WW1, or narrower than the first wiring width WW1.
  • the second wiring width WW2 may be 10 ⁇ m or more and 100 ⁇ m or less.
  • the second structure 34B of the peripheral wiring structure 34 covers the terminal end 11A of the trench gate structure 11 and the eighth terminal end 207 of the third dummy trench structure 202 in the peripheral region 10 of the first main surface 3. As a result, the second structure 34B is electrically connected to the trench gate structure 11 and the third dummy trench structure 202.
  • the second structure 34B of the peripheral wiring structure 34 includes a connection wiring portion 194 that connects to the buried bodies 43 at the end portions of the multiple trench gate structures 11.
  • the connection wiring portion 194 extends in the vertical direction Z and connects the inner periphery of the peripheral wiring layer 195 to the buried bodies 43 at the end portions of the multiple trench gate structures 11.
  • the third structure 34C as an example of the second wiring portion extends in a strip shape in the first direction X on the other side (the third side surface 5C side) of the second direction Y relative to the active region 9. Both end portions of the third structure 34C are connected to the second structure 34B and the fourth structure 34D, respectively (only the second structure 34B is shown in FIG. 27).
  • the third structure 34C extends from the end of the second structure 34B on the third side surface 5C side along the third side surface 5C in a planar view.
  • the third structure 34C extends from the end portion 18D (FIG. 3) of the second portion 18B of the second gate wiring 18 along the third side surface 5C in a planar view.
  • the third structure 34C faces the outer body region 170, sandwiching the second insulating film 179 (FIG. 29).
  • the third structure 34C does not face the termination region 175.
  • the third wiring width (second width) WW3 of the third structure 34C is narrower than the first wiring width WW1 (FIG. 11) (WW3 ⁇ WW1).
  • the third wiring width WW3 is narrower than the second wiring width WW2 (WW3 ⁇ WW2).
  • the third wiring width WW3 is narrower than the wiring width W17 (FIG. 28) of the second portion 17B of the first gate wiring 17 and the wiring width W18 (FIG. 3) of the second portion 18B of the second gate wiring 18.
  • the third wiring width WW3 may be approximately equal to the wiring widths W17, W18 of the second portion 18B, or may be wider than the wiring widths W17, W18 of the second portion 18B.
  • the third wiring width WW3 is narrower than the wiring width of the source wiring 23.
  • the third wiring width WW3 may be 0.1 to 0.8 times the second wiring width WW2.
  • the third wiring width WW3 may have a value that falls within any one of the following ranges of 0.1 to 0.2 times, 0.2 to 0.3 times, 0.3 to 0.4 times, 0.4 to 0.5 times, 0.5 to 0.6 times, or 0.6 to 0.8 times the second wiring width WW2 (fourth wiring width WW4).
  • the third wiring width WW3 is preferably 0.3 to 0.6 times the second wiring width WW2.
  • the fourth structure 34D (FIG. 4) of the peripheral wiring structure 34 covers the terminal end 11A of the trench gate structure 11 and the eighth terminal end 207 of the third dummy trench structure 202 in the peripheral region 10 of the first main surface 3. As a result, the fourth structure 34D is electrically connected to the trench gate structure 11 and the third dummy trench structure 202.
  • the fourth structure 34D as an example of a first wiring portion extends in a band shape in the second direction Y on the other side (the fourth side surface 5D side) of the first direction X relative to the active region 9.
  • the fourth structure 34D overlaps with the second portion 18B (FIG. 3) of the second gate wiring 18 in a plan view.
  • the fourth structure 34D has a shape that is symmetrical to the second structure 34B with respect to a center line (not shown) that extends in the second direction Y and passes through the center of the active region 9. Therefore, detailed illustrations of the fourth structure 34D are omitted, and the explanation of the second structure 34B is used.
  • the fourth structure 34D is formed below the second portion 18B (FIG. 3) of the second gate wiring 18.
  • the fourth structure 34D faces the outer body region 170 with the second insulating film 179 (FIG. 29) interposed therebetween.
  • the fourth structure 34D does not face the termination region 175 (FIG. 28).
  • the inner periphery of the fourth structure 34D is located closer to the active region 9 than the inner periphery of the second portion 18B of the second gate wiring 18 (FIG. 3).
  • the outer periphery of the fourth structure 34D is located closer to the periphery of the first main surface 3 than the outer periphery of the second portion 18B of the second gate wiring 18.
  • the fourth wiring width WW4 of the fourth structure 34D is wider than the wiring width W18 (FIG. 3) of the gate wiring 16 (second portion 18B of the second gate wiring 18).
  • the fourth wiring width (first width) WW4 is wider than the wiring width of the source wiring 23.
  • the fourth wiring width WW4 is wider than the third wiring width WW3 (FIG. 31) (WW4>WW3).
  • the fourth wiring width WW4 may be wider than the first wiring width WW1 or narrower than the first wiring width WW1.
  • the fourth wiring width WW4 may be wider than the second wiring width WW2 or narrower than the second wiring width WW2.
  • the fourth wiring width WW4 may be 10 ⁇ m or more and 100 ⁇ m or less.
  • the peripheral wiring layer 195 includes an upper wiring layer 181 and a lower wiring layer 182 that are located at different depth positions in the vertical direction Z.
  • the lower wiring layer 182 is disposed on the active region 9 side, and the upper wiring layer 181 is disposed on the end face side of the chip 2.
  • the upper wiring layer 181 and the lower wiring layer 182 are flat and extend along the first direction X and the second direction Y.
  • the peripheral wiring layer 195 includes connection wiring that electrically and mechanically connects the upper wiring layer 181 and the lower wiring layer 182.
  • the connection wiring extends in the vertical direction Z and connects the outer periphery of the lower wiring layer 182 to the inner periphery of the upper wiring layer 181.
  • the second insulating film 179 is disposed below the peripheral wiring layer 195.
  • the second insulating film 179 includes a thick film 185 disposed below the upper wiring layer 181 and a thin film 186 formed below the lower wiring layer 182.
  • the thin film 186 is thinner than the thick film 185.
  • the thin film 186 may be the same thickness as the first insulating film 131. Referring to FIG. 24, the thin film 186 is connected to the first insulating film 131 at the boundary between the peripheral region 10 and the active region 9.
  • the semiconductor device 1 includes a second silicide layer 184 formed on the surface of the peripheral wiring layer 195.
  • the second silicide layer 184 covers the upper surface 187A, the inner side surface 187B, and the outer side surface 187C (FIG. 37) of the peripheral wiring layer 195.
  • the second silicide layer 184 is a polycide portion formed by silicidizing the polysilicon of the peripheral wiring layer 195.
  • the second silicide layer 184 may be referred to as a "second metal semiconductor compound layer," a "second silicide layer (polycide layer),” a “second silicide region (polycide region),” etc.
  • the second silicide layer 184 includes a first covering layer covering the top surface 187A of the surrounding wiring layer 195, a second covering layer covering the inner surface 187B of the surrounding wiring layer 195, and a third covering layer covering the outer surface 187C ( Figure 37) of the surrounding wiring layer 195.
  • the first covering layer of the second silicide layer 184 covers the entire top surface 187A of the surrounding wiring layer 195.
  • the inner periphery of the first covering layer of the second silicide layer 184 is exposed to the inner surface 187B of the surrounding wiring layer 195.
  • the second coating layer of the second silicide layer 184 covers the entire inner surface 187B of the surrounding wiring layer 195.
  • the upper end of the second coating layer of the second silicide layer 184 is exposed to the upper surface 187A of the surrounding wiring layer 195.
  • the third coating layer of the second silicide layer 184 covers the entire outer surface 187C ( Figure 37) of the surrounding wiring layer 195.
  • the upper end of the third coating layer of the second silicide layer 184 is exposed to the upper surface 187A of the surrounding wiring layer 195.
  • the second silicide layer 184 may include at least one of Ti silicide, Ni silicide, Co silicide, Mo silicide, and W silicide.
  • the second silicide layer 184 is preferably made of Ti silicide, Ni silicide, or Co silicide.
  • the thickness of the second silicide layer 184 may be flat and aligned with the surface (upper surface 187A, inner surface 187B, and outer surface 187C) of the surrounding wiring layer 195.
  • the semiconductor device 1 includes an insulating layer 13.
  • the insulating layer 13 includes a third interlayer insulating layer 180 that covers the peripheral region 10.
  • the third interlayer insulating layer 180 may be referred to as an "insulating film," an "interlayer film,” an “intermediate insulating film,” etc.
  • the third interlayer insulating layer 180 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the third interlayer insulating layer 180 may have a stacked structure.
  • the third interlayer insulating layer 180 may have a single layer structure.
  • the third interlayer insulating layer 180 covers the upper, inner, and outer sides of the peripheral wiring layer 195. In other words, the third interlayer insulating layer 180 covers the upper surface 187A and inner surface 187B of the peripheral wiring layer 195 via the second silicide layer 184. Although not shown, the third interlayer insulating layer 180 collectively covers the outer body region 170, the termination region 175, and multiple field regions 36 in the peripheral region 10.
  • the semiconductor device 1 includes at least one (in this embodiment, multiple) gate openings 188 formed in the third interlayer insulating layer 180 in the peripheral region 10.
  • the multiple gate openings 188 are formed in a portion of the third interlayer insulating layer 180 that covers the peripheral wiring layer 195.
  • the multiple gate openings 188 penetrate the third interlayer insulating layer 180 and expose the upper surface 187A of the peripheral wiring layer 195 through the second silicide layer 184.
  • the multiple gate openings 188 are formed at intervals along the peripheral wiring structure 34 (peripheral wiring layer 195).
  • the multiple gate openings 188 may be formed in a quadrangular (square), rectangular, hexagonal, circular, or other shape in a plan view.
  • the multiple gate openings 188 may be formed in a band shape extending along the peripheral wiring structure 34 in a plan view.
  • the semiconductor device 1 may have a single gate opening 188.
  • the single gate opening 188 may be formed in a band shape extending along the peripheral wiring structure 34.
  • the semiconductor device 1 includes at least one (in this embodiment, multiple) outer openings 190 formed in the third interlayer insulating layer 180 in the peripheral region 10.
  • the multiple outer openings 190 are formed in a portion of the third interlayer insulating layer 180 that covers the termination region 175.
  • the multiple outer openings 190 penetrate the third interlayer insulating layer 180 and expose the termination region 175.
  • the multiple outer openings 190 are formed in a portion of the third interlayer insulating layer 180 that covers the overlap region 176 of the termination region 175 and expose the overlap region 176.
  • the multiple outer openings 190 may expose the outer body region 170 instead of or in addition to the termination region 175 (overlap region 176).
  • the multiple outer openings 190 are formed at intervals along the terminal region 175 (overlap region 176).
  • the multiple outer openings 190 may be formed in a quadrangular (square), rectangular, hexagonal, circular, or other shape in a plan view.
  • the multiple outer openings 190 may be formed in a band shape extending along the terminal region 175 (overlap region 176) in a plan view.
  • the semiconductor device 1 may have a single outer opening 190.
  • the single outer opening 190 may be formed in a band shape extending along the termination region 175 (overlapping region 176).
  • the single outer opening 190 may have a portion extending in a band shape in the first direction X and a portion extending in a band shape in the second direction Y in a plan view.
  • the gate wiring 16 is selectively routed over the third interlayer insulating layer 180 and transmits a gate potential to the peripheral wiring structure 34.
  • the gate wiring 16 is routed over the portion of the third interlayer insulating layer 180 that covers the peripheral wiring structure 34 (i.e., over the outer periphery region 10) and is electrically connected to the peripheral wiring structure 34 (peripheral wiring layer 195) through multiple gate openings 188.
  • the gate wiring 16 is formed on the first main surface 3 so as to cover the third interlayer insulating layer 180.
  • the gate wiring 16 has a layered structure including a barrier layer 196 and a main body layer 197, which are layered in this order from the first main surface 3 side.
  • the barrier layer 196 is formed in a film shape along the first main surface 3.
  • the barrier layer 196 is in contact with the second high concentration p region 177.
  • the barrier layer 196 may include at least one of a Ti layer, a Pd layer, a Cr layer, a V layer, a Mo layer, a W layer, a Pt layer, and a Ni layer.
  • the thickness of the barrier layer 196 may be 0.05 ⁇ m or more and 0.3 ⁇ m or less.
  • the thickness of the barrier layer 196 is preferably 0.1 ⁇ m or more and 0.2 ⁇ m or less.
  • the main body layer 197 is formed on the barrier layer 196.
  • the main body layer 197 covers the entire main surface of the barrier layer 196.
  • the thickness of the main body layer 197 exceeds the thickness of the barrier layer 196.
  • the thickness of the barrier layer 196 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the main body layer 197 is preferably 3 ⁇ m or more and 6 ⁇ m or less.
  • the gate wiring 16 (first gate wiring 17, second gate wiring 18) is disposed to face the surrounding wiring layer 195 with the third interlayer insulating layer 180 in between, and extends in a strip shape along the surrounding wiring layer 195.
  • the gate wiring 16 (first gate wiring 17, second gate wiring 18) collectively covers, in a film-like manner, the region of the third interlayer insulating layer 180 in which the multiple gate openings 188 are formed.
  • the gate wiring 16 includes a plurality of first connection electrode portions 191 that penetrate into a plurality of gate openings 188 and are connected to the surrounding wiring layer 195.
  • the plurality of first connection electrode portions 191 correspond one-to-one to the plurality of gate openings 188.
  • the first connection electrode portions 191 have a portion that covers the second silicide layer 184 of the surrounding wiring layer 195 in a film-like manner at the bottom of each gate opening 188, and are mechanically and electrically connected to the second silicide layer 184.
  • the multiple first connection electrode portions 191 are formed in the first structure 34A, the second structure 34B, the fourth structure 34D, and the fifth structure 34E ( Figure 35) of the surrounding wiring structure 34.
  • the semiconductor device 1 includes the source wiring 23.
  • the source wiring 23 is extended above the third interlayer insulating layer 180 to above the termination region 175, and is electrically connected to the termination region 175 via a plurality of outer openings 190.
  • the source wiring 23 transmits the source potential applied to the source pad 20 to the termination region 175.
  • the source wiring 23 extends in a strip shape along the termination region 175 (overlap region 176).
  • the source wiring 23 has a plurality of second connection electrode portions 192 that penetrate into a plurality of outer openings 190.
  • the plurality of second connection electrode portions 192 correspond one-to-one to the plurality of outer openings 190.
  • the second connection electrode portions 192 cover the first main surface 3 in a film-like manner at the bottom of the outer opening 190, and are electrically connected to the first main surface 3 (chip 2).
  • the second connection electrode portion 192 is electrically connected to the termination region 175 (overlap region 176) at the bottom of the outer opening 190.
  • the first gate wiring 17 and the second gate wiring 18 have terminal ends 17D, 18D at the corner C of the chip 2. Therefore, the first gate wiring 17 and the second gate wiring 18 do not have a portion that extends from the terminal ends 17D, 18D of the second portions 17B, 18B along the third side surface 5C. If a portion extending along the third side surface 5C is to be provided, it is necessary to bend the first gate wiring 17 and the second gate wiring 18 at the corner C of the chip 2.
  • the terminal ends 17D, 18D of the gate wiring 16 are not disposed in the region between the periphery of the active region 9 on the third side surface 5C side and the third side surface 5C of the chip 2. More specifically, referring to FIG. 27, the terminal ends 17D, 18D of the gate wiring 16 (first gate wiring 17 and second gate wiring 18) are retreated to the first side surface 5A side (opposite the third side surface 5C (second end face) side) at the corner C of the chip 2 so as not to face the arc corner portion 45A in the first direction X in a plan view.
  • the periphery of the active region 9 on the third side surface 5C side can be positioned closer to the third side surface 5C. This increases the area ratio of the active region 9 to the entire chip 2.
  • the surface of the chip 2 can be effectively utilized, improving loss.
  • the third wiring width WW3 is narrower than the first wiring width WW1, the second wiring width WW2, and the fourth wiring width WW4 (WW3 ⁇ WW1, WW3 ⁇ WW2, WW3 ⁇ WW4). Therefore, the periphery of the active region 9 on the third side surface 5C side can be positioned even closer to the third side surface 5C. This makes it possible to more effectively increase the area ratio of the active region 9 to the entire first main surface 3.
  • FIG. 34 is an enlarged view of the portion surrounded by dashed line XXXIV in FIG. 4.
  • FIG. 35 is an enlarged view of the portion surrounded by dashed line XXXV in FIG. 34.
  • FIG. 36 is a cross-sectional view taken along line XXXVI-XXXVI shown in FIG. 35.
  • FIG. 37 is a cross-sectional view taken along line XXXVII-XXXVII shown in FIG. 35.
  • FIG. 38 is a cross-sectional view taken along line XXXVIII-XXXVIII shown in FIG. 35.
  • FIG. 39A is a plan view of a second embodiment of the connection structure portion 216, and corresponds to FIG. 35.
  • FIG. 39B is a plan view of a third embodiment of the connection structure portion 216, and corresponds to FIG. 35.
  • the peripheral wiring structure 34 includes a fifth structure 34E and a sixth structure 34F that are arranged in the region surrounding the gate pad 15 in the outer periphery region 10. For clarity, the formation region of the peripheral wiring structure 34 is shown hatched in Figures 34 and 35.
  • the fifth structure 34E which is an example of the second structure portion, is a pair of structures.
  • the fifth structure 34E is formed in a strip shape extending in the second direction Y from the first structure 34A toward the third side surface 5C.
  • the fifth structure 34E sandwiches the active region 9 in the first direction X between the second structure 34B and the fourth structure 34D.
  • the fifth structure 34E on one side in the first direction X overlaps in a planar view with the strip portion 17F of the connection portion 17C of the first gate wiring 17 that extends along the second direction Y.
  • the fifth structure 34E on the other side in the first direction X overlaps in a planar view with the strip portion 18F of the connection portion 18C of the second gate wiring 18 that extends along the second direction Y.
  • the inner periphery (the periphery on the active region 9 side) of the fifth structure 34E is located closer to the active region 9 than the inner periphery (the periphery on the active region 9 side) of the strip portion 17F and strip portion 18F.
  • the outer periphery (the periphery on the opposite side to the active region 9 side) of the fifth structure 34E is located closer to the active region 9 than the outer periphery (the periphery on the opposite side to the active region 9 side) of the strip portion 17F and strip portion 18F.
  • the wiring width of the fifth structure 34E is wider than the wiring width of the gate wiring 16 (strip portion 17F and strip portion 18F).
  • the wiring width of the fifth structure 34E is wider than the wiring width of the source wiring 23.
  • the fifth structure 34E of the peripheral wiring structure 34 covers the terminal end 11A of the trench gate structure 11 and the eighth terminal end 207 of the third dummy trench structure 202 in the peripheral region 10 of the first main surface 3. As a result, the fifth structure 34E is electrically connected to the trench gate structure 11 and the third dummy trench structure 202.
  • the gate wiring 16 includes a plurality of first connection electrode portions 191 that penetrate into a plurality of gate openings 188 and are connected to the surrounding wiring structure 34 (surrounding wiring layer 195).
  • the surrounding wiring structure 34 has a contact portion (third contact portion) 193 that is electrically connected to the first structure portion 215.
  • the contact portion (third contact portion) 193 is formed in the first structure 34A, the second structure 34B, the fourth structure 34D, and the fifth structure 34E of the surrounding wiring structure 34.
  • the sixth structure 34F connects the inner ends (the third side surface 5C side) of a pair of fifth structures 34E and is formed in a band shape extending in the first direction X.
  • the sixth structure 34F overlaps, in a plan view, with a second band-shaped portion 17G of the connection portion 17C of the first gate wiring 17 that extends along the first direction X, and a band-shaped portion 18G of the connection portion 18C of the second gate wiring 18 that extends along the first direction X.
  • the inner periphery of the sixth structure 34F (the periphery on the active region 9 side) is located closer to the active region 9 than the inner periphery of the second band portion 17G and band portion 18G (the periphery on the active region 9 side).
  • the outer periphery of the sixth structure 34F (the periphery on the opposite side to the active region 9 side) is located closer to the active region 9 than the outer periphery of the second band portion 17G and band portion 18G.
  • the wiring width of the sixth structure 34F is wider than the wiring width of the gate wiring 16 (strip portion 17F and strip portion 18F).
  • the wiring width of the sixth structure 34F is wider than the wiring width of the source wiring 23.
  • the semiconductor device 1 includes a third silicide layer 211 formed on the surface of the resistive wiring layer 210.
  • the third silicide layer 211 covers an upper surface 212 and an outer side surface 213 of the resistive wiring layer 210.
  • the third silicide layer 211 is a polycide portion formed by silicidizing the polysilicon of the resistive wiring layer 210.
  • the third silicide layer 211 may be referred to as a "third metal semiconductor compound layer," a "third silicide layer (polycide layer),” a "third silicide region (polycide region),” etc.
  • the resistive wiring layer 210 is covered by a third interlayer insulating layer 180.
  • the third interlayer insulating layer 180 covers not only the surrounding wiring layer 95 but also the upper and side surfaces of the resistive wiring layer 210. In other words, the third interlayer insulating layer 180 covers the upper surface 212 and outer surface 213 of the resistive wiring layer 210 via the third silicide layer 211.
  • the resistive wiring layer 210 includes a first structural portion 215 and two (a pair) connecting structure portions 216 that sandwich the first structural portion 215 in the first direction X.
  • the first structural portion 215 and the two connecting structure portions 216 are integrally formed.
  • the outer periphery of the first structural portion 215 and the outer periphery of the connecting structure portion 216 are aligned with each other.
  • the multiple first contact openings 217 may be formed in a quadrangular (square), rectangular, hexagonal, circular, or other shape in a plan view.
  • the semiconductor device 1 may have a single first contact opening 217.
  • the single first contact opening 217 may be formed in a band shape extending in the first direction X along the first structural portion 215 in a plan view.
  • the gate pad 15 includes a plurality of third connection electrode portions 218 that penetrate into the plurality of first contact openings 217 and are connected to the first structural portion 215.
  • the plurality of third connection electrode portions 218 correspond one-to-one to the plurality of first contact openings 217.
  • the third connection electrode portion 218 has a portion that covers the third silicide layer 211 of the resistive wiring layer 210 in a film-like manner at the bottom of the first contact opening 217, and is mechanically and electrically connected to the third silicide layer 211.
  • the first structural portion 215 has a first contact portion 219 that is electrically connected to the gate pad 15 in an area defined by the first contact openings 217.
  • the multiple second contact openings 220 may be formed in a quadrangular (square), rectangular, hexagonal, circular, or other shape in a plan view.
  • the semiconductor device 1 may have a single second contact opening 220.
  • the single second contact opening 220 may be formed in a band shape extending in the first direction X along the first structural portion 215 in a plan view.
  • the second opposing distance WF2 is adjusted appropriately depending on the resistance value to be achieved. That is, the resistance value of the first structural portion 215 is adjusted not only by increasing or decreasing the resistor thickness TR and the resistor length L11, but also by increasing or decreasing the second opposing distance WF2.
  • the second opposing distance WF2 may be less than 0.5 times the second opposing width IF2.
  • the second opposing distance WF2 may have a value that belongs to any one of the ranges of 0.1 to 0.2 times, 0.2 to 0.3 times, or 0.4 to 0.5 times the second opposing width IF2.
  • the second opposing distance WF2 may be 0.5 times or more the second opposing width IF2.
  • connection structure portion 216 is a region sandwiched in the first direction X by the first structure portion 215 and the first structure 34A.
  • the connection structure portion 216 has an outer shape that is rectangular in plan view.
  • the connection structure portion 216 faces the first periphery 15A of the gate pad 15 in the second direction Y in plan view.
  • the connection structure portion 216 may be aligned with the first periphery 15A in plan view.
  • connection structure portion 216, the first structure portion 215, the first structure 34A, and the fifth structure 34E are included in the wiring structure 230, which is part of the polysilicon wiring layer 33 (FIG. 4).
  • the connection structure portion 216 and the first structure portion 215 are included in the resistive wiring layer 210, and the first structure 34A and the fifth structure 34E are included in the surrounding wiring layer 195.
  • the wiring structure 230 includes a wiring layer formed on the first main surface 3.
  • the second opposing distance WF2 between the second contact portion 222 and the outer edge 215A of the first structural portion 215 is narrower than the second opposing width IF2 (WF2 ⁇ IF2).
  • the second contact portion 222 faces the connection structural portion 216 in the first direction X.
  • the bottom surface 223 of the first structural portion 215, the bottom surface 224 of the connecting structural portion 216, and the bottom surface 225 of the first structure 34A are in the same plane (a plane parallel to the first main surface 3).
  • the lower portion (bottom surface 224) of the connecting structural portion 216, the lower portion (bottom surface 223) of the first structural portion 215, and the lower portion (bottom surface 225) of the first structure 34A are at the same depth position.
  • the lower surface 223 of the first structural part 215 is flush with the lower surface 224 of the connecting structural part 216.
  • the lower surface 224 of the connecting structural part 216 is flush with the lower surface 225 of the first structure 34A.
  • the bottom surface of the fifth structure 34E is at the same depth as the bottom surface 225 of the first structure 34A. Therefore, the bottom surface of the fifth structure 34E has the same plane (a plane parallel to the first main surface 3) as the bottom surface 223 of the first structure portion 215, the bottom surface 224 of the connection structure portion 216, and the bottom surface 225 of the first structure 34A. In other words, the bottom surface of the wiring structure 230 has the same plane.
  • the resistor thickness TR has a thickness equal to the surrounding thickness TA.
  • the resistor thickness TR may be thicker than the surrounding thickness TA, or may be thinner than the surrounding thickness TA.
  • an external gate potential applied to the gate pad 15 is transmitted to the multiple trench gate structures 11.
  • the first path RT1 is a current path from the gate pad 15 to the multiple trench gate structures 11 through the first structure portion 215, the gate wiring 16 (connection wiring 16A), and at least one of the first structure 34A and the fifth structure 34E.
  • the second path RT2 is a current path that runs from the gate pad 15 through the first structure portion 215, the connection structure portion 216, and at least one of the first structure 34A and the fifth structure 34E of the peripheral wiring structure 34 to the multiple trench gate structures 11.
  • the gate wiring 16 (connection wiring 16A) made of metal wiring has a lower resistance than the connection structure portion 216 made of polysilicon. Moreover, the second opposing width IF2 of the connection structure portion 216 is narrow (narrower than the first opposing width IF1). Therefore, the current that reaches the first structure portion 215 from the gate pad 15 is more likely to flow through the gate wiring 16 (connection wiring 16A) than through the connection structure portion 216. In other words, the first path RT1 is selected with priority over the second path RT2 as the current path from the gate pad 15 to the multiple trench gate structures 11.
  • connection structure portion 216 in the wiring structure 230 is eliminated.
  • the polysilicon is removed from the wiring structure 230 at the formation position of the connection structure portion 216, and the first structure portion 215 is separated from the first structure 34A and the fifth structure 34E in the first direction X.
  • the third interlayer insulating layer 180 then enters between the first structure portion 215 and the first structure 34A and the fifth structure 34E.
  • an uneven shape is created in the wiring structure 230 due to the removal of the polysilicon layer.
  • the wiring structure 230 has an uneven shape, there is a risk that a bias in the stress distribution will occur in the wiring structure 230 (polysilicon wiring layer 33).
  • the first structure portion 215 is connected to the first structure 34A and the fifth structure 34E by the connection structure portion 216. Since the first structure portion 215 and the first structure 34A are not separated, it is possible to reduce the uneven shape of the wiring structure 230. This makes it possible to suppress or prevent bias in the stress distribution in the wiring structure 230 (part of the polysilicon wiring layer 33).
  • the bottom surface of the wiring structure 230 has the same plane. Therefore, it is possible to more effectively suppress or prevent bias in the stress distribution in the wiring structure 230 (polysilicon wiring layer 33).
  • the first path RT1 is selected with priority over the second path RT2 as the current path from the gate pad 15 to the multiple trench gate structures 11. This ensures an optimal current path. Therefore, even if the first structure portion 215 is electrically connected to the first structure 34A and the fifth structure 34E, no problems associated with this are caused.
  • connection structure part 216 relating to the first embodiment ( Figure 35).
  • the second opposing width IF2 is equal to the first opposing width IF1.
  • the second opposing width IF2 is wider than both the first opposing distance WF1 and the second opposing distance WF2.
  • the first opposing distance WF1 is narrower than the second opposing width IF2.
  • both the first contact portion 219 and the second contact portion 222 face the connection structure portion 216 in the first direction X.
  • Figure 40 is an enlarged view of the portion surrounded by dashed line XL in Figure 4.
  • Figure 41 is an enlarged view of the portion surrounded by dashed line XLI in Figure 4.
  • Figure 42 is an enlarged view of the portion surrounded by dashed line XLII in Figure 4.
  • both terminal ends 11A of the multiple trench gate structures 11 are electrically connected to the second structure 34B and the fourth structure 34D of the surrounding wiring structure 34, respectively.
  • the terminal ends 11A of both trench gate structures 11 are the portions at the first outer edge position (first position) P1 of the trench gate structure 11 in the first direction X, and the portions at the second outer edge position (first position) P2 of the trench gate structure 11 in the first direction X. That is, both terminal ends 11A of the trench gate structure 11 are electrically connected to the second portions 17B and 18B of the gate wiring 16 via both the second structures 34B and the fourth structures 34D, respectively.
  • the multiple connection wiring structures 35 cross the multiple mesa portions 46 extending in a stripe shape in the second direction Y in a line shape.
  • the multiple connection wiring structures 35 are connected to the trench gate structure 11 extending in a stripe shape.
  • the multiple connection wiring structures 35 are connected to the intermediate portion 11M of the trench gate structure 11.
  • the intermediate portion 11M is a portion at the intermediate position PM of the trench gate structure 11 in the first direction X.
  • connection wiring structures 35 electrically connect the trench gate structure 11 to the first portions 17A, 18A ( Figure 3) of the gate wiring 16.
  • a plurality of connection portions 151 with the connection wiring structures 35 are formed in the intermediate portion 11M of the trench gate structure 11.
  • the plurality of connection portions 151 are formed at a plurality of locations in the first direction X in the trench gate structure 11.
  • the gate signal applied to the first portion 17A, 18A (FIG. 3) of the gate wiring 16 is transmitted to the trench gate structure 11 not only through the second portion 17B, 18B of the gate wiring 16 but also through the multiple connection wiring structures 35.
  • the multiple connection wiring structures 35 arranged in the region close to the second portion 17B of the gate wiring 16 are referred to as the first connection wiring structure 35A, the second connection wiring structure 35B, the third connection wiring structure 35C, and the fourth connection wiring structure 35D, in order from the second portion 17B side of the gate wiring 16.
  • the multiple connection wiring structures 35 arranged in the region close to the second portion 18B of the gate wiring 16 are arranged symmetrically with the multiple connection wiring structures 35 arranged in the region close to the second portion 17B of the gate wiring 16, with the third gate wiring 19 as the center. Therefore, common components are denoted by the same reference symbols as in Figure 40, and description thereof will be omitted.
  • the third gate wiring 19 is electrically connected to a plurality of trench gate structures 11. As described above, the third gate wiring 19 extends in the second direction Y from the gate pad position (third position) P3, which is the same as the gate pad 15 in the first direction X. In this embodiment, the gate pad position P3 is the center position of the gate pad 15 in the first direction X. Specifically, the third gate wiring 19 is connected to all trench gate structures 11 that face the third gate wiring 19 in the vertical direction Z in a plan view at the gate pad position P3. The third gate wiring 19 may be connected to the trench gate structures 11 using a part of the polysilicon wiring layer 33. The third gate wiring 19 may be connected to the trench gate structures 11 using another wiring layer.
  • the first connection wiring structure 35A is disposed on the third gate wiring 19 side (gate pad 15 side) with a distance I11 in the first direction X from the second structure 34B (fourth structure 34D).
  • the second connection wiring structure 35B is disposed on the third gate wiring 19 side (gate pad 15 side) with a distance I12 in the first direction X from the first connection wiring structure 35A.
  • the third connection wiring structure 35C is disposed on the third gate wiring 19 side (gate pad 15 side) with a distance I13 in the first direction X from the second connection wiring structure 35B.
  • the fourth connection wiring structure 35D is disposed on the third gate wiring 19 side (gate pad 15 side) with a distance I14 in the first direction X from the third connection wiring structure 35C.
  • the intervals I13 and I14 are both the first interval IA.
  • the intervals I11 and I12 are both the second interval IB.
  • the second interval IB is wider than the first interval IA. That is, the intervals I11 and I12 are wider than the intervals I13 and I14 (I11>II3, I11>I14, I12>II3, I12>I14).
  • the interval I10 between the first connection wiring structure 35A and the second portion 17B of the first gate wiring 17 (the second portion 18B of the second gate wiring 18) is wider than the intervals I11 and I12 (I10>I11, I10>I12).
  • the first interval IA may be 100 ⁇ m or more and 300 ⁇ m or less. It is preferable that the first interval IA is 150 ⁇ m or more and 250 ⁇ m or less.
  • the second interval IB may be 1.2 to 2.5 times the first interval IA.
  • the second interval IB may have a value that falls within any one of the following ranges: 1.2 to 1.5 times, 1.5 to 1.8 times, 1.8 to 2 times, 2 to 2.3 times, or 2.3 to 2.5 times the first interval IA.
  • connection wiring structures 35 arranged in the region close to the third gate wiring 19 between the third gate wiring 19 and the second portion 17B of the gate wiring 16 are referred to as the fifth connection wiring structure 35E, the sixth connection wiring structure 35F, the seventh connection wiring structure 35G, and the eighth connection wiring structure 35H, in order from the third gate wiring 19 side.
  • the fifth connection wiring structure 35E is disposed on the second structure 34B side (fourth structure 34D side) with a distance I15 in the first direction X from the third gate wiring 19.
  • the sixth connection wiring structure 35F is disposed on the second structure 34B side (fourth structure 34D side) with a distance I16 in the first direction X from the fifth connection wiring structure 35E.
  • the seventh connection wiring structure 35G is disposed on the second structure 34B side (fourth structure 34D side) with a distance I17 in the first direction X from the sixth connection wiring structure 35F.
  • the eighth connection wiring structure 35H is disposed on the second structure 34B side (fourth structure 34D side) with a distance I18 in the first direction X from the seventh connection wiring structure 35G.
  • interval I16 is the third interval IC.
  • Interval I17 and interval I18 are both the first interval IA.
  • the third interval IC is wider than the first interval IA.
  • interval I16 is wider than interval I17 and interval I18 (I16>I17, I16>I18).
  • interval I15 is wider than interval I16 (I15>I16).
  • the third interval IC may be 1.2 to 2.5 times the first interval IA.
  • the third interval IC may have a value that falls within one of the following ranges: 1.2 to 1.5 times, 1.5 to 1.8 times, 1.8 to 2 times, 2 to 2.3 times, or 2.3 to 2.5 times the second interval IB.
  • the multiple connection wiring structures 35 cross the multiple mesa portions 46 extending in a stripe shape in the second direction Y in a line shape.
  • the multiple connection wiring structures 35 are connected to the trench gate structures 11 extending in a stripe shape, and electrically connect the trench gate structures 11 and the gate wiring 16.
  • the trench gate structure 11 By connecting the multiple connection wiring structures 35 to the trench gate structure 11, the trench gate structure 11 has connection parts 151 with the connection wiring structures 35 at multiple locations in the first direction X.
  • the gate signal is transmitted from the gate wiring 16 to the trench gate structure 11 using a path that passes through the connection wiring structures 35 and reaches the connection parts 151 of the trench gate structure 11.
  • the gate signal is transmitted through multiple connection parts 151 formed at multiple locations in the first direction X, so that the signal transmission distance from the gate wiring 16 can be shortened in each part of the trench gate structure 11. This allows the gate signal from the gate wiring 16 to be transmitted to each part of the trench gate structure 11 in a short time. Therefore, even if the chip 2 becomes larger and the trench gate structure 11 becomes longer in the first direction X, signal delay can be suppressed.
  • the gate signal would be transmitted to the trench gate structure 11 only through the second parts 17B, 18B of the gate wiring 16 that are connected to the terminal end 11A of the trench gate structure 11.
  • the distance from the gate wiring 16 would be long in the part of the trench gate structure 11 that is far from the terminal end 11A (the part close to the third gate wiring 19), and signal delays may occur.
  • the trench gate structure 11 becomes longer in the first direction X as the chip 2 becomes larger, the problem of signal delays may become apparent.
  • the gate signal is transmitted to the trench gate structure 11 not only through the second parts 17B, 18B of the gate wiring 16 but also through the multiple connection wiring structures 35. Since the gate signal is transmitted through multiple connection parts 151 formed at multiple locations in the first direction X in the trench gate structure 11, the signal transmission distance from the gate wiring 16 can be shortened in each part of the trench gate structure 11.
  • the gate signal from the gate wiring 16 can be transmitted in a short time to the portion of the trench gate structure 11 that is far from the second portions 17B, 18B of the gate wiring 16 (the portion close to the third gate wiring 19). This makes it possible to suppress the occurrence of signal delays. Therefore, even if the chip 2 becomes larger and the trench gate structure 11 becomes longer in the first direction X, signal delays can be suppressed.
  • the terminal ends (terminal ends 17D, 18D (FIG. 3)) of the gate wiring 16 are not disposed in the region between the periphery of the active region 9 on the third side surface 5C side and the third side surface 5C of the chip 2.
  • the terminal end 11A of the trench gate structure 11 is connected to the second parts 17B and 18B of the gate wiring 16, and the middle part 11M of the trench gate structure 11 is connected to the connection wiring structure 35.
  • the second parts 17B, 18B of the gate wiring 16 have low resistance. Therefore, the gate signal is transmitted at a high speed in the second parts 17B, 18B of the gate wiring 16 to which the terminal end 11A of the trench gate structure 11 is connected.
  • the connection wiring structure 35 has high resistance. Therefore, the gate signal is transmitted at a low speed in the first parts 17A, 18A of the gate wiring 16 (FIG. 3) to which the intermediate part 11M of the trench gate structure 11 is connected.
  • the terminal end 11A of the trench gate structure 11 is far from the gate pad 15 ( Figure 3), so the signal transmission distance between the gate pad 15 is long.
  • the intermediate portion 11M of the trench gate structure 11 is closer to the gate pad 15 (third gate wiring 19) than the terminal end 11A of the trench gate structure 11, so the signal transmission distance between the gate pad 15 ( Figure 3) is short.
  • the second parts 17B and 18B of the gate wiring 16 which have a high signal transmission speed, are used to transmit the gate signal to the terminal end 11A of the trench gate structure 11, which has a long signal transmission distance.
  • the connection wiring structure 35 which has a low signal transmission speed, is used to transmit the gate signal to the middle part 11M of the trench gate structure 11, which has a short signal transmission distance.
  • the timing of the arrival of the gate signal at each point in the trench gate structure 11 can be made uniform. This improves the balance of signal transmission within the surface of the chip 2.
  • connection wiring structures 35 are arranged at intervals in the first direction X.
  • the plurality of connection wiring structures 35 cross the plurality of mesa portions 46 extending in a stripe shape in the second direction Y in a line shape. Therefore, the connection portions 151 between the trench gate structure 11 and the connection wiring structures 35 are formed at a plurality of locations in the first direction X of the trench gate structure 11.
  • the gate signal is transmitted through multiple connection parts 151 formed at multiple locations in the first direction X in the trench gate structure 11, the signal transmission distance from the gate wiring 16 can be shortened in each part of the trench gate structure 11. This allows the gate signal from the gate wiring 16 to be transmitted to each part of the trench gate structure 11 in a short time. This further improves the balance of signal transmission within the surface of the chip 2.
  • the spacing I13, I14 of the connection wiring structures 35 far from the second portions 17B, 18B is narrower than the spacing I12 of the connection wiring structures 35 closer to the second portions 17B, 18B.
  • the portion of the connection wiring structure 35 far from the second portions 17B, 18B has a higher arrangement density of the connection portions 151 than the portion of the connection wiring structure 35 close to the second portions 17B, 18B.
  • connection parts 151 can be increased in the part of the intermediate part 11M of the trench gate structure 11 that is far from the second parts 17B and 18B, so the signal transmission distance with the gate wiring 16 in this part can be shortened more effectively. This further improves the balance of signal transmission within the surface of the chip 2.
  • FIG. 43 is a plan view for explaining an example of the arrangement of a plurality of connection wiring structures 35 according to the second embodiment, and corresponds to FIG. 40.
  • FIG. 44 is a plan view for explaining an example of the arrangement of a plurality of connection wiring structures 35 according to the second embodiment, and corresponds to FIG. 42.
  • the interval I10 is wider than the intervals I11, I12, I13, and I14 (I10>I11, I10>I12, I10>I13, I10>I14).
  • the interval I15 may be wider than the first interval IA (I15>I16, I15>I17, I15>I18).
  • FIG. 45 is a plan view for explaining an example of the arrangement of a plurality of connection wiring structures 35 according to the third embodiment, and corresponds to FIG. 40.
  • FIG. 46 is a plan view for explaining an example of the arrangement of a plurality of connection wiring structures 35 according to the third embodiment, and corresponds to FIG. 42.
  • the wiring pitch of the multiple connection wiring structures 35 narrows toward the center of the region between the second portions 17B, 18B and the third gate wiring 19 in the first direction X.
  • interval I12 is narrower than interval I11.
  • Interval I13 is narrower than interval I12.
  • Interval I14 is narrower than interval I13 (I11>I12>I13>I14).
  • interval I10 may be wider than interval I11 (I10>I11).
  • interval I17 is narrower than interval I16.
  • Interval I18 is narrower than interval I17 (I16>I17>I18).
  • interval I15 may be wider than interval I16 (I15>I16).
  • FIG. 47 shows a first modified example in which the configuration of the first silicide layer 141 is changed.
  • a first silicide layer 141A is formed on the surface of the connection wiring layer 130 instead of the first silicide layer 141 (FIG. 14, etc.).
  • the first silicide layer 141A differs from the first silicide layer 141 (FIG. 14, etc.) in that it is partially formed on the surface of the connection wiring layer 130.
  • the first silicide layer 141A covers the upper surface 134 of the connection wiring layer 130.
  • the first silicide layer 141A exposes the first side surface 135 and the second side surface 136 of the connection wiring layer 130.
  • the first silicide layer 141A may contain at least one of Ti silicide, Ni silicide, Co silicide, Mo silicide, and W silicide.
  • the first silicide layer 141A is preferably made of Ti silicide, Ni silicide, or Co silicide.
  • the first silicide layer 141A is flat and conforms to the upper surface 134 of the connection wiring layer 130.
  • the thickness of the first silicide layer 141A is 0.01 to 0.2 times the connection width W1 (FIG. 13) of the connection wiring layer 130.
  • the first silicide layer 141A is formed in a band shape extending along the connection wiring layer 130 in a plan view. In other words, the extension direction of the first silicide layer 141A intersects with the off-direction of the SiC single crystal.
  • the first silicide layer 141A is formed at a distance inward from both the first side surface 135 and the second side surface 136 of the connection wiring layer 130, and exposes both the peripheral edge portion on the first side surface 135 side and the peripheral edge portion on the second side surface 136 side on the upper surface 134 of the connection wiring layer 130.
  • the first silicide layer 141A is not exposed from either the first side surface 135 or the second side surface 136.
  • the first silicide layer 141A is formed at a distance inward from both the first side surface 135 and the second side surface 136 across the entire area of the upper surface 134 in a plan view.
  • first silicide layer 141A is formed on at least one of the first side surface 135 and the second side surface 136, there is a risk that the first silicide layer 141A will also be etched (removed) in conjunction with the etching (removal) of the connection wiring layer 130 (connection wiring structure 35) during the polysilicon etching process.
  • the first silicide layer 141A is not formed on either the first side surface 135 or the second side surface 136.
  • the first silicide layer 141A is not removed from the first side surface 135 and the second side surface 136 during the manufacturing process (polysilicon etching process) of the connection wiring layer 130 (connection wiring structure 35). This suppresses metal contamination (metal particle contamination) of other structures on the first main surface 3 and metal contamination (metal particle contamination) of the manufacturing equipment caused by etching the first silicide layer 141A.
  • FIG. 48 shows a second modified example in which the region in which the connection wiring structure 35 is disposed is changed.
  • the connection wiring layer 130 faces the opposing body part 59A across the first insulating film 131.
  • the first contact region 57 does not exist between the first insulating film 131 and the opposing body part 59A.
  • the p-type impurity concentration of the opposing body part 59A may be higher than the p-type impurity concentration of the other body regions 40.
  • Figure 49 shows a third modified example in which the region in which the connection wiring structure 35 (connection wiring layer 130) is arranged is changed.
  • the connection wiring layer 130 faces the source region 55 (i.e., the n-type impurity region) with the first insulating film 131 in between. That is, in a plan view, the connection wiring layer 130 overlaps the source region 55.
  • FIG. 50A shows another embodiment of the semiconductor device 1 and is a cross-sectional view corresponding to FIG. 12.
  • the connection wiring structure 35 has a trench wiring structure 300.
  • the trench wiring structure 300 includes a trench 301, an insulating film 302 that covers the side surface of the trench 301, and a conductor 303 that is embedded in the trench 301 with the insulating film 302 sandwiched therebetween.
  • the conductor 303 is formed of polysilicon as a first conductive material.
  • This polysilicon may include either or both of p-type conductive polysilicon and n-type conductive polysilicon.
  • the trench 301 of the trench wiring structure 300 is connected to the trench 41 of the trench gate structure 11.
  • the trench wiring structure 300 is connected to the buried body 43 of the trench gate structure 11 at the intersection of the trench 301 and the trench 41.
  • the peripheral wiring structure 34 has a trench-type peripheral wiring 304.
  • the end of the trench wiring structure 300 is connected to the trench-type peripheral wiring 304.
  • FIG. 50B shows another embodiment of the semiconductor device 1 and is a plan view corresponding to FIG. 6.
  • FIG. 50C shows another embodiment of the semiconductor device 1 and is a cross-sectional view taken along the line LC-LC shown in FIG. 50B (cross-sectional view corresponding to FIG. 7).
  • FIG. 50D shows another embodiment of the semiconductor device 1 and is a cross-sectional view taken along the line LD-LD shown in FIG. 50B (cross-sectional view corresponding to FIG. 8).
  • FIG. 50E shows another embodiment of the semiconductor device 1 and is an enlarged view (cross-sectional view corresponding to FIG. 9) of a portion surrounded by the dashed line LE in FIG. 50C.
  • FIG. 50F shows another embodiment of the semiconductor device 1 and is an enlarged view (cross-sectional view corresponding to FIG. 10) of a portion surrounded by the dashed line LF in FIG. 50D.
  • FIG. 50G shows another embodiment of the semiconductor device 1 and is a cross-sectional view taken along the line LG-LG shown in FIG. 50B.
  • FIG. 50H shows another embodiment of the semiconductor device 1 and is an enlarged view of a portion surrounded by the dashed line LH in FIG. 50G.
  • the trench insulating film 42 has a first thick film portion 254 that covers the p-type high concentration region 250 formed in the first main surface 3.
  • the first thick film portion 254 is a portion of the trench insulating film 42 that covers the high concentration region 250.
  • the trench insulating film 42 included in the trench gate structure 11 is selectively made thicker in the portion that covers the p-type high concentration region 250 formed in the first main surface 3.
  • the embodiment shown in Figures 50B to 50G differs from the embodiment shown in Figures 1 to 49.
  • a plurality of channel sections 56 are arranged at intervals in the first direction X (depth direction of the trench 41).
  • a channel is formed on both side surfaces 44 of the trench 41 on both sides of the mesa portion 46 in the second direction Y.
  • a channel is formed in the body region 40 (first body portion 58) included in the channel section 56.
  • the region of the side surface 44 and bottom surface 45 of the trench 41 that is the same as the channel section 56 in the first direction X is referred to as a channel corresponding region 41C.
  • no channel is formed in the body region 40 (second body portion 59) that is not included in the channel section 56.
  • the region of the side surface 44 and bottom surface 45 of the trench 41 that is adjacent to the channel corresponding region 41C in the first direction X and does not correspond to the channel section 56 in the first direction X is referred to as the non-channel corresponding region 41H.
  • the semiconductor device 1 includes a first electric field relaxation layer 51 formed at the bottom of the trench gate structure 11.
  • the first electric field relaxation layer 51 has a second layer 54.
  • the second layer 54 has an upper layer 54a as a first high concentration layer.
  • the upper layer 54a is exposed from the bottom (bottom surface 45) of the trench 41.
  • the second layer 54 of the first electric field relaxation layer 51 is formed in the non-channel corresponding region 41H of the bottom surface 45 of the trench 41 ( Figure 50F).
  • the second layer 54 of the first electric field relaxation layer 51 is not formed in the channel corresponding region 41C of the bottom surface 45 of the trench 41 ( Figure 50E).
  • the upper layer 54a is formed only in the non-channel corresponding region 41H of the bottom surface 45 of the trench 41 ( Figure 50F).
  • the p-type impurity concentration (second impurity concentration) of the upper layer 54a may have a peak value of a p-type impurity concentration of 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less. It is preferable that the second impurity concentration has a peak value of a p-type impurity concentration of 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 19 cm -3 or less.
  • the second layer 54 of the first electric field relaxation layer 51 does not have a lower layer 54b. Therefore, in the non-channel corresponding region 41H, the first layer 53 is in contact with the lower surface of the upper layer 54a of the second layer 54 (FIG. 50F). Also, in the channel corresponding region 41C, the first layer 53 is exposed at the bottom surface 45 of the trench 41 (FIG. 50E).
  • the semiconductor device 1 includes a second contact region 62 formed in a surface layer portion of the first main surface 3.
  • the second contact region 62 is formed along the side surface 44 of the trench 41 from the first contact region 57 toward the second main surface 4.
  • the second contact region 62 is exposed from the side surface 44 of the trench 41.
  • the second contact region 62 is formed in the non-channel corresponding region 41H of the side surface 44 of the trench 41 ( Figure 50F).
  • the second contact region 62 is not formed in the channel corresponding region 41C of the side surface 44 of the trench 41 ( Figure 50E). In other words, the second contact region 62 is formed only in the non-channel corresponding region 41H of the side surface 44 of the trench 41 ( Figure 50F).
  • the second contact region 62 may have a p-type impurity concentration of 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 20 cm -3 or less as a peak value. It is preferable that the second impurity concentration has a p-type impurity concentration of 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 19 cm -3 or less as a peak value.
  • a high concentration region 250 of the second conductivity type is formed by the second contact region 62 and the upper layer 54a of the first electric field relaxation layer 51.
  • the high concentration region 250 is formed in the non-channel corresponding region 41H of the side surface 44 and bottom surface 45 of the trench 41.
  • the high concentration region 250 is not formed in the channel corresponding region 41C of the side surface 44 and bottom surface 45 of the trench 41.
  • the first thick film portion 254 is formed in a non-channel corresponding region 41H of the side surface 44 and bottom surface 45 of the trench 41.
  • the non-channel corresponding region 41H is a region where the high concentration region 250 is exposed to the side surface 44 and bottom surface 45.
  • the thin film portion 155 includes a first thin film 155A covering the bottom surface 45 of the trench 41 and a second thin film 155B covering the side surface 44 of the trench 41.
  • the first thin film 155A contacts the first layer 53 of the first electric field relaxation layer 51 exposed at the bottom surface 45 of the trench 41 and covers the first layer 53.
  • the second thin film 155B contacts the source region 55 and the body region 40 (first body portion 58) exposed at the side surface 44 of the trench 41 and covers the source region 55 and the body region 40 (first body portion 58).
  • the first thin film 155A and the second thin film 155B have the same thickness.
  • the thickness T13 (FIG. 50F) of the first thick film portion 254 of the trench insulating film 42 is thicker than the thickness T12 (FIG. 10, FIG. 50E, etc.) of the thin film portion 155 of the trench insulating film 42 (T13>T12).
  • the thickness T13 of the first thick film portion 254 of the trench insulating film 42 is, for example, 2 ⁇ m or more and 10 ⁇ m or less.
  • the thickness T12 of the thin film portion 155 of the trench insulating film 42 is, for example, 1 ⁇ m or more and 5 ⁇ m or less.
  • the thickness T13 of the first thick film portion 254 may be three times or less than the thickness T12 of the thin film portion 155.
  • the thickness T13 of the first thick film portion 254 is preferably 1.5 times or more and 2.5 times or less than the thickness T12 of the thin film portion 155. It is more preferable that the thickness T13 of the first thick film portion 254 is 1.7 times or more and 2.3 times or less than the thickness T12 of the thin film portion 155.
  • the first thick film portion 254 extends from the non-channel corresponding region 41H across the first boundary B1, and its end reaches the channel corresponding region 41C.
  • the first thick film portion 254 includes a first film portion 271 formed in the non-channel corresponding region 41H and a second film portion 272 formed in the channel corresponding region 41C.
  • the first film portion 271 is sandwiched in the first direction X by two adjacent second film portions 272.
  • the first thick film portion 254 is formed not only in the non-channel corresponding region 41H but also in the peripheral portion of the channel corresponding region 41C on the non-channel corresponding region 41H side.
  • the first thick film portion 254 has a laminated structure of a first film 254A and a second film 254B laminated in this order from the inner surface (side surface and bottom surface 45) of the trench 41.
  • the laminated interface between the first film 254A and the second film 254B does not necessarily appear.
  • the laminated interface is shown by a dashed line in Figure 50H.
  • the first film 254A is a deposition film.
  • the first film 254A includes an oxide film.
  • the first film 254A may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second film 254B has a single-layer structure made of a silicon oxide film.
  • the second film 254B may be a deposition film or a thermal oxide film.
  • the second film 254B includes an oxide film.
  • the second film 254B has a single-layer structure made of a silicon oxide film.
  • the trench insulating film 42 has a bottom insulating film 42a that contacts the bottom surface 45 of the trench 41.
  • the surface of the bottom insulating film 42a is convex toward the first main surface 3 in a cross-sectional view along the first direction X.
  • the upper surface of the first thick film portion 254 is closer to the first main surface 3 than the upper surface of the thin film portion 155.
  • a fourth step S4 that is higher on the first main surface 3 side is formed between the upper surface of the first thick film portion 254 and the upper surface of the thin film portion 155.
  • the end face of the first thick film portion 254 is an inclined surface that is inclined with respect to the vertical direction Z.
  • the end face of the first thick film portion 254 is shown as a vertical surface extending in the vertical direction Z.
  • the end face of the first thick film portion 254 may be a vertical surface instead of an inclined surface.
  • FIGS. 50I to 50K are diagrams for explaining part of the manufacturing process of semiconductor device 1 (formation of trench insulating film 42).
  • FIGS. 50I to 50K show cross-sectional views corresponding to FIG. 50H.
  • a hard mask 257 is formed on the third base insulating film 256.
  • the hard mask 257 may be formed by a CVD method.
  • the hard mask 257 covers the thick film formation region 273 and exposes the non-thick film formation region 274.
  • the third base insulating film 256 is selectively removed by an etching method via the hard mask 257.
  • the third base insulating film 256 is formed only in the thick film formation region 273.
  • the second film 254B is formed by the third base insulating film 256.
  • a fourth base insulating film 258 that serves as the base for the first thick film portion 254 and the thin film portion 155 is formed on the inner surface (side surface and bottom surface 45) of the trench 41.
  • the fourth base insulating film 258 may be formed by a CVD method or an oxidation process (for example, a thermal oxidation process).
  • the fourth base insulating film 258 is formed on the non-thick film formation region 274 and the first film 254A.
  • the thin film portion 155 is formed by the fourth base insulating film 258 covering the non-thick film formation region 274.
  • the second film 254B is formed by the fourth base insulating film 258 laminated on the first film 254A. This makes it possible to form a trench insulating film 42 in which the first thick film portion 254 is selectively formed in the thick film formation region 273.
  • the first thick film portion 254 may be formed simultaneously with the second thick film portion (thick film portion 154 (see FIG. 20, etc.)).
  • the process of FIG. 50I may be performed in parallel with the process of FIG. 22A.
  • the process of FIG. 50J may be performed in parallel with the process of FIG. 22B.
  • the process of FIG. 50K may be performed in parallel with the process of FIG. 22C.
  • the upper surface 43a of the embedded body 43 in the thick film formation region 273 is closer to the first main surface 3 than the upper surface 43a of the embedded body 43 in the non-thick film formation region 274.
  • a fifth step S5 that is higher on the first main surface 3 side is formed on the upper surface 43a of the embedded body 43 between the thick film formation region 273 and the non-thick film formation region 274.
  • the lower surface 43b of the embedded body 43 is closer to the first main surface 3 than the lower surface 43b of the embedded body 43 in the non-thick film formation region 274.
  • a sixth step S6 that is higher on the first main surface 3 side is formed on the lower surface 43b of the embedded body 43 between the thick film formation region 273 and the non-thick film formation region 274.
  • the sixth step S6 is the same as the fourth step S4.
  • the trench insulating film 42 that covers the high concentration region 250 is selectively made thicker.
  • the trench insulating film 42 has a first thick film portion 254 that covers the p-type high concentration region 250 formed in the first main surface 3.
  • the crystallinity of the SiC single crystal may decrease. If the crystallinity of the SiC single crystal decreases in the high-concentration region 250, this may affect the durability of the trench insulating film 42 that covers the high-concentration region 250.
  • the trench insulating film 42 includes a first thick film portion 254 that covers the p-type high concentration region 250 formed in the first main surface 3. Since the portion of the trench insulating film 42 that covers the high concentration region 250 (first thick film portion 254) is thick, the durability of the first thick film portion 254 can be maintained high even if the crystallinity of the SiC single crystal in the high concentration region 250 decreases. In other words, the durability of the trench insulating film 42 including the first thick film portion 254 can be improved. This improves the reliability of insulation in the trench gate structure 11.
  • a first thick film portion 254 is formed in the non-channel corresponding region 41H, while a thin film portion 155 is formed in the channel corresponding region 41C. That is, the trench insulating film 42 has the thin film portion 155 in most of the region corresponding to the channel section 56 (see FIG. 50B). Because the trench insulating film 42 is the thin film portion 155, the channel can be formed well. Therefore, the channel can be formed well, while improving the reliability of the insulating properties of the trench gate structure 11.
  • the first thick film portion 254 is formed not only in the non-channel corresponding region 41H, but also in the peripheral portion of the channel corresponding region 41C on the non-channel corresponding region 41H side. This makes it possible to further increase the durability of the first thick film portion 254, and improve the durability of the trench insulating film 42 including the first thick film portion 254. This makes it possible to further improve the reliability of insulation in the trench gate structure 11.
  • FIG. 51 shows another embodiment of the semiconductor device 1 and is a cross-sectional view corresponding to FIG. 2.
  • FIG. 52 shows another embodiment of the semiconductor device 1 and is a cross-sectional view corresponding to FIG. 6.
  • the element structure of the semiconductor device 1 may be an IGBT (Insulated Gate Bipolar Transistor) structure instead of a MISFET structure.
  • a p-type collector region 400 (FIG. 51) may be formed instead of the base layer 6.
  • a p-type base region 401 (FIG. 52) may be formed by the body region 40
  • an n-type emitter region 402 (FIG. 52) may be formed by the source region 55.
  • FIG. 53 shows another embodiment of the semiconductor device 1 and is a cross-sectional view corresponding to FIG. 2.
  • FIG. 54 shows another embodiment of the semiconductor device 1 and is a plan view corresponding to the portion surrounded by the dashed dotted line LIV shown in FIG. 12.
  • FIG. 55 shows another embodiment of the semiconductor device 1 and is a cross-sectional view taken along the line LV-LV shown in FIG. 54.
  • FIG. 56 shows another embodiment of the semiconductor device 1 and is a cross-sectional view taken along the line LVI-LVI shown in FIG. 54.
  • the gate structure of the semiconductor device 1 may be a planar electrode type planar gate structure (first conductive structure, gate structure) 500, different from the trench gate structure 11.
  • the semiconductor device 1 includes a plurality of planar gate structures 500 arranged on the first main surface 3 in the active region 9.
  • the plurality of planar gate structures 500 are arranged in stripes extending in the first direction X.
  • the semiconductor device 1 includes a plurality of p-type body regions (corresponding to the body regions 40 in the embodiment of Figures 1 to 49) formed in the surface layer portion of the first main surface 3 in the active region 9.
  • a source region 55 may be formed in each of the surface layer portions of the plurality of body regions (corresponding to the body regions 40).
  • a first contact region 57 may be formed in the surface layer portion of the body region (corresponding to the body region 40). The first contact region 57 is formed in a region different from the source region 55 in the surface layer portion of the body region (corresponding to the body region 40).
  • a channel is formed between the body region (corresponding to the body region 40) and the source region 55.
  • a plurality of channel sections 56 are arranged at intervals in the first direction X (depth direction of the trench 41).
  • the planar gate structure 500 may include a gate electrode 502 formed on an insulating film 501 serving as an underlying insulating film.
  • the insulating film 501 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film, and may cover the first main surface 3.
  • connection wiring layer 130 extends in the second direction Y so as to cross the multiple planar gate structures 500 and the multiple cell portions 503 formed between the multiple planar gate structures 500.
  • the connection wiring layer 130 may be disposed so as to face the first contact region 57 (body region 40) in the vertical direction Z.
  • the connection wiring layer 130 does not face the source region 55 in the vertical direction Z.
  • connection wiring layer 130 may be in contact with the gate electrode 502 of the planar gate structure 500 from above. This electrically connects the connection wiring layer 130 and the gate electrode 502.
  • the insulating film 501 includes a thick film portion 504 and a thin film portion 505.
  • the thick film portion 504 is selectively formed in the insulating film 501. In the region of the insulating film 501 where the thick film portion 504 is not formed, the thin film portion 505 is formed.
  • a thick film portion 504 is formed in the insulating film 501 below a connection portion 506 between the trench gate structure 11 and the planar gate structure 500, and below a lateral region 507 of the connection portion 506.
  • the surface of the insulating film 501 is convex toward the first main surface 3 in a cross-sectional view along the first direction X.
  • the thickness T21 of the thick film portion 504 (second thick film portion) of the insulating film 501 is, for example, 2 ⁇ m or more and 10 ⁇ m or less.
  • the thickness T22 of the thin film portion 505 of the insulating film 501 is, for example, 1 ⁇ m or more and 5 ⁇ m or less.
  • the thickness T21 of the thick film portion 504 may be 3 times or less than the thickness T22 of the thin film portion 505.
  • the thickness T21 of the thick film portion 504 is preferably 1.5 times or more and 2.5 times or less than the thickness T22 of the thin film portion 505. It is more preferable that the thickness T21 of the thick film portion 504 is 1.7 times or more and 2.3 times or less than the thickness T22 of the thin film portion 505.
  • the thick film portion 504 may be formed below the connection portion 506, but may not be formed below the side region 507.
  • a region of the first main surface 3 that is the same as the channel section 56 in the first direction X (a region where a channel is formed) is referred to as a channel corresponding region 509C.
  • a region of the first main surface 3 that is adjacent to the channel corresponding region 509C in the first direction X and does not correspond to the channel section 56 in the first direction X is referred to as a non-channel corresponding region 509H.
  • p-type high concentration regions 510 are selectively formed in the first main surface 3.
  • the p-type high concentration regions 510 are formed in the non-channel corresponding regions 509H of the first main surface 3.
  • the p-type high concentration regions 510 are not formed in the channel corresponding regions 509C of the first main surface 3. In other words, the p-type high concentration regions 510 are formed only in the non-channel corresponding regions 509H of the first main surface 3.
  • the p-type impurity concentration of the high concentration region 510 may have a peak value of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the p-type impurity concentration of the high concentration region 510 preferably has a peak value of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the p-type impurity concentration of the high concentration region 510 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the high concentration region 510 may be at least one of boron, aluminum, gallium, and indium.
  • the insulating film 501 includes a first thick film portion 514 in addition to the thick film portion (second thick film portion) 504 and the thin film portion 505.
  • the first thick film portion 514 is a portion of the insulating film 501 that covers the high concentration region 510.
  • the insulating film 501 included in the trench gate structure 11 is selectively made thicker in a portion that covers the p-type high concentration region 510 formed in the first main surface 3.
  • the first thick film portion 514 is a portion of the insulating film 501 that covers the high concentration region 510.
  • the thickness T23 of the first thick film portion 514 of the insulating film 501 is thicker than the thickness T22 of the thin film portion 505 of the insulating film 501 (T23>T22).
  • the thickness T23 of the first thick film portion 514 of the insulating film 501 is, for example, 2 ⁇ m or more and 10 ⁇ m or less.
  • the thickness T22 of the thin film portion 505 of the insulating film 501 is, for example, 1 ⁇ m or more and 5 ⁇ m or less.
  • the thickness T23 of the first thick film portion 514 may be 3 times or less than the thickness T22 of the thin film portion 505.
  • the thickness T23 of the first thick film portion 514 is preferably 1.5 times or more and 2.5 times or less than the thickness T22 of the thin film portion 505. It is more preferable that the thickness T23 of the first thick film portion 514 is 1.7 times or more and 2.3 times or less than the thickness T22 of the thin film portion 505.
  • the first thick film portion 514 may be formed simultaneously with the thick film portion 504 (second thick film portion). By forming the first thick film portion 514, the surface of the insulating film 501 is convex toward the first main surface 3 in a cross-sectional view along the first direction X.
  • the first thick film portion 514 extends from the non-channel corresponding region 509H across the third boundary B3, and its end reaches the channel corresponding region 509C.
  • the first thick film portion 514 includes a first film portion 521 formed in the non-channel corresponding region 509H and a second film portion 522 formed in the channel corresponding region 509C.
  • the first film portion 521 is sandwiched in the first direction X by two adjacent second film portions 522.
  • the first thick film portion 514 is formed not only in the non-channel corresponding region 509H but also in the peripheral portion of the channel corresponding region 509C on the non-channel corresponding region 509H side.
  • the fourth boundary B4 between the thick film formation region 523 of the first main surface 3 where the first thick film portion 514 is formed and the non-thick film formation region 524 of the first main surface 3 where the first thick film portion 514 is not formed is closer to the channel corresponding region 509C than the third boundary B3.
  • the fourth boundary B4 is formed in the channel corresponding region 509C.
  • the end face of the first thick film portion 514 may be an inclined surface inclined with respect to the vertical direction Z, or may be a vertical surface extending in the vertical direction Z.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type may be p-type and the second conductivity type may be n-type.
  • a specific configuration in this case can be obtained by replacing the n-type region with a p-type region and the p-type region with an n-type region in the above description and the attached drawings.
  • the chip 2 including a SiC single crystal is used.
  • the chip 2 may include a wide band gap semiconductor single crystal other than a SiC single crystal.
  • the base layer 6 and the semiconductor layer 7 each contain a SiC single crystal.
  • at least one or all of the base layer 6 and the semiconductor layer 7 may contain a single crystal of a wide band gap semiconductor other than a SiC single crystal.
  • a wide band gap semiconductor is a semiconductor having a band gap larger than that of silicon.
  • Examples of single crystals of wide band gap semiconductors include silicon carbide (SiC), gallium nitride (GaN), diamond (C), and gallium oxide (Ga 2 O 3 ).
  • the base layer 6 and the semiconductor layer 7 may be made of the same type of single crystal, or may be made of different types of single crystal. At least one or all of the base layer 6 and the semiconductor layer 7 may be made of silicon (Si).
  • semiconductor device in the following items may be replaced with "SiC semiconductor device,” “wide band gap semiconductor device,” “semiconductor switching device,” “semiconductor rectifier device,” “MISFET device,” “IGBT device,” “diode device,” etc., as necessary.
  • a chip (2) having a first main surface (3) on which an element region (9) is formed; a plurality of first conductive structures (11, 500) extending in a stripe shape in a first direction (X) in the element region (9) and formed of a first conductive material; a cell portion (46, 503) formed between the plurality of first conductive structures (11, 500); an insulating layer (13) formed on the first main surface (3) so as to cover the first conductive structure (11, 500); a second conductive structure (16) formed on the insulating layer (13) so as to surround the element region (9) in a plan view and made of a second conductive material having a lower resistance than the first conductive material; the insulating layer (13) is formed on the first main surface (3), extending in a line shape from the second conductive structure (16) in a second direction (Y) intersecting the first direction (X) across the cell portion (46, 503), and electrically connecting the first conductive structure (11, 500) and the second conductive structure (16
  • the multiple connection wiring structures (35) cross the cell portion (46, 503) extending in a stripe shape in the second direction (Y) in a line shape.
  • the multiple connection wiring structures (35) are connected to the first conductive structure (11, 500) extending in a stripe shape, and electrically connect the first conductive structure (11, 500) and the second conductive structure (16).
  • the first conductive structure (11,500) By connecting a plurality of connection wiring structures (35) to the first conductive structure (11,500), the first conductive structure (11,500) has connection portions (151) with the connection wiring structures (35) at a plurality of locations in the first direction (X). Signal transmission from the second conductive structure (16) to the first conductive structure (11,500) is performed using a path that runs from the second conductive structure (16) through the connection wiring structures (35) to the connection portion (151) of the first conductive structure (11,500).
  • the signal transmission distance from the second conductive structure (16) can be shortened in each part of the first conductive structure (11,500). This allows signals from the second conductive structure (16) to be transmitted to each part of the first conductive structure (11,500) in a short time. Therefore, even if the chip (2) becomes larger and the first conductive structure (11,500) becomes longer in the first direction (X), signal delay can be suppressed.
  • connection wiring structure (35) is formed from the first conductive material.
  • Appendix A-3 The semiconductor device (1) according to appendix A-2, wherein the first conductive material is polysilicon.
  • connection wiring structure (35) includes a connection wiring layer (130) formed on the first main surface (3).
  • the semiconductor device (1) according to any one of Appendices A-1 to A-4, wherein the first conductive structure (11, 500) includes a gate structure (11, 500) that faces the second impurity region (40) and forms a channel in the second impurity region (40).
  • the gate structure (11, 500) is a trench gate structure (11) formed in the element region (9), The semiconductor device (1) according to Appendix A-5, wherein the second conductive structure (16) is a gate wiring (16).
  • the trench gate structure (11) includes a trench (41) extending from the first main surface (3) through the third impurity region (55) and the second impurity region (40) to reach the first impurity region (7), a trench insulating film (42) formed on an inner surface of the trench (41), and a buried body (43) buried in the trench (41) via the trench insulating film (42);
  • the connection wiring structure (35) includes a connection wiring layer (130) formed on the first main surface (3), The semiconductor device (1) according to Appendix A-6, wherein the connection wiring layer (130) is in contact with the buried body (43) at an upper portion of the trench (41).
  • the insulating layer (13) includes a first interlayer insulating layer (63) that is embedded in the upper portion of the trench (41) and covers the embedded body (43), and a second interlayer insulating layer (145) that covers a surface of the connection wiring layer (130).
  • the cell portion (46, 503) includes a mesa portion (46) formed by being sandwiched between a plurality of adjacent trenches (41),
  • the semiconductor device further includes a first insulating film (131) that covers an upper surface of the mesa portion (46),
  • the semiconductor device (1) according to Appendix A-7 or Appendix A-8, wherein the connection wiring layer (130) is disposed on the mesa portion (46) via the first insulating film (131).
  • the semiconductor device further includes a peripheral wiring structure (34) formed on the first main surface (3) so as to be covered by the insulating layer (13) and so as to surround the element region (9) in a plan view, and electrically connected to the first conductive structure (11, 500);
  • the semiconductor device (1) according to any one of Appendices A-1 to A-10, wherein the connection wiring structure (35) is connected to the peripheral wiring structure (34).
  • connection wiring structure (35) is connected across the mutually opposing portions (34A, 34C; 34A, 34E) of the peripheral wiring structure (34).
  • Appendix A-15 The semiconductor device (1) according to any one of Appendices A-1 to A-14, wherein the second conductive material is a metal containing aluminum.
  • the chip (2) has a second main surface (4) opposite the first main surface (3), a drain region (6) of a first conductivity type formed on the second main surface side of the first impurity region (7); a body region (40) formed by the second impurity region (40);
  • the semiconductor device (1) according to any one of Appendix A-5 to Appendix A-10 and Appendix A-16, further comprising a source region (55) formed by the third impurity region (55).
  • a portion (11A) of the first conductive structure (11,500) at a first position (P1, P2) is connected to a second portion (17B, 18B) of the second conductive structure (16) at a first position (P1, P2) far from the pad (15).
  • a portion (11M) of the first conductive structure (11,500) at a second position (PM) close to the pad (15) is connected to the connection wiring structure (35).
  • the second portion (17B, 18B) of the second conductive structure (16) has a low resistance. Therefore, the signal transmission speed is fast in the second portion (17B, 18B) of the second conductive structure (16) to which the portion (11A) at the first position (P1, P2) of the first conductive structure (11, 500) is connected.
  • connection wiring structure (35) has a high resistance. Therefore, the signal transmission speed is slow in the first portion (17A, 18A) of the second conductive structure (16) to which the portion (11M) of the first conductive structure (11,500) at the second position (PM) close to the pad (15) is connected.
  • the portion (11A) of the first conductive structure (11,500) at the first position (P1, P2) is far from the pad (15), and therefore the signal transmission distance between the pad (15) is long.
  • the portion (11M) of the first conductive structure (11,500) at the second position (PM) closer to the pad (15) is closer to the pad (15), and therefore the signal transmission distance between the pad (15) is short.
  • the second portion (17B, 18B) of the second conductive structure (16) which has a faster signal transmission speed, is used to transmit signals to the portion (11A) of the first conductive structure (11,500) at the first position (P1, P2).
  • the connection wiring structure 35 which has a slower signal transmission speed, is used to transmit signals to the portion (11M) of the first conductive structure (11,500) at the second position (PM) closer to the pad (15).
  • the timing of signal arrival at each point of the first conductive structure (11, 500) can be made uniform. Therefore, the balance of signal transmission within the surface of the chip (2) can be improved.
  • Appendix B-2 The semiconductor device (1) described in Appendix B-1, wherein a plurality of the connection wiring structures (35) are arranged at intervals in the first direction (X) between the second portion (17B, 18B) of the second conductive structure (16) and the pad (15).
  • Appendix B-3 The semiconductor device (1) described in Appendix B-2, wherein the plurality of connection wiring structures (35) are arranged at a first interval (IA) relatively far from the second portion of the second conductive structure (16) and are arranged at a second interval (IB) wider than the first interval (IA) relatively close to the second portion (17B, 18B) of the second conductive structure (16).
  • Appendix B-8 The semiconductor device (1) according to appendix B-2, wherein the plurality of connection wiring structures (35) are arranged at equal intervals.
  • Appendix B-9 The semiconductor device (1) according to any one of Appendix B-1 to Appendix B-8, wherein the third conductive material is polysilicon.
  • Appendix B-10 The semiconductor device (1) according to Appendix B-9, wherein the third conductive material is the same material as the first conductive material.
  • connection wiring structure (35) includes a connection wiring layer (130) formed on the first main surface (3).
  • the semiconductor device (1) according to any one of Appendices B-1 to B-11, wherein the first conductive structure (11, 500) faces the second impurity region (40) and includes a gate structure (11, 500) that forms a channel in the second impurity region (40).
  • Appendix B-13 The semiconductor device (1) according to Appendix B-12, wherein the gate structure (11, 500) is a trench gate structure (11) and the second conductive structure (16) is a gate wiring (16).
  • Appendix B-14 The semiconductor device (1) according to any one of Appendices B-1 to B-13, wherein the chip (2) is a SiC chip.
  • Appendix B-15 The semiconductor device (1) according to any one of Appendix B-1 to Appendix B-14, wherein the second conductive material is a metal containing aluminum.
  • Appendix B-16 the gate structure (11, 500) being a planar gate structure (500);
  • a termination region (170) is formed on the first main surface (3) of the chip (2) at a corner (C) of the chip (2) that has an arc corner portion (175A) that is arc-shaped in a plan view and surrounds the element region (9),
  • connection wiring structure (35) is formed from the first conductive material.
  • the semiconductor device (1) according to any one of Appendices C-1 to C-12, wherein the first conductive structure (11, 500) is opposed to the second impurity region (40) and includes a gate structure (11, 500) that forms a channel in the second impurity region (40).
  • Appendix C-15 The semiconductor device (1) according to any one of Appendices C-1 to C-14, wherein the chip (2) is a SiC chip.
  • Appendix C-16 The semiconductor device (1) according to any one of Appendices C-1 to C-15, wherein the metal wiring is formed of a metal containing aluminum.
  • the chip (2) has a second main surface (4) opposite the first main surface (3), a drain region (6) of a first conductivity type formed on the second main surface (4) side of the first impurity region (7); a body region (40) formed by the second impurity region (40);
  • the semiconductor device (1) according to any one of Addendum C-13, Addendum C-14, and Addendum C-17, further comprising a source region (55) formed by the third impurity region (55).
  • the wiring structure (230) is a first structural portion (215) formed across between a lower portion of the pad (15) and a lower portion of the second conductive structure (16), the first structural portion (215) having a
  • the second conductive structure (16) made of metal wiring has a lower resistance than the connection structure portion (216). Therefore, the current that reaches the first structure portion (215) from the pad (15) is more likely to flow through the second conductive structure (16) than through the connection structure portion (216). In other words, based on the difference in resistivity, the first path (RT1) is selected preferentially over the second path (RT2). Therefore, the optimal current path can be ensured.
  • first structural portion (215) and the second structural portion (34A, 34E) are connected by the connecting structural portion (216). Since the first structural portion (215) and the second structural portion (34A, 34E) are not separated, it is possible to reduce the uneven shape of the wiring structure (230). This makes it possible to suppress or prevent bias in the stress distribution in the wiring structure (230).
  • Appendix D-2 The semiconductor device (1) according to appendix D-1, wherein the wiring structure (230) is formed from the same material as the first conductive structure (11, 500).
  • the second contact portion (222) faces the connection structure portion (216) in a direction (X) intersecting the facing direction (Y),
  • the semiconductor device (1) according to any one of Appendices E-1 to E-10, wherein the first conductive structure (11, 500) is opposed to the second impurity region (40) and includes a gate structure (11, 500) that forms a channel in the second impurity region (40).
  • Appendix F-6 The semiconductor device (1) according to appendix F-5, wherein the gate structure (11, 500) is a trench gate structure (11) and the second conductive structure (16) is a gate wiring (16).
  • the trench gate structure (11) includes a trench (41) extending from the first main surface (3) through the third impurity region (55) and the second impurity region (40) to reach the first impurity region (7);
  • Appendix F-9 The semiconductor device (1) described in Appendix F-8, wherein the height of the upper surface of the buried body (43) above the thick film portion (154, 504) is located higher than the height of the upper surface of the buried body (43) above another region (E2) in which the thick film portion (154, 504) is not formed in the base insulating film (42, 501).
  • connection wiring structure (35) is formed from the first conductive material.
  • Appendix F-11 The semiconductor device (1) according to any one of appendices F-1 to F-10, wherein the first conductive material is polysilicon.
  • the semiconductor device (1) described in any one of Appendices F-5 to F-9 further includes a fourth impurity region (59A) of a second conductivity type formed in a surface layer portion of the first main surface (3) of the chip (2) and facing the connection wiring structure (35) in a thickness direction (Z) of the chip (2).
  • a fourth impurity region (59A) of a second conductivity type formed in a surface layer portion of the first main surface (3) of the chip (2) and facing the connection wiring structure (35) in a thickness direction (Z) of the chip (2).
  • Appendix F-14 The semiconductor device (1) according to any one of Appendices F-1 to F-13, wherein the chip (2) is a SiC chip.
  • Appendix F-15 The semiconductor device (1) according to any one of Appendices F-1 to F-13, wherein the second conductive material is a metal containing aluminum.
  • the chip (2) has a second main surface (4) opposite the first main surface (3), a drain region (6) of a first conductivity type formed on the second main surface (4) side of the first impurity region (7); a body region (40) formed by the second impurity region (40);
  • the semiconductor device (1) according to any one of Appendix F-5 to Appendix F-9, Appendix F-12, and Appendix F-13, further comprising a source region (55) formed by the third impurity region (55).
  • the chip (2) further has a second main surface (4) opposite the first main surface (3), a collector region (400) of a second conductivity type formed on the second main surface (4) side of the first impurity region (7); a base region (401) formed by the second impurity region (40);
  • the semiconductor device (1) according to any one of Appendices F-5 to F-9, F-12 and F-13, further comprising an emitter region (402) formed by the third impurity region (55).
  • a chip (2) having a first main surface (3) on which an element region (9) is formed; A plurality of first trench structures (11) extending in a stripe shape in a first direction (X) in the element region (9) and formed of a first conductive material; a first dummy trench structure (92) disposed outside the plurality of first trench structures (11) in the element region (9) and extending alongside the first trench structures (11);
  • the semiconductor device (1) includes a second dummy trench structure (93, 93A) extending parallel to the first trench structure (11) midway through the first dummy trench structure (92) and electrically isolated from the first dummy trench structure (92).
  • a second dummy trench structure (93, 93A) is disposed midway through the first dummy trench structure (92), extending parallel to the first trench structure (11) and electrically isolated from the first dummy trench structure (92).
  • first dummy trench structure (92) is divided midway in the first direction (X) and the second dummy trench structure (93, 93A) is not formed, it is not possible to suppress electric field concentration around the midway point of the first dummy trench structure (92), and there is a risk that a region with significantly reduced breakdown voltage will be formed.
  • the second dummy trench structure (93, 93A) has a high breakdown voltage
  • forming the second dummy trench structure (93, 93A) in the middle of the first dummy trench structure 92 can suppress electric field concentration around the middle of the first dummy trench structure (92), thereby reducing the formation of areas with significantly reduced breakdown voltage around the first dummy trench structure (92). This makes it possible to reduce areas with significantly reduced breakdown voltage outside the multiple first trench structures (11) in the element region (9).
  • the second dummy trench structure (93A) includes a plurality of second dummy trench structures (93A) formed at intervals in a second direction (Y) intersecting the first direction (X),
  • the semiconductor device (1) according to appendix G-1, wherein the terminal ends (106, 107) of the plurality of second dummy trench structures (93A) are aligned with respect to the first direction (X).

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Abstract

半導体装置は、素子領域が形成された第１主面を有するチップと、前記素子領域において第１方向にストライプ状に延び、第１導電材料により形成された複数の第１導電構造と、前記第１導電構造と前記チップとの間の下地絶縁膜と、前記チップに形成された第１導電型の第１不純物領域と、前記第１不純物領域の前記第１主面側の表層部に形成された第２導電型の第２不純物領域と、前記第１主面の表層部に形成され、前記第２不純物領域よりも第２導電型の不純物濃度の高い高濃度領域とを含み、前記下地絶縁膜が、前記高濃度領域を被覆する部分において選択的に厚くされている。

Description

半導体装置 関連出願
　本出願は、２０２４年１月１９日に日本国特許庁に提出された特願２０２４－００６７３４号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置に関する。
　特許文献１は、半導体基板、複数のトレンチ構造およびゲートパッド部を含む半導体装置を開示している。複数のトレンチ構造は、半導体基板の表面に形成されている。ゲートパッド部は、複数のトレンチ構造を被覆するように半導体基板の上に配置されている。
米国特許出願公開第２０１７／００４０４２３号明細書
　［概要］
　本開示の一実施形態は、絶縁性に関する信頼性を向上できる半導体装置を提供する。
　本開示の一実施形態は、素子領域が形成された第１主面を有するチップと、前記素子領域において第１方向にストライプ状に延び、第１導電材料により形成された複数の第１導電構造と、前記第１導電構造と前記チップとの間の下地絶縁膜と、前記チップに形成された第１導電型の第１不純物領域と、前記第１不純物領域の前記第１主面側の表層部に形成された第２導電型の第２不純物領域と、前記第１主面の表層部に形成され、前記第２不純物領域よりも第２導電型の不純物濃度の高い高濃度領域とを含む半導体装置を提供する。そして、前記下地絶縁膜が、前記高濃度領域を被覆する部分において選択的に厚くされている。
図１は、本開示の一実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、ゲートパッド、ゲート配線、ソースパッドおよびソース配線のレイアウトを示す平面図である。 図４は、ポリシリコン配線層のレイアウトを示す平面図である。 図５は、チップのレイアウトを示す平面図である。 図６は、図５の一点鎖線VIで囲まれた部分の拡大図である。 図７は、図６に示すVII-VII線に沿う断面図である。 図８は、図６に示すVIII-VIII線に沿う断面図である。 図９は、図７の一点鎖線IXで囲まれた部分の拡大図である。 図１０は、図８の一点鎖線Xで囲まれた部分の拡大図である。 図１１は、図５の一点鎖線XIで囲まれた部分の拡大図である。 図１２は、図１１の一点鎖線XIIで囲まれた部分の拡大図である。 図１３Ａは、図１２の一点鎖線XIIIＡで囲まれた部分の拡大図である。 図１３Ｂは、第２形態例に係る第１ダミー構造を説明するための平面図であり、図１３Ａに対応する図である。 図１３Ｃは、第３形態例に係る第１ダミー構造を説明するための平面図であり、図１３Ｂに対応する図である。 図１３Ｄは、第４形態例に係る第１ダミー構造を説明するための平面図であり、図１３Ｂに対応する図である。 図１４は、図１３Ａに示すXIV-XIV線に沿う断面図である。 図１５は、図１３Ａに示すXV-XV線に沿う断面図である。 図１６Ａは、図１３Ａに示すXVIＡ-XVIＡ線に沿う断面図である。 図１６Ｂは、図１３Ａに示すXVIB-XVIB線に沿う断面図である。 図１７は、図１３Ａに示すXVII-XVII線に沿う断面図である。 図１８は、図１３Ａに示すXVIII-XVIII線に沿う断面図である。 図１９は、図１３Ａに示すXIX-XIX線に沿う断面図である。 図２０は、図１５の一点鎖線XXで囲まれた部分の拡大図である。 図２１は、図１８の一点鎖線XXIで囲まれた部分の拡大図である。 図２２Ａは、前記半導体装置の製造工程の一部を説明するための図であって、図２０の一点鎖線XXIIで囲まれた部分に対応する断面を示している。 図２２Ｂは、図２２Ａの後の工程を示す図である。 図２２Ｃは、図２２Ｂの後の工程を示す図である。 図２３は、図１１に示すXXIII-XXIII線に沿う断面図である。 図２４は、図２３の一点鎖線XXIVで囲まれた部分の拡大図である。 図２５は、図１２に示すXXV-XXV線に沿う断面図である。 図２６は、図２３の一点鎖線XXVIで囲まれた部分の拡大図である。 図２７は、図４の一点鎖線XXVIIで囲まれた部分の拡大図である。 図２８は、図２７の一点鎖線XXVIIIで囲まれた部分の拡大図である。 図２９は、図２８に示すXXIX-XXIX線に沿う断面図である。 図３０は、図２８に示すXXX-XXX線に沿う断面図である。 図３１は、図２７の一点鎖線XXXIで囲まれた部分の拡大図である。 図３２は、図５の一点鎖線XXXIIで囲まれた部分の拡大図である。 図３３は、図３２の一点鎖線XXXIII-XXXIII線で囲まれた部分の拡大図である。 図３４は、図４の一点鎖線XXXIVで囲まれた部分の拡大図である。 図３５は、図３４の一点鎖線XXXVで囲まれた部分の拡大図である。 図３６は、図３５に示すXXXVI-XXXVI線に沿う断面図である。 図３７は、図３５に示すXXXVII-XXXVII線に沿う断面図である。 図３８は、図３５に示すXXXVIII-XXXVIII線に沿う断面図である。 図３９Ａは、接続構造部分の第２形態例についての平面図であり、図３５に対応する図である。 図３９Ｂは、接続構造部分の第３形態例についての平面図であり、図３５に対応する図である。 図４０は、図４の一点鎖線XLで囲まれた部分の拡大図である。 図４１は、図４の一点鎖線XLIで囲まれた部分の拡大図である。 図４２は、図４の一点鎖線XLIIで囲まれた部分の拡大図である。 図４３は、第２形態例に係る複数の接続配線構造の配置例を説明するための平面図であり、図４０に対応する図である。 図４４は、第２形態例に係る複数の接続配線構造の配置例を説明するための平面図であり、図４２に対応する図である。 図４５は、第３形態例に係る複数の接続配線構造の配置例を説明するための平面図であり、図４０に対応する図である。 図４６は、第３形態例に係る複数の接続配線構造の配置例を説明するための平面図であり、図４２に対応する図である。 図４７は、半導体装置の第１変形例を説明するための図である。 図４８は、半導体装置の第２変形例を説明するための図である。 図４９は、半導体装置の第３変形例を説明するための図である。 図５０Ａは、半導体装置の他の実施形態を示し、図１２に対応する平面図である。 図５０Ｂは、半導体装置の他の実施形態を示し、図６に対応する平面図である。 図５０Ｃは、半導体装置の他の実施形態を示し、図５０Ｂに示すLE-LE線に沿う断面図である。 図５０Ｄは、半導体装置の他の実施形態を示し、図５０Ｂに示すLF- LF線に沿う断面図である。 図５０Ｅは、半導体装置の他の実施形態を示し、図５０Ｃの一点鎖線LEで囲まれた部分の拡大図である。 図５０Ｆは、半導体装置の他の実施形態を示し、図５０Ｄの一点鎖線LFで囲まれた部分の拡大図である。 図５０Ｇは、半導体装置の他の実施形態を示し、図５０Ｂに示すLG-LG線に沿う断面図である。 図５０Ｈは、半導体装置の他の実施形態を示し、図５０Gの一点鎖線LHで囲まれた部分の拡大図である。 図５０Ｉは、前記半導体装置の製造工程の一部を説明するための図であって、図５０Ｈに対応する断面図である。 図５０Ｊは、図５０Ｉの後の工程を示す図である。 図５０Ｋは、図５０Ｊの後の工程を示す図である。 図５１は、半導体装置の他の実施形態を示し、図２に対応する断面図である。 図５２は、半導体装置の他の実施形態を示し、図６に対応する断面図である。 図５３は、半導体装置の他の実施形態を示し、図２に対応する断面図である。 図５４は、半導体装置の他の実施形態を示し、図１２の一点鎖線LIVで囲まれた部分に対応する平面図である。 図５５は、半導体装置の他の実施形態を示し、図５４に示すLV-LV線に沿う断面図である。 図５６は、半導体装置の他の実施形態を示し、図５４に示すLVI-LVI線に沿う断面図である。
　［詳細な説明］
　次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
　添付図面は、いずれも模式図であり、厳密に図示されたものではなく、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　この明細書において「ほぼ（substantially）」の文言が使用される場合、この文言は、比較対象の数値（形態）とほぼ等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体（不純物）の導電型が示されるが、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。むろん、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。「ｎ型」は５価元素に起因する導電型であり、「ｐ型」は３価元素に起因する導電型である。３価元素は、特に言及されない限り、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種である。５価元素は、特に言及されない限り、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種である。
　図１は、本開示の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、ゲートパッド１５、ゲート配線１６、ソースパッド２０およびソース配線２３のレイアウトを示す平面図である。図４は、ポリシリコン配線層３３のレイアウトを示す平面図である。図５は、チップ２のレイアウトを示す平面図である。半導体装置１は、デバイス構造の一例としての絶縁ゲート型のトランジスタ構造Ｔｒを有する半導体スイッチング装置である。
　図１～図５を参照して、半導体装置１は、ＳｉＣ単結晶を含むチップ２を含む。チップ２は、「ＳｉＣチップ」または「半導体チップ」と称されてもよい。チップ２は、この形態（this embodiment）では、六方晶のＳｉＣ単結晶からなり、直方体形状に形成されている。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶からなる例が示されるが、チップ２は他のポリタイプからなっていてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、鉛直方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。鉛直方向Ｚは、チップ２の厚さ方向や第１主面３（第２主面４）の法線方向でもある。第１主面３および第２主面４は、平面視において正方形状または長方形状に形成されていてもよい。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００－１）面）によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。
　第１側面５Ａを起点とするチップ２の周方向（図１では反時計回り）に関して、第２側面（端面、第１端面）５Ｂは第１側面５Ａに接続され、第３側面（第２端面）５Ｃは第２側面５Ｂに接続され、第４側面（端面、第１端面）５Ｄは第１側面５Ａおよび第３側面５Ｃに接続されている。第１側面５Ａおよび第３側面５Ｃは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第２側面５Ｂおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　この形態では、第１方向ＸがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）である。むろん、第１方向ＸがＳｉＣ単結晶のｍ軸方向であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。
　第１方向Ｘおよび第２方向Ｙを含むＸＹ平面は、鉛直方向Ｚに直交する水平面を形成する。以下では、第１方向Ｘおよび第２方向Ｙが「水平方向」と表現されることがある。水平方向は、第１主面３に沿って延びる方向でもある。
　第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上２０ｍｍ以下の長さを有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、０．５ｍｍ以上１ｍｍ以下、１．ｍｍ以上２ｍｍ以下、２ｍｍ以上５ｍｍ以下、５ｍｍ以上１０ｍｍ以下、１０ｍｍ以上１５ｍｍ以下、および１５ｍｍ以上２０ｍｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、５ｍｍ以上であってもよい。
　図２を参照して、チップ２は、ＳｉＣ単結晶からなるｎ型のベース層６を含む。ベース層６は、「ドレイン領域」、「ベースＳｉＣ層」、「ベース領域」等と称されてもよい。ベース層６は、水平方向に層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄの一部を形成している。ベース層６は、この形態では、ＳｉＣ単結晶製の基板（つまりＳｉＣ基板）からなる。ベース層６は、前述のオフ方向およびオフ角を有している。
　ベース層６は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。ベース層６は、厚さ方向にほぼ一定のｎ型不純物濃度を有していることが好ましい。ベース層６のｎ型不純物濃度は、単一種の５価元素によって調整されていることが好ましい。ベース層６のｎ型不純物濃度は、リン以外の５価元素によって調整されていることが特に好ましい。ベース層６のｎ型不純物濃度は、この形態では、窒素によって調整されている。
　ベース層６は、厚さＴ１を有している。厚さＴ１は、５μｍ以上３００μｍ以下であってもよい。厚さＴ１は、５０μｍ以上２５０μｍ以下であることが好ましい。
　図２を参照して、チップ２は、ベース層６の上に積層されたＳｉＣ単結晶製の半導体層７を含む。第１不純物領域の一例としての半導体層７は「ドリフト領域」、「ＳｉＣ層」、「半導体領域」等と称されてもよい。半導体層７は、水平方向に層状に延び、第１主面３および第１～第４側面５Ａ～５Ｄの一部を形成している。半導体層７は、ベース層６を起点に結晶成長されたエピタキシャル層（つまりＳｉＣエピタキシャル層）からなる。
　半導体層７は、下端および上端を有している。半導体層７の下端は結晶成長起点であり、半導体層７の上端は結晶成長終点である。半導体層７の下端は、半導体層７の底部でもある。半導体層７はベース層６から連続的に結晶成長されているため、半導体層７の下端はベース層６の上端に一致している。
　ベース層６および半導体層７の間の境界部は必ずしも視認できるものではなく、他の構成や要素から間接的に評価および／または判定され得る。半導体層７は、ベース層６のオフ方向およびオフ角にほぼ一致したオフ方向およびオフ角を有している。
　半導体層７は、ｎ型のドリフト領域８を含む。ドリフト領域８は、この形態では、半導体層７の一部（ｎ型部分）によって形成されている。
　半導体層７は、厚さＴ１未満の厚さＴ２を有している。厚さＴ２は、１μｍ以上１０μｍ以下であってもよい。厚さＴ２は、２μｍ以上８μｍ以下であることが好ましい。
　図５を参照して、半導体装置１は、チップ２に設定された活性領域９を含む。活性領域９は、デバイス構造（つまり、トランジスタ構造Ｔｒ）を含み、出力電流（ドレイン電流）が生成される領域（素子領域）である。活性領域９は、平面視においてチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてチップ２の内方部に設定されている。活性領域９は、平面視においてチップ２の周縁に平行な辺を有する多角形状に形成されている。
　この形態では、活性領域９は、平面視において後述するゲートパッド１５に沿って窪んだ凹部を有する多角形状に形成されている。活性領域９は、ソースパッド２０は、平面視において四角形状に形成されていてもよい。活性領域９の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。
　図５を参照して、半導体装置１は、チップ２において活性領域９外に設定された外周領域１０を含む。外周領域１０は、平面視においてチップ２の周縁および活性領域９の間の領域に設けられている。外周領域１０は、平面視において活性領域９に沿って帯状に延び、活性領域９を取り囲む多角環状（この形態では略四角環状）に設定されている。
　図２を参照して、外周領域１０において、第１主面３は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。外周領域１０の第１主面３は、活性領域９の第１主面３に対してほぼ平行に形成されている。外周領域１０の第１主面３は、第１～第４側面５Ａ～５Ｄに連なっている。
　図５を参照して、半導体装置１は、第１導電構造および第１トレンチ構造の一例としてのトレンチ電極型の複数のトレンチゲート構造１１を含む。トレンチゲート構造１１は、活性領域９において第１主面３に形成されている。トレンチゲート構造１１は、「ゲート構造」、「トレンチ構造」等と称されてもよい。複数のトレンチゲート構造１１には、後述するゲートパッド１５からのゲート電位が制御電位として付与される。
　複数のトレンチゲート構造１１は、活性領域９の周縁から内方に間隔を空けて配置されている。複数のトレンチゲート構造１１は、この形態では、第２方向Ｙ（ｍ軸方向）に間隔を空けて配列され、第１方向Ｘ（ａ軸方向）に延びる帯状に形成されている。つまり、複数のトレンチゲート構造１１は、この形態では、ａ軸方向（第１方向Ｘ）に延びるストライプ状に配列されている。複数のトレンチゲート構造１１の延在方向は半導体層７のオフ方向に一致している。図２を参照して、複数のトレンチゲート構造１１は、半導体層７の下端（ベース層６）から第１主面３側に間隔を空けて形成され、半導体層７の一部を挟んでベース層６に対向している。
　図２を参照して、半導体装置１は、第１主面３を被覆する絶縁層１３を含む。絶縁層１３は、活性領域９および外周領域１０を一括して被覆している。絶縁層１３は、活性領域９においてトレンチゲート構造１１を被覆している。絶縁層１３は、「層間絶縁膜」、「絶縁膜」、「層間膜」、「中間絶縁膜」等と称されてもよい。絶縁層１３は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。絶縁層１３は、この形態では、酸化シリコン膜を含む。
　図２および図３を参照して、半導体装置１は、絶縁層１３の上に配置された、パッドの一例としてのゲートパッド１５を含む。ゲートパッド１５は、外部からゲート電位が付与される電極である。ゲートパッド１５は、「パッド」、「ゲートパッド電極」、「第１パッド電極」等と称されてもよい。
　ゲートパッド１５は、この形態では、外周領域１０上に配置されている。具体的には、ゲートパッド１５は、平面視において第１主面３の一辺（この形態では第１側面５Ａ）の中央部に近接する領域に配置されている。
　むろん、ゲートパッド１５は、第１～第４側面５Ａ～５Ｄの中央部のいずれかに沿う領域に配置されていてもよい。ゲートパッド１５は、平面視において第１主面３の任意の角部に配置されていてもよい。ゲートパッド１５は、平面視において第１主面３の中央部に配置されていてもよい。ゲートパッド１５は、活性領域９の上に配置されていてもよい。
　図３を参照して、ゲートパッド１５は、この形態では、平面視において四角形状に形成されている。ゲートパッド１５は、第１側面５Ａ側の第１周縁１５Ａと、第２側面５Ｂ側の第２周縁１５Ｂと、第３側面５Ｃ側の第３周縁１５Ｃと、第４側面５Ｄ側の第４周縁１５Ｄとを含む。第１周縁１５Ａおよび第３周縁１５Ｃは、第１方向Ｘに延び、第２方向Ｙに対向している。第２周縁１５Ｂおよび第４周縁１５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　ゲートパッド１５は、「ゲートメタル」と称されてもよい。ゲートパッド１５は、「配線」、「配線電極」、「ゲートフィンガー」、「ゲートフィンガー電極」等と称されてもよい。ゲートパッド１５は金属パッドであり、この形態では、ゲートパッド１５はＡｌ（アルミニウム）を含む金属材料により形成されている。
　具体的には、ゲートパッド１５は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲートパッド１５は、Ａｌ系金属膜以外の金属膜であってもよい。具体的には、ゲートパッド１５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ｃｕ膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　図３を参照して、半導体装置１は、ゲートパッド１５に電気的に接続された少なくとも１つ（この形態では複数）のゲート配線１６を含む。ゲート配線１６は、第２導電構造およびメタル配線の一例である。ゲート配線１６は、ゲートパッド１５に付与されたゲート電位を、複数のトレンチゲート構造１１に伝達するように、外周領域１０において選択的に引き回されている。複数のゲート配線１６は、この形態では、第１ゲート配線１７、第２ゲート配線１８、第３ゲート配線１９および接続配線１６Ａを含む。
　図３を参照して、第１ゲート配線１７は、この形態では、ゲートパッド１５に対して第２側面５Ｂ側に配置されて、複数のトレンチゲート構造１１（図５）の一部（具体的には終端部１１Ａ（図３１等））に交差（具体的には直交）するように第１主面３の周縁に沿ってライン状に延びている。
　具体的には、第１ゲート配線１７は、第１部分１７Ａと、第２部分１７Ｂと、接続部分１７Ｃとを含む。第１部分１７Ａは、ゲートパッド１５から第１側面５Ａに沿って第２側面５Ｂに向かって延びている。
　図３を参照して、第１部分１７Ａは、外周領域１０において、後述する接続配線１６Ａおよび抵抗配線構造３８（図４）を介して、ゲートパッド１５に電気的に接続されている。第１ゲート配線１７の第１部分１７Ａが、抵抗配線構造３８（図４）を介してゲートパッド１５に電気的に接続された構成でなく、ゲートパッド１５から第２側面５Ｂ側に向けて引き出された構成であってもよい。
　図３を参照して、第２部分１７Ｂは、第１部分１７Ａにおける第１外縁位置（第１位置）Ｐ１にある端部１７Ｅから、第２側面５Ｂに沿って第３側面５Ｃに向かって延びている。第１ゲート配線１７の第２部分１７Ｂは、後述する周囲配線構造３４（図４）の第２構造３４Ｂ（図４）を介して、複数のトレンチゲート構造１１に電気的に接続されている。
　第２部分１７Ｂは、第３側面５Ｃ側のチップ２の角部Ｃに終端部１７Ｄを有している。そのため、この形態では、第１ゲート配線１７は、第３側面５Ｃに沿って延びる部分を有さない。別の言い方では、この形態では、活性領域９と第３側面５Ｃとの間の領域に、第１ゲート配線１７が配置されない。
　図３を参照して、接続部分１７Ｃは、第１部分１７Ａの基端部からゲートパッド１５の周縁に沿って延び、第１部分１７Ａと第３ゲート配線１９とを接続している。接続部分１７Ｃは、帯状部１７Ｆと、第２帯状部１７Ｇとを含む。帯状部１７Ｆは、第１部分１７Ａの基端部から第３側面５Ｃ側に向かって、ゲートパッド１５の第２周縁１５Ｂに沿って延びている。第２帯状部１７Ｇは、帯状部１７Ｆの終端部から第４側面５Ｄ側に向かって、ゲートパッド１５の第３周縁１５Ｃに沿って延び、帯状部１７Ｆと第３ゲート配線１９とを接続している。
　この形態では、第１部分１７Ａ、第２部分１７Ｂおよび接続部分１７Ｃが、互いに同等の幅を有している。むろん、第１部分１７Ａが、第２部分１７Ｂおよび接続部分１７Ｃの少なくとも一方と異なる幅を有していてもよい。第２部分１７Ｂが、接続部分１７Ｃと異なる幅を有していてもよい。
　この形態では、第２部分１７Ｂが第１部分１７Ａよりも長い。第２部分１７Ｂは、第１部分１７Ａよりも短くてもよいし、第１部分１７Ａと同等の長さを有していてもよい。
　この形態では、接続部分１７Ｃが第１部分１７Ａよりも短い。接続部分１７Ｃは、第１部分１７Ａよりも短くてもよいし、第１部分１７Ａと同等の長さを有していてもよい。
　図３を参照して、第２ゲート配線１８は、この形態では、ゲートパッド１５に対して第４側面５Ｄ側に配置されて、複数のトレンチゲート構造１１（図５）の一部（具体的には終端部１１Ａ）に交差（具体的には直交）するように第１主面３の周縁に沿ってライン状に延びている。
　具体的には、第２ゲート配線１８は、第１部分１８Ａと、第２部分１８Ｂと、接続部分１８Ｃとを含む。第１部分１８Ａは、ゲートパッド１５から第１側面５Ａに沿って第４側面５Ｄに向かって延びている。
　図３を参照して、第１部分１８Ａは、外周領域１０において、後述する接続配線１６Ａおよび抵抗配線構造３８（図４）を介して、ゲートパッド１５に電気的に接続されている。第２ゲート配線１８の第１部分１８Ａが、抵抗配線構造３８（図４）を介してゲートパッド１５に電気的に接続された構成でなく、ゲートパッド１５から第４側面５Ｄ側に向けて引き出された構成であってもよい。
　図３を参照して、第２部分１８Ｂは、第１部分１８Ａにおける第２外縁位置（第１位置）Ｐ２にある終端部１８Ｅから、第４側面５Ｄに沿って第３側面５Ｃに向かって延びている。第２ゲート配線１８の第２部分１８Ｂは、後述する周囲配線構造３４（図４）の第４構造３４Ｄ（図４）を介して、複数のトレンチゲート構造１１に電気的に接続されている。
　第２部分１８Ｂは、第３側面５Ｃ側のチップ２の角部Ｃに終端部１８Ｄを有している。そのため、この形態では、第２ゲート配線１８は、第３側面５Ｃに沿って延びる部分を有さない。別の言い方では、この形態では、活性領域９と第３側面５Ｃとの間の領域に、第２ゲート配線１８が配置されない。
　図３を参照して、接続部分１８Ｃは、第１部分１８Ａの基端部からゲートパッド１５の周縁に沿って延び、第１部分１８Ａと第３ゲート配線１９とを接続している。接続部分１８Ｃは、帯状部１８Ｆと、帯状部１８Ｇとを含む。帯状部１８Ｆは、第１部分１８Ａの基端部から第３側面５Ｃ側に向かって、ゲートパッド１５の第４周縁１５Ｄに沿って延びている。帯状部１８Ｇは、帯状部１８Ｆの終端部から第４側面５Ｄ側に向かって、ゲートパッド１５の第３周縁１５Ｃに沿って延び、帯状部１８Ｆと第３ゲート配線１９とを接続している。
　この形態では、第１部分１８Ａ、第２部分１８Ｂおよび接続部分１８Ｃが、互いに同等の幅を有している。むろん、第１部分１８Ａが、第２部分１８Ｂおよび接続部分１８Ｃの少なくとも一方と異なる幅を有していてもよい。第２部分１８Ｂが、接続部分１８Ｃと異なる幅を有していてもよい。
　この形態では、第２部分１８Ｂが第１部分１８Ａよりも長い。第２部分１８Ｂは、第１部分１８Ａよりも短くてもよいし、第１部分１８Ａと同等の長さを有していてもよい。
　この形態では、接続部分１８Ｃが第１部分１８Ａよりも短い。接続部分１８Ｃは、第１部分１８Ａよりも短くてもよいし、第１部分１８Ａと同等の長さを有していてもよい。
　図３を参照して、接続配線１６Ａは、第１ゲート配線１７の第１部分１７Ａと第２ゲート配線１８の第１部分１８Ａとを接続する。接続配線１６Ａは、ゲートパッド１５と第１側面５Ａとの間の領域に配置されて、接続配線１６Ａは、第１側面５Ａに沿って延びる帯状である。
　この形態では、接続配線１６Ａの内側の周縁が、第１ゲート配線１７の第１部分１７Ａの内側の周縁の延長線に一致している。接続配線１６Ａの内側の周縁が、第２ゲート配線１８の第１部分１８Ａの内側の周縁の延長線に一致している。接続配線１６Ａの外側の周縁は、第１ゲート配線１７の第１部分１７Ａの外側の周縁の延長線に一致している。接続配線１６Ａの外側の周縁は、第２ゲート配線１８の第１部分１８Ａの外側の周縁の延長線に一致している。
　接続配線１６Ａの配線幅は、第１部分１７Ａの配線幅と同じである。むろん、接続配線１６Ａの配線幅が、第１部分１７Ａの配線幅よりも広くてもよいし、第１部分１７Ａの配線幅よりも狭くてもよい。接続配線１６Ａの配線幅は、第１部分１８Ａの配線幅と同じである。むろん、接続配線１６Ａの配線幅が、第１部分１８Ａの配線幅よりも広くてもよいし、狭くてもよい。
　図３を参照して、第３ゲート配線（第３部分）１９は、この形態では、ゲートパッド１５に対して第３側面５Ｃ側に配置されて、ゲートパッド１５および第３側面５Ｃの間の領域を第２方向Ｙに沿って第４側面５Ｃに向かってライン状に延びている。第３ゲート配線１９は、外周領域１０において、第１ゲート配線１７および第２ゲート配線１８に接続されている。
　第３ゲート配線１９は、活性領域９において複数のトレンチゲート構造１１に電気的に接続されている。第３ゲート配線１９が、第１ゲート配線１７および第２ゲート配線１８のいずれか一方に接続される構成ではなく、ゲートパッド１５から第３側面５Ｃ側に向けて引き出された構成であってもよい。複数のゲート配線１６（第１ゲート配線１７、第２ゲート配線１８および第３ゲート配線１９）は、「配線」、「配線電極」、「ゲートフィンガー」、「ゲートフィンガー電極」等と称されてもよい。ゲート配線１６はメタル配線からなり、この形態では、ゲート配線１６は、Ａｌ（アルミニウム）を含む金属材料（第２導電材料）により形成されている。具体的には、ゲート配線１６は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　ゲート配線１６が、Ａｌ系金属膜以外の金属膜であってもよい。具体的には、ゲート配線１６は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ｃｕ膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　図３を参照して、半導体装置１は、ゲートパッド１５およびゲート配線１６から間隔を空けて第１主面３上に配置されたソースパッド２０を含む。ソースパッド２０は、外部からソース電位が付与される電極である。ソースパッド２０は、「第１主面電極」、「パッド」、「ソースパッド電極」、「ソースメタル」、「第２パッド電極」等と称されてもよい。
　ソースパッド２０は、金属パッドであり、この形態では、ソースパッド２０は、Ａｌ（アルミニウム）を含む金属材料により形成されている。つまり、ソースパッド２０はＡｌ系金属膜を含む。具体的には、ソースパッド２０は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ソースパッド２０は、Ａｌ系金属膜以外の金属膜であってもよい。具体的には、ソースパッド２０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ｃｕ膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ソースパッド２０は、この形態では、平面視において活性領域９上に配置されている。具体的には、ソースパッド２０は、平面視においてゲートパッド１５に沿って窪んだ凹部を有する多角形状に形成されている。むろん、ソースパッド２０が、平面視において四角形状に形成されていてもよい。
　ソースパッド２０は、この形態では、活性領域９（第１主面３）の第１方向Ｘの中央位置よりも第２側面５Ｂ側の領域に配置された第１ソースパッド２１と、当該中央位置よりも第４側面５Ｄ側の領域に配置された第２ソースパッド２２とを含む。
　図３を参照して、第１ソースパッド２１は、絶縁層１３のうち活性領域９を被覆する部分の上において、ゲートパッド１５および第３ゲート配線１９と第１ゲート配線１７との間の領域に配置されている。第１ソースパッド２１は、絶縁層１３を挟んで複数のトレンチゲート構造１１に対向している。第１ソースパッド２１は、ゲートパッド１５の平面積よりも大きい平面積を有していることが好ましい。第１ソースパッド２１には、外部からソース電位が付与される。
　図３を参照して、第２ソースパッド２２は、絶縁層１３のうち活性領域９を被覆する部分の上において、ゲートパッド１５および第３ゲート配線１９と第２ゲート配線１８との間の領域に配置されている。第２ソースパッド２２は、絶縁層１３を挟んで複数のトレンチゲート構造１１に対向している。第２ソースパッド２２は、ゲートパッド１５の平面積よりも大きい平面積を有していることが好ましい。第２ソースパッド２２には、外部からソース電位が付与される。
　第１ソースパッド２１および第２ソースパッド２２は、第３側面５Ｃ側の端部において、互いにつながっている。この形態では、第３ゲート配線１９によって、ソースパッド２０が、第１ソースパッド２１および第２ソースパッド２２に分割された形状に区画されている。
　図３を参照して、半導体装置１は、ソースパッド２０から引き出された少なくとも１つ（この形態では１つ）のソース配線２３を含む。ソース配線２３は、「配線」、「配線電極」等と称されてもよい。ソース配線２３は、ソースパッド２０に付与されたソース電位を他の領域に伝達する。ソース配線２３は、ソースパッド２０（第１ソースパッド２１および第２ソースパッド２２）のうちの第３側面５Ｃ側の部分から絶縁層１３のうち外周領域１０を被覆する部分の上に引き回されている。
　ソース配線２３は、「配線」、「配線電極」、「ソースフィンガー」、「ソースフィンガー電極」等と称されてもよい。ソース配線２３は、メタル配線からなり、この形態では、ソース配線２３はＡｌ（アルミニウム）を含む金属材料により形成されている。つまり、ソース配線２３はＡｌ系金属膜を含む。具体的には、ソース配線２３は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ソース配線２３は、Ａｌ系金属膜以外の金属膜であってもよい。具体的には、ソース配線２３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ｃｕ膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　図２を参照して、半導体装置１は、第２主面４を被覆するドレインパッド２４を含む。ドレインパッド２４は、外部からドレイン電位が付与される電極である。ドレインパッド２４は、「ドレインパッド電極」、「第３パッド電極」等と称されてもよい。ドレインパッド２４は、第２主面４から露出したベース層６とオーミック接触を形成している。
　ドレインパッド２４は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレインパッド２４は、チップ２の周縁部を露出させるように、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。
　ソースパッド２０およびドレインパッド２４の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。ブレークダウン電圧は、５００Ｖ以上１０００Ｖ以下、１０００Ｖ以上１５００Ｖ以下、１５００Ｖ以上２０００Ｖ以下、２０００Ｖ以上２５００Ｖ以下、および２５００Ｖ以上３０００Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。
　図１および図２を参照して、半導体装置１は、第１主面３の上でゲートパッド１５、ゲート配線１６、ソースパッド２０、ソース配線２３および絶縁層１３を選択的に被覆するアッパー絶縁膜２５を含む。アッパー絶縁膜２５は、ゲートパッド１５の内方部を露出させるゲートパッド開口２６を含む。アッパー絶縁膜２５は、ゲートパッド１５の周縁部およびゲート配線１６の全域を被覆している。ゲートパッド開口２６は、平面視において四角形状に形成されている。
　図１を参照して、アッパー絶縁膜２５は、第１ソースパッド２１の内方部を露出させる第１ソースパッド開口２７、および第２ソースパッド２２の内方部を露出させる第２ソースパッド開口２８を含む。アッパー絶縁膜２５は、第１ソースパッド２１の周縁部、および第２ソースパッド２２の周縁部およびソース配線２３の全域を被覆している。
　第１ソースパッド開口２７は、平面視で第１ソースパッド２１の周縁部に沿う多角形状に形成されている。第１ソースパッド開口２７の平面積は、ゲートパッド開口２６の平面積よりも大きいことが好ましい。第２ソースパッド開口２８は、平面視で第２ソースパッド２２の周縁部に沿う多角形状に形成されている。第２ソースパッド開口２８の平面積は、ゲートパッド開口２６の平面積よりも大きいことが好ましい。
　アッパー絶縁膜２５は、第１～第４側面５Ａ～５Ｄから間隔を空けて位置に、外側の周縁を有している。アッパー絶縁膜２５の外側の周縁と、第１～第４側面５Ａ～５Ｄとの間に、絶縁層１３が露出している。絶縁層１３の露出部分は、環状（具体的には、四角環状）である。
　図２を参照して、アッパー絶縁膜２５は、ゲートパッド１５の厚さ、ゲート配線１６の厚さ、ソースパッド２０の厚さおよびソース配線２３の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜２５の厚さは、チップ２の厚さ未満であることが好ましい。アッパー絶縁膜２５の厚さは、３μｍ以上３５μｍ以下であってもよい。アッパー絶縁膜２５の厚さは、２５μｍ以下であることが好ましい。
　アッパー絶縁膜２５は、チップ２側からこの順に積層された無機絶縁膜および有機絶縁膜を含む積層構造を有していてもよい。アッパー絶縁膜２５は、無機絶縁膜および有機絶縁膜のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜および有機絶縁膜を同時に含む必要はない。無機絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜は、絶縁層１３とは異なる絶縁材料を含むことが好ましい。有機絶縁膜は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。有機絶縁膜は、この形態では、ポリベンゾオキサゾール膜を含む。
　図４を参照して、半導体装置１は、周囲配線構造３４を含む。図４では明瞭化のため、周囲配線構造３４の形成領域がハッチングで示されている。周囲配線構造３４は、チップ２の周縁に沿う環状（具体的には、略四角環状）をなしている。周囲配線構造３４は、この形態では、外周領域１０に配置されている。周囲配線構造３４は、平面視において活性領域９を取り囲む。周囲配線構造３４は、第１構造３４Ａ、第２構造３４Ｂ、第３構造３４Ｃ、第４構造３４Ｄ、第５構造３４Ｅおよび第６構造３４Ｆを含む。
　図４を参照して、第１構造３４Ａおよび第３構造３４Ｃは、活性領域９を挟んで第２方向Ｙに対向している。第２構造３４Ｂおよび第４構造３４Ｄは、活性領域９を挟んで第１方向Ｘに対向している。第５構造３４Ｅおよび第６構造３４Ｆは、外周領域１０のうち、平面視で、ゲートパッド１５の周囲の領域に配置されている。
　周囲配線構造３４は、第１導電材料としてのポリシリコンにより形成されている。すなわち、この形態では、周囲配線構造３４が、トレンチゲート構造１１と同じ材料により形成されている。このポリシリコンは、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのうちのいずれか一方または双方を含んでいてもよい。このポリシリコンは、ゲートパッド１５、ゲート配線１６、ソースパッド２０、ソース配線２３等に用いられるメタル材料よりも高抵抗な材料である。
　図４を参照して、半導体装置１は、複数の接続配線構造３５を含む。複数の接続配線構造３５は、活性領域９において、第２方向Ｙにストライプ状に延びている。複数の接続配線構造３５は、第１ゲート配線１７の第２部分１７Ｂ（図３）と第２ゲート配線１８の第２部分１８Ｂ（図３）との間の領域を、第１方向Ｘに間隔を空けて配列されている。複数の接続配線構造３５は、トレンチゲート構造１１（図５）と、第１ゲート配線１７の第１部分１７Ａ（図３）および第２ゲート配線１８の第１部分１８Ａ（図３）とを電気的に接続する。
　半導体装置１に含まれる接続配線構造３５の本数は、５つ以上５０つ以下であってもよい。半導体装置１に含まれる接続配線構造３５の本数は、１５つ以上３０つ以下であることが好ましい。半導体装置１に含まれる接続配線構造３５の本数は、１８以上２５つ以下であることがより好ましい。
　図４を参照して、複数の接続配線構造３５は、環状の周囲配線構造３４の第２方向Ｙに対向する部分に跨って接続されている。具体的には、接続配線構造３５は、第１構造３４Ａと第３構造３４Ｃとを接続している。接続配線構造３５の第２方向Ｙの両方の終端部が、それぞれ第１構造３４Ａおよび第３構造３４Ｃに接続されている。
　また、接続配線構造３５は、第６構造３４Ｆと第３構造３４Ｃとを接続している。接続配線構造３５の第２方向Ｙの両方の終端部が、それぞれ第６構造３４Ｆおよび第３構造３４Ｃに接続されている。接続配線構造３５によって、第３構造３４Ｃが、第１構造３４Ａおよび第６構造３４Ｆに接続される。これにより、接続配線構造３５が、第３構造３４Ｃが、第１構造３４Ａおよび第６構造３４Ｆだけでなく、周囲配線構造３４の他の構造（第２構造３４Ｂ、第４構造３４Ｄおよび第５構造３４Ｅ）にも電気的に接続される。
　接続配線構造３５は、第１導電材料および第３導電材料としてのポリシリコンにより形成されている。このポリシリコンは、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのうちのいずれか一方または双方を含んでいてもよい。この形態では、接続配線構造３５が、トレンチゲート構造１１と同じ材料により形成されている。接続配線構造３５が、周囲配線構造３４と同じ材料により形成されている。
　図４を参照して、半導体装置１は、周囲配線構造３４の第１構造３４Ａの途中に配置された抵抗配線構造３８を含む。抵抗配線構造３８は、平面視で、ゲートパッド１５の第１周縁１５Ａ（図３）に沿う帯状である。抵抗配線構造３８は、この形態では、外周領域１０に配置されている。抵抗配線構造３８は、第１導電材料としてのポリシリコンにより形成されている。
　このポリシリコンは、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのうちのいずれか一方または双方を含んでいてもよい。この形態では、抵抗配線構造３８が、トレンチゲート構造１１と同じ材料により形成されている。抵抗配線構造３８が、周囲配線構造３４と同じ材料により形成されている。抵抗配線構造３８が、接続配線構造３５と同じ材料により形成されている。
　この形態では、周囲配線構造３４、接続配線構造３５および抵抗配線構造３８が一体に形成されている。周囲配線構造３４、接続配線構造３５および抵抗配線構造３８は、第１主面３の上に配置された配線層を含む。すなわち、周囲配線構造３４、接続配線構造３５および抵抗配線構造３８によって、ポリシリコン配線層３３が形成されている。周囲配線構造３４、接続配線構造３５および抵抗配線構造３８を合わせて、「下地配線層」と称してもよい。
　図４および図５を参照して、半導体装置１は、外周領域１０に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域３６を含む。複数のフィールド領域３６の個数は、典型的には、３個以上８個以下である。複数のフィールド領域３６は、電気的に浮遊状態に形成され、第１主面３の周縁部においてチップ２内の電界を緩和する。フィールド領域３６の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。複数のフィールド領域３６は、この形態では、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて配列されている。複数のフィールド領域３６は、この形態では、平面視において活性領域９を取り囲む環状（具体的には四角環状）に形成されている。
　図６は、図５の一点鎖線VIで囲まれた部分の拡大図である。図７は、図６に示すVII-VII線に沿う断面図である。図８は、図６に示すVIII-VIII線に沿う断面図である。図９は、図７の一点鎖線IXで囲まれた部分の拡大図である。図１０は、図８の一点鎖線Xで囲まれた部分の拡大図である。
　半導体装置１は、ドリフト領域８の表層部に形成された第２不純物領域の一例としてのｐ型のボディ領域４０を含む。図７、図８等を参照して、ボディ領域４０は、この形態では、第１主面３に沿って延びる層状に形成されている。ボディ領域４０は、活性領域９の全域に形成されている。ボディ領域４０は、半導体層７の下端から第１主面３側に間隔を空けて形成されている。
　ボディ領域４０は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。ボディ領域４０のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。ボディ領域４０の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　半導体装置１は、前述のとおり、複数のトレンチゲート構造１１を含む。図６～図８を参照して、各トレンチゲート構造１１は、配列方向にトレンチ幅ＷＴ１を有している。トレンチ幅ＷＴ１は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチ幅ＷＴ１は、０．１μｍ以上５μｍ以下であってもよい。
　トレンチ幅ＷＴ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　図６～図８を参照して、複数のトレンチゲート構造１１は、第２方向ＹにトレンチピッチＰＴ１の間隔を空けて配列されている。トレンチピッチＰＴ１は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチピッチＰＴ１は、次に述べるトレンチ深さＤＴ１（図９および図１０）未満であることが好ましい。トレンチピッチＰＴ１は、０．１μｍ以上５μｍ以下であってもよい。
　トレンチピッチＰＴ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。トレンチピッチＰＴ１は、０．５μｍ以上３μｍ以下であることが好ましい。
　図９および図１０を参照して、トレンチゲート構造１１は、鉛直方向Ｚにトレンチ深さＤＴ１を有している。トレンチ深さＤＴ１は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチ深さＤＴ１は、０．１μｍ以上５μｍ以下であってもよい。トレンチ深さＤＴ１は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、および４μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。トレンチ深さＤＴ１は、０．１μｍ以上１．５μｍ以下であることが好ましく、０．５μｍ以上１．５μｍ以下であることが、より好ましい。
　トレンチ深さＤＴ１は、トレンチ幅ＷＴ１よりも大きいことが好ましい。つまり、複数のトレンチゲート構造１１は、縦長柱状に延びるアスペクト比ＤＴ１／ＷＴ１をそれぞれ有していることが好ましい。アスペクト比ＤＴ１／ＷＴ１は、トレンチ深さＤＴ１に対するトレンチ幅ＷＴ１の比である。アスペクト比ＤＴ１／ＷＴ１は、たとえば、１以上５以下であってもよく、好ましくは、１以上３以下である。
　図９および図１０を参照して、各トレンチゲート構造１１は、第１トレンチとしてのトレンチ４１、下地絶縁膜としてのトレンチ絶縁膜４２および埋設体４３を含む。トレンチ４１は、「素子トレンチ」、「ゲートトレンチ」等と称されてもよい。トレンチ絶縁膜４２は、「素子絶縁膜」、「ゲート絶縁膜」等と称されてもよい。埋設体４３は、「接続電極」、「ゲート電極」等と称されてもよい。
　トレンチ４１は、第１主面３に形成され、トレンチゲート構造１１の内面（図９および図１０に示す側面４４および底面４５）を区画している。トレンチ４１の底面４５は、平坦に延びる部分を有していることが好ましい。隣り合うトレンチ４１の間には、半導体層７の一部により形成された、セル部の一例としてのメサ部４６が形成されている。メサ部４６は、「素子メサ部」と称されてもよい。メサ部４６の第２方向Ｙの幅は、トレンチピッチＰＴ１によって規定される。
　図７および図８を参照して、複数のトレンチ４１および複数のメサ部４６は、第１方向Ｘに沿って延びる帯状であり、第２方向Ｙに交互に配列されている。複数のトレンチ４１は、ストライプ状に配列されている。複数のメサ部４６は、ストライプ状に配列されている。
　図９および図１０を参照して、トレンチ４１の底面４５の平坦部は、第１主面３に対してほぼ平行に延びていることが特に好ましい。むろん、トレンチ４１の底面４５は、半導体層７の下端側に向けて円弧状に湾曲していてもよい。
　トレンチ絶縁膜４２は、トレンチ４１の内面を被覆している。トレンチ絶縁膜４２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。トレンチ絶縁膜４２は、この形態では、酸化シリコン膜からなる単層構造を有している。トレンチ絶縁膜４２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　図９および図１０を参照して、埋設体４３は、トレンチ４１に埋設され、トレンチ絶縁膜４２を挟んでチャネルに対向する。埋設体４３は、この形態では、トレンチ絶縁膜４２を挟んでボディ領域４０に対向している。埋設体４３は、ポリシリコンにより形成されている。このポリシリコンは、ｐ型またはｎ型の導電性ポリシリコンであってもよい。
　埋設体４３は、トレンチ４１の深さ方向における中間部まで埋設されている。埋設体４３は、第１主面３に対して第２主面４側に位置する上面４７を有している。埋設体４３の上面４７と第１主面３との間には、第２主面４側に低い段差が形成されている。この段差により、トレンチ４１の上部には、埋設体４３の上面４７とトレンチ４１の側面４４とにより区画されたリセス４８が形成されている。
　図９および図１０を参照して、リセス４８は、トレンチ４１の両側面４４と埋設体４３の上面４７とにより挟まれた空間である。リセス４８は、トレンチ４１の奥行方向（第１方向Ｘ）に連続する帯状に形成されている。トレンチ絶縁膜４２は、トレンチ４１の内面と埋設体４３との間に挟まれた領域に選択的に形成されており、リセス４８の側面（トレンチ４１の側面４４の一部）は、トレンチ絶縁膜４２から露出している。
　半導体装置１は、トレンチゲート構造１１の底部に形成された第１電界緩和層５１を含む。より詳細には、第１電界緩和層５１は、トレンチ４１の底部に形成されている。第１電界緩和層５１は、トレンチ４１の奥行方向の全体にわたってトレンチ４１の底部に形成されており、トレンチ４１の奥行方向に延びる帯状に形成されている。
　図９および図１０を参照して、第１電界緩和層５１は、トレンチ４１の底面４５から露出し、トレンチ絶縁膜４２に接している。したがって、トレンチゲート構造１１（トレンチ４１）の底面４５には、第１電界緩和層５１の上端部が露出している。第１電界緩和層５１は、トレンチ４１の深さ方向において、トレンチ絶縁膜４２を介して埋設体４３に対向している。トレンチ４１の底部において、トレンチ絶縁膜４２は、埋設体４３と第１電界緩和層５１とにより挟まれている。
　第１電界緩和層５１は、トレンチ４１の幅方向において、トレンチ４１の一方端部と他方端部との間に跨って形成されている。図９および図１０を参照して、この形態では、第１電界緩和層５１は、トレンチ４１の深さ方向において、トレンチ４１の幅方向における一方側面４４とほぼ同一平面上に形成された一方側面５２と、トレンチ４１の幅方向における他方側面４４とほぼ同一平面上に形成された他方側面５２とを有している。
　第１電界緩和層５１の側面５２は、トレンチゲート構造１１の深さ方向に延び、半導体層７（ドリフト領域８）との境界面を形成している。第１電界緩和層５１は、トレンチゲート構造１１の深さ方向においてボディ領域４０から物理的に離れ、かつトレンチゲート構造１１の底面４５の全体を形成している。
　図９および図１０を参照して、第１電界緩和層５１は、この形態では、第１層５３と、第２層５４との積層構造を有している。第１層５３は、トレンチ４１の底部（この形態では、底面４５）から第２主面４側に離れて形成された層である。第２層５４は、第１層５３とトレンチ４１の底部（この形態では、底面４５）との間に形成された層である。第２層５４が、トレンチ４１の底面４５から露出してトレンチ絶縁膜４２に接している。第２層５４は、第１層５３とトレンチ４１の底部との間に挟まれている。
　第２層５４は、この形態では、上層５４ａと下層５４ｂとの積層構造を有している。上層５４ａはトレンチ４１の底部（この形態では、底面４５）から露出してトレンチ絶縁膜４２に接している。下層５４ｂは、第１電界緩和層５１の第１層５３に接している。
　第１電界緩和層５１の不純物濃度に関して、第１層５３は第１不純物濃度を有している。第２層５４の上層５４ａは第２不純物濃度を有している。第２層５４の下層５４ｂは第３不純物濃度を有している。この形態では、上層５４ａの第２不純物濃度および下層５４ｂの第３不純物濃度が、第１層５３の第１不純物濃度よりも高い。上層５４ａの第２不純物濃度が、下層５４ｂの第３不純物濃度よりも高い。また、第１層５３の第１不純物濃度は、ボディ領域４０の不純物濃度と同等であってよい。第２層５４の上層５４ａの第２不純物濃度および下層５４ｂの第３不純物濃度は、ボディ領域４０の不純物濃度よりも高くてよい。
　たとえば、第１層５３の第１不純物濃度は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第２層５４の上層５４ａの第２不純物濃度は、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第２層５４の下層５４ｂの第２不純物濃度は、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　第２層５４の上層５４ａの第２不純物濃度と、第２層５４の下層５４ｂの第３不純物濃度とが同一であってもよい。すなわち、第２層５４が単一のｐ型不純物濃度をピーク値として有する不純物領域であってもよい。
　第１層５３および第２層５４のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。第１層５３および第２層５４の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　第１層５３と第２層５４との積層構造は、トレンチ４１の奥行方向に連続している。この形態では、第１層５３と第２層５４との積層構造がトレンチ４１の奥行方向の全体にわたって連続するように、第１電界緩和層５１がトレンチ４１の奥行方向に延びる帯状に形成されている。たとえば、複数の第１電界緩和層５１は、ｍ軸方向に間隔を空けて配列され、ＳｉＣ単結晶のａ軸方向に延びている。複数の第１電界緩和層５１はａ軸方向（第１方向Ｘ）に延びるストライプ状に形成され、複数の第１電界緩和層５１の延在方向は半導体層７のオフ方向に一致している。
　複数の第１電界緩和層５１は、トレンチ４１の深さ方向に複数のトレンチゲート構造１１に重なっている。具体的には、複数の第１電界緩和層５１は、鉛直方向Ｚに複数のトレンチゲート構造１１と１対１の対応関係で重なっている。この形態では、複数の第１電界緩和層５１は、それぞれ対応するトレンチゲート構造１１の底面４５に接続されている。
　図９および図１０を参照して、第１電界緩和層５１は、鉛直方向Ｚに第１緩和深さＤＲ１を有している。第１緩和深さＤＲ１は、０．２５μｍ以上５μｍ以下であってもよい。第１緩和深さＤＲ１は、０．２５μｍを超えて０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、および４μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１緩和深さＤＲ１は、１．５μｍ以上２．５μｍ以下であることが好ましい。
　複数の第１電界緩和層５１は、配列方向に第１緩和幅ＷＲ１をそれぞれ有している。第１緩和幅ＷＲ１は、０．２５μｍ以上５μｍ以下であってもよい。第１緩和幅ＷＲ１は、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　図７および図９を参照して、半導体装置１は、第１主面３の表層部に形成された、第３不純物領域の一例としてのソース領域５５を含む。ソース領域５５は、複数のトレンチゲート構造１１の間の領域に形成されている。ソース領域５５は、ボディ領域４０の表層部に形成されている。別の言い方では、トレンチ４１は、第１主面３からソース領域５５およびボディ領域４０を通って、半導体層７に達している。
　この形態では、複数のソース領域５５が、メサ部４６を幅方向に横切って、メサ部４６の一方側面４４から他方側面４４（トレンチ４１の一方側面４４および他方側面４４）に至るまで形成されている。
　ソース領域５５は、半導体層７（ドリフト領域８）よりも高いｎ型不純物濃度（ピーク値）を有している。ソース領域５５は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。
　図９を参照して、ソース領域５５は、ソース厚さＳＴ１を有している。ソース厚さＳＴ１は、第１主面３から鉛直方向Ｚにおけるソース領域５５の厚さであってもよい。ソース厚さＳＴ１は、たとえば、０．２μｍ以上１．０μｍ以下、好ましくは、０．４μｍ以上０．８μｍ以下であってもよい。
　図８および図１０を参照して、半導体装置１は、第１主面３の表層部に形成された、第１コンタクト領域５７を含む。第１コンタクト領域５７は、複数のトレンチゲート構造１１の間の領域に形成されている。この形態では、複数の第１コンタクト領域５７が、メサ部４６を幅方向に横切って、メサ部４６の一方側面４４から他方側面４４に至るまで形成されている。第１コンタクト領域５７は、ボディ領域４０の表層部においてソース領域５５に隣接して形成されている。
　図６を参照して、各メサ部４６において、複数のソース領域５５および複数の第１コンタクト領域５７は、トレンチ４１の奥行方向に沿って交互に配列されている。各メサ部４６において、複数のソース領域５５の第１方向Ｘの長さは、互いに同じである。各メサ部４６において、複数の第１コンタクト領域５７の第１方向Ｘの長さは、互いに同じである。複数のソース領域５５は、各メサ部４６において、トレンチ４１の奥行方向に沿って間隔を空けて配列されている。これにより、各メサ部４６では、第１方向Ｘ（トレンチ４１の奥行方向）に複数のチャネル区間５６が間隔を空けて配列される。チャネル区間５６では、メサ部４６の第２方向Ｙの両側のトレンチ４１の側面４４のいずれにもチャネルが形成される。別の言い方では、ボディ領域４０にチャネルが形成される。
　主に図９および図１０を比較して、ボディ領域４０は、ソース領域５５の直下に形成された第１ボディ部５８（図９）と、第１コンタクト領域５７の直下に形成された第２ボディ部５９（図１０）とを含む。第１ボディ部５８は、トレンチ４１の深さ方向においてソース領域５５とドリフト領域８との間に挟まれたボディ領域４０の部分である。第２ボディ部５９は、トレンチ４１の深さ方向において第１コンタクト領域５７とドリフト領域８との間に挟まれたボディ領域４０の部分である。
　第１ボディ部５８および第２ボディ部５９は、いずれもボディ領域４０の一部である。そのため、第１ボディ部５８および第２ボディ部５９は、同じｐ型不純物濃度を、ピーク値として有している。第１ボディ部５８および第２ボディ部５９のｐ型不純物濃度が互いに異なっていてもよい。
　図９および図１０を参照して、第１ボディ部５８が第１ボディ厚さＢＴ１を有し、第２ボディ部５９が第２ボディ厚さＢＴ２を有している。第２ボディ厚さＢＴ２は、第１ボディ厚さＢＴ１よりも大きい。
　図９および図１０を参照して、第１ボディ部５８が第１ボディ深さＢＤ１を有し、第２ボディ部５９が第２ボディ深さＢＤ２を有している。この形態では、第２ボディ深さＢＤ２は、第１ボディ深さＢＤ１と同じである。第２ボディ深さＢＤ２が第１ボディ深さＢＤ１よりも深くてもよいし、浅くてもよい。
　図９を参照して、第１ボディ部５８とソース領域５５との第１境界面６０は、埋設体４３の上面４７よりも第２主面４側に位置している。当該第１境界面６０は、埋設体４３の上面４７よりも低い位置に形成されている。ソース領域５５の一部（たとえば、下端部）は、トレンチ絶縁膜４２を介して埋設体４３に対向している。これにより、ソース－ドレイン間のチャネルの形成が確保される。
　図１０を参照して、第２ボディ部５９と第１コンタクト領域５７との第２境界面６１は、埋設体４３の上面４７よりも第１主面３側に位置している。第２ボディ部５９の一部（たとえば、上端部）は、埋設体４３よりも第１主面３側（上側）に突出している。第１コンタクト領域５７は、ソース－ドレイン間のチャネルの形成に直接的に寄与する領域ではないため、ソース領域５５とは異なり、トレンチ絶縁膜４２を介して埋設体４３に対向していなくてもよい。
　図８および図１０を参照して、半導体装置１は、第１主面３の表層部に形成された、第２コンタクト領域６２を含む。第２コンタクト領域６２は、第１コンタクト領域５７と第１電界緩和層５１とを接続している。第２コンタクト領域６２は、第１コンタクト領域５７から第２主面４に向かってトレンチ４１の側面４４に沿って形成され、第１電界緩和層５１に接続されている。この形態では、第２コンタクト領域６２は、メサ部４６の両側面４４から露出する第１コンタクト領域５７から、メサ部４６の一方側面４４および他方側面４４の両方に沿って形成されている。
　第２コンタクト領域６２は、ボディ領域４０を貫通し、ボディ領域４０と第１電界緩和層５１との間に跨っている。第２コンタクト領域６２は、ボディ領域４０との間に境界を形成し、ボディ領域４０に接続されている。第２コンタクト領域６２は、さらに、ボディ領域４０の下方において、ドリフト領域８にも接続されている。つまり、ボディ領域４０と第１電界緩和層５１との間の区間において、第２コンタクト領域６２およびドリフト領域８によりｐｎ接合部が形成されている。
　図１０を参照して、第２コンタクト領域６２は、トレンチ４１の側面４４から露出し、トレンチ４１の側面４４においてトレンチ絶縁膜４２に接している。第２コンタクト領域６２の下端部は、第１電界緩和層５１の第２層５４の上層５４ａに接している。
　この形態では、第１コンタクト領域５７および第２コンタクト領域６２は、第２層５４の上層５４ａと同じｐ型不純物濃度を有している。この場合、第１コンタクト領域５７、第２コンタクト領域６２および第２層５４の上層５４ａにより、ｐ型の一体不純物領域が形成されていてもよい。
　半導体装置１は、前述のとおり、絶縁層１３を含む。図７～図１０等を参照して、絶縁層１３は、半導体層７のリセス４８に埋設された第１層間絶縁層６３を含む。第１層間絶縁層６３は、「層間絶縁膜」、「絶縁膜」、「層間膜」、「中間絶縁膜」等と称されてもよい。第１層間絶縁層６３は、この形態では、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　第１層間絶縁層６３は、積層構造を有していてもよい。第１層間絶縁層６３は、単層構造を有していてもよい。第１層間絶縁層６３は、トレンチ４１の奥行方向の全体にわたってリセス４８に埋設されており、トレンチ４１の奥行方向に延びる帯状に形成されている。
　図９および図１０を参照して、第１層間絶縁層６３は、トレンチ４１の上部エッジ６４が第１主面３から露出するようにリセス４８に埋設されている。トレンチ４１の上部エッジ６４は、トレンチ４１の頂部においてトレンチ４１の側面４４と第１主面３とが交差する部分であってもよい。つまり、第１層間絶縁層６３は、第１主面３においてトレンチ４１の周辺部を被覆せず、トレンチ４１の幅方向において、トレンチ４１の内側領域に収まっている。
　第１層間絶縁層６３は、リセス４８の側面（トレンチ４１の側面４４）において、ソース領域５５および第１コンタクト領域５７に接している。この形態では、第１層間絶縁層６３の上面６５は、トレンチ４１の深さ方向において第１主面３よりもトレンチ４１の底部側に位置している。第１層間絶縁層６３の上面６５は、リセス４８の側面から離れた中央部が下方に窪んでいる。
　図７～図１０を参照して、ソースパッド２０は、第１層間絶縁層６３を被覆するように第１主面３上に形成されている。ソースパッド２０は、第１主面３側からこの順に積層されたバリア層６６および本体層６７を含む積層構造を有している。
　バリア層６６は、第１主面３およびリセス４８の内面（リセス４８の側面および第１層間絶縁層６３の上面６５）に沿って膜状に形成されている。バリア層６６は、ソース領域５５および第１コンタクト領域５７に接触している。バリア層６６は、Ｔｉ層、Ｐｄ層、Ｃｒ層、Ｖ層、Ｍｏ層、Ｗ層、Ｐｔ層およびＮｉ層のうちの少なくとも１つを含んでいてもよい。バリア層６６の厚さは、０．０５μｍ以上０．３μｍ以下であってもよい。バリア層６６の厚さは、０．１μｍ以上０．２μｍ以下であることが好ましい。
　本体層６７は、バリア層６６の上に形成されている。本体層６７は、バリア層６６の主面の全域を被覆している。本体層６７は、バリア層６６を介して、ソース領域５５および第１コンタクト領域５７に電気的に接続されている。本体層６７の厚さは、バリア層６６の厚さを超えている。本体層６７の厚さは、１μｍ以上１０μｍ以下であってもよい。本体層６７の厚さは、３μｍ以上６μｍ以下であることが好ましい。
　この形態では、ソースパッド２０は、リセス４８の側面および第１主面３においてソース領域５５および第１コンタクト領域５７に接続されている。したがって、第１電界緩和層５１は、第１コンタクト領域５７を介してソース電位に固定される。
　図１１は、図５の一点鎖線XIで囲まれた部分の拡大図である。図１２は、図１１の一点鎖線XIIで囲まれた部分の拡大図である。図１３Ａは、図１２の一点鎖線XIIIで囲まれた部分の拡大図である。図１３Ｂは、第２形態例に係る第１ダミー構造９１を説明するための平面図であり、図１３Ａに対応する図である。図１３Ｃは、第３形態例に係る第１ダミー構造９１を説明するための平面図であり、図１３Ｂに対応する図である。図１３Ｄは、第４形態例に係る第１ダミー構造９１を説明するための平面図であり、図１３Ｂに対応する図である。図１４は、図１３Ａに示すXIV-XIV線に沿う断面図である。図１５は、図１３Ａに示すXV-XV線に沿う断面図である。図１６Ａは、図１３Ａに示すXVIＡ-XVIＡ線に沿う断面図である。図１６Ｂは、図１３Ａに示すXVIB-XVIB線に沿う断面図である。図１７は、図１３Ａに示すXVII-XVII線に沿う断面図である。図１８は、図１３Ａに示すXVIII-XVIII線に沿う断面図である。図１９は、図１３Ａに示すXIX-XIX線に沿う断面図である。図２０は、図１５の一点鎖線XXで囲まれた部分の拡大図である。図２１は、図１８の一点鎖線XXIで囲まれた部分の拡大図である。図２２Ａ～図２２Ｃは、半導体装置１の製造工程の一部を説明するための図であって、図２０の一点鎖線XXIIで囲まれた部分に対応する断面を示している。
　半導体装置１は、前述のとおり、活性領域９において第２方向Ｙにストライプ状に延びる複数の接続配線構造３５を含む。図１２を参照して、この形態では、接続配線構造３５は、活性領域９において第１主面３の上に配置された接続配線層１３０を含む。接続配線層１３０は、複数のトレンチゲート構造１１、および複数のトレンチゲート構造１１の間に形成された複数のメサ部４６を横切るように、第２方向Ｙに延びている。接続配線層１３０の延在方向は、ＳｉＣ単結晶のオフ方向に交差する方向である。
　この形態では、接続配線層１３０は、ポリシリコン配線層３３の一部である。ＣＶＤ法によってトレンチ４１を埋めて第１主面３を被覆するポリシリコン膜を形成する場合、当該ポリシリコン膜の一部を利用して、ポリシリコン配線層３３（図４）を形成でき、これにより、接続配線層１３０を形成できる。
　これにより、接続配線構造３５（接続配線層１３０）をトレンチゲート構造１１と同一工程で製造できる。そのため、接続配線構造３５を、トレンチゲート構造１１とは別の材料により形成する場合と比較して、製造工程を削減できる。また、ポリシリコンによって接続配線構造３５を形成する場合、他の材料により形成する場合と比較して、製造効率を高めることができる。
　また、この形態では、接続配線構造３５が、第１主面３上に形成された接続配線層１３０を含み、トレンチ構造を採用していない。接続配線構造３５を接続配線層１３０により実現する場合、材料膜の堆積およびパターンニングを用いて容易に形成できる。これにより、接続配線構造３５をトレンチ構造により実現する場合と比較して、接続配線構造３５を効率よく作成できる。
　図１４を参照して、接続配線層１３０は、下面１３３、上面１３４、第１方向Ｘの一方側の第１側面（側面）１３５、および第１方向Ｘの他方側の第２側面（側面）１３６を有している。下面１３３は、第１主面３に対してほぼ平行である。この形態では、第１側面１３５および第２側面１３６は、下面１３３に対して垂直に延びている。つまり、接続配線層１３０は、断面視において四角形状（扁平な長方形状）に形成されている。
　接続配線層１３０は、１μｍ以上１０μｍ以下の接続幅Ｗ１を有していてもよい。接続配線層１３０の接続幅Ｗ１は、延在方向に直交する方向（つまり第１方向Ｘ）の幅である。接続配線層１３０の接続幅Ｗ１は、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、および７．５μｍ以上１０μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。接続配線層１３０の接続幅Ｗ１は、１μｍ以上５μｍ以下であることが好ましい。
　第１側面１３５および第２側面１３６は、下面１３３に向けて斜め傾斜していてもよい。つまり、接続配線層１３０は、断面視においてテーパ形状（好ましくは等脚台形状）に形成されていてもよい。
　図１４を参照して、接続配線層１３０は、第１主面３を選択的に被覆する第１絶縁膜１３１の上に配置されている。メサ部４６の上面において、接続配線層１３０は第１絶縁膜１３１のうち第１コンタクト領域５７を被覆する部分の上に配置されている。
　図１２および図１４を参照して、この形態では、接続配線層１３０は、第１絶縁膜１３１を挟んで第１コンタクト領域５７（第２ボディ部５９）に対向している。接続配線層１３０は、第１絶縁膜１３１のうちソース領域５５を被覆する部分の上には配置されていない。すなわち、接続配線層１３０は、ソース領域５５（第１ボディ部５８）には対向していない。
　図１２および図１４を参照して、第１コンタクト領域５７のうち、接続配線構造３５に鉛直方向Ｚに対向する領域を対向コンタクト領域５７Ａと呼ぶ。別の言い方では、対向コンタクト領域５７Ａは、第１コンタクト領域５７のうち、接続配線構造３５と平面視でオーバラップする領域である。
　この形態では、対向コンタクト領域５７Ａは、第１方向Ｘの長さＬＣを有している。長さＬＣは、他の第１コンタクト領域５７（たとえば、図１２において、対向コンタクト領域５７Ａとソース領域５５を挟んで第１方向Ｘに対向する第１コンタクト領域５７）と異なる長さである。対向コンタクト領域５７Ａの長さＬＣは、他の第１コンタクト領域５７の第１方向Ｘの長さよりも長い。長さＬＣは、接続配線層１３０の幅Ｘ１よりも長い。
　図１２および図１４を参照して、対向コンタクト領域５７Ａは、接続配線層１３０に鉛直方向Ｚに対向する対向部分５７Ｃ（図１４）と、接続配線層１３０に対向しない非対向部分５７Ｂとを備えている。非対向部分５７Ｂは、対向コンタクト領域５７Ａの第１方向Ｘの両側の端部に形成されている。
　２つの非対向部分５７Ｂが、対向部分５７Ｃを第１方向Ｘに挟んでいる。非対向部分５７Ｂは、接続配線層１３０に対向する対向部分５７Ｃ（図１４）から、第１方向Ｘに沿って両側に引き出されている。非対向部分５７Ｂは、対向部分５７Ｃからソース領域５５側に延びて、ソース領域５５に底部が被覆されている。
　図１４を参照して、第２ボディ部５９のうち、第１絶縁膜１３１を挟んで接続配線構造３５に鉛直方向Ｚに対向する領域を対向ボディ部５９Ａと呼ぶ。対向ボディ部５９Ａは、第４不純物領域である。対向ボディ部５９Ａは、対向コンタクト領域５７Ａの下の領域である。別の言い方では、対向ボディ部５９Ａは、第２ボディ部５９のうち、接続配線構造３５と平面視でオーバラップする領域である。
　この形態では、対向ボディ部５９Ａは、第１方向Ｘの長さＬＢを有している。長さＬＢは、他の第２ボディ部５９（たとえば、図１２において、対向ボディ部５９Ａとソース領域５５を挟んで第１方向Ｘに対向する第２ボディ部５９）と異なる長さである。対向ボディ部５９Ａの長さＬＢは、他の第２ボディ部５９の第１方向Ｘの長さよりも長い。長さＬＢは、接続配線層１３０の幅Ｘ１よりも長い。長さＬＢは、長さＬＣよりも短い。
　図１４を参照して、２つの非対向部分５９Ｂが、対向部分５９Ｃを第１方向Ｘに挟んでいる。非対向部分５９Ｂは、接続配線層１３０に対向する対向部分５９Ｃから、第１方向Ｘに沿って両側に引き出されている。
　図１５を参照して、トレンチゲート構造１１と接続配線層１３０との接続部１５１において、接続配線層１３０は、コンタクト穴１３２を介して、トレンチゲート構造１１の埋設体４３に接続されている。
　コンタクト穴１３２は、接続配線層１３０と鉛直方向Ｚに対向する領域において、第１絶縁膜１３１および第１層間絶縁層６３を上下に貫通している。接続配線層１３０は、コンタクト穴１３２を介して、トレンチゲート構造１１の埋設体４３に上方から接している。これにより、接続配線層１３０がトレンチゲート構造１１に電気的に接続される。
　図１４および図１５を参照して、接続配線層１３０は、０．１μｍ以上２μｍ以下の接続厚さ（厚さ）Ｔ３を有していてもよい。接続配線層１３０の接続厚さＴ３は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、および１．５μｍ以上２μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。接続配線層１３０の接続厚さＴ３は、０．２μｍ以上１μｍ以下であることが好ましい。
　接続配線層１３０は、下面１３３からトレンチ４１のリセス４８に入り込んで、トレンチゲート構造１１の埋設体４３に接触する第１コンタクト１３７を含む。この形態では、第１コンタクト１３７は、接続配線層１３０の一部である。
　図１４を参照して、メサ部４６の上面には、接続配線層１３０の下にはライン状の下領域１３８が設定される。下領域１３８の側方には、下領域１３８に沿って延びる第１側方領域１３９および第２側方領域１４０が設定される。第１側方領域１３９および第２側方領域１４０は、下領域１３８を第１方向Ｘに挟む。
　図１４を参照して、第１側方領域１３９は、接続配線層１３０に対し、接続配線層１３０の第１方向Ｘの中央から見て第１側面１３５側の領域である。第１側方領域１３９の外縁は、下領域１３８との境界から第１方向Ｘに間隔Ｗ１１を空けた位置に形成されている。間隔Ｗ１１は、接続幅Ｗ１の０．２倍以上２倍以下であってもよい。間隔Ｗ１１は、接続幅Ｗ１の０．５倍以上、接続幅Ｗ１以下の大きさであることが好ましい。
　図１４を参照して、第２側方領域１４０は、接続配線層１３０に対し、接続配線層１３０の第１方向Ｘの中央から見て第２側面１３６側の領域である。第２側方領域１４０の外縁は、下領域１３８との境界から第１方向Ｘに間隔Ｗ１２を空けた位置に形成されている。間隔Ｗ１２は、接続幅Ｗ１の０．２倍以上２倍以下であってもよい。間隔Ｗ１２は、接続幅Ｗ１の０．５倍以上、接続幅Ｗ１以下の大きさであることが好ましい。間隔Ｗ１２は、間隔Ｗ１１と同じ大きさであってもよい。
　下領域１３８、第１側方領域１３９および第２側方領域１４０には、第１絶縁膜１３１が形成される。第１絶縁膜１３１は、接続配線層１３０の下面１３３に沿って延びている。第１絶縁膜１３１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１絶縁膜１３１は、主面絶縁膜と称してもよい。第１絶縁膜１３１は、接続配線層１３０とトレンチゲート構造１１との間の領域には形成されていない。すなわち、第１絶縁膜１３１は、第２方向Ｙに間欠状に延びている。
　半導体装置１は、接続配線層１３０の表面に形成された第１シリサイド層１４１を含む。第１シリサイド層１４１は、接続配線層１３０の上面１３４、第１側面１３５および第２側面１３６を被覆する。第１シリサイド層１４１は、接続配線層１３０のポリシリコンをシリサイド化したポリサイド部である。第１シリサイド層１４１は、「第１金属半導体化合物層」、「第１シリサイド層（ポリサイド層）」、「第１シリサイド領域（ポリサイド領域）」等と称されてもよい。
　第１シリサイド層１４１は、Ｔｉシリサイド、Ｎｉシリサイド、Ｃｏシリサイド、ＭｏシリサイドおよびＷシリサイドのうちの少なくとも１つを含んでいてもよい。第１シリサイド層１４１は、Ｔｉシリサイド、ＮｉシリサイドまたはＣｏシリサイドからなることが好ましい。
　第１シリサイド層１４１は、接続配線層１３０の上面１３４を被覆する第１被覆層１４２と、接続配線層１３０の第１側面１３５を被覆する第２被覆層１４３と、接続配線層１３０の第２側面１３６を被覆する第３被覆層１４４とを含む。第１被覆層１４２は、上面１３４の第１側面１３５側の周縁部から第２側面１３６側の周縁部にわたって形成されている。
　第１被覆層１４２は、上面１３４に沿う平坦状である。第１被覆層１４２の厚さは、接続配線層１３０の接続幅Ｗ１の０．０１倍以上０．２倍以下の厚さであってもよい。第１シリサイド層１４１は、平面視において接続配線層１３０に沿って延びる帯状に形成されている。
　第２被覆層１４３は、第１側面１３５の上縁部から下縁部にわたって形成されて、下面１３３および上面１３４から露出している。第２被覆層１４３は、第１側面１３５に沿う平坦状である。第２被覆層１４３の厚さは、接続幅Ｗ１の０．０１倍以上０．２倍以下の厚さである。第２被覆層１４３は、断面視において接続配線層１３０に沿って延びる帯状に形成されている。第２被覆層１４３の厚さは、第１被覆層１４２の厚さと同じ厚さであってもよい。
　第３被覆層１４４は、第２側面１３６の上縁部から下縁部にわたって形成されて、下面１３３および上面１３４から露出している。第３被覆層１４４は、第２側面１３６に沿う平坦状である。第３被覆層１４４の厚さは、接続幅Ｗ１の０．０１倍以上０．２倍以下の厚さである。第３被覆層１４４は、断面視において接続配線層１３０に沿って延びる帯状に形成されている。第３被覆層１４４の厚さは、第１被覆層１４２の厚さと同じ厚さであってもよい。第３被覆層１４４の厚さは、第２被覆層１４３の厚さと同じ厚さであってもよい。
　前述のとおり、半導体装置１は、絶縁層１３を含む。図１４および図１５を参照して、絶縁層１３は、接続配線層１３０の上方および側方を被覆する第２層間絶縁層１４５を含む。第２層間絶縁層１４５は、下領域１３８、第１側方領域１３９および第２側方領域１４０の上に形成されている。第２層間絶縁層１４５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２層間絶縁層１４５は、積層構造を有していてもよい。第２層間絶縁層１４５は、単層構造を有していてもよい。
　第２層間絶縁層１４５は、接続配線層１３０の上方および側方を被覆する被覆部１４６と、接続配線層１３０の第１側面１３５側の側方から、被覆部１４６よりも外側に張り出す第１張出部１４７と、接続配線層１３０の第２側面１３６側の側方から、被覆部１４６よりも外側に張り出す第２張出部１４８とを含む。被覆部１４６の厚さＴ４は、接続配線層１３０の接続厚さＴ３より薄くてもよい。厚さＴ４は、接続配線層１３０の接続厚さＴ３の０．５倍以下であってもよい。
　第１張出部１４７は、第１絶縁膜１３１を挟んで、第１側方領域１３９に対向している。この形態では、第１張出部１４７の外縁が、第１側方領域１３９の外縁に一致している。第１張出部１４７の厚さＴ５は、接続配線層１３０の接続厚さＴ３より薄くてもよい。厚さＴ５が、被覆部１４６の厚さＴ４よりも厚くてもよいし、薄くてもよい。
　第２張出部１４８は、第１絶縁膜１３１を挟んで、第２側方領域１４０に対向している。この形態では、第２張出部１４８の外縁が、第２側方領域１４０の外縁に一致している。第２張出部１４８の厚さＴ６は、接続配線層１３０の接続厚さＴ３より薄くてもよい。厚さＴ６が、被覆部１４６の厚さＴ４よりも厚くてもよいし、薄くてもよい。
　図１５を参照して、トレンチゲート構造１１に含まれるトレンチ絶縁膜４２は、選択的に厚く形成されている。この形態では、トレンチゲート構造１１と接続配線層１３０との接続部１５１、ならびに接続部１５１に第１方向Ｘに隣接する第１接続側方領域１５２および第２接続側方領域１５３において、トレンチ絶縁膜４２が厚く形成されている。第１接続側方領域１５２および第２接続側方領域１５３は、側方領域の一例である。以下、接続部１５１、第１接続側方領域１５２および第２接続側方領域１５３をまとめて、「接続領域Ｅ１」と称することがある。
　トレンチ絶縁膜４２は、接続領域Ｅ１と、接続領域Ｅ１以外の他の領域Ｅ２とで、厚さが異なっている。接続領域Ｅ１以外の他の領域Ｅ２を、以下、「他領域Ｅ２」という。接続部１５１は、接続配線層１３０の下方の領域である。この形態では、第１接続側方領域１５２は、第１側方領域１３９に、平面視でオーバラップしている。第２接続側方領域１５３は、第２側方領域１４０に、平面視でオーバラップしている。
　図９、図１０、図１７、図２０および図２１を参照して、トレンチ絶縁膜４２は、厚膜部１５４と薄膜部１５５とを含む。厚膜部１５４は、トレンチ絶縁膜４２に選択的に形成されている。厚膜部１５４が形成されないトレンチ絶縁膜４２の領域には、薄膜部１５５が形成されている。この形態では、厚膜部１５４が接続領域Ｅ１に形成され、薄膜部１５５が他領域Ｅ２に形成されている。
　トレンチ絶縁膜４２の厚膜部１５４の厚さＴ１１（図１７、図２０および図２１）は、トレンチ絶縁膜４２の薄膜部１５５の厚さＴ１２（図９、図１０および図２０）よりも厚い（Ｔ１１＞Ｔ１２）。トレンチ絶縁膜４２の厚膜部１５４の厚さＴ１１は、たとえば２μｍ以上１０μｍ以下である。トレンチ絶縁膜４２の薄膜部１５５の厚さＴ１２は、たとえば１μｍ以上５μｍ以下である。厚膜部１５４の厚さＴ１１は、薄膜部１５５の厚さＴ１２の３倍以下であってもよい。厚膜部１５４の厚さＴ１１は、薄膜部１５５の厚さＴ１２の１．５倍以上２．５倍以下であることが好ましい。厚膜部１５４の厚さＴ１１は、薄膜部１５５の厚さＴ１２の１．７倍以上２．３倍以下であることがより好ましい。
　図２０を参照して、この形態では、厚膜部１５４は、トレンチ４１の内面（側面および底面４５）側からこの順に積層された第１膜１５４Ａおよび第２膜１５４Ｂの積層構造を有している。厚膜部１５４において、第１膜１５４Ａと第２膜１５４Ｂとの積層界面が必ずしも現れるわけではない。図２０では、便宜上、積層界面を破線で示している。
　第１膜１５４Ａは堆積膜である。第１膜１５４Ａは、酸化膜を含む。第１膜１５４Ａは、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１膜１５４Ａは、この形態では、酸化シリコン膜からなる単層構造を有している。第２膜１５４Ｂは、堆積膜であってもよい、熱酸化膜であってもよい。第２膜１５４Ｂは、酸化膜を含む。第２膜１５４Ｂは、この形態では、酸化シリコン膜からなる単層構造を有している。
　トレンチ絶縁膜４２は、トレンチ４１の底面４５に接する底部絶縁膜４２ａを有している。図１５および図２０を参照して、底部絶縁膜４２ａの表面は、第１方向Ｘに沿う断面視において、第１主面３側に凸をなしている。
　具体的には、底部絶縁膜４２ａにおいて、厚膜部１５４の上面は、薄膜部１５５の上面よりも第１主面３側に寄っている。つまり、底部絶縁膜４２ａにおいて、厚膜部１５４の上面には、薄膜部１５５の上面との間に第１主面３側に高い第１段差Ｓ１が形成されている。
　図２２Ａ～図２２Ｃは、半導体装置１の製造工程の一部（トレンチ絶縁膜４２の形成）を説明するための図である。図２２Ａ～図２２Ｃは、図２０の一点鎖線XXIIで囲まれた部分に対応する断面を示している。
　図２２Ａを参照して、トレンチ４１の内面（側面および底面４５）に、厚膜部１５４のベースになる第１ベース絶縁膜１５６が形成される。第１ベース絶縁膜１５６は、ＣＶＤ法によって形成される。ＣＶＤ法によって形成するので、第１ベース絶縁膜１５６の厚さを高精度に制御できる。
　次に、図２２Ｂを参照して、第１ベース絶縁膜１５６の上にハードマスク１５７が形成される。ハードマスク１５７は、ＣＶＤ法によって形成されていてもよい。ハードマスク１５７は、接続領域Ｅ１を被覆し、他領域Ｅ２を露出させる。そして、ハードマスク１５７を介するエッチング法によって、第１ベース絶縁膜１５６が選択的に除去される。これにより、第１ベース絶縁膜１５６が接続領域Ｅ１にのみ形成される。第１ベース絶縁膜１５６によって、第１膜１５４Ａが形成される。
　次に、図２２Ｃを参照して、トレンチ４１の内面（側面および底面４５）に、厚膜部１５４および薄膜部１５５のベースになる第２ベース絶縁膜１５８が形成される。第２ベース絶縁膜１５８は、ＣＶＤ法によって形成されてもよいし、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
　第２ベース絶縁膜１５８は、他領域Ｅ２および第１膜１５４Ａの上に形成される。他領域Ｅ２を被覆する第２ベース絶縁膜１５８によって、薄膜部１５５が形成される。第１膜１５４Ａの上に積層された第２ベース絶縁膜１５８によって、第２膜１５４Ｂが形成される。これにより、接続領域Ｅ１に選択的に厚膜部１５４を有するトレンチ絶縁膜４２が形成される。
　この形態によれば、接続領域Ｅ１のトレンチ絶縁膜４２（底部絶縁膜４２ａ）が選択的に厚い。すなわち、接続領域Ｅ１に厚膜部１５４が形成される。そのため、トレンチゲート構造１１の信頼性を向上できる。この形態では、接続部１５１だけでなく、第１接続側方領域１５２および第２接続側方領域１５３にも、厚膜部１５４が形成される。そのため、トレンチゲート構造１１の信頼性をより一層向上できる。
　また、接続領域Ｅ１に厚膜部１５４を形成する一方で、他領域Ｅ２には薄膜部１５５が形成される。すなわち、トレンチゲート構造１１のトレンチ絶縁膜４２のうちの大部分において薄膜部１５５が適用されている（図９および図１０）。トレンチ絶縁膜４２が薄膜部１５５であるために、チャネルの形成を良好に行える。したがって、チャネルの形成を良好に行いながら、トレンチゲート構造１１の信頼性を向上できる。
　図２０を参照して、接続領域Ｅ１における埋設体４３の上面４３ａは、他領域Ｅ２における埋設体４３の上面４３ａよりも第１主面３側に寄っている。つまり、埋設体４３の上面４３ａにおいて、接続領域Ｅ１と他領域Ｅ２との間に、第１主面３側に高い第２段差Ｓ２（図２０）が形成されている。
　接続領域Ｅ１における埋設体４３の下面４３ｂは、他領域Ｅ２における埋設体４３の下面４３ｂよりも第１主面３側に寄っている。つまり、埋設体４３の下面４３ｂにおいて、接続領域Ｅ１と他領域Ｅ２との間に、第１主面３側に高い第３段差Ｓ３（図２０）が形成されている。第３段差Ｓ３は、第１段差Ｓ１と同じである。
　第１接続側方領域１５２および第２接続側方領域１５３には、厚膜部１５４でなく、薄膜部１５５が形成されていてもよい。すなわち、厚膜部１５４が、トレンチ絶縁膜４２において、接続部１５１にのみ形成されていてもよい。
　図１１を参照して、半導体装置１は、活性領域９の外縁付近に形成されたダミー構造９０を含む。複数のトレンチゲート構造を一度に形成する場合において、これら複数（多数）のトレンチゲート構造のうち、最も外側付近に位置するトレンチゲート構造において、トレンチの形状の崩れや、寸法精度の低下が生じることがある。つまり、半導体装置１において、第１方向Ｘに延びるトレンチゲート構造を複数形成する場合、第２方向Ｙの外縁付近に形成されるトレンチゲート構造には、不安定なトレンチ（トレンチの形状および寸法の少なくとも一方が所期のものと異なるトレンチ）が含まれることがある。
　そこで、この形態では、複数のトレンチゲート構造のうち、第２方向Ｙの最も外側付近に位置するトレンチゲート構造をトランジスタ構造Ｔｒとして用いず、ダミー構造９０としている。ダミー構造９０をダミー構造９０よりも第２方向Ｙの内側に形成されるトレンチゲート構造１１のみをトランジスタ構造Ｔｒとして用いる。これにより、活性領域９において、複数のトレンチゲート構造１１の形状の安定化を図ることができる。つまり、ダミー構造９０（第１ダミートレンチ構造９２）は、活性領域９の外縁付近に配置されている。
　図１２を参照して、ダミー構造９０は、ダミー形成領域８０に形成されている。ダミー形成領域８０は、第１主面３において活性領域９の第２方向Ｙの周縁に設定されている。この形態では、トランジスタ構造Ｔｒが形成される素子領域を活性領域９としている。そのため、ダミー形成領域８０は、活性領域９の一部である。
　接続配線層１３０は、１μｍ以上１０μｍ以下の接続幅Ｗ１を有していてもよい、素子領域からダミー形成領域８０を除いた領域を活性領域９と定義することも可能である。この場合、活性領域９にダミー形成領域８０を加えた領域が、素子領域になる。
　ダミー形成領域８０は、複数のトレンチゲート構造１１に対し、第２方向Ｙの一方側（第１側面５Ａ側）に配置された第１ダミー形成領域８１（図１２）を含む。第１ダミー形成領域８１は、複数のトレンチゲート構造１１に隣接し、活性領域９と外周領域１０との境界を区画している。
　ダミー構造９０は、第１ダミー構造９１と第２ダミー構造２０１（図３１）とを含む。以下、第１ダミー構造９１について説明し、第２ダミー構造２０１（図３１）については後述する。第１ダミー構造９１は、少なくとも１つ（この形態では複数）の第１ダミートレンチ構造９２と、第１ダミートレンチ構造９２の途中に配置された第２ダミートレンチ構造９３と、第３ダミートレンチ構造２０２（図３１）とを含む。
　この形態では、複数の第１ダミートレンチ構造９２が、第１位置の一例としての第１外縁位置Ｐ１（図３）から、第２位置の一例としての第２外縁位置Ｐ２（図３）まで、活性領域９を第１方向Ｘに延びている。第１ダミートレンチ構造９２の途中には、複数の第２ダミートレンチ構造９３が互いに第１方向Ｘに間隔を空けて形成されている。第１ダミートレンチ構造９２の両方の終端には、第３ダミートレンチ構造２０２（図３１）が形成されている。
　前述の通り、活性領域９において、複数の接続配線層１３０が第２方向Ｙにストライプ状に延びている。接続配線層１３０が第１ダミートレンチ構造９２に接続されていると、第１ダミートレンチ構造９２にゲート電位が付与される可能性がある。この形態では、第１ダミー構造９１および第２ダミー構造２０１がチャネルの形成に寄与しないように（誤動作しないように）、接続配線層１３０と平面視で重なる位置において、第１ダミートレンチ構造９２が途中で分断されている。
　第１ダミートレンチ構造９２において、接続配線層１３０と平面視で重なる位置には、第２ダミートレンチ構造９３が配置される。第１ダミートレンチ構造９２は、第２ダミートレンチ構造９３とは、電気的に分離（絶縁）されている。これにより、第１ダミートレンチ構造９２を、接続配線構造３５と電気的に分離（絶縁）できる。
　第１ダミートレンチ構造９２において、周囲配線構造３４と平面視で重なる位置には、第３ダミートレンチ構造２０２（図３１）が配置される。第１ダミートレンチ構造９２は、第３ダミートレンチ構造２０２とは、電気的に分離（絶縁）されている。別の言い方では、第１ダミートレンチ構造９２は、電位が付与されないフローティングトレンチ構造である。
　以下、第１ダミートレンチ構造９２および第２ダミートレンチ構造９３について説明する。第３ダミートレンチ構造２０２（図３１）については後述する。
　図１２および図１３Ａを参照して、複数の第１ダミートレンチ構造９２は、第１ダミー形成領域８１に形成されている。複数（この形態では３つ）の第１ダミートレンチ構造９２は、第１方向Ｘに延びる帯状に形成され、第２方向Ｙに間隔を空けて配列されている。すなわち、複数の第１ダミートレンチ構造９２は、複数のトレンチゲート構造１１に並んで延びている。第１ダミートレンチ構造９２は、メインダミートレンチと称してもよい。
　図１２、図１３Ａおよび図１９を参照して、第１ダミートレンチ構造９２は、第２方向Ｙにトレンチ幅ＷＴ２を有している。トレンチ幅ＷＴ２は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチ幅ＷＴ２は、０．１μｍ以上５μｍ以下であってもよい。トレンチ幅ＷＴ２は、前述のトレンチ幅ＷＴ１とほぼ等しいことが好ましい。
　複数の第１ダミートレンチ構造９２は、第２方向ＹにトレンチピッチＰＴ２の間隔を空けて配列されている。トレンチピッチＰＴ２は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチピッチＰＴ２は、０．１μｍ以上５μｍ以下であってもよい。トレンチピッチＰＴ２は、前述のトレンチピッチＰＴ１とほぼ等しいことが好ましい。
　図１６Ａおよび図１９を参照して、第１ダミートレンチ構造９２は、鉛直方向Ｚにトレンチ深さＤＴ２を有している。トレンチ深さＤＴ２は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチ深さＤＴ２は、前述のトレンチ深さＤＴ１とほぼ等しいことが好ましい。トレンチ深さＤＴ２は、トレンチピッチＰＴ２以上であることが好ましい。
　図１９を参照して、第１ダミートレンチ構造９２は、第１ダミートレンチ１００、第１ダミー絶縁膜１０１および第１ダミー埋設体１０２を含む。第１ダミートレンチ１００は、第１主面３に形成され、第１ダミートレンチ構造９２の内面を区画している。第１ダミートレンチ１００の底面は、平坦に延びる部分を有していることが好ましい。第１ダミートレンチ１００の底面の平坦部は、第１主面３に対してほぼ平行に延びていることが特に好ましい。
　隣り合う２つの第１ダミートレンチ１００の間には、半導体層７の一部により形成された第１メサ部９６が形成されている。また、隣り合う第１ダミートレンチ１００およびトレンチゲート構造１１のトレンチ４１の間にも、半導体層７の一部により形成された第１メサ部９６が形成されている。
　第１メサ部９６は、ソース領域５５が形成されていない。複数の第１メサ部９６のうち、メサ部４６に隣接する第１メサ部９６には、ソース領域５５が部分的に形成されている。メサ部４６に隣接する第１メサ部９６には、第２方向Ｙに関しメサ部４６側の領域に、ソース領域５５が形成されている。第２方向Ｙに関しメサ部４６側の領域には、ソース領域５５が形成されていない。第１メサ部９６の表面には、後述する第３ボディ部８４が形成されている。第３ボディ部８４の表層部に、後述する第１高濃度ｐ領域８３が形成されている。
　図１９を参照して、第１ダミー絶縁膜１０１は、第１ダミートレンチ１００の内面を被覆している。第１ダミー絶縁膜１０１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１ダミー絶縁膜１０１は、この形態では、酸化シリコン膜からなる単層構造を有している。第１ダミー絶縁膜１０１は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　図１９を参照して、第１ダミー埋設体１０２は、第１ダミートレンチ１００に埋設され、第１ダミー絶縁膜１０１を挟んでボディ領域４０に対向している。第１ダミー埋設体１０２は、ポリシリコンにより形成されている。このポリシリコンは、ｐ型またはｎ型の導電性ポリシリコンであってもよい。
　第１ダミー埋設体１０２は、第１ダミートレンチ１００の深さ方向における中間部まで埋設されている。第１ダミー埋設体１０２は、第１主面３に対して第２主面４側に位置する上面を有している。第１ダミートレンチ１００の上部には、第１ダミー埋設体１０２の上面と第１ダミートレンチ１００の側面とにより区画された第１ダミーリセス１２１が形成されている。
　図１９を参照して、半導体装置１は、第１ダミートレンチ構造９２の底部に形成された第２電界緩和層１０３を含む。より詳細には、第２電界緩和層１０３は、第１ダミートレンチ１００の底部に形成されている。第２電界緩和層１０３は、第１ダミートレンチ１００の奥行方向の全体にわたって第１ダミートレンチ１００の底部に形成されており、第１ダミートレンチ１００の奥行方向に延びる帯状に形成されている。
　図１９を参照して、第２電界緩和層１０３は、第１ダミートレンチ１００の底面から露出し、第１ダミー絶縁膜１０１に接している。第２電界緩和層１０３は、第１ダミートレンチ１００の深さ方向において、第１ダミー絶縁膜１０１を介して第１ダミー埋設体１０２に対向している。第１ダミートレンチ１００の底部において、第１ダミー絶縁膜１０１は、第１ダミー埋設体１０２と第２電界緩和層１０３とにより挟まれている。
　第２電界緩和層１０３は、第１ダミートレンチ１００の幅方向において、第１ダミートレンチ１００の一方端部と他方端部との間に跨って形成されている。この形態では、第２電界緩和層１０３は、第１ダミートレンチ１００の深さ方向において、第１ダミートレンチ１００の幅方向における一方側面とほぼ同一平面上に形成された一方側面と、第１ダミートレンチ１００の幅方向における他方側面とほぼ同一平面上に形成された他方側面とを有している。
　第２電界緩和層１０３の側面は、第１ダミートレンチ構造９２の深さ方向に延び、半導体層７（ドリフト領域８）との境界面を形成している。第２電界緩和層１０３は、第１ダミートレンチ構造９２の深さ方向においてボディ領域４０から物理的に離れ、かつ第１ダミートレンチ構造９２の底面の全体を形成している。
　図１９を参照して、第２電界緩和層１０３は、この形態では、第３層１０４と、第４層１０５との積層構造を有している。第３層１０４は、第１ダミートレンチ１００の底部から第２主面４側に離れて形成された層である。第４層１０５は、第３層１０４と第１ダミートレンチ１００の底部との間に形成された層である。第４層１０５が、第１ダミートレンチ１００の底面から露出して第１ダミー絶縁膜１０１に接している。第４層１０５は、第３層１０４と第１ダミートレンチ１００の底部との間に挟まれている。
　第４層１０５は、この形態では、上層１０５ａと、上層１０５ｂとの積層構造を有している。上層１０５ａは第１ダミートレンチ１００の底部から露出して第１ダミー絶縁膜１０１に接している。上層１０５ｂは、第２電界緩和層１０３の第３層１０４に接している。
　たとえば、第４層１０５の第１不純物濃度は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第４層１０５の上層１０５ａの第２不純物濃度は、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第４層１０５の上層１０５ｂの第２不純物濃度は、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　第４層１０５の上層１０５ａの第２不純物濃度と、第４層１０５の上層１０５ｂの第３不純物濃度とが同一であってもよい。すなわち、第４層１０５が単一のｐ型不純物濃度をピーク値として有する不純物領域であってもよい。
　第３層１０４および第４層１０５のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。第３層１０４および第４層１０５の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　第３層１０４と第４層１０５との積層構造は、第１ダミートレンチ１００の奥行方向に連続している。この形態では、第３層１０４と第４層１０５との積層構造が第１ダミートレンチ１００の奥行方向の全体にわたって連続するように、第２電界緩和層１０３が第１ダミートレンチ１００の奥行方向に延びる帯状に形成されている。
　複数の第２電界緩和層１０３は、第１ダミートレンチ１００の深さ方向に複数の第１ダミートレンチ構造９２に重なっている。具体的には、複数の第２電界緩和層１０３は、チップ２の厚さ方向に複数の第１ダミートレンチ構造９２と１対１の対応関係で重なっている。この形態では、複数の第２電界緩和層１０３は、それぞれ対応する第１ダミートレンチ構造９２の底面に接続されている。
　図１９を参照して、第２電界緩和層１０３は、鉛直方向Ｚに第２緩和深さＤＲ２を有している。第２緩和深さＤＲ２は、１．５μｍ以上２．５μｍ以下であることが好ましい。第２緩和深さＤＲ２は、前述の第１緩和深さＤＲ１とほぼ等しいことが好ましい。
　複数の第２電界緩和層１０３は、配列方向に第２緩和幅ＷＲ２をそれぞれ有している。第２緩和幅ＷＲ２は、０．２５μｍ以上５μｍ以下であってもよい。第２緩和幅ＷＲ２は、前述の第１緩和幅ＷＲ１とほぼ等しいことが好ましい。
　図１９を参照して、半導体装置１は、第１ダミー形成領域８１において、第１主面３の表層部に第１高濃度ｐ領域８３を含む。第１高濃度ｐ領域８３は、複数の第１ダミートレンチ構造９２の間の領域に形成されている。第１高濃度ｐ領域８３は、ボディ領域４０の表層部において、ソース領域５５および第１コンタクト領域５７に第２方向Ｙに隣接して形成されている。第１高濃度ｐ領域８３は、ソース領域５５および第１コンタクト領域５７に接続されている。
　第１高濃度ｐ領域８３の不純物濃度は、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第１高濃度ｐ領域８３は、第１コンタクト領域５７とほぼ等しいｐ型不純物濃度を有していてもよい。第１高濃度ｐ領域８３は、第１コンタクト領域５７とほぼ等しい深さを有していてもよい。この形態では、接続配線層１３０は、第１絶縁膜１３１を挟んで第１高濃度ｐ領域８３に対向している。別の言い方では、第１高濃度ｐ領域８３は、接続配線層１３０（接続配線構造３５）と平面視でオーバラップしている。
　図１９を参照して、ボディ領域４０は、第１高濃度ｐ領域８３の直下に形成された第３ボディ部８４を含む。第３ボディ部８４は、第１ダミートレンチ１００の深さ方向において第１高濃度ｐ領域８３とドリフト領域８との間に挟まれたボディ領域４０の部分である。第３ボディ部８４の厚さは、第２ボディ厚さＢＴ２（図９および図１０）と同じであってもよい。
　この形態では、第３ボディ部８４は、第４不純物領域である。接続配線層１３０は、第１絶縁膜１３１を挟んで第３ボディ部８４に対向している。別の言い方では、第３ボディ部８４は、接続配線層１３０（接続配線構造３５）と平面視でオーバラップしている。
　図１９を参照して、半導体装置１は、第１主面３の表層部に形成された第４コンタクト領域８６を含む。第４コンタクト領域８６は、第１高濃度ｐ領域８３と第２電界緩和層１０３とを接続している。第４コンタクト領域８６は、第１高濃度ｐ領域８３から第２主面４に向かって第１ダミートレンチ１００の側面に沿って形成され、第２電界緩和層１０３に接続されている。この形態では、第４コンタクト領域８６は、第１主面３の表層部の両側面から露出する第１高濃度ｐ領域８３から、第１メサ部９６の一方側面および他方側面の両方に沿って形成されている。
　第４コンタクト領域８６は、ボディ領域４０を貫通し、ボディ領域４０と第２電界緩和層１０３との間に跨っている。第４コンタクト領域８６は、ボディ領域４０との間に境界を形成し、ボディ領域４０に接続されている。第４コンタクト領域８６はさらに、ボディ領域４０の下方において、ドリフト領域８にも接続されている。つまり、ボディ領域４０と第２電界緩和層１０３との間の区間において、第４コンタクト領域８６およびドリフト領域８によりｐｎ接合部が形成されている。
　図１９を参照して、第４コンタクト領域８６は、第１ダミートレンチ１００の側面から露出し、第１ダミートレンチ１００の側面において第１ダミー絶縁膜１０１に接している。第４コンタクト領域８６の下端部は、第２電界緩和層１０３の第４層１０５の上層１０５ａに接している。
　この形態では、第４コンタクト領域８６は、第４層１０５の上層１０５ａと同じｐ型不純物濃度を有している。この場合、第１高濃度ｐ領域８３、第４コンタクト領域８６および第４層１０５の上層１０５ａにより、ｐ型の一体不純物領域が形成されていてもよい。
　図１９を参照して、絶縁層１３は、半導体層７の第１ダミーリセス１２１に埋設された第１ダミー層間絶縁層１２２を含む。第１ダミー層間絶縁層１２２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１ダミー層間絶縁層１２２は、第１ダミートレンチ１００の奥行方向の全体にわたって第１ダミーリセス１２１に埋設されており、第１ダミートレンチ１００の奥行方向に延びる帯状に形成されている。
　図１９を参照して、第１ダミー層間絶縁層１２２は、第１ダミートレンチ１００の上部エッジが第１主面３から露出するように第１ダミーリセス１２１に埋設されている。第１ダミートレンチ１００の上部エッジは、第１ダミートレンチ１００の頂部において第１ダミートレンチ１００の側面と第１主面３とが交差する部分であってもよい。つまり、第１ダミー層間絶縁層１２２は、第１主面３において第１ダミートレンチ１００の周辺部を被覆せず、第１ダミートレンチ１００の幅方向において、第１ダミートレンチ１００の内側領域に収まっている。この形態では、第１ダミー層間絶縁層１２２の上面は、第１ダミートレンチ１００の深さ方向において第１主面３よりも第１ダミートレンチ１００の底部側に位置している。第１ダミー層間絶縁層１２２は、第１ダミーリセス１２１の側面（第１ダミートレンチ１００の側面）において、第１高濃度ｐ領域８３に接している。
　図１２および図１３Ａ等を参照して、前述のとおり、第１ダミートレンチ構造９２の途中には、複数の第２ダミートレンチ構造９３が形成されている（図１２および図１３Ａ等では１つのみ図示）。図１２および図１３Ａは、第１形態例に係る第２ダミートレンチ構造９３を示す。
　第１ダミートレンチ構造９２は、平面視において複数の接続配線構造３５と交差する複数の交差位置において、第２ダミートレンチ構造９３によって第１方向Ｘに分断されている。第１ダミートレンチ構造９２は第１方向Ｘに分断されることにより、第１方向Ｘに延びる複数の第１ダミー帯状構造９４を構成する。互いに隣り合う２つの第１ダミー帯状構造９４は、１つの第２ダミートレンチ構造９３を挟んで、第１方向Ｘに対向している。
　図１３Ａを参照して、第２ダミートレンチ構造９３は、第１終端部１０６および第２終端部１０７を有している。複数（たとえば３つ）の第２ダミートレンチ構造９３は、第１方向Ｘに第１トレンチ長Ｌ１を有している。第１トレンチ長Ｌ１は、１つの第１ダミー帯状構造９４の第１方向Ｘの長さよりも短くてもよい。第１トレンチ長Ｌ１は、接続配線層１３０の接続幅Ｗ１よりも広い。第１終端部１０６は、平面視で、接続配線層１３０に対し、第１方向Ｘの一方側（第２側面５Ｂ側）に間隔を空けて配置されている。第２終端部１０７は、平面視で、接続配線層１３０に対し、第１方向Ｘの他方側（第４側面５Ｄ側）に間隔を空けて配置されている。この形態では、第１トレンチ長Ｌ１は、対向コンタクト領域５７Aの第１方向Ｘの長さＬＣ（図１４）よりも短い。第２トレンチ長Ｌ２は、対向ボディ部５９Ａの第１方向Ｘの長さＬＢ（図１４）よりも短い。
　複数（たとえば３つ）の第２ダミートレンチ構造９３は、第２方向Ｙに対向している。第２ダミートレンチ構造９３において、複数の第２ダミートレンチ構造９３の第１終端部１０６は、第１方向Ｘに揃っている。複数の第１終端部１０６は、第２方向Ｙに沿う同一直線上にある。複数の第２ダミートレンチ構造９３の第２終端部１０７は、第１方向Ｘに揃っている。複数の第２終端部１０７は、第２方向Ｙに沿う同一直線上にある。複数の第２ダミートレンチ構造９３の長さは、互いに同じである。
　図１３Ａを参照して、第２ダミートレンチ構造９３は、第１方向Ｘに隣り合う２つの第１ダミー帯状構造９４の間に、これら２つの第１ダミー帯状構造９４と間隔Ｉ１を空けて配置されている。第２ダミートレンチ構造９３は、第１ダミートレンチ構造９２と電気的に分離（絶縁）されている。
　図１３Ａおよび図１９を参照して、第２ダミートレンチ構造９３は、第２方向Ｙにトレンチ幅ＷＴ３を有している。トレンチ幅ＷＴ３は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチ幅ＷＴ３は、０．１μｍ以上５μｍ以下であってもよい。トレンチ幅ＷＴ３は、前述のトレンチ幅ＷＴ２とほぼ等しいことが好ましい。トレンチ幅ＷＴ３は、前述のトレンチ幅ＷＴ１とほぼ等しいことが好ましい。
　複数の第２ダミートレンチ構造９３は、第２方向ＹにトレンチピッチＰＴ３の間隔を空けて配列されている。トレンチピッチＰＴ３は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチピッチＰＴ３は、トレンチ深さＤＴ２（図２）未満であることが好ましい。トレンチピッチＰＴ３は、０．１μｍ以上５μｍ以下であってもよい。トレンチピッチＰＴ３は、前述のトレンチピッチＰＴ２とほぼ等しいことが好ましい。トレンチピッチＰＴ３は、前述のトレンチピッチＰＴ１とほぼ等しいことが好ましい。
　第２ダミートレンチ構造９３と第１ダミー帯状構造９４との間の間隔Ｉ１は、トレンチピッチＰＴ３よりも狭い。間隔Ｉ１は、トレンチピッチＰＴ３の０．５倍以上０．８倍未満であることが好ましい。間隔Ｉ１は、トレンチピッチＰＴ２よりも狭い。間隔Ｉ１は、トレンチピッチＰＴ２の０．５倍以上０．８倍未満であることが好ましい。間隔Ｉ１は、トレンチピッチＰＴ１よりも狭い。間隔Ｉ１は、トレンチピッチＰＴ１の０．５倍以上０．８倍未満であることが好ましい。
　図１７を参照して、第２ダミートレンチ構造９３は、鉛直方向Ｚにトレンチ深さＤＴ３を有している。トレンチ深さＤＴ３は、半導体層７の厚さＴ２（図２）未満であることが好ましい。トレンチ深さＤＴ３は、０．１μｍ以上５μｍ以下であってもよい。トレンチ深さＤＴ３は、前述のトレンチ深さＤＴ１とほぼ等しいことが好ましい。トレンチ深さＤＴ３は、前述のトレンチ深さＤＴ２とほぼ等しいことが好ましい。
　図１７を参照して、第２ダミートレンチ構造９３は、第２ダミートレンチ１１０、第２ダミー絶縁膜１１１および第２ダミー埋設体１１２を含む。第２ダミートレンチ１１０は、第１主面３に形成され、第２ダミートレンチ構造９３の内面を区画している。第２ダミートレンチ１１０の底面は、平坦に延びる部分を有していることが好ましい。第２ダミートレンチ１１０の底面の平坦部は、第１主面３に対してほぼ平行に延びていることが特に好ましい。
　図１３Ａおよび図１７を参照して、隣り合う２つの第２ダミートレンチ構造９３の間には、半導体層７の一部により形成された第２メサ部１０９が形成されている。また、第２方向Ｙに隣り合う第２ダミートレンチ構造９３およびトレンチゲート構造１１の間にも、半導体層７の一部により形成された第２メサ部１０９が形成されている。第２メサ部１０９の第２方向Ｙの幅は、トレンチピッチＰＴ３によって規定される。
　図１７を参照して、第２ダミー絶縁膜１１１は、第２ダミートレンチ１１０の内面を被覆している。第２ダミー絶縁膜１１１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２ダミー絶縁膜１１１は、この形態では、酸化シリコン膜からなる単層構造を有している。第２ダミー絶縁膜１１１は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　図１７を参照して、第２ダミー埋設体１１２は、第２ダミートレンチ１１０に埋設され、第２ダミー絶縁膜１１１を挟んでボディ領域４０に対向している。第２ダミー埋設体１１２は、ポリシリコンにより形成されている。このポリシリコンは、ｐ型またはｎ型の導電性ポリシリコンであってもよい。
　第２ダミー埋設体１１２は、第２ダミートレンチ１１０の深さ方向における中間部まで埋設されている。第２ダミー埋設体１１２は、第１主面３に対して第２主面４側に位置する上面を有している。
　図１７を参照して、半導体装置１は、第２ダミートレンチ構造９３の底部に形成された第３電界緩和層１１３を含む。より詳細には、第３電界緩和層１１３は、第２ダミートレンチ１１０の底部に形成されている。第３電界緩和層１１３は、第２ダミートレンチ１１０の奥行方向の全体にわたって第２ダミートレンチ１１０の底部に形成されており、第２ダミートレンチ１１０の奥行方向に延びる帯状に形成されている。
　図１７を参照して、第３電界緩和層１１３は、第２ダミートレンチ１１０の底面から露出し、第２ダミー絶縁膜１１１に接している。第３電界緩和層１１３は、第２ダミートレンチ１１０の深さ方向において、第２ダミー絶縁膜１１１を介して第２ダミー埋設体１１２に対向している。第２ダミートレンチ１１０の底部において、第２ダミー絶縁膜１１１は、第２ダミー埋設体１１２と第３電界緩和層１１３とにより挟まれている。
　第３電界緩和層１１３は、第２ダミートレンチ１１０の幅方向において、第２ダミートレンチ１１０の一方端部と他方端部との間に跨って形成されている。この形態では、第３電界緩和層１１３は、第２ダミートレンチ１１０の深さ方向において、第２ダミートレンチ１１０の幅方向における一方側面とほぼ同一平面上に形成された一方側面と、第２ダミートレンチ１１０の幅方向における他方側面とほぼ同一平面上に形成された他方側面とを有している。
　第３電界緩和層１１３の側面は、第２ダミートレンチ構造９３の深さ方向に延び、ドリフト領域８との境界面を形成している。第３電界緩和層１１３は、第２ダミートレンチ構造９３の深さ方向においてボディ領域４０から物理的に離れ、かつ第２ダミートレンチ構造９３の底面の全体を形成している。
　図１７を参照して、第３電界緩和層１１３は、この形態では、第５層１１４と、第６層１１５との積層構造を有している。第５層１１４は、第２ダミートレンチ１１０の底部から第２主面４側に離れて形成された層である。第６層１１５は、第５層１１４と第２ダミートレンチ１１０の底部との間に形成された層である。第６層１１５が、第２ダミートレンチ１１０の底面から露出して第２ダミー絶縁膜１１１に接している。第６層１１５は、第５層１１４と第２ダミートレンチ１１０の底部との間に挟まれている。
　第６層１１５は、この形態では、上層１１５ａと、上層１１５ｂとの積層構造を有している。上層１１５ａは第２ダミートレンチ１１０の底部から露出して第２ダミー絶縁膜１１１に接している。上層１１５ｂは、第３電界緩和層１１３の第５層１１４に接している。
　たとえば、第６層１１５の第１不純物濃度は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第６層１１５の上層１１５ａの第２不純物濃度は、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第６層１１５の上層１１５ｂの第２不純物濃度は、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　第６層１１５の上層１１５ａの第２不純物濃度と、第６層１１５の上層１１５ｂの第３不純物濃度とが同一であってもよい。すなわち、第６層１１５が単一のｐ型不純物濃度をピーク値として有する不純物領域であってもよい。
　第５層１１４および第６層１１５のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。第５層１１４および第６層１１５の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　第５層１１４と第６層１１５との積層構造は、第２ダミートレンチ１１０の奥行方向に連続している。この形態では、第５層１１４と第６層１１５との積層構造が第２ダミートレンチ１１０の奥行方向の全体にわたって連続するように、第３電界緩和層１１３が第２ダミートレンチ１１０の奥行方向に延びる帯状に形成されている。
　複数の第３電界緩和層１１３は、第２ダミートレンチ１１０の深さ方向に複数の第２ダミートレンチ構造９３に重なっている。具体的には、複数の第３電界緩和層１１３は、チップ２の厚さ方向に複数の第２ダミートレンチ構造９３と１対１の対応関係で重なっている。この形態では、複数の第３電界緩和層１１３は、それぞれ対応する第２ダミートレンチ構造９３の底面に接続されている。
　図１７を参照して、第３電界緩和層１１３は、鉛直方向Ｚに第３緩和深さＤＲ３を有している。第３緩和深さＤＲ３は、１．５μｍ以上２．５μｍ以下であることが好ましい。第３緩和深さＤＲ３は、前述の第２緩和深さＤＲ２とほぼ等しいことが好ましい。第３緩和深さＤＲ３は、前述の第１緩和深さＤＲ１とほぼ等しいことが好ましい。
　複数の第３電界緩和層１１３は、配列方向に第３緩和幅ＷＲ３をそれぞれ有している。第３緩和幅ＷＲ３は、０．２５μｍ以上５μｍ以下であってもよい。第３緩和幅ＷＲ３は、前述の第２緩和幅ＷＲ２とほぼ等しいことが好ましい。第３緩和幅ＷＲ３は、前述の第１緩和幅ＷＲ１とほぼ等しいことが好ましい。
　図１８を参照して、第４コンタクト領域８６は、第１高濃度ｐ領域８３と第３電界緩和層１１３とを接続している。第４コンタクト領域８６は、第１高濃度ｐ領域８３から第２主面４に向かって第２ダミートレンチ１１０の側面に沿って形成され、第３電界緩和層１１３に接続されている。この形態では、第４コンタクト領域８６は、第１主面３の表層部の両側面から露出する第１高濃度ｐ領域８３から、第２メサ部１０９の一方側面および他方側面の両方に沿って形成されている。
　第４コンタクト領域８６は、ボディ領域４０を貫通し、ボディ領域４０と第３電界緩和層１１３との間に跨っている。第４コンタクト領域８６は、ボディ領域４０との間に境界を形成し、ボディ領域４０に接続されている。第４コンタクト領域８６はさらに、ボディ領域４０の下方において、ドリフト領域８にも接続されている。つまり、ボディ領域４０と第３電界緩和層１１３との間の区間において、第４コンタクト領域８６およびドリフト領域８によりｐｎ接合部が形成されている。
　図１８を参照して、第４コンタクト領域８６は、第２ダミートレンチ１１０の側面から露出し、第２ダミートレンチ１１０の側面において第２ダミー絶縁膜１１１に接している。第４コンタクト領域８６の下端部は、第３電界緩和層１１３の第６層１１５の上層１１５ａに接している。
　この形態では、第４コンタクト領域８６は、第４層１０５の上層１０５ａと同じｐ型不純物濃度を有している。この場合、第１高濃度ｐ領域８３、第４コンタクト領域８６および第６層１１５の上層１１５ａにより、ｐ型の一体不純物領域が形成されていてもよい。
　図１８を参照して、絶縁層１３は、半導体層７の第２ダミーリセス１２３に埋設された第２ダミー層間絶縁層１２４を含む。第２ダミー層間絶縁層１２４は、「層間絶縁膜」、「絶縁膜」、「層間膜」、「中間絶縁膜」等と称されてもよい。第２ダミー層間絶縁層１２４は、この形態では、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２ダミー層間絶縁層１２４は、第２ダミートレンチ１１０の奥行方向の全体にわたって第２ダミーリセス１２３に埋設されており、第２ダミートレンチ１１０の奥行方向に延びる帯状に形成されている。
　図１８を参照して、第２ダミー層間絶縁層１２４は、第２ダミートレンチ１１０の上部エッジが第１主面３から露出するように第２ダミーリセス１２３に埋設されている。第２ダミートレンチ１１０の上部エッジは、第２ダミートレンチ１１０の頂部において第２ダミートレンチ１１０の側面と第１主面３とが交差する部分であってもよい。つまり、第２ダミー層間絶縁層１２４は、第１主面３において第２ダミートレンチ１１０の周辺部を被覆せず、第２ダミートレンチ１１０の幅方向において、第２ダミートレンチ１１０の内側領域に収まっている。この形態では、第２ダミー層間絶縁層１２４の上面は、第２ダミートレンチ１１０の深さ方向において第１主面３よりも第２ダミートレンチ１１０の底部側に位置している。第２ダミー層間絶縁層１２４は、第２ダミーリセス１２３の側面（第２ダミートレンチ１１０の側面）において、第１高濃度ｐ領域８３に接している。
　図１３Ａを参照して、第１ダミー帯状構造９４と第２ダミートレンチ構造９３との間には、半導体層７の一部により形成された第３メサ部１０８が形成されている。第３メサ部１０８の第１方向Ｘの幅は、間隔Ｉ１によって規定される。第３メサ部１０８の第１方向Ｘの幅（間隔Ｉ１）は、第２メサ部１０９の第２方向Ｙの幅（トレンチピッチＰＴ３）よりも狭い。第３メサ部１０８の第１方向Ｘの幅（間隔Ｉ１）は、第２メサ部１０９の第２方向Ｙの幅（トレンチピッチＰＴ３）の０．５倍以上０．８倍未満である。
　第３メサ部１０８によって、第１ダミー帯状構造９４と第２ダミートレンチ構造９３とが電気的かつ物理的に分離されている。第３メサ部１０８によって、隣り合う第１メサ部９６同士が接続されている。第３メサ部１０８が、第１方向Ｘに関して揃っている。複数の第３メサ部１０８の第１方向Ｘの一方側の端部は、第２方向Ｙに沿う同一直線上にある。複数の第３メサ部１０８の第１方向Ｘの他方側の端部は、第２方向Ｙに沿う同一直線上にある。
　前述のように、第１ダミートレンチ構造９２において、第１ダミートレンチ１００の底部に第２電界緩和層１０３が形成されている。第２電界緩和層１０３によって第１ダミートレンチ構造９２の底壁に対する電界が緩和されることにより、電界集中を抑制でき、第１ダミートレンチ構造９２の耐圧の向上を図ることができる。そのため、第１ダミートレンチ構造９２は耐圧が高い。第１ダミー形成領域８１（ダミー形成領域８０）において、第１ダミートレンチ構造９２の近傍の領域の耐圧が高く、第１ダミートレンチ構造９２から離れるに従って耐圧が低下する。
　また、前述のように、第２ダミートレンチ構造９３において、第２ダミートレンチ１１０の底部に第３電界緩和層１１３が形成されている。第３電界緩和層１１３によって第２ダミートレンチ構造９３の底壁に対する電界が緩和されることにより、電界集中を抑制でき、第２ダミートレンチ構造９３の耐圧の向上を図ることができる。そのため、第２ダミートレンチ構造９３は耐圧が高い。第１ダミー形成領域８１（ダミー形成領域８０）において第２ダミートレンチ構造９３の近傍の領域は耐圧が高い。第１ダミー形成領域８１（ダミー形成領域８０）において、第２ダミートレンチ構造９３の近傍の領域の耐圧が高く、第２ダミートレンチ構造９３から離れるに従って耐圧が低下する。
　仮に、第１ダミートレンチ構造９２の途中で、第１ダミートレンチ構造９２を第１方向Ｘに分断し、かつ第２ダミートレンチ構造９３を配置しない構成を検討する。この場合、２つの第１ダミー帯状構造９４の終端部が、第１方向Ｘに対向間隔を空けて対向することになる。
　第１ダミートレンチ構造９２がチャネルの形成に寄与しないように第１ダミー帯状構造９４が接続配線構造３５と電気的に分離されている必要がある。そのため、２つの第１ダミー帯状構造９４の終端部が、第１方向Ｘに広い対向間隔を空けて対向している。この場合、第１ダミー形成領域８１（ダミー形成領域８０）において、第１ダミー帯状構造９４の間の領域やその周囲の領域に、耐圧が著しく低下した領域が広範囲に形成されるおそれがある。
　この形態では、第１ダミートレンチ構造９２の途中において、トレンチゲート構造１１に並んで延び、かつ第１ダミートレンチ構造９２とは電気的に分離された第２ダミートレンチ構造９３が形成されている。前述のように、第２ダミートレンチ構造９３の耐圧は高い。そのため、２つの第１ダミー帯状構造９４の間の領域やその周囲の領域において、耐圧が著しく低下した領域を削減できる。これにより、第１ダミー形成領域８１（ダミー形成領域８０）において、耐圧が著しく低下した領域の削減を図ることができる。
　また、前述したように、第１ダミートレンチ構造９２はフローティングトレンチ構造である。これにより、第１ダミートレンチ構造９２の低容量化を図ることができる。つまり、第１ダミートレンチ構造９２の低容量化と、第１ダミー形成領域８１（ダミー形成領域８０）の耐圧の向上との両方を実現できる。
　以上、第１形態例（図１３Ａ）に係る第２ダミートレンチ構造９３について説明した。次に、図１３Ｂを参照して、第２形態例（図１３Ｂ）に係る第２ダミートレンチ構造９３Ａについて説明する。第２ダミートレンチ構造９３Ａは、第２ダミートレンチ構造９３に代えて用いられる。第２ダミートレンチ構造９３Ａは、複数（たとえば３つ）である。
　第２ダミートレンチ構造９３Ａが、第１形態例（図１３Ａ）に係る第２ダミートレンチ構造９３と相違する点は、複数の第２ダミートレンチ構造９３Ａの終端部（第３終端部２４３、第４終端部２４４、第５終端部２４５および第６終端部２４６）が、第１方向Ｘに
関しずれて配置されている点である。
　図１３Ｂを参照して、第１形態例（図１３Ａ）と同様、第１ダミートレンチ構造９２は、第２ダミートレンチ構造９３Ａによって第１方向Ｘに分断されている。第２ダミートレンチ構造９３Ａは、接続配線構造３５に電気的に接続されている。
　第２ダミートレンチ構造９３Ａは、長トレンチ構造２４１と、短トレンチ構造２４２とを含む。長トレンチ構造２４１は、第２トレンチ長Ｌ２を有している。短トレンチ構造２４２は、第２トレンチ長Ｌ２より短い第３トレンチ長Ｌ３を有している（Ｌ３＜Ｌ２）。長トレンチ構造２４１および短トレンチ構造２４２は、第２方向Ｙに交互に配置されている。長トレンチ構造２４１および短トレンチ構造２４２は、第２方向Ｙに対向している。
　長トレンチ構造２４１は、第３終端部２４３および第４終端部２４４を有している。第２トレンチ長Ｌ２は、１つの第１ダミー帯状構造９４の第１方向Ｘの長さよりも短い。第２トレンチ長さＬ２は、接続配線層１３０の接続幅Ｗ１よりも広い。第３終端部２４３は、平面視で、接続配線層１３０に対し、第１方向Ｘの一方側（第２側面５Ｂ側）に間隔を空けて配置されている。第４終端部２４４は、平面視で、接続配線層１３０に対し、第１方向Ｘの他方側（第４側面５Ｄ側）に間隔を空けて配置されている。この形態では、第２トレンチ長Ｌ２は、対向コンタクト領域５７Aの第１方向Ｘの長さＬＣ（図１４）よりも短い。第２トレンチ長Ｌ２は、対向ボディ部５９Ａの第１方向Ｘの長さＬＢ（図１４）よりも短い。
　短トレンチ構造２４２は、第５終端部２４５および第６終端部２４６を有している。第３トレンチ長Ｌ３は、１つの第１ダミー帯状構造９４の第１方向Ｘの長さよりも短い。第２トレンチ長さＬ２は、接続配線層１３０の接続幅Ｗ１よりも広い。第５終端部２４５は、平面視で、接続配線層１３０に対し、第１方向Ｘの一方側（第２側面５Ｂ側）に間隔を空けて配置されている。第６終端部２４６は、平面視で、接続配線層１３０に対し、第１方向Ｘの他方側（第４側面５Ｄ側）に間隔を空けて配置されている。この形態では、第３トレンチ長Ｌ３は、対向コンタクト領域５７Aの第１方向Ｘの長さＬＣ（図１４）よりも短い。第３トレンチ長Ｌ３は、対向ボディ部５９Ａの第１方向Ｘの長さＬＢ（図１４）よりも短い。
　第２トレンチ長さＬ２に対する第３トレンチ長Ｌ３の比は、０．１以上０．８以下であってもよい。第２トレンチ長さＬ２に対する第３トレンチ長Ｌ３の比は、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下のいずれか１つの範囲に属する値を有していてもよい。第２トレンチ長さＬ２に対する第３トレンチ長Ｌ３の比は、０．３以上０．６以下であることが好ましい。
　長トレンチ構造２４１の第３終端部２４３は、長トレンチ構造２４１に第２方向Ｙに隣り合う短トレンチ構造２４２の第５終端部２４５と、第１方向Ｘにずれている。長トレンチ構造２４１の第４終端部２４４は、長トレンチ構造２４１に第２方向Ｙに隣り合う短トレンチ構造２４２の第６終端部２４６と、第１方向Ｘにずれている。
　長トレンチ構造２４１を挟んで第２方向Ｙに対向する２つの短トレンチ構造２４２の第６終端部２４６が、第１方向Ｘに互いに揃っている。長トレンチ構造２４１を挟んで第２方向Ｙに対向する２つの短トレンチ構造２４２の第６終端部２４６が、第１方向Ｘに互いに揃っている。
　図１３Ｂを参照して、第２ダミートレンチ構造９３Ａは、第１方向Ｘに隣り合う２つの第１ダミー帯状構造９４の間に、これら２つの第１ダミー帯状構造９４と間隔を空けて配置される。そのため、第２ダミートレンチ構造９３Ａは、第１ダミートレンチ構造９２と電気的に分離（絶縁）されている。第２ダミートレンチ構造９３Ａは、第１ダミー帯状構造９４と第１方向Ｘに間隔Ｉ３を空けて配置されている。
　図１３Ｂを参照して、第２ダミートレンチ構造９３Ａは、第２方向Ｙにトレンチ幅ＷＴ３を有している。複数の第２ダミートレンチ構造９３Ａは、第２方向ＹにトレンチピッチＰＴ３の間隔を空けて配列されている。
　間隔Ｉ３は、トレンチピッチＰＴ３よりも狭い。間隔Ｉ３は、トレンチピッチＰＴ３の０．５倍以上０．８倍未満であることが好ましい。間隔Ｉ３は、トレンチピッチＰＴ２よりも狭い。間隔Ｉ３は、トレンチピッチＰＴ２の０．５倍以上０．８倍未満であることが好ましい。間隔Ｉ３は、トレンチピッチＰＴ１よりも狭い。間隔Ｉ３は、トレンチピッチＰＴ１の０．５倍以上０．８倍未満であることが好ましい。
　図１３Ｂを参照して、第１ダミー帯状構造９４と第２ダミートレンチ構造９３Ａとの間には、半導体層７の一部により形成された第４メサ部２４８が形成されている。この形態では、第４メサ部２４８の第１方向Ｘの幅は、間隔Ｉ３によって規定される。この形態では、複数の第４メサ部２４８が、第１方向Ｘにずれている。
　図１３Ｂを参照して、第２方向Ｙに隣り合う２つの第２ダミートレンチ構造９３Ａの間には、半導体層７の一部により形成された第５メサ部２４９が形成されている。また、第２方向Ｙに隣り合う第２ダミートレンチ構造９３Ａおよびトレンチゲート構造１１の間にも、半導体層７の一部により形成された第５メサ部２４９が形成されている。第５メサ部２４９は、第１方向Ｘに帯状に延びている。第５メサ部２４９の第２方向Ｙの幅は、トレンチピッチＰＴ３によって規定される。
　第４メサ部２４８の第１方向Ｘの幅（間隔Ｉ３）は、第５メサ部２４９の第２方向Ｙの幅（トレンチピッチＰＴ３）よりも狭い。第４メサ部２４８の第１方向Ｘの幅（間隔Ｉ３）は、第５メサ部２４９の第２方向Ｙの幅（トレンチピッチＰＴ３）の０．５倍以上０．８倍未満である。
　第２ダミートレンチ構造９３Ａは、長さを除いて、第２ダミートレンチ構造９３と同等の構造である。すなわち、第２ダミートレンチ構造９３Ａは、第２ダミートレンチ１１０、第２ダミー絶縁膜１１１および第２ダミー埋設体１１２を含む。そして、図１６Ｂを参照して、接続配線層１３０は、第２ダミートレンチ構造９３Ａの第２ダミー埋設体１１２に上方から接している。また、第２ダミートレンチ構造９３Ａの第２ダミートレンチ１１０には第３電界緩和層１１３（図１７）が形成されている。したがって、第２ダミートレンチ構造９３Ａは耐圧が高い。第１主面３において、第２ダミートレンチ構造９３Ａの近傍の領域において耐圧が高く、第２ダミートレンチ構造９３Ａから離れるに従って耐圧が著しく低下する。
　図１３Ｂの形態例では、長トレンチ構造２４１の個数が１つであり、短トレンチ構造２４２の個数が２つである。最も外側（複数のトレンチゲート構造１１と反対側）の第２ダミートレンチ構造９３Ａが、短トレンチ構造２４２である。最も内側（複数のトレンチゲート構造１１側）の第２ダミートレンチ構造９３Ａが、短トレンチ構造２４２である。
　長トレンチ構造２４１の個数が２つであり、短トレンチ構造２４２の個数が１つであってもよい。この場合、最も外側（複数のトレンチゲート構造１１と反対側）の第２ダミートレンチ構造９３Ａが、長トレンチ構造２４１であり、最も内側（複数のトレンチゲート構造１１側）の第２ダミートレンチ構造９３Ａが、長トレンチ構造２４１である。
　第２ダミートレンチ構造９３Ａの個数は、２つ未満であってもよいし、４つ以上であってもよい。
　第２形態例（図１３Ｂ）においても、第１形態例（図１２および図１３Ａ）の場合と同等の作用効果を奏する。すなわち、第１ダミートレンチ構造９２の途中において、トレンチゲート構造１１に並んで延び、かつ第１ダミートレンチ構造９２とは電気的に分離された第２ダミートレンチ構造９３Ａが形成されている。前述のように、第２ダミートレンチ構造９３Ａの耐圧は高い。そのため、２つの第１ダミー帯状構造９４の間の領域やその周囲の領域において、耐圧が著しく低下した領域の削減を図ることができる。これにより、第１ダミー形成領域８１（ダミー形成領域８０）において、耐圧が著しく低下した領域の削減を図ることができる。
　第１形態例（図１２および図１３Ａ）の場合、複数の第２ダミートレンチ構造９３の第１終端部１０６および第２終端部１０７が、それぞれ第１方向Ｘに関し揃っていると、第２ダミートレンチ構造９３の第１終端部１０６および第２終端部１０７の周囲の領域のうち、第２ダミートレンチ構造９３または第１ダミー帯状構造９４に第１方向Ｘおよび第２方向Ｙの双方に対向しない領域（たとえば、図１３Ａに示す領域Ｒ１）において、耐圧が著しく低下した領域が生じるおそれがある。
　そのため、第１形態例（図１２および図１３Ａ）において、第１ダミー形成領域８１（ダミー形成領域８０）の耐圧の向上を図る場合、第１ダミー帯状構造９４との間隔を極めて狭く設定する必要がある等、レイアウト寸法上の制約がある。
　これに対し、第２形態例（図１３Ｂ）では、複数の第２ダミートレンチ構造９３Ａの終端部（第３終端部２４３、第４終端部２４４、第５終端部２４５および第６終端部２４６）が、第１方向Ｘに関しずれて配置されている。そのため、第４メサ部２４８の第１方向Ｘの幅（間隔Ｉ３）を極めて狭く設定しなくても、上記のような耐圧が著しく低下した領域が形成されない。これにより、レイアウト寸法上の制約なく、第１ダミー形成領域８１（ダミー形成領域８０）において、耐圧が著しく低下した領域を削減できる。
　図１３Ｃは、第３形態例に係る第１ダミー構造を説明するための平面図であり、図１３Ｂに対応する図である。図１３Ｄは、第４形態例に係る第１ダミー構造を説明するための平面図であり、図１３Ｂに対応する図である。第３形態例および第４形態例は、いずれも第２形態例（図１３Ｂ）における変形例である。
　この形態では、長トレンチ構造２４１と第１ダミー帯状構造９４との第１方向Ｘの間隔、および短トレンチ構造２４２と第１ダミー帯状構造９４との第１方向Ｘの間隔のいずれもが間隔Ｉ３であり、これらの間隔が同じである。しかし、これらの間隔が異なっていてもよい。
　第３形態例（図１３Ｃ）では、長トレンチ構造２４１と第１ダミー帯状構造９４との第１方向Ｘの間隔Ｉ３１が、短トレンチ構造２４２と第１ダミー帯状構造９４との第１方向Ｘの間隔Ｉ３２よりも広い（Ｉ３１＞Ｉ３２）。
　第４形態例（図１３Ｄ）では、長トレンチ構造２４１と第１ダミー帯状構造９４との第１方向Ｘの間隔Ｉ３１が、短トレンチ構造２４２と第１ダミー帯状構造９４との第１方向Ｘの間隔Ｉ３２よりも狭い（Ｉ３１＜Ｉ３２）。
　図２３は、図１１に示すXXIII-XXIII線に沿う断面図である。図２４は、図２３の一点鎖線XXIVで囲まれた部分の拡大図である。図２５は、図１２に示すXXV-XXV線に沿う断面図である。図２６は、図２３の一点鎖線XXVIで囲まれた部分の拡大図である。図２７は、図４の一点鎖線XXVIIで囲まれた部分の拡大図である。図２８は、図２７の一点鎖線XXVIIIで囲まれた部分の拡大図である。図２９は、図２８に示すXXIX-XXIX線に沿う断面図である。図３０は、図２８に示すXXX-XXX線に沿う断面図である。図３１は、図２７の一点鎖線XXXIで囲まれた部分の拡大図である。図３２は、図５の一点鎖線XXXIIで囲まれた部分の拡大図である。図３３は、図３２の一点鎖線XXXIII-XXXIII線で囲まれた部分の拡大図である。
　図３１および図３３を参照して、ダミー形成領域８０は、複数のトレンチゲート構造１１に対し、第２方向Ｙの他方側（第３側面５Ｃ側）に配置された第２ダミー形成領域８２を含む。また、半導体装置１はダミー構造９０を含む。ダミー構造９０は、第２ダミー形成領域８２に形成された第２ダミー構造２０１を含む。
　第２ダミー構造２０１は、少なくとも１つ（この形態では複数）の第１ダミートレンチ構造９２と、第１ダミートレンチ構造９２の途中に配置された複数の第２ダミートレンチ構造９３（図１３Ａ）と、第１ダミートレンチ構造９２の終端部に配置された２つの第３ダミートレンチ構造２０２とを含む。以下、第２ダミー構造２０１の第１ダミートレンチ構造９２および第２ダミートレンチ構造９３は、第１ダミー構造９１の第１ダミートレンチ構造９２および第２ダミートレンチ構造９３（図１３Ａ）と同じ構成であるので、同一の参照符号を付し、説明を省略する。
　図３１には、２つの第３ダミートレンチ構造２０２のうち第１方向Ｘの一方側（第２側面５Ｂ側）の第３ダミートレンチ構造２０２のみを示す。第３ダミートレンチ構造２０２は、第１ダミートレンチ構造９２の終端部に対向している。具体的には、第３ダミートレンチ構造２０２は、第１ダミートレンチ構造９２に含まれる第１ダミー帯状構造９４との間に、第１方向Ｘに間隔Ｉ２を空けて配置されている。第３ダミートレンチ構造２０２は、第１主面３において、活性領域９と外周領域１０とを跨るように配置されている。
　この形態では、複数（たとえば３つ）の第３ダミートレンチ構造２０２は、第７終端部２０６および第８終端部２０７を有している。第７終端部２０６は、活性領域９において、第１ダミー帯状構造９４に第１方向Ｘに対向している。第８終端部２０７は、外周領域１０において、周囲配線構造３４の第２構造３４Ｂおよび第４構造３４Ｄ（図３１の例では、第２構造３４Ｂ）に接続されている。
　第３ダミートレンチ構造２０２の第７終端部２０６は、第１ダミー帯状構造９４との間に間隔を空けて形成されている。そのため、第３ダミートレンチ構造２０２は、第１ダミートレンチ構造９２と電気的に分離（絶縁）されている。すなわち、第１ダミートレンチ構造９２は、ゲート配線１６の第２部分１７Ｂ，１８Ｂと電気的に分離（絶縁）されている。また、前述したとおり、第１ダミートレンチ構造９２は、接続配線構造３５と電気的に分離（絶縁）されている。第３ダミートレンチ構造２０２を第１ダミートレンチ構造９２の終端部と間隔を空けて配置することで、第１ダミートレンチ構造９２を、電位が付与されないフローティングトレンチ構造に保つことができる。
　複数の第３ダミートレンチ構造２０２は、第１方向Ｘに第４長さＬ４を有している。第４長さＬ４は、１つの第１ダミー帯状構造９４の第１方向Ｘの長さよりも短い。この形態では、第４長さＬ４は、第２ダミートレンチ構造９３の第１トレンチ長Ｌ１（図１３Ａ）と同等であってもよい。第４長さＬ４は、第１トレンチ長Ｌ１（図１３Ａ）よりも長くてもよいし、第１トレンチ長Ｌ１（図１３Ａ）よりも短くてもよい。この形態では、第３トレンチ長Ｌ３は、対向コンタクト領域５７Aの第１方向Ｘの長さＬＣ（図１４）よりも短い。第３トレンチ長Ｌ３は、対向ボディ部５９Ａの第１方向Ｘの長さＬＢ（図１４）よりも短い。
　複数（たとえば３つ）の第３ダミートレンチ構造２０２は、第２方向Ｙに対向している。複数の第３ダミートレンチ構造２０２の第７終端部２０６は、第１方向Ｘに揃っている。複数の第７終端部２０６は、第２方向Ｙに沿う同一直線上にある。複数の第３ダミートレンチ構造２０２の第８終端部２０７は、第１方向Ｘに揃っている。複数の第８終端部２０７は、第２方向Ｙに沿う同一直線上にある。複数の第３ダミートレンチ構造２０２の長さは、互いに同じである。
　図３１を参照して、第３ダミートレンチ構造２０２は、第２方向Ｙにトレンチ幅ＷＴ４を有している。トレンチ幅ＷＴ４は、前述のトレンチ幅ＷＴ２とほぼ等しいことが好ましい。トレンチ幅ＷＴ４は、前述のトレンチ幅ＷＴ３とほぼ等しいことが好ましい。
　複数の第３ダミートレンチ構造２０２は、第２方向ＹにトレンチピッチＰＴ４の間隔を空けて配列されている。トレンチピッチＰＴ４は、半導体層７の厚さＴ２未満であることが好ましい。トレンチピッチＰＴ４は、前述のトレンチピッチＰＴ３とほぼ等しいことが好ましい。トレンチピッチＰＴ４は、前述のトレンチピッチＰＴ２とほぼ等しいことが好ましい。
　間隔Ｉ２は、トレンチピッチＰＴ４よりも狭い。間隔Ｉ２は、トレンチピッチＰＴ４の０．５倍以上０．８倍未満であることが好ましい。間隔Ｉ２は、トレンチピッチＰＴ２よりも狭い。間隔Ｉ２は、トレンチピッチＰＴ２の０．５倍以上０．８倍未満であることが好ましい。間隔Ｉ２は、トレンチピッチＰＴ１よりも狭い。間隔Ｉ２は、トレンチピッチＰＴ１の０．５倍以上０．８倍未満であることが好ましい。
　図３１を参照して、第１ダミー帯状構造９４と第３ダミートレンチ構造２０２との間には、半導体層７の一部により形成された第６メサ部２０８が形成されている。第２方向Ｙに隣り合う２つの第３ダミートレンチ構造２０２の間には、半導体層７の一部により形成された第７メサ部２０９が形成されている。
　第６メサ部２０８によって、第１ダミー帯状構造９４と第３ダミートレンチ構造２０２とが電気的かつ物理的に分離されている。第６メサ部２０８によって、隣り合う第７メサ部２０９同士が接続されている。第６メサ部２０８が、第１方向Ｘに関して揃っている。複数の第６メサ部２０８の第１方向Ｘの一方側の端部は、第２方向Ｙに沿う同一直線上にある。複数の第６メサ部２０８の第１方向Ｘの他方側の端部は、第２方向Ｙに沿う同一直線上にある。
　第３ダミートレンチ構造２０２は、長さを除いて、第２ダミートレンチ構造９３と同等の構造である。すなわち、第３ダミートレンチ構造２０２は、ダミートレンチ（第２ダミートレンチ１１０（図１７）に相当）、ダミー絶縁膜（第２ダミー絶縁膜１１１（図１７）に相当）およびダミー埋設体（第２ダミー埋設体１１２（図１７）に相当）を含む。そのため、第３ダミートレンチ構造２０２についての詳細な説明を省略する。
　半導体装置１は、第３ダミートレンチ構造２０２の底部に形成された第４電界緩和層を含む。第４電界緩和層は、第３電界緩和層１１３（図１７）と同等の構成である。第４電界緩和層は、第３ダミートレンチ構造２０２のダミートレンチの底部の奥行方向の全体にわたってダミートレンチの底部に形成されており、ダミートレンチの奥行方向に延びる帯状に形成されている。第４電界緩和層によって第３ダミートレンチ構造２０２の底壁に対する電界が緩和されることにより、電界集中を抑制でき、第３ダミートレンチ構造２０２の耐圧の向上を図ることができる。
　第２ダミー構造２０１は、第１形態例の第２ダミートレンチ構造９３（図１３Ａ）に代えて、第２形態例の第２ダミートレンチ構造９３Ａ（図１３Ｂ）を含んでいてもよい。この場合、この形態では、第４長さＬ４は、第２ダミートレンチ構造９３Ａの短トレンチ構造２４２の第３長さＬ３（図１３Ｂ）と同等であってもよい。第４長さＬ４は、第３長さＬ３（図１３Ｂ）よりも長くてもよいし、第３長さＬ３（図１３Ｂ）よりも短くてもよい。
　図１１、図２３、図２７および図３２等を参照して、半導体装置１は、外周領域１０において第１主面３の表層部に形成されたｐ型のアウターボディ領域１７０を含む。アウターボディ領域１７０は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。アウターボディ領域１７０は、ボディ領域４０のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していることが好ましい。むろん、アウターボディ領域１７０のｐ型不純物濃度は、ボディ領域４０のｐ型不純物濃度未満であってもよいし、ボディ領域４０のｐ型不純物濃度よりも高くてもよい。
　アウターボディ領域１７０は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から活性領域９側に間隔を空けて形成され、帯状に延びている。アウターボディ領域１７０は、この形態では、平面視において活性領域９を取り囲み、第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に区画されている。つまり、アウターボディ領域１７０は、活性領域９および外周領域１０の境界部を形成する領域を含む。
　アウターボディ領域１７０は、活性領域９側の内縁部および第１主面３の周縁側の外縁部を有している。アウターボディ領域１７０の内縁部は、第１方向Ｘに延びる部分において複数のボディ領域４０に接続されている。これにより、アウターボディ領域１７０は、複数のボディ領域４０に電気的に接続されている。
　アウターボディ領域１７０は、第１主面３の表層部に形成されている。アウターボディ領域１７０は、半導体層７の底部から第１主面３側に間隔を空けて形成され、半導体層７の一部を挟んでベース層６に対向している。アウターボディ領域１７０は、半導体層７の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。
　図１１、図２７および図３２等を参照して、半導体装置１は、外周領域１０において第１主面３に形成されたｐ型の終端領域１７５を含む。終端領域１７５は、「ウェル領域」、「終端ウェル領域」等と称されてもよい。終端領域１７５は、アウターボディ領域１７０のｐ型不純物濃度とは異なるｐ型不純物濃度を有していてもよい。終端領域１７５のｐ型不純物濃度は、アウターボディ領域１７０のｐ型不純物濃度よりも高くてもよい。終端領域１７５のｐ型不純物濃度は、アウターボディ領域１７０のｐ型不純物濃度よりも低くてもよい。むろん、終端領域１７５のｐ型不純物濃度は、アウターボディ領域１７０のｐ型不純物濃度とほぼ等しくてもよい。
　終端領域１７５は、この形態では、平面視においてアウターボディ領域１７０を取り囲み、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する多角環状（この形態では四角環状）に区画されている。図２７に示すように、この形態では、終端領域１７５は、平面視において第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続する円弧角部１７５Ａを有している。
　終端領域１７５は、半導体層７の底部から第１主面３側に間隔を空けて形成され、半導体層７の一部を挟んでベース層６に対向している。終端領域１７５は、半導体層７の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。終端領域１７５は、アウターボディ領域１７０の厚さ（深さ）とほぼ等しい厚さ（深さ）を有していてもよい。
　図２７を参照して、終端領域１７５は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて、第１主面３の周縁およびアウターボディ領域１７０の間の領域に形成されている。終端領域１７５は、平面視においてアウターボディ領域１７０に沿って帯状に延びている。終端領域１７５は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有し、活性領域９を複数方向から区画している。
　図１１、図２７および図３２等を参照して、終端領域１７５は、活性領域９側の内縁部および第１主面３の周縁側の外縁部を有している。終端領域１７５の内縁部は、アウターボディ領域１７０の外縁部に接続されている。これにより、終端領域１７５は、アウターボディ領域１７０に電気的に接続されている。つまり、終端領域１７５は、この形態では、アウターボディ領域１７０を介して複数のボディ領域４０に電気的に接続されている。終端領域１７５の内縁部は、この形態では、全周に亘ってアウターボディ領域１７０の外縁部に接続されている。
　図１１、図２７および図３２等を参照して、終端領域１７５（内縁部）は、アウターボディ領域１７０の外縁部にオーバラップしたオーバラップ領域１７６を有している。オーバラップ領域１７６は、アウターボディ領域１７０の外縁部および終端領域１７５の内縁部を含む高濃度領域である。つまり、オーバラップ領域１７６は、アウターボディ領域１７０のｐ型不純物および終端領域１７５のｐ型不純物の双方を含み、アウターボディ領域１７０のｐ型不純物濃度および終端領域１７５のｐ型不純物濃度の双方よりも高いｐ型不純物濃度を有している。
　オーバラップ領域１７６は、平面視においてアウターボディ領域１７０に沿って帯状に延びている。オーバラップ領域１７６は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有している。オーバラップ領域１７６は、この形態では、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に平行な４辺を有する多角環状（この形態では四角環状）に区画されている。
　半導体装置１は、オーバラップ領域１７６に代えて比較的高濃度のｐ型のウェル領域（１７６）を有していてもよい。この場合、ウェル領域（１７６）は、アウターボディ領域１７０のｐ型不純物濃度および終端領域１７５のｐ型不純物濃度の双方よりも高いｐ型不純物濃度を有している。ウェル領域（１７６）のｐ型不純物濃度は、ボディ領域４０のｐ型不純物濃度よりも高い。
　図２４～図２６、図２９および図３０等を参照して、半導体装置１は、外周領域１０において、第１主面３の表層部に形成された第２高濃度ｐ領域１７７を含む。この形態では、第２高濃度ｐ領域１７７は、第１主面３に形成されている。第２高濃度ｐ領域１７７は、外周領域１０において、アウターボディ領域１７０の表層部および終端領域１７５の表層部に跨るように形成されている。
　第２高濃度ｐ領域１７７は、ボディ領域４０とアウターボディ領域１７０との境界部分の表層部において、第１高濃度ｐ領域８３に第２方向Ｙに隣接して形成されている。第２高濃度ｐ領域１７７は、第１高濃度ｐ領域８３に接続されている。第２高濃度ｐ領域１７７の不純物濃度は、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第２高濃度ｐ領域１７７は、第１高濃度ｐ領域８３とほぼ等しいｐ型不純物濃度を有していてもよい。第２高濃度ｐ領域１７７は、第１高濃度ｐ領域８３とほぼ等しい深さを有していてもよい。
　半導体装置１は、外周領域１０において、第１主面３の表層部に形成された第３高濃度ｐ領域１７８を含む。第３高濃度ｐ領域１７８は、外周領域１０において、アウターボディ領域１７０および終端領域１７５と、ドリフト領域８との間に埋め込まれている。第３高濃度ｐ領域１７８は、第１主面３に沿って層状に延びている。第３高濃度ｐ領域１７８は、アウターボディ領域１７０、終端領域１７５およびドリフト領域８に接続されている。
　第３高濃度ｐ領域１７８は、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第３高濃度ｐ領域１７８は、第１高濃度ｐ領域８３とほぼ等しいｐ型不純物濃度を有していてもよい。第３高濃度ｐ領域１７８は、第２高濃度ｐ領域１７７とほぼ等しいｐ型不純物濃度を有していてもよい。第３高濃度ｐ領域１７８を起点に拡がる空乏層によって耐圧（たとえばブレークダウン電圧）を向上できる。
　図１７および図１８を参照して、第３高濃度ｐ領域１７８は、外周領域１０だけでなく、活性領域９の一部においても形成されている。具体的には、第３高濃度ｐ領域１７８は、活性領域９の第１ダミー形成領域８１に、第３高濃度ｐ領域１７８が形成されている。
　半導体装置１は、前述のとおり、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）に沿う環状（具体的には略四角環状）の周囲配線構造３４を含む。図１１、図２８および図３２等では明瞭化のため、周囲配線構造３４の形成領域がハッチングで示されている。
　図２４、図２９等を参照して、周囲配線構造３４は、第１主面３の上に配置された周囲配線層１９５を含む。周囲配線層１９５は、外周領域１０の上に配置されている。周囲配線層１９５は、活性領域９の上には配置されていない。
　この形態では、周囲配線層１９５は、ポリシリコン配線層３３の一部である。ＣＶＤ法によってトレンチ４１を埋めて第１主面３を被覆するポリシリコン膜を形成する場合、当該ポリシリコン膜の一部を利用して、ポリシリコン配線層３３（図４）を形成でき、これにより、周囲配線層１９５を形成できる。
　これにより、周囲配線構造３４（周囲配線層１９５）をトレンチゲート構造１１と同一工程で製造できる。そのため、周囲配線構造３４を、トレンチゲート構造１１とは別の材料により形成する場合と比較して、製造工程を削減できる。また、ポリシリコンによって周囲配線構造３４を形成する場合、他の材料により形成する場合と比較して、製造効率を高めることができる。
　また、この形態では、周囲配線構造３４が、第１主面３上に形成された周囲配線層１９５を含み、トレンチ構造を採用していない。周囲配線構造３４を周囲配線層１９５により実現する場合、材料膜の堆積およびパターンニングを用いて容易に形成できる。これにより、周囲配線構造３４をトレンチ構造により実現する場合と比較して、周囲配線構造３４を効率よく作成できる。
　図２４、図２９等を参照して、周囲配線層１９５は、第１主面３を選択的に被覆する第２絶縁膜１７９の上に配置されている。第２絶縁膜１７９は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２絶縁膜１７９は、主面絶縁膜と称してもよい。
　図４を参照して、周囲配線構造３４（つまり、周囲配線層１９５）は、周囲配線構造３４（第１構造３４Ａ、第２構造３４Ｂ、第３構造３４Ｃ、第４構造３４Ｄ、第５構造３４Ｅおよび第６構造３４Ｆ）の各所において、ほぼ等しい厚さを有している。
　別の言い方では、第１構造３４Ａ、第２構造３４Ｂ、第３構造３４Ｃ、第４構造３４Ｄ、第５構造３４Ｅおよび第６構造３４Ｆは、互いに等しい厚さを有している。第１構造３４Ａ、第２構造３４Ｂ、第３構造３４Ｃ、第４構造３４Ｄ、第５構造３４Ｅおよび第６構造３４Ｆの上面の高さ位置は、互いに同じである。第１構造３４Ａ、第２構造３４Ｂ、第３構造３４Ｃ、第４構造３４Ｄ、第５構造３４Ｅおよび第６構造３４Ｆの底部の深さ位置は、互いに同じである。
　図２４、図２９等を参照して、周囲配線層１９５の周囲厚さＴＡは、トレンチゲート構造１１の埋設体４３の厚さ以上であってもよい。周囲厚さＴＡは、トレンチゲート構造１１のトレンチ４１のトレンチ深さＤＴ１（図９）以上であってもよい。周囲厚さＴＡは、トレンチ深さＤＴ１未満であってもよい。周囲配線層１９５の周囲厚さＴＡは、接続配線層１３０の接続厚さＴ３（図２４）と同じであってもよい。周囲配線層１９５の周囲厚さＴＡは、２μｍ以上１０μｍ以下であってもよい。
　図１１、図２８および図３２等を参照して、周囲配線層１９５（周囲配線構造３４）は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から活性領域９側に間隔を空けて形成され、活性領域９に沿って帯状に延びている。
　図１１を参照して、第２構造部分の一例としての第１構造３４Ａは、活性領域９に対して第２方向Ｙの一方側（第１側面５Ａ側）を、第１方向Ｘに帯状に延びている。第１構造３４Ａは、第２絶縁膜１７９（図２４等）を挟んで、アウターボディ領域１７０に対向している。第１構造３４Ａは、終端領域１７５に対向していない。
　図１１を参照して、第１構造３４Ａは、平面視で、第１ゲート配線１７の第１部分１７Ａおよび第２ゲート配線１８の第１部分１８Ａとオーバラップしている（図１１では、第１部分１７Ａのみ図示）。第１構造３４Ａの内側の周縁は、第１部分１７Ａおよび第１部分１８Ａの内側の周縁よりも活性領域９側に位置している。第１構造３４Ａの外側の周縁は、第１部分１７Ａの外側の周縁および第１部分１８Ａの外側の周縁よりも第１主面３の周縁側に位置している。
　第１構造３４Ａの第１配線幅ＷＷ１は、ゲート配線１６（第１部分１７Ａおよび第１部分１８Ａ）の配線幅よりも広い。第１配線幅ＷＷ１は、ソース配線２３の配線幅よりも広い。第１配線幅ＷＷ１は、１０μｍ以上１００μm以下であってもよい。
　図２７および図２８を参照して、第１配線部分の一例としての第２構造３４Ｂは、活性領域９に対して第１方向Ｘの一方側（第２側面５Ｂ側）を、第２方向Ｙに帯状に延びている。第２構造３４Ｂは、平面視で、第１ゲート配線１７の第２部分１７Ｂとオーバラップしている。つまり、第２構造３４Ｂは、第１ゲート配線１７の第２部分１７Ｂの下方に形成されている。第２構造３４Ｂは、第２絶縁膜１７９（図２９）を挟んで、アウターボディ領域１７０に対向している。第２構造３４Ｂは、終端領域１７５に対向していない。
　第２構造３４Ｂの内側の周縁は、第１ゲート配線１７の第２部分１７Ｂの内側の周縁よりも活性領域９側に位置している。第２構造３４Ｂの外側の周縁は、第１ゲート配線１７の第２部分１７Ｂの外側の周縁よりも第１主面３の周縁側に位置している。第２構造３４Ｂの第２配線幅（第１幅）ＷＷ２は、ゲート配線１６（第１ゲート配線１７の第２部分１７Ｂ）の配線幅よりも広い。
　第２配線幅ＷＷ２は、ソース配線２３の配線幅よりも広い。この形態では、第２構造３４Ｂの第２配線幅ＷＷ２は、第１配線幅ＷＷ１とほぼ等しい。第２配線幅ＷＷ２は、第１配線幅ＷＷ１よりも広くてもよいし、第１配線幅ＷＷ１よりも狭くてもよい。第２配線幅ＷＷ２は、１０μｍ以上１００μm以下であってもよい。
　図３１等を参照して、周囲配線構造３４の第２構造３４Ｂは、第１主面３の外周領域１０において、トレンチゲート構造１１の終端部１１Ａおよび第３ダミートレンチ構造２０２の第８終端部２０７を被覆している。これにより、第２構造３４Ｂは、トレンチゲート構造１１および第３ダミートレンチ構造２０２に電気的に接続されている。
　具体的には、図２９および図３０を参照して、周囲配線構造３４の第２構造３４Ｂは、複数のトレンチゲート構造１１の終端部の埋設体４３に接続する接続配線部１９４を備えている。接続配線部１９４は、鉛直方向Ｚに延びて、周囲配線層１９５の内側の周縁と、複数のトレンチゲート構造１１の終端部の埋設体４３とを接続している。
　図２７を参照して、第２配線部分の一例としての第３構造３４Ｃは、活性領域９に対して第２方向Ｙの他方側（第３側面５Ｃ側）を、第１方向Ｘに帯状に延びている。第３構造３４Ｃの両方の終端部は、それぞれ第２構造３４Ｂおよび第４構造３４Ｄに接続されている（図２７では、第２構造３４Ｂのみを図示）。
　第３構造３４Ｃは、第２構造３４Ｂの第３側面５Ｃ側の端部から、平面視で、第３側面５Ｃに沿って延びている。別の言い方では、第３構造３４Ｃは、平面視で、第２ゲート配線１８の第２部分１８Ｂの終端部１８Ｄ（図３）から、第３側面５Ｃに沿って延びている。
　図３２を参照して、第３構造３４Ｃは、第２絶縁膜１７９（図２９）を挟んで、アウターボディ領域１７０に対向している。第３構造３４Ｃは、終端領域１７５に対向していない。
　図３１を参照して、この形態では、第３構造３４Ｃの第３配線幅（第２幅）ＷＷ３は、第１配線幅ＷＷ１（図１１）よりも狭い（ＷＷ３＜ＷＷ１）。第３配線幅ＷＷ３は、第２配線幅ＷＷ２よりも狭い（ＷＷ３＜ＷＷ２）。第３配線幅ＷＷ３は、第１ゲート配線１７の第２部分１７Ｂの配線幅Ｗ１７（図２８）および第２ゲート配線１８の第２部分１８Ｂの配線幅Ｗ１８（図３）よりも狭い。第３配線幅ＷＷ３が、第２部分１８Ｂの配線幅Ｗ１７，Ｗ１８とほぼ等しくてもよいし、第２部分１８Ｂの配線幅Ｗ１７，Ｗ１８よりも広くてもよい。第３配線幅ＷＷ３は、ソース配線２３の配線幅よりも狭い。
　第３配線幅ＷＷ３は、第２配線幅ＷＷ２の０．１倍以上０．８倍であってもよい。第３配線幅ＷＷ３は、第２配線幅ＷＷ２（第４配線幅ＷＷ４）の０．１倍以上０．２倍以下、０．２倍以上０．３倍以下、０．３倍以上０．４倍以下、０．４倍以上０．５倍以下、０．５倍以上０．６倍以下、０．６倍以上０．８倍以下のいずれか１つの範囲に属する値を有していてもよい。第３配線幅ＷＷ３は、第２配線幅ＷＷ２の０．3倍以上０．6倍以下であることが好ましい。
　図示を省略するが、周囲配線構造３４の第４構造３４Ｄ（図４）は、第１主面３の外周領域１０において、トレンチゲート構造１１の終端部１１Ａおよび第３ダミートレンチ構造２０２の第８終端部２０７を被覆している。これにより、第４構造３４Ｄは、トレンチゲート構造１１および第３ダミートレンチ構造２０２に電気的に接続されている。
　図４を参照して、第１配線部分の一例としての第４構造３４Ｄは、活性領域９に対して第１方向Ｘの他方側（第４側面５Ｄ側）を、第２方向Ｙに帯状に延びている。図示を省略するが、第４構造３４Ｄは、平面視で、第２ゲート配線１８の第２部分１８Ｂ（図３）とオーバラップしている。
　第４構造３４Ｄは、第２構造３４Ｂと、活性領域９の中央を通る第２方向Ｙに延びる中心線（図示を省略）を中心とした線対称の形状をなす。そのため、第４構造３４Ｄについては、詳細な図示を省略し、第２構造３４Ｂについての説明を援用するものとする。
　念のため、第４構造３４Ｄの構造について記載する。図４を参照して、第４構造３４Ｄは、第２ゲート配線１８の第２部分１８Ｂ（図３）の下方に形成されている。第４構造３４Ｄは、第２絶縁膜１７９（図２９）を挟んで、アウターボディ領域１７０に対向している。第４構造３４Ｄは、終端領域１７５（図２８）に対向していない。
　図４を参照して、第４構造３４Ｄの内側の周縁は、第２ゲート配線１８の第２部分１８Ｂ（図３）の内側の周縁よりも活性領域９側に位置している。第４構造３４Ｄの外側の周縁は、第２ゲート配線１８の第２部分１８Ｂの外側の周縁よりも第１主面３の周縁側に位置している。第４構造３４Ｄの第４配線幅ＷＷ４は、ゲート配線１６（第２ゲート配線１８の第２部分１８Ｂ）の配線幅Ｗ１８（図３）よりも広い。
　図４を参照して、第４配線幅（第１幅）ＷＷ４は、ソース配線２３の配線幅よりも広い。この形態では、第４配線幅ＷＷ４は、第３配線幅ＷＷ３（図３１）よりも広い（ＷＷ４＞ＷＷ３）。第４配線幅ＷＷ４は、第１配線幅ＷＷ１（図１１）とほぼ等しい（ＷＷ４＝ＷＷ１）。第４配線幅ＷＷ４は、第１配線幅ＷＷ１よりも広くてもよいし、第１配線幅ＷＷ１よりも狭くてもよい。第４配線幅ＷＷ４は、第２配線幅ＷＷ２（図３１）とほぼ等しい（ＷＷ４＝ＷＷ２）。第４配線幅ＷＷ４は、第２配線幅ＷＷ２よりも広くてもよいし、第２配線幅ＷＷ２よりも狭くてもよい。第４配線幅ＷＷ４は、１０μｍ以上１００μm以下であってもよい。
　図２５、図２６等を参照して、周囲配線層１９５は、鉛直方向Ｚの深さ位置が互いに異なる上配線層１８１および下配線層１８２を含む。下配線層１８２は活性領域９側に配置され、上配線層１８１はチップ２の端面側に配置されている。上配線層１８１および下配線層１８２は、第１方向Ｘおよび第２方向Ｙに沿って延びる平坦状である。周囲配線層１９５は、上配線層１８１および下配線層１８２を電気的および機械的に接続する接続配線を含む。接続配線は、鉛直方向Ｚに延びて、下配線層１８２の外側の周縁と、上配線層１８１の内側の周縁とを接続する。
　前述したとおり、外周領域１０において、周囲配線層１９５の下には、第２絶縁膜１７９が配置されている。第２絶縁膜１７９は、上配線層１８１の下に配置された厚膜１８５と、下配線層１８２の下に形成された薄膜１８６とを含む。薄膜１８６は、厚膜１８５よりも薄い。薄膜１８６は、第１絶縁膜１３１と同じ厚さであってもよい。図２４を参照して、薄膜１８６は、外周領域１０と活性領域９との境界部分において第１絶縁膜１３１に接続されている。
　図２５、図２６等を参照して、半導体装置１は、周囲配線層１９５の表面に形成された第２シリサイド層１８４を含む。第２シリサイド層１８４は、周囲配線層１９５の上面１８７Ａ、内側面１８７Ｂおよび外側面１８７Ｃ（図３７）を被覆する。第２シリサイド層１８４は、周囲配線層１９５のポリシリコンをシリサイド化したポリサイド部である。第２シリサイド層１８４は、「第２金属半導体化合物層」、「第２シリサイド層（ポリサイド層）」、「第２シリサイド領域（ポリサイド領域）」等と称されてもよい。
　第２シリサイド層１８４は、周囲配線層１９５の上面１８７Ａを被覆する第１被覆層と、周囲配線層１９５の内側面１８７Ｂを被覆する第２被覆層と、周囲配線層１９５の外側面１８７Ｃ（図３７）を被覆する第３被覆層とを含む。第２シリサイド層１８４の第１被覆層は、周囲配線層１９５の上面１８７Ａの全域を被覆している。第２シリサイド層１８４の第１被覆層の内側の周縁は、周囲配線層１９５の内側面１８７Ｂに露出している。
　第２シリサイド層１８４の第２被覆層は、周囲配線層１９５の内側面１８７Ｂの全域を被覆している。第２シリサイド層１８４の第２被覆層の上端は、周囲配線層１９５の上面１８７Ａに露出している。第２シリサイド層１８４の第３被覆層は、周囲配線層１９５の外側面１８７Ｃ（図３７）の全域を被覆している。第２シリサイド層１８４の第３被覆層の上端は、周囲配線層１９５の上面１８７Ａに露出している。
　第２シリサイド層１８４は、Ｔｉシリサイド、Ｎｉシリサイド、Ｃｏシリサイド、ＭｏシリサイドおよびＷシリサイドのうちの少なくとも１つを含んでいてもよい。第２シリサイド層１８４は、Ｔｉシリサイド、ＮｉシリサイドまたはＣｏシリサイドからなることが好ましい。第２シリサイド層１８４の厚さは、周囲配線層１９５の表面（上面１８７Ａ、内側面１８７Ｂおよび外側面１８７Ｃ）に沿う平坦状であってもよい。
　前述のとおり、半導体装置１は、絶縁層１３を含む。図２４、図２９等を参照して、絶縁層１３は、外周領域１０を被覆する第３層間絶縁層１８０を含む。第３層間絶縁層１８０は、「絶縁膜」、「層間膜」、「中間絶縁膜」等と称されてもよい。第３層間絶縁層１８０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第３層間絶縁層１８０は、積層構造を有していてもよい。第３層間絶縁層１８０は、単層構造を有していてもよい。
　図２４、図２９等を参照して、第３層間絶縁層１８０は、周囲配線層１９５の上方、内方および外方を被覆している。つまり、第３層間絶縁層１８０は、第２シリサイド層１８４を介して、周囲配線層１９５の上面１８７Ａおよび内側面１８７Ｂを被覆している。図示を省略するが、第３層間絶縁層１８０は、外周領域１０において、アウターボディ領域１７０、終端領域１７５および複数のフィールド領域３６を一括して被覆している。
　半導体装置１は、外周領域１０において第３層間絶縁層１８０に形成された少なくとも１つ（この形態では複数）のゲート開口１８８を含む。図２３、図２６等を参照して、複数のゲート開口１８８は、第３層間絶縁層１８０において周囲配線層１９５を被覆する部分に形成されている。複数のゲート開口１８８は、第３層間絶縁層１８０を貫通し、第２シリサイド層１８４を介して周囲配線層１９５の上面１８７Ａを露出させている。
　図１１および図２８を参照して、複数のゲート開口１８８は、周囲配線構造３４（周囲配線層１９５）に沿って間隔を空けて形成されている。複数のゲート開口１８８は、平面視において四角形状（正方形状）、長方形状、六角形状、円形状等に形成されていてもよい。複数のゲート開口１８８は、平面視において周囲配線構造３４に沿って延びる帯状に形成されていてもよい。半導体装置１は、単一のゲート開口１８８を有していてもよい。単一のゲート開口１８８は、周囲配線構造３４に沿って延びる帯状に形成されていてもよい。
　図１１および図２８を参照して、半導体装置１は、外周領域１０において第３層間絶縁層１８０に形成された少なくとも１つ（この形態では複数）のアウター開口１９０を含む。複数のアウター開口１９０は、第３層間絶縁層１８０において終端領域１７５を被覆する部分に形成されている。複数のアウター開口１９０は、第３層間絶縁層１８０を貫通し、終端領域１７５を露出させている。複数のアウター開口１９０は、この形態では、第３層間絶縁層１８０において終端領域１７５のオーバラップ領域１７６を被覆する部分に形成され、オーバラップ領域１７６を露出させている。複数のアウター開口１９０は、終端領域１７５（オーバラップ領域１７６）に代えてまたはこれに加えて、アウターボディ領域１７０を露出させていてもよい。
　図１１および図２８を参照して、複数のアウター開口１９０は、終端領域１７５（オーバラップ領域１７６）に沿って間隔を空けて形成されている。複数のアウター開口１９０は、平面視において四角形状（正方形状）、長方形状、六角形状、円形状等に形成されていてもよい。複数のアウター開口１９０は、平面視において終端領域１７５（オーバラップ領域１７６）に沿って延びる帯状に形成されていてもよい。
　半導体装置１は、単一のアウター開口１９０を有していてもよい。単一のアウター開口１９０は、終端領域１７５（オーバラップ領域１７６）に沿って延びる帯状に形成されていてもよい。単一のアウター開口１９０は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有していてもよい。
　ゲート配線１６は、第３層間絶縁層１８０の上に選択的に引き回され、周囲配線構造３４にゲート電位を伝達する。ゲート配線１６は、第３層間絶縁層１８０のうち周囲配線構造３４を被覆する部分の上（つまり外周領域１０の上）に引き回され、複数のゲート開口１８８を介して周囲配線構造３４（周囲配線層１９５）に電気的に接続されている。
　ゲート配線１６は、第３層間絶縁層１８０を被覆するように第１主面３上に形成されている。図２６を参照して、ゲート配線１６は、第１主面３側からこの順に積層されたバリア層１９６および本体層１９７を含む積層構造を有している。
　バリア層１９６は、第１主面３に沿って膜状に形成されている。バリア層１９６は、第２高濃度ｐ領域１７７に接触している。バリア層１９６は、Ｔｉ層、Ｐｄ層、Ｃｒ層、Ｖ層、Ｍｏ層、Ｗ層、Ｐｔ層およびＮｉ層のうちの少なくとも１つを含んでいてもよい。バリア層１９６の厚さは、０．０５μｍ以上０．３μｍ以下であってもよい。バリア層１９６の厚さは、０．１μｍ以上０．２μｍ以下であることが好ましい。
　図２６を参照して、本体層１９７は、バリア層１９６の上に形成されている。本体層１９７は、バリア層１９６の主面の全域を被覆している。本体層１９７の厚さは、バリア層１９６の厚さを超えている。バリア層１９６の厚さは、１μｍ以上１０μｍ以下であってもよい。本体層１９７の厚さは、３μｍ以上６μｍ以下であることが好ましい。
　図２６を参照して、ゲート配線１６（第１ゲート配線１７、第２ゲート配線１８）は、第３層間絶縁層１８０を挟んで周囲配線層１９５に対向するように配置され、周囲配線層１９５に沿って帯状に延びている。ゲート配線１６（第１ゲート配線１７、第２ゲート配線１８）は、第３層間絶縁層１８０のうち複数のゲート開口１８８が形成された領域を一括して膜状に被覆している。
　図２６を参照して、ゲート配線１６は、複数のゲート開口１８８に入り込んで、周囲配線層１９５に接続された複数の第１接続電極部１９１を含む。複数の第１接続電極部１９１は、複数のゲート開口１８８に１対１に対応している。第１接続電極部１９１は、各ゲート開口１８８の底部において周囲配線層１９５の第２シリサイド層１８４を膜状に被覆する部分を有し、第２シリサイド層１８４に機械的および電気的に接続されている。
　この形態では、複数の第１接続電極部１９１は、周囲配線構造３４のうち、第１構造３４Ａ、第２構造３４Ｂ、第４構造３４Ｄおよび第５構造３４Ｅ（図３５）に形成されている。
　半導体装置１は、前述のとおり、ソース配線２３を含む。ソース配線２３は、第３層間絶縁層１８０の上を、終端領域１７５の上まで引き出され、複数のアウター開口１９０を介して終端領域１７５に電気的に接続されている。ソース配線２３は、ソースパッド２０に付与されたソース電位を終端領域１７５に伝達する。ソース配線２３は、終端領域１７５（オーバラップ領域１７６）に沿って帯状に延びている。
　図２３を参照して、ソース配線２３は、複数のアウター開口１９０に入り込んだ複数の第２接続電極部１９２を有している。複数の第２接続電極部１９２は、複数のアウター開口１９０に１対１に対応している。第２接続電極部１９２は、アウター開口１９０の底部において第１主面３を膜状に被覆し、第１主面３（チップ２）に電気的に接続されている。
　図１１および図２８を参照して、第２接続電極部１９２は、アウター開口１９０の底部において終端領域１７５（オーバラップ領域１７６）に電気的に接続されている。
　図２７を参照して、この形態では、第１ゲート配線１７および第２ゲート配線１８は、チップ２の角部Ｃに終端部１７Ｄ，１８Ｄを有している。そのため、第１ゲート配線１７および第２ゲート配線１８は、第２部分１７Ｂ，１８Ｂの終端部１７Ｄ，１８Ｄから第３側面５Ｃに沿って延びる部分を有していない。第３側面５Ｃに沿って延びる部分を設ける場合には、チップ２の角部Ｃにおいて、第１ゲート配線１７および第２ゲート配線１８を屈曲させる必要がある。
　メタル配線からなる第１ゲート配線１７および第２ゲート配線１８と、アッパー絶縁膜２５等の絶縁膜との間には、線膨張係数の差がある。第１ゲート配線１７および第２ゲート配線１８の屈曲部がチップ２の角部Ｃにあると、屈曲部および絶縁膜の変形量の違いから、絶縁膜が損傷するおそれがある。
　これに対し、この形態では、チップ２の角部Ｃにおいて、第１ゲート配線１７および第２ゲート配線１８を屈曲させる必要がないので、このような問題の発生を回避できる。
　また、この形態では、活性領域９の第３側面５Ｃ側の周縁とチップ２の第３側面５Ｃとの間の領域に、ゲート配線１６（第１ゲート配線１７および第２ゲート配線１８）の終端部１７Ｄ，１８Ｄが配置されない。より具体的には、図２７を参照して、ゲート配線１６（第１ゲート配線１７および第２ゲート配線１８）の終端部１７Ｄ，１８Ｄは、チップ２の角部Ｃにおいて、平面視で円弧角部４５Ａに第１方向Ｘに対向しないように、第１側面５Ａ側（第３側面５Ｃ（第２端面）側と反対側）に退避している。
　そのため、活性領域９の第３側面５Ｃ側の周縁を、第３側面５Ｃ側に寄せて配置することができる。これにより、チップ２の全体に対する活性領域９の面積比を増大させることができる。チップ２の面内を有効活用でき、損失を改善できる。
　また、この形態では、前述のとおり、第３配線幅ＷＷ３が第１配線幅ＷＷ１、第２配線幅ＷＷ２および第４配線幅ＷＷ４に比べて狭い（ＷＷ３＜ＷＷ１、ＷＷ３＜ＷＷ２、ＷＷ３＜ＷＷ４）。そのため、活性領域９の第３側面５Ｃ側の周縁を、第３側面５Ｃ側により一層寄せて配置することができる。これにより、第１主面３の全体に対する活性領域９の面積比を、より一層効果的に増大させることができる。
　図３４は、図４の一点鎖線XXXIVで囲まれた部分の拡大図である。図３５は、図３４の一点鎖線XXXVで囲まれた部分の拡大図である。図３６は、図３５に示すXXXVI-XXXVI線に沿う断面図である。図３７は、図３５に示すXXXVII-XXXVII線に沿う断面図である。図３８は、図３５に示すXXXVIII-XXXVIII線に沿う断面図である。図３９Ａは、接続構造部分２１６の第２形態例についての平面図であり、図３５に対応する図である。図３９Ｂは、接続構造部分２１６の第３形態例についての平面図であり、図３５に対応する図である。
　前述のとおり、周囲配線構造３４は、外周領域１０のうちゲートパッド１５の周囲の領域に配置された第５構造３４Ｅおよび第６構造３４Ｆを含む。図３４および図３５では明瞭化のため、周囲配線構造３４の形成領域がハッチングで示されている。
　図３４を参照して、第２構造部分の一例としての第５構造３４Ｅは、一対の構造である。第５構造３４Ｅは、第１構造３４Ａから第３側面５Ｃ側に向けて第２方向Ｙに延びる帯状に形成されている。第５構造３４Ｅは、第２構造３４Ｂおよび第４構造３４Ｄとの間で、活性領域９を第１方向Ｘに挟んでいる。
　図３４を参照して、第１方向Ｘの一方側（第２側面５Ｂ側）の第５構造３４Ｅは、平面視で、第１ゲート配線１７の接続部分１７Ｃのうち第２方向Ｙに沿って延びる帯状部１７Ｆとオーバラップしている。第１方向Ｘの他方側（第４側面５Ｄ側）の第５構造３４Ｅは、平面視で、第２ゲート配線１８の接続部分１８Ｃのうち第２方向Ｙに沿って延びる帯状部１８Ｆとオーバラップしている。
　第５構造３４Ｅの内側の周縁（活性領域９側の周縁）は、帯状部１７Ｆおよび帯状部１８Ｆの内側の周縁（活性領域９側の周縁）よりも活性領域９側に位置している。第５構造３４Ｅの外側の周縁（活性領域９側と反対側の周縁）は、帯状部１７Ｆおよび帯状部１８Ｆの外側の周縁（活性領域９側と反対側の周縁）よりも、活性領域９側と反対側に位置している。第５構造３４Ｅの配線幅は、ゲート配線１６（帯状部１７Ｆおよび帯状部１８Ｆ）の配線幅よりも広い。第５構造３４Ｅの配線幅は、ソース配線２３の配線幅よりも広い。
　図３５を参照して、周囲配線構造３４の第５構造３４Ｅは、第１主面３の外周領域１０において、トレンチゲート構造１１の終端部１１Ａおよび第３ダミートレンチ構造２０２の第８終端部２０７を被覆している。これにより、第５構造３４Ｅは、トレンチゲート構造１１および第３ダミートレンチ構造２０２に電気的に接続されている。
　図３４を参照して、ゲート配線１６は、複数のゲート開口１８８に入り込んで、周囲配線構造３４（周囲配線層１９５）に接続された複数の第１接続電極部１９１を含む。別の言い方では、周囲配線構造３４は、第１構造部分２１５に電気的に接続されるコンタクト部（第３コンタクト部）１９３を有している。コンタクト部（第３コンタクト部）１９３は、周囲配線構造３４のうち、第１構造３４Ａ、第２構造３４Ｂ、第４構造３４Ｄおよび第５構造３４Ｅに形成されている。
　図３４を参照して、第６構造３４Ｆは、一対の第５構造３４Ｅの内側（第３側面５Ｃ側）の端部同士を接続し、第１方向Ｘに延びる帯状に形成されている。図３４を参照して、第６構造３４Ｆは、平面視で、第１ゲート配線１７の接続部分１７Ｃのうち第１方向Ｘに沿って延びる第２帯状部１７Ｇ、および第２ゲート配線１８の接続部分１８Ｃのうち第１方向Ｘに沿って延びる帯状部１８Ｇとオーバラップしている。
　第６構造３４Ｆの内側の周縁（活性領域９側の周縁）は、第２帯状部１７Ｇおよび帯状部１８Ｇの内側の周縁（活性領域９側の周縁）よりも活性領域９側に位置している。第６構造３４Ｆの外側の周縁（活性領域９側と反対側の周縁）は、第２帯状部１７Ｇおよび帯状部１８Ｇの外側の周縁よりも活性領域９側と反対側に位置している。第６構造３４Ｆの配線幅は、ゲート配線１６（帯状部１７Ｆおよび帯状部１８Ｆ）の配線幅よりも広い。第６構造３４Ｆの配線幅は、ソース配線２３の配線幅よりも広い。
　図３４および図３５を参照して、半導体装置１は、前述のとおり、周囲配線構造３４の第１構造３４Ａの途中に配置された抵抗配線構造３８を含む。この形態では、抵抗配線構造３８は、外周領域１０において第１主面３の上に配置された抵抗配線層２１０を含む。抵抗配線構造３８は、平面視で、ゲートパッド１５の第１周縁１５Ａに沿う帯状である。周囲配線構造３４の第１構造３４Ａに接続されている。
　図３４を参照して、抵抗配線層２１０は、ゲートパッド１５の第１周縁１５Ａに沿う帯状である。抵抗配線層２１０は、ゲートパッド１５における第１周縁１５Ａの周囲の下の領域と接続配線１６Ａの下の領域とに跨って形成されている。抵抗配線層２１０は、外周領域１０に配置されている。抵抗配線層２１０は、活性領域９には配置されていない。
　抵抗配線層２１０は、導電性を有する半導体多結晶を含む。この形態では、抵抗配線層２１０は、第１導電材料としてのポリシリコンにより形成されている。このポリシリコンは、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのうちのいずれか一方または双方を含んでいてもよい。このポリシリコンは、ゲートパッド１５、ゲート配線１６、ソースパッド２０、ソース配線２３等に用いられるメタル材料よりも高抵抗な材料である。
　この形態では、抵抗配線層２１０は、ポリシリコン配線層３３（図４）の一部である。ＣＶＤ法によってトレンチ４１を埋めて第１主面３を被覆するポリシリコン膜を形成する場合、当該ポリシリコン膜の一部を利用して、ポリシリコン配線層３３を形成でき、これにより、抵抗配線層２１０を形成できる。
　これにより、抵抗配線構造３８（抵抗配線層２１０）をトレンチゲート構造１１と同一工程で製造できる。そのため、抵抗配線構造３８を、トレンチゲート構造１１とは別の材料により形成する場合と比較して、製造工程を削減できる。また、ポリシリコンによって抵抗配線構造３８を形成する場合、他の材料により形成する場合と比較して、製造効率を高めることができる。
　また、この形態では、抵抗配線構造３８が、第１主面３上に形成された抵抗配線層２１０を含み、トレンチ構造を採用していない。抵抗配線構造３８を抵抗配線層２１０により実現する場合、材料膜の堆積およびパターンニングを用いて容易に形成できる。これにより、抵抗配線構造３８をトレンチ構造により実現する場合と比較して、抵抗配線構造３８を効率よく作成できる。
　図３４を参照して、抵抗配線層２１０の外側の周縁は、第１構造３４Ａの外側の周縁と揃っている。抵抗配線層２１０は、第１構造３４Ａに接続されている。抵抗配線層２１０は、周囲配線構造３４の第１構造３４Ａの途中に配置され、第１構造３４Ａを第１方向Ｘに分断している。別の言い方では、抵抗配線層２１０は、第１構造３４Ａの２つの部分によって、第１方向Ｘに挟まれている。
　図３６および図３８を参照して、抵抗配線層２１０は、第２絶縁膜１７９（厚膜１８５）の上に配置されている。抵抗配線層２１０は、第２絶縁膜１７９を挟んで、アウターボディ領域１７０に対向している。抵抗配線層２１０の上面２１２は、周囲配線構造３４の上配線層１８１の上面と同等の深さ位置を有している。図３８を参照して、抵抗配線層２１０は、周囲配線構造３４の周囲配線層１９５に接続されている。
　図３６を参照して、半導体装置１は、抵抗配線層２１０の表面に形成された第３シリサイド層２１１を含む。第３シリサイド層２１１は、抵抗配線層２１０の上面２１２および外側面２１３を被覆する。第３シリサイド層２１１は、抵抗配線層２１０のポリシリコンをシリサイド化したポリサイド部である。第３シリサイド層２１１は、「第３金属半導体化合物層」、「第３シリサイド層（ポリサイド層）」、「第３シリサイド領域（ポリサイド領域）」等と称されてもよい。
　第３シリサイド層２１１は、Ｔｉシリサイド、Ｎｉシリサイド、Ｃｏシリサイド、ＭｏシリサイドおよびＷシリサイドのうちの少なくとも１つを含んでいてもよい。第３シリサイド層２１１は、Ｔｉシリサイド、ＮｉシリサイドまたはＣｏシリサイドからなることが好ましい。第３シリサイド層２１１は、抵抗配線層２１０の表面（上面２１２および外側面２１３）に沿う平坦状であってもよい。
　図３６を参照して、抵抗配線層２１０は、第３層間絶縁層１８０によって被覆されている。第３層間絶縁層１８０は、周囲配線層９５だけでなく、抵抗配線層２１０の上方および側方を被覆している。つまり、第３層間絶縁層１８０は、第３シリサイド層２１１を介して、抵抗配線層２１０の上面２１２および外側面２１３を被覆している。
　図３４を参照して、抵抗配線層２１０は、第１構造部分２１５と、第１構造部分２１５を第１方向Ｘに挟む２つ（一対）の接続構造部分２１６とを含む。第１構造部分２１５および２つの接続構造部分２１６は一体に形成されている。第１構造部分２１５の外側の周縁と、接続構造部分２１６の外側の周縁とは、互いに揃っている。
　第１構造部分２１５は、トレンチゲート構造１１に電気的に接続される抵抗としてチップ２に組み込まれている。つまり、この形態では、ポリシリコン配線層３３の一部である第１構造部分２１５が、ゲート抵抗部として機能する。第１構造部分２１５は、スイッチング動作時におけるスイッチング速度を遅延させて、サージ電流を抑制する。つまり、第１構造部分２１５は、サージ電流に起因するノイズを抑制する。
　図３４を参照して、第１構造部分２１５は、この形態では、第３層間絶縁層１８０のうち外周領域１０を被覆する部分の上に配置され、平面視においてゲートパッド１５の第１周縁１５Ａに第２方向Ｙに対向している。第１構造部分２１５は、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。第１構造部分２１５は、第１方向Ｘに抵抗長Ｌ１１を有している。第１構造部分２１５の平面形状は任意である。
　図３５を参照して、第１構造部分２１５は、ゲートパッド１５とゲート配線１６（接続配線１６Ａ）とが対向する方向（すなわち、第２方向Ｙ）に第１対向幅ＩＦ１を有している。この形態では、第１対向幅ＩＦ１は、第１配線幅ＷＷ１よりも広くてもよい。
　図３６を参照して、第１構造部分２１５は、鉛直方向Ｚに抵抗厚さＴＲを有している。抵抗厚さＴＲは、達成すべき抵抗値に応じて適宜調整される。つまり、第１構造部分２１５の抵抗値は、抵抗厚さＴＲの増減および抵抗長Ｌ１１の増減によって調節される。
　図３４および図３６を参照して、半導体装置１は、外周領域１０において第３層間絶縁層１８０に形成された少なくとも（この形態では複数）の第１コンタクト開口２１７を含む。この形態では、複数の第１コンタクト開口２１７は、互いに間隔を空けて第１方向Ｘに沿う一列状に配列されている。複数の第１コンタクト開口２１７は、第３層間絶縁層１８０において第１構造部分２１５を被覆する部分に形成されている。
　複数の第１コンタクト開口２１７は、平面視において四角形状（正方形状）、長方形状、六角形状、円形状等に形成されていてもよい。半導体装置１は、単一の第１コンタクト開口２１７を有していてもよい。単一の第１コンタクト開口２１７は、平面視において第１構造部分２１５に沿って第１方向Ｘに延びる帯状に形成されていてもよい。
　図３６を参照して、ゲートパッド１５は、複数の第１コンタクト開口２１７に入り込んで、第１構造部分２１５に接続された複数の第３接続電極部２１８を含む。複数の第３接続電極部２１８は、複数の第１コンタクト開口２１７に１対１に対応している。第３接続電極部２１８は、第１コンタクト開口２１７の底部において抵抗配線層２１０の第３シリサイド層２１１を膜状に被覆する部分を有し、第３シリサイド層２１１に機械的および電気的に接続されている。別の言い方では、第１構造部分２１５は、第１コンタクト開口２１７によって区画された領域に、ゲートパッド１５に電気的に接続される第１コンタクト部２１９を有している。
　図３４および図３６を参照して、半導体装置１は、外周領域１０において第３層間絶縁層１８０に形成された少なくとも（この形態では複数）の第２コンタクト開口２２０を含む。この形態では、複数の第２コンタクト開口２２０は、互いに間隔を空けて第１方向Ｘに沿う一列状に配列されている。複数の第２コンタクト開口２２０は、第３層間絶縁層１８０において第１構造部分２１５を被覆する部分に形成されている。
　複数の第２コンタクト開口２２０は、平面視において四角形状（正方形状）、長方形状、六角形状、円形状等に形成されていてもよい。半導体装置１は、単一の第２コンタクト開口２２０を有していてもよい。単一の第２コンタクト開口２２０は、平面視において第１構造部分２１５に沿って第１方向Ｘに延びる帯状に形成されていてもよい。
　図３６を参照して、ゲート配線１６（接続配線１６Ａ）は、複数の第２コンタクト開口２２０に入り込んで、第１構造部分２１５に接続された複数の第４接続電極部２２１を含む。複数の第４接続電極部２２１は、複数の第２コンタクト開口２２０に１対１に対応している。第４接続電極部２２１は、第２コンタクト開口２２０の底部において抵抗配線層２１０の第３シリサイド層２１１を膜状に被覆する部分を有し、第３シリサイド層２１１に機械的および電気的に接続されている。別の言い方では、第１構造部分２１５は、第２コンタクト開口２２０によって区画された領域に、ゲート配線１６（接続配線１６Ａ）に電気的に接続される第２コンタクト部２２２を有している。
　図３５を参照して、第２対向距離ＷＦ２は、達成すべき抵抗値に応じて適宜調整される。つまり、第１構造部分２１５の抵抗値は、抵抗厚さＴＲの増減および抵抗長Ｌ１１の増減だけでなく、第２対向距離ＷＦ２の増減によっても調節される。第２対向距離ＷＦ２は、第２対向幅ＩＦ２の０．５倍未満であってもよい。第２対向距離ＷＦ２は、第２対向幅ＩＦ２の０．１倍以上０．２倍以下、０．２倍以上０．３倍以下、０．４倍以上０．５倍未満のいずれか１つの範囲に属する値を有していてもよい。第２対向距離ＷＦ２が、第２対向幅ＩＦ２の０．５倍以上であってもよい。
　図３５を参照して、接続構造部分２１６は、第１構造部分２１５および第１構造３４Ａによって、第１方向Ｘに挟まれた領域である。接続構造部分２１６は、この形態では、その外形が、平面視で四角形状に形成されている。この形態では、接続構造部分２１６は、平面視においてゲートパッド１５の第１周縁１５Ａに第２方向Ｙに対向している。接続構造部分２１６は、平面視において第１周縁１５Ａと揃っていてもよい。
　接続構造部分２１６は、第１構造３４Ａに対し、第２側面５Ｂ（第４側面５Ｄ）側に隣接している。接続構造部分２１６は、第１構造３４Ａに機械的および電気的に接続されている。別の言い方では、第１構造部分２１５は、接続構造部分２１６によって、第１構造３４Ａに機械的および電気的に接続されている。さらに別の言い方では、第１構造部分２１５は、接続構造部分２１６および第１構造３４Ａを介して、第５構造３４Ｅに電気的に接続されている。
　図３５を参照して、この形態では、接続構造部分２１６、第１構造部分２１５、第１構造３４Ａおよび第５構造３４Ｅが、ポリシリコン配線層３３（図４）の一部である配線構造２３０に含まれる。前述のとおり、接続構造部分２１６および第１構造部分２１５は抵抗配線層２１０に含まれ、第１構造３４Ａおよび第５構造３４Ｅは周囲配線層１９５に含まれる。すなわち、配線構造２３０は、第１主面３上に形成された配線層を含む。
　図３５を参照して、接続構造部分２１６は、ゲートパッド１５とゲート配線１６（接続配線１６Ａ）とが対向する方向（すなわち第２方向Ｙ）に第２対向幅ＩＦ２を有している。第２対向幅ＩＦ２は、第１対向幅ＩＦ１と異なっていてもよい。この形態では、第２対向幅ＩＦ２は、第１対向幅ＩＦ１よりも狭い。第２対向幅ＩＦ２は、第１配線幅ＷＷ１よりも広い。
　図３５を参照して、この形態では、第１コンタクト部２１９と第１構造部分２１５の外縁２１５Ａとの第１対向距離ＷＦ１が、第１対向幅ＩＦ１よりも狭くかつ第２対向幅ＩＦ２よりも広い（ＩＦ２＜ＷＦ１＜ＩＦ１）。すなわち、第１コンタクト部２１９は、接続構造部分２１６に、第１方向Ｘ（第２方向Ｙに交差する方向）に対向していない。
　図３５を参照して、第２コンタクト部２２２と第１構造部分２１５の外縁２１５Ａとの第２対向距離ＷＦ２が、第２対向幅ＩＦ２よりも狭い（ＷＦ２＜ＩＦ２）。すなわち、第２コンタクト部２２２は、接続構造部分２１６に、第１方向Ｘに対向している。
　図３８を参照して、この形態では、第１構造部分２１５の下面２２３、接続構造部分２１６の下面２２４、第１構造３４Ａの下面２２５が同一の平面（第１主面３に平行な平面）を有している。別の言い方では、接続構造部分２１６の下部（下面２２４）、第１構造部分２１５の下部（下面２２３）および第１構造３４Ａの下部（下面２２５）が互いに同じ深さ位置にある。
　具体的には、第１構造部分２１５の下面２２３が、接続構造部分２１６の下面２２４に同一平面で連なっている。接続構造部分２１６の下面２２４が、第１構造３４Ａの下面２２５に同一平面で連なっている。
　図示を省略するが、第５構造３４Ｅの下面は、第１構造３４Ａの下面２２５と同じ深さ位置にある。そのため、第５構造３４Ｅの下面は、第１構造部分２１５の下面２２３、接続構造部分２１６の下面２２４および第１構造３４Ａの下面２２５と同一の平面（第１主面３に平行な平面）を有している。別の言い方では、配線構造２３０の下面が、同一の平面を有している。
　図３８を参照して、前述のように、抵抗厚さＴＲは、周囲厚さＴＡと同等の厚さを有している。抵抗厚さＴＲが、周囲厚さＴＡよりも厚くてもよいし、周囲厚さＴＡよりも薄くてもよい。
　図３４を参照して、第１構造部分２１５の個数は１つ（単数）に限られず、２つ以上の複数であってもよい。接続構造部分２１６の個数は２つに限られず、１つ（単数）であってもよいし、３つ以上の複数であってもよい。
　半導体装置１において、ゲートパッド１５に付与された外部からのゲート電位は、複数のトレンチゲート構造１１に伝達される。図３５および図３８を参照して、この形態では、ゲートパッド１５から複数のトレンチゲート構造１１に至る電流経路として、第１経路ＲＴ１および第２経路ＲＴ２の少なくとも２経路がある。第１経路ＲＴ１は、ゲートパッド１５から、第１構造部分２１５、ゲート配線１６（接続配線１６Ａ）、ならびに第１構造３４Ａおよび第５構造３４Ｅの少なくとも一方を通って複数のトレンチゲート構造１１に至る電流経路である。
　図３５および図３８を参照して、第２経路ＲＴ２は、ゲートパッド１５から、第１構造部分２１５、接続構造部分２１６、ならびに周囲配線構造３４の第１構造３４Ａおよび第５構造３４Ｅの少なくとも一方を通って複数のトレンチゲート構造１１に至る電流経路である。
　メタル配線からなるゲート配線１６（接続配線１６Ａ）は、ポリシリコンからなる接続構造部分２１６よりも低抵抗である。しかも、接続構造部分２１６の第２対向幅ＩＦ２が狭い（第１対向幅ＩＦ１よりも狭い）。そのため、ゲートパッド１５から第１構造部分２１５に至った電流は、接続構造部分２１６よりも、ゲート配線１６（接続配線１６Ａ）に流れ易い。つまり、ゲートパッド１５から複数のトレンチゲート構造１１に至る電流経路として、第２経路ＲＴ２よりも第１経路ＲＴ１が優先的に選択される。
　仮に、配線構造２３０において接続構造部分２１６を廃止することを検討する。この場合、配線構造２３０において接続構造部分２１６の形成位置からポリシリコンが除去され、第１構造部分２１５と第１構造３４Ａおよび第５構造３４Ｅとが、第１方向Ｘに分断される。そして、第１構造部分２１５と第１構造３４Ａおよび第５構造３４Ｅとの間に、第３層間絶縁層１８０が入り込む。この場合、ポリシリコン層を除去したために、配線構造２３０においてに凹凸形状が生じる。しかし、配線構造２３０に凹凸形状があると、配線構造２３０（ポリシリコン配線層３３）に、応力分布の偏りが発生するおそれがある。
　これに対し、この形態では、第１構造部分２１５と第１構造３４Ａおよび第５構造３４Ｅとが、接続構造部分２１６によって接続されている。第１構造部分２１５と第１構造３４Ａとが分断されていないので、配線構造２３０における凹凸形状の削減を図ることができる。これにより、配線構造２３０（ポリシリコン配線層３３の一部）において応力分布が偏ることを抑制または防止できる。
　また、前述のように、配線構造２３０の下面が同一の平面を有している。そのため、配線構造２３０（ポリシリコン配線層３３）において応力分布が偏ることを、より一層効果的に抑制または防止できる。
　また、前述のように、ゲートパッド１５から複数のトレンチゲート構造１１に至る電流経路として、第２経路ＲＴ２よりも第１経路ＲＴ１が優先的に選択される。そのため、最適な電流経路を確保できる。ゆえに、第１構造部分２１５と第１構造３４Ａおよび第５構造３４Ｅとが電気的に接続されていても、そのことに伴う不具合が生じない。
　以上、第１形態例（図３５）に係る接続構造部分２１６について説明した。
　図３９Ａを参照して、接続構造部分２１６の第２形態例では、第２対向幅ＩＦ２が、第１対向距離ＷＦ１および第２対向距離ＷＦ２の両方よりも広い。すなわち、第１対向距離ＷＦ１が、第２対向幅ＩＦ２よりも狭い。第２対向幅ＩＦ２が、第１対向距離ＷＦ１と同等であってもよい。すなわち、第１対向距離ＷＦ１が第２対向幅ＩＦ２とほぼ同じであってもよい。
　図３９Ｂを参照して、接続構造部分２１６の第３形態例では、第２対向幅ＩＦ２が、第１対向幅ＩＦ１と同等である。この場合も、第２対向幅ＩＦ２が、第１対向距離ＷＦ１および第２対向距離ＷＦ２の両方よりも広い。すなわち、第１対向距離ＷＦ１が、第２対向幅ＩＦ２よりも狭い。
　図３９Ａおよび図３９Ｂの場合には、第１コンタクト部２１９および第２コンタクト部２２２の両方が、接続構造部分２１６に、第１方向Ｘに対向している。
　図４０は、図４の一点鎖線XLで囲まれた部分の拡大図である。図４１は、図４の一点鎖線XLIで囲まれた部分の拡大図である。図４２は、図４の一点鎖線XLIIで囲まれた部分の拡大図である。
　図４０および図４１を参照して、前述のとおり、複数のトレンチゲート構造１１の両方の終端部１１Ａが、それぞれ周囲配線構造３４の第２構造３４Ｂおよび第４構造３４Ｄに電気的に接続されている。両方のトレンチゲート構造１１の終端部１１Ａは、トレンチゲート構造１１の第１方向Ｘの第１外縁位置（第１位置）Ｐ１における部分、およびトレンチゲート構造１１の第１方向Ｘの第２外縁位置（第１位置）Ｐ２における部分である。すなわち、トレンチゲート構造１１の両方の終端部１１Ａは、両方の第２構造３４Ｂおよび第４構造３４Ｄを介して、それぞれ、ゲート配線１６の第２部分１７Ｂ，１８Ｂに電気的に接続されている。
　また、この形態では、前述のとおり、複数の接続配線構造３５が、ストライプ状に延びる複数のメサ部４６を第２方向Ｙにライン状に横切っている。図４０～図４２を参照して、複数の接続配線構造３５が、ストライプ状に延びるトレンチゲート構造１１に接続されている。複数の接続配線構造３５は、トレンチゲート構造１１の中間部１１Ｍに接続されている。中間部１１Ｍは、トレンチゲート構造１１の第１方向Ｘの中間位置ＰＭにおける部分である。
　図４０～図４２を参照して、複数の接続配線構造３５が、トレンチゲート構造１１とゲート配線１６の第１部分１７Ａ，１８Ａ（図３）とを電気的に接続する。トレンチゲート構造１１の中間部１１Ｍには、接続配線構造３５との接続部１５１が複数形成されている。複数の接続部１５１は、トレンチゲート構造１１において、第１方向Ｘの複数箇所に形成されている。
　この形態では、ゲートパッド１５からゲート配線１６の第１部分１７Ａ，１８Ａ（図３）に印加されたゲート信号は、複数の接続配線構造３５およびゲート配線１６の第１部分１７Ａ，１８Ａのいずれかを通って複数のトレンチゲート構造１１に伝達される。
　つまり、この形態では、複数の接続配線構造３５を配置することにより、ゲート配線１６の第１部分１７Ａ，１８Ａ（図３）に印加されたゲート信号を、ゲート配線１６の第２部分１７Ｂ，１８Ｂだけでなく、複数の接続配線構造３５を通って、トレンチゲート構造１１に伝達している。
　図４０および図４１を参照して、ゲート配線１６の第２部分１７Ｂに近い領域に配置される複数の接続配線構造３５を、ゲート配線１６の第２部分１７Ｂ側から順に、それぞれ第１接続配線構造３５Ａ、第２接続配線構造３５Ｂ、第３接続配線構造３５Ｃおよび第４接続配線構造３５Ｄと呼ぶ。また、図４１を参照して、ゲート配線１６の第２部分１８Ｂに近い領域に配置される複数の接続配線構造３５は、ゲート配線１６の第２部分１７Ｂに近い領域に配置される複数の接続配線構造３５と、第３ゲート配線１９を中心として対称に配置されている。そのため、共通の構成については、図４０の場合と共通の符号を付して、説明を省略する。
　図示を省略するが、第３ゲート配線１９は、複数のトレンチゲート構造１１に電気的に接続されている。前述のとおり、第３ゲート配線１９は、第１方向Ｘに関しゲートパッド１５と同じゲートパッド位置（第３位置）Ｐ３から第２方向Ｙに延びている。この形態では、ゲートパッド位置Ｐ３は、ゲートパッド１５の第１方向Ｘの中央位置である。具体的には、第３ゲート配線１９は、ゲートパッド位置Ｐ３において、平面視で、第３ゲート配線１９に鉛直方向Ｚに対向する全てのトレンチゲート構造１１に接続されている。第３ゲート配線１９は、ポリシリコン配線層３３の一部を用いてトレンチゲート構造１１に接続されていてもよい。第３ゲート配線１９は、他の配線層を用いてトレンチゲート構造１１に接続されていてもよい。
　図４０および図４１を参照して、第１接続配線構造３５Ａは、第２構造３４Ｂ（第４構造３４Ｄ）に対し、第３ゲート配線１９側（ゲートパッド１５側）に第１方向Ｘに間隔Ｉ１１を空けて配置されている。第２接続配線構造３５Ｂは、第１接続配線構造３５Ａに対し、第３ゲート配線１９側（ゲートパッド１５側）に第１方向Ｘに間隔Ｉ１２を空けて配置されている。第３接続配線構造３５Ｃは、第２接続配線構造３５Ｂに対し、第３ゲート配線１９側（ゲートパッド１５側）に第１方向Ｘに間隔Ｉ１３を空けて配置されている。第４接続配線構造３５Ｄは、第３接続配線構造３５Ｃに対し、第３ゲート配線１９側（ゲートパッド１５側）に第１方向Ｘに間隔Ｉ１４を空けて配置されている。
　この形態（第１形態例）では、間隔Ｉ１３および間隔Ｉ１４は、いずれも第１間隔ＩＡである。間隔Ｉ１１および間隔Ｉ１２は、いずれも第２間隔ＩＢである。第２間隔ＩＢは、第１間隔ＩＡよりも広い。すなわち、間隔Ｉ１１および間隔Ｉ１２は、間隔Ｉ１３および間隔Ｉ１４よりも広い（Ｉ１１＞ＩＩ３，Ｉ１１＞Ｉ１４，Ｉ１２＞ＩＩ３，Ｉ１２＞Ｉ１４）。また、第１接続配線構造３５Ａと第１ゲート配線１７の第２部分１７Ｂ（第２ゲート配線１８の第２部分１８Ｂ）との間隔Ｉ１０は、間隔Ｉ１１および間隔Ｉ１２よりも広い（Ｉ１０＞Ｉ１１，Ｉ１０＞Ｉ１２）。
　第１間隔ＩＡは、１００μｍ以上３００μｍ以下であってもよい。第１間隔ＩＡは、１５０μｍ以上２５０μｍ以下であることが好ましい。
　第２間隔ＩＢは、第１間隔ＩＡの１．２倍以上２.５倍以下であってもよい。第２間隔ＩＢは、第１間隔ＩＡの１．２倍以上１．５倍以下、１．５倍以上１．８倍以下、１．８倍以上２倍以下、２倍以上２．３倍以下、２．３倍以上２．５倍以下のいずれか１つの範囲に属する値を有していてもよい。
　図４２を参照して、第３ゲート配線１９とゲート配線１６の第２部分１７Ｂとの間で、第３ゲート配線１９に近い領域に配置される複数の接続配線構造３５を、第３ゲート配線１９側から順に、それぞれ第５接続配線構造３５Ｅ、第６接続配線構造３５Ｆ、第７接続配線構造３５Ｇおよび第８接続配線構造３５Ｈと呼ぶ。
　図４２を参照して、第５接続配線構造３５Ｅは、第３ゲート配線１９に対し、第２構造３４Ｂ側（第４構造３４Ｄ側）に第１方向Ｘに間隔Ｉ１５を空けて配置されている。第６接続配線構造３５Ｆは、第５接続配線構造３５Ｅに対し、第２構造３４Ｂ側（第４構造３４Ｄ側）に第１方向Ｘに間隔Ｉ１６を空けて配置されている。第７接続配線構造３５Ｇは、第６接続配線構造３５Ｆに対し、第２構造３４Ｂ側（第４構造３４Ｄ側）に第１方向Ｘに間隔Ｉ１７を空けて配置されている。第８接続配線構造３５Ｈは、第７接続配線構造３５Ｇに対し、第２構造３４Ｂ側（第４構造３４Ｄ側）に第１方向Ｘに間隔Ｉ１８を空けて配置されている。
　この形態（第１形態例）では、間隔Ｉ１６は、第３間隔ＩＣである。間隔Ｉ１７および間隔Ｉ１８は、いずれも第１間隔ＩＡである。第３間隔ＩＣは、第１間隔ＩＡよりも広い。すなわち、間隔Ｉ１６は、間隔Ｉ１７および間隔Ｉ１８よりも広い（Ｉ１６＞Ｉ１７，Ｉ１６＞Ｉ１８）。また、間隔Ｉ１５は、間隔Ｉ１６よりも広い（Ｉ１５＞Ｉ１６）。
　第３間隔ＩＣは、第１間隔ＩＡの１．２倍以上２.５倍以下であってもよい。第３間隔ＩＣは、第２間隔ＩＢの１．２倍以上１．５倍以下、１．５倍以上１．８倍以下、１．８倍以上２倍以下、２倍以上２．３倍以下、２．３倍以上２．５倍以下のいずれか１つの範囲に属する値を有していてもよい。
　この形態によれば、複数の接続配線構造３５が、ストライプ状に延びる複数のメサ部４６を第２方向Ｙにライン状に横切っている。複数の接続配線構造３５は、ストライプ状に延びるトレンチゲート構造１１に接続されて、トレンチゲート構造１１とゲート配線１６とを電気的に接続する。
　トレンチゲート構造１１に複数の接続配線構造３５が接続されることにより、トレンチゲート構造１１には、第１方向Ｘの複数箇所において、接続配線構造３５との接続部１５１が形成される。ゲート配線１６からトレンチゲート構造１１へのゲート信号の伝達は、接続配線構造３５を通ってトレンチゲート構造１１の接続部１５１に至る経路を用いて行われる。
　トレンチゲート構造１１において、第１方向Ｘの複数箇所に形成された複数の接続部１５１を通ってゲート信号が伝達されるので、トレンチゲート構造１１の各部において、ゲート配線１６からの信号伝達距離を短くできる。これにより、ゲート配線１６からのゲート信号をトレンチゲート構造１１の各部に短時間で伝達できる。ゆえに、チップ２が大型化し、それに伴ってトレンチゲート構造１１が第１方向Ｘに長くなった場合であっても、信号遅延を抑制できる。
　この形態において、仮に複数の接続配線構造３５を配置しないとすると、トレンチゲート構造１１には、トレンチゲート構造１１の終端部１１Ａに接続されるゲート配線１６の第２部分１７Ｂ，１８Ｂを通ってのみゲート信号が伝達されることになる。この場合、トレンチゲート構造１１の終端部１１Ａから遠い部分（第３ゲート配線１９に近い部分）において、ゲート配線１６からの距離が長くなり、信号遅延が生じるおそれがある。とくに、チップ２の大型化に伴ってトレンチゲート構造１１が第１方向Ｘに長くなると、信号遅延の発生の問題が顕在化するおそれがある。
　これに対し、この形態では、複数の接続配線構造３５を配置することにより、トレンチゲート構造１１に対し、ゲート配線１６の第２部分１７Ｂ，１８Ｂだけでなく、複数の接続配線構造３５を通ってゲート信号が伝達される。トレンチゲート構造１１において第１方向Ｘの複数箇所に形成された複数の接続部１５１を通ってゲート信号を伝達するので、トレンチゲート構造１１の各部において、ゲート配線１６からの信号伝達距離を短くできる。
　そのため、トレンチゲート構造１１のうちゲート配線１６の第２部分１７Ｂ，１８Ｂから遠い部分（第３ゲート配線１９に近い部分）に対し、ゲート配線１６からのゲート信号を短時間で伝達できる。これにより、信号遅延の発生を抑制できる。ゆえに、チップ２が大型化し、それに伴ってトレンチゲート構造１１が第１方向Ｘに長くなった場合であっても、信号遅延を抑制できる。
　また、前述のとおり、この形態では、活性領域９の第３側面５Ｃ側の周縁と、チップ２の第３側面５Ｃとの間の領域にゲート配線１６（第１ゲート配線１７および第２ゲート配線１８）の終端部（終端部１７Ｄ，１８Ｄ（図３））が配置されない。この場合、活性領域９の第３側面５Ｃ側の周縁の近くのトレンチゲート構造１１において、ゲート信号の信号遅延が発生するおそれがある。
　この形態では、複数の接続配線構造３５を配置することにより、活性領域９の第３側面５Ｃ側の周縁の近くのトレンチゲート構造１１において、信号遅延の発生を抑制できる。これにより、信号遅延の発生を抑制しながら、チップ２の全体に対する活性領域９の面積比を増大させることができる。
　また、この形態によれば、トレンチゲート構造１１の終端部１１Ａが、ゲート配線１６の第２部分１７Ｂ，１８Ｂに接続され、トレンチゲート構造１１の中間部１１Ｍが、接続配線構造３５に接続される。
　ゲート配線１６の第２部分１７Ｂ，１８Ｂは低抵抗である。そのため、トレンチゲート構造１１の終端部１１Ａが接続されるゲート配線１６の第２部分１７Ｂ，１８Ｂでは、ゲート信号の伝達速度が速い。一方、接続配線構造３５は高抵抗である。そのため、トレンチゲート構造１１の中間部１１Ｍが接続されるゲート配線１６の第１部分１７Ａ，１８Ａ（図３）では、ゲート信号の伝達速度が遅い。
　また、トレンチゲート構造１１の終端部１１Ａは、ゲートパッド１５（図３）から遠いので、ゲートパッド１５との間の信号伝達距離が長い。一方、トレンチゲート構造１１の中間部１１Ｍは、トレンチゲート構造１１の終端部１１Ａよりもゲートパッド１５（第３ゲート配線１９）から近いので、ゲートパッド１５（図３）との間の信号伝達距離が短い。
　この形態では、信号伝達距離が長いトレンチゲート構造１１の終端部１１Ａへのゲート信号の伝達に、信号伝達速度が速いゲート配線１６の第２部分１７Ｂ，１８Ｂが用いられる。また、信号伝達距離が短いトレンチゲート構造１１の中間部１１Ｍへのゲート信号の伝達に、信号伝達速度が遅い接続配線構造３５が用いられる。
　ゲート配線１６の第２部分１７Ｂ，１８Ｂと接続配線構造３５との伝達速度差を利用することにより、トレンチゲート構造１１の各所におけるゲート信号の到達のタイミングを均一にできる。ゆえに、チップ２の面内の信号伝達のバランスを向上できる。
　また、この形態によれば、ゲート配線１６の第２部分１７Ｂ，１８Ｂとゲートパッド１５との間の領域において、複数の接続配線構造３５が第１方向Ｘに間隔を空けて配列される。複数の接続配線構造３５が、ストライプ状に延びる複数のメサ部４６を第２方向Ｙにライン状に横切る。そのため、トレンチゲート構造１１と接続配線構造３５との接続部１５１が、トレンチゲート構造１１の第１方向Ｘの複数箇所において形成される。
　トレンチゲート構造１１において第１方向Ｘの複数箇所に形成された複数の接続部１５１を通ってゲート信号を伝達するので、トレンチゲート構造１１の各部において、ゲート配線１６からの信号伝達距離を短縮できる。これにより、ゲート配線１６からのゲート信号をトレンチゲート構造１１の各部に短時間で伝達できる。これにより、チップ２の面内の信号伝達のバランスを、より一層向上できる。
　また、この形態（複数の接続配線構造３５の第１形態例）によれば、ゲート配線１６の第２部分１７Ｂ，１８Ｂとゲートパッド１５（図３）との間において、第２部分１７Ｂ，１８Ｂの遠くの接続配線構造３５の間隔Ｉ１３，Ｉ１４が、第２部分１７Ｂ，１８Ｂから近くの接続配線構造３５の間隔Ｉ１２よりも狭い。この場合、トレンチゲート構造１１の中間部１１Ｍにおいて、接続配線構造３５における第２部分１７Ｂ，１８Ｂから遠い部分が、接続配線構造３５における第２部分１７Ｂ，１８Ｂの近くの部分よりも、接続部１５１の配置密度が高い。
　トレンチゲート構造１１の中間部１１Ｍのうち第２部分１７Ｂ，１８Ｂから遠くの部分において接続部１５１の配置密度を高めることができるから、この部分においてゲート配線１６との信号伝達距離をより効果的に短縮できる。これにより、チップ２の面内の信号伝達のバランスをより一層向上できる。
　図４３は、第２形態例に係る複数の接続配線構造３５の配置例を説明するための平面図であり、図４０に対応する図である。図４４は、第２形態例に係る複数の接続配線構造３５の配置例を説明するための平面図であり、図４２に対応する図である。
　第２形態例では、間隔Ｉ１１、間隔Ｉ１２、間隔Ｉ１３および間隔Ｉ１４は、いずれも第１間隔ＩＡである（Ｉ１１＝Ｉ１２＝Ｉ１３＝Ｉ１４）。間隔Ｉ１０は、間隔Ｉ１１、間隔Ｉ１２、間隔Ｉ１３および間隔Ｉ１４よりも広い（Ｉ１０＞Ｉ１１，Ｉ１０＞Ｉ１２、Ｉ１０＞Ｉ１３、Ｉ１０＞Ｉ１４）。
　第２形態例では、間隔Ｉ１６、間隔Ｉ１７および間隔Ｉ１８は、いずれも第１間隔ＩＡである（Ｉ１６＝Ｉ１７＝Ｉ１８）。第２形態例では、間隔Ｉ１５は、第１間隔ＩＡである（Ｉ１５＝Ｉ１６，Ｉ１５＝Ｉ１７，Ｉ１５＝Ｉ１８）。間隔Ｉ１５が、第１間隔ＩＡよりも広くてもよい（Ｉ１５＞Ｉ１６，Ｉ１５＞Ｉ１７，Ｉ１５＞Ｉ１８）。
　図４５は、第３形態例に係る複数の接続配線構造３５の配置例を説明するための平面図であり、図４０に対応する図である。図４６は、第３形態例に係る複数の接続配線構造３５の配置例を説明するための平面図であり、図４２に対応する図である。
　第３形態例では、ゲート配線１６の第２部分１７Ｂ，１８Ｂと第３ゲート配線１９との間の領域において、複数の接続配線構造３５の配線ピッチは、第２部分１７Ｂ，１８Ｂと第３ゲート配線１９との間の領域の第１方向Ｘの中央に向かうに従って狭くなっている。
　具体的には、図４５を参照して、間隔Ｉ１２は、間隔Ｉ１１よりも狭い。間隔Ｉ１３は、間隔Ｉ１２よりも狭い。間隔Ｉ１４は、間隔Ｉ１３よりも狭い（Ｉ１１＞Ｉ１２＞Ｉ１３＞Ｉ１４）。第３形態例では、間隔Ｉ１０は、間隔Ｉ１１よりも広くてもよい（Ｉ１０＞Ｉ１１）。
　また、図４６を参照して、間隔Ｉ１７は、間隔Ｉ１６よりも狭い。間隔Ｉ１８は、間隔１７よりも狭い（Ｉ１６＞Ｉ１７＞Ｉ１８）。第３形態例では、間隔Ｉ１５は、間隔Ｉ１６よりも広くてもよい（Ｉ１５＞Ｉ１６）。
　図４７に、第１シリサイド層１４１の構成を変更した第１変形例を示す。図４７を参照して、第１変形例では、接続配線層１３０の表面に、第１シリサイド層１４１（図１４等）に代えて第１シリサイド層１４１Ａが形成されている。第１シリサイド層１４１Ａは、接続配線層１３０の表面に部分的に形成されることにおいて、第１シリサイド層１４１（図１４等）と相違している。
　第１シリサイド層１４１Ａは、接続配線層１３０の上面１３４を被覆する。第１シリサイド層１４１Ａは、接続配線層１３０の第１側面１３５および第２側面１３６を露出している。
　第１シリサイド層１４１Ａは、Ｔｉシリサイド、Ｎｉシリサイド、Ｃｏシリサイド、ＭｏシリサイドおよびＷシリサイドのうちの少なくとも１つを含んでいてもよい。第１シリサイド層１４１Ａは、Ｔｉシリサイド、ＮｉシリサイドまたはＣｏシリサイドからなることが好ましい。第１シリサイド層１４１Ａは、接続配線層１３０の上面１３４に沿う平坦状である。
　第１シリサイド層１４１Ａの厚さは、接続配線層１３０の接続幅Ｗ１（図１３）の０．０１倍以上０．２倍以下の厚さである。第１シリサイド層１４１Ａは、平面視において接続配線層１３０に沿って延びる帯状に形成されている。つまり、第１シリサイド層１４１Ａの延在方向は、ＳｉＣ単結晶のオフ方向に交差している。
　第１シリサイド層１４１Ａは、接続配線層１３０の第１側面１３５および第２側面１３６の両方から内方に間隔を空けて形成され、接続配線層１３０の上面１３４において、第１側面１３５側の周縁部および第２側面１３６側の周縁部の両方を露出させている。
　つまり、図４７に示す第１変形例において、第１シリサイド層１４１Ａは、第１側面１３５および第２側面１３６の両方から露出していない。第１シリサイド層１４１Ａは、平面視において上面１３４の全域において第１側面１３５および第２側面１３６の両方から内方に間隔を空けて形成されている。
　第１シリサイド層１４１Ａは、ポリシリコンからなる接続配線層１３０の上面１３４にＴｉ、Ｎｉ、Ｃｏ等の金属膜を形成し、その後、金属膜が接続配線層１３０のポリシリコンと反応してシリサイド化される。その後。接続配線層１３０（接続配線構造３５）の不要な部分が除去される（ポリシリコンのエッチング工程）。
　仮に、第１側面１３５および第２側面１３６の少なくとも一方にも第１シリサイド層１４１Ａを形成するとすれば、ポリシリコンのエッチング工程において、接続配線層１３０（接続配線構造３５）のエッチング（除去）に併せて、第１シリサイド層１４１Ａもエッチング（除去）されるおそれがある。
　これに対し、第１変形例によれば、第１シリサイド層１４１Ａは、第１側面１３５および第２側面１３６のいずれにも形成されていない。これにより、接続配線層１３０（接続配線構造３５）の製造過程（ポリシリコンのエッチング工程）において、第１側面１３５および第２側面１３６において、第１シリサイド層１４１Ａが除去されずに済む。これにより、第１シリサイド層１４１Ａのエッチングに起因する第１主面３上の他の構造物の金属汚染（金属パーティクル汚染）や製造装置の金属汚染（金属パーティクル汚染）が抑制される。
　特に、ＳｉＣを有する半導体装置１の場合、その特性（物性）上、ＬＳＩ等のラテラル型のＳｉ半導体装置等とは異なり、極めて高い電圧が印加される。第１主面３上の金属汚染は、高電圧に起因して半導体装置１の電気的特性に対して予期しない作用を及ぼす可能性がある。したがって、第１主面３上の金属汚染の可能性を排除することによって、適切な電気的特性を有する半導体装置１が提供される。
　図４８に、接続配線構造３５が配置される領域を変更した第２変形例を示す。図４８を参照して、第２変形例では、接続配線層１３０は、第１絶縁膜１３１を挟んで対向ボディ部５９Ａに対向している。第２変形例では、第１絶縁膜１３１と対向ボディ部５９Ａとの間に、第１コンタクト領域５７は存在しない。図４８の形態において、対向ボディ部５９Ａのｐ型不純物濃度が、他のボディ領域４０のｐ型不純物濃度より高くてもよい。
　図４９に、接続配線構造３５（接続配線層１３０）が配置される領域を変更した第３変形例を示す。図４９を参照して、第３変形例では、接続配線層１３０は、第１絶縁膜１３１を挟んでソース領域５５（つまり、ｎ型の不純物領域）に対向している。すなわち、平面視で、接続配線層１３０がソース領域５５にオーバラップしている。
　図５０Ａは、半導体装置１の他の実施形態を示し、図１２に対応する断面図である。接続配線構造３５は、トレンチ配線構造３００を有している。トレンチ配線構造３００は、トレンチ３０１と、トレンチ３０１の側面を被覆する絶縁膜３０２と、絶縁膜３０２を挟んでトレンチ３０１内に埋め込まれた導電体３０３とを含む。
　導電体３０３は、第１導電材料としてのポリシリコンにより形成されている。このポリシリコンは、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのうちのいずれか一方または双方を含んでいてもよい。
　トレンチ配線構造３００のトレンチ３０１は、トレンチゲート構造１１のトレンチ４１とつながっている。トレンチ配線構造３００は、トレンチ３０１とトレンチ４１とが交差する部分において、トレンチゲート構造１１の埋設体４３に接続されている。
　また、この形態では、周囲配線構造３４は、トレンチ型周囲配線３０４を有している。トレンチ配線構造３００の終端部は、トレンチ型周囲配線３０４に接続されている。
　図５０Ｂは、半導体装置１の他の実施形態を示し、図６に対応する平面図である。図５０Ｃは、半導体装置１の他の実施形態を示し、図５０Ｂに示すLC-LC線に沿う断面図である（図７に対応する断面図）である。図５０Ｄは、半導体装置１の他の実施形態を示し、図５０Ｂに示すLD-LD線に沿う断面図（図８に対応する断面図）である。図５０Ｅは、半導体装置１の他の実施形態を示し、図５０Ｃの一点鎖線LEで囲まれた部分の拡大図（図９に対応する断面図）である。図５０Ｆは、半導体装置１の他の実施形態を示し、図５０Ｄの一点鎖線LFで囲まれた部分の拡大図（図１０に対応する断面図）である。図５０Ｇは、半導体装置１の他の実施形態を示し、図５０Ｂに示すLG-LG線に沿う断面図である。図５０Ｈは、半導体装置１の他の実施形態を示し、図５０Gの一点鎖線LHで囲まれた部分の拡大図である。
　図５０Ｂ～図５０Gに示す実施形態では、トレンチ絶縁膜４２が、第１主面３に形成されたｐ型の高濃度領域２５０を被覆する第１厚膜部２５４を備えている。第１厚膜部２５４は、トレンチ絶縁膜４２のうち高濃度領域２５０を被覆する部分である。つまり、トレンチゲート構造１１に含まれるトレンチ絶縁膜４２が、第１主面３に形成されたｐ型の高濃度領域２５０を被覆する部分において、選択的に厚くされている。この点において、図５０Ｂ～図５０Gに示す実施形態は、図１～図４９に示す実施形態と相違している。
　図５０Ｂを参照して、前述のように、各メサ部４６において、第１方向Ｘ（トレンチ４１の奥行方向）に複数のチャネル区間５６が間隔を空けて配列される。チャネル区間５６では、メサ部４６の第２方向Ｙの両側のトレンチ４１の側面４４のいずれにもチャネルが形成される。
　図５０Ｅを参照して、チャネル区間５６に含まれるボディ領域４０（第１ボディ部５８）にチャネルが形成される。トレンチ４１の側面４４および底面４５のうち、第１方向Ｘに関してチャネル区間５６と同じ領域を、チャネル対応領域４１Ｃという。
　図５０Ｆを参照して、チャネル区間５６に含まれないボディ領域４０（第２ボディ部５９）には、チャネルが形成されない。トレンチ４１の側面４４および底面４５のうち、チャネル対応領域４１Ｃに第１方向Ｘに隣接する領域であって、第１方向Ｘに関してチャネル区間５６に対応しない領域を、非チャネル対応領域４１Ｈという。
　前述のとおり、半導体装置１は、トレンチゲート構造１１の底部に形成された第１電界緩和層５１を含む。第１電界緩和層５１は、第２層５４を有している。第２層５４は、第１高濃度層としての上層５４ａを有している。上層５４ａは、トレンチ４１の底部（底面４５）から露出している。
　図５０Ｅおよび図５０Ｆを参照して、この形態では、第１電界緩和層５１の第２層５４は、トレンチ４１の底面４５のうち非チャネル対応領域４１Ｈに形成されている（図５０Ｆ）。第１電界緩和層５１の第２層５４は、トレンチ４１の底面４５のうちチャネル対応領域４１Ｃには形成されていない（図５０Ｅ）。つまり、上層５４ａは、トレンチ４１の底面４５のうち、非チャネル対応領域４１Ｈにのみ形成されている（図５０Ｆ）。
　上層５４ａのｐ型の不純物濃度（第２不純物濃度）は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第２不純物濃度が、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下のｐ型不純物濃度をピーク値として有していることが好ましい。
　この形態では、第１電界緩和層５１の第２層５４が、下層５４ｂを有していない。そのため、非チャネル対応領域４１Ｈでは、第１層５３が、第２層５４の上層５４ａの下面に接している（図５０Ｆ）。また、チャネル対応領域４１Ｃにおいて、第１層５３が、トレンチ４１の底面４５に露出している（図５０Ｅ）。
　図５０Ｆを参照して、前述のとおり、半導体装置１は、第１主面３の表層部に形成された第２コンタクト領域６２を含む。第２コンタクト領域６２は、第１コンタクト領域５７から第２主面４に向かってトレンチ４１の側面４４に沿って形成されている。第２コンタクト領域６２は、トレンチ４１の側面４４から露出している。
　図５０Ｅおよび図５０Ｆを参照して、第２コンタクト領域６２は、トレンチ４１の側面４４のうち非チャネル対応領域４１Ｈに形成されている（図５０Ｆ）。第２コンタクト領域６２は、トレンチ４１の側面４４のうちチャネル対応領域４１Ｃには形成されていない（図５０Ｅ）。つまり、第２コンタクト領域６２は、トレンチ４１の側面４４のうち非チャネル対応領域４１Ｈにのみ形成されている（図５０Ｆ）。
　図５０Ｆを参照して、第２コンタクト領域６２は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。第２不純物濃度が、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下のｐ型不純物濃度をピーク値として有していることが好ましい。
　この形態では、第２コンタクト領域６２および第１電界緩和層５１の上層５４ａによって、第２導電型（ｐ型）の高濃度領域２５０が形成されている。高濃度領域２５０は、トレンチ４１の側面４４および底面４５のうち非チャネル対応領域４１Ｈに形成されている。高濃度領域２５０は、トレンチ４１の側面４４および底面４５のうちチャネル対応領域４１Ｃには形成されていない。
　図５０Ｃ～図５０Ｆを参照して、この形態では、トレンチ絶縁膜４２は、第１厚膜部２５４（図５０Ｄおよび図５０Ｆ）と、第２厚膜部（厚膜部１５４（図２１等））と、薄膜部１５５（図５０Ｃおよび図５０Ｅ）とを含む。第２厚膜部（厚膜部１５４）については、既に説明済みであるので、説明を省略する。
　図５０Ｄ、図５０Ｆおよび図５０Ｇを参照して、この形態では、第１厚膜部２５４は、トレンチ４１の側面４４および底面４５のうち非チャネル対応領域４１Ｈに形成されている。非チャネル対応領域４１Ｈは、高濃度領域２５０が側面４４および底面４５に露出している領域である。
　図５０Ｆを参照して、第１厚膜部２５４は、トレンチ４１の底面４５を被覆する第１厚膜２６１と、トレンチ４１の側面４４を被覆する第２厚膜２６２とを含む。第１厚膜２６１は、トレンチ４１の底面４５に露出する上層５４ａに接し、上層５４ａを被覆している。第２厚膜２６２は、トレンチ４１の側面４４に露出する第２コンタクト領域６２に接し、第２コンタクト領域６２を被覆している。第１厚膜２６１および第２厚膜２６２は、互いに同じ厚さを有している。
　図５０Ｃ、図５０Ｅおよび図５０Ｇを参照して、この形態では、薄膜部１５５は、トレンチ４１の側面４４および底面４５のうちチャネル対応領域４１Ｃに形成されている。チャネル対応領域４１Ｃでは、高濃度領域２５０が側面４４および底面４５に露出していない。
　図５０Ｅを参照して、薄膜部１５５は、トレンチ４１の底面４５を被覆する第１薄膜１５５Ａと、トレンチ４１の側面４４を被覆する第２薄膜１５５Ｂとを含む。この形態では、第１薄膜１５５Ａは、トレンチ４１の底面４５に露出する第１電界緩和層５１の第１層５３に接し、第１層５３を被覆している。第２薄膜１５５Ｂは、トレンチ４１の側面４４に露出するソース領域５５およびボディ領域４０（第１ボディ部５８）に接し、ソース領域５５およびボディ領域４０（第１ボディ部５８）を被覆している。第１薄膜１５５Ａおよび第２薄膜１５５Ｂは、互いに同じ厚さを有している。
　図５０Ｅおよび図５０Ｆを参照して、トレンチ絶縁膜４２の第１厚膜部２５４の厚さＴ１３（図５０Ｆ）は、トレンチ絶縁膜４２の薄膜部１５５の厚さＴ１２（図１０、図５０Ｅ等）よりも厚い（Ｔ１３＞Ｔ１２）。トレンチ絶縁膜４２の第１厚膜部２５４の厚さＴ１３は、たとえば２μｍ以上１０μｍ以下である。トレンチ絶縁膜４２の薄膜部１５５の厚さＴ１２は、たとえば１μｍ以上５μｍ以下である。第１厚膜部２５４の厚さＴ１３は、薄膜部１５５の厚さＴ１２の３倍以下であってもよい。第１厚膜部２５４の厚さＴ１３は、薄膜部１５５の厚さＴ１２の１．５倍以上２．５倍以下であることが好ましい。第１厚膜部２５４の厚さＴ１３は、薄膜部１５５の厚さＴ１２の１．７倍以上２．３倍以下であることがより好ましい。トレンチ絶縁膜４２の第１厚膜部２５４の厚さＴ１３（図５０Ｆ）は、第２厚膜部（厚膜部１５４）の厚さＴ１１（図２０等）と同じであってもよい（Ｔ１３＝Ｔ１１）。
　図５０Ｇを参照して、非チャネル対応領域４１Ｈとチャネル対応領域４１Ｃとの第１方向Ｘの第１境界Ｂ１付近において、第１厚膜部２５４は、非チャネル対応領域４１Ｈから第１境界Ｂ１を横切って延び、その端部が、チャネル対応領域４１Ｃに達している。つまり、第１厚膜部２５４が、非チャネル対応領域４１Ｈに形成される第１膜部分２７１と、チャネル対応領域４１Ｃに形成される第２膜部分２７２とを含む。第１膜部分２７１は、隣接する２つの第２膜部分２７２によって、第１方向Ｘに挟まれている。別の言い方では、第１厚膜部２５４が、非チャネル対応領域４１Ｈだけでなく、チャネル対応領域４１Ｃの非チャネル対応領域４１Ｈ側の周縁部にも形成されている。
　さらに、別の言い方では、トレンチ４１の内面（側面４４および底面４５）のうち第１厚膜部２５４が形成される厚膜形成領域２７３とトレンチ４１の内面（側面４４および底面４５）のうち第１厚膜部２５４が形成されない非厚膜形成領域２７４との第２境界Ｂ２は、第１境界Ｂ１に対しチャネル対応領域４１Ｃ側に寄っている。つまり、第２境界Ｂ２は、チャネル対応領域４１Ｃに形成されている。
　図５０Ｈを参照して、この形態では、第１厚膜部２５４は、トレンチ４１の内面（側面および底面４５）側からこの順に積層された第１膜２５４Ａおよび第２膜２５４Ｂの積層構造を有している。第１厚膜部２５４において、第１膜２５４Ａと第２膜２５４Ｂとの積層界面が必ずしも現れるわけではない。図５０Ｈでは、便宜上、積層界面を破線で示している。
　第１膜２５４Ａは堆積膜である。第１膜２５４Ａは、酸化膜を含む。第１膜２５４Ａは、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２膜２５４Ｂは、この形態では、酸化シリコン膜からなる単層構造を有している。第２膜２５４Ｂは、堆積膜であってもよいし、熱酸化膜であってもよい。第２膜２５４Ｂは、酸化膜を含む。第２膜２５４Ｂは、この形態では、酸化シリコン膜からなる単層構造を有している。
　トレンチ絶縁膜４２は、トレンチ４１の底面４５に接する底部絶縁膜４２ａを有している。図５０Gを参照して、底部絶縁膜４２ａの表面は、第１方向Ｘに沿う断面視において、第１主面３側に凸をなしている。
　具体的には、底部絶縁膜４２ａにおいて、第１厚膜部２５４の上面は、薄膜部１５５の上面よりも第１主面３側に寄っている。図５０Ｈを参照して、底部絶縁膜４２ａにおいて、第１厚膜部２５４の上面には、薄膜部１５５の上面との間に第１主面３側に高い第４段差Ｓ４が形成されている。
　図５０Ｇに示すように、第１厚膜部２５４の端面は、鉛直方向Ｚに対して傾斜する傾斜面である。図５０Ｈでは、図示の関係上、第１厚膜部２５４の端面を、鉛直方向Ｚに延びる鉛直面で表している。第１厚膜部２５４の端面は、傾斜面でなく、鉛直面であってもよい。
　図５０Ｉ～図５０Ｋは、半導体装置１の製造工程の一部（トレンチ絶縁膜４２の形成）を説明するための図である。図５０Ｉ～図５０Ｋは、図５０Ｈに対応する断面図を示している。
　図５０Ｉを参照して、トレンチ４１の内面（側面および底面４５）に、第１厚膜部２５４のベースになる第３ベース絶縁膜２５６が形成される。第３ベース絶縁膜２５６は、ＣＶＤ法によって形成される。ＣＶＤ法によって形成するので、第３ベース絶縁膜２５６の厚さを高精度に制御できる。
　次に、図５０Ｊを参照して、第３ベース絶縁膜２５６の上にハードマスク２５７が形成される。ハードマスク２５７は、ＣＶＤ法によって形成されていてもよい。ハードマスク２５７は、厚膜形成領域２７３を被覆し、非厚膜形成領域２７４を露出させる。そして、ハードマスク２５７を介するエッチング法によって、第３ベース絶縁膜２５６が選択的に除去される。これにより、第３ベース絶縁膜２５６が厚膜形成領域２７３にのみ形成される。第３ベース絶縁膜２５６によって、第２膜２５４Ｂが形成される。
　次に、図５０Ｋを参照して、トレンチ４１の内面（側面および底面４５）に、第１厚膜部２５４および薄膜部１５５のベースになる第４ベース絶縁膜２５８が形成される。第４ベース絶縁膜２５８は、ＣＶＤ法によって形成されてもよいし、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
　第４ベース絶縁膜２５８は、非厚膜形成領域２７４および第１膜２５４Ａの上に形成される。非厚膜形成領域２７４を被覆する第４ベース絶縁膜２５８によって、薄膜部１５５が形成される。第１膜２５４Ａの上に積層された第４ベース絶縁膜２５８によって、第２膜２５４Ｂが形成される。これにより、厚膜形成領域２７３に選択的に第１厚膜部２５４が形成されたトレンチ絶縁膜４２を形成できる。
　第１厚膜部２５４が、第２厚膜部（厚膜部１５４（図２０等参照））と同時に形成されていてもよい。この場合、図５０Ｉの工程が、図２２Ａの工程に並行して行われてもよい。図５０Ｊの工程が、図２２Ｂの工程に並行して行われてもよい。図５０Ｋの工程が、図２２Ｃの工程に並行して行われてもよい。
　図５０Ｇを参照して、厚膜形成領域２７３において埋設体４３の上面４３ａは、非厚膜形成領域２７４における埋設体４３の上面４３ａよりも第１主面３側に寄っている。つまり、埋設体４３の上面４３ａにおいて、厚膜形成領域２７３と非厚膜形成領域２７４との間に、第１主面３側に高い第５段差Ｓ５が形成されている。
　厚膜形成領域２７３において埋設体４３の下面４３ｂは、非厚膜形成領域２７４における埋設体４３の下面４３ｂよりも第１主面３側に寄っている。図５０Ｈを参照して、埋設体４３の下面４３ｂにおいて、厚膜形成領域２７３と非厚膜形成領域２７４との間に、第１主面３側に高い第６段差Ｓ６が形成されている。第６段差Ｓ６は、第４段差Ｓ４と同じである。
　この形態によれば、高濃度領域２５０を被覆するトレンチ絶縁膜４２が選択的に厚くされている。つまり、トレンチ絶縁膜４２が、第１主面３に形成されたｐ型の高濃度領域２５０を被覆する第１厚膜部２５４を備えている。
　高濃度領域２５０では、ＳｉＣ単結晶（チップ２）の結晶性が低下するおそれがある。高濃度領域２５０においてＳｉＣ単結晶の結晶性が低下すると、高濃度領域２５０を被覆するトレンチ絶縁膜４２の耐久性に影響を及ぼす可能性がある。
　この形態によれば、トレンチ絶縁膜４２が、第１主面３に形成されたｐ型の高濃度領域２５０を被覆する第１厚膜部２５４を備えている。トレンチ絶縁膜４２のうち高濃度領域２５０を被覆する部分（第１厚膜部２５４）が厚いので、高濃度領域２５０においてＳｉＣ単結晶の結晶性が低下した場合であっても、第１厚膜部２５４の耐久性を高く保つことができる。すなわち、第１厚膜部２５４を含むトレンチ絶縁膜４２の耐久性を向上できる。これにより、トレンチゲート構造１１において、絶縁性に関する信頼性を向上できる。
　また、トレンチ４１の内面において、非チャネル対応領域４１Ｈに第１厚膜部２５４を形成する一方で、チャネル対応領域４１Ｃには薄膜部１５５が形成される。すなわち、トレンチ絶縁膜４２は、チャネル区間５６（図５０Ｂ参照）に対応する領域の大部分において薄膜部１５５を有している。トレンチ絶縁膜４２が薄膜部１５５であるために、チャネルの形成を良好に行える。したがって、チャネルの形成を良好に行いながら、トレンチゲート構造１１の絶縁性に関する信頼性を向上できる。
　また、第１厚膜部２５４が、非チャネル対応領域４１Ｈだけでなく、チャネル対応領域４１Ｃの非チャネル対応領域４１Ｈ側の周縁部にも形成されている。そのため、第１厚膜部２５４の耐久性をより一層高めることができ、第１厚膜部２５４を含むトレンチ絶縁膜４２の耐久性を向上できる。これにより、トレンチゲート構造１１において、絶縁性に関する信頼性を、より一層向上できる。
　図５１は、半導体装置１の他の実施形態を示し、図２に対応する断面図である。図５２は、半導体装置１の他の実施形態を示し、図６に対応する断面図である。半導体装置１の素子構造は、ＭＩＳＦＥＴ構造とは異なり、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造であってもよい。この場合、ベース層６に変えて、ｐ型のコレクタ領域４００（図５１）が形成されていてもよい。また、ボディ領域４０によりｐ型のベース領域４０１（図５２）が形成され、ソース領域５５によりｎ型のエミッタ領域４０２（図５２）が形成されていてもよい。
　図５３は、半導体装置１の他の実施形態を示し、図２に対応する断面図である。図５４は、半導体装置１の他の実施形態を示し、図１２に示す一点鎖線LIVで囲まれた部分に対応する平面図である。図５５は、半導体装置１の他の実施形態を示し、図５４に示すLV-LV線に沿う断面図である。図５６は、半導体装置１の他の実施形態を示し、図５４に示すLVI-LVI線に沿う断面図である。
　半導体装置１のゲート構造は、トレンチゲート構造１１とは異なり、プレーナ電極型のプレーナゲート構造（第１導電構造、ゲート構造）５００であってもよい。この場合、半導体装置１は、活性領域９において第１主面３の上に配置された複数のプレーナゲート構造５００を含む。複数のプレーナゲート構造５００は、第１方向Ｘに延びるストライプ状に配列されている。
　この場合、半導体装置１は、活性領域９において第１主面３の表層部に形成されたｐ型の複数のボディ領域（図１～図４９の実施形態のボディ領域４０に相当）を含む。複数のボディ領域（ボディ領域４０に相当）の表層部には、それぞれソース領域５５が形成されていてもよい。ボディ領域（ボディ領域４０に相当）の表層部には、第１コンタクト領域５７が形成されていてもよい。第１コンタクト領域５７には、ボディ領域（ボディ領域４０に相当）の表層部においてソース領域５５とは異なる領域に形成されている。ボディ領域（ボディ領域４０に相当）とソース領域５５との間にチャネルが形成される。第１主面３では、第１方向Ｘ（トレンチ４１の奥行方向）に複数のチャネル区間５６が間隔を空けて配列される。
　プレーナゲート構造５００は、下地絶縁膜としての絶縁膜５０１の上に形成されたゲート電極５０２を含んでいてもよい。絶縁膜５０１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含み、第１主面３を被覆していてもよい。
　図５４を参照して、接続配線層１３０（接続配線構造３５）は、複数のプレーナゲート構造５００、および複数のプレーナゲート構造５００の間に形成された複数のセル部５０３を横切るように、第２方向Ｙに延びている。接続配線層１３０は、第１コンタクト領域５７（ボディ領域４０）に鉛直方向Ｚに対向するように配置されていてもよい。接続配線層１３０は、ソース領域５５に鉛直方向Ｚに対向しない。
　図５５を参照して、接続配線層１３０は、プレーナゲート構造５００のゲート電極５０２に上方から接していてもよい。これにより、接続配線層１３０とゲート電極５０２とが電気的に接続される。絶縁膜５０１は、厚膜部５０４と、薄膜部５０５とを含む。厚膜部５０４は、絶縁膜５０１に選択的に形成されている。厚膜部５０４が形成されない絶縁膜５０１の領域には、薄膜部５０５が形成されている。
　この形態では、絶縁膜５０１において、トレンチゲート構造１１とプレーナゲート構造５００との接続部５０６の下方、およびその接続部５０６の側方領域５０７の下方に、厚膜部５０４が形成されている。絶縁膜５０１の表面は、第１方向Ｘに沿う断面視において、第１主面３側に凸をなしている。
　絶縁膜５０１の厚膜部５０４（第２厚膜部）の厚さＴ２１は、たとえば２μｍ以上１０μｍ以下である。絶縁膜５０１の薄膜部５０５の厚さＴ２２は、たとえば１μｍ以上５μｍ以下である。厚膜部５０４の厚さＴ２１は、薄膜部５０５の厚さＴ２２の３倍以下であってもよい。厚膜部５０４の厚さＴ２１は、薄膜部５０５の厚さＴ２２の１．５倍以上２．５倍以下であることが好ましい。厚膜部５０４の厚さＴ２１は、薄膜部５０５の厚さＴ２２の１．７倍以上２．３倍以下であることがより好ましい。
　厚膜部５０４が、接続部５０６の下方に形成され、側方領域５０７の下方に形成されなくてもよい。
　第１主面３のうち、第１方向Ｘに関してチャネル区間５６と同じ領域（チャネルが形成される領域）を、チャネル対応領域５０９Ｃという。第１主面３のうち、チャネル対応領域５０９Ｃに第１方向Ｘに隣接する領域であって、第１方向Ｘに関してチャネル区間５６に対応しない領域を、非チャネル対応領域５０９Ｈという。
　図５６を参照して、第１主面３には、ｐ型の高濃度領域５１０が選択的に形成されている。ｐ型の高濃度領域５１０は、第１主面３のうち非チャネル対応領域５０９Ｈに形成されている。ｐ型の高濃度領域５１０は、第１主面３のうちチャネル対応領域５０９Ｃには形成されていない。つまり、ｐ型の高濃度領域５１０は、第１主面３のうち、非チャネル対応領域５０９Ｈにのみ形成されている。
　高濃度領域５１０のｐ型の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。高濃度領域５１０のｐ型の不純物濃度が、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下のｐ型不純物濃度をピーク値として有していることが好ましい。高濃度領域５１０のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。高濃度領域５１０の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　絶縁膜５０１は、厚膜部（第２厚膜部）５０４および薄膜部５０５に加え、第１厚膜部５１４をさらに含む。第１厚膜部５１４は、絶縁膜５０１のうち高濃度領域５１０を被覆する部分である。つまり、トレンチゲート構造１１に含まれる絶縁膜５０１が、第１主面３に形成されたｐ型の高濃度領域５１０を被覆する部分において、選択的に厚くされている。第１厚膜部５１４は、絶縁膜５０１のうち高濃度領域５１０を被覆する部分である。
　絶縁膜５０１の第１厚膜部５１４の厚さＴ２３は、絶縁膜５０１の薄膜部５０５の厚さＴ２２よりも厚い（Ｔ２３＞Ｔ２２）。絶縁膜５０１の第１厚膜部５１４の厚さＴ２３は、たとえば２μｍ以上１０μｍ以下である。絶縁膜５０１の薄膜部５０５の厚さＴ２２は、たとえば１μｍ以上５μｍ以下である。第１厚膜部５１４の厚さＴ２３は、薄膜部５０５の厚さＴ２２の３倍以下であってもよい。第１厚膜部５１４の厚さＴ２３は、薄膜部５０５の厚さＴ２２の１．５倍以上２．５倍以下であることが好ましい。第１厚膜部５１４の厚さＴ２３は、薄膜部５０５の厚さＴ２２の１．７倍以上２．３倍以下であることがより好ましい。
　絶縁膜５０１の第１厚膜部５１４の厚さＴ２３は、厚膜部５０４（第２厚膜部）の厚さＴ２１（図５５）と同じであってもよい（Ｔ２３＝Ｔ２１）。第１厚膜部５１４が、厚膜部５０４（第２厚膜部）と同時に形成されていてもよい。第１厚膜部５１４の形成により、絶縁膜５０１の表面は、第１方向Ｘに沿う断面視において、第１主面３側に凸をなしている。
　第１主面３において、非チャネル対応領域５０９Ｈとチャネル対応領域５０９Ｃとの第１方向Ｘの第３境界Ｂ３付近において、第１厚膜部５１４は、非チャネル対応領域５０９Ｈから第３境界Ｂ３を横切って延び、その端部が、チャネル対応領域５０９Ｃに達している。つまり、第１厚膜部５１４が、非チャネル対応領域５０９Ｈに形成される第１膜部分５２１と、チャネル対応領域５０９Ｃに形成される第２膜部分５２２とを含む。第１膜部分５２１は、隣接する２つの第２膜部分５２２によって、第１方向Ｘに挟まれている。別の言い方では、第１厚膜部５１４が、非チャネル対応領域５０９Ｈだけでなく、チャネル対応領域５０９Ｃの非チャネル対応領域５０９Ｈ側の周縁部にも形成されている。
　さらに、別の言い方では、第１主面３のうち第１厚膜部５１４が形成される厚膜形成領域５２３と第１主面３のうち第１厚膜部５１４が形成されない非厚膜形成領域５２４との第４境界Ｂ４は、第３境界Ｂ３に対しチャネル対応領域５０９Ｃ側に寄っている。つまり、第４境界Ｂ４は、チャネル対応領域５０９Ｃに形成されている。第１厚膜部５１４の端面は、鉛直方向Ｚに対して傾斜する傾斜面であってもよいし、鉛直方向Ｚに延びる鉛直面であってもよい。
　図５３～図５６の形態では、トレンチゲート構造１１が採用された実施形態（図１～図５０Ｋ等）に関連して述べた作用効果と同等の作用効果を奏する。
　本開示の実施形態について説明したが、本開示はさらに他の形態で実施することもできる。
　前述の各実施形態（変形例を含む）において、第１導電型がｎ型、第２導電型がｐ型である例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
　前述の実施形態（変形例を含む）では、ＳｉＣ単結晶を含むチップ２が採用された。しかし、チップ２は、ＳｉＣ単結晶以外のワイドバンドギャップ半導体単結晶を含んでいてもよい。
　たとえば、前述の各実施形態では、ＳｉＣ単結晶をそれぞれ含むベース層６および半導体層７が採用された。しかし、ベース層６および半導体層７の少なくとも１つまたは全部は、ＳｉＣ単結晶以外のワイドバンドギャップ半導体の単結晶を含んでいてもよい。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する半導体である。ワイドバンドギャップ半導体の単結晶として、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）、酸化ガリウム（Ｇａ２Ｏ３）等が例示される。ベース層６および半導体層７は、同一種類の単結晶によって構成されていてもよいし、異なる種類の単結晶によって構成されていてもよい。また、ベース層６および半導体層７の少なくとも１つまたは全部は、シリコン（Ｓｉ）により構成されていてもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各付記（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ＳｉＣ半導体装置」、「ワイドバンドギャップ半導体装置」、「半導体スイッチング装置」、「半導体整流装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」、「ダイオード装置」等に置き換えられてもよい。
　［付記Ａ－１］
　素子領域（９）が形成された第１主面（３）を有するチップ（２）と、
　前記素子領域（９）において第１方向（Ｘ）にストライプ状に延び、第１導電材料により形成された複数の第１導電構造（１１，５００）と、
　前記複数の第１導電構造（１１，５００）の間に形成されたセル部（４６，５０３）と、
　前記第１導電構造（１１，５００）を被覆するように前記第１主面（３）に形成された絶縁層（１３）と、
　前記絶縁層（１３）上に平面視で前記素子領域（９）を取り囲むように形成され、前記第１導電材料よりも低抵抗な第２導電材料により形成された第２導電構造（１６）と、
　前記絶縁層（１３）に被覆されるように前記第１主面（３）上に形成され、前記第２導電構造（１６）から前記第１方向（Ｘ）に交差する第２方向（Ｙ）にライン状に前記セル部（４６，５０３）を横切るように延び、前記第１導電構造（１１，５００）と前記第２導電構造（１６）とを電気的に接続する複数の接続配線構造（３５）とを含む、半導体装置（１）。
　この構成によれば、複数の接続配線構造（３５）が、ストライプ状に延びるセル部（４６，５０３）を第２方向（Ｙ）にライン状に横切っている。複数の接続配線構造（３５）は、ストライプ状に延びる第１導電構造（１１，５００）に接続されて、第１導電構造（１１，５００）と第２導電構造（１６）とを電気的に接続する。
　第１導電構造（１１，５００）に複数の接続配線構造（３５）が接続されることにより、第１導電構造（１１，５００）には、第１方向（Ｘ）の複数箇所において、接続配線構造（３５）との接続部（１５１）が形成される。第２導電構造（１６）から第１導電構造（１１，５００）への信号伝達は、第２導電構造（１６）から接続配線構造（３５）を通って第１導電構造（１１，５００）の接続部（１５１）に至る経路を用いて行われる。
　第１導電構造（１１，５００）において第１方向（Ｘ）の複数箇所に形成された複数の接続部（１５１）を通って信号を伝達するので、第１導電構造（１１，５００）の各部において、第２導電構造（１６）からの信号伝達距離を短縮できる。これにより、第２導電構造（１６）からの信号を第１導電構造（１１，５００）の各部に短時間で伝達できる。ゆえに、チップ（２）が大型化し、それに伴って第１導電構造（１１，５００）が第１方向（Ｘ）に長くなった場合であっても、信号遅延を抑制できる。
　［付記Ａ－２］
　前記接続配線構造（３５）が、前記第１導電材料により形成されている、付記Ａ－１に記載の半導体装置（１）。
　［付記Ａ－３］
　前記第１導電材料が、ポリシリコンである、付記Ａ－２に記載の半導体装置（１）。
　［付記Ａ－４］
　前記接続配線構造（３５）が、前記第１主面（３）上に形成された接続配線層（１３０）を含む、付記Ａ－１～付記Ａ－３のいずれか一項に記載の半導体装置（１）。
　［付記Ａ－５］
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）とをさらに含み、
　前記第１導電構造（１１，５００）が、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するゲート構造（１１，５００）を含む、付記Ａ－１～付記Ａ－４のいずれか一項に記載の半導体装置（１）。
　［付記Ａ－６］
　前記ゲート構造（１１，５００）が、前記素子領域（９）に形成されたトレンチゲート構造（１１）であり、
　前記第２導電構造（１６）がゲート配線（１６）である、付記Ａ－５に記載の半導体装置（１）。
　［付記Ａ－７］
　前記トレンチゲート構造（１１）が、前記第１主面（３）から前記第３不純物領域（５５）および前記第２不純物領域（４０）を通って前記第１不純物領域（７）に達するトレンチ（４１）と、前記トレンチ（４１）の内面に形成されたトレンチ絶縁膜（４２）と、前記トレンチ絶縁膜（４２）を介して前記トレンチ（４１）に埋設された埋設体（４３）とを含み、
　前記接続配線構造（３５）が、前記第１主面（３）上に形成された接続配線層（１３０）を含み、
　前記接続配線層（１３０）が前記トレンチ（４１）の上部において前記埋設体（４３）に接している、付記Ａ－６に記載の半導体装置（１）。
　［付記Ａ－８］
　前記絶縁層（１３）が、前記トレンチ（４１）の上部に埋設されて、前記埋設体（４３）を被覆する第１層間絶縁層（６３）と、前記接続配線層（１３０）の表面を被覆する第２層間絶縁層（１４５）とを含む、付記Ａ－７に記載の半導体装置（１）。
　［付記Ａ－９］
　前記セル部（４６，５０３）が、隣り合う複数の前記トレンチ（４１）により挟まれて形成されたメサ部（４６）を含み、
　前記メサ部（４６）の上面を被覆する第１絶縁膜（１３１）をさらに含み、
　前記接続配線層（１３０）が前記メサ部（４６）の上に前記第１絶縁膜（１３１）を介して配置されている、付記Ａ－７または付記Ａ－８に記載の半導体装置（１）。
　［付記Ａ－１０］
　前記接続配線層（１３０）の厚さ（Ｔ３）が、前記トレンチ（４１）の深さ（ＤＴ１）よりも大きい、付記Ａ－７～付記Ａ－９のいずれか一項に記載の半導体装置（１）。
　［付記Ａ－１１］
　前記絶縁層（１３）に被覆されるようにかつ平面視で前記素子領域（９）を取り囲むように前記第１主面（３）上に形成され、前記第１導電構造（１１，５００）に電気的に接続された周囲配線構造（３４）をさらに含み、
　前記接続配線構造（３５）が、前記周囲配線構造（３４）に接続されている、付記Ａ－１～付記Ａ－１０のいずれか一項に記載の半導体装置（１）。
　［付記Ａ－１２］
　前記接続配線構造（３５）が、前記周囲配線構造（３４）の互いに対向する部分（３４Ａ，３４Ｃ；３４Ａ，３４Ｅ）に跨って接続されている、付記Ａ－１１に記載の半導体装置（１）。
　［付記Ａ－１３］
　前記周囲配線構造（３４）が、前記第２導電構造（１６）の下方に形成された第１配線分（３４Ｂ，３４Ｄ）を含む、付記Ａ－１１または付記Ａ－１２に記載の半導体装置（
１）。
　［付記Ａ－１４］
　前記チップ（２）が、ＳｉＣチップである、付記Ａ－１～付記Ａ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ａ－１５］
　前記第２導電材料が、アルミニウムを含む金属である、付記Ａ－１～付記Ａ－１４のいずれか一項に記載の半導体装置（１）。
　［付記Ａ－１６］
　前記ゲート構造（１１，５００）がプレーナゲート構造（５００）であり、
　前記第２導電構造（１６）がゲート配線（１６）である、付記Ａ－５に記載の半導体装置（１）。
　［付記Ａ－１７］
　前記チップ（２）の前記第１主面（３）の表層部に形成され、前記チップ（２）の厚さ方向（Ｚ）に前記接続配線構造（３５）に対向する第２導電型の第４不純物領域（５９Ａ）を含む、付記Ａ－５～付記Ａ－１０のいずれか一項に記載の半導体装置（１）。
　［付記Ａ－１８］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ深さを有している、付記Ａ－１７に記載の半導体装置（１）。
　［付記Ａ－１９］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ不純物濃度を有している、付記Ａ－１７または付記Ａ－１８に記載の半導体装置（１）。
　［付記Ａ－２０］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ａ－５～付記Ａ－１０および付記Ａ－１６のいずれか一項に記載の半導体装置（１）。
　［付記Ａ－２１］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）をさらに有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ａ－５～付記Ａ－１０および付記Ａ－１６のいずれか一項に記載の半導体装置（１）。
　［付記Ｂ－１］
　素子領域（９）が形成された第１主面（３）を有するチップ（２）と、
　前記チップ（２）の前記第１主面（３）上に形成されたパッド（１５）と、
　前記素子領域（９）において前記パッド（１５）と前記チップ（２）の端面（５Ｂ，５Ｄ）との間を第１方向（Ｘ）にストライプ状に延び、第１導電材料により形成された複数の第１導電構造（１１，５００）と、
　前記パッド（１５）に電気的に接続され、前記チップ（２）の前記端面（５Ｂ，５Ｄ）に向かって前記第１導電構造（１１，５００）に沿う前記第１方向（Ｘ）に延びる第１部分（１７Ａ，１８Ａ）、および前記第１方向（Ｘ）において前記パッド（１５）から前記チップ（２）の前記端面（５Ｂ，５Ｄ）側に離れた第１位置（Ｐ１，Ｐ２）において前記第１部分（１７Ａ，１８Ａ）から前記第１方向（Ｘ）に交差する第２方向（Ｙ）に延びる第２部分（１７Ｂ，１８Ｂ）を有し、前記第１導電材料よりも低抵抗な第２導電材料により形成された第２導電構造（１６）と、
　前記第２導電材料よりも高抵抗な第３導電材料により形成され、前記第２導電構造（１６）の第１部分（１７Ａ，１８Ａ）から前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）に沿って延びる接続配線構造（３５）とを含み、
　前記第１導電構造（１１，５００）は、前記第１方向（Ｘ）の前記第１位置（Ｐ１，Ｐ２）における部分（１１Ａ）が前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）に接続され、前記第１方向（Ｘ）において前記第１位置（Ｐ１，Ｐ２）よりも前記パッド（１５）に近い第２位置（ＰＭ）における部分（１１Ｍ）が前記接続配線構造（３５）に接続されている、半導体装置（１）。
　この構成によれば、第１導電構造（１１，５００）のうち第１位置（Ｐ１，Ｐ２）における部分（１１Ａ）が、パッド（１５）から遠い第１位置（Ｐ１，Ｐ２）において第２導電構造（１６）の第２部分（１７Ｂ，１８Ｂ）に接続される。第１導電構造（１１，５００）のうちパッド（１５）に近い第２位置（ＰＭ）における部分（１１Ｍ）が、接続配線構造（３５）に接続される。
　第２導電構造（１６）の第２部分（１７Ｂ，１８Ｂ）は低抵抗である。そのため、第１導電構造（１１，５００）のうち第１位置（Ｐ１，Ｐ２）における部分（１１Ａ）が接続される第２導電構造（１６）の第２部分（１７Ｂ，１８Ｂ）では、信号の伝達速度が速い。
　一方、接続配線構造（３５）は高抵抗である。そのため、第１導電構造（１１，５００）のうちパッド（１５）に近い第２位置（ＰＭ）における部分（１１Ｍ）が接続される第２導電構造（１６）の第１部分（１７Ａ，１８Ａ）では、信号の伝達速度が遅い。
　また、第１導電構造（１１，５００）のうち第１位置（Ｐ１，Ｐ２）における部分（１１Ａ）は、パッド（１５）から遠いので、パッド（１５）との間の信号伝達距離が長い。一方、第１導電構造（１１，５００）のうちパッド（１５）に近い第２位置（ＰＭ）における部分（１１Ｍ）は、パッド（１５）から近いので、パッド（１５）との間の信号伝達距離が短い。
　この構成では、第１導電構造（１１，５００）のうち第１位置（Ｐ１，Ｐ２）における部分（１１Ａ）への信号伝達に、信号の伝達速度が速い第２導電構造（１６）の第２部分（１７Ｂ，１８Ｂ）が用いられる。また、第１導電構造（１１，５００）のうちパッド（１５）に近い第２位置（ＰＭ）における部分（１１Ｍ）への信号伝達に、信号の伝達速度が遅い接続配線構造３５が用いられる。
　第２導電構造（１６）の第２部分（１７Ｂ，１８Ｂ）と接続配線構造（３５）との伝達速度差を利用することにより、第１導電構造（１１，５００）の各所における信号の到達のタイミングを均一にできる。ゆえに、チップ（２）の面内の信号伝達のバランスを向上できる。
　［付記Ｂ－２］
　前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）と前記パッド（１５）との間において、複数の前記接続配線構造（３５）が前記第１方向（Ｘ）に間隔を空けて配列されている、付記Ｂ－１に記載の半導体装置（１）。
　［付記Ｂ－３］
　前記複数の接続配線構造（３５）は、相対的に前記第２導電構造（１６）の前記第２部分から遠くにおいて第１間隔（ＩＡ）で配置され、相対的に前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）の近くにおいて、前記第１間隔（ＩＡ）よりも広い第２間隔（ＩＢ）で配置されている、付記Ｂ－２に記載の半導体装置（１）。
　［付記Ｂ－４］
　前記第２間隔（ＩＢ）が前記第１間隔（ＩＡ）の１．５倍以上２倍以下である、付記Ｂ－３に記載の半導体装置（１）。
　［付記Ｂ－５］
　前記第２導電構造（１６）が、前記パッド（１５）に電気的に接続され、前記第１方向（Ｘ）において前記パッド（１５）と同じ第３位置（Ｐ３）から前記第２方向（Ｙ）に延びる第３部分（１９）をさらに有し、
　前記第１導電構造は、前記第１方向（Ｘ）において前記第３位置（Ｐ３）における部分が前記第２導電構造（１６）の前記第３部分（１９）に接続されており、
　前記複数の接続配線構造（３５）が、相対的に前記第２導電構造（１６）の前記第３部分（１９）の近くにおいて前記第１間隔（ＩＡ）よりも広い第３間隔（ＩＣ）で配置されている、付記Ｂ－３または付記Ｂ－４に記載の半導体装置（１）。
　［付記Ｂ－６］
　前記第３間隔（Ｉ１６）が前記第１間隔（Ｉ１７，Ｉ１８）の１．５倍以上２倍以下である、付記Ｂ－５に記載の半導体装置（１）。
　［付記Ｂ－７］
　前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）と前記第２導電構造（１６）の前記第３部分（１９）との間の領域において、前記複数の接続配線構造（３５）の配線ピッチが、前記第１方向の中央に向かうに従って狭くなっている、付記Ｂ－５または付記Ｂ－６に記載の半導体装置（１）。
　［付記Ｂ－８］
　前記複数の接続配線構造（３５）が等間隔に配置されている、付記Ｂ－２に記載の半導体装置（１）。
　［付記Ｂ－９］
　前記第３導電材料が、ポリシリコンである、付記Ｂ－１～付記Ｂ－８のいずれか一項に記載の半導体装置（１）。
　［付記Ｂ－１０］
　前記第３導電材料が、前記第１導電材料と同じ材料である、付記Ｂ－９に記載の半導体装置（１）。
　［付記Ｂ－１１］
　前記接続配線構造（３５）が、前記第１主面（３）上に形成された接続配線層（１３０）を含む、付記Ｂ－１～付記Ｂ－１０のいずれか一項に記載の半導体装置（１）。
　［付記Ｂ－１２］
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）とをさらに含み、
　前記第１導電構造（１１，５００）が、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するゲート構造（１１，５００）を含む、付記Ｂ－１～付記Ｂ－１１のいずれか一項に記載の半導体装置（１）。
　［付記Ｂ－１３］
　前記ゲート構造（１１，５００）がトレンチゲート構造（１１）であり、前記第２導電構造（１６）がゲート配線（１６）である、付記Ｂ－１２に記載の半導体装置（１）。
　［付記Ｂ－１４］
　前記チップ（２）が、ＳｉＣチップである、付記Ｂ－１～付記Ｂ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｂ－１５］
　前記第２導電材料が、アルミニウムを含む金属である、付記Ｂ－１～付記Ｂ－１４のいずれか一項に記載の半導体装置（１）。
　［付記Ｂ－１６］
　前記ゲート構造（１１，５００）がプレーナゲート構造（５００）であり、
　前記第２導電構造（１６）がゲート配線（１６）である、付記Ｂ－１２に記載の半導体装置（１）。
　［付記Ｂ－１７］
　前記チップ（２）の前記第１主面（３）の表層部に形成され、前記チップ（２）の厚さ方向（Ｚ）に前記接続配線構造（３５）に対向する第２導電型の第４不純物領域（５９Ａ）を含む、付記Ｂ－１２、付記Ｂ－１３および付記Ｂ－１６のいずれか一項に記載の半導体装置（１）。
　［付記Ｂ－１８］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ深さを有している、付記Ｂ－１７に記載の半導体装置（１）。
　［付記Ｂ－１９］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ不純物濃度を有している、付記Ｂ－１７または付記Ｂ－１８に記載の半導体装置（１）。
　［付記Ｂ－２０］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ｂ－１２、付記Ｂ－１３および付記Ｂ－１６のいずれか一項に記載の半導体装置（１）。
　［付記Ｂ－２１］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）をさらに有し、　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ｂ－１２、付記Ｂ－１３および付記Ｂ－１６のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－１］
　素子領域（９）が形成された第１主面（３）を有する平面視四角形状のチップ（２）と、
　前記素子領域（９）において第１方向（Ｘ）にストライプ状に延び、第１導電材料により形成された複数の第１導電構造（１１，５００）と、
　前記第１導電構造（１１，５００）を被覆するように前記第１主面（３）に形成された絶縁層（１３）と、
　前記絶縁層（１３）上に形成されたパッド（１５）と、
　前記パッド（１５）に電気的に接続されるように前記絶縁層（１３）上に形成され、前記チップ（２）の第１端面（５Ｂ，５Ｄ）に向かって前記第１導電構造（１１，５００）に沿う前記第１方向（Ｘ）に延びる第１部分（１７Ａ，１８Ａ）、および前記第１部分（１７Ａ，１８Ａ）から前記第１端面（５Ｂ，５Ｄ）に沿って、前記第１方向（Ｘ）に交差する第２方向（Ｙ）に延び、前記チップ（２）の角部（Ｃ）に終端部（１７Ｄ，１８Ｄ）を有する第２部分（１７Ｂ，１８Ｂ）を有する、メタル配線からなる第２導電構造（１６）と、
　前記絶縁層（１３）に被覆されるように前記第１主面（３）上に形成され、前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）の前記終端部（１７Ｄ，１８Ｄ）から前記第１端面（５Ｂ，５Ｄ）に交差する第２端面（５Ｃ）に沿って延び、前記第１導電構造（１１，５００）に電気的に接続された周囲配線構造（３４）とを含む、半導体装置（１）。
　この構成によれば、素子領域（９）および第２端面（５Ｃ）の間の領域に、メタル配線からなる第２導電構造（１６）が形成されない。そのため、素子領域（９）の外側の周縁を第２端面（５Ｃ）側に寄せて配置することにより、素子領域（９）を拡大できる。これにより、チップ（２）の全体に対する素子領域（９）の面積比を増大させることができる。ゆえに、チップ（２）の面内を有効活用でき、損失を改善できる。
　［付記Ｃ－２］
　前記周囲配線構造（３４）が、前記第１導電材料により形成されている、付記Ｃ－１に記載の半導体装置（１）。
　［付記Ｃ－３］
　前記第１導電材料が、ポリシリコンである、付記Ｃ－２に記載の半導体装置（１）。
　［付記Ｃ－４］
　前記チップ（２）の前記第１主面（３）には、前記チップ（２）の角部（Ｃ）において平面視で円弧状をなす円弧角部（１７５Ａ）を有し、前記素子領域（９）を包囲する終端領域（１７０）が形成されており、
　前記第２部分（１７Ｂ，１８Ｂ）の前記終端部（１７Ｄ，１８Ｄ）が、前記チップ（２）の角部（Ｃ）において、平面視で前記円弧角部に前記第１方向（Ｘ）に対向しないように前記第２端面（５Ｃ）側と反対側に退避している、付記Ｃ－１～付記Ｃ－３に記載の半導体装置（１）。
　［付記Ｃ－５］
　前記周囲配線構造（３４）に接続され、前記複数の前記第１導電構造（１１，５００）を横切るようにライン状に延びる複数の接続配線構造（３５）をさらに含む、付記Ｃ－１～付記Ｃ－４のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－６］
　前記周囲配線構造（３４）が、前記素子領域（９）を取り囲む環状に形成されており、
　前記接続配線構造（３５）が、前記周囲配線構造（３４）の互いに対向する部分（３４Ａ，３４Ｃ；３４Ｆ，３４Ｃ）に跨って接続されている、付記Ｃ－５に記載の半導体装置（１）。
　［付記Ｃ－７］
　前記周囲配線構造（３４）が、
　前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）の下方に形成された第１配線部分（３４Ｂ，３４Ｄ）と、
　前記第１配線部分（３４Ｂ，３４Ｄ）に接続され、前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）の前記終端部（１７Ｄ，１８Ｄ）から前記第２端面（５Ｃ）に沿って延びる第２配線部分（３４Ｃ）とを含み、
　前記接続配線構造（３５）が、前記第１配線部分（３４Ｂ，３４Ｄ）と前記第２配線部分（３４Ｃ）とを電気的に接続する、付記Ｃ－５または付記Ｃ－６に記載の半導体装置（１）。
　［付記Ｃ－８］
　前記接続配線構造（３５）が、前記第１導電材料により形成されている、付記Ｃ－５～付記Ｃ－７のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－９］
　前記接続配線構造（３５）が、前記第１主面（３）上に形成された接続配線層（１３０）を含む、付記Ｃ－５～付記Ｃ－８のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－１０］
　前記周囲配線構造（３４）が、
　前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）の下方に形成された第１配線部分（３４Ｂ，３４Ｄ）と、
　前記第１配線部分（３４Ｂ，３４Ｄ）に接続され、前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）の前記終端部（１７Ｄ，１８Ｄ）から前記第２端面（５Ｃ）に沿って延びる第２配線部分（３４Ｃ）とを含む、付記Ｃ－１～付記Ｃ－４のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－１１］
　前記第１配線部分（３４Ｂ，３４Ｄ）が第１幅（ＷＷ２，ＷＷ４）を有し、
　前記第２配線部分（３４Ｃ）が、前記第１幅（ＷＷ２，ＷＷ４）よりも狭い第２幅（ＷＷ３）を有している、付記Ｃ－７または付記Ｃ－１０に記載の半導体装置（１）。
　［付記Ｃ－１２］
　前記第２幅（ＷＷ３）が、前記第２導電構造（１６）の前記第２部分（１７Ｂ，１８Ｂ）の幅よりも狭い、請求項１１に記載の半導体装置（１）。
　［付記Ｃ－１３］
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）とをさらに含み、
　前記第１導電構造（１１，５００）が、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するゲート構造（１１，５００）を含む、付記Ｃ－１～付記Ｃ－１２のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－１４］
　前記ゲート構造（１１，５００）がトレンチゲート構造（１１）であり、前記第２導電構造（１６）がゲート配線（１６）である、付記Ｃ－１３に記載の半導体装置（１）。
　［付記Ｃ－１５］
　前記チップ（２）が、ＳｉＣチップである、付記Ｃ－１～付記Ｃ－１４のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－１６］
　前記メタル配線が、アルミニウムを含む金属により形成されている、付記Ｃ－１～付記Ｃ－１５のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－１７］
　前記ゲート構造（１１，５００）がプレーナゲート構造（５００）であり、
　前記第２導電構造（１６）がゲート配線（１６）である、付記Ｃ－１３に記載の半導体装置（１）。
　［付記Ｃ－１８］
　前記周囲配線構造（３４）に接続され、前記複数の前記第１導電構造（１１，５００）を横切るようにライン状に延びる接続配線構造（３５）をさらに含み、
　前記チップ（２）の前記第１主面（３）の表層部に形成され、前記チップ（２）の厚さ方向（Ｚ）に前記接続配線構造（３５）に対向する第２導電型の第４不純物領域（５９Ａ）を含む、付記Ｃ－１３、付記Ｃ－１４および付記Ｃ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－１９］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ深さを有している、付記Ｃ－１８に記載の半導体装置（１）。
　［付記Ｃ－２０］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ不純物濃度を有している、付記Ｃ－１８または付記Ｃ－１９に記載の半導体装置（１）。
　［付記Ｃ－２１］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ｃ－１３、付記Ｃ－１４および付記Ｃ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｃ－２２］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）をさらに有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ｃ－１３、付記Ｃ－１４および付記Ｃ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－１］
　素子領域（９）が形成された第１主面（３）を有するチップ（２）と、
　前記素子領域（９）に形成された第１導電構造（１１，５００）と、
　前記第１導電構造（１１，５００）を被覆するように第１主面（３）に形成された絶縁層（１３）と、
　前記絶縁層（１３）上に形成されたパッド（１５）と、
　前記絶縁層（１３）上に形成され、前記パッド（１５）に対して前記第１主面（３）に沿う対向方向（Ｙ）に間隔を空けて前記素子領域（９）の周縁に沿って延びるメタル配線からなる第２導電構造（１６）と、
　前記絶縁層（１３）に被覆されるように前記第１主面（３）上に形成され、前記メタル配線（１６）よりも高抵抗な材料からなり、前記第１導電構造（１１，５００）に接続された配線構造（２３０）とを含み、
　前記配線構造（２３０）は、
　前記パッド（１５）の下方と前記第２導電構造（１６）の下方との間に跨って形成され、前記パッド（１５）に電気的に接続する第１コンタクト部（２１８）および前記第２導電構造（１６）に電気的に接続する第２コンタクト部（２２０）を有する第１構造部分（２１５）と、
　前記第２導電構造（１６）の下方に配置され、前記第２導電構造（１６）に電気的に接続する第３コンタクト部（１９３）を有し、前記第１導電構造（１１，５００）に接続された第２構造部分（３４Ａ，３４Ｅ）と、
　前記第１構造部分（２１５）と前記第２構造部分（３４Ａ，３４Ｅ）とを接続する接続構造部分（２１６）とを含む、半導体装置（１）。
　この構成によれば、パッド（１５）から第１導電構造（１１，５００）への電流経路として、少なくとも、第１構造部分（２１５）、第２導電構造（１６）および第２構造部分（３４Ａ，３４Ｅ）を通って第１導電構造（１１，５００）に至る第１経路（ＲＴ１）と、第１構造部分（２１５）、接続構造部分（２１６）および第２構造部分（３４Ａ，３４Ｅ）を通って第２構造部分（３４Ａ，３４Ｅ）を通って第１導電構造（１１，５００）に至る第２経路（ＲＴ２）との２経路がある。
　メタル配線からなる第２導電構造（１６）は、接続構造部分（２１６）よりも低抵抗である。そのため、パッド（１５）から第１構造部分（２１５）に至った電流は、接続構造部分（２１６）よりも、第２導電構造（１６）に流れ易い。つまり、抵抗率の差に基づいて、第２経路（ＲＴ２）よりも第１経路（ＲＴ１）が優先的に選択される。そのため、最適な電流経路を確保できる。
　また、第１構造部分（２１５）と第２構造部分（３４Ａ，３４Ｅ）とが、接続構造部分（２１６）によって接続されている。第１構造部分（２１５）と第２構造部分（３４Ａ，３４Ｅ）とが分断されていないので、配線構造（２３０）における凹凸形状の削減を図ることができる。これにより、配線構造（２３０）において応力分布が偏ることを抑制または防止できる。
　［付記Ｄ－２］
　前記配線構造（２３０）が、前記第１導電構造（１１，５００）と同じ材料により形成されている、付記Ｄ－１に記載の半導体装置（１）。
　［付記Ｄ－３］
　前記配線構造（２３０）が、ポリシリコンにより形成されている、付記Ｄ－２に記載の半導体装置（１）。
　［付記Ｄ－４］
　前記第１構造部分（２１５）の下部（２２３）、前記第２構造部分（３４Ａ，３４Ｅ）の下部（２２５）および前記接続構造部分（２１６）の下部（２２４）が、互いに同じ深さ位置にある、付記Ｄ－１～付記Ｄ－３のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－５］
　前記配線構造（２３０）が、前記第１主面（３）上に形成された配線層を含む、付記Ｄ－１～付記Ｄ－４のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－６］
　前記接続構造部分（２１６）が、前記第１構造部分（２１５）の前記対向方向（Ｙ）の第１対向幅（ＩＦ１）と異なる、前記対向方向（Ｙ）の第２対向幅（ＩＦ２）を有する、付記Ｄ－１～付記Ｄ－５のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－７］
　前記第２対向幅（ＩＦ２）が、前記第１対向幅（ＩＦ１）と同じあるいは前記第１対向幅（ＩＦ１）よりも狭い、付記Ｄ－６に記載の半導体装置（１）。
　［付記Ｄ－８］
　前記第２コンタクト部（２２２）が、前記接続構造部分（２１６）に、前記対向方向（Ｙ）に交差する方向（Ｘ）に対向し、
　前記第１コンタクト部（２１９）が、前記接続構造部分（２１６）に、前記対向方向（Ｙ）に交差する前記方向（Ｘ）に対向していない、付記Ｄ－７に記載の半導体装置（１）。
　［付記Ｄ－９］
　前記第１コンタクト部（２１９）および前記第２コンタクト部（２２２）が、前記接続構造部分（２１６）に、前記対向方向（Ｙ）に交差する方向（Ｘ）に対向している、付記Ｄ－７に記載の半導体装置（１）。
　［付記Ｄ－１０］
　前記接続構造部分（２１６）が、前記第１構造部分（２１５）を前記対向方向（Ｙ）に交差する方向（Ｘ）に挟む一対の接続構造部分（２１６）を含む、付記Ｄ－１～９のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－１１］
　前記配線構造（２３０）が、平面視において、前記素子領域（９）の周囲を取り囲む環状に形成されている、付記Ｄ－１～付記Ｄ－１０のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－１２］
　前記配線構造（２３０）に接続され、前記複数の前記第１導電構造（１１，５００）を横切るようにライン状に延びる接続配線構造（３５）をさらに含む、付記Ｄ－１～付記Ｄ－１１のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－１３］
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）とをさらに含み、
　前記第１導電構造（１１，５００）が、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するゲート構造（１１，５００）を含む、付記Ｄ－１～付記Ｄ－１２のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－１４］
　前記ゲート構造（１１，５００）がトレンチゲート構造（１１）であり、前記第２導電構造（１６）がゲート配線（１６）である、付記Ｄ－１３に記載の半導体装置（１）。
　［付記Ｄ－１５］
　前記チップ（２）が、ＳｉＣチップである、付記Ｄ－１～付記Ｄ－１４のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－１６］
　前記メタル配線（１６）が、アルミニウムを含む金属により形成されている、付記Ｄ－１～１５のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－１７］
　前記ゲート構造（１１，５００）がプレーナゲート構造（５００）であり、
　前記第２導電構造（１６）がゲート配線（１６）である、付記Ｄ－１３に記載の半導体装置（１）。
　［付記Ｄ－１８］
　前記配線構造（２３０）に接続され、前記複数の前記第１導電構造（１１，５００）を横切るようにライン状に延びる接続配線構造（３５）をさらに含み、
　前記チップ（２）の前記第１主面（３）の表層部に形成され、前記チップ（２）の厚さ方向（Ｚ）に前記接続配線構造（３５）に対向する第２導電型の第４不純物領域（５９Ａ）を含む、付記Ｄ－１３、付記Ｄ－１４および付記Ｄ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－１９］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ深さを有している、付記Ｄ－１８に記載の半導体装置（１）。
　［付記Ｄ－２０］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ不純物濃度を有している、付記Ｄ－１８または付記Ｄ－１９に記載の半導体装置（１）。
　［付記Ｄ－２１］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ｄ－１３、付記Ｄ－１４および付記Ｄ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｄ－２２］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）をさらに有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ｄ－１３、付記Ｄ－１４および付記Ｄ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－１］
　素子領域（９）が形成された第１主面（３）を有するチップ（２）と、
　前記素子領域（９）において第１方向（Ｘ）にストライプ状に延び、第１導電材料により形成された複数の第１導電構造（１１，５００）と、
　前記複数の第１導電構造（１１，５００）の間に形成されたセル部（４６，５０３）と、
　前記第１導電構造（１１，５００）を被覆するように前記第１主面（３）に形成された絶縁層（１３）と、
　前記絶縁層（１３）上に平面視で前記素子領域（９）を取り囲むように形成され、前記第１導電材料よりも低抵抗な第２導電材料により形成された第２導電構造（１６）と、
　前記絶縁層（１３）に被覆されるように前記第１主面（３）上に形成され、前記第２導電構造（１６）から前記第１方向（Ｘ）に交差する第２方向（Ｙ）にライン状に前記セル部（４６，５０３）を横切るように延び、前記第１導電構造（１１，５００）と前記第２導電構造（１６）とを電気的に接続する複数の接続配線構造（３５）と、
　前記接続配線構造（３５）の表面に形成された第１シリサイド層（１４１）とを含む、半導体装置（１）。
　この構成によれば、複数の接続配線構造（３５）が、ストライプ状に延びるセル部（４６，５０３）を第２方向（Ｙ）にライン状に横切っている。複数の接続配線構造（３５）は、ストライプ状に延びる第１導電構造（１１，５００）に接続されて、第１導電構造（１１，５００）と第２導電構造（１６）とを電気的に接続する。
　第１導電構造（１１，５００）に複数の接続配線構造（３５）が接続されることにより、第１導電構造（１１，５００）には、第１方向（Ｘ）の複数箇所において、接続配線構造（３５）との接続部（１５１）が形成される。第２導電構造（１６）から第１導電構造（１１，５００）への信号伝達は、第２導電構造（１６）から接続配線構造（３５）を通って第１導電構造（１１，５００）の接続部（１５１）に至る経路を用いて行われる。
　第１導電構造（１１，５００）において第１方向（Ｘ）の複数箇所に形成された複数の接続部を通って信号を伝達するので、第１導電構造（１１，５００）の各部において、第２導電構造（１６）からの信号伝達距離を短縮できる。これにより、第２導電構造（１６）からの信号を第１導電構造（１１，５００）の各部に短時間で伝達できる。ゆえに、チップ（２）が大型化し、それに伴って第１導電構造（１１，５００）が第１方向（Ｘ）に長くなった場合であっても、信号遅延を抑制できる。
　また、接続配線構造（３５）の表面に第１シリサイド層（１４１）が形成されている。接続配線構造（３５）に第１シリサイド層（１４１）が形成されない場合と比較して、接続配線構造（３５）の抵抗を低減できる。ゆえに、チップ（２）が大型化した場合であっても、信号遅延を抑制できる。
　［付記Ｅ－２］
　前記第１シリサイド層（１４１）が、前記接続配線構造（３５）の上面（１３４）および側面（１３５，１３６）に形成されている、付記Ｅ－１に記載の半導体装置（１）。
　［付記Ｅ－３］
　前記第１シリサイド層（１４１）が、前記接続配線構造（３５）の上面（１３４）に形成されており、前記接続配線構造（３５）の側面（１３５，１３６）には形成されていない、付記Ｅ－１に記載の半導体装置（１）。
　［付記Ｅ－４］
　前記第１シリサイド層（１４１）が、Ｎｉシリサイド、ＴｉシリサイドおよびＷシリサイドの少なくとも一つを含む、付記Ｅ－１～付記Ｅ－３のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－５］
　前記絶縁層（１３）に被覆されるようにかつ平面視で前記素子領域（９）を取り囲むように前記第１主面（３）上に形成され、前記第１導電構造（１１，５００）に電気的に接続された周囲配線構造（３４）をさらに含み、
　前記接続配線構造（３５）が、前記周囲配線構造（３４）に接続されており、
　前記周囲配線構造（３４）の表面に形成された第２シリサイド層（１８４）をさらに含む、付記Ｅ－１～付記Ｅ－４のいずれか一項に記載の半導体装置（１）。
　また、周囲配線構造（３４）の表面に第１シリサイド層（１４１）が形成されている。周囲配線構造（３４）に第２シリサイド層（１８４）が形成されない場合と比較して、周囲配線構造（３４）の抵抗を低減できる。
　［付記Ｅ－６］
　前記第２シリサイド層（１８４）が、前記周囲配線構造（３４）の上面（１８６）および側面（１８８）に形成されている、付記Ｅ－５に記載の半導体装置（１）。
　第２シリサイド層（１８４）が、周囲配線構造（３４）の上面（１８６）および側面（１８８）の両方に形成されている周囲配線構造（３４）の上面（１８６）および側面（１８８）の一方にのみ第２シリサイド層（１８４）が形成される場合と比較して、周囲配線構造（３４）の抵抗を効果的に低減できる。
　［付記Ｅ－７］
　前記第１シリサイド層（１４１）が、Ｎｉシリサイド、ＴｉシリサイドおよびＷシリサイドの少なくとも一つを含む、付記Ｅ－５または付記Ｅ－６に記載の半導体装置（１）。
　［付記Ｅ－８］
　前記接続配線構造（３５）が、前記第１導電材料により形成されている、付記Ｅ－１～付記Ｅ－７のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－９］
　前記第１導電材料が、ポリシリコンである、付記Ｅ－８に記載の半導体装置（１）。
　［付記Ｅ－１０］
　前記接続配線構造（３５）が、前記第１主面（３）上に形成された接続配線層（１３０）を含む、付記Ｅ－１～付記Ｅ－９のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－１１］
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）とをさらに含み、
　前記第１導電構造（１１，５００）が、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するゲート構造（１１，５００）を含む、付記Ｅ－１～付記Ｅ－１０のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－１２］
　前記ゲート構造（１１，５００）がトレンチゲート構造（１１）であり、前記第２導電構造（１６）がゲート配線（１６）である、付記Ｅ－１１に記載の半導体装置（１）。
　［付記Ｅ－１３］
　前記チップ（２）が、ＳｉＣチップである、付記Ｅ－１～付記Ｅ－１２のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－１４］
　前記第２導電材料が、アルミニウムを含む金属である、付記Ｅ－１～付記Ｅ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－１５］
　前記ゲート構造（１１，５００）がプレーナゲート構造（５００）であり、
　前記第２導電構造（１６）がゲート配線（１６）である、付記Ｅ－１１に記載の半導体装置（１）。
　［付記Ｅ－１６］
　前記チップ（２）の前記第１主面（３）の表層部に形成され、前記チップ（２）の厚さ方向（Ｚ）に前記接続配線構造（３５）に対向する第２導電型の第４不純物領域（５９Ａ）を含む、付記Ｅ－１１、付記Ｅ－１２および付記Ｅ－１５のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－１７］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ深さを有している、付記Ｅ－１６に記載の半導体装置（１）。
　［付記Ｅ－１８］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ不純物濃度を有している、付記Ｅ－１６または付記Ｅ－１７に記載の半導体装置（１）。
　［付記Ｅ－１９］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ｅ－１１、付記Ｅ－１２および付記Ｅ－１５～付記Ｅ－１８のいずれか一項に記載の半導体装置（１）。
　［付記Ｅ－２０］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）をさらに有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ｅ－１１、付記Ｅ－１２および付記Ｅ－１５～付記Ｅ－１８のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－１］
　素子領域（９）が形成された第１主面（３）を有するチップ（２）と、
　前記素子領域（９）において第１方向（Ｘ）にストライプ状に延び、第１導電材料により形成された複数の第１導電構造（１１，５００）と、
　前記第１導電構造（１１，５００）と前記チップ（２）との間の下地絶縁膜（４２，５０１）と、
　前記第１導電構造（１１，５００）を被覆するように前記第１主面（３）に形成された絶縁層（１３）と、
　前記絶縁層（１３）上に平面視で前記素子領域（９）を取り囲むように形成され、前記第１導電材料よりも低抵抗な第２導電材料により形成された第２導電構造（１６）と、
　前記絶縁層（１３）に被覆されるように前記第１主面（３）上に形成され、前記第２導電構造（１６）から前記第１方向（Ｘ）に交差する第２方向（Ｙ）にライン状に前記第１導電構造（１１，５００）を横切って延び、前記第１導電構造（１１，５００）と前記第２導電構造（１６）とを電気的に接続する複数の接続配線構造（３５）とを含み、
　前記下地絶縁膜（４２，５０１）が、前記第１導電構造（１１，５００）と前記接続配線構造（３５）との接続部（１５１）において選択的に厚く形成された厚膜部（１５４，５０４）を含む、半導体装置（１）。
　この構成によれば、第１導電構造（１１，５００）と接続配線構造（３５）との接続部（１５１）の下地絶縁膜（４２，５０１）が選択的に厚くされている。そのため、第１導電構造（１１，５００）の信頼性を向上できる。
　［付記Ｆ－２］
　前記下地絶縁膜（４２，５０１）の上面が、前記第１方向（Ｘ）に沿う断面視において、前記第１主面（３）側に凸をなしている、付記Ｆ－１に記載の半導体装置（１）。
　［付記Ｆ－３］
　前記厚膜部（１５４，５０４）が、前記接続部（１５１）の下方、および前記接続部（１５１）の側方領域（１５２，１５３）の下方に形成されている、付記Ｆ－１または付記Ｆ－２に記載の半導体装置（１）。
　［付記Ｆ－４］
　前記厚膜部（１５４，５０４）が、前記下地絶縁膜（４２，５０１）において前記厚膜部（１５４，５０４）が形成されない他領域（Ｅ２）の厚さの１．５倍以上の厚さを有している、付記Ｆ－１～付記Ｆ－３に記載の半導体装置（１）。
　［付記Ｆ－５］
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）とをさらに含み、
　前記第１導電構造（１１，５００）が、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するゲート構造（１１，５００）を含む、付記Ｆ－１～付記Ｆ－４のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－６］
　前記ゲート構造（１１，５００）がトレンチゲート構造（１１）であり、前記第２導電構造（１６）がゲート配線（１６）である、付記Ｆ－５に記載の半導体装置（１）。
　［付記Ｆ－７］
　前記トレンチゲート構造（１１）が、前記第１主面（３）から前記第３不純物領域（５５）および前記第２不純物領域（４０）を通って前記第１不純物領域（７）に達するトレンチ（４１）を含み、
　前記下地絶縁膜（４２，５０１）が、前記トレンチ（４１）の内面に形成されたトレンチ絶縁膜（４２）を含む、付記Ｆ－６に記載の半導体装置（１）。
　［付記Ｆ－８］
　前記接続配線構造（３５）が、前記第１主面（３）上に形成された接続配線層（１３０）を含み、
　前記接続配線層（１３０）が、前記トレンチ絶縁膜（４２）を介して前記トレンチ（４１）に埋設された埋設体（４３）に接する、付記Ｆ－７に記載の半導体装置（１）。
　［付記Ｆ－９］
　前記厚膜部（１５４，５０４）の上方の前記埋設体（４３）の上面高さが、前記下地絶縁膜（４２，５０１）において前記厚膜部（１５４，５０４）が形成されない他領域（Ｅ２）の上方の前記埋設体（４３）の上面高さよりも上方に位置している、付記Ｆ－８に記載の半導体装置（１）。
　［付記Ｆ－１０］
　前記接続配線構造（３５）が、前記第１導電材料により形成されている、付記Ｆ－１～付記Ｆ－９のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－１１］
　前記第１導電材料が、ポリシリコンである、付記Ｆ－１～付記Ｆ－１０のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－１２］
　前記チップ（２）の前記第１主面（３）の表層部に形成され、前記チップ（２）の厚さ方向（Ｚ）に前記接続配線構造（３５）に対向する第２導電型の第４不純物領域（５９Ａ）をさらに含む、付記Ｆ－５～付記Ｆ－９のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－１３］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ深さを有している、付記Ｆ－１２に記載の半導体装置（１）。
　［付記Ｆ－１４］
　前記チップ（２）が、ＳｉＣチップである、付記Ｆ－１～付記Ｆ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－１５］
　前記第２導電材料が、アルミニウムを含む金属である、付記Ｆ－１～付記Ｆ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－１６］
　前記ゲート構造（１１，５００）がプレーナゲート構造（５００）であり、
　前記第２導電構造（１６）がゲート配線（１６）である、付記Ｆ－５～付記Ｆ－９、付記Ｆ－１２および付記Ｆ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－１７］
　前記第４不純物領域（５９Ａ）が、前記第２不純物領域（４０）と同じ不純物濃度を有している、付記Ｆ－１２または付記Ｆ－１３に記載の半導体装置（１）。
　［付記Ｆ－１８］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ｆ－５～付記Ｆ－９、付記Ｆ－１２および付記Ｆ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｆ－１９］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）をさらに有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ｆ－５～付記Ｆ－９、付記Ｆ－１２および付記Ｆ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－１］
　素子領域（９）が形成された第１主面（３）を有するチップ（２）と、
　前記素子領域（９）において第１方向（Ｘ）にストライプ状に延び、第１導電材料により形成された複数の第１トレンチ構造（１１）と、
　前記素子領域（９）において前記複数の第１トレンチ構造（１１）の外側に配置され、前記第１トレンチ構造（１１）に並んで延びる第１ダミートレンチ構造（９２）と、
　前記第１ダミートレンチ構造（９２）の途中において前記第１トレンチ構造（１１）に並んで延び、前記第１ダミートレンチ構造（９２）とは電気的に分離された第２ダミートレンチ構造（９３，９３Ａ）とを含む、半導体装置（１）。
　この構成によれば、第１ダミートレンチ構造（９２）の途中において、第１トレンチ構造（１１）に並んで延び、かつ第１ダミートレンチ構造（９２）とは電気的に分離された第２ダミートレンチ構造（９３，９３Ａ）が配置されている。
　仮に、第１ダミートレンチ構造（９２）が第１方向（Ｘ）の途中で分断されており、かつ第２ダミートレンチ構造（９３，９３Ａ）が形成されていない場合、第１ダミートレンチ構造（９２）の途中の周囲において電界集中の抑制を図ることができず、耐圧が著しく低下した領域が形成されるおそれがある。
　第２ダミートレンチ構造（９３，９３Ａ）の耐圧が高い場合、第１ダミートレンチ構造９２の途中に、第２ダミートレンチ構造（９３，９３Ａ）を形成することにより、第１ダミートレンチ構造（９２）の途中の周囲において電界集中の抑制を図ることができ、この周囲に耐圧が著しく低下した領域が形成されるのを削減できる。これにより、素子領域（９）において複数の第１トレンチ構造（１１）の外側において、耐圧が著しく低下した領域を削減できる。
　［付記Ｇ－２］
　前記第２ダミートレンチ構造（９３Ａ）が、前記第１方向（Ｘ）に交差する第２方向（Ｙ）に間隔を空けて形成された複数の第２ダミートレンチ構造（９３Ａ）を含み、
　前記複数の第２ダミートレンチ構造（９３Ａ）の終端部（１０６，１０７）が、前記第１方向（Ｘ）に関し揃っている、付記Ｇ－１に記載の半導体装置（１）。
　［付記Ｇ－３］
　前記複数の第２ダミートレンチ構造（９３Ａ）の長さが互いに同じである、付記Ｇ－２に記載の半導体装置（１）。
　［付記Ｇ－４］
　前記第２ダミートレンチ構造（９３Ａ）の終端部（１０６，１０７）と前記第１ダミートレンチ構造（９２）との前記第１方向（Ｘ）の間隔（Ｉ１）が、隣り合う前記複数の第２ダミートレンチ構造（９３Ａ）の前記第２方向（Ｙ）の間隔（ＰＴ３）よりも狭い、付記Ｇ－２または付記Ｇ－３に記載の半導体装置（１）。
　［付記Ｇ－５］
　前記第１ダミートレンチ構造（９２）が、電位が付与されないフローティングトレンチ構造である、付記Ｇ－１～付記Ｇ－４のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－６］
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）と、
　前記チップ（２）の前記第１主面（３）の表層部に形成された第２導電型の第４不純物領域（８４）とを含み、
　前記第２ダミートレンチ構造（９３Ａ）が、前記第４不純物領域（８４）に形成されたダミートレンチ（１１０）と、前記ダミートレンチ（１１０）の内面に形成されたダミー絶縁膜（１１１）と、前記ダミー絶縁膜（１１１）を介して前記ダミートレンチ（１１０）に埋設されたダミー埋設体（１１２）とを含み、
　前記第１トレンチ構造（１１）が、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するトレンチゲート構造（１１）を含む、付記Ｇ－１～付記Ｇ－５のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－７］
　前記ダミートレンチ（１１０）の底部に形成された第２導電型の電界緩和層（１１３）をさらに含む、付記Ｇ－６に記載の半導体装置（１）。
　［付記Ｇ－８］
　前記トレンチゲート構造（１１）が、前記第１主面（３）から前記第３不純物領域（５５）および前記第２不純物領域（４０）を通って前記第１不純物領域（７）に達するトレンチ（４１）と、前記トレンチ（４１）の内面に形成されたトレンチ絶縁膜（４２）と、前記トレンチ絶縁膜（４２）を介して前記トレンチ（４１）に埋設された埋設体（４３）とを含む、付記Ｇ－６または付記Ｇ－７に記載の半導体装置（１）。
　［付記Ｇ－９］
　前記第１方向（Ｘ）に交差する第２方向（Ｙ）にライン状に前記複数の前記第１トレンチ構造（１１）を横切るように延び、前記第１トレンチ構造（１１）に接続された接続配線構造（３５）をさらに含み、
　前記第２ダミートレンチ構造（９３Ａ）が前記接続配線構造（３５）に接続されている、付記Ｇ－１～付記Ｇ－８のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－１０］
　前記接続配線構造（３５）が、前記第２ダミートレンチ構造（９３Ａ）を横切るように延びている、付記Ｇ－９に記載の半導体装置（１）。
　［付記Ｇ－１１］
　前記接続配線構造（３５）が、前記第１主面（３）上に形成された接続配線層（１３０）を含む、付記Ｇ－９または付記Ｇ－１０に記載の半導体装置（１）。
　［付記Ｇ－１２］
　前記接続配線構造（３５）が、ゲート配線（１６）に電気的に接続されている、付記Ｇ－９～付記Ｇ－１１のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－１３］
　前記接続配線構造（３５）が、前記第１導電材料により形成されている、付記Ｇ－９～付記Ｇ－１２のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－１４］
　前記第１導電材料が、ポリシリコンである、付記Ｇ－１～付記Ｇ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－１５］
　前記チップ（２）が、ＳｉＣチップである、付記Ｇ－１～付記Ｇ－１４のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－１６］
　前記第４不純物領域（８４）は、前記第２不純物領域（４０）と同じ深さを有している、付記Ｇ－６～付記Ｇ－８のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－１７］
　前記第４不純物領域（８４）は、前記第２不純物領域（４０）と同じ不純物濃度を有している、付記Ｇ－６～付記Ｇ－８および付記Ｇ－１６のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－１８］
　前記ゲート配線（１６）が、アルミニウムを含む金属により形成されている、付記Ｇ－１２に記載の半導体装置（１）。
　［付記Ｇ－１９］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ｇ－６～付記Ｇ－８、付記Ｇ－１６および付記Ｇ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｇ－２０］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面をさらに有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ｇ－６～付記Ｇ－８、付記Ｇ－１６および付記Ｇ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－１］
　素子領域（９）が形成された第１主面（３）を有するチップ（２）と、
　前記素子領域（９）において第１方向（Ｘ）にストライプ状に延び、第１導電材料により形成された複数の第１トレンチ構造（１１）と、
　前記素子領域（９）において前記複数の第１トレンチ構造（１１）の外側に配置され、前記第１トレンチ構造（１１）に並んで延びる第１ダミートレンチ構造（９２）と、
　前記第１ダミートレンチ構造（９２）の途中において前記第１トレンチ構造（１１）に並んで延び、前記第１ダミートレンチ構造（９２）とは電気的に分離された第２ダミートレンチ構造（９３Ａ）であって、前記第１方向（Ｘ）に交差する第２方向（Ｙ）に間隔を空けて形成された複数の第２ダミートレンチ構造（９３Ａ）とを含み、
　前記複数の第２ダミートレンチ構造（９３Ａ）の終端部（２４３，２４４，２４５，２４６）が、前記第１方向（Ｘ）に関しずれて配置されている、半導体装置（１）。
　この構成によれば、第１ダミートレンチ構造（９２）の途中において、第１トレンチ構造（１１）に並んで延び、かつ第１ダミートレンチ構造（９２）とは電気的に分離された第２ダミートレンチ構造（９３Ａ）が配置されている。
　仮に、第１ダミートレンチ構造（９２）が第１方向（Ｘ）の途中で分断されており、かつ第２ダミートレンチ構造（９３Ａ）が形成されていない場合、第１ダミートレンチ構造（９２）の途中の周囲において電界集中の抑制を図ることができず、耐圧が著しく低下した領域が形成されるおそれがある。
　第２ダミートレンチ構造（９３Ａ）の耐圧が高い場合、第１ダミートレンチ構造９２の途中に、第２ダミートレンチ構造（９３Ａ）を形成することにより、第１ダミートレンチ構造（９２）の途中の周囲において電界集中の抑制を図ることができ、この周囲に耐圧が著しく低下した領域が形成されるのを削減できる。これにより、素子領域（９）において複数の第１トレンチ構造（１１）の外側において、耐圧が著しく低下した領域を削減できる。
　また、複数の第２ダミートレンチ構造（９３Ａ）の端部（２４３，２４４，２４５，２４６）が、第１方向（Ｘ）に関しずれて配置されている。そのため、第２ダミートレンチ構造（９３Ａ）の端部（２４３，２４４，２４５，２４６）の周囲に、耐圧が著しく低下している領域が形成されない。これにより、素子領域（９）において複数の第１トレンチ構造（１１）の外側において、耐圧が著しく低下した領域をより効果的に削減できる。
　［付記Ｈ－２］
　前記第２ダミートレンチ構造（９３Ａ）の長さが、前記第１方向（Ｘ）に隣り合う前記第２ダミートレンチ構造（９３Ａ）の長さと異なっている、付記Ｈ－１に記載の半導体装置（１）。
　［付記Ｈ－３］
　前記第２ダミートレンチ構造（９３Ａ）の終端部（２４３，２４４）が、前記第２方向（Ｙ）に隣り合う前記第２ダミートレンチ構造（２４２）の終端部（２４５，２４６）と前記第１方向（Ｘ）に関しずれており、
　１つの前記第２ダミートレンチ構造（２４１）を挟んで前記第２方向（Ｙ）に対向する２つの前記第２ダミートレンチ構造（２４２）の終端部（２４５，２４６）が、前記第１方向（Ｘ）に関し互いに揃っている、付記Ｈ－１または付記Ｈ－２に記載の半導体装置（１）。
　［付記Ｈ－４］
　前記第２ダミートレンチ構造（９３Ａ）の終端部（２４３，２４４，２４５，２４６）と前記第１ダミートレンチ構造（９２）との前記第１方向（Ｘ）の間隔（Ｉ３）が、隣り合う前記複数の第２ダミートレンチ構造（９３Ａ）の前記第２方向（Ｙ）の間隔（ＰＴ３）よりも狭い、付記Ｈ－１～付記Ｈ－３のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－５］
　前記第１ダミートレンチ構造（９２）が、電位が付与されないフローティングトレンチ構造である、付記Ｈ－１～付記Ｈ－４のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－６］
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）と、
　前記チップ（２）の前記第１主面（３）の表層部に形成された第２導電型の第４不純物領域（５９Ａ）とを含み、
　前記第２ダミートレンチ構造（９３Ａ）が、前記第４不純物領域（５９Ａ）に形成されたダミートレンチ（１１０）と、前記ダミートレンチ（１１０）の内面に形成されたダミー絶縁膜（１１１）と、前記ダミー絶縁膜を介して前記ダミートレンチ（１１０）に埋設されたダミー埋設体（１１２）とを含み、
　前記第１トレンチ構造（１１）が、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するトレンチゲート構造（１１）を含む、付記Ｈ－１～付記Ｈ－５のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－７］
　前記ダミートレンチ（１１０）の底部に形成された第２導電型の電界緩和層（１１３）をさらに含む、付記Ｈ－６に記載の半導体装置（１）。
　［付記Ｈ－８］
　前記トレンチゲート構造（１１）が、前記第１主面（３）から前記第３不純物領域（５５）および前記第２不純物領域（４０）を通って前記第１不純物領域（７）に達するトレンチ（４１）と、前記トレンチ（４１）の内面に形成されたトレンチ絶縁膜（４２）と、前記トレンチ絶縁膜（４２）を介して前記トレンチ（４１）に埋設された埋設体（４３）とを含む、付記Ｈ－６または付記Ｈ－７に記載の半導体装置（１）。
　［付記Ｈ－９］
　前記第２方向（Ｙ）にライン状に前記複数の前記第１トレンチ構造（１１）を横切るように延び、前記第１トレンチ構造（１１）に接続された接続配線構造（３５）をさらに含み、
　前記第２ダミートレンチ構造（９３Ａ）が前記接続配線構造（３５）に接続されている、付記Ｈ－１～付記Ｈ－８のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－１０］
　前記接続配線構造（３５）が、前記第２ダミートレンチ構造（９３Ａ）を横切るように延びている、付記Ｈ－９に記載の半導体装置（１）。
　［付記Ｈ－１１］
　前記接続配線構造（３５）が、前記第１主面（３）上に形成された接続配線層（１３０）を含む、付記Ｈ－９または付記Ｈ－１０に記載の半導体装置（１）。
　［付記Ｈ－１２］
　前記接続配線構造（３５）が、ゲート配線（１６）に接続されている、付記Ｈ－９または付記Ｈ－１０～付記Ｈ－１１のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－１３］
　前記接続配線構造（３５）が、前記第１導電材料により形成されている、付記Ｈ－９～付記Ｈ－１２のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－１４］
　前記第１導電材料が、ポリシリコンである、付記Ｈ－１～付記Ｈ－１３のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－１５］
　前記チップ（２）が、ＳｉＣチップである、付記Ｈ－１～付記Ｈ－１４のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－１６］
　前記第４不純物領域（５９Ａ）は、前記第２不純物領域（４０）と同じ深さを有している、付記Ｈ－６～付記Ｈ－８のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－１７］
　前記第４不純物領域（５９Ａ）は、前記第２不純物領域（４０）と同じ不純物濃度を有している、付記Ｈ－６～付記Ｈ－８および付記Ｈ－１６のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－１８］
　前記ゲート配線（１６）が、アルミニウムを含む金属により形成されている、付記Ｈ－１２に記載の半導体装置（１）。
　［付記Ｈ－１９］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ｈ－６～付記Ｈ－８、付記Ｈ－１６および付記Ｈ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｈ－２０］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）をさらに有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ｈ－６～付記Ｈ－８、付記Ｈ－１６および付記Ｈ－１７のいずれか一項に記載の半導体装置（１）。
　［付記Ｉ－１］
　素子領域（９）が形成された第１主面（３）を有するチップ（２）と、
　前記素子領域（９）において第１方向（Ｘ）にストライプ状に延び、第１導電材料により形成された複数の第１導電構造（１１，５００）と、
　前記第１導電構造（１１，５００）と前記チップ（２）との間の下地絶縁膜（４２，５０１）と、
　前記チップ（２）に形成された第１導電型の第１不純物領域（７）と、
　前記第１不純物領域（７）の前記第１主面（３）側の表層部に形成された第２導電型の第２不純物領域（４０）と、
　前記第１主面（３）の表層部に形成され、前記第２不純物領域（４０）よりも第２導電型の不純物濃度の高い高濃度領域（２５０，５１０）とを含み、
　前記下地絶縁膜（４２，５０１）が、前記高濃度領域（２５０，５１０）を被覆する部分において選択的に厚くされている、半導体装置（１）。
　この構成によれば、高濃度領域（２５０，５１０）を被覆する下地絶縁膜（４２，５０１）が選択的に厚くされている。
　第２導電型の高濃度領域（２５０，５１０）では、第２導電型の不純物が高濃度に導入されているため、材料の結晶性が低下するおそれがある。高濃度領域（２５０，５１０）において結晶性が低下すると、高濃度領域（２５０，５１０）を被覆する下地絶縁膜（４２，５０１）の耐久性に影響を及ぼす可能性がある。
　この構成によれば、高濃度領域（２５０，５１０）を被覆する下地絶縁膜（４２，５０１）が選択的に厚くされている。そのため、下地絶縁膜（４２，５０１）の耐久性を向上させることができ、第１導電構造（１１，５００）において、絶縁性に関する信頼性を向上できる。
　［付記Ｉ－２］
　前記第２不純物領域（４０）の前記第１主面（３）側の表層部に形成された第１導電型の第３不純物領域（５５）をさらに含み、
　前記第１導電構造（１１，５００）は、前記第２不純物領域（４０）に対向し、前記第２不純物領域（４０）にチャネルを形成するゲート構造（１１，５００）を含む、付記Ｉ－１に記載の半導体装置（１）。
　［付記Ｉ－３］
　前記下地絶縁膜（４２，５０１）が、前記高濃度領域（２５０，５１０）を被覆する部分に形成された第１厚膜部（２５４，５１４）を含み、
　前記第１厚膜部（２５４，５１４）が、前記第２不純物領域（４０）にチャネルが形成されるチャネル区間（５６）に対応するチャネル対応領域（４１Ｃ，５０９Ｃ）に形成されていない、付記Ｉ－２に記載の半導体装置（１）。
　［付記Ｉ－４］
　前記ゲート構造（１１，５００）がトレンチゲート構造（１１）であり、
　前記トレンチゲート構造（１１）が、前記第１主面（３）から前記第３不純物領域（５５）および前記第２不純物領域（４０）を通って前記第１不純物領域（７）に達するトレンチを含み、
　前記下地絶縁膜（４２，５０１）が、前記トレンチ（４１）の内面に形成されたトレンチ絶縁膜（４２）を含む、付記Ｉ－２または付記Ｉ－３に記載の半導体装置（１）。
　［付記Ｉ－５］
　前記トレンチ絶縁膜（４２）が、前記高濃度領域（２５０）を被覆する第１厚膜部（２５４）と、前記第１厚膜部（２５４）よりも薄く、前記高濃度領域（２５０）を被覆しない薄膜部（１５５）を含み、
　前記薄膜部（１５５）が、前記第２不純物領域（４０）にチャネルが形成されるチャネル区間（５６）に対応しない非チャネル対応領域（４１Ｈ，５０９Ｈ）に形成されている、付記Ｉ－４に記載の半導体装置（１）。
　［付記Ｉ－６］
　前記トレンチゲート構造（１１）が、前記トレンチ絶縁膜（４２）を挟んで前記トレンチ（４１）内に埋設された埋設体（４３）をさらに含み、
　前記埋設体（４３）のうち前記第１厚膜部（２５４）に接する部分の上面高さが、前記埋設体のうち前記薄膜部（１５５）に接する部分の上面高さよりも高い、付記Ｉ－５に記載の半導体装置（１）。
　［付記Ｉ－７］
　前記第１厚膜部（２５４）が、前記薄膜部（１５５）の厚さの１．５倍以上の厚さを有している、付記Ｉ－５または付記Ｉ－６に記載の半導体装置（１）。
　［付記Ｉ－８］
　前記高濃度領域（２５０）が、前記トレンチ（４１）の底面に露出する第１高濃度層（５４ａ）を含み、
　前記第１厚膜部（２５４）が、前記第１高濃度層（５４ａ）を被覆する第１厚膜（２６１）を含む、付記Ｉ－５～付記Ｉ－７のいずれか一項に記載の半導体装置（１）。
　［付記Ｉ－９］
　前記高濃度領域（２５０）が、前記トレンチ（４１）の側面（４４）に露出する第２高濃度層（６２）をさらに含み、
　前記第１厚膜部（２５４）が、前記第２高濃度層（６２）を被覆する第２厚膜（２６２）をさらに含む、付記Ｉ－８に記載の半導体装置（１）。
　［付記Ｉ－１０］
　前記第１高濃度層（５４ａ）および前記第２高濃度層（６２）が、互いに同じ濃度である、付記Ｉ－９に記載の半導体装置（１）。
　［付記Ｉ－１１］
　前記下地絶縁膜（４２，５０１）の上面が、前記第１厚膜部（２５４，５１４）において、前記第１方向（Ｘ）に沿う断面視において、前記第１主面（３）側に凸をなしている、付記Ｉ－３および付記Ｉ－５～付記Ｉ－１０のいずれか一項に記載の半導体装置（１）。
　［付記Ｉ－１２］
　前記第１厚膜部（２５４，５１４）が、前記高濃度領域（２５０，５１０）を被覆する第１膜部分（２７１，５２１）と、前記高濃度領域（２５０，５１０）に前記第１方向（Ｘ）に隣接する領域を被覆する第２膜部分（２７２，５２２）とを含む、付記Ｉ－３および付記Ｉ－５～付記Ｉ－１１のいずれか一項に記載の半導体装置（１）。
　［付記Ｉ－１３］
　前記第１導電構造（１１，５００）を被覆するように前記第１主面（３）に形成された絶縁層（１３）と、
　前記絶縁層（１３）上に平面視で前記素子領域（９）を取り囲むように形成され、前記第１導電材料よりも低抵抗な第２導電材料により形成された第２導電構造（１１）と、
　前記絶縁層（１３）に被覆されるように前記第１主面（３）上に形成され、前記第２導電構造（１１）から前記第１方向（Ｘ）に交差する第２方向（Ｙ）にライン状に前記第１導電構造（１１，５００）を横切って延び、前記第１導電構造（１１，５００）と前記第２導電構造（１１）とを電気的に接続する複数の接続配線構造（３５）とを含み、
　前記下地絶縁膜（４２，５０１）が、前記第１導電構造（１１，５００）と前記接続配線構造（３５）との接続部（１５１）において選択的に厚く形成された第２厚膜部（１５４，５０４）をさらに含む、付記Ｉ－３および付記Ｉ－５～付記Ｉ－１２のいずれか一項に記載の半導体装置（１）。
　［付記Ｉ－１４］
　前記第１厚膜部（２５４，５１４）が、前記第２厚膜部（１５４，５０４）と同じ厚さを有している、付記Ｉ－１３に記載の半導体装置（１）。
　［付記Ｉ－１５］
　前記チップ（２）が、ＳｉＣチップである、付記Ｉ－１～付記Ｉ－１４のいずれか一項に記載の半導体装置（１）。
　［付記Ｉ－１６］
　前記接続配線構造（３５）が、前記第１導電材料により形成されている、付記Ｉ－１３に記載の半導体装置（１）。
　［付記Ｉ－１７］
　前記第１導電材料が、ポリシリコンである、付記Ｉ－１～付記Ｉ－１６のいずれか一項に記載の半導体装置（１）。
　［付記Ｉ－１８］
　前記ゲート構造（１６）がプレーナゲート構造（５００）である、付記Ｉ－２または付記Ｉ－３に記載の半導体装置（１）。
　［付記Ｉ－１９］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）を有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（４０）により形成されたボディ領域（４０）と、
　前記第３不純物領域（５５）により形成されたソース領域（５５）とをさらに含む、付記Ｉ－２～付記Ｉ－９のいずれか一項に記載の半導体装置（１）。
　［付記Ｉ－２０］
　前記チップ（２）が、前記第１主面（３）の反対側の第２主面（４）をさらに有し、
　前記第１不純物領域（７）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（４００）と、
　前記第２不純物領域（４０）により形成されたベース領域（４０１）と、
　前記第３不純物領域（５５）により形成されたエミッタ領域（４０２）とをさらに含む、付記Ｉ－２～付記Ｉ－９のいずれか一項に記載の半導体装置（１）。
１　　　　　：半導体装置
２　　　　　：チップ
３　　　　　：第１主面
４　　　　　：第２主面
５Ａ　　　　：第１側面
５Ｂ　　　　：第２側面
５Ｃ　　　　：第３側面
５Ｄ　　　　：第４側面
６　　　　　：ベース層
７　　　　　：半導体層（第１不純物領域）
８　　　　　：ドリフト領域
９　　　　　：活性領域（素子領域）
１０　　　　：外周領域
１１　　　　：トレンチゲート構造（第１導電構造、第１トレンチ構造、ゲート構造）
１１Ａ　　　：終端部（第１位置における部分）
１１Ｍ　　　：中間部（第２位置における部分）
１３　　　　：絶縁層
１５　　　　：ゲートパッド（パッド）
１５Ａ　　　：第１周縁
１５Ｂ　　　：第２周縁
１５Ｃ　　　：第３周縁
１５Ｄ　　　：第４周縁
１６　　　　：ゲート配線（第２導電構造）
１６Ａ　　　：接続配線
１７　　　　：第１ゲート配線
１７Ａ　　　：第１部分
１７Ｂ　　　：第２部分
１７Ｃ　　　：第１接続部
１７Ｄ　　　：終端部
１７Ｅ　　　：第１終端部
１７Ｆ　　　：帯状部
１７Ｇ　　　：帯状部
１８　　　　：第２ゲート配線
１８Ａ　　　：第１部分
１８Ｂ　　　：第２部分
１８Ｃ　　　：接続部分
１８Ｄ　　　：終端部
１８Ｅ　　　：第２終端部
１８Ｆ　　　：帯状部
１８Ｇ　　　：帯状部
１９　　　　：第３ゲート配線
２０　　　　：ソースパッド
２１　　　　：第１ソースパッド
２２　　　　：第２ソースパッド
２３　　　　：ソース配線
２４　　　　：ドレインパッド
２５　　　　：アッパー絶縁膜
２６　　　　：ゲートパッド開口
２７　　　　：第１ソースパッド開口
２８　　　　：第２ソースパッド開口
３３　　　　：ポリシリコン配線層
３４　　　　：周囲配線構造
３４Ａ　　　：第１構造（第２構造部分、互いに対向する部分）
３４Ｂ　　　：第２構造（第１配線部分）
３４Ｃ　　　：第３構造（第２配線部分、互いに対向する部分）
３４Ｄ　　　：第４構造（第１配線部分）
３４Ｅ　　　：第５構造（第２構造部分）
３４Ｆ　　　：第６構造（互いに対向する部分）
３５　　　　：接続配線構造
３５Ａ　　　：第１接続配線構造
３５Ｂ　　　：第２接続配線構造
３５Ｃ　　　：第３接続配線構造
３５Ｄ　　　：第４接続配線構造
３５Ｅ　　　：第５接続配線構造
３５Ｆ　　　：第６接続配線構造
３５Ｇ　　　：第７接続配線構造
３５Ｈ　　　：第８接続配線構造
３６　　　　：フィールド領域
３８　　　　：抵抗配線構造
３９　　　　：配線構造
４０　　　　：ボディ領域（第２不純物領域）
４１　　　　：トレンチ（第１トレンチ）
４１Ｃ　　　：チャネル対応領域
４１Ｈ　　　：非チャネル対応領域
４２　　　　：トレンチ絶縁膜（下地絶縁膜）
４２ａ　　　：底部絶縁膜
４３　　　　：埋設体
４３ａ　　　：上面
４３ｂ　　　：下面
４４　　　　：側面
４５　　　　：底面
４５Ａ　　　：円弧角部
４６　　　　：メサ部（セル部）
４７　　　　：上面
４８　　　　：リセス
５１　　　　：第１電界緩和層
５２　　　　：側面
５３　　　　：第１層
５４　　　　：第２層
５４ａ　　　：上層
５４ｂ　　　：下層
５５　　　　：ソース領域（第３不純物領域）
５６　　　　：チャネル区間
５７　　　　：第１コンタクト領域
５７Ａ　　　：対向コンタクト領域
５７Ｂ　　　：非対向部分
５７Ｃ　　　：対向部分
５８　　　　：第１ボディ部
５９　　　　：第２ボディ部
５９Ａ　　　：対向ボディ部（第４不純物領域）
５９Ｂ　　　：非対向部分
５９Ｃ　　　：対向部分
６０　　　　：第１境界面
６１　　　　：第２境界面
６２　　　　：第２コンタクト領域
６３　　　　：第１層間絶縁層
６４　　　　：上部エッジ
６５　　　　：上面
６６　　　　：バリア層
６７　　　　：本体層
８０　　　　：ダミー形成領域
８１　　　　：第１ダミー形成領域
８２　　　　：第２ダミー形成領域
８３　　　　：第１高濃度ｐ領域
８４　　　　：第３ボディ部（第４不純物領域）
８６　　　　：第４コンタクト領域
９０　　　　：ダミー構造
９１　　　　：第１ダミー構造
９２　　　　：第１ダミートレンチ構造
９３　　　　：第２ダミートレンチ構造
９３Ａ　　　：第２ダミートレンチ構造
９４　　　　：第１ダミー帯状構造
９５　　　　：周囲配線層
９６　　　　：第１メサ部
１００　　　：第１ダミートレンチ
１０１　　　：第１ダミー絶縁膜
１０２　　　：第１ダミー埋設体
１０３　　　：第２電界緩和層
１０４　　　：第３層
１０５　　　：第４層
１０５ａ　　：上層
１０５ｂ　　：上層
１０６　　　：第１終端部
１０７　　　：第２終端部
１０８　　　：第３メサ部
１０９　　　：第２メサ部
１１０　　　：第２ダミートレンチ（ダミートレンチ）
１１１　　　：第２ダミー絶縁膜（ダミー絶縁膜）
１１２　　　：第２ダミー埋設体（ダミー埋設体）
１１３　　　：第３電界緩和層（電界緩和層）
１１４　　　：第５層
１１５　　　：第６層
１１５ａ　　：上層
１１５ｂ　　：上層
１２１　　　：第１ダミーリセス
１２２　　　：第１ダミー層間絶縁層
１２３　　　：第２ダミーリセス
１２４　　　：第２ダミー層間絶縁層
１３０　　　：接続配線層
１３１　　　：第１絶縁膜
１３２　　　：コンタクト穴
１３３　　　：下面
１３４　　　：上面
１３５　　　：第１側面（側面）
１３６　　　：第２側面（側面）
１３７　　　：第１コンタクト
１３８　　　：下領域
１３８ｂ　　：第２周縁
１３９　　　：第１側方領域
１４０　　　：第２側方領域
１４０ａ　　：外縁
１４１　　　：第１シリサイド層
１４２　　　：第１被覆層
１４３　　　：第２被覆層
１４４　　　：第３被覆層
１４５　　　：第２層間絶縁層
１４６　　　：被覆部
１４７　　　：第１張出部
１４８　　　：第２張出部
１５１　　　：接続部
１５２　　　：第１接続側方領域（側方領域）
１５３　　　：第２接続側方領域（側方領域）
１５４　　　：厚膜部（第２厚膜部）
１５４Ａ　　：第１膜
１５４Ｂ　　：第２膜
１５５　　　：薄膜部
１５５Ａ　　：第１薄膜
１５５Ｂ　　：第２薄膜
１５６　　　：第１ベース絶縁膜
１５７　　　：ハードマスク
１５８　　　：第２ベース絶縁膜
１７０　　　：アウターボディ領域
１７５　　　：終端領域
１７５Ａ　　：円弧角部
１７６　　　：オーバラップ領域
１７７　　　：第２高濃度ｐ領域
１７８　　　：第３高濃度ｐ領域
１７９　　　：第２絶縁膜
１８０　　　：第３層間絶縁層
１８１　　　：上配線層
１８２　　　：下配線層
１８４　　　：第２シリサイド層
１８５　　　：厚膜
１８６　　　：薄膜
１８７Ａ　　：上面
１８７Ｂ　　：内側面
１８７Ｃ　　：外側面
１８８　　　：ゲート開口
１９０　　　：アウター開口
１９１　　　：第１接続電極部
１９２　　　：第２接続電極部
１９３　　　：コンタクト部
１９４　　　：接続配線部
１９５　　　：周囲配線層
１９６　　　：バリア層
１９７　　　：本体層
２０１　　　：第２ダミー構造
２０２　　　：第３ダミートレンチ構造
２０６　　　：第７終端部
２０７　　　：第８終端部
２０８　　　：第６メサ部
２０９　　　：第７メサ部
２１０　　　：抵抗配線層
２１１　　　：第３シリサイド層
２１２　　　：上面
２１３　　　：外側面
２１５　　　：第１構造部分
２１５Ａ　　：外縁
２１６　　　：接続構造部分
２１７　　　：第１コンタクト開口
２１８　　　：第３接続電極部
２１９　　　：第１コンタクト部
２２０　　　：第２コンタクト開口
２２１　　　：第４接続電極部
２２２　　　：第２コンタクト部
２２３　　　：下面
２２４　　　：下面
２２５　　　：下面
２３０　　　：配線構造
２４１　　　：長トレンチ構造
２４２　　　：短トレンチ構造
２４３　　　：第３終端部（終端部）
２４４　　　：第４終端部（終端部）
２４５　　　：第５終端部（終端部）
２４６　　　：第６終端部（終端部）
２４８　　　：第４メサ部
２４９　　　：第５メサ部
２５０　　　：高濃度領域
２５４　　　：第１厚膜部（高濃度領域を被覆する部分）
２５４Ａ　　：第１膜
２５４Ｂ　　：第２膜
２５４Ｃ　　：端部
２５６　　　：第１ベース絶縁膜
２５７　　　：ハードマスク
２５８　　　：第２ベース絶縁膜
２６１　　　：第１厚膜
２６２　　　：第２厚膜
２７１　　　：第１膜部分
２７２　　　：第２膜部分
２７３　　　：厚膜形成領域
２７４　　　：非厚膜形成領域
３００　　　：トレンチ配線構造
３０１　　　：トレンチ
３０２　　　：絶縁膜
３０３　　　：導電体
３０４　　　：トレンチ型周囲配線
４００　　　：コレクタ領域
４０１　　　：ベース領域
４０２　　　：エミッタ領域
５００　　　：プレーナゲート構造
５０１　　　：絶縁膜
５０２　　　：ゲート電極
５０３　　　：セル部
５０４　　　：厚膜部
５０５　　　：薄膜部
５０６　　　：接続部
５０９Ｃ　　：チャネル対応領域
５０９Ｈ　　：非チャネル対応領域
５１０　　　：高濃度領域
５１４　　　：第１厚膜部（高濃度領域を被覆する部分）
５２１　　　：第３膜部分
５２２　　　：第４膜部分
５２３　　　：厚膜形成領域
５２４　　　：非厚膜形成領域
Ｂ１　　　　：第１境界
Ｂ２　　　　：第２境界
Ｂ３　　　　：第３境界
Ｂ４　　　　：第４境界
ＢＤ１　　　：第１ボディ深さ
ＢＤ２　　　：第２ボディ深さ
ＢＴ１　　　：第１ボディ厚さ
ＢＴ２　　　：第２ボディ厚さ
Ｃ　　　　　：角部
ＤＲ１　　　：第１緩和深さ
ＤＲ２　　　：第２緩和深さ
ＤＲ３　　　：第３緩和深さ
ＤＴ１　　　：トレンチ深さ
ＤＴ２　　　：トレンチ深さ
ＤＴ３　　　：トレンチ深さ
Ｅ１　　　　：接続領域
Ｅ２　　　　：他領域
Ｉ１　　　　：間隔（第１ダミートレンチ構造との第１方向の間隔）
Ｉ２　　　　：間隔
Ｉ３　　　　：間隔
Ｉ１０　　　：間隔
Ｉ１１　　　：間隔
Ｉ１２　　　：間隔
Ｉ１３　　　：間隔
Ｉ１４　　　：間隔
Ｉ１５　　　：間隔
Ｉ１６　　　：間隔
Ｉ１７　　　：間隔
Ｉ１８　　　：間隔
ＩＡ　　　　：第１間隔
ＩＢ　　　　：第２間隔
ＩＣ　　　　：第３間隔
ＩＦ１　　　：第１対向幅
ＩＦ２　　　：第２対向幅
Ｌ１　　　　：第１トレンチ長
Ｌ２　　　　：第２トレンチ長
Ｌ３　　　　：第３トレンチ長
Ｌ１１　　　：抵抗長
ＬＢ　　　　：長さ
ＬＣ　　　　：長さ
Ｐ１　　　　：第１外縁位置（第１位置）
Ｐ２　　　　：第２外縁位置（第１位置）
Ｐ３　　　　：ゲートパッド位置（第３位置）
ＰＭ　　　　：中間位置（第２位置）
ＰＴ１　　　：トレンチピッチ
ＰＴ２　　　：トレンチピッチ
ＰＴ３　　　：トレンチピッチ（間隔）
ＰＴ４　　　：トレンチピッチ
Ｒ１　　　　：領域
ＲＴ１　　　：第１経路
ＲＴ２　　　：第２経路
Ｓ１　　　　：第１段差
Ｓ２　　　　：第２段差
Ｓ３　　　　：第３段差
Ｓ４　　　　：第４段差
Ｓ５　　　　：第５段差
Ｓ６　　　　：第６段差
ＳＴ１　　　：ソース厚さ
Ｔ１　　　　：厚さ
Ｔ２　　　　：厚さ
Ｔ３　　　　：接続厚さ（厚さ）
Ｔ４　　　　：厚さ
Ｔ５　　　　：厚さ
Ｔ６　　　　：厚さ
Ｔ１１　　　：厚さ
Ｔ１２　　　：厚さ
Ｔ１３　　　：厚さ
Ｔ２１　　　：厚さ
Ｔ２２　　　：厚さ
Ｔ２３　　　：厚さ
ＴＡ　　　　：周囲厚さ
ＴＣ　　　　：接続厚さ
ＴＲ　　　　：抵抗厚さ
Ｔｒ　　　　：トランジスタ構造
Ｗ１　　　　：第１幅
ＷＦ１　　　：第１対向距離
ＷＦ２　　　：第２対向距離
ＷＲ１　　　：第１緩和幅
ＷＲ２　　　：第２緩和幅
ＷＲ３　　　：第３緩和幅
ＷＴ１　　　：トレンチ幅
ＷＴ２　　　：トレンチ幅
ＷＴ３　　　：トレンチ幅
ＷＴ４　　　：トレンチ幅
ＷＷ１　　　：第１配線幅
ＷＷ２　　　：第２配線幅（第１幅）
ＷＷ３　　　：第３配線幅（第２幅）
ＷＷ４　　　：第４配線幅（第１幅）
Ｘ　　　　　：第１方向
Ｙ　　　　　：第２方向
Ｚ　　　　　：鉛直方向
 

Claims (15)

  1. 　素子領域が形成された第１主面を有するチップと、
    　前記素子領域において第１方向にストライプ状に延び、第１導電材料により形成された複数の第１導電構造と、
    　前記第１導電構造と前記チップとの間の下地絶縁膜と、
    　前記チップに形成された第１導電型の第１不純物領域と、
    　前記第１不純物領域の前記第１主面側の表層部に形成された第２導電型の第２不純物領域と、
    　前記第１主面の表層部に形成され、前記第２不純物領域よりも第２導電型の不純物濃度の高い高濃度領域とを含み、
    　前記下地絶縁膜が、前記高濃度領域を被覆する部分において選択的に厚くされている、半導体装置。
  2. 　前記第２不純物領域の前記第１主面側の表層部に形成された第１導電型の第３不純物領域をさらに含み、
    　前記第１導電構造は、前記第２不純物領域に対向し、前記第２不純物領域にチャネルを形成するゲート構造を含む、請求項１に記載の半導体装置。
  3. 　前記下地絶縁膜が、前記高濃度領域を被覆する部分に形成された第１厚膜部を含み、
    　前記第１厚膜部が、前記第２不純物領域にチャネルが形成されるチャネル区間に対応するチャネル対応領域に形成されていない、請求項２に記載の半導体装置。
  4. 　前記ゲート構造がトレンチゲート構造であり、
    　前記トレンチゲート構造が、前記第１主面から前記第３不純物領域および前記第２不純物領域を通って前記第１不純物領域に達するトレンチを含み、
    　前記下地絶縁膜が、前記トレンチの内面に形成されたトレンチ絶縁膜を含む、請求項２または３に記載の半導体装置。
  5. 　前記トレンチ絶縁膜が、前記高濃度領域を被覆する第１厚膜部と、前記第１厚膜部よりも薄く、前記高濃度領域を被覆しない薄膜部を含み、
    　前記薄膜部が、前記第２不純物領域にチャネルが形成されるチャネル区間に対応しない非チャネル対応領域に形成されている、請求項４に記載の半導体装置。
  6. 　前記トレンチゲート構造が、前記トレンチ絶縁膜を挟んで前記トレンチ内に埋設された埋設体をさらに含み、
    　前記埋設体のうち前記第１厚膜部に接する部分の上面高さが、前記埋設体のうち前記薄膜部に接する部分の上面高さよりも高い、請求項５に記載の半導体装置。
  7. 　前記第１厚膜部が、前記薄膜部の厚さの１．５倍以上の厚さを有している、請求項５または６に記載の半導体装置。
  8. 　前記高濃度領域が、前記トレンチの底面に露出する第１高濃度層を含み、
    　前記第１厚膜部が、前記第１高濃度層を被覆する第１厚膜を含む、請求項５～７のいずれか一項に記載の半導体装置。
  9. 　前記高濃度領域が、前記トレンチの側面に露出する第２高濃度層をさらに含み、
    　前記第１厚膜部が、前記第２高濃度層を被覆する第２厚膜をさらに含む、請求項８に記載の半導体装置。
  10. 　前記第１高濃度層および前記第２高濃度層が、互いに同じ濃度である、請求項９に記載の半導体装置。
  11. 　前記下地絶縁膜の上面が、前記第１厚膜部において、前記第１方向に沿う断面視において、前記第１主面側に凸をなしている、請求項３および５～１０のいずれか一項に記載の半導体装置。
  12. 　前記第１厚膜部が、前記高濃度領域を被覆する第１膜部分と、前記高濃度領域に前記第１方向に隣接する領域を被覆する第２膜部分とを含む、請求項３および５～１１のいずれか一項に記載の半導体装置。
  13. 　前記第１導電構造を被覆するように前記第１主面に形成された絶縁層と、
    　前記絶縁層上に平面視で前記素子領域を取り囲むように形成され、前記第１導電材料よりも低抵抗な第２導電材料により形成された第２導電構造と、
    　前記絶縁層に被覆されるように前記第１主面上に形成され、前記第２導電構造から前記第１方向に交差する第２方向にライン状に前記第１導電構造を横切って延び、前記第１導電構造と前記第２導電構造とを電気的に接続する複数の接続配線構造とを含み、
    　前記下地絶縁膜が、前記第１導電構造と前記接続配線構造との接続部において選択的に厚く形成された第２厚膜部をさらに含む、請求項３および５～１２のいずれか一項に記載の半導体装置。
  14. 　前記第１厚膜部が、前記第２厚膜部と同じ厚さを有している、請求項１３に記載の半導体装置。
  15. 　前記チップが、ＳｉＣチップである、請求項１～１４のいずれか一項に記載の半導体装置。
     
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