WO2025154240A1 - 固体撮像装置 - Google Patents

固体撮像装置

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WO2025154240A1
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transistor
capacitor
light receiving
receiving element
floating diffusion
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雄介 大塚
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • This disclosure relates to a solid-state imaging device.
  • a floating diffusion layer is typically placed in each pixel to temporarily maintain the signal converted by the light-receiving element and propagate it to the gate of the amplifying transistor in the pixel's output stage.
  • a capacitance for holding the signal is connected to this floating diffusion layer, and one end of this capacitance is connected to the gate of the amplifying transistor by metal wiring.
  • a solid-state imaging device includes a light receiving element, a transfer transistor, a capacitor, an amplifying transistor, and a floating diffusion layer.
  • the transfer transistor transfers a signal output from the light receiving element.
  • the capacitor has one end connected to the light receiving element via the transfer transistor and the other end connected to a negative power supply voltage, converting the charge output from the light receiving element into a voltage and storing the voltage.
  • the amplifying transistor has a gate to which a voltage from the capacitor is applied, and outputs a signal according to the voltage.
  • the floating diffusion layer includes one end of the capacitor and the gate of the amplifying transistor, and is formed of an electrode integrated with the one end of the capacitor and the gate of the amplifying transistor.
  • the light receiving element may be formed on the same substrate as the capacitor, the amplifying transistor, and the floating diffusion layer.
  • the light receiving element may be formed on a substrate different from that on which the capacitor, the amplifying transistor, and the floating diffusion layer are formed.
  • the other end of the capacitor and the channel formation region of the amplifying transistor may be separated by an oxide film.
  • FIG. 1 is a block diagram showing a schematic diagram of a portion of the configuration of a solid-state imaging device according to one embodiment.
  • the solid-state imaging device 1 includes a pixel array 10, a control circuit 12, a first scanning circuit 14, a second scanning circuit 16, and a signal processing circuit 18.
  • the solid-state imaging device 1 may also include a power supply circuit and the like for appropriately controlling each of the components.
  • the solid-state imaging device 1 is a device that outputs a signal based on light irradiated to a pixel 100 in the pixel array 10.
  • the control circuit 12 is a circuit that controls the light reception in the pixel array 10 and the output from the pixel array 10.
  • the control circuit 12 performs drive control to output from appropriate pixels 100 at appropriate timing, for example, by sending control signals to the first scanning circuit 14 and the second scanning circuit 16.
  • the first scanning circuit 14 is a circuit that selects pixels 100 that belong to a line along a first direction among the pixels 100.
  • the first scanning circuit 14 performs control so that the pixels 100 that belong to the same line can be driven, for example, by control lines 140 arranged along the line.
  • the second scanning circuit 16 is a circuit that drives the pixels 100 that belong to a column along the second direction of the pixels 100.
  • the second scanning circuit 16 outputs signals from each pixel 100 at the appropriate timing by, for example, controlling the pixels that belong to a line that the first scanning circuit 14 has selected and made drivable via the control lines 160 arranged along the column.
  • the pixel 100 outputs a signal based on the intensity of the light received via the signal line 180 at an appropriate timing to the signal processing circuit 18 through drive control via the first scanning circuit 14 and the second scanning circuit 16.
  • the signal output from the signal processing circuitry 18 is output via appropriate circuitry and stored.
  • the signal output from the signal processing circuitry 18 may be converted into a suitable format for further processing or viewing and output via an image processing circuit.
  • the metal wiring can be formed using materials such as, but not limited to, Cu, Au, W, Ti, or composite materials of these.
  • Figure 4 shows a cross-sectional view of the well region taken along line A-A in Figure 3.
  • Capacitor C1 and amplifying transistor AMP are formed on the same substrate.
  • top and bottom are sometimes used, but these terms indicate directions in the figure and do not necessarily indicate top and bottom in terms of the use or process of the device.
  • the configuration in FIG. 4 and the configuration in FIG. 5 can be appropriately selected depending on conditions such as circuit layout constraints, process constraints, and relationships with other element configurations in the circuit.
  • the solid-state imaging device 1 can be formed with the floating diffusion layer FD region integrated as one end of the capacitor C1 and the gate electrode of the amplifying transistor AMP without including metal wiring.
  • this electrode it is sufficient to place one poly gate in the floating diffusion layer FD, and by eliminating the metal wiring, it is possible to improve area efficiency. By not including metal wiring, it is also possible to prevent the effects of unnecessary coupling to the floating node.
  • the reset transistor RST and the transfer transistor TR can be arranged to connect the floating diffusion layer FD region to the capacitor C1 and the polygate of the amplifying transistor AMP via metal wiring 212.
  • the reset transistor RST and the transfer transistor TR are shown as gate electrodes forming, for example, the respective transistors. Appropriate voltages are applied to these gate electrodes via contacts (not shown) as above.
  • the metal wiring 212 is a metal wiring that connects the contact electrically connected to the output of the light receiving element P via the transfer transistor TR, as shown by the diagonal lines, with the electrodes of the capacitor C1 and the amplifier transistor AMP.
  • the floating diffusion layer FD can include an area between the transfer transistor TR and the reset transistor RST, and an area that shares the electrodes of the capacitor C1 and the amplifier transistor AMP.
  • FIG. 7 is a plan view showing a schematic example of a configuration on a substrate including a floating diffusion layer according to one embodiment.
  • the light receiving element P and the pixel circuit may be formed on different semiconductor substrates.
  • FIG. 8 is a schematic diagram showing an example of a semiconductor substrate formed by stacking.
  • the sensor section of the solid-state imaging device 1 can be formed, for example, as a stacked laminate substrate 30.
  • the capacitance of the capacitor C1 can be increased and the effect of 1/f noise in the amplifying transistor AMP can be reduced.
  • the configuration between one electrode of capacitor C2, which appropriately holds the voltage applied to the gate of offset transistor OFG, and the gate electrode of offset transistor OFG can be configured in the same manner as the relationship between one electrode of capacitor C1 and the gate electrode of amplifying transistor AMP described in each of the above embodiments.
  • this integrally formed electrode can be, for example, an electrode that does not include metal wiring formed from polysilicon or the like. In this case, it is also possible to simultaneously reduce 1/f noise in the offset transistor OFG and improve the capacitance density of the capacitor C2.
  • a gate oxide film of the amplification transistor is thinner than a gate oxide film of another transistor connected to the floating diffusion layer;
  • a solid-state imaging device according to any one of (1) to (4).
  • a solid-state imaging device according to any one of (1) to (5).
  • the other end of the capacitor and a channel formation region of the amplification transistor are formed by a p-type semiconductor layer formed on an n-type well region;
  • a solid-state imaging device according to any one of (1) to (7).

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Abstract

［課題］素子間をメタル配線以外で接続して画素の構成を最適化する。 ［解決手段］固体撮像装置は、受光素子と、転送トランジスタと、キャパシタと、増幅トランジスタと、浮遊拡散層と、を備える。前記転送トランジスタは、前記受光素子の出力する信号を転送する。前記キャパシタは、一端が前記受光素子と前記転送トランジスタを介して接続され、他端が負側電源電圧と接続され、前記受光素子から出力される電荷を電圧に変換して蓄積する。前記増幅トランジスタは、ゲートに前記キャパシタによる電圧が印加され、当該電圧に応じた信号を出力する。前記浮遊拡散層は、前記キャパシタの一端と、前記増幅トランジスタのゲートとを含み、前記キャパシタの一端及び前記増幅トランジスタのゲートと一体とした電極で形成されている。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) を用いるイメージセンサにおいては、画素において受光素子において変換された信号を一時的に維持し、画素の出力段の増幅トランジスタのゲートへと伝播するために浮遊拡散層が配置されることが一般的である。この浮遊拡散層には信号を保持するための容量が接続され、この容量の一端と、増幅トランジスタのゲートとがメタル配線により接続される。
　しかしながら、この容量の一端と増幅トランジスタのゲートとをそれぞれ形成するポリシリコンが分割されるため、ゲート間における分離領域のための空間が必要となり、回路面積が増大する、配線層におけるメタル配線のためのレイアウトスペースが必要となる、又は、周囲のノードとのカップリングが発生する蓋然性がある、といった課題がある。
特開2008-041689号公報
　そこで、本開示の実施形態が解決しようとする限定されない課題の1つは、素子間をメタル配線以外で接続して画素の構成を最適化し、又は、画素からの出力精度を向上させることである。本開示の実施形態により解決しようとする課題は、さらに限定されないいくつかの例として、実施形態において記載した効果に対応する課題、とすることもできる。すなわち、本開示の実施形態の説明において記載された効果のうち任意の少なくとも1つに対応する課題を本開示における解決しようとする課題とすることができる。
　一実施形態によれば、固体撮像装置は、受光素子と、転送トランジスタと、キャパシタと、増幅トランジスタと、浮遊拡散層と、を備える。
　前記転送トランジスタは、前記受光素子の出力する信号を転送する。
　前記キャパシタは、一端が前記受光素子と前記転送トランジスタを介して接続され、他端が負側電源電圧と接続され、前記受光素子から出力される電荷を電圧に変換して蓄積する。
　前記増幅トランジスタは、ゲートに前記キャパシタによる電圧が印加され、当該電圧に応じた信号を出力する。
　前記浮遊拡散層は、前記キャパシタの一端と、前記増幅トランジスタのゲートとを含み、前記キャパシタの一端及び前記増幅トランジスタのゲートと一体とした電極で形成されている。
　前記浮遊拡散層は、メタル配線を含まなくてもよい。
　前記受光素子は、前記キャパシタ、前記増幅トランジスタ及び前記浮遊拡散層と同じ基板上に形成されてもよい。
　前記受光素子は、前記キャパシタ、前記増幅トランジスタ及び前記浮遊拡散層と異なる基板上に形成されてもよい。
　前記増幅トランジスタのゲート酸化膜は、前記浮遊拡散層に接続される他のトランジスタのゲート酸化膜よりも薄膜であってもよい。
　前記キャパシタの他端と、前記増幅トランジスタのチャネル形成領域とは、酸化膜により分離されていてもよい。
　前記キャパシタの他端と、前記増幅トランジスタのチャネル形成領域とは、不純物が注入された絶縁領域により分離されていてもよい。
　前記キャパシタの他端及び前記増幅トランジスタのチャネル形成領域は、p型のウェル領域上に形成されたn型の半導体層により形成されていてもよい。
　前記キャパシタの他端及び前記増幅トランジスタのチャネル形成領域は、n型のウェル領域上に形成されたp型の半導体層により形成されていてもよい。
　一実施形態によれば、固体撮像装置は、受光素子と、転送トランジスタと、浮遊拡散層と、増幅トランジスタと、オフセットトランジスタと、キャパシタと、を備える。
　前記転送トランジスタは、前記受光素子からの信号を転送する。
　前記浮遊拡散層は、前記受光素子と前記転送トランジスタを介して接続され、前記受光素子から出力される信号を電圧に変換して蓄積する。
　前記増幅トランジスタは、ゲートが前記浮遊拡散層と接続され、当該電圧に応じた信号を出力する。
　前記オフセットトランジスタは、前記受光素子と接続され、前記受光素子の端子の電荷あふれを制御する。
　前記キャパシタは、一端が前記オフセットトランジスタのゲートに接続され、他端が負側電源電圧と接続され、前記一端が前記オフセットトランジスタのゲートと一体とした電極として形成されている。
一実施形態に係る固体撮像装置の一例を模式的に示すブロック図。 一実施形態に係る画素の一例を模式的に示す回路図。 一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す平面図。 一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す断面図。 一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す断面図。 一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す平面図。 一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す平面図。 一実施形態に係る異なる基板を用いる構成の概略を示す図。 一実施形態に係る異なる基板上の構成の一例を模式的に示す断面図。 一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す断面図。 一実施形態に係る応用例を示す図。 一実施形態に係る応用例における平面図。
　以下、図面を参照して本開示における実施形態の説明をする。図面は、説明のために用いるものであり、実際の装置における各部の構成の形状、サイズ、又は、他の構成とのサイズの比等が図に示されている通りである必要はない。また、図面は、簡略化して書かれているため、図に書かれている以外にも実装上必要な構成は、適切に備えるものとする。
　図1は、一実施形態に係る固体撮像装置の構成の一部を模式的に示すブロック図である。固体撮像装置 1 は、画素アレイ 10 と、制御回路 12 と、第1走査回路 14 と、第2走査回路 16 と、信号処理回路 18 と、を備える。固体撮像装置 1 は、この他にそれぞれの構成要素を適切に制御するための電源回路等を備えることができる。固体撮像装置 1 は、画素アレイ 10 内の画素 100 に照射された光に基づいた信号を出力する装置である。
　画素アレイ 10 は、画素 100 が2次元のアレイ状に配置される領域である。画素 100 は、少なくとも受光素子と、受光素子に照射された光の強度に基づいた信号を出力する画素回路と、を備える。画素 100 は、画素アレイ 10 内において、第1方向 (例えば、ライン方向) 及び第1方向に交わる第2方向 (例えば、カラム方向) に沿ってアレイ状に配置される。
　制御回路 12 は、画素アレイ 10 における受光及び画素アレイ 10 からの出力を制御する回路である。制御回路 12 は、例えば、第1走査回路 14 及び第2走査回路 16 に制御信号を送信することで、適切なタイミングで適切な画素 100 からの出力をする駆動制御をする。
　第1走査回路 14 は、画素 100 における第1方向に沿ったラインに属する画素 100 を選択する回路である。第1走査回路 14 は、例えば、ラインに沿って配置される制御線 140 により、同一のラインに属する画素 100 が駆動可能となる制御をする。
　第2走査回路 16 は、画素 100 における第2方向に沿ったカラムに属する画素 100 を駆動する回路である。第2走査回路 16 は、例えば、第1走査回路 14 が選択して駆動可能にしているラインに属する画素を、カラムに沿って配置される制御線 160 を介して制御することで、それぞれの画素 100 からの信号を適切なタイミングで出力する。
　画素 100 は、第1走査回路 14 及び第2走査回路 16 を介した駆動制御により、適切なタイミングで信号線 180 を介して受光した光の強度に基づいた信号を信号処理回路 18 へと出力する。
　信号処理回路 18 は、それぞれの画素 100 から出力された信号を適切な形式の信号へと変換して出力する回路である。信号処理回路 18 は、例えば、アナログ－デジタル変換器 (ADC: Analog to Digital Converter) を備えることができる。ADCは、画素 100 ごとに備えられてもよいし、画素アレイ 10 の所定領域に属する画素 100 ごとに備えられてもよいし、又は、カラムごとに備えられてもよい。信号処理回路 18 は、この他に、例えば、出力するデジタル信号が画像信号となるような変換する回路を備えることができる。
　信号処理回路 18 から出力された信号は、適切な回路を介して出力、格納される。限定されない例として、信号処理回路 18 から出力された信号は、画像処理回路を介して後続の処理又は閲覧をするのに適した形式へと変換されて出力される。
　図2は、一実施形態に係る画素 100 の限定されない一例を示すブロック図である。画素 100 の構成は、浮遊拡散層 FD におけるキャパシタ C1 から増幅トランジスタ AMP のゲートについての接続以外は、任意の他の構成要素を備えることができる。すなわち、イメージセンサにおける画素として、画素 100 は、この図に示されない構成要素を備えることを排除するものではない。
　それぞれの電源電圧線には、それぞれの素子が適切に駆動するための電源電圧が加えられる。少なくとも一部の電源電圧線は、接地電圧を印加する電源電圧線出会ってもよい。
　受光素子 P は、電源電圧線 VPD と転送トランジスタ TR との間に接続される。受光素子 P は、画素 100 における受光をする領域であり、例えば、フォトダイオードであってもよい。受光素子 P は、光を受光すると、光電変換をすることで、この光の強度に基づいたアナログの電荷信号を出力する。受光素子 P は、種々のカラーフィルタ等の受光する波長帯域を制限するフィルタをそれぞれに備えていてもよい。
　転送トランジスタ TR は、受光素子 P と浮遊拡散層 FD の間に接続される。転送トランジスタ TR は、ゲートには制御線 160 が接続され、第2走査回路 16 からの駆動信号に基づいて駆動し、受光素子 P から出力される信号を浮遊拡散層 FD へと転送するトランジスタである。
　キャパシタ C1 は、浮遊拡散層 FD と負側の電源電圧線 VSS との間に接続される。キャパシタ C1 は、転送トランジスタ TR を介して出力される電荷を電圧に変換して浮遊拡散層 FD へと蓄積するとともに、浮遊拡散層 FD の電位を保持する容量である。本開示においては、特に、キャパシタ C1 の一端 (図面上側の端子) が浮遊拡散層 FD の一部として構成される。
　浮遊拡散層 FD は、転送トランジスタ TR と増幅トランジスタ AMP との間に接続される領域である。浮遊拡散層 FD は、受光素子 P から出力される信号に基づいた電位を保持する拡散領域である。浮遊拡散層 FD は、保持している電位を増幅トランジスタ AMP のゲートに印加する。
　リセットトランジスタ RST は、浮遊拡散層 FD と正側の電源電圧線 VDD との間に接続される。浮遊拡散層 FD の電位をリセットするためのトランジスタである。リセットトランジスタ RST は、適切なタイミングでオンすることで、浮遊拡散層 FD の電位をリセットする。
　増幅トランジスタ AMP は、ゲートが浮遊拡散層 FD に接続される。増幅トランジスタ AMP は、浮遊拡散層 FD によってゲートに印加されている電圧及び電源電圧線 VDD から印加されるドレイン (又はソース) の電圧に基づいた電流を出力する。換言すると、増幅トランジスタ AMP は、浮遊拡散層 FD 、すなわち、受光素子 P から出力される信号の大きさに基づいた信号を増幅して出力する。
　選択トランジスタ SEL は、増幅トランジスタ AMP と信号線 180 との間に接続される。選択トランジスタ SEL は、ゲートには制御線 140 が接続され、第1走査回路 14 からの選択信号に基づいた駆動し、増幅トランジスタ AMP から出力される信号を適切なタイミングで信号線 180 を介して信号処理回路 18 へと出力する。
　図2は、一般的な構成の画素 100 であるが、本開示においては、例えば、点線で示す領域である浮遊拡散層 FD の形成について特徴を有する。換言すると、異なる構成を有する画素回路であっても、浮遊拡散層と出力トランジスタ (増幅トランジスタ) との関係性が同様の画素回路に、本開示のそれぞれの実施形態を適用することができる。以下に、浮遊拡散層 FD の形成について説明する。
　本開示におけるそれぞれの半導体装置は、それぞれの素子、配線等において適切な材料を用いることができる。
　半導体層 (酸化膜含む) は、限定されない例として、Si、InGaAs、InP、SiC、SiO2といった材料を用いて形成することができる。イオンを注入する場合、注入するイオンは、導電型に応じて、限定されない例として、F、P、C、N、Ge、Asといったイオンを用いることができる。
　また、メタル配線は、限定されない例として、Cu、Au、W、Tiといった材料やこれらを合成した材料を用いて形成することができる。
　もちろん、上記に示した以外の元素、化合物、結晶等を用いることを排除するものではない。
　(第1実施形態)
　図3は、一実施形態に係る画素 100 、特に浮遊拡散層 FD に係る領域についての構成を示す平面図である。
　図３において、矩形に囲まれたXの領域は、コンタクトを示す。このコンタクトを介して、適切な電圧が印加されたり、信号を伝達したりする。選択トランジスタ SEL についてコンタクトが示されていないが、必要に応じてコンタクトが備えられて選択トランジスタ SEL のゲートにも適切な電圧が印加される。
　図３において点線で囲まれた領域は、ウェル領域を共通する領域である。この点線で囲まれる領域において、キャパシタ C1 、増幅トランジスタ AMP 及び選択トランジスタ SEL は、共通するウェル領域内に形成される。キャパシタ C1 の一端と増幅トランジスタ AMP のゲートとして動作する電極は、メタル配線を含まずに一体として形成することができる。
　例えば、キャパシタ C1 は、ウェル領域と、当該ウェル領域と隔離して形成される電極、図においてFDで示される電極により容量を形成する。例えば、増幅トランジスタ AMP は、ウェル領域上に形成されるn型又はp型のMOSFETとして形成される。例えば、選択トランジスタ SEL は、ウェル領域上に形成される増幅トランジスタ AMP と同じ導電型のMOSFETとして形成される。
　図4は、ウェル領域における図3のA-A断面図を示す図である。キャパシタ C1 及び増幅トランジスタ AMP は、同一の基板上に形成される。以下の説明において上面、下面という表現を用いることがあるが、これらの表現は、図における方向を示すものであり、必ずしも装置の使用状況、プロセス状況においての上下を表すものではない。
　ウェル領域 200 は、基板上に形成されるウェル領域であり、増幅トランジスタ AMP の導電型によりその導電型が決定される。以下において、ウェル領域 200 がp型であり増幅トランジスタ AMP がn型MOSFETであるとして説明するが、これに限定されず、ウェル領域 200 がn型であり、増幅トランジスタ AMP がp型MOSFETであってもよい。
　素子分離膜 202 は、ウェル領域 200 の上面において選択的に形成される絶縁領域であり、キャパシタ C1 と増幅トランジスタ AMP の素子領域を分離する分離膜として形成される。この素子分離膜 202 によりウェル領域 200 の所定面において、キャパシタ C1 の他端であるチャネル領域 204 と、増幅トランジスタ AMP のチャネルを形成するチャネル領域 206 とが分離される。
　素子分離膜 202 は、ウェル領域 200 の上面において選択的に形成される絶縁膜であってもよい。素子分離膜 202 は、例えば、ウェル領域 200 の上面を選択的にエッチングし、酸化膜等の絶縁膜をエッチングした箇所に形成することにより形成されてもよい。
　図５は、図４の別の例に係る断面図である。素子分離膜 202 は、ウェル領域 200 の上面において選択的に形成される不純物ドープ領域であってもよい。素子分離膜 202 は、例えば、ウェル領域 200 の上面に選択的にイオンが注入されることにより形成されてもよい。この場合、素子分離膜 202 は、図４のように絶縁領域ではなく、ウェル領域 200 に対して適切な導電型となるような半導体層により形成される。
　図4における構成と、図5における構成とは、回路レイアウト上における制約、プロセスにおける制約、回路における他の素子構成との関係といった条件により適宜適切に選択することが可能である。
　チャネル領域 204 は、キャパシタ C1 の他端として動作する領域であり、例えば、ウェル領域 200 の上面において適切な導電型となるようにイオンが注入されることにより形成される。
　チャネル領域 206 は、増幅トランジスタ AMP のチャネル領域として動作する領域であり、例えば、ウェル領域 200 の上面において適切な導電型となるようにイオンが注入されることにより形成される。電極 210 に電圧が印加されると、チャネル領域 206 において図面手前側と奥側との間にチャネルが形成され、ドレインとソースが電気的に接続され、キャリアを伝播する。
　ゲート絶縁膜 208 は、基板上において、素子分離膜 202 、チャネル領域 204 及びチャネル領域 206 の上面に形成される絶縁膜であり、ゲートを構成する電極と、それぞれの素子とのチャネル領域とを電気的に隔離するための領域である。ゲート絶縁膜 208 は、素子分離膜 202 、チャネル領域 204 及びチャネル領域 206 の形成が完了した後に、絶縁膜、例えば、酸化膜をそれらの上面に形成することで形成されてもよい。
　電極 210 は、下面がゲート絶縁膜 208 の上面に接するように形成される電極である。この電極 210 は、例えば、キャパシタ C1 の他端であるチャネル領域 204 と組み合わせて容量を形成し、また、増幅トランジスタ AMP のチャネル領域 206 にチャネルを形成するためのゲート電極として動作する。
　電極 210 は、限定されない一例として、ポリシリコンで形成されてもよい。本実施形態において、電極 210 は、メタル配線を含まずに、キャパシタ C1 の一端と、増幅トランジスタ AMP のゲート電極として一体として形成される。
　このように電極 210 を形成することで、浮遊拡散層 FD として動作する電極 210 は、メタル配線を含まずに、キャパシタ C1 及び増幅トランジスタ AMP に共通する電極として一体として形成される。
　以上のように本実施形態によれば、固体撮像装置 1 は、浮遊拡散層 FD の領域をキャパシタ C1 の一端及び増幅トランジスタ AMP のゲート電極として一体として、メタル配線を含まない状態で形成することができる。この電極の形成により、浮遊拡散層 FD におけるポリゲートを1つ配置すればよく、メタル配線をなくすことで、面積効率を向上させることができる。メタル配線を含まないことで、浮遊ノードへの不要なカップリングの影響を防ぐこともできる。
　また、浮遊拡散層 FD においてメタル配線を有する場合には、ポリゲート電極とメタル配線とを接続するためのコンタクトが必要となるが、一体として形成することでこのコンタクトを排除することができる。さらに、ゲートが複数ある場合と比較して、ゲート電極の個数を1つとすることができる。また、寄生容量の低減と配線スペースの確保に加えて、ゲートとゲートとの間の空間が不要であるため、レイアウト効率を向上することもできる。
　(第2実施形態)
　図6は、一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す平面図である。画素 100 において、受光素子 P と、画素回路とは、同じ半導体基板上に形成されてもよい。
　リセットトランジスタ RST 及び転送トランジスタ TR は、メタル配線 212 を介して、浮遊拡散層 FD の領域をキャパシタ C1 及び増幅トランジスタ AMP のポリゲートと接続するように配置することができる。上面図において、リセットトランジスタ RST 、転送トランジスタ TR は、例えば、それぞれのトランジスタを形成するゲート電極として示される。これらのゲート電極には、上記と同様に図示しないコンタクトを介して適切な電圧が印加される。
　メタル配線 212 は、斜線で示されるように、受光素子 P の出力と転送トランジスタ TR を介して電気的に接続されるコンタクトと、キャパシタ C1 及び増幅トランジスタ AMP における電極を接続するメタル配線である。浮遊拡散層 FD は、転送トランジスタ TR とリセットトランジスタ RST の間と、キャパシタ C1 及び増幅トランジスタ AMP の電極を共有する領域と、を含むことができる。
　受光素子 P から出力された信号は、転送トランジスタ TR を介して適切なタイミングで浮遊拡散層 FD に転送され、キャパシタ C1 において電圧に変換されて、増幅トランジスタ AMP のゲートに印加される。浮遊拡散層 FD は、リセットトランジスタ RST により適切なタイミングで初期化される。
　このように、受光素子 P と、浮遊拡散層 FD を含む画素回路とは、同一の基板上に形成されることができる。
　(第3実施形態)
　図7は、一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す平面図である。画素 100 において、受光素子 P と、画素回路とは、異なる半導体基板上に形成されてもよい。
　リセットトランジスタ RST 及び転送トランジスタ TR の構成は、上記の第2実施形態と同様である。メタル配線 212 を介して、転送トランジスタ TR 及びリセットトランジスタ RST 間の浮遊拡散領域と、キャパシタ C1 及び増幅トランジスタ AMP の電極を形成する浮遊拡散領域とが電気的に接続される。
　コンタクト接続領域 SN は、異なる基板に備えられる受光素子 P からの信号を伝播するためのコンタクトと、画素回路が備えられる基板とを接続する領域である。このコンタクト接続領域 SN を介して画素回路とは異なる基板から送信された信号を、転送トランジスタ TR により適切なタイミングにおいて浮遊拡散領域に転送することで、上記の実施形態と同様の動作を実現することができる。
　図8は、積層されて形成される半導体基板の一例を模式的に示す図である。固体撮像装置 1 のセンサ部は、例えば、積層された積層基板 30 として形成されることができる。
　積層基板 30 は、第1基板 32 と、第2基板 34 とを積層して形成される。第1基板 32 と第2基板 34 は、例えば、CoC (Chip on Chip) 、CoW (Chip on Wafer) 、WoW (Wafer on Wafer) といった手法により積層される。第1基板 32 と第2基板 34 との電気的な接続は、例えば、マイクロバンプ、マイクロパッド、TSV (Through-Silicon Via) といった任意の手法によりコンタクト接続領域 SN を介した接続が実現されてもよい。
　第1基板 32 は、受光素子 P の受光領域等を備えてもよい。第2基板 34 は、受光素子 P の受光領域以外の画素回路と、その他の信号処理回路等を備えていてもよい。
　積層は、上記の例に限定されるものではない。例えば、第3基板をさらに備え、信号処理回路又はメモリ回路が当該第3基板に備えられてもよい。すなわち、本実施形態の接続は、任意の積層された半導体層により形成される半導体装置の構成において適用することが可能である。
　図9は、図7に示す平面図の一部に係る複数基板にまたがる構成を模式的に断面で示した図である。本図においては、受光領域をInGaAsで形成された所謂InGaAsセンサである限定されない例を示すが、これに限定されず、他の限定されない例としてSi基板で形成されたセンサにも適用可能である。また、導電型も適切に設定することができる。
　積層された半導体において、第1基板 32 と第2基板 34 との境界が点線で示される。第1基板 32 と第2基板 34 は、例えば、図に示すように金属配線により、接続される。この配線は、コンタクト接続領域 SN において、画素回路と接続される。コンタクト接続領域 SN を介して第2基板 34 に出力された信号は、転送トランジスタ TR のゲート電極 TRG に電圧が印加されることで、適切にタイミングにおいて形成されたチャネルを介して浮遊拡散層 FD へと転送される。
　このように、本開示における受光素子 P と画素回路とは、別の基板に形成され、種々の手法により形成された配線を介して適切に信号が伝達される構成とすることができる。
　(第4実施形態)
　図10は、一実施形態に係る浮遊拡散層を含む基板上の構成の一例を模式的に示す断面図である。一例としてこの図は、電極 210 とは別の領域に存在するトランジスタである転送トランジスタ TR の断面図を併せて示している。転送トランジスタ TR だけではなく、画素回路内の増幅トランジスタ AMP 以外の他のトランジスタと置き換えてもよい。
　転送トランジスタ TR は、例えば、ゲート電極 TRG と、チャネル領域 214 と、ゲート絶縁膜 216 と、を備えて構成される。ゲート電極 TRG に適切な電圧が印加されることにより、図面の手前側と奥側との間においてチャネル領域 214 にチャネルが形成され、ドレインとソースとの間でキャリアを伝播する。
　図に示すように、ゲート絶縁膜 208 は、他の絶縁膜、例えば、ゲート絶縁膜 216 等よりも薄膜とすることができる。より具体的にはゲート絶縁膜 216 の膜厚をD [nm]、ゲート絶縁膜 208 の膜厚をd [nm]とするとき、D > dとすることができる。キャパシタ C1 の容量Coxは、ε0を真空の誘電率、εsをゲート絶縁膜の誘電率、Sをキャパシタ C1 のチャネル面積とすると、一般的に以下のように求めることができる。
　また、増幅トランジスタ AMP の1/fノイズの大きさVは、Kfを定数、Wをチャネル幅、Lをチャネル長、fを周波数とすると、以下のように求めることができる。
　このため、ゲート絶縁膜 208 の膜厚を薄くする (dを小さくする) ことで、キャパシタ C1 の容量を大きくするとともに、増幅トランジスタ AMP における1/fノイズの影響を小さくすることができる。
　すなわち、本実施形態に係る固体撮像装置 1 においては、一体として形成される電極 210 に対する絶縁膜を薄膜化することにより、容量密度を向上させるとともに1/fノイズを低減することが可能となる。
　(第5実施形態)
　図11は、一実施形態に係る上記の電極の形成の応用例を示す図である。画素回路の構成は、基本的に図2に示すものと同等であるが、受光素子 P のアノード電位からの電荷あふれを制御するオフセットトランジスタ OFG をさらに備える。なお、キャパシタ C1 は、省略してもよい。
　オフセットトランジスタ OFG は、ドレインが電源電圧線 VDD に接続され、ソースが受光素子 P のアノードに接続される。ドレインとソースの関係は、オフセットトランジスタ OFG の導電型により逆転してもよい。また、オフセットトランジスタ OFG は、ゲートがキャパシタ C2 に接続される。
　キャパシタ C2 の一方の電極と、オフセットトランジスタ OFG の一方の電極は、前述したそれぞれの実施形態におけるキャパシタ C1 の一方の電極と、増幅トランジスタ AMP のゲート電極と同様に、一体としてメタル配線を含まずに形成することができる。
　このように形成することで、オフセットトランジスタ OFG のゲートに印加される電圧を適切に保持するキャパシタ C2 の一方の電極と、オフセットトランジスタ OFG のゲート電極との構成を、前述の各実施形態において説明したキャパシタ C1 の一方の電極と増幅トランジスタ AMP のゲート電極との関係性と同様の構成とすることができる。
　図12は、図11の構成を平面図に示したものである。この図に示すようにオフセットトランジスタ OFG のゲート電極と、キャパシタ C2 の一端の電極とが一体として形成される。メタル配線 218 は、転送トランジスタ TR とリセットトランジスタ RST との間の浮遊拡散層 FD の電圧を、増幅トランジスタ AMP のゲートへと印加する配線である。
　前述の実施形態と同様に、この一体として形成される電極は、例えば、ポリシリコン等により形成されるメタル配線を含まない電極とすることができる。この場合も、オフセットトランジスタ OFG における1/fノイズの低減と、キャパシタ C2 の容量の密度の向上を併せて実現することが可能である。
　キャパシタ C2 において保持する電圧を適切に制御することで、オフセットトランジスタ OFG における電荷の排出レベルを適切に設定することができる。
　なお、本実施形態におけるオフセットトランジスタ OFG 及びキャパシタ C2 の接続状態に加えて、さらに、前述で説明した増幅トランジスタ AMP 及びキャパシタ C1 に係る電極の構成を付加することができる。この場合、これらのポリ電極を同じプロセスで同じ酸化膜の膜厚で形成することができる。
　前述した実施形態は、以下のような形態としてもよい。
　(1)
　受光素子と、
　前記受光素子の出力する信号を転送する、転送トランジスタと、
　一端が前記受光素子と前記転送トランジスタを介して接続され、他端が負側電源電圧と接続され、前記受光素子から出力される電荷を電圧に変換して蓄積する、キャパシタと、
　ゲートに前記キャパシタによる電圧が印加され、当該電圧に応じた信号を出力する、増幅トランジスタと、
　前記キャパシタの一端と、前記増幅トランジスタのゲートとを含み、前記キャパシタの一端及び前記増幅トランジスタのゲートと一体とした電極で形成された、浮遊拡散層と、
　を備える、固体撮像装置。
　(2)
　前記浮遊拡散層は、メタル配線を含まない、
　(1)に記載の固体撮像装置。
　(3)
　前記受光素子は、前記キャパシタ、前記増幅トランジスタ及び前記浮遊拡散層と同じ基板上に形成される、
　(1)又は(2)に記載の固体撮像装置。
　(4)
　前記受光素子は、前記キャパシタ、前記増幅トランジスタ及び前記浮遊拡散層と異なる基板上に形成される、
　(1)又は(2)に記載の固体撮像装置。
　(5)
　前記増幅トランジスタのゲート酸化膜は、前記浮遊拡散層に接続される他のトランジスタのゲート酸化膜よりも薄膜である、
　(1)から(4)のいずれかに記載の固体撮像装置。
　(6)
　前記キャパシタの他端と、前記増幅トランジスタのチャネル形成領域とは、酸化膜により分離されている、
　(1)から(5)のいずれかに記載の固体撮像装置。
　(7)
　前記キャパシタの他端と、前記増幅トランジスタのチャネル形成領域とは、不純物が注入された絶縁領域により分離されている、
　(1)から(5)のいずれかに記載の固体撮像装置。
　(8)
　前記キャパシタの他端及び前記増幅トランジスタのチャネル形成領域は、p型のウェル領域上に形成されたn型の半導体層により形成されている、
　(1)から(7)のいずれかに記載の固体撮像装置。
　(9)
　前記キャパシタの他端及び前記増幅トランジスタのチャネル形成領域は、n型のウェル領域上に形成されたp型の半導体層により形成されている、
　(1)から(7)のいずれかに記載の固体撮像装置。
　(10)
　受光素子と、
　前記受光素子からの信号を転送する、転送トランジスタと、
　前記受光素子と前記転送トランジスタを介して接続され、前記受光素子から出力される信号を電圧に変換して蓄積する、浮遊拡散層と、
　ゲートが前記浮遊拡散層と接続され、当該電圧に応じた信号を出力する、増幅トランジスタと、
　前記受光素子と接続され、前記受光素子の端子の電荷あふれを制御する、オフセットトランジスタと、
　一端が前記オフセットトランジスタのゲートに接続され、他端が負側電源電圧と接続され、前記一端が前記オフセットトランジスタのゲートと一体とした電極として形成された、キャパシタと、
　を備える、固体撮像装置。
　本開示の態様は、前述した実施形態に限定されるものではなく、想到しうる種々の変形も含むものであり、本開示の効果も前述の内容に限定されるものではない。各実施形態における構成要素は、適切に組み合わされて適用されてもよい。すなわち、特許請求の範囲に規定された内容及びその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
　1: 固体撮像装置、
　 10: 画素アレイ、
　  100: 画素、
　   FD: 浮遊拡散層、
　   P: 受光素子、
　   TR: 転送トランジスタ、
　   RST: リセットトランジスタ、
　   AMP: 増幅トランジスタ、
　   SEL: 選択トランジスタ、
　   OFG: オフセットトランジスタ
　   C1: キャパシタ、
　   VPD 、 VDD 、 VSS: 電源電圧線、
　   C2: キャパシタ、
　 12: 制御回路、
　 14: 第1走査回路、
　  140: 制御線、
　 16: 第2走査回路、
　  160: 制御線、
　 18: 信号処理回路、
　  180: 信号線、
　 200: ウェル領域、
　 202: 素子分離膜、
　 204: チャネル領域、
　 206: チャネル領域、
　 208: ゲート絶縁膜、
　 210: 電極、
　 212: メタル配線、
　 214: チャネル領域、
　 216: ゲート絶縁膜、
　 218: メタル配線、
　 SN: コンタクト接続領域、
　 30: 積層基板、
　  32: 第1基板、
　  34: 第2基板

Claims (10)

  1. 　受光素子と、
    　前記受光素子の出力する信号を転送する、転送トランジスタと、
    　一端が前記受光素子と前記転送トランジスタを介して接続され、他端が負側電源電圧と接続され、前記受光素子から出力される電荷を電圧に変換して蓄積する、キャパシタと、
    　ゲートに前記キャパシタによる電圧が印加され、当該電圧に応じた信号を出力する、増幅トランジスタと、
    　前記キャパシタの一端と、前記増幅トランジスタのゲートとを含み、前記キャパシタの一端及び前記増幅トランジスタのゲートと一体とした電極で形成された、浮遊拡散層と、
    　を備える、固体撮像装置。
  2. 　前記浮遊拡散層は、メタル配線を含まない、
    　請求項1に記載の固体撮像装置。
  3. 　前記受光素子は、前記キャパシタ、前記増幅トランジスタ及び前記浮遊拡散層と同じ基板上に形成される、
    　請求項1に記載の固体撮像装置。
  4. 　前記受光素子は、前記キャパシタ、前記増幅トランジスタ及び前記浮遊拡散層と異なる基板上に形成される、
    　請求項1に記載の固体撮像装置。
  5. 　前記増幅トランジスタのゲート酸化膜は、前記浮遊拡散層に接続される他のトランジスタのゲート酸化膜よりも薄膜である、
    　請求項1に記載の固体撮像装置。
  6. 　前記キャパシタの他端と、前記増幅トランジスタのチャネル形成領域とは、酸化膜により分離されている、
    　請求項1に記載の固体撮像装置。
  7. 　前記キャパシタの他端と、前記増幅トランジスタのチャネル形成領域とは、不純物が注入された絶縁領域により分離されている、
    　請求項1に記載の固体撮像装置。
  8. 　前記キャパシタの他端及び前記増幅トランジスタのチャネル形成領域は、p型のウェル領域上に形成されたn型の半導体層により形成されている、
    　請求項1に記載の固体撮像装置。
  9. 　前記キャパシタの他端及び前記増幅トランジスタのチャネル形成領域は、n型のウェル領域上に形成されたp型の半導体層により形成されている、
    　請求項1に記載の固体撮像装置。
  10. 　受光素子と、
    　前記受光素子からの信号を転送する、転送トランジスタと、
    　前記受光素子と前記転送トランジスタを介して接続され、前記受光素子から出力される信号を電圧に変換して蓄積する、浮遊拡散層と、
    　ゲートが前記浮遊拡散層と接続され、当該電圧に応じた信号を出力する、増幅トランジスタと、
    　前記受光素子と接続され、前記受光素子の端子の電荷あふれを制御する、オフセットトランジスタと、
    　一端が前記オフセットトランジスタのゲートに接続され、他端が負側電源電圧と接続され、前記一端が前記オフセットトランジスタのゲートと一体とした電極として形成された、キャパシタと、
    　を備える、固体撮像装置。
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