WO2025142183A1 - 表示装置 - Google Patents

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WO2025142183A1
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display device
layer
transistor
insulating layer
disposed
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雅延 池田
眞澄 西村
一孝 永岡
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Japan Display Inc
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Japan Display Inc
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    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials

Definitions

  • One embodiment of the present invention relates to a display device including a transistor using an oxide semiconductor and a light-emitting element using gallium nitride.
  • the light-emitting elements are light-emitting diodes (LEDs) or micro-LEDs.
  • the display device includes a sapphire substrate on which the light-emitting elements are formed and a backplane on which transistors containing oxide semiconductors or low-temperature polysilicon are formed, and a manufacturing method for the display device includes electrically connecting the light-emitting elements and the transistors by transferring the sapphire substrate to the backplane.
  • the light-emitting elements of the display device manufactured in this manner can pass a current according to the potential supplied to the transistor. As a result, the light-emitting elements emit light, and the display device can display an image on the display section.
  • Patent Documents 1 to 4 disclose display devices that include transistors and light-emitting elements.
  • One of the objectives of the present invention is to provide a display device that includes a transistor using an oxide semiconductor and a light-emitting element using gallium nitride, and that can suppress a decrease in long-term reliability.
  • FIG. 1 is a plan view showing a configuration of a display device according to a first embodiment of the present invention.
  • 1 is a circuit diagram showing a circuit configuration of a pixel included in a display device according to a first embodiment of the present invention.
  • 2 is a diagram showing a configuration of connections between the circuits of pixels and each wiring included in the display device according to the first embodiment of the present invention.
  • FIG. FIG. 2 is a schematic plan view showing an example of a pixel layout according to the first embodiment of the present invention.
  • 3A to 3C are cross-sectional views showing an example of a cross-sectional structure during a manufacturing process of the display device according to the first embodiment of the invention.
  • 3A to 3C are cross-sectional views showing an example of a cross-sectional structure during a manufacturing process of the display device according to the first embodiment of the invention.
  • 3A to 3C are cross-sectional views showing an example of a cross-sectional structure during a manufacturing process of the display device according to the first embodiment of the invention.
  • 3A to 3C are cross-sectional views showing an example of a cross-sectional structure during a manufacturing process of the display device according to the first embodiment of the invention.
  • 4 is a flowchart showing an example of a manufacturing method of the display device according to the first embodiment of the present invention.
  • 3A to 3C are cross-sectional views showing an example of a cross-sectional structure during a manufacturing process of the display device according to the first embodiment of the invention.
  • 3A to 3C are cross-sectional views showing an example of a cross-sectional structure during a manufacturing process of the display device according to the first embodiment of the invention.
  • 3A to 3C are cross-sectional views showing an example of a cross-sectional structure during a manufacturing process of the display device according to the first embodiment of the invention.
  • 3A to 3C are cross-sectional views showing an example of a cross-sectional structure during a manufacturing process of the display device according to the first embodiment of the invention.
  • 3A to 3C are plan views showing an example of a manufacturing process of the display device according to the first embodiment of the present invention.
  • the second substrate 201 includes a first side 191, a second side 192 opposite the first side, a third side 193, and a fourth side 194 opposite the third side.
  • the display area 122 and the peripheral area 121 are surrounded by the first side 191, the second side 192 opposite the first side, the third side 193, and the fourth side 194 opposite the third side 193.
  • a plurality of pixels 180 are arranged in the display area 122.
  • the display area 122 is an area that overlaps with the plurality of pixels 180 in a planar view.
  • the plurality of pixels 180 are arranged in a matrix in the first direction D1 and the second direction D2.
  • the arrangement of the plurality of pixels 180 is not limited to a matrix.
  • the plurality of pixels 180 may be arranged in a staggered pattern.
  • the pixel 180 includes a pixel IC chip 181, which will be described in detail later.
  • the peripheral region 121 includes a plurality of scanning signal lines 129, a plurality of data signal lines 131, a ground wiring 145, a driving potential line 147, and a terminal region 126.
  • the peripheral region 121 is a region that overlaps with the plurality of scanning signal lines 129, the plurality of data signal lines 131, the ground wiring 145, the driving potential line 147, and the terminal region 126 in a planar view.
  • the plurality of scanning signal lines 129, the plurality of data signal lines 131, the ground wiring 145, and the driving potential line 147 are electrically connected to corresponding pixels 180 among the plurality of pixels 180.
  • the terminal region 126 is an area on the third side 193 side.
  • a plurality of terminals 150 are arranged in the terminal region 126.
  • the plurality of terminals 150 are electrically connected to the FPC 108, the plurality of scanning signal lines 129, the plurality of data signal lines 131, the ground wiring 145, and the driving potential line 147.
  • the terminal region 126 is an area that overlaps in a plan view with a plurality of terminals 150 for connecting the plurality of scanning signal lines 129, the plurality of data signal lines 131, the ground wiring 145, and the driving potential line 147 to the FPC 108, the driver IC 106, and an external circuit (not shown).
  • the plurality of terminals 150 are included in the second substrate 201, and overlap with the FPC 108.
  • the driver IC 106 is disposed on the FPC 108.
  • the driver IC 106 supplies control signals for driving the pixels 180 to the pixels 180 via the FPC 108, the scanning signal lines 129, the data signal lines 131, the ground wiring 145, and the driving potential lines 147.
  • the ground wiring 145 is arranged to surround the display area 122.
  • the ground wiring 145 includes a wiring electrically connected to the terminal 150 on the first side 191 side and extending in the D1 direction along the third side 193, a wiring extending in the D2 direction along the first side 191, a wiring extending in the D1 direction along the fourth side 194, a wiring extending in the D2 direction along the second side 192, and a wiring electrically connected to the terminal 150 on the second side 192 side and extending in the D1 direction along the third side 193.
  • the ground wiring 145 includes ground wirings 145a, 145b, and 145c that are electrically connected to the wiring extending in the D1 direction along the fourth side 194 and branched from the fourth side 194 side toward the third side 193 side along the D2 direction.
  • constant potentials such as ground voltage, earth voltage, voltage VSS, and 0 V are supplied to the ground wiring 145.
  • These voltages (potentials) are potentials that serve as references for each signal, and may be called reference voltages (potentials).
  • the driving potential line 147 includes a wiring electrically connected to the terminal 150 on the first side 191 side and extending in the D1 direction along the third side 193, and a wiring extending in the D2 direction along the first side 191.
  • the driving potential line 147 is also electrically connected to the wiring extending in the D2 direction along the first side 191, and includes driving potential lines 147a, 147b, and 147c branched from the first side 191 side toward the second side 192 side along the D1 direction.
  • the driving potential lines 147a, 147b, and 147c are each electrically connected to a plurality of pixel IC chips 181 arranged along the D1 direction.
  • a constant potential higher than the potential supplied to the ground wiring 145 is supplied to the driving potential line 147.
  • the constant potential higher than the potential supplied to the ground wiring 145 is, for example, a voltage VDD, a potential of 30V, etc.
  • the driving potential line 147 may be arranged to surround the display area 122, similar to the
  • the ground wiring 145 including the configuration described above can uniformly supply a constant potential such as a ground voltage to the multiple pixel IC chips 181. Furthermore, the drive potential line 147 including the configuration described above can uniformly supply a constant potential such as a voltage VDD to the multiple pixel IC chips 181. As a result, the display device 10 can display an image without unevenness in the display area 122.
  • the pixel 180 includes a pixel IC chip 181 electrically connected to the scanning signal line 129, the data signal line 131, the ground wiring 145, and the driving potential line 147.
  • the pixel IC chip 181 includes a first transistor 184a, a second transistor 184b, a third transistor 184c, a light emitting diode 300, and a capacitance element 188.
  • the pixel IC chip 181 also includes first connection conductive layers 244a, 244b, 244c, and 244d.
  • the first connection conductive layers 244a, 244b, 244c, and 244d connect the corresponding electrodes and wiring using solder or an anisotropic conductive film (ACF).
  • the first connection conductive layer 244a is arranged between and connects the gate electrode 3G, source electrode 3S, and cathode 6F to the ground wiring 145a
  • the first connection conductive layer 244b is arranged between and connects the drain electrode 2D and second electrode 8S to the driving potential line 147a
  • the first connection conductive layer 244c is arranged between and connects the gate electrode 1G and the scanning signal line 129
  • the first connection conductive layer 244d is arranged between and connects the source electrode 1S and the data signal line 131.
  • first connection conductive layer 244 In describing the first connection conductive layer included in pixel 180, if the first connection conductive layer is not differentiated, the first connection conductive layer is described as first connection conductive layer 244, and if the first connection conductive layer is differentiated, the first connection conductive layer is given an individual reference number such as first connection conductive layer 244a-244d.
  • the first transistor 184a can function as a selection transistor.
  • the conductive state of the first transistor 184a is controlled by the scanning signal line 129.
  • the first transistor 184a includes a gate electrode 1G, a source electrode 1S, and a drain electrode 1D.
  • the source electrode 1S is electrically connected to the data signal line 131
  • the drain electrode 1D is electrically connected to the gate electrode 2G of the second transistor 184b and the first electrode 8F of the capacitance element 188
  • the gate electrode 1G is electrically connected to the scanning signal line 129.
  • the second transistor 184b can function as a drive transistor.
  • the second transistor 184b controls the light emission brightness of the light emitting diode 300.
  • the conduction state of the second transistor 184b is controlled by the first transistor 184a.
  • the second transistor 184b includes a gate electrode 2G, a source electrode 2S, and a drain electrode 2D.
  • the source electrode 2S is electrically connected to the drain electrode 3D of the third transistor 184c and the anode 6S of the light emitting diode 300
  • the drain electrode 2D is electrically connected to the drive potential line 147 and the second electrode 8S of the capacitance element 188
  • the gate electrode 2G is electrically connected to the drain electrode 1D and the first electrode 8F.
  • the third transistor 184c can function as a protection circuit for the light-emitting diode 300.
  • the third transistor 184c includes a gate electrode 3G, a source electrode 3S, and a drain electrode 3D.
  • the third transistor 184c is connected in parallel to the light-emitting diode 300. More specifically, the source electrode 3S is electrically connected to the gate electrode 3G, the cathode 6F of the light-emitting diode 300, and the ground wiring 145, and the drain electrode 3D is electrically connected to the anode 6S and the source electrode 2S.
  • the gate electrode 3G is electrically connected to the source electrode 3S, and the third transistor 184c is a diode including a so-called diode connection.
  • the conduction state of the third transistor 184c is controlled by the potential difference between the potential supplied to the drain electrode 3D and the potential supplied to the source electrode 3S. Since the source electrode 3S is electrically connected to the ground wiring 145, the potential supplied to the drain electrode 3D is basically equal to or higher than the potential supplied to the ground wiring 145. When the potential supplied to the drain electrode 3D is lower than the potential supplied to the ground wiring 145, the third transistor 184c becomes conductive and functions as a protection circuit.
  • the pixel 180 when an overvoltage is applied between the anode 6S and cathode 6F of the light-emitting diode 300, the pixel 180 (pixel circuit 182) can pass the current flowing through the light-emitting diode 300 to the ground wiring 145 via the third transistor 184c. As a result, the third transistor 184c can suppress the application of an overvoltage and the supply of an overcurrent to the light-emitting diode 300.
  • transistor 184 When describing the transistors included in pixel 180, if the transistors are not to be distinguished, the transistors are described as transistor 184, and if the transistors are to be distinguished, the transistors are described as first transistor 184a, second transistor 184b, and third transistor 184c.
  • the light-emitting diode 300 includes a cathode (n-type electrode) 6F and an anode (p-type electrode) 6S.
  • Any control signal is supplied from the driver IC 106 and an external circuit to the pixel circuits 182 of the multiple pixels 180 of the display device 10, and the display device 10 can display an image in the display area 122.
  • each electrode As a source and the function of the drain may be interchangeable.
  • FIG. 4 is a schematic plan view showing an example of the layout of the third transistor 184c and the light emitting diode 300. Configurations that are the same as or similar to those in Figs. 1 to 3 will be described as necessary.
  • the n-type electrode 350 (cathode 6F) of the light-emitting diode 300 is connected to the second connection conductive layer 370a, the conductive layer 152a, and the conductive connection member 620a, and is connected to the first connection conductive layer 244a and the ground wiring 145a via the second connection conductive layer 370a, the conductive layer 152a, and the conductive connection member 620a.
  • the n-type electrode 350 (cathode 6F) is connected to the gate electrode 138a (gate electrode 3G) exposed from the opening 139 and the source electrode 3S exposed from the opening 140a via the second connection conductive layer 370a and the conductive layer 152a.
  • the p-type electrode 360 (anode 6S) of the light-emitting diode 300 is connected to the second connection conductive layer 370b and the conductive layer 152b, and is connected to the drain electrode 3D exposed from the opening 140b via the second connection conductive layer 370b and the conductive layer 152b.
  • the third transistor 184c and the light-emitting diode 300 are provided on the same IC chip (pixel IC chip 181). As described in "1-2", the third transistor 184c functions as a protection circuit for the light-emitting diode 300.
  • the display device 10 can have a configuration in which the light-emitting diode 300 and the third transistor 184c that protects the light-emitting diode 300 are integrally formed, rather than having the light-emitting diode 300 and the third transistor 184c that protects the light-emitting diode 300 individually.
  • the electrical connection between the light-emitting diode 300 and the third transistor 184c can be stabilized more than if the light-emitting diode 300 and the third transistor 184c that protects the light-emitting diode 300 were individually provided. Therefore, the display device 10 can suppress the variation in the contact resistance between the light-emitting diode 300 and the third transistor 184c, and can stabilize the electrical characteristics of the light-emitting diode 300 and the third transistor 184c, thereby suppressing the deterioration of the light-emitting characteristics, temperature characteristics, etc. of the pixel 180.
  • FIG. 5 is a cross-sectional view showing an example of the cross-sectional structure of a pixel 180 of the display device 10. Specifically, it is a cross-sectional view showing an example of the cross-sectional structure of a pixel 180 cut along line A1-A2 shown in Fig. 1. Configurations that are the same as or similar to those in Figs. 1 to 4 will be described as necessary.
  • the display device 10 includes an array substrate 100 and a backplane 200.
  • the array substrate 100 includes a first substrate 101, an underlayer 110, a buffer layer 120, a light-emitting diode 300, an insulating layer 380, an insulating layer 117, an insulating layer 136, a second transistor 184b, an insulating layer 154, conductive layers 152a, 152b and 152c, an insulating layer 118, an insulating layer 119, openings 619a and 619b, and a color conversion layer 115.
  • the backplane 200 includes a second substrate 201, an underlayer 210, a plurality of terminals 150 (see FIG. 1), conductive layers 238a and 238b, first connection conductive layers 244a and 244b, an insulating layer 240, and an insulating layer 246.
  • the first substrate 101 is a substrate (first support substrate) that supports the transistor 184 and the light-emitting diode 300.
  • the first substrate 101 includes a first surface 101a and a second surface 101b that faces the first surface 101a.
  • the buffer layer 120, the light-emitting diode 300, the insulating layer 380, the insulating layer 117, the insulating layer 136, the second transistor 184b, the insulating layer 154, the conductive layers 152a, 152b, and 152c, the insulating layer 118, the insulating layer 119, and the openings 619a and 619b are disposed on the first surface 101a.
  • the color conversion layer 115 is disposed on the second surface 101b.
  • the underlayer 110 is disposed on the first substrate 101.
  • the buffer layer 120 is disposed on the underlayer 110.
  • the light-emitting diode 300 is disposed on the buffer layer 120.
  • the light-emitting diode 300 includes a gallium nitride layer 310, an n-type semiconductor layer 320, a light-emitting layer 330, a p-type semiconductor layer 340, an n-type electrode 350, and a p-type electrode 360.
  • the gallium nitride layer 310 is disposed on the buffer layer 120.
  • the n-type semiconductor layer 320 is disposed on the gallium nitride layer 310.
  • the light emitting layer 330 is disposed on the n-type semiconductor layer 320.
  • the p-type semiconductor layer 340 is disposed on the light emitting layer 330.
  • the n-type electrode 350 is disposed on the n-type semiconductor layer 320.
  • the p-type electrode 360 is disposed on the p-type semiconductor layer 340.
  • the insulating layer 116 is disposed so as to cover the light-emitting diode 300. Specifically, the insulating layer 116 is disposed on a portion of the surface of the buffer layer 120, the side surface of the gallium nitride layer 310, the side surface and a portion of the surface of the n-type semiconductor layer 320, the side surface of the light-emitting layer 330, and the side surface and a portion of the surface of the p-type semiconductor layer 340.
  • the light-emitting diode 300 is a so-called micro LED or mini LED. However, the light-emitting diode 300 is not limited to the LED shown in the display device 10. The length of one side of a micro LED is 100 ⁇ m or less, and the length of one side of a mini LED is longer than 100 ⁇ m.
  • the insulating layer 380 is disposed so as to cover a portion of the surface of the buffer layer 120, the light-emitting diode 300, and the insulating layer 116.
  • the insulating layer 117 is disposed on the insulating layer 380.
  • the insulating layer 380 may be referred to as a first planarization film.
  • the second connection conductive layer 370a contacts the opening 372a (see FIG. 10) and the n-type electrode 350, and is electrically connected to the n-type electrode 350 via the opening 372a.
  • the second connection conductive layer 370b contacts the opening 372b (see FIG. 10) and the p-type electrode 360, and is electrically connected to the p-type electrode 360 via the opening 372b. Since the openings 372a and 372b are formed in the insulating layers 117 and 380, the second connection conductive layer 370a contacts the insulating layers 117 and 380 that form the side walls of the opening 372a, and the second connection conductive layer 370b contacts the insulating layers 117 and 380 that form the side walls of the opening 372b.
  • Insulating layer 136 is disposed on insulating layer 117. In addition, insulating layer 136 is disposed on the surfaces of second connecting conductive layers 370a and 370b. For example, insulating layer 136 is a base layer.
  • the transistor 184 is disposed on the insulating layer 136.
  • the transistor 184 includes a conductive layer 138, a gate insulating layer 140, an oxide semiconductor layer 142, a source electrode 144a, and a drain electrode 144b.
  • the transistor 184 shown in FIG. 5 is, for example, a second transistor 184b.
  • the conductive layer 138 is disposed on the insulating layer 136.
  • the conductive layer 138 functions as a gate electrode.
  • the conductive layer 138 shown in FIG. 5 is gate electrode 2G.
  • the gate insulating layer 140 is disposed on the conductive layer 138 and on the surface of the insulating layer 136.
  • the oxide semiconductor layer 142 is disposed on the gate insulating layer 140.
  • the oxide semiconductor layer 142 is used for the channel of the transistor 184.
  • the source electrode 144a and the drain electrode 144b are disposed on the oxide semiconductor layer 142 and on the gate insulating layer 140, spaced apart from each other.
  • the source electrode 144a and the drain electrode 144b are electrically connected to the oxide semiconductor layer 142.
  • the source electrode 144a and the drain electrode 144b of the display device 10 are directly connected to the oxide semiconductor layer 142.
  • the source electrode, the drain electrode, and the wiring formed in the same layer as the source electrode and the drain electrode included in the pixel 180 when the source electrode, the drain electrode, and the wiring are not distinguished, the source electrode, the drain electrode, and the wiring are described as the conductive layer 144, and when the source electrode, the drain electrode, and the wiring are distinguished, the source electrode, the drain electrode, and the wiring are given individual reference characters such as the source electrode 144a, the drain electrode 144b, etc.
  • the n-type semiconductor layer 320 includes a silicon-doped gallium nitride film formed in step S140. A portion of the surface of the n-type semiconductor layer 320 is etched and exposed.
  • the light emitting layer 330 includes a laminated film formed in step S150 in which an indium gallium nitride film and a gallium nitride film are alternately laminated.
  • the p-type semiconductor layer 340 includes a magnesium-doped gallium nitride film formed in step S160.
  • a metal film such as palladium (Pd) or gold (Au) or a laminated metal film such as a metal film in which nickel (Ni) and gold (Au) are laminated is formed on a part of the p-type semiconductor layer 340 and on the insulating layer 116 by using sputtering, and a p-type electrode 360 is formed on the p-type semiconductor layer 340 by using photolithography and etching.
  • the p-type electrode 360 includes a metal film such as palladium or gold or a laminated metal film such as a metal film in which nickel (Ni) and gold (Au) are laminated.
  • the p-type electrode 360 is electrically connected to the p-type semiconductor layer 340.
  • Step S200 is a step of forming an n-type electrode 350 on the n-type semiconductor layer 320.
  • a specific example of step S200 is described below. Using photolithography and etching, a part of the insulating layer 116 is opened, and a part of the n-type semiconductor layer 320 is exposed.
  • a metal film such as indium (In) or a laminated metal film such as a metal film in which titanium (Ti), aluminum titanium (AlTi) and gold (Au) are laminated is formed on a part of the n-type semiconductor layer 320 and on the insulating layer 116 using sputtering, and an n-type electrode 350 is formed on the n-type semiconductor layer 320 using photolithography and etching.
  • the n-type electrode 350 includes a metal film such as indium or a laminated metal film such as a metal film in which titanium, aluminum titanium and gold are laminated.
  • the n-type electrode 350 is electrically connected to the n-
  • the n-type electrode 350 and the p-type electrode 360 are insulated from each other by the insulating layer 116. In other words, the n-type electrode 350 and the p-type electrode 360 are not short-circuited by the insulating layer 116.
  • the light-emitting diode 300 is formed.
  • Step S210 is a step of forming an insulating layer 380 so as to cover a part of the surface of the buffer layer 120, the light-emitting diode 300, and the insulating layer 116 (see FIG. 6 and FIG. 9).
  • Step S210 is also a step of forming an insulating layer 117 on the insulating layer 380 (see FIG. 6 and FIG. 9).
  • the insulating layer 380 is formed so as to cover a part of the surface of the buffer layer 120, the light-emitting diode 300, and the insulating layer 116 using an apparatus (coating apparatus) that coats a film on a substrate surface, and the insulating layer 117 is formed on the insulating layer 380 by sputtering.
  • the insulating layer 380 and the insulating layer 117 are formed by photolithography and etching. As a result, a groove 189 is formed around each of the multiple light-emitting diodes 300. Although details will be described later, each of the multiple light-emitting diodes 300 can be divided into individual pieces by the groove 189. For example, a spin coater or a slit coater can be used as the coating apparatus.
  • the insulating layer 380 can be an organic insulating film such as an acrylic resin film or a polyimide resin film. Since the insulating layer 380 includes an organic insulating film, it can flatten the unevenness caused by the light-emitting diode 300 and the insulating layer 116.
  • the insulating layer 380 may be a single layer or a laminated layer. When the insulating layer 380 is a laminated layer, it may include not only an organic insulating film but also an inorganic insulating film such as a silicon oxide (SiOx) film or a silicon nitride (SiNx) film.
  • the insulating layer 117 is formed using the same material as the insulating layer 116.
  • the insulating layer 117 is formed using an aluminum oxide (AlO) film.
  • AlO aluminum oxide
  • the insulating layer 117 can prevent hydrogen, water, and the like from penetrating the insulating layer 380 and the transistor 184, and from diffusing hydrogen, water, and the like into the insulating layer 380 and the transistor 184.
  • the refractive index of the insulating layer 117 is greater than the refractive index of silicon oxide (SiOx)
  • the insulating layer 117 can reflect the light emitted from the light-emitting diode 300, like the insulating layer 116.
  • the insulating layer 117 can suppress the fluctuation of the electrical characteristics of the transistor 184 based on the light emitted from the light-emitting diode 300.
  • Step S220 is a step of forming openings 372b and 372a using photolithography and etching (see Figures 6 and 10). Opening 372a exposes insulating layers 117 and 380 that form the sidewalls of opening 372a, as well as a portion of the surface of n-type electrode 350. Opening 372b exposes insulating layers 117 and 380 that form the sidewalls of opening 372b, as well as a portion of the surface of p-type electrode 360.
  • Step S230 is a step of depositing and forming the second connection conductive layers 370a and 370b (see FIG. 6 and FIG. 10).
  • a conductive film is deposited by sputtering on the insulating layers 117 and 380 that form the side walls of the opening 372a, a portion of the surface of the n-type electrode 350, the insulating layers 117 and 380 that form the side walls of the opening 372b, and a portion of the surface of the p-type electrode 360.
  • the second connection conductive layer 370a is formed on the insulating layers 117 and 380 that form the side walls of the opening 372a and a portion of the surface of the n-type electrode 350
  • the second connection conductive layer 370b is formed on the insulating layers 117 and 380 that form the side walls of the opening 372b and a portion of the surface of the p-type electrode 360 by photolithography and etching.
  • the conductive film includes the second connection conductive layers 370a and 370b.
  • the conductive film may be a laminated metal film of aluminum and titanium (Al/Ti film).
  • the second connection conductive layer 370a is electrically connected to the n-type electrode 350
  • the second connection conductive layer 370b is electrically connected to the p-type electrode 360.
  • Step S240 is a step of forming an insulating layer 136 on the surfaces of the insulating layer 117 and the second connecting conductive layers 370a and 370b so as to be in contact with the insulating layer 117 and the second connecting conductive layers 370a and 370b (see Figures 11 and 12).
  • the insulating layer 136 can be formed in the same manner as the base layer 110 using the same material as the base layer 110.
  • Step S250 is a step of forming a conductive layer 138 on the insulating layer 136 so as to be in contact with the insulating layer 136 by sputtering.
  • the conductive layer 138 is formed using a metal film containing a common metal.
  • the common metal is a metal film containing aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), tungsten (W), bismuth (Bi), silver (Ag), copper (Cu), or an alloy or compound thereof.
  • the conductive layer 138 may be a single layer or a multilayer.
  • Step S270 is a step of depositing a gate insulating layer 140 by sputtering on the conductive layer 138 and on the surface of the insulating layer 136 so as to be in contact with the conductive layer 138 and the insulating layer 136.
  • the gate insulating layer 140 may be made of silicon oxide (SiOx).
  • Step S280 is a step of forming an oxide semiconductor layer 142 on the gate insulating layer 140 by sputtering so as to be in contact with the gate insulating layer 140.
  • the oxide semiconductor layer 142 can be made of a metal oxide having semiconductor properties. Specifically, an oxide semiconductor containing indium, gallium (Ga), zinc (Zn) and oxygen (O), or an oxide semiconductor containing indium, tin (Sn), zinc and oxygen can be used. Note that the oxide semiconductor layer 142 may be amorphous or crystalline. The oxide semiconductor layer 142 may be both amorphous and crystalline.
  • the conductive layer 144 includes a laminated structure of a layer containing titanium and a layer containing aluminum.
  • the conductive layer 144 may include a three-layer structure (Ti/Al/Ti or TiN/Al/TiN, etc.) in which titanium or titanium nitride (TiN) and aluminum are laminated in order.
  • the conductive layer 144 may also include a five-layer structure (TiN/Ti/Al/TiN/Ti, etc.) in which titanium or titanium nitride (TiN) and aluminum are laminated in order.
  • the conductive layer 144 includes a laminated structure of layers using titanium or titanium nitride
  • Titanium and titanium nitride have high hydrogen storage properties, and the conductive layer 144 functions as a protective film that protects the oxide semiconductor layer 142.
  • the conductive layer 138 can absorb hydrogen discharged from the layer in contact with the conductive layer 138 during heat treatment in the manufacturing process of the display device 10, and can suppress the diffusion of hydrogen into the oxide semiconductor layer 142.
  • Step S310 is a step in which the conductive layer 144 formed in step S300 is processed using photolithography and etching to form a source electrode, a drain electrode, and a wiring.
  • the conductive layer 144 functions as a source electrode, a drain electrode, or a wiring.
  • the conductive layer 144 shown in FIG. 12 is a source electrode 144a and a drain electrode 144b.
  • the source electrode 144a and the drain electrode 144b are formed in the same layer and are disposed on the oxide semiconductor layer 142 and on a part of the gate insulating layer 140, spaced apart from each other.
  • transistor 184 is formed.
  • Step S320 is a step of forming an insulating layer 146 by sputtering on the conductive layer 144 and on a part of the gate insulating layer 140 so as to be in contact with the conductive layer 144 and the gate insulating layer 140, and forming an insulating layer 154 on the insulating layer 146 so as to be in contact with the insulating layer 146.
  • the insulating layer 146 can be formed in the same manner as the gate insulating layer 140 using a material similar to that of the gate insulating layer 140.
  • the insulating layer 154 can be formed in the same manner as the insulating layer 380 using a material similar to that of the insulating layer 380.
  • the insulating layer 154 can flatten the unevenness due to the transistor 184 and the insulating layer 146, similar to the insulating layer 380.
  • Step S330 is a step of forming openings 151a to 151d using photolithography and etching.
  • Opening 151a exposes the insulating layer 136, gate insulating layer 140, insulating layers 146 and 154, which form the sidewalls of opening 151a, and a portion of the surface of second connecting conductive layer 370a.
  • Opening 151b exposes the insulating layer 136, gate insulating layer 140, insulating layers 146 and 154, which form the sidewalls of opening 151b, and a portion of the surface of second connecting conductive layer 370b.
  • Opening 151c exposes the insulating layers 146 and 154, which form the sidewalls of opening 151c, and a portion of the surface of drain electrode 144b.
  • Opening 151d exposes the insulating layers 146 and 154, which form the sidewalls of opening 151d, and a portion of the surface of source electrode 144a.
  • Step S340 is a step of depositing a conductive film and forming bumps.
  • Conductive layers 152a to 152c include the conductive film, with conductive layers 152a and 152c functioning as bumps and conductive layer 152b functioning as wiring.
  • step S340 uses sputtering and electrochemical plating (ECP) to deposit a conductive film on insulating layer 154, insulating layer 136 forming the sidewall of opening 151a, gate insulating layer 140, insulating layers 146 and 154, and part of the surface of second connection conductive layer 370a.
  • ECP electrochemical plating
  • the conductive film formed in step S340 can use a hydrogen storage metal.
  • the hydrogen storage metal is copper, titanium, zirconium (Zr), zirconium (Zr), palladium (Pd), magnesium (Mg), manganese (Mn), or an alloy containing at least one of these metals.
  • the conductive layer 152 contains a hydrogen storage metal.
  • the conductive layer containing at least one of the hydrogen storage metals can use a conductive layer composed of manganese and copper.
  • manganese oxide (MnO) is formed between the conductive layer 152 and the insulating layer in contact with the conductive layer 152.
  • Step S410 is a step of depositing a conductive film on the underlayer 210 so as to be in contact with the underlayer 210 (see FIGS. 18 and 19).
  • Step S420 is a step of processing the conductive film deposited in step S410 using photolithography and etching to form a plurality of scanning signal lines 129, driving potential lines 147, and wiring (see FIGS. 18 and 19).
  • the conductive layers 238a and 238b shown in FIG. 19 include a conductive film, and the conductive layer 238a functions as the scanning signal line 129, and the conductive layer 238b functions as the driving potential line 147a.
  • the conductive layers 238a and 238b can be deposited using the same material as the conductive layers 152a to 152c, and formed in the same manner.
  • Step S430 is a step of depositing an insulating layer 240 by sputtering on the conductive layers 238a and 238b and on the surface of the underlayer 210 so as to be in contact with the conductive layers 238a and 238b and the underlayer 210 (see Figures 18 and 19).
  • the insulating layer 240 can be formed in the same manner as the gate insulating layer 140 and the insulating layer 146, using the same material as the gate insulating layer 140 and the insulating layer 146.
  • Step S440 is a step of forming an opening 243 using photolithography and etching (see Figures 18 and 19).
  • the opening 243 exposes a part of the surface of the insulating layer 240 and the conductive layer 238b that will become the sidewall of the opening 243.
  • Step S450 is a step of forming a conductive film so as to contact a part of the surface of the insulating layer 240 and the conductive layer 238b (see FIG. 18 and FIG. 20).
  • Step S460 is a step of processing the conductive film formed in step S450 using photolithography and etching to form a plurality of data signal lines 131, ground wiring 145, the first connection conductive layer 244, and wiring (see FIG. 18 and FIG. 20).
  • the first connection conductive layer 244a functions as the ground wiring 145a
  • the first connection conductive layer 244b is electrically connected to the conductive layer 238b and functions as the drive potential line 147a.
  • the first connection conductive layers 244c and 244d are formed in the same manner as the first connection conductive layers 244a and 244b by steps S450 and S460.
  • the first connection conductive layer 244c (see FIG. 3) is electrically connected to the conductive layer 238a and functions as the scanning signal line 129.
  • the first connection conductive layer 244d functions as the data signal line 131.
  • the first connection conductive layer 244 can be formed in the same manner by depositing the same material as the conductive layers 238a and 238b and the conductive layers 152a to 152c.
  • the first connection conductive layer 244c is electrically connected to the scanning signal line 129 via a conductive connection member 620 different from the conductive connection member 620a and the conductive connection member 620b.
  • the conductive connection member 620 that electrically connects the first connection conductive layer 244c and the scanning signal line 129 may be called a conductor (third conductor).
  • the backplane 200 is formed.
  • Step S470 is a step in which the individualized pixel IC chips 181 are bonded to the backplane 200.
  • Step S470 is a step of bonding the individualized pixel IC chips 181 and the backplane 200 (see Figures 18 and 21).
  • An adhesive resin material 610 is formed on the buffer layer 120 using a coating device.
  • the adhesive resin material 610 is also formed using photolithography and etching so as to surround at least a portion of the periphery of the light-emitting diode 300 and the transistor 184.
  • conductive connection members 620a and 620b are formed on the first connection conductive layer 244 (here, the first connection conductive layers 244a and 244b).
  • the conductive connection members 620a and 620b may be made of solder or anisotropic conductive film (ACF).
  • the pixel IC chip 181 (the first surface 101a of the array substrate 100) is disposed so as to face the first surface 201a of the backplane 200, and the pixel IC chip 181 and the backplane 200 are bonded together by the adhesive resin material 610.
  • the conductive connection members 620a and 620b contact the openings 619a and 619b and are electrically connected to the conductive layers 152a and 152c. That is, the conductive connection member 620a is electrically connected to the light-emitting diode 300 through the opening 619a, and the conductive connection member 620b is electrically connected to the transistor 184 through the opening 619b.
  • the adhesive resin material 610 may be formed on the second substrate 201 instead of the first substrate 101, and the conductive connection members 620a and 620b may be formed on the conductive layers 152a and 152c instead of the first connection conductive layer 244.
  • Steps S480 to S500 are steps for pressing the bonded pixel IC chip 181 and backplane 200 together and temporarily curing and fully curing the conductive connection member 620.
  • the manufacturing method for the display device 10 includes steps S490 and S500, but the manufacturing method for the display device 10 may involve only fully curing the conductive connection member 620, without gradually curing and fully curing the conductive connection member 620 as in steps S490 and S500.
  • the conductive layer 152a of the pixel IC chip 181 (array substrate 100) is electrically connected to the first connection conductive layer 244a of the backplane 200 via the conductive connection member 620a, and the conductive layer 152c of the pixel IC chip 181 (array substrate 100) is electrically connected to the first connection conductive layer 244b of the backplane 200 via the conductive connection member 620b.
  • the manufacturing method of the display device 10 can electrically connect the pixel IC chip 181 (first surface 101a of the array substrate 100) to the backplane 200.
  • the pixel IC chip 181 which includes the light-emitting diode 300 and the first to third transistors 184a to 184c, is electrically connected to the data signal line 131, the scanning signal line 129, the ground wiring 145, and the drive potential line 147 included in the backplane 200.
  • the contact resistance value may vary depending on the bonding between the light-emitting diode chip and the transistor. Therefore, in a display device in which the light-emitting diode chip is transferred and connected to the transistor, there is a risk that the light-emitting characteristics and temperature characteristics of the pixel may deteriorate.
  • the light-emitting diode 300 and the multiple transistors 184 for driving the light-emitting diode 300 of the display device 10 can be formed on the same first substrate 101.
  • the light-emitting diode 300 and the pixel circuit 182 including the second transistor 184b for driving the light-emitting diode 300 are electrically connected on the same first substrate 101.
  • the display device 10 can be completed as a display device in a state in which the contact resistance value between the light-emitting diode and the transistor is stabilized by transferring the pixel 180 including the light-emitting diode and the transistor for driving the light-emitting diode as a one-chip pixel IC chip 181 to the backplane. Because the current supplied to the light-emitting diode 300 by the second transistor 184b is stabilized, the display device 10 can suppress deterioration of the light-emitting characteristics and temperature characteristics of the pixel 180.
  • the electrical characteristics of the light-emitting diode depend on the electrical characteristics of the multiple transistors. In other words, it is difficult to optimally adjust the electrical characteristics of the multiple transistors for driving the light-emitting diode and the light-emitting diode for each device.
  • the multiple transistors 184 for driving the light-emitting diode 300 of the display device 10 are formed in a process different from that of the light-emitting diode 300 and arranged in a different layer.
  • the configurations of the multiple transistors 184 and the configuration of the light-emitting diode 300 can be individually optimized, so that the electrical characteristics of the multiple transistors for driving the light-emitting diode and the light-emitting diode can be optimally adjusted for each device.
  • the off current and leakage current of the transistors 184 are smaller than the leakage current and off current of a transistor including amorphous silicon or polysilicon. Furthermore, the temperature characteristics of the off current of a transistor formed using an oxide semiconductor layer are superior to the temperature characteristics of the off current of a transistor formed using amorphous silicon or polysilicon. As a result, the display device 10 can suppress the deterioration of the electrical characteristics of the light-emitting diode 300 caused by the leakage current of the transistor 184. Furthermore, the display device 10 can suppress the deterioration of the temperature characteristics caused by the off current and leakage current of the transistor 184.
  • the display device 10 includes a protection circuit (third transistor 184c) for protecting the light-emitting diode 300 on the first substrate 101. Therefore, for example, there is no need to implement a protection circuit on a separate chip, and the light-emitting diode 300 is protected by the protection circuit formed on the first substrate 101, and for example, ESD resistance can be ensured.
  • a protection circuit third transistor 184c
  • FIG. 22 is a schematic plan view showing the configuration of the display device 20. Configurations that are the same as or similar to those in Figs. 1 to 21 will be described as necessary.
  • the display device 20 at least includes a plurality of scanning signal line driving circuits 104, a plurality of pixels 180A, and a plurality of protection circuits 460.
  • the display device 20 also includes a backplane 200A that is different from the backplane 200 of the display device 10.
  • the display device 20 includes a plurality of scanning signal line driving circuits 104 and a plurality of protection circuits 460.
  • the other configurations of the display device 20 are similar to those of the display device 20. Therefore, the configuration of the display device 20 will be described as necessary.
  • the display device 20 includes a plurality of pixel IC chips 181 and a backplane 200A electrically connected to the plurality of pixel IC chips 181.
  • the multiple scanning signal line driving circuits 104 are arranged on the first substrate 101 and overlap with the peripheral region 121. One of the multiple scanning signal line driving circuits 104 is arranged on the first side 191 side, and the other of the multiple scanning signal line driving circuits 104 is arranged on the second side 192 side.
  • the multiple scanning signal line driving circuits 104 include multiple transistors 484.
  • transistor 484 When describing the transistors included in pixel 180A, if the transistors are not to be distinguished, they are written as transistor 484, and if they are to be distinguished, they are given individual reference symbols such as transistor 484a.
  • a part of the terminal 150 of the terminal region 126 is electrically connected to the scanning signal line driving circuit 104 on the first side 191 side using the connection wiring 141.
  • the driving potential line 147 is disposed between a part of the terminal 150 of the terminal region 126 and the scanning signal line driving circuit 104 on the second side 192 side, and is electrically connected to a part of the terminal 150 of the terminal region 126 and the scanning signal line driving circuit 104 on the second side 192 side.
  • the driving potential lines 147a, 147b, and 147c extend from the scanning signal line driving circuit 104 on the first side 191 side in the D1 direction and are connected to a plurality of pixels 180A arranged in the D1 direction.
  • a plurality of scanning signal lines including the scanning signal lines 129a, 129b, and 129c are electrically connected to the scanning signal line driving circuit 104 on the second side 192 side, extend in the D1 direction, and are connected to a plurality of pixels 180A arranged in the D1 direction.
  • the electrical connections of the terminal 150, the connection wiring 141, the multiple scanning signal line driving circuits 104, the driving potential lines 147, 147a, 147b and 147c, and the scanning signal lines 129a, 129b and 129c are not limited to the configuration shown in FIG. 22.
  • the scanning signal line driving circuit 104 on the first side 191 side and the scanning signal line driving circuit 104 on the second side 192 side may be symmetrically swapped with respect to a virtual line parallel to the first direction D2, and each wiring may be swapped.
  • the driving potential lines 147, 147a, 147b and 147c may be directly connected between the terminal 150 and each pixel 180A without being electrically connected to the scanning signal line driving circuit 104, as in the display device 20.
  • Pixel 180A includes pixel IC chip 181. As will be described in detail later, the layered structure of pixel 180A is different from the layered structure of pixel 180. Specifically, the layered structure of backplane 200A of pixel 180A is different from the layered structure of backplane 200 of pixel 180.
  • the second substrate 401 includes a first side 191, a second side 192 opposite the first side, a third side 193, and a fourth side 194 opposite the third side.
  • the display area 122 and the peripheral area 121 are surrounded by the first side 191, the second side 192 opposite the first side, the third side 193, and the fourth side 194 opposite the third side 193.
  • FIG. 23 is a cross-sectional view showing an example of the cross-sectional structure of a pixel 180A of the display device 20. Specifically, it is a cross-sectional view showing an example of the cross-sectional structure of the pixel 180A cut along the line B1-B2 shown in Fig. 22.
  • Fig. 24 is a cross-sectional view showing an example of the cross-sectional structure of a peripheral region 121 and a part of the display region 122 of the display device 20.
  • the backplane 200A includes a second substrate 401, a protective layer 417, a base layer 436, conductive layers 238a, 238b, and 438c, first connection conductive layers 244a and 244b, a source electrode 444a, a drain electrode 444b, an oxide semiconductor layer 442, a gate insulating layer 440, an insulating layer 446, an insulating layer 454, and an insulating layer 456.
  • the backplane 200A includes a scanning signal line 129a and a transistor 484a.
  • the transistor 484a includes at least a source electrode 444a, a drain electrode 444b, an oxide semiconductor layer 442, a portion of the gate insulating layer 440, and a portion of the insulating layer 446.
  • the second substrate 401 is a substrate (second support substrate) that supports the terminals 150, the scanning signal line driving circuits 104, the scanning signal lines 129 including the scanning signal line 129a, the data signal lines 131, the ground wiring 145, and the driving potential line 147.
  • the second substrate 401 includes a first surface 401a and a second surface 401b that faces the first surface 401a.
  • the protective layer 417, the underlayer 436, the conductive layers 238a, 238b, and 438c, the first connecting conductive layers 244a and 244b, the source electrode 444a, the drain electrode 444b, the oxide semiconductor layer 442, the gate insulating layer 440, the insulating layer 446, the insulating layer 454, and the insulating layer 456 are disposed on the first surface 401a.
  • the protective layer 417 is disposed on the first surface 401a of the second substrate 401.
  • the protective layer 417 can prevent the diffusion of impurities from the second substrate 401 or impurities from the outside (e.g., moisture or sodium (Na)).
  • the base layer 436 is disposed on the protective layer 417. Like the protective layer 417, the base layer 436 can prevent the diffusion of impurities from the second substrate 401 or impurities from the outside (e.g., moisture or sodium (Na)).
  • the conductive layers 238a, 238b, and 438c are disposed on the base layer 436.
  • the conductive layer 238a functions as the scanning signal line 129a.
  • the conductive layer 238b functions as the driving potential line 147a.
  • the conductive layer 438c functions as the gate electrode of the transistor 484a.
  • the gate insulating layer 440 is disposed on the conductive layers 238a, 238b, and 438c, and on a portion of the base layer 436. That is, the gate insulating layer 440 is disposed so as to cover the multiple scanning signal lines 129, the driving potential line 147a, and the gate electrode of the transistor 484a. The gate insulating layer 440 insulates the multiple scanning signal lines 129, the driving potential line 147a, and the gate electrode of the transistor 484a from each other.
  • the oxide semiconductor layer 442 is disposed on the gate insulating layer 440.
  • the oxide semiconductor layer 442 is used for the channels of the multiple transistors 484.
  • the multiple transistors 484 include the transistor 484a.
  • the source electrode 444a and the drain electrode 444b are disposed on the oxide semiconductor layer 442 and the gate insulating layer 440.
  • the source electrode 444a and the drain electrode 444b are electrically connected to the oxide semiconductor layer 442.
  • the source electrode 444a and the drain electrode 444b of the display device 20 are directly connected to the oxide semiconductor layer 442.
  • the source electrode, the drain electrode, and the wiring formed in the same layer as the source electrode and the drain electrode included in the pixel 180A when the source electrode, the drain electrode, and the wiring are not distinguished, the source electrode, the drain electrode, and the wiring are described as the conductive layer 444, and when the source electrode, the drain electrode, and the wiring are distinguished, the source electrode, the drain electrode, and the wiring are given individual reference characters such as the source electrode 444a, the drain electrode 444b, etc.
  • Insulating layer 454 is disposed on insulating layer 446. Insulating layer 456 is disposed on insulating layer 454. A portion of insulating layer 456 is opened. In addition, a portion of insulating layer 454 and a portion of insulating layer 456 are opened to expose conductive layer 238b.
  • the first connection conductive layer 244a is disposed on a part of the exposed insulating layer 456.
  • the first connection conductive layer 244b is disposed on the exposed conductive layer 238b and is electrically connected to the conductive layer 238b.
  • the first connection conductive layers 244a and 244b are formed on different layers in the same process.
  • the first connection conductive layer 244a extends in the second direction D2 as shown in FIG. 4 and branches out and extends in the first direction D1.
  • the first connection conductive layer 244a is disposed so as to overlap with the gate insulating layer 440.
  • the first connection conductive layer 244b extends in the first direction D1 and the second direction D2 as shown in FIG. 3.
  • the first connection conductive layer 244b may be disposed so as to overlap with the gate insulating layer 440.
  • the adhesive resin material 610 is disposed on a portion of the insulating layer 456.
  • the adhesive resin material 610 is formed so as to surround at least a portion of the periphery of the light-emitting diode 300 and the transistor 184, as in the cross-sectional view shown in FIG. 24.
  • the adhesive resin material 610 is disposed on a portion of the insulating layer 456 so as to overlap the display region 122 without overlapping the peripheral region 121, as in the cross-sectional view shown in FIG. 23.
  • the adhesive resin material 610 may overlap the peripheral region 121.
  • the peripheral region 121 of the display device 20 (the periphery of the adhesive resin material 610) may be sealed with a resin or the like.
  • the first surface 101a of the pixel IC chip 181 faces the first surface 401a of the backplane 200A, and the array substrate 100 is bonded to the backplane 200A.
  • the array substrate 100 and the backplane 200A are bonded together by an adhesive resin material 610.
  • the array substrate 100 is electrically connected to the backplane 200A by the conductive connection members 620a and 620b.
  • the conductive layer 152a of the array substrate 100 is electrically connected to the first connection conductive layer 244a of the backplane 200A via the conductive connection member 620a
  • the conductive layer 152c of the array substrate 100 is electrically connected to the first connection conductive layer 244b of the backplane 200A via the conductive connection member 620b.
  • the conductive layer 238b and the first connection conductive layer 244b may overlap the second transistor 184b.
  • the conductive layer 238b (first connection conductive layer 244b) and the oxide semiconductor layer 142 can form a capacitor 188 via the insulating layers 119, 118, 154, and 146.
  • the display device 20 having the above-described configuration has the same effect as the display device 10.
  • the peripheral region 121 of the display device 20 includes the scanning signal line driving circuit 104
  • the display device 20 can reduce the step caused by the thickness of the peripheral region 121 and the thickness of the display region 122 more than a display device that does not include the scanning signal line driving circuit 104.
  • FIG. 25 is a flow chart showing an example of a manufacturing method for the backplane 200A and an example of a method for bonding the pixel IC chip 181 and the backplane 200A.
  • Figures 26 to 30 are cross-sectional views showing an example of a cross-sectional structure in the manufacturing process of the backplane 200A. Configurations that are the same as or similar to those in Figures 1 to 24 will be described as necessary.
  • the manufacturing method for the array substrate 100 is the same as the manufacturing method for the array substrate 100 of the display device 10 described in "1-5", and the manufacturing method for the array substrate 100 will be described as necessary.
  • the method for manufacturing the backplane 200A includes steps S700 to S810. As with the method for manufacturing the backplane 200, the method for manufacturing the backplane 200A uses a second substrate 401, such as an amorphous glass substrate, as a support substrate.
  • a second substrate 401 such as an amorphous glass substrate
  • Step S700 is a step of forming a protective layer 417 on the first surface 401a of the second substrate 401 so as to be in contact with the first surface 401a (see Figures 25 and 26).
  • the protective layer 417 is formed on the first surface 401a using CVD, using a material similar to that of the insulating layer 117 in step S210.
  • the protective layer 417 can prevent impurities from the second substrate 401 or external impurities (e.g., moisture or sodium (Na)) from diffusing into layers stacked on the underlayer 436.
  • Step S710 is a step of forming an underlayer 436 on the protective layer 417 so as to be in contact with the protective layer 417 (see Figures 25, 26, and 27).
  • the underlayer 436 can be formed in the same manner as the underlayer 110 in step S110 using the same material.
  • the underlayer 436 can prevent impurities from the second substrate 401 or external impurities (e.g., moisture or sodium (Na)) from diffusing into layers stacked on the underlayer 436.
  • Step S720 is a step of forming a conductive film on the underlayer 436 so as to be in contact with the underlayer 436 (see FIG. 25, FIG. 26, and FIG. 27).
  • Step S730 is a step of processing the conductive film formed in step S720 using photolithography and etching to form gate electrodes of multiple transistors, multiple scanning signal lines 129a and 129, driving potential lines 147, 147a, 147b, and 147c, and each wiring.
  • the conductive layers 238a and 238b shown in FIG. 26 include a conductive film, the conductive layer 238a functions as the scanning signal line 129a, and the conductive layer 238b functions as the driving potential line 147a.
  • the conductive layer 438c and the scanning signal line 129a shown in FIG. 27 include a conductive film, and the conductive layer 438c functions as the gate electrode of the transistor 484a.
  • the conductive layers 238a and 238b, the conductive layer 438c, and the scanning signal line 129a are formed by sputtering using the same material as the conductive layer 138 formed in step S250, and are formed by photolithography and etching in the same manner as in step S260.
  • Step S750 is a step of depositing an oxide semiconductor layer 442 on the gate insulating layer 440 by sputtering so as to be in contact with the gate insulating layer 440 (see Figures 25, 26, and 27).
  • the oxide semiconductor layer 442 is deposited on the gate insulating layer 440 using the same material as the oxide semiconductor layer 142.
  • Step S760 is a step of processing the oxide semiconductor layer 442 formed in step S750 using photolithography and etching to form the oxide semiconductor layer 442 used in each semiconductor layer of the multiple transistors 484 (see Figures 25, 26, and 27). Note that, for example, after step S760, an opening 441a is formed using photolithography and etching. The opening 441a exposes a part of the surface of the gate insulating layer 440 and the scanning signal line 129a that form the sidewall of the opening 441a.
  • Step S770 is a step of depositing a conductive layer 444 by sputtering on the oxide semiconductor layer 442, on a portion of the surface of the scanning signal line 129a, on the sidewall of the opening 441a, and on a portion of the gate insulating layer 440 so as to be in contact with the oxide semiconductor layer 442, the portion of the surface of the scanning signal line 129a, the sidewall of the opening 441a, and a portion of the gate insulating layer 440.
  • the conductive layer 444 can be formed using the same material as the conductive layer 144.
  • Step S780 is a step in which the conductive layer 444 formed in step S770 is processed using photolithography and etching to form a source electrode, a drain electrode, and a wiring (see FIG. 25 and FIG. 29).
  • the conductive layer 444 functions as a source electrode, a drain electrode, or a wiring.
  • the conductive layer 444 shown in FIG. 29 is a source electrode 444a and a drain electrode 444b.
  • Step S790 is a step of forming an insulating layer 446 by CVD on the conductive layer 444, on a part of the oxide semiconductor layer 442, and on a part of the gate insulating layer 440 so as to be in contact with the conductive layer 444, a part of the oxide semiconductor layer 442, and a part of the gate insulating layer 440, forming an insulating layer 454 on the insulating layer 446 so as to be in contact with the insulating layer 446, and forming an insulating layer 456 on the insulating layer 454 so as to be in contact with the insulating layer 454 (see FIG. 25, FIG. 28, and FIG. 29).
  • the insulating layer 446 can be formed using a material similar to that of the gate insulating layer 440.
  • the insulating layer 454 can be formed using a material similar to that of the insulating layer 380.
  • the insulating layer 454 can planarize unevenness due to the transistor 484 and the insulating layer 446, like the insulating layer 380.
  • the insulating layer 456 can be formed using a material similar to that of the insulating layer 117. Similar to the insulating layer 117, the insulating layer 456 can prevent impurities from the outside (e.g., moisture or sodium (Na)) from diffusing into layers below the insulating layer 456.
  • impurities from the outside e.g., moisture or sodium (Na)
  • Step S800 is a step of forming openings 443a and 443b using photolithography and etching.
  • Opening 443a exposes insulating layers 446, 454, and 456, which form the sidewalls of opening 443a, and a portion of the surface of conductive layer 238b.
  • Opening 443b exposes insulating layers 456 and a portion of the surface of insulating layer 454, which form the sidewalls of opening 443b (see Figures 25 and 28).
  • Step S810 is a step of forming a conductive layer. Specifically, this is a step of forming a conductive film so as to contact the insulating layers 446, 454, and 456 that form the side walls of the opening 443a, a part of the surface of the conductive layer 238b, the insulating layer 456 that forms the side walls of the opening 443b, and a part of the surface of the insulating layer 454 (see Figures 25 and 30).
  • the conductive film is formed on the insulating layer and the conductive layer using sputtering and ECP, as in step S340.
  • the formed conductive layer is polished using CMP and planarized until the surface of the insulating layer 456 is exposed.
  • the first connection conductive layers 244a and 244b can be formed.
  • the first connection conductive layers 244a and 244b shown in FIG. 30 include a conductive film
  • the first connection conductive layer 244a functions as the ground wiring 145a
  • the first connection conductive layer 244b is electrically connected to the conductive layer 238b and functions as the driving potential line 147a.
  • the first connection conductive layers 244c and 244d are formed in the same manner as the first connection conductive layers 244a and 244b.
  • the first connection conductive layer 244c (see FIG. 3) is electrically connected to the conductive layer 238a and functions as the scanning signal line 129.
  • the first connection conductive layer 244d functions as the data signal line 131.
  • the conductive film formed in step S810 can be made of the same material as the conductive film formed in step S340.
  • the conductive film can be a conductive layer made of manganese and copper.
  • the display device 20 can suppress the diffusion of copper into the insulating layer in contact with the first connection conductive layer 244, and can absorb hydrogen discharged from the insulating layer in contact with the first connection conductive layer, thereby suppressing the deterioration of the electrical characteristics of the transistor 484.
  • the first connection conductive layer 244 is formed using ECP, it can be formed thicker than films and layers formed using sputtering or CVD.
  • the resistance value of the data signal line 131 (first connection conductive layer 244d) and the ground wiring 145a (first connection conductive layer 244a) formed using the first connection conductive layer 244 can be made even smaller than the resistance value of wiring formed using a material with a higher resistivity than copper.
  • the time constant of the signal supplied to the data signal line 131 is improved, and the amount of charge supplied to the ground wiring 145a is increased.
  • the backplane 200A is formed.
  • Steps S820 to S850 are the same as steps S450 to S500. Therefore, a description of steps S820 to S850 will be omitted here.
  • the manufacturing method of the display device 20 can electrically connect the pixel IC chip 181 (first surface 101a of the array substrate 100) to the backplane 200A.
  • the pixel IC chip 181 which includes the light-emitting diode 300 and the first to third transistors 184a to 184c, is electrically connected to the data signal line 131, the scanning signal line 129, the ground wiring 145, and the drive potential line 147 included in the backplane 200A.
  • the manufacturing method for the display device 20 including the above configuration has the same effect as the manufacturing method for the display device 10. Furthermore, since the manufacturing method for the display device 20 includes forming the scanning signal line driving circuit 104 in the peripheral region 121, the number of parts mounted on the display device 20 can be reduced compared to the case where an IC chip including a scanning signal line driving circuit is mounted on the display device 20. As a result, the manufacturing method for the display device 20 is a manufacturing method that can reduce costs.
  • the transistor 484 included in the backplane 200A can be covered on the second substrate 401 side and on the second substrate 401 side and the third direction D3 side with insulating layers 471 and 456 using AlO.
  • impurities e.g., moisture or sodium (Na)
  • the manufacturing method of the display device 20 can suppress deterioration of the electrical characteristics of the transistor 484.
  • FIG. 31 is a plan view showing an example of the protection circuit 460. Configurations that are the same as or similar to those in Figs. 1 to 30 will be described as necessary.
  • the protection circuit 460 is electrically connected to the terminal 150 and the data signal line 131 connected to the terminal 150.
  • the protection circuit 460 includes transistors 484b and 484c.
  • the conductive states of the transistors 484b and 484c are controlled by signals supplied to signal lines or wiring electrically connected to the protection circuit 460.
  • the transistor 484b includes a gate electrode 4G, a source electrode 4S, and a drain electrode 4D.
  • the transistor 484c includes a gate electrode 5G, a source electrode 5S, and a drain electrode 5D.
  • the source electrode 4S is electrically connected to the driving potential line 147
  • the drain electrode 4D is electrically connected to the gate electrode 4G, the data signal line 131, and the source electrode 5S.
  • the drain electrode 5D is electrically connected to the gate electrode 5G and the ground wiring 145.
  • the drain electrode 4D is electrically connected to the gate electrode 4G and the data signal line 131. Therefore, when the potential supplied to the data signal line 131 is greater than the potential supplied to the drive potential line 147, the transistor 484b becomes conductive and functions as a protection circuit. In other words, when an overvoltage is supplied to the data signal line 131 via the terminal 150, a current can be passed from the drain electrode 4D to the drive potential line 147 via the transistor 484b. As a result, the transistor 484b can suppress the application of an overvoltage and the supply of an overcurrent to the data signal line 131.
  • the drain electrode 5D is also electrically connected to the gate electrode 5G and the ground wiring 145. Therefore, when the potential supplied to the source electrode 5S is lower than the potential supplied to the ground wiring 145, the transistor 484c is in a conductive state and functions as a protection circuit. In other words, when an overvoltage is supplied to the data signal line 131 via the terminal 150, a current can be passed from the ground wiring 145 to the source electrode 5S via the transistor 484c. As a result, the transistor 484c can suppress the application of an overvoltage and the supply of an overcurrent to the data signal line 131.
  • the transistors 484b and 484c like the transistor 484a and the multiple transistors 184, include an oxide semiconductor layer 442 and are formed on the second substrate 401.
  • the leakage current and off current of the transistors 484b and 484c are smaller than the leakage current and off current of a transistor including amorphous silicon or polysilicon. Therefore, the leakage current and off current of the protection circuit 460 are small, so that the application of an overvoltage and the supply of an overcurrent to the data signal line 131 can be efficiently suppressed.
  • the protection circuit 460 can suppress the deterioration of electrical characteristics caused by the leakage current and off current.
  • the temperature characteristics of the off current of a transistor formed using an oxide semiconductor layer are superior to the temperature characteristics of the off current of a transistor formed using amorphous silicon or polysilicon. Therefore, the display device 20 includes a protection circuit using a transistor with excellent temperature characteristics, so that the deterioration of long-term reliability can be suppressed.

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Abstract

表示装置は、第１の基板と、前記第１の基板の第１の面の上に配置され、窒化ガリウム層を含む発光ダイオードと、前記発光ダイオードの上に配置され、前記発光ダイオードと電気的に接続された第１のトランジスタと、前記第１の基板に対向する第２の基板と、前記第２の基板の上に配置されたデータ信号線と、前記第２の基板の上に配置されたグラウンド信号線と、前記データ信号線の上に配置され、前記データ信号線と前記第１のトランジスタとを電気的に接続する第１の導電体と、前記グラウンド信号線の上に配置され、前記グラウンド配線と前記発光ダイオードとを電気的に接続する第２の導電体とを含む。

Description

表示装置
　本発明の実施形態の一つは、酸化物半導体を用いたトランジスタ及び窒化ガリウムを用いた発光素子を含む表示装置に関する。
　近年、窒化ガリウム（ＧａＮ）を用いた発光素子を表示部に用いた表示装置が知られている。例えば、発光素子は、発光ダイオード（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：ＬＥＤ）又は微小な発光ダイオード（マイクロＬＥＤ）である。例えば、当該表示装置は、発光素子が形成されたサファイア基板と、酸化物半導体又は低温ポリシリコンを含むトランジスタが形成されたバックプレーンとを含み、当該表示装置の製造方法は、サファイア基板をバックプレーンに転写することによって発光素子とトランジスタとを電気的に接続することを含む。このように製造された当該表示装置の発光素子は、トランジスタに供給された電位に応じた電流を流すことができる。その結果、発光素子は発光し、当該表示装置は表示部に画像を表示することができる。
　例えば、特許文献１～４は、トランジスタ及び発光素子を含む表示装置を開示している。
米国特許第８７９１４７４号明細書 国際公開２０２２／２１０４０２号 国際公開２０２３／０７４０９８号 国際公開２０２０／１８８８５１号
　例えば、当該表示装置の製造方法は、発光素子を転写してバックプレーンのトランジスタに接続することを含む。発光素子とトランジスタとの電気的な接続が安定せず、発光素子とトランジスタとのボンディングに応じてコンタクト抵抗がばらつく可能性がある。また、発光素子とトランジスタとの電気的な接続が安定していない場合、又は、トランジスタの電気特性が安定していない場合には、トランジスタが発光素子に所定の電位に応じた電流を供給できない可能性がある。その結果、発光素子が所定の輝度で発光しないため、表示装置が所定の電位に応じた画像を表示することができない。また、発光素子とトランジスタとの電気的な接続が安定していない場合、又は、トランジスタの電気特性が安定していない場合には、トランジスタの長期信頼性及び表示装置の長期信頼性が問題になる。
　本発明の課題の一つは、酸化物半導体を用いたトランジスタ及び窒化ガリウムを用いた発光素子を含み、長期信頼性の低下を抑制可能な表示装置を提供することを課題の一つとする。
　本発明の実施形態の一つに係る表示装置は、第１の基板と、前記第１の基板の第１の面の上に配置され、窒化ガリウム層を含む発光ダイオードと、前記発光ダイオードの上に配置され、前記発光ダイオードと電気的に接続された第１のトランジスタと、前記第１の基板に対向する第２の基板と、前記第２の基板の上に配置されたデータ信号線と、前記第２の基板の上に配置されたグラウンド配線と、前記データ信号線の上に配置され、前記データ信号線と前記第１のトランジスタとを電気的に接続する第１の導電体と、前記グラウンド配線の上に配置され、前記グラウンド配線と前記発光ダイオードとを電気的に接続する第２の導電体とを含む。
本発明の第１実施形態に係る表示装置の構成を示す平面図である。 本発明の第１実施形態に係る表示装置に含まれる画素の回路構成を示す回路図である。 本発明の第１実施形態に係る表示装置に含まれる画素の回路と各配線との接続の構成を示す図である。 本発明の第１実施形態に係る画素のレイアウトの一例を示す模式的な平面図である。 図１に示される表示装置のＡ１－Ａ２線に沿った断面構造を示す断面図である。 本発明の第１実施形態に係る表示装置の製造方法の一例を示すフローチャートである。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造方法の一例を示すフローチャートである。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程の一例を示す平面図である。 図１６に示される平面図を拡大した図である。 本発明の第１実施形態に係る表示装置の製造方法の一例を示すフローチャートである。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第１実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第２実施形態に係る表示装置の構成を示す平面図である。 図２２に示される表示装置のＢ１－Ｂ２線に沿った断面構造を示す断面図である。 図２２に示される表示装置のＣ１－Ｃ２線に沿った断面構造を示す断面図である。 本発明の第２実施形態に係る表示装置の製造方法の一例を示すフローチャートである。 本発明の第２実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第２実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第２実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第２実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第２実施形態に係る表示装置の製造過程における断面構造の一例を示す断面図である。 本発明の第２実施形態に係る保護回路の構成を示す平面図である。
　以下、本発明の実施形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状、構成等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本発明の実施形態において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にａ、ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。なお、各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。
　本願の明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。
　本願の明細書において、Ｄ１方向はＤ２方向に交差し、Ｄ３方向はＤ１方向及びＤ２方向（Ｄ１Ｄ２平面）に交差する。Ｄ１方向は第１方向といわれ、Ｄ２方向は第２方向といわれ、Ｄ３方向は第３方向といわれる。例えば、Ｄ１方向、Ｄ２方向、及びＤ３方向は、Ｘ方向（ｘ方向）、Ｙ方向（ｙ方向）、及びＺ方向（ｚ方向）に対応する。なお、Ｄ３方向が、Ｄ１方向及びＤ２方向に対して、垂直から誤差の範囲内でずれた場合も、Ｄ３方向は、Ｄ１方向及びＤ２方向に垂直であるものとする。この場合は、例えば、略垂直と呼ばれる。
　本願の明細書において、同一及び一致という表記を用いている場合、同一及び一致には、設計の範囲での誤差が含まれてもよい。
［１．第１実施形態］
　図１～図２１を参照し、表示装置１０の構成を説明する。
［１－１．表示装置１０の概要］
　図１を参照し、表示装置１０の概要を説明する。図１は表示装置１０の構成を示す模式的な平面図である。
　表示装置１０は、少なくとも、第１の基板１０１（図５を参照）、第２の基板２０１、フレキシブルプリント回路基板（ＦＰＣ）１０８及びドライバＩＣ１０６を含む。また、表示装置１０は、少なくとも、第２の基板２０１（図５を参照）の第１の面２０１ａ（図５を参照）の上の表示領域１２２及び表示領域１２２の周囲を取り囲む周辺領域１２１を含む。なお、詳細は後述するが、アレイ基板１００（図５を参照）が第１の基板１０１を含み、バックプレーン２００（図５を参照）が第２の基板２０１を含む。
　第２の基板２０１は、第１の辺１９１、第１の辺に対向する第２の辺１９２、第３の辺１９３、及び第３の辺に対向する第４の辺１９４を含む。表示領域１２２及び周辺領域１２１は、平面視において、第１の辺１９１、第１の辺に対向する第２の辺１９２、第３の辺１９３、及び第３の辺１９３に対向する第４の辺１９４に囲まれる。
　表示領域１２２には、複数の画素１８０が配置されている。表示領域１２２は、複数の画素１８０と平面視において重なる領域である。複数の画素１８０は第１方向Ｄ１及び第２方向Ｄ２にマトリクス状に配置される。複数の画素１８０の配置は、マトリクス状に限定されない。例えば、複数の画素１８０は千鳥状に配置されてもよい。詳細は後述されるが、画素１８０は、画素ＩＣチップ１８１を含む。
　周辺領域１２１は、複数の走査信号線１２９、複数のデータ信号線１３１、グラウンド配線１４５、駆動電位線１４７及び端子領域１２６を含む。周辺領域１２１は、複数の走査信号線１２９、複数のデータ信号線１３１、グラウンド配線１４５、駆動電位線１４７及び端子領域１２６と平面視において重なる領域である。複数の走査信号線１２９、複数のデータ信号線１３１、グラウンド配線１４５及び駆動電位線１４７は、複数の画素１８０のうち、対応する画素１８０に電気的に接続される。
　端子領域１２６は第３の辺１９３側の領域である。複数の端子１５０が端子領域１２６に配置されている。複数の端子１５０は、ＦＰＣ１０８、複数の走査信号線１２９、複数のデータ信号線１３１、グラウンド配線１４５及び駆動電位線１４７に電気的に接続される。端子領域１２６は、複数の走査信号線１２９、複数のデータ信号線１３１、グラウンド配線１４５及び駆動電位線１４７を、ＦＰＣ１０８、ドライバＩＣ１０６及び外部回路（図示は省略）と接続するための複数の端子１５０と平面視において重なる領域である。なお、複数の端子１５０は、第２の基板２０１に含まれ、ＦＰＣ１０８と重なる。
　一例として、ドライバＩＣ１０６は、ＦＰＣ１０８上に配置される。ドライバＩＣ１０６は、複数の画素１８０を駆動させるための制御信号を、ＦＰＣ１０８、走査信号線１２９、データ信号線１３１、グラウンド配線１４５及び駆動電位線１４７を介して、複数の画素１８０に供給する。
　グラウンド配線１４５は、表示領域１２２を囲むように配置される。また、グラウンド配線１４５は、第１の辺１９１側の端子１５０に電気的に接続され第３の辺１９３に沿ってＤ１方向に延在する配線と、第１の辺１９１に沿ってＤ２方向に延在する配線と、第４の辺１９４に沿ってＤ１方向に延在する配線と、第２の辺１９２に沿ってＤ２方向に延在する配線と、第２の辺１９２側の端子１５０に電気的に接続され第３の辺１９３に沿ってＤ１方向に延在する配線と、を含む。さらに、グラウンド配線１４５は、第４の辺１９４に沿ってＤ１方向に延在する配線と電気的に接続され、Ｄ２方向に沿って第４の辺１９４側から第３の辺１９３側に向かって分岐されたグラウンド配線１４５ａ、１４５ｂ及び１４５ｃを含む。例えば、グラウンド配線１４５には、グラウンド電圧、接地電圧、電圧ＶＳＳ、０Ｖなどの定電位が供給される。これらの電圧（電位）は各信号の基準となる電位であり、基準電圧（電位）と呼ばれてよい。
　駆動電位線１４７は、第１の辺１９１側の端子１５０に電気的に接続され第３の辺１９３に沿ってＤ１方向に延在する配線と、第１の辺１９１に沿ってＤ２方向に延在する配線と、を含む。また、駆動電位線１４７は、第１の辺１９１に沿ってＤ２方向に延在する配線と電気的に接続され、Ｄ１方向に沿って第１の辺１９１側から第２の辺１９２側に向かって分岐された駆動電位線１４７ａ、１４７ｂ及び１４７ｃを含む。駆動電位線１４７ａ、１４７ｂ及び１４７ｃは、それぞれ、Ｄ１方向に沿って配置される複数の画素ＩＣチップ１８１に電気的に接続される。例えば、駆動電位線１４７には、グラウンド配線１４５に供給される電位より高い定電位が供給される。グラウンド配線１４５に供給される電位より高い定電位は、例えば、電圧ＶＤＤ、３０Ｖなどの電位である。駆動電位線１４７は、グラウンド配線１４５と同様に、表示領域１２２を囲むように配置されてよい。
　以上説明した構成を含むグラウンド配線１４５は、グラウンド電圧などの定電位を複数の画素ＩＣチップ１８１に均一に供給することができる。また、以上説明した構成を含む駆動電位線１４７は、電圧ＶＤＤなどの定電位を複数の画素ＩＣチップ１８１に均一に供給することができる。その結果、表示装置１０は、ムラの無い画像を表示領域１２２に表示することができる。
［１－２．画素１８０の構成］
　図２及び図３を参照し、画素１８０の構成を説明する。図２は表示装置１０の画素１８０の画素回路１８２の構成を示す模式的な回路図である。図３は画素回路１８２を含む画素ＩＣチップ１８１と、走査信号線１２９、データ信号線１３１、グラウンド配線１４５及び駆動電位線１４７との電気的な接続を示す模式的な図である。図１と同一、又は類似する構成については、必要に応じて説明する。
　画素１８０は、走査信号線１２９、データ信号線１３１、グラウンド配線１４５及び駆動電位線１４７に電気的に接続された画素ＩＣチップ１８１を含む。
　画素ＩＣチップ１８１は、第１のトランジスタ１８４ａ、第２のトランジスタ１８４ｂ、第３のトランジスタ１８４ｃ、発光ダイオード３００及び容量素子１８８を含む。また、画素ＩＣチップ１８１は、第１の接続導電層２４４ａ、２４４ｂ、２４４ｃ及び２４４ｄを含む。例えば、第１の接続導電層２４４ａ、２４４ｂ、２４４ｃ及び２４４ｄは、半田又は異方性導電膜（ＡＣＦ）を用いて、それぞれに対応する電極と配線とを接続する。例えば、第１の接続導電層２４４ａはゲート電極３Ｇ、ソース電極３Ｓ及び陰極６Ｆとグラウンド配線１４５ａとの間に配置されると共に接続し、第１の接続導電層２４４ｂはドレイン電極２Ｄ及び第２の電極８Ｓと、駆動電位線１４７ａとの間に配置されると共に接続し、第１の接続導電層２４４ｃはゲート電極１Ｇと走査信号線１２９との間に配置されると共に接続し、第１の接続導電層２４４ｄはソース電極１Ｓとデータ信号線１３１との間に配置されると共に接続する。
　画素１８０に含まれる第１の接続導電層の説明において、第１の接続導電層を区別しない場合には、第１の接続導電層は第１の接続導電層２４４と記載され、第１の接続導電層を区別する場合には、第１の接続導電層は第１の接続導電層２４４ａ～２４４ｄなどと個別の符号が付与される。
　第１のトランジスタ１８４ａは、選択トランジスタとして機能することができる。第１のトランジスタ１８４ａの導通状態は、走査信号線１２９により制御される。第１のトランジスタ１８４ａは、ゲート電極１Ｇ、ソース電極１Ｓ及びドレイン電極１Ｄを含む。ソース電極１Ｓは、データ信号線１３１に電気的に接続され、ドレイン電極１Ｄは、第２のトランジスタ１８４ｂのゲート電極２Ｇ及び容量素子１８８の第１の電極８Ｆと電気的に接続され、ゲート電極１Ｇは走査信号線１２９に電気的に接続される。
　第２のトランジスタ１８４ｂは、駆動トランジスタとして機能することができる。第２のトランジスタ１８４ｂは、発光ダイオード３００の発光輝度を制御する。第２のトランジスタ１８４ｂの導通状態は、第１のトランジスタ１８４ａにより制御される。第２のトランジスタ１８４ｂは、ゲート電極２Ｇ、ソース電極２Ｓ及びドレイン電極２Ｄを含む。ソース電極２Ｓは、第３のトランジスタ１８４ｃのドレイン電極３Ｄ及び発光ダイオード３００の陽極６Ｓと電気的に接続され、ドレイン電極２Ｄは駆動電位線１４７及び容量素子１８８の第２の電極８Ｓと電気的に接続され、ゲート電極２Ｇは、ドレイン電極１Ｄ及び第１の電極８Ｆと電気的に接続される。
　第３のトランジスタ１８４ｃは、発光ダイオード３００の保護回路として機能することができる。第３のトランジスタ１８４ｃは、ゲート電極３Ｇ、ソース電極３Ｓ及びドレイン電極３Ｄを含む。第３のトランジスタ１８４ｃは発光ダイオード３００に並列に接続される。より具体的には、ソース電極３Ｓは、ゲート電極３Ｇ、発光ダイオード３００の陰極６Ｆ及びグラウンド配線１４５と電気的に接続され、ドレイン電極３Ｄは、陽極６Ｓ及びソース電極２Ｓと電気的に接続される。ゲート電極３Ｇはソース電極３Ｓと電気的に接続され、第３のトランジスタ１８４ｃは、所謂、ダイオード接続を含むダイオードである。第３のトランジスタ１８４ｃの導通状態は、ドレイン電極３Ｄに供給される電位とソース電極３Ｓに供給される電位との電位差により制御される。ソース電極３Ｓがグラウンド配線１４５と電気的に接続されているため、ドレイン電極３Ｄに供給される電位は、基本的には、グラウンド配線１４５に供給される電位以上である。ドレイン電極３Ｄに供給される電位がグラウンド配線１４５に供給される電位より小さい場合に、第３のトランジスタ１８４ｃは導通状態となり、保護回路として機能する。すなわち、過電圧が、発光ダイオード３００の陽極６Ｓと陰極６Ｆとの間に印加された場合には、画素１８０（画素回路１８２）は発光ダイオード３００に流れる電流を第３のトランジスタ１８４ｃを経由して、グラウンド配線１４５に流すことができる。その結果、第３のトランジスタ１８４ｃは発光ダイオード３００への過電圧の印加及び過電流の供給を抑制できる。
　画素１８０に含まれるトランジスタの説明において、トランジスタを区別しない場合には、トランジスタはトランジスタ１８４と記載され、トランジスタを区別する場合には、トランジスタは第１のトランジスタ１８４ａ、第２のトランジスタ１８４ｂ、第３のトランジスタ１８４ｃと記載される。
　発光ダイオード３００は陰極（ｎ型電極）６Ｆ及び陽極（ｐ型電極）６Ｓを含む。
　容量素子１８８は第１の電極８Ｆ及び第２の電極８Ｓを含む。例えば、容量素子１８８は、画素１８０が表示する画像に対応する電位に相当する電荷を保持することができる。また、例えば、容量素子１８８は、第２のトランジスタ１８４ｂの閾値電圧に相当する電荷を保持し、第２のトランジスタ１８４ｂの閾値電圧を補正することができる。その結果、第２のトランジスタ１８４ｂは、画像に対応する電位に相当する安定した電流を、発光ダイオード３００に供給することができる。
　任意の制御信号が、ドライバＩＣ１０６及び外部回路から、表示装置１０の複数の画素１８０の画素回路１８２に供給され、表示装置１０は表示領域１２２に画像を表示することができる。
　なお、本明細書及び図面において、説明の便宜上、各トランジスタのソース電極及びドレイン電極に供給される電位によって、各々の電極のソースとしての機能とドレインとしての機能とが入れ替わる場合がある。
［１－３．レイアウトの例］
　図４を参照し、第３のトランジスタ１８４ｃ及び発光ダイオード３００のレイアウトの一例を説明する。図４は第３のトランジスタ１８４ｃ及び発光ダイオード３００のレイアウトの一例を示す模式的な平面図である。図１～図３と同一、又は類似する構成については、必要に応じて説明する。
　発光ダイオード３００のｎ型電極３５０（陰極６Ｆ）は、第２の接続導電層３７０ａ、導電層１５２ａ及び導電性接続部材６２０ａに接続され、第２の接続導電層３７０ａ、導電層１５２ａ及び導電性接続部材６２０ａを介して、第１の接続導電層２４４ａ及びグラウンド配線１４５ａに接続される。ｎ型電極３５０（陰極６Ｆ）は、第２の接続導電層３７０ａ及び導電層１５２ａを介して、開口１３９から露出したゲート電極１３８ａ（ゲート電極３Ｇ）及び開口１４０ａから露出したソース電極３Ｓに接続される。発光ダイオード３００のｐ型電極３６０（陽極６Ｓ）は、第２の接続導電層３７０ｂ及び導電層１５２ｂに接続され、第２の接続導電層３７０ｂ及び導電層１５２ｂを介して、開口１４０ｂから露出したドレイン電極３Ｄに接続される。
　すなわち、第３のトランジスタ１８４ｃ及び発光ダイオード３００は同一ＩＣチップ（画素ＩＣチップ１８１）に備えられる。また、「１－２」で説明した通り、第３のトランジスタ１８４ｃは発光ダイオード３００の保護回路として機能する。表示装置１０は、発光ダイオード３００と発光ダイオード３００を保護する第３のトランジスタ１８４ｃとを個別に備えるのではなく、発光ダイオード３００と発光ダイオード３００を保護する第３のトランジスタ１８４ｃとを一体形成した構成を備えることができる。その結果、発光ダイオード３００と発光ダイオード３００を保護する第３のトランジスタ１８４ｃとを個別に備えるより、発光ダイオード３００と第３のトランジスタ１８４ｃとの電気的な接続を安定させることができる。よって、表示装置１０は、発光ダイオード３００と第３のトランジスタ１８４ｃとコンタクト抵抗のばらつきを抑制すると共に、発光ダイオード３００及び第３のトランジスタ１８４ｃの電気特性を安定させることができるため、画素１８０の発光特性、温度特性などの低下を抑制することができる。
［１－４．画素１８０の断面の一例］
　図５を参照し、画素１８０の断面の一例を説明する。図５は、表示装置１０の画素１８０の断面構造の一例を示す断面図である。具体的には、図１に示すＡ１－Ａ２線で切断された画素１８０の断面構造の一例を示す断面図である。図１～図４と同一、又は類似する構成については、必要に応じて説明する。
　表示装置１０は、アレイ基板１００及びバックプレーン２００を含む。アレイ基板１００は、第１の基板１０１、下地層１１０、バッファー層１２０、発光ダイオード３００、絶縁層３８０、絶縁層１１７、絶縁層１３６、第２のトランジスタ１８４ｂ、絶縁層１５４、導電層１５２ａ、１５２ｂ及び１５２ｃ、絶縁層１１８、絶縁層１１９、開口６１９ａ及び６１９ｂ、色変換層１１５を含む。バックプレーン２００は、第２の基板２０１、下地層２１０、複数の端子１５０（図１を参照）、導電層２３８ａ及び２３８ｂ、第１の接続導電層２４４ａ及び２４４ｂ、絶縁層２４０及び絶縁層２４６を含む。
　第１の基板１０１はトランジスタ１８４及び発光ダイオード３００を支持する基板（第１の支持基板）である。第１の基板１０１は第１の面１０１ａ及び第１の面１０１ａに対向する第２の面１０１ｂを含む。バッファー層１２０、発光ダイオード３００、絶縁層３８０、絶縁層１１７、絶縁層１３６、第２のトランジスタ１８４ｂ、絶縁層１５４、導電層１５２ａ、１５２ｂ及び１５２ｃ、絶縁層１１８、絶縁層１１９、開口６１９ａ及び６１９ｂは、第１の面１０１ａ上に配置される。また、色変換層１１５は第２の面１０１ｂ上に配置される。
　下地層１１０は第１の基板１０１上に配置される。バッファー層１２０は下地層１１０上に配置される。
　発光ダイオード３００はバッファー層１２０上に配置される。発光ダイオード３００は、窒化ガリウム層３１０、ｎ型半導体層３２０、発光層３３０、ｐ型半導体層３４０、ｎ型電極３５０及びｐ型電極３６０を含む。
　窒化ガリウム層３１０はバッファー層１２０上に配置される。ｎ型半導体層３２０は窒化ガリウム層３１０上に配置される。発光層３３０は、ｎ型半導体層３２０上に配置される。ｐ型半導体層３４０は、発光層３３０上に配置される。ｎ型電極３５０はｎ型半導体層３２０上に配置される。ｐ型電極３６０はｐ型半導体層３４０上に配置される。
　絶縁層１１６が発光ダイオード３００を覆うように配置される。具体的には、絶縁層１１６は、バッファー層１２０の表面の一部、窒化ガリウム層３１０の側面、ｎ型半導体層３２０の側面及び表面の一部、発光層３３０の側面、ｐ型半導体層３４０の側面及び表面の一部に配置される。
　また、発光ダイオード３００は、所謂、マイクロＬＥＤ又はミニＬＥＤである。しかしながら、発光ダイオード３００は、表示装置１０に示されるＬＥＤに限定されない。なお、マイクロＬＥＤの一辺の長さは１００μｍ以下であり、ミニＬＥＤの一辺の長さは１００μｍより長い。
　絶縁層３８０は、バッファー層１２０の表面の一部、発光ダイオード３００及び絶縁層１１６を覆うように配置される。絶縁層１１７は絶縁層３８０上に配置される。絶縁層３８０は第１の平坦化膜と呼ばれる場合がある。
　第２の接続導電層３７０ａは開口３７２ａ（図１０を参照）及びｎ型電極３５０と接し、開口３７２ａを介してｎ型電極３５０と電気的に接続される。第２の接続導電層３７０ｂは開口３７２ｂ（図１０を参照）及びｐ型電極３６０と接し、開口３７２ｂを介してｐ型電極３６０と電気的に接続される。なお、開口３７２ａ及び３７２ｂが絶縁層１１７及び３８０に形成されるため、第２の接続導電層３７０ａは開口３７２ａの側壁となる絶縁層１１７及び３８０と接し、第２の接続導電層３７０ｂは３７２ｂの側壁となる絶縁層１１７及び３８０と接する。
　絶縁層１３６は絶縁層１１７上に配置される。また、絶縁層１３６は、第２の接続導電層３７０ａ及び３７０ｂの表面上に配置される。例えば、絶縁層１３６は下地層である。
　トランジスタ１８４は絶縁層１３６上に配置される。トランジスタ１８４は、導電層１３８、ゲート絶縁層１４０、酸化物半導体層１４２、ソース電極１４４ａ及びドレイン電極１４４ｂを含む。図５に示されるトランジスタ１８４は、一例として、第２のトランジスタ１８４ｂである。
　導電層１３８は絶縁層１３６上に配置される。導電層１３８はゲート電極として機能する。例えば、図５に示される導電層１３８はゲート電極２Ｇである。
　ゲート絶縁層１４０は、導電層１３８上及び絶縁層１３６の表面上に配置される。
　酸化物半導体層１４２はゲート絶縁層１４０上に配置される。酸化物半導体層１４２はトランジスタ１８４のチャネルに用いられる。
　ソース電極１４４ａ及びドレイン電極１４４ｂは、酸化物半導体層１４２上及びゲート絶縁層１４０上に、互いに離間して、配置される。ソース電極１４４ａ及びドレイン電極１４４ｂは、酸化物半導体層１４２と電気的に接続される。表示装置１０のソース電極１４４ａ及びドレイン電極１４４ｂは酸化物半導体層１４２と直接接して接続される。なお、画素１８０に含まれるソース電極、ドレイン電極及びソース電極及びドレイン電極と同一層に形成される配線の説明において、ソース電極、ドレイン電極及び当該配線を区別しない場合には、ソース電極、ドレイン電極及び当該配線は導電層１４４と記載され、ソース電極、ドレイン電極及び当該配線を区別する場合には、ソース電極、ドレイン電極及び当該配線はソース電極１４４ａ、ドレイン電極１４４ｂなどと個別の符号が付与される。
　絶縁層１４６は、ソース電極１４４ａ及びドレイン電極１４４ｂ上、酸化物半導体層１４２の表面の一部の上、及びゲート絶縁層１４０の一部の上に配置される。すなわち、絶縁層１４６は、トランジスタ１８４を覆うように配置される。絶縁層１５４は、絶縁層１４６上に配置される。すなわち、絶縁層１５４はトランジスタ１８４を覆うように配置される。
　導電層１５２ａは、開口１５１ａ（図１３を参照）及び第２の接続導電層３７０ａと接し、開口１５１ａを介して第２の接続導電層３７０ａと電気的に接続される。導電層１５２ｂは、開口１５１ｂ（図１３を参照）及び第２の接続導電層３７０ｂと接し、開口１５１ｂを介して第２の接続導電層３７０ｂと電気的に接続される。また、導電層１５２ｂは、開口１５１ｄ（図１３を参照）及びソース電極１４４ａと接し、開口１５１ｄを介してソース電極１４４ａと電気的に接続される。導電層１５２ｃは、開口１５１ｃ（図１３を参照）及びドレイン電極１４４ｂと接し、開口１５１ｃを介してドレイン電極１４４ｂと電気的に接続される。なお、開口１５１ａ及び１５１ｂが、絶縁層１３６、ゲート絶縁層１４０、絶縁層１４６及び１５４に形成されるため、導電層１５２ａ及び１５２ｂは開口１５１ａ及び１５１ｂの側壁となる絶縁層１３６、ゲート絶縁層１４０、絶縁層１４６及び１５４と接する。開口１５１ｃ及び１５１ｄが絶縁層１４６及び１５４に形成されるため、導電層１５２ｂ及び１５２ｃは、開口１５１ｃ及び１５１ｄの側壁となる絶縁層１４６及び１５４と接する。
　絶縁層１１８は、絶縁層１５４、導電層１５２ａ、１５２ｂ及び１５２ｃ上に配置される。すなわち、絶縁層１１８は、導電層１５２ａ、１５２ｂ及び１５２ｃを覆うように配置される。絶縁層１１９は絶縁層１１８上に配置される。
　開口６１９ａ及び６１９ｂが絶縁層１１８及び１１９に形成される。導電性接続部材６２０ａが開口６１９ａ及び導電層１５２ａに接するように配置され、導電性接続部材６２０ａは導電層１５２ａに電気的に接続される。導電性接続部材６２０ｂが開口６１９ｂ及び導電層１５２ｃに接するように配置され、導電性接続部材６２０ｂは導電層１５２ｃに電気的に接続される。導電性接続部材６２０ａ及び６２０ｂは導電体（第１の導電体及び第２の導電体）と呼ばれる場合がある。
　接着樹脂材６１０がバッファー層１２０上に配置される。接着樹脂材６１０は、断面視において、発光ダイオード３００及びトランジスタ１８４の周囲の少なくとも一部を取り囲むように形成される。
　第２の基板２０１は、複数の端子１５０、複数の走査信号線１２９、複数のデータ信号線１３１、グラウンド配線１４５及び駆動電位線１４７を支持する基板（第２の支持基板）である。第２の基板２０１は第１の面２０１ａ及び第１の面２０１ａに対向する第２の面２０１ｂを含む。下地層２１０、導電層２３８ａ及び２３８ｂ、第１の接続導電層２４４ａ及び２４４ｂ、絶縁層２４０及び絶縁層２４６は、第１の面２０１ａ上に配置される。
　下地層２１０は第２の基板２０１上に配置される。下地層２１０は、第２の基板２０１からの不純物又は外部からの不純物（例えば、水分又はナトリウム（Ｎａ）など）の拡散を防止することができる。
　導電層２３８ａ及び２３８ｂは下地層２１０上に配置される。導電層２３８ａは走査信号線１２９として機能する。導電層２３８ｂは駆動電位線１４７ａとして機能する。
　絶縁層２４０は、導電層２３８ａ及び２３８ｂ上に配置される。すなわち、絶縁層２４０は、複数の走査信号線１２９及び駆動電位線１４７ａを覆うように配置される。また、絶縁層２４０には開口２４３が形成される。
　第１の接続導電層２４４ａが絶縁層２４０上に配置される。また、第１の接続導電層２４４ｂが絶縁層２４０の開口２４３において導電層２３８ｂの上に配置され、導電層２３８ｂと電気的に接続される。第１の接続導電層２４４ａ及び２４４ｂは異なる層上に同一の工程で形成される。例えば、第１の接続導電層２４４ａは、図４に示されるように、第２方向Ｄ２に延在すると共に、第１方向Ｄ１に分岐し延在する。図示は省略されるが、第１の接続導電層２４４ａは、絶縁層２４０と重畳するように配置される。例えば、第１の接続導電層２４４ｂは、図３に示されるように、第１方向Ｄ１及び第２方向Ｄ２に延在する。第１の接続導電層２４４ｂは、絶縁層２４０と重畳するように配置されてよい。
　絶縁層２４６は、絶縁層２４０、第１の接続導電層２４４ａ及び２４４ｂの上に配置される。詳細は後述されるが、絶縁層２４６は、化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）を用いて研磨され、平坦化される。その結果、絶縁層２４６が第１の接続導電層２４４ａ及び２４４ｂの上から取り除かれ、絶縁層２４０の一部、第１の接続導電層２４４ａ及び２４４ｂがバックプレーンの表面に露出する。
　例えば、複数の端子１５０は、導電層２３８及び第１の接続導電層２４４を用いて形成される。また、第１の接続導電層２４４の上の絶縁層２４０は開口され、第１の接続導電層２４４の上の絶縁層２４６はＣＭＰを用いて研磨され、表面の露出された第１の接続導電層２４４がＦＰＣ３００と電気的に接続される。
　アレイ基板１００の第１の面１０１ａはバックプレーン２００の第１の面２０１ａと対向し、アレイ基板１００はバックプレーン２００に貼り合わされる。具体的には、アレイ基板１００とバックプレーン２００とは、接着樹脂材６１０によって、貼り合わされる。その結果、アレイ基板１００は、導電性接続部材６２０ａ及び６２０ｂによって、バックプレーン２００と電気的に接続される。具体的には、アレイ基板１００の導電層１５２ａが、導電性接続部材６２０ａを介して、バックプレーン２００の第１の接続導電層２４４ａと電気的に接続され、アレイ基板１００の導電層１５２ｃが、導電性接続部材６２０ｂを介して、バックプレーン２００の第１の接続導電層２４４ｂ電気的に接続される。例えば、このとき、導電層２３８ｂ及び第１の接続導電層２４４ｂが第２のトランジスタ１８４ｂと重畳してよい。導電層２３８ｂ（第１の接続導電層２４４ｂ）と酸化物半導体層１４２とが、絶縁層１１９、１１８、１５４及び１４６を介して、容量素子１８８を形成することができる。
　表示装置１０の発光ダイオード３００及び発光ダイオード３００を駆動するための複数のトランジスタ１８４は、同一の第１の基板１０１上に形成することができる。発光ダイオード３００と発光ダイオード３００を駆動するための第２のトランジスタ１８４ｂとは、同一の第１の基板１０１上で電気的に接続される。その結果、表示装置１０は、発光ダイオード及び発光ダイオードを駆動するためのトランジスタを含む画素ＩＣチップ１８１をバックプレーンに転写することにより形成される。すなわち、画素ＩＣチップ内の接触面積の小さな駆動トランジスタとＬＥＤ接続部分では安定なアレイプロセスを利用し、接触面積の大きなバックプレーンと画素ＩＣチップとの接続部分では転写プロセスを利用することによって、発光ダイオードとトランジスタとのコンタクト抵抗値を安定させることできる。よって、第２のトランジスタ１８４ｂによって発光ダイオード３００に供給される電流が安定するため、表示装置１０は、画素１８０の発光特性及び温度特性の低下を抑制することができる。
［１－５．表示装置１０の製造方法の一例］
　図６～図２１を参照し、表示装置１０の製造方法の一例を説明する。図６は、アレイ基板１００の発光ダイオード３００の製造方法の一例を示すフローチャートである。図７～図１０は、アレイ基板１００の製造過程における断面構造の一例を示す断面図である。図１１は、アレイ基板１００のトランジスタ１８４の製造方法の一例を示すフローチャートである。図１２～図１５は、アレイ基板１００の製造過程における断面構造の一例を示す断面図である。図１６は、アレイ基板１００の製造方法の一例を示す平面図である。図１７は、図１６に示される平面を拡大した図である。図１８は、バックプレーン２００の製造方法の一例、及び、画素ＩＣチップ１８１とバックプレーン２００との張り合わせ方法の一例を示すフローチャートである。図１９～２０は、バックプレーン２００の製造過程における断面構造の一例を示す断面図である。図２１は、表示装置１０の製造過程における断面構造の一例を示す断面図である。図１～図５と同一、又は類似する構成については、必要に応じて説明する。
　はじめに、図６～図１７を参照し、アレイ基板１００及び画素ＩＣチップ１８１の製造方法を説明する。アレイ基板１００及び画素ＩＣチップ１８１の製造方法は、ステップＳ１１０～Ｓ３８０を含む。アレイ基板１００及び画素ＩＣチップ１８１の製造方法は、サファイア基板又は非晶質ガラス基板などの第１の基板１０１を支持基板として用いる。
　ステップＳ１１０は、第１の基板１０１の第１の面１０１ａ上に、第１の面１０１ａに接するように下地層１１０を形成するステップである（図６及び図７を参照）。例えば、下地層１１０はスパッタリングを用いて形成される。下地層１１０は、単層であってよく、積層であってもよい。例えば、下地層１１０は、窒化シリコン（ＳｉＮｘ）膜を単層として用いてよく、酸化シリコン（ＳｉＯｘ）膜と窒化シリコン（ＳｉＮｘ）膜との積層を用いてもよい。下地層１１０は、第１の基板１０１からの不純物又は外部からの不純物（例えば、水分又はナトリウム（Ｎａ）など）が下地層１１０に積層された層へ拡散することを防止することができる。
　ステップＳ１２０は、下地層１１０上に下地層１１０に接するようにバッファー層１２０を形成するステップである（図６及び図７を参照）。例えば、バッファー層１２０はスパッタリングを用いて形成される。バッファー層１２０は、単層であってよく、積層であってもよい。また、バッファー層１２０は、第１の基板１０１に対してｃ軸配向していてよい。バッファー層１２０を設けることにより、発光ダイオード３００の窒化ガリウム層３１０の結晶性を向上させることができる。発光ダイオード３００の発光層３３０から発せられた光は、バッファー層１２０を透過して外部へ出射される。そのため、バッファー層１２０は、透光性を有する。例えば、バッファー層１２０は、窒化アルミニウム（ＡｌＮ）膜などの透光膜を用いることができる。
　ステップＳ１３０～Ｓ２００は、発光ダイオード３００を形成するステップである（図６及び図７を参照）。
　ステップＳ１３０は、バッファー層１２０上に、バッファー層１２０に接するように窒化ガリウム（ＧａＮ）膜を成膜するステップである。ステップＳ１４０は、窒化ガリウム膜上に、窒化ガリウム膜に接するようにシリコン（Ｓｉ）をドープした窒化ガリウム膜を成膜するステップである。ステップＳ１５０は、シリコンをドープした窒化ガリウム膜上に、シリコンをドープした窒化ガリウム膜に接するように、窒化インジウムガリウム（ＩｎＧａＮ）膜と窒化ガリウム膜とが交互に積層された積層膜を成膜するステップである。ステップＳ１６０は、窒化インジウムガリウム膜と窒化ガリウム膜とが交互に積層された積層膜上に、マグネシウム（Ｍｇ）をドープした窒化ガリウム膜を成膜するステップである。ステップＳ１３０～Ｓ１６０は、スパッタリングを用いて、各膜を成膜するステップである。
　ステップＳ１７０は、フォトリソグラフィー及びエッチングを用いて、窒化ガリウム層３１０、ｎ型半導体層３２０、発光層３３０及びｐ型半導体層３４０を形成するステップである。窒化ガリウム層３１０は、ステップＳ１３０で成膜された窒化ガリウム膜を含む。窒化ガリウム層３１０はバッファー層１２０に接しているため、窒化ガリウム層３１０の結晶成長はバッファー層１２０によって制御される。具体的には、窒化ガリウム層３１０は第１の基板１０１に対してｃ軸配向した窒化ガリウム（ＧａＮ）膜を含む。ｎ型半導体層３２０は、ステップＳ１４０で成膜されたシリコンをドープした窒化ガリウム膜を含む。ｎ型半導体層３２０の表面の一部は、エッチングされ、露出される。発光層３３０は、ステップＳ１５０で成膜された、窒化インジウムガリウム膜と窒化ガリウム膜とが交互に積層された積層膜を含む。ｐ型半導体層３４０は、ステップＳ１６０で成膜されたマグネシウムをドープした窒化ガリウム膜を含む。
　ステップＳ１８０は、バッファー層１２０の表面の一部、窒化ガリウム層３１０の側面、ｎ型半導体層３２０の側面及び表面の一部、発光層３３０の側面、ｐ型半導体層３４０の側面及び表面の一部を覆うと共に接するように、絶縁層１１６を形成するステップである（図６及び図８を参照）。例えば、絶縁層１１６は、スパッタリングを用いて、酸化アルミニウム（ＡｌＯ）膜を成膜し、フォトリソグラフィー及びエッチングを用いて形成される。酸化アルミニウム（ＡｌＯ）膜は水素や水などへの耐性が高いため、絶縁層１１６は、発光ダイオード３００を保護する保護膜として機能する。具体的には、絶縁層１１６は、水素や水などが発光ダイオード３００に侵入すること、及び、水素や水などが発光ダイオード３００内部に拡散することを防止することができる。また、例えば、絶縁層１１６の屈折率が、酸化シリコン（ＳｉＯｘ）膜の屈折率より大きい窒化シリコン（ＳｉＮ）の場合には、絶縁層１１６は、発光ダイオード３００からの出射光を反射することができる。その結果、絶縁層１１６は、発光ダイオード３００からの出射光に基づくトランジスタ１８４の電気特性の変動を抑制できる。
　ステップＳ１９０は、ｐ型半導体層３４０上にｐ型電極３６０を形成するステップである。ステップＳ１９０の具体的な一例が以下で説明される。フォトリソグラフィー及びエッチングを用いて、絶縁層１１６の一部が開口され、ｐ型半導体層３４０の一部が露出される。また、スパッタリングを用いてパラジウム（Ｐｄ）又は金（Ａｕ）などの金属膜あるいはニッケル（Ｎｉ）と金（Ａｕ）とを積層した金属などの積層金属膜が、ｐ型半導体層３４０の一部の上及び絶縁層１１６の上に成膜され、フォトリソグラフィー及びエッチングを用いて、ｐ型電極３６０がｐ型半導体層３４０上に形成される。ｐ型電極３６０はパラジウム又は金などの金属膜あるいはニッケル（Ｎｉ）と金（Ａｕ）とを積層した金属などの積層金属膜を含む。ｐ型電極３６０がｐ型半導体層３４０に電気的に接続される。
　ステップＳ２００は、ｎ型半導体層３２０上にｎ型電極３５０を形成するステップである。ステップＳ２００の具体的な一例が以下で説明される。フォトリソグラフィー及びエッチングを用いて、絶縁層１１６の一部が開口され、ｎ型半導体層３２０の一部が露出される。また、スパッタリングを用いてインジウム（Ｉｎ）などの金属膜あるいはチタン（Ｔｉ）とアルミニウムチタン（ＡｌＴｉ）と金（Ａｕ）とを積層した金属などの積層金属膜が、ｎ型半導体層３２０の一部の上及び絶縁層１１６の上に成膜され、フォトリソグラフィー及びエッチングを用いて、ｎ型電極３５０がｎ型半導体層３２０の上に形成される。ｎ型電極３５０はインジウムなどの金属膜あるいはチタンとアルミニウムチタンと金とを積層した金属などの積層金属膜を含む。ｎ型電極３５０がｎ型半導体層３２０に電気的に接続される。
　ｎ型電極３５０とｐ型電極３６０とは、絶縁層１１６によって、互いに絶縁される。すなわち、ｎ型電極３５０とｐ型電極３６０とは、絶縁層１１６によって、ショートされない。
　なお、ステップＳ２００とステップＳ１９０の順番が入れ替わってもよい。また、ステップＳ１９０とステップＳ２００と同様の製造方法によって、ｐ型電極３６０及びｎ型電極３５０が形成された後に、ステップＳ１８０と同様の製造方法によって絶縁層１１６が形成されてもよい。
　以上説明したとおり、発光ダイオード３００が形成される。
　ステップＳ２１０は、バッファー層１２０の表面の一部、発光ダイオード３００及び絶縁層１１６を覆うように、絶縁層３８０を形成するステップである（図６及び図９参照）。また、ステップＳ２１０は、絶縁層３８０上に絶縁層１１７を形成するステップである（図６及び図９参照）。具体的には、絶縁層３８０が、基板表面に膜を塗布する装置（塗布装置）を用いてバッファー層１２０の表面の一部、発光ダイオード３００及び絶縁層１１６を覆うように成膜され、絶縁層１１７がスパッタリングを用いて絶縁層３８０の上に成膜される。絶縁層３８０及び絶縁層１１７が、フォトリソグラフィー及びエッチングを用いて形成される。その結果、複数の発光ダイオード３００のそれぞれの周囲には、溝１８９が形成される。詳細は後述されるが、複数の発光ダイオード３００のそれぞれは、溝１８９によって、個片化可能となっている。例えば、塗布装置としてスピンコーターあるいはスリットコーターを用いることができる。
　例えば、絶縁層３８０は、アクリル樹脂膜又はポリイミド樹脂膜などの有機絶縁膜を用いることができる。絶縁層３８０は、有機絶縁膜を含むため、発光ダイオード３００及び絶縁層１１６に基づく凹凸を平坦化することができる。絶縁層３８０は、単層であってよく、積層であってもよい。絶縁層３８０が積層膜である場合には、有機絶縁膜だけでなく、酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜などの無機絶縁膜を含んでもよい
　絶縁層１１７は絶縁層１１６と同様の材料を用いて形成される。例えば、絶縁層１１７は酸化アルミニウム（ＡｌＯ）膜を用いて形成される。絶縁層１１７は、絶縁層１１６と同様に、水素や水などが絶縁層３８０及びトランジスタ１８４に侵入すること、及び、水素や水などが絶縁層３８０及びトランジスタ１８４内部に拡散することを防止することができる。また、絶縁層１１７の屈折率が、酸化シリコン（ＳｉＯｘ）の屈折率より大きい場合には、絶縁層１１７は、絶縁層１１６と同様に、発光ダイオード３００からの出射光を反射することができる。その結果、絶縁層１１７は、絶縁層１１６と同様に、発光ダイオード３００からの出射光に基づくトランジスタ１８４の電気特性の変動を抑制できる。
　ステップＳ２２０は、フォトリソグラフィー及びエッチングを用いて、開口３７２ｂ及び開口３７２ａを形成するステップである（図６及び図１０参照）。開口３７２ａは、開口３７２ａの側壁となる絶縁層１１７及び３８０、並びに、ｎ型電極３５０の表面の一部を露出させる。開口３７２ｂは、開口３７２ｂの側壁となる絶縁層１１７及び３８０、並びに、ｐ型電極３６０の表面の一部を露出させる。
　ステップＳ２３０は、第２の接続導電層３７０ａ及び３７０ｂを成膜及び形成するステップである（図６及び図１０参照）。ステップＳ２３０は、スパッタリングを用いて、開口３７２ａの側壁となる絶縁層１１７及び３８０、ｎ型電極３５０の表面の一部、開口３７２ｂの側壁となる絶縁層１１７及び３８０、並びに、ｐ型電極３６０の表面の一部に、導電膜を成膜する。また、ステップＳ２３０は、フォトリソグラフィー及びエッチングを用いて、開口３７２ａの側壁となる絶縁層１１７及び３８０、並びに、ｎ型電極３５０の表面の一部に、第２の接続導電層３７０ａを形成し、開口３７２ｂの側壁となる絶縁層１１７及び３８０、並びに、ｐ型電極３６０の表面の一部に、第２の接続導電層３７０ｂを形成する。導電膜は、第２の接続導電層３７０ａ及び３７０ｂを含む。例えば、導電膜は、アルミニウム及びチタンの積層金属膜（Ａｌ／Ｔｉ膜）などを用いることができる。第２の接続導電層３７０ａはｎ型電極３５０に電気的に接続され、第２の接続導電層３７０ｂはｐ型電極３６０に電気的に接続される。
　ステップＳ２４０は、絶縁層１１７、第２の接続導電層３７０ａ及び３７０ｂの表面上に、絶縁層１１７、第２の接続導電層３７０ａ及び３７０ｂに接するように絶縁層１３６を形成するステップである（図１１及び図１２を参照）。例えば、絶縁層１３６は下地層１１０と同様の材料を用いて、下地層１１０と同様に形成することができる。
　ステップＳ２５０～Ｓ３１０は、トランジスタ１８４を形成するステップである（図１１～図１３を参照）。
　ステップＳ２５０は、スパッタリングを用いて、絶縁層１３６上に絶縁層１３６に接するように、導電層１３８を成膜するステップである。例えば、導電層１３８は、一般的な金属を含む金属膜を用いて、形成される。例えば、一般的な金属は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）を含む金属膜、これらの合金又は化合物が用いられる。導電層１３８は、単層であってよく、積層であってもよい。
　ステップＳ２６０は、フォトリソグラフィー及びエッチングを用いて、ステップＳ２５０で成膜された導電層１３８を加工し、ゲート電極及び配線を形成するステップである。導電層１３８は、ゲート電極１Ｇ、２Ｇ及び３Ｇとして機能する。例えば、図１２に示される導電層１３８はゲート電極２Ｇである。
　ステップＳ２７０は、スパッタリングを用いて、導電層１３８上及び絶縁層１３６の表面上に、導電層１３８上及び絶縁層１３６に接するように、ゲート絶縁層１４０を成膜するステップである。例えば、ゲート絶縁層１４０は、酸化シリコン（ＳｉＯｘ）を用いることができる。
　ステップＳ２８０は、スパッタリングを用いて、ゲート絶縁層１４０上に、ゲート絶縁層１４０に接するように、酸化物半導体層１４２を成膜するステップである。例えば、酸化物半導体層１４２は、半導体の特性を有する金属酸化物を用いることができる。具体的には、インジウム、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体、インジウム、スズ（Ｓｎ）、亜鉛及び酸素を含む酸化物半導体などを用いることができる。なお、酸化物半導体層１４２はアモルファスであってよく、結晶であってもよい。また、酸化物半導体層１４２はアモルファスと結晶とを含んでもよい。
　ステップＳ２９０は、フォトリソグラフィー及びエッチングを用いて、ステップＳ２８０で成膜された酸化物半導体層１４２を加工し、複数のトランジスタ１８４のそれぞれの半導体層に用いられる酸化物半導体層１４２を形成するステップである。酸化物半導体層１４２は、トランジスタ１８４のチャネルとして機能する。例えば、図１２に示される酸化物半導体層１４２は第２のトランジスタ１８４ｂのチャネルとして機能する。
　ステップＳ３００は、スパッタリングを用いて、酸化物半導体層１４２上及びゲート絶縁層１４０の一部の上に、酸化物半導体層１４２上及びゲート絶縁層１４０の一部に接するように、導電層１４４を成膜するステップである。例えば、導電層１４４は、導電層１３８と同様の材料を用いて、導電層１３８と同様に形成することができる。
　例えば、導電層１４４は、チタンを含む層及びアルミニウムを含む層の積層構造を含む。具体的には、導電層１４４は、チタン又は窒化チタン（ＴｉＮ）、アルミニウムを順に積層した３層構造（Ｔｉ／Ａｌ／Ｔｉ又はＴｉＮ／Ａｌ／ＴｉＮなど）を含んでよい。また、導電層１４４は、チタンまたは窒化チタン（ＴｉＮ）、アルミニウムを順に積層した５層構造（ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉなど）を含んでもよい。導電層１４４がチタン又は窒化チタンを用いた層の積層構造を含む場合には、導電層１４４が酸化物半導体層１４２と接する層に、チタン又は窒化チタンを用いた層を用いることが好ましい。チタン及び窒化チタンの水素吸蔵性は高く、導電層１４４は酸化物半導体層１４２を保護する保護膜として機能する。導電層１４４にチタン及び窒化チタンを用いることによって、表示装置１０の製造工程における熱処理によって、導電層１３８は、導電層１３８と接する層から排出される水素を吸蔵し、酸化物半導体層１４２への水素の拡散を抑制することができる。
　ステップＳ３１０は、フォトリソグラフィー及びエッチングを用いて、ステップＳ３００で成膜された導電層１４４を加工し、ソース電極、ドレイン電極及び配線を形成するステップである。導電層１４４は、ソース電極、ドレイン電極又は配線として機能する。例えば、図１２に示される導電層１４４はソース電極１４４ａ及びドレイン電極１４４ｂである。ソース電極１４４ａ及びドレイン電極１４４ｂは、同一層に形成され、酸化物半導体層１４２上及びゲート絶縁層１４０の一部の上に、互いに離間して配置される。
　以上説明したとおり、トランジスタ１８４が形成される。
　ステップＳ３２０は、スパッタリングを用いて、導電層１４４上及びゲート絶縁層１４０の一部の上に、導電層１４４上及びゲート絶縁層１４０に接するように絶縁層１４６を成膜し、絶縁層１４６の上に絶縁層１４６に接するように絶縁層１５４を形成するステップである。例えば、絶縁層１４６は、ゲート絶縁層１４０と同様の材料を用いて、ゲート絶縁層１４０と同様に形成することができる。また、絶縁層１５４は、絶縁層３８０と同様の材料を用いて、絶縁層３８０と同様に形成することができる。絶縁層１５４は、絶縁層３８０と同様に、トランジスタ１８４及び絶縁層１４６に基づく凹凸を平坦化することができる。
　ステップＳ３３０は、フォトリソグラフィー及びエッチングを用いて、開口１５１ａ～１５１ｄを形成するステップである。開口１５１ａは、開口１５１ａの側壁となる絶縁層１３６、ゲート絶縁層１４０、絶縁層１４６及び１５４、並びに、第２の接続導電層３７０ａの表面の一部を露出させる。開口１５１ｂは、開口１５１ｂの側壁となる絶縁層１３６、ゲート絶縁層１４０、絶縁層１４６及び１５４、並びに、第２の接続導電層３７０ｂの表面の一部を露出させる。開口１５１ｃは、開口１５１ｃの側壁となる絶縁層１４６及び１５４、並びに、ドレイン電極１４４ｂの表面の一部を露出させる。開口１５１ｄは、開口１５１ｄの側壁となる絶縁層１４６及び１５４、並びに、ソース電極１４４ａの表面の一部を露出させる。
　ステップＳ３４０は、導電膜を成膜し、バンプを形成するステップである。導電層１５２ａ～１５２ｃは当該導電膜を含み、導電層１５２ａ及び１５２ｃはバンプとして機能し、導電層１５２ｂは配線として機能する。具体的には、ステップＳ３４０は、スパッタリング及び電気化学メッキ（ＥＣＰ）を用いて、絶縁層１５４、開口１５１ａの側壁となる絶縁層１３６、ゲート絶縁層１４０、絶縁層１４６及び１５４、並びに、第２の接続導電層３７０ａの表面の一部に導電膜を成膜する。また、ステップＳ３４０は、スパッタリング及び電気化学メッキ（ＥＣＰ）を用いて、開口１５１ｂの側壁となる絶縁層１３６、ゲート絶縁層１４０、絶縁層１４６及び１５４、並びに、第２の接続導電層３７０ｂの表面の一部に導電膜を成膜し、開口１５１ｃの側壁となる絶縁層１４６及び１５４、並びに、ドレイン電極１４４ｂの表面の一部に導電膜を成膜し、開口１５１ｄの側壁となる絶縁層１４６及び１５４、並びに、ソース電極１４４ａの表面の一部に導電膜を成膜する。さらに、ステップＳ３４０は、フォトリソグラフィー及びエッチングを用いて、絶縁層１５４の一部、開口１５１ａの側壁となる絶縁層１３６、ゲート絶縁層１４０、絶縁層１４６及び１５４、並びに、第２の接続導電層３７０ａの表面の一部に導電層１５２ａを形成する。また、ステップＳ３４０は、導電層１５２ａの形成と同様に、絶縁層１５４の一部、開口１５１ｂの側壁となる絶縁層１３６、ゲート絶縁層１４０、絶縁層１４６及び１５４、並びに、第２の接続導電層３７０ｂの表面の一部、開口１５１ｄの側壁となる絶縁層１４６及び１５４、並びに、ソース電極１４４ａの表面の一部に導電層１５２ｂを形成する。また、開口１５１ｃの側壁となる絶縁層１４６及び１５４、並びに、ドレイン電極１４４ｂの表面の一部に導電層１５２ｃを形成する。
　例えば、ステップＳ３４０で成膜される導電膜は、水素吸蔵金属を用いることができる。例えば、水素吸蔵金属は、銅、チタン、ジルコニウム（Ｚｒ）、ジルコニウム（Ｚｒ）、パラジウム（Ｐｄ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、及びこれら金属の少なくとも一つを含む合金である。すなわち、導電層１５２は、水素吸蔵金属を含む。例えば、水素吸蔵金属の少なくとも一つの金属を含む導電層は、マンガン及び銅で構成される導電層を用いることができる。導電層１５２は、マンガン及び銅を含む層で構成される導電層を用いることによって、導電層１５２と、導電層１５２に接する絶縁層との間に、酸化マンガン（ＭｎＯ）が形成される。その結果、表示装置１０は、導電層１５２に接する絶縁層への銅の拡散を抑制すると共に、導電層１５２に接する絶縁層から排出される水素を吸蔵し、酸化物半導体層１４２を有するトランジスタ１８４の電気特性の低下を抑制することができる。また、導電層１５２は、ＥＣＰを用いて形成されるため、導電層１３８及び導電層１４４より厚く形成することができる。よって、導電層１５２を含む信号線、電位線及び配線の抵抗値を小さくすることができる。
　ステップＳ３５０は、絶縁層１５４の表面の一部及び導電層１５２ａ～１５２ｃを覆うように、絶縁層１１８を形成するステップである（図１１及び図１４参照）。また、ステップＳ３５０は、絶縁層１１８上に絶縁層１１９を形成するステップである（図１１及び図１４参照）。具体的には、絶縁層１１８がスパッタリングを用いて絶縁層１５４の表面の一部及び導電層１５２ａ～１５２ｃの上に成膜され、絶縁層１１９が基板表面に膜を塗布する装置（塗布装置）を用いて絶縁層１１８の上に成膜される。絶縁層１１８及び絶縁層１１９が、フォトリソグラフィー及びエッチングを用いて形成される。その結果、ステップＳ２１０と同様に、複数の発光ダイオード３００のそれぞれの周囲には、溝１８９が形成される。
　例えば、絶縁層１１８は絶縁層１１６と同様の材料を用いて形成され、絶縁層１１９は絶縁層３８０と同様の材料を用いて形成される。例えば、絶縁層１１８は酸化アルミニウム（ＡｌＯ）膜を用いて形成される。絶縁層１１８は、絶縁層１１６と同様に、水素や水などが絶縁層１５４及びトランジスタ１８４に侵入すること、及び、水素や水などが絶縁層１５４及びトランジスタ１８４内部に拡散することを防止することができる。その結果、絶縁層１１９は、絶縁層１１６と同様に、水素や水などに基づくトランジスタ１８４の電気特性の変動を抑制できる。また、絶縁層１１９は、絶縁層３８０と同様に、絶縁層１１８、導電層１５２ａ、１５２ｂ及び１５２ｃに基づく凹凸を平坦化することができる。
　ステップＳ３６０は、フォトリソグラフィー及びエッチングを用いて、開口６１９ａ及び６１９ｂを形成するステップである。開口６１９ａは、開口６１９ａの側壁となる絶縁層１１８及び１１９、並びに、導電層１５２ａの表面の一部を露出させる。開口６１９ｂは、開口６１９ｂの側壁となる絶縁層１１８及び１１９、並びに、導電層１５２ｃの表面の一部を露出させる。また、ステップＳ２１０と同様に、複数の発光ダイオード３００のそれぞれの周囲には、溝１８９が形成される。
　ステップＳ３７０は、色変換層１１５を、第１の基板１０１の第２の面１０１ｂに形成するステップである。ここでは、図１１、及び図１５～図１７を参照し、ステップＳ３７０が説明される。図１６に示されるように、アレイ基板１００の第２の面１０１ｂ側は、周辺領域１５６及び画素チップ領域１８５と重畳する。周辺領域１５６は、複数のアライメントマーカー１５７と重畳し、複数のアライメントマーカー１５７を含む。画素チップ領域１８５は、バンク領域１５５、複数の画素ＩＣチップ１８１及び溝１８９と重畳し、バンク領域１５５、複数の画素ＩＣチップ１８１及び溝１８９（図１７を参照）を含む。バンク領域１５５はバンク１５５ａを含む。複数のアライメントマーカー１５７は、複数の画素ＩＣチップ１８１を個片化する際に使用される。ステップＳ３７０の具体的なステップは、塗布装置を用いて、アクリル樹脂を塗布し、フォトリソグラフィー及びエッチングを用いて、第２の面１０１ｂ上に、複数のアライメントマーカー１５７及びバンク１５５ａを形成する。また、例えば、色変換層１１５は、塗布装置を用いて、バンク１５５ａの内側の画素チップ領域１８５と重畳するように塗布される。バンク１５５ａは、色変換層１１５がバンク１５５ａの外側（周辺領域１５６）に漏れることを堰き止める機能を有する。すなわち、バンク１５５ａによって、色変換層１１５がバンク１５５ａの外側に漏れることを抑制できる。
　例えば、色変換層１１５は、量子ドットを含む。例えば、色変換層１１５は、発光ダイオード３００が発する青色光を赤色光に変換する量子ドットを含んでよく、発光ダイオード３００が発する青色光を緑色光に変換する量子ドットを含んでよく、その両方を含んでもよい。青色光を赤色光に変換する量子ドット又は緑色光に変換する量子ドットの何れか一方が各画素１８０に塗布されるように形成されてもよい。
　以上説明したとおり、アレイ基板１００が形成される。
　ステップＳ３８０は、複数の画素ＩＣチップ１８１を含むアレイ基板１００を、個々の画素チップＩＣ１８１に個片化するステップである。具体的な例として、アレイ基板１００は、アライメントマーカー１５７（図１６を参照）を基準にして、レーザーを用いて、個々の画素チップＩＣ１８１に個片化される。このとき、レーザーは、アライメントマーカー１５７を基準にして、溝１８９に沿って、アレイ基板１００を個々の画素ＩＣチップ１８１に個片化する。図１７に示されるように、アレイ基板１００は、画素ＩＣチップ１８１の第１方向Ｄ１の長さが長さＴＷとなり、画素ＩＣチップ１８１の第２方向Ｄ２の長さが長さＴＨとなるように、個片化される。
　以上説明したとおり、画素ＩＣチップ１８１が形成される。
　次に、図１８～図２１を参照し、バックプレーン２００の製造方法、及び、画素ＩＣチップ１８１とバックプレーン２００の貼り合わせの方法を説明する。バックプレーン２００の製造方法は、ステップＳ４００～Ｓ４６０を含む。バックプレーン２００の製造方法は、非晶質ガラス基板などの第２の基板２０１を支持基板として用いる。
　ステップＳ４００は、第２の基板２０１の第１の面２０１ａ上に、第１の面２０１ａに接するように下地層２１０を形成するステップである（図１８及び図１９を参照）。例えば、下地層２１０は、ステップＳ１１０の下地層１１０と同様の材料を用いて、同様に形成することができる。下地層２１０は、下地層１１０と同様に、第２の基板２０１からの不純物又は外部からの不純物（例えば、水分又はナトリウム（Ｎａ）など）が下地層２１０に積層された層へ拡散することを防止することができる。
　ステップＳ４１０は、下地層２１０上に、下地層２１０に接するように、導電膜を成膜するステップである（図１８及び図１９を参照）。また、ステップＳ４２０は、フォトリソグラフィー及びエッチングを用いて、ステップＳ４１０で成膜された導電膜を加工し、複数の走査信号線１２９、駆動電位線１４７及び配線を形成するステップである（図１８及び図１９を参照）。例えば、図１９に示される導電層２３８ａ及び２３８ｂが導電膜を含み、導電層２３８ａは走査信号線１２９として機能し、導電層２３８ｂは駆動電位線１４７ａとして機能する。例えば、導電層２３８ａ及び２３８ｂは、導電層１５２ａ～１５２ｃと同様の材料を用いて成膜され、同様に形成することができる。
　ステップＳ４３０は、スパッタリングを用いて、導電層２３８ａ及び２３８ｂ上、並びに、下地層２１０の表面上に、導電層２３８ａ及び２３８ｂ上、並びに、下地層２１０に接するように、絶縁層２４０を成膜するステップである（図１８及び図１９を参照）。例えば、絶縁層２４０は、ゲート絶縁層１４０及び絶縁層１４６と同様の材料を用いて、ゲート絶縁層１４０及び絶縁層１４６と同様に形成することができる。
　ステップＳ４４０は、フォトリソグラフィー及びエッチングを用いて、開口２４３を形成するステップである（図１８及び図１９を参照）。開口２４３は、開口２４３の側壁となる絶縁層２４０及び導電層２３８ｂの表面の一部を露出させる。
　ステップＳ４５０は、絶縁層２４０及び導電層２３８ｂの表面の一部に接するように、導電膜を成膜するステップである（図１８及び図２０を参照）。また、ステップＳ４６０は、フォトリソグラフィー及びエッチングを用いて、ステップＳ４５０で成膜された導電膜を加工し、複数のデータ信号線１３１、グラウンド配線１４５、第１の接続導電層２４４及び配線を形成するステップである（図１８及び図２０を参照）。例えば、図２０に示される第１の接続導電層２４４ａ及び２４４ｂが導電膜を含み、第１の接続導電層２４４ａはグラウンド配線１４５ａとして機能し、第１の接続導電層２４４ｂは導電層２３８ｂと電気的に接続され、駆動電位線１４７ａとして機能する。図示は省略されるが、第１の接続導電層２４４ｃ及び２４４ｄは、ステップＳ４５０及びＳ４６０によって、第１の接続導電層２４４ａ及び２４４ｂと同様に形成される。第１の接続導電層２４４ｃ（図３を参照）は、導電層２３８ａと電気的に接続され、走査信号線１２９として機能する。第１の接続導電層２４４ｄ（図３を参照）はデータ信号線１３１として機能する。例えば、第１の接続導電層２４４は、導電層２３８ａ及び２３８ｂ、導電層１５２ａ～１５２ｃと同様の材料を用いて成膜され、同様に形成することができる。図示は省略されるが、第１の接続導電層２４４ｃは、導電性接続部材６２０ａ及び導電性接続部材６２０ｂとは異なる導電性接続部材６２０を介して、走査信号線１２９に電気的に接続される。第１の接続導電層２４４ｃと走査信号線１２９とを電気的に接続する導電性接続部材６２０は、導電体（第３の導電体）と呼ばれる場合がある。
　例えば、データ信号線１３１（第１の接続導電層２４４ｄ）及びグラウンド配線１４５ａ（第１の接続導電層２４４ａ）は、銅を用いて形成される。データ信号線１３１及びグラウンド配線１４５ａの抵抗値を、銅より比抵抗の大きな材料を用いて形成された配線の抵抗値より小さくすることができる。その結果、銅より比抵抗の大きな材料を用いて形成された配線と比べて、データ信号線１３１に供給される信号の時定数は改善され、グラウンド配線１４５ａに供給される電位の電荷供給量は増加する。
　以上説明したとおり、バックプレーン２００が形成される。
　ステップＳ４７０は、個片化された画素ＩＣチップ１８１とバックプレーン２００とを貼り合わせるステップである。
　ステップＳ４７０は、個片化された画素ＩＣチップ１８１とバックプレーン２００とを貼り合わせるステップである（図１８及び図２１を参照）。接着樹脂材６１０が、塗布装置を用いて、バッファー層１２０上に成膜される。また、接着樹脂材６１０が、フォトリソグラフィー及びエッチングを用いて、発光ダイオード３００及びトランジスタ１８４の周囲の少なくとも一部を取り囲むように形成される。さらに、導電性接続部材６２０ａ及び６２０ｂが、第１の接続導電層２４４（ここでは、第１の接続導電層２４４ａ及び２４４ｂ）の上に形成される。例えば、導電性接続部材６２０ａ及び６２０ｂは、半田又は異方性導電膜（ＡＣＦ）などを用いることができる。さらに、画素ＩＣチップ１８１（アレイ基板１００の第１の面１０１ａ）がバックプレーン２００の第１の面２０１ａと対向するように配置され、画素ＩＣチップ１８１とバックプレーン２００とが、接着樹脂材６１０によって、貼り合わされる。このとき、導電性接続部材６２０ａ及び６２０ｂは、開口６１９ａ及び６１９ｂと接し、導電層１５２ａ及び１５２ｃと電気的に接続される。すなわち、導電性接続部材６２０ａは開口６１９ａを介して発光ダイオード３００と電気的に接続され、導電性接続部材６２０ｂは開口６１９ｂを介してトランジスタ１８４と電気的に接続される。なお、例えば、接着樹脂材６１０は、第１の基板１０１上にではなく、第２の基板２０１上に形成されてよく、導電性接続部材６２０ａ及び６２０ｂは、第１の接続導電層２４４上にではなく、導電層１５２ａ及び１５２ｃ上に形成されてよい。
　ステップＳ４８０～Ｓ５００は、張り合わされた画素ＩＣチップ１８１及びバックプレーン２００を圧着し、導電性接続部材６２０を仮硬化及び本硬化するステップである。表示装置１０の製造方法はステップＳ４９０及びＳ５００を含むが、表示装置１０の製造方法は、ステップＳ４９０及びＳ５００のように導電性接続部材６２０の仮硬化及び本硬化を段階的に行わずに、導電性接続部材６２０の本硬化のみを行ってもよい。ステップＳ４８０～Ｓ５００によって、画素ＩＣチップ１８１（アレイ基板１００）の導電層１５２ａが、導電性接続部材６２０ａを介して、バックプレーン２００の第１の接続導電層２４４ａと電気的に接続され、画素ＩＣチップ１８１（アレイ基板１００）の導電層１５２ｃが、導電性接続部材６２０ｂを介して、バックプレーン２００の第１の接続導電層２４４ｂと電気的に接続される。
　以上説明したとおり、表示装置１０の製造方法は、画素ＩＣチップ１８１（アレイ基板１００の第１の面１０１ａ）とバックプレーン２００とを電気的に接続することができる。その結果、発光ダイオード３００及び第１のトランジスタ１８４ａ～第３のトランジスタ１８４ｃを含む画素ＩＣチップ１８１は、バックプレーン２００に含まれるデータ信号線１３１、走査信号線１２９、グラウンド配線１４５及び駆動電位線１４７と電気的に接続される。
　発光ダイオードチップが、発光ダイオードを駆動するためのトランジスタを含むバックプレーンに転写され、発光ダイオードとトランジスタとが電気的に接続される場合には、発光ダイオードチップとトランジスタとのボンディングに応じてコンタクト抵抗値がばらつく可能性がある。そのため、発光ダイオードチップが転写されることでトランジスタと接続される表示装置は、画素の発光特性、温度特性などが低下する虞がある。一方、表示装置１０の発光ダイオード３００及び発光ダイオード３００を駆動するための複数のトランジスタ１８４は、同一の第１の基板１０１上に形成することができる。発光ダイオード３００と発光ダイオード３００を駆動するための第２のトランジスタ１８４ｂを含む画素回路１８２とは、同一の第１の基板１０１上で電気的に接続される。その結果、表示装置１０は、発光ダイオードと発光ダイオードを駆動するためのトランジスタを含む画素１８０をワンチップの画素ＩＣチップ１８１としてバックプレーンに転写することによって、発光ダイオードとトランジスタとのコンタクト抵抗値を安定させた状態で表示装置として完成させることできる。第２のトランジスタ１８４ｂによって発光ダイオード３００に供給される電流が安定するため、表示装置１０は、画素１８０の発光特性及び温度特性の低下を抑制することができる。
　また、発光ダイオードを駆動するための複数のトランジスタと発光ダイオードとが同じ工程で形成され同じ層に配置される場合には、発光ダイオードの電気特性は複数のトランジスタの電気特性に依存する。すなわち、発光ダイオードを駆動するための複数のトランジスタ及び発光ダイオードの電気特性を、それぞれのデバイスに対して最適に調整することが困難である。一方、表示装置１０の発光ダイオード３００を駆動するための複数のトランジスタ１８４は発光ダイオード３００と異なる工程で形成され、異なる層に配置される。その結果、複数のトランジスタ１８４の構成及び発光ダイオード３００の構成を個別に最適化できるため、発光ダイオードを駆動するための複数のトランジスタ及び発光ダイオードの電気特性を、それぞれのデバイスに最適に調整することができる。
　また、例えば、複数のトランジスタ１８４は酸化物半導体層１４２を含むため、トランジスタ１８４のオフ電流及びリーク電流は、アモルファスシリコン又はポリシリコンを含むトランジスタのリーク電流及びオフ電流より小さい。また、酸化物半導体層を用いて形成されるトランジスタのオフ電流の温度特性は、アモルファスシリコン又はポリシリコンを用いて形成されるトランジスタのオフ電流の温度特性より優れている。その結果、表示装置１０は、トランジスタ１８４のリーク電流に起因する発光ダイオード３００の電気特性の低下を抑制できる。また、表示装置１０は、トランジスタ１８４のオフ電流及びリーク電流に起因する温度特性の低下を抑制できる。
　さらに、表示装置１０は、発光ダイオード３００を保護するための保護回路（第３のトランジスタ１８４ｃ）を第１の基板１０１上に含む。よって、例えば、別チップの保護回路を実装する必要が無く、発光ダイオード３００は第１の基板１０１上に形成された保護回路によって保護され、例えば、ＥＳＤ耐性を確保できる。
　その結果、表示装置１０の長期信頼性の低下は抑制される。
［２．第２実施形態］
　図２２～図３１を参照し、表示装置２０の構成を説明する。
［２－１．表示装置２０の概要］
　図２２を参照し、表示装置２０の概要を説明する。図２２は表示装置２０の構成を示す模式的な平面図である。図１～図２１と同一、又は類似する構成については、必要に応じて説明する。
　表示装置２０は、少なくとも、表示装置１０と比べて、複数の走査信号線駆動回路１０４、複数の画素１８０Ａ及び複数の保護回路４６０を含む。また、表示装置２０は、表示装置２０のバックプレーン２００と異なるバックプレーン２００Ａを含む。複数の走査信号線駆動回路１０４及び複数の保護回路４６０を含む。表示装置２０のその他の構成は、表示装置２０の構成と同様である。よって、表示装置２０の構成は必要に応じて説明する。
　表示装置２０は、複数の画素ＩＣチップ１８１、及び、複数の画素ＩＣチップ１８１と電気的に接続されたバックプレーン２００Ａを含む。
　複数の走査信号線駆動回路１０４は、第１の基板１０１上に配置され、周辺領域１２１と重畳する。また、複数の走査信号線駆動回路１０４の一方は、第１の辺１９１側に配置され、複数の走査信号線駆動回路１０４の他方は、第２の辺１９２側に配置される。複数の走査信号線駆動回路１０４は、複数のトランジスタ４８４を含む。
　画素１８０Ａに含まれるトランジスタの説明において、トランジスタを区別しない場合には、トランジスタはトランジスタ４８４と記載され、トランジスタを区別する場合には、トランジスタはトランジスタ４８４ａなどと個別の符号が付与される。
　例えば、端子領域１２６の端子１５０の一部は、接続配線１４１を用いて、第１の辺１９１側の走査信号線駆動回路１０４に電気的に接続される。例えば、駆動電位線１４７は、端子領域１２６の端子１５０の一部と第２の辺１９２側の走査信号線駆動回路１０４との間に配置され、端子領域１２６の端子１５０の一部と第２の辺１９２側の走査信号線駆動回路１０４と電気的に接続される。例えば、駆動電位線１４７ａ、１４７ｂ及び１４７ｃが第１の辺１９１側の走査信号線駆動回路１０４からＤ１方向に延在し、Ｄ１方向に配列された複数の画素１８０Ａに接続される。例えば、走査信号線１２９ａ、１２９ｂ及び１２９ｃを含む複数の走査信号線が第２の辺１９２側の走査信号線駆動回路１０４に電気的に接続され、Ｄ１方向に延在し、Ｄ１方向に配列された複数の画素１８０Ａに接続される。端子１５０、接続配線１４１、複数の走査信号線駆動回路１０４、駆動電位線１４７、１４７ａ、１４７ｂ及び１４７ｃ、走査信号線１２９ａ、１２９ｂ及び１２９ｃの電気的な接続は、図２２に示された構成に限定されない。例えば、第１の辺１９１側の走査信号線駆動回路１０４と第２の辺１９２側の走査信号線駆動回路１０４とが第１方向Ｄ２に平行な仮想線に対して対象に入れ替わってよく、各配線が入れ替わってもよい。また、駆動電位線１４７、１４７ａ、１４７ｂ及び１４７ｃは、表示装置２０と同様に、走査信号線駆動回路１０４に電気的に接続されずに、端子１５０と各画素１８０Ａとの間に直接接続されてもよい。
　画素１８０Ａは画素ＩＣチップ１８１を含む。詳細は後述されるが、画素１８０Ａの積層構造は画素１８０の積層構造と異なる。具体的には、画素１８０Ａのバックプレーン２００Ａの積層構造が、画素１８０のバックプレーン２００の積層構造と異なる。
　詳細は後述されるが、保護回路４６０が、端子１５０と各信号線との間に配置される。例えば、保護回路４６０はデータ信号線１３１及び端子１５０と電気的に接続される。また、例えば、保護回路４６０は、接続配線１４１と端子１５０との間に配置され、保護回路４６０は接続配線１４１及び端子１５０と電気的に接続される。
　第２の基板４０１は、第１の辺１９１、第１の辺に対向する第２の辺１９２、第３の辺１９３、及び第３の辺に対向する第４の辺１９４を含む。表示領域１２２及び周辺領域１２１は、平面視において、第１の辺１９１、第１の辺に対向する第２の辺１９２、第３の辺１９３、及び第３の辺１９３に対向する第４の辺１９４に囲まれる。
　ドライバＩＣ１０６は、一例として、ＦＰＣ１０８上に配置される。ドライバＩＣ１０６は、複数の画素１８０Ａを駆動させるための制御信号を、ＦＰＣ１０８、複数の走査信号線駆動回路１０４、複数の接続配線１４１、複数のデータ信号線１３１、グラウンド配線１４５及び駆動電位線１４７を介して、複数の画素１８０Ａに供給する。
［２－２．表示装置２０の断面の一例］
　図２３及び図２４を参照し、表示装置２０の断面の一例を説明する。図２３は、表示装置２０の画素１８０Ａの断面構造の一例を示す断面図である。具体的には、図２２に示すＢ１－Ｂ２線で切断された画素１８０Ａの断面構造の一例を示す断面図である。図２４は、表示装置２０の周辺領域１２１及び表示領域１２２の一部の断面構造の一例を示す断面図である。具体的には、図２２に示すＣ１－Ｃ２線で切断された周辺領域１２１及び表示領域１２２の一部の断面構造の一例を示す断面図である。図１～図２２と同一、又は類似する構成については、必要に応じて説明する。
　表示装置２０は、アレイ基板１００（画素ＩＣチップ１８１）及びバックプレーン２００Ａを含む。アレイ基板１００は、表示装置２０のアレイ基板１００と同様の構成を含むため、ここでの説明は省略される。
　図２３及び図２４に示されるように、バックプレーン２００Ａは、第２の基板４０１、保護層４１７、下地層４３６、導電層２３８ａ、２３８ｂ及び４３８ｃ、第１の接続導電層２４４ａ及び２４４ｂ、ソース電極４４４ａ、ドレイン電極４４４ｂ、酸化物半導体層４４２、ゲート絶縁層４４０、絶縁層４４６、絶縁層４５４及び絶縁層４５６を含む。また、図２４に示されるように、バックプレーン２００Ａは、走査信号線１２９ａ、及びトランジスタ４８４ａを含む。トランジスタ４８４ａは、少なくとも、ソース電極４４４ａ、ドレイン電極４４４ｂ、酸化物半導体層４４２、ゲート絶縁層４４０の一部及び絶縁層４４６の一部を含む。
　第２の基板４０１は、複数の端子１５０、複数の走査信号線駆動回路１０４、走査信号線１２９ａを含む複数の走査信号線１２９、複数のデータ信号線１３１、グラウンド配線１４５及び駆動電位線１４７を支持する基板（第２の支持基板）である。第２の基板４０１は第１の面４０１ａ及び第１の面４０１ａに対向する第２の面４０１ｂを含む。保護層４１７、下地層４３６、導電層２３８ａ、２３８ｂ及び４３８ｃ、第１の接続導電層２４４ａ及び２４４ｂ、ソース電極４４４ａ、ドレイン電極４４４ｂ、酸化物半導体層４４２、ゲート絶縁層４４０、絶縁層４４６、絶縁層４５４及び絶縁層４５６は、第１の面４０１ａ上に配置される。
　保護層４１７は第２の基板４０１の第１の面４０１ａ上に配置される。保護層４１７は、第２の基板４０１からの不純物又は外部からの不純物（例えば、水分又はナトリウム（Ｎａ）など）の拡散を防止することができる。
　下地層４３６は保護層４１７上に配置される。下地層４３６は、保護層４１７と同様に、第２の基板４０１からの不純物又は外部からの不純物（例えば、水分又はナトリウム（Ｎａ）など）の拡散を防止することができる。
　導電層２３８ａ、２３８ｂ及び４３８ｃは下地層４３６上に配置される。導電層２３８ａは走査信号線１２９ａとして機能する。導電層２３８ｂは駆動電位線１４７ａとして機能する。導電層４３８ｃはトランジスタ４８４ａのゲート電極として機能する。
　ゲート絶縁層４４０は、導電層２３８ａ、２３８ｂ及び４３８ｃ上、及び、下地層４３６の一部の上に配置される。すなわち、ゲート絶縁層４４０は、複数の走査信号線１２９、駆動電位線１４７ａ及びトランジスタ４８４ａのゲート電極を覆うように配置される。ゲート絶縁層４４０は、複数の走査信号線１２９、駆動電位線１４７ａ及びトランジスタ４８４ａのゲート電極を互いに絶縁する。
　酸化物半導体層４４２はゲート絶縁層４４０上に配置される。酸化物半導体層４４２は複数のトランジスタ４８４のチャネルに用いられる。複数のトランジスタ４８４はトランジスタ４８４ａを含む。
　ソース電極４４４ａ及びドレイン電極４４４ｂは、酸化物半導体層４４２上及びゲート絶縁層４４０上に配置される。ソース電極４４４ａ及びドレイン電極４４４ｂは、酸化物半導体層４４２と電気的に接続される。表示装置２０のソース電極４４４ａ及びドレイン電極４４４ｂは酸化物半導体層４４２と直接接して接続される。なお、画素１８０Ａに含まれるソース電極、ドレイン電極及びソース電極及びドレイン電極と同一層に形成される配線の説明において、ソース電極、ドレイン電極及び当該配線を区別しない場合には、ソース電極、ドレイン電極及び当該配線は導電層４４４と記載され、ソース電極、ドレイン電極及び当該配線を区別する場合には、ソース電極、ドレイン電極及び当該配線はソース電極４４４ａ、ドレイン電極４４４ｂなどと個別の符号が付与される。
　絶縁層４５４は絶縁層４４６上に配置される。絶縁層４５６は絶縁層４５４上に配置される。絶縁層４５６の一部は開口される。また、絶縁層４５４の一部及び絶縁層４５６の一部は開口されて、導電層２３８ｂが露出される。
　第１の接続導電層２４４ａが露出された絶縁層４５６の一部の上に配置される。また、第１の接続導電層２４４ｂが、露出された導電層２３８ｂの上に配置され、導電層２３８ｂと電気的に接続される。第１の接続導電層２４４ａ及び２４４ｂは異なる層上に同一の工程で形成される。例えば、第１の接続導電層２４４ａは、図４に示されるように、第２方向Ｄ２に延在すると共に、第１方向Ｄ１に分岐し延在する。図示は省略されるが、第１の接続導電層２４４ａは、ゲート絶縁層４４０と重畳するように配置される。例えば、第１の接続導電層２４４ｂは、図３に示されるように、第１方向Ｄ１及び第２方向Ｄ２に延在する。第１の接続導電層２４４ｂは、ゲート絶縁層４４０と重畳するように配置されてよい。
　接着樹脂材６１０が絶縁層４５６の一部の上に配置される。接着樹脂材６１０は、図２４に示される断面視のように、発光ダイオード３００及びトランジスタ１８４の周囲の少なくとも一部を取り囲むように形成される。また、例えば、接着樹脂材６１０は、図２３に示される断面視のように、周辺領域１２１とは重畳せず、表示領域１２２と重畳するように、絶縁層４５６の一部の上に配置される。なお、接着樹脂材６１０は周辺領域１２１と重畳してもよい。また、表示装置２０の損傷を防止するために、表示装置２０の周辺領域１２１（接着樹脂材６１０の周囲）は、樹脂などによって封止されてもよい。
　画素ＩＣチップ１８１（アレイ基板１００）の第１の面１０１ａはバックプレーン２００Ａの第１の面４０１ａと対向し、アレイ基板１００はバックプレーン２００Ａに貼り合わされる。具体的には、アレイ基板１００とバックプレーン２００Ａとは、接着樹脂材６１０によって、貼り合わされる。その結果、アレイ基板１００は、導電性接続部材６２０ａ及び６２０ｂによって、バックプレーン２００Ａと電気的に接続される。具体的には、アレイ基板１００の導電層１５２ａが、導電性接続部材６２０ａを介して、バックプレーン２００Ａの第１の接続導電層２４４ａと電気的に接続され、アレイ基板１００の導電層１５２ｃが、導電性接続部材６２０ｂを介して、バックプレーン２００Ａの第１の接続導電層２４４ｂ電気的に接続される。例えば、このとき、導電層２３８ｂ及び第１の接続導電層２４４ｂが第２のトランジスタ１８４ｂと重畳してよい。導電層２３８ｂ（第１の接続導電層２４４ｂ）と酸化物半導体層１４２とが、絶縁層１１９、１１８、１５４及び１４６を介して、容量素子１８８を形成することができる。
　以上のような構成を含む表示装置２０は、表示装置１０と同様の作用効果を有する。また、表示装置２０の周辺領域１２１は走査信号線駆動回路１０４を含むため、表示装置２０は、走査信号線駆動回路１０４を含まない表示装置より、周辺領域１２１の厚さと表示領域１２２の厚さに起因する段差を緩和できる。
［２－３．表示装置２０の製造方法の一例］
　図２５～図３０を参照し、表示装置２０の製造方法の一例を説明する。図２５は、バックプレーン２００Ａの製造方法の一例、及び、画素ＩＣチップ１８１とバックプレーン２００Ａとの張り合わせ方法の一例を示すフローチャートである。図２６～３０は、バックプレーン２００Ａの製造過程における断面構造の一例を示す断面図である。図１～図２４と同一、又は類似する構成については、必要に応じて説明する。また、アレイ基板１００の製造方法は、「１－５」で説明した表示装置１０のアレイ基板１００の製造方法と同様であり、アレイ基板１００の製造方法は、必要に応じて説明される。
　バックプレーン２００Ａの製造方法は、ステップＳ７００～Ｓ８１０を含む。バックプレーン２００Ａの製造方法は、バックプレーン２００の製造方法と同様に、非晶質ガラス基板などの第２の基板４０１を支持基板として用いる。
　ステップＳ７００は、第２の基板４０１の第１の面４０１ａ上に、第１の面４０１ａに接するように保護層４１７を形成するステップである（図２５及び図２６を参照）。例えば、保護層４１７は、ＣＶＤを用いて、ステップＳ２１０の絶縁層１１７と同様の材料を第１の面４０１ａ上に形成する。保護層４１７は、第２の基板４０１からの不純物又は外部からの不純物（例えば、水分又はナトリウム（Ｎａ）など）が下地層４３６に積層された層へ拡散することを防止することができる。
　ステップＳ７１０は、保護層４１７上に、保護層４１７に接するように下地層４３６を形成するステップである（図２５、図２６及び図２７を参照）。例えば、下地層４３６は、ステップＳ１１０の下地層１１０と同様の材料を用いて、同様に形成することができる。下地層４３６は、保護層４１７と同様に、第２の基板４０１からの不純物又は外部からの不純物（例えば、水分又はナトリウム（Ｎａ）など）が下地層４３６に積層された層へ拡散することを防止することができる。
　ステップＳ７２０は、下地層４３６上に、下地層４３６に接するように、導電膜を成膜するステップである（図２５、図２６及び図２７を参照）。また、ステップＳ７３０は、フォトリソグラフィー及びエッチングを用いて、ステップＳ７２０で成膜された導電膜を加工し、複数のトランジスタのゲート電極、走査信号線１２９ａを複数の走査信号線１２９、駆動電位線１４７、１４７ａ、１４７ｂ及び１４７ｃ、並びに、各配線を形成するステップである。例えば、図２６に示される導電層２３８ａ及び２３８ｂが導電膜を含み、導電層２３８ａは走査信号線１２９ａとして機能し、導電層２３８ｂは駆動電位線１４７ａとして機能する。また、図２７に示される導電層４３８ｃ及び走査信号線１２９ａが導電膜を含み、導電層４３８ｃはトランジスタ４８４ａのゲート電極として機能する。例えば、導電層２３８ａ及び２３８ｂ、導電層４３８ｃ及び走査信号線１２９ａは、ステップＳ２５０で成膜された導電層１３８と同様の材料を用いてスパッタリングで成膜され、ステップＳ２６０と同様にフォトリソグラフィー及びエッチングを用いて形成される。
　ステップＳ７４０は、ＣＶＤを用いて、導電層２３８ａ及び２３８ｂ上、導電層４３８ｃ及び走査信号線１２９ａ上、並びに、下地層４３６の表面上に、導電層２３８ａ及び２３８ｂ、導電層４３８ｃ及び走査信号線１２９ａ、並びに、下地層４３６に接するように、ゲート絶縁層４４０を成膜するステップである（図２５、図２６及び図２７を参照）。例えば、ゲート絶縁層４４０は、ゲート絶縁層１４０と同様の材料を用いて、ＣＶＤを用いて成膜することができる。
　ステップＳ７５０は、スパッタリングを用いて、ゲート絶縁層４４０上に、ゲート絶縁層４４０に接するように、酸化物半導体層４４２を成膜するステップである（図２５、図２６及び図２７を参照）。例えば、酸化物半導体層４４２は、酸化物半導体層１４２と同様の材料を用いてゲート絶縁層４４０上に成膜される。
　ステップＳ７６０は、フォトリソグラフィー及びエッチングを用いて、ステップＳ７５０で成膜された酸化物半導体層４４２を加工し、複数のトランジスタ４８４のそれぞれの半導体層に用いられる酸化物半導体層４４２を形成するステップである（図２５、図２６及び図２７を参照）。なお、例えば、ステップＳ７６０のあとに、フォトリソグラフィー及びエッチングを用いて、開口４４１ａが形成される。開口４４１ａは、開口４４１ａの側壁となるゲート絶縁層４４０及び走査信号線１２９ａの表面の一部を露出させる。
　ステップＳ７７０は、スパッタリングを用いて、酸化物半導体層４４２上、走査信号線１２９ａの表面の一部の上、開口４４１ａの側壁及びゲート絶縁層４４０の一部の上に、酸化物半導体層４４２、走査信号線１２９ａの表面の一部、開口４４１ａの側壁及びゲート絶縁層４４０の一部に接するように、導電層４４４を成膜するステップである。例えば、導電層４４４は、導電層１４４と同様の材料を用いて形成することができる。
　ステップＳ７８０は、フォトリソグラフィー及びエッチングを用いて、ステップＳ７７０で成膜された導電層４４４を加工し、ソース電極、ドレイン電極及び配線を形成するステップである（図２５及び図２９を参照）。導電層４４４は、ソース電極、ドレイン電極又は配線として機能する。例えば、図２９に示される導電層４４４はソース電極４４４ａ及びドレイン電極４４４ｂである。
　ステップＳ７９０は、ＣＶＤを用いて、導電層４４４上、酸化物半導体層４４２の一部の上及びゲート絶縁層４４０の一部の上に、導電層４４４、酸化物半導体層４４２の一部及びゲート絶縁層４４０の一部に接するように絶縁層４４６を成膜し、絶縁層４４６の上に絶縁層４４６に接するように絶縁層４５４を成膜し、絶縁層４５４の上に絶縁層４５４に接するように絶縁層４５６を成膜するステップである（図２５、図２８及び図２９を参照）。例えば、絶縁層４４６は、ゲート絶縁層４４０と同様の材料を用いて形成することができる。絶縁層４５４は、絶縁層３８０と同様の材料を用いて形成することができる。絶縁層４５４は、絶縁層３８０と同様に、トランジスタ４８４及び絶縁層４４６に基づく凹凸を平坦化することができる。絶縁層４５６は絶縁層１１７と同様の材料を用いて形成することができる。絶縁層４５６は、絶縁層１１７と同様に、外部からの不純物（例えば、水分又はナトリウム（Ｎａ）など）が絶縁層４５６より下方の層へ拡散することを防止することができる。
　ステップＳ８００は、フォトリソグラフィー及びエッチングを用いて、開口４４３ａ及び４４３ｂを形成するステップである。開口４４３ａは、開口４４３ａの側壁となる絶縁層４４６、４５４及び４５６、導電層２３８ｂの表面の一部を露出させる。開口４４３ｂは、開口４４３ｂの側壁となる絶縁層４５６及び絶縁層４５４の表面の一部を露出させる（図２５及び図２８を参照）。
　ステップＳ８１０は、導電層を形成するステップである。具体的には、開口４４３ａの側壁となる絶縁層４４６、４５４及び４５６、導電層２３８ｂの表面の一部、開口４４３ｂの側壁となる絶縁層４５６、並びに、絶縁層４５４の表面の一部の一部に接するように、導電膜を成膜するステップである（図２５及び図３０を参照）。例えば、導電膜は、ステップＳ３４０と同様に、スパッタリング及びＥＣＰを用いて、上記絶縁層上及び導電層上に成膜される。また、例えば、成膜された導電層は、ＣＭＰを用いて研磨され、絶縁層４５６の表面が露出するまで平坦化される。その結果、第１の接続導電層２４４ａ及び２４４ｂを形成することができる。例えば、図３０に示される第１の接続導電層２４４ａ及び２４４ｂが導電膜を含み、第１の接続導電層２４４ａはグラウンド配線１４５ａとして機能し、第１の接続導電層２４４ｂは導電層２３８ｂと電気的に接続され、駆動電位線１４７ａとして機能する。図示は省略されるが、第１の接続導電層２４４ｃ及び２４４ｄは、第１の接続導電層２４４ａ及び２４４ｂと同様に形成される。第１の接続導電層２４４ｃ（図３を参照）は、導電層２３８ａと電気的に接続され、走査信号線１２９として機能する。第１の接続導電層２４４ｄ（図３を参照）はデータ信号線１３１として機能する。
　ステップＳ８１０で成膜される導電膜は、ステップＳ３４０で成膜される導電膜と同様の材料を用いることができる。例えば、導電膜は、マンガン及び銅で構成される導電層を用いることができる。その結果、その結果、表示装置２０は、第１の接続導電層２４４に接する絶縁層への銅の拡散を抑制すると共に、第１の接続導電層に接する絶縁層から排出される水素を吸蔵し、トランジスタ４８４の電気特性の低下を抑制することができる。また、第１の接続導電層２４４は、ＥＣＰを用いて形成されるため、スパッタリング又はＣＶＤを用いて形成される膜及び層より、厚く形成することができる。よって、第１の接続導電層２４４を用いて形成されるデータ信号線１３１（第１の接続導電層２４４ｄ）及びグラウンド配線１４５ａ（第１の接続導電層２４４ａ）の抵抗値を、銅より比抵抗の大きな材料を用いて形成された配線の抵抗値より、更に小さくすることができる。その結果、銅より比抵抗の大きな材料を用いて形成された配線と比べて、データ信号線１３１に供給される信号の時定数は改善され、グラウンド配線１４５ａに供給される電位の電荷供給量は増加する。
　以上説明したとおり、バックプレーン２００Ａが形成される。
　ステップＳ８２０～ステップＳ８５０は、ステップＳ４５０～ステップＳ５００と同様である。よって、ここでは、ステップＳ８２０～ステップＳ８５０の説明は省略される。
　以上説明したとおり、表示装置２０の製造方法は、画素ＩＣチップ１８１（アレイ基板１００の第１の面１０１ａ）とバックプレーン２００Ａとを電気的に接続することができる。その結果、発光ダイオード３００及び第１のトランジスタ１８４ａ～第３のトランジスタ１８４ｃを含む画素ＩＣチップ１８１は、バックプレーン２００Ａに含まれるデータ信号線１３１、走査信号線１２９、グラウンド配線１４５及び駆動電位線１４７と電気的に接続される。
　以上のような構成を含む表示装置２０の製造方法は、表示装置１０の製造方法と同様の作用効果を有する。また、表示装置２０の製造方法は、周辺領域１２１に走査信号線駆動回路１０４を形成することを含むため、走査信号線駆動回路を含むＩＣチップを表示装置２０に実装する場合より、表示装置２０に実装される部品の数を低減することができる。その結果、表示装置２０の製造方法は、コスト削減が可能な製造方法である。
　また、バックプレーン２００Ａに含まれるトランジスタ４８４は、第２の基板４０１側及び第２の基板４０１側と第３方向Ｄ３側を、ＡｌＯを用いた絶縁層４７１及び４５６で覆うことができる。その結果、例えば、不純物（例えば、水分又はナトリウム（Ｎａ）など）がトランジスタ４８４に拡散することを防止することができる。その結果、表示装置２０の製造方法は、トランジスタ４８４の電気特性の低下を抑制できる。
［２－４．保護回路４６０の一例］
　図３１を参照し、保護回路４６０の一例を説明する。図３１は保護回路４６０の一例を示す平面図である。図１～図３０と同一、又は類似する構成については、必要に応じて説明する。
　保護回路４６０は、端子１５０及び端子１５０に接続されたデータ信号線１３１に電気的に接続される。保護回路４６０は、トランジスタ４８４ｂ及び４８４ｃを含むトランジスタ４８４ｂ及び４８４ｃの導通状態は、保護回路４６０に電気的に接続された信号線又は配線に供給された信号により制御される。トランジスタ４８４ｂは、ゲート電極４Ｇ、ソース電極４Ｓ及びドレイン電極４Ｄを含む。トランジスタ４８４ｃは、ゲート電極５Ｇ、ソース電極５Ｓ及びドレイン電極５Ｄを含む。ソース電極４Ｓは駆動電位線１４７に電気的に接続され、ドレイン電極４Ｄは、ゲート電極４Ｇ、データ信号線１３１及びソース電極５Ｓに電気的に接続される。ドレイン電極５Ｄは、ゲート電極５Ｇ及びグラウンド配線１４５に電気的に接続される。
　ドレイン電極４Ｄがゲート電極４Ｇ及びデータ信号線１３１と電気的に接続されている。よって、データ信号線１３１に供給される電位が駆動電位線１４７に供給される電位より大きい場合に、トランジスタ４８４ｂは導通状態となり、保護回路として機能する。すなわち、過電圧が端子１５０を経由してデータ信号線１３１に供給された場合には、トランジスタ４８４ｂを経由して、ドレイン電極４Ｄから駆動電位線１４７に電流を流すことができる。その結果、トランジスタ４８４ｂはデータ信号線１３１への過電圧の印加及び過電流の供給を抑制できる。
　また、ドレイン電極５Ｄがゲート電極５Ｇ及びグラウンド配線１４５と電気的に接続されている。よって、ソース電極５Ｓに供給される電位がグラウンド配線１４５に供給される電位より小さい場合に、トランジスタ４８４ｃは導通状態となり、保護回路として機能する。すなわち、過電圧が端子１５０を経由してデータ信号線１３１に供給された場合には、トランジスタ４８４ｃを経由して、グラウンド配線１４５からソース電極５Ｓに電流を流すことができる。その結果、トランジスタ４８４ｃはデータ信号線１３１への過電圧の印加及び過電流の供給を抑制できる。
　トランジスタ４８４ｂ及び４８４ｃは、トランジスタ４８４ａ及び複数のトランジスタ１８４と同様に、酸化物半導体層４４２を含み、第２の基板４０１上に形成される。その結果、トランジスタ４８４ｂ及び４８４ｃのリーク電流及びオフ電流は、アモルファスシリコン又はポリシリコンを含むトランジスタのリーク電流及びオフ電流より小さい。よって、保護回路４６０のリーク電流及びオフ電流は小さいため、データ信号線１３１への過電圧の印加及び過電流の供給を効率良く抑制できる。また、保護回路４６０はリーク電流及びオフ電流に起因する電気特性の低下を抑制可能である。さらに、酸化物半導体層を用いて形成されるトランジスタのオフ電流の温度特性は、アモルファスシリコン又はポリシリコンを用いて形成されるトランジスタのオフ電流の温度特性より優れている。よって、表示装置２０は、温度特性の優れたトランジスタを用いた保護回路を含むため、長期信頼性の低下を抑制できる。
　本発明の実施形態として上述した各実施形態又は各実施形態の一部は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる別の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
　１Ｄ：ドレイン電極、１Ｇ：ゲート電極、１Ｓ：ソース電極、２Ｄ：ドレイン電極、２Ｇ：ゲート電極、２Ｓ：ソース電極、３Ｄ：ドレイン電極、３Ｇ：ゲート電極、３Ｓ：ソース電極、４Ｄ：ドレイン電極、４Ｇ：ゲート電極、４Ｓ：ソース電極、５Ｄ：ドレイン電極、５Ｇ：ゲート電極、５Ｓ：ソース電極、６Ｆ：陰極（ｎ型電極）、６Ｓ：陽極（ｐ型電極）、８Ｆ：第１の電極、８Ｓ：第２の電極、１０：表示装置、２０：表示装置、１００：アレイ基板、１０１：第１の基板、１０１ａ：第１の面、１０１ｂ：第２の面、１０４：走査信号線駆動回路、１０６：ドライバＩＣ、１０８：フレキシブルプリント回路基板（ＦＰＣ）、１１０：下地層、１１１：結晶性ポリシリコン、１１５：色変換層、１１６：絶縁層、１１７：絶縁層、１１８：絶縁層、１１９：絶縁層、１２０：バッファー層、１２１：周辺領域、１２２：表示領域、１２６：端子領域、１２９：走査信号線、１２９ａ：走査信号線、１２９ｂ：走査信号線、１２９ｃ：走査信号線、１３１：データ信号線、１３６：絶縁層、１３８：導電層、１３８ａ：ゲート電極、１３９：開口、１４０：ゲート絶縁層、１４０ａ：開口、１４０ｂ：開口、１４１：接続配線、１４２：酸化物半導体層、１４４：導電層、１４４ａ：ソース電極、１４４ｂ：ドレイン電極、１４５：グラウンド配線、１４５ａ：グラウンド配線、１４５ｂ：グラウンド配線、１４５ｃ：グラウンド配線、１４６：絶縁層、１４７：駆動電位線、１４７ａ：駆動電位線、１４７ｂ：駆動電位線、１４７ｃ：駆動電位線、１５０：端子、１５１ａ：開口、１５１ｂ：開口、１５１ｃ：開口、１５１ｄ：開口、１５２：導電層、１５２ａ：導電層、１５２ｂ：導電層、１５２ｃ：導電層、１５４：絶縁層、１５５：バンク領域、１５５ａ：バンク、１５６：周辺領域、１５７：アライメントマーカー、１８０：画素、１８０Ａ：画素、１８１：画素ＩＣチップ、１８２：画素回路、１８４：トランジスタ、１８４ａ：第１のトランジスタ、１８４ｂ：第２のトランジスタ、１８４ｃ：第３のトランジスタ、１８５：画素チップ領域、１８８：容量素子、１８９：溝、１９１：第１の辺、１９２：第２の辺、１９３：第３の辺、１９４：第４の辺、２００：バックプレーン、２００Ａ：バックプレーン、２０１：第２の基板、２０１ａ：第１の面、２０１ｂ：第２の面、２１０：下地層、２３８：導電層、２３８ａ：導電層、２３８ｂ：導電層、２４０：絶縁層、２４３：開口、２４４：第１の接続導電層、２４４ａ：第１の接続導電層、２４４ｂ：第１の接続導電層、２４４ｃ：第１の接続導電層、２４４ｄ：第１の接続導電層、２４５ｂ：第１の接続導電層、２４６：絶縁層、３００：発光ダイオード、３１０：窒化ガリウム層、３２０：ｎ型半導体層、３３０：発光層、３４０：ｐ型半導体層、３５０：ｎ型電極、３６０：ｐ型電極、３７０ａ：第２の接続導電層、３７０ｂ：第２の接続導電層、３７２ａ：開口、３７２ｂ：開口、３８０：絶縁層、４０１：第２の基板、４０１ａ：第１の面、４０１ｂ：第２の面、４１７：保護層、４３６：下地層、４３８ｃ：導電層、４４０：ゲート絶縁層、４４１ａ：開口、４４２：酸化物半導体層、４４３ａ：開口、４４３ｂ：開口、４４４：導電層、４４４ａ：ソース電極、４４４ｂ：ドレイン電極、４４６：絶縁層、４５４：絶縁層、４５６：絶縁層、４６０：保護回路、４７１：絶縁層、４８４：トランジスタ、４８４ａ：トランジスタ、４８４ｂ：トランジスタ、４８４ｃ：トランジスタ、６１０：接着樹脂材、６１９ａ：開口、６１９ｂ：開口、６２０：導電性接続部材、６２０ａ：導電性接続部材

Claims (16)

  1. 　第１の基板と、
    　前記第１の基板の第１の面の上に配置され、窒化ガリウム層を含む発光ダイオードと、
    　前記発光ダイオードの上に配置され、前記発光ダイオードと電気的に接続された第１のトランジスタと、
    　前記第１の基板に対向する第２の基板と、
    　前記第２の基板の上に配置されたデータ信号線と、
    　前記第２の基板の上に配置されたグラウンド配線と、
    　前記データ信号線の上に配置され、前記データ信号線と前記第１のトランジスタとを電気的に接続する第１の導電体と、
    　前記グラウンド配線の上に配置され、前記グラウンド配線と前記発光ダイオードとを電気的に接続する第２の導電体と、
    　を含む、表示装置。
  2. 　前記第１の基板は、サファイア基板又は非晶質ガラス基板であり、前記第２の基板は非晶質ガラス基板である、請求項１に記載の表示装置。
  3. 　前記第１のトランジスタは、酸化物半導体層を含む、請求項１に記載の表示装置。
  4. 　前記データ信号線は、前記グラウンド配線と同一の層に配置される、請求項１に記載の表示装置。
  5. 　前記表示装置は、第２のトランジスタと、第３のトランジスタと、をさらに含み、
    　前記第２のトランジスタは、前記データ信号線及び前記第１のトランジスタと電気的に接続され、
    　前記第３のトランジスタは、前記第１のトランジスタ及び前記グラウンド配線に電気的に接続され、前記発光ダイオードに並列に接続される、請求項４に記載の表示装置。
  6. 　前記表示装置は、走査信号線と、第３の導電体とをさらに含み、
    　前記走査信号線は、前記第２の基板と前記同一の層との間に配置され、前記第３の導電体を介して、前記第１のトランジスタに電気的に接続される、請求項４に記載の表示装置。
  7. 　前記データ信号線と、前記グラウンド配線と、前記走査信号線とは、銅及びマンガンを含む導電層を含む、請求項６に記載の表示装置。
  8. 　前記表示装置は、第１の平坦化膜をさらに含み、
    　前記第１の平坦化膜は、前記発光ダイオードと前記第１のトランジスタとの間に配置される、請求項３に記載の表示装置。
  9. 　前記表示装置は、第１の絶縁層と、第２の絶縁層と、第３の絶縁層とをさらに含み、
    　前記第１の絶縁層は、前記発光ダイオードを覆うように配置され、
    　前記第２の絶縁層は、前記第１の平坦化膜に接するように配置され、
    　前記第３の絶縁層は、前記第１のトランジスタの上に配置され、
    　前記第１の絶縁層と、前記第２の絶縁層と、前記第３の絶縁層とは、酸化アルミニウムを含む、請求項８に記載の表示装置。
  10. 　前記第１のトランジスタは、ソース電極と、ゲート電極と、ドレイン電極とを含み、
    　前記ソース電極及び前記ドレイン電極は、同一の層に互いに離間して、前記酸化物半導体層の上に接するように配置され、
    　前記ソース電極及び前記ドレイン電極は、チタンを含む導電層を含む、請求項９に記載の表示装置。
  11. 　前記表示装置は、第２の平坦化膜をさらに含み、
    　前記第２の平坦化膜は、前記第１のトランジスタの上に配置され、第１の開口及び第２の開口を含み、
    　前記第１の導電体が前記第１の開口に配置されると共に、前記第１のトランジスタと電気的に接続され、
    　前記第２の導電体が前記第２の開口に配置されると共に、前記発光ダイオードに電気的に接続される、請求項１に記載の表示装置。
  12. 　前記表示装置は、前記発光ダイオードが発する光の色を、前記色とは異なる色の変換可能に構成された色変換層をさらに含み、
    　前記第１の基板は、前記第１の面の反対側の第２の面を含み、
    　前記色変換層は前記第２の面に配置される、請求項１に記載の表示装置。
  13. 　前記表示装置は、ドライバＩＣをさらに含み、
    　前記ドライバＩＣは、前記データ信号線と、前記グラウンド配線と、前記走査信号線に電気的に接続され、前記発光ダイオードを制御可能に構成される、請求項６に記載の表示装置。
  14. 　前記表示装置は、前記第２の基板の上に配置された駆動回路をさらに含み、
    　前記駆動回路は前記走査信号線に電気的に接続される、請求項６に記載の表示装置。
  15. 　前記駆動回路は、前記第１のトランジスタとは異なる複数のトランジスタを含み、
    　前記複数のトランジスタは酸化物半導体層を含む、請求項１４に記載の表示装置。
  16. 　前記表示装置は、前記第２の基板の上に配置された保護回路をさらに含み、
    　前記保護回路は、前記データ信号線と電気的に接続され、前記第１のトランジスタ及び前記複数のトランジスタとは異なるトランジスタを含み、
    　前記第１のトランジスタ及び前記複数のトランジスタとは異なるトランジスタは酸化物半導体層を含む、請求項１５に記載の表示装置。
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