WO2025126293A1 - 積層セラミックコンデンサ - Google Patents

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WO2025126293A1
WO2025126293A1 PCT/JP2023/044320 JP2023044320W WO2025126293A1 WO 2025126293 A1 WO2025126293 A1 WO 2025126293A1 JP 2023044320 W JP2023044320 W JP 2023044320W WO 2025126293 A1 WO2025126293 A1 WO 2025126293A1
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layer
electrode layer
dielectric
internal electrode
multilayer ceramic
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PCT/JP2023/044320
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English (en)
French (fr)
Inventor
洋明 杉田
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Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • This invention relates to multilayer ceramic capacitors.
  • multilayer ceramic capacitors have been known.
  • multilayer ceramic capacitors include a ceramic sintered body made of a dielectric ceramic such as barium titanate (BaTiO 3 ).
  • a plurality of internal electrodes are arranged inside the ceramic sintered body so as to overlap with each other via dielectric layers.
  • external electrodes are formed on one end surface and the other end surface of the ceramic sintered body so as to be electrically connected to the internal electrodes (for example, see Patent Document 1).
  • the amount of Mn dissolved in the dielectric particles in the dielectric layer is insufficient, and Mn is prone to segregating at the grain boundaries of the dielectric particles.
  • the Mn-segregated layer becomes a low-resistance layer, which reduces the insulation of the entire dielectric layer and reduces the reliability of the multilayer ceramic capacitor.
  • the main objective of this invention is to provide a multilayer ceramic capacitor that can increase the insulation of the entire dielectric layer and improve the reliability of the multilayer ceramic capacitor.
  • the multilayer ceramic capacitor of the present invention comprises a laminate including a plurality of dielectric layers stacked together, the laminate having a first main surface and a second main surface that face each other in a stacking direction of the plurality of dielectric layers, a first side surface and a second side surface that face each other in a width direction perpendicular to the stacking direction, and a first end surface and a second end surface that face each other in a length direction perpendicular to the stacking direction and the width direction, a first internal electrode layer disposed on the plurality of dielectric layers and exposed to the first end surface, and a second internal electrode layer disposed on the plurality of dielectric layers and exposed to the second end surface.
  • the dielectric layer has dielectric particles arranged therein, the dielectric particles contain Mn and Zr, and the atomic ratio of Mn to Zr (Mn/Zr) in the dielectric particles is 0.60 or more and 0.80 or less.
  • the atomic ratio of Mn to Zr (Mn/Zr) in the dielectric particles is set to 0.60 or more and 0.80 or less, thereby ensuring the amount of Mn dissolved inside the dielectric particles and reducing the amount of Mn segregated to the grain boundaries between the dielectric particles, thereby increasing the insulation of the entire dielectric layer and improving the reliability of the multilayer ceramic capacitor.
  • This invention improves the insulation of the entire dielectric layer in a multilayer ceramic capacitor, improving reliability.
  • FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor according to an embodiment of the present invention
  • 1 is a front view showing an example of a multilayer ceramic capacitor according to an embodiment of the present invention
  • 1 is a plan view showing an example of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along line IV-IV in FIG.
  • FIG. 2 is a schematic cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a schematic cross-sectional view taken along line VI-VI in FIG. 4.
  • FIG. 1A is a cross-sectional view showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into two, FIG.
  • FIG. 1B is a cross-sectional view showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into three
  • FIG. 1C is a cross-sectional view showing a structure in which a counter electrode portion of an internal electrode layer of a multilayer ceramic capacitor according to an embodiment of the present invention is divided into four.
  • FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • Fig. 2 is a front view showing an example of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • Fig. 3 is a plan view showing an example of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • Fig. 4 is a cross-sectional schematic view taken along line IV-IV in Fig. 1.
  • Fig. 5 is a cross-sectional schematic view taken along line V-V in Fig. 1.
  • Fig. 6 is a cross-sectional schematic view taken along line VI-VI in Fig. 4.
  • the multilayer ceramic capacitor 10 has a laminate 12 and an external electrode 30.
  • the laminate 12 is made up of a plurality of dielectric layers 14 and a plurality of internal electrode layers 16 stacked alternately, and is composed of an inner layer 15a that exhibits capacitance, and a first outer layer 15b1 and a second outer layer 15b2 that are arranged to sandwich the inner layer 15a from the upper and lower main surfaces.
  • the laminate 12 has a plurality of dielectric layers 14 and a plurality of internal electrode layers 16 stacked together.
  • the laminate 12 further includes a first main surface 12a and a second main surface 12b that face a height direction x, which is the stacking direction of the plurality of dielectric layers 14, a first side surface 12c and a second side surface 12d that face a width direction y perpendicular to the height direction x, and a first end surface 12e and a second end surface 12f that face a length direction z perpendicular to the height direction x and the width direction y.
  • the length direction z is also defined as an L direction that is a direction connecting the first end surface 12e and the second end surface 12f.
  • the width direction y is also defined as a W direction that is a direction connecting the first side surface 12c and the second side surface 12d.
  • the height direction x is also defined as a T direction that is a direction connecting the first main surface 12a and the second main surface 12b.
  • the laminate 12 has a rectangular parallelepiped shape.
  • the "rectangular parallelepiped shape” includes a rectangular parallelepiped with rounded corners and ridges. A corner is a portion where three adjacent faces of the laminate 12 intersect, and a ridge is a portion where two adjacent faces of the laminate 12 intersect.
  • a “rectangular parallelepiped” member refers to any member that has a first main surface 12a and a second main surface 12b, a first side surface 12c and a second side surface 12d, and a first end surface 12e and a second end surface 12f.
  • Irregularities may be formed on some or all of the first main surface 12a and the second main surface 12b, the first side surface 12c and the second side surface 12d, and the first end surface 12e and the second end surface 12f.
  • first internal electrode layers 16a and second internal electrode layers 16b (described later) having a substantially rectangular shape are alternately arranged at equal intervals along the thickness direction T.
  • the first internal electrode layers 16a and second internal electrode layers 16b are substantially parallel to the first main surface 12a and second main surface 12b, respectively.
  • the first internal electrode layers 16a and second internal electrode layers 16b face each other in the thickness direction T via the dielectric layer 14.
  • the laminate 12 has an inner layer portion 15a in which multiple internal electrode layers 16 face each other in the height direction x connecting the first main surface 12a and the second main surface 12b, a first outer layer portion 15b1 formed from multiple dielectric layers 14 located between the internal electrode layer 16 located closest to the first main surface 12a and the first main surface 12a, and a second outer layer portion 15b2 formed from multiple dielectric layers 14 located between the internal electrode layer 16 located closest to the second main surface 12b and the second main surface 12b.
  • the first outer layer 15b1 is located on the first main surface 12a side of the laminate 12, and is an assembly of multiple dielectric layers 14 located between the first main surface 12a and the internal electrode layer 16 closest to the first main surface 12a.
  • the second outer layer 15b2 is located on the second main surface 12b side of the laminate 12 and is an assembly of multiple dielectric layers 14 located between the second main surface 12b and the internal electrode layer 16 closest to the second main surface 12b.
  • the area sandwiched between the first outer layer 15b1 and the second outer layer 15b2 is the inner layer 15a.
  • the number of dielectric layers 14 to be stacked is not particularly limited, but is preferably 10 to 2000, including the first outer layer 15b1 and the second outer layer 15b2.
  • the thickness of the dielectric layer 14 is preferably, for example, about 0.5 ⁇ m to 10 ⁇ m.
  • the ceramic material constituting the dielectric layer 14 may be, for example, a dielectric material.
  • a dielectric ceramic containing barium titanate (BaTiO 3 ) as a main component may be used as the dielectric material.
  • a material containing a minor component such as a Mn compound, an Fe compound, a Cr compound, a Co compound, or a Ni compound in a smaller amount than the main component may be used.
  • dielectric particles are arranged in the dielectric layer 14, and the dielectric particles contain at least Mn and Zr, and it is preferable that the atomic ratio of Mn to Zr (Mn/Zr) in the dielectric particles is 0.60 or more and 0.80 or less.
  • Mn/Zr Mn to Zr
  • the Mn segregation layer has a lower resistance than ceramic, and the reliability (HALT (Highly Accelerated Life Test)) of the multilayer ceramic capacitor 10 decreases.
  • HALT Highly Accelerated Life Test
  • the reliability (HALT) of the multilayer ceramic capacitor 10 decreases. If the atomic ratio (Mn/Zr) is 0.80 or more, attempting to dissolve Mn within the grains requires the application of a large amount of heat, which reduces the coverage of the internal electrode layer 16.
  • the dielectric particles in the dielectric layer 14 have a perovskite structure containing Ba, Sr, Zr, Ti, Hf, and optionally Ca, and preferably further contain at least one of Mn and Si.
  • the dielectric layer 14 preferably further contains at least La.
  • La dissolves in the A site of the dielectric material, causing lattice distortion and increasing the amount of Mn dissolved in the B site of the dielectric material.
  • Mn dissolves further in the dielectric particles, further improving the reliability (HALT) of the multilayer ceramic capacitor 10.
  • the La content is more preferably 0.3 mol or more and 1.0 mol or less. With the above configuration, if the La content is less than 0.3 mol, the effect of improving the (HALT) of the multilayer ceramic capacitor 10 decreases. If the La content is more than 1.0 mol, the temperature characteristics deteriorate.
  • the dielectric layer 14 has a ratio (number of moles of Ba + number of moles of Ca + number of moles of Sr + number of moles of La)/(number of moles of Zr + number of moles of Ti + number of moles of Hf) of 1.00 or more and 1.03 or less.
  • Mn/Zr the atomic ratio
  • Mapping is performed using TEM analysis (TEM: Transmission Electron Microscope). Samples for TEM analysis are made by cutting out thin specimens using a Ga ion beam. Quantitative point analysis is performed on the thin specimens within the ceramic grains and on the grain boundaries using TEM-EDX (EDX: Energy Dispersive X-ray Spectroscopy). The atomic percentages of Mn and Zr calculated as an average of five points per grain boundary are then averaged over three grain boundaries to calculate the atomic ratio (Mn/Zr).
  • TEM Transmission Electron Microscope
  • the La content is measured by pretreating the dielectric sample into a solution and then analyzing the amount of La contained in the sample using ICP-MS (inductively coupled plasma mass spectrometry).
  • the internal electrode layer 16 includes a first internal electrode layer 16a and a second internal electrode layer 16b.
  • the first internal electrode layer 16a and the second internal electrode layer 16b are alternately stacked with the dielectric layer 14 interposed therebetween.
  • the first internal electrode layer 16a is disposed on the surface of the dielectric layer 14.
  • the first internal electrode layer 16a has a first opposing electrode portion 18a that faces the second internal electrode layer 16b, and a first lead electrode portion 20a that is located on one end side of the first internal electrode layer 16a and reaches from the first opposing electrode portion 18a to the first end face 12e of the laminate 12.
  • the end of the first lead electrode portion 20a is led out to the first end face 12e and exposed.
  • the end of the first lead electrode portion 20a is slightly recessed from the first end face 12e.
  • the first lead electrode portion 20a is not exposed to the first main surface 12a and the second main surface 12b, or the first side surface 12c and the second side surface 12d.
  • the shape of the first opposing electrode portion 18a of the first internal electrode layer 16a is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered).
  • the shape of the first extraction electrode portion 20a of the first internal electrode layer 16a is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with a slope in either direction.
  • the second internal electrode layer 16b is disposed on a surface of the dielectric layer 14 different from the dielectric layer 14 on which the first internal electrode layer 16a is disposed.
  • the second internal electrode layer 16b has a second opposing electrode portion 18b that faces the first internal electrode layer 16a, and a second lead electrode portion 20b that is located on one end side of the second internal electrode layer 16b and reaches from the second opposing electrode portion 18b to the second end face 12f of the laminate 12.
  • the end of the second lead electrode portion 20b is led out to the second end face 12f and exposed.
  • the end of the second lead electrode portion 20b is slightly recessed from the second end face 12f.
  • the second lead electrode portion 20b is not exposed to the first main surface 12a and the second main surface 12b, or the first side face 12c and the second side face 12d.
  • the shape of the second opposing electrode portion 18b of the second internal electrode layer 16b is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered).
  • the shape of the second extraction electrode portion 20b of the second internal electrode layer 16b is not particularly limited, but is preferably rectangular in plan view. However, the corners in plan view may be rounded or may be formed at an angle in plan view (tapered). It may also be tapered in plan view, with a slope in either direction.
  • the laminate 12 includes a side portion (hereinafter referred to as a "W gap”) 22a of the laminate 12 formed between one end of the first opposing electrode portion 18a and the second opposing electrode portion 18b in the width direction y and the first side surface 12c, and between the other end of the first opposing electrode portion 18a and the second opposing electrode portion 18b in the width direction y and the second side surface 12d. Furthermore, the laminate 12 includes an end portion (hereinafter referred to as an "L gap”) 22b of the laminate 12 formed between the end portion of the first internal electrode layer 16a opposite the first lead electrode portion 20a and the second end surface 12f, and between the end portion of the second internal electrode layer 16b opposite the second lead electrode portion 20b and the first end surface 12e.
  • a side portion hereinafter referred to as a "W gap” 22a of the laminate 12 formed between one end of the first opposing electrode portion 18a and the second opposing electrode portion 18b in the width direction y and the first side surface 12c, and between the other end of
  • the number of stacked internal electrode layers 16 is not particularly limited, but is preferably 10 to 2000.
  • the thickness of the internal electrode layers 16 is preferably about 0.2 ⁇ m to 2.0 ⁇ m.
  • the internal electrode layer 16 can be made of an appropriate conductive material, such as metals such as Ni, Cu, Ag, Pd, and Au, or alloys containing at least one of these metals, such as an Ag-Pd alloy.
  • the metal that constitutes the internal electrode layer 16 also forms a compound with the metal that constitutes the conductive filler contained in the conductive resin layer of the external electrode 30, which will be described later.
  • each of the first internal electrode layer 16a and the second internal electrode layer 16b is preferably, for example, about 0.2 ⁇ m or more and 2.0 ⁇ m or less.
  • the laminate 12 may have a structure in which, in addition to the first internal electrode layer 16a and the second internal electrode layer 16b, a floating internal electrode layer 16c that is not drawn out to either the first end face 12e or the second end face 12f is provided, and the floating internal electrode layer 16c divides the opposing electrode portion 26c into multiple parts.
  • the structure may be a two-way structure as shown in FIG. 7(a), a three-way structure as shown in FIG. 7(b), or a four-way structure as shown in FIG. 7(c), or it goes without saying that a structure of four or more parts may be used.
  • the floating internal electrode layer 16c can be made of an appropriate conductive material, such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, such as an Ag-Pd alloy.
  • external electrodes 30 are arranged on the first end face 12e and the second end face 12f of the laminate 12.
  • the external electrode 30 preferably includes an underlying electrode layer 32 containing a metal component and glass, and a plating layer 34 disposed on the surface of the underlying electrode layer 32.
  • the external electrode 30 has a first external electrode 30a and a second external electrode 30b.
  • the first external electrode 30a is connected to the first internal electrode layer 16a and is disposed on at least the surface of the first end face 12e.
  • the first external electrode 30a also extends from the first end face 12e of the laminate 12 and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the first external electrode 30a is electrically connected to the first lead-out electrode portion 20a of the first internal electrode layer 16a.
  • the second external electrode 30b is connected to the second internal electrode layer 16b and is disposed on at least the surface of the second end face 12f.
  • the second external electrode 30b also extends from the second end face 12f of the laminate 12 and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the second external electrode 30b is electrically connected to the second lead-out electrode portion 20b of the second internal electrode layer 16b.
  • the first opposing electrode portion 18a of the first internal electrode layer 16a and the second opposing electrode portion 18b of the second internal electrode layer 16b face each other via the dielectric layer 14, forming a capacitance. Therefore, a capacitance can be obtained between the first external electrode 30a to which the first internal electrode layer 16a is connected and the second external electrode 30b to which the second internal electrode layer 16b is connected, and the characteristics of a capacitor are expressed.
  • the base electrode layer 32 has a first base electrode layer 32a and a second base electrode layer 32b.
  • the first base electrode layer 32a is connected to the first internal electrode layer 16a and is disposed on the surface of the first end face 12e.
  • the first base electrode layer 32a also extends from the first end face 12e and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the first base electrode layer 32a is electrically connected to the first lead electrode portion 20a of the first internal electrode layer 16a.
  • the second base electrode layer 32b is connected to the second internal electrode layer 16b and is disposed on the surface of the second end face 12f.
  • the second base electrode layer 32b also extends from the second end face 12f and is disposed on a part of the first main face 12a and a part of the second main face 12b, as well as a part of the first side face 12c and a part of the second side face 12d.
  • the second base electrode layer 32b is electrically connected to the second lead electrode portion 20b of the second internal electrode layer 16b.
  • the base electrode layer 32 includes at least one selected from a baked layer, a conductive resin layer, a thin film layer, etc.
  • the baking layer includes a metal component and glass.
  • the metal component of the baking layer includes at least one selected from, for example, Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, and the like.
  • the baking layer is formed by applying a conductive paste including glass and metal to the laminate and baking it.
  • the baking layer is formed by simultaneously baking the laminated chip having the internal electrode layer 16 and the dielectric layer 14 and the conductive paste applied to the laminated chip, but may be baked after baking the laminated chip having the internal electrode layer 16 and the dielectric layer 14.
  • the baking layer may be a multi-layered layer.
  • the thickness in the length direction z connecting the first end face 12e and the second end face 12f at the center of the height direction x of the first base electrode layer 32a located on the first end face 12e is preferably, for example, about 10 ⁇ m or more and 150 ⁇ m or less.
  • the thickness in the length direction z connecting the first end face 12e and the second end face 12f at the center in the height direction x of the second base electrode layer 32b located on the second end face 12f is preferably, for example, about 10 ⁇ m or more and 150 ⁇ m or less.
  • the thickness in the height direction x connecting the first principal surface 12a and the second principal surface 12b at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the first base electrode layer 32a located on a part of the first principal surface 12a and the second principal surface 12b is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the height direction x connecting the first principal surface 12a and the second principal surface 12b at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the second base electrode layer 32b located on a part of the first principal surface 12a and the second principal surface 12b is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the width direction y connecting the first side surface 12c and the second side surface 12d at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the first base electrode layer 32a located on a part of the first side surface 12c and the second side surface 12d is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the thickness in the width direction y connecting the first side surface 12c and the second side surface 12d at the center of the length direction z connecting the first end surface 12e and the second end surface 12f of the second base electrode layer 32b located on a part of the first side surface 12c and the second side surface 12d is preferably, for example, about 10 ⁇ m or more and 100 ⁇ m or less.
  • the conductive resin layer includes a first conductive resin layer and a second conductive resin layer.
  • the first conductive resin layer is preferably arranged as a first base electrode layer 32a so as to further cover other layers such as a baked layer
  • the second conductive resin layer is preferably arranged as a second base electrode layer 32b so as to further cover other layers such as a baked layer.
  • the first conductive resin layer and the second conductive resin layer are preferably disposed as the first base electrode layer 32a and the second base electrode layer 32b on other layers such as baked layers located on the first end face 12e and the second end face 12f, and are also disposed so as to extend onto other layers such as baked layers located on the first main face 12a and the second main face 12b, and the first side face 12c and the second side face 12d.
  • the first conductive resin layer and the second conductive resin layer may be disposed only on other layers such as baked layers located on the first end face 12e and the second end face 12f.
  • the thickness of the first conductive resin layer and the second conductive resin layer is preferably, for example, about 10 ⁇ m or more and 200 ⁇ m or less.
  • the first conductive resin layer and the second conductive resin layer contain a thermosetting resin and a metal component.
  • the first conductive resin layer and the second conductive resin layer contain a thermosetting resin, and therefore are more flexible than the base electrode layer 32, which is made of, for example, a plating film or a fired conductive paste. Therefore, even if the multilayer ceramic capacitor 10 is subjected to a physical shock or a shock caused by a thermal cycle, the conductive resin layer functions as a buffer layer and can prevent cracks in the multilayer ceramic capacitor 10.
  • thermosetting resins that can be used include various known thermosetting resins such as epoxy resin, phenolic resin, urethane resin, silicone resin, and polyimide resin.
  • epoxy resin is one of the most suitable resins due to its excellent heat resistance, moisture resistance, and adhesion.
  • the first conductive resin layer and the second conductive resin layer preferably contain a hardener in addition to the thermosetting resin.
  • a hardener in addition to the thermosetting resin.
  • various known compounds such as phenol-based, amine-based, acid anhydride-based, and imidazole-based compounds can be used as the hardener for the epoxy resin.
  • the metal contained in the first conductive resin layer and the second conductive resin layer can be Ag, Cu, or an alloy thereof. It is also possible to use metal powder with an Ag-coated surface. When using metal powder with an Ag-coated surface, it is preferable to use Cu or Ni as the metal powder.
  • the metal contained in the first conductive resin layer and the second conductive resin layer is preferably contained in an amount of 35 vol% or more and 75 vol% or less relative to the total volume of the conductive resin.
  • the shape of the metal contained in the first conductive resin layer and the second conductive resin layer is not particularly limited.
  • the conductive filler may be spherical, flat, etc.
  • the average particle size of the metal contained in the first conductive resin layer and the second conductive resin layer is not particularly limited.
  • the average particle size of the conductive filler may be, for example, about 0.3 ⁇ m or more and 10 ⁇ m or less.
  • the metals contained in the first conductive resin layer and the second conductive resin layer are mainly responsible for the electrical conductivity of the conductive resin layers. Specifically, when the conductive fillers come into contact with each other, an electrical path is formed inside the conductive resin layers.
  • the metal contained in the first conductive resin layer and the second conductive resin layer may be spherical or flat, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • the first conductive resin layer and the second conductive resin layer may include a resin layer containing conductive particles and a thermosetting resin.
  • the conductive resin layer may be formed directly on the laminate without forming a baked layer.
  • the thin film layer is formed by a thin film formation method such as sputtering or vapor deposition, and is a layer of 10 ⁇ m or less in thickness in which metal particles are deposited.
  • first plating layer 34a and the second plating layer 34b which are the plating layers 34 disposed on the base electrode layer 32, will be described with reference to Figures 4 and 5.
  • the first plating layer 34a and the second plating layer 34b include, for example, at least one selected from Cu, Ni, Ag, Pd, an Ag-Pd alloy, Au, etc.
  • the first plating layer 34a is disposed so as to completely cover the first base electrode layer 32a.
  • the second plating layer 34b is disposed so as to completely cover the second base electrode layer 32b.
  • the first plating layer 34a and the second plating layer 34b may be formed of a plurality of layers.
  • the plating layer 34 preferably has a two-layer structure including a lower plating layer (Ni plating layer) formed on the base electrode layer 32 by Ni plating, and an upper plating layer (Sn plating layer) formed on the lower plating layer by Sn plating. That is, in this case, the first plating layer 34a has a first lower plating layer and a first upper plating layer located on the surface of the first lower plating layer.
  • the second plating layer 34b has a second lower plating layer and a second upper plating layer located on the surface of the second lower plating layer.
  • the lower plating layer made of Ni plating is used to prevent the base electrode layer 32 from being eroded by the solder when mounting the multilayer ceramic capacitor 10, and the upper plating layer made of Sn plating is used to improve the wettability of the solder when mounting the multilayer ceramic capacitor 10, making it easier to mount.
  • each of the lower plating layer and the upper plating layer is preferably 1.0 ⁇ m or more and 15.0 ⁇ m or less.
  • the dimension in the length direction z of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as dimension L
  • the dimension in the height direction x of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as dimension T
  • the dimension in the width direction y of the multilayer ceramic capacitor 10, including the laminate 12, the first external electrode 30a, and the second external electrode 30b is defined as dimension W.
  • the dimensions of the multilayer ceramic capacitor 10 are preferably such that the L dimension in the length direction z is 0.2 mm or more and 10.0 mm or less, the W dimension in the width direction y is 0.1 mm or more and 10.0 mm or less, and the T dimension in the height direction x is 0.1 mm or more and 5.0 mm or less.
  • the dimensions of the multilayer ceramic capacitor 10 can be measured using a microscope.
  • the dielectric particles have a relative dielectric constant of 30 or more. This makes it possible to more significantly reduce the amount of displacement of the dielectric layer 14 when a voltage is applied in the multilayer ceramic capacitor 10.
  • the atomic ratio of Mn to Zr (Mn/Zr) in the dielectric particles is set to 0.60 or more and 0.80 or less, thereby ensuring the amount of Mn dissolved inside the dielectric particles and reducing the amount of Mn segregated to the grain boundaries between the dielectric particles. This increases the insulation of the entire dielectric layer and improves the reliability of the multilayer ceramic capacitor.
  • the dielectric sheet and the conductive paste for the internal electrode layers contain a binder (e.g., a known organic binder) and a solvent (e.g., a known organic binder).
  • a binder e.g., a known organic binder
  • a solvent e.g., a known organic binder
  • a conductive paste for the internal electrode layers is printed in a predetermined pattern on the dielectric sheet, for example by screen printing or gravure printing, to prepare a dielectric sheet on which a first internal electrode pattern corresponding to the first internal electrode layer is formed, and a dielectric sheet on which a second internal electrode pattern corresponding to the second internal electrode layer is formed.
  • a dielectric sheet for an outer layer on which no internal electrode pattern is printed is also prepared.
  • a predetermined number of dielectric sheets for the outer layer on which no internal electrode pattern is formed are stacked to form a portion that will become the second outer layer, and a dielectric sheet on which the first internal electrode pattern is formed and a dielectric sheet on which the second internal electrode pattern is formed are stacked in sequence on top of that to form a portion that will become the inner layer.
  • a predetermined number of dielectric sheets on which no internal electrode pattern is printed are then stacked on top of the internal electrode pattern corresponding to the internal electrode layer located on the outermost surface of the inner layer to form a first outer layer, thereby producing a laminated sheet.
  • the laminated sheets are pressed in the stacking direction using a means such as a hydrostatic press to produce a laminated block.
  • the laminated block is cut to a specified size to cut out laminated chips.
  • the corners and edges of the laminated chips may be rounded by barrel polishing or the like. This completes the process of preparing the laminate.
  • the laminated chip is fired to produce the laminate 12.
  • the firing temperature depends on the ceramic and the material of the internal electrode layer 16, but is preferably 900°C or higher and 1400°C or lower.
  • the base electrode layer is a baked layer.
  • a conductive paste containing a glass component and a metal component is prepared for each of the first base electrode layer and the second base electrode layer.
  • a conductive paste is applied to the first end face and the second end face, which are both end faces of the laminate 12, for example, by a method such as dipping or screen printing, and then a baking process is performed to form a first base electrode layer and a second base electrode layer.
  • the temperature of the baking process at this time is preferably 700°C or higher and 900°C or lower.
  • the conductive resin layer can be formed by the following method.
  • the conductive resin layer may be formed on the surface of the baked layer, or the conductive resin layer may be formed directly on the laminate without forming a baked layer.
  • the conductive resin layer is formed by applying a conductive resin paste containing a thermosetting resin and a metal component onto a baking layer or a laminate, and then performing a heat treatment at a temperature of 250°C to 550°C to thermally cure the resin and form a conductive resin layer.
  • the atmosphere during the heat treatment is preferably an N2 atmosphere.
  • the conductive resin paste can be applied, for example, by extruding the conductive resin paste through a slit or by using a roller transfer method.
  • plating is applied to the surface of the base electrode layer to form a plating layer.
  • two plating layers are formed on the surfaces of the first and second base electrode layers.
  • a Ni plating layer is formed on the first and second base electrode layers, and a Sn plating layer is formed on the Ni plating layer.
  • the Ni plating layer and the Sn plating layer are formed sequentially, for example, by barrel plating.
  • the manufacturing method that is characteristic of the present invention, in which "in the dielectric particles, the atomic ratio of Mn to Zr (Mn/Zr) is 0.60 or more and 0.80 or less," and in which "the dielectric layer further contains at least La, and the La content is 0.3 mol or more and 1.0 mol or less.”
  • La may be added when the dielectric raw material is prepared, or it may be added later when the dielectric sheet is prepared.
  • La entering the A site makes it easier for Mn to enter the B site, and the atomic ratio of Mn to Zr (Mn/Zr) changes in the dielectric particles.
  • the multilayer ceramic capacitor 10 according to the embodiment shown in Figure 1 is manufactured.
  • Multilayer Ceramic Capacitors Produced as Examples Multilayer ceramic capacitors as samples of Examples 1 to 3 were produced using the production method according to the above embodiment.
  • Multilayer ceramic capacitors as samples of Comparative Example 1 and Comparative Example 2 were produced using the production method according to the above embodiment.
  • the production was carried out by the production method (1) without adding La.
  • La was added in the manufacturing method (1), and further, in the manufacturing method (7), the sample was produced by maintaining the sample at high temperature for 2 hours in a low-oxygen atmosphere.
  • the method for measuring the coverage of the first internal electrode layer and the second internal electrode layer located at the center in the T direction of the laminate with respect to the dielectric layer is as follows. First, the internal electrode layer and the dielectric layer located at the center in the T direction of the laminate are peeled off by electrolytic peeling or the like. Next, the vicinity of the center (1/2 in the W direction and 1/2 in the L direction) of the exposed internal electrode is observed with a microscope at a magnification of about 100 times. Then, the obtained image is analyzed to determine the ratio of the area occupied by the internal electrode layer in the exposed part. The coverage of the internal electrode layer of 80.0% or more was judged as " ⁇ ", and that of less than 80% was judged as "X".
  • Results Table 1 shows the results of HALT (LogIR value), HALT judgment, coverage rate (%) of the internal electrode layer, coverage rate judgment of the internal electrode layer, and overall judgment for each sample of the multilayer ceramic capacitors according to Examples 1 to 3 and Comparative Examples 1 and 2.
  • the internal electrode layer coverage rate (%) of each sample in Examples 1 to 3 was 80% or more, so the internal electrode layer coverage rate was judged to be "Good.”
  • the HALT LogIR value was 8 or less, so the HALT judgment was rated as "X”.
  • the coverage rate (%) of the internal electrode layer was 80% or more, so the coverage rate judgment of the internal electrode layer was rated as "O”.
  • the HALT LogIR value was between 8 and 10, so the HALT evaluation was rated as " ⁇ .” Furthermore, the coverage rate (%) of the internal electrode layer was less than 80%, so the internal electrode layer coverage evaluation was rated as "X.”
  • each sample of Example 1 to Example 3 was evaluated as “Good,” and each sample of Comparative Example 1 and Comparative Example 2 was evaluated as “Poor.”
  • Multilayer ceramic capacitor 12 Laminate 12a First main surface 12b Second main surface 12c First side surface 12d Second side surface 12e First end surface 12f Second end surface 14 Dielectric layer 15a Inner layer portion 15b1 First outer layer portion 15b2 Second outer layer portion 16 Internal electrode layer 16a First internal electrode layer 16b Second internal electrode layer 16c Floating internal electrode layer 18a First opposing electrode portion 18b Second opposing electrode portion 20a First lead electrode portion 20b Second lead electrode portion 22a Side portion 22b End portion 26c Opposing electrode portion 30 External electrode 30a First external electrode 30b Second external electrode 32 Base electrode layer 32a First base electrode layer 32b Second base electrode layer 34 plating layer 34a first plating layer 34b second plating layer x height direction (stacking direction) y Width direction z Length direction

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Abstract

誘電体層全体の絶縁性が増加し、積層セラミックコンデンサの信頼性を向上させうる積層セラミックコンデンサを提供する。　本発明に係る積層セラミックコンデンサは、積層された複数の誘電体層を含み、複数の誘電体層の積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、複数の誘電体層上に配置され、第１の端面に露出された第１の内部電極層と、複数の誘電体層上に配置され、第２の端面に露出された第２の内部電極層と、第１の端面上に配置された下地電極層と、下地電極層上に配置されためっき層と、を有する第１の外部電極と、第２の端面上に配置された下地電極層と、下地電極層上に配置されためっき層と、を有する第２の外部電極と、を備える。前記誘電体層には、誘電体粒子が配置されており、前記誘電体粒子は、Ｍｎ及びＺｒを含み、前記誘電体粒子において、Ｚｒに対するＭｎの原子比率（Ｍｎ／Ｚｒ）が、０．６０以上０．８０以下である。

Description

積層セラミックコンデンサ
　この発明は、積層セラミックコンデンサに関する。
　従来、積層セラミックコンデンサが知られている。一般に、積層セラミックコンデンサは、チタン酸バリウム（ＢａＴｉＯ3）などの誘電体セラミックスからなるセラミック焼結体を備える。このセラミック焼結体の内部には、誘電体層を介して重なり合うように複数の内部電極が配置されている。また、このセラミック焼結体の一方端面上および他方端面上には、内部電極に電気的に接続されるように外部電極が形成されている（例えば、特許文献１）。
特開平８－３０６５８０公報
　しかしながら、特許文献1のような、一般的な積層セラミックコンデンサにおいては、誘電体層中の誘電体粒子内へのＭｎ固溶量が十分ではなく、Ｍｎは誘電体粒子の粒界に偏析しやすい。Ｍｎ偏析層は低抵抗層となるため、誘電体層全体の絶縁性が低下し、積層セラミックコンデンサの信頼性が低下するという課題があった。
　それゆえに、この発明の主たる目的は、誘電体層全体の絶縁性が増加し、積層セラミックコンデンサの信頼性を向上させうる積層セラミックコンデンサを提供することである。
　この発明にかかる積層セラミックコンデンサは、積層された複数の誘電体層を含み、前記複数の誘電体層の積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、前記複数の誘電体層上に配置され、前記第１の端面に露出された第１の内部電極層と、前記複数の誘電体層上に配置され、前記第２の端面に露出された第２の内部電極層と、前記第１の端面上に配置された下地電極層と、前記下地電極層上に配置されためっき層と、を有する第１の外部電極と、前記第２の端面上に配置された下地電極層と、前記下地電極層上に配置されためっき層と、を有する第２の外部電極と、を備える積層セラミックコンデンサにおいて、前記誘電体層には、誘電体粒子が配置されており、前記誘電体粒子は、Ｍｎ及びＺｒを含み、前記誘電体粒子において、Ｚｒに対するＭｎの原子比率（Ｍｎ／Ｚｒ）が、０．６０以上０．８０以下である、積層セラミックコンデンサである。
　本発明にかかる積層セラミックコンデンサによれば、誘電体粒子において、Ｚｒに対するＭｎの原子比率(Ｍｎ／Ｚｒ)を、０．６０以上０．８０以下とする構成にすることで、誘電体粒子内部のＭｎ固溶量を担保させることができ、誘電体粒子同士の粒界へのＭｎ偏析量を低下させることができるため、誘電体層全体の絶縁性が増加し、積層セラミックコンデンサの信頼性を向上させることができる。
　この発明によれば、積層セラミックコンデンサにおいて、誘電体層全体の絶縁性が増加し、信頼性を向上させることができる。
　この発明の上記の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この発明の実施の形態にかかる積層セラミックコンデンサの一例を示す外観斜視図である。 この発明の実施の形態にかかる積層セラミックコンデンサの一例を示す正面図である。 この発明の実施の形態にかかる積層セラミックコンデンサの一例を示す平面図である。 図１にかかる線ＩＶ－ＩＶにおける断面模式図である。 図１にかかる線Ｖ－Ｖにおける断面模式図である。 図４にかかる線ＶＩ－ＶＩにおける断面模式図である。 （ａ）この発明の実施の形態にかかる積層セラミックコンデンサの内部電極層の対向電極部が２つに分割された構造を示す断面図であり、（ｂ）この発明にかかる積層セラミックコンデンサの内部電極層の対向電極部が３つに分割された構造を示す断面図であり、（ｃ）この発明にかかる積層セラミックコンデンサの内部電極層の対向電極部が４つに分割された構造を示す断面図である。
　以下、この発明の実施の形態にかかる積層セラミックコンデンサの一例について説明する。
１．積層セラミックコンデンサ
　この発明の実施の形態にかかる積層セラミックコンデンサの一例について説明する。図１は、この発明の実施の形態にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図２は、この発明の実施の形態にかかる積層セラミックコンデンサの一例を示す正面図である。図３は、この発明の実施の形態にかかる積層セラミックコンデンサの一例を示す平面図である。図４は、図１にかかる線ＩＶ－ＩＶにおける断面模式図である。図５は、図１にかかる線Ｖ－Ｖにおける断面模式図である。図６は、図４にかかる線ＶＩ－ＶＩにおける断面模式図である。
　積層セラミックコンデンサ１０は、積層体１２と、外部電極３０とを有する。積層体１２は、複数の誘電体層１４と複数の内部電極層１６が交互に積層され、容量を発現する内層部１５ａと、内層部１５ａを上下主面側から挟み込むように配置された第１の外層部１５ｂ１および第２の外層部１５ｂ２から構成されている。
　以下、積層体１２、内部電極層１６、外部電極３０の順に、各構成を説明する。
　（積層体）
　積層体１２は、積層された複数の誘電体層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、複数の誘電体層１４の積層方向である高さ方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを含む。なお、長さ方向ｚは、第１の端面１２ｅおよび第２の端面１２ｆを結ぶ方向であるＬ方向としても定義される。幅方向ｙは、第１の側面１２ｃおよび第２の側面１２ｄを結ぶ方向であるＷ方向としても定義される。高さ方向ｘは、第１の主面１２ａおよび第２の主面１２ｂを結ぶ方向であるＴ方向としても定義される。
　積層体１２は、直方体形状である。前記「直方体形状」には、角部や稜線部が丸められた直方体が含まれるものとする。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。すなわち、「直方体形状」の部材とは、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄならびに第１の端面１２ｅおよび第２の端面１２ｆを有する部材全般を意味する。
　第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
　積層体１２の内部には、略矩形状の後述する複数の第１の内部電極層１６ａ及び第２の内部電極層１６ｂが厚み方向Ｔに沿って等間隔に交互に配置されている。第１の内部電極層１６ａ及び第２の内部電極層１６ｂのそれぞれは、第１の主面１２ａ及び第２の主面１２ｂとほぼ平行である。第１の内部電極層１６ａ及び第２の内部電極層１６ｂは、厚み方向Ｔにおいて、誘電体層１４を介して、互いに対向している。
　積層体１２は、図４および図５に示すように、第１の主面１２ａおよび第２の主面１２ｂ同士を結ぶ高さ方向ｘにおいて、複数の内部電極層１６が対向する内層部１５ａと、最も第１の主面１２ａ側に位置する内部電極層１６と第１の主面１２ａとの間に位置する複数の誘電体層１４から形成される第１の外層部１５ｂ１と、最も第２の主面１２ｂ側に位置する内部電極層１６と第２の主面１２ｂとの間に位置する複数の誘電体層１４から形成される第２の外層部１５ｂ２と、を有する。
　第１の外層部１５ｂ１は、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数の誘電体層１４の集合体である。
　第２の外層部１５ｂ２は、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数の誘電体層１４の集合体である。
　そして、第１の外層部１５ｂ１および第２の外層部１５ｂ２に挟まれた領域が内層部１５ａである。
　積層される誘電体層１４の枚数は、特に限定されないが、第１の外層部１５ｂ１および第２の外層部１５ｂ２を含み、１０枚以上２０００枚以下であることが好ましい。また、誘電体層１４の厚みは、例えば、０．５μｍ以上１０μｍ以下程度であることが好ましい。
　誘電体層１４を構成するセラミック材料としては、例えば、誘電体材料により形成することができる。誘電体材料として、例えば、チタン酸バリウム（ＢａＴｉＯ3）を主成分とする誘電体セラミックを用いることができる。また、所望する積層体の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。
　さらに、誘電体層１４には、誘電体粒子が配置されており、誘電体粒子は、少なくともＭｎ及びＺｒを含み、誘電体粒子において、Ｚｒに対するＭｎの原子比率（Ｍｎ／Ｚｒ）が、０．６０以上０．８０以下であることが好ましい。一般に、誘電体粒子の粒界にＭｎ偏析があると、Ｍｎ偏析層はセラミックに比べて低抵抗なため、積層セラミックコンデンサ１０の信頼性（ＨＡＬＴ（Ｈｉｇｈｌｙ　Ａｃｃｅｌｅｒａｔｅｄ　Ｌｉｆｅ　Ｔｅｓｔ））が低下する。しかしながら、上記構成にすることで、誘電体粒子内部のＭｎ固溶量を担保させることができ、誘電体粒子同士の粒界へのＭｎ偏析量を低下させることができるため、積層セラミックコンデンサ１０の信頼性（ＨＡＬＴ）を向上させることができる。
　原子比率（Ｍｎ／Ｚｒ）が０．６０以下では、積層セラミックコンデンサ１０の信頼性（ＨＡＬＴ）が低下する。原子比率（Ｍｎ／Ｚｒ）が０．８０以上では、Ｍｎを粒内に固溶させようとするとより多くの熱量を与えることになり内部電極層１６の被覆率が低下する。
　誘電体層１４中の誘電体粒子は、Ｂａ、Ｓｒ、Ｚｒ、Ｔｉ、Ｈｆを含みＣａを任意で含むペロブスカイト型構造からなり、さらにＭｎ及びＳｉの内、少なくとも１つを含むことが好ましい。前記材料と組成を選択することにより、良好な温度特性を確保できる利点がある。
　誘電体層１４は、さらに、Ｌａを少なくとも含むことが好ましい。上記構成にすることで、Ｌａが誘電体材料のＡサイトに固溶した結果、格子の歪が発生し、誘電体材料のＢサイトへのＭｎの固溶量が増加する。その結果、Ｍｎの誘電体粒子内への固溶がさらに進むため、積層セラミックコンデンサ１０の信頼性（ＨＡＬＴ）をさらに向上させることができる。
　Ｌａの含有量は、０．３ｍｏｌ以上１．０ｍｏｌ以下であることがさらに好ましい。上記構成にすることで、Ｌａの含有量が０．３ｍｏｌよりも少ないと、積層セラミックコンデンサ１０の（ＨＡＬＴ）向上の効果が低下する。Ｌａの含有量が１．０ｍｏｌよりも多いと温度特性が悪くなる。
　誘電体層１４は、（Ｂａのモル数＋Ｃａのモル数＋Ｓｒのモル数＋Ｌａのモル数）／（Ｚｒのモル数＋Ｔｉのモル数＋Ｈｆのモル数）が１．００以上１．０３以下であることがさらに好ましい。
　ここで、原子比率（Ｍｎ／Ｚｒ）の測定方法を説明する。ＴＥＭ分析（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によるマッピングを行う。ＴＥＭ分析用サンプルは、Ｇａイオンビームを用いて薄片試料を削りだしたものである。薄片化したサンプルをＴＥＭ－ＥＤＸ（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）にてセラミックス粒内と粒界の定量点分析を実施する。１粒界当たり５点の平均で算出したＭｎとＺｒの原子%を３粒界分平均し原子比率を（Ｍｎ／Ｚｒ）を算出する。
　さらに、Ｌａ含有量の測定方法を説明する。Ｌａ含有量は誘電体サンプルを前処理により溶液化し、ＩＣＰ－ＭＳ（ｉｎｄｕｃｔｉｖｅｌｙ　ｃｏｕｐｌｅｄ　ｐｌａｓｍａ　ｍａｓｓ　ｓｐｅｃｔｒｏｍｅｔｒｙ：誘導結合プラズマ質量分析法）により、試料に含まれるＬａ量の分析を実施する。なお、ｎ＝２の平均で全含有量に対してＬａの含有量を算出する。
　（内部電極層）
　内部電極層１６は、図４および図５に示されるように、第１の内部電極層１６ａと第２の内部電極層１６ｂとを有している。第１の内部電極層１６ａと第２の内部電極層１６ｂは、誘電体層１４を介して交互に積層される。
　第１の内部電極層１６ａは、誘電体層１４の表面に配置される。第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅまで達する第１の引出電極部２０ａを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出され、露出している。詳細には、第１の引出電極部２０ａの端部は、第１の端面１２ｅから少しだけ後退している。なお、第１の引出電極部２０ａは、第１の主面１２ａ及び第２の主面１２ｂ並びに第１の側面１２ｃ及び第２の側面１２ｄには露出していない。
　第１の内部電極層１６ａの第１の対向電極部１８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。
　第１の内部電極層１６ａの第１の引出電極部２０ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　第２の内部電極層１６ｂは、第１の内部電極層１６ａが配置される誘電体層１４と異なる誘電体層１４の表面に配置される。第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまで達する第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。詳細には、第２の引出電極部２０ｂの端部は、第２の端面１２ｆから少しだけ後退している。なお、第２の引出電極部２０ｂは、第１の主面１２ａ及び第２の主面１２ｂ並びに第１の側面１２ｃ及び第２の側面１２ｄには露出していない。
　第２の内部電極層１６ｂの第２の対向電極部１８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。
　第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
　積層体１２は、第１の対向電極部１８ａおよび第２の対向電極部１８ｂの幅方向ｙの一端と第１の側面１２ｃとの間、および、第１の対向電極部１８ａおよび第２の対向電極部１８ｂの幅方向ｙの他端と第２の側面１２ｄとの間に形成される積層体１２の側部（以下、「Ｗギャップ」という。）２２ａを含む。さらに、積層体１２は、第１の内部電極層１６ａの第１の引出電極部２０ａとは反対側の端部と第２の端面１２ｆとの間、および、第２の内部電極層１６ｂの第２の引出電極部２０ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（以下、「Ｌギャップ」という。）２２ｂを含む。
　積層される内部電極層１６の枚数は、特に限定されないが、１０枚以上２０００枚以下であることが好ましい。また、内部電極層１６の厚みは、０．２μｍ以上２．０μｍ以下程度であることが好ましい。
　内部電極層１６は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。また、内部電極層１６を構成する金属は、外部電極３０の後述する導電性樹脂層に含まれる導電性フィラーを構成する金属と化合物を形成する。
　第１の内部電極層１６ａ及び第２の内部電極層１６ｂのそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下程度であることが好ましい。
　なお、積層体１２は、図７に示されるように、第１の内部電極層１６ａおよび第２の内部電極層１６ｂに加えて、第１の端面１２ｅおよび第２の端面１２ｆのどちらにも引き出されない浮き内部電極層１６ｃが設けられており、浮き内部電極層１６ｃによって、対向電極部２６ｃが複数に分割された構造としてもよい。たとえば、図７（ａ）に示される２連、図７（ｂ）に示される３連、図７（ｃ）に示されるような４連構造であり、４連以上の構造でもよいことは言うまでもない。このように、対向電極部２６ｃを複数個に分割した構造とすることによって、対向する第１の内部電極層１６ａ、第２の内部電極層１６ｂ、浮き内部電極層１６ｃ間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ１０の高耐圧化を図ることができる。
　また、浮き内部電極層１６ｃは、第１の内部電極層１６ａおよび第２の内部電極層１６ｂと同様に、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
　積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、図１ないし図３に示されるように、外部電極３０が配置される。
　外部電極３０は、金属成分およびガラスを含む下地電極層３２を含んでおり、下地電極層３２の表面に配置されるめっき層３４を含むことが好ましい。
　外部電極３０は、第１の外部電極３０ａおよび第２の外部電極３０ｂを有する。
　第１の外部電極３０ａは、第１の内部電極層１６ａに接続され、少なくとも第１の端面１２ｅの表面に配置されている。また、第１の外部電極３０ａは、積層体１２の第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の外部電極３０ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。
　第２の外部電極３０ｂは、第２の内部電極層１６ｂに接続され、少なくとも第２の端面１２ｆの表面に配置されている。また、第２の外部電極３０ｂは、積層体１２の第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の外部電極３０ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。
　積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂとが誘電体層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極３０ａと第２の内部電極層１６ｂが接続された第２の外部電極３０ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
　下地電極層３２は、第１の下地電極層３２ａおよび第２の下地電極層３２ｂを有する。
　第１の下地電極層３２ａは、第１の内部電極層１６ａに接続され、第１の端面１２ｅの表面に配置されている。また、第１の下地電極層３２ａは、第１の端面１２ｅから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第１の下地電極層３２ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。
　第２の下地電極層３２ｂは、第２の内部電極層１６ｂに接続され、第２の端面１２ｆの表面に配置されている。また、第２の下地電極層３２ｂは、第２の端面１２ｆから延伸して第１の主面１２ａの一部および第２の主面１２ｂの一部、ならびに第１の側面１２ｃの一部および第２の側面１２ｄの一部にも配置される。この場合、第２の下地電極層３２ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。
　下地電極層３２は、焼付け層、導電性樹脂層、および薄膜層等から選ばれる少なくとも１つを含む。
　以下、下地電極層３２を上記の焼付け層、導電性樹脂層、および薄膜層とした場合の各構成について説明する。
　（焼付け層の場合）
　焼付け層は、金属成分とガラスとを含む。焼付け層の金属成分としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼付けたものである。焼付け層は、内部電極層１６および誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成して形成するが、内部電極層１６および誘電体層１４を有する積層チップを焼成した後に焼き付けてもよい。焼付け層は、複数層であってもよい。
　第１の端面１２ｅに位置する第１の下地電極層３２ａの高さ方向ｘの中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの厚みは、たとえば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
　第２の端面１２ｆに位置する第２の下地電極層３２ｂの高さ方向ｘの中央部における第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの厚みは、たとえば、１０μｍ以上１５０μｍ以下程度であることが好ましい。
　第１の主面１２ａおよび第２の主面１２ｂの一部に位置する第１の下地電極層３２ａの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　また、第１の主面１２ａおよび第２の主面１２ｂの一部に位置する第２の下地電極層３２ｂの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　第１の側面１２ｃおよび第２の側面１２ｄの一部に位置する第１の下地電極層３２ａの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　また、第１の側面１２ｃおよび第２の側面１２ｄの一部に位置する第２の下地電極層３２ｂの第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の側面１２ｃおよび第２の側面１２ｄを結ぶ幅方向ｙの厚みは、たとえば、１０μｍ以上１００μｍ以下程度であることが好ましい。
　（導電性樹脂層の場合）
　導電性樹脂層は、第１の導電性樹脂層と第２の導電性樹脂層とを有する。
　第１の導電性樹脂層は、第１の下地電極層３２ａとして焼付け層等の他の層を更に覆うように配置されていることが好ましく、第２の導電性樹脂層は、第２の下地電極層３２ｂとして焼付け層等の他の層を更に覆うように配置されていることが好ましい。
　具体的には、第１の導電性樹脂層および第２の導電性樹脂層は、第１の下地電極層３２ａおよび第２の下地電極層３２ｂとして、第１の端面１２ｅおよび第２の端面１２ｆ上に位置する焼付け層等の他の層の上に配置され、第１の主面１２ａおよび第２の主面１２ｂ、並びに第１の側面１２ｃおよび第２の側面１２ｄ上に位置する焼付け層等の他の層上にも至るように設けられていることが好ましい。もっとも、第１の導電性樹脂層および第２の導電性樹脂層は、第１の端面１２ｅおよび第２の端面１２ｆ上に位置する焼付け層等の他の層上にのみに配されていてもよい。
　第１の導電性樹脂層と第２の導電性樹脂層の厚みは、例えば、１０μｍ以上２００μｍ以下程度であることが好ましい。
　第１の導電性樹脂層および第２の導電性樹脂層は、熱硬化性樹脂と金属成分と、を含む。
　第１の導電性樹脂層および第２の導電性樹脂層は、熱硬化性樹脂を含むため、例えば、めっき膜や導電性ペーストの焼成物からなる下地電極層３２よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１０に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ１０へのクラックを防止することができる。
　熱硬化性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
　第１の導電性樹脂層および第２の導電性樹脂層は、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、またはそれらの合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕやＮｉを用いることが好ましい。
　またＣｕに酸化防止処理を施したものを使用することもできる。Ａｇコーティングされた金属を用いる理由としては、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属の形状は、特に限定されない。導電性フィラーは、球状、扁平状等であってもよい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、例えば、０．３μｍ以上１０μｍ以下程度であってもよい。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー同士が接触することにより、導電性樹脂層内部に通電経路が形成される。
　第１の導電性樹脂層および第２の導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
　第１の導電性樹脂層および第２の導電性樹脂層は、導電性粒子と熱硬化性樹脂とを含む樹脂層を含んでもよい。
　導電性樹脂層は、焼付け層を形成せずに積層体上に直接形成してもよい。
　（薄膜層の場合）
　下地電極層３２を薄膜層で形成する場合、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１０μｍ以下の層である。
　続いて、下地電極層３２の上に配置されるめっき層３４である第１のめっき層３４ａ及び第２のめっき層３４ｂについて、図４及び図５を参照して説明する。
　第１のめっき層３４ａ及び第２のめっき層３４ｂとしては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　第１のめっき層３４ａは、第１の下地電極層３２ａを完全に覆うように配置されている。
　第２のめっき層３４ｂは、第２の下地電極層３２ｂを完全に覆うように配置されている。
　第１のめっき層３４ａ及び第２のめっき層３４ｂは、複数層により形成されていてもよい。この場合、めっき層３４は、下地電極層３２上に形成されるＮｉめっきによる下層めっき層（Ｎｉめっき層）と、下層めっき層上に形成されるＳｎめっきによる上層めっき層（Ｓｎめっき層）の２層構造であることが好ましい。
　すなわち、この場合、第１のめっき層３４ａは、第１の下層めっき層と、第１の下層めっき層の表面に位置する第１の上層めっき層とを有する。
　また、第２のめっき層３４ｂは、第２の下層めっき層と、第２の下層めっき層の表面に位置する第２の上層めっき層とを有する。
　Ｎｉめっきによる下層めっき層は、下地電極層３２が積層セラミックコンデンサ１０を実装する際のはんだによって侵食されることを防止するために用いられ、Ｓｎめっきによる上層めっき層は、積層セラミックコンデンサ１０を実装する際のはんだの濡れ性を向上させて、容易に実装することができるようにするために用いられる。
　下層めっき層および上層めっき層の各めっき層一層あたりの厚みは、１．０μｍ以上、１５．０μｍ以下であることが好ましい。
　図１に示すように、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の高さ方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極３０ａおよび第２の外部電極３０ｂを含む積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
　積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が０．２ｍｍ以上１０．０ｍｍ以下、幅方向ｙのＷ寸法が０．１ｍｍ以上１０．０ｍｍ以下、高さ方向ｘのＴ寸法が０．１ｍｍ以上５．０ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１０の寸法は、マイクロスコープにより測定することができる。
　さらに、積層セラミックコンデンサ１０においては、誘電体粒子の比誘電率が３０以上であることが好ましい。これにより、積層セラミックコンデンサ１０における電圧印加時の誘電体層１４の変位量の低減効果をより顕著なものとすることができる。
　積層セラミックコンデンサ１０によれば、誘電体粒子において、Ｚｒに対するＭｎの原子比率(Ｍｎ／Ｚｒ)を、０．６０以上０．８０以下とする構成にすることで、誘電体粒子内部のＭｎ固溶量を担保させることができ、誘電体粒子同士の粒界へのＭｎ偏析量を低下させることができるため、誘電体層全体の絶縁性が増加し、積層セラミックコンデンサの信頼性を向上させることができる。
２．積層セラミックコンデンサの製造方法
　次に、積層セラミックコンデンサの製造方法について説明する。
（１）誘電体シートと、内部電極層用の導電性ペーストとを準備する。誘電体シートや内部電極層用の導電性ペーストには、バインダ（たとえば、公知の有機バインダ）および溶剤（たとえば、公知の有機バインダ）が含まれる。
（２）次に、誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などによって、所定のパターンで内部電極層用の導電性ペーストを印刷し、第１の内部電極層に対応する第１の内部電極パターンが形成された誘電体シートおよび第２の内部電極層に対応する第２の内部電極パターンが形成された誘電体シートを準備する。なお、誘電体シートに関しては、内部電極パターンが印刷されていない外層用の誘電体シートも準備する。
（３）内部電極パターンが形成されていない外層用の誘電体シートを所定枚数積層し、第２の外層部となる部分を形成し、その上に第１の内部電極パターンが形成された誘電体シートと第２の内部電極パターンが形成された誘電体シートとを順次積層し、内層部となる部分を形成する。
（４）さらに内層部の最表面に位置する内部電極層に対応する内部電極パターンの上に内部電極パターンが印刷されていない誘電体シートを所定枚数積層して第１の外層部となる部分を形成し、積層シートを作製する。
（５）積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックを作製する。
（６）積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。以上までが、積層体を準備する工程である。
（７）積層チップを焼成し積層体１２を作製する。焼成温度は、セラミックや内部電極層１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
（８）続いて、下地電極層が形成される。なお、下地電極層は焼付け層とした。ガラス成分と金属成分とを含む導電性ペーストを、第１の下地電極層および第２の下地電極層の各々について準備する。
（９）積層体１２の両端面である第１の端面および第２の端面に、たとえば、ディッピングやスクリーン印刷などの方法により、導電性ペーストを塗布し、その後、焼付け処理を行い第１の下地電極層および第２の下地電極層を形成する。なお、この時の焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
（１０）なお、下地電極層を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体上に直接形成してもよい。
　導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは積層体上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　なお、導電性樹脂ペーストの塗布方法としては、たとえば、導電性樹脂ペーストをスリットから押し出して塗布する工法やローラー転写法を用いて形成することができる。
（１１）必要に応じて、下地電極層の表面にめっきを施し、めっき層を形成する。本実施の形態では、第１の下地電極層および第２の下地電極層の表面にめっき層を２層形成する。具体的には、第１の下地電極層および第２の下地電極層の上にＮｉめっき層を形成し、Ｎｉめっき層の上にＳｎめっき層を形成する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
　ここで、本発明の特徴である「誘電体粒子において、Ｚｒに対するＭｎの原子比率（Ｍｎ／Ｚｒ）が、０．６０以上０．８０以下にする」製造方法、及び、「誘電体層は、さらに、Ｌａを少なくとも含み、Ｌａの含有量は、０．３ｍｏｌ以上１．０ｍｏｌ以下にする」製造方法について説明する。Ｌａは、誘電体原料作製時に入れてもよいし、誘電体シート調合時に後添加で入れてもよい。ＬａがＡサイトに入ることでＭｎがＢサイトに入りやすくなり、誘電体粒子において、Ｚｒに対するＭｎ原子比率（Ｍｎ／Ｚｒ）が変わる。
　以上のようにして、図１に示す実施の形態にかかる積層セラミックコンデンサ１０が製造される。
３．実験例
　次に、上述した本発明にかかる積層セラミックコンデンサの効果を確認するために、実験の試料として上述した製造方法にしたがって、Ｚｒに対するＭｎの原子比率(Ｍｎ／Ｚｒ)を変化させた試料である積層セラミックコンデンサを作製し、ＨＡＬＴ及び内部電極層の被覆率（％）を測定することによって、積層セラミックコンデンサの信頼性の有無を確認する実験を行った。
（１）実施例として作製した積層セラミックコンデンサの仕様
　上記実施の形態にかかる製造方法を用いて、実施例１ないし実施例３の試料である積層セラミックコンデンサを作製した。
・積層セラミックコンデンサの寸法（設計値）：Ｌ×Ｗ×Ｔ＝１．６８ｍｍ×０．８７ｍｍ×０．８８ｍｍ
・セラミック材料：ＳｒＢａＺｒＯ3＋Ｌａ
・容量：１００ｎＦ
・内部電極層の材料：Ｎｉ
（２）比較例として作製した積層セラミックコンデンサの仕様
　上記実施の形態にかかる製造方法を用いて、比較例１及び比較例２の試料である積層セラミックコンデンサを作製した。
　比較例１は、製造方法（１）においてＬａ添加なしで、作製を行った。
　比較例２は、製造方法（１）においてＬａ添加し、さらに製造方法（７）において低酸素雰囲気で高温状態で２時間保持により作製を行った。
・積層セラミックコンデンサの寸法（設計値）：Ｌ×Ｗ×Ｔ＝１．６８ｍｍ×０．８７ｍｍ×０．８８ｍｍ
・セラミック材料：ＳｒＢａＺｒＯ3
・容量：１００ｎＦ
・内部電極層の材料：Ｎｉ
上記以外の仕様は、実施例の試料の仕様と同一とした。
（３）ＨＡＬＴの測定方法
　ＨＡＬＴ試験は、各サンプルを単体で専用治具にセッティングし、これを温度が１５０［℃］、高温槽内に投入するとともに、１００［Ｖ］の直流電流を一対の外部電極間に印加した状態とし、当該状態を１００時間にわたって維持した。そして、試験後にＬｏｇＩＲ値が１０乗以上のものを「○」と判定し、ＬｏｇＩＲ値が８乗より大きく１０乗より小さいものを「△」とし、ＬｏｇＩＲ値が８乗以下のものを「×」と判定した。
（４）内部電極層の被覆率（％）の測定方法
　積層体のＴ方向における中央部に位置する第１の内部電極層および第２の内部電極層の誘電体層に対する被覆率についての測定方法は次の通りである。まず、積層体のＴ方向における中央部に位置する内部電極層と誘電体層とを電界剥離などにより引き剥がす。次に、露出した内部電極の中央部（Ｗ方向の１／２且つＬ方向の１／２の位置）付近を、顕微鏡を用いて倍率１００倍程度で観察する。そして、得られた画像を解析することにより、露出した部分において内部電極層が占める面積の割合を求めた。内部電極層の被覆率８０．０％以上を「〇」と判定し、８０％未満のものを「×」と判定した。
（５）総合判定
　ＨＡＬＴの判定と内部電極層の被覆率（％）の判定が両方とも「〇」のものは、総合判定では「〇」と判定し、どちらかが「△」あるいは「×」のものは、総合判定では「×」と判定した。
（６）結果
　表１に、実施例１ないし実施例３、ならびに比較例１及び比較例２による積層セラミックコンデンサの各試料に対する、ＨＡＬＴ（のＬｏｇＩＲ値）、ＨＡＬＴ判定、内部電極層の被覆率（％）、内部電極層の被覆率判定、及び、総合判定の結果を示す。
　表１によれば、実施例１ないし実施例３の各試料は、ＨＡＬＴのＬｏｇＩＲ値が１０以上であるので、ＨＡＬＴ判定では「〇」の判定が得られた。
　また、実施例１ないし実施例３の各試料は、内部電極層の被覆率（％）が８０％以上であるので、内部電極層の被覆率判定では「〇」の判定が得られた。
　一方、比較例１に係る試料では、ＨＡＬＴのＬｏｇＩＲ値が８以下であるので、ＨＡＬＴ判定では「×」の判定が得られた。なお、内部電極層の被覆率（％）が、８０％以上であるので、内部電極層の被覆率判定では「〇」の判定が得られた。
　比較例１に係る試料では、ＨＡＬＴのＬｏｇＩＲ値が８～１０の間であるので、ＨＡＬＴ判定では「△」の判定が得られた。さらに、内部電極層の被覆率（％）が、８０％未満であるので、内部電極層の被覆率判定では「×」の判定が得られた。
　したがって、総合判定では、実施例１ないし実施例３の各試料は「〇」の判定が得られ、比較例１及び比較例２の各試料は「×」の判定が得られた。
　以上の結果から、この発明では、誘電体粒子において、Ｚｒに対するＭｎの原子比率(Ｍｎ／Ｚｒ)を、０．６０以上０．８０以下とする構成にすることで、誘電体粒子内部のＭｎ固溶量を担保させることができ、誘電体粒子同士の粒界へのＭｎ偏析量を低下させることができ、誘電体層全体の絶縁性が増加し、積層セラミックコンデンサの信頼性を向上させることが可能なことが示唆された。
　なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
　すなわち、本発明の技術的思想および目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置または配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
　１０　積層セラミックコンデンサ
　１２　積層体
　１２ａ　第１の主面
　１２ｂ　第２の主面
　１２ｃ　第１の側面
　１２ｄ　第２の側面
　１２ｅ　第１の端面
　１２ｆ　第２の端面
　１４　誘電体層
　１５ａ　内層部
　１５ｂ１　第１の外層部
　１５ｂ２　第２の外層部
　１６　内部電極層
　１６ａ　第１の内部電極層
　１６ｂ　第２の内部電極層
　１６ｃ　浮き内部電極層
　１８ａ　第１の対向電極部
　１８ｂ　第２の対向電極部
　２０ａ　第１の引出電極部
　２０ｂ　第２の引出電極部
　２２ａ　側部
　２２ｂ　端部
　２６ｃ　対向電極部
　３０　外部電極
　３０ａ　第１の外部電極
　３０ｂ　第２の外部電極
　３２　下地電極層
　３２ａ　第１の下地電極層
　３２ｂ　第２の下地電極層
　３４　めっき層
　３４ａ　第１のめっき層
　３４ｂ　第２のめっき層
　ｘ　高さ方向（積層方向）
　ｙ　幅方向
　ｚ　長さ方向

Claims (2)

  1. 　積層された複数の誘電体層を含み、前記複数の誘電体層の積層方向に相対する第１の主面および第２の主面と、前記積層方向に直交する幅方向に相対する第１の側面および第２の側面と、前記積層方向および前記幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、
    　前記複数の誘電体層上に配置され、前記第１の端面に露出された第１の内部電極層と、
    　前記複数の誘電体層上に配置され、前記第２の端面に露出された第２の内部電極層と、
    　前記第１の端面上に配置された下地電極層と、前記下地電極層上に配置されためっき層と、を有する第１の外部電極と、
    　前記第２の端面上に配置された下地電極層と、前記下地電極層上に配置されためっき層と、を有する第２の外部電極と、
    　を備える積層セラミックコンデンサにおいて、
    　前記誘電体層には、誘電体粒子が配置されており、
    　前記誘電体粒子は、Ｍｎ及びＺｒを含み、
    　前記誘電体粒子において、Ｚｒに対するＭｎの原子比率（Ｍｎ／Ｚｒ）が、０．６０以上０．８０以下である、積層セラミックコンデンサ。
  2. 　前記誘電体層中の前記誘電体粒子は、Ｂａ、Ｓｒ、Ｚｒ、Ｔｉ、Ｈｆをさらに含みＣａを任意で含むペロブスカイト型構造からなり、さらにＭｎ及びＳｉの内少なくとも１つを含む、請求項１に記載の積層セラミックコンデンサ。
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