WO2025069737A1 - 光検出装置及び電子機器 - Google Patents

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WO2025069737A1
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semiconductor layer
photoelectric conversion
region
pixel
gate electrode
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和芳 山下
秀明 楠田
伸一郎 鈴木
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • This technology (the technology disclosed herein) relates to photodetection devices and electronic devices, and in particular to technology that is effective when applied to photodetection devices having transfer transistors and electronic devices equipped with the same.
  • Photodetection devices such as solid-state imaging devices and distance measuring devices have a transfer transistor for each pixel that transfers the signal charge photoelectrically converted in the photoelectric conversion section to a charge storage section.
  • Patent Document 1 discloses a vertical structure transfer transistor in which a part of a gate electrode (transfer gate section) is provided in a recessed section of a semiconductor substrate (semiconductor layer) with a gate insulating film interposed therebetween.
  • the entire periphery of the transfer gate portion of the gate electrode is adjacent to the semiconductor substrate with the gate insulating film interposed between them. This causes a capacitance component (parasitic capacitance) with the semiconductor substrate to be added to the entire periphery of the transfer gate portion of the gate electrode. If this capacitance component is large, the drive pulse applied to the gate electrode of the transfer transistor becomes dull, and the transfer speed (pixel drive speed) for transferring signal charges from the photoelectric conversion portion to the charge storage portion decreases. Furthermore, the decrease in transfer speed affects the performance of the photodetection device, so the capacitance component cannot be ignored.
  • the purpose of this technology is to provide technology that can improve the performance of optical detection devices.
  • a photodetector a semiconductor layer having a first surface portion and a second surface portion positioned opposite to each other in one direction; an insulator provided on the first surface side of the semiconductor layer; a photoelectric conversion unit that photoelectrically converts light incident from the second surface side of the semiconductor layer into a signal charge; a charge retaining portion provided on the first surface side of the semiconductor layer; a transfer transistor that transfers the signal charge photoelectrically converted by the photoelectric conversion unit to the charge storage unit; It is equipped with: The transfer transistor has a gate electrode adjacent to each of the semiconductor layer and the insulator, and extending in the one direction.
  • a photodetector a semiconductor layer having a first surface portion and a second surface portion positioned opposite to each other in one direction; a photoelectric conversion region provided in the semiconductor layer and partitioned by a separation region extending in the one direction; It is equipped with: The photoelectric conversion region is an internal separation barrier extending in one direction; a first photoelectric conversion cell and a second photoelectric conversion cell arranged adjacent to each other with the internal isolation barrier interposed therebetween in a direction intersecting the one direction, Each of the first and second photoelectric conversion cells has a photoelectric conversion portion and a charge holding portion that holds signal charges photoelectrically converted by the photoelectric conversion portion.
  • the internal isolation barrier protrudes from one of the two isolation regions located on opposite sides of the photoelectric conversion region in a plan view toward the other isolation region,
  • the charge holding portions of the first and second photoelectric conversion cells are adjacent to each other on one of the isolation regions via the internal isolation barrier.
  • a photodetector a semiconductor layer having a first surface portion and a second surface portion positioned opposite to each other in one direction; an isolation region extending from the first surface portion of the semiconductor layer toward the second surface portion; a transfer transistor provided on the first surface side of the semiconductor layer and configured to transfer the signal charge photoelectrically converted by the photoelectric conversion unit to a charge holding unit; It is equipped with:
  • the transfer transistor has a gate electrode provided on the outer side of the first surface portion of the semiconductor layer, spanning the semiconductor layer and the isolation region in a plan view.
  • An electronic device includes: The photodetector; an optical lens that forms an image of image light from a subject on an imaging surface of the light detection device; a signal processing circuit for processing a signal output from the photodetector; It is equipped with:
  • FIG. 1 is a chip layout diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology.
  • 1 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit according to a first embodiment of the present technology.
  • 1 is a plan view illustrating a schematic configuration example of one pixel in a solid-state imaging device according to a first embodiment of the present technology;
  • FIG. 4B is an enlarged plan view of a portion of FIG. 4A.
  • 4B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a4-a4 cutting line in FIG. 4A.
  • FIG. 5B is an enlarged plan view of a portion of FIG. 5A.
  • 4B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the b4-b4 cutting line in FIG. 4A.
  • 3A to 3C are longitudinal cross-sectional views each showing a schematic process of a method for manufacturing a solid-state imaging device according to a first embodiment of the present technology.
  • FIG. 7B is a vertical cross-sectional view showing a schematic process following FIG. 7A.
  • FIG. 7C is a vertical cross-sectional view showing a schematic diagram of a step following FIG. 7B.
  • FIG. 7D is a vertical cross-sectional view showing a schematic process following FIG. 7C.
  • FIG. 7B is a vertical cross-sectional view showing a schematic process following FIG.
  • FIG. 1 is a diagram showing a modified example 1-1 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • 8B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a8-a8 cutting line in FIG. 8A.
  • FIG. 13 is a diagram showing Modification 1-2 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • 9B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a9-a9 cutting line in FIG. 9A.
  • FIG. 11 is a diagram showing Modification 1-3 according to the first embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 10B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a10-a10 cutting line in FIG. 10A.
  • FIG. 13 is a diagram showing a modified example 1-4 according to the first embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • 11B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a11-a11 cutting line in FIG. 11A.
  • FIG. 13 is a diagram showing Modification 1-5 according to the first embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • 12B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a12-a12 cutting line in FIG. 12A.
  • FIG. 13 is a diagram showing a modified example 1-6 according to the first embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 13 is a diagram showing Modification 1-7 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 13 is a diagram showing Modification 1-8 according to the first embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 13 is a diagram showing Modification 1-9 according to the first embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 10 is a diagram showing a modified example 1-10 according to the first embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 17B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a17-a17 cutting line in FIG. 17A.
  • FIG. 11 is a diagram showing Modification 1-11 according to the first embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • 17B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a17-a17 cutting line in FIG. 17A.
  • FIG. 13 is a diagram showing Modification 1-12 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 13 is a diagram showing Modification 1-13 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 11 is an equivalent circuit diagram illustrating a configuration example of a pixel and a pixel circuit in a solid-state imaging device according to a second embodiment of the present technology.
  • FIG. 13 is a plan view illustrating a schematic configuration example of one pixel in a solid-state imaging device according to a second embodiment of the present technology.
  • FIG. 20B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a20-a20 cutting line in FIG. 20B.
  • FIG. 13 is a diagram showing a modified example 2-1 according to the second embodiment of the present technology, and is a plan view diagrammatically showing a configuration example of one pixel.
  • 21B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a21-a21 cutting line in FIG.
  • 21A. 21B is a longitudinal cross-sectional view showing a schematic longitudinal cross-sectional structure taken along the b21-b21 cutting line in FIG. 21A.
  • FIG. 13 is a diagram showing a modified example 2-2 according to the second embodiment of the present technology, and is a plan view diagrammatically showing a configuration example of one pixel.
  • 22B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a22-a22 cutting line in FIG. 22A.
  • FIG. 13 is a diagram showing a modified example 2-3 according to the second embodiment of the present technology, and is a plan view diagrammatically showing a configuration example of one pixel.
  • 23B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a23-a23 cutting line in FIG.
  • FIG. 13 is a diagram showing a modified example 2-4 according to the second embodiment of the present technology, and is a plan view diagrammatically showing a configuration example of one pixel.
  • 24B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a24-a24 cutting line in FIG. 24A.
  • FIG. 13 is a diagram showing a modified example 2-5 according to the second embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 13 is a diagram showing a modified example 2-6 according to the second embodiment of the present technology, and is a plan view diagrammatically showing a configuration example of one pixel.
  • 26B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a26-a26 cutting line in FIG. 26A.
  • FIG. 13 is a diagram showing a modified example 2-7 according to the second embodiment of the present technology, and is a plan view diagrammatically showing a configuration example of one pixel.
  • 27B is a longitudinal cross-sectional view showing a schematic longitudinal cross-sectional structure taken along the a27-a27 cutting line in FIG. 27A.
  • FIG. 13 is a diagram showing a modified example 2-8 according to the second embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 13 is a diagram showing a modified example 2-9 according to the second embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 13 is a diagram showing a modified example 2-10 of the second embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 11 is a diagram showing a modified example 2-11 according to the second embodiment of the present technology, and is a plan view showing one pixel in schematic form.
  • FIG. 13 is a plan view illustrating a schematic configuration example of one pixel in a solid-state imaging device according to a third embodiment of the present technology.
  • FIG. 32B is a longitudinal cross-sectional view showing a schematic longitudinal cross-sectional structure taken along the a32-a32 cutting line in FIG. 32A.
  • FIG. 13 is a diagram showing a modified example 3-1 according to the third embodiment of the present technology, and is a plan view diagrammatically showing a configuration example of one pixel.
  • 33B is a longitudinal cross-sectional view showing a schematic longitudinal cross-sectional structure taken along the a33-a33 cutting line in FIG. 33A.
  • FIG. 13 is a diagram illustrating a modified example 3-2 according to the third embodiment of the present technology, and is a plan view diagrammatically illustrating a configuration example of one pixel.
  • FIG. 34B is a longitudinal sectional view showing a schematic longitudinal sectional structure taken along the a34-a34 cutting line in FIG. 34A.
  • FIG. 13 is a diagram illustrating a modified example 3-3 according to the third embodiment of the present technology, and is a plan view diagrammatically illustrating a configuration example of one pixel.
  • 35B is a longitudinal cross-sectional view showing a schematic longitudinal cross-sectional structure taken along the a35-a35 cutting line in FIG. 35A.
  • 13 is a plan view illustrating a schematic configuration example of one pixel in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 36B is a longitudinal cross-sectional view showing a schematic longitudinal cross-sectional structure taken along the a36-a36 cutting line in FIG.
  • FIG. 13 is an exploded view illustrating a schematic configuration example of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 13 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit according to a fifth embodiment of the present technology.
  • FIG. 13 is a diagram showing a schematic configuration of an electronic device according to a sixth embodiment of the present technology.
  • FIG. 23 is a block diagram showing an example of a schematic configuration of a vehicle control system according to a seventh embodiment of the present technology. 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit;
  • FIG. FIG. 23 is a diagram showing an example of a schematic configuration of an endoscopic surgery system according to an eighth embodiment of the present technology.
  • 2 is a block diagram showing an example of the functional configuration of a camera head and a CCU.
  • up and down and other directions in the following explanation are merely for the convenience of explanation and do not limit the technical ideas of this technology. For example, if an object is rotated 90 degrees and observed, up and down are converted into left and right and read, and of course, if it is rotated 180 degrees and observed, up and down are read inverted.
  • a first direction and a second direction mutually orthogonal in the same plane are defined as an X direction and a Y direction, respectively, and a third direction perpendicular to each of the first direction and the second direction is defined as a Z direction.
  • the thickness direction of a semiconductor layer 21 described later will be described as the Z direction.
  • the Z direction will be described as "one direction" of the present technology.
  • the thickness of the semiconductor layer 21 is the distance between the first surface portion S1 and the second surface portion S2, which are located on opposite sides in the Z direction, and the thickness direction of the semiconductor layer 21 is the direction that represents the thickness of the semiconductor layer 21.
  • a planar view refers to the semiconductor layer 21 being viewed from the Z direction (one direction).
  • a cross-sectional view refers to the cross section along the Z direction (one direction) being viewed from a direction perpendicular to the Z direction.
  • CMOS complementary metal oxide semiconductor
  • the solid-state imaging device 1A is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plane. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2, and the semiconductor chip 2 can be regarded as the solid-state imaging device 1A. As shown in Fig. 1, the solid-state imaging device 1A according to the first embodiment of the present technology is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plane. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2, and the semiconductor chip 2 can be regarded as the solid-state imaging device 1A. As shown in Fig.
  • this solid-state imaging device 1A takes in image light (incident light 306) from a subject via an optical lens 302, converts the amount of incident light 306 formed on an imaging surface into an electrical signal on a pixel-by-pixel basis, and outputs the electrical signal as a pixel signal.
  • the semiconductor chip 2 on which the solid-state imaging device 1A is mounted has a square pixel array section 2A located in the center of a two-dimensional plane including mutually orthogonal X and Y directions, and a peripheral section 2B located outside the pixel array section 2A so as to surround the pixel array section 2A.
  • the semiconductor chip 2 is formed in the manufacturing process by dicing a semiconductor wafer including a semiconductor layer 21 described below into chip formation regions. Therefore, the configuration of the solid-state imaging device 1A described below is generally the same in the wafer state before the semiconductor wafer is diced. Therefore, this technology can be applied in the semiconductor chip state and in the semiconductor wafer state.
  • the pixel array section 2A shown in FIG. 1 is, for example, a light receiving surface that receives light collected by an optical lens (optical system) 302 shown in FIG. 39.
  • a plurality of pixels 3 (sensor pixels) are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in each of the X direction and the Y direction that are mutually orthogonal within the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral portion 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of the four sides of the semiconductor chip 2 in a two-dimensional plane.
  • Each of the plurality of bonding pads 14 functions as an input/output terminal that electrically connects the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 includes a logic circuit 13 shown in Fig. 2.
  • the logic circuit 13 includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the logic circuit 13 is configured of a CMOS (Complementary MOS) circuit having, as field effect transistors, for example, n-channel conductivity type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and p-channel conductivity type MOSFETs.
  • CMOS Complementary MOS
  • the vertical drive circuit 4 shown in FIG. 2 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects the desired pixel drive lines 10, supplies pulses to the selected pixel drive lines 10 for driving the pixels 3, and drives each pixel 3 row by row. That is, the vertical drive circuit 4 sequentially selects and scans each pixel 3 in the pixel array section 2A vertically row by row, and supplies pixel signals from the pixels 3 based on signal charges generated by the photoelectric conversion section 25 (see FIG. 3) of each pixel 3 according to the amount of light received to the column signal processing circuit 5 via the vertical signal line 11.
  • the column signal processing circuit 5 shown in FIG. 2 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal for each pixel column on signals output from one row of pixels 3.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog-to-Digital) conversion to remove pixel-specific fixed pattern noise.
  • the horizontal drive circuit 6 shown in FIG. 2 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5, thereby selecting each of the column signal processing circuits 5 in turn, and causing each of the column signal processing circuits 5 to output a pixel signal that has been subjected to signal processing to the horizontal signal line 12.
  • the output circuit 7 shown in FIG. 2 processes and outputs pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12.
  • the signal processing may include buffering, black level adjustment, column variation correction, various types of digital signal processing, etc.
  • the control circuit 8 shown in FIG. 2 generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. The control circuit 8 then outputs the generated clock signals and control signals to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc.
  • each of the plurality of pixels 3 includes a photoelectric conversion unit 25, a floating diffusion region (floating diffusion region) FD as a charge holding unit that holds (accumulates) signal charges photoelectrically converted by the photoelectric conversion unit 25, and a transfer transistor TR that transfers the signal charges photoelectrically converted by the photoelectric conversion unit 25 to the floating diffusion region FD.
  • Each of the plurality of pixels 3 further includes a photoelectric conversion region (photoelectric conversion cell) 22 of the semiconductor layer 21 shown in Fig. 5A.
  • Each of the photoelectric conversion unit 25, the floating diffusion region FD, and the transfer transistor TR are provided in the photoelectric conversion region 22 as shown in Figs. 4A and 5A.
  • Photoelectric conversion section 3 is configured by, for example, a pn junction type photodiode (PD) and generates a signal charge according to the amount of received light.
  • the photoelectric conversion unit 25 also temporarily holds (accumulates) the generated signal charge.
  • the cathode side of the photoelectric conversion unit 25 is electrically connected to the source region of the transfer transistor TR, and the anode side is electrically connected to a reference potential line (e.g., ground).
  • a reference potential line e.g., ground
  • Transfer transistor 3 transfers the signal charge photoelectrically converted by the photoelectric conversion unit 25 to the floating diffusion region FD.
  • the source region of the transfer transistor TR is electrically connected to the cathode side of the photoelectric conversion unit 25, and the drain region is electrically connected to the floating diffusion region FD.
  • the gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line of the pixel drive line 10 shown in FIG.
  • the floating diffusion region FD shown in FIG. 3 temporarily accumulates and holds the signal charge transferred from the photoelectric conversion unit 25 via the transfer transistor TR.
  • the solid-state imaging device 1A (semiconductor chip 2) according to the first embodiment includes a pixel circuit (readout circuit) 15 shown in Fig. 3. As shown in Fig. 3, the pixel circuit 15 is electrically connected to a floating diffusion region FD of the photoelectric conversion region 22.
  • a circuit configuration is used in which one pixel circuit 15 is assigned to one pixel 3, but the present invention is not limited to this first embodiment.
  • a circuit configuration may be used in which one pixel circuit 15 is shared by multiple pixels 3.
  • a circuit configuration may be used in which one pixel circuit 15 is shared by one pixel group (photoelectric conversion group) in which four pixels 3 are arranged in a 2 ⁇ 2 arrangement, two in each of the X and Y directions, as one unit.
  • a circuit configuration may be used in which one pixel circuit 15 is shared by one pixel group (photoelectric conversion group) in which two pixels 3 are arranged as one unit.
  • a circuit configuration may be used in which one pixel circuit 15 is shared by one pixel group (photoelectric conversion group) in which four or more pixels 3 are arranged as one unit.
  • the pixel circuit 15 shown in FIG. 3 reads out the signal charge held in the floating diffusion region FD and outputs a pixel signal based on the read-out signal charge.
  • the pixel circuit 15 converts the signal charge photoelectrically converted by the photoelectric conversion unit 25 (photodiode PD) into a pixel signal based on this signal charge and outputs it.
  • the pixel circuit 15 includes a plurality of pixel transistors Q.
  • the pixel circuit 15 of the first embodiment includes, but is not limited to, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST as the pixel transistors Q.
  • These pixel transistors Q (AMP, SEL, RST) and the transfer transistor TR described above are configured as insulated gate type field effect transistors, for example, MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) whose gate insulating film is made of a silicon oxide (SiO 2 ) film.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • These transistors may also be MISFETs (Metal Insulator Semiconductor FETs) whose gate insulating film is made of a silicon nitride (Si 3 N 4 ) film or a laminated film of a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FETs
  • the selection transistor SEL and the reset transistor RST function mainly as switching elements.
  • the remaining amplification transistor AMP functions mainly as an amplification element.
  • the source region of the amplifier transistor AMP is electrically connected to the drain region of the select transistor SEL, and the drain region is electrically connected to the power supply line Vdd and the drain region of the reset transistor RST.
  • the gate electrode of the amplifier transistor AMP is electrically connected to the floating diffusion region FD and the source region of the reset transistor RST.
  • the source of the selection transistor SEL is electrically connected to the vertical signal line 11 (VSL), and the drain region is electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line of the pixel drive line 10 shown in FIG. 2.
  • the source region of the reset transistor RST is electrically connected to the floating diffusion region FD and the gate electrode of the amplifier transistor AMP, and the drain region is electrically connected to the power supply line Vdd and the drain region of the amplifier transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to the reset transistor drive line of the pixel drive line 10 shown in FIG. 2.
  • the transfer transistor TR shown in FIG. 3 When the transfer transistor TR shown in FIG. 3 is turned on, it transfers the signal charge generated in the photoelectric conversion unit 25 to the floating diffusion region FD.
  • the selection transistor SEL shown in FIG. 3 controls the output timing of the pixel signal from the pixel circuit 15.
  • the amplification transistor AMP shown in FIG. 3 generates a pixel signal whose voltage corresponds to the level of the signal charge held in the floating diffusion region FD.
  • the amplification transistor AMP constitutes a source-follower type amplifier, and outputs a pixel signal whose voltage corresponds to the level of the signal charge generated in the photoelectric conversion unit 25.
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion region FD, and outputs a voltage corresponding to the potential to the column signal processing circuit 5 via the vertical signal line 11 (VSL).
  • the signal charge generated in the photoelectric conversion unit 25 of the pixel 3 is held (accumulated) in the floating diffusion region FD via the transfer transistor TR of the pixel 3.
  • the signal charge held in the floating diffusion region FD is read out by the pixel circuit 15 and applied to the gate electrode of the amplification transistor AMP of the pixel circuit 15.
  • a horizontal line selection control signal is provided to the gate electrode of the selection transistor SEL of the pixel circuit 15 from the vertical shift register.
  • the selection transistor SEL becomes conductive, and a current corresponding to the potential of the floating diffusion region FD amplified by the amplification transistor AMP flows in the vertical signal line 11. Also, by setting the reset control signal applied to the gate electrode of the reset transistor RST of the pixel circuit 15 to a high (H) level, the reset transistor RST becomes conductive, and the signal charge accumulated in the floating diffusion region FD is reset.
  • the selection transistor SEL may be omitted if necessary.
  • the source region of the amplification transistor AMP is electrically connected to the vertical signal line 11 (VSL).
  • a switching transistor may also be provided between the reset transistor RST and the gate electrode of the floating diffusion region FD and the amplifier transistor AMP.
  • the switching transistor controls charge retention by the floating diffusion region FD and adjusts the voltage multiplication factor according to the potential amplified by the amplifier transistor AMP.
  • the switching transistor is also used to switch the conversion efficiency.
  • the FD capacitance C of the charge holding section needs to be large so that the voltage V when converted to voltage by the amplification transistor AMP does not become too large (in other words, so that it becomes small).
  • the switching transistor when the switching transistor is turned on, the gate capacitance of the switching transistor increases, so the overall FD capacitance C becomes large.
  • the switching transistor when the switching transistor is turned off, the overall FD capacitance C becomes small. In this way, by switching the switching transistor on/off, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • Figures 4A to 6 illustrate the multilayer wiring layer, which will be described later, is omitted from Figures 4A to 6. Also, while Figure 1 illustrates the light incident surface side of the semiconductor chip 2, Figure 4A illustrates the photoelectric conversion region 22 as seen from the side opposite the light incident surface side of the semiconductor chip 2 (the multilayer wiring layer side).
  • the semiconductor chip 2 includes a semiconductor layer 21 having a first surface portion S1 and a second surface portion S2 located on opposite sides in a Z direction (thickness direction) as one direction, an inter-pixel isolation region 31 provided in the semiconductor layer 21 and serving as an isolation region extending in the thickness direction (Z direction) of the semiconductor layer 21, and a photoelectric conversion region 22 provided in the semiconductor layer 21 and partitioned by the inter-pixel isolation region 31, and including the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21.
  • the semiconductor chip 2 further includes a multi-layer wiring layer provided on the first surface S1 side of the semiconductor layer 21.
  • the semiconductor chip 2 further includes, on the second surface S2 side of the semiconductor layer 21, a planarization film 61, an optical filter layer 63, and a lens layer 64, which are provided in this order from the second surface S2 side.
  • the first surface S1 of the semiconductor layer 21 is sometimes called the main surface or element formation surface, and the second surface S2 is sometimes called the back surface.
  • the solid-state imaging device 1A photoelectrically converts incident light incident from the second surface S2 side of the semiconductor layer 21 by a photoelectric conversion section 25 (photodiode PD) provided in the photoelectric conversion region 22 of the semiconductor layer 21. Therefore, in this first embodiment, the second surface S2 of the semiconductor layer 21 is sometimes called the light incident surface.
  • planarization film 61 is provided on the second surface S2 side of the semiconductor layer 21 so as to cover the second surface S2 of the semiconductor layer 21 and planarize the second surface S2 side of the semiconductor layer 21.
  • the optical filter layer 63 is provided on the opposite side of the planarization film 61 from the semiconductor layer 21 side.
  • This optical filter layer 63 separates the incident light from the light incident surface side (second surface portion S2 side) of the semiconductor chip 2 into colors.
  • This optical filter layer 63 includes an optical filter portion 63a for each pixel 3 (for each photoelectric conversion region 22) that transmits light of a specific wavelength, such as, but not limited to, red (R), green (G), or blue (B).
  • the lens layer 64 is provided on the side of the optical filter layer 63 opposite the planarization film 61.
  • the lens layer 64 includes a microlens (on-chip lens) 64a for each pixel 3 (for each photoelectric conversion region 22) that collects the irradiated light and efficiently directs the collected light into the photoelectric conversion region 22.
  • the pixel 3 of this first embodiment includes a photoelectric conversion region 22, and a planarization film 61, an optical filter portion 63a, and a microlens 64 provided on the second surface portion S2 side of the photoelectric conversion region 22.
  • the semiconductor layer 21 includes an inter-pixel isolation region 31 extending in the thickness direction (Z direction) of the semiconductor layer 21, and a photoelectric conversion region 22 partitioned by the inter-pixel isolation region 31.
  • the photoelectric conversion region 22 is provided for each pixel 3.
  • the semiconductor layer 21 may be a Si substrate, a SiGe substrate, an InGaAs substrate, or the like.
  • a p-type semiconductor substrate made of single crystal silicon, for example, is used as the semiconductor layer 21.
  • first extending portions 31x extending in the X direction are repeatedly arranged at a predetermined interval in the Y direction.
  • second extending portions 31y extending in the Y direction are repeatedly arranged at a predetermined interval in the X direction. That is, the plane pattern of the inter-pixel isolation region 31 in a plan view is a lattice-like plane pattern.
  • the pixel separation region 31 corresponding to one photoelectric conversion region 22 has a rectangular annular planar pattern (ring-shaped planar pattern) in a plan view, and surrounds the periphery of one photoelectric conversion region 22.
  • the inter-pixel isolation region 31 extends in the thickness direction (Z direction) in which the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21 are separated from each other.
  • the inter-pixel isolation region 31 electrically and optically isolates two adjacent photoelectric conversion regions 22 when the semiconductor layer 21 is viewed in plan from the thickness direction (Z direction) of the semiconductor layer 21.
  • the inter-pixel isolation region 31 is, for example, but not limited to, configured as a trench isolation type including a recessed portion 32 extending in the thickness direction (Z direction) of the semiconductor layer 21 and an isolation insulating film 33 provided in the recessed portion 32. As shown in Figs. 4A and 5A, the inter-pixel isolation region 31 overlaps with an inter-element isolation region 41 provided on the first surface S1 side of the semiconductor layer 21 and extends from the bottom of the inter-element isolation region 41 to the second surface S2 of the semiconductor layer 21, although this is not limited to this.
  • the isolation insulating film 33 for example, a silicon oxide film can be used.
  • the photoelectric conversion region 22 is surrounded by the inter-pixel isolation region 31 in a plan view (a plan view when the semiconductor layer 21 is viewed from the thickness direction of the semiconductor layer 21), and has a rectangular planar shape. Specifically, the photoelectric conversion region 22 is surrounded by two first extension parts 31x that extend in the X direction and are spaced apart in the Y direction, and two second extension parts 31y that extend in the Y direction and are spaced apart in the X direction, in the inter-pixel isolation region 31. The photoelectric conversion region 22 is partitioned by the inter-pixel isolation region 31 including the first extension parts 31x and the second extension parts 31y, and is separated from other photoelectric conversion regions 22. That is, the photoelectric conversion region 22 is adjacent to other photoelectric conversion regions 22 via the inter-pixel isolation region 31 in each of the X direction and the Y direction.
  • the photoelectric conversion region 22 has a p-type well region 23 consisting of a p-type semiconductor region provided in the semiconductor layer 21 across the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21, an n-type semiconductor region 24 provided in the p-type well region 23 away from the first surface portion S1 of the semiconductor layer 21, and a photoelectric conversion section 25 including the p-type well region 23 and the n-type semiconductor region 24, and provided in the semiconductor layer 21 away from the first surface portion S1 of the semiconductor layer 21.
  • the photoelectric conversion region 22 further includes an n-type floating diffusion region FD as a charge holding section that holds the signal charge photoelectrically converted by the photoelectric conversion section 25, and a transfer transistor TR that transfers the signal charge photoelectrically converted by the photoelectric conversion section 25 to the n-type floating diffusion region FD.
  • the photoelectric conversion region 22 further includes an element isolation region (field isolation region) 41 as an isolation region provided on the first surface portion S1 side of the semiconductor layer 21, and each of island-shaped element formation regions (active regions) 45a, 45b, 45c, and 45d partitioned by the element isolation region 41.
  • element isolation region field isolation region
  • the photoelectric conversion region 22 further includes, as the pixel transistor Q included in the pixel circuit 15 in FIG. 3, for example, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST. Moreover, the photoelectric conversion region 22 further includes a p-type power supply contact region WC.
  • the inter-element isolation region 41 is provided in a surface layer portion on the first surface portion S1 side of the semiconductor layer 21.
  • the inter-element isolation region 41 overlaps with the inter-pixel isolation region 31 in a plan view and is integrated with the inter-pixel isolation region 31.
  • the inter-element isolation region 41 extends from the first surface S1 side of the semiconductor layer 21 toward the second surface S2 side, and has a thickness in the thickness direction (Z direction) of the semiconductor layer 21.
  • the inter-element isolation region 41 has, but is not limited to, an STI (Shallow Trench Isolation) structure in which an isolation insulating film 43 is selectively embedded in a shallow groove portion 42 recessed from the first surface S1 to the second surface S2 side of the semiconductor layer 21.
  • the inter-element isolation region 41 is provided across adjacent photoelectric conversion regions 22 via the inter-pixel isolation region 31 in a planar view.
  • the region where the inter-element isolation region 41 and the inter-pixel isolation region 31 overlap can be regarded as an isolation region including the inter-element isolation region 41 and the inter-pixel isolation region 31.
  • the inter-element isolation region 41 included in this isolation region can be regarded as a first isolation region
  • the inter-pixel isolation region 31 included in this isolation region can be regarded as a second isolation region.
  • the inter-element isolation region 41 and the inter-pixel isolation region 31 can be regarded as separate isolation regions.
  • Each of the element formation regions 45a, 45b, 45c, and 45d included in the photoelectric conversion region 22 has a planar layout shown in FIG. 4A as an example, but is not limited to this.
  • the element formation region 45a is disposed on one side (the right side in the figure) of two sides that are opposite to each other in the X direction of the photoelectric conversion region 22 in a plan view, and extends in the Y direction.
  • the element formation region 5b is disposed on one side (the lower side in the figure) of two sides that are opposite to each other in the Y direction of the photoelectric conversion region 22 in a plan view, and extends in the X direction. Also, as shown in FIG.
  • each of the element formation regions 45c and 45d is disposed side by side in the X direction on the other side (the upper side in the figure) of two sides that are opposite to each other in the Y direction of the photoelectric conversion region 22 in a plan view, and extends in the Y direction.
  • each of the element formation regions 45b, 45c, and 45d is disposed between the element formation region 45a and the inter-pixel isolation region 31 in a plan view.
  • the planar shape of each of the element formation regions 45a, 45b, 45c, and 45d is, for example, a square shape.
  • the p-type well region 23 is provided over a wide area in the photoelectric conversion region 22, extending across the first surface portion S1 side and the second surface portion S2 side of the semiconductor layer 21.
  • the p-type well region 23 contacts the inter-pixel isolation region 31 along the thickness direction (Z direction) of the semiconductor layer 21.
  • the p-type well region 23 is composed of a p-type semiconductor region.
  • the n-type semiconductor region 24 is provided in the p-type well region 23 in the photoelectric conversion region 22. That is, the n-type semiconductor region 24 is surrounded by the p-type well region 23 on six sides, including the top surface, bottom surface, and four side surfaces. The n-type semiconductor region 24 is separated from the first surface portion S1 and the second surface portion S2 of the semiconductor layer 21, and the inter-pixel isolation region 31.
  • Photoelectric conversion section 5A and 6 includes a p-type well region 23 and an n-type semiconductor region 24 in each photoelectric conversion region 22.
  • the photoelectric conversion unit 25 is configured as a pn junction type photodiode (PD) including a pn junction between the p-type well region 23 and the n-type semiconductor region 24.
  • PD pn junction type photodiode
  • the photoelectric conversion unit 25 photoelectrically converts light incident on the n-type semiconductor region 24 from the second surface S2 side of the semiconductor layer 21 into a signal charge in the n-type semiconductor region 24, and temporarily holds (accumulates) the photoelectrically converted signal charge at the pn junction between the p-type well region 23 and the n-type semiconductor region 24.
  • the photoelectric conversion unit 25 is provided in the semiconductor layer 21, spaced apart from the first surface S1 of the semiconductor layer 21.
  • the n-type floating diffusion region FD is provided in the element formation region 45a.
  • the n-type floating diffusion region FD is disposed on one side (upper side in the figure) of two sides of the element formation region 45a that are opposite to each other in the Y direction.
  • the n-type floating diffusion region FD is not shown in detail, but as will be described with reference to FIG. 5A, it is provided in the p-type well region 23 on the first surface portion S1 side of the semiconductor layer 21.
  • the n-type floating diffusion region FD overlaps with the photoelectric conversion section 25 (n-type semiconductor region 24) in a plan view, and is separated from the photoelectric conversion section 25 (n-type semiconductor region 24) in the thickness direction (Z direction) of the semiconductor layer 21. That is, the p-type well region 23 is provided between the n-type floating diffusion region FD and the n-type semiconductor region 24.
  • the n-type floating diffusion region FD is configured with a higher impurity concentration than the n-type semiconductor region 24.
  • the p-type power supply contact region WC is provided in the element formation region 45a.
  • the p-type power supply contact region WC is disposed on the other side (lower side in the figure) of two sides of the element formation region 45a that are opposite to each other in the Y direction.
  • the p-type power supply contact region WC is not shown in detail, but as will be described with reference to FIG. 5A, it is provided in the p-type well region 23 on the first surface portion S1 side of the semiconductor layer 21.
  • the p-type power supply contact region WC is composed of a p-type semiconductor region with a higher impurity concentration than the p-type well region 23, and is electrically connected to the p-type well region 23.
  • a first reference potential (Vss potential) of, for example, 0V is applied to this p-type power supply contact region WC during operation as a reference potential in the semiconductor chip 2 (in the solid-state imaging device 1A).
  • Vss potential Vs potential
  • the amplification transistor AMP is provided in the element formation region 45b. That is, the amplification transistor AMP is provided on the first surface portion S1 side of the semiconductor layer 21 in the photoelectric conversion region 22.
  • the amplification transistor AMP has a gate electrode 56 provided on the upper surface portion side (the first surface portion S1 side of the semiconductor layer 21) of the element formation region 45b so as to overlap with the element formation region 45b, and a gate insulating film 52 interposed between the gate electrode 56 and the element formation region 45b.
  • the amplification transistor AMP further has a pair of main electrode regions 57a and 57b that are provided in the element formation region 45b on both sides in the gate length direction of the gate electrode 56 and function as a source region and a drain region.
  • the amplification transistor AMP further has a channel formation portion provided in the element formation region 45b that overlaps with the gate electrode 56 in a plan view.
  • the pair of main electrode regions 57a and 57b are separated from each other via a channel forming portion.
  • Each of the pair of main electrode regions 57a and 57b is composed of an n-type semiconductor region having a higher impurity concentration than the n-type semiconductor region 24.
  • the channel forming portion is composed of a p-type well region 23.
  • the selection transistor SEL is provided in the element formation region 45c. Furthermore, among the pixel transistors Q included in the pixel circuit 15, the reset transistor RST is provided in the element formation region 45d.
  • Each of the selection transistor SEL and the reset transistor RST is basically configured in the same way as the amplification transistor AMP, so detailed explanations are omitted.
  • each of the selection transistor SEL and the reset transistor RST the gate electrode and a pair of main electrode regions are given the same reference numerals as the gate electrode 56 and a pair of main electrode regions 57a, 57b of the amplification transistor AMP.
  • each of the selection transistor SEL and the reset transistor TST is provided on the first surface portion S1 side of the semiconductor layer 21 in the photoelectric conversion region 22, similar to the amplification transistor AMP shown in FIG.
  • the transfer transistor TR is provided on the edge side of the element formation region 45a included in the photoelectric conversion region 22.
  • the transfer transistor TR has a gate electrode 55 extending in the thickness direction (Z direction) of the semiconductor layer 21 between the semiconductor layer 21 of the photoelectric conversion region 22 and the insulator (isolation insulating film 43 and 33) adjacent to each other and the insulator (isolation insulating film 43 and 33).
  • the transfer transistor TR further has a gate insulating film 52 interposed between the gate electrode 55 and the semiconductor layer 21.
  • the transfer transistor TR further has a p-type well region 23 functioning as a channel formation portion where a channel is formed, and an n-type floating diffusion region FD and an n-type semiconductor region 24 functioning as a source region and a drain region.
  • the transfer transistor TR has a vertical structure in which the gate electrode 55 extends in the thickness direction (Z direction) of the semiconductor layer 21.
  • the gate electrode 55 extends in the thickness direction (Z direction) of the semiconductor layer 21 across the isolation insulating film 43 of the inter-element isolation region 41 and the isolation insulating region 33 of the inter-pixel isolation region 31 in a region where the inter-element isolation region 41 and the inter-pixel isolation region 31 overlap in a plan view.
  • the gate electrode 55 of the first embodiment is adjacent to the semiconductor layer 21 between the semiconductor layer 21 and the isolation insulating films 43 and 33, and extends in the thickness direction (Z direction) of the semiconductor layer 21 adjacent to each of the isolation insulating films 43 and 33.
  • the isolation insulating film 43 of the inter-element isolation region 41 and the isolation insulating film 33 of the inter-pixel isolation region 31 correspond to a specific example of “insulator” in the present technology.
  • the isolation insulating film 43 corresponds to a specific example of “first isolation insulating film” in the present technology
  • the isolation insulating film 33 corresponds to a specific example of “second isolation insulating film” in the present technology.
  • the isolation insulating film 43 of the inter-element isolation region 41 and the isolation insulating film 33 of the inter-pixel isolation region 31 are integrated, the isolation insulating film 43 and the isolation insulating film 33 can be regarded as a single "insulator.” Therefore, in this first embodiment, the gate electrode 55 is adjacent to the side wall surface portion 21a of the semiconductor layer 21 outside the photoelectric conversion region 22, and is adjacent to the insulators including the isolation insulating films 43 and 33 and extends along the thickness direction (Z direction) of the semiconductor layer 21.
  • a direction crossing the interface Lp between the semiconductor layer 21 and the insulator (isolation insulating film 43 and 33) in the photoelectric conversion region 22 is called the horizontal direction A1
  • a direction intersecting the horizontal direction is called the vertical direction A2 .
  • the horizontal direction A1 can be rephrased as an arrangement direction in which the photoelectric conversion region 22 and the insulator (isolation insulating film 43 and isolation insulating film 33) are arranged in a plan view, or a separation direction away from the interface Lp.
  • the vertical direction A2 can be rephrased as an extension direction in which the interface Lp extends in a plan view.
  • Fig. 4A illustrates a horizontal direction A1 that crosses the interface Lp extending in the Y direction in plan view.
  • the horizontal direction A1 in this case corresponds to the X direction in the figure.
  • the horizontal direction that crosses the interface Lp extending in the X direction in plan view corresponds to the Y direction in the figure.
  • the horizontal direction A1 that crosses the interface Lp also rotates by 90°
  • the vertical direction A2 that intersects with this horizontal direction A1 also rotates by 90°.
  • the gate electrode 55 in this first embodiment protrudes upward from the insulator including the isolation insulating films 43 and 33 on the first surface portion S1 side of the semiconductor layer 21.
  • the gate electrode 55 in this first embodiment extends from the inside to the outside of the insulator including the isolation insulating films 43 and 33 in the thickness direction (Z direction) of the semiconductor layer 21.
  • the gate electrode 55 of this first embodiment has a straight shape that does not have a step portion due to the difference in width between the portion located outside the insulator including the isolation insulating films 43 and 33 and the portion located inside this insulator.
  • the gate electrode 55 is configured, for example, in a rectangular parallelepiped shape having an upper surface portion 55a, a lower surface portion 55b, and four side surfaces 55c1 , 55c2 , 55c3 , and 55c4 .
  • the upper surface portion 55a and the lower surface portion 55b are located on opposite sides to each other in the thickness direction (Z direction) of the semiconductor layer 21.
  • the side surface portion 55c1 and the side surface portion 55c2 are located on opposite sides to each other in the horizontal direction A1 .
  • the remaining side surface portion 55c3 and the side surface portion 55c4 are located on opposite sides to each other in the vertical direction A2 .
  • the side portion 55c1 of the gate electrode 55 corresponds to a specific example of a "first side portion” of the present technology
  • the side portion 55c2 of the gate electrode 55 corresponds to a specific example of a "second side portion” of the present technology.
  • the side surface portion 55c1 of the gate electrode 55 is located on the semiconductor layer 21 side of the photoelectric conversion region 22 and is adjacent to the sidewall surface portion 21a of the semiconductor layer 21 with the gate insulating film 52 interposed therebetween.
  • the side surface portion 55c2 of the gate electrode 55 is located on the insulator side (the isolation insulating films 43 and 33 side) opposite to the semiconductor layer 21 side of the photoelectric conversion region 22.
  • the sidewall surface portion 21a (sidewall portion of the photoelectric conversion region) of the semiconductor layer 21 adjacent to the side surface portion 55c1 of the gate electrode 55 has a silicon crystal orientation of, for example, a (100) plane.
  • the side surface portion 55c1 of the gate electrode 55 is adjacent to the sidewall surface portion 21a of the semiconductor layer 21 over a wide two-dimensional area with the gate insulating film 52 interposed therebetween.
  • the sidewall surface portion 21a of the semiconductor layer 21 can be easily formed by etching the semiconductor layer 21 under etching conditions that are in line with the (100) plane of silicon.
  • the gate electrode 55 has a first width W1 along the vertical direction A2 in a plan view that is wider than a second width W2 along the horizontal direction A1 .
  • the gate electrode 55 has a second width W2 along the horizontal direction A1 in a plan view that is narrower than the first width W1 along the vertical direction A2 .
  • the gate electrode 55 has a first width W1 along the extension direction in which the interface portion Lp extends in a plan view that is wider than a second width W2 along the arrangement direction in which the photoelectric conversion region 22 and the insulators (the isolation insulating film 43 and the isolation insulating film 33) are aligned or along the separation direction in which the gate electrode 55 is separated from the interface portion Lp in a plan view . That is, the gate electrode 55 has a first width W 1 >second width W 2 in plan view.
  • the gate electrode 55 is located closer to the insulator (the isolation insulating films 43 and 33) than the interface Lp in a plan view. In other words, the gate electrode 55 is provided outside the sidewall surface portion 21a of the semiconductor layer 21. Therefore, of the four side surface portions 55c1 , 55c2, 55c3 , and 55c4 of the gate electrode 55 of the first embodiment, one side surface portion 55c1 is adjacent to the sidewall surface portion 21a of the semiconductor layer 21, and the remaining three side surface portions 55c2 , 55c3 , and 55c4 are adjacent to the insulators (the isolation insulating film 43 and the isolation insulating film 33).
  • the gate insulating film 52 is made of, for example, a silicon oxide film.
  • the gate electrode 55 is made of, for example, a polycrystalline silicon film into which an impurity that reduces the resistance value has been introduced.
  • the description will be focused on the manufacture of the gate electrodes of the transfer transistors, which is included in the manufacturing method of the solid-state imaging device 1A.
  • each of the element formation regions 45a to 45d is formed in the same process, we will explain only the element formation region 45a where the transfer transistor TR is formed, and omit the explanation of each of the other element formation regions 45b to 45d.
  • a photoelectric conversion region 22, a p-type well region 23, a photoelectric conversion section 25 including an n-type semiconductor region 24, an inter-pixel isolation region 31, an inter-element isolation region 41, an element formation region 45a, etc. are formed in a semiconductor layer 21.
  • the pixel isolation region 31 can be formed by forming a recessed portion 32 extending in the thickness direction (Z direction) of the semiconductor layer 21 in the semiconductor layer 21, and then selectively filling the recessed portion 32 with an isolation insulating film 33.
  • the element isolation region 41 can be formed by forming a shallow groove portion 42 on the first surface portion S1 side of the semiconductor layer 21, and then selectively filling the shallow groove portion 42 with an isolation insulating film 43.
  • a photoelectric conversion region 22 is formed that is partitioned by the pixel isolation region 31 and the element isolation region 41 and has an element formation region 45a on the first surface portion S1 side of the semiconductor layer 21.
  • the pixel isolation region 31 and the element isolation region 41 may be formed in either order. In either case, an insulator including the isolation insulating films 43 and 33 is formed in the region where the element isolation region 41 and the pixel isolation region 31 overlap in a plan view.
  • a dug portion (gate trench portion) 51 extending in the thickness direction (Z direction) of the semiconductor layer 21 is formed.
  • the dug portion 51 is for forming the gate electrode 55 of the transfer transistor TR.
  • the dug portion 51 is formed around the photoelectric conversion region 22 in a region where the inter-element isolation region 41 and the inter-pixel isolation region 31 overlap.
  • the dug portion 51 is formed across the inter-element isolation region 41 and the inter-pixel isolation region 31 so that the sidewall surface portion 21a of the semiconductor layer 21 in the photoelectric conversion region 22 is exposed.
  • the dug portion 51 is formed in a rectangular parallelepiped shape having four side surfaces. Of the four side surfaces, one side surface is the sidewall surface portion 21a of the semiconductor layer 21.
  • the remaining three side surfaces are three sidewall surfaces of an insulator including the isolation insulating films 43 and 33.
  • the recessed portion 51 can be formed, for example, by selectively etching each of the isolation insulating film 43 of the inter-element isolation region 41 and the isolation insulating film 33 of the inter-pixel isolation region 31 under conditions that provide a selectivity with respect to the semiconductor layer 21 using well-known photolithography and anisotropic dry etching techniques. In this step, the semiconductor layer 21 is also slightly etched.
  • the natural oxide film and excess insulating film in the recess 51 are selectively removed, for example by wet etching, to expose the side wall surface portion 21a of the semiconductor layer 21 in the recess 51, and then, as shown in FIG. 7C, a gate insulating film 52 is formed on the side wall surface portion 21a of the semiconductor layer 21.
  • a silicon oxide film for example, can be used as the gate insulating film 52.
  • the silicon oxide film can be formed by a thermal oxidation method or a deposition method, but in this first embodiment, a silicon oxide film by the thermal oxidation method is formed as the gate insulating film 52.
  • the thermal oxidation method can form a silicon oxide film with better film quality than the deposition method.
  • the gate insulating film 52 is also formed on the upper surface of the element forming region 45 a on the first surface S ⁇ b>1 side of the semiconductor layer 21 .
  • a conductive film 53 is formed.
  • the conductive film 53 is formed on the first surface S1 side of the semiconductor layer 21 so as to fill the inside of the recessed portion 51.
  • the conductive film 53 can be formed, for example, by a CVD method, and can be a polycrystalline silicon film into which an impurity that reduces the resistance value is introduced during or after the film formation.
  • the conductive film 53 is patterned to form a gate electrode 55 that extends across the inter-element isolation region 41 and pixel isolation region 31 outside the photoelectric conversion region 22, as shown in FIG. 7E.
  • the gate electrode 55 is formed in a rectangular parallelepiped shape having two side portions 55c1 and 55c2 located opposite to each other in the horizontal direction A1 (see FIG. 5B) and two side portions 55c3 and 55c4 located opposite to each other in the vertical direction A2 (see FIG. 5B).
  • the gate electrode 55c1 , 55c2 , 55c3 , and 55c4 are adjacent to the sidewall surface portion 21a of the semiconductor layer 21 in the photoelectric conversion region 22 with the gate insulating film 52 interposed therebetween, and the remaining three side portions 55c2 , 55c3 , and 55c4 are adjacent to the insulators (the isolation insulating films 43 and 33).
  • an n-type floating diffusion region FD is formed in the element formation region 45a of the photoelectric conversion region 22, and a transfer transistor TR is formed in the element formation region 45a of the photoelectric conversion region 22, the transfer transistor TR including mainly a gate insulating film 52, a gate electrode 55, an n-type semiconductor region 24 and an n-type floating diffusion region FD functioning as a source region and a drain region, and a p-type well region 23 functioning as a channel formation portion.
  • the solid-state imaging device 1A includes a transfer transistor TR provided on the edge side of the photoelectric conversion region 22.
  • the transfer transistor TR has a gate electrode 55 that extends in the thickness direction (Z direction) of the semiconductor layer 21 adjacent to the semiconductor layer 21 and the insulator (isolation insulating film 43 and 33) of the photoelectric conversion region 22 between the photoelectric conversion region 22 and the insulator (isolation insulating film 43 and 33).
  • the area where the gate electrode 55 and the semiconductor layer 21 are adjacent to each other can be reduced by an amount equivalent to the area where the gate electrode 55 and the insulator (isolation insulating film 43 and 33) are adjacent to each other, and compared to a conventional gate electrode whose entire periphery is adjacent to the semiconductor layer, the capacitance component between the gate electrode 55 and the semiconductor layer 21 (parasitic capacitance with the semiconductor layer 21 as the first electrode, the gate insulating film 52 as the dielectric film, and the gate electrode 55 as the second electrode) added to the gate electrode 55 can be reduced.
  • the gate electrode 55 is located closer to the insulator (isolation insulating films 43 and 33) than the interface Lp in a plan view. Therefore, of the four side surface portions 55c1 , 55c2 , 55c3 , and 55c4 of the gate electrode 55, the remaining three side surface portions 55c2 , 55c3 , and 55c4 except for the one side surface portion 55c1 adjacent to the semiconductor layer 21 are adjacent to the insulator (isolation insulating films 43 and 33).
  • the capacitance component (parasitic capacitance) between the gate electrode 55 and the semiconductor layer 21 can be reduced by an amount equivalent to the area of each of the three side wall surfaces 55c2 , 55c3 , and 55c4 .
  • the gate electrode 55 extends in the thickness direction (Z direction) of the semiconductor layer 21, it is possible to suppress poor transfer of the signal charge accumulated in the photoelectric conversion section 25 on the second surface portion S2 side of the semiconductor layer 21 to the floating diffusion region FD, thereby suppressing image retention.
  • the gate electrode 55 has a first width W1 along the vertical direction A2 that is wider than a second width W2 along the horizontal direction A1 . This increases the area where the semiconductor layer 21 in the photoelectric conversion region 22 and the gate electrode 55 face each other, improving the modulation power during transfer and enabling signal charges to be read out from a greater distance.
  • the first width W1 of the gate electrode 55 can be changed in accordance with the planar size of the photoelectric conversion region 22, facilitating scalable design changes.
  • the freedom in arranging the contact electrode connected to the gate electrode 55 is improved, and the freedom in routing the wiring electrically connected to the gate electrode 55 is improved.
  • the sidewall surface portion 21a of the semiconductor layer 21 adjacent to the side surface portion 55c1 of the gate electrode 55 has a silicon crystal orientation of (100).
  • This (100) surface has fewer dangling bonds and fewer interface states than the (111) surface or the (110) surface. Therefore, when the signal charge is transferred from the photoelectric conversion portion 25 to the floating diffusion region FD, the probability of capturing the signal charge at the sidewall surface portion 21a of the semiconductor layer 21 adjacent to the side surface portion 55c1 of the gate electrode 55 is reduced, and transfer failure of the signal charge can be suppressed.
  • the gate electrode 55 in this first embodiment is located closer to the insulator (the isolation insulating film 43 and 33 side) than the interface Lp between the semiconductor layer 21 of the photoelectric conversion region 22 and the insulator (the isolation insulating film 43 and 33). Therefore, compared to the conventional case in which the gate electrode is embedded in the semiconductor layer 21 of the photoelectric conversion region 22, the volume of the photoelectric conversion section 25 can be increased in the photoelectric conversion region 22 of the same planar size, and the saturation signal amount Qs can be increased. This allows the dynamic range to be expanded.
  • the sidewall surface portion 21a of the semiconductor layer 21 is a (100) plane in the crystal orientation of silicon
  • the sidewall surface portion 21a of the semiconductor layer 21 may be a (010) plane or a (001) plane in the crystal orientation of silicon.
  • the crystal orientation of the sidewall surface portion 21a of the semiconductor layer 21 is any one of a (100), (010) plane, and a (001) plane.
  • FIG. 8A is a diagram showing Modification 1-1 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 8B is a vertical cross-sectional view that typically shows a vertical cross-sectional structure taken along the line a8-a8 in FIG. 8A.
  • the relative position between the gate electrode 55 and the interface portion Lp is changed. That is, in the above-described first embodiment, as shown in FIGS. 4A to 5B, the gate electrode 55 is located closer to the insulator (the isolation insulating films 43 and 33) than the interface portion Lp in a plan view.
  • the area where the gate electrode 55 is adjacent to the semiconductor layer 21 can be reduced by an amount equivalent to the area where the gate electrode 55 is adjacent to the insulator (isolation insulating films 43 and 33), and the capacitance component (parasitic capacitance) between the gate electrode 55 and the semiconductor layer 21 can be reduced. Therefore, in this variant 1-1, as in the first embodiment described above, it is possible to suppress a decrease in the transfer speed (pixel driving speed) of transferring signal charges from the photoelectric conversion section 25 to the floating diffusion region FD, thereby improving the performance of the solid-state imaging device 1A.
  • the area where the gate electrode 55 is adjacent to the semiconductor layer 21 can be reduced by an amount equivalent to the area where the gate electrode 55 is adjacent to the insulator (isolation insulating films 43 and 33), and the capacitance component (parasitic capacitance) between the gate electrode 55 and the semiconductor layer 21 can be reduced. Therefore, in this variant 1-2, as in the first embodiment described above, it is possible to suppress a decrease in the transfer speed (pixel driving speed) of transferring signal charges from the photoelectric conversion section 25 to the floating diffusion region FD, thereby improving the performance of the solid-state imaging device 1A.
  • FIG. 10A is a diagram showing Modification 1-3 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 10B is a vertical cross-sectional view that typically shows a vertical cross-sectional structure taken along the a10-a10 cutting line in FIG. 10A.
  • the gate electrode 55 of this modification 1-3 extends in the thickness direction (Z direction) of the semiconductor layer 21 between the photoelectric conversion region 22 and the insulator (isolation insulating film 43), adjacent to the semiconductor layer 21 and the insulator (isolation insulating film 43) of the photoelectric conversion region 22, and is located closer to the first surface portion S1 of the semiconductor layer 21 than the step portion 36 of the insulator. That is, the present technology can also be applied to an insulator having a stepped structure including the step portion 36 caused by a difference in width between the isolation insulating film 43 and the isolation insulating film 33. In the step portion 36, the width of the isolation insulating film 43 along the lateral direction A1 is wider than the width of the isolation insulating film 33 along the lateral direction A1 .
  • This modification 1-3 also provides the same effects as the modification 1-1 described above.
  • the length of the gate electrode 55 along the Z direction is simply made shorter than that of the gate electrode 55 in the above modification 1-1, and one end side of the gate electrode 55 (the photoelectric conversion section 25 side) is configured to terminate closer to the first surface portion S1 of the semiconductor layer 21 than the step portion 36 of the insulator.
  • FIG. 11A is a diagram showing Modification 1-4 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 11B is a vertical cross-sectional view that typically shows a vertical cross-sectional structure taken along the a11-a11 cutting line in FIG. 11A.
  • this modification 1-4 is a combination of the above-mentioned modification 1-3 and the relative position between the gate electrode 55 and the interface portion Lp in the above-mentioned modification 1-2.
  • 11A and 11B in this modification 1-4, similar to the above-described modification 1-3, in the overlap where the inter-element isolation region 41 and the inter-pixel isolation region 31 overlap in plan view, the insulator including the isolation insulating films 43 and 33 has a stepped structure including a step portion 36, and the gate electrode 55 is located closer to the first surface portion S1 of the semiconductor layer 21 than the step portion 36 of the insulator.
  • the gate electrode 55 is located closer to the semiconductor layer 22 of the photoelectric conversion region 22 than the interface portion Lp in plan view.
  • the side portion 55c2 is adjacent to the isolation insulating film 43 made of an insulator as in the above modification 1-2, so that it is possible to reduce the capacitance component (parasitic capacitance) between the gate electrode 55 and the semiconductor layer 21, as compared with a conventional gate electrode whose entire periphery is adjacent to the semiconductor layer. Therefore, in this modification 1-4 as well, it is possible to suppress a decrease in the transfer speed (pixel drive speed) at which signal charges are transferred from the photoelectric conversion unit 25 to the floating diffusion region FD, and it is possible to improve the performance of the solid-state imaging device 1A.
  • FIG. 12A is a diagram showing Modification 1-5 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 12B is a vertical cross-sectional view that typically shows a vertical cross-sectional structure taken along the a12-a12 cutting line in FIG. 12A.
  • this modification 1-5 is the same as the above-mentioned modification 1-4 in that the length of the gate electrode 55 along the Z direction is changed.
  • the gate electrode 55 of modified example 1-5 extends in the thickness direction (Z direction) of the semiconductor layer 21 between the photoelectric conversion region 22 and the insulator (isolation insulating film 43) adjacent to the semiconductor layer 21 of the photoelectric conversion region 22 and the insulator (isolation insulating film 43), and terminates on the second surface portion S2 side of the semiconductor layer 21 rather than the step portion 36 of the insulator.
  • the length in the Z direction of the gate electrode 55 of modified example 1-5 extending from the first surface portion S1 of the semiconductor layer 21 to the second surface portion S2 side is longer than the thickness of the isolation insulating film 43 in the Z direction (thickness of the inter-element isolation region 41).
  • the semiconductor layer 21 is present between one end of the gate electrode 55 and the isolation insulating film 33 of the insulator, closer to the second surface S2 of the semiconductor layer 21 than the step portion 36 of the insulator, and one end of the gate electrode 55 is adjacent to the semiconductor layer 21 with the gate insulating film 52 interposed between them. That is, the entire periphery of the one end side (photoelectric conversion section 25 side) of the gate electrode 55 in this modified example 1-5 is adjacent to the semiconductor layer 21 with the gate insulating film 52 interposed between them.
  • this modification 1-5 the area where the gate electrode 55 and the semiconductor layer 21 are adjacent to each other is slightly increased compared to the above-mentioned modification 1-4, and therefore the effect of reducing the capacitance component between the gate electrode 55 and the semiconductor layer 21 is slightly inferior compared to the above-mentioned modification 1-4.
  • the gate electrode 55 of this modification 1-5 is adjacent to the isolation insulating film 43 made of the insulator on the first surface portion S1 side of the semiconductor layer 21 rather than the step portion 36 of the insulator, it is possible to reduce the capacitance component (parasitic capacitance) between the gate electrode 55 and the semiconductor layer 21 added thereto, compared to a conventional gate electrode whose entire periphery is adjacent to the semiconductor layer. Therefore, in this modification 1-5 as well, it is possible to suppress a decrease in the transfer speed (pixel driving speed) at which signal charges are transferred from the photoelectric conversion section 25 to the floating diffusion region FD, thereby improving the performance of the solid-state imaging device 1A.
  • FIG. 13 is a diagram showing Modification 1-6 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • this modification 1-6 is the same as the first embodiment described above, except that two transfer transistors TR (TR1, TR2) are provided in the element formation region 45a of the photoelectric conversion region 22.
  • TR1, TR2 transfer transistors
  • the planar shape of the element formation region 45a is different.
  • the element formation region 45a of this modified example 1-6 has an L-shaped planar shape including a first portion 45a1 extending in the Y direction on the edge side of the photoelectric conversion region 22 and a second portion 45a2 extending in the X direction from one end side of the first portion 45a1 .
  • the transfer transistor TR1 is provided in a first portion 45a1 of the element formation region 45a, and the other transfer transistor TR2 is provided in a second portion 45a2 of the element formation region 45a. That is, the transfer transistor TR1 is provided on the edge side of the photoelectric conversion region 22 located in the X direction, and the transfer transistor TR1 is provided on the edge side of the photoelectric conversion region 22 located in the Y direction.
  • Each of the transfer transistors TR1 and TR2 has the same configuration as the transfer transistor TR of the first embodiment described above.
  • the transfer transistor TR1 is arranged in the same orientation as the transfer transistor TR of the first embodiment described above. That is, the transfer transistor TR1 is arranged so that the longitudinal direction of the gate electrode 55 is the Y direction in a planar view.
  • the orientation of the transfer transistor TR2 is rotated by 90° compared to the transfer transistor TR2. That is, the transfer transistor TR2 is arranged so that the longitudinal direction is the X direction in a planar view.
  • the gate electrode 55 of the transfer transistor TR1 is located closer to the insulator (the isolation insulating films 43 and 33 side) than the interface Lp extending in the Y direction in a planar view, as in the transfer transistor TR of the first embodiment described above.
  • the gate electrode 55 of the transfer transistor TR2 is located closer to the insulator (the isolation insulating films 43 and 33 side) than the interface Lp extending in the X direction in a planar view.
  • each gate electrode 55 is located closer to the insulator (the isolation insulating films 43 and 33 side) than the interface Lp extending in the X direction in a planar view , and three of the four side portions 55c 1 , 55c 2 , 55c 3 and 55c 4 are adjacent to the insulator (the isolation insulating films 43 and 33).
  • the floating diffusion region FD of this modification is provided at a corner where a first portion 45a1 and a second portion 45a2 of an element formation region 45a intersect in a plan view.
  • the capacitance component (parasitic capacitance) between the gate electrode 55 and the semiconductor layer 21 can be reduced. Therefore, in this modification 1-6, as in the first embodiment described above, a decrease in the transfer speed (pixel drive speed) at which signal charges are transferred from the photoelectric conversion unit 25 to the floating diffusion region FD can be suppressed, and the performance of the solid-state imaging device 1A can be improved.
  • a transfer transistor TR1 is provided in a first portion 45a1 of the element formation region 45a
  • a transfer transistor TR2 is provided in a second portion 45a2 of the element formation region 45a.
  • a floating diffusion region FD is provided at a corner where the first portion 45a1 and the second portion 45a2 of the element formation region 45a intersect.
  • FIG. 14 is a diagram showing Modification 1-7 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • this modified example 1-7 is a combination of the above modified example 1-6 and the relative position between the gate electrode 55 and the interface portion Lp in the above modified example 1-1. That is, as shown in FIG. 14, in this modification 1-7, similarly to the above-described modification 1-1, the gate electrodes 55 of the two transfer transistors TR1 and TR2 cross the interface portion Lp in plan view.
  • FIG. 15 is a diagram showing Modification 1-8 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • this modification 1-8 differs from the above-mentioned modification 1-6 in that the planar shape of the element formation region 45a included in the photoelectric conversion region 22 is different, and also in that the arrangement of the other of the two transfer transistors TR1 and TR2, the transfer transistor TR2, is different.
  • the element formation region 45a of this modified example 1-8 has a C-shaped planar shape including a first portion 45a1 extending in the Y direction on the edge side of the photoelectric conversion region 22 , a second portion 45a2 extending in the X direction from one end side of the first portion 45a1 in the Y direction, and a third portion 45a3 extending in the Y direction from one end side of the second portion 45a2 opposite to the first portion 45a1 side.
  • the first portion 45a1 and the third portion 45a3 are located on opposite sides to each other in the X direction with the element isolation region 41 of the photoelectric conversion region 22 in between.
  • the transfer transistor TR1 of this modification 1-8 is provided in the first portion 45a1 of the element formation region 45a, similar to the above-mentioned modification 1-6.
  • the transfer transistor TR2 of this modification 1-8 is provided in the third portion 45a3 of the element formation region 45a, unlike the above-mentioned modification 1-6 .
  • the transfer transistor TR1 is provided on one edge side of the photoelectric conversion region 22 located in the X direction, and the transfer transistor TR1 is provided on the other edge side of the photoelectric conversion region 22 located in the X direction.
  • the floating diffusion region FD is provided in the middle of the second portion 45a2 of the element formation region 45a.
  • the gate electrodes 55 of the two transfer transistors TR1 and TR2 have three side portions 55c2 , 55c3 , and 55c4 adjacent to the insulators (the isolation insulating films 43 and 33), respectively, so that the capacitance component (parasitic capacitance) between the gate electrode 55 and the semiconductor layer 21 can be reduced, as compared with a conventional gate electrode whose entire periphery is adjacent to the semiconductor layer.
  • the difference between the distance from the floating diffusion region FD to one transfer transistor TR1 and the distance from the floating diffusion region FD to the other transfer transistor TR2 can be made small, or both distances can be made equal, so that, as in the above modification 1-6, the transfer efficiency of transferring the signal charge photoelectrically converted by the photoelectric conversion unit 25 to the floating diffusion region FD can be further improved.
  • FIG. 16 is a diagram showing Modification 1-9 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • this modification 1-9 is a combination of the above-mentioned modification 1-8 and the relative position of the gate electrode 55 and the interface portion Lp in the above-mentioned modification 1-1.
  • FIG. 17A is a diagram showing Modification 1-10 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 17B is a vertical cross-sectional view that typically shows a vertical cross-sectional structure taken along the a17-a17 cutting line in FIG. 17A.
  • this modification 1-10 differs from the first embodiment described above in the configuration of the photoelectric conversion region 22 and the configuration of the inter-pixel isolation region 31.
  • the photoelectric conversion region 22 of this modified example 1-10 does not have the inter-element isolation region 41 and the island-shaped element formation regions 45a, 45b, 45c, and 45d shown in FIG. 4A and FIG. 5A of the first embodiment described above, and the p-type well region 23 constitutes the inter-element isolation region.
  • the inter-pixel isolation region 31 of this modified example 1-10 extends from the first surface portion S1 toward the second surface portion S2 of the semiconductor layer 21.
  • the gate electrode 55 of this modified example 1-10 extends in the thickness direction (Z direction) of the semiconductor layer 21 between the photoelectric conversion region 22 and the inter-pixel isolation region 31, adjacent to the semiconductor layer 21 of the photoelectric conversion region 22 and the isolation insulating film 33 of the inter-pixel isolation region 31. That is, in this modified example 1-10, the inter-pixel isolation region 31 is provided as an isolation region, and the isolation insulating film 33 of the inter-pixel isolation region 31 is provided as an insulator.
  • the inter-pixel isolation region 31 corresponds to a specific example of the "isolation region" of the present technology
  • the isolation insulating film 33 of the inter-pixel isolation region 31 corresponds to a specific example of the "insulator" of the present technology.
  • this modified example 1-10 as well, the same effects as those of the first embodiment described above can be obtained.
  • the gate electrode 55 is located closer to the insulator (the isolation insulating films 43 and 33 side) than the interface Lp in a planar view as the relative position of the gate electrode 55 and the interface Lp has been described.
  • this modification 1-10 can also be applied to a case where the gate electrode 55 crosses the interface Lp in a planar view as in the above-mentioned modification 1-1, or a case where the gate electrode 55 is located closer to the semiconductor layer 21 than the interface Lp in a planar view as in the modification 1-2.
  • FIG. 18A is a diagram illustrating Modification 1-11 according to the first embodiment of the present technology, and is a plan view diagrammatically illustrating one pixel.
  • FIG. 18B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a18-a18 cutting line in FIG. 18A.
  • this modification 1-11 differs from the above-mentioned modification 1-5 in the configuration of one end side (photoelectric conversion section 25 side) of the gate electrode 55.
  • one end of the gate electrode 55 of this modified example 1-10 which is located closer to the second surface S2 of the semiconductor layer 21 than the step portion 36 of the insulator, extends from the side portion to the bottom portion of the isolation insulating film 43 at the step portion 36 of the insulator.
  • the gate electrode 55 of modified example 1-10 is wider at one end than the width of the portion located between the semiconductor layer 21 of the photoelectric conversion region 22 and the isolation insulating film 43 of the element isolation region 41.
  • a gate electrode 55 of this shape can be made by forming the gate electrode 55 and then forming the element isolation region 41.
  • This modified example 1-11 also provides the same effects as modified example 1-5 described above.
  • FIG. 19A is a diagram showing Modification 1-12 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 19A is a diagram showing Modification 1-12 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • the pixel transistors Q (AMP, SEL, RST) shown in FIG. 8A are omitted, and the inter-element isolation region 41 is omitted except for the region where the inter-element isolation region 41 and the inter-pixel isolation region 31 overlap in a plan view.
  • the transfer transistor TR is disposed at the corner of the photoelectric conversion region 22 in a plan view, and the planar shape of the gate electrode 55 is L-shaped.
  • a transfer transistor TR is provided on the edge side of a corner where a peripheral portion (side portion) extending in the X direction and a peripheral portion (side portion) extending in the Y direction of the photoelectric conversion region 22 intersect in a plan view.
  • the gate electrode 55 of this transfer transistor TR has an L-shaped planar shape in which one end side of a first portion 55Y1 extending in the Y direction and one end side of a second portion 55X1 extending in the X direction intersect at the corner of the photoelectric conversion region 22.
  • the first portion 55Y1 and the second portion 55X1 are adjacent to the semiconductor layer 21 of the photoelectric conversion region 22 and the insulator (the isolation insulating films 43 and 33) and extend in the thickness direction (Z direction) of the semiconductor layer 21 between the photoelectric conversion region 22 and the insulator (the isolation insulating films 43 and 33).
  • the first width W1 along the vertical direction A2 is wider than the second width W2 along the horizontal direction A1 in a plan view.
  • the first portion 55Y 1 and the second portion 55X 1 each cross the interface portion Lp in a plan view.
  • This modified example 1-12 also provides the same effects as the modified example 1-1 described above.
  • the n-type floating diffusion region FD can be disposed at any position, but is preferably disposed in the vicinity of the gate electrode 55 as shown in FIG. 19A.
  • the X-direction end face of the first portion 55X1 of the gate electrode 55 becomes the side portion 55c3 of the gate electrode 55
  • the Y-direction end face of the first portion 55Y1 of the gate electrode 55 becomes the side portion 55c4 of the gate electrode 55.
  • FIG. 19B is a diagram showing Modification 1-13 according to the first embodiment of the present technology, and is a plan view diagrammatically showing one pixel.
  • FIG. 19B also omits the illustration of the pixel transistors Q (AMP, SEL, RST) shown in FIG. 4A and FIG. 4B, and omits the illustration of the inter-element isolation region 41 other than the region where the inter-element isolation region 41 and the inter-pixel isolation region 31 overlap in a plan view.
  • a transfer transistor TR is disposed on one of the two peripheral portions located on opposite sides of the photoelectric conversion region 22 in the X direction in a plan view, the transfer transistor TR extending across each of the two corners of the photoelectric conversion region 22, and the planar shape of the gate electrode 55 is C-shaped.
  • the gate electrode 55 of this modified example 1-13 has a C-shaped planar shape having a first portion 55Y11 extending across two corners positioned opposite to each other in the Y direction of the photoelectric conversion region 22 on one peripheral portion side of two peripheral portions positioned opposite to each other in the X direction of the photoelectric conversion region 22 in a plan view, a second portion 55X12 extending in the X direction from one end side of the first portion 55Y11 , and a third portion 55X13 extending in the X direction from the other end side of the first portion 55Y11 .
  • the first portion 55Y11 , the second portion 55X12 and the third portion 55X13 each extend in the thickness direction (Z direction) of the semiconductor layer 21 between the photoelectric conversion region 22 and the insulator (isolation insulating films 43 and 33) and adjacent to the semiconductor layer 21 of the photoelectric conversion region 22 and the insulator (isolation insulating films 43 and 33).
  • the first width W 1 along the vertical direction A 2 is wider than the second width W 2 along the horizontal direction A 1 in a plan view.
  • the first portion 55Y 11 , the second portion 55X 12 and the third portion 55X 13 each cross the interface Lp between the semiconductor layer 21 and the insulator (the isolation insulating films 43 and 33).
  • This modified example 1-13 also provides the same effects as the modified example 1-1 described above.
  • the n-type floating diffusion region FD can be disposed at any position, but is preferably disposed in the vicinity of the gate electrode 55 as shown in FIG. 19B.
  • the end surface in the X direction of the second portion 55X12 of the gate electrode 55 becomes the side surface portion 55c3 of the gate electrode 55
  • the end surface in the X direction of the third portion 55X13 of the gate electrode 55 becomes the side surface portion 55c4 of the gate electrode 55.
  • the present technology can also be applied to an insulator including the isolation insulating film 33 of the inter-pixel isolation region 31.
  • the gate electrode 55 is configured to extend in the thickness direction (Z direction) of the semiconductor layer 21 between the semiconductor layer 21 of the photoelectric conversion region 22 and the inter-pixel isolation region 31, adjacent to the isolation insulating film 33 of the inter-pixel isolation region 31 and the semiconductor layer 21.
  • the present technology can also be applied to an insulator including the isolation insulating film 43 of the element isolation region 41 when the element isolation region 41 is present in a region other than the region where the element isolation region 41 and the pixel isolation region 31 overlap in a plan view, that is, when the element isolation region 41 is present in the center away from the periphery of the photoelectric conversion region 22.
  • the gate electrode 55 is configured to extend in the thickness direction (Z direction) of the semiconductor layer 21 between the semiconductor layer 21 of the photoelectric conversion region 22 and the element isolation region 41, adjacent to the isolation insulating film 43 of the element isolation region 41 and the semiconductor layer 21.
  • the solid-state imaging device 1B according to the second embodiment of the present technology is basically configured similarly to the solid-state imaging device 1A according to the first embodiment described above, with the following differences.
  • the pixel 3 of the first embodiment described above is configured such that one photoelectric conversion unit 25 is provided in one photoelectric conversion region 22, as shown in Figures 3, 4A, and 5B.
  • pixel 3B of this second embodiment is configured such that, for example, two photoelectric conversion units 25L and 25R are provided as multiple photoelectric conversion units in one photoelectric conversion region 22B.
  • Pixel 3B of this second embodiment is a phase difference pixel that detects the phase difference between the two photoelectric conversion units 25L and 25R provided in one photoelectric conversion region 22B.
  • This technology can also be applied to a solid-state imaging device 1B that includes such a phase pixel (pixel 3B).
  • a pixel 3B includes a photoelectric conversion region 22B including two photoelectric conversion cells (a first photoelectric conversion cell 26L and a second photoelectric conversion cell 26R).
  • the first photoelectric conversion cell 26L includes a photoelectric conversion unit 25L (PD1) that photoelectrically converts light into a signal charge, a floating diffusion region FD1 that holds (accumulates) the signal charge photoelectrically converted by the photoelectric conversion unit 25L, and a transfer transistor TR1 that transfers the signal charge photoelectrically converted by the photoelectric conversion unit 25L to the floating diffusion region FD1.
  • PD1 photoelectric conversion unit 25L
  • FD1 floating diffusion region FD1
  • TR1 transfer transistor TR1 that transfers the signal charge photoelectrically converted by the photoelectric conversion unit 25L to the floating diffusion region FD1.
  • the second photoelectric conversion cell 26R also includes a photoelectric conversion unit 25R (PD2) that photoelectrically converts light into a signal charge, a floating diffusion region FD2 that holds (accumulates) the signal charge photoelectrically converted by this photoelectric conversion unit 25R, and a transfer transistor TR2 that transfers the signal charge photoelectrically converted by this photoelectric conversion unit 25R to the floating diffusion region FD2.
  • PD2 photoelectric conversion unit 25R
  • Each of the photoelectric conversion units 25L and 25R shown in FIG. 20A is composed of, for example, a pn junction type photodiode (PD1, PD2) similar to the photoelectric conversion unit 25 of the first embodiment described above, and generates a signal charge according to the amount of received light and temporarily holds (accumulates) the generated signal charge.
  • the photoelectric conversion unit 25L has a cathode side electrically connected to the source region of the transfer transistor TR1, and an anode side electrically connected to a reference potential line (eg, ground).
  • the photoelectric conversion unit 25R has a cathode side electrically connected to the source region of the transfer transistor TR2, and an anode side electrically connected to a reference potential line (eg, ground).
  • the transfer transistor TR1 shown in Fig. 20A transfers the signal charge photoelectrically converted by the photoelectric conversion unit 25L to the floating diffusion region FD1.
  • the source region of the transfer transistor TR1 is electrically connected to the cathode side of the photoelectric conversion unit 25L, and the drain region is electrically connected to the floating diffusion region FD1.
  • the gate electrode of the transfer transistor TR1 is electrically connected to a transfer transistor driving line of the pixel driving line 10 shown in Fig. 2.
  • the transfer transistor TR2 shown in Fig. 20A transfers the signal charge photoelectrically converted by the photoelectric conversion unit 25R to the floating diffusion region FD2.
  • the source region of the transfer transistor TR2 is electrically connected to the cathode side of the photoelectric conversion unit 25R, and the drain region is electrically connected to the floating diffusion region FD2.
  • the gate electrode of the transfer transistor TR2 is electrically connected to a transfer transistor driving line of the pixel driving line 10 shown in Fig. 2.
  • the floating diffusion region FD1 shown in FIG. 20A temporarily accumulates and holds the signal charge transferred from the photoelectric conversion unit 25L via the transfer transistor TR1.
  • the floating diffusion region FD2 shown in FIG. 20A temporarily accumulates and holds the signal charge transferred from the photoelectric conversion unit 25R via the transfer transistor TR2.
  • the pixel circuit 15L has an input stage electrically connected to the floating diffusion region FD1 of the first photoelectric conversion cell 26L.
  • the pixel circuit 15L reads out the signal charge held in the floating diffusion region FD1 and outputs a pixel signal based on the read-out signal charge.
  • the pixel circuit 15L converts the signal charge photoelectrically converted by the photoelectric conversion unit 25L (photodiode PD1) into a pixel signal based on this signal charge and outputs it.
  • the pixel circuit 15R shown in FIG. 20A has an input stage electrically connected to the floating diffusion region FD2 of the second photoelectric conversion cell 26R.
  • the pixel circuit 15R reads out the signal charge held in the floating diffusion region FD2, and outputs a pixel signal based on the read-out signal charge.
  • the pixel circuit 15R converts the signal charge photoelectrically converted by the photoelectric conversion unit 25R (photodiode PD2) into a pixel signal based on this signal charge, and outputs it.
  • pixel circuits 15L and 15R are assigned separately to each of two photoelectric conversion cells 26L and 26R, and a driving method is used in which the signal charge held in the floating diffusion region FD1 of the first photoelectric conversion cell 26L and the signal charge held in the floating diffusion region FD2 of the second photoelectric conversion cell 26R are read out separately.
  • Each of the two pixel circuits 15L and 15R shown in FIG. 20A has a configuration similar to that of the pixel circuit 15 shown in FIG. 3 of the first embodiment described above, as an example, but not limited to this. That is, each of the two pixel circuits 15L and 15R of this second embodiment has, as the pixel transistor Q, for example, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST. Furthermore, since the connection state of the pixel transistor Q of each of the two pixel circuits 15L and 15R is also similar to that of the pixel circuit 15 of the first embodiment described above, a description of this second embodiment will be omitted.
  • the source region of the selection transistor SEL1 included in the first photoelectric conversion cell 26L is electrically connected to the vertical signal line 11L (VSL1)
  • the source region of the selection transistor SEL2 included in the second photoelectric conversion cell 26R is electrically connected to a vertical signal line 11R (VSL2) that is different from the vertical signal line 11L (VSL1).
  • the photoelectric conversion region 22B is provided in the semiconductor layer 21, similar to the photoelectric conversion region 22 in the first embodiment described above.
  • the photoelectric conversion region 22B is surrounded by the inter-element isolation region 41 and the inter-pixel isolation region 31 in a plan view (a plan view when the semiconductor layer 21 is viewed from the thickness direction of the semiconductor layer 21), similar to the photoelectric conversion region 22 in the first embodiment described above, and has a rectangular planar shape.
  • the photoelectric conversion region 22B has an internal isolation barrier 37 extending in the thickness direction (Z direction) of the semiconductor layer 21, and two photoelectric conversion cells (a first photoelectric conversion cell 26L and a second photoelectric conversion cell 26R) separated by the internal isolation barrier 37.
  • the first photoelectric conversion cell 26L has a p-type well region 23, an n-type semiconductor region 24, a photoelectric conversion unit 25L, a transfer transistor TR1, an n-type floating diffusion region FD1, and a p-type power supply contact region WC1, similar to the photoelectric conversion region 22 of the first embodiment described above.
  • the second photoelectric conversion cell 26R has a p-type well region 23, an n-type semiconductor region 24, a photoelectric conversion unit 25R, a transfer transistor TR2, an n-type floating diffusion region FD2, and a p-type power supply contact region WC2, similar to the photoelectric conversion region 22 of the first embodiment described above.
  • Each of the transfer transistors TR1 and TR2 has the same configuration as the transfer transistor TR of the first embodiment described above.
  • Each of the p-type power supply contact regions WC1 and WC2 has the same configuration as the p-type power supply contact region WC of the first embodiment described above.
  • the internal isolation barrier 37 extends along the Y direction in a plan view, and is connected to the middle parts of two isolation regions (the inter-element isolation region 41 and the inter-pixel isolation region 31) located on the outer sides of the photoelectric conversion region 22B in the Y direction.
  • the internal isolation barrier 37 is disposed between the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R, and electrically and optically isolates the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R. That is, the photoelectric conversion region 22B is separated into the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R by the internal isolation barrier 37 extending along the Y direction.
  • the internal isolation barrier 37 includes an isolation insulating film 43 formed in the same process as the isolation insulating film 43 of the inter-element isolation region 41, and an isolation insulating film 33 formed in the same process as the isolation insulating film 33 of the inter-pixel isolation region 31.
  • the internal isolation barrier 37 can be regarded as an insulator including the isolation insulating films 43 and 33.
  • the internal separation barrier 37 protrudes from one of the two separation regions located on opposite sides of the photoelectric conversion region 22B in a plan view toward the other separation region, and is integrated with this other separation region.
  • the transfer transistor TR1 is provided in the peripheral portion on the side opposite to the internal isolation barrier 37 of the first photoelectric conversion cell 26L.
  • the transfer transistor TR1 is provided in the peripheral portion on the first photoelectric conversion cell 26L side of both sides in the X direction of the photoelectric conversion region 22B.
  • the transfer transistor TR2 is provided in the peripheral portion on the side opposite to the internal isolation barrier 37 of the second photoelectric conversion cell 26R.
  • the transfer transistor TR2 is provided in the peripheral portion on the second photoelectric conversion cell 26R side of both sides in the X direction of the photoelectric conversion region 22B. That is, the transfer transistors TR1 and TR2 are disposed at positions spaced apart from the internal isolation barrier 37 in the X direction and facing each other across the internal isolation barrier 37 and the two photoelectric conversion cells 26L and 26R.
  • Each of the transfer transistors TR1 and TR2 has a gate electrode 55 extending in the thickness direction (Z direction) of the semiconductor layer 21 between the semiconductor layer 21 of the photoelectric conversion region 22B and the insulator (isolation insulating film 43 and 33) adjacent to each of the semiconductor layer 21 and the insulator (isolation insulating film 43 and 33) in the photoelectric conversion region 22B, similar to the transfer transistor TR of the first embodiment described above.
  • Each of the transfer transistors TR1 and TR2 further has a gate insulating film 52 interposed between the gate electrode 55 and the semiconductor layer 21.
  • Each of the transfer transistors TR1 and TR2 further has a p-type well region 23 functioning as a channel formation portion in which a channel is formed, and n-type floating diffusion regions FD1, FD2 and an n-type semiconductor region 24 functioning as a source region and a drain region.
  • the gate electrodes 55 of each of the transfer transistors TR1 and TR2 cross the interface portion Lp between the semiconductor layer 21 of the photoelectric conversion region 22B and the insulator (isolation insulating films 43 and 33) in a planar view, similar to the gate electrodes 55 of the above-mentioned variant example 1-1.
  • the microlens 64a of the lens layer 64 is provided for each pixel 3 (for each photoelectric conversion region 22B) in the same manner as in the first embodiment described above. That is, in the photoelectric conversion region 22B, one microlens 64a is shared by two photoelectric conversion cells (first and second photoelectric conversion cells 26L and 26R).
  • the n-type floating diffusion region FD1 and the p-type power supply contact region WC1 are each provided in the first photoelectric conversion cell 26L of the photoelectric conversion region 22B.
  • the n-type floating diffusion region FD1 is provided in a corner where one of two sides located opposite each other in the Y direction of the first photoelectric conversion cell 26L intersects with the internal isolation barrier 37.
  • the p-type power supply contact region WC1 is provided in a corner where the other of two sides located opposite each other in the Y direction of the first photoelectric conversion cell 26L intersects with the internal isolation barrier 37.
  • the n-type floating diffusion region FD2 and the p-type power supply contact region WC2 are each provided in the second photoelectric conversion cell 26R of the photoelectric conversion region 22B.
  • the n-type floating diffusion region FD2 is provided at a corner where one of two sides located opposite each other in the Y direction of the first photoelectric conversion cell 26L intersects with the internal isolation barrier 37.
  • the p-type power supply contact region WC2 is provided at a corner where the other of two sides located opposite each other in the Y direction of the second photoelectric conversion cell 26R intersects with the internal isolation barrier 37.
  • the n-type floating diffusion regions FD1 and FD2 and the p-type power supply contact regions WC1 and WC2 are spaced apart in the Y direction.
  • the n-type floating diffusion regions FD1 and FD2 are adjacent to each other in the X direction with the internal isolation barrier 37 between them.
  • the p-type power supply contact regions WC1 and WC2 are adjacent to each other in the X direction with the internal isolation barrier 37 between them.
  • each of the n-type floating diffusion regions FD1 and FD2 is provided on one of the two isolation regions (upper side in FIG. 20B) located on both sides of the photoelectric conversion region 22B in the Y direction in a planar view, and is provided adjacent to each other on this one isolation region side via an internal isolation barrier 37.
  • each of the p-type power supply contact regions WC1 and WC2 is provided on the other of the two isolation regions (lower side in FIG. 20B) located on both sides of the photoelectric conversion region 22B in the Y direction in a planar view, and is provided adjacent to each other on this other isolation region side via an internal isolation barrier 37.
  • the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R are separated by an internal separation barrier 37 across the Y direction and the Z direction of the photoelectric conversion region 22B. Even in this case, each of the first and second photoelectric conversion cells 26L and 26R can independently accumulate signal charges up to the height of the potential barrier. When the height of the potential barrier is exceeded, the signal charges flow from the photoelectric conversion unit 25L to the floating diffusion region FD1 in the first photoelectric conversion cell 26L, and the signal charges flow from the photoelectric conversion unit 25R to the floating diffusion region DF2 in the second photoelectric conversion cell 26R.
  • Each of the transfer transistors TR1 and TR2 in this second embodiment has a gate electrode 55 extending in the thickness direction (Z direction) of the semiconductor layer 21 between the photoelectric conversion region 22B and the insulator (isolation insulating films 43 and 33), adjacent to the semiconductor layer 21 and the insulator (isolation insulating films 43 and 33) of the photoelectric conversion region 22B.
  • the gate electrode 55 of this second embodiment also has a first width W1 along the vertical direction A2 which is wider than a second width W2 along the horizontal direction A1 .
  • the sidewall surface portion 21a of the semiconductor layer 21 adjacent to the side surface portion 55c1 of the gate electrode 55 has a silicon crystal orientation of the (100) plane.
  • the solid-state imaging device 1B according to the second embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • FIG. 21A is a diagram showing Modification 2-1 according to the second embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel.
  • FIG. 21B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a21-a21 cutting line in FIG. 21A.
  • FIG. 21C is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the b21-b21 cutting line in FIG. 21A.
  • an internal isolation barrier 38 is provided instead of the internal isolation barrier 37 shown in Figures 20A and 20B of the second embodiment described above.
  • the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R share one n-type floating diffusion region FD.
  • the internal separation barrier 38 extends in the Z direction and the Y direction in the photoelectric conversion region 22B, similar to the internal separation barrier 37 of the second embodiment described above.
  • the internal separation barrier 38 protrudes from one of the two separation regions (one and the other separation regions including the inter-element separation region 41 and the inter-pixel separation region 31) located on both sides of the photoelectric conversion region 22B in the Y direction in a plan view to the other separation region, and is integrated with the other separation region.
  • the internal separation barrier 38 is recessed from the first surface portion S1 side of the semiconductor layer 21 toward the second surface portion S2 side, and has a recess 38a that connects the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R.
  • the height of the internal separation barrier 38 of the second embodiment along the thickness direction (Z direction) of the semiconductor layer 21 is lowered by one step in the region of the recess 38a.
  • the recess 38a is provided, for example but not limited to, in the middle of the internal separation barrier 38 in the Y direction.
  • the internal isolation barrier 38 is mainly composed of an insulator including the isolation insulating film 33 in the region where the recess 38a is provided, and is mainly composed of an isolation insulating film 43 and an insulator including the isolation insulating film 33 in the region other than the recess 38a. Therefore, the recess 38a can be easily formed by selectively not forming a portion of the isolation insulating film 43.
  • the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R are physically separated by an internal separation barrier 38 and are connected to each other by a recess 38a of the internal separation barrier 38.
  • the p-type well region 23 of the first photoelectric conversion cell 26L and the p-type well region 23 of the second photoelectric conversion cell 26R are separated by the internal separation barrier 38 and are integrated by the recess 38a of the internal separation barrier 38.
  • the n-type floating diffusion region FD is provided in the p-type well region 23 in the recess 38a of the internal isolation barrier 38. This n-type floating diffusion region FD is shared by the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R.
  • each of the first and second photoelectric conversion cells 26L, 26R can independently accumulate signal charge up to the height of the potential barrier. Then, when the height of the potential barrier is exceeded, the signal charge flows from the photoelectric conversion unit 25L to the floating diffusion region FD in the first photoelectric conversion cell 26L, and the signal charge flows from the photoelectric conversion unit 25R to the floating diffusion region DF in the second photoelectric conversion cell 26R.
  • FIG. 22A is a diagram illustrating Modification 2-2 according to the second embodiment of the present technology, and is a plan view diagrammatically illustrating one configuration example of one pixel.
  • FIG. 22B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a22-a22 cutting line in FIG. 22A.
  • this modification 2-2 is the same as the above modification 2-1 in that the arrangement of the floating diffusion region is changed.
  • the n-type floating diffusion region FD shared by the two photoelectric conversion cells 26L and 26R is provided in the recess 38a of the internal isolation barrier 38.
  • an n-type floating diffusion region FD1 is provided in the first photoelectric conversion cell 26L, and an n-type floating diffusion region FD2 is provided in the second photoelectric conversion cell 26R.
  • the floating diffusion region FD1 of the first photoelectric conversion cell 26L and the floating diffusion region FD2 of the second photoelectric conversion cell 26R are provided on one of the two separation regions (upper side in FIG. 22A) located on opposite sides of the photoelectric conversion region 22B in the Y direction in a plan view, and are adjacent to each other on this one separation region side via the internal separation barrier 38.
  • the p-type well regions 23 of the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R are connected by the recess 38a of the internal isolation barrier 38. Therefore, in this modified example 2-2, the p-type well region 23 in the recess 38a of the internal isolation barrier 38 functions as an overflow path.
  • a first potential barrier can be formed in the well region 23 of the recess 38a.
  • the transfer transistor TR1 of the first photoelectric conversion cell 26L can form a second potential barrier higher than the first potential barrier when the transfer transistor TR1 does not transfer signal charges from the photoelectric conversion unit 25L to the floating diffusion region FD1.
  • the transfer transistor TR2 of the second photoelectric conversion cell 26R can form a second potential barrier higher than the first potential barrier when the transfer transistor TR2 does not transfer signal charges from the photoelectric conversion unit 25R to the floating diffusion region FD2.
  • the photoelectric conversion units 25L, 25R of the first and second photoelectric conversion cells 26L, 26R can independently accumulate signal charges up to the height of the first potential barrier. When the amount of accumulated signal charges exceeds the height of the first potential barrier, the signal charges flow from one of the photoelectric conversion units 25L, 25R of the first and second photoelectric conversion cells 26L, 26R to the other via the overflow path at the recess 38a of the internal separation barrier 38.
  • the internal separation barrier 38 of this modified example 2-2 protrudes from one of the two separation regions located on opposite sides of the photoelectric conversion region 22B in a plan view toward the other separation region, is integrated with the other separation region, and has a recess 38a that connects the first photoelectric conversion cell 26L and the second photoelectric conversion cell 26R.
  • FIG. 23A is a diagram illustrating Modification 2-3 according to the second embodiment of the present technology, and is a plan view diagrammatically illustrating one configuration example of one pixel.
  • FIG. 23B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a23-a23 cutting line in FIG. 23A.
  • FIG. 23C is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the b23-b23 cutting line in FIG. 23A.
  • the floating diffusion region FD1 of the first photoelectric conversion cell 26L and the floating diffusion region FD2 of the second photoelectric conversion cell 26R are provided on one of two isolation regions (one and the other isolation regions including the inter-element isolation region 41 and the inter-pixel isolation region 31) located on both sides of the photoelectric conversion region 22B in the Y direction, and are arranged adjacent to each other in the X direction on the one isolation region side via the internal isolation barrier 38.
  • the power supply contact region WC1 of the first photoelectric conversion cell 26L and the power supply contact region WC2 of the second photoelectric conversion cell 26R are provided on the other isolation region side of the two isolation regions (one and the other isolation regions including the inter-element isolation region 43 and the inter-pixel isolation region 33) located on both sides of the photoelectric conversion region 22B in the Y direction, and are arranged adjacent to each other in the X direction on the other isolation region side via the internal isolation barrier 38.
  • the recess 38a of the internal isolation barrier 38 is provided on the other of the two isolation regions (one and the other isolation regions including the inter-element isolation region 43 and the inter-pixel isolation region 33) located on both sides of the photoelectric conversion region 22B in the Y direction.
  • the power supply contact region WC1 of the first photoelectric conversion cell 26L is provided at the corner where the other of the two isolation regions (one and the other isolation regions including the inter-element isolation region 41 and the inter-pixel isolation region 31) located on both sides of the photoelectric conversion region 22B in the Y direction intersects with one of the two isolation regions (one and the other isolation regions including the inter-element isolation region 41 and the inter-pixel isolation region 31) located on both sides of the photoelectric conversion region 22B in the X direction.
  • the power supply contact region WC2 of the first photoelectric conversion cell 26R is provided at the corner where the other of the two isolation regions (one and the other isolation regions including the inter-element isolation region 41 and the inter-pixel isolation region 31) located on both sides of the photoelectric conversion region 22B in the Y direction intersects with the other isolation region 38 of the two isolation regions (one and the other isolation regions including the inter-element isolation region 41 and the inter-pixel isolation region 31) located on both sides of the photoelectric conversion region 22B in the X direction.
  • the floating diffusion regions FD1 and FD2 of this modification 2-3 are provided on one of the two isolation regions located on both sides of the photoelectric conversion region 22B in the Y direction, as in the above-mentioned modification 2-2, and are adjacent to each other in the X direction on this isolation region side via an internal isolation barrier.
  • FIG. 24B is a schematic cross-sectional view showing the cross-sectional structure taken along the a24-a24 cutting line in FIG. 24A.
  • the internal isolation barrier 39 of this modified example 2-4 protrudes from one of two isolation regions (one and the other isolation regions including the inter-element isolation region 41 and the inter-pixel isolation region 31) located on opposite sides in the Y direction across the photoelectric conversion region 22B in a plan view toward the other isolation region, and is spaced apart from the other isolation region.
  • the area between this internal isolation barrier 39 and the other isolation region forms an overflow path.
  • FIG. 25 is a diagram showing Modification 2-5 according to the second embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel. As shown in FIG. 25, in this modified example 2-5, in the above-mentioned modified example 2-3, one floating diffusion region FD shared by two photoelectric conversion cells 26L and 26R is provided in a recess 38a of the internal isolation barrier 38.
  • FIG. 26A is a diagram illustrating Modification 2-6 according to the second embodiment of the present technology, and is a plan view diagrammatically illustrating one configuration example of one pixel.
  • FIG. 26B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a26-a26 cutting line in FIG. 26A.
  • a transfer transistor TR1 is provided on the internal isolation barrier 37 side of the first photoelectric conversion cell 26L, and a transfer transistor TR2 is also provided on the internal isolation barrier 37 side of the second photoelectric conversion cell 26R.
  • the transfer transistor TR1 located on the internal isolation barrier 37 side of the first photoelectric conversion cell 26L also has a gate electrode 55 extending in the thickness direction (Z direction) of the semiconductor layer 21 between the photoelectric conversion region 22B and the insulator (isolation insulating films 43 and 33), adjacent to the semiconductor layer 21 and the insulator (isolation insulating films 43 and 33) of the photoelectric conversion region 22B.
  • the gate electrode 55 of the transfer transistor TR1 located on the side of the internal isolation barrier 37 of this first photoelectric conversion cell 26L also has a first width W1 along the vertical direction A2 in a planar view that is wider than a second width W2 along the horizontal direction A1 , and crosses the interface portion Lp in a planar view.
  • the transfer transistor TR2 located on the internal isolation barrier 37 side of the second photoelectric conversion cell 26R also has a gate electrode 55 extending in the thickness direction (Z direction) of the semiconductor layer 21 between the photoelectric conversion region 22B and the insulator (isolation insulating films 43 and 33) and adjacent to the semiconductor layer 21 and the insulator (isolation insulating films 43 and 33) of the photoelectric conversion region 22B.
  • the gate electrode 55 of the transfer transistor TR2 located on the side of the internal isolation barrier 37 of this second photoelectric conversion cell 26R also has a first width W1 along the vertical direction A2 in a planar view that is wider than a second width W2 along the horizontal direction A1 , and crosses the interface portion Lp in a planar view.
  • two transfer transistors TR1 are provided in the photoelectric conversion cell 26L, and two transfer transistors TR2 are provided in the photoelectric conversion cell 26R, so that the transfer efficiency of the signal charges photoelectrically converted in the photoelectric conversion units 25L and 25R of the two photoelectric conversion cells 26L and 26R to the floating diffusion region FD can be improved.
  • FIG. 27A is a diagram illustrating Modification 2-7 according to the second embodiment of the present technology, and is a plan view diagrammatically illustrating one configuration example of one pixel.
  • FIG. 27B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a27-a27 cutting line in FIG. 27A.
  • this modification 2-7 is the same as the above-mentioned modification 2-6 in that the gate electrode 55 of the transfer transistor TR1 located on the internal isolation barrier 37 side of the first photoelectric conversion cell 26L and the gate electrode 55 of the transfer transistor TR2 located on the internal isolation barrier 37 side of the second photoelectric conversion cell 26R are shared.
  • This modified example 2-7 also provides the same effects as the modified example 2-6 described above.
  • FIG. 28 is a diagram showing Modification 2-8 according to the second embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel.
  • a transfer transistor TR1 is provided on the internal isolation barrier 38 side of the first photoelectric conversion cell 26L, and a transfer transistor TR2 is also provided on the internal isolation barrier 38 side of the second photoelectric conversion cell 26R.
  • the power supply contact region WC2 of the second photoelectric conversion cell 26R is disposed between the two transfer transistors TR2 on the other isolation region side (lower side in FIG. 28A) of the two isolation regions located on both sides of the photoelectric conversion region 22B in the Y direction in a plan view.
  • This modified example 2-8 also provides the same effects as the modified example 2-6 described above.
  • FIG. 29 is a diagram showing Modification 2-9 according to the second embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel.
  • a transfer transistor TR1 is provided on the internal isolation barrier 38 side of the first photoelectric conversion cell 26L, and a transfer transistor TR2 is also provided on the internal isolation barrier 38 side of the second photoelectric conversion cell 26R.
  • This modified example 2-9 also provides the same effects as the modified example 2-6 described above.
  • FIG. 30 is a diagram showing Modification 2-10 according to the second embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel.
  • the gate electrodes 55 of the transfer transistors TR1 and TR2 are each formed into an L-shape in plan view.
  • This modified example 2-10 also provides the same effects as the modified example 2-2 described above.
  • FIG. 31 is a diagram showing Modification 2-11 according to the second embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel.
  • the gate electrodes 55 of the transfer transistors TR1 and TR2 are each formed into a C-shape in plan view.
  • This modification 2-1 also provides the same effects as the modification 2-3 described above.
  • FIG. 32A is a plan view illustrating a schematic configuration example of one pixel in a solid-state imaging device according to a third embodiment of the present technology.
  • FIG. 32B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a32-a32 cutting line in FIG. 32A.
  • the solid-state imaging device 1C according to the third embodiment of the present technology is basically configured similarly to the solid-state imaging device 1B according to the second embodiment described above, with the following differences.
  • a solid-state imaging device 1C according to the third embodiment of the present technology has horizontal transfer transistors TRL1 and TRL2 instead of the vertical transfer transistors TR1 and TR2 shown in Figures 20B and 20C of the second embodiment described above.
  • the other configurations are generally similar to those of the second embodiment described above.
  • the transfer transistor TRL1 is provided on the edge side of the first photoelectric conversion cell 26L opposite to the internal isolation barrier 37.
  • the transfer transistor TRL1 is provided on the edge part on the first photoelectric conversion cell 26L side of both sides in the X direction of the photoelectric conversion region 22B.
  • the transfer transistor TRL2 is provided on the edge side opposite to the internal isolation barrier 37 side of the second photoelectric conversion cell 26R.
  • the transfer transistor TRL2 is provided on the edge part on the second photoelectric conversion cell 26R side of both sides in the X direction of the photoelectric conversion region 22B. That is, the transfer transistors TRL1 and TRL2 are disposed at positions spaced apart from the internal isolation barrier 37 in the X direction and facing each other across the internal isolation barrier 37 and the two photoelectric conversion cells 26L and 26R.
  • Each of the transfer transistors TRL1 and TRL2 has a gate electrode 58 provided on the outside of the first surface portion S1 of the semiconductor layer 21 across the semiconductor layer 21 and the isolation region (inter-element isolation region 41) in a planar view.
  • each of the transfer transistors TRL1 and TRL2 has a gate electrode 58 provided on the outside of the first surface portion S1 of the semiconductor layer 21 across the semiconductor layer 21 and the insulator (isolation insulating film 43) in a planar view.
  • the isolation region includes the inter-element isolation insulating film 43 as an insulator.
  • Each of the transfer transistors TRL1 and TRL2 further has a gate insulating film 52 interposed between the gate electrode 58 and the semiconductor layer 21.
  • Each of the transfer transistors TRL1 and TRL2 further has a p-type well region 23 that functions as a channel formation portion where a channel is formed, and an n-type floating diffusion region (FD1, FD2) and an n-type semiconductor region 24 that function as a source region and a drain region.
  • Each of the transfer transistors TRL1 and TRL2 is configured with a planar structure in which the gate electrode 58 extends in a secondary phenomenon outside the first surface portion S1 of the semiconductor layer 21.
  • the gate electrode 58 is provided on the outside of the first surface portion S1 of the semiconductor layer 21, spanning the semiconductor layer 21 and the isolation region (inter-element isolation region 41) in a planar view. That is, a portion of the gate electrode 58 overlaps with the isolation region (inter-element isolation region 41).
  • Such a gate electrode 58 can be formed in the manufacturing process of the solid-state imaging device by depositing, for example, a polycrystalline silicon film as a gate electrode material on the first surface portion S1 side of the semiconductor layer 21, and then selectively etching and patterning this polycrystalline silicon film.
  • the polycrystalline silicon film is etched on the isolation region (inter-element isolation region 41) so that the gate electrode 58 remains across the semiconductor layer 21 and the isolation region (inter-element isolation region 41), in other words, so that a portion of the gate electrode 58 covers the isolation region (inter-element isolation region 41), thereby reducing etching damage to the semiconductor layer 21. That is, by providing the gate electrode 58 across the semiconductor layer 21 and the isolation region (inter-element isolation region 41) in a plan view outside the first surface portion S1 of the semiconductor layer 21, etching damage to the semiconductor layer 21 can be reduced. Since this etching damage affects the transistor characteristics, reducing the etching damage can improve the manufacturing yield of the solid-state imaging device 1C and the performance of the solid-state imaging device 1C.
  • the gate electrode 58 is separated from the isolation region (inter-element isolation region 41) as in the conventional case, the distance between the isolation region (inter-element isolation region 41) and the gate electrode 58 varies, which makes it easier for the signal charge transfer characteristics to vary for each photoelectric conversion region 22B (pixel 3) and each photoelectric conversion cell (26L, 26R).
  • the gate electrode 58 is provided on the outside of the first surface portion S1 of the semiconductor layer 21, spanning the semiconductor layer 21 and the isolation region (inter-element isolation region 41) in a planar view.
  • This variation in the transfer characteristics of the signal charge affects the performance and manufacturing yield of the solid-state imaging device 1C, so by reducing the variation in the transfer characteristics of the signal charge, it is possible to improve the manufacturing yield of the solid-state imaging device 1C and improve the performance of the solid-state imaging device 1C.
  • the gate electrode 58 is described as being provided on the outside of the first surface portion S1 of the semiconductor layer 21 across the semiconductor layer 21 and the isolation region (inter-element isolation region 41) in a planar view.
  • the gate electrode 58 is provided on the outside of the first surface portion S1 of the semiconductor layer 21 across the semiconductor layer 21 and the isolation region (inter-pixel region 31) in a planar view.
  • FIG. 33A is a diagram showing Modification 3-1 according to the third embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel.
  • FIG. 33B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a33-a33 cutting line in FIG. 33A.
  • this modification 3-1 is the modification 2-1 shown in Figures 21A and 21B above, in which the transfer transistors TR1 and TR2 having a vertical structure are replaced with the transfer transistors TRL1 and TRL2 having a horizontal structure of the third embodiment described above.
  • FIG. 34A is a diagram showing Modification 3-2 according to the third embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel.
  • FIG. 34B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a34-a34 cutting line in FIG. 34A.
  • this modification 3-2 is the modification 2-2 shown in Figures 22A and 22B above, in which the transfer transistors TR1 and TR2 with a vertical structure are replaced with the transfer transistors TRL1 and TRL2 with a horizontal structure of the third embodiment described above.
  • each of the transfer transistor TRL1 and the transfer transistor TRL2 has a gate electrode 58 provided across the semiconductor layer 21 and the isolation region (inter-element isolation region 41) in a planar view outside the first surface portion S1 of the semiconductor layer 21.
  • each of the transfer transistor TRL1 and the transfer transistor TRL2 has a gate electrode 58 provided across the semiconductor layer 21 and the insulator (isolation insulating film 43) in a planar view outside the first surface portion S1 of the semiconductor layer 21. Therefore, in this modified example 3-2 as well, the same effects as those in the above-described third embodiment can be obtained.
  • FIG. 35A is a diagram showing Modification 3-3 according to the third embodiment of the present technology, and is a plan view diagrammatically showing one configuration example of one pixel.
  • FIG. 35B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a35-a35 cutting line in FIG. 35A.
  • this modification 3-3 is a modification 2-3 shown in Figures 23A and 23B above, in which the transfer transistors TR1 and TR2 with a vertical structure are replaced with the transfer transistors TRL1 and TRL2 with a horizontal structure of the third embodiment described above.
  • each of the transfer transistor TRL1 and the transfer transistor TRL2 has a gate electrode 58 provided across the semiconductor layer 21 and the isolation region (inter-element isolation region 41) in a planar view outside the first surface portion S1 of the semiconductor layer 21.
  • each of the transfer transistor TRL1 and the transfer transistor TRL2 has a gate electrode 58 provided across the semiconductor layer 21 and the insulator (isolation insulating film 43) in a planar view outside the first surface portion S1 of the semiconductor layer 21. Therefore, in this modified example 3-3, the same effects as those in the above-described third embodiment can be obtained.
  • a gate electrode 58 is provided in a region where the inter-element isolation region 41 and the inter-pixel isolation region 31 overlap in a planar view, as an isolation region.
  • the present technology is not limited to the above-described third embodiment.
  • a gate electrode 58 may be provided across this inter-pixel isolation region 31 and the semiconductor layer 21.
  • a gate electrode 58 may be provided across this inter-element isolation region 41 and the semiconductor layer 21.
  • FIG. 36A is a plan view illustrating one pixel in a solid-state imaging device according to a fourth embodiment of the present technology.
  • FIG. 36B is a longitudinal sectional view that typically shows a longitudinal sectional structure taken along the a36-a36 cutting line in FIG. 36A.
  • layers above the element isolation region 41 are omitted for ease of viewing.
  • the solid-state imaging device 1D of the fourth embodiment of the present technology is basically configured in the same manner as the solid-state imaging device 1A of the first embodiment described above, with the following differences in configuration. That is, as shown in Figures 36A and 36B, the solid-state imaging device 1D according to the fourth embodiment further includes a semiconductor layer 81 provided on the first surface portion S1 side of the semiconductor layer 21 with an insulating layer 71 interposed therebetween, and an insulating layer 91 provided on the opposite side of the semiconductor layer 81 from the insulating layer 71 side.
  • the pixel transistor Q included in the pixel circuit 15 is provided in the semiconductor layer 81.
  • an amplification transistor AMP is illustrated as an example of the pixel transistor Q.
  • each of the photoelectric conversion unit 25, the transfer transistor TR (see Figure 5A), and the floating diffusion region FD is provided in the semiconductor layer 21.
  • the semiconductor layer 21 corresponds to a specific example of the "first semiconductor layer” of the present technology
  • the semiconductor layer 81 corresponds to a specific example of the "second semiconductor layer” of the present technology.
  • the solid-state imaging device 1D further includes a conductive path 95 that electrically connects the floating diffusion region FD provided in the semiconductor layer 21 and the amplification transistor AMP provided in the semiconductor layer 81.
  • the conductive path 95 includes a through contact electrode 92 that extends from the insulating layer 91 to the floating diffusion region FD in the stacking direction (Z direction) of the semiconductor layer 21 and the semiconductor layer 81 and is connected to the floating diffusion region FD, a contact electrode 93 that is embedded in the insulating layer 91 and is connected to the gate electrode 55 of the amplification transistor AMP, and a wiring 94 that is provided on the side of the insulating layer 91 opposite the semiconductor layer 81 side and is electrically and mechanically connected to each of the through contact electrode 92 and the contact electrode 93.
  • the wiring 94 may be, for example, a metal film such as aluminum (Al) or copper (Cu), or an alloy film mainly containing Al or Cu.
  • the insulating layer 91 may be, for example, a silicon oxide film.
  • the insulating layer 71 includes, for example, two insulating films 72 and 75. As the two insulating films 72 and 75, for example, a silicon oxide film can be used. A Si substrate, a SiGe substrate, an InGaAs substrate, or the like can be used as the semiconductor layer 81. In the eighth embodiment, although not limited thereto, a p-type semiconductor substrate made of single crystal silicon, for example, is used as the semiconductor layer 21.
  • the through contact electrode 92 is electrically insulated and separated from the semiconductor layer 81.
  • a high melting point metal film such as titanium (Ti) or tungsten (W) can be used.
  • the solid-state imaging device 1D according to the fourth embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment described above.
  • this technology can also be applied to a two-stage stacked solid-state imaging device 1D in which two semiconductor layers 21 and 81 are stacked in two stages.
  • this technology can also be applied to a multi-layer stacked solid-state imaging device in which three or more semiconductor layers are stacked in multiple stages.
  • FIG. 37 is an exploded view illustrating a schematic configuration example of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 38 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit in a solid-state imaging device according to the fifth embodiment of the present technology. As shown in FIG.
  • a solid-state imaging device 1E includes three bases (a first base (first substrate) 210, a second base (second substrate) 220, and a third base (third substrate) 230).
  • This solid-state imaging device 1E has a three-dimensional structure in which the three bases (the first base 210, the second base 220, and the third base 230) are stacked.
  • the first base 210, the second base 220, and the third base 230 are stacked in this order.
  • the first base 210 has a plurality of sensor pixels 212 that perform photoelectric conversion in a semiconductor layer 211.
  • the semiconductor layer 211 corresponds to a specific example of a "first semiconductor layer” of the present technology (technology related to the present disclosure).
  • the plurality of sensor pixels 212 are arranged in a matrix in a pixel region 213 of the first base 210.
  • the second base 220 has, in a semiconductor layer 221, pixel circuits (readout circuits) 222 that output pixel signals based on charges output from the sensor pixels 212, one for each of the four sensor pixels 212.
  • the semiconductor layer 221 corresponds to a specific example of a "second semiconductor layer" of the present technology.
  • the second base 220 has a plurality of pixel driving lines 223 extending in the row direction and a plurality of vertical signal lines 224 extending in the column direction.
  • the third base 230 has a logic circuit 232 for processing pixel signals in a semiconductor layer 231.
  • the logic circuit 232 has, for example, a vertical drive circuit 233, a column signal processing circuit 234, a horizontal drive circuit 235, and a system control circuit 236.
  • the logic circuit 232 (specifically, the horizontal drive circuit) outputs an output voltage Vout for each sensor pixel 212 to the outside.
  • a low-resistance region made of silicide formed by using a salicide (self-aligned silicide) process such as CoSi2 or NiSi may be formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • the vertical drive circuit 233 sequentially selects a plurality of sensor pixels 212 by row.
  • the horizontal drive circuit 235 for example, sequentially outputs the pixel data held in the column signal processing circuit 234 to the outside.
  • FIG. 38 shows an example of a sensor pixel 212 and a pixel circuit 222.
  • this fourth embodiment as shown in FIG. 38, a case will be described in which four sensor pixels 212 share one pixel circuit 222.
  • “shared” refers to the outputs of the four sensor pixels 212 being input to a common pixel circuit 222.
  • Each sensor pixel 212 has components in common.
  • an identification number (1, 2, 3, 4) is added to the end of the reference number of the component of each sensor pixel 212.
  • an identification number is added to the end of the reference number of the component of each sensor pixel 212, but when it is not necessary to distinguish the components of each sensor pixel 212 from one another, the identification number at the end of the reference number of the component of each sensor pixel 212 is omitted.
  • Each sensor pixel 212 has, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion region FD as a charge holding section that temporarily holds the signal charge output from the photodiode PD via the transfer transistor TR.
  • the photodiode PD corresponds to a specific example of the photoelectric conversion unit 25 shown in the first to fourth embodiments described above.
  • the photodiode PD performs photoelectric conversion to generate charges according to the amount of received light.
  • the cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and the anode of the photodiode PD is electrically connected to a reference potential line (e.g., ground).
  • the drain of the transfer transistor TR is electrically connected to the floating diffusion region FD, and the gate of the transfer transistor TR is electrically connected to the pixel drive line 223.
  • the logic circuit 232 is, for example, a complementary MOS (CMOS) circuit, as in the first embodiment described above.
  • CMOS complementary MOS
  • the floating diffusion regions FD of the sensor pixels 212 sharing one pixel circuit 222 are electrically connected to each other and to the input terminal of the common pixel circuit 222.
  • the pixel circuit 222 has, for example, a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP.
  • the selection transistor SEL may be omitted as necessary.
  • the source of the reset transistor RST (the input terminal of the pixel circuit 222) is electrically connected to the floating diffusion region FD, and the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the amplification transistor AMP.
  • the gate of the reset transistor RST is electrically connected to the pixel drive line 223 (see FIG. 37).
  • the source of the amplification transistor AMP is electrically connected to the drain of the selection transistor SEL, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the source of the selection transistor SEL (the output terminal of the pixel circuit 322) is electrically connected to the vertical signal line 224, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 223 (see FIG. 37).
  • the transfer transistor TR When the transfer transistor TR is turned on, it transfers the charge of the photodiode PD to the floating diffusion region FD.
  • the reset transistor RST resets the potential of the floating diffusion region FD to a predetermined potential.
  • the reset transistor RST When the reset transistor RST is turned on, it resets the potential of the floating diffusion region FD to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 122.
  • the amplification transistor AMP generates a pixel signal having a voltage corresponding to the level of the charge held in the floating diffusion region FD.
  • the amplification transistor AMP constitutes a source follower type amplifier and outputs a pixel signal having a voltage corresponding to the level of the charge generated in the photodiode PD.
  • the amplification transistor AMP When the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the column signal processing circuit 234 via the vertical signal line 224.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are, for example, CMOS transistors.
  • the floating diffusion region FD provided in the semiconductor layer 211 of the first substrate 210 and the gate electrode 56 of the amplification transistor AMP provided in the semiconductor layer 221 of the second substrate 220 different from the first substrate 210 are electrically connected via a conductive path 95.
  • the transfer transistor TR of this fifth embodiment can be the transfer transistor TR described in the above-mentioned embodiments (first to third embodiments) and their modified examples.
  • this technology can also be applied to a solid-state imaging device 1E having a three-dimensional structure in which three substrates (first substrate 210, second substrate 220, and third substrate 230) are stacked.
  • the present technology can be applied to various electronic devices, such as imaging devices such as digital still cameras and digital video cameras, mobile phones with imaging functions, or other devices with imaging functions.
  • FIG. 39 is a diagram showing the schematic configuration of an electronic device (e.g., a camera) according to a sixth embodiment of the present technology.
  • an electronic device e.g., a camera
  • the optical lens 302 focuses image light (incident light 306) from the subject on the imaging surface of the solid-state imaging device 301. This causes signal charge to accumulate in the solid-state imaging device 301 for a certain period of time.
  • the shutter device 303 controls the light irradiation period and light blocking period for the solid-state imaging device 301.
  • the drive circuit 304 supplies a drive signal that controls the transfer operation of the solid-state imaging device 301 and the shutter operation of the shutter device 303.
  • the drive signal (timing signal) supplied from the drive circuit 304 transfers charge in the solid-state imaging device 301.
  • the signal processing circuit 305 performs various signal processing on the signal (pixel signal (image signal)) output from the solid-state imaging device 301.
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • This configuration improves the performance of the solid-state imaging device 301, thereby improving the image quality performance of the electronic device 300 of the sixth embodiment.
  • the electronic device 300 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • it may be applied to an imaging device such as a camera module for mobile devices such as mobile phones and tablet terminals.
  • this technology can be applied to all light detection devices, including not only the solid-state imaging devices that serve as image sensors described above, but also distance measurement sensors known as ToF (Time of Flight) sensors that measure distance.
  • Distance measurement sensors emit light toward an object, detect the light that is reflected back from the surface of the object, and calculate the distance to the object based on the flight time from when the light is emitted to when the reflected light is received.
  • the pixel transistors described above can also be used in these distance measurement sensors.
  • FIG. 40 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate the control target values of the driving force generating device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output a control command to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including avoiding or mitigating vehicle collisions, following based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
  • the microcomputer 12051 can also output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 41 is a diagram showing an example of the installation position of the imaging unit 12031.
  • a vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the top of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 41 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or avoidance steering via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the image captured by the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the image captured by the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the above-mentioned multiple electronic control units and imaging unit 12031.
  • the solid-state imaging devices of the above-mentioned first to fifth embodiments can be applied to the above-mentioned multiple electronic control units and imaging unit 12031.
  • the technology according to the present disclosure (the present technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 42 is a diagram showing an example of the general configuration of an endoscopic surgery system to which the technology disclosed herein (the present technology) can be applied.
  • an operator (doctor) 11131 is shown using an endoscopic surgery system 11000 to perform surgery on a patient 11132 on a patient bed 11133.
  • the endoscopic surgery system 11000 is composed of an endoscope 11100, other surgical tools 11110 such as an insufflation tube 11111 and an energy treatment tool 11112, a support arm device 11120 that supports the endoscope 11100, and a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 is composed of a lens barrel 11101, the tip of which is inserted into the body cavity of the patient 11132 at a predetermined length, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 is configured as a so-called rigid scope having a rigid lens barrel 11101, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible lens barrel.
  • the tip of the tube 11101 has an opening into which an objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the tube by a light guide extending inside the tube 11101, and is irradiated via the objective lens towards an object to be observed inside the body cavity of the patient 11132.
  • the endoscope 11100 may be a direct-viewing endoscope, an oblique-viewing endoscope, or a side-viewing endoscope.
  • An optical system and an image sensor are provided inside the camera head 11102, and the reflected light (observation light) from the object of observation is focused on the image sensor by the optical system.
  • the image sensor converts the observation light photoelectrically to generate an electrical signal corresponding to the observation light, i.e., an image signal corresponding to the observed image.
  • the image signal is sent to the camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the overall operation of the endoscope 11100 and the display device 11202. Furthermore, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), in order to display an image based on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 under the control of the CCU 11201, displays an image based on the image signal that has been subjected to image processing by the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode) and supplies irradiation light to the endoscope 11100 when photographing the surgical site, etc.
  • a light source such as an LED (Light Emitting Diode) and supplies irradiation light to the endoscope 11100 when photographing the surgical site, etc.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • a user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) of the endoscope 11100.
  • the treatment tool control device 11205 controls the operation of the energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, etc.
  • the insufflation device 11206 sends gas into the body cavity of the patient 11132 via the insufflation tube 11111 to inflate the body cavity in order to ensure a clear field of view for the endoscope 11100 and to ensure a working space for the surgeon.
  • the recorder 11207 is a device capable of recording various types of information related to the surgery.
  • the printer 11208 is a device capable of printing various types of information related to the surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies irradiation light to the endoscope 11100 when photographing the surgical site can be composed of a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • the white light source is composed of a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so that the white balance of the captured image can be adjusted in the light source device 11203.
  • the light source device 11203 may be controlled to change the intensity of the light it outputs at predetermined time intervals.
  • the image sensor of the camera head 11102 may be controlled to acquire images in a time-division manner in synchronization with the timing of the change in the light intensity, and the images may be synthesized to generate an image with a high dynamic range that is free of so-called blackout and whiteout.
  • the light source device 11203 may be configured to supply light of a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependency of light absorption in body tissue, a narrow band of light is irradiated compared to the light irradiated during normal observation (i.e., white light), and a specific tissue such as blood vessels on the surface of the mucosa is photographed with high contrast, so-called narrow band imaging is performed.
  • fluorescent observation may be performed in which an image is obtained by fluorescence generated by irradiating excitation light.
  • excitation light is irradiated to the body tissue and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and excitation light corresponding to the fluorescent wavelength of the reagent is irradiated to the body tissue to obtain a fluorescent image.
  • the light source device 11203 may be configured to supply narrow band light and/or excitation light corresponding to such special light observation.
  • FIG. 43 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 42.
  • the camera head 11102 has a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are connected to each other via a transmission cable 11400 so that they can communicate with each other.
  • the lens unit 11401 is an optical system provided at the connection with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is composed of a combination of multiple lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an imaging element.
  • the imaging element constituting the imaging unit 11402 may be one (so-called single-plate type) or multiple (so-called multi-plate type).
  • each imaging element may generate an image signal corresponding to each of RGB, and a color image may be obtained by combining these.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for acquiring image signals for the right eye and the left eye corresponding to 3D (dimensional) display. By performing 3D display, the surgeon 11131 can more accurately grasp the depth of the biological tissue in the surgical site.
  • 3D dimensional
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101, immediately after the objective lens.
  • the driving unit 11403 is composed of an actuator, and moves the zoom lens and focus lens of the lens unit 11401 a predetermined distance along the optical axis under the control of the camera head control unit 11405. This allows the magnification and focus of the image captured by the imaging unit 11402 to be adjusted appropriately.
  • the communication unit 11404 is configured with a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 also receives control signals for controlling the operation of the camera head 11102 from the CCU 11201, and supplies them to the camera head control unit 11405.
  • the control signals include information on the imaging conditions, such as information specifying the frame rate of the captured image, information specifying the exposure value during imaging, and/or information specifying the magnification and focus of the captured image.
  • the above-mentioned frame rate, exposure value, magnification, focus, and other imaging conditions may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the operation of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured with a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 also transmits to the camera head 11102 a control signal for controlling the operation of the camera head 11102.
  • the image signal and the control signal can be transmitted by electrical communication, optical communication, etc.
  • the control unit 11413 performs various controls related to the imaging of the surgical site, etc. by the endoscope 11100, and the display of the captured images obtained by imaging the surgical site, etc. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • the control unit 11413 also causes the display device 11202 to display the captured image showing the surgical site, etc., based on the image signal that has been image-processed by the image processing unit 11412. At this time, the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 can recognize surgical tools such as forceps, specific body parts, bleeding, mist generated when the energy treatment tool 11112 is used, etc., by detecting the shape and color of the edges of objects included in the captured image. When the control unit 11413 causes the display device 11202 to display the captured image, it may use the recognition result to superimpose various types of surgical support information on the image of the surgical site. By superimposing the surgical support information and presenting it to the surgeon 11131, the burden on the surgeon 11131 can be reduced and the surgeon 11131 can proceed with the surgery reliably.
  • various image recognition techniques such as forceps, specific body parts, bleeding, mist generated when the energy treatment tool 11112 is used, etc.
  • communication is performed wired using a transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may also be performed wirelessly.
  • the technology disclosed herein can be applied to, for example, the CCU 11201 and the imaging unit 11402 of the camera head 11102.
  • the solid-state imaging devices of the first to fifth embodiments described above can be applied to the CCU 11201 and the imaging unit 10402.
  • the performance of the CCU 11201 and the imaging unit 10402 can be improved.
  • the present technology may be configured as follows. (1) a semiconductor layer having a first surface portion and a second surface portion positioned opposite to each other in one direction; an insulator provided on the first surface side of the semiconductor layer; a photoelectric conversion unit that photoelectrically converts light incident from a second surface side of the semiconductor layer into a signal charge; a charge retaining portion provided on the first surface side of the semiconductor layer; a transfer transistor that transfers the signal charge photoelectrically converted by the photoelectric conversion unit to the charge storage unit; Equipped with The transfer transistor has a gate electrode adjacent to each of the semiconductor layer and the insulator, and extends in the one direction.
  • the insulator includes a first isolation insulating film provided in a shallow groove portion recessed from the first surface portion of the semiconductor layer toward the second surface portion, and a second isolation insulating film provided in a recessed portion extending from the first isolation insulating film toward the second surface portion of the semiconductor layer.
  • the insulator includes an isolation insulating film provided in a recessed portion extending from the first surface side to the second surface side of the semiconductor layer.
  • the semiconductor layer is a first semiconductor layer, a second semiconductor layer provided so as to overlap the semiconductor layer in the one direction; a pixel circuit that reads out the signal charge held in the charge holding unit and outputs a pixel signal based on the read-out signal charge; Further comprising: The photodetector according to any one of (1) to (11), wherein a pixel transistor included in the pixel circuit is provided in the second semiconductor layer.
  • a semiconductor layer having a first surface portion and a second surface portion positioned opposite to each other in one direction; a photoelectric conversion region provided in the semiconductor layer and partitioned by a separation region extending in the one direction; Equipped with The photoelectric conversion region is an internal separation barrier extending in said one direction; a first photoelectric conversion cell and a second photoelectric conversion cell arranged adjacent to each other with the internal isolation barrier interposed therebetween in a direction intersecting the one direction,
  • Each of the first and second photoelectric conversion cells has a photoelectric conversion unit and a charge holding unit that holds a signal charge photoelectrically converted by the photoelectric conversion unit, the internal separation barrier protrudes from one of the two separation regions located on opposite sides of the photoelectric conversion region in a plan view toward the other separation region, The charge holding portions of the first and second photoelectric conversion cells are adjacent to each other on one of the isolation regions via the internal isolation barrier.
  • each of the first and second photoelectric conversion cells further includes a transfer transistor that transfers a signal charge photoelectrically converted by the photoelectric conversion unit to the charge storage unit, The photodetector according to claim 14, wherein the transfer transistor has a gate electrode adjacent to each of the semiconductor layer of the photoelectric conversion region and the isolation region and extending in the one direction.
  • a semiconductor layer having a first surface portion and a second surface portion positioned opposite to each other in one direction; an isolation region extending from the first surface portion of the semiconductor layer toward the second surface portion; a transfer transistor provided on the first surface side of the semiconductor layer and configured to transfer the signal charge photoelectrically converted by the photoelectric conversion unit to a charge storage unit; Equipped with the transfer transistor has a gate electrode provided on an outer side of a first surface portion of the semiconductor layer, the gate electrode being arranged across the semiconductor layer and the isolation region in a plan view.
  • the isolation region includes an insulator.

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Abstract

光検出装置の性能向上を図る。検出装置は、一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、上記半導体層の上記第１の面部側に設けられた絶縁体と、上記半導体層の第２の面部側から入射した光を信号電荷に光電変換する光電変換部と、上記半導体層の上記第１の面部側に設けられた電荷保持部と、上記光電変換部で光電変換された信号電荷を上記電荷保持部に転送する転送トランジスタと、を備えている。そして、上記転送トランジスタは、上記半導体層及び上記絶縁体の各々と互いに隣り合って上記一方向に延伸するゲート電極を有する。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、転送トランジスタを有する光検出装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　固体撮像装置や測距装置などの光検出装置は、光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタを画素毎に備えている。特許文献１には、半導体基板（半導体層）の掘り込み部にゲート絶縁膜を介在してゲート電極の一部（転送ゲート部）が設けられた縦型構造（バーチカル構造）の転送トランジスタが開示されている。
ＷＯ２０１９／０８２５４６号
　ところで、縦型構造の転送トランジスタは、横型構造（プレーナ構造）の転送トランジスタと比較して信号電荷の転送に有利とされる。
　しかしながら、従来の縦型構造の転送トランジスタは、ゲート電極の転送ゲート部の周囲全体がゲート絶縁膜を介在して半導体基板と隣り合っている。このため、ゲート電極の転送ゲート部の周囲全体に半導体基板との容量成分（寄生容量）が付加される。この容量成分が大きいと、転送トランジスタのゲート電極に印加される駆動パルスがなまるため、光電変換部から電荷保持部に信号電荷を転送する転送速度（画素駆動速度）が低下する。そして、転送速度の低下は、光検出装置の性能に影響するため、容量成分を無視できなくなる。
　本技術の目的は、光検出装置の性能向上を図ることが可能な技術を提供することにある。
　（１）本技術の一態様に係る光検出装置は、
　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　上記半導体層の上記第１の面部側に設けられた絶縁体と、
　上記半導体層の第２の面部側から入射した光を信号電荷に光電変換する光電変換部と、
　上記半導体層の上記第１の面部側に設けられた電荷保持部と、
　上記光電変換部で光電変換された信号電荷を上記電荷保持部に転送する転送トランジスタと、
　を備えている。
　そして、上記転送トランジスタは、上記半導体層及び上記絶縁体の各々と互いに隣り合って上記一方向に延伸するゲート電極を有する。
　（２）本技術の一態様に係る光検出装置は、
　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　上記半導体層に設けられ、かつ上記一方向に延伸する分離領域で区画された光電変換領域と、
　を備えている。
　そして、上記光電変換領域は、
　上記一方向に延伸する内部分離障壁と、
　上記一方向と交差する方向に、上記内部分離障壁を介して互いに隣り合って並ぶ第１光電変換セル及び第２光電変換セルを有し、
　上記第１及び第２光電変換セルの各々は、光電変換部と、上記光電変換部で光電変換された信号電荷を保持する電荷保持部と、を有する。
　そして、上記内部分離障壁は、平面視で上記光電変換領域を挟んで互いに反対側に位置する２つの上記分離領域のうちの一方の分離領域から他方の分離領域側に突出し、
　上記第１及び第２光電変換セルの各々の上記電荷保持部は、一方の上記分離領域側で上記内部分離障壁を介して互いに隣り合っている。
　（３）本技術の一態様に係る光検出装置は、
　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　上記半導体層の上記第１の面部から上記第２の面部側に向かって延伸する分離領域と、
　上記半導体層の上記第１の面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
　を備えている。
　そして、上記転送トランジスタは、上記半導体層の第１の面部の外側に平面視で上記半導体層と上記分離領域とに亘って設けられたゲート電極を有する。
　（４）本技術の他の態様に係る電子機器は、
　上記光検出装置と、
　被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、
　上記光検出装置から出力される信号に信号処理を行う信号処理回路と、
　を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る画素及び画素回路の一構成例を示す等価回路図である。 本技術の第１実施形態に係る固体撮像装置において、１つの画素の一構成例を模式的に示す平面図である。 図４Ａの一部を拡大した平面図である。 図４Ａのａ４－ａ４切断線に沿った縦断面構造を模式的に示す縦断面図である。 図５Ａの一部を拡大した平面図である。 図４Ａのｂ４－ｂ４切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る固体撮像装置の製造方法の工程を模式的に示す縦断面図である。 図７Ａに続く工程を模式的に示す縦断面図である。 図７Ｂに続く工程を模式的に示す縦断面図である。 図７Ｃに続く工程を模式的に示す縦断面図である。 図７Ｄに続く工程を模式的に示す縦断面図である。 本技術の第１実施形態に係る変形例１－１を示す図であって、１つの画素を模式的に示す平面図である。 図８Ａのａ８－ａ８切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る変形例１－２を示す図であって、１つの画素を模式的に示す平面図である。 図９Ａのａ９－ａ９切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る変形例１－３を示す図であって、１つの画素を模式的に示す平面図である。 図１０Ａのａ１０－ａ１０切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る変形例１－４を示す図であって、１つの画素を模式的に示す平面図である。 図１１Ａのａ１１－ａ１１切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る変形例１－５を示す図であって、１つの画素を模式的に示す平面図である。 図１２Ａのａ１２－ａ１２切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る変形例１－６を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第１実施形態に係る変形例１－７を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第１実施形態に係る変形例１－８を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第１実施形態に係る変形例１－９を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第１実施形態に係る変形例１－１０を示す図であって、１つの画素を模式的に示す平面図である。 図１７Ａのａ１７－ａ１７切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る変形例１－１１を示す図であって、１つの画素を模式的に示す平面図である。 図１７Ａのａ１７－ａ１７切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る変形例１－１２を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第１実施形態に係る変形例１－１３を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第２実施形態に係る固体撮像装置において、画素及び画素回路の一構成例を模式的に示す等価回路図である。 本技術の第２実施形態に係る固体撮像装置において、１つの画素の一構成例を模式的に示す平面図である。 図２０Ｂのａ２０－ａ２０切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る変形例２－１を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図２１Ａのａ２１－ａ２１切断線に沿った縦断面構造を模式的に示す縦断面図である。 図２１Ａのｂ２１－ｂ２１切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る変形例２－２を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図２２Ａのａ２２－ａ２２切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る変形例２－３を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図２３Ａのａ２３－ａ２３切断線に沿った縦断面構造を模式的に示す縦断面図である。 図２３Ａのｂ２３－ｂ２３切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る変形例２－４を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図２４Ａのａ２４－ａ２４切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る変形例２－５を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第２実施形態に係る変形例２－６を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図２６Ａのａ２６－ａ２６切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る変形例２－７を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図２７Ａのａ２７－ａ２７切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る変形例２－８を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第２実施形態に係る変形例２－９を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第２実施形態の変形例２－１０を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第２実施形態に係る変形例２－１１を示す図であって、１つの画素を模式的に示す平面図である。 本技術の第３実施形態に係る固体撮像装置において、１つの画素の一構成例を模式的に示す平面図である。 図３２Ａのａ３２－ａ３２切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第３実施形態に係る変形例３－１を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図３３Ａのａ３３－ａ３３切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第３実施形態に係る変形例３－２を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図３４Ａのａ３４－ａ３４切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第３実施形態に係る変形例３－３を示す図であって、１つの画素の一構成例を模式的に示す平面図である。 図３５Ａのａ３５－ａ３５切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第４実施形態に係る固体撮像装置において、１つの画素の一構成例を模式的に示す平面図である。 図３６Ａのａ３６－ａ３６切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第５実施形態に係る固体撮像装置の一構成例を模式的に示す分解図である。 本技術の第５実施形態に係る画素及び画素回路の一構成例を示す等価回路図である。 本技術の第６実施形態に係る電子機器の概略構成を示す図である。 本技術の第７実施形態に係る車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 本技術の第８実施形態に係る内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　なお、以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
　また、以下の実施形態では、Ｚ方向を本技術の「一方向」として説明する。
　また、以下の実施形態において、半導体層２１の厚さとは、Ｚ方向において互いに反対側に位置する第１の面部Ｓ１と第２の面部Ｓ２との離間距離であり、半導体層２１の厚さ方向とは、半導体層２１の厚さを表す方向である。
　また、以下の実施形態において、平面視とは、Ｚ方向（一方向）から半導体層２１を視た場合を指す。断面視とは、Ｚ方向（一方向）に沿う断面をＺ方向と直交する方向から視た場合を指す。
　〔第１実施形態〕
　この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されており、半導体チップ２を固体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（３０１）は、図３９に示すように、光学レンズ３０２を介して被写体からの像光（入射光３０６）を取り込み、撮像面上に結像された入射光３０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。
　ここで、半導体チップ２は、製造プロセスにおいて、後述の半導体層２１を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ａの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。したがって、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
　図１に示す画素アレイ部２Ａは、例えば、図３９に示す光学レンズ（光学系）３０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３（センサ画素）が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２と外部装置とを電気的に接続する入出力端子として機能である。
　＜ロジック回路＞
　半導体チップ２は、図２に示すロジック回路１３を備えている。図２に示すように、ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　図２に示す垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換部２５（図３参照）が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　図２に示すカラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　図２に示す水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　図２に示す出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　図２に示す制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素＞
　図３に示すように、複数の画素３の各々の画素３は、光電変換部２５と、この光電変換部２５で光電変換された信号電荷を保持（蓄積）する電荷保持部としての浮遊拡散領域（フローティングディフュージョン（Floating Diffusion）領域）ＦＤと、この光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、複数の画素３の各々の画素３は、図５Ａに示す半導体層２１の光電変換領域（光電変換セル）２２を更に備えている。そして、光電変換部２５、浮遊拡散領域ＦＤ及び転送トランジスタＴＲの各々は、図４Ａ及び図５Ａに示すように、光電変換領域２２に設けられている。
　（光電変換部）
　図３に示す光電変換部２５は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。また、光電変換部２５は、生成した信号電荷を一時的に保持（蓄積）する。
　光電変換部２５は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　（転送トランジスタ）
　図３に示す転送トランジスタＴＲは、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する。転送トランジスタＴＲは、ソース領域が光電変換部２５のカソード側と電気的に接続され、ドレイン領域が浮遊拡散領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、図２に示す画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
　（浮遊拡散領域）
　図３に示す浮遊拡散領域ＦＤは、光電変換部２５から転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　＜画素回路＞
　この第１実施形態に係る固体撮像装置１Ａ（半導体チップ２）は、図３に示す画素回路（読み出し回路）１５を備えている。画素回路１５は、図３に示すように、光電変換領域２２の浮遊拡散領域ＦＤと電気的に接続されている。
　この第１実施形態では、一例として１つの画素３に１つの画素回路１５を割り与えた回路構成としているが、この第１実施形態に限定されるものではない。例えば、１つの画素回路１５を複数の画素３で共有する回路構成としてもよい。具体的には、Ｘ方向及びＹ方向の各々の方向に２つずつ配置された２×２配置の４つの画素３を一単位とする１つの画素群（光電変換群）で１つの画素回路１５を共有する回路構成としてもよい。また、２つの画素３を一単位とする１つの画素群（光電変換群）で１つの画素回路１５を共有する回路構成としてもよい。また、４つ以上の画素３を一単位とする１つの画素群（光電変換群）で１つの画素回路１５を共有する回路構成としてもよい。
　図３に示す画素回路１５は、浮遊拡散領域ＦＤに保持された信号電荷を読み出し、読み出した信号電荷に基づく画素信号を出力する。換言すれば、画素回路１５は、光電変換部２５（フォトダイオードＰＤ）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。
　画素回路１５は、複数の画素トランジスタＱを備えている。この第１実施形態の画素回路１５は、これに限定されないが、画素トランジスタＱとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらの画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）と、上述の転送トランジスタＴＲとは、絶縁ゲート型の電界効果トランジスタとして、例えばゲート絶縁膜が酸化シリコン（ＳｉＯ２）膜からなるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　画素回路１５に含まれる画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）のうち、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴとは、主にスイッチング素子として機能する。そして、残りの増幅トランジスタＡＭＰは、主に増幅素子として機能する。
　図３に示すように、増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、浮遊拡散領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　図３に示すように、選択トランジスタＳＥＬは、ソースが垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、図２に示す画素駆動線１０のうちの選択トランジスタ駆動線と電気的に接続されている。
　図３に示すように、リセットトランジスタＲＳＴは、ソース領域が浮遊拡散領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、図２に示す画素駆動線１０のうちのリセットトランジスタ駆動線と電気的に接続されている。
　図３に示す転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部２５で生成された信号電荷を浮遊拡散領域ＦＤに転送する。
　図３に示すリセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、浮遊拡散領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。
　図３に示す選択トランジスタＳＥＬは、画素回路１５からの画素信号の出力タイミングを制御する。
　図３に示す増幅トランジスタＡＭＰは、画素信号として、浮遊拡散領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部２５で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、浮遊拡散領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　ここで、図３を参照して説明すれば、この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換部２５で生成された信号電荷が画素３の転送トランジスタＴＲを介して浮遊拡散領域ＦＤに保持（蓄積）される。そして、浮遊拡散領域ＦＤに保持された信号電荷が画素回路１５により読み出されて、画素回路１５の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、浮遊拡散領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、画素回路１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、浮遊拡散領域ＦＤに蓄積された信号電荷をリセットする。
　＜他の画素回路＞
　なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続される。
　また、リセットトランジスタＲＳＴと、浮遊拡散領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極との間に切替トランジスタを設けてもよい。切替トランジスタは、浮遊拡散領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　また、切替トランジスタは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、電荷保持部（浮遊拡散領域ＦＤ）のＦＤ容量Ｃ（浮遊拡散容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、電荷保持部のＦＤ容量Ｃが大きくなければ、電荷保持部で、光電変換部２４（フォトダイオードＰＤ）の電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際の電圧Ｖが大きくなりすぎないように（言い換えると、小さくなるように）、電荷保持部のＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、切替トランジスタをオンにしたときには、切替トランジスタ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、切替トランジスタをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、切替トランジスタのオン／オフを切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　≪固体撮像装置の具体的な構成≫
　次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４Ａから図６を用いて説明する。
　図４Ａから図６では、図面を見易くするため、後述する多層配線層の図示を省略している。また、図１は半導体チップ２の光入射面側を描いているが、図４Ａは半導体チップ２の光入射面側とは反対側（多層配線層側）から見た光電変換領域２２を描いている。
　図５Ａに示すように、半導体チップ２は、一方向としてのＺ方向（厚さ方向）において互いに反対側に位置する第１の面部Ｓ１及び第２の面部Ｓ２を有する半導体層２１と、この半導体層２１に設けられ、かつ半導体層２１の厚さ方向（Ｚ方向）に延伸する分離領域としての画素間分離領域３１と、この画素間分離領域３１で区画されて半導体層２１に設けられ、かつ半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２を含む光電変換領域２２と、を備えている。
　また、半導体チップ２は、図示を省略しているが、半導体層２１の第１の面部Ｓ１側に設けられた多層配線層を更に備えている。
　また、半導体チップ２は、半導体層２１の第２の面部Ｓ２側に、この第２の面部Ｓ２側から順次設けられた平坦化膜６１、光学フィルタ層６３及びレンズ層６４の各々を更に備えている。
　ここで、半導体層２１の第１の面部Ｓ１を主面部又は素子形成面部、第２の面部Ｓ２を裏面部と呼ぶこともある。そして、この第１実施形態に係る固体撮像装置１Ａは、半導体層２１の第２の面部Ｓ２側から入射した入射光を、半導体層２１の光電変換領域２２に設けられた光電変換部２５（フォトダイオードＰＤ）で光電変換する。したがって、この第１実施形態では、半導体層２１の第２の面部Ｓ２を光入射面部と呼ぶこともある。
　＜平坦化膜、光学フィルタ層及びレンズ層＞
　図５Ａに示すように、平坦化膜６１は、半導体層２１の第２の面部Ｓ２側に、半導体層２１の第２の面部Ｓ２を覆うようにして設けられ、半導体層２１の第２の面部Ｓ２側を平坦化している。
　図５Ａに示すように、光学フィルタ層６３は、平坦化膜６１の半導体層２１側とは反対側に設けられている。この光学フィルタ層６３は、半導体チップ２の光入射面側（第２の面部Ｓ２側）から入射した入射光を色分離する。そして、この光学フィルタ層６３は、これに限定されないが、例えば、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などの特定の波長の光を透過する光学フィルタ部６３ａを画素３毎（光電変換領域２２毎）に備えている。
　図５Ａに示すように、レンズ層６４は、光学フィルタ層６３の平坦化膜６１側とは反対側に設けられている。レンズ層６４は、照射光を集光し、集光した光を光電変換領域２２に効率良く入射させるマイクロレンズ（オンチップレンズ）６４ａを画素３毎（光電変換領域２２毎）に備えている。
　即ち、この第１実施形態の画素３は、光電変換領域２２と、この光電変換領域２２の第２の面部Ｓ２側に設けられた平坦化膜６１、光学フィルタ部６３ａ及びマイクロレンズ６４の各々とを備えている。
　＜半導体層＞
　図５Ａに示すように、半導体層２１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する画素間分離領域３１と、この画素間分離領域３１で区画された光電変換領域２２とを備えている。光電変換領域２２は、画素３毎に設けられている。半導体層２１としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、これに限定されないが、半導体層２１として例えば単結晶シリコンからなるｐ型の半導体基板を用いている。
　＜画素間分離領域＞
　詳細に図示していないが、図４Ａを参照して説明すれば、画素間分離領域３１は、Ｘ方向に延伸する第１延伸部分３１ｘがＹ方向に所定の間隔を空けて繰り返し配置されている。また、画素間分離領域３１は、Ｙ方向に延伸する第２延伸部分３１ｙが、Ｘ方向に所定の間隔を空けて繰り返し配置されている。即ち、画素間分離領域３１は、平面視での平面パターンが格子状の平面パターンになっている。
　図４Ａに示すように、１つの光電変換領域２２に対応する画素間分離領域３１は、平面視での平面形状が方形状の環状平面パターン（リング状平面パターン）になっており、１つの光電変換領域２２の周囲を取り囲んでいる。そして、図示していないが、同一平面内でＸ方向及びＹ方向のそれぞれの方向において互いに隣り合って２つずつ並ぶ２×２配置の４つの光電変換領域２２に対応する画素間分離領域３１は、方形状の環状平面パターンの中に、十字状平面パターンを有する複合平面パターンになっている。
　図５Ａに示すように、画素間分離領域３１は、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とが互いに離間する厚さ方向（Ｚ方向）に延伸している。そして、画素間分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）から半導体層２１を平面視したときに互いに隣り合う２つの光電変換領域２２の間を電気的及び光学的に分離している。
　画素間分離領域３１は、これに限定されないが、例えば、半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部３２と、この掘り込み部３２に設けられた分離絶縁膜３３と、を含む掘り込み分離型（トレンチ分離型）で構成されている。そして、画素間分離領域３１は、これに限定されないが、図４Ａ及び図５Ａに示すように、半導体層２１の第１の面部Ｓ１側に設けられた素子間分離領域４１と重畳し、この素子間分離領域４１の底部から半導体層２１の第２の面部Ｓ２に亘って延伸している。分離絶縁膜３３としては、例えば酸化シリコン膜を用いることができる。
　＜光電変換領域＞
　図４Ａに示すように、光電変換領域２２は、平面視（半導体層２１の厚さ方向から半導体層２１を視たときの平面視）で周囲を画素間分離領域３１によって取り囲まれ、かつ平面形状が方形状になっている。具体的には、光電変換領域２２は、画素間分離領域３１において、Ｘ方向に延伸し、かつＹ方向に離間する２つの第１延伸部分３１ｘと、Ｙ方向に延伸し、かつＸ方向に離間する２つの第２延伸部分３１ｙとで取り囲まれている。そして、光電変換領域２２は、これらの第１延伸部分３１ｘ及び第２延伸部分３１ｙを含む画素間分離領域３１によって区画され、かつ他の光電変換領域２２と分離されている。即ち、光電変換領域２２は、Ｘ方向及びＹ方向のそれぞれの方向において、画素間分離領域３１を介して他の光電変換領域２２と隣り合っている。
　図５Ａに示すように、光電変換領域２２は、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って半導体層２１に設けられたｐ型の半導体領域からなるｐ型のウエル領域２３と、半導体層２１の第１の面部Ｓ１から離間してｐ型のウエル領域２３に設けられたｎ型の半導体領域２４と、このｐ型のウエル領域２３及びｎ型の半導体領域２４を含み、かつ半導体層２１の第１の面部Ｓ１から離間して半導体層２１に設けられた光電変換部２５と、を有する。
　また、図４Ａ及び図５Ａに示すように、光電変換領域２２は、光電変換部２５で光電変換された信号電荷を保持する電荷保持部としてのｎ型の浮遊拡散領域ＦＤと、光電変換部２５で光電変換された信号電荷をｎ型の浮遊拡散領域ＦＤに転送する転送トランジスタＴＲと、を更に有する。
　また、光電変換領域２２は、半導体層２１の第１の面部Ｓ１側に設けられた分離領域としての素子間分離領域（フィールド分離領域）４１と、この素子間分離領域４１で区画された島状の素子形成領域（活性領域）４５ａ、４５ｂ、４５ｃ及び４５ｄの各々と、を更に有する。
　また、光電変換領域２２は、図３の画素回路１５に含まれる画素トランジスタＱとして、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴを更に有する。
　また、光電変換領域２２は、ｐ型の給電用コンタクト領域ＷＣを更に有する。
　（素子間分離領域）
　図４Ａ、図５Ａ及び図６に示すように、素子間分離領域４１は、半導体層２１の第１の面部Ｓ１側の表層部に設けられている。そして、素子間分離領域４１は、平面視で画素間分離領域３１と重畳し、画素間分離領域３１と一体化されている。
　図５Ａ及び図６に示すように、素子間分離領域４１は、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に向かって延伸し、半導体層２１の厚さ方向（Ｚ方向）に厚みを持っている。素子間分離領域４１は、これに限定されないが、例えば、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に窪む浅溝部４２内に分離絶縁膜４３を選択的に埋め込んだＳＴＩ（Shallow Trench Isolation）構造になっている。素子間分離領域４１は、図示していないが、平面視で画素間分離領域３１を介して互いに隣り合う光電変換領域２２に亘って設けられている。
　（分離領域）
　ここで、素子間分離領域４１と画素間分離領域３１とが重畳する領域では、素子間分離領域４１と画素間分離領域３１とを含む分離領域とみなすことができる。そして、この分離領域に含まれる素子間分離領域４１を第１分離領域とし、この分離領域に含まれる画素間分離領域３１を第２分離領域とみなすことができる。
　また、素子間分離領域４１と、画素間分離領域３１とは、それぞれ個別に分離領域としてみなすことができる。
　（素子形成領域）
　光電変換領域２２に含まれる素子形成領域４５ａ、４５ｂ、４５ｃ及び４５ｄの各々は、これに限定されないが、一例として図４Ａに示す平面レイアウトになっている。
　具体的には、図４Ａに示すように、素子形成領域４５ａは、平面視で光電変換領域２２のＸ方向において互いに反対側に位置する２辺のうちの一辺側（図中右側）に配置され、Ｙ方向に伸びている。また、図４Ａに示すように、素子形成領域５ｂは、平面視で光電変換領域２２のＹ方向において互いに反対側に位置する２つの辺のうちの一方の辺側（図中下側）に配置され、Ｘ方向に伸びている。また、図４Ａに示すように、素子形成領域４５ｃ及び４５ｄの各々は、平面視で光電変換領域２２のＹ方向において互いに反対側に位置する２つの辺のうちの他方の辺側（図中上側）にＸ方向に並んで配置され、Ｙ方向に伸びている。そして、素子形成領域４５ｂ、４５ｃ及び４５ｄの各々は、平面視で素子形成領域４５ａと画素間分離領域３１との間に配置されている。素子形成領域４５ａ、４５ｂ、４５ｃ及び４５ｄの各々の平面形状は、例えば方形状になっている。
　（ｐ型のウエル領域及びｎ型の半導体領域）
　図５Ａ及び図６に示すように、ｐ型のウエル領域２３は、光電変換領域２２において、半導体層２１の第１の面部Ｓ１側と第２の面部Ｓ２側とに亘って広範囲で設けられている。そして、ｐ型のウエル領域２３は、半導体層２１の厚さ方向（Ｚ方向）に沿って画素間分離領域３１と接している。ｐ型のウエル領域２３は、ｐ型の半導体領域で構成されている。
　図５Ａ及び図６に示すように、ｎ型の半導体領域２４は、光電変換領域２２において、ｐ型のウエル領域２３の中に設けられている。即ち、ｎ型の半導体領域２４は、上面部、下面部及び４つの側面部を含む六面がｐ型のウエル領域２３で囲まれている。そして、ｎ型の半導体領域２４は、半導体層２１の第１の面部Ｓ１及び第２の面部Ｓ２、並びに画素間分離領域３１から離間している。
　（光電変換部）
　図５Ａ及び図６に示す光電変換部２５は、各光電変換領域２２において、ｐ型のウエル領域２３とｎ型の半導体領域２４とを含む。そして、光電変換部２５は、ｐ型のウエル領域２３とｎ型の半導体領域２４とのｐｎ接合を含むｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
　光電変換部２５は、半導体層２１の第２の面部Ｓ２側からｎ型の半導体領域２４に入射した光をｎ型の半導体領域２４で信号電荷に光電変換すると共に、光電変換した信号電荷を、ｐ型のウエル領域２３とｎ型の半導体領域２４とのｐｎ接合部で一時的に保持（蓄積）する。光電変換部２５は、半導体層２１の第１の面部Ｓ１から離間して半導体層２１に設けられている。
　（浮遊拡散領域）
　図４Ａに示すように、ｎ型の浮遊拡散領域ＦＤは、素子形成領域４５ａに設けられている。そして、ｎ型の浮遊拡散領域ＦＤは、素子形成領域４５ａのＹ方向において互いに反対側に位置する２の辺のうちの一方の辺側（図中上側）に配置されている。ｎ型の浮遊拡散領域ＦＤは、詳細に図示していないが、図５Ａを参照して説明すると、半導体層２１の第１の面部Ｓ１側において、ｐ型のウエル領域２３に設けられている。そして、ｎ型の浮遊拡散領域ＦＤは、平面視で光電変換部２５（ｎ型の半導体領域２４）と重畳し、かつ半導体層２１の厚さ方向（Ｚ方向）において光電変換部２５（ｎ型の半導体領域２４）から離間している。即ち、ｎ型の浮遊拡散領域ＦＤと、ｎ型の半導体領域２４との間に、ｐ型のウエル領域２３が設けられている。ｎ型の浮遊拡散領域ＦＤは、ｎ型の半導体領域２４よりも高不純物濃度で構成されている。
　（給電用コンタクト領域）
　図４Ａに示すように、ｐ型の給電用コンタクト領域ＷＣは、素子形成領域４５ａに設けられている。そして、ｐ型の給電用コンタクト領域ＷＣは、素子形成領域４５ａのＹ方向において互いに反対側に位置する２の辺のうちの他方の辺側（図中下側）に配置されている。そして、ｐ型の給電用コンタクト領域ＷＣは、詳細に図示していないが、図５Ａを参照して説明すると、半導体層２１の第１の面部Ｓ１側において、ｐ型のウエル領域２３に設けられている。ｐ型の給電用コンタクト領域ＷＣは、ｐ型のウエル領域２３よりも高不純物濃度のｐ型の半導体領域で構成され、ｐ型のウエル領域２３と電気的に導通している。このｐ型の給電用コンタクト領域ＷＣには、半導体チップ２内（固体撮像装置１Ａ内）での基準電位として、作動時に例えば０Ｖの第１基準電位（Ｖｓｓ電位）が印加される。そして、作動中、ｐ型のウエル領域２３は、この第１基準電位に電位固定される。
　（画素トランジスタ）
　図４Ａ及び図６に示すように、画素回路１５に含まれる画素トランジスタＱのうち、増幅トランジスタＡＭＰは、素子形成領域４５ｂに設けられている。即ち、増幅トランジスタＡＭＰは、光電変換領域２２において、半導体層２１の第１の面部Ｓ１側に設けられている。増幅トランジスタＡＭＰは、素子形成領域４５ｂの上面部側（半導体層２１の第１の面部Ｓ１側）に素子形成領域４５ｂと重畳して設けられたゲート電極５６と、このゲート電極５６と素子形成領域４５ｂとの間に介在されたゲート絶縁膜５２と、を有する。また、増幅トランジスタＡＭＰは、ゲート電極５６のゲート長方向の両側の素子形成領域４５ｂに設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域５７ａ及び５７ｂを更に有する。また、増幅トランジスタＡＭＰは、平面視でゲート電極５６と重畳する素子形成領域４５ｂに設けられたチャネル形成部を更に有する。
　一対の主電極領域５７ａ及び５７ｂは、チャネル形成部を介して互いに離間している。一対の主電極領域５７ａ及び５７ｂの各々は、ｎ型の半導体領域２４よりも高不純物濃度のｎ型の半導体領域で構成されている。チャネル形成部は、ｐ型のウエル領域２３で構成されている。
　図４Ａに示すように、画素回路１５に含まれる画素トランジスタＱのうち、選択トランジスタＳＥＬは、素子形成領域４５ｃに設けられている。また、画素回路１５に含まれる画素トランジスタＱのうち、リセットトランジスタＲＳＴは、素子形成領域４５ｄに設けられている。この選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの各々は、基本的に増幅トランジスタＡＭＰと同様の構成になっているので、詳細な説明は省略する。
　なお、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの各々において、ゲート電極及び一対の主電極領域には、増幅トランジスタＡＭＰのゲート電極５６及び一対の主電極領域５７ａ，５７ｂと同一の符号を付している。
　また、選択トランジスタＳＥＬ及びリセットトランジスタＴＳＴの各々は、詳細に図示していないが、図６に示す増幅トランジスタＡＭＰと同様に、光電変換領域２２において、半導体層２１の第１の面部Ｓ１側に設けられている。
　（転送トランジスタ）
　図４Ａ及び図５Ａに示すように、転送トランジスタＴＲは、光電変換領域２２に含まれる素子形成領域４５ａの縁側に設けられている。そして、転送トランジスタＴＲは、光電変換領域２２の半導体層２１と、絶縁体（分離絶縁膜４３及び３３）との間で半導体層２１及び絶縁体（分離絶縁膜４３及び３３）の各々と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸するゲート電極５５を有する。また、転送トランジスタＴＲは、ゲート電極５５と半導体層２１との間に介在されたゲート絶縁膜５２を更に有する。また、転送トランジスタＴＲは、チャネルが形成されるチャネル形成部として機能するｐ型のウエル領域２３と、ソース領域及びドレイン領域として機能するｎ型の浮遊拡散領域ＦＤ及びｎ型の半導体領域２４と、を更に有する。この転送トランジスタＴＲは、ゲート電極５５が半導体層２１の厚さ方向（Ｚ方向）に延伸するバーチカル構造で構成されている。
　（ゲート電極）
　図４Ａ及び図５Ａに示すように、ゲート電極５５は、平面視で素子間分離領域４１と画素間分離領域３１とが重畳する領域において、半導体層２１の厚さ方向（Ｚ方向）に、素子間分離領域４１の分離絶縁膜４３と、画素間分離領域３１の分離絶縁領域３３とに亘って延伸している。この第１実施形態のゲート電極５５は、半導体層２１と、分離絶縁膜４３及び３３との間で半導体層２１と互いに隣り合い、かつ分離絶縁膜４３及び３３の各々と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸している。
　ここで、この第１実施形態では、素子間分離領域４１の分離絶縁膜４３と、画素間分離領域３１の分離絶縁膜３３とが、本技術の「絶縁体」の一具体例に相当する。そして、分離絶縁膜４３が本技術の「第１分離絶縁膜」の一具体例に相当し、分離絶縁膜３３が本技術の「第２分離絶縁膜」の一具体例に相当する。
　また、この第１実施形態では、素子間分離領域４１の分離絶縁膜４３と、画素間分離領域３１の分離絶縁膜３３とが一体化されているので、分離絶縁膜４３と分離絶縁膜３３とを１つの「絶縁体」としてみなすことができる。
　したがって、この第１実施形態のゲート電極５５は、光電変換領域２２の外側において、半導体層２１の側壁面部２１ａと互いに隣り合っていると共に、分離絶縁膜４３及び３３を含む絶縁体と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に沿って延伸している。
　また、図４Ａ及び図４Ｂに示すように、この第１実施形態では、半導体層２１の厚さ方向（Ｚ方向）から半導体層２１を視た平面視において、光電変換領域２２での半導体層２１と絶縁体（分離絶縁膜４３及び３３）との界面部Ｌｐを横切る方向を横方向Ａ１と呼び、この横方向と交差する方向を縦方向Ａ２と呼ぶ。そして、横方向Ａ１は、平面視で光電変換領域２２と絶縁体（分離絶縁膜４３及び分離絶縁膜３３）とが並ぶ配列方向や、界面部Ｌｐから離間する離間方向として換言することができる。また、縦方向Ａ２は、平面視で界面部Ｌｐが延伸する延伸方向として換言することができる。
　図４Ａでは、平面視でＹ方向に伸びる界面部Ｌｐを横切る横方向Ａ１を例示している。この場合の横方向Ａ１は、図中のＸ方向となる。一方、図４Ａには図示していないが、図４Ａを参照して説明すれば、平面視でＸ方向に伸びる界面部Ｌｐを横切る横方向は、図中のＹ方向となる。即ち、平面視で界面部Ｌｐの伸びる方向が９０°回転すれば、界面部Ｌｐを横切る横方向Ａ１も９０°回転し、この横方向Ａ１と交差する縦方向Ａ２も９０°回転する。
　なお、この第１実施形態のゲート電極５５は、これに限定されないが、半導体層２１の第１の面部Ｓ１側において、分離絶縁膜４３及び３３を含む絶縁体からその上方に突出している。換言すれば、この第１実施形態のゲート電極５５は、半導体層２１の厚さ方向（Ｚ方向）において、分離絶縁膜４３及び３３を含む絶縁体の内外に亘って延伸している。
　また、この第１実施形態のゲート電極５５は、これに限定されないが、分離絶縁膜４３及び３３を含む絶縁体の外側に位置する部分と、この絶縁体の内部に位置する部分との幅違いによる段差部を有さないストレート形状になっている。
　図４Ｂ及び図５Ｂに示すように、ゲート電極５５は、例えば、上面部５５ａ、下面部５５ｂ及び４つの側面部５５ｃ１，５５ｃ２，５５ｃ３，５５ｃ４を有する直方体形状で構成されている。上面部５５ａと下面部５５ｂとは、半導体層２１の厚さ方向（Ｚ方向）において互いに反対側に位置している。
　４つの側面部５５ｃ１、５５ｃ２、５５ｃ３及び５５ｃ４のうち、側面部５５ｃ１と側面部５５ｃ２とは、横方向Ａ１において互いに反対側に位置している。そして、４つの側面部５５ｃ１，５５ｃ２，５５ｃ３，５５ｃ４のうち、残りの側面部５５ｃ３と側面部５５ｃ４とは、縦方向Ａ２において互い反対側に位置している。
　ここで、この第１実施形態では、ゲート電極５５の側面部５５ｃ１は本技術の「第１側面部」の一具体例に相当し、ゲート電極５５の側面部５５ｃ２は本技術の「第２側面部」の一具体例に相当する。
　図４Ｂ及び図５Ｂに示すように、ゲート電極５５の側面部５５ｃ１は、光電変換領域２２の半導体層２１側に位置し、ゲート絶縁膜５２を介在して半導体層２１の側壁面部２１ａと互いに隣り合っている。ゲート電極５５の側面部５５ｃ２は、光電変換領域２２の半導体層２１側とは逆の絶縁体側（分離絶縁膜４３及び３３側）に位置している。
　ゲート電極５５の側面部５５ｃ１と隣り合う半導体層２１の側壁面部２１ａ（光電変換領域の側壁部）は、シリコンの結晶方位が例えば（１００）面である。そして、ゲート電極５５の側面部５５ｃ１は、ゲート絶縁膜５２を介在して半導体層２１の側壁面部２１ａと二次元的に広範囲で互いに隣り合っている。半導体層２１の側壁面部２１ａは、半導体層２１をシリコンの（１００）面に沿うエッチング条件でエッチングすることによって容易に形成することができる。
　図４Ｂ及び図５Ｂに示すように、ゲート電極５５は、平面視で縦方向Ａ２に沿う第１幅Ｗ１が横方向Ａ１に沿う第２幅Ｗ２よりも広くなっている。換言すれば、ゲート電極５５は、平面視で横方向Ａ１に沿う第２幅Ｗ２が縦方向Ａ２に沿う第１幅Ｗ１よりも狭くなっている。更に換言すれば、ゲート電極５５は、平面視で界面部Ｌｐが延伸する延伸方向に沿う第１幅Ｗ１が、平面視で光電変換領域２２と絶縁体（分離絶縁膜４３及び分離絶縁膜３３）とが並ぶ配列方向、若しくは界面部Ｌｐから離間する離間方向に沿う第２幅Ｗ２よりも広くなっている。
　即ち、ゲート電極５５は、平面視で「第１幅Ｗ１＞第２幅Ｗ２」となっている。
　図４Ｂ及び図５Ｂに示すように、ゲート電極５５は、平面視で界面部Ｌｐよりも絶縁体側（分離絶縁膜４３及び３３側）に位置している。換言すれば、ゲート電極５５は、半導体層２１の側壁面部２１ａの外側に設けられている。したがって、この第１実施形態のゲート電極５５は、４つの側面部５５ｃ１、５５ｃ２、５５ｃ３及び５５ｃ４のうち、１つの側面部５５ｃ１が半導体層２１の側壁面部２１ａと隣り合い、残りの３つの側面部５５ｃ２、５５ｃ３及び５５ｃ４の各々が絶縁体（分離絶縁膜４３及び分離絶縁膜３３）と隣り合っている。
　ゲート絶縁膜５２は、例えば酸化シリコン膜で構成されている。ゲート電極５５は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　≪固体撮像装置の製造方法≫
　次に、本技術の第１実施形態に係る固体撮像装置１Ａの製造方法について、図７Ａから図７Ｅを用いて説明する。
　なお、この第１実施形態では、固体撮像装置１Ａの製造方法に含まれる転送トランジスタのゲート電極の製造に特化して説明する。
　また、素子形成領域４５ａから４５ｄの各々は同一工程で形成されるので、転送トランジスタＴＲが形成される素子形成領域４５ａについて説明し、その他の素子形成領域４５ｂから４５ｄの各々については説明を省略する。
　まず、図７Ａに示すように、光電変換領域２２、ｐ型のウエル領域２３、ｎ型の半導体領域２４を含む光電変換部２５、画素間分離領域３１、素子間分離領域４１、素子形成領域４５ａなどを半導体層２１に形成する。
　画素間分離領域３１は、半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部３２を半導体層２１に形成し、その後、この掘り込み部３２を分離絶縁膜３３で選択的に埋め込むことによって形成することができる。素子間分離領域４１は、半導体層２１の第１の面部Ｓ１側に浅溝部４２を形成し、その後、この浅溝部４２を分離絶縁膜４３で選択的に埋め込むことによって形成することができる。そして、この画素間分離領域３１及び素子間分離領域４１を形成することにより、画素間分離領域３１及び素子間分離領域４１で区画され、かつ半導体層２１の第１の面部Ｓ１側に素子形成領域４５ａを有する光電変換領域２２が形成される。画素間分離領域３１及び素子間分離領域４１の形成順は、どちらを先に形成してもよい。何れにおいても、平面視で素子間分離領域４１と画素間分離領域３１とが重畳する領域に、分離絶縁膜４３及び３３を含む絶縁体が形成される。
　次に、図７Ｂに示すように、半導体層２１の厚さ方向（Ｚ方向）に延伸する掘り込み部（ゲート溝部）５１を形成する。掘り込み部５１は、転送トランジスタＴＲのゲート電極５５を形成するためのものである。この第１実施形態では、光電変換領域２２の周囲であって、素子間分離領域４１と画素間分離領域３１とが重畳する領域に掘り込み部５１を形成する。そして、掘り込み部５１は、光電変換領域２２における半導体層２１の側壁面部２１ａが露出するように素子間分離領域４１及び画素間分離領域３１に亘って形成する。掘り込み部５１は、４つの側面部を有する直方体形状で形成する。４つの側面部のうち、１つの側面部は半導体層２１の側壁面部２１ａである。そして、残りの３つの側面部は、分離絶縁膜４３及び３３を含む絶縁体の３つの側壁面部である。
　掘り込み部５１は、例えば、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて、素子間分離領域４１の分離絶縁膜４３及び画素間分離領域３１の分離絶縁膜３３の各々を、半導体層２１に対して選択比がとれる条件で選択的にエッチングすることによって形成することができる。
　この工程において、半導体層２１も若干エッチングされる。
　次に、掘り込み部５１内の自然酸化膜や余分な絶縁膜を例えばウエットエッチングにより選択的に除去して掘り込み部５１内における半導体層２１の側壁面部２１ａを露出した後、図７Ｃに示すように、半導体層２１の側壁面部２１ａにゲート絶縁膜５２を形成する。
　ゲート絶縁膜５２としては、例えは酸化シリコン膜を用いることができる。酸化シリコン膜は、熱酸化法や堆積法で形成することができるが、この第１実施形態では熱酸化法による酸化シリコン膜をゲート絶縁膜５２として形成した。熱酸化法は、堆積法と比較して膜質が良好な酸化シリコン膜を形成することができる。
　この工程において、半導体層２１の第１の面部Ｓ１側である素子形成領域４５ａの上面部にもゲート絶縁膜５２が形成される。
　次に、図７Ｄに示すように、導電膜５３を形成する。導電膜５３は、掘り込み部５１の内部を埋め込むようにして半導体層２１の第１の面部Ｓ１側に形成する。導電膜５３としては、例えば、ＣＶＤ法での成膜が可能であり、かつ抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン膜を用いることができる。
　次に、導電膜５３をパターンニングして、図７Ｅに示すように、光電変換領域２２の外側で素子間分離領域４１及び画素願分離領域３１に亘って延伸するゲート電極５５を形成する。
　この工程において、ゲート電極５５は、横方向Ａ１（図５Ｂ参照）において互いに反対側に位置する２つの側面部５５ｃ１，５５ｃ２と、縦方向Ａ２（図５Ｂ参照）において互いに反対側に位置する２つの側面部５５ｃ３、５５ｃ４とを有する直方体形状で形成される。そして、４つの側面部５５ｃ１、５５ｃ２、５５ｃ３及び５５ｃ４のうち、１つの側面部５５ｃ１がゲート絶縁膜５２を介在して光電変換領域２２での半導体層２１の側壁面部２１ａと互いに隣り合い、残りの３つの側面部５５ｃ２、５５ｃ３及び５５ｃ４の各々が絶縁体（分離絶縁膜４３及び３３）と隣り合う。
　この後、光電変換領域２２の素子形成領域４５ａにｎ型の浮遊拡散領域ＦＤを形成することにより、主に、ゲート絶縁膜５２と、ゲート電極５５と、ソース領域及びドレイン領域として機能するｎ型の半導体領域２４及びｎ型の浮遊拡散領域ＦＤと、チャネル形成部として機能するｐ型のウエル領域２３とを含む転送トランジスタＴＲが光電変換領域２２の素子形成領域４５ａに形成される。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について説明する。
　この第１実施形態に係る固体撮像装置１Ａは、上述したように、光電変換領域２２の縁側に設けられた転送トランジスタＴＲを備えている。そして、転送トランジスタＴＲは、光電変換領域２２と絶縁体（分離絶縁膜４３及び３３）との間で、光電変換領域２２の半導体層２１及び絶縁体（分離絶縁膜４３及び３３）と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸するゲート電極５５を有する。このため、ゲート電極５５と絶縁体（分離絶縁膜４３及び３３）とが隣り合う面積に相当する分、ゲート電極５５と半導体層２１とが隣り合う面積を減らすことができ、周囲全体が半導体層と隣り合う従来のゲート電極と比較して、ゲート電極５５に付加される半導体層２１との容量成分（半導体層２１を第１電極、ゲート絶縁膜５２を誘電体膜、ゲート電極５５を第２電極とする寄生容量）を低減することができる。これにより、ゲート電極５５に印加される駆動パルスのなまりを改善することができるため、光電変換部２５から浮遊拡散領域ＦＤに信号電荷を転送する転送速度（画素駆動速度）の低下を抑制することができる。この転送速度の低下抑制は、固体撮像装置１Ａの性能向上に寄与する。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、固体撮像装置１Ａの性能向上を図ることができる。
　この第１実施形態では、平面視でゲート電極５５が界面部Ｌｐよりも絶縁体（分離絶縁膜４３及び３３）側に位置している。このため、ゲート電極５５の４つの側面部５５ｃ１、５５ｃ２、５５ｃ３及び５５ｃ４のうち、半導体層２１と隣り合う１つの側面部５５ｃ１を除いた残りの３つの側面部５５ｃ２、５５ｃ３及び５５ｃ４の各々が絶縁体（分離絶縁膜４３及び３３）と隣り合っている。したがって、この第１実施形態では、この３つの側壁面５５ｃ２、５５ｃ３及び５５ｃ４の各々の面積に相当する分、ゲート電極５５に付加される半導体層２１との容量成分（寄生容量）を低減することができる。
　また、ゲート電極５５は、半導体層２１の厚さ方向（Ｚ方向）に延伸しているため、半導体層２１の第２の面部Ｓ２側の光電変換部２５に蓄積された信号電荷の浮遊拡散領域ＦＤへの転送不良を抑制することができ、残像を抑制することができる。
　また、半導体層２１の厚さ方向（Ｚ方向）から半導体層２１を視た平面視で、半導体層２１と絶縁体（分離絶縁膜４３及び３３）との界面部Ｌｐを横切る方向を横方向Ａ１とし、この横方向Ａ１と交差する方向を縦方向Ａ２としたとき、ゲート電極５５は、縦方向Ａ２に沿う第１幅Ｗ１が横方向Ａ１に沿う第２幅Ｗ２よりも広くなっている。これにより、光電変換領域２２の半導体層２１とゲート電極５５とが向かい合う面積が増えるため、転送時の変調力が向上し、より遠い距離の信号電荷を読み出すことができる。
　また、光電変換領域２２の平面サイズに応じてゲート電極５５の第１幅Ｗ１を変えることができ、スケーラブルな設計変更が容易となる。
　また、ゲート電極５５の第１幅Ｗ１が第２幅Ｗ２よりも広くなっていることから、ゲート電極５５に接続するコンタクトコンタクト電極の配置自由が向上すると共に、ゲート電極５５と電気的に接続する配線の引き回し自由度が向上する。
　また、ゲート電極５５の側面部５５ｃ１と隣り合う半導体層２１の側壁面部２１ａは、シリコンの結晶方位が（１００）面である。この（１００）面は、（１１１）面や（１１０）面などと比較して未結合手（ダングリングボンド）が少なく、界面準位が少ない。このため、光電変換部２５から信号電荷を浮遊拡散領域ＦＤへ転送する際、ゲート電極５５の側面部５５ｃ１と隣り合う半導体層２１の側壁面部２１ａでの信号電荷の捕獲確率（トラップ確率）が減り、信号電荷の転送不良を抑制することができる。
　また、半導体層２１の側壁面部２１ａでの界面準位が少ないため、暗電流や白点を抑制することができ、ひいては画質特性の向上を図ることができる。
　また、この第１実施形態のゲート電極５５は、光電変換領域２２の半導体層２１と絶縁体（分離絶縁膜４３及び３３）との界面部Ｌｐよりも絶縁体側（分離絶縁膜４３及び３３側）に位置している。このため、光電変換領域２２の半導体層２１の中にゲート電極を埋め込んだ従来の場合と比較して、同じ平面サイズの光電変換領域２２で光電変換部２５の体積を増加することができ、飽和信号量Ｑｓの拡大を図ることができる。これにより、ダイナミックレンジの拡大を図ることができる。
　なお、この第１実施形態では、半導体層２１の側壁面部２１ａがシリコンの結晶方位で（１００）面である場合について説明したが、シリコンの結晶方位で（０１０）面及び（００１）面は（１００）面と等価の意味となるので、半導体層２１の側壁面部２１ａは、シリコンの結晶方位で（０１０）面又は（００１）面であってもよい。即ち、半導体層２１の側壁面部２１ａは、結晶方位が（１００）面、（０１０）面及び（００１）面の何れかであることが好ましい。
　≪第１実施形態の変形例≫
　次に、第１実施形態の変形例について説明する。
　＜変形例１－１＞
　図８Ａは、本技術の第１実施形態に係る変形例１－１を示す図であって、１つの画素を模式的に示す平面図である。
　図８Ｂは、図８Ａのａ８－ａ８切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図８Ａ及び図８Ｂに示すように、この変形例１－１は、ゲート電極５５と界面部Ｌｐとの相対位置を変えたものである。
　即ち、上述の第１実施形態では、図４Ａから図５Ｂに示すように、ゲート電極５５が平面視で界面部Ｌｐよりも絶縁体側（分離絶縁膜４３及び３３側）に位置している。
　これに対し、図８Ａ及び図８Ｂに示すように、この変形例１－１では、ゲート電極５５が平面視で界面部Ｌｐを横切っている。換言すれば、この変形例１－１のゲート電極５５は、平面視で界面部Ｌｐを境にして光電変換領域２２側及び絶縁体側（分離絶縁膜４３及び３３側）の両方に位置している。
　この変形例１－１においても、周囲全体が半導体層と隣り合う従来のゲート電極と比較して、ゲート電極５５と絶縁体（分離絶縁膜４３及び３３）とが隣り合う面積に相当する分、ゲート電極５５と半導体層２１とが隣り合う面積を減らすことができ、ゲート電極５５に付加される半導体層２１との容量成分（寄生容量）を低減することができる。
　したがって、この変形例１－１においても、上述の第１実施形態と同様に、光電変換部２５から浮遊拡散領域ＦＤに信号電荷を転送する転送速度（画素駆動速度）の低下を抑制することができ、固体撮像装置１Ａの性能向上を図ることができる。
　ただし、この変形例１－１のゲート電極５５では、半導体層２１の側壁面部２１ａ側に位置する側面部５５ｃ１に加えて、縦方向Ａ２で互いに反対側に位置する２つの側面部５５ｃ３及び５３ｃ４の各々の一部が、ゲート絶縁膜５２を介在して半導体層２１と互いに隣り合う。したがって、この変形例１－１の場合は、上述の第１実施形態と比較してゲート電極５５に付加される半導体層２１との容量成分の低減効果が若干劣る。
　＜変形例１－２＞
　図９Ａは、本技術の第１実施形態に係る変形例１－２を示す図であって、１つの画素を模式的に示す平面図である。
　図９Ｂは、図９Ａのａ９－ａ９切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図９Ａ及び図９Ｂに示すように、この変形例１－２も、ゲート電極５５と界面部Ｌｐとの相対位置を変えたものである。
　即ち、図９Ａ及び図９Ｂに示すように、この変形例１－２では、上述の第１実施形態及び変形例１－１とは異なり、ゲート電極５５が平面視で界面部Ｌｐよりも光電変換領域２２の半導体層２１側に位置している。
　この変形例１－２においても、周囲全体が半導体層と隣り合う従来のゲート電極と比較して、ゲート電極５５と絶縁体（分離絶縁膜４３及び３３）とが隣り合う面積に相当する分、ゲート電極５５と半導体層２１とが隣り合う面積を減らすことができ、ゲート電極５５に付加される半導体層２１との容量成分（寄生容量）を低減することができる。
　したがって、この変形例１－２においても、上述の第１実施形態と同様に、光電変換部２５から浮遊拡散領域ＦＤに信号電荷を転送する転送速度（画素駆動速度）の低下を抑制することができ、固体撮像装置１Ａの性能向上を図ることができる。
　ただし、この変形例１－２のゲート電極５５では、半導体層２１の側壁面部２１ａ側に位置する側面部５５ｃ１に加えて、縦方向Ａ２で互いに反対側に位置する２つの側面部５５ｃ３及び５３ｃ４の各々の全体が、ゲート絶縁膜５２を介在して半導体層２１と互いに隣り合う。したがって、この変形例１－２の場合は、上述の変形例１－１と比較してゲート電極５５に付加される半導体層２１との容量成分の低減効果が若干劣る。
　＜変形例１－３＞
　図１０Ａは、本技術の第１実施形態に係る変形例１－３を示す図であって、１つの画素を模式的に示す平面図である。
　図１０Ｂは、図１０Ａのａ１０－ａ１０切断線に沿った縦断面構造を模式的に示す縦断面図である。
　この変形例１－３は、上述の変形例１－１において、以下の構成が異なっている。
　即ち、図１０Ａ及び図１０Ｂに示すように、この変形例１－３では、平面視で素子間分離領域４１と画素間分領域３１とが重畳する領域で、分離絶縁膜４３及び３３を含む絶縁体が、分離絶縁膜４３と分離絶縁膜３３との横方向Ａ１の幅違いによる段差部３６（図１０Ｂ参照）を含む段付き構造になっている。そして、この変形例１－３では、半導体層２１の厚さ方向（Ｚ方向）において、ゲート電極５５の一端側（光電変換部２５側）が絶縁体の段差部３６よりも半導体層２１の第１の面部Ｓ１側で終端している。換言すれば、この変形例１－３のゲート電極５５は、光電変換領域２２と絶縁体（分離絶縁膜４３）と間で、光電変換領域２２の半導体層２１及び絶縁体（分離絶縁膜４３）と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ絶縁体の段差部３６よりも半導体層２１の第１の面部Ｓ１側に位置している。即ち、本技術は、分離絶縁膜４３と分離絶縁膜３３との幅違いによる段差部３６を含む段付き構造の絶縁体においても適用することができる。段差部３６では、分離絶縁膜４３の横方向Ａ１に沿う幅の方が分離絶縁膜３３の横方向Ａ１に沿う幅よりも広くなっている。
　この変形例１－３においても、上述の変形例１－１と同様の効果が得られる。
　なお、この変形例１－３では、ゲート電極５５のＺ方向に沿う長さを上述の変形例１－１のゲート電極５５よりも単純に短くし、ゲート電極５５の一端側（光電変換部２５側）が絶縁体の段差部３６よりも半導体層２１の第１の面部Ｓ１側で終端する構成を例示しているが、ゲート電極５５のＺ方向に沿う長さを変えずに、素子間分離領域４１のＺ方向に沿う長さを長くして（素子間分離領域４１のＺ方向に沿う深さを深くして）ゲート電極５５の一端側が絶縁体の段差部３６よりも半導体層２１の第１の面部Ｓ１側で終端する構成としてもよい。
　＜変形例１－４＞
　図１１Ａは、本技術の第１実施形態に係る変形例１－４を示す図であって、１つの画素を模式的に示す平面図である。
　図１１Ｂは、図１１Ａのａ１１－ａ１１切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図１１Ａ及び図１１Ｂに示すように、この変形例１－４は、上述の変形例１－３に、上述の変形例１－２におけるゲート電極５５と界面部Ｌｐとの相対位置を組み合わせたものである。
　即ち、図１１Ａ及び図１１Ｂに示すように、この変形例１－４では、上述の変形例１－３と同様に、平面視で素子間分離領域４１と画素間分離領域３１とが重畳する重畳において、分離絶縁膜４３及び３３を含む絶縁体が段差部３６を含む段付き構造になっていると共に、ゲート電極５５が絶縁体の段差部３６よりも半導体層２１の第１の面部Ｓ１側に位置している。そして、この変形例１－４では、上述の変形例１－２と同様に、ゲート電極５５が平面視で界面部Ｌｐよりも光電変換領域２２の半導体層２２側に位置している。
　この変形例１－４のゲート電極５５においても、上述の変形例１－２と同様に側面部５５ｃ２が絶縁体の分離絶縁膜４３と互いに隣り合うため、周囲全体が半導体層と隣り合う従来のゲート電極と比較して、ゲート電極５５に付加される、半導体層２１との容量成分（寄生容量）を低減することができる。したがって、この変形例１－４においても、光電変換部２５から浮遊拡散領域ＦＤに信号電荷を転送する転送速度（画素駆動速度）の低下を抑制することができ、固体撮像装置１Ａの性能向上を図ることができる。
　＜変形例１－５＞
　図１２Ａは、本技術の第１実施形態に係る変形例１－５を示す図であって、１つの画素を模式的に示す平面図である。
　図１２Ｂは、図１２Ａのａ１２－ａ１２切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図１２Ａ及び図１２Ｂに示すように、この変形例１－５は、上述の変形例１－４において、ゲート電極５５のＺ方向に沿う長さを変えたものである。
　即ち、図１２Ａ及び図１２Ｂに示すように、この変形例１－５では、半導体層２１の厚さ方向（Ｚ方向）において、ゲート電極５５の一端側（光電変換部２５側）が絶縁体の段差部３６よりも半導体層２１の第２の面部Ｓ２側で終端している。換言すれば、この変形例１－５のゲート電極５５は、光電変換領域２２と絶縁体（分離絶縁膜４３）との間で、光電変換領域２２の半導体層２１及び絶縁体（分離絶縁膜４３）と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸し、かつ絶縁体の段差部３６よりも半導体層２１の第２の面部Ｓ２側で終端している。即ち、この変形例１－５のゲート電極５５は、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２側に延伸するＺ方向の長さが、分離絶縁膜４３のＺ方向の厚さ（素子間分離領域４１の厚さ）よりも長い。そして、この変形例１－５では、絶縁体の段差部３６よりも半導体層２１の第２の面部Ｓ２側において、ゲート電極５５の一端側と絶縁体の分離絶縁膜３３との間に半導体層２１が存在し、ゲート電極５５の一端側がゲート絶縁膜５２を介在して半導体層２１と隣り合っている。即ち、この変形例１－５のゲート電極５５は、一端側（光電変換部２５側）の周囲全体がゲート絶縁膜５２を介在して半導体層２１と隣り合っている。
　この変形例１－５の場合、上述の変形例１－４と比較して、ゲート電極５５と半導体層２１とが隣り合う面積が若干増えるため、上述の変形例１－４と比較してゲート電極５５に付加される半導体層２１との容量成分の低減効果が若干劣る。しかしながら、この変形例１－５のゲート電極５５は、絶縁体の段差部３６よりも半導体層２１の第１の面部Ｓ１側において、絶縁体の分離絶縁膜４３と隣り合っているため、周囲全体が半導体層と隣り合う従来のゲート電極と比較して、ゲート電極５５に付加される半導体層２１との容量成分（寄生容量）を低減することができる。
　したがって、この変形例１－５においても、光電変換部２５から浮遊拡散領域ＦＤに信号電荷を転送する転送速度（画素駆動速度）の低下を抑制することができ、固体撮像装置１Ａの性能向上を図ることができる。
　＜変形例１－６＞
　図１３は、本技術の第１実施形態に係る変形例１－６を示す図であって、１つの画素を模式的に示す平面図である。
　図１３に示すように、この変形例１－６は、上述の第１実施形態において、光電変換領域２２の素子形成領域４５ａに２つの転送トランジスタＴＲ（ＴＲ１，ＴＲ２）を設けたものである。そして、この変形例１－６では、素子形成領域４５ａの平面形状が異なっている。
　即ち、図１３に示すように、この変形例１－６の素子形成領域４５ａは、光電変換領域２２の縁側において、Ｙ方向に延伸する第１部分４５ａ１と、この第１部分４５ａ１の一端側からＸ方向に延伸する第２部分４５ａ２とを含むＬ字形の平面形状になっている。
　そして、図１３に示すように、２つの転送トランジスタＴＲ１及びＴＲ２のうち、一方の転送トランジスタＴＲ１は、素子形成領域４５ａの第１部分４５ａ１に設けられ、他方の転送トランジスタＴＲ２は、素子形成領域４５ａの第２部分４５ａ２に設けられている。即ち、転送トランジスタＴＲ１は、光電変換領域２２のＸ方向に位置する縁側に設けられ、転送トランジスタＴＲ１は、光電変換領域２２のＹ方向に位置する縁側に設けられている。
　転送トランジスタＴＲ１及びＴＲ２の各々は、上述の第１実施形態の転送トランジスタＴＲと同様の構成になっている。そして、転送トランジスタＴＲ１は、上述の第１実施形態の転送トランジスタＴＲと同じ向きで配置されている。即ち、転送トランジスタＴＲ１は、平面視でゲート電極５５の長手方向がＹ方向となる向きで配置されている。一方、転送トランジスタＴＲ２は、転送トランジスタＴＲ２と比較して向きが９０°回転している。即ち、転送トランジスタＴＲ２は、平面視で長手方向がＸ方向となる向きで配置されている。
　転送トランジスタＴＲ１のゲート電極５５は、上述の第１実施形態の転送トランジスタＴＲと同様に、平面視でＹ方向に伸びる界面部Ｌｐよりも絶縁体側（分離絶縁膜４３及び３３側）に位置している。転送トランジスタＴＲ２のゲート電極５５は、平面視でＸ方向に伸びる界面部Ｌｐよりも絶縁体側（分離絶縁膜４３及び３３側）に位置している。即ち、転送トランジスタＴＲ１及びＴＲ２の各々の向きは異なるが、何れのゲート電極５５も、平面視でＸ方向に伸びる界面部Ｌｐよりも絶縁体側（分離絶縁膜４３及び３３側）に位置し、４つの側面部５５ｃ１、５５ｃ２、５５ｃ３及び５５ｃ４のうちの３つの側面部５５ｃ２、５５ｃ３及び５５ｃ４が絶縁体（分離絶縁膜４３及び３３）と隣り合っている。
　図１３に示すように、この変形例の浮遊拡散領域ＦＤは、平面視で素子形成領域４５ａの第１部分４５ａ１と第２部分４５ａ２とが交わる角部に設けられている。
　この変形例１－６においても、上述の第１実施形態と同様に、ゲート電極５５に付加される半導体層２１との容量成分（寄生容量）を低減することができる。したがって、この変形例１－６においても、上述の第１実施形態と同様に、光電変換部２５から浮遊拡散領域ＦＤに信号電荷を転送する転送速度（画素駆動速度）の低下を抑制することができ、固体撮像装置１Ａの性能向上を図ることができる。
　また、この変形例１－６では、１つの光電変換領域２２に２つの転送トランジスタＴＲ１及びＴＲ２を設けているので、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送効率を高めることができる。
　また、この変形例１－６では、素子形成領域４５ａの第１部分４５ａ１に転送トランジスタＴＲ１が設けられ、素子形成領域４５ａの第２部分４５ａ２に転送トランジスタＴＲ２が設けられている。そして、素子形成領域４５ａの第１部分４５ａ１と第２部分４５ａ２とが交わる角部に浮遊拡散領域ＦＤが設けられている。このような構成とすることにより、浮遊拡散領域ＦＤから一方の転送トランジスタＴＲ１までの離間距離と、浮遊拡散領域ＦＤから他方の転送トランジスタまでの離間距離との差を小さく、若しくは、双方の離間距離を同等にすることができるため、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送効率を、より一層高めることができる。
　なお、この変形例１－６は、同一の素子形成領域４５ａに２つの転送トランジスタＴＲ（ＴＲ１，ＴＲ２）を設けているが、２つの転送トランジスタＴＲ１及びＴＲ２は、異なる２つの素子形成領域に別々に設けてもよい。
　＜変形例１－７＞
　図１４は、本技術の第１実施形態に係る変形例１－７を示す図であって、１つの画素を模式的に示す平面図である。
　図１４に示すように、この変形例１－７は、上述の変形例１－６に、上述の変形例１－１におけるゲート電極５５と界面部Ｌｐとの相対位置を組み合わせたものである。
　即ち、図１４に示すように、この変形例１－７では、上述の変形例１－１と同様に、２つの転送トランジスタＴＲ１及びＴＲ２の各々のゲート電極５５が、平面視で界面部Ｌｐを横切っている。
　この変形例１－７においても、上述の変形例１－１と同様に、ゲート電極５５に付加される、半導体層２１との容量成分（寄生容量）を低減することができると共に、上述の変形例１－６と同様に、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送効率を高めることができる。
　＜変形例１－８＞
　図１５は、本技術の第１実施形態に係る変形例１－８を示す図であって、１つの画素を模式的に示す平面図である。
　図１５に示すように、この変形例１－８は、上述の変形例１－６において、光電変換領域２２に含まれる素子形成領域４５ａの平面形状が異なっていると共に、２つの転送トランジスタＴＲ１及びＴＲ２のうち、他方の転送トランジスタＴＲ２の配置が異なっている。
　即ち、図１５に示すように、この変形例１－８の素子形成領域４５ａは、光電変換領域２２の縁側において、Ｙ方向に延伸する第１部分４５ａ１と、この第１部分４５ａ１のＹ方向の一端側からＸ方向に延伸する第２部分４５ａ２と、この第２部分４５ａ２の第１部分４５ａ１側とは反対側の一端側からＹ方向に延伸する第３部分４５ａ３とを含むＣ字形の平面形状になっている。第１部分４５ａ１と第３部分４５ａ３とは、Ｘ方向において光電変換領域２２の素子間分離領域４１を挟んで互いに反対側に位置している。
　そして、この変形例１－８の転送トランジスタＴＲ１は、上述の変形例１－６と同様に、素子形成領域４５ａの第１部分４５ａ１に設けられている。一方、この変形例１－８の転送トランジスタＴＲ２は、上述の変形例１－６とは異なり、素子形成領域４５ａの第３部分４５ａ３に設けられている。換言すれば、転送トランジスタＴＲ１は、光電変換領域２２のＸ方向に位置する一方の縁側に設けられ、転送トランジスタＴＲ１は、光電変換領域２２のＸ方向に位置する他方の縁側に設けられている。
　そして、この変形例１－８では、浮遊拡散領域ＦＤが素子形成領域４５ａの第２部分４５ａ２の中間部に設けられている。
　この変形例１－８においても、上述の第１実施形態と同様に、２つの転送トランジスタＴＲ１及びＴＲ２の各々のゲート電極５５は、３つの側面部５５ｃ２、５５ｃ３及び５５ｃ４の各々が絶縁体（分離絶縁膜４３及び３３）と互いに隣り合っているため、周囲全体が半導体層と隣り合う従来のゲート電極と比較して、ゲート電極５５に付加される半導体層２１との容量成分（寄生容量）を低減することができる。
　また、この変形例１－８においても、１つの光電変換領域２２に２つの転送トランジスタＴＲ１及びＴＲ２を設けているので、上述の変形例１－６と同様に、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送効率を高めることができる。
　また、この変形例１－８においても、浮遊拡散領域ＦＤから一方の転送トランジスタＴＲ１までの離間距離と、浮遊拡散領域ＦＤから他方の転送トランジスタＴＲ２までの離間距離との差を小さく、若しくは、双方の離間距離を同等にすることができるため、上述の変形例１－６と同様に、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送効率を、より一層高めることができる。
　＜変形例１－９＞
　図１６は、本技術の第１実施形態に係る変形例１－９を示す図であって、１つの画素を模式的に示す平面図である。
　図１６に示すように、この変形例１－９は、上述の変形例１－８に、上述の変形例１－１におけるゲート電極５５と界面部Ｌｐとの相対位置を組み合わせたものである。
　即ち、図１６に示すように、この変形例１－９では、上述の変形例１－１に示す転送トランジスタＴＲのゲート電極５５と同様に、２つの転送トランジスタＴＲ１及びＴＲ２の各々のゲート電極５５が平面視で界面部Ｌｐを横切っている。
　この変形例１－９においても、上述の変形例１－１と同様に、ゲート電極５５に付加される半導体層２１との容量成分（寄生容量）を低減することができると共に、上述の変形例１－６と同様に、光電変換部２５で光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送効率を高めることができる。
　＜変形例１－１０＞
　図１７Ａは、本技術の第１実施形態に係る変形例１－１０を示す図であって、１つの画素を模式的に示す平面図である。
　図１７Ｂは、図１７Ａのａ１７－ａ１７切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図１７Ａ及び図１７Ｂに示すように、この変形例１－１０は、上述の第１実施形態において、光電変換領域２２の構成及び画素間分離領域３１の構成が異なっている。
　即ち、図１７Ａ及び図１７Ｂに示すように、この変形例１－１０の光電変換領域２２は、上述の第１実施形態の図４Ａ及び図５Ａに示す素子間分離領域４１と島状の素子形成領域４５ａ，４５ｂ，４５ｃ，４５ｄとを備えておらず、ｐ型のウエル領域２３が素子間分離領域を構成している。そして、この変形例１－１０の画素間分離領域３１は、半導体層２１の第１の面部Ｓ１から第２の面部Ｓ２に向かって延伸している。そして、この変形例１－１０のゲート電極５５は、光電変換領域２２と画素間分離領域３１との間で、光電変換領域２２の半導体層２１及び画素間分離領域３１の分離絶縁膜３３と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸している。即ち、この変形例１－１０では、分離領域として画素間分離領域３１を有し、絶縁体として画素間分離領域３１の分離絶縁膜３３を有する。
　この変形例１－１０では、画素間分離領域３１が本技術の「分離領域」の一具体例に相当し、画素間分離領域３１の分離絶縁膜３３が本技術の「絶縁体」の一具体例に相当する。
　この変形例１－１０においても、上述の第１実施形態と同様の効果が得られる。
　なお、この変形例１－１０では、ゲート電極５５と界面部Ｌｐとの相対位置として、ゲート電極５５が平面視で界面部Ｌｐよりも絶縁体側（分離絶縁膜４３及び３３側）に位置する場合を説明した。しかしながら、この変形例１－１０は、上述の変形例１－１のように、ゲート電極５５が平面視で界面部Ｌｐを横切る場合や、変形例１－２のように、ゲート電極５５が平面視で界面部Ｌｐよりも半導体層２１側に位置する場合にも適用することができる。
　＜変形例１－１１＞
　図１８Ａは、本技術の第１実施形態に係る変形例１－１１を示す図であって、１つの画素を模式的に示す平面図である。
　図１８Ｂは、図１８Ａのａ１８－ａ１８切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図１８Ａ及び図１８Ｂに示すように、この変形例１－１１は、上述の変形例１－５において、ゲート電極５５の一端側（光電変換部２５側）の構成が異なっている。
　即ち、この変形例１－１０のゲート電極５５は、絶縁体の段差部３６よりも半導体層２１の第２の面部Ｓ２側に位置する一端側が絶縁体の段差部３６で分離絶縁膜４３の側面部側から下面部側に入り込んでいる。換言すれば、この変形例１－１０のゲート電極５５は、光電変換領域２２の半導体層２１と、素子間分離領域４１の分離絶縁膜４３との間に位置する部分の幅よりも、一端側の幅が広い幅広となっている。このような形状のゲート電極５５は、ゲート電極５５を形成した後、素子間分離領域４１を形成することによって作ることができる。
　この変形例１－１１においても、上述の変形例１－５と同様の効果が得られる。
　＜変形例１－１２＞
　図１９Ａは、本技術の第１実施形態に係る変形例１－１２を示す図であって、１つの画素を模式的に示す平面図である。
　なお、図１９Ａでは、図面を見易くするため、図８Ａに示す画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の図示を省略し、また、平面視で素子間分離領域４１と画素間分離領域３１とが重畳する領域以外での素子間分離領域４１の図示を省略している。
　図１９Ａに示すように、この変形例１－１２は、上述の変形例１－１において、平面視で光電変換領域２２の角部に転送トランジスタＴＲを配置し、ゲート電極５５の平面形状をＬ字形状にしたものである。
　即ち、図１９Ａに示すように、この変形例１－１２では、平面視で光電変換領域２２のＸ方向に延伸する周縁部（辺部）とＹ方向に延伸する周縁部（辺部）とが交わる角部の縁側に転送トランジスタＴＲが設けられている。そして、この転送トランジスタＴＲのゲート電極５５が、Ｙ方向に延伸する第
１部分５５Ｙ１の一端側と、Ｘ方向に延伸する第２部分５５Ｘ１の一端側とが、光電変換領域２２の角部で交わるＬ字状の平面形状になっている。
　この変形例１－１２のゲート電極５５は、第１部分５５Ｙ１及び第２部分５５Ｘ１の各々が、光電変換領域２２と絶縁体（分離絶縁膜４３及び３３）との間で、光電変換領域２２の半導体層２１及び絶縁体（分離絶縁膜４３及び３３）と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸している。
　そして、この変形例１－１２のゲート電極５５の第１部分５５Ｙ１及び第２部分５５Ｘ１の各々は、平面視で縦方向Ａ２に沿う第１幅Ｗ１が横方向Ａ１に沿う第２幅Ｗ２よりも広くなっている。
　そして、この変形例１－１２のゲート電極５５は、第１部分５５Ｙ１及び第２部分５５Ｘ１の各々が平面視で界面部Ｌｐを横切っている。
　この変形例１－１２においても、上述の変形例１－１と同様の効果が得られる。
　なお、この変形例１－１２において、ｎ型の浮遊拡散領域ＦＤは、任意の位置に配置することができるが、図１９Ａに示すように、ゲート電極５５の近傍に配置することが好ましい。
　また、この変形例１－１２では、ゲート電極５５の第１部分５５Ｘ１のＸ方向の端面部がゲート電極５５の側面部５５ｃ３となり、ゲート電極５５の第１部分５５Ｙ１のＹ向の端面部がゲート電極５５の側面部５５ｃ４となる。
　＜変形例１－１３＞
　図１９Ｂは、本技術の第１実施形態に係る変形例１－１３を示す図であって、１つの画素を模式的に示す平面図である。
　なお、図１９Ｂも、図面を見易くするため、図４Ａ及び図４Ｂに示す画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の図示を省略し、また、平面視で素子間分離領域４１と画素間分離領域３１とが重畳する領域以外での素子間分離領域４１の図示を省略している。
　図１９Ｂに示すように、この変形例１－１３は、上述の変形例１－１において、平面視で光電変換領域２２のＸ方向において互いに反対側に位置する２つの周縁部のうちの一方の周縁部側に、光電変換領域２２の２つの角部の各々に亘って延伸する転送トランジスタＴＲを配置し、ゲート電極５５の平面形状をＣ字形状にしたものである。
　この変形例１－１３のゲート電極５５は、平面視で光電変換領域２２のＸ方向において互いに反対側に位置する２つの周縁部のうちの一方の周縁部側に、光電変換領域２２のＹ方向において互いに反対側に位置する２つの角部の各々に亘って延伸する第１部分５５Ｙ１１と、この第１部分５５Ｙ１１の一端側からＸ方向に延伸する第２部分５５Ｘ１２と、第１部分５５Ｙ１１の他端側からＸ方向に延伸する第３部分５５Ｘ１３と、を有するＣ字状の平面形状になっている。
　そして、詳細に図示していないが、この変形例１－１３のゲート電極５５は、上述の変形例１－１と同様に、第１部分５５Ｙ１１、第２部分５５Ｘ１２及び第３部分５５Ｘ１３の各々が、光電変換領域２２と絶縁体（分離絶縁膜４３及び３３）との間で、光電変換領域２２の半導体層２１及び絶縁体（分離絶縁膜４３及び３３）と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸している。
　そして、この変形例１－１３のゲート電極５５の第１部分５５Ｙ１１、第２部分５５Ｘ１２及び第３部分５５Ｘ１３の各々は、平面視で縦方向Ａ２に沿う第１幅Ｗ１が横方向Ａ１に沿う第２幅Ｗ２よりも広くなっている。
　そして、この変形例１－１３のゲート電極５５は、第１部分５５Ｙ１１、第２部分５５Ｘ１２及び第３部分５５Ｘ１３の各々が、半導体層２１と絶縁体（分離絶縁膜４３及び３３）との界面部Ｌｐを横切っている。
　この変形例１－１３においても、上述の変形例１－１と同様の効果が得られる。
　なお、この変形例１－１３においても、ｎ型の浮遊拡散領域ＦＤは、任意の位置に配置することができるが、図１９Ｂに示すように、ゲート電極５５の近傍に配置することが好ましい。
　また、この変形例１－１３では、ゲート電極５５の第２部分５５Ｘ１２のＸ方向の端面部がゲート電極５５の側面部５５ｃ３となり、ゲート電極５５の第３部分５５Ｘ１３のＸ方向の端面部がゲート電極５５の側面部５５ｃ４となる。
　＜その他の変形例＞
　上述の第１実施形態及びその変形例（１－１から１－９，１－１１及び１－１２）では、素子間分離領域４１の分離絶縁膜４３と、画素間分離領域４１の分離絶縁膜３３と、を含む絶縁体について説明したが、本技術は、上述の第１実施形態及びその変形例の絶縁体に限定されない。
　例えば、図１７Ａ及び図１７Ｂを参照して説明すれば、本技術は、分離領域として、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２とに亘って延伸する画素間分離領域３１の場合、この画素間分離領域３１の分離絶縁膜３３を含む絶縁体にも適用することができる。この場合、ゲート電極５５は、光電変換領域２２の半導体層２１と画素間分離領域３１との間で、画素間分離領域３１の分離絶縁膜３３及び半導体層２１と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸する構成となる。
　また、図４Ａ及び図６Ｂを参照して説明すれば、本技術は、分離領域として、平面視で素子間分離領域４１と画素間分離領域３１とが重畳する領域以外、即ち、光電変換領域２２の周縁部から離れた中央部に素子間分離領域４１が存在する場合、この素子間分離領域４１の分離絶縁膜４３を含む絶縁体にも適用することができる。この場合、ゲート電極５５は、光電変換領域２２の半導体層２１と素子間分離領域４１との間で、素子間分離領域４１の分離絶縁膜４３及び半導体層２１と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸する構成となる。
　〔第２実施形態〕
　この第２実施形態では、位相差画素を備えた固体撮像装置に本技術を適用した一例について説明する。
　図２０Ａは、本技術の第２実施形態に係る固体撮像装置１Ｂにおいて、画素３Ｂ及び画素回路（１５Ｌ，１５Ｒ）の一構成例を模式的に示す等価回路図である。
　図２０Ｂは、本技術の第２実施形態に係る固体撮像装置１Ｂにおいて、１つの画素３Ｂの一構成例を模式的に示す平面図である。
　図２０Ｃは、図２０Ｂのａ２０－ａ２０切断線に沿った縦断面構造を模式的に示す縦断面図である。
　なお、図２０Ｂ及び図２０Ｃでは、図面を見易くするため、図４Ａ及び図４Ｂに示す画素トランジスタＱ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の図示を省略し、また、平面視で素子間分離領域４１と画素間分離領域３１とが重畳する領域以外での素子間分離領域４１の図示を省略している。
　本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、図２０Ａ、図２０Ｂ及び図２０Ｃに示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、上述の第１実施形態の図３、図４Ａ及び図５Ａに示す画素３及び画素回路１５に替えて画素３Ｂ及び画素回路（１５Ｌ，１５Ｒ）を備えている。
　上述の第１実施形態の画素３は、図３、図４Ａ及び図５Ｂに示すように、１つの光電変換領域２２に１つの光電変換部２５が設けられた構成になっている。
　これに対し、図２０Ａから図２０Ｃに示すように、この第２実施形態の画素３Ｂは、１つの光電変換領域２２Ｂに、複数の光電変換部として、例えば２つの光電変換部２５Ｌ及び２５Ｒが設けられた構成になっている。この第２実施形態の画素３Ｂは、１つの光電変換領域２２Ｂに設けられた２つの光電変換部２５Ｌ及び２５Ｒの位相差を検出する位相差画素である。本技術は、このような位相画素（画素３Ｂ）を備えた固体撮像装置１Ｂにも適用することができる。
　＜画素＞
　図２０Ａに示すように、画素３Ｂは、２つの光電変換セル（第１光電変換セル２６Ｌ，第２光電変換セル２６Ｒ）を含む光電変換領域２２Ｂを備えている。
　（光電変換セル）
　第１光電変換セル２６Ｌは、光を信号電荷に光電変換する光電変換部２５Ｌ（ＰＤ１）と、この光電変換部２５Ｌで光電変換された信号電荷を保持（蓄積）する浮遊拡散領域ＦＤ１と、この光電変換部２５Ｌで光電変換された信号電荷を浮遊拡散領域ＦＤ１に転送する転送トランジスタＴＲ１と、を備えている。
　同様に、第２光電変換セル２６Ｒにおいても、光を信号電荷に光電変換する光電変換部２５Ｒ（ＰＤ２）と、この光電変換部２５Ｒで光電変換された信号電荷を保持（蓄積）する浮遊拡散領域ＦＤ２と、この光電変換部２５Ｒで光電変換された信号電荷を浮遊拡散領域ＦＤ２に転送する転送トランジスタＴＲ２と、を備えている。
　（光電変換部）
　図２０Ａに示す光電変換部２５Ｌ及び２５Ｒの各々は、上述の第１実施形態の光電変換部２５と同様に、例えばｐｎ接合型のフォトダイオード（ＰＤ１，ＰＤ２）で構成され、受光量に応じた信号電荷を生成すると共に、生成した信号電荷を一時的に保持（蓄積）する。
　光電変換部２５Ｌは、カソード側が転送トランジスタＴＲ１のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　光電変換部２５Ｒは、カソード側が転送トランジスタＴＲ２のソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　（転送トランジスタ）
　図２０Ａに示す転送トランジスタＴＲ１は、光電変換部２５Ｌで光電変換された信号電荷を浮遊拡散領域ＦＤ１に転送する。転送トランジスタＴＲ１は、ソース領域が光電変換部２５Ｌのカソード側と電気的に接続され、ドレイン領域が浮遊拡散領域ＦＤ１と電気的に接続されている。そして、転送トランジスタＴＲ１のゲート電極は、図２に示す画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
　図２０Ａに示す転送トランジスタＴＲ２は、光電変換部２５Ｒで光電変換された信号電荷を浮遊拡散領域ＦＤ２に転送する。転送トランジスタＴＲ２は、ソース領域が光電変換部２５Ｒのカソード側と電気的に接続され、ドレイン領域が浮遊拡散領域ＦＤ２と電気的に接続されている。そして、転送トランジスタＴＲ２のゲート電極は、図２に示す画素駆動線１０のうちの転送トランジスタ駆動線と電気的に接続されている。
　（浮遊拡散領域）
　図２０Ａに示す浮遊拡散領域ＦＤ１は、光電変換部２５Ｌから転送トランジスタＴＲ１を介して転送された信号電荷を一時的に蓄積して保持する。
　図２０Ａに示す浮遊拡散領域ＦＤ２は、光電変換部２５Ｒから転送トランジスタＴＲ２を介して転送された信号電荷を一時的に蓄積して保持する。
　（画素回路）
　図２０Ａに示す画素回路１５Ｌは、その入力段が第１光電変換セル２６Ｌの浮遊拡散領域ＦＤ１と電気的に接続されている。そして、画素回路１５Ｌは、浮遊拡散領域ＦＤ１に保持された信号電荷を読み出し、読み出した信号電荷に基づく画素信号を出力する。換言すれば、画素回路１５Ｌは、光電変換部２５Ｌ（フォトダイオードＰＤ１）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。
　図２０Ａに示す画素回路１５Ｒは、その入力段が第２光電変換セル２６Ｒの浮遊拡散領域ＦＤ２と電気的に接続されている。そして、画素回路１５Ｒは、浮遊拡散領域ＦＤ２に保持された信号電荷を読み出し、読み出した信号電荷に基づく画素信号を出力する。換言すれば、画素回路１５Ｒは、光電変換部２５Ｒ（フォトダイオードＰＤ２）で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。
　この第２実施形態では、一例として２つの光電変換セル２６Ｌ及び２６Ｒの各々に画素回路１５Ｌ，１５Ｒを別々に割り与え、第１光電変換セル２６Ｌの浮遊拡散領域ＦＤ１に保持された信号電荷と、第２光電変換セル２６Ｒの浮遊拡散領域ＦＤ２に保持された信号電荷とを、それぞれ別々に読み出す駆動方式になっている。
　図２０Ａに示す２つの画素回路１５Ｌ及び１５Ｒの各々は、これに限定されないが、一例として、上述の第１実施形態の図３に示す画素回路１５と同様の構成になっている。即ち、この第２実施形態の２つの画素回路１５Ｌ及び１５Ｒの各々は、画素トランジスタＱとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。そして、２つの画素回路１５Ｌ及び１５Ｒの各々は、画素トランジスタＱの接続状態も上述の第１実施形態の画素回路１５と同様になっているので、この第２実施形態での説明は省略する。
　ただし、図２０Ａに示すように、第１光電変換セル２６Ｌに含まれる選択トランジスタＳＥＬ１のソース領域は、垂直信号線１１Ｌ（ＶＳＬ１）と電気的に接続され、第２光電変換セル２６Ｒに含まれる選択トランジスタＳＥＬ２のソース領域は、垂直信号線１１Ｌ（ＶＳＬ１）とは異なる垂直信号線１１Ｒ（ＶＳＬ２）と電気的に接続されている。
　＜光電変換領域の具体的な構成＞
　図２０Ｂ及び図２０Ｃに示すように、光電変換領域２２Ｂは、上述の第１実施形態の光電変換領域２２と同様に、半導体層２１に設けられている。そして、光電変換領域２２Ｂは、上述の第１実施形態の光電変換領域２２と同様に、平面視（半導体層２１の厚さ方向から半導体層２１を視たときの平面視）で周囲を素子間分離領域４１及び画素間分離領域３１によって取り囲まれ、かつ平面形状が方形状になっている。そして、光電変換領域２２Ｂは、半導体層２１の厚さ方向（Ｚ方向）に延伸する内部分離障壁３７と、この内部分離障壁３７で分離された２つの光電変換セル（第１光電変換セル２６Ｌ及び第２光電変換セル２６Ｒ）と、を有する。
　（光電変換セル）
　図２０Ｂ及び図２０Ｃに示すように、第１光電変換セル２６Ｌは、上述の第１実施形態の光電変換領域２２と同様に、ｐ型のウエル領域２３、ｎ型の半導体領域２４、光電変換部２５Ｌ、転送トランジスタＴＲ１、ｎ型の浮遊拡散領域ＦＤ１及びｐ型の給電用コンタクト領域ＷＣ１を有する。また、第２光電変換セル２６Ｒにおいても、上述の第１実施形態の光電変換領域２２と同様に、ｐ型のウエル領域２３、ｎ型の半導体領域２４、光電変換部２５Ｒ、転送トランジスタＴＲ２、ｎ型の浮遊拡散領域ＦＤ２及びｐ型の給電用コンタクト領域ＷＣ２を有する。転送トランジスタＴＲ１及びＴＲ２の各々は、上述の第１実施形態の転送トランジスタＴＲと同様の構成になっている。ｐ型の給電用コンタクト領域ＷＣ１及びＷＣ２の各々は、上述の第１実施形態のｐ型の給電用コンタクト領域ＷＣと同様の構成になっている。
　（内部分離障壁）
　図２０Ｂ及び図２０Ｃに示すように、内部分離障壁３７は、平面視でＹ方向に沿って延伸し、かつ光電変換領域２２ＢのＹ方向の各々の外側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１）の各々の中間部と連結されている。そして、内部分離障壁３７は、第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとの間に配置され、第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとを電気的及び光学的に分離している。即ち、光電変換領域２２Ｂは、Ｙ方向に沿って延伸する内部分離障壁３７で第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとに分離されている。
　内部分離障壁３７は、素子間分離領域４１の分離絶縁膜４３と同一工程で形成された分離絶縁膜４３と、画素間分領域３１の分離絶縁膜３３と同一工程で形成された分離絶縁膜３３とを含む。即ち、内部分離障壁３７は、分離絶縁膜４３及び３３を含む絶縁体としてみなすことができる。
　ここで、内部分離障壁３７の構成について別な見方をすれば、内部分離障壁３７は、平面視で光電変換領域２２Ｂを挟んで互いに反対側に位置する２つの分離領域のうちの一方の分離領域から他方の分離領域側に突出し、この他方の分離領域と一体化されている。
　（転送トランジスタ）
　図２０Ｂ及び図２０Ｃに示すように、転送トランジスタＴＲ１は、第１光電変換セル２６Ｌの内部分離障壁３７側とは反対側の周縁部に設けられている。換言すれば、転送トランジスタＴＲ１は、光電変換領域２２ＢのＸ方向の両側のうち、第１光電変換セル２６Ｌ側の周縁部に設けられている。
　図２０Ｂ及び図２０Ｃに示すように、転送トランジスタＴＲ２は、第２光電変換セル２６Ｒの内部分離障壁３７側とは反対側の周縁部に設けられている。換言すれば、転送トランジスタＴＲ２は、光電変換領域２２ＢのＸ方向の両側のうち、第２光電変換セル２６Ｒ側の周縁部に設けられている。
　即ち、転送トランジスタＴＲ１及びＴＲ２の各々は、Ｘ方向において内部分離障壁３７から離間し、かつ内部分離障壁３７及び２つの光電変換セル２６Ｌ，２６Ｒを隔てて互いに向かい合う位置に配置されている。
　転送トランジスタＴＲ１及びＴＲ２の各々は、上述の第１実施形態の転送トランジスタＴＲと同様に、光電変換領域２２Ｂの半導体層２１と、絶縁体（分離絶縁膜４３及び３３）との間で半導体層２１及び絶縁体（分離絶縁膜４３及び３３）の各々と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸するゲート電極５５を有する。また、転送トランジスタＴＲ１及びＴＲ２の各々は、ゲート電極５５と半導体層２１との間に介在されたゲート絶縁膜５２を更に有する。また、転送トランジスタＴＲ１及びＴＲ２の各々は、チャネルが形成されるチャネル形成部として機能するｐ型のウエル領域２３と、ソース領域及びドレイン領域として機能するｎ型の浮遊拡散領域ＦＤ１，ＦＤ２及びｎ型の半導体領域２４と、を更に有する。
　図２０Ｂ及び図２０Ｃに示すように、転送トランジスタＴＲ１及びＴＲ２の各々のゲート電極５５は、上述の変形例１－１のゲート電極５５と同様に、平面視で光電変換領域２２Ｂの半導体層２１と絶縁体（分離絶縁膜４３及び３３）との界面部Ｌｐを横切っている。
　（その他の構成）
　図２０Ｃに示すように、レンズ層６４のマイクロレンズ６４ａは、上述の第１実施形態と同様に、画素３毎（光電変換領域２２Ｂ毎）に設けられている。即ち、光電変換領域２２Ｂは、２つの光電変換セル（第１及び第２光電変換セル２６Ｌ及び２６Ｒ）で１つのマイクロレンズ６４ａを共有している。
　図２０Ｂ及び図２０Ｃに示すように、ｎ型の浮遊拡散領域ＦＤ１及びｐ型の給電用コンタクト領域ＷＣ１の各々は、光電変換領域２２Ｂの第１光電変換セル２６Ｌに設けられている。そして、ｎ型の浮遊拡散領域ＦＤ１は、第１光電変換セル２６ＬのＹ方向において互いに反対側に位置する２つの辺のうちの一方の辺と内部分離障壁３７とが交わる角部に設けられている。そして、ｐ型の給電用コンタクト領域ＷＣ１は、第１光電変換セル２６ＬのＹ方向において互いに反対側に位置する２つの辺のうちの他方の辺と内部分離障壁３７とが交わる角部に設けられている。
　図２０Ｂ及び図２０Ｃに示すように、ｎ型の浮遊拡散領域ＦＤ２及びｐ型の給電用コンタクト領域ＷＣ２の各々は、光電変換領域２２Ｂの第２光電変換セル２６Ｒに設けられている。そして、ｎ型の浮遊拡散領域ＦＤ２は、第１光電変換セル２６ＬのＹ方向において互いに反対側に位置する２つの辺のうちの一方の辺と内部分離障壁３７とが交わる角部に設けられている。そして、ｐ型の給電用コンタクト領域ＷＣ２は、第２光電変換セル２６ＲのＹ方向において互いに反対側に位置する２つの辺のうちの他方の辺と内部分離障壁３７とが交わる角部に設けられている。
　図２０Ｂ及び図２０Ｃに示すように、ｎ型の浮遊拡散領域ＦＤ１及びＦＤ２と、ｐ型の給電用コンタクト領域ＷＣ１及びＷＣ２とは、Ｙ方向に離間している。そして、ｎ型の浮遊拡散領域ＦＤ１とＦＤ２とは、Ｘ方向において内部分離障壁３７を介して互いに隣り合っている。また、ｐ型の給電用コンタクト領域ＷＣ１とＷＣ２とは、Ｘ方向において内部分離障壁３７を介して互いに隣り合っている。
　即ち、ｎ型の浮遊拡散領域ＦＤ１及びＦＤ２の各々は、平面視で光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域のうちの一方の分離領域側（図２０Ｂの上側）に設けられ、この一方の分離領域側で内部分離障壁３７を介して互いに隣り合って設けられている。また、ｐ型の給電用コンタクト領域ＷＣ１及びＷＣ２の各々は、平面視で光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域のうちの他方の分離領域側（図２０Ｂの下側）に設けられ、この他方の分離領域側で内部分離障壁３７を介して互いに隣り合って設けられている。
　＜オートフォーカス＞
　この第２実施形態の固体撮像装置１Ｂを備えた電子機器では、１つの光電変換領域２２Ｂに設けられた２つの光電変換部２５Ｌ，２５Ｒのそれぞれの信号電荷を画素３Ｂ毎に読出し、その位相差を検出する。
　フォーカスが合っている場合には、光電変換部２５Ｌと光電変換部２５Ｒとに溜まる信号電荷の量に差が生じない。これに対し、フォーカスが合っていない場合には、光電変換部２５Ｌに溜まる信号電荷量Ｑ１と、光電変換部２５Ｒに溜まる信号電荷量Ｑ２とに差が生じる。そして、フォーカスが合っていない場合、電子機器では、Ｑ１とＱ２とを一致させるように対物レンズを可動させるなどの操作を行う。これがオートフォーカスである。
　＜信号電荷の流れ＞
　この第２実施形態の光電変換領域２２Ｂでは、第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとが、光電変換領域２２ＢのＹ方向及びＺ方向に亘って内部分離障壁３７で分離されている。この場合においても、第１及び第２光電変換セル２６Ｌ，２６Ｒの各々は、ポテンシャル障壁の高さまで独立して信号電荷を蓄積することができる。そして、ポテンシャル障壁の高さを超えると、第１光電変換セル２６Ｌでは光電変換部２５Ｌから浮遊拡散領域ＦＤ１へ信号電荷が流れ、第２光電変換セル２６Ｒでは光電変換部２５Ｒから浮遊拡散領域ＤＦ２へ信号電荷が流れる。
　≪第２実施形態の主な効果≫
　この第２実施形態の転送トランジスタＴＲ１及びＴＲ２の各々は、光電変換領域２２Ｂと絶縁体（分離絶縁膜４３及び３３）との間で、光電変換領域２２Ｂの半導体層２１及び絶縁体（分離絶縁膜４３及び３３）と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸するゲート電極５５を有する。
　また、半導体層２１の厚さ方向（Ｚ方向）から半導体層２１を視た平面視で、半導体層２１と絶縁体（分離絶得膜４３及び３３）との界面部Ｌｐを横切る方向を横方向Ａ１とし、この横方向Ｌｐと交差する方向を縦方向Ａ２としたとき、この第２実施形態のゲート電極５５も、縦方向Ａ２に沿う第１幅Ｗ１が横方向Ａ１に沿う第２Ｗ２よりも広くなっている。
　また、この第２実施形態のゲート電極５５の側面部５５ｃ１と隣り合う半導体層２１の側壁面部２１ａは、シリコンの結晶方位が（１００）面である。
　したがって、この第２実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　≪第２実施形態の変形例≫
　次に、第２実施形態に係る変形例について説明する。
　＜変形例２－１＞
　図２１Ａは、本技術の第２実施形態に係る変形例２－１を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２１Ｂは、図２１Ａのａ２１－ａ２１切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図２１Ｃは、図２１Ａのｂ２１－ｂ２１切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図２１Ａから図２１Ｃに示すように、この変形例２－１では、上述の第２実施形態の図２０Ａ及び図２０Ｂに示す内部分離障壁３７に替えて、内部分離障壁３８を備えている。そして、この変形例２－１では、第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとで１つのｎ型の浮遊拡散領域ＦＤを共有している。
　図２１Ａから図２１Ｃに示すように、内部分離障壁３８は、上述の第２実施形態の内部分離障壁３７と同様に、光電変換領域２２Ｂにおいて、Ｚ方向及びＹ方向のそれぞれの方向に延伸している。そして、内部分離障壁３８は、平面視で光電変換領域２２Ｂを挟んでＹ方向の両側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうちの一方の分離領域から他方の分離領域側に突出し、この他方の分離領域と一体化されている。そして、内部分離障壁３８は、半導体層２１の第１の面部Ｓ１側から第２の面部Ｓ２側に向かって窪み、かつ第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとを繋ぐ凹部３８ａを有する。即ち、この第２実施形態の内部分離障壁３８は、半導体層２１の厚さ方向（Ｚ方向）に沿う高さが、凹部３８ａの領域で一段低くなっている。凹部３８ａは、これに限定されないが、例えば、Ｙ方向において、内部分離障壁３８の中間部に設けられている。
　内部分離障壁３８は、凹部３８ａが設けられた領域では主に分離絶縁膜３３を含む絶縁体で構成され、凹部３８ａを除く領域では主に分離絶縁膜４３及び分離絶縁膜３３を含む絶縁体で構成されている。したがって、凹部３８ａは、分離絶縁膜４３の一部を選択的に形成しないことにより、容易に形成することができる。
　図２１Ａから図２１Ｃに示すように、第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとは、内部分離障壁３８で物理的に分離されている共に、内部分離障壁３８の凹部３８ａで互いに連結されている。そして、第１光電変換セル２６Ｌのｐ型のウエル領域２３と、第２光電変換セル２６Ｒのｐ型のウエル領域２３とは、内部分離障壁３８で分離されていると共に、内部分離障壁３８の凹部３８ａで一体化されている。
　図２１Ａから図２１Ｃに示すように、ｎ型の浮遊拡散領域ＦＤは、内部分離障壁３８の凹部３８ａにおいて、ｐ型のウエル領域２３に設けられている。そして、このｎ型の浮遊拡散領域ＦＤは、第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとで共有されている。
　ここで、この変形例２－１においても、第１及び第２光電変換セル２６Ｌ，２６Ｒの各々は、ポテンシャル障壁の高さまで独立して信号電荷を蓄積することができる。そして、ポテンシャル障壁の高さを超えると、第１光電変換セル２６Ｌでは光電変換部２５Ｌから浮遊拡散領域ＦＤへ信号電荷が流れ、第２光電変換セル２６Ｒでは光電変換部２５Ｒから浮遊拡散領域ＤＦへ信号電荷が流れる。
　この変形例２－１においても、上述の第２実施形態と同様の効果が得られる。
　＜変形例２－２＞
　図２２Ａは、本技術の第２実施形態に係る変形例２－２を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２２Ｂは、図２２Ａのａ２２－ａ２２切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図２２Ａ及び図２２Ｂに示すように、この変形例２－２は、上述の変形例２－１において、浮遊拡散領域の配置を変えたものである。
　即ち、図２１Ａ及び図２１Ｂに示すように、上述の変形例２－１では、２つの光電変換セル２６Ｌ及び２６Ｒで共有するｎ型の浮遊拡散領域ＦＤが、内部分離障壁３８の凹部３８ａに設けられている。
　これに対し、図２２Ａ及び図２２Ｂに示すように、この変形例２－２では、上述の第１実施形態と同様に、第１光電変換セル２６Ｌにｎ型の浮遊拡散領域ＦＤ１が設けられ、第２光電変換セル２６Ｒにｎ型の浮遊拡散領域ＦＤ２が設けられている。
　そして、第１光電変換セル２６Ｌの浮遊拡散領域ＦＤ１と、第２光電変換セル２６Ｒの浮遊拡散領域ＦＤ２とは、平面視で光電変換領域２２Ｂを挟んでＹ方向において互いに反対側に位置する２つの分離領域のうちの一方の分離領域側（図２２Ａ中、上側）に設けられ、この一方の分離領域側で内部分離障壁３８を介して互いに隣り合っている。
　ここで、この変形例２－２では、第１光電変換セル２６Ｌ及び第２光電変換セル２６Ｒの各々のｐ型のウエル領域２３が、内部分離障壁３８の凹部３８ａで連結されている。したがって、この変形例２－２においては、内部分離障壁３８の凹部３８ａでのｐ型のウエル領域２３がオーバーフローパスとして機能する。
　そして、凹部３８ａのウエル領域２３では、第１ポテンシャル障壁の形成が可能である。第１光電変換セル２６Ｌの転送トランジスタＴＲ１は、光電変換部２５Ｌから浮遊拡散領域ＦＤ１に信号電荷を転送しないとき、第１ポテンシャル障壁よりも高い第２ポテンシャル障壁の形成が可能である。また、第２光電変換セル２６Ｒの転送トランジスタＴＲ２は、光電変換部２５Ｒから浮遊拡散領域ＦＤ２に信号電荷を転送しないとき、第１ポテンシャル障壁よりも高い第２ポテンシャル障壁の形成が可能である。
　そして、第１及び第２光電変換セル２６Ｌ，２６Ｒの各々の光電変換部２５Ｌ，２５Ｒは、第１ポテンシャル障壁の高さまで独立して信号電荷を蓄積することができる。そして、蓄積された信号電荷の量が第１ポテンシャル障壁の高さを超えると、内部分離障壁３８の凹部３８ａでのオーバーフローパスを介して、第１及び第２光電変換セル２６Ｌ，２６Ｒの各々の光電変換部２５Ｌ，２５Ｒの一方から他方へ信号電荷が流れる。
　なお、この変形例２－２の内部分離障壁３８は、上述したように、平面視で光電変換領域２２Ｂを挟んで互いに反対側に位置する２つの分離領域のうちの一方の分離領域から他方の分離領域側に突出し、この他方の分離領域と一体化されていると共に、第１光電変換セル２６Ｌと第２光電変換セル２６Ｒとを繋ぐ凹部３８ａを有する。
　この変形例２－２においても、上述の第２実施形態と同様の効果が得られる。
　＜変形例２－３＞
　図２３Ａは、本技術の第２実施形態に係る変形例２－３を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２３Ｂは、図２３Ａのａ２３－ａ２３切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図２３Ｃは、図２３Ａのｂ２３－ｂ２３切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図２３Ａから図２３Ｃに示すように、この変形例２－３は、上述の変形例２－２において、内部分離障壁３８の凹部３８ａの位置、及び給電用コンタクト領域ＷＣ１，ＷＣ２の位置を変えたものである。
　即ち、上述の変形例２－２では、図２２Ａ及び図２２Ｂに示すように、内部分離障壁３８の凹部３８ａが、Ｙ方向において内部分離障壁３８の中間部に設けられている。そして、第１光電変換セル２６Ｌの浮遊拡散領域ＦＤ１と、第２光電変換セル２６Ｒの浮遊拡散領域ＦＤ２とが、光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうちの一方の分離領域側に設けられ、この一方の分離領域側で内部分離障壁３８を介してＸ方向に互いに隣り合って並んでいる。そして、第１光電変換セル２６Ｌの給電用コンタクト領域ＷＣ１と、第２光電変換セル２６Ｒの給電用コンタクト領域ＷＣ２とが、光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域（素子間分離領域４３及び画素間分離領域３３を含む一方及び他方の分離領域）のうちの他方の分離領域側に設けられ、この他方の分離領域側で内部分離障壁３８を介してＸ方向に互いに隣り合って並んでいる。
　これに対し、図２３Ａ、図２３Ｂ及び図２３Ｃに示すように、この変形例２－３では、内部分離障壁３８の凹部３８ａが、光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域（素子間分離領域４３及び画素間分離領域３３を含む一方及び他方の分離領域）のうちの他方の分離領域側に設けられている。そして、第１光電変換セル２６Ｌの給電用コンタクト領域ＷＣ１が、光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうちの他方の分離領域と光電変換領域２２ＢのＸ方向の両側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうちの一方の分離領域とが交わる角部に設けられている。そして、第１光電変換セル２６Ｒの給電用コンタクト領域ＷＣ２が、光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうちの他方の分離領域と光電変換領域２２ＢのＸ方向の両側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうちの一他方の分離領域３８とが交わる角部に設けられている。
　なお、この変形例２－３の浮遊拡散領域ＦＤ１及びＦＤ２は、上述の変形例２－２と同様に、光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域のうちの一方の分離領域側に設けられ、この一方の分離領域側で内部分離障壁を介してＸ方向に互いに隣り合っている。
　この変形例２－３においても、上述の第２実施形態と同様の効果が得られる。
　＜変形例２－４＞
　図２４Ａは、本技術の第２実施形態に係る変形例２－４を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２４Ｂは、図２４Ａのａ２４－ａ２４切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図２４Ａ及び図２４Ｂに示すように、この変形例２－４は、上述の変形例２－３の内部分障壁３８を内部分離障壁３９に替えたものである。
　即ち、図２４Ａ及び図２４Ｂに示すように、この変形例２－４の内部分離障壁３９は、平面視で光電変換領域２２Ｂを挟んでＹ方向において互いに反対側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうちの一方の分離領域から他方の分離領域側に向かって突出し、この他方の分離領域から離間している。そして、この内部分離障壁３９と他方の分離領域との間がオーバーフローパスとなる。
　この変形例２－４においても、上述の第２実施形態と同様の効果が得られる。
　＜変形例２－５＞
　図２５は、本技術の第２実施形態に係る変形例２－５を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２５に示すように、この変形例２－５は、上述の変形例２－３において、２つの光電変換セル２６Ｌ及び２６Ｒで共有する１つの浮遊拡散領域ＦＤを、内部分離障壁３８の凹部３８ａに設けたものである。
　この変形例２－５においても、上述の第２実施形態と同様の効果が得られる。
　＜変形例２－６＞
　図２６Ａは、本技術の第２実施形態に係る変形例２－６を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２６Ｂは、図２６Ａのａ２６－ａ２６切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図２６Ａ及び図２６Ｂに示すように、この変形例２－６は、上述の第２実施形態において、第１光電変換セル２６Ｌの内部分離障壁３７側にも転送トランジスタＴＲ１を設け、更に第２光電変換セル２６Ｒの内部分離障壁３７側にも転送トランジスタＴＲ２を設けたものである。
　図２６Ａ及び図２６Ｂに示すように、第１光電変換セル２６Ｌの２つの転送トランジスタＴＲ１の各々は、Ｘ方向において互いに向かい合って配置されている。そして、光電変換セル２６Ｌの内部分離障壁３７側に位置する転送トランジスタＴＲ１は、光電変換セル２６の内部分離障壁３７側とは反対側に位置する転送トランジスタＴＲ１と同様の構成になっている。
　即ち、第１光電変換セル２６Ｌの内部分離障壁３７側に位置する転送トランジスタＴＲ１も、光電変換領域２２Ｂと絶縁体（分離絶縁膜４３及び３３）との間で、光電変換領域２２Ｂの半導体層２１及び絶縁体（分離絶縁膜４３及び３３）と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸するゲート電極５５を有する。
　そして、この第１光電変換セル２６Ｌの内部分離障壁３７側に位置する転送トランジスタＴＲ１のゲート電極５５も、平面視で縦方向Ａ２に沿う第１幅Ｗ１が横方向Ａ１に沿う第２幅Ｗ２よりも広くなっていると共に、平面視で界面部Ｌｐを横切っている。
　また、第２光電変換セル２６Ｒの内部分離障壁３７側に位置する転送トランジスタＴＲ２も、光電変換領域２２Ｂと絶縁体（分離絶縁膜４３及び３３）との間で、光電変換領域２２Ｂの半導体層２１及び絶縁体（分離絶縁膜４３及び３３）と互いに隣り合って半導体層２１の厚さ方向（Ｚ方向）に延伸するゲート電極５５を有する。
　そして、この第２光電変換セル２６Ｒの内部分離障壁３７側に位置する転送トランジスタＴＲ２のゲート電極５５も、平面視で縦方向Ａ２に沿う第１幅Ｗ１が横方向Ａ１に沿う第２幅Ｗ２よりも広くなっていると共に、平面視で界面部Ｌｐを横切っている。
　この変形例２－６においても、上述の第２実施形態と同様の効果が得られる。
　また、この変形例２－６では、光電変換セル２６Ｌに２つの転送トランジスタＴＲ１を設けていると共に、光電変換セル２６Ｒに２つの転送トランジスタＴＲ２を設けているので、２つの光電変換セル２６Ｌ及び２６Ｒの各々の光電変換部２５Ｌ及び２５Ｒで光電変換された信号電荷を浮遊拡散領域ＦＤに転送する転送効率を高めることができる。
　＜変形例２－７＞
　図２７Ａは、本技術の第２実施形態に係る変形例２－７を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２７Ｂは、図２７Ａのａ２７－ａ２７切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図２７Ａ及び図２７Ｂに示すように、この変形例２－７は、上述の変形例２－６において、第１光電変換セル２６Ｌの内部分離障壁３７側に位置する転送トランジスタＴＲ１のゲート電極５５と、第２光電変換セル２６Ｒの内部分離障壁３７側に位置する転送トランジスタＴＲ２のゲート電極５５とを共有したものである。
　この変形例２－７においても、上述の変形例２－６と同様の効果が得られる。
　＜変形例２－８＞
　図２８は、本技術の第２実施形態に係る変形例２－８を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２８に示すように、この変形例２－８は、上述の変形例２－２において、第１光電変換セル２６Ｌの内部分離障壁３８側にも転送トランジスタＴＲ１を設け、更に第２光電変換セル２６Ｒの内部分離障壁３８側にも転送トランジスタＴＲ２を設けたものである。
　この変形例２－８において、２つの転送トランジスタＴＲ１及び２つの転送トランジスタＴＲ２の各々は、平面視で光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうち、他方の分離領域側（図２８Ａ中、下側）に設けられている。そして、第１光電変換セル２６Ｌの給電用コンタクト領域ＷＣ１は、平面視で光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域（素子間分離領域４１及び画素間分離領域３１を含む一方及び他方の分離領域）のうちの他方の分離領域側（図２８Ａ中、下側）において、２つの転送トランジスタＴＲ１の間に配置されている。そして、第２光電変換セル２６Ｒの給電用コンタクト領域ＷＣ２は、平面視で光電変換領域２２ＢのＹ方向の両側に位置する２つの分離領域のうちの他方の分離領域側（図２８Ａ中、下側）において、２つの転送トランジスタＴＲ２の間に配置されている。
　この変形例２－８においても、上述の変形例２－６と同様の効果が得られる。
　＜変形例２－９＞
　図２９は、本技術の第２実施形態に係る変形例２－９を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図２９に示すように、この変形例２－９は、上述の変形例２－３において、第１光電変換セル２６Ｌの内部分離障壁３８側にも転送トランジスタＴＲ１を設け、更に第２光電変換セル２６Ｒの内部分離障壁３８側にも転送トランジスタＴＲ２を設けたものである。
　この変形例２－９においても、上述の変形例２－６と同様の効果が得られる。
　＜変形例２－１０＞
　図３０は、本技術の第２実施形態に係る変形例２－１０を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図３０に示すように、この変形例２－１０は、上述の変形例２－３において、転送トランジスタＴＲ１及びＴＲ２の各々のゲート電極５５をＬ字形の平面形状としたものである。
　この変形例２－１０においても、上述の変形例２－２と同様の効果が得られる。
　＜変形例２－１１＞
　図３１は、本技術の第２実施形態に係る変形例２－１１を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図３１に示すように、この変形例２－１１は、上述の変形例２－１において、転送トランジスタＴＲ１及びＴＲ２の各々のゲート電極５５をＣ字形の平面形状としたものである。
　この変形例２－１においても、上述の変形例２－３と同様の効果が得られる。
　〔第３実施形態〕
　この第３実施形態では、横型構造の転送トランジスタを有する固体撮像装置１Ｃに本技術を適用した一例について説明する。
　図３２Ａは、本技術の第３実施形態に係る固体撮像装置において、１つの画素の一構成例を模式的に示す平面図である。
　図３２Ｂは、図３２Ａのａ３２－ａ３２切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図３２Ａ及び図３２Ｂに示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第２実施形態に係る固体撮像装置１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、図３２Ａ及び図３２Ｂに示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、上述の第２実施形態の図２０Ｂ及び図２０Ｃに示す縦型構造の転送トランジスタＴＲ１，ＴＲ２に替えて横型構造の転送トランジスタＴＲＬ１，ＴＲＬ２を備えている。その他の構成は、概ね上述の第２実施形態と同様である。
　図３２Ａ及び図３２Ｂに示すように、転送トランジスタＴＲＬ１は、第１光電変換セル２６Ｌの内部分離障壁３７側とは反対側の縁側に設けられている。換言すれば、転送トランジスタＴＲＬ１は、光電変換領域２２ＢのＸ方向の両側のうち、第１光電変換セル２６Ｌ側の縁部に設けられている。
　図３２Ａ及び図３２Ｂに示すように、転送トランジスタＴＲＬ２は、第２光電変換セル２６Ｒの内部分離障壁３７側とは反対側の縁側に設けられている。換言すれば、転送トランジスタＴＲＬ２は、光電変換領域２２ＢのＸ方向の両側のうち、第２光電変換セル２６Ｒ側の縁部に設けられている。
　即ち、転送トランジスタＴＲＬ１及びＴＲＬ２の各々は、Ｘ方向において内部分離障壁３７から離間し、かつ内部分離障壁３７及び２つの光電変換セル２６Ｌ，２６Ｒを隔てて互いに向かい合う位置に配置されている。
　転送トランジスタＴＲＬ１及びＴＲＬ２の各々は、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と分離領域（素子間分離領域４１）とに亘って設けられたゲート電極５８を有する。換言すれば、転送トランジスタＴＲＬ１及びＴＲＬ２の各々は、半導体層２１の第１の面部Ｓ１の外側に、平面視で半導体層２１と絶縁体（分離絶縁膜４３）とに亘って設けられたゲート電極５８を有する。分離領域は、絶縁体としての素子間分離絶縁膜４３を含む。
　また、転送トランジスタＴＲＬ１及びＴＲＬ２の各々は、ゲート電極５８と半導体層２１との間に介在されたゲート絶縁膜５２を更に有する。また、転送トランジスタＴＲＬ１及びＴＲＬ２の各々は、チャネルが形成されるチャネル形成部として機能するｐ型のウエル領域２３と、ソース領域及びドレイン領域として機能するｎ型の浮遊拡散領域（ＦＤ１，ＦＤ２）及びｎ型の半導体領域２４と、を更に有する。この転送トランジスタＴＲＬ１及びＴＲＬ２の各々は、ゲート電極５８が半導体層２１の第１の面部Ｓ１の外側で二次現象に広がるプレナー型構造で構成されている。
　ゲート電極５８は、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と分離領域（素子間分離領域４１）とに亘って設けられている。即ち、ゲート電極５８は、一部が分離領域（素子間分離領域４１）と被っている。このようなゲート電極５８は、固体撮像装置の製造プロセスにおいて、半導体層２１の第１の面部Ｓ１側にゲート電極材として例えば多結晶シリコン膜を成膜し、その後、この多結晶シリコン膜を選択的にエッチングしてパターンニングすることによって形成することができる。
　このパターンニング工程において、ゲート電極５８が半導体層２１と分離領域（素子間分離領域４１）とに亘って残存するように、換言すれば一部が分離領域（素子間分離領域４１）に被るように、多結晶シリコン膜を分離領域（素子間分離領域４１）上でエッチングすることにより、半導体層２１へのエッチングダメージを軽減することができる。即ち、ゲート電極５８を、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と分離領域（素子間分離領域４１）とに亘って設けることにより、半導体層２１へのエッチングダメージを軽減することができる。このエッチングダメージはトランジスタ特性に影響するため、エッチングダメージを軽減することにより、固体撮像装置１Ｃの製造歩留まりの向上や、固体撮像装置１Ｃの性能向上を図ることができる。
　また、従来のように、分離領域（素子間分離領域４１）からゲート電極５８を離した場合、分離領域（素子間分離領域４１）とゲート電極５８との離間距離にバラツキが生じるため、光電変換領域２２Ｂ（画素３）ごとや、光電変換セル（２６Ｌ，２６Ｒ）ごとで信号電荷の転送特性にバラツキが出やすくなる。これに対し、この第３実施形態では、ゲート電極５８を、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と分離領域（素子間分離領域４１）とに亘って設けている。このため、分離領域（素子間分離領域４１）とゲート電極５８との離間距離のバラツキが減り、光電変換領域２２Ｂ（画素３）ごとや、光電変換セル（２６Ｌ，２６Ｒ）ごとに生じる、信号電荷の転送特性のバラツキを軽減することができる。この信号電荷の転送特性のバラツキは、固体撮像装置１Ｃの性能や製造歩留まりに影響するため、信号電荷の転送特性のバラツキを軽減することにより、固体撮像装置１Ｃの製造歩留まりの向上や、固体撮像装置１Ｃの性能向上を図ることができる。
　≪第３実施形態の主な効果≫
　この第３実施形態に係る固体撮像装置１Ｃによれば、歩留まりの向上や、性能向上を図ることができる。
　なお、この第３実施形態では、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と分離領域（素子間分離領域４１）とに亘って設けられたゲート電極５８について説明したが、画素間分離領域３１が半導体層の第１の面部Ｓ１と第２の面部Ｓ２とに合わって延伸する場合は、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と分離領域（画素間領域３１）とに亘って設けられたゲート電極５８となる。
　≪第３実施形態の変形例≫
　次に、第３実施形態の変形例について説明する。
　＜変形例３－１＞
　図３３Ａは、本技術の第３実施形態に係る変形例３－１を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図３３Ｂは、図３３Ａのａ３３－ａ３３切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図３３Ａ及び図３３Ｂに示すように、この変形例３－１は、上述の図２１Ａ及び図２１Ｂに示す変形例２－１において、縦型構造の転送トランジスタＴＲ１，ＴＲ２に替えて、上述の第３実施形態の横型構造の転送トランジスタＴＲＬ１，ＴＲＬ２を適用したものである。
　この変形例３－１においても、転送トランジスタＴＲＬ１及び転送トランジスタＴＲＬ２の各々は、半導体層２１の第１の面部Ｓ１の外側に、平面視で半導体層２１と素子間分離領域４１とに亘って設けられたゲート電極５８を有する。換言すれば、この変形例３－１においても、転送トランジスタＴＲＬ１及び転送トランジスタＴＲＬ２の各々は、半導体層２１の第１の面部Ｓ１の外側に、平面視で半導体層２１と分離領域（素子間分離領域４１）とに亘って設けられたゲート電極５８を有する。
　したがって、この変形例３－１においても、上述の第３実施形態と同様の効果が得られる。
　＜変形例３－２＞
　図３４Ａは、本技術の第３実施形態に係る変形例３－２を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図３４Ｂは、図３４Ａのａ３４－ａ３４切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図３４Ａ及び図３４Ｂに示すように、この変形例３－２は、上述の図２２Ａ及び図２２Ｂに示す変形例２－２において、縦型構造の転送トランジスタＴＲ１，ＴＲ２に替えて、上述の第３実施形態の横型構造の転送トランジスタＴＲＬ１，ＴＲＬ２を適用したものである。
　この変形例３－２においても、転送トランジスタＴＲＬ１及び転送トランジスタＴＲＬ２の各々は、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と分離領域（素子間分離領域４１）とに亘って設けられたゲート電極５８を有する。換言すれば、転送トランジスタＴＲＬ１及び転送トランジスタＴＲＬ２の各々は、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と絶縁体（分離絶縁膜４３）とに亘って設けられたゲート電極５８を有する。
　したがって、この変形例３－２においても、上述の第３実施形態と同様の効果が得られる。
　＜変形例３－３＞
　図３５Ａは、本技術の第３実施形態に係る変形例３－３を示す図であって、１つの画素の一構成例を模式的に示す平面図である。
　図３５Ｂは、図３５Ａのａ３５－ａ３５切断線に沿った縦断面構造を模式的に示す縦断面図である。
　図３５Ａ及び図３５Ｂに示すように、この変形例３－３は、上述の図２３Ａ及び図２３Ｂに示す変形例２－３において、縦型構造の転送トランジスタＴＲ１，ＴＲ２に替えて、上述の第３実施形態の横型構造の転送トランジスタＴＲＬ１，ＴＲＬ２を適用したものである。
　この変形例３－３においても、転送トランジスタＴＲＬ１及び転送トランジスタＴＲＬ２の各々は、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と分離領域（素子間分離領域４１）とに亘って設けられたゲート電極５８を有する。換言すれば、転送トランジスタＴＲＬ１及び転送トランジスタＴＲＬ２の各々は、半導体層２１の第１の面部Ｓ１の外側に平面視で半導体層２１と絶縁体（分離絶縁膜４３）とに亘って設けられたゲート電極５８を有する。
　したがって、この変形例３－３においても、上述の第３実施形態と同様の効果が得られる。
　≪その他の変形例≫
　上述の第３実施形態及び変形例３－１から３－３では、分離領域として、平面視で素子間分離領域４１と画素間離領域３１が重畳する領域にゲート電極５８を設けた場合について説明したが、本技術は、上述の第３実施形態に限定されない。
　例えば、図３２Ａ及び図３２Ｂを参照して説明すれば、分離領域として、半導体層２１の第１の面部Ｓ１と第２の面部Ｓ２に亘って延伸する画素間分離領域３１が存在する場合、この画素間分離領域３１と半導体層２１とに亘ってゲート電極５８を設けてもよい。
　また、図３２Ａ及び図３２Ｂを参照して説明すれば、平面視で素子間分離領域４１と画素間分離領域３１とが重畳する領域以外、即ち、光電変換領域２２Ｂの周縁部から離れた中央部に素子間分離領域４１が存在する場合、この素子間分離領域４１と半導体層２１とに亘ってゲート電極５８を設けてもよい。
　〔第４実施形態〕
　この第４実施形態では、半導体層を複数段に積層した積層型の光検出装置として、例えば、２つの半導体層を２段に積層した２段積層型の固体撮像装置に本技術を適用した一例について説明する。
　図３６Ａは、本技術の第４実施形態に係る固体撮像装置において、１つの画素を模式的に示す平面図である。
　図３６Ｂは、図３６Ａのａ３６－ａ３６切断線に沿った縦断面構造を模式的に示す縦断面図である。
　なお、図３６Ａでは、図面を見易くするため、素子間分離領域４１よりも上層の図示を省略している。
　図３６Ａ及び図３６Ｂに示すように、本技術の第４実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、図３６Ａ及び図３６Ｂに示すように、この第４実施形態に係る固体撮像装置１Ｄは、半導体層２１の第１の面部Ｓ１側に、絶縁層７１を介在して設けられた半導体層８１と、この半導体層８１の絶縁層７１側とは反対側に設けられた絶縁層９１と、を更に備えている。そして、この第４実施形態の固体撮像装置１Ｄは、画素回路１５（図３参照）に含まれる画素トランジスタＱが半導体層８１に設けられている。図３６Ｂでは、画素トランジスタＱの一例として、増幅トランジスタＡＭＰを例示している。図３６Ｂ及び図５Ａに示すように、光電変換部２５、転送トランジスタＴＲ（図５Ａ参照）及び浮遊拡散領域ＦＤの各々は、半導体層２１に設けられている。
　ここで、この第４実施形態では、半導体層２１が本技術の「第１半導体層」の一具体例に相当し、半導体層８１が本技術の「第２半導体層」の一具体例に相当する。
　また、図３６Ｂに示すように、この第４実施形態に係る固体撮像装置１Ｄは、半導体層２１に設けられた浮遊拡散領域ＦＤと、半導体層８１に設けられた増幅トランジスタＡＭＰとを電気的に接続する導電経路９５を更に備えている。
　導電経路９５は、半導体層２１と半導体層８１との積層方向（Ｚ方向）において、絶縁層９１から浮遊拡散領域ＦＤに亘って延伸し、かつ浮遊拡散領域ＦＤと接続された貫通コンタクト電極９２と、絶縁層９１に埋め込まれ、かつ増幅トランジスタＡＭＰのゲート電極５５と接続されたコンタクト電極９３と、絶縁層９１の半導体層８１側とは反対側に設けられ、かつ貫通コンタクト電極９２及びコンタクト電極９３の各々と電気的及び機械的に接続された配線９４と、を含む。
　配線９４としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属膜、又はＡｌ、Ｃｕを主体とする合金膜などを用いることができる。
　絶縁層９１としては、例えば酸化シリコン膜を用いることができる。
　絶縁層７１は、例えば２つの絶縁膜７２及び７５を含んでいる。この２つの絶縁膜７２及び７５としては、例えば酸化シリコン膜を用いることができる。
　半導体層８１としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第８実施形態では、これに限定されないが、半導体層２１として例えば単結晶シリコンからなるｐ型の半導体基板を用いている。
　貫通コンタクト電極９２は、半導体層８１と電気的に絶縁分離されている。貫通コンタクト電極９２及びコンタクト電極９３としては、例えばチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属膜を用いるこができる。
　この第４実施形態に係る固体撮像装置１Ｄにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。即ち、本技術は、２つの半導体層２１と８１とを２段に積層した２段積層型の固体撮像装置１Ｄにも適用することができる。
　また、図示していないが、本技術は、３つ以上の半導体層を多段に積層した多段積層型の固体撮像装置にも適用することができる。
　〔第５実施形態〕
　この第５実施形態では、半導体層を複数段に積層した積層型の光検出装置として、例えば、半導体層を含む３つの基体を３段に積層した３段積層型の固体撮像装置に本技術を適用した一例について説明する。
　図３７は、本技術の第５実施形態に係る固体撮像装置の一構成例を模式的に示す分解図である。
　図３８は、本技術の第５実施形態に係る固体撮像装置において、画素及び画素回路の一構成例を示す等価回路図である。
　図３７に示すように、本技術の第５実施形態に係る固体撮像装置１Ｅは、３つの基体（第１基体（第１基板）２１０、第２基体（第２基板）２２０、第３基体（第３基板）２３０）を備えている。この個体撮像装置１Ｅは、３つの基体（第１基体２１０、第２基体２２０、第３基体２３０）が積層された三次元構造になっている。第１基体２１０、第２基体２２０及び第３基体２３０は、この順に積層されている。
　第１基体２１０は、半導体層２１１に、光電変換を行う複数のセンサ画素２１２を有している。半導体層２１１は、本技術（本開示に係る技術）の「第１半導体層」の一具体例に相当する。複数のセンサ画素２１２は、第１基体２１０における画素領域２１３内に行列状に設けられている。
　第２基体２２０は、半導体層２２１に、センサ画素２１２から出力された電荷に基づく画素信号を出力する画素回路（読み出し回路）２２２を４つのセンサ画素２１２ごとに１つずつ有している。半導体層２２１は、本技術の「第２半導体層」の一具体例に相当する。第２基体２２０は、行方向に延在する複数の画素駆動線２２３と、列方向に延在する複数の垂直信号線２２４とを有している。
　第３基体２３０は、半導体層２３１に、画素信号を処理するロジック回路２３２を有している。ロジック回路２３２は、例えば、垂直駆動回路２３３、カラム信号処理回路２３４、水平駆動回路２３５およびシステム制御回路２３６を有している。ロジック回路２３２（具体的には水平駆動回路）は、センサ画素２１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路２３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド（Self-Aligned Silicide）プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
　垂直駆動回路２３３は、例えば、複数のセンサ画素２１２を行単位で順に選択する。カラム信号処理回路２３４は、例えば、垂直駆動回路２３３によって選択された行の各センサ画素２１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路２３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素２１２の受光量に応じた画素データを保持する。水平駆動回路２３５は、例えば、カラム信号処理回路２３４に保持されている画素データを順次、外部に出力する。システム制御回路２３６は、例えば、ロジック回路２３２内の各ブロック（垂直駆動回路２３３、カラム信号処理回路２３４および水平駆動回路２３５）の駆動を制御する。
　図３８は、センサ画素２１２および画素回路２２２の一例を表したものである。この第４実施形態では、図３８に示したように、４つのセンサ画素２１２が１つの画素回路２２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素２１２の出力が共通の画素回路２２２に入力されることを指している。
　各センサ画素２１２は、互いに共通の構成要素を有している。図３８には、各センサ画素２１２の構成要素を互いに区別するために、各センサ画素２１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素２１２の構成要素を互いに区別する必要のある場合には、各センサ画素２１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素２１２の構成要素を互いに区別する必要のない場合には、各センサ画素２１２の構成要素の符号の末尾の識別番号を省略するものとする。
　各センサ画素２１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された信号電荷を一時的に保持する電荷保持部としての浮遊拡散領域（フローティングディフュージョン）ＦＤと、を有している。
　フォトダイオードＰＤは、上述の第１実施形態から第４実施形態に示す光電変換部２５の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインが浮遊拡散領域ＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２２３に電気的に接続されている。ロジック回路２３２は、上述の第１実施形態と同様に、例えば、ＣＭＯＳ（Complementary MOS）回路で構成されている。
　１つの画素回路２２２を共有する各センサ画素２１２の浮遊拡散領域ＦＤは、互いに電気的に接続されるとともに、共通の画素回路２２２の入力端に電気的に接続されている。画素回路２２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（画素回路２２２の入力端）が浮遊拡散領域ＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２２３（図３７参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（画素回路３２２の出力端）が垂直信号線２２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２２３（図３７参照）に電気的に接続されている。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷を浮遊拡散領域ＦＤに転送する。リセットトランジスタＲＳＴは、浮遊拡散領域ＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、浮遊拡散領域ＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路１２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、浮遊拡散領域ＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、浮遊拡散ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２２４を介してカラム信号処理回路２３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
　詳細に図示していないが、上述の第４実施形態の図３６Ｂを参照して説明すれば、この第５実施形態では、第１基体２１０の半導体層２１１に設けられた浮遊拡散領域ＦＤと、第１基体２１０とは異なる第２基体２２０の半導体層２２１に設けられた増幅トランジスタＡＭＰのゲート電極５６とが導電経路９５を介して電気的に接続されている。そして、この第５実施形態の転送トランジスタＴＲとしては、上述の実施形態（第１～第３実施形態）及びこれらの変形例に記載された転送トランジスタＴＲを用いることができる。
　したがって、この第５実施形態に係る固体撮像装置１Ｅにおいても、上述の実施形態及びそれらの変形例と同様の効果が得られる。即ち、本技術は、３つの基体（第１基体２１０、第２基体２２０、第３基体２３０）が積層された三次元構造の固体撮像装置１Ｅにも適用することが可能である。
　〔第６実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図３９は、本技術の第６実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図３９に示すように、電子機器３００は、固体撮像装置３０１と、光学レンズ３０２と、シャッタ装置３０３と、駆動回路３０４と、信号処理回路３０５とを備えている。この電子機器３００は、固体撮像装置３０１として、本技術の第１から第５実施形態に係る固体撮像装置１Ａ～１Ｅを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ３０２は、被写体からの像光（入射光３０６）を固体撮像装置３０１の撮像面上に結像させる。これにより、固体撮像装置３０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置３０３は、固体撮像装置３０１への光照射期間及び遮光期間を制御する。駆動回路３０４は、固体撮像装置３０１の転送動作及びシャッタ装置３０３のシャッタ動作を制御する駆動信号を供給する。駆動回路３０４から供給される駆動信号（タイミング信号）により、固体撮像装置３０１の電荷転送を行なう。信号処理回路３０５は、固体撮像装置３０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、固体撮像装置３０１において、性能向上が図られているため、第６実施形態の電子機器３００の画質性能の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器３００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサにおいても、上述した画素トランジスタを採用することができる。
　〔第７実施形態〕
　≪移動体への応用例≫
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４１は、撮像部１２０３１の設置位置の例を示す図である。
　図４１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、上述の複数の電子制御ユニット及び撮像部１２０３１に適用され得る。具体的には、上述の第１～第５実施形態の固体撮像装置は、上述の複数の電子制御ユニット及び撮像部１２０３１に適用することができる。電子制御ユニット及び撮像部１２０３１に本開示に係る技術を適用することにより、性能向上を図ることができるので、電子制御ユニット及び撮像部１２０３１の性能向上を図ることができる。
　〔第８実施形態〕
　≪内視鏡手術システムへの応用例≫
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図４２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図４２では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図４３は、図４２に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、ＣＣＵ１１２０１や、カメラヘッド１１１０２の撮像部１１４０２に適用され得る。具体的には、上述の第１～第５実施形態の固体撮像装置は、ＣＣＵ１１２０１や撮像部１０４０２に適用することができる。ＣＣＵ１１２０１及び撮像部１０４０２に本開示に係る技術を適用することにより、ＣＣＵ１１２０１及び撮像部１０４０２の性能向上を図ることができる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　なお、本技術は、以下のような構成としてもよい。
（１）
　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　前記半導体層の前記第１の面部側に設けられた絶縁体と、
　前記半導体層の第２の面部側から入射した光を信号電荷に光電変換する光電変換部と、
　前記半導体層の前記第１の面部側に設けられた電荷保持部と、
　前記光電変換部で光電変換された信号電荷を前記電荷保持部に転送する転送トランジスタと、
　を備え、
　前記転送トランジスタは、前記半導体層及び前記絶縁体の各々と互いに隣り合って前記一方向に延伸するゲート電極を有する、光検出装置。
（２）
　前記一方向から前記半導体層を視た平面視において、前記半導体層と前記絶縁体との界面部を横切る方向を横方向とし、前記横方向と交差する方向を縦方向としたとき、前記ゲート電極は、前記縦方向に沿う第１幅が前記横方向に沿う第２幅よりも広い、上記（１）に記載の光検出装置。
（３）
　前記半導体層及び前記ゲート電極の各々は、互いに隣り合う平面状の側面部を有し、
　前記半導体層の前記側面部は、結晶方位が（１００）面、（０１０）面及び（００１）の何れかである、上記（１）又は（２）に記載の光検出装置。
（４）
　前記ゲート電極は、直方体である、上記（３）に記載の光検出装置。
（５）
　前記ゲート電極は、前記界面部よりも前記絶縁体側に位置している、上記（１）から（４）の何れかに記載の光検出装置。
（６）
　前記ゲート電極は、前記界面部を横切っている、上記（１）から（４）の何れかに記載の光検出装置。
（７）
　前記ゲート電極は、前記界面部よりも前記半導体層に位置している、上記（１）から（４）の何れかに記載の光検出装置。
（８）
　前記絶縁体は、前記半導体層の前記第１の面部から前記第２の面部側に窪む浅溝部に設けられた分離絶縁膜を含む、上記（１）から（７）の何れかに記載の光検出装置。
（９）
　前記絶縁体は、前記半導体層の前記第１の面部から前記第２の面部側に窪む浅溝部に設けられた第１分離絶縁膜と、前記第１分離絶縁膜から前記半導体層の前記第２の面部側に向かって延伸する掘り込み部に設けられた第２分離絶縁膜と、を含む、上記（１）から（７）の何れかに記載の光検出装置。
（１０）
　前記絶縁体は、前記半導体層の第１の面部側から前記第２の面部側に亘って延伸する掘り込み部に設けられた分離絶縁膜を含む、上記（１）から（７）の何れかに記載の光検出装置。
（１１）
　前記転送トランジスタは、前記半導体層と、前記ゲート電極との間に介在されたゲート絶縁膜を更に有する、上記（１）から（１０）の何れかに記載の光検出装置。
（１２）
　前記電荷保持部に保持された信号電荷を読出し、読み出した信号電荷に基づく画素信号を出力する画素回路を更に備え、
　前記画素回路に含まれる画素トランジスタは、前記光電変換領域において、前記半導体層の前記第１の面部側に設けられている、上記（１）から（１１）の何れかに記載の光検出装置。
（１３）
　前記半導体層を第１半導体層とし、
　前記一方向において前記半導体層と重畳して設けられた第２半導体層と、
　前記電荷保持部に保持された信号電荷を読出し、読み出した信号電荷に基づく画素信号を出力する画素回路と、
　を更に備え、
　前記画素回路に含まれる画素トランジスタは、前記第２半導体層に設けられている、上記（１）から（１１）の何れかに記載の光検出装置。
（１４）
　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　前記半導体層に設けられ、かつ前記一方向に延伸する分離領域で区画された光電変換領域と、
　を備え、
　前記光電変換領域は、
　前記一方向に延伸する内部分離障壁と、
　前記一方向と交差する方向に、前記内部分離障壁を介して互いに隣り合って並ぶ第１光電変換セル及び第２光電変換セルを有し、
　前記第１及び第２光電変換セルの各々は、光電変換部と、前記光電変換部で光電変換された信号電荷を保持する電荷保持部と、を有し、
　前記内部分離障壁は、平面視で前記光電変換領域を挟んで互いに反対側に位置する２つの前記分離領域のうちの一方の分離領域から他方の分離領域側に突出し、
　前記第１及び第２光電変換セルの各々の前記電荷保持部は、一方の前記分離領域側で前記内部分離障壁を介して互いに隣り合っている、光検出装置。
（１５）
　前記内部分離障壁は、他方の前記分離領域と一体化され、かつ前記第１光電変換セルと前記第２光電変換セルとを繋ぐ凹部を有する、上記（１４）に記載の光検出装置。
（１６）
　前記内部分離障壁は、他方の前記内部分離障壁から離間している、上記（１４）に記載の光検出装置。
（１７）
　前記第１及び第２光電変換セルの各々は、前記光電変換部で光電変換された信号電荷を前記電荷保持部に転送する転送トランジスタを更に有し、
　前記転送トランジスタは、前記光電変換領域の前記半導体層及び前記分離領域の各々と互いに隣り合って前記一方向に延伸するゲート電極を有する、上記（１４）に記載の光検出装置。
（１８）
　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
　前記半導体層の前記第１の面部から前記第２の面部側に向かって延伸する分離領域と、
　前記半導体層の前記第１の面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
　を備え、
　前記転送トランジスタは、前記半導体層の第１の面部の外側に平面視で前記半導体層と前記分離領域とに亘って設けられたゲート電極を有する、光検出装置。
（１９）
　前記分離領域は、絶縁体を含む、上記（１８）に記載の光検出装置。
（２０）
　上記（１）から（１９）の何れかに記載の光検出装置と、
　被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
　前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
　を備えた、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ…固体撮像装置
　２…半導体チップ
　２Ａ…画素アレイ部
　２Ｂ…周辺部
　３…画素
　４…垂直駆動回路
　５…カラム信号処理回路
　６…水平駆動回路
　７…出力回路
　８…制御回路
　１０…画素駆動線
　１１…垂直信号線
　１２…水平信号線
　１３…ロジック回路
　１４…ボンディングパッド
　１５…画素回路（読出し回路）
　２１…半導体層
　２１ａ…側壁面部
　２２，２２Ｂ…光電変換領域
　２３…ｐ型のウエル領域（ｐ型の半導体領域）
　２４…ｎ型の半導体領域
　２５…光電変換部（ＰＤ）
　２６Ｌ…第１光電変換セル
　２６Ｒ…第２光電変換セル
　３１…画素間分離領域
　３２…掘り込み部
　３３…分離絶縁膜（絶縁体）
　３６…段差部
　３７，３８，３９…内部分離障壁
　３８ａ…凹部
　４１…素子間分離領域（フィールド分離領域）
　４２…浅溝部
　４３…分離絶縁膜（絶縁体）
　４５ａ，４５ｂ，４５ｃ，４５ｄ…素子形成領域
　４３ｚ…給電領域
　５１…ゲート溝部
　５２…ゲート絶縁膜
　５３…導電膜
　５５…ゲート電極
　５５ａ…上面部
　５５ｂ…下面部
　５５ｃ１，５５ｃ２，５５ｃ３，５５ｃ４…側面部
　５５Ｘ１…第２部分
　５５Ｘ１２…第２部分
　５５Ｘ１３…第３部分
　５５Ｙ１…第１部分
　５５Ｙ１１…第１部分
　５６…ゲート電極
　５７ａ，５７ｂ…主電極領域
　６１…平坦化膜
　６３…光学フィルタ層
　６３ａ…光学フィルタ部
　６４…マイクロレンズ層
　６４ａ…マイクロレンズ
　２１０…第１基体
　２１１…半導体層（第１半導体層）
　２１２…センサ画素
　２１３…画素領域
　２２０…第２基体
　２２１…半導体層（第２半導体層）
　２２２…画素回路（読出し回路）
　２２３…画素駆動線
　２２４…垂直駆動線
　２３０…第３基体
　２３１…半導体層
　２３２…ロジック回路
　２３３…垂直駆動回路
　２３４…カラム信号処理回路
　２３５…水平駆動回路
　２３６…システム制御回路
　３００…電子機器
　３０１…固体撮像装置
　３０２…光学レンズ（光学系）
　３０３…シャッタ装置
　３０４…駆動回路
　３０５…信号処理回路
　３０６…入射光
　Ａ１…横方向
　Ａ２…縦方向
　ＡＭＰ…増幅トランジスタ
　ＦＤ…ｎ型の浮遊拡散領域
　Ｌｐ…界面部
　Ｑ…画素トランジスタ
　ＲＳＴ…リセットトランジスタ
　ＳＥＬ…選択トランジスタ
　Ｓ１　…１の面部
　Ｓ２…第２の面部
　ＴＲ，ＴＲ１，ＴＲ２…縦型構造の転送トランジスタ
　ＴＲＬ１，ＴＲＬ２…横型構造の転送トランジスタ
　ＷＣ…給電用コンタクト領域
　Ｗ１…第１幅
　Ｗ２…第２幅

Claims (20)

  1. 　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
    　前記半導体層の前記第１の面部側に設けられた絶縁体と、
    　前記半導体層の第２の面部側から入射した光を信号電荷に光電変換する光電変換部と、
    　前記半導体層の前記第１の面部側に設けられた電荷保持部と、
    　前記光電変換部で光電変換された信号電荷を前記電荷保持部に転送する転送トランジスタと、
    　を備え、
    　前記転送トランジスタは、前記半導体層及び前記絶縁体の各々と互いに隣り合って前記一方向に延伸するゲート電極を有する、光検出装置。
  2. 　前記一方向から前記半導体層を視た平面視において、前記半導体層と前記絶縁体との界面部を横切る方向を横方向とし、前記横方向と交差する方向を縦方向としたとき、前記ゲート電極は、前記縦方向に沿う第１幅が前記横方向に沿う第２幅よりも広い、請求項１に記載の光検出装置。
  3. 　前記半導体層及び前記ゲート電極の各々は、互いに隣り合う平面状の側面部を有し、
    　前記半導体層の前記側面部は、結晶方位が（１００）面、（０１０）面及び（００１）の何れかである、請求項１に記載の光検出装置。
  4. 　前記ゲート電極は、直方体である、請求項３に記載の光検出装置。
  5. 　前記ゲート電極は、前記界面部よりも前記絶縁体側に位置している、請求項２に記載の光検出装置。
  6. 　前記ゲート電極は、前記界面部を横切っている、請求項２に記載の光検出装置。
  7. 　前記ゲート電極は、前記界面部よりも前記半導体層に位置している、請求項２に記載の光検出装置。
  8. 　前記絶縁体は、前記半導体層の前記第１の面部から前記第２の面部側に窪む浅溝部に設けられた分離絶縁膜を含む、請求項１に記載の光検出装置。
  9. 　前記絶縁体は、前記半導体層の前記第１の面部から前記第２の面部側に窪む浅溝部に設けられた第１分離絶縁膜と、前記第１分離絶縁膜から前記半導体層の前記第２の面部側に向かって延伸する掘り込み部に設けられた第２分離絶縁膜と、を含む、請求項１に記載の光検出装置。
  10. 　前記絶縁体は、前記半導体層の第１の面部側から前記第２の面部側に亘って延伸する掘り込み部に設けられた分離絶縁膜を含む、請求項１に記載の光検出装置。
  11. 　前記転送トランジスタは、前記半導体層と、前記ゲート電極との間に介在されたゲート絶縁膜を更に有する、請求項１に記載の光検出装置。
  12. 　前記電荷保持部に保持された信号電荷を読出し、読み出した信号電荷に基づく画素信号を出力する画素回路を更に備え、
    　前記画素回路に含まれる画素トランジスタは、前記光電変換領域において、前記半導体層の前記第１の面部側に設けられている、請求項１に記載の光検出装置。
  13. 　前記半導体層を第１半導体層とし、
    　前記一方向において前記半導体層と重畳して設けられた第２半導体層と、
    　前記電荷保持部に保持された信号電荷を読出し、読み出した信号電荷に基づく画素信号を出力する画素回路と、
    　を更に備え、
    　前記画素回路に含まれる画素トランジスタは、前記第２半導体層に設けられている、請求項１に記載の光検出装置。
  14. 　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
    　前記半導体層に設けられ、かつ前記一方向に延伸する分離領域で区画された光電変換領域と、
    　を備え、
    　前記光電変換領域は、
    　前記一方向に延伸する内部分離障壁と、
    　前記一方向と交差する方向に、前記内部分離障壁を介して互いに隣り合って並ぶ第１光電変換セル及び第２光電変換セルを有し、
    　前記第１及び第２光電変換セルの各々は、光電変換部と、前記光電変換部で光電変換された信号電荷を保持する電荷保持部と、を有し、
    　前記内部分離障壁は、平面視で前記光電変換領域を挟んで互いに反対側に位置する２つの前記分離領域のうちの一方の分離領域から他方の分離領域側に突出し、
    　前記第１及び第２光電変換セルの各々の前記電荷保持部は、一方の前記分離領域側で前記内部分離障壁を介して互いに隣り合っている、光検出装置。
  15. 　前記内部分離障壁は、他方の前記分離領域と一体化され、かつ前記第１光電変換セルと前記第２光電変換セルとを繋ぐ凹部を有する、請求項１４に記載の光検出装置。
  16. 　前記内部分離障壁は、他方の前記内部分離障壁から離間している、請求項１４に記載の光検出装置。
  17. 　前記第１及び第２光電変換セルの各々は、前記光電変換部で光電変換された信号電荷を前記電荷保持部に転送する転送トランジスタを更に有し、
    　前記転送トランジスタは、前記光電変換領域の前記半導体層及び前記分離領域の各々と互いに隣り合って前記一方向に延伸するゲート電極を有する、請求項１４に記載の光検出装置。
  18. 　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
    　前記半導体層の前記第１の面部から前記第２の面部側に向かって延伸する分離領域と、
    　前記半導体層の前記第１の面部側に設けられ、かつ光電変換部で光電変換された信号電荷を電荷保持部に転送する転送トランジスタと、
    　を備え、
    　前記転送トランジスタは、前記半導体層の第１の面部の外側に平面視で前記半導体層と前記分離領域とに亘って設けられたゲート電極を有する、光検出装置。
  19. 　前記分離領域は、絶縁体を含む、請求項１８に記載の光検出装置。
  20. 　光検出装置と、
    　被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、
    　前記光検出装置から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記光検出装置は、
    　一方向において互いに反対側に位置する第１の面部及び第２の面部を有する半導体層と、
    　前記半導体層の前記第１の面部側に設けられた絶縁体と、
    　前記半導体層の第２の面部側から入射した光を信号電荷に光電変換する光電変換部と、
    　前記半導体層の前記第１の面部側に設けられた電荷保持部と、
    　前記光電変換部で光電変換された信号電荷を前記電荷保持部に転送する転送トランジスタと、
    　を備え、
    　前記転送トランジスタは、前記半導体層及び前記絶縁体の各々と互いに隣り合って前記一方向に延伸するゲート電極を有する、電子機器。
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