WO2025062889A1 - 撮像装置 - Google Patents

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WO2025062889A1
WO2025062889A1 PCT/JP2024/028977 JP2024028977W WO2025062889A1 WO 2025062889 A1 WO2025062889 A1 WO 2025062889A1 JP 2024028977 W JP2024028977 W JP 2024028977W WO 2025062889 A1 WO2025062889 A1 WO 2025062889A1
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power supply
supply line
capacitance
capacitance element
vss
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文裕 井上
涼太 工藤
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise

Definitions

  • This disclosure relates to an imaging device.
  • CMOS Complementary Metal Oxide Semiconductor
  • PSRR Power Supply Rejection Ratio
  • This disclosure provides an imaging device that can suppress high-frequency noise in the comparator.
  • An imaging device includes a first power supply line that transmits a first power supply voltage, a second power supply line that transmits a second power supply voltage different from the first power supply voltage, a first input section that inputs a reference signal to be compared with a pixel signal from a pixel that photoelectrically converts light into a pixel signal, a second input section that inputs the pixel signal, first and second paths that are in a voltage state according to the magnitude relationship between the voltage of the first input section and the voltage of the second input section, and an output section connected to the second path, and outputs a voltage from the output section based on the voltage of the first input section and the voltage of the second input section.
  • the device includes a comparator circuit that logically inverts an output signal, at least one of a first capacitive element provided between a first power supply line and a first input section or a first path, or between a second power supply line and a first input section or a first path, and a second capacitive element provided between the first power supply line and a second input section or a second path, or between the second power supply line and a second input section or a second path, and at least one of a first adjustment section that can adjust the capacitance of the first capacitive element and a second adjustment section that can adjust the capacitance of the second capacitive element.
  • the capacitance of the first capacitive element and the capacitance of the second capacitive element may be approximately equal.
  • the imaging device may further include a third capacitance element provided between the first power line and the output section.
  • the first capacitance element is composed of a plurality of first partial capacitance elements, the first electrodes of the plurality of first partial capacitance elements are commonly connected to either the first input section or the first path, and the second electrodes of the plurality of first partial capacitance elements may be selectively connected to the first or second power supply line, respectively, via the first adjustment section.
  • the second capacitance element is composed of a plurality of second partial capacitance elements, the third electrodes of the plurality of second partial capacitance elements are commonly connected to either the second input section or the second path, and the fourth electrodes of the plurality of second partial capacitance elements may be selectively connected to the first or second power supply line, respectively, via the second adjustment section.
  • the first adjustment unit may include a first switch connected between the first capacitance element and the first and second power supply lines, and selectively connecting the first capacitance element to either the first or second power supply line.
  • the second adjustment unit may include a second switch connected between the second capacitance element and the first and second power supply lines, and selectively connecting the second capacitance element to either the first or second power supply line.
  • the first adjustment unit may include a plurality of first switches connected between the second electrodes of the plurality of first partial capacitance elements and the first and second power supply lines, and selectively connecting each of the second electrodes of the plurality of first partial capacitance elements to either the first or second power supply line.
  • the second adjustment unit may include a plurality of second switches connected between the fourth electrodes of the plurality of second partial capacitance elements and the first and second power supply lines, and selectively connecting each of the fourth electrodes of the plurality of second partial capacitance elements to either the first or second power supply line.
  • the imaging device may further include a register that stores a control signal that controls the first switch.
  • the imaging device may further include a register that stores a control signal that controls the second switch.
  • the first switch may be a logic circuit such as a CMOS (Complementary MOS) inverter, a NAND gate, or a NOR gate.
  • CMOS Complementary MOS
  • the second switch may be a logic circuit such as a CMOS inverter, a NAND gate, or a NOR gate.
  • the first adjustment unit may include a third switch connected between the first capacitance element and the first path and between the first capacitance element and the first power supply line, and selectively connects the first capacitance element to either the first path or the first power supply line
  • the second adjustment unit may include a fourth switch connected between the second capacitance element and the output unit, and between the second capacitance element and the first power supply line, and selectively connects the second capacitance element to either the output unit or the first power supply line.
  • the first adjustment unit may include a third switch connected between the first capacitance element and the first path and between the first capacitance element and the second power supply line, and selectively connects the first capacitance element to either the first path or the second power supply line
  • the second adjustment unit may include a fourth switch connected between the second capacitance element and the output unit, and between the second capacitance element and the second power supply line, and selectively connects the second capacitance element to either the output unit or the second power supply line.
  • the first adjustment unit may include a plurality of third switches connected between the plurality of first partial capacitance elements and the first path, and between the plurality of first partial capacitance elements and the first power supply line, and selectively connecting each of the plurality of first partial capacitance elements to either the first path or the first power supply line.
  • the second adjustment section may include a plurality of second switches connected between the plurality of second partial capacitance elements and the output section, and between the plurality of second partial capacitance elements and the first power supply line, and selectively connecting each of the plurality of second partial capacitance elements to either the output section or the first power supply line.
  • the first adjustment unit may include a plurality of third switches connected between the plurality of first partial capacitance elements and the first path, and between the plurality of first partial capacitance elements and the second power supply line, and selectively connecting each of the plurality of first partial capacitance elements to either the first path or the second power supply line.
  • the second adjustment section may include a plurality of second switches connected between the plurality of second partial capacitance elements and the output section, and between the plurality of second partial capacitance elements and the second power supply line, and selectively connecting each of the plurality of second partial capacitance elements to either the output section or the second power supply line.
  • the imaging device includes a first power supply line that transmits a first power supply voltage, a second power supply line that transmits a second power supply voltage different from the first power supply voltage, a first input unit that inputs a reference signal to be compared with a pixel signal from a pixel that photoelectrically converts light into a pixel signal, a second input unit that inputs a pixel signal, a first path that is in a voltage state according to the magnitude relationship between the voltage of the first input unit and the voltage of the second input unit, and an output unit connected to the first path, a comparison circuit that logically inverts an output signal from the output unit based on the voltage of the first input unit and the voltage of the second input unit, at least one of a first capacitance element provided between the first power supply line and the first input unit, or between the second power supply line and the first input unit, and a second capacitance element provided between the first power supply line and the second input unit, or between the second power supply line and the second input
  • An imaging device includes a first power supply line that transmits a first power supply voltage, a second power supply line that transmits a second power supply voltage different from the first power supply voltage, an input section that inputs a signal corresponding to a differential voltage between a reference signal and a pixel signal that is compared with a pixel signal from a pixel that photoelectrically converts light into a pixel signal, a first path that is in a voltage state corresponding to the voltage of the input section, and an output section connected to the first path, a comparison circuit that logically inverts an output signal from the output section based on the voltage of the input section, a first capacitance element provided between the first power supply line and the input section or between the second power supply line and the input section, and a first adjustment section that is capable of adjusting the capacitance of the first capacitance element.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of an imaging apparatus according to a first embodiment.
  • 1 is a conceptual diagram showing an example of an imaging device in which a semiconductor chip in a pixel region and a semiconductor chip in a peripheral circuit region are stacked.
  • FIG. 2 is a diagram showing a more detailed example of the configuration of an imaging apparatus.
  • FIG. 2 is a circuit diagram showing a configuration example of a comparator according to the first embodiment.
  • FIG. 13 is a diagram showing a configuration example of an adjustment unit of a capacitive element.
  • FIG. 13 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a second embodiment.
  • FIG. 13 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a third embodiment.
  • FIG. 13 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a fourth embodiment.
  • FIG. 13 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a fifth embodiment.
  • FIG. 13 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a sixth embodiment.
  • FIG. 13 is a circuit diagram showing a configuration example of a comparator according to a seventh embodiment.
  • FIG. 13 is a circuit diagram showing a configuration example of a comparator according to an eighth embodiment.
  • FIG. 13 is a diagram showing a configuration example of an adjustment unit of a capacitive element.
  • FIG. 23 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a ninth embodiment.
  • FIG. 23 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a tenth embodiment.
  • FIG. 23 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to an eleventh embodiment.
  • FIG. 23 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a twelfth embodiment.
  • FIG. 23 is a diagram showing a configuration example of an adjustment unit of a capacitive element according to a thirteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a comparator according to a fourteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a comparator according to a fourteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a fifteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a sixteenth embodiment.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a seventeenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to an eighteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a nineteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a twentieth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a twenty-first embodiment.
  • FIG. 22 is a circuit diagram showing a configuration example of a capacitive element according to a twenty-second embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a twenty-third embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a twenty-fourth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a nineteenth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example of a capacitive element according to a twentieth embodiment.
  • FIG. 23 is a circuit diagram showing a configuration example
  • FIG. 25 is a circuit diagram showing a configuration example of a capacitive element according to a twenty-fifth embodiment.
  • FIG. 26 is a circuit diagram showing a configuration example of a capacitive element according to a twenty-sixth embodiment.
  • FIG. 27 is a circuit diagram showing a configuration example of a capacitive element according to a twenty-seventh embodiment.
  • FIG. 28 is a circuit diagram showing a configuration example of a capacitive element according to a twenty-eighth embodiment.
  • FIG. 29 is a circuit diagram showing a configuration example of a capacitive element according to a 29th embodiment.
  • FIG. 30 is a circuit diagram showing a configuration example of a capacitive element according to a 30th embodiment.
  • FIG. 31 is a circuit diagram showing a configuration example of a capacitive element according to a thirty-first embodiment.
  • First Embodiment 1 is a block diagram showing an example of a schematic configuration of an image capturing apparatus according to a first embodiment.
  • the image capturing apparatus 1 can be used, for example, in a CIS such as an in-vehicle distance measuring device.
  • the imaging device 1 has a pixel region 21 provided on a semiconductor substrate (not shown), and a peripheral circuit section provided on the same semiconductor substrate.
  • the peripheral circuit section is composed of, for example, a vertical drive section 22, a column processing section 23, a horizontal drive section 24, a system control section 25, a signal processing section 26, and a data storage section 27.
  • the pixel region 21 has a number of pixels 10 arranged two-dimensionally in a matrix in the row and column directions.
  • the pixels 10 generate charges according to the amount of light they receive, and output a signal according to the charges. That is, the pixels 10 perform photoelectric conversion on the incident light, and output a signal (pixel signal) according to the resulting charge.
  • the row direction is the horizontal direction in FIG. 1, and the column direction is the vertical direction.
  • pixel drive lines 28 are wired in the row direction for each pixel row in the matrix-like pixel arrangement, and two vertical signal lines VSL are wired in the column direction for each pixel column.
  • the pixel drive lines 28 transmit drive signals for driving the pixels 10 when reading out signals.
  • FIG. 1 shows the pixel drive line 28 as a single line, the number of lines is not limited to one.
  • One end of the pixel drive line 28 is connected to an output terminal of the vertical drive unit 22 corresponding to each row.
  • the vertical drive unit 22 is composed of a shift register, an address decoder, etc., and drives each pixel 10 in the pixel region 21 simultaneously for all pixels or in row units, etc.
  • the vertical drive unit 22, together with the system control unit 25 that controls the vertical drive unit 22, constitutes a drive unit that controls the operation of each pixel 10 in the pixel region 21.
  • the detection signals output from each pixel 10 in the pixel row in response to drive control by the vertical drive unit 22 are input to the column processing unit 23 through the vertical signal line VSL.
  • the column processing unit 23 performs predetermined signal processing on the detection signals output from each pixel 10 through the vertical signal line VSL, and temporarily holds the detection signals after signal processing. Specifically, the column processing unit 23 performs noise removal processing, AD (Analog-to-Digital) conversion processing, etc. as signal processing.
  • the horizontal driving unit 24 is composed of a shift register, an address decoder, etc., and sequentially selects the unit circuits corresponding to the pixel columns of the column processing unit 23. Through selective scanning by the horizontal driving unit 24, the detection signals that have been signal-processed for each unit circuit in the column processing unit 23 are sequentially output.
  • the system control unit 25 is composed of a timing generator that generates various timing signals, and controls the driving of the vertical driving unit 22, column processing unit 23, horizontal driving unit 24, etc. based on the various timing signals generated by the timing generator.
  • the signal processing unit 26 has an arithmetic processing function and performs various signal processing such as arithmetic processing based on the detection signal output from the column processing unit 23.
  • the signal processing unit 26 and the data storage unit 27 temporarily store data necessary for signal processing in the signal processing unit 26.
  • all or part of the peripheral circuitry may be provided on a substrate separate from the pixel region 21.
  • the substrate of all or part of the peripheral circuitry and the substrate of the pixel region 21 may be bonded together for wiring bonding (Cu-Cu bonding).
  • FIG. 2 is a conceptual diagram showing an example of an imaging device 1 in which a semiconductor chip 511 of the pixel region 21 and a semiconductor chip 512 of the peripheral circuit section are stacked.
  • the imaging device 1 may be composed of two stacked semiconductor chips 511 and 512.
  • the pixel region 21 of the semiconductor chip 511 and the peripheral circuit section of the semiconductor chip 512 may be electrically connected using, for example, a through electrode such as a TSV (Through Silicon Via) provided in the via region 513 and the via region 514.
  • both semiconductor chips may be bonded together (Cu-Cu bonding) so that the wiring of the semiconductor chip 511 in the pixel region 21 contacts the wiring of the semiconductor chip 511 in the peripheral circuit section.
  • the pixel region 21 and part of the peripheral circuit section may be configured as one semiconductor chip, and the remaining components may be configured as other semiconductor chips.
  • the number of stacked semiconductor chips may be three or more layers.
  • FIG. 3 is a diagram showing a more detailed example of the configuration of the imaging device.
  • the imaging device 1 includes a noise cancellation device 11, a power supply unit 12, a pixel 10, a DAC circuit 100, capacitors C3 and C4, a comparator CM1, and a constant current source V2.
  • the pixel 10 is one of a plurality of pixels 10 arranged two-dimensionally.
  • the noise cancellation device 11, the power supply unit 12, the DAC circuit 100, the capacitors C3 and C4, the comparator CM1, and the constant current source V2 are components included in the signal processing unit 26.
  • the noise cancellation device 11 samples and holds (hereinafter referred to as S/H) the voltage of the power supply unit 12 to obtain a DC component, converts it into a current, adjusts the gain, and then superimposes it on the ramp signal RMP output by the DAC circuit 100 and inputs it to the comparator CM1 to remove (cancel) noise caused by power supply fluctuations (hereinafter also referred to as power supply noise).
  • the power supply unit 12 is a power supply that supplies power to the pixel 10 via the power line 12a.
  • the power supply unit 12 also supplies the power supplied to the pixel 10 to the noise cancellation device 11.
  • Pixel 10 includes transistors t1 to t5, which are Metal Oxide Semiconductor Field Effect Transistors (MOSFETs), and capacitors C1 and C2.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • transistors t1 to t3 are P-type MOSFETs
  • transistors t4 and t5 are N-type MOSFETs.
  • Transistors t1 to t3 may also be N-type MOSFETs.
  • the source of transistor t1 is connected to power supply line 12a of power supply unit 12, and the drain of transistor t1 is connected to the connection node of the source of transistor t2, capacitor C1, and constant current source V1.
  • the drain of transistor t2 is connected to the connection node of the drain of transistor t3, the gate of transistor t4, and capacitor C2.
  • the source of transistor t3 is connected to power supply line 12a.
  • the drain of transistor t4 is connected to the power supply line, and the source of transistor t4 is connected to the drain of transistor t5.
  • the source of transistor t5 is connected to capacitor C3 and constant current source V2.
  • the DAC circuit 100 inputs a ramp signal RMP to the inverting input terminal of the comparator CM1.
  • This ramp signal RMP is used as a reference signal for A/D (Analog to Digital) conversion of the pixel signal output from the pixel 10.
  • the DAC circuit 100 includes a constant voltage source V3, such as a band gap reference (BGR), transistors t100 to t106, resistors R100 and R101, and an amplifier AMP1.
  • BGR band gap reference
  • transistors t100 to t105 transistors t100, t101, t104, and t105 are P-type MOSFETs
  • transistors t102, t103, and t106 are N-type MOSFETs.
  • the source of transistor t100 is connected to a specified power supply line, and the drain of transistor t100 is connected to the drain of transistor t106.
  • Amplifier AMP1 has a non-inverting input terminal connected to a constant voltage source V3, and an inverting input terminal connected to one end of resistor R100 and the source of transistor t106.
  • the source of transistor t101 is connected to a specified power supply line.
  • the drain of transistor t101 is connected to the drain of transistor t102, and is connected between its own gate and the gate of transistor t103.
  • the source of transistor t102 is connected to the ground line.
  • the source of transistor t103 is connected to the ground line.
  • the drain of transistor t103 is connected to the drain of transistor t104, and is connected between the gate of transistor t104 and the gate of transistor t105.
  • the source of transistor t104 is connected to a specified power supply line.
  • the source of transistor t105 is connected to a specific power supply line, and the drain of transistor t105 is connected between comparator CM1 and resistor R101.
  • Comparator CM1 has a non-inverting input terminal (hereinafter also referred to as a positive terminal) to which a pixel signal is input from pixel 10, and a non-inverting input terminal (hereinafter also referred to as a negative terminal) to which a signal in which the noise cancellation signal of noise cancellation device 1 is superimposed on the ramp signal RMP of DAC circuit 100 is input.
  • a non-inverting input terminal hereinafter also referred to as a positive terminal
  • a negative terminal to which a signal in which the noise cancellation signal of noise cancellation device 1 is superimposed on the ramp signal RMP of DAC circuit 100 is input.
  • a pixel signal containing power supply noise is input to the positive terminal of the comparator CM1, and a ramp signal RMP on which a signal identical to the power supply noise generated by the noise cancellation device 1 is superimposed is input to the negative terminal. This causes the power supply noise contained in the pixel signal to be cancelled in-phase by the comparator CM.
  • the imaging device 1 is equipped with a comparator CM1 as shown in FIG. 4.
  • the comparator CM1 includes a first power supply line Lvdd, a second power supply line Lvss, a first input section IN_DAC, a second input section IN_VSL, transistors M1 to M7, capacitance elements Cin_DAC, Cin_VSL, Cbandw, Cv DIFF1_VSS , Cv DIFFOUT0_VSS , Cout, and an output section DIFF_VOUT0.
  • Cp DIFF1_VDD , Cp DIFF1_VSS , Cp DIFFOUT0_VDD , and Cp DIFFOUT0_VSS are parasitic capacitances and are virtually illustrated.
  • the first power supply line Lvdd is a power supply line that transmits a high-level voltage VDD.
  • the second power supply line Lvss is a power supply line that transmits a low-level voltage (e.g., ground voltage) VSS.
  • the comparator CM1 is connected between the first power supply line Lvdd and the second power supply line Lvss and receives power.
  • the first input section IN_DAC is connected to the output SFOUT of the DAC circuit 100 via a capacitive element Cin_DAC.
  • the first input section IN_DAC receives a ramp signal RMP from the DAC circuit 100 as a reference signal to be compared with the pixel signal.
  • the ramp signal RMP is a signal having a slope voltage that drops or rises at a nearly constant gradient over time.
  • the second input section IN_VSL is connected to the vertical signal line VSL via a capacitive element Cin_VSL.
  • the second input section IN_VSL receives a pixel signal from the pixel 10.
  • the pixel signal is an electrical signal of the pixel 10 in a reset state, or an electrical signal corresponding to the amount of incident light, and is a substantially constant voltage during one detection.
  • Transistors M1, M2, M5, and M7 are, for example, N-type Metal Oxide Semiconductor Field Effect Transistors (MOSFETs).
  • Transistors M3, M4, and M6 are, for example, P-type MOSFETs.
  • the drain of the transistor M1 is connected to the drain and gate of the transistor M3 and one electrode of the capacitive element Cv DIFF1_VSS .
  • the source of the transistor M1 is connected to the drain of the transistor M5 and the source of the transistor M2.
  • the gate of the transistor M1 is connected to the first input section IN_DAC.
  • the drain of the transistor M3 is connected to its own gate, the drain of the transistor M1, and one electrode of the capacitive element Cv DIFF1_VSS .
  • the source of the transistor M3 is connected to the first power line Lvdd.
  • the gate of the transistor M3 is connected to its own drain and the gate of the transistor M4.
  • transistor M5 The drain of transistor M5 is connected to the sources of transistors M1 and M2.
  • the source of transistor M5 is connected to the second power supply line Lvss.
  • the gate of transistor M5 is connected to the system control unit 25, and the voltage is set so that a constant current flows.
  • Transistors M1 to M5 form a differential circuit.
  • transistors M1 to M5 as a whole will also be referred to as the "differential circuit.”
  • the drain of the transistor M6 is connected to the drain of the transistor M7.
  • the source of the transistor M6 is connected to the first power line Lvdd.
  • the gate of the transistor M6 is connected to the drains of the transistors M2 and M4, one electrode of the capacitance element Cbandw, and one electrode of the capacitance element Cv DIFFOUT0_VSS .
  • the gate of the transistor M6 is connected to the output section DIFF_VOUT0 of the differential circuit.
  • the transistor M6 is controlled to be in a conductive state (ON) or a non-conductive state (OFF) by the voltage of the output section DIFF_VOUT0 of the differential circuit.
  • Transistors M1 to M5 form a differential circuit.
  • Transistors M3 and M4 form a current mirror circuit, and equal currents flow through transistors M1 and M2.
  • Transistors M1 and M3 form a first path P1, and flow current from the first power supply line Lvdd to the second power supply line Lvss via transistor M5.
  • the first path P1 is in a voltage state according to the magnitude relationship between the voltage of the first input section IN_DAC due to the voltage Vrmp of the ramp signal RMP and the voltage of the second input section IN_VSL due to the voltage (pixel signal voltage) Vvsl of the vertical signal line VSL.
  • the drain voltage of the transistor M6 (the output voltage of the comparator CM1) becomes a low-level voltage.
  • the output section DIFF_VOUT0 becomes a low-level voltage and the transistor M6 becomes conductive.
  • the drain voltage of the transistor M6 (the output voltage of the comparator CM1) becomes a high-level voltage. That is, when the first input IN_DAC voltage crosses from a higher voltage to a lower voltage than the second input IN_VSL voltage, the differential circuits M1 to M5 logically invert the output signal of the output DIFF_VOUT0 from a high-level voltage to a low-level voltage. As a result, the output voltage of the comparator CM1 logically inverts from a low-level voltage to a high-level voltage.
  • One electrode of the capacitance element Cbandw is connected to the drains of the transistors M2 and M4, the gate of the transistor M6, and one electrode of the capacitance element Cv DIFFOUT0_VSS .
  • the other electrode of the capacitance element Cbandw is connected to the first power line Lvdd. That is, the capacitance element Cbandw is connected between the first power line Lvdd and the output section DIFF_VOUT0.
  • the capacitance element Cbandw is a band-limiting capacitance, and transmits noise mixed into the power supply voltage VDD of the first power line Lvdd to the gate of the transistor M6. The noise of the power supply voltage VDD is also transmitted to the source of the transistor M6.
  • the noise of the power supply voltage VDD is canceled in the voltage difference Vgs between the source and gate of the transistor M6.
  • the transistor M6 is independent of noise in the power supply voltage VDD and can be operated by the voltage of the output DIFF_VOUT0 of the differential circuits M1 to M5.
  • the parasitic capacitance Cp DIFF1_VDD is a parasitic capacitance that occurs between the first power supply line Lvdd and the connection node DIFF1 of the transistor M3 and the transistor M1.
  • the parasitic capacitance Cp DIFF1_VSS is a parasitic capacitance that occurs between the second power supply line Lvss and the node DIFF1.
  • the parasitic capacitance Cp DIFFOUT0_VDD is a parasitic capacitance that occurs between the first power supply line Lvdd and the output section DIFF_VOUT0.
  • the parasitic capacitance Cp DIFFOUT0_VSS is a parasitic capacitance that occurs between the second power supply line Lvss and the output section DIFF_VOUT0.
  • the parasitic capacitance Cp DIFFOUT0_VDD is smaller than the capacitance element Cbandw and is connected in the same manner, so it can be regarded as a band-limiting capacitance and can be ignored. If the capacitance elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS are not provided, the parasitic capacitances Cp DIFFOUT0_VDD , Cp DIFF1_VSS , and Cp DIFFOUT0_VSS cannot be ignored.
  • parasitic capacitances Cp DIFFOUT0_VDD , Cp DIFF1_VSS , and Cp DIFFOUT0_VSS cause noise components (especially high-frequency components) of the power supply voltage VDD to be mixed into the node DIFF1 and the output section DIFF_VOUT0. Such high frequency components of noise cannot be removed by the noise canceling device 11 and the capacitive element Cbandw.
  • capacitance elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS are provided.
  • the capacitance elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS may be capacitance elements such as MOM (Metal Oxide Metal), MIM (Metal Insulator Metal), PIP (Poly-Si Insulator Poly-Si), MOSFET, etc.
  • the capacitance elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS may be parasitic capacitance between an element and a wiring, parasitic capacitance between wirings, parasitic capacitance between an element and a well, parasitic capacitance between wirings and a well, parasitic capacitance (diffusion capacitance) between wells, parasitic capacitance between a resistive element and a well, etc.
  • One electrode of the capacitance element Cv DIFF1_VSS is connected to the drain (node DIFF1) of the transistors M1 and M3.
  • the other electrode of the capacitance element Cv DIFF1_VSS is connected to the second power supply line Lvss. That is, the capacitance element Cv DIFF1_VSS is connected between the node DIFF1 of the first path P1 and the second power supply line Lvss.
  • the parasitic capacitance Cp DIFF1_VSS is equal to or smaller than the capacitance element Cv DIFF1_VSS and is connected in the same way, so they are collectively referred to as the capacitance element Cv DIFF1_VSS .
  • One electrode of the capacitance element Cv DIFFOUT0_VSS is connected to the drains of the transistors M2 and M4 and the gate of the transistor M6 (output section DIFF_VOUT0).
  • the other electrode of the capacitance element Cv DIFFOUT0_VSS is connected to the second power line Lvss. That is, the capacitance element Cv DIFFOUT0_VSS is connected between the second path P2 and the second power line Lvss.
  • the parasitic capacitance Cp DIFFOUT0_VSS is equal to or smaller than the capacitance element Cv DIFFOUT0_VSS and is connected in the same way, so they are collectively referred to as the capacitance element Cv DIFFOUT0_VSS .
  • the capacitance elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS are variable capacitances.
  • the capacitance element Cv DIFF1_VSS divides the power supply voltage VDD between itself and the parasitic capacitance Cp DIFF1_VDD , and adjusts the noise mixed into the node DIFF1.
  • the capacitance element Cv DIFFOUT0_VSS divides the power supply voltage VDD between itself and the capacitance element Cbandw, and adjusts the noise mixed into the output section DIFF_VOUT0.
  • the noise mixed into the node DIFF1 and the output section DIFF_VOUT0 is adjusted by adjusting the capacitance of each of the capacitance elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS .
  • the noise mixed into the node DIFF1 and the output section DIFF_VOUT0 By adjusting the noise mixed into the node DIFF1 and the output section DIFF_VOUT0, the noise of the voltage difference Vgs between the source and gate of the transistor M6 can be cancelled. That is, in this embodiment, the capacitive element Cv DIFF1_VSS is provided between the node DIFF1 and the second power line Lvss, and the capacitive element Cv DIFFOUT0_VSS is provided between the output section DIFF_VOUT0 and the second power line Lvss, so that the power supply noise is mixed into the node DIFF1 and the output section DIFF_VOUT0, thereby cancelling the noise of the power supply voltage VDD in the transistor M6. The high frequency components of the noise of the power supply voltage VDD can also be removed.
  • the amplitude of the output section DIFF_VOUT0 is ⁇ VDD ⁇ (Cbandw)/(Cbandw+Cv DIFFVOUT0_VSS ).
  • the fluctuation of the voltage difference Vgs between the source and gate of the transistor M6 is ⁇ VDD ⁇ (Cv DIFFVOUT0_VSS )/(Cbandw+Cv DIFFVOUT0_VSS ).
  • the capacitive element Cv DIFF1_VSS passes a high-frequency noise current through the first path so that the fluctuation of the voltage difference Vgs of the transistor M6 becomes almost zero.
  • the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS may be almost equal. However, due to noise contamination caused by other parasitic capacitances, in practice, it is necessary to adjust the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS . For example, the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS are adjusted so that the frequency characteristics (frequency-gain characteristics) of the first input section IN_DAC side and the frequency characteristics of the second input section IN_VSL side are equal. This suppresses the PSRR.
  • the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS may be set in a test process before the product shipment of the imaging device 1. This allows the setting to be adapted to process variations.
  • the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS may be set to a substantially constant capacitance value depending on the type of the imaging device 1. In this case, the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS may be set for each type of the imaging device 1.
  • the capacitances of the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS may be fixed after adjustment.
  • the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS may be set during adjustment after the product shipment.
  • the capacitances of the capacitive elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS are made changeable even after shipment.
  • the comparator CM1 further includes a switch SW1, a switch SW2, and a register RG.
  • the switch SW1 and the register RG are an example of a first adjustment unit.
  • the switch SW2 and the register RG are an example of a second adjustment unit.
  • the switch SW1 is connected between the other electrode of the capacitance element Cv DIFF1_VSS and the power supply lines Lvdd and Lvss.
  • the switch SW1 selectively connects the other electrode of the capacitance element Cv DIFF1_VSS to either the first power supply line Lvdd or the second power supply line Lvss.
  • the switch SW1 connects the other electrode of the capacitance element Cv DIFF1_VSS to the second power supply line Lvss
  • the capacitance element Cv DIFF1_VSS is in the state shown in FIG. 4 and is used for noise cancellation.
  • the switch SW1 connects the other electrode of the capacitance element Cv DIFF1_VSS to the first power supply line Lvdd
  • the capacitance element Cv DIFF1_VSS is connected to the power supply voltage VDD. In this case, the capacitance element Cv DIFF1_VSS is not used for noise cancellation.
  • the switch SW2 is connected between the other electrode of the capacitance element Cv DIFFVOUT0_VSS and the power supply lines Lvdd and Lvss.
  • the switch SW2 selectively connects the other electrode of the capacitance element Cv DIFFVOUT0_VSS to either the first power supply line Lvdd or the second power supply line Lvss.
  • the switch SW2 connects the other electrode of the capacitance element Cv DIFFVOUT0_VSS to the second power supply line Lvss
  • the capacitance element Cv DIFFVOUT0_VSS is in the state shown in FIG. 4 and is used for noise cancellation.
  • the switch SW2 connects the other electrode of the capacitance element Cv DIFFVOUT0_VSS to the first power supply line Lvdd
  • the capacitance element Cv DIFFVOUT0_VSS is connected to the power supply voltage VDD.
  • the capacitive element Cv DIFFVOUT0_VSS is not used for noise cancellation.
  • the switches SW1, SW2 can effectively connect or disconnect the capacitive elements Cv DIFF1_VSS , Cv DIFFVOUT0_VSS to the node DIFF1 or the output DIFF_VOUT0 for noise cancellation.
  • Switches SW1 and SW2 may be logic circuits such as, for example, CMOS (Complementary MOS) inverters, NAND gates, and NOR gates.
  • CMOS Complementary MOS
  • NAND gates NAND gates
  • NOR gates NOR gates
  • the register RG stores control signals for individually switching the switches SW1 and SW2.
  • the register RG stores a digital value with the same number of bits as the number of switches as the control signal.
  • the register RG may store 2-bit digital values corresponding to the switches SW1 and SW2 as the control signal. For example, when the digital value is "00", the switches SW1 and SW2 connect the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS to the first power line Lvdd. When the digital value is "11", the switches SW1 and SW2 connect the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS to the second power line Lvss.
  • the switches SW1 and SW2 connect one of the capacitance elements CvDIFF1_VSS and CvDIFFVOUT0_VSS to the first power supply line Lvdd, and connect the other to the second power supply line Lvss.
  • Second Embodiment 6 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS according to the second embodiment.
  • the capacitance element Cv DIFF1_VSS includes a plurality of partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n (n is an integer of 2 or more).
  • One electrode of each of the partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n is commonly connected to the node DIFF1.
  • the other electrodes of each of the partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n are connected to the first power supply line Lvdd or the second power supply line Lvss via the corresponding switches SW1_1 to SW1_n.
  • the multiple switches SW1_1 to SW1_n serving as the first adjustment unit are respectively connected between the other electrodes of the multiple partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n and the first and second power supply lines Lvdd and Lvss.
  • the multiple switches SW1_1 to SW1_n selectively connect the other electrodes of the partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n to either the first power supply line Lvdd or the second power supply line Lvss.
  • the multiple switches SW1_1 to SW1_n are each individually controlled to be turned on or off by a control signal from the register RG.
  • the capacitive element Cv DIFFVOUT0_VSS includes a plurality of partial capacitive elements Cv DIFFVOUT0_VSS_1 to Cv DIFFVOUT0_VSS_n .
  • One electrode of each of the partial capacitance elements Cv DIFFVOUT0_VSS_1 to Cv DIFFVOUT0_VSS_n is commonly connected to the output section DIFF_VOUT0.
  • the other electrodes of each of the partial capacitance elements Cv DIFFVOUT0_VSS_1 to Cv DIFFVOUT0_VSS_n are connected to the first power supply line Lvdd or the second power supply line Lvss via the corresponding switches SW2_1 to SW2_n.
  • the multiple switches SW2_1 to SW2_n as the second adjustment unit are respectively connected between the other electrodes of the multiple partial capacitance elements Cv DIFFVOUT0_VSS_1 to Cv DIFFVOUT0_VSS_n and the first and second power supply lines Lvdd and Lvss.
  • the multiple switches SW2_1 to SW2_n selectively connect the other electrodes of the partial capacitance elements Cv DIFFVOUT0_VSS_1 to Cv DIFFVOUT0_VSS_n to either the first power supply line Lvdd or the second power supply line Lvss.
  • the multiple switches SW2_1 to SW2_n are each individually controlled to be turned on or off by a control signal from the register RG.
  • the switches SW2_1 to SW2_n selectively connect partial capacitance elements between the output section DIFF_VOUT0 and the second power supply line Lvss, and by changing the number of partial capacitance elements connected, the capacitance of the capacitance element Cv DIFFVOUT0_VSS can be adjusted.
  • Switches SW1_1 to SW1_n and SW2_1 to SW2_n may be logic circuits such as CMOS inverters, NAND gates, and NOR gates.
  • the register RG stores control signals for switching the switches SW1_1 to SW1_n and SW2_1 to SW2_n.
  • the register RG stores a digital value with the same number of bits as the number of switches as the control signal. Therefore, the register RG only needs to store a 2 ⁇ n-bit digital value. This makes the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS variable capacitance elements that can be changed in units of partial capacitance elements.
  • the noise mixed into the node DIFF1 and the output section DIFF_VOUT0 is adjusted by adjusting the capacitance of each of the capacitive elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS .
  • the noise of the source-gate voltage difference Vgs of the transistor M6 can be canceled by adjusting the noise mixed into the node DIFF1 and the output section DIFF_VOUT0.
  • the rest of the configuration of the second embodiment is the same as that of the first embodiment. Therefore, the second embodiment can also achieve the same effects as the first embodiment.
  • Third Embodiment 7 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS according to the third embodiment.
  • switches SW1 and SW11 are provided on both sides of the capacitance element Cv DIFF1_VSS .
  • Switches SW2 and SW12 are provided on both sides of the capacitance element Cv DIFFVOUT0_VSS .
  • Switches SW1 and SW2 may have the same configuration as those in Figure 5.
  • the switch SW11 is connected between one electrode of the capacitance element Cv DIFF1_VSS and the node DIFF1, and between one electrode of the capacitance element Cv DIFF1_VSS and the first power supply line Lvdd.
  • the switch SW11 selectively switches one electrode of the capacitance element Cv DIFF1_VSS to either the node DIFF1 or the first power supply line Lvdd.
  • the switch SW11 is controlled to be on or off by a control signal from the register RG.
  • the switches SW1 and SW11 are controlled in synchronization with each other.
  • the switch SW1 connects the other electrode of the capacitance element Cv DIFF1_VSS to the first power supply line Lvdd
  • the switch SW11 connects one electrode of the capacitance element Cv DIFF1_VSS to the first power supply line Lvdd.
  • the capacitance element Cv DIFF1_VSS is not connected to the node DIFF1 and is not used for noise cancellation.
  • the switch SW1 connects the other electrode of the capacitance element Cv DIFF1_VSS to the second power supply line Lvss
  • the switch SW11 connects one electrode of the capacitance element Cv DIFF1_VSS to the node DIFF1.
  • the capacitance element Cv DIFF1_VSS is connected between the node DIFF1 and the second power supply line Lvss and is used for noise cancellation.
  • the switch SW12 is connected between one electrode of the capacitance element Cv DIFFVOUT0_VSS and the output section DIFF_VOUT0, and between one electrode of the capacitance element Cv DIFFVOUT0_VSS and the first power supply line Lvdd.
  • the switch SW12 selectively switches one electrode of the capacitance element Cv DIFFVOUT0_VSS to either the output section DIFF_VOUT0 or the first power supply line Lvdd.
  • the switch SW12 is controlled to be on or off by a control signal from the register RG.
  • the switches SW2 and SW12 are controlled in synchronization with each other.
  • the switch SW2 connects the other electrode of the capacitance element Cv DIFFVOUT0_VSS to the first power supply line Lvdd
  • the switch SW12 connects one electrode of the capacitance element Cv DIFFVOUT0_VSS to the first power supply line Lvdd.
  • the capacitance element Cv DIFFVOUT0_VSS is not connected to the output section DIFF_VOUT0 and is not used for noise cancellation.
  • the switch SW2 connects the other electrode of the capacitance element Cv DIFFVOUT0_VSS to the second power supply line Lvss
  • the switch SW12 connects one electrode of the capacitance element Cv DIFFVOUT0_VSS to the output section DIFF_VOUT0.
  • the capacitance element Cv DIFFVOUT0_VSS is connected between the output section DIFF_VOUT0 and the second power supply line Lvss, and is used for noise cancellation.
  • Switches SW11 and SW12 may be implemented, for example, by logic circuits such as CMOS inverters, NMOS switches, PMOS switches, or CMOS switches.
  • Register RG stores a control signal that switches switches SW1, SW2, SW11, and SW12.
  • the control signal may be a 4-bit digital value.
  • the switches SW1 and SW2 may be omitted, and the other electrode of the capacitance element Cv DIFFVOUT0_VSS and the other electrode of the capacitance element Cv DIFF1_VSS may be directly connected to the first power supply line Lvdd.
  • the rest of the configuration of the third embodiment is the same as that of the first embodiment. Therefore, the third embodiment can also achieve the same effects as the first embodiment.
  • FIG. 8 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS according to the fourth embodiment.
  • switches SW1 and SW11 are provided on both sides of the capacitance element Cv DIFF1_VSS , respectively.
  • Switches SW2 and SW12 are provided on both sides of the capacitance element Cv DIFFVOUT0_VSS , respectively. In these respects, it is similar to the example of FIG. 7.
  • the switch SW11 is connected between one electrode of the capacitance element Cv DIFF1_VSS and the second power supply line Lvss.
  • the switch SW11 selectively switches one electrode of the capacitance element Cv DIFF1_VSS to either the node DIFF1 or the second power supply line Lvss.
  • the switch SW1 connects the other electrode of the capacitance element Cv DIFF1_VSS to the second power supply line Lvss, and the switch SW11 connects one electrode of the capacitance element Cv DIFF1_VSS to the second power supply line Lvss.
  • the switch SW11 connects one electrode of the capacitance element Cv DIFF1_VSS to the node DIFF1 while the switch SW1 keeps the other electrode of the capacitance element Cv DIFF1_VSS connected to the second power supply line Lvss.
  • the capacitance element Cv DIFF1_VSS is connected between the node DIFF1 and the second power supply line Lvss and is used for noise cancellation.
  • the switch SW12 is connected between one electrode of the capacitance element Cv DIFFVOUT0_VSS and the second power supply line Lvss.
  • the switch SW12 selectively switches one electrode of the capacitance element Cv DIFFVOUT0_VSS to either the output section DIFF_VOUT0 or the second power supply line Lvss.
  • the switch SW2 connects the other electrode of the capacitance element Cv DIFFVOUT0_VSS to the second power supply line Lvss, and the switch SW12 connects one electrode of the capacitance element Cv DIFFVOUT0_VSS to the second power supply line Lvss.
  • the switch SW12 connects one electrode of the capacitance element Cv DIFFVOUT0_VSS to the output section DIFF_VOUT0 while the switch SW2 keeps the other electrode of the capacitance element Cv DIFFVOUT0_VSS connected to the second power supply line Lvss.
  • the capacitance element Cv DIFFVOUT0_VSS is connected between the output section DIFF_VOUT0 and the second power supply line Lvss and is used for noise cancellation.
  • the switches SW1 and SW2 may be omitted, and the other electrode of the capacitance element Cv DIFFVOUT0_VSS and the other electrode of the capacitance element Cv DIFF1_VSS may be directly connected to the second power supply line Lvss.
  • the third and fourth embodiments may be combined with the second embodiment.
  • Fifth Embodiment 9 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS according to the fifth embodiment.
  • the fifth embodiment is a combination of the second and third embodiments.
  • the capacitance element Cv DIFF1_VSS includes a plurality of partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n
  • the capacitance element Cv DIFFVOUT0_VSS includes a plurality of partial capacitance elements Cv DIFFVOUT0_VSS_1 to Cv DIFFVOUT0_VSS_n .
  • a plurality of switches SW1_1 to SW1_n and a plurality of switches SW11_1 to SW11_n are provided corresponding to the partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n .
  • the configuration of the multiple switches SW1_1 to SW1_n may be the same as that of the second embodiment.
  • the multiple switches SW11_1 to SW11_n are connected between one electrode of each of the partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n and the node DIFF1, and between one electrode of each of the capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n and the first power supply line Lvdd.
  • the multiple switches SW11_1 to SW11_n selectively connect one electrode of each of the partial capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n to either the node DIFF1 or the first power supply line Lvdd.
  • the multiple switches SW11_1 to SW11_n are each individually controlled to be turned on or off by a control signal from the register RG.
  • the switches SW11_1 to SW11_n are controlled in synchronization with the switches SW1_1 to SW1_n, respectively, so that the switches SW1_1 to SW1_n and the switches SW11_1 to SW11_n can change the number of partial capacitance elements connected between the node DIFF1 and the second power line Lvss, and adjust the capacitance of the capacitance element Cv DIFF1_VSS .
  • the switch SW1_k connects the other electrode of the partial capacitance element Cv DIFF1_VSS_k to the first power supply line Lvdd
  • the switch SW11_k connects one electrode of the partial capacitance element Cv DIFF1_VSS_k to the first power supply line Lvdd.
  • the partial capacitance element Cv DIFF1_VSS_k is not connected to the node DIFF1 and is not used for noise cancellation.
  • the switch SW1_k connects the other electrode of the partial capacitance element Cv DIFF1_VSS_k to the second power supply line Lvss
  • the switch SW11_k connects one electrode of the partial capacitance element Cv DIFF1_VSS_k to the node DIFF1.
  • the partial capacitance element Cv DIFF1_VSS_k is connected between the node DIFF1 and the second power supply line Lvss, and is used for noise cancellation.
  • a plurality of switches SW2_1 to SW2_n and a plurality of switches SW12_1 to SW12_n are provided corresponding to the partial capacitance elements Cv DIFFVOUT0_1 to Cv DIFFVOUT0_n .
  • the configuration of the multiple switches SW2_1 to SW2_n may be the same as that of the second embodiment.
  • the multiple switches SW12_1 to SW12_n are respectively connected between one electrode of the partial capacitance elements Cv DIFFVOUT0_VSS_1 to Cv DIFFVOUT0_VSS_n and the output section DIFF_VOUT0, and between one electrode of the capacitance element Cv DIFFVOUT0_VSS_n and the first power supply line Lvdd.
  • the multiple switches SW12_1 to SW12_n selectively connect one electrode of the partial capacitance elements Cv DIFFVOUT0_VSS_1 to Cv DIFFVOUT0_VSS_n to either the output section DIFF_VOUT0 or the first power supply line Lvdd.
  • the multiple switches SW12_1 to SW12_n are each individually controlled to be on or off by a control signal from the register RG.
  • the switches SW12_1 to SW12_n are controlled in synchronization with the switches SW2_1 to SW2_n, respectively, so that the switches SW2_1 to SW2_n and the switches SW12_1 to SW12_n can change the number of partial capacitance elements connected between the output section DIFF_VOUT0 and the second power supply line Lvss, and adjust the capacitance of the capacitance element Cv DIFFVOUT0_VSS .
  • the switch SW2_k connects the other electrode of the partial capacitance element Cv DIFFVOUT0_VSS_k to the first power supply line Lvdd
  • the switch SW12_k connects one electrode of the partial capacitance element Cv DIFFVOUT0_VSS_k to the first power supply line Lvdd.
  • the switch SW2_k connects the other electrode of the partial capacitance element Cv DIFFVOUT0_VSS_k to the second power supply line Lvss
  • the switch SW12_k connects one electrode of the partial capacitance element Cv DIFFVOUT0_VSS_k to the output section DIFF_VOUT0.
  • the partial capacitance element Cv DIFFVOUT0_VSS_k is connected between the output section DIFF_VOUT0 and the second power supply line Lvss, and is used for noise cancellation.
  • the fifth embodiment can achieve the same effects as the second and third embodiments.
  • Sixth Embodiment 10 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS according to the sixth embodiment.
  • the sixth embodiment is a combination of the second and fourth embodiments.
  • the switches SW11_1 to SW11_n are connected between one electrode of each of the capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n and the second power line Lvss.
  • the switches SW11_1 to SW11_n selectively switch one electrode of each of the capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n to either the node DIFF1 or the second power line Lvss.
  • the switch SW1_k connects the other electrode of the capacitance element Cv DIFF1_VSS_k to the second power supply line Lvss, and the switch SW11_k connects one electrode of the capacitance element Cv DIFF1_VSS_k to the second power supply line Lvss.
  • the switch SW1_k connects one electrode of the capacitance element Cv DIFF1_VSS_k to the node DIFF1 while keeping the other electrode of the capacitance element Cv DIFF1_VSS_k connected to the second power supply line Lvss.
  • the capacitance element Cv DIFF1_VSS_k is connected between the node DIFF1 and the second power supply line Lvss and is used for noise cancellation.
  • the switch SW12_k is connected between one electrode of the capacitance element Cv DIFFVOUT0_VSS_k and the second power supply line Lvss.
  • the switch SW12_k selectively switches one electrode of the capacitance element Cv DIFFVOUT0_VSS_k to either the output section DIFF_VOUT0 or the second power supply line Lvss.
  • the switch SW2_k connects the other electrode of the capacitance element Cv DIFFVOUT0_VSS_k to the second power supply line Lvss
  • the switch SW12_k connects one electrode of the capacitance element Cv DIFFVOUT0_VSS_k to the second power supply line Lvss.
  • the switch SW2_k keeps the other electrode of the capacitance element Cv DIFFVOUT0_VSS_k connected to the second power line Lvss, while the switch SW12_k connects one electrode of the capacitance element Cv DIFFVOUT0_VSS_k to the output section DIFF_VOUT0.
  • the capacitance element Cv DIFFVOUT0_VSS_k is connected between the output section DIFF_VOUT0 and the second power line Lvss, and is used for noise cancellation.
  • the switches SW1_1 to SW1_n and SW2_1 to SW2_n may be omitted, and the other electrodes of the capacitance elements Cv DIFF1_VSS_1 to Cv DIFFVOUT0_VSS_n and the other electrodes of the capacitance elements Cv DIFF1_VSS_1 to Cv DIFF1_VSS_n may be directly connected to the second power line Lvss.
  • Seventh Embodiment 11 is a circuit diagram showing a configuration example of a comparator according to the seventh embodiment.
  • a transistor M5 functioning as a constant current source is connected between the first power supply line Lvdd and the sources of the transistors M1 and M2.
  • Transistors M3 and M4 functioning as a current mirror are connected between the second power supply line Lvss and the drains of the transistors M1 and M2.
  • a capacitance element Cout and a transistor M7 are also provided on the first power supply line Lvdd side.
  • transistors M1 to M7 are reversed from those in the first embodiment.
  • Transistors M1, M2, M5, and M7 are P-type MOSFETs, and transistors M3, M4, and M6 are N-type MOSFETs.
  • the capacitance element Cv DIFF1_VSS is connected between the node DIFF1 and the first power supply line Lvdd
  • Cv DIFFVOUT0_VSS is connected between the output section DIFF_VOUT0 and the first power supply line Lvdd
  • the capacitance element Cbandw is connected between the output section DIFF_VOUT0 and the second power supply line Lvss.
  • the other configurations of the seventh embodiment may be the same as those of the first embodiment.
  • the noise mixed into the node DIFF1 and the output section DIFF_VOUT0 is adjusted by adjusting the capacitance of each of the capacitive elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS .
  • the noise of the source-gate voltage difference Vgs of the transistor M6 can be canceled by adjusting the noise mixed into the node DIFF1 and the output section DIFF_VOUT0.
  • the capacitance element Cv DIFF1_VSS passes a high-frequency noise current through the first path so that the fluctuation of the voltage difference Vgs of the transistor M6 is almost zero. That is, a current equivalent to the high-frequency current flowing through the capacitance element Cv DIFFVOUT0_VSS is passed through the capacitance element Cv DIFF1_VSS , and the current mirror circuits M3 and M4 copy the current and supply it to the capacitance element Cv DIFFVOUT0_VSS . This cancels the noise component without affecting the operation of the differential circuit, and the fluctuation of the voltage difference Vgs of the transistor M6 can be made almost zero.
  • the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS may be almost equal. However, due to noise contamination caused by other parasitic capacitances, in practice, it is necessary to adjust the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS . For example, the capacitance elements Cv DIFF1_VSS and Cv DIFFVOUT0_VSS are adjusted so that the frequency characteristics (frequency-gain characteristics) of the first input section IN_DAC side and the frequency characteristics of the second input section IN_VSL side are equal. This suppresses the PSRR.
  • the configurations of the capacitance elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS and the switches and registers serving as the capacitance adjustment unit may be any of the configurations shown in Figures 5 to 10. However, the first power supply line Lvdd and the second power supply line Lvss need to be swapped.
  • Eighth embodiment 12 is a circuit diagram showing an example of the configuration of a comparator according to the eighth embodiment.
  • capacitive elements Cv SFOUT_VDD and Cv VSL_VDD are provided in place of the capacitive elements Cv DIFF1_VSS and Cv DIFFOUT0_VSS .
  • One electrode of the capacitance element Cv SFOUT_VDD is connected to the gate of the transistor M1 via the capacitance element Cin_DAC.
  • the other electrode of the capacitance element Cv SFOUT_VDD is connected to the first power supply line Lvdd. That is, the capacitance element Cv SFOUT_VDD is connected between the input unit IN_DAC (input of the ramp signal RMP) of the differential circuits M1 to M5 and the first power supply line Lvdd.
  • One electrode of the capacitance element Cv VSL_VDD is connected to the gate of the transistor M2 via the capacitance element Cin_VSL.
  • the other electrode of the capacitance element Cv VSL_VDD is connected to the first power supply line Lvdd. That is, the capacitance element Cv VSL_VDD is connected between the input section IN_VSL (input of pixel signals) of the differential circuits M1 to M5 and the first power supply line Lvdd.
  • the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD are variable capacitances.
  • the capacitance element v SFOUT_VDD divides the power supply voltage VDD between itself and the parasitic capacitance Cp SFOUT_VSS , and adjusts the noise mixed into the input section IN_DAC.
  • the parasitic capacitance Cp SFOUT_VSS is a parasitic capacitance between the input section IN_DAC and the second power line Lvss.
  • the capacitance element Cv VSL_VDD divides the power supply voltage VDD between itself and the parasitic capacitance Cp VSL_VSS , and adjusts the noise mixed into the input section IN_VSL.
  • the noise mixed into the input sections IN_DAC and IN_VSL is adjusted.
  • the noise mixed into the inputs IN_DAC and IN_VSL the noise of the source-gate voltage difference Vgs of the transistor M6 can be cancelled.
  • the amplitude of the input section IN_DAC is ⁇ VDD ⁇ *(Cv SFOUT_VDD )/(Cv SFOUT_VDD +Cp SFOUT_VSS ), and the amplitude of the input section IN_VSL is ⁇ VDD ⁇ (Cp VSL_VDD )/(Cp VSL_VDD +Cp VSL_VSS ).
  • the amplitude difference between the inputs IN_DAC and IN_VSL due to the power supply voltage fluctuation is converted into a difference current in the differential pair M1, M2, and the current mirror circuits M3, M4 output the difference current by the differential pair M1, M2 to the output DIFF_VOUT0.
  • the output difference current is converted into a voltage by the output resistance of the differential circuit and the band limiting capacitance Cbandw, causing a voltage difference Vgs fluctuation of the transistor M6.
  • the magnitudes of the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD are adjusted so that the fluctuation of the voltage difference Vgs of the transistor M6 is almost zero, and a high-frequency noise current is passed through the inputs IN_DAC and IN_VSL. This cancels the noise components without affecting the operation of the differential circuit, and the fluctuation of the voltage difference Vgs of the transistor M6 can be made almost zero.
  • the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD may be almost equal.
  • noise may be mixed in due to other parasitic capacitances, and in practice, the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD need to be adjusted.
  • the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD are adjusted so that the frequency characteristics (frequency-gain characteristics) of the first input section IN_DAC side and the frequency characteristics of the second input section IN_VSL side are equal. This suppresses the PSRR.
  • the other configurations of the eighth embodiment may be the same as those of the first embodiment. As a result, the eighth embodiment can achieve the same effects as the first embodiment.
  • the switch SW1 is connected between the other electrode of the capacitance element Cv SFOUT_VDD and the power supply lines Lvdd and Lvss.
  • the switch SW1 selectively connects the other electrode of the capacitance element Cv SFOUT_VDD to either the first power supply line Lvdd or the second power supply line Lvss.
  • the switch SW1 connects the other electrode of the capacitance element Cv SFOUT_VDD to the first power supply line Lvdd
  • the capacitance element Cv SFOUT_VDD is in the state shown in FIG. 12 and is used for noise cancellation.
  • the switch SW1 connects the other electrode of the capacitance element Cv SFOUT_VDD to the second power supply line Lvss
  • the capacitance element Cv SFOUT_VDD is connected to the ground voltage VSS.
  • the capacitance element Cv SFOUT_VDD is not used for noise cancellation.
  • the switches SW1, SW2 can effectively connect or disconnect the capacitive elements Cv SFOUT_VDD , Cv VSL_VDD to the inputs IN_DAC or IN_VSL for noise cancellation.
  • the register RG stores control signals for individually switching the switches SW1 and SW2.
  • the register RG stores a digital value with the same number of bits as the number of switches as a control signal.
  • the register RG may store 2-bit digital values corresponding to the switches SW1 and SW2 as control signals. For example, when the digital value is "00", the switches SW1 and SW2 connect the capacitive elements Cv SFOUT_VDD and Cv VSL_VDD to the second power line Lvss. When the digital value is "11”, the switches SW1 and SW2 connect the capacitive elements Cv SFOUT_VDD and Cv VSL_VDD to the first power line Lvdd.
  • the capacitive element Cv VSL_VDD includes a plurality of partial capacitive elements Cv VSL_VDD_1 to Cv VSL_VDD_n .
  • the configuration of the register RG may be the same as that of the second embodiment.
  • the partial capacitance elements Cv SFOUT_VD_1 to Cv SFOUT_VD_n and the partial capacitance elements Cv VSL_VDD_1 to Cv VSL_VDD_n are used for noise cancellation by being connected to the first power supply line Lvdd, and are not used for noise cancellation by being connected to the second power supply line Lvss.
  • the rest of the configuration of the ninth embodiment is the same as that of the second embodiment. Therefore, the ninth embodiment can achieve the same effects as the second embodiment.
  • Tenth embodiment 15 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD according to the tenth embodiment.
  • switches SW1 and SW11 are provided on both sides of the capacitance element Cv SFOUT_VDD .
  • Switches SW2 and SW12 are provided on both sides of the capacitance element Cv VSL_VDD .
  • Switches SW1, SW11, SW2, and SW12 may have the same configuration as those in FIG. 7.
  • the switch SW1 connects the other electrode of the capacitance element Cv SFOUT_VDD to the first power supply line Lvdd and the switch SW11 connects one electrode of the capacitance element Cv SFOUT_VDD to the first power supply line Lvdd, the capacitance element Cv SFOUT_VDD is not used for noise cancellation.
  • the switch SW1 connects one electrode of the capacitance element Cv SFOUT_VDD to the input unit IN_DAC while the switch SW1 keeps the other electrode of the capacitance element Cv SFOUT_VDD connected to the first power supply line Lvdd
  • the capacitance element Cv SFOUT_VDD is connected between the input unit IN_DAC and the first power supply line Lvdd and is used for noise cancellation.
  • the switch SW2 connects the other electrode of the capacitance element Cv VSL_VDD to the first power supply line Lvdd and the switch SW12 connects one electrode of the capacitance element Cv VSL_VDD to the first power supply line Lvdd, the capacitance element Cv VSL_VDD is not used for noise cancellation.
  • the switch SW2 connects one electrode of the capacitance element Cv VSL_VDD to the input section IN_VSL while keeping the other electrode of the capacitance element Cv VSL_VDD connected to the first power supply line
  • the capacitance element Cv VSL_VDD is connected between the input section IN_VSL and the first power supply line Lvdd and is used for noise cancellation.
  • the tenth embodiment can obtain the same effects as those of the third embodiment.
  • the switches SW1 and SW2 may be omitted, and the other electrode of the capacitance element Cv SFOUT_VDD and the other electrode of the capacitance element Cv VSL_VDD may be directly connected to the first power line Lvdd.
  • Eleventh Embodiment 16 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD according to the 11th embodiment.
  • switches SW1 and SW11 are provided on both sides of the capacitance element Cv SFOUT_VDD .
  • Switches SW2 and SW12 are provided on both sides of the capacitance element Cv VSL_VDD .
  • the switch SW11 is connected between one electrode of the capacitance element Cv SFOUT_VDD and the second power supply line Lvss.
  • the switch SW11 selectively switches one electrode of the capacitance element Cv SFOUT_VDD to either the input unit IN_DAC or the second power supply line Lvss.
  • the switch SW1 connects the other electrode of the capacitance element Cv SFOUT_VDD to the second power supply line Lvss, and the switch SW11 connects one electrode of the capacitance element Cv SFOUT_VDD to the second power supply line Lvss.
  • the switch SW1 connects the other electrode of the capacitance element Cv SFOUT_VDD to the first power supply line Lvdd
  • the switch SW11 connects one electrode of the capacitance element Cv SFOUT_VDD to the input unit IN_DAC.
  • the capacitance element Cv SFOUT_VDD is connected between the input unit IN_DAC and the first power supply line Lvdd, and is used for noise cancellation.
  • the switch SW12 is connected between one electrode of the capacitance element Cv VSL_VDD and the second power supply line Lvss.
  • the switch SW12 selectively switches one electrode of the capacitance element Cv VSL_VDD to either the input section IN_VSL or the second power supply line Lvss.
  • the switch SW2 connects the other electrode of the capacitance element Cv VSL_VDD to the second power supply line Lvss, and the switch SW12 connects one electrode of the capacitance element Cv VSL_VDDS to the second power supply line Lvss.
  • the switch SW2 connects the other electrode of the capacitance element Cv VSL_VDD to the first power supply line Lvdd, and the switch SW12 connects one electrode of the capacitance element Cv VSL_VDD to the input section IN_VSL.
  • the capacitance element Cv VSL_VDD is connected between the input section IN_VSL and the first power supply line Lvdd, and is used for noise cancellation.
  • the rest of the configuration of the eleventh embodiment is the same as that of the fourth embodiment. Therefore, the eleventh embodiment can achieve the same effects as the fourth embodiment.
  • FIG. 17 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD according to the twelfth embodiment.
  • the capacitive element Cv SFOUT_VDD includes a plurality of partial capacitive elements Cv SFOUT_VDD_1 to Cv SFOUT_VDD_n
  • the capacitive element Cv VSL_VDD includes a plurality of partial capacitive elements Cv VSL_VDD_1 to Cv VSL_VDD_n .
  • the configurations of the multiple switches SW1_1 to SW1_n, SW2_1 to SW2_n, SW11_1 to SW11_n, and SW12_1 to SW12_n may be the same as those in the fifth embodiment.
  • the switches SW1_1 to SW1_n and the switches SW11_1 to SW11_n change the number of partial capacitance elements connected between the input section IN_DAC and the first power supply line Lvdd, and can adjust the capacitance of the capacitance element C SFOUT_VDD .
  • the switch SW1_k connects the other electrode of the partial capacitance element Cv SFOUT_VDD_k to the first power supply line Lvdd
  • the switch SW11_k connects one electrode of the partial capacitance element Cv SFOUT_VDD_k to the first power supply line Lvdd. This means that the partial capacitance element Cv SFOUT_VDD_k is not used for noise cancellation.
  • the switch SW1_k connects one electrode of the partial capacitance element Cv SFOUT_VDD_k to the input unit IN_DAC while keeping the other electrode of the partial capacitance element Cv SFOUT_VDD_k connected to the first power line Lvdd. This allows the partial capacitance element Cv SFOUT_VDD_k to be used for noise cancellation.
  • the switches SW2_1 to SW2_n and the switches SW12_1 to SW12_n can change the number of partial capacitance elements connected between the input section IN_VSL and the first power supply line Lvdd, and adjust the capacitance of the capacitance element Cv VSL_VDD .
  • the switch SW2_k connects the other electrode of the partial capacitance element Cv VSL_VDD_k to the first power supply line Lvdd
  • the switch SW12_k connects one electrode of the partial capacitance element Cv VSL_VDD_k to the first power supply line Lvdd.
  • the switch SW2_k keeps the other electrode of the partial capacitance element Cv VSL_VDD_k connected to the first power line Lvdd, and the switch SW12_k connects one electrode of the partial capacitance element Cv VSL_VDD_k to the input section IN_VSL.
  • the partial capacitance element Cv VSL_VDD_k is used for noise cancellation.
  • FIG. 18 is a diagram showing a configuration example of an adjustment unit for the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD according to the thirteenth embodiment.
  • the switches SW11_1 to SW11_n are connected between one electrode of each of the capacitance elements Cv SFOUT_VDD_1 to Cv SFOUT_VDD_n and the second power line Lvss.
  • the switches SW11_1 to SW11_n selectively switch one electrode of each of the capacitance elements Cv VSL_VDD_1 to Cv VSL_VDD_n to either the input unit IN_DAC or the second power line Lvss.
  • the switch SW1_k connects the other electrode of the capacitance element Cv SFOUT_VDD_k to the second power supply line Lvss
  • the switch SW11_k connects one electrode of the capacitance element Cv SFOUT_VDD_k to the second power supply line Lvss.
  • the switch SW1_k connects the other electrode of the capacitance element Cv SFOUT_VDD_k to the first power line Lvdd, and the switch SW11_k connects one electrode of the capacitance element Cv SFOUT_VDD_k to the input unit IN_DAC. This allows the capacitance element Cv SFOUT_VDD_k to be used for noise cancellation.
  • the switch SW12_k is connected between one electrode of the capacitance element Cv VSL_VDD_k and the second power supply line Lvss.
  • the switch SW12_k selectively switches one electrode of the capacitance element Cv VSL_VDD_k to either the input section IN_VSL or the second power supply line Lvss.
  • the switch SW2_k connects the other electrode of the capacitance element Cv VSL_VDD_k to the second power supply line Lvss, and the switch SW12_k connects one electrode of the capacitance element Cv VSL_VDD_k to the second power supply line Lvss.
  • the switch SW2_k connects the other electrode of the capacitance element Cv VSL_VDD_k to the first power line Lvdd, and the switch SW12_k connects one electrode of the capacitance element Cv VSL_VDD_k to the input unit IN_VSL. This allows the capacitance element Cv VSL_VDD_k to be used for noise cancellation.
  • the rest of the configuration of the thirteenth embodiment is the same as that of the sixth embodiment. Therefore, the thirteenth embodiment can achieve the same effects as the sixth embodiment.
  • FIG. 19 is a circuit diagram showing a configuration example of a comparator according to the fourteenth embodiment.
  • the fourteenth embodiment is an example in which the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD of the eighth embodiment are applied to the differential circuit of the seventh embodiment.
  • the configurations and operations of the differential circuits M1 to M5 and the transistors M6 and M7 may be the same as those of the seventh embodiment.
  • the configurations and operations of the capacitance elements Cv SFOUT_VDD and Cv VSL_VDD may be the same as those of the eighth embodiment.
  • capacitive elements Cv SFOUT_VDD and Cv VSL_VDD may have any of the configurations shown in FIGS.
  • the other configurations of the 14th embodiment may be the same as those of the seventh or eighth embodiment. Therefore, the 14th embodiment can obtain the effects of the seventh or eighth embodiment.
  • FIG. 20 is a circuit diagram showing a configuration example of a capacitive element according to the fifteenth embodiment.
  • the capacitance element Cbandw includes multiple partial capacitance elements Cbandw0 and Cbandw1 and transistors M11 to M14.
  • One end of the partial capacitance element Cbandw0 is connected to the first power line Lvdd.
  • the other end of the partial capacitance element Cbandw0 is connected to the first power line Lvdd via transistor M11, and is connected to the output section DIFF_VOUT0 via transistor M12.
  • One end of the partial capacitance element Cbandw1 is connected to the first power supply line Lvdd.
  • the other end of the partial capacitance element Cbandw1 is connected to the first power supply line Lvdd via transistor M13, and is connected to the output section DIFF_VOUT0 via transistor M14.
  • Transistor M11 is connected to the first power supply line Lvdd and the other end of the partial capacitance element Cbandw0.
  • Transistor M12 is connected to the output section DIFF_VOUT0 and the other end of the partial capacitance element Cbandw0.
  • Transistor M13 is connected to the first power supply line Lvdd and the other end of the partial capacitance element Cbandw1.
  • Transistor M14 is connected to the output section DIFF_VOUT0 and the other end of the partial capacitance element Cbandw1.
  • Transistors M11 and M12 receive inverse logic control signals SW1 and XSW1 at their gates and are controlled to be turned on/off in a complementary manner.
  • Transistors M13 and M14 receive inverse logic control signals SW2 and XSW2 at their gates and are controlled to be turned on/off in a complementary manner.
  • Transistors M11 to M14 are, for example, configured of P-type MOSFETs.
  • the partial capacitance element Cbandw0 is connected between the first power supply line Lvdd and the output section DIFF_VOUT0, and the capacitance of the capacitance element Cbandw increases.
  • the partial capacitance element Cbandw1 is connected between the first power supply line Lvdd and the output section DIFF_VOUT0, and the capacitance of the capacitance element Cbandw increases.
  • the capacitance element Cbandw can be adjusted as a variable capacitance.
  • the number of partial capacitance elements included in the capacitance element Cbandw is not limited, and may be three or more.
  • FIG. 21 is a circuit diagram showing a configuration example of a capacitive element according to the sixteenth embodiment.
  • the transistors M15 and M16 are connected to the node DIFF1.
  • Transistors M15 and M16 are P-type MOSFETs of the same size as transistors M12 and M14.
  • the sources and drains of transistors M15 and M16 are connected to node DIFF1.
  • the gates of transistors M15 and M16 receive control signals XSW1 and XSW2, respectively, in the same manner as the gates of transistors M12 and M14.
  • the technology according to the present disclosure (the present technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 22 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 23 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the seventeenth embodiment can achieve the same effect as the eighth embodiment.
  • Eighteenth embodiment 25 is a circuit diagram showing a configuration example of a capacitance element according to the 18th embodiment.
  • the capacitance element Cv SFOUT_VDD is connected between the first power supply line Lvdd and the first input section IN_DAC (the gate of the transistor M1)
  • the capacitance element Cv VSL_VDD is connected between the first power supply line Lvdd and the second input section IN_VSL (the gate of the transistor M2).
  • the other configurations of the 18th embodiment may be the same as those of the 14th embodiment.
  • FIG. 26 is a circuit diagram showing a configuration example of a capacitance element according to the 19th embodiment.
  • the capacitance element Cv SFOUT_VSS is connected between the second power supply line Lvss and the first input unit IN_DAC (input of the ramp signal RMP), and the capacitance element Cv VSL_VSS is connected between the second power supply line Lvss and the second input unit IN_VSL (input of the pixel signal).
  • the other configurations of the 19th embodiment may be the same as those of the eighth embodiment.
  • the 19th embodiment can achieve the same effect as the 8th embodiment.
  • (Twenty-first embodiment) 27 is a circuit diagram showing a configuration example of a capacitance element according to the twentieth embodiment.
  • the capacitance element Cv SFOUT_VSS is connected between the second power supply line Lvss and the first input section IN_DAC (the gate of the transistor M1)
  • the capacitance element Cv VSL_VSS is connected between the second power supply line Lvss and the second input section IN_VSL (the gate of the transistor M2).
  • the other configurations of the twentieth embodiment may be the same as those of the eighth embodiment.
  • the 20th embodiment can achieve the same effect as the 8th embodiment.
  • Twenty-first embodiment 28 is a circuit diagram showing a configuration example of a capacitance element according to the 21st embodiment.
  • the capacitance element Cv SFOUT_VSS is connected between the second power supply line Lvss and the first input unit IN_DAC (input of the ramp signal RMP), and the capacitance element Cv VSL_VSS is connected between the second power supply line Lvss and the second input unit IN_VSL (input of the pixel signal).
  • the other configurations of the 21st embodiment may be the same as those of the 14th embodiment.
  • the 21st embodiment can achieve the same effect as the 14th embodiment.
  • Twenty-second embodiment 29 is a circuit diagram showing a configuration example of a capacitance element according to the 22nd embodiment.
  • the capacitance element Cv SFOUT_VSS is connected between the second power supply line Lvss and the first input section IN_DAC (the gate of the transistor M1)
  • the capacitance element Cv VSL_VSS is connected between the second power supply line Lvss and the second input section IN_VSL (the gate of the transistor M2).
  • the other configurations of the 22nd embodiment may be the same as those of the 14th embodiment.
  • the 22nd embodiment can achieve the same effect as the 14th embodiment.
  • Twenty-third embodiment 30 is a circuit diagram showing a configuration example of a capacitive element according to the 23rd embodiment.
  • a differential signal corresponding to a differential voltage between the ramp signal RMP and a pixel signal from a vertical signal line VSL is input to an input section DIFF_DAC (gate of transistor M1).
  • a reference signal corresponding to a reference voltage VREF is input to a second input section IN_REF.
  • Differential circuits M1 to M5 compare the differential signal with the reference signal. Differential circuits M1 to M5 invert the logic of output DIFF_VOUT0 when the differential signal crosses the reference signal.
  • the capacitive element Cin_VSL is connected between the vertical signal line VSL and the gate of the transistor M1.
  • the pixel signal is input to the input unit IN_VSL, and input to the gate of the transistor M1 via the capacitive element Cin_VSL.
  • the ramp signal RMP is input to the input unit IN_DAC, and input to the gate of the transistor M1 via the capacitive element Cin_DAC.
  • a differential signal corresponding to the differential voltage between the ramp signal RMP and the pixel signal is input to the input unit DIFF_DAC.
  • the capacitive element Cin_REF is connected between the system control unit 25 and the gate of the transistor M2.
  • the reference voltage VREF is input to the second input unit IN_REF via the capacitive element Cin_REF.
  • Differential circuits M1 to M5 invert the logic of output DIFF_VOUT0, for example, when the differential signal becomes smaller than the reference signal. By bringing the reference signal closer to zero, differential circuits M1 to M5 can invert the logic of output DIFF_VOUT0 when the differential signal approaches zero.
  • the rest of the configuration of the 23rd embodiment may be the same as that of the 7th embodiment. Therefore, the 23rd embodiment can obtain the same effects as the 7th embodiment.
  • Twenty-fourth embodiment 31 is a circuit diagram showing a configuration example of a capacitance element according to the 24th embodiment.
  • the 24th embodiment is an example in which two capacitance elements Cv SFOUT_VDD and one capacitance element Cv VSL_VDD are applied to the differential circuit of the 23rd embodiment.
  • One capacitance element Cv SFOUT_VDD is connected between the first power supply line Lvdd and the input unit IN_DAC (input of the ramp signal RMP).
  • the other capacitance element Cv SFOUT_VDD is connected between the first power supply line Lvdd and the input unit IN_VSL of the pixel signal (node between the vertical signal line VSL and the capacitance element Cin_VSL).
  • a differential signal corresponding to the differential voltage between the ramp signal RMP and the pixel signal is input to the input unit IN_DAC_VSL. Therefore, in order to cancel noise, the capacitance element Cv SFOUT_VDD connected to the input section IN_DAC on the DAC circuit 100 side and the capacitance element Cv SFOUT_VDD connected to the input section IN_VSL on the vertical signal line VSL side may each be adjusted.
  • the capacitive element Cv REF_VDD is connected between the first power supply line Lvdd and the input portion of the reference voltage VREF.
  • the rest of the configuration of the 24th embodiment may be the same as that of the 23rd embodiment. Therefore, the 24th embodiment can obtain the same effects as the 23rd embodiment.
  • Twenty-fifth embodiment 32 is a circuit diagram showing a configuration example of a capacitance element according to the 25th embodiment.
  • the 25th embodiment there is one capacitance element Cv SFOUT_VDD , which is connected between the first power supply line Lvdd and the gate of the transistor M1.
  • the capacitance element Cv REF_VDD is connected between the first power supply line Lvdd and the gate of the transistor M2.
  • the other configurations of the 25th embodiment may be the same as those of the 23rd embodiment. Even with such a configuration, the 25th embodiment can obtain the same effect as the 23rd embodiment.
  • Twenty-sixth embodiment 33 is a circuit diagram showing a configuration example of a capacitance element according to the 26th embodiment.
  • the 26th embodiment is an example in which capacitance elements Cv SFOUT_VSS and Cv REF_VSS connected to the second power supply line Lvss are applied instead of the capacitance elements Cv SFOUT_VDD and Cv REF_VDD of the 25th embodiment.
  • the capacitance element Cv SFOUT_VSS is connected between the second power supply line Lvss and the gate of the transistor M1.
  • the capacitance element Cv REF_VSS is connected between the second power supply line Lvss and the gate of the transistor M2.
  • the other configurations of the 26th embodiment may be the same as those of the 25th embodiment. Therefore, even with such a configuration, the 26th embodiment can obtain the same effects as the 25th embodiment.
  • Twenty-seventh embodiment 34 is a circuit diagram showing a configuration example of a capacitance element according to the 27th embodiment.
  • the 27th embodiment is an example in which two capacitance elements Cv SFOUT_VSS and one capacitance element Cv REF_VSS are applied instead of the two capacitance elements Cv SFOUT_VDD and one capacitance element Cv REF_VDD of the 24th embodiment.
  • One capacitance element Cv SFOUT_VSS is connected between the second power supply line Lvss and the input unit IN_DAC of the ramp signal RMP.
  • the other capacitance element Cv SFOUT_VDD is connected between the second power supply line Lvss and the input unit IN_VSL of the pixel signal.
  • a differential signal corresponding to a differential voltage between the ramp signal RMP and the pixel signal is input to the input unit DIFF_DAC. Therefore, in order to cancel noise, the capacitance element Cv SFOUT_VSS connected to the input section IN_DAC on the DAC circuit 100 side and the capacitance element Cv REF_VSS connected to the input section IN_VSL on the vertical signal line VSL side may each be adjusted.
  • the capacitive element Cv REF_VSS is connected between the second power supply line Lvss and the input of the reference voltage VREF.
  • the rest of the configuration of the 27th embodiment may be the same as that of the 24th embodiment. Even with this configuration, the 24th embodiment can achieve the same effects as the 24th embodiment.
  • the capacitance element Cin_DAC can be omitted.
  • the setting of the capacitance value of the capacitance element Cv SFOUT_VDD or Cv SFOUT_VSS for canceling noise changes.
  • the effect of the present disclosure can be obtained by appropriately setting the capacitance value of the capacitance element Cv SFOUT_VDD or Cv SFOUT_VSS .
  • Twenty-eighth embodiment 35 is a circuit diagram showing a configuration example of a capacitive element according to the 28th embodiment.
  • the 28th embodiment is a single-type amplifier, and is configured with one first path P1 including transistors M1 and M5.
  • the transistors M2 to M4, i.e., the second path P2, are omitted.
  • the configuration on the input section DIFF_DAC side may be the same as that in FIG. 33 or 34. That is, the capacitive element Cin_DAC is connected between the gate of the transistor M1 and the input section IN_DAC.
  • the capacitive element Cin_VSL is connected between the gate of the transistor M1 and the input section IN_VSL.
  • a differential signal corresponding to the differential voltage between the ramp signal RMP and the pixel signal from the vertical signal line VSL is input to the first input section DIFF_DAC (gate of the transistor M1).
  • the capacitance element Cv SFOUT_VSS1 is connected between the gate of the transistor M1 and the second power supply line Lvss.
  • One of the two capacitance elements Cv SFOUT_VSS2 is connected between the input section IN_DAC and the second power supply line Lvss.
  • the other of the two capacitance elements Cv SFOUT_VSS2 is connected between the input section IN_VSL and the second power supply line Lvss.
  • the capacitance element Cv SFOUT_VSS1 and the two capacitance elements Cv SFOUT_VSS2 may both be provided, but only one of the capacitance element Cv SFOUT_VSS1 or the two capacitance elements Cv SFOUT_VSS2 may be provided.
  • the output section DIFF_VOUT0 is connected to the first path P1 between the transistor M1 and the transistor M5.
  • the output section DIFF_VOUT0 is also connected to the gate of the transistor M6.
  • the configurations of the transistors M6 and M7 and the capacitance element Cout may be the same as those in the other embodiments.
  • the voltage of the output section DIFF_VOUT0 becomes an amplified signal based on the differential signal, and is output as the output signal CMout according to the amplified signal via the transistor M6.
  • the capacitive element Cbandw is connected between the output section DIFF_VOUT0 and the second power line Lvss.
  • the capacitive element Cv DIFFOUT0_VDD is connected between the first power supply line Lvdd and the gate of the transistor M6.
  • power supply noise can be cancelled by adjusting the capacitance elements Cv SFOUT_VSS1 , Cv SFOUT_VSS2 and/or Cv DIFFOUT0_VDD .
  • Twenty-ninth embodiment 36 is a circuit diagram showing a configuration example of the capacitance element according to the 29th embodiment.
  • capacitance elements Cv SFOUT_VSS1 and Cv SFOUT_VSS2 instead of the input side capacitance elements Cv SFOUT_VSS1 and Cv SFOUT_VSS2 , capacitance elements Cv SFOUT_VDD1 and Cv SFOUT_VDD2 connected to the first power supply line Lvdd are provided.
  • the capacitance element Cv SFOUT_VDD1 is connected between the gate of the transistor M1 and the first power supply line Lvdd.
  • One of the two capacitance elements Cv SFOUT_VDD2 is connected between the input section IN_DAC and the first power supply line Lvdd.
  • the other of the two capacitance elements Cv SFOUT_VDD2 is connected between the input section IN_VSL and the first power supply line Lvdd.
  • both the capacitance element Cv SFOUT_VDD1 and the two capacitance elements Cv SFOUT_VDD2 may be provided, only one of the capacitance element Cv SFOUT_VDD1 or the two capacitance elements Cv SFOUT_VDD2 may be provided.
  • the input side configuration is the same as that of Fig. 32.
  • the two capacitance elements Cv SFOUT_VSS2 are provided, the input side configuration is the same as that of Fig. 31.
  • the configuration on the output side can be the same as in the 28th embodiment.
  • power supply noise can be canceled by adjusting the capacitance elements Cv SFOUT_VDD1 , Cv SFOUT_VDD2 and/or Cv DIFFOUT0_VDD .
  • FIG. 37 is a circuit diagram showing a configuration example of a capacitive element according to the 30th embodiment.
  • the 30th embodiment is a single-type amplifier, but the positional relationship and the conductivity type of the transistors M1 and M5 are different from those of the 28th embodiment.
  • the positional relationship and the conductivity type of the transistors M6 and M7 are also different from those of the 28th embodiment.
  • the transistor M1 is connected between the first power supply line Lvdd and the drain of the transistor M5.
  • the transistor M1 is a P-type MOSFET.
  • the transistor M5 is connected between the second power supply line Lvss and the drain of the transistor M1.
  • the transistor M5 is an N-type MOSFET.
  • the configuration of the input section DIFF_DAC side may be the same as that of FIG. 36. That is, the capacitance element Cv SFOUT_VDD1 is connected between the gate of the transistor M1 and the first power supply line Lvdd. One of the two capacitance elements Cv SFOUT_VDD2 is connected between the input section IN_DAC and the first power supply line Lvdd. The other of the two capacitance elements Cv SFOUT_VDD2 is connected between the input section IN_VSL and the first power supply line Lvdd.
  • the capacitive element Cv DIFFOUT0_VSS is connected between the second power supply line Lvss and the gate of the transistor M6.
  • power supply noise can be canceled by adjusting the capacitance elements Cv SFOUT_VDD1 , Cv SFOUT_VDD2 and/or Cv DIFFOUT0_VSS .
  • Thirty-first embodiment 38 is a circuit diagram showing a configuration example of the capacitance element according to the 31st embodiment.
  • capacitance elements Cv SFOUT_VDD1 and Cv SFOUT_VDD2 instead of the input side capacitance elements Cv SFOUT_VDD1 and Cv SFOUT_VDD2 , capacitance elements Cv SFOUT_VSS1 and Cv SFOUT_VSS2 connected to the second power supply line Lvdd are provided.
  • the capacitance element Cv SFOUT_VSS1 is connected between the gate of the transistor M1 and the second power supply line Lvss.
  • One of the two capacitance elements Cv SFOUT_VSS2 is connected between the input section IN_DAC and the second power supply line Lvss.
  • the other of the two capacitance elements Cv SFOUT_VSS2 is connected between the input section IN_VSL and the second power supply line Lvss. Both the capacitive element Cv SFOUT_VSS1 and the two capacitive elements Cv SFOUT_VSS2 may be provided, but only one of the capacitive element Cv SFOUT_VSS1 or the two capacitive elements Cv SFOUT_VSS2 may be provided.
  • power supply noise can be canceled by adjusting the capacitance elements Cv SFOUT_VSS1 , Cv SFOUT_VSS2 and/or Cv DIFFOUT0_VSS .
  • This technology can be configured as follows:
  • a first power supply line transmitting a first power supply voltage; a second power supply line transmitting a second power supply voltage different from the first power supply voltage; a first input unit for inputting a reference signal to be compared with a pixel signal from a pixel that photoelectrically converts light into a pixel signal; A second input unit that inputs the pixel signal; a comparator circuit including first and second paths whose voltage states correspond to a magnitude relationship between a voltage of the first input section and a voltage of the second input section, and an output section connected to the second path, and which logically inverts an output signal from the output section based on the voltage of the first input section and the voltage of the second input section; at least one of a first capacitance element provided between the first power supply line and the first input section or the first path, or between the second power supply line and the first input section or the first path, and a second capacitance element provided between the first power supply line and the second input section or the second path, or between the second power supply line and the second input
  • the first capacitance element is composed of a plurality of first partial capacitance elements, first electrodes of the plurality of first partial capacitance elements are commonly connected to either the first input section or the first path;
  • the second capacitance element is composed of a plurality of second partial capacitance elements, third electrodes of the plurality of second partial capacitance elements are commonly connected to either the second input section or the second path;
  • the first adjustment unit includes a first switch connected between the first capacitance element and the first and second power supply lines and configured to selectively connect the first capacitance element to either the first or second power supply line.
  • the second adjustment unit includes a second switch connected between the second capacitance element and the first and second power supply lines and configured to selectively connect the second capacitance element to either the first or second power supply line.
  • the first adjustment unit includes a plurality of first switches connected between second electrodes of the plurality of first partial capacitance elements and the first and second power supply lines, and selectively connecting the second electrodes of the plurality of first partial capacitance elements to either the first or second power supply line, respectively.
  • the second adjustment unit includes a plurality of second switches connected between the fourth electrodes of the plurality of second partial capacitance elements and the first and second power supply lines, and selectively connecting the fourth electrodes of the plurality of second partial capacitance elements to either the first or second power supply line, respectively.
  • the imaging device according to (7) or (9), further comprising a register that stores a control signal for controlling the second switch.
  • the imaging device according to any one of (6), (8), and (10), wherein the first switch is a logic circuit selected from the group consisting of a CMOS inverter, a NAND gate, and a NOR gate.
  • the imaging device according to any one of (7), (9), and (11), wherein the second switch is a logic circuit selected from the group consisting of a CMOS inverter, a NAND gate, and a NOR gate.
  • the first adjustment unit includes a third switch connected between the first capacitance element and the first path and between the first capacitance element and the first power supply line, and configured to selectively connect the first capacitance element to either the first path or the first power supply line;
  • the second adjustment unit includes a fourth switch connected between the second capacitance element and the output unit, and between the second capacitance element and the first power supply line, and configured to selectively connect the second capacitance element to either the output unit or the first power supply line.
  • the first adjustment unit includes a third switch connected between the first capacitance element and the first path and between the first capacitance element and the second power supply line, and configured to selectively connect the first capacitance element to either the first path or the second power supply line;
  • the second adjustment unit includes a fourth switch connected between the second capacitive element and the output unit, and between the second capacitive element and the second power supply line, and configured to selectively connect the second capacitive element to either the output unit or the second power supply line.
  • the first adjustment unit includes a plurality of third switches connected between the plurality of first partial capacitance elements and the first path, and between the plurality of first partial capacitance elements and the first power supply line, and selectively connect each of the plurality of first partial capacitance elements to either the first path or the first power supply line.
  • the second adjustment unit includes a plurality of second switches connected between the plurality of second partial capacitance elements and the output unit, and between the plurality of second partial capacitance elements and the first power supply line, and each of the plurality of second partial capacitance elements selectively connects to either the output unit or the first power supply line.
  • the first adjustment unit includes a plurality of third switches connected between the plurality of first partial capacitance elements and the first path, and between the plurality of first partial capacitance elements and the second power supply line, and selectively connect each of the plurality of first partial capacitance elements to either the first path or the second power supply line.
  • the second adjustment unit includes a plurality of second switches connected between the plurality of second partial capacitance elements and the output unit, and between the plurality of second partial capacitance elements and the second power supply line, and each of the plurality of second partial capacitance elements selectively connects to either the output unit or the second power supply line.
  • a first power supply line transmitting a first power supply voltage; a second power supply line transmitting a second power supply voltage different from the first power supply voltage; a first input unit for inputting a reference signal to be compared with a pixel signal from a pixel that photoelectrically converts light into a pixel signal; A second input unit that inputs the pixel signal; a comparison circuit including a first path that is in a voltage state according to a magnitude relationship between a voltage of the first input section and a voltage of the second input section, and an output section connected to the first path, and that logically inverts an output signal from the output section based on the voltage of the first input section and the voltage of the second input section; at least one of a first capacitance element provided between the first power supply line and the first input section or between the second power supply line and the first input section, and a second capacitance element provided between the first power supply line and the second input section or between the second power supply line and the second input section;
  • An imaging device comprising: at least
  • a first power supply line transmitting a first power supply voltage; a second power supply line transmitting a second power supply voltage different from the first power supply voltage; an input unit for inputting a signal corresponding to a difference voltage between a reference signal to be compared with a pixel signal from a pixel that photoelectrically converts light into a pixel signal; a comparison circuit including a first path that is in a voltage state corresponding to a voltage of the input section and an output section connected to the first path, the comparison circuit logically inverting an output signal from the output section based on the voltage of the input section; a first capacitance element provided between the first power supply line and the input section or between the second power supply line and the input section; a first adjustment unit capable of adjusting the capacitance of the first capacitive element.

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Abstract

［課題］コンパレータの高周波ノイズを抑制する撮像装置を提供する。 ［解決手段］撮像装置は、第１電源線と、第２電源線と、参照信号を入力する第１入力部と、画素信号を入力する第２入力部と、第１入力部の電圧と第２入力部の電圧との大小関係に応じた電圧状態となる第１および第２経路、および、第２経路に接続された出力部を含み、第１入力部の電圧と第２入力部の電圧とに基づいて出力部の信号を論理反転させる比較回路と、第１電源線と第１入力部あるいは第１経路との間、または、第２電源線と第１入力部あるいは第１経路との間に設けられた第１容量素子、および、第１電源線と第２入力部あるいは第２経路との間、または、第２電源線と第２入力部あるいは第２経路との間に設けられた第２容量素子の少なくとも一方と、第１容量素子の容量を調整可能な第１調整部、および、第２容量素子の容量を調整可能な第２調整部の少なくとも一方と、を備える。

Description

撮像装置
　本開示は、撮像装置に関する。
　ＣＩＳ（CMOS（Complementary Metal Oxide Semiconductor）Image Sensor）等の撮像装置において、電源電圧の揺れは、ノイズとなり横縞として画像に現れる。このようなＰＳＲＲ（Power Supply Rejection Ratio）の対策として電源ノイズを低減することが望まれている。
特開２０２１－０９３６９７号公報
　しかし、撮像装置の微細化に伴い、隣接する配線間の間隔が狭くなり、ＰＳＲＲの原因となる寄生容量が増大する。また、隣接する配線間の間隔が狭くなると、隣接する配線間にシールド配線を配置することも困難となる。従って、従来のノイズキャンセル装置（特許文献１）では、コンパレータで発生する高周波ノイズによるＰＳＳＲを抑制することが困難であった。
　そこで、本開示では、コンパレータにおける高周波ノイズを抑制することができる撮像装置を提供する。
　本開示の一側面の撮像装置は、第１電源電圧を伝達する第１電源線と、第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、光を画素信号に光電変換する画素からの画素信号と比較される参照信号を入力する第１入力部と、画素信号を入力する第２入力部と、第１入力部の電圧と第２入力部の電圧との大小関係に応じた電圧状態となる第１および第２経路、および、第２経路に接続された出力部を含み、第１入力部の電圧と第２入力部の電圧とに基づいて出力部からの出力信号を論理反転させる比較回路と、第１電源線と第１入力部あるいは第１経路との間、または、第２電源線と第１入力部あるいは第１経路との間に設けられた第１容量素子、および、第１電源線と第２入力部あるいは第２経路との間、または、第２電源線と第２入力部あるいは第２経路との間に設けられた第２容量素子の少なくとも一方と、第１容量素子の容量を調整可能な第１調整部、および、第２容量素子の容量を調整可能な第２調整部の少なくとも一方と、を備える。
　第１容量素子の容量と第２容量素子の容量はほぼ等しくてもよい。
　撮像装置は、第１電源線と出力部との間に設けられた第３容量素子をさらに備えてもよい。
　第１容量素子は、複数の第１部分容量素子で構成され、複数の第１部分容量素子の第１電極は第１入力部または第１経路のいずれか一方に共通に接続されており、複数の第１部分容量素子の第２電極は、第１調整部を介してそれぞれ第１または第２電源線に選択的に接続されていてもよい。
　第２容量素子は、複数の第２部分容量素子で構成され、複数の第２部分容量素子の第３電極は第２入力部または第２経路のいずれか一方に共通に接続されており、複数の第２部分容量素子の第４電極は、第２調整部を介してそれぞれ第１または第２電源線に選択的に接続されていてもよい。
　第１調整部は、第１容量素子と第１および第２電源線との間に接続され、第１容量素子を第１または第２電源線のいずれか一方に選択的に接続する第１スイッチを含んでもよい。
　第２調整部は、第２容量素子と第１および第２電源線との間に接続され、第２容量素子を第１または第２電源線のいずれか一方に選択的に接続する第２スイッチを含んでもよい。
　第１調整部は、複数の第１部分容量素子の第２電極と第１および第２電源線との間に接続され、複数の第１部分容量素子の第２電極をそれぞれ第１または第２電源線のいずれか一方に選択的に接続する複数の第１スイッチを含んでもよい。
　第２調整部は、複数の第２部分容量素子の第４電極と第１および第２電源線との間に接続され、複数の第２部分容量素子の第４電極をそれぞれ第１または第２電源線のいずれか一方に選択的に接続する複数の第２スイッチを含んでもよい。
　撮像装置は、第１スイッチを制御する制御信号を記憶するレジスタをさらに備えてもよい。
　撮像装置は、第２スイッチを制御する制御信号を記憶するレジスタをさらに備えてもよい。
　第１スイッチは、ＣＭＯＳ（Complementary MOS）インバータ、ＮＡＮＤゲート、ＮＯＲゲートのいずれかの論理回路でもよい。
　第２スイッチは、ＣＭＯＳインバータ、ＮＡＮＤゲート、ＮＯＲゲートのいずれかの論理回路でもよい。
　第１調整部は、第１容量素子と第１経路との間、並びに、第１容量素子と第１電源線との間に接続され、第１容量素子を第１経路または第１電源線のいずれか一方に選択的に接続する第３スイッチを含み、第２調整部は、第２容量素子と出力部との間、並びに、第２容量素子と第１電源線との間に接続され、第２容量素子を出力部または第１電源線のいずれか一方に選択的に接続する第４スイッチを含んでもよい。
　第１調整部は、第１容量素子と第１経路との間、並びに、第１容量素子と第２電源線との間に接続され、第１容量素子を第１経路または第２電源線のいずれか一方に選択的に接続する第３スイッチを含み、第２調整部は、第２容量素子と出力部との間、並びに、第２容量素子と第２電源線との間に接続され、第２容量素子を出力部または第２電源線のいずれか一方に選択的に接続する第４スイッチを含んでもよい。
　第１調整部は、複数の第１部分容量素子と第１経路との間、並びに、複数の第１部分容量素子と第１電源線との間に接続され、複数の第１部分容量素子をそれぞれ第１経路または第１電源線のいずれか一方に選択的に接続する複数の第３スイッチを含んでもよい。
　第２調整部は、複数の第２部分容量素子と出力部との間、並びに、複数の第２部分容量素子と第１電源線との間に接続され、複数の第２部分容量素子をそれぞれ出力部または第１電源線のいずれか一方に選択的に接続する複数の第２スイッチを含んでもよい。
　第１調整部は、複数の第１部分容量素子と第１経路との間、並びに、複数の第１部分容量素子と第２電源線との間に接続され、複数の第１部分容量素子をそれぞれ第１経路または第２電源線のいずれか一方に選択的に接続する複数の第３スイッチを含んでもよい。
　第２調整部は、複数の第２部分容量素子と出力部との間、並びに、複数の第２部分容量素子と第２電源線との間に接続され、複数の第２部分容量素子をそれぞれ出力部または第２電源線のいずれか一方に選択的に接続する複数の第２スイッチを含んでもよい。
　本開示の一側面の撮像装置は、第１電源電圧を伝達する第１電源線と、第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、光を画素信号に光電変換する画素からの画素信号と比較される参照信号を入力する第１入力部と、画素信号を入力する第２入力部と、第１入力部の電圧と第２入力部の電圧との大小関係に応じた電圧状態となる第１経路、および、第１経路に接続された出力部を含み、第１入力部の電圧と第２入力部の電圧とに基づいて出力部からの出力信号を論理反転させる比較回路と、第１電源線と第１入力部との間、または、第２電源線と第１入力部との間に設けられた第１容量素子、および、第１電源線と第２入力部との間、または、第２電源線と第２入力部との間に設けられた第２容量素子の少なくとも一方と、第１容量素子の容量を調整可能な第１調整部、および、第２容量素子の容量を調整可能な第２調整部の少なくとも一方と、を備える。
　本開示の一側面の撮像装置は、第１電源電圧を伝達する第１電源線と、第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、光を画素信号に光電変換する画素からの画素信号と比較される参照信号と画素信号との差分電圧に応じた信号を入力する入力部と、入力部の電圧に応じた電圧状態となる第１経路、および、第１経路に接続された出力部を含み、入力部の電圧に基づいて出力部からの出力信号を論理反転させる比較回路と、第１電源線と入力部との間、または、第２電源線と入力部との間に設けられた第１容量素子と、第１容量素子の容量を調整可能な第１調整部と、を備える。
第１実施形態による撮像装置の概略構成例を示すブロック図。 画素領域の半導体チップと周辺回路部の半導体チップとを積層した撮像装置の例を示す概念図。 撮像装置のより詳細な構成例を示す図。 第１実施形態によるコンパレータの構成例を示す回路図。 容量素子の調整部の構成例を示す図。 第２実施形態による容量素子の調整部の構成例を示す図。 第３実施形態による容量素子の調整部の構成例を示す図。 第４実施形態による容量素子の調整部の構成例を示す図。 第５実施形態による容量素子の調整部の構成例を示す図。 第６実施形態による容量素子の調整部の構成例を示す図。 第７実施形態によるコンパレータの構成例を示す回路図。 第８実施形態によるコンパレータの構成例を示す回路図。 容量素子の調整部の構成例を示す図。 第９実施形態による容量素子の調整部の構成例を示す図。 第１０実施形態による容量素子の調整部の構成例を示す図。 第１１実施形態による容量素子の調整部の構成例を示す図。 第１２実施形態による容量素子の調整部の構成例を示す図。 第１３実施形態による容量素子の調整部の構成例を示す図。 第１４実施形態によるコンパレータの構成例を示す回路図。 第１５実施形態による容量素子の構成例を示す回路図。 第１６実施形態による容量素子の構成例を示す回路図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。 第１７実施形態による容量素子の構成例を示す回路図。 第１８実施形態による容量素子の構成例を示す回路図。 第１９実施形態による容量素子の構成例を示す回路図。 第２０実施形態による容量素子の構成例を示す回路図。 第２１実施形態による容量素子の構成例を示す回路図。 第２２実施形態による容量素子の構成例を示す回路図。 第２３実施形態による容量素子の構成例を示す回路図。 第２４実施形態による容量素子の構成例を示す回路図。 第２５実施形態による容量素子の構成例を示す回路図。 第２６実施形態による容量素子の構成例を示す回路図。 第２７実施形態による容量素子の構成例を示す回路図。 第２８実施形態による容量素子の構成例を示す回路図。 第２９実施形態による容量素子の構成例を示す回路図。 第３０実施形態による容量素子の構成例を示す回路図。 第３１実施形態による容量素子の構成例を示す回路図。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
　図１は、第１実施形態による撮像装置の概略構成例を示すブロック図である。撮像装置１は、例えば、車載用の測距装置等のＣＩＳに用いられ得る。
　撮像装置１は、図示しない半導体基板上に設けられた画素領域２１と、同じ半導体基板上に設けられた周辺回路部とを有する。周辺回路部は、例えば、垂直駆動部２２、カラム処理部２３、水平駆動部２４、およびシステム制御部２５、信号処理部２６およびデータ格納部２７等から構成されている。
　画素領域２１は、行方向および列方向の行列状に２次元配置された複数の画素１０を有する。画素１０は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する。すなわち、画素１０は、入射した光を光電変換し、その結果得られた電荷に応じた信号（画素信号）を出力する。尚、行方向は、図１において横方向であり、列方向は縦方向である。
　画素領域２１においては、行列状の画素配列に対して、画素行ごとに画素駆動線２８が行方向に沿って配線されるとともに、各画素列に２つの垂直信号線ＶＳＬが列方向に沿って配線されている。例えば、画素駆動線２８は、画素１０から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図１では、画素駆動線２８について１本の配線として示しているが、１本に限られるものではない。画素駆動線２８の一端は、垂直駆動部２２の各行に対応した出力端に接続されている。
　垂直駆動部２２は、シフトレジスタ、アドレスデコーダ等によって構成され、画素領域２１の各画素１０を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部２２は、垂直駆動部２２を制御するシステム制御部２５とともに、画素領域２１の各画素１０の動作を制御する駆動部を構成している。
　垂直駆動部２２による駆動制御に応じて画素行の各画素１０から出力される検出信号は、垂直信号線ＶＳＬを通してカラム処理部２３に入力される。カラム処理部２３は、各画素１０から垂直信号線ＶＳＬを通して出力される検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やＡＤ（Analog-to-Digital）変換処理等を行う。
　水平駆動部２４は、シフトレジスタ、アドレスデコーダ等によって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された検出信号が順番に出力される。
　システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部２２、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。
　信号処理部２６は、演算処理機能を有し、カラム処理部２３から出力される検出信号に基づいて演算処理等の種々の信号処理を行う。例えば、信号処理部２６は、データ格納部２７は、信号処理部２６での信号処理に必要なデータを一時的に格納する。
　尚、周辺回路部の全部または一部は、画素領域２１とは別の基板上に設けてもよい。この場合、周辺回路部の全部または一部の基板と画素領域２１の基板とは配線接合（Ｃｕ－Ｃｕ接合）のために貼合されてもよい。
　例えば、図２は、画素領域２１の半導体チップ５１１と周辺回路部の半導体チップ５１２とを積層した撮像装置１の例を示す概念図である。このように、撮像装置１は、積層される２枚の半導体チップ５１１および５１２で構成されてもよい。
　半導体チップ５１１の画素領域２１と半導体チップ５１２の周辺回路部は、例えば、ビア領域５１３およびビア領域５１４に設けられたＴＳＶ（Through Silicon Via）のような貫通電極等を用いて電気的に接続してもよい。また、画素領域２１の半導体チップ５１１の配線と周辺回路部の半導体チップ５１１の配線とを接触させるように、両方の半導体チップを貼り合わせてもよい（Ｃｕ－Ｃｕ接合）。さらに、画素領域２１および周辺回路部の一部を１つの半導体チップとして構成し、その他の構成を他の半導体チップとして構成してもよい。半導体チップの積層数は、３層以上であってもよい。
　図３は、撮像装置のより詳細な構成例を示す図である。撮像装置１は、ノイズキャンセル装置１１と、電源部１２と、画素１０と、ＤＡＣ回路１００と、キャパシタＣ３、Ｃ４と、コンパレータＣＭ１と、定電流源Ｖ２とを備える。なお、画素１０は、２次元に配列された複数の画素１０のうちの１つの画素である。また、ノイズキャンセル装置１１、電源部１２、ＤＡＣ回路１００、キャパシタＣ３、Ｃ４、コンパレータＣＭ１、および、定電流源Ｖ２は、信号処理部２６に含まれる構成要素である。
　ノイズキャンセル装置１１は、電源部１２の電圧をサンプリングおよびホールド（以下、Ｓ／Ｈと称する）して得たＤＣ成分を電流変換してゲイン調整後、ＤＡＣ回路１００が出力するランプ信号ＲＭＰに重畳してコンパレータＣＭ１に入力することで、電源揺れに起因するノイズ（以下、電源ノイズともいう）を除去（キャンセル）する。
　電源部１２は、電源線１２ａを介して画素１０へ電力を供給する電源である。電源部１２は、画素１０への供給電力をノイズキャンセル装置１１にも供給する。
　画素１０は、ＭＯＳＦＥＴである（Metal Oxide Semiconductor Field Effect Transistor）トランジスタｔ１～ｔ５と、キャパシタＣ１、Ｃ２とを備える。なお、トランジスタｔ１～ｔ５のうち、トランジスタｔ１～ｔ３は、Ｐ型ＭＯＳＦＥＴであり、トランジスタｔ４、ｔ５は、Ｎ型ＭＯＳＦＥＴである。トランジスタｔ１～ｔ３はＮ型ＭＯＳＦＥＴであってもよい。
　トランジスタｔ１のソースは、電源部１２の電源線１２ａに接続され、トランジスタｔ１のドレインは、トランジスタｔ２のソース、キャパシタＣ１および定電流源Ｖ１の接続ノードに接続される。トランジスタｔ２のドレインは、トランジスタｔ３のドレイン、トランジスタｔ４のゲートおよびキャパシタＣ２の接続ノードに接続される。トランジスタｔ３のソースは、電源線１２ａに接続される。トランジスタｔ４のドレインは、電源線に接続され、トランジスタｔ４のソースは、トランジスタｔ５のドレインに接続される。トランジスタｔ５のソースは、キャパシタＣ３および定電流源Ｖ２に接続される。
　ＤＡＣ回路１００は、ランプ信号ＲＭＰをコンパレータＣＭ１の反転入力端子に入力する。このランプ信号ＲＭＰは、画素１０から出力された画素信号をＡ／Ｄ（Analog to Digital）変換するための参照信号として用いられる。ＤＡＣ回路１００は、例えば、ＢＧＲ（Band Gap Reference）等の定電圧源Ｖ３と、トランジスタｔ１００～ｔ１０６と、抵抗Ｒ１００、Ｒ１０１と、増幅器ＡＭＰ１とを備える。トランジスタｔ１００～ｔ１０５のうち、トランジスタｔ１００、ｔ１０１,ｔ１０４、ｔ１０５は、Ｐ型ＭＯＳＦＥＴであり、トランジスタｔ１０２、ｔ１０３、ｔ１０６は、Ｎ型ＭＯＳＦＥＴである。
　トランジスタｔ１００のソースは、所定の電源線に接続され、トランジスタｔ１００のドレインは、トランジスタｔ１０６のドレインに接続される。増幅器ＡＭＰ１は、非反転入力端子に定電圧源Ｖ３が接続され、反転入力端子に抵抗Ｒ１００の一端とトランジスタｔ１０６のソースが接続される。また、トランジスタｔ１０１のソースは、所定の電源線に接続される。トランジスタｔ１０１のドレインは、トランジスタｔ１０２のドレインに接続されるとともに、自己のゲートおよびトランジスタｔ１０３のゲートとの間に接続される。トランジスタｔ１０２のソースは、グランド線に接続される。トランジスタｔ１０３のソースは、グランド線に接続される。トランジスタｔ１０３のドレインは、トランジスタｔ１０４のドレインに接続されるとともに、トランジスタｔ１０４のゲートおよびトランジスタｔ１０５のゲートの間に接続される。トランジスタｔ１０４のソースは、所定の電源線に接続される。トランジスタｔ１０５のソースは、所定の電源線に接続され、トランジスタｔ１０５のドレインは、コンパレータＣＭ１および抵抗Ｒ１０１の間に接続される。
　コンパレータＣＭ１は、画素１０から画素信号が入力される非反転入力端子（以下、プラス端子ともいう）と、ＤＡＣ回路１００のランプ信号ＲＭＰにノイズキャンセル装置１のノイズキャンセル信号を重畳させた信号が入力される非反転入力端子（以下、マイナス端子ともいう）とを有する。
　すなわち、コンパレータＣＭ１のプラス端子には、電源ノイズが含まれた画素信号が入力され、マイナス端子には、ノイズキャンセル装置１で生成した電源ノイズと同じ信号が重畳したランプ信号ＲＭＰが入力される。これにより、コンパレータＣＭにおいて、画素信号に含まれる電源ノイズが同相キャンセルされる。
　しかし、配線間の寄生容量により高周波の電源ノイズが、コンパレータＣＭ１内に混入する。ノイズキャンセル装置１１だけではコンパレータＣＭ１内の高周波電源ノイズを除去できない。
　そこで、本実施形態による撮像装置１は、図４のようなコンパレータＣＭ１を備える。
　図４は、第１実施形態によるコンパレータの構成例を示す回路図である。コンパレータＣＭ１は、第１電源線Ｌｖｄｄと、第２電源線Ｌｖｓｓと、第１入力部ＩＮ＿ＤＡＣと、第２入力部ＩＮ＿ＶＳＬと、トランジスタＭ１～Ｍ７と、容量素子Ｃｉｎ＿ＤＡＣ、Ｃｉｎ＿ＶＳＬ、Ｃｂａｎｄｗ、ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳ、Ｃｏｕｔと、出力部ＤＩＦＦ＿ＶＯＵＴ０とを備えている。尚、ＣｐＤＩＦＦ１＿ＶＤＤ、ＣｐＤＩＦＦ１＿ＶＳＳ、ＣｐＤＩＦＦＯＵＴ０＿ＶＤＤ、ＣｐＤＩＦＦＯＵＴ０＿ＶＳＳは、寄生容量であり、仮想的に図示している。
　第１電源線Ｌｖｄｄは、高レベル電圧ＶＤＤを伝達する電源線である。第２電源線Ｌｖｓｓは、低レベル電圧（例えば、接地電圧）ＶＳＳを伝達する電源線である。コンパレータＣＭ１は、第１電源線Ｌｖｄｄと第２電源線Ｌｖｓｓとの間に接続され電力供給を受ける。
　第１入力部ＩＮ＿ＤＡＣは、容量素子Ｃｉｎ＿ＤＡＣを介してＤＡＣ回路１００の出力ＳＦＯＵＴに接続されている。第１入力部ＩＮ＿ＤＡＣは、画素信号と比較される参照信号としてのランプ信号ＲＭＰをＤＡＣ回路１００から受ける。ランプ信号ＲＭＰは、時間の経過に従ってほぼ一定の勾配で降下または上昇するスロープ電圧を有する信号である。
　第２入力部ＩＮ＿ＶＳＬは、容量素子Ｃｉｎ＿ＶＳＬを介して垂直信号線ＶＳＬに接続されている。第２入力部ＩＮ＿ＶＳＬは、画素１０からの画素信号を受ける。画素信号は、リセット状態の画素１０の電気信号、または、入射光の光量に応じた電気信号であり、１度の検出時においてはほぼ一定の電圧である。
　トランジスタＭ１、Ｍ２、Ｍ５、Ｍ７は、例えば、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタＭ３，Ｍ４、Ｍ６は、例えば、Ｐ型ＭＯＳＦＥＴである。
　トランジスタＭ１のドレインは、トランジスタＭ３のドレイン、ゲートおよび容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極に接続されている。トランジスタＭ１のソースは、トランジスタＭ５のドレインおよびトランジスタＭ２のソースに接続されている。トランジスタＭ１のゲートは、第１入力部ＩＮ＿ＤＡＣに接続されている。
　トランジスタＭ２のドレインは、トランジスタＭ４のドレインおよび出力部ＤＩＦＦ＿ＶＯＵＴ０に接続されている。トランジスタＭ２のソースは、トランジスタＭ１のソースとともにトランジスタＭ５のドレインに接続されている。トランジスタＭ２のゲートは、第２入力部ＩＮ＿ＶＳＬに接続されている。
　トランジスタＭ３のドレインは、自身のゲート、トランジスタＭ１のドレインおよび容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極に接続されている。トランジスタＭ３のソースは、第１電源線Ｌｖｄｄに接続されている。トランジスタＭ３のゲートは、自身のドレインおよびトランジスタＭ４のゲートに接続されている。
　トランジスタＭ４のドレインは、トランジスタＭ２のドレインおよび出力部ＤＩＦＦ＿ＶＯＵＴ０に接続されている。トランジスタＭ４のソースは、第１電源線Ｌｖｄｄに接続されている。トランジスタＭ４のゲートは、トランジスタＭ３のゲートおよびドレインに接続されている。トランジスタＭ３、Ｍ４は、カレントミラー回路を構成する。
　トランジスタＭ５のドレインは、トランジスタＭ１、Ｍ２のソースに接続されている。トランジスタＭ５のソースは、第２電源線Ｌｖｓｓに接続されている。トランジスタＭ５のゲートは、システム制御部２５に接続され、定電流を流すように電圧設定される。トランジスタＭ１～Ｍ５は、差動回路を構成する。以下、トランジスタＭ１～Ｍ５全体を“差動回路”とも呼ぶ。
　トランジスタＭ６のドレインは、トランジスタＭ７のドレインに接続されている。トランジスタＭ６のソースは、第１電源線Ｌｖｄｄに接続されている。トランジスタＭ６のゲートは、トランジスタＭ２、Ｍ４のドレイン、容量素子Ｃｂａｎｄｗの一方の電極、および、容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳの一方の電極に接続されている。トランジスタＭ６のゲートは、差動回路の出力部ＤＩＦＦ＿ＶＯＵＴ０に接続されている。トランジスタＭ６は、差動回路の出力部ＤＩＦＦ＿ＶＯＵＴ０の電圧によって導通状態（オン）または非導通状態（オフ）に制御される。
　トランジスタＭ７のドレインは、トランジスタＭ６のドレインに接続されている。トランジスタＭ７のソースは、第２電源線Ｌｖｓｓに接続されている。トランジスタＭ７のゲートは、容量素子Ｃｏｕｔの一方の電極に接続されており、所定電圧がサンプルホールドされる。トランジスタＭ７は、定電流源として機能する。
　トランジスタＭ１～Ｍ５は、差動回路を構成している。トランジスタＭ３、Ｍ４は、カレントミラー回路を構成しており、トランジスタＭ１、Ｍ２のそれぞれに等しい電流を流す。トランジスタＭ１、Ｍ３は、第１経路Ｐ１を構成し、第１電源線ＬｖｄｄからトランジスタＭ５を介して第２電源線Ｌｖｓｓへ電流を流す。第１経路Ｐ１は、ランプ信号ＲＭＰの電圧Ｖｒｍｐによる第１入力部ＩＮ＿ＤＡＣの電圧と垂直信号線ＶＳＬの電圧（画素信号の電圧）Ｖｖｓｌによる第２入力部ＩＮ＿ＶＳＬの電圧との大小関係に応じた電圧状態になる。トランジスタＭ２、Ｍ４は、第２経路Ｐ２を構成し、第１電源線ＬｖｄｄからトランジスタＭ５を介して第２電源線Ｌｖｓｓへ電流を流す。第２経路Ｐ２は、第１入力部ＩＮ＿ＤＡＣの電圧と第２入力部ＩＮ＿ＶＳＬの電圧との大小関係に応じた電圧状態になる。これにより、ランプ信号ＲＭＰの電圧Ｖｒｍｐによる第１入力部ＩＮ＿ＤＡＣの電圧が垂直信号線ＶＳＬの電圧Ｖｖｓｌによる第２入力部ＩＮ＿ＶＳＬの電圧よりも高い場合に、出力部ＤＩＦＦ＿ＶＯＵＴ０は、高レベル電圧となり、トランジスタＭ６が非導通状態となる。これにより、トランジスタＭ６のドレイン電圧（コンパレータＣＭ１の出力電圧）が低レベル電圧になる。第１入力部ＩＮ＿ＤＡＣの電圧が第２入力部ＩＮ＿ＶＳＬの電圧よりも低い場合に、出力部ＤＩＦＦ＿ＶＯＵＴ０は、低レベル電圧となり、トランジスタＭ６が導通状態となる。これにより、トランジスタＭ６のドレイン電圧（コンパレータＣＭ１の出力電圧）が高レベル電圧になる。即ち、第１入力部ＩＮ＿ＤＡＣ電圧が第２入力部ＩＮ＿ＶＳＬ電圧よりも高電圧から低電圧へ交差したときに、差動回路Ｍ１～Ｍ５は、出力部ＤＩＦＦ＿ＶＯＵＴ０の出力信号を高レベル電圧から低レベル電圧へ論理反転させる。これにより、コンパレータＣＭ１の出力電圧は、低レベル電圧から高レベル電圧へ論理反転する。
　容量素子Ｃｂａｎｄｗの一方の電極は、トランジスタＭ２、Ｍ４のドレイン、トランジスタＭ６のゲートおよび容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳの一方の電極に接続されている。容量素子Ｃｂａｎｄｗの他方の電極は、第１電源線Ｌｖｄｄに接続されている。つまり、容量素子Ｃｂａｎｄｗは、第１電源線Ｌｖｄｄと出力部ＤＩＦＦ＿ＶＯＵＴ０との間に接続されている。容量素子Ｃｂａｎｄｗは、帯域制限容量であり、第１電源線Ｌｖｄｄの電源電圧ＶＤＤに混入するノイズをトランジスタＭ６のゲートに伝達する。電源電圧ＶＤＤのノイズは、トランジスタＭ６のソースにも伝達される。従って、理想的には、トランジスタＭ６のソース－ゲート間の電圧差Ｖｇｓにおいて、電源電圧ＶＤＤのノイズがキャンセルされる。この場合、トランジスタＭ６は、電源電圧ＶＤＤのノイズに依存せず、差動回路Ｍ１～Ｍ５の出力部ＤＩＦＦ＿ＶＯＵＴ０の電圧によって動作することができる。
　しかし、垂直信号線ＶＳＬ等の隣接するカラム配線間の間隔が狭くなり、ＰＳＲＲの原因となる寄生容量がコンパレータＣＭ１内において増大している。例えば、寄生容量ＣｐＤＩＦＦ１＿ＶＤＤは、第１電源線ＬｖｄｄとトランジスタＭ３およびトランジスタＭ１の接続ノードＤＩＦＦ１との間に発生する寄生容量である。寄生容量ＣｐＤＩＦＦ１＿ＶＳＳは、第２電源線ＬｖｓｓとノードＤＩＦＦ１との間に発生する寄生容量である。寄生容量ＣｐＤＩＦＦＯＵＴ０＿ＶＤＤは、第１電源線Ｌｖｄｄと出力部ＤＩＦＦ＿ＶＯＵＴ０との間に発生する寄生容量である。寄生容量ＣｐＤＩＦＦＯＵＴ０＿ＶＳＳは、第２電源線Ｌｖｓｓと出力部ＤＩＦＦ＿ＶＯＵＴ０との間に発生する寄生容量である。
　寄生容量ＣｐＤＩＦＦＯＵＴ０＿ＶＤＤは、容量素子Ｃｂａｎｄｗよりも小さく、同じ接続であるため、帯域制限容量とみなして無視できる。もし、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳが設けられていない場合、寄生容量ＣｐＤＩＦＦＯＵＴ０＿ＶＤＤ、ＣｐＤＩＦＦ１＿ＶＳＳおよびＣｐＤＩＦＦＯＵＴ０＿ＶＳＳが無視できない。これらの寄生容量ＣｐＤＩＦＦＯＵＴ０＿ＶＤＤ、ＣｐＤＩＦＦ１＿ＶＳＳおよびＣｐＤＩＦＦＯＵＴ０＿ＶＳＳは、電源電圧ＶＤＤのノイズ成分（特に、高周波成分）をノードＤＩＦＦ１および出力部ＤＩＦＦ＿ＶＯＵＴ０へ混入させてしまう。このようなノイズの高周波成分は、ノイズキャンセル装置１１および容量素子Ｃｂａｎｄｗでは除去することはできない。
　そこで、本実施形態では、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳが設けられている。容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳは、ＭＯＭ（Metal Oxide Metal）、ＭＩＭ（Metal Insulator Metal）、ＰＩＰ（Poly-Si Insulator Poly-Si）、ＭＯＳＦＥＴ等に代表される容量素子でよい。また、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳは、素子－配線間の寄生容量、配線－配線間の寄生容量、素子－ウェル間の寄生容量、配線－ウェル間の寄生容量、ウェル－ウェル間の寄生容量（拡散容量）、抵抗素子－ウェル間の寄生容量等でもよい。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極は、トランジスタＭ１、Ｍ３のドレイン（ノードＤＩＦＦ１）に接続されている。容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極は、第２電源線Ｌｖｓｓに接続されている。つまり、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、第１経路Ｐ１のノードＤＩＦＦ１と第２電源線Ｌｖｓｓとの間に接続されている。寄生容量ＣｐＤＩＦＦ１＿ＶＳＳは、容量素子ＣｖＤＩＦＦ１＿ＶＳＳと同等以下の大きさであり、同じ接続であるため、まとめて容量素子ＣｖＤＩＦＦ１＿ＶＳＳと表示する。
　容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳの一方の電極は、トランジスタＭ２、Ｍ４のドレインおよびトランジスタＭ６のゲート（出力部ＤＩＦＦ＿ＶＯＵＴ０）に接続されている。容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳの他方の電極は、第２電源線Ｌｖｓｓに接続されている。つまり、容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳは、第２経路Ｐ２と第２電源線Ｌｖｓｓとの間に接続されている。寄生容量ＣｐＤＩＦＦＯＵＴ０＿ＶＳＳは、容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳと同等以下の大きさであり、同じ接続であるため、まとめて容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳと表示する。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳは、可変容量である。容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、寄生容量ＣｐＤＩＦＦ１＿ＶＤＤとの間で電源電圧ＶＤＤを分圧し、ノードＤＩＦＦ１に混入させるノイズを調整する。容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳは、容量素子Ｃｂａｎｄｗとの間で電源電圧ＶＤＤを分圧し、出力部ＤＩＦＦ＿ＶＯＵＴ０に混入させるノイズを調整する。容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳのそれぞれの容量を調整することによって、ノードＤＩＦＦ１および出力部ＤＩＦＦ＿ＶＯＵＴ０に混入させるノイズが調整される。ノードＤＩＦＦ１および出力部ＤＩＦＦ＿ＶＯＵＴ０に混入させるノイズを調整することによって、トランジスタＭ６のソース－ゲート間の電圧差Ｖｇｓのノイズをキャンセルすることができる。即ち、本実施形態では、容量素子ＣｖＤＩＦＦ１＿ＶＳＳをノードＤＩＦＦ１と第２電源線Ｌｖｓｓとの間に敢えて設け、容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳを出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に敢えて設けることによって、電源ノイズをノードＤＩＦＦ１および出力部ＤＩＦＦ＿ＶＯＵＴ０に混入させることによって、トランジスタＭ６における電源電圧ＶＤＤのノイズをキャンセルしている。電源電圧ＶＤＤのノイズの高周波成分も除去することができる。
　例えば、電源電圧ＶＤＤのノイズ（変動）ΔＶＤＤとすると、出力部ＤＩＦＦ＿ＶＯＵＴ０の振幅は、ΔＶＤＤ×（Ｃｂａｎｄｗ）／（Ｃｂａｎｄｗ＋ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ）となる。トランジスタＭ６のソース－ゲート間の電圧差Ｖｇｓの変動は、ΔＶＤＤ×（ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ）／（Ｃｂａｎｄｗ＋ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ）となる。トランジスタＭ６の電圧差Ｖｇｓの変動をほぼゼロにするように、容量素子ＣｖＤＩＦＦ１＿ＶＳＳが第１経路に高周波ノイズ電流を流す。即ち、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳに流れる高周波電流と同等の電流を容量素子ＣｖＤＩＦＦ１＿ＶＳＳに流し、カレントミラー回路Ｍ３、Ｍ４が、電流をコピーして容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳに供給する。これにより、差動回路の動作に影響を与えることなく、ノイズ成分がキャンセルされて、トランジスタＭ６の電圧差Ｖｇｓの変動をほぼゼロにすることができる。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよび容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは基本的にほぼ等しくてよい。しかし、他の寄生容量によるノイズ混入もあり、実際には、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよび容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの調整が必要となる。例えば、第１入力部ＩＮ＿ＤＡＣ側の周波数特性（周波数－ゲイン特性）および第２入力部ＩＮ＿ＶＳＬ側の周波数特性が等しくなるように容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよび容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳを調整する。これにより、ＰＳＲＲが抑制される。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、撮像装置１の製品出荷前の試験工程で設定してもよい。これにより、プロセスばらつきにも対応した設定が可能である。また、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、撮像装置１の種類によってほぼ一定の容量値に設定できる場合もある。この場合、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、撮像装置１の種類ごとに設定してもよい。製品出荷前に設定する場合、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの容量は、調整後、固定してもよい。さらに、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、製品出荷後の調整時に設定してもよい。この場合、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの容量は、出荷後であっても変更可能にする。
　図５は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの調整部の構成例を示す図である。コンパレータＣＭ１は、スイッチＳＷ１と、スイッチＳＷ２と、レジスタＲＧとをさらに備えている。スイッチＳＷ１およびレジスタＲＧは、第１調整部の一例である。スイッチＳＷ２およびレジスタＲＧは、第２調整部の一例である。
　スイッチＳＷ１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極と電源線Ｌｖｄｄ、Ｌｖｓｓとの間に接続されている。スイッチＳＷ１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を、第１電源線Ｌｖｄｄおよび第２電源線Ｌｖｓｓのいずれか一方に選択的に接続する。スイッチＳＷ１が容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに接続すると、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、図４に示す状態になり、ノイズキャンセルに用いられる。一方、スイッチＳＷ１が容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を第１電源線Ｌｖｄｄに接続すると、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、電源電圧ＶＤＤに接続される。この場合、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、ノイズキャンセルに用いられない。
　スイッチＳＷ２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極と電源線Ｌｖｄｄ、Ｌｖｓｓとの間に接続されている。スイッチＳＷ２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極を、第１電源線Ｌｖｄｄおよび第２電源線Ｌｖｓｓのいずれか一方に選択的に接続する。スイッチＳＷ２が容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに接続すると、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、図４に示す状態になり、ノイズキャンセルに用いられる。一方、スイッチＳＷ２が容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極を第１電源線Ｌｖｄｄに接続すると、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、電源電圧ＶＤＤに接続される。この場合、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、ノイズキャンセルに用いられない。
　このように、スイッチＳＷ１、ＳＷ２は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳをノイズキャンセルのためにノードＤＩＦＦ１または出力部ＤＩＦＦ＿ＶＯＵＴ０に実質的に接続または切断することができる。
　スイッチＳＷ１、ＳＷ２は、例えば、ＣＭＯＳ（Complementary MOS）インバータ、ＮＡＮＤゲート、ＮＯＲゲート等の論理回路でよい。
　レジスタＲＧは、スイッチＳＷ１、ＳＷ２をそれぞれ個別に切り替える制御信号を記憶する。例えば、レジスタＲＧは、スイッチの個数と同じビット数のデジタル値を制御信号として記憶する。スイッチＳＷ１、ＳＷ２の２つのスイッチが設けられている場合、レジスタＲＧは、スイッチＳＷ１、ＳＷ２のそれぞれに対応する２ビットのデジタル値を制御信号として格納すればよい。例えば、デジタル値が“００”である場合には、スイッチＳＷ１、ＳＷ２は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳを第１電源線Ｌｖｄｄに接続する。デジタル値が“１１”である場合には、スイッチＳＷ１，ＳＷ２は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳを第２電源線Ｌｖｓｓに接続する。デジタル値が“１０”または “０１”である場合には、スイッチＳＷ１，ＳＷ２は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳのいずれか一方を第１電源線Ｌｖｄｄに接続し、他方を第２電源線Ｌｖｓｓに接続する。
　これにより、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、ノイズキャンセルのためにノードＤＩＦＦ１または出力部ＤＩＦＦ＿ＶＯＵＴ０に実質的に接続され、あるいは、切断される。
（第２実施形態）
　図６は、第２実施形態による容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの調整部の構成例を示す図である。図６の例では、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、複数の部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎ（ｎは２以上の整数）を備える。
　複数の部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの一方の電極は、ノードＤＩＦＦ１に共通に接続されている。複数の部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの他方の電極は、それぞれに対応する複数のスイッチＳＷ１＿１～ＳＷ１＿ｎを介して第１電源線Ｌｖｄｄまたは第２電源線Ｌｖｓｓに接続されている。
　第１調整部としての複数のスイッチＳＷ１＿１～ＳＷ１＿ｎは、それぞれ複数の部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの他方の電極と第１および第２電源線Ｌｖｄｄ、Ｌｖｓｓとの間にそれぞれ接続されている。複数のスイッチＳＷ１＿１～ＳＷ１＿ｎは、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの他方の電極をそれぞれ第１電源線Ｌｖｄｄまたは第２電源線Ｌｖｓｓのいずれか一方に選択的に接続する。複数のスイッチＳＷ１＿１～ＳＷ１＿ｎは、レジスタＲＧからの制御信号によってそれぞれ個別にオンまたはオフに制御される。これにより、スイッチＳＷ１＿１～ＳＷ１＿ｎは、ノードＤＩＦＦ１と第２電源線Ｌｖｓｓとの間に接続される部分容量素子の数を変更し、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの容量を調整することができる。
　また、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、複数の部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎを備える。
　複数の部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎの一方の電極は、出力部ＤＩＦＦ＿ＶＯＵＴ０に共通に接続されている。複数の部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎの他方の電極は、それぞれに対応する複数のスイッチＳＷ２＿１～ＳＷ２＿ｎを介して第１電源線Ｌｖｄｄまたは第２電源線Ｌｖｓｓに接続されている。
　第２調整部としての複数のスイッチＳＷ２＿１～ＳＷ２＿ｎは、それぞれ複数の部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎの他方の電極と第１および第２電源線Ｌｖｄｄ、Ｌｖｓｓとの間にそれぞれ接続されている。複数のスイッチＳＷ２＿１～ＳＷ２＿ｎは、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎの他方の電極をそれぞれ第１電源線Ｌｖｄｄまたは第２電源線Ｌｖｓｓのいずれか一方に選択的に接続する。複数のスイッチＳＷ２＿１～ＳＷ２＿ｎは、レジスタＲＧからの制御信号によってそれぞれ個別にオンまたはオフに制御される。これにより、スイッチＳＷ２＿１～ＳＷ２＿ｎは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に部分容量素子を選択的に接続し、その接続される部分容量素子の数を変更することによって、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの容量を調整することができる。
　スイッチＳＷ１＿１～ＳＷ１＿ｎ、ＳＷ２＿１～ＳＷ２＿ｎは、例えば、ＣＭＯＳインバータ、ＮＡＮＤゲート、ＮＯＲゲート等の論理回路でよい。
　レジスタＲＧは、スイッチＳＷ１＿１～ＳＷ１＿ｎ、ＳＷ２＿１～ＳＷ２＿ｎを切り替える制御信号を記憶する。例えば、レジスタＲＧは、スイッチの個数と同じビット数のデジタル値を制御信号として記憶する。よって、レジスタＲＧは、２×ｎビットのデジタル値を格納すればよい。これにより、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、部分容量素子の単位で変更可能な可変容量素子となる。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳのそれぞれの容量を調整することによって、ノードＤＩＦＦ１および出力部ＤＩＦＦ＿ＶＯＵＴ０に混入させるノイズが調整される。ノードＤＩＦＦ１および出力部ＤＩＦＦ＿ＶＯＵＴ０に混入させるノイズを調整することによって、トランジスタＭ６のソース－ゲート間の電圧差Ｖｇｓのノイズをキャンセルすることができる。
　第２実施形態のその他の構成は、第１実施形態と同じである。従って、第２実施形態は、第１実施形態と同様の効果も得ることができる。
（第３実施形態）
　図７は、第３実施形態による容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの調整部の構成例を示す図である。図７の例では、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの両側にそれぞれスイッチＳＷ１、ＳＷ１１が設けられている。容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの両側にスイッチＳＷ２、ＳＷ１２がそれぞれ設けられている。
　スイッチＳＷ１、ＳＷ２は、図５のそれらの構成と同様でよい。
　スイッチＳＷ１１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極とノードＤＩＦＦ１との間、並びに、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極と第１電源線Ｌｖｄｄとの間に接続されている。スイッチＳＷ１１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極をノードＤＩＦＦ１または第１電源線Ｌｖｄｄのいずれか一方に選択的に切り替える。スイッチＳＷ１１は、レジスタＲＧからの制御信号によってオンまたはオフに制御される。
　スイッチＳＷ１、ＳＷ１１は、同期して制御される。スイッチＳＷ１が、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を第１電源線Ｌｖｄｄに接続しているときには、スイッチＳＷ１１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極を第１電源線Ｌｖｄｄに接続する。これにより、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、ノードＤＩＦＦ１に接続されず、ノイズキャンセルに使用されない。
　一方、スイッチＳＷ１が、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに接続しているときには、スイッチＳＷ１１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極をノードＤＩＦＦ１に接続する。これにより、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、ノードＤＩＦＦ１と第２電源線Ｌｖｓｓとの間に接続され、ノイズキャンセルに使用される。
　スイッチＳＷ１２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極と出力部ＤＩＦＦ＿ＶＯＵＴ０との間、並びに、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極と第１電源線Ｌｖｄｄとの間に接続されている。スイッチＳＷ１２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極を出力部ＤＩＦＦ＿ＶＯＵＴ０または第１電源線Ｌｖｄｄのいずれか一方に選択的に切り替える。スイッチＳＷ１２は、レジスタＲＧからの制御信号によってオンまたはオフに制御される。
　スイッチＳＷ２、ＳＷ１２は、同期して制御される。スイッチＳＷ２が、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極を第１電源線Ｌｖｄｄに接続しているときには、スイッチＳＷ１２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極を第１電源線Ｌｖｄｄに接続する。これにより、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、出力部ＤＩＦＦ＿ＶＯＵＴ０に接続されず、ノイズキャンセルに使用されない。
　一方、スイッチＳＷ２が、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに接続しているときには、スイッチＳＷ１２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極を出力部ＤＩＦＦ＿ＶＯＵＴ０に接続する。これにより、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に接続され、ノイズキャンセルに使用される。
　スイッチＳＷ１１、ＳＷ１２は、例えば、ＣＭＯＳインバータなどの論理回路、ＮＭＯＳスイッチ、ＰＭＯＳスイッチ、ＣＭＯＳスイッチを適用してよい。
　レジスタＲＧは、スイッチＳＷ１、ＳＷ２、ＳＷ１１、ＳＷ１２を切り替える制御信号を記憶する。この場合、制御信号は、４ビットのデジタル値でよい。
　これにより、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、ノイズキャンセルのためにノードＤＩＦＦ１または出力部ＤＩＦＦ＿ＶＯＵＴ０に実質的に接続され、あるいは、切断される。
　図７の例は、図５の例に比べて、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳをノイズキャンセルに使用しない場合、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳをＤＩＦＦ１、ＤＩＦＦ＿ＶＯＵＴ０から切り離すことができる。これにより、容量負荷が軽減され、コンパレータＣＭ１の反転遅延を低減する効果がある。容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳをノイズキャンセルに使用しない場合、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの両電極を第１電源線Ｌｖｄｄに接続することにより、容量素子ＣｐＤＩＦＦ１＿ＶＳＳ、ＣｐＤＩＦＦＶＯＵＴ０＿ＶＳＳの発生を抑制することができ、図４の構成に適しているという特徴がある。図７の例では、スイッチＳＷ１、ＳＷ２を省略して、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極および容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を第１電源線Ｌｖｄｄに直接接続してもよい。
　第３実施形態のその他の構成は、第１実施形態と同じである。従って、第３実施形態は、第１実施形態と同様の効果も得ることができる。
（第４実施形態）
　図８は、第４実施形態による容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの調整部の構成例を示す図である。図８の例では、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの両側にそれぞれスイッチＳＷ１、ＳＷ１１が設けられている。容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの両側にスイッチＳＷ２、ＳＷ１２がそれぞれ設けられている。これらの点で図７の例と同様である。
　しかし、図８の例では、スイッチＳＷ１１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極と第２電源線Ｌｖｓｓとの間に接続されている。スイッチＳＷ１１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極をノードＤＩＦＦ１または第２電源線Ｌｖｓｓのいずれか一方に選択的に切り替える。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳをノイズキャンセルに使用しない場合、スイッチＳＷ１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極を第２電源線Ｌｖｓｓに接続する。
　一方、容量素子ＣｖＤＩＦＦ１＿ＶＳＳをノイズキャンセルに使用する場合、スイッチＳＷ１が、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに接続したまま、スイッチＳＷ１１は、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの一方の電極をノードＤＩＦＦ１に接続する。これにより、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、ノードＤＩＦＦ１と第２電源線Ｌｖｓｓとの間に接続され、ノイズキャンセルに使用される。
　スイッチＳＷ１２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極と第２電源線Ｌｖｓｓとの間に接続されている。スイッチＳＷ１２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極を出力部ＤＩＦＦ＿ＶＯＵＴ０または第２電源線Ｌｖｓｓのいずれか一方に選択的に切り替える。
　容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳをノイズキャンセルに使用しない場合、スイッチＳＷ２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極を第２電源線Ｌｖｓｓに接続する。
　一方、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳをノイズキャンセルに使用する場合、スイッチＳＷ２が、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに接続したまま、スイッチＳＷ１２は、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの一方の電極を出力部ＤＩＦＦ＿ＶＯＵＴ０に接続する。これにより、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に接続され、ノイズキャンセルに使用される。
　図８の例では、スイッチＳＷ１、ＳＷ２を省略して、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの他方の電極および容量素子ＣｖＤＩＦＦ１＿ＶＳＳの他方の電極を第２電源線Ｌｖｓｓに直接接続してもよい。
　図８の例のその他の構成は、図７の例の構成と同じでよい。
　第３および第４実施形態は、第２実施形態と組み合わせてもよい。
（第５実施形態）
　図９は、第５実施形態による容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの調整部の構成例を示す図である。第５実施形態は、第２および第３実施形態と組み合わせである。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、複数の部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎを備え、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、複数の部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎを備える。
　この場合、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎに対応して、複数のスイッチＳＷ１＿１～ＳＷ１＿ｎ、並びに、複数のスイッチＳＷ１１＿１～ＳＷ１１＿ｎを設ける。
　複数のスイッチＳＷ１＿１～ＳＷ１＿ｎの構成は、第２実施形態のそれらの構成と同じでよい。
　複数のスイッチＳＷ１１＿１～ＳＷ１１＿ｎは、それぞれ部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの一方の電極とノードＤＩＦＦ１との間、並びに、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの一方の電極と第１電源線Ｌｖｄｄとの間に接続される。複数のスイッチＳＷ１１＿１～ＳＷ１１＿ｎは、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの一方の電極をそれぞれノードＤＩＦＦ１または第１電源線Ｌｖｄｄのいずれか一方に選択的に接続する。複数のスイッチＳＷ１１＿１～ＳＷ１１＿ｎは、レジスタＲＧからの制御信号によってそれぞれ個別にオンまたはオフに制御される。スイッチＳＷ１１＿１～ＳＷ１１＿ｎは、それぞれスイッチＳＷ１＿１～ＳＷ１＿ｎと同期して制御される。これにより、スイッチＳＷ１＿１～ＳＷ１＿ｎおよびスイッチＳＷ１１＿１～ＳＷ１１＿ｎは、ノードＤＩＦＦ１と第２電源線Ｌｖｓｓとの間に接続される部分容量素子の数を変更し、容量素子ＣｖＤＩＦＦ１＿ＶＳＳの容量を調整することができる。
　部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋ（ｋ＝１～ｎ）をノイズキャンセルに使用しない場合、スイッチＳＷ１＿ｋは、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１１＿ｋは、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋの一方の電極を第１電源線Ｌｖｄｄに接続する。これにより、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋは、ノードＤＩＦＦ１に接続されず、ノイズキャンセルに使用されない。
　一方、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋをノイズキャンセルに使用する場合、スイッチＳＷ１＿ｋは、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１１＿ｋは、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋの一方の電極をノードＤＩＦＦ１に接続する。これにより、部分容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋは、ノードＤＩＦＦ１と第２電源線Ｌｖｓｓとの間に接続され、ノイズキャンセルに使用される。
　また、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ｎに対応して、複数のスイッチＳＷ２＿１～ＳＷ２＿ｎ、並びに、複数のスイッチＳＷ１２＿１～ＳＷ１２＿ｎを設ける。
　複数のスイッチＳＷ２＿１～ＳＷ２＿ｎの構成は、第２実施形態のそれらの構成と同じでよい。
　複数のスイッチＳＷ１２＿１～ＳＷ１２＿ｎは、それぞれ部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎの一方の電極と出力部ＤＩＦＦ＿ＶＯＵＴ０との間、並びに、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎの一方の電極と第１電源線Ｌｖｄｄとの間にそれぞれ接続される。複数のスイッチＳＷ１２＿１～ＳＷ１２＿ｎは、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎの一方の電極をそれぞれ出力部ＤＩＦＦ＿ＶＯＵＴ０または第１電源線Ｌｖｄｄのいずれか一方に選択的に接続する。複数のスイッチＳＷ１２＿１～ＳＷ１２＿ｎは、レジスタＲＧからの制御信号によってそれぞれ個別にオンまたはオフに制御される。スイッチＳＷ１２＿１～ＳＷ１２＿ｎは、それぞれスイッチＳＷ２＿１～ＳＷ２＿ｎと同期して制御される。これにより、スイッチＳＷ２＿１～ＳＷ２＿ｎおよびスイッチＳＷ１２＿１～ＳＷ１２＿ｎは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に接続される部分容量素子の数を変更し、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの容量を調整することができる。
　部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋ（ｋは１～ｎのいずれか）をノイズキャンセルに使用しない場合、スイッチＳＷ２＿ｋは、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１２＿ｋは、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの一方の電極を第１電源線Ｌｖｄｄに接続する。
　一方、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋをノイズキャンセルに使用する場合、スイッチＳＷ２＿ｋは、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１２＿ｋは、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの一方の電極を出力部ＤＩＦＦ＿ＶＯＵＴ０に接続する。これにより、部分容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に接続され、ノイズキャンセルに使用される。
　第５実施形態は、第２および第３実施形態の効果を得ることができる。
（第６実施形態）
　図１０は、第６実施形態による容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの調整部の構成例を示す図である。第６実施形態は、第２および第４実施形態と組み合わせである。
　図１０の例では、スイッチＳＷ１１＿１～ＳＷ１１＿ｎは、それぞれ容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの一方の電極と第２電源線Ｌｖｓｓとの間に接続されている。スイッチＳＷ１１＿１～ＳＷ１１＿ｎは、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの一方の電極をノードＤＩＦＦ１または第２電源線Ｌｖｓｓのいずれか一方に選択的に切り替える。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋをノイズキャンセルに使用しない場合、スイッチＳＷ１＿ｋは、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１１＿ｋは、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋの一方の電極を第２電源線Ｌｖｓｓに接続する。
　一方、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋをノイズキャンセルに使用する場合、スイッチＳＷ１＿ｋが、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋの他方の電極を第２電源線Ｌｖｓｓに接続したまま、スイッチＳＷ１１＿ｋは、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋの一方の電極をノードＤＩＦＦ１に接続する。これにより、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿ｋは、ノードＤＩＦＦ１と第２電源線Ｌｖｓｓとの間に接続され、ノイズキャンセルに使用される。
　スイッチＳＷ１２＿ｋは、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの一方の電極と第２電源線Ｌｖｓｓとの間に接続されている。スイッチＳＷ１２＿ｋは、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの一方の電極を出力部ＤＩＦＦ＿ＶＯＵＴ０または第２電源線Ｌｖｓｓのいずれか一方に選択的に切り替える。
　容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋをノイズキャンセルに使用しない場合、スイッチＳＷ２＿ｋは、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１２＿ｋは、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの一方の電極を第２電源線Ｌｖｓｓに接続する。
　一方、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋをノイズキャンセルに使用する場合、スイッチＳＷ２＿ｋが、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの他方の電極を第２電源線Ｌｖｓｓに接続したまま、スイッチＳＷ１２＿ｋは、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋの一方の電極を出力部ＤＩＦＦ＿ＶＯＵＴ０に接続する。これにより、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｋは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に接続され、ノイズキャンセルに使用される。
　図１０の例では、スイッチＳＷ１＿１～ＳＷ１＿ｎ、ＳＷ２＿１～ＳＷ２＿ｎを省略して、容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳ＿ｎの他方の電極および容量素子ＣｖＤＩＦＦ１＿ＶＳＳ＿１～ＣｖＤＩＦＦ１＿ＶＳＳ＿ｎの他方の電極を第２電源線Ｌｖｓｓに直接接続してもよい。
　図１０の例のその他の構成は、図９の例の構成と同じでよい。
（第７実施形態）
　図１１は、第７実施形態によるコンパレータの構成例を示す回路図である。第７実施形態では、定電流源として機能するトランジスタＭ５が第１電源線ＬｖｄｄとトランジスタＭ１、Ｍ２のソースとの間に接続されている。カレントミラーとして機能するトランジスタＭ３、Ｍ４が第２電源線ＬｖｓｓとトランジスタＭ１、Ｍ２のドレインとの間に接続されている。容量素子ＣｏｕｔおよびトランジスタＭ７も第１電源線Ｌｖｄｄ側に設けられている。
　これに伴い、トランジスタＭ１～Ｍ７の導電型が第１実施形態のそれらの導電型と逆になっている。トランジスタＭ１、Ｍ２、Ｍ５およびＭ７は、Ｐ型ＭＯＳＦＥＴであり、トランジスタＭ３、Ｍ４およびＭ６は、Ｎ型ＭＯＳＦＥＴである。
　また、容量素子ＣｖＤＩＦＦ１＿ＶＳＳは、ノードＤＩＦＦ１と第１電源線Ｌｖｄｄとの間に接続され、ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第１電源線Ｌｖｄｄとの間に接続される。容量素子Ｃｂａｎｄｗは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に接続される。
　第７実施形態の他の構成は、第１実施形態の構成と同じでよい。
　このような構成では、電源ノイズを第１電源線Ｌｖｄｄから混入するが、本技術の効果は失われない。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳのそれぞれの容量を調整することによって、ノードＤＩＦＦ１および出力部ＤＩＦＦ＿ＶＯＵＴ０に混入させるノイズが調整される。ノードＤＩＦＦ１および出力部ＤＩＦＦ＿ＶＯＵＴ０に混入させるノイズを調整することによって、トランジスタＭ６のソース－ゲート間の電圧差Ｖｇｓのノイズをキャンセルすることができる。
　　トランジスタＭ６の電圧差Ｖｇｓの変動をほぼゼロにするように、容量素子ＣｖＤＩＦＦ１＿ＶＳＳが第１経路に高周波ノイズ電流を流す。即ち、容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳに流れる高周波電流と同等の電流を容量素子ＣｖＤＩＦＦ１＿ＶＳＳに流し、カレントミラー回路Ｍ３、Ｍ４が電流をコピーして容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳに供給する。これにより、差動回路の動作に影響を与えることなく、ノイズ成分がキャンセルされて、トランジスタＭ６の電圧差Ｖｇｓの変動をほぼゼロにすることができる。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよび容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳは基本的にほぼ等しくてよい。しかし、他の寄生容量によるノイズ混入もあり、実際には、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよび容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳの調整が必要となる。例えば、第１入力部ＩＮ＿ＤＡＣ側の周波数特性（周波数－ゲイン特性）および第２入力部ＩＮ＿ＶＳＬ側の周波数特性が等しくなるように容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよび容量素子ＣｖＤＩＦＦＶＯＵＴ０＿ＶＳＳを調整する。これにより、ＰＳＲＲが抑制される。
　容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳ、容量調整部としてのスイッチおよびレジスタの構成は、図５～図１０のいずれの構成であってもよい。ただし、第１電源線Ｌｖｄｄと第２電源線Ｌｖｓｓとは入れ替える必要がある。
（第８実施形態）
　図１２は、第８実施形態によるコンパレータの構成例を示す回路図である。第８実施形態では、容量素子ＣｖＤＩＦＦ１＿ＶＳＳおよびＣｖＤＩＦＦＯＵＴ０＿ＶＳＳに代えて、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤが設けられている。
　容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの一方の電極は、容量素子Ｃｉｎ＿ＤＡＣを介してトランジスタＭ１のゲートに接続されている。容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極は、第１電源線Ｌｖｄｄに接続されている。即ち、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、差動回路Ｍ１～Ｍ５の入力部ＩＮ＿ＤＡＣ（ランプ信号ＲＭＰの入力）と第１電源線Ｌｖｄｄとの間に接続されている。
　容量素子ＣｖＶＳＬ＿ＶＤＤの一方の電極は、容量素子Ｃｉｎ＿ＶＳＬを介して、トランジスタＭ２のゲートに接続されている。容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極は、第１電源線Ｌｖｄｄに接続されている。即ち、容量素子ＣｖＶＳＬ＿ＶＤＤは、差動回路Ｍ１～Ｍ５の入力部ＩＮ＿ＶＳＬ（画素信号の入力）と第１電源線Ｌｖｄｄとの間に接続されている。
　容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤは、可変容量である。容量素子ｖＳＦＯＵＴ＿ＶＤＤは、寄生容量ＣｐＳＦＯＵＴ＿ＶＳＳとの間で電源電圧ＶＤＤを分圧し、入力部ＩＮ＿ＤＡＣに混入させるノイズを調整する。寄生容量ＣｐＳＦＯＵＴ＿ＶＳＳは、入力部ＩＮ＿ＤＡＣと第２電源線Ｌｖｓｓとの間の寄生容量である。容量素子ＣｖＶＳＬ＿ＶＤＤは、寄生容量ＣｐＶＳＬ＿ＶＳＳはとの間で電源電圧ＶＤＤを分圧し、入力部ＩＮ＿ＶＳＬに混入させるノイズを調整する。容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤのそれぞれの容量を調整することによって、入力部ＩＮ＿ＤＡＣ、ＩＮ＿ＶＳＬに混入させるノイズが調整される。入力部ＩＮ＿ＤＡＣ、ＩＮ＿ＶＳＬに混入させるノイズを調整することによって、トランジスタＭ６のソース－ゲート間の電圧差Ｖｇｓのノイズをキャンセルすることができる。
　例えば、電源電圧ＶＤＤのノイズ（変動）ΔＶＤＤとすると、入力部ＩＮ＿ＤＡＣの振幅は、ΔＶＤＤ×*（ＣｖＳＦＯＵＴ＿ＶＤＤ）／（ＣｖＳＦＯＵＴ＿ＶＤＤ＋ＣｐＳＦＯＵＴ＿ＶＳＳ）となる。入力部ＩＮ＿ＶＳＬの振幅は、ΔＶＤＤ×（ＣｐＶＳＬ＿ＶＤＤ）／（ＣｐＶＳＬ＿ＶＤＤ＋ＣｐＶＳＬ＿ＶＳＳ）となる。
　　電源電圧変動による入力部ＩＮ＿ＤＡＣとＩＮ＿ＶＳＬの振幅差は、差動対Ｍ１、Ｍ２において差電流に変換され、カレントミラー回路Ｍ３、Ｍ４は、差動対Ｍ１、Ｍ２による差電流を出力部ＤＩＦＦ＿ＶＯＵＴ０に出力する。出力された差電流は、差動回路の出力抵抗と帯域制限容量Ｃｂａｎｄｗにより電圧に変換され、トランジスタＭ６の電圧差Ｖｇｓ変動を発生させる。トランジスタＭ６の電圧差Ｖｇｓの変動をほぼゼロにするように、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの大きさを調整し、入力部ＩＮ＿ＤＡＣ、ＩＮ＿ＶＳＬに高周波ノイズ電流を流す。これにより、差動回路の動作に影響を与えることなく、ノイズ成分がキャンセルされて、トランジスタＭ６の電圧差Ｖｇｓの変動をほぼゼロにすることができる。
　容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよび容量素子ＣｖＶＳＬ＿ＶＤＤは基本的にほぼ等しくてよい。しかし、他の寄生容量によるノイズ混入もあり、実際には、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよび容量素子ＣｖＶＳＬ＿ＶＤＤの調整が必要となる。例えば、第１入力部ＩＮ＿ＤＡＣ側の周波数特性（周波数－ゲイン特性）および第２入力部ＩＮ＿ＶＳＬ側の周波数特性が等しくなるように容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよび容量素子ＣｖＶＳＬ＿ＶＤＤを調整する。これにより、ＰＳＲＲが抑制される。尚、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤを第１入力部ＩＮ＿ＤＡＣに、容量素子ＣｖＶＳＬ＿ＶＤＤを第２入力部ＩＮ＿ＶＳＬに接続した例を示したが、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤをトランジスタＭ１のゲートに、容量素子ＣｖＶＳＬ＿ＶＤＤをトランジスタＭ２のゲートに接続しても同様の効果が得られる。
　第８実施形態のその他の構成は、第１実施形態と同じでよい。これにより、第８実施形態は、第１実施形態と同じ効果を得ることができる。
　図１３は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの調整部の構成例を示す図である。スイッチＳＷ１およびレジスタＲＧは、第１調整部の一例である。スイッチＳＷ２およびレジスタＲＧは、第２調整部の一例である。スイッチＳＷ１、ＳＷ２およびレジスタＲＧの構成は、第１実施形態のそれらと同じでよい。ただし、スイッチＳＷ１、ＳＷ２の動作が第1実施形態のそれらとは逆になる。
　スイッチＳＷ１は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極と電源線Ｌｖｄｄ、Ｌｖｓｓとの間に接続されている。スイッチＳＷ１は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極を、第１電源線Ｌｖｄｄおよび第２電源線Ｌｖｓｓのいずれか一方に選択的に接続する。スイッチＳＷ１が容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極を第１電源線Ｌｖｄｄに接続すると、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、図１２に示す状態になり、ノイズキャンセルに用いられる。一方、スイッチＳＷ１が容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極を第２電源線Ｌｖｓｓに接続すると、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、接地電圧ＶＳＳに接続される。この場合、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、ノイズキャンセルに用いられない。
　スイッチＳＷ２は、容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極と電源線Ｌｖｄｄ、Ｌｖｓｓとの間に接続されている。スイッチＳＷ２は、容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極を、第１電源線Ｌｖｄｄおよび第２電源線Ｌｖｓｓのいずれか一方に選択的に接続する。スイッチＳＷ２が容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極を第１電源線Ｌｖｄｄに接続すると、容量素子ＣｖＶＳＬ＿ＶＤＤは、図１２に示す状態になり、ノイズキャンセルに用いられる。一方、スイッチＳＷ２が容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極を第２電源線Ｌｖｓｓに接続すると、容量素子ＣｖＶＳＬ＿ＶＤＤは、接地電圧ＶＳＳに接続される。この場合、容量素子ＣｖＶＳＬ＿ＶＤＤは、ノイズキャンセルに用いられない。
　このように、スイッチＳＷ１、ＳＷ２は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ、ＣｖＶＳＬ＿ＶＤＤをノイズキャンセルのために入力部ＩＮ＿ＤＡＣまたはＩＮ＿ＶＳＬに実質的に接続または切断することができる。
　レジスタＲＧは、スイッチＳＷ１、ＳＷ２をそれぞれ個別に切り替える制御信号を記憶する。例えば、レジスタＲＧは、スイッチの個数と同じビット数のデジタル値を制御信号として記憶する。スイッチＳＷ１、ＳＷ２の２つのスイッチが設けられている場合、レジスタＲＧは、スイッチＳＷ１、ＳＷ２のそれぞれに対応する２ビットのデジタル値を制御信号として格納すればよい。例えば、デジタル値が“００”である場合には、スイッチＳＷ１、ＳＷ２は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ、ＣｖＶＳＬ＿ＶＤＤを第２電源線Ｌｖｓｓに接続する。デジタル値が“１１”である場合には、スイッチＳＷ１，ＳＷ２は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ、ＣｖＶＳＬ＿ＶＤＤを第１電源線Ｌｖｄｄに接続する。デジタル値が“１０”または “０１”である場合には、スイッチＳＷ１、ＳＷ２は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ、ＣｖＶＳＬ＿ＶＤＤのいずれか一方を第２電源線Ｌｖｓｓに接続し、他方を第１電源線Ｌｖｄｄに接続する。
　これにより、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ、ＣｖＶＳＬ＿ＶＤＤは、ノイズキャンセルのために入力部ＩＮ＿ＤＡＣまたはＩＮ＿ＶＳＬに実質的に接続され、あるいは、切断される。
　同様に、図６～図１０の調整部を第８実施形態のコンパレータＣＭ１に適用してもよい。
（第９実施形態）
　図１４は、第９実施形態による容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの調整部の構成例を示す図である。容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、複数の部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿１～ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｎを備える。
　複数の部分容量素子ＣｖＳＦＯＵＴ＿ＶＤ＿１～ＣｖＳＦＯＵＴ＿ＶＤ＿ｎの一方の電極は、入力部ＩＮ＿ＤＡＣに共通に接続されている。複数の部分容量素子ＣｖＳＦＯＵＴ＿ＶＤ＿１～ＣｖＳＦＯＵＴ＿ＶＤ＿ｎの他方の電極は、それぞれに対応する複数のスイッチＳＷ１＿１～ＳＷ１＿ｎを介して第１電源線Ｌｖｄｄまたは第２電源線Ｌｖｓｓに接続されている。
　複数のスイッチＳＷ１＿１～ＳＷ１＿ｎの構成は、第２実施形態のそれらの構成と同じでよい。これにより、スイッチＳＷ１＿１～ＳＷ１＿ｎは、入力部ＩＮ＿ＤＡＣと第１電源線Ｌｖｄｄとの間に接続される部分容量素子の数を変更し、容量素子ＣｖＳＦＯＵＴ＿ＶＤの容量を調整することができる。
　また、容量素子ＣｖＶＳＬ＿ＶＤＤは、複数の部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿１～ＣｖＶＳＬ＿ＶＤＤ＿ｎを備える。
　複数の部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿１～ＣｖＶＳＬ＿ＶＤＤ＿ｎの一方の電極は、入力部ＩＮ＿ＶＳＬに共通に接続されている。複数の部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿１～ＣｖＶＳＬ＿ＶＤＤ＿ｎの他方の電極は、それぞれに対応する複数のスイッチＳＷ２＿１～ＳＷ２＿ｎを介して第１電源線Ｌｖｄｄまたは第２電源線Ｌｖｓｓに接続されている。
　複数のスイッチＳＷ２＿１～ＳＷ２＿ｎの構成は、第２実施形態のそれらの構成と同じでよい。これにより、スイッチＳＷ２＿１～ＳＷ２＿ｎは、入力部ＩＮ＿ＶＳＬと第１電源線Ｌｖｄｄとの間に部分容量素子を選択的に接続し、その接続される部分容量素子の数を変更することによって、容量素子ＣｖＶＳＬ＿ＶＤＤ＿１～ＣｖＶＳＬ＿ＶＤＤ＿ｎの容量を調整することができる。
　レジスタＲＧの構成も第２実施形態と同じでよい。ただし、部分容量素子ＣｖＳＦＯＵＴ＿ＶＤ＿１～ＣｖＳＦＯＵＴ＿ＶＤ＿ｎおよび部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿１～ＣｖＶＳＬ＿ＶＤＤ＿ｎは、第１電源線Ｌｖｄｄに接続されることによってノイズキャンセルに用いられ、第２電源線Ｌｖｓｓに接続されることによってノイズキャンセルに使用されない。
　第９実施形態のその他の構成は、第２実施形態と同じである。従って、第９実施形態は、第２実施形態と同様の効果を得ることができる。
（第１０実施形態）
　図１５は、第１０実施形態による容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの調整部の構成例を示す図である。図１５の例では、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの両側にそれぞれスイッチＳＷ１、ＳＷ１１が設けられている。容量素子ＣｖＶＳＬ＿ＶＤＤの両側にスイッチＳＷ２、ＳＷ１２がそれぞれ設けられている。
　スイッチＳＷ１、ＳＷ１１、ＳＷ２、ＳＷ１２は、図７のそれらの構成と同様でよい。
　スイッチＳＷ１が、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１１が、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの一方の電極を第１電源線Ｌｖｄｄに接続しているときには、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、ノイズキャンセルに使用されない。
　一方、スイッチＳＷ１が、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極を第１電源線Ｌｖｄｄに接続したまま、スイッチＳＷ１１が、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの一方の電極を入力部ＩＮ＿ＤＡＣに接続すると、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、入力部ＩＮ＿ＤＡＣと第１電源線Ｌｖｄｄとの間に接続され、ノイズキャンセルに使用される。
　スイッチＳＷ２が、容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１２が、容量素子ＣｖＶＳＬ＿ＶＤＤの一方の電極を第１電源線Ｌｖｄｄに接続しているときには、容量素子ＣｖＶＳＬ＿ＶＤＤは、ノイズキャンセルに使用されない。
　一方、スイッチＳＷ２が、容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極を第１電源線に接続したまま、スイッチＳＷ１２が、容量素子ＣｖＶＳＬ＿ＶＤＤの一方の電極を入力部ＩＮ＿ＶＳＬに接続すると、容量素子ＣｖＶＳＬ＿ＶＤＤは、入力部ＩＮ＿ＶＳＬと第１電源線Ｌｖｄｄとの間に接続され、ノイズキャンセルに使用される。
　第１０実施形態のその他の構成は、第３実施形態と同じである。従って、第１０実施形態は、第３実施形態と同様の効果を得ることができる。尚、スイッチＳＷ１、ＳＷ２を省略して、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極および容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極を第１電源線Ｌｖｄｄに直接接続しても良い。
（第１１実施形態）
　図１６は、第１１実施形態による容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの調整部の構成例を示す図である。図１６の例では、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの両側にそれぞれスイッチＳＷ１、ＳＷ１１が設けられている。容量素子ＣｖＶＳＬ＿ＶＤＤの両側にスイッチＳＷ２、ＳＷ１２がそれぞれ設けられている。
　スイッチＳＷ１１は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの一方の電極と第２電源線Ｌｖｓｓとの間に接続されている。スイッチＳＷ１１は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの一方の電極を入力部ＩＮ＿ＤＡＣまたは第２電源線Ｌｖｓｓのいずれか一方に選択的に切り替える。
　容量素子ＣｖＳＦＯＵＴ＿ＶＤＤをノイズキャンセルに使用しない場合、スイッチＳＷ１は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１１は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの一方の電極を第２電源線Ｌｖｓｓに接続する。
　一方、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤをノイズキャンセルに使用する場合、スイッチＳＷ１は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１１は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤの一方の電極を入力部ＩＮ＿ＤＡＣに接続する。これにより、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、入力部ＩＮ＿ＤＡＣと第１電源線Ｌｖｄｄとの間に接続され、ノイズキャンセルに使用される。
　スイッチＳＷ１２は、容量素子ＣｖＶＳＬ＿ＶＤＤの一方の電極と第２電源線Ｌｖｓｓとの間に接続されている。スイッチＳＷ１２は、容量素子ＣｖＶＳＬ＿ＶＤＤの一方の電極を入力部ＩＮ＿ＶＳＬまたは第２電源線Ｌｖｓｓのいずれか一方に選択的に切り替える。
　容量素子ＣｖＶＳＬ＿ＶＤＤをノイズキャンセルに使用しない場合、スイッチＳＷ２は、容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１２は、容量素子ＣｖＶＳＬ＿ＶＤＤＳの一方の電極を第２電源線Ｌｖｓｓに接続する。
　一方、容量素子ＣｖＶＳＬ＿ＶＤＤをノイズキャンセルに使用する場合、スイッチＳＷ２は、容量素子ＣｖＶＳＬ＿ＶＤＤの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１２は、容量素子ＣｖＶＳＬ＿ＶＤＤの一方の電極を入力部ＩＮ＿ＶＳＬに接続する。これにより、容量素子ＣｖＶＳＬ＿ＶＤＤは、入力部ＩＮ＿ＶＳＬと第１電源線Ｌｖｄｄとの間に接続され、ノイズキャンセルに使用される。
　第１１実施形態のその他の構成は、第４実施形態と同じである。従って、第１１実施形態は、第４実施形態と同様の効果を得ることができる。
（第１２実施形態）
　図１７は、第１２実施形態による容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの調整部の構成例を示す図である。
　容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、複数の部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿１～ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｎを備え、容量素子ＣｖＶＳＬ＿ＶＤＤは、複数の部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿１～ＣｖＶＳＬ＿ＶＤＤ＿ｎを備える。
　複数のスイッチＳＷ１＿１～ＳＷ１＿ｎ、ＳＷ２＿１～ＳＷ２＿ｎ、ＳＷ１１＿１～ＳＷ１１＿ｎ、ＳＷ１２＿１～ＳＷ１２＿ｎの構成は、第５実施形態のそれらの構成と同じでよい。
　スイッチＳＷ１＿１～ＳＷ１＿ｎおよびスイッチＳＷ１１＿１～ＳＷ１１＿ｎは、入力部ＩＮ＿ＤＡＣと第１電源線Ｌｖｄｄとの間に接続される部分容量素子の数を変更し、容量素子ＣＳＦＯＵＴ＿ＶＤＤの容量を調整することができる。
　部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋをノイズキャンセルに使用しない場合、スイッチＳＷ１＿ｋは、部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１１＿ｋは、部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋの一方の電極を第１電源線Ｌｖｄｄに接続する。これにより、部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋは、ノイズキャンセルに使用されない。
　一方、部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋをノイズキャンセルに使用する場合、スイッチＳＷ１＿ｋは、部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋの他方の電極を第１電源線Ｌｖｄｄに接続したまま、スイッチＳＷ１１＿ｋは、部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋの一方の電極を入力部ＩＮ＿ＤＡＣに接続する。これにより、部分容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋは、ノイズキャンセルに使用される。
　スイッチＳＷ２＿１～ＳＷ２＿ｎおよびスイッチＳＷ１２＿１～ＳＷ１２＿ｎは、入力部ＩＮ＿ＶＳＬと第１電源線Ｌｖｄｄとの間に接続される部分容量素子の数を変更し、容量素子ＣｖＶＳＬ＿ＶＤＤの容量を調整することができる。
　部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋをノイズキャンセルに使用しない場合、スイッチＳＷ２＿ｋは、部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１２＿ｋは、部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの一方の電極を第１電源線Ｌｖｄｄに接続する。
　一方、部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋをノイズキャンセルに使用する場合、スイッチＳＷ２＿ｋは、部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの他方の電極を第１電源線Ｌｖｄｄに接続したまま、スイッチＳＷ１２＿ｋは、部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの一方の電極を入力部ＩＮ＿ＶＳＬ
に接続する。これにより、部分容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋは、ノイズキャンセルに使用される。
　第１２実施形態のその他の構成は、第５実施形態と同じである。従って、第１２実施形態は、第５実施形態と同様の効果を得ることができる。
（第１３実施形態）
　図１８は、第１３実施形態による容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの調整部の構成例を示す図である。
　図１８の例では、スイッチＳＷ１１＿１～ＳＷ１１＿ｎは、それぞれ容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿１～ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｎの一方の電極と第２電源線Ｌｖｓｓとの間に接続されている。スイッチＳＷ１１＿１～ＳＷ１１＿ｎは、容量素子ＣｖＶＳＬ＿ＶＤＤ＿１～ＣｖＶＳＬ＿ＶＤＤ＿ｎの一方の電極を入力部ＩＮ＿ＤＡＣまたは第２電源線Ｌｖｓｓのいずれか一方に選択的に切り替える。
　容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋをノイズキャンセルに使用しない場合、スイッチＳＷ１＿ｋは、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１１＿ｋは、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋの一方の電極を第２電源線Ｌｖｓｓに接続する。
　一方、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋをノイズキャンセルに使用する場合、スイッチＳＷ１＿ｋは、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１１＿ｋは、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋの一方の電極を入力部ＩＮ＿ＤＡＣに接続する。これにより、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ＿ｋは、ノイズキャンセルに使用される。
　スイッチＳＷ１２＿ｋは、容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの一方の電極と第２電源線Ｌｖｓｓとの間に接続されている。スイッチＳＷ１２＿ｋは、容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの一方の電極を入力部ＩＮ＿ＶＳＬまたは第２電源線Ｌｖｓｓのいずれか一方に選択的に切り替える。
　容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋをノイズキャンセルに使用しない場合、スイッチＳＷ２＿ｋは、容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの他方の電極を第２電源線Ｌｖｓｓに接続し、スイッチＳＷ１２＿ｋは、容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの一方の電極を第２電源線Ｌｖｓｓに接続する。
　一方、容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋをノイズキャンセルに使用する場合、スイッチＳＷ２＿ｋが、容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの他方の電極を第１電源線Ｌｖｄｄに接続し、スイッチＳＷ１２＿ｋは、容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋの一方の電極を入力部ＩＮ＿ＶＳＬに接続する。これにより、容量素子ＣｖＶＳＬ＿ＶＤＤ＿ｋは、ノイズキャンセルに使用される。
　第１３実施形態のその他の構成は、第６実施形態と同じである。従って、第１３実施形態は、第６実施形態と同様の効果を得ることができる。
（第１４実施形態）
　図１９は、第１４実施形態によるコンパレータの構成例を示す回路図である。
　第１４実施形態は、第７実施形態の差動回路に、第８実施形態の容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤを適用した例である。差動回路Ｍ１～Ｍ５およびトランジスタＭ６，Ｍ７の構成および動作は、第７実施形態のそれらと同じでよい。容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの構成および動作は、第８実施形態のそれらと同じでよい。
　また、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよびＣｖＶＳＬ＿ＶＤＤの構成は、図１３～図１８のいずれの構成であってもよい。
　第１４実施形態のその他の構成は、第７または第８実施形態の構成と同じでよい。従って、第１４実施形態は、第７または第８実施形態の効果を得ることができる。
（第１５実施形態）
　図２０は、第１５実施形態による容量素子の構成例を示す回路図である。
　容量素子Ｃｂａｎｄｗは、複数の部分容量素子Ｃｂａｎｄｗ０、Ｃｂａｎｄｗ１と、トランジスタＭ１１～Ｍ１４とを含む。
　部分容量素子Ｃｂａｎｄｗ０の一端は、第１電源線Ｌｖｄｄに接続されている。部分容量素子Ｃｂａｎｄｗ０の他端は、トランジスタＭ１１を介して第１電源線Ｌｖｄｄに接続され、トランジスタＭ１２を介して出力部ＤＩＦＦ＿ＶＯＵＴ０に接続されている。
　部分容量素子Ｃｂａｎｄｗ１の一端は、第１電源線Ｌｖｄｄに接続されている。部分容量素子Ｃｂａｎｄｗ１の他端は、トランジスタＭ１３を介して第１電源線Ｌｖｄｄに接続され、トランジスタＭ１４を介して出力部ＤＩＦＦ＿ＶＯＵＴ０に接続されている。
　トランジスタＭ１１は、第１電源線Ｌｖｄｄと部分容量素子Ｃｂａｎｄｗ０の他端に接続されている。トランジスタＭ１２は、出力部ＤＩＦＦ＿ＶＯＵＴ０と部分容量素子Ｃｂａｎｄｗ０の他端に接続されている。トランジスタＭ１３は、第１電源線Ｌｖｄｄと部分容量素子Ｃｂａｎｄｗ１の他端に接続されている。トランジスタＭ１４は、出力部ＤＩＦＦ＿ＶＯＵＴ０と部分容量素子Ｃｂａｎｄｗ１の他端に接続されている。トランジスタＭ１１、Ｍ１２は、逆論理の制御信号ＳＷ１、ＸＳＷ１をゲートで受けて互いに相補的にオン／オフ制御される。トランジスタＭ１３、Ｍ１４は、逆論理の制御信号ＳＷ２、ＸＳＷ２をゲートで受けて互いに相補的にオン／オフ制御される。トランジスタＭ１１～Ｍ１４は、例えば、Ｐ型ＭＯＳＦＥＴで構成されている。
　制御信号ＳＷ１、ＸＳＷ１がそれぞれ論理ハイ、論理ロウであるとき、部分容量素子Ｃｂａｎｄｗ０が第１電源線Ｌｖｄｄと出力部ＤＩＦＦ＿ＶＯＵＴ０との間に接続され、容量素子Ｃｂａｎｄｗの容量が増大する。
　制御信号ＳＷ１、ＸＳＷ１がそれぞれ論理ロウ、論理ハイであるとき、部分容量素子Ｃｂａｎｄｗ０の両端が第１電源線Ｌｖｄｄに接続される。よって、部分容量素子Ｃｂａｎｄｗ０は容量素子Ｃｂａｎｄｗに付加されない。
　制御信号ＳＷ２、ＸＳＷ２がそれぞれ論理ハイ、論理ロウであるとき、部分容量素子Ｃｂａｎｄｗ１が第１電源線Ｌｖｄｄと出力部ＤＩＦＦ＿ＶＯＵＴ０との間に接続され、容量素子Ｃｂａｎｄｗの容量が増大する。
　制御信号ＳＷ２、ＸＳＷ２がそれぞれ論理ロウ、論理ハイであるとき、部分容量素子Ｃｂａｎｄｗ１の両端が第１電源線Ｌｖｄｄに接続される。よって、部分容量素子Ｃｂａｎｄｗ１は容量素子Ｃｂａｎｄｗに付加されない。
　このように、容量素子Ｃｂａｎｄｗを可変容量として調整することができる。尚、容量素子Ｃｂａｎｄｗに含まれる部分容量素子の数は限定せず、３以上であってもよい。
（第１６実施形態）
　図２１は、第１６実施形態による容量素子の構成例を示す回路図である。
　第１５実施形態において、トランジスタＭ１２、Ｍ１４がともにオンになると、部分容量素子Ｃｂａｎｄｗ０、Ｃｂａｎｄｗ１が容量素子Ｃｂａｎｄｗに付加される。この場合、トランジスタＭ１２、Ｍ１４のゲートは第２電源線Ｌｖｓｓに接続されるので、図４の容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳが大きくなったように見える。
　このように、容量素子Ｃｂａｎｄｗの可変化によって、容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳが見かけ上変化することを抑制するために、第１６実施形態では、ノードＤＩＦＦ１にトランジスタＭ１５、Ｍ１６を接続する。
　トランジスタＭ１５、Ｍ１６は、トランジスタＭ１２、Ｍ１４と同じサイズのＰ型ＭＯＳＦＥＴである。トランジスタＭ１５、Ｍ１６のソースおよびドレインは、ノードＤＩＦＦ１に接続されている。トランジスタＭ１５、Ｍ１６のゲートは、それぞれトランジスタＭ１２，Ｍ１４のゲートと同様に、制御信号ＸＳＷ１、ＸＳＷ２をそれぞれ受ける。
　これにより、トランジスタＭ１２、Ｍ１４がオンになることによって、出力部ＤＩＦＦ＿ＶＯＵＴ０に付加される容量成分を、トランジスタＭ１５、Ｍ１６がノードＤＩＦＦ１にも付加することができる。その結果、トランジスタＭ１２、Ｍ１４のオン／オフによる容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳの見かけ上の容量の変化を抑制することができる。
（移動体への応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２３は、撮像部１２０３１の設置位置の例を示す図である。
　図２３では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等）に適用され得る。
（第１７実施形態）
　図２４は、第１７実施形態による容量素子の構成例を示す回路図である。第１７実施形態は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤが第１電源線Ｌｖｄｄと第１入力部ＩＮ＿ＤＡＣ（トランジスタＭ１のゲート）との間に接続されており、容量素子ＣｖＶＳＬ＿ＶＤＤが第１電源線Ｌｖｄｄと第２入力部ＩＮ＿ＶＳＬ（トランジスタＭ２のゲート）との間に接続されている。第１７実施形態のその他の構成は、第８実施形態の構成と同じでよい。
　このように、第１電源線Ｌｖｄｄと第１入力部ＩＮ＿ＤＡＣとの間の容量、および／または、第１電源線Ｌｖｄｄと第２入力部ＩＮ＿ＶＳＬとの間の容量を調整しても、ノイズをキャンセルすることができる。従って、第１７実施形態は、第８実施形態と同様の効果を得ることができる。
（第１８実施形態）
　図２５は、第１８実施形態による容量素子の構成例を示す回路図である。第１８実施形態は、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤが第１電源線Ｌｖｄｄと第１入力部ＩＮ＿ＤＡＣ（トランジスタＭ１のゲート）との間に接続されており、容量素子ＣｖＶＳＬ＿ＶＤＤが第１電源線Ｌｖｄｄと第２入力部ＩＮ＿ＶＳＬ（トランジスタＭ２のゲート）との間に接続されている。第１８実施形態のその他の構成は、第１４実施形態の構成と同じでよい。
　このように、第１電源線Ｌｖｄｄと第１入力部ＩＮ＿ＤＡＣとの間の容量、および／または、第１電源線Ｌｖｄｄと第２入力部ＩＮ＿ＶＳＬとの間の容量を調整しても、ノイズをキャンセルすることができる。従って、第１８実施形態は、第１４実施形態と同様の効果を得ることができる。
（第１９実施形態）
　図２６は、第１９実施形態による容量素子の構成例を示す回路図である。第１９実施形態は、容量素子ＣｖＳＦＯＵＴ＿ＶＳＳが第２電源線Ｌｖｓｓと第１入力部ＩＮ＿ＤＡＣ（ランプ信号ＲＭＰの入力）との間に接続されており、容量素子ＣｖＶＳＬ＿ＶＳＳが第２電源線Ｌｖｓｓと第２入力部ＩＮ＿ＶＳＬ（画素信号の入力）との間に接続されている。第１９実施形態のその他の構成は、第８実施形態の構成と同じでよい。
　このように、第２電源線Ｌｖｓｓと入力部ＩＮ＿ＤＡＣとの間の容量、および／または、第２電源線Ｌｖｓｓと第２入力部ＩＮ＿ＶＳＬとの間の容量を調整しても、ノイズをキャンセルすることができる。従って、第１９実施形態は、第８実施形態と同様の効果を得ることができる。
（第２０実施形態）
　図２７は、第２０実施形態による容量素子の構成例を示す回路図である。第２０実施形態は、容量素子ＣｖＳＦＯＵＴ＿ＶＳＳが第２電源線Ｌｖｓｓと第１入力部ＩＮ＿ＤＡＣ（トランジスタＭ１のゲート）との間に接続されており、容量素子ＣｖＶＳＬ＿ＶＳＳが第２電源線Ｌｖｓｓと第２入力部ＩＮ＿ＶＳＬ（トランジスタＭ２のゲート）との間に接続されている。第２０実施形態のその他の構成は、第８実施形態の構成と同じでよい。
　このように、第２電源線Ｌｖｓｓと入力部ＩＮ＿ＤＡＣとの間の容量、および／または、第２電源線Ｌｖｓｓと第２入力部ＩＮ＿ＶＳＬとの間の容量を調整しても、ノイズをキャンセルすることができる。従って、第２０実施形態は、第８実施形態と同様の効果を得ることができる。
（第２１実施形態）
　図２８は、第２１実施形態による容量素子の構成例を示す回路図である。第２１実施形態は、容量素子ＣｖＳＦＯＵＴ＿ＶＳＳが第２電源線Ｌｖｓｓと第１入力部ＩＮ＿ＤＡＣ（ランプ信号ＲＭＰの入力）との間に接続されており、容量素子ＣｖＶＳＬ＿ＶＳＳが第２電源線Ｌｖｓｓと第２入力部ＩＮ＿ＶＳＬ（画素信号の入力）との間に接続されている。第２１実施形態のその他の構成は、第１４実施形態の構成と同じでよい。
　このように、第２電源線Ｌｖｓｓと入力部ＩＮ＿ＤＡＣとの間の容量、および／または、第２電源線Ｌｖｓｓと第２入力部ＩＮ＿ＶＳＬとの間の容量を調整しても、ノイズをキャンセルすることができる。従って、第２１実施形態は、第１４実施形態と同様の効果を得ることができる。
（第２２実施形態）
　図２９は、第２２実施形態による容量素子の構成例を示す回路図である。第２２実施形態は、容量素子ＣｖＳＦＯＵＴ＿ＶＳＳが第２電源線Ｌｖｓｓと第１入力部ＩＮ＿ＤＡＣ（トランジスタＭ１のゲート）との間に接続されており、容量素子ＣｖＶＳＬ＿ＶＳＳが第２電源線Ｌｖｓｓと第２入力部ＩＮ＿ＶＳＬ（トランジスタＭ２のゲート）との間に接続されている。第２２実施形態のその他の構成は、第１４実施形態の構成と同じでよい。
　このように、第２電源線Ｌｖｓｓと入力部ＩＮ＿ＤＡＣとの間の容量、および／または、第２電源線Ｌｖｓｓと第２入力部ＩＮ＿ＶＳＬとの間の容量を調整しても、ノイズをキャンセルすることができる。従って、第２２実施形態は、第１４実施形態と同様の効果を得ることができる。
（第２３実施形態）
　図３０は、第２３実施形態による容量素子の構成例を示す回路図である。第２３実施形態は、入力部ＤＩＦＦ＿ＤＡＣ（トランジスタＭ１のゲート）にランプ信号ＲＭＰと垂直信号線ＶＳＬからの画素信号との差分電圧に応じた差分信号を入力する。第２入力部ＩＮ＿ＲＥＦには参照電圧ＶＲＥＦに応じた参照信号が入力される。差動回路Ｍ１～Ｍ５は、差分信号を参照信号と比較する。差動回路Ｍ１～Ｍ５は、差分信号が参照信号と交差したときに出力ＤＩＦＦ＿ＶＯＵＴ０の論理を反転させる。
　容量素子Ｃｉｎ＿ＶＳＬは、垂直信号線ＶＳＬとトランジスタＭ１のゲートとの間に接続されている。画素信号は、入力部ＩＮ＿ＶＳＬに入力され、容量素子Ｃｉｎ＿ＶＳＬを介してトランジスタＭ１のゲートに入力される。このとき、ランプ信号ＲＭＰは、入力部ＩＮ＿ＤＡＣに入力され、容量素子Ｃｉｎ＿ＤＡＣを介してトランジスタＭ１のゲートに入力される。これにより、ランプ信号ＲＭＰと画素信号との差分電圧に応じた差分信号が入力部ＤＩＦＦ＿ＤＡＣへ入力される。
　容量素子Ｃｉｎ＿ＲＥＦは、システム制御部２５とトランジスタＭ２のゲートとの間に接続されている。参照電圧ＶＲＥＦは、容量素子Ｃｉｎ＿ＲＥＦを介して第２入力部ＩＮ＿ＲＥＦへ入力される。
　差動回路Ｍ１～Ｍ５は、例えば、差分信号が参照信号よりも小さくなったときに出力ＤＩＦＦ＿ＶＯＵＴ０の論理を反転させる。参照信号をゼロに近づけることによって、差分信号がゼロに近くなったときに、差動回路Ｍ１～Ｍ５は、出力ＤＩＦＦ＿ＶＯＵＴ０の論理を反転させることができる。
　第２３実施形態のその他の構成は、第７実施形態と同様でよい。よって、第２３実施形態は、第７実施形態と同様の効果を得ることができる。
（第２４実施形態）
　図３１は、第２４実施形態による容量素子の構成例を示す回路図である。第２４実施形態は、第２３実施形態の差動回路に、２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよび１つの容量素子ＣｖＶＳＬ＿ＶＤＤを適用した例である。一方の容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、第１電源線Ｌｖｄｄと入力部ＩＮ＿ＤＡＣ（ランプ信号ＲＭＰの入力）との間に接続されている。他方の容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、第１電源線Ｌｖｄｄと画素信号の入力部ＩＮ＿ＶＳＬ（垂直信号線ＶＳＬと容量素子Ｃｉｎ＿ＶＳＬとの間のノード）との間に接続されている。入力部ＩＮ＿ＤＡＣ＿ＶＳＬには、ランプ信号ＲＭＰと画素信号との差分電圧に応じた差分信号が入力される。従って、ノイズをキャンセルするために、ＤＡＣ回路１００側の入力部ＩＮ＿ＤＡＣに接続された容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよび垂直信号線ＶＳＬ側の入力部ＩＮ＿ＶＳＬに接続された容量素子ＣｖＳＦＯＵＴ＿ＶＤＤのそれぞれを調整してもよい。
　容量素子ＣｖＲＥＦ＿ＶＤＤは、第１電源線Ｌｖｄｄと参照電圧ＶＲＥＦの入力部との間に接続されている。
　第２４実施形態のその他の構成は、第２３実施形態の構成と同じでよい。従って、第２４実施形態は、第２３実施形態と同様の効果を得ることができる。
（第２５実施形態）
　図３２は、第２５実施形態による容量素子の構成例を示す回路図である。第２５実施形態では、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤが１つであり、第１電源線ＬｖｄｄとトランジスタＭ１のゲートとの間に接続に接続されている。また、容量素子ＣｖＲＥＦ＿ＶＤＤが第１電源線ＬｖｄｄとトランジスタＭ２のゲートとの間に接続されている。第２５実施形態のその他の構成は、第２３実施形態の構成と同じでよい。第２５実施形態は、このような構成であっても、第２３実施形態と同様の効果を得ることができる。
（第２６実施形態）
　図３３は、第２６実施形態による容量素子の構成例を示す回路図である。第２６実施形態は、第２５実施形態の容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ、ＣｖＲＥＦ＿ＶＤＤに代えて、第２電源線Ｌｖｓｓに接続された容量素子ＣｖＳＦＯＵＴ＿ＶＳＳおよびＣｖＲＥＦ＿ＶＳＳを適用した例である。容量素子ＣｖＳＦＯＵＴ＿ＶＳＳは、第２電源線ＬｖｓｓとトランジスタＭ１のゲートとの間に接続に接続されている。容量素子ＣｖＲＥＦ＿ＶＳＳは、第２電源線ＬｖｓｓとトランジスタＭ２のゲートとの間に接続に接続されている。第２６実施形態のその他の構成は、第２５実施形態の構成と同じでよい。従って、第２６実施形態は、このような構成であっても、第２５実施形態と同様の効果を得ることができる。
（第２７実施形態）
　図３４は、第２７実施形態による容量素子の構成例を示す回路図である。第２７実施形態は、第２４実施形態の２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤおよび１つの容量素子ＣｖＲＥＦ＿ＶＤＤに代えて、２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳおよび１つの容量素子ＣｖＲＥＦ＿ＶＳＳを適用した例である。一方の容量素子ＣｖＳＦＯＵＴ＿ＶＳＳは、第２電源線Ｌｖｓｓとランプ信号ＲＭＰの入力部ＩＮ＿ＤＡＣとの間に接続されている。他方の容量素子ＣｖＳＦＯＵＴ＿ＶＤＤは、第２電源線Ｌｖｓｓと画素信号の入力部ＩＮ＿ＶＳＬとの間に接続されている。入力部ＤＩＦＦ＿ＤＡＣには、ランプ信号ＲＭＰと画素信号との差分電圧に応じた差分信号が入力される。従って、ノイズをキャンセルするために、ＤＡＣ回路１００側の入力部ＩＮ＿ＤＡＣに接続された容量素子ＣｖＳＦＯＵＴ＿ＶＳＳおよび垂直信号線ＶＳＬ側の入力部ＩＮ＿ＶＳＬに接続された容量素子ＣｖＲＥＦ＿ＶＳＳのそれぞれを調整してもよい。
　容量素子ＣｖＲＥＦ＿ＶＳＳは、第２電源線Ｌｖｓｓと参照電圧ＶＲＥＦの入力部との間に接続されている。
　第２７実施形態のその他の構成は、第２４実施形態の構成と同じでよい。第２４実施形態は、このような構成であっても、第２４実施形態と同様の効果を得ることができる。
（変形例）
　図４、図１１、図１２、図１９、図２４～図３４において、容量素子Ｃｉｎ＿ＤＡＣは省略可能である。この場合、ノイズをキャンセルするための容量素子ＣｖＳＦＯＵＴ＿ＶＤＤまたはＣｖＳＦＯＵＴ＿ＶＳＳの容量値の設定は変わる。しかし、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤまたはＣｖＳＦＯＵＴ＿ＶＳＳの容量値を適切に設定すれば、本開示の効果は得ることができる。
（第２８実施形態）
　図３５は、第２８実施形態による容量素子の構成例を示す回路図である。第２８実施形態は、シングル型アンプであり、トランジスタＭ１、Ｍ５の１つの第１経路Ｐ１で構成されている。トランジスタＭ２～Ｍ４、即ち、第２経路Ｐ２は省略されている。
　入力部ＤＩＦＦ＿ＤＡＣ側の構成は、図３３または図３４の構成と同じでよい。即ち、容量素子Ｃｉｎ＿ＤＡＣがトランジスタＭ１のゲートと入力部ＩＮ＿ＤＡＣとの間に接続されている。容量素子Ｃｉｎ＿ＶＳＬがトランジスタＭ１のゲートと入力部ＩＮ＿ＶＳＬとの間に接続されている。これにより、第１入力部ＤＩＦＦ＿ＤＡＣ（トランジスタＭ１のゲート）にランプ信号ＲＭＰと垂直信号線ＶＳＬからの画素信号との差分電圧に応じた差分信号が入力される。
　容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１は、トランジスタＭ１のゲートと第２電源線Ｌｖｓｓとの間に接続されている。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２の一方は、入力部ＩＮ＿ＤＡＣと第２電源線Ｌｖｓｓとの間に接続されている。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２の他方は、入力部ＩＮ＿ＶＳＬと第２電源線Ｌｖｓｓとの間に接続されている。容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１および２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２は、両方設けられていてもよいが、容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１または２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２のいずれか一方のみ設けられてもよい。容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１が設けられた場合、入力部ＤＩＦＦ＿ＤＡＣ側の構成は、図３３と同様の構成となる。容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２が設けられた場合、入力部ＤＩＦＦ＿ＤＡＣ側の構成は、図３４と同様の構成となる。
　一方、出力部ＤＩＦＦ＿ＶＯＵＴ０は、トランジスタＭ１とトランジスタＭ５との間の第１経路Ｐ１に接続されている。また、出力部ＤＩＦＦ＿ＶＯＵＴ０は、トランジスタＭ６のゲートに接続されている。トランジスタＭ６、Ｍ７および容量素子Ｃｏｕｔの構成は、他の実施形態のそれらと同じでよい。これにより、出力部ＤＩＦＦ＿ＶＯＵＴ０の電圧は、差分信号に基づいた増幅信号となり、トランジスタＭ６を介してその増幅信号に応じた出力信号ＣＭｏｕｔとして出力される。
　容量素子Ｃｂａｎｄｗは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第２電源線Ｌｖｓｓとの間に接続されている。
　容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＤＤは、第１電源線ＬｖｄｄとトランジスタＭ６のゲートとの間に接続されている。
　第２８実施形態では、容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１、ＣｖＳＦＯＵＴ＿ＶＳＳ２および／またはＣｖＤＩＦＦＯＵＴ０＿ＶＤＤの調整により、電源ノイズをキャンセルすることができる。
（第２９実施形態）
　図３６は、第２９実施形態による容量素子の構成例を示す回路図である。第２９実施形態は、入力側の容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１、ＣｖＳＦＯＵＴ＿ＶＳＳ２に代えて、第１電源線Ｌｖｄｄに接続された容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１、ＣｖＳＦＯＵＴ＿ＶＤＤ２が設けられている。容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１は、トランジスタＭ１のゲートと第１電源線Ｌｖｄｄとの間に接続されている。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ２の一方は、入力部ＩＮ＿ＤＡＣと第１電源線Ｌｖｄｄとの間に接続されている。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ２の他方は、入力部ＩＮ＿ＶＳＬと第１電源線Ｌｖｄｄとの間に接続されている。容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１および２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ２は、両方設けられていてもよいが、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１または２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ２のいずれか一方のみ設けられてもよい。容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１が設けられた場合、入力側の構成は、図３２と同様の構成となる。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２が設けられた場合、入力側の構成は、図３１と同様の構成となる。
　一方、出力側の構成は、第２８実施形態と同じでよい。
　第２９実施形態では、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１、ＣｖＳＦＯＵＴ＿ＶＤＤ２および／またはＣｖＤＩＦＦＯＵＴ０＿ＶＤＤの調整により、電源ノイズをキャンセルすることができる。
（第３０実施形態）
　図３７は、第３０実施形態による容量素子の構成例を示す回路図である。第３０実施形態は、シングル型アンプであるが、トランジスタＭ１、Ｍ５の位置関係および導電型が第２８実施形態と異なる。トランジスタＭ６、Ｍ７の位置関係および導電型も第２８実施形態と異なる。トランジスタＭ１は、第１電源線ＬｖｄｄとトランジスタＭ５のドレインとの間に接続されている。トランジスタＭ１は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ５は、第２電源線ＬｖｓｓとトランジスタＭ１のドレインとの間に接続されている。トランジスタＭ５は、Ｎ型ＭＯＳＦＥＴである。トランジスタＭ６は、第１電源線ＬｖｄｄとトランジスタＭ７のドレインとの間に接続されている。トランジスタＭ６は、Ｐ型ＭＯＳＦＥＴである。トランジスタＭ７は、第２電源線ＬｖｓｓとトランジスタＭ６のドレインとの間に接続されている。トランジスタＭ７は、Ｎ型ＭＯＳＦＥＴである。
　入力部ＤＩＦＦ＿ＤＡＣ側の構成は、図３６の構成と同じでよい。即ち、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１は、トランジスタＭ１のゲートと第１電源線Ｌｖｄｄとの間に接続されている。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ２の一方は、入力部ＩＮ＿ＤＡＣと第１電源線Ｌｖｄｄとの間に接続されている。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ２の他方は、入力部ＩＮ＿ＶＳＬと第１電源線Ｌｖｄｄとの間に接続されている。容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１および２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ２は、両方設けられていてもよいが、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１または２つの容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ２のいずれか一方のみ設けられてもよい。
　一方、出力部ＤＩＦＦ＿ＶＯＵＴ０側において、容量素子Ｃｂａｎｄｗは、出力部ＤＩＦＦ＿ＶＯＵＴ０と第１電源線Ｌｖｄｄとの間に接続されている。
　容量素子ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳは、第２電源線ＬｖｓｓとトランジスタＭ６のゲートとの間に接続されている。
　第３０実施形態では、容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１、ＣｖＳＦＯＵＴ＿ＶＤＤ２および／またはＣｖＤＩＦＦＯＵＴ０＿ＶＳＳの調整により、電源ノイズをキャンセルすることができる。
（第３１実施形態）
　図３８は、第３１実施形態による容量素子の構成例を示す回路図である。第３１実施形態は、入力側の容量素子ＣｖＳＦＯＵＴ＿ＶＤＤ１、ＣｖＳＦＯＵＴ＿ＶＤＤ２に代えて、第２電源線Ｌｖｄｄに接続された容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１、ＣｖＳＦＯＵＴ＿ＶＳＳ２が設けられている。容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１は、トランジスタＭ１のゲートと第２電源線Ｌｖｓｓとの間に接続されている。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２の一方は、入力部ＩＮ＿ＤＡＣと第２電源線Ｌｖｓｓとの間に接続されている。２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２の他方は、入力部ＩＮ＿ＶＳＬと第２電源線Ｌｖｓｓとの間に接続されている。容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１および２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２は、両方設けられていてもよいが、容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１または２つの容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ２のいずれか一方のみ設けられてもよい。
　一方、出力側の構成は、第３０実施形態と同じでよい。
　第３１実施形態では、容量素子ＣｖＳＦＯＵＴ＿ＶＳＳ１、ＣｖＳＦＯＵＴ＿ＶＳＳ２および／またはＣｖＤＩＦＦＯＵＴ０＿ＶＳＳの調整により、電源ノイズをキャンセルすることができる。
　なお、本技術は、以下のような構成をとることができる。
（１）
　第１電源電圧を伝達する第１電源線と、
　前記第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、
　光を画素信号に光電変換する画素からの前記画素信号と比較される参照信号を入力する第１入力部と、
　前記画素信号を入力する第２入力部と、
　前記第１入力部の電圧と前記第２入力部の電圧との大小関係に応じた電圧状態となる第１および第２経路、および、前記第２経路に接続された出力部を含み、前記第１入力部の電圧と前記第２入力部の電圧とに基づいて前記出力部からの出力信号を論理反転させる比較回路と、
　前記第１電源線と前記第１入力部あるいは前記第１経路との間、または、前記第２電源線と前記第１入力部あるいは前記第１経路との間に設けられた第１容量素子、および、前記第１電源線と前記第２入力部あるいは前記第２経路との間、または、前記第２電源線と前記第２入力部あるいは前記第２経路との間に設けられた第２容量素子の少なくとも一方と、
　前記第１容量素子の容量を調整可能な第１調整部、および、前記第２容量素子の容量を調整可能な第２調整部の少なくとも一方と、を備える撮像装置。
（２）
　前記第１容量素子の容量と前記第２容量素子の容量はほぼ等しい、（１）に記載の撮像装置。
（３）
　前記第１電源線と前記出力部との間に設けられた第３容量素子をさらに備える、（１）または（２）に記載の撮像装置。
（４）
　前記第１容量素子は、複数の第１部分容量素子で構成され、
　前記複数の第１部分容量素子の第１電極は前記第１入力部または前記第１経路のいずれか一方に共通に接続されており、
　前記複数の第１部分容量素子の第２電極は、前記第１調整部を介してそれぞれ前記第１または第２電源線に選択的に接続されている、（１）から（３）のいずれか一項に記載の撮像装置。
（５）
　前記第２容量素子は、複数の第２部分容量素子で構成され、
　前記複数の第２部分容量素子の第３電極は前記第２入力部または前記第２経路のいずれか一方に共通に接続されており、
　前記複数の第２部分容量素子の第４電極は、前記第２調整部を介してそれぞれ前記第１または第２電源線に選択的に接続されている、（１）から（４）のいずれか一項に記載の撮像装置。
（６）
　前記第１調整部は、前記第１容量素子と前記第１および第２電源線との間に接続され、前記第１容量素子を前記第１または第２電源線のいずれか一方に選択的に接続する第１スイッチを含む、（１）から（５）のいずれか一項に記載の撮像装置。
（７）
　前記第２調整部は、前記第２容量素子と前記第１および第２電源線との間に接続され、前記第２容量素子を前記第１または第２電源線のいずれか一方に選択的に接続する第２スイッチを含む、（１）から（６）のいずれか一項に記載の撮像装置。
（８）
　前記第１調整部は、前記複数の第１部分容量素子の第２電極と前記第１および第２電源線との間に接続され、前記複数の第１部分容量素子の第２電極をそれぞれ前記第１または第２電源線のいずれか一方に選択的に接続する複数の第１スイッチを含む、（４）に記載の撮像装置。
（９）
　前記第２調整部は、前記複数の第２部分容量素子の第４電極と前記第１および第２電源線との間に接続され、前記複数の第２部分容量素子の第４電極をそれぞれ前記第１または第２電源線のいずれか一方に選択的に接続する複数の第２スイッチを含む、（５）に記載の撮像装置。
（１０）
　前記第１スイッチを制御する制御信号を記憶するレジスタをさらに備える、（６）または（８）に記載の撮像装置。
（１１）
　前記第２スイッチを制御する制御信号を記憶するレジスタをさらに備える、（７）または（９）に記載の撮像装置。
（１２）
　前記第１スイッチは、ＣＭＯＳインバータ、ＮＡＮＤゲート、ＮＯＲゲートのいずれかの論理回路である、（６）、（８）または（１０）のいずれか一項に記載の撮像装置。
（１３）
　前記第２スイッチは、ＣＭＯＳインバータ、ＮＡＮＤゲート、ＮＯＲゲートのいずれかの論理回路である、（７）、（９）または（１１）のいずれか一項に記載の撮像装置。
（１４）
　前記第１調整部は、前記第１容量素子と前記第１経路との間、並びに、前記第１容量素子と前記第１電源線との間に接続され、前記第１容量素子を前記第１経路または前記第１電源線のいずれか一方に選択的に接続する第３スイッチを含み、
　前記第２調整部は、前記第２容量素子と前記出力部との間、並びに、前記第２容量素子と前記第１電源線との間に接続され、前記第２容量素子を前記出力部または前記第１電源線のいずれか一方に選択的に接続する第４スイッチを含む、（１）に記載の撮像装置。
（１５）
　前記第１調整部は、前記第１容量素子と前記第１経路との間、並びに、前記第１容量素子と前記第２電源線との間に接続され、前記第１容量素子を前記第１経路または前記第２電源線のいずれか一方に選択的に接続する第３スイッチを含み、
　前記第２調整部は、前記第２容量素子と前記出力部との間、並びに、前記第２容量素子と前記第２電源線との間に接続され、前記第２容量素子を前記出力部または前記第２電源線のいずれか一方に選択的に接続する第４スイッチを含む、（１）に記載の撮像装置。
（１６）
　前記第１調整部は、前記複数の第１部分容量素子と前記第１経路との間、並びに、前記複数の第１部分容量素子と前記第１電源線との間に接続され、前記複数の第１部分容量素子をそれぞれ前記第１経路または前記第１電源線のいずれか一方に選択的に接続する複数の第３スイッチを含む、（８）に記載の撮像装置。
（１７）
　前記第２調整部は、前記複数の第２部分容量素子と前記出力部との間、並びに、前記複数の第２部分容量素子と前記第１電源線との間に接続され、前記複数の第２部分容量素子をそれぞれ前記出力部または前記第１電源線のいずれか一方に選択的に接続する複数の第２スイッチを含む、（９）に記載の撮像装置。
（１８）
　前記第１調整部は、前記複数の第１部分容量素子と前記第１経路との間、並びに、前記複数の第１部分容量素子と前記第２電源線との間に接続され、前記複数の第１部分容量素子をそれぞれ前記第１経路または前記第２電源線のいずれか一方に選択的に接続する複数の第３スイッチを含む、（８）に記載の撮像装置。
（１９）
　前記第２調整部は、前記複数の第２部分容量素子と前記出力部との間、並びに、前記複数の第２部分容量素子と前記第２電源線との間に接続され、前記複数の第２部分容量素子をそれぞれ前記出力部または前記第２電源線のいずれか一方に選択的に接続する複数の第２スイッチを含む、（９）に記載の撮像装置。
（２０）
　第１電源電圧を伝達する第１電源線と、
　前記第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、
　光を画素信号に光電変換する画素からの前記画素信号と比較される参照信号を入力する第１入力部と、
　前記画素信号を入力する第２入力部と、
　前記第１入力部の電圧と前記第２入力部の電圧との大小関係に応じた電圧状態となる第１経路、および、前記第１経路に接続された出力部を含み、前記第１入力部の電圧と前記第２入力部の電圧とに基づいて前記出力部からの出力信号を論理反転させる比較回路と、
　前記第１電源線と前記第１入力部との間、または、前記第２電源線と前記第１入力部との間に設けられた第１容量素子、および、前記第１電源線と前記第２入力部との間、または、前記第２電源線と前記第２入力部との間に設けられた第２容量素子の少なくとも一方と、
　前記第１容量素子の容量を調整可能な第１調整部、および、前記第２容量素子の容量を調整可能な第２調整部の少なくとも一方と、を備える撮像装置。
（２１）
　第１電源電圧を伝達する第１電源線と、
　前記第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、
　光を画素信号に光電変換する画素からの前記画素信号と比較される参照信号と前記画素信号との差分電圧に応じた信号を入力する入力部と、
　前記入力部の電圧に応じた電圧状態となる第１経路、および、前記第１経路に接続された出力部を含み、前記入力部の電圧に基づいて前記出力部からの出力信号を論理反転させる比較回路と、
　前記第１電源線と前記入力部との間、または、前記第２電源線と前記入力部との間に設けられた第１容量素子と、
　前記第１容量素子の容量を調整可能な第１調整部と、を備える撮像装置。
　尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
２１　画素領域
２２　垂直駆動部
２３　カラム処理部
２４　水平駆動部
２５　システム制御部
２６　信号処理部
２７　データ格納部
１　撮像装置
１０　画素
１１　ノイズキャンセル装置
１２　電源部
１００　ＤＡＣ回路
Ｃ３，Ｃ４　キャパシタ
ＣＭ１　コンパレータ
Ｖ２　定電流源
Ｌｖｄｄ　第１電源線
Ｌｖｓｓ　第２電源線
ＩＮ＿ＤＡＣ　第１入力部
ＩＮ＿ＶＳＬ　第２入力部
Ｍ１～Ｍ７　トランジスタ
Ｃｉｎ＿ＤＡＣ，Ｃｉｎ＿ＶＳＬ，Ｃｂａｎｄｗ，ＣｖＤＩＦＦ１＿ＶＳＳ，ＣｖＤＩＦＦＯＵＴ０＿ＶＳＳ，Ｃｏｕｔ　容量素子
ＤＩＦＦ＿ＶＯＵＴ０　出力部

Claims (21)

  1. 　第１電源電圧を伝達する第１電源線と、
    　前記第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、
    　光を画素信号に光電変換する画素からの前記画素信号と比較される参照信号を入力する第１入力部と、
    　前記画素信号を入力する第２入力部と、
    　前記第１入力部の電圧と前記第２入力部の電圧との大小関係に応じた電圧状態となる第１および第２経路、および、前記第２経路に接続された出力部を含み、前記第１入力部の電圧と前記第２入力部の電圧とに基づいて前記出力部からの出力信号を論理反転させる比較回路と、
    　前記第１電源線と前記第１入力部あるいは前記第１経路との間、または、前記第２電源線と前記第１入力部あるいは前記第１経路との間に設けられた第１容量素子、および、前記第１電源線と前記第２入力部あるいは前記第２経路との間、または、前記第２電源線と前記第２入力部あるいは前記第２経路との間に設けられた第２容量素子の少なくとも一方と、
    　前記第１容量素子の容量を調整可能な第１調整部、および、前記第２容量素子の容量を調整可能な第２調整部の少なくとも一方と、を備える撮像装置。
  2. 　前記第１容量素子の容量と前記第２容量素子の容量はほぼ等しい、請求項１に記載の撮像装置。
  3. 　前記第１電源線と前記出力部との間に設けられた第３容量素子をさらに備える、請求項１に記載の撮像装置。
  4. 　前記第１容量素子は、複数の第１部分容量素子で構成され、
    　前記複数の第１部分容量素子の第１電極は前記第１入力部または前記第１経路のいずれか一方に共通に接続されており、
    　前記複数の第１部分容量素子の第２電極は、前記第１調整部を介してそれぞれ前記第１または第２電源線に選択的に接続されている、請求項１に記載の撮像装置。
  5. 　前記第２容量素子は、複数の第２部分容量素子で構成され、
    　前記複数の第２部分容量素子の第３電極は前記第２入力部または前記第２経路のいずれか一方に共通に接続されており、
    　前記複数の第２部分容量素子の第４電極は、前記第２調整部を介してそれぞれ前記第１または第２電源線に選択的に接続されている、請求項１に記載の撮像装置。
  6. 　前記第１調整部は、前記第１容量素子と前記第１および第２電源線との間に接続され、前記第１容量素子を前記第１または第２電源線のいずれか一方に選択的に接続する第１スイッチを含む、請求項１に記載の撮像装置。
  7. 　前記第２調整部は、前記第２容量素子と前記第１および第２電源線との間に接続され、前記第２容量素子を前記第１または第２電源線のいずれか一方に選択的に接続する第２スイッチを含む、請求項１に記載の撮像装置。
  8. 　前記第１調整部は、前記複数の第１部分容量素子の第２電極と前記第１および第２電源線との間に接続され、前記複数の第１部分容量素子の第２電極をそれぞれ前記第１または第２電源線のいずれか一方に選択的に接続する複数の第１スイッチを含む、請求項４に記載の撮像装置。
  9. 　前記第２調整部は、前記複数の第２部分容量素子の第４電極と前記第１および第２電源線との間に接続され、前記複数の第２部分容量素子の第４電極をそれぞれ前記第１または第２電源線のいずれか一方に選択的に接続する複数の第２スイッチを含む、請求項５に記載の撮像装置。
  10. 　前記第１スイッチを制御する制御信号を記憶するレジスタをさらに備える、請求項６に記載の撮像装置。
  11. 　前記第２スイッチを制御する制御信号を記憶するレジスタをさらに備える、請求項７に記載の撮像装置。
  12. 　前記第１スイッチは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ、ＮＡＮＤゲート、ＮＯＲゲートのいずれかの論理回路である、請求項６に記載の撮像装置。
  13. 　前記第２スイッチは、ＣＭＯＳインバータ、ＮＡＮＤゲート、ＮＯＲゲートのいずれかの論理回路である、請求項７に記載の撮像装置。
  14. 　前記第１調整部は、前記第１容量素子と前記第１経路との間、並びに、前記第１容量素子と前記第１電源線との間に接続され、前記第１容量素子を前記第１経路または前記第１電源線のいずれか一方に選択的に接続する第３スイッチを含み、
    　前記第２調整部は、前記第２容量素子と前記出力部との間、並びに、前記第２容量素子と前記第１電源線との間に接続され、前記第２容量素子を前記出力部または前記第１電源線のいずれか一方に選択的に接続する第４スイッチを含む、請求項１に記載の撮像装置。
  15. 　前記第１調整部は、前記第１容量素子と前記第１経路との間、並びに、前記第１容量素子と前記第２電源線との間に接続され、前記第１容量素子を前記第１経路または前記第２電源線のいずれか一方に選択的に接続する第３スイッチを含み、
    　前記第２調整部は、前記第２容量素子と前記出力部との間、並びに、前記第２容量素子と前記第２電源線との間に接続され、前記第２容量素子を前記出力部または前記第２電源線のいずれか一方に選択的に接続する第４スイッチを含む、請求項１に記載の撮像装置。
  16. 　前記第１調整部は、前記複数の第１部分容量素子と前記第１経路との間、並びに、前記複数の第１部分容量素子と前記第１電源線との間に接続され、前記複数の第１部分容量素子をそれぞれ前記第１経路または前記第１電源線のいずれか一方に選択的に接続する複数の第３スイッチを含む、請求項８に記載の撮像装置。
  17. 　前記第２調整部は、前記複数の第２部分容量素子と前記出力部との間、並びに、前記複数の第２部分容量素子と前記第１電源線との間に接続され、前記複数の第２部分容量素子をそれぞれ前記出力部または前記第１電源線のいずれか一方に選択的に接続する複数の第２スイッチを含む、請求項９に記載の撮像装置。
  18. 　前記第１調整部は、前記複数の第１部分容量素子と前記第１経路との間、並びに、前記複数の第１部分容量素子と前記第２電源線との間に接続され、前記複数の第１部分容量素子をそれぞれ前記第１経路または前記第２電源線のいずれか一方に選択的に接続する複数の第３スイッチを含む、請求項８に記載の撮像装置。
  19. 　前記第２調整部は、前記複数の第２部分容量素子と前記出力部との間、並びに、前記複数の第２部分容量素子と前記第２電源線との間に接続され、前記複数の第２部分容量素子をそれぞれ前記出力部または前記第２電源線のいずれか一方に選択的に接続する複数の第２スイッチを含む、請求項９に記載の撮像装置。
  20. 　第１電源電圧を伝達する第１電源線と、
    　前記第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、
    　光を画素信号に光電変換する画素からの前記画素信号と比較される参照信号を入力する第１入力部と、
    　前記画素信号を入力する第２入力部と、
    　前記第１入力部の電圧と前記第２入力部の電圧との大小関係に応じた電圧状態となる第１経路、および、前記第１経路に接続された出力部を含み、前記第１入力部の電圧と前記第２入力部の電圧とに基づいて前記出力部からの出力信号を論理反転させる比較回路と、
    　前記第１電源線と前記第１入力部との間、または、前記第２電源線と前記第１入力部との間に設けられた第１容量素子、および、前記第１電源線と前記第２入力部との間、または、前記第２電源線と前記第２入力部との間に設けられた第２容量素子の少なくとも一方と、
    　前記第１容量素子の容量を調整可能な第１調整部、および、前記第２容量素子の容量を調整可能な第２調整部の少なくとも一方と、を備える撮像装置。
  21. 　第１電源電圧を伝達する第１電源線と、
    　前記第１電源電圧と異なる第２電源電圧を伝達する第２電源線と、
    　光を画素信号に光電変換する画素からの前記画素信号と比較される参照信号と前記画素信号との差分電圧に応じた信号を入力する入力部と、
    　前記入力部の電圧に応じた電圧状態となる第１経路、および、前記第１経路に接続された出力部を含み、前記入力部の電圧に基づいて前記出力部からの出力信号を論理反転させる比較回路と、
    　前記第１電源線と前記入力部との間、または、前記第２電源線と前記入力部との間に設けられた第１容量素子と、
    　前記第１容量素子の容量を調整可能な第１調整部と、を備える撮像装置。
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