WO2025009877A1 - 적층형 패치 안테나 모듈 - Google Patents

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WO2025009877A1
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patch antenna
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power supply
patch
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황철
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Amotech Co Ltd
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Amotech Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H01Q9/0414—Substantially flat resonant element parallel to ground plane, e.g. patch antenna in a stacked or folded configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
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    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H01Q9/045—Substantially flat resonant element parallel to ground plane, e.g. patch antenna with particular feeding means

Definitions

  • the present invention relates to a stacked patch antenna module that transmits and receives signals of multiple frequency bands by stacking multiple patch antennas.
  • a shark fin antenna for vehicles is installed on the exterior of a vehicle to improve the signal reception of electronic devices installed inside the vehicle.
  • GNSS e.g. GPS (USA), Glonass (Russia)), SDARS (Sirius, XM), Telematics, Global star, and Thuraya are built into vehicle shark antennas.
  • the stacked patch antenna module is composed of an upper patch antenna for receiving a first frequency band signal and a lower patch antenna disposed below the upper patch antenna for receiving a second frequency band signal.
  • the stacked patch antenna module is formed in a structure in which a feed pin for feeding the upper patch antenna penetrates the lower patch antenna.
  • a parasitic resonance occurs in the stacked patch antenna module due to coupling between the feed pin penetrating the lower patch antenna and the lower patch antenna. That is, the stacked patch antenna module experiences a parasitic resonance in which a second frequency band signal is received together with a first frequency band signal at the upper patch antenna.
  • the stacked patch antenna module has a problem in that the isolation between the upper patch antenna and the lower patch antenna deteriorates as parasitic resonance occurs. That is, since the first frequency band signal and the second frequency band signal are received from the upper patch antenna, the isolation between the upper patch antenna and the lower patch antenna deteriorates.
  • the stacked patch antenna module has a problem in that the antenna efficiency decreases as the isolation decreases.
  • the present invention has been proposed to solve the above-mentioned conventional problems, and aims to provide a stacked patch antenna module in which the first to fourth feed pins penetrate the first patch antenna and the second patch antenna.
  • the present invention has another purpose of providing a laminated patch antenna module in which through holes are formed in a second patch antenna laminated on the lower side through which first to fourth feed pins pass, respectively, and an inner metal layer is formed on an inner wall surface of the through holes through which third and/or fourth feed pins pass.
  • another object of the present invention is to provide a stacked patch antenna module in which the upper patch of the first patch antenna stacked on the upper side is spaced apart from at least one of the first feed pin and the second feed pin to block electrical connection.
  • a stacked patch antenna module includes a first patch antenna, a second patch antenna disposed below the first patch antenna, a first feed pin penetrating the first patch antenna and the second patch antenna, a second feed pin spaced apart from the first feed pin and penetrating the first patch antenna and the second patch antenna, a third feed pin spaced apart from the first feed pin and the second feed pin and penetrating the first patch antenna and the second patch antenna, and a fourth feed pin spaced apart from the first feed pin, the second feed pin and the third feed pin and penetrating the first patch antenna and the second patch antenna, and the second patch antenna has a plurality of via holes formed through which the first feed pin, the second feed pin, the third feed pin and the fourth feed pin respectively penetrate, and an internal metal layer is formed on an inner wall surface of at least one via hole among the plurality of via holes.
  • the first patch antenna is formed with a first through hole through which a first feed pin passes, a second through hole spaced apart from the first through hole and through which a second feed pin passes, a third through hole spaced apart from the first through hole and the second through hole and through which a third feed pin passes, and a fourth through hole spaced apart from the first through hole, the second through hole and the third through hole and through which a fourth feed pin passes.
  • a virtual straight line connecting the first through hole and the third through hole and a virtual straight line connecting the second through hole and the fourth through hole can be orthogonal.
  • the second patch antenna may be formed with a fifth through hole through which a first feed pin passing through the first through hole passes, a sixth through hole spaced apart from the fifth through hole and through which a second feed pin passing through the second through hole passes, a seventh through hole spaced apart from the fifth and sixth through holes and through which a third feed pin passing through the third through hole passes, and an eighth through hole spaced apart from the fifth, sixth and seventh through holes and through which a fourth feed pin passing through the fourth through hole passes.
  • the second patch antenna may include a first inner metal layer disposed on an inner wall surface of the seventh through hole and connected to the upper patch and the lower patch of the second patch antenna and spaced apart from the third feed pin, and a second inner metal layer disposed on an inner wall surface of the eighth through hole and connected to the upper patch and the lower patch of the second patch antenna and spaced apart from the fourth feed pin.
  • the first patch antenna may include a first base substrate having a 1-1 through hole through which a first feed pin passes, a 2-1 through hole through which a second feed pin passes, a 3-1 through hole through which a third feed pin passes, and a 4-1 through hole through which a fourth feed pin passes are formed, a first upper patch disposed on an upper surface of the first base substrate and having a 1-2 through hole through which the first feed pin passes, a 2-2 through hole through which the second feed pin passes, a 3-2 through hole through which the third feed pin passes, and a 4-2 through hole through which the fourth feed pin passes are formed, and a first lower patch disposed on a lower surface of the first base substrate and having a 1-3 through hole through which the first feed pin passes, a 2-3 through hole through which the second feed pin passes, a 3-3 through hole through which the third feed pin passes, and a 4-3 through hole through which the fourth feed pin passes.
  • the 1-1 through hole, the 1-2 through hole, and the 1-3 through hole overlap to form a first through hole through which the first power supply pin penetrates
  • the 2-1 through hole, the 2-2 through hole, and the 2-3 through hole overlap to form a second through hole through which the second power supply pin penetrates
  • the 3-1 through hole, the 3-2 through hole, and the 3-3 through hole overlap to form a third through hole through which the third power supply pin penetrates
  • the 4-1 through hole, the 4-2 through hole, and the 4-3 through hole overlap to form a fourth through hole through which the fourth power supply pin penetrates.
  • At least one of the first feed pin and the second feed pin may be spaced apart from the first upper patch to form a spaced apart space, and may not be electrically connected to the first upper patch by the spaced apart space.
  • the second patch antenna may include a second base substrate having a 5-1 through hole through which a first feed pin passes, a 6-1 through hole through which a second feed pin passes, a 7-1 through hole through which a third feed pin passes, and an 8-1 through hole through which a fourth feed pin passes are formed, a second upper patch disposed on an upper surface of the second base substrate and having a 5-2 through hole through which the first feed pin passes, a 6-2 through hole through which the second feed pin passes, a 7-2 through hole through which the third feed pin passes, and an 8-2 through hole through which the fourth feed pin passes are formed, and a second lower patch disposed on a lower surface of the second base substrate and having a 5-3 through hole through which the first feed pin passes, a 6-3 through hole through which the second feed pin passes, a 7-3 through hole through which the third feed pin passes, and an 8-3 through hole through which the fourth feed pin passes.
  • the 5-1st through hole, the 5-2nd through hole, and the 5-3rd through hole overlap to form a fifth through hole through which a first feed pin that has penetrated the first through hole of the first patch antenna penetrates
  • the 6-1st through hole, the 6-2nd through hole, and the 6-3rd through hole overlap to form a sixth through hole through which a second feed pin that has penetrated the second through hole of the first patch antenna penetrates
  • the 7-1st through hole, the 7-2nd through hole, and the 7-3rd through hole overlap to form a seventh through hole through which a third feed pin that has penetrated the third through hole of the first patch antenna penetrates
  • the 8-1st through hole, the 8-2nd through hole, and the 8-3rd through hole overlap to form an eighth through hole through which a fourth feed pin that has penetrated the fourth through hole of the first patch antenna penetrates.
  • the second patch antenna includes a first inner metal layer arranged on an inner wall surface of the 7-1 through hole, a first inner metal layer arranged on an inner wall surface of the 7-2 through hole, and a first inner metal layer arranged on an inner wall surface of the 7-3 through hole, and the first inner metal layer, the first inner metal layer, and the first inner metal layer can form a first inner metal layer connecting the second upper patch and the second lower patch.
  • the second patch antenna includes a second-first inner metal layer arranged on an inner wall surface of the 8-1 through hole, a second-second inner metal layer arranged on an inner wall surface of the 8-2 through hole, and a second-third inner metal layer arranged on an inner wall surface of the 8-3 through hole, and the second-first inner metal layer, the second-second inner metal layer, and the second-third inner metal layer can form a second inner metal layer connecting the second upper patch and the second lower patch.
  • the second upper patch may be spaced apart from the first feed pin penetrating the 5-2 through hole and the second feed pin penetrating the 6-2 through hole, and may be connected to the first feed pin and the second feed pin through electromagnetic coupling.
  • a stacked patch antenna module may further include a first hybrid coupler connected to the first feed pin and the second feed pin and outputting a first frequency signal and a second frequency signal, and a second hybrid coupler connected to the third feed pin and the fourth feed pin and outputting a third frequency signal.
  • the first hybrid coupler may include a first input terminal connected to the first feed pin, a second input terminal connected to the second feed pin, a first output terminal connected to a signal processing element that processes a first frequency signal and a second frequency signal, and a second output terminal connected to a resistor.
  • the second hybrid coupler may include a first input terminal connected to a third feed pin, a second input terminal connected to a fourth feed pin, a first output terminal connected to a resistor, and a second output terminal connected to a signal processing element that processes a third frequency signal.
  • a stacked patch antenna module has a second patch antenna arranged below a first patch antenna, and a metal layer formed in a through hole formed in the second patch antenna through which a third feed pin and a fourth feed pin pass, thereby eliminating parasitic resonance caused by coupling between the third feed pin and the fourth feed pin and the second patch antenna, thereby ensuring the isolation of the stacked patch antenna module.
  • the stacked patch antenna module has an effect of controlling the phase of the patch antenna by forming a gap between the upper patch of the first patch antenna and at least one of the first and second feed pins, thereby blocking the electrical connection between at least one of the first and second feed pins and the upper patch.
  • the stacked patch antenna module has the effect of improving the isolation of the patch antenna by adjusting the phase of the patch antenna by forming a gap between the upper patch of the first patch antenna and at least one of the first and second feed pins.
  • FIG. 1 is a drawing for explaining a stacked patch antenna module according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a stacked patch antenna module according to an embodiment of the present invention.
  • FIG. 3 is an exploded perspective view illustrating the first patch antenna illustrated in FIGS. 1 and 2.
  • FIG. 4 is a drawing for explaining the positional relationship of through holes formed in the first patch antenna of FIG. 3.
  • FIG. 5 is an exploded perspective view illustrating the second patch antenna illustrated in FIGS. 1 and 2.
  • Fig. 6 is a drawing for explaining the positional relationship of through holes formed in the second patch antenna of Fig. 5.
  • FIGS. 7 to 15 are drawings for explaining modified examples of a stacked patch antenna module according to an embodiment of the present invention.
  • FIGS. 8 to 13 are drawings for explaining a modified structure for improving the isolation of a laminated patch antenna module according to an embodiment of the present invention.
  • FIGS. 14 and 15 are drawings for explaining a modified structure for minimizing frequency interference of a stacked patch antenna module according to an embodiment of the present invention.
  • each layer (film), region, pattern or structure when each layer (film), region, pattern or structure is described as being formed “on” or “under” the substrate, each layer (film), region, pad or pattern, "on” and “under” include both being formed “directly” or “indirectly” via another layer.
  • the principle is that the reference for each layer being on or under is based on the drawing.
  • a stacked patch antenna module is configured to include a first patch antenna (100), a second patch antenna (200), a first feed pin (320), a second feed pin (340), a third feed pin (360), and a fourth feed pin (380).
  • the first patch antenna (100) is arranged above the second patch antenna (200).
  • the first to fourth feed pins (320) to (380) are configured to penetrate the first patch antenna (100) and the second patch antenna (200), and are arranged to be rotated at a predetermined angle.
  • the first patch antenna (100) is composed of a laminate in which a first base substrate (110), a first upper patch (120), and a first lower patch (130) are laminated.
  • the first base substrate (110) is composed of a dielectric.
  • the first base substrate (110) is a dielectric substrate made of a ceramic material having characteristics such as high dielectric constant and low thermal expansion coefficient.
  • the first base substrate (110) may be composed of a magnetic material.
  • the first base substrate (110) is a magnetic substrate composed of a magnetic material such as ferrite.
  • a first base member (110) is formed with a first-first through hole (140a) through which a first power supply pin (320) passes, a second-first through hole (150a) through which a second power supply pin (340) passes, a third-first through hole (160a) through which a third power supply pin (360) passes, and a fourth-first through hole (170a) through which a fourth power supply pin (380) passes.
  • the first-first through hole (140a), the second-first through hole (150a), the third-first through hole (160a), and the fourth-first through hole (170a) are formed to vertically penetrate the dielectric substrate or the magnetic substrate constituting the first base substrate (110).
  • the first-first through hole (140a), the second-first through hole (150a), the third-first through hole (160a), and the fourth-first through hole (170a) are formed to form a set angle.
  • the 1-1 through hole (140a), the 2-1 through hole (150a), the 3-1 through hole (160a), and the 4-1 through hole (170a) are formed to form an angle of approximately 90 degrees.
  • a virtual straight line connecting the 1-1 through hole (140a) and the 3-1 through hole (160a) and a virtual straight line connecting the 2-1 through hole (150a) and the 4-1 through hole (170a) are orthogonal.
  • the intersection point of the two virtual straight lines may overlap the center point of the first base material (110).
  • the first upper patch (120) is placed on the upper surface of the first base substrate (110).
  • the first upper patch (120) is made of a thin plate made of a conductive material with high electrical conductivity, such as copper, aluminum, gold, or silver.
  • the first upper patch (120) can be formed in various shapes, such as a square, a triangle, or an octagon.
  • the first-2 through hole (140b), the second-2 through hole (150b), the third-2 through hole (160b), and the fourth-2 through hole (170b) are formed to vertically penetrate the first upper patch (120).
  • the first-2 through hole (140b), the second-2 through hole (150b), the third-2 through hole (160b), and the fourth-2 through hole (170b) are formed to form a set angle.
  • the through holes formed in the first upper patch (120) overlap with the through holes formed in the first base substrate (110).
  • the 1-2 through hole (140b) overlaps with the 1-1 through hole (140a) of the first base substrate (110)
  • the 2-2 through hole (150b) overlaps with the 2-1 through hole (150a) of the first base substrate (110)
  • the 3-2 through hole (160b) overlaps with the 3-1 through hole (160a) of the first base substrate (110)
  • the 4-2 through hole (170b) overlaps with the 4-1 through hole (170a) of the first base substrate (110).
  • the first-second through hole (140b), the second-second through hole (150b), the third-second through hole (160b), and the fourth-second through hole (170b) are formed to form an angle of approximately 90 degrees.
  • a virtual straight line connecting the first-second through hole (140b) and the third-second through hole (160b) and a virtual straight line connecting the second-second through hole (150b) and the fourth-second through hole (170b) are orthogonal to each other.
  • the intersection point of the two virtual straight lines may overlap with the center point of the first upper patch (120).
  • the first lower patch (130) is placed on the lower surface of the first base substrate (110).
  • the first lower patch (130) is made of a thin plate made of a conductive material with high electrical conductivity, such as copper, aluminum, gold, or silver.
  • the first lower patch (130) can be formed in various shapes, such as a square, a triangle, or an octagon.
  • the first-3 through hole (140c), the second-3 through hole (150c), the third-3 through hole (160c), and the fourth-3 through hole (170c) are formed to vertically penetrate the first lower patch (130).
  • the first-3 through hole (140c), the second-3 through hole (150c), the third-3 through hole (160c), and the fourth-3 through hole (170c) are formed to form a set angle.
  • the through holes formed in the first lower patch (130) overlap with the through holes formed in the first base substrate (110) and the first upper patch (120).
  • the 1-3 through hole (140c) overlaps with the 1-1 through hole (140a) of the first base substrate (110) and the 1-2 through hole (140b) of the first upper patch (120), the 2-3 through hole (150c) overlaps with the 2-1 through hole (150a) of the first base substrate (110) and the 2-2 through hole (150b) of the first upper patch (120), the 3-3 through hole (160c) overlaps with the 3-1 through hole (160a) of the first base substrate (110) and the 3-2 through hole (160b) of the first upper patch (120), and the 4-3 through hole (170c) overlaps with the 4-1 through hole (170a) of the first base substrate (110) and the 4-2 through hole (170b) of the first upper patch (120). It overlaps with the hole (170b).
  • the 1st-3rd through hole (140c), the 2nd-3rd through hole (150c), the 3rd-3rd through hole (160c), and the 4th-3rd through hole (170c) are formed to form an angle of approximately 90 degrees.
  • a virtual straight line connecting the 1st-3rd through hole (140c) and the 3rd-3rd through hole (160c) and a virtual straight line connecting the 2nd-3rd through hole (150c) and the 4th-3rd through hole (170c) are orthogonal.
  • the intersection point of the two virtual straight lines may overlap the center point of the first lower patch (130).
  • the 1-1st through hole (140a), the 1-2nd through hole (140b), and the 1-3rd through hole (140c) form a first through hole (140) through which the first power supply pin (320) passes.
  • the 2-1st through hole (150a), the 2-2nd through hole (150b), and the 2-3rd through hole (150c) form a second through hole (150) through which the second power supply pin (340) passes.
  • the 3-1st through hole (160a), the 3-2nd through hole (160b), and the 3-3rd through hole (160c) form a third through hole (160) through which the third power supply pin (360) passes.
  • the 4-1 through hole (170a), the 4-2 through hole (170b), and the 4-3 through hole (170c) form a third through hole (160) through which the 4th power supply pin (380) passes.
  • the first through hole (140) to the fourth through hole (170) formed in the first patch antenna (100) are arranged to form an angle of about 90 degrees between each other.
  • the virtual straight line connecting the first through hole (140) and the third through hole (160) and the virtual straight line connecting the second through hole (150) and the fourth through hole (170) are orthogonal.
  • the intersection point of the two virtual straight lines is located on the virtual straight line that vertically passes through the center point of the first patch antenna (100).
  • the second patch antenna (200) is configured as a laminate in which a second base substrate (210), a second upper patch (220), and a second lower patch (230) are laminated.
  • the second patch antenna (200) is configured to include a first inner metal layer (280) and a second inner metal layer (290) connecting the second upper patch (220) and the second lower patch (230).
  • the second base substrate (210) is composed of a dielectric.
  • the second base substrate (210) is a dielectric substrate made of a ceramic material having characteristics such as high dielectric constant and low thermal expansion coefficient.
  • the second base substrate (210) may be composed of a magnetic material.
  • the second base substrate (210) is a magnetic substrate composed of a magnetic material such as ferrite.
  • the 5-1 through hole (240a), the 6-1 through hole (250a), the 7-1 through hole (260a), and the 8-1 through hole (270a) are formed to vertically penetrate the dielectric substrate or the magnetic substrate constituting the second base substrate (210).
  • the 5-1 through hole (240a), the 6-1 through hole (250a), the 7-1 through hole (260a), and the 8-1 through hole (270a) are formed to form a set angle.
  • the 5-1 through hole (240a), the 6-1 through hole (250a), the 7-1 through hole (260a), and the 8-1 through hole (270a) are formed to form an angle of approximately 90 degrees.
  • a virtual straight line connecting the 5-1 through hole (240a) and the 7-1 through hole (260a) and a virtual straight line connecting the 6-1 through hole (250a) and the 8-1 through hole (270a) are orthogonal.
  • the intersection point of the two virtual straight lines may overlap the center point of the second base substrate (210).
  • the second upper patch (220) is placed on the upper surface of the second base substrate (210).
  • the second upper patch (220) is made of a thin plate made of a conductive material with high electrical conductivity, such as copper, aluminum, gold, or silver.
  • the second upper patch (220) can be formed in various shapes, such as a square, a triangle, or an octagon.
  • a 5-2 through hole (240b) through which the first power supply pin (320) passes, a 6-2 through hole (250b) through which the second power supply pin (340) passes, a 7-2 through hole (260b) through which the third power supply pin (360) passes, and an 8-2 through hole (270b) through which the fourth power supply pin (380) passes are formed.
  • the 5-2 through hole (240b), the 6-2 through hole (250b), the 7-2 through hole (260b), and the 8-2 through hole (270b) are formed to vertically penetrate the second upper patch (220).
  • the 5-2 through hole (240b), the 6-2 through hole (250b), the 7-2 through hole (260b), and the 8-2 through hole (270b) are formed to form a set angle.
  • the through holes formed in the second upper patch (220) overlap with the through holes formed in the second base substrate (210).
  • the 5-2 through hole (240b) overlaps with the 5-1 through hole (240a) of the second base substrate (210)
  • the 6-2 through hole (250b) overlaps with the 6-1 through hole (250a) of the second base substrate (210)
  • the 7-2 through hole (260b) overlaps with the 7-1 through hole (260a) of the second base substrate (210)
  • the 8-2 through hole (270b) overlaps with the 8-1 through hole (270a) of the second base substrate (210).
  • the 5-2 through hole (240b), the 6-2 through hole (250b), the 7-2 through hole (260b), and the 8-2 through hole (270b) are formed to form an angle of approximately 90 degrees.
  • a virtual straight line connecting the 5-2 through hole (240b) and the 7-2 through hole (260b) and a virtual straight line connecting the 6-2 through hole (250b) and the 8-2 through hole (270b) are orthogonal.
  • the intersection point of the two virtual straight lines may overlap the center point of the second upper patch (220).
  • the second lower patch (230) is placed on the lower surface of the second base substrate (210).
  • the second lower patch (230) is made of a thin plate made of a conductive material with high electrical conductivity, such as copper, aluminum, gold, or silver.
  • the second lower patch (230) can be formed in various shapes, such as a square, a triangle, or an octagon.
  • the 5-3 through hole (240c), the 6-3 through hole (250c), the 7-3 through hole (260c), and the 8-3 through hole (270c) are formed to vertically penetrate the second lower patch (230).
  • the 5-3 through hole (240c), the 6-3 through hole (250c), the 7-3 through hole (260c), and the 8-3 through hole (270c) are formed to form a set angle.
  • the through holes formed in the second lower patch (230) overlap with the through holes formed in the second base substrate (210) and the second upper patch (220).
  • the 5-3 through hole (240c) overlaps with the 5-1 through hole (240a) of the second base substrate (210) and the 5-2 through hole (240b) of the second upper patch (220), the 6-3 through hole (250c) overlaps with the 6-1 through hole (250a) of the second base substrate (210) and the 6-2 through hole (250b) of the second upper patch (220), the 7-3 through hole (260c) overlaps with the 7-1 through hole (260a) of the second base substrate (210) and the 7-2 through hole (260b) of the second upper patch (220), and the 8-3 through hole (270c) overlaps with the 8-1 through hole (270a) of the second base substrate (210) and the 8-2 through hole (270b) of the second upper patch (220). It overlaps with the hole (270b).
  • the 5-3 through hole (240c), the 6-3 through hole (250c), the 7-3 through hole (260c), and the 8-3 through hole (270c) are formed to form angles of approximately 90 degrees.
  • the virtual straight line connecting the 5-3 through hole (240c) and the 7-3 through hole (260c) and the virtual straight line connecting the 6-3 through hole (250c) and the 8-3 through hole (270c) are orthogonal.
  • the intersection point of the two virtual straight lines may overlap the center point of the second lower patch (230).
  • the 5-1st through hole (240a), the 5-2nd through hole (240b), and the 5-3rd through hole (240c) form a fifth through hole (240) through which the first power supply pin (320) passes.
  • the 6-1st through hole (250a), the 6-2nd through hole (250b), and the 6-3rd through hole (250c) form a sixth through hole (250) through which the second power supply pin (340) passes.
  • the 7-1st through hole (260a), the 7-2nd through hole (260b), and the 7-3rd through hole (260c) form a seventh through hole (260) through which the third power supply pin (360) passes.
  • the 8-1 through hole (270a), the 8-2 through hole (270b), and the 8-3 through hole (270c) form the 8th through hole (270) through which the 4th power supply pin (380) passes.
  • the fifth through hole (240) overlaps with the first through hole (140) to form a through hole through which the first feed pin (320) passes.
  • the sixth through hole (250) overlaps with the second through hole (150) to form a through hole through which the second feed pin (340) passes.
  • the seventh through hole (260) overlaps with the third through hole (160) to form a through hole through which the third feed pin (360) passes.
  • the eighth through hole (270) overlaps with the fourth through hole (170) to form a through hole through which the fourth feed pin (380) passes.
  • the first through hole (140) to the fourth through hole (170) formed in the second patch antenna (200) are arranged to form an angle of about 90 degrees between each other.
  • the virtual straight line connecting the first through hole (140) and the third through hole (160) and the virtual straight line connecting the second through hole (150) and the fourth through hole (170) are orthogonal.
  • the intersection point of the two virtual straight lines is located on the virtual straight line that vertically passes through the center point of the first patch antenna (100).
  • the first inner metal layer (280) is arranged in the seventh through hole (260) to connect the second upper patch (220) and the second lower patch (230).
  • the first inner metal layer (280) may include a first-first inner metal layer (280a) arranged on an inner wall surface of the seventh-first through hole (260a) forming the seventh through hole (260), a first-second inner metal layer (280b) arranged on an inner wall surface of the seventh-second through hole (260b), and a first-third inner metal layer (280c) arranged on an inner wall surface of the seventh-third through hole (260c) (see FIG. 5).
  • the 1-1 internal metal layer (280a) to the 1-3 internal metal layer (280c) are illustrated as being formed separately, but this is not limited to this and they may be formed integrally by plating the inner wall surface of the through hole of the first patch antenna (100).
  • the first internal metal layer (280) is formed of one material selected from among copper, aluminum, gold, and silver.
  • the first internal metal layer (280) may also be formed of an alloy including one material selected from among copper, aluminum, gold, and silver.
  • the first inner metal layer (280) electrically connects the second upper patch (220) and the second lower patch (230) of the second patch antenna (200).
  • the first inner metal layer (280) forms a coaxial cable with the third feed pin (360).
  • the first inner metal layer (280) is spaced apart from the third feed pin (360) and is not electrically connected to the third feed pin (360).
  • the first inner metal layer (280) eliminates parasitic resonance caused by coupling between the third feed pin (360) and the second patch antenna (200). Accordingly, the stacked patch antenna can prevent isolation degradation due to parasitic resonance.
  • the second inner metal layer (290) is arranged in the eighth through hole (270) to connect the second upper patch (220) and the second lower patch (230).
  • the second inner metal layer (290) may include a 2-1 inner metal layer (290a) arranged on an inner wall surface of the 8-1 through hole (270a) forming the 8th through hole (270), a 2-2 inner metal layer (290b) arranged on an inner wall surface of the 8-2 through hole (270b), and a 2-1 inner metal layer (290a) arranged on an inner wall surface of the 8-3 through hole (270c) (see FIG. 5).
  • the 2-1 internal metal layer (290a) to the 2-3 internal metal layer (290c) are illustrated as being formed separately, but this is not limited to this, and the second internal metal layer (290) may be integrally formed by plating the inner wall surface of the through hole of the second patch antenna (200).
  • the second inner metal layer (290) is formed of one material selected from among copper, aluminum, gold, and silver.
  • the second inner metal layer (290) may also be formed of an alloy including one material selected from among copper, aluminum, gold, and silver.
  • the second inner metal layer (290) electrically connects the second upper patch (220) and the second lower patch (230) of the second patch antenna (200).
  • the second inner metal layer (290) forms a coaxial cable with the fourth feed pin (380).
  • the second inner metal layer (290) is spaced apart from the fourth feed pin (380) and is not electrically connected to the fourth feed pin (380).
  • the second inner metal layer (290) eliminates parasitic resonance caused by coupling between the fourth feed pin (380) and the second patch antenna (200). Accordingly, the stacked patch antenna can prevent isolation degradation due to parasitic resonance.
  • the first feed pin (320) is inserted through a through hole formed as the first patch antenna (100) and the second patch antenna (200) are stacked.
  • the first feed pin (320) is inserted through a first through hole (140) of the first patch antenna (100) and a fifth through hole (240) of the second patch antenna (200).
  • the second feed pin (340) is inserted through a through hole formed as the first patch antenna (100) and the second patch antenna (200) are stacked.
  • the second feed pin (340) is inserted through a second through hole (150) of the first patch antenna (100) and a sixth through hole (250) of the second patch antenna (200).
  • the third feed pin (360) is inserted through a through hole formed as the first patch antenna (100) and the second patch antenna (200) are stacked.
  • the third feed pin (360) is inserted through a third through hole (160) of the first patch antenna (100) and a seventh through hole (260) of the second patch antenna (200).
  • the fourth feed pin (380) is inserted through a through hole formed as the first patch antenna (100) and the second patch antenna (200) are stacked.
  • the fourth feed pin (380) is inserted through the fourth through hole (170) of the first patch antenna (100) and the eighth through hole (270) of the second patch antenna (200).
  • the first feed pin (320) and the second feed pin (340) are directly connected to the first upper patch (120) of the first patch antenna (100). Accordingly, the first upper patch (120) fed by the first feed pin (320) and the second feed pin (340) operates as a radiator that transmits and receives a first frequency signal, which is a signal of approximately 1.5 GHz to 1.6 GHz band (e.g., GNSS L1 RHCP).
  • a first frequency signal which is a signal of approximately 1.5 GHz to 1.6 GHz band (e.g., GNSS L1 RHCP).
  • the first feed pin (320) and the second feed pin (340) are indirectly connected to the second upper patch (220) of the second patch antenna (200).
  • the first feed pin (320) and the second feed pin (340) are indirectly connected to the second upper patch (220) through coupling (EM coupling (Electronic and Magnetic coupling)) in region A of FIG. 2.
  • EM coupling Electro and Magnetic coupling
  • the second upper patch (220) fed by the first feed pin (320) and the second feed pin (340) operates as a radiator that transmits and receives a second frequency signal, which is a signal of approximately 1.2 GHz band (e.g., GNSS L5 RHCP).
  • the third feed pin (360) and the fourth feed pin (380) are directly connected to the first upper patch (120) of the first patch antenna (100).
  • the third feed pin (360) is isolated from the second upper patch (220) by the first inner metal layer (280) electrically connecting the second upper patch (220) and the second lower patch (230) of the second patch antenna (200) and the second inner metal layer (290) electrically connecting the second upper patch (220) and the second lower patch (230) of the second patch antenna (200).
  • the first upper patch (120) powered by the first feed pin (320) and the second feed pin (340) operates as a radiator that transmits and receives a third frequency signal, which is a signal in the band of approximately 1.5 GHz to 1.6 GHz (e.g., Global star 1.6 GHz LHCP, Thuraya 1.5 GHz ⁇ 1.6 GHz LHCP).
  • a third frequency signal which is a signal in the band of approximately 1.5 GHz to 1.6 GHz (e.g., Global star 1.6 GHz LHCP, Thuraya 1.5 GHz ⁇ 1.6 GHz LHCP).
  • the stacked patch antenna may be configured to further include a first hybrid coupler (420) and a second hybrid coupler (440).
  • the first hybrid coupler (420) includes a first input terminal connected to the first power supply pin (320), a second input terminal connected to the second power supply pin (340), a first output terminal connected to a signal processing element that processes a first frequency signal and a second frequency signal, and a second output terminal connected to ground. At this time, a resistance of approximately 50 ohms is connected between the ground and the second output terminal. The first output terminal outputs the first frequency signal and the second frequency signal to the signal processing element.
  • the second hybrid coupler (440) includes a first input terminal connected to the third feed pin (360), a second input terminal connected to the fourth feed pin (380), a first output terminal connected to ground, and a second output terminal connected to a signal processing element that processes a third frequency signal. At this time, a resistance of approximately 50 ohms is connected between the ground and the first output terminal. The second output terminal outputs the third frequency signal to the signal processing element.
  • the stacked patch antenna may be configured such that a space (S) is formed between at least one of the first feed pin (320) and the second feed pin (340) and the first upper patch (120), such that at least one of the first feed pin (320) and the second feed pin (340) is spaced apart from the first upper patch (120). Accordingly, the first upper patch (120) is electrically disconnected from at least one of the first feed pin (320) and the second feed pin (340), thereby adjusting the phase of the stacked patch antenna module to improve isolation.
  • a stacked patch antenna has a space (S) formed between a first feed pin (320) and a first upper patch (120).
  • a first-second through hole (140b), a second-second through hole (150b), a third-second through hole (160b), and a fourth-second through hole (170b) are formed in the first upper patch (120), and the first-second through hole (140b) is formed to have a larger area than the second-second through hole (150b), the third-second through hole (160b), and the fourth-second through hole (170b).
  • the first-second through hole (140b) is formed to have a larger area than the first feed pin (320, i.e., the head of the first feed pin (320)). Accordingly, a gap space (S) is formed between the first feed pin (320) and the first upper patch (120).
  • a stacked patch antenna has a space (S) formed between a second feed pin (340) and a first upper patch (120).
  • a first-second through hole (140b), a second-second through hole (150b), a third-second through hole (160b), and a fourth-second through hole (170b) are formed in the first upper patch (120), and the second-second through hole (150b) is formed to have a larger area than the first-second through hole (140b), the third-second through hole (160b), and the fourth-second through hole (170b).
  • the second-second through hole (150b) is formed to have a larger area than the second feed pin (340, i.e., the head of the second feed pin (340)). Accordingly, a gap space (S) is formed between the second feed pin (340) and the first upper patch (120).
  • a stacked patch antenna has a space (S) formed between a first feed pin (320) and a first upper patch (120) and between a second feed pin (340) and the first upper patch (120).
  • a first-second through hole (140b), a second-second through hole (150b), a third-second through hole (160b), and a fourth-second through hole (170b) are formed in the first upper patch (120), and the first-second through hole (140b) and the second-second through hole (150b) are formed to have a larger area than the third-second through hole (160b) and the fourth-second through hole (170b).
  • the first-second through hole (140b) is formed to have a wider area than the first feed pin (320, i.e., the head of the first feed pin (320)), and the second-second through hole (150b) is formed to have a wider area than the second feed pin (340, i.e., the head of the second feed pin (340)). Accordingly, a gap space (S) is formed between the first feed pin (320) and the first upper patch (120) and between the second feed pin (340) and the first upper patch (120).
  • the stacked patch antenna may further include an adhesive substrate (500) interposed between the first patch antenna (100) and the second patch antenna (200) to adhere and separate the first patch antenna (100) and the second patch antenna (200). Since the stacked patch antenna is configured by stacking the first patch antenna (100) and the second patch antenna (200), the first lower patch (130) and the second upper patch (220) may come into contact, causing interference in a frequency band where the second upper patch (220) resonates.
  • the adhesive substrate (500) prevents direct contact between the first lower patch (130) and the second upper patch (220) while adhering the first patch antenna (100) and the second patch antenna (200), thereby preventing interference from occurring in the frequency band.
  • the stacked patch antenna can also prevent frequency band interference of the second upper patch (220) by the first lower patch (130) by removing the first lower patch (130) of the first patch antenna (100).

Landscapes

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Abstract

본 개시는 제1 급전 핀 내지 제4 급전 핀이 제1 패치 안테나 및 제2 패치 안테나를 관통하도록 한 적층형 패치 안테나 모듈에 관한 기술로, 제1 급전 핀 내지 제4 급전 핀이 제1 패치 안테나 및 제2 패치 안테나를 관통하고, 하부에 적층된 제2 패치 안테나에 제1 급전 핀 내지 제4 급전 핀이 각각 관통하는 관통 홀들을 형성하고, 제3 급전 핀 및/또는 제4 급전 핀이 관통하는 관통 홀의 내벽면에 내부 금속층을 형성한다.

Description

적층형 패치 안테나 모듈
본 발명은 복수의 패치 안테나를 적층하여 복수의 주파수 대역의 신호를 송수신하는 적층형 패치 안테나 모듈에 대한 것이다.
차량용 샤크 안테나는 차량 내에 설치되는 전자기기들의 신호 수신율을 향상시키기 위해 차량의 외부에 설치된다.
최근에는 차량에 다양한 전자기기들이 실장되고 있어, 차량용 샤크 안테나에도 GNSS(예를 들면, GPS(미국), Glonass(러시아)), SDARS(Sirius, XM), Telematics, Global star, Thuraya 등의 주파수 대역의 신호를 수신하는 다수의 안테나가 내장되고 있다.
하지만, 차량용 샤크 안테나의 한정적인 실장 공간에 다수의 안테나들이 장착되면서 실장 공간이 부족한 문제점이 있다.
이에, 복수의 패치 안테나를 적층한 적층형 패치 안테나 모듈에 대해 연구가 진행되고 있다.
일례로, 적층형 패치 안테나 모듈은 제1 주파수 대역 신호를 수신하는 상부 패치 안테나 및 상부 패치 안테나의 하부에 배치되어 제2 주파수 대역 신호를 수신하는 하부 패치 안테나로 구성된다. 적층형 패치 안테나 모듈은 상부 패치 안테나의 급전을 위한 급전 핀이 하부 패치 안테나를 관통하는 구조로 형성된다. 이때, 적층형 패치 안테나 모듈은 하부 패치 안테나를 관통하는 급전 핀과 하부 패치 안테나 간의 커플링에 의해 기생 공진이 발생한다. 즉, 적층형 패치 안테나 모듈은 상부 패치 안테나에서 제1 주파수 대역 신호와 함께 제2 주파수 대역 신호가 수신되는 기생 공진이 발생한다.
또한, 적층형 패치 안테나 모듈은 기생 공진이 발생함에 따라 상부 패치 안테나 및 하부 패치 안테나 간의 격리도(Isolation)가 저하되는 문제점이 있다. 즉, 상부 패치 안테나에서 제1 주파수 대역 신호 및 제2 주 파수 대역 신호가 수신되기 때문에 상부 패치 안테나와 하부 패치 안테나 간의 격리도가 저하된다.
또한, 적층형 패치 안테나 모듈은 격리도가 저하됨에 따라 안테나 효율이 저하되는 문제점이 있다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 제1 급전 핀 내지 제4 급전 핀이 제1 패치 안테나 및 제2 패치 안테나를 관통하도록 한 적층형 패치 안테나 모듈을 제공하는 것을 목적으로 한다.
또한, 본 발명은 하부에 적층된 제2 패치 안테나에 제1 급전 핀 내지 제4 급전 핀이 각각 관통하는 관통 홀들을 형성하고, 제3 급전 핀 및/또는 제4 급전 핀이 관통하는 관통 홀의 내벽면에 내부 금속층을 형성하도록 한 적층형 패치 안테나 모듈을 제공하는 것을 다른 목적으로 한다.
또한, 본 발명은 상부에 적층된 제1 패치 안테나의 상부 패치를 제1 급전 핀 및 제2 급전 핀 중에서 적어도 하나와 이격시켜 전기적인 연결을 차단하도록 한 적층형 패치 안테나 모듈을 제공하는 것을 또 다른 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 적층형 패치 안테나 모듈은 제1 패치 안테나, 제1 패치 안테나의 하부에 배치된 제2 패치 안테나, 제1 패치 안테나 및 제2 패치 안테나를 관통하는 제1 급전 핀, 제1 급전 핀과 이격되고, 제1 패치 안테나 및 제2 패치 안테나를 관통하는 제2 급전 핀, 제1 급전 핀 및 제2 급전 핀과 이격되고, 제1 패치 안테나 및 제2 패치 안테나를 관통하는 제3 급전 핀 및 제1 급전 핀, 제2 급전 핀 및 제3 급전 핀과 이격되고, 제1 패치 안테나 및 제2 패치 안테나를 관통하는 제4 급전 핀을 포함하고, 제2 패치 안테나는 제1 급전 핀, 제2 급전 핀, 제3 급전 핀 및 제4 급전 핀이 각각 관통하는 복수의 비아 홀들이 형성되고, 복수의 비아 홀들 중에서 적어도 하나의 비아 홀의 내벽면에는 내부 금속층이 형성된다.
제1 패치 안테나에는 제1 급전 핀이 관통하는 제1 관통 홀, 제1 관통 홀과 이격되고, 제2 급전 핀이 관통하는 제2 관통 홀, 제1 관통 홀 및 제2 관통 홀과 이격되고, 제3 급전 핀이 관통하는 제3 관통 홀 및 제1 관통 홀, 제2 관통 홀 및 제3 관통 홀과 이격되고, 제4 급전 핀이 관통하는 제4 관통 홀이 형성된다. 이때, 제1 관통 홀 및 제3 관통 홀을 연결한 가상 직선 및 제2 관통 홀 및 제4 관통 홀을 연결한 가상 직선은 직교할 수 있다.
제2 패치 안테나에는 제1 관통 홀을 관통한 제1 급전 핀이 관통하는 제5 관통 홀, 제5 관통 홀과 이격되고, 제2 관통 홀을 관통한 제2 급전 핀이 관통하는 제6 관통 홀, 제5 관통 홀 및 제6 관통 홀과 이격되고, 제3 관통 홀을 관통한 제3 급전 핀이 관통하는 제7 관통 홀 및 제5 관통 홀, 제6 관통 홀 및 제7 관통 홀과 이격되고, 제4 관통 홀을 관통한 제4 급전 핀이 관통하는 제8 관통 홀이 형성될 수 있다.
제2 패치 안테나는 제7 관통 홀의 내벽면에 배치되어 제2 패치 안테나의 상부 패치 및 하부 패치와 연결되고, 제3 급전 핀과 이격된 제1 내부 금속층 및 제8 관통 홀의 내벽면에 배치되어 제2 패치 안테나의 상부 패치 및 하부 패치와 연결되고, 제4 급전 핀과 이격된 제2 내부 금속층을 포함할 수 있다.
제1 패치 안테나는 제1 급전 핀이 관통하는 제1-1 관통 홀, 제2 급전 핀이 관통하는 제2-1 관통 홀, 제3 급전 핀이 관통하는 제3-1 관통 홀 및 제4 급전 핀이 관통하는 제4-1 관통 홀이 형성된 제1 베이스 기재, 제1 베이스 기재의 상면에 배치되고, 제1 급전 핀이 관통하는 제1-2 관통 홀, 제2 급전 핀이 관통하는 제2-2 관통 홀, 제3 급전 핀이 관통하는 제3-2 관통 홀 및 제4 급전 핀이 관통하는 제4-2 관통 홀이 형성된 제1 상부 패치 및 제1 베이스 기재의 하면에 배치되고, 제1 급전 핀이 관통하는 제1-3 관통 홀, 제2 급전 핀이 관통하는 제2-3 관통 홀, 제3 급전 핀이 관통하는 제3-3 관통 홀 및 제4 급전 핀이 관통하는 제4-3 관통 홀이 형성된 제1 하부 패치를 포함할 수 있다. 이때, 제1-1 관통 홀, 제1-2 관통 홀 및 제1-3 관통 홀은 중첩되어 제1 급전 핀이 관통하는 제1 관통 홀을 형성하고, 제2-1 관통 홀, 제2-2 관통 홀 및 제2-3 관통 홀은 중첩되어 제2 급전 핀이 관통하는 제2 관통 홀을 형성하고, 제3-1 관통 홀, 제3-2 관통 홀 및 제3-3 관통 홀은 중첩되어 제3 급전 핀이 관통하는 제3 관통 홀을 형성하고, 제4-1 관통 홀, 제4-2 관통 홀 및 제4-3 관통 홀은 중첩되어 제4 급전 핀이 관통하는 제4 관통 홀을 형성할 수 있다.
제1 급전 핀 및 제2 급전 핀 중에서 적어도 하나의 급전 핀은 제1 상부 패치와 이격되어 이격 공간을 형성하고, 이격 공간에 의해 제1 상부 패치와 전기적인 연결되지 않을 수 있다.
제2 패치 안테나는 제1 급전 핀이 관통하는 제5-1 관통 홀, 제2 급전 핀이 관통하는 제6-1 관통 홀, 제3 급전 핀이 관통하는 제7-1 관통 홀 및 제4 급전 핀이 관통하는 제8-1 관통 홀이 형성된 제2 베이스 기재, 제2 베이스 기재의 상면에 배치되고, 제1 급전 핀이 관통하는 제5-2 관통 홀, 제2 급전 핀이 관통하는 제6-2 관통 홀, 제3 급전 핀이 관통하는 제7-2 관통 홀 및 제4 급전 핀이 관통하는 제8-2 관통 홀이 형성된 제2 상부 패치 및 제2 베이스 기재의 하면에 배치되고, 제1 급전 핀이 관통하는 제5-3 관통 홀, 제2 급전 핀이 관통하는 제6-3 관통 홀, 제3 급전 핀이 관통하는 제7-3 관통 홀 및 제4 급전 핀이 관통하는 제8-3 관통 홀이 형성된 제2 하부 패치를 포함할 수 있다. 이때, 제5-1 관통 홀, 제5-2 관통 홀 및 제5-3 관통 홀은 중첩되어 제1 패치 안테나의 제1 관통 홀을 관통한 제1 급전 핀이 관통하는 제5 관통 홀을 형성하고, 제6-1 관통 홀, 제6-2 관통 홀 및 제6-3 관통 홀은 중첩되어 제1 패치 안테나의 제2 관통 홀을 관통한 제2 급전 핀이 관통하는 제6 관통 홀을 형성하고, 제7-1 관통 홀, 제7-2 관통 홀 및 제7-3 관통 홀은 중첩되어 제1 패치 안테나의 제3 관통 홀을 관통한 제3 급전 핀이 관통하는 제7 관통 홀을 형성하고, 제8-1 관통 홀, 제8-2 관통 홀 및 제8-3 관통 홀은 중첩되어 제1 패치 안테나의 제4 관통 홀을 관통한 제4 급전 핀이 관통하는 제8 관통 홀을 형성할 수 있다.
제2 패치 안테나는 제7-1 관통 홀의 내벽면에 배치된 제1-1 내부 금속층, 제7-2 관통 홀의 내벽면에 배치된 제1-2 내부 금속층 및 제7-3 관통 홀의 내벽면에 배치된 제1-3 내부 금속층을 포함하고, 제1-1 내부 금속층, 제1-2 내부 금속층 및 제1-3 내부 금속층은 제2 상부 패치 및 제2 하부 패치를 연결하는 제1 내부 금속층을 구성할 수 있다.
제2 패치 안테나는 제8-1 관통 홀의 내벽면에 배치된 제2-1 내부 금속층, 제8-2 관통 홀의 내벽면에 배치된 제2-2 내부 금속층 및 제8-3 관통 홀의 내벽면에 배치된 제2-3 내부 금속층을 포함하고, 제2-1 내부 금속층, 제2-2 내부 금속층 및 제2-3 내부 금속층은 제2 상부 패치 및 제2 하부 패치를 연결하는 제2 내부 금속층을 구성할 수 있다.
제2 상부 패치는 제5-2 관통 홀을 관통하는 제1 급전 핀 및 제6-2 관통 홀을 관통하는 제2 급전 핀과 이격되어 제1 급전 핀 및 제2 급전 핀과 전자기적 커플링을 통해 연결될 수 있다.
본 발명의 실시 예에 따른 적층형 패치 안테나 모듈은 제1 급전 핀 및 제2 급전 핀과 연결되고, 제1 주파수 신호 및 제2 주파수 신호를 출력하는 제1 하이브리드 커플러 및 제3 급전 핀 및 제4 급전 핀과 연결되고, 제3 주파수 신호를 출력하는 제2 하이브리드 커플러를 더 포함할 수 있다.
제1 하이브리드 커플러는 제1 급전 핀과 연결된 제1 입력단, 제2 급전 핀과 연결된 제2 입력단, 제1 주파수 신호 및 제2 주파수 신호를 처리하는 신호 처리 소자와 연결된 제1 출력단 및 저항과 연결된 제2 출력단을 포함할 수 있다.
제2 하이브리드 커플러는 제3 급전 핀과 연결된 제1 입력단, 제4 급전 핀과 연결된 제2 입력단, 저항과 연결된 제1 출력단 및 제3 주파수 신호를 처리하는 신호 처리 소자와 연결된 제2 출력단을 포함할 수 있다.
본 발명에 의하면, 적층형 패치 안테나 모듈은 제1 패치 안테나의 하부에 제2 패치 안테나가 배치되고, 제2 패치 안테나에 형성된 관통 홀 중에서 제3 급전 핀 및 제4 급전 핀이 관통하는 관통 홀에 금속층을 형성함으로써, 제3 급전 핀 및 제4 급전 핀과 제2 패치 안테나 사이의 커플링에 의해 발생하는 기생 공진을 제거하여 적층형 패치 안테나 모듈의 격리도(Isolation)를 확보할 수 있는 효과가 있다.
또한, 적층형 패치 안테나 모듈은 제1 패치 안테나의 상부 패치와 제1 급전 핀 및 제2 급전 핀 중에서 적어도 하나의 급전 핀 사이에 이격 공간을 형성함으로써, 제1 급전 핀 및 제2 급전 핀 중에서 적어도 하나와 상부 패치 사이의 전기적인 연결을 차단하여 패치 안테나의 위상(Phase)을 조절할 수 있는 효과가 있다.
또한, 적층형 패치 안테나 모듈은 제1 패치 안테나의 상부 패치와 제1 급전 핀 및 제2 급전 핀 중에서 적어도 하나의 급전 핀 사이에 이격 공간을 형성함으로써, 패치 안테나의 위상을 조절하여 패치 안테나의 격리도(Isolation)를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 적층형 패치 안테나 모듈을 설명하기 위한 도면.
도 2는 본 발명의 실시 예에 따른 적층형 패치 안테나 모듈을 설명하기 위한 단면도.
도 3은 도 1 및 도 2에 도시된 제1 패치 안테나를 설명하기 위한 분해사시도.
도 4는 도 3의 제1 패치 안테나에 형성된 관통 홀들의 위치 관계를 설명하기 위한 도면.
도 5는 도 1 및 도 2에 도시된 제2 패치 안테나를 설명하기 위한 분해사시도.
도 6은 도 5의 제2 패치 안테나에 형성된 관통 홀들의 위치 관계를 설명하기 위한 도면.
도 7 내지 도 15는 본 발명의 실시 예에 따른 적층형 패치 안테나 모듈의 변형 예를 설명하기 위한 도면.
도 8 내지 도 13은 본 발명의 실시 예에 따른 적층형 패치 안테나 모듈의 격리도 향상을 위한 변형 구조를 설명하기 위한 도면.
도 14 및 도 15는 본 발명의 실시 예에 따른 적층형 패치 안테나 모듈의 주파수 간섭을 최소화하기 위한 변형 구조를 설명하기 위한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드　　또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는　　"직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 적층형 패치 안테나 모듈은 제1 패치 안테나(100), 제2 패치 안테나(200), 제1 급전 핀(320), 제2 급전 핀(340), 제3 급전 핀(360) 및 제4 급전 핀(380)을 포함하여 구성된다. 이때, 제1 패치 안테나(100)는 제2 패치 안테나(200)의 상부에 배치된다. 제1 급전 핀(320) 내지 제4 급전 핀(380)은 제1 패치 안테나(100), 제2 패치 안테나(200)를 관통하도록 구성되며, 소정 각도로 틀어져 배치된다.
도 3을 참조하면, 제1 패치 안테나(100)는 제1 베이스 기재(110), 제1 상부 패치(120), 제1 하부 패치(130)가 적층된 적층체로 구성된다.
제1 베이스 기재(110)는 유전체로 구성된다. 제1 베이스 기재(110)는 고유전율 및 낮은 열팽창 계수 등의 특성을 갖는 세라믹 재질의 유전체 기판인 것을 일례로 한다.
제1 베이스 기재(110)는 자성체로 구성될 수도 있다. 제1 베이스 기재(110)는 페라이트 등의 자성체로 구성된 자성체 기판인 것을 일례로 한다.
제1 베이스 기재(110)에는 제1 급전 핀(320)이 관통하는 제1-1 관통 홀(140a), 제2 급전 핀(340)이 관통하는 제2-1 관통 홀(150a), 제3 급전 핀(360)이 관통하는 제3-1 관통 홀(160a) 및 제4 급전 핀(380)이 관통하는 제4-1 관통 홀(170a)이 형성된다.
제1-1 관통 홀(140a), 제2-1 관통 홀(150a), 제3-1 관통 홀(160a) 및 제4-1 관통 홀(170a)은 제1 베이스 기재(110)를 구성하는 유전체 기판 또는 자성체 기판을 수직으로 관통하도록 형성된다. 제1-1 관통 홀(140a), 제2-1 관통 홀(150a), 제3-1 관통 홀(160a) 및 제4-1 관통 홀(170a)은 설정 각도를 이루도록 형성된다.
제1-1 관통 홀(140a), 제2-1 관통 홀(150a), 제3-1 관통 홀(160a) 및 제4-1 관통 홀(170a)은 대략 90도 정도의 각도를 이루도록 형성되는 것을 일례로 한다. 이때, 제1-1 관통 홀(140a)과 제3-1 관통 홀(160a)을 연결하는 가상 직선과 제2-1 관통 홀(150a)과 제4-1 관통 홀(170a)을 연결하는 가상 직선을 직교한다. 두 가상 직선의 교차점은 제1 베이스 기재(110)의 중심점에 중첩될 수 있다.
제1 상부 패치(120)는 제1 베이스 기재(110)의 상면에 배치된다. 제1 상부 패치(120)는 구리, 알루미늄, 금, 은 등과 같이 전기 전도도가 높은 도전성 재질의 박판으로 구성된다. 제1 상부 패치(120)는 사각형, 삼각형, 팔각형 등과 같이 다양한 형상으로 형성될 수 있다.
제1 상부 패치(120)에는 제1 급전 핀(320)이 관통하는 제1-2 관통 홀(140b), 제2 급전 핀(340)이 관통하는 제2-2 관통 홀(150b), 제3 급전 핀(360)이 관통하는 제3-2 관통 홀(160b) 및 제4 급전 핀(380)이 관통하는 제4-2 관통 홀(170b)이 형성된다.
제1-2 관통 홀(140b), 제2-2 관통 홀(150b), 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)은 제1 상부 패치(120)를 수직으로 관통하도록 형성된다. 제1-2 관통 홀(140b), 제2-2 관통 홀(150b), 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)은 설정 각도를 이루도록 형성된다.
제1 상부 패치(120)가 제1 베이스 기재(110)의 상면에 배치(적층)됨에 따라, 제1 상부 패치(120)에 형성된 관통 홀들은 제1 베이스 기재(110)에 형성된 관통 홀들과 중첩된다. 제1-2 관통 홀(140b)은 제1 베이스 기재(110)의 제1-1 관통 홀(140a)과 중첩되고, 제2-2 관통 홀(150b)은 제1 베이스 기재(110)의 제2-1 관통 홀(150a)과 중첩되고, 제3-2 관통 홀(160b)은 제1 베이스 기재(110)의 제3-1 관통 홀(160a)과 중첩되고, 제4-2 관통 홀(170b)은 제1 베이스 기재(110)의 제4-1 관통 홀(170a)과 중첩된다.
제1-2 관통 홀(140b), 제2-2 관통 홀(150b), 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)은 대략 90도 정도의 각도를 이루도록 형성되는 것을 일례로 한다. 이때, 제1-2 관통 홀(140b)과 제3-2 관통 홀(160b)을 연결하는 가상 직선과 제2-2 관통 홀(150b)과 제4-2 관통 홀(170b)을 연결하는 가상 직선을 직교한다. 두 가상 직선의 교차점은 제1 상부 패치(120)의 중심점에 중첩될 수 있다.
제1 하부 패치(130)는 제1 베이스 기재(110)의 하면에 배치된다. 제1 하부 패치(130)는 구리, 알루미늄, 금, 은 등과 같이 전기 전도도가 높은 도전성 재질의 박판으로 구성된다. 제1 하부 패치(130)는 사각형, 삼각형, 팔각형 등과 같이 다양한 형상으로 형성될 수 있다.
제1 하부 패치(130)에는 제1 급전 핀(320)이 관통하는 제1-3 관통 홀(140c), 제2 급전 핀(340)이 관통하는 제2-3 관통 홀(150c), 제3 급전 핀(360)이 관통하는 제3-3 관통 홀(160c) 및 제4 급전 핀(380)이 관통하는 제4-3 관통 홀(170c)이 형성된다.
제1-3 관통 홀(140c), 제2-3 관통 홀(150c), 제3-3 관통 홀(160c) 및 제4-3 관통 홀(170c)은 제1 하부 패치(130)를 수직으로 관통하도록 형성된다. 제1-3 관통 홀(140c), 제2-3 관통 홀(150c), 제3-3 관통 홀(160c) 및 제4-3 관통 홀(170c)은 설정 각도를 이루도록 형성된다.
제1 하부 패치(130)가 제1 베이스 기재(110)의 하면에 배치(적층)됨에 따라, 제1 하부 패치(130)에 형성된 관통 홀들은 제1 베이스 기재(110) 및 제1 상부 패치(120)에 형성된 관통 홀들과 중첩된다.
제1-3 관통 홀(140c)은 제1 베이스 기재(110)의 제1-1 관통 홀(140a) 및 제1 상부 패치(120)의 제1-2 관통 홀(140b)과 중첩되고, 제2-3 관통 홀(150c)은 제1 베이스 기재(110)의 제2-1 관통 홀(150a) 및 제1 상부 패치(120)의 제2-2 관통 홀(150b)과 중첩되고, 제3-3 관통 홀(160c)은 제1 베이스 기재(110)의 제3-1 관통 홀(160a) 및 제1 상부 패치(120)의 제3-2 관통 홀(160b)과 중첩되고, 제4-3 관통 홀(170c)은 제1 베이스 기재(110)의 제4-1 관통 홀(170a) 및 제1 상부 패치(120)의 제4-2 관통 홀(170b)과 중첩된다.
제1-3 관통 홀(140c), 제2-3 관통 홀(150c), 제3-3 관통 홀(160c) 및 제4-3 관통 홀(170c)은 대략 90도 정도의 각도를 이루도록 형성되는 것을 일례로 한다. 이때, 제1-3 관통 홀(140c)과 제3-3 관통 홀(160c)을 연결하는 가상 직선과 제2-3 관통 홀(150c)과 제4-3 관통 홀(170c)을 연결하는 가상 직선을 직교한다. 두 가상 직선의 교차점은 제1 하부 패치(130)의 중심점에 중첩될 수 있다.
이를 통해, 제1-1 관통 홀(140a), 제1-2 관통 홀(140b) 및 제1-3 관통 홀(140c)은 제1 급전 핀(320)이 관통하는 제1 관통 홀(140)을 형성한다. 제2-1 관통 홀(150a), 제2-2 관통 홀(150b) 및 제2-3 관통 홀(150c)은 제2 급전 핀(340)이 관통하는 제2 관통 홀(150)을 형성한다. 제3-1 관통 홀(160a), 제3-2 관통 홀(160b) 및 제3-3 관통 홀(160c)은 제3 급전 핀(360)이 관통하는 제3 관통 홀(160)을 형성한다. 제4-1 관통 홀(170a), 제4-2 관통 홀(170b) 및 제4-3 관통 홀(170c)은 제4 급전 핀(380)이 관통하는 제3 관통 홀(160)을 형성한다.
도 4를 참조하면, 제1 패치 안테나(100)에 형성된 제1 관통 홀(140) 내지 제4 관통 홀(170)을 서로 90도 정도의 사이각을 형성하도록 배치된다. 제1 관통 홀(140) 및 제3 관통 홀(160)을 연결하는 가상 직선과 제2 관통 홀(150) 및 제4 관통 홀(170)을 연결하는 가상 직선은 직교한다. 두 가상 직선의 교차점은 제1 패치 안테나(100)의 중심점을 수직으로 관통하는 가상 직선 상에 위치한다.
도 5를 참조하면, 제2 패치 안테나(200)는 제2 베이스 기재(210), 제2 상부 패치(220), 제2 하부 패치(230)가 적층된 적층체로 구성된다. 제2 패치 안테나(200)는 제2 상부 패치(220) 및 제2 하부 패치(230)는 연결하는 제1 내부 금속층(280) 및 제2 내부 금속층(290)을 포함하여 구성된다.
제2 베이스 기재(210)는 유전체로 구성된다. 제2 베이스 기재(210)는 고유전율 및 낮은 열팽창 계수 등의 특성을 갖는 세라믹 재질의 유전체 기판인 것을 일례로 한다.
제2 베이스 기재(210)는 자성체로 구성될 수도 있다. 제2 베이스 기재(210)는 페라이트 등의 자성체로 구성된 자성체 기판인 것을 일례로 한다.
제2 베이스 기재(210)에는 제1 급전 핀(320)이 관통하는 제5-1 관통 홀(240a), 제2 급전 핀(340)이 관통하는 제6-1 관통 홀(250a), 제3 급전 핀(360)이 관통하는 제7-1 관통 홀(260a) 및 제4 급전 핀(380)이 관통하는 제8-1 관통 홀(270a)이 형성된다.
제5-1 관통 홀(240a), 제6-1 관통 홀(250a), 제7-1 관통 홀(260a) 및 제8-1 관통 홀(270a)은 제2 베이스 기재(210)를 구성하는 유전체 기판 또는 자성체 기판을 수직으로 관통하도록 형성된다. 제5-1 관통 홀(240a), 제6-1 관통 홀(250a), 제7-1 관통 홀(260a) 및 제8-1 관통 홀(270a)은 설정 각도를 이루도록 형성된다.
제5-1 관통 홀(240a), 제6-1 관통 홀(250a), 제7-1 관통 홀(260a) 및 제8-1 관통 홀(270a)은 대략 90도 정도의 각도를 이루도록 형성되는 것을 일례로 한다. 이때, 제5-1 관통 홀(240a)과 제7-1 관통 홀(260a)을 연결하는 가상 직선과 제6-1 관통 홀(250a)과 제8-1 관통 홀(270a)을 연결하는 가상 직선을 직교한다. 두 가상 직선의 교차점은 제2 베이스 기재(210)의 중심점에 중첩될 수 있다.
제2 상부 패치(220)는 제2 베이스 기재(210)의 상면에 배치된다. 제2 상부 패치(220)는 구리, 알루미늄, 금, 은 등과 같이 전기 전도도가 높은 도전성 재질의 박판으로 구성된다. 제2 상부 패치(220)는 사각형, 삼각형, 팔각형 등과 같이 다양한 형상으로 형성될 수 있다.
제2 상부 패치(220)에는 제1 급전 핀(320)이 관통하는 제5-2 관통 홀(240b), 제2 급전 핀(340)이 관통하는 제6-2 관통 홀(250b), 제3 급전 핀(360)이 관통하는 제7-2 관통 홀(260b) 및 제4 급전 핀(380)이 관통하는 제8-2 관통 홀(270b)이 형성된다.
제5-2 관통 홀(240b), 제6-2 관통 홀(250b), 제7-2 관통 홀(260b) 및 제8-2 관통 홀(270b)은 제2 상부 패치(220)를 수직으로 관통하도록 형성된다. 제5-2 관통 홀(240b), 제6-2 관통 홀(250b), 제7-2 관통 홀(260b) 및 제8-2 관통 홀(270b)은 설정 각도를 이루도록 형성된다.
제2 상부 패치(220)가 제2 베이스 기재(210)의 상면에 배치(적층)됨에 따라, 제2 상부 패치(220)에 형성된 관통 홀들은 제2 베이스 기재(210)에 형성된 관통 홀들과 중첩된다. 제5-2 관통 홀(240b)은 제2 베이스 기재(210)의 제5-1 관통 홀(240a)과 중첩되고, 제6-2 관통 홀(250b)은 제2 베이스 기재(210)의 제6-1 관통 홀(250a)과 중첩되고, 제7-2 관통 홀(260b)은 제2 베이스 기재(210)의 제7-1 관통 홀(260a)과 중첩되고, 제8-2 관통 홀(270b)은 제2 베이스 기재(210)의 제8-1 관통 홀(270a)과 중첩된다.
제5-2 관통 홀(240b), 제6-2 관통 홀(250b), 제7-2 관통 홀(260b) 및 제8-2 관통 홀(270b)은 대략 90도 정도의 각도를 이루도록 형성되는 것을 일례로 한다. 이때, 제5-2 관통 홀(240b)과 제7-2 관통 홀(260b)을 연결하는 가상 직선과 제6-2 관통 홀(250b)과 제8-2 관통 홀(270b)을 연결하는 가상 직선을 직교한다. 두 가상 직선의 교차점은 제2 상부 패치(220)의 중심점에 중첩될 수 있다.
제2 하부 패치(230)는 제2 베이스 기재(210)의 하면에 배치된다. 제2 하부 패치(230)는 구리, 알루미늄, 금, 은 등과 같이 전기 전도도가 높은 도전성 재질의 박판으로 구성된다. 제2 하부 패치(230)는 사각형, 삼각형, 팔각형 등과 같이 다양한 형상으로 형성될 수 있다.
제2 하부 패치(230)에는 제1 급전 핀(320)이 관통하는 제5-3 관통 홀(240c), 제2 급전 핀(340)이 관통하는 제6-3 관통 홀(250c), 제3 급전 핀(360)이 관통하는 제7-3 관통 홀(260c) 및 제4 급전 핀(380)이 관통하는 제8-3 관통 홀(270c)이 형성된다.
제5-3 관통 홀(240c), 제6-3 관통 홀(250c), 제7-3 관통 홀(260c) 및 제8-3 관통 홀(270c)은 제2 하부 패치(230)를 수직으로 관통하도록 형성된다. 제5-3 관통 홀(240c), 제6-3 관통 홀(250c), 제7-3 관통 홀(260c) 및 제8-3 관통 홀(270c)은 설정 각도를 이루도록 형성된다.
제2 하부 패치(230)가 제2 베이스 기재(210)의 하면에 배치(적층)됨에 따라, 제2 하부 패치(230)에 형성된 관통 홀들은 제2 베이스 기재(210) 및 제2 상부 패치(220)에 형성된 관통 홀들과 중첩된다.
제5-3 관통 홀(240c)은 제2 베이스 기재(210)의 제5-1 관통 홀(240a) 및 제2 상부 패치(220)의 제5-2 관통 홀(240b)과 중첩되고, 제6-3 관통 홀(250c)은 제2 베이스 기재(210)의 제6-1 관통 홀(250a) 및 제2 상부 패치(220)의 제6-2 관통 홀(250b)과 중첩되고, 제7-3 관통 홀(260c)은 제2 베이스 기재(210)의 제7-1 관통 홀(260a) 및 제2 상부 패치(220)의 제7-2 관통 홀(260b)과 중첩되고, 제8-3 관통 홀(270c)은 제2 베이스 기재(210)의 제8-1 관통 홀(270a) 및 제2 상부 패치(220)의 제8-2 관통 홀(270b)과 중첩된다.
제5-3 관통 홀(240c), 제6-3 관통 홀(250c), 제7-3 관통 홀(260c) 및 제8-3 관통 홀(270c)은 대략 90도 정도의 각도를 이루도록 형성되는 것을 일례로 한다. 이때, 제5-3 관통 홀(240c)과 제7-3 관통 홀(260c)을 연결하는 가상 직선과 제6-3 관통 홀(250c)과 제8-3 관통 홀(270c)을 연결하는 가상 직선은 직교한다. 두 가상 직선의 교차점은 제2 하부 패치(230)의 중심점에 중첩될 수 있다.
이를 통해, 제5-1 관통 홀(240a), 제5-2 관통 홀(240b) 및 제5-3 관통 홀(240c)은 제1 급전 핀(320)이 관통하는 제5 관통 홀(240)을 형성한다. 제6-1 관통 홀(250a), 제6-2 관통 홀(250b) 및 제6-3 관통 홀(250c)은 제2 급전 핀(340)이 관통하는 제6 관통 홀(250)을 형성한다. 제7-1 관통 홀(260a), 제7-2 관통 홀(260b) 및 제7-3 관통 홀(260c)은 제3 급전 핀(360)이 관통하는 제7 관통 홀(260)을 형성한다. 제8-1 관통 홀(270a), 제8-2 관통 홀(270b) 및 제8-3 관통 홀(270c)은 제4 급전 핀(380)이 관통하는 제8 관통 홀(270)을 형성한다.
제2 패치 안테나(200)가 제1 패치 안테나(100)의 하부에 배치(적층)됨에 따라, 제5 관통 홀(240)은 제1 관통 홀(140)과 중첩되어 제1 급전 핀(320)이 관통하는 관통 홀을 형성한다. 제6 관통 홀(250)은 제2 관통 홀(150)과 중첩되어 제2 급전 핀(340)이 관통하는 관통 홀을 형성한다. 제7 관통 홀(260)은 제3 관통 홀(160)과 중첩되어 제3 급전 핀(360)이 관통하는 관통 홀을 형성한다. 제8 관통 홀(270)은 제4 관통 홀(170)과 중첩되어 제4 급전 핀(380)이 관통하는 관통 홀을 형성한다.
도 6을 참조하면, 제2 패치 안테나(200)에 형성된 제1 관통 홀(140) 내지 제4 관통 홀(170)을 서로 90도 정도의 사이각을 형성하도록 배치된다. 제1 관통 홀(140) 및 제3 관통 홀(160)을 연결하는 가상 직선과 제2 관통 홀(150) 및 제4 관통 홀(170)을 연결하는 가상 직선은 직교한다. 두 가상 직선의 교차점은 제1 패치 안테나(100)의 중심점을 수직으로 관통하는 가상 직선 상에 위치한다.
제1 내부 금속층(280)은 제7 관통 홀(260)에 배치되어 제2 상부 패치(220) 및 제2 하부 패치(230)를 연결한다. 제1 내부 금속층(280)은 제7 관통 홀(260)을 형성하는 제7-1 관통 홀(260a)의 내벽면에 배치된 제1-1 내부 금속층(280a), 제7-2 관통 홀(260b)의 내벽면에 배치된 제1-2 내부 금속층(280b) 및 제7-3 관통 홀(260c)의 내벽면에 배치된 제1-3 내부 금속층(280c)을 포함할 수 있다 (도 5 참조). 여기서, 제1 내부 금속층(280)을 용이하게 설명하기 위해서 제1-1 내부 금속층(280a) 내지 제1-3 내부 금속층(280c)이 각각 분리 형성된 것으로 도시하였으나, 이에 한정되지 않고 제1 패치 안테나(100)의 관통 홀의 내벽면을 도금하여 일체로 형성될 수 있다.
제1 내부 금속층(280)은 구리, 알루미늄, 금, 은 중 선택된 하나의 재질로 형성된다. 물론, 제1 내부 금속층(280)은 구리, 알루미늄, 금, 은 중 선택된 하나의 재질을 포함하는 합금으로 형성될 수도 있다.
제1 내부 금속층(280)은 제2 패치 안테나(200)의 제2 상부 패치(220)와 제2 하부 패치(230)를 전기적으로 연결한다. 제1 내부 금속층(280)은 제3 급전 핀(360)과 동축케이블을 구성한다. 제1 내부 금속층(280)은 제3 급전 핀(360)과 이격되며, 제3 급전 핀(360)과 전기적으로 연결되지 않는다. 이를 통해, 제1 내부 금속층(280)은 제3 급전 핀(360)과 제2 패치 안테나(200) 간의 커플링에 의해 발생하는 기생 공진을 제거한다. 이에, 적층형 패치 안테나는 기생 공진에 의한 격리도(Isolation) 저하를 방지할 수 있다.
제2 내부 금속층(290)은 제8 관통 홀(270)에 배치되어 제2 상부 패치(220) 및 제2 하부 패치(230)를 연결한다. 제2 내부 금속층(290)은 제8 관통 홀(270)을 형성하는 제8-1 관통 홀(270a)의 내벽면에 배치된 제2-1 내부 금속층(290a), 제8-2 관통 홀(270b)의 내벽면에 배치된 제2-2 내부 금속층(290b) 및 제8-3 관통 홀(270c)의 내벽면에 배치된 제2-1 내부 금속층(290a)을 포함할 수 있다 (도 5 참조). 여기서, 제2 내부 금속층(290)을 용이하게 설명하기 위해서 제2-1 내부 금속층(290a) 내지 제2-3 내부 금속층(290c)이 각각 분리 형성된 것으로 도시하였으나, 이에 한정되지 않고 제2 패치 안테나(200)의 관통 홀의 내벽면을 도금하여 제2 내부 금속층(290)을 일체로 형성될 수 있다.
제2 내부 금속층(290)은 구리, 알루미늄, 금, 은 중 선택된 하나의 재질로 형성된다. 물론, 제2 내부 금속층(290)은 구리, 알루미늄, 금, 은 중 선택된 하나의 재질을 포함하는 합금으로 형성될 수도 있다.
제2 내부 금속층(290)은 제2 패치 안테나(200)의 제2 상부 패치(220)와 제2 하부 패치(230)를 전기적으로 연결한다. 제2 내부 금속층(290)은 제4 급전 핀(380)과 동축케이블을 구성한다. 제2 내부 금속층(290)은 제4 급전 핀(380)과 이격되며, 제4 급전 핀(380)과 전기적으로 연결되지 않는다.
이를 통해, 제2 내부 금속층(290)은 제4 급전 핀(380)과 제2 패치 안테나(200) 간의 커플링에 의해 발생하는 기생 공진을 제거한다. 이에, 적층형 패치 안테나는 기생 공진에 의한 격리도(Isolation) 저하를 방지할 수 있다.
제1 급전 핀(320)은 제1 패치 안테나(100) 및 제2 패치 안테나(200)가 적층됨에 따라 형성된 관통 홀에 관통 삽입된다. 제1 급전 핀(320)은 제1 패치 안테나(100)의 제1 관통 홀(140) 및 제2 패치 안테나(200)의 제5 관통 홀(240)에 관통 삽입된다.
제2 급전 핀(340)은 제1 패치 안테나(100) 및 제2 패치 안테나(200)가 적층됨에 따라 형성된 관통 홀에 관통 삽입된다. 제2 급전 핀(340)은 제1 패치 안테나(100)의 제2 관통 홀(150) 및 제2 패치 안테나(200)의 제6 관통 홀(250)에 관통 삽입된다.
제3 급전 핀(360)은 제1 패치 안테나(100) 및 제2 패치 안테나(200)가 적층됨에 따라 형성된 관통 홀에 관통 삽입된다. 제3 급전 핀(360)은 제1 패치 안테나(100)의 제3 관통 홀(160) 및 제2 패치 안테나(200)의 제7 관통 홀(260)에 관통 삽입된다.
제4 급전 핀(380)은 제1 패치 안테나(100) 및 제2 패치 안테나(200)가 적층됨에 따라 형성된 관통 홀에 관통 삽입된다. 제4 급전 핀(380)은 제1 패치 안테나(100)의 제4 관통 홀(170) 및 제2 패치 안테나(200)의 제8 관통 홀(270)에 관통 삽입된다.
제1 급전 핀(320) 및 제2 급전 핀(340)은 제1 패치 안테나(100)의 제1 상부 패치(120)와 직접 연결된다. 이에, 제1 급전 핀(320) 및 제2 급전 핀(340)에 의해 급전된 제1 상부 패치(120)는 대략 1.5 GHz 내지 1.6 GHz 대역(예를 들면, GNSS L1 RHCP)의 신호인 제1 주파수 신호를 송수신하는 방사체로 동작한다.
제1 급전 핀(320) 및 제2 급전 핀(340)은 제2 패치 안테나(200)의 제2 상부 패치(220)와 간접적으로 연결된다. 제1 급전 핀(320) 및 제2 급전 핀(340)은 도 2의 A 영역에서 커플링(EM coupling (Electronic and Magnetic coupling)을 통해 제2 상부 패치(220)와 간접 연결된다. 이에, 제1 급전 핀(320) 및 제2 급전 핀(340)에 의해 급전된 제2 상부 패치(220)는 대략 1.2 GHz 대역(예를 들면, GNSS L5 RHCP)의 신호인 제2 주파수 신호를 송수신하는 방사체로 동작한다.
제3 급전 핀(360) 및 제4 급전 핀(380)은 제1 패치 안테나(100)의 제1 상부 패치(120)와 직접 연결된다. 제3 급전 핀(360)은 제2 패치 안테나(200)의 제2 상부 패치(220)와 제2 하부 패치(230)를 전기적으로 연결하는 제1 내부 금속층(280) 및 제2 패치 안테나(200)의 제2 상부 패치(220)와 제2 하부 패치(230)를 전기적으로 연결하는 제2 내부 금속층(290)에 의해 제2 상부 패치(220)와 격리(Isolation)된다. 이에, 제1 급전 핀(320) 및 제2 급전 핀(340)에 의해 급전된 제1 상부 패치(120)는 대략 1.5 GHz 내지 1.6 GHz 대역(예를 들면, Global star 1.6 GHz LHCP, Thuraya 1.5 GHz~1.6 GHz LHCP)의 신호인 제3 주파수 신호를 송수신하는 방사체로 동작한다.
도 7을 참조하면, 적층형 패치 안테나는 제1 하이브리드 커플러(420) 및 제2 하이브리드 커플러(440)를 더 포함하여 구성될 수 있다.
제1 하이브리드 커플러(420)는 제1 급전 핀(320)과 연결된 제1 입력단, 제2 급전 핀(340)과 연결된 제2 입력단, 제1 주파수 신호 및 제2 주파수 신호를 처리하는 신호 처리 소자와 연결된 제1 출력단, 접지와 연결된 제2 출력단을 포함한다. 이때, 접지와 제2 출력단 사이에는 대략 50 ohm 정도의 저항이 연결된다. 제1 출력단은 제1 주파수 신호 및 제2 주파수 신호를 신호 처리 소자로 출력한다.
제2 하이브리드 커플러(440)는 제3 급전 핀(360)과 연결된 제1 입력단, 제4 급전 핀(380)과 연결된 제2 입력단, 접지와 연결된 제1 출력단, 제3 주파수 신호를 처리하는 신호 처리 소자와 연결된 제2 출력단을 포함한다. 이때, 접지와 제1 출력단 사이에는 대략 50 ohm 정도의 저항이 연결된다. 제2 출력단은 제3 주파수 신호를 신호 처리 소자로 출력한다.
적층형 패치 안테나는 제1 급전 핀(320) 및 제2 급전 핀(340) 중에서 적어도 하나와 제1 상부 패치(120) 사이에 이격 공간(S)이 형성되어 제1 급전 핀(320) 및 제2 급전 핀(340) 중에서 적어도 하나가 제1 상부 패치(120)와 이격되도록 구성될 수 있다. 이에, 제1 상부 패치(120)는 제1 급전 핀(320) 및 제2 급전 핀(340) 중에서 적어도 하나와 전기적인 연결이 차단되고, 이로 인해 적층형 패치 안테나 모듈의 위상(Phase)을 조절하여 격리도(Isolation)를 향상시킬 수 있다.
일례로, 도 8 및 도 9를 참조하면, 적층형 패치 안테나는 제1 급전 핀(320) 및 제1 상부 패치(120) 사이에 이격 공간(S)이 형성된다. 제1 상부 패치(120)에는 제1-2 관통 홀(140b), 제2-2 관통 홀(150b), 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)이 형성되되, 제1-2 관통 홀(140b)은 제2-2 관통 홀(150b), 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)보다 넓은 면적을 갖도록 형성된다. 제1-2 관통 홀(140b)은 제1 급전 핀(320, 즉, 제1 급전 핀(320)의 헤드)보다 넓은 면적을 갖도록 형성된다. 그에 따라, 제1 급전 핀(320) 및 제1 상부 패치(120) 사이에 이격 공간(S)이 형성된다.
다른 일례로, 도 10 및 도 11을 참조하면, 적층형 패치 안테나는 제2 급전 핀(340) 및 제1 상부 패치(120) 사이에 이격 공간(S)이 형성된다. 제1 상부 패치(120)에는 제1-2 관통 홀(140b), 제2-2 관통 홀(150b), 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)이 형성되되, 제2-2 관통 홀(150b)은 제1-2 관통 홀(140b), 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)보다 넓은 면적을 갖도록 형성된다. 제2-2 관통 홀(150b)은 제2 급전 핀(340, 즉, 제2 급전 핀(340)의 헤드)보다 넓은 면적을 갖도록 형성된다. 그에 따라, 제2 급전 핀(340) 및 제1 상부 패치(120) 사이에 이격 공간(S)이 형성된다.
또 다른 일례로, 도 12 및 도 13을 참조하면, 적층형 패치 안테나는 제1 급전 핀(320) 및 제1 상부 패치(120) 사이와 제2 급전 핀(340) 및 제1 상부 패치(120) 사이에 이격 공간(S)이 형성된다. 제1 상부 패치(120)에는 제1-2 관통 홀(140b), 제2-2 관통 홀(150b), 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)이 형성되되, 제1-2 관통 홀(140b) 및 제2-2 관통 홀(150b)은 제3-2 관통 홀(160b) 및 제4-2 관통 홀(170b)보다 넓은 면적을 갖도록 형성된다. 제1-2 관통 홀(140b)은 제1 급전 핀(320, 즉, 제1 급전 핀(320)의 헤드)보다 넓은 면적을 갖도록 형성되고, 제2-2 관통 홀(150b)은 제2 급전 핀(340, 즉, 제2 급전 핀(340)의 헤드)보다 넓은 면적을 갖도록 형성된다. 그에 따라, 제1 급전 핀(320) 및 제1 상부 패치(120) 사이와 제2 급전 핀(340) 및 제1 상부 패치(120) 사이에 이격 공간(S)이 형성된다.
도 14를 참조하면, 적층형 패치 안테나는 제1 패치 안테나(100) 및 제2 패치 안테나(200) 사이에 개재되어 제1 패치 안테나(100) 및 제2 패치 안테나(200)를 접착 및 이격시키는 접착 기재(500)를 더 포함할 수 있다. 적층형 패치 안테나는 제1 패치 안테나(100) 및 제2 패치 안테나(200)가 적층되어 구성되기 때문에 제1 하부 패치(130) 및 제2 상부 패치(220)가 접촉되어 제2 상부 패치(220)가 공진하는 주파수 대역에 간섭이 발생할 수 있다. 접착 기재(500)는 제1 하부 패치(130) 및 제2 상부 패치(220) 사이의 직접적인 접촉을 방지하면서 제1 패치 안테나(100) 및 제2 패치 안테나(200)를 접착하여 주파수 대역에 간섭이 발생하는 것을 방지한다.
한편, 도 15를 참조하면, 적층형 패치 안테나는 제1 패치 안테나(100)의 제1 하부 패치(130)를 제거하여 제1 하부 패치(130)에 의한 제2 상부 패치(220)의 주파수 대역 간섭을 방지할 수도 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 제1 패치 안테나;
    상기 제1 패치 안테나의 하부에 배치된 제2 패치 안테나;
    상기 제1 패치 안테나 및 상기 제2 패치 안테나를 관통하는 제1 급전 핀;
    상기 제1 급전 핀과 이격되고, 상기 제1 패치 안테나 및 상기 제2 패치 안테나를 관통하는 제2 급전 핀;
    상기 제1 급전 핀 및 상기 제2 급전 핀과 이격되고, 상기 제1 패치 안테나 및 상기 제2 패치 안테나를 관통하는 제3 급전 핀; 및
    상기 제1 급전 핀, 상기 제2 급전 핀 및 상기 제3 급전 핀과 이격되고, 상기 제1 패치 안테나 및 상기 제2 패치 안테나를 관통하는 제4 급전 핀을 포함하고,
    상기 제2 패치 안테나는 상기 제1 급전 핀, 상기 제2 급전 핀, 상기 제3 급전 핀 및 상기 제4 급전 핀이 각각 관통하는 복수의 비아 홀들이 형성되고, 상기 복수의 비아 홀들 중에서 적어도 하나의 비아 홀의 내벽면에는 내부 금속층이 형성된 적층형 패치 안테나 모듈.
  2. 제1항에 있어서,
    상기 제1 패치 안테나에는,
    상기 제1 급전 핀이 관통하는 제1 관통 홀;
    상기 제1 관통 홀과 이격되고, 상기 제2 급전 핀이 관통하는 제2 관통 홀;
    상기 제1 관통 홀 및 상기 제2 관통 홀과 이격되고, 상기 제3 급전 핀이 관통하는 제3 관통 홀; 및
    상기 제1 관통 홀, 상기 제2 관통 홀 및 상기 제3 관통 홀과 이격되고, 상기 제4 급전 핀이 관통하는 제4 관통 홀이 형성된 적층형 패치 안테나 모듈.
  3. 제2항에 있어서,
    상기 제1 관통 홀 및 상기 제3 관통 홀을 연결한 가상 직선 및 상기 제2 관통 홀 및 상기 제4 관통 홀을 연결한 가상 직선은 직교하는 적층형 패치 안테나 모듈.
  4. 제2항에 있어서,
    상기 제2 패치 안테나에는,
    상기 제1 관통 홀을 관통한 상기 제1 급전 핀이 관통하는 제5 관통 홀;
    상기 제5 관통 홀과 이격되고, 상기 제2 관통 홀을 관통한 상기 제2 급전 핀이 관통하는 제6 관통 홀;
    상기 제5 관통 홀 및 상기 제6 관통 홀과 이격되고, 상기 제3 관통 홀을 관통한 상기 제3 급전 핀이 관통하는 제7 관통 홀; 및
    상기 제5 관통 홀, 상기 제6 관통 홀 및 상기 제7 관통 홀과 이격되고, 상기 제4 관통 홀을 관통한 상기 제4 급전 핀이 관통하는 제8 관통 홀이 형성된 적층형 패치 안테나 모듈.
  5. 제4항에 있어서,
    상기 제2 패치 안테나는,
    상기 제7 관통 홀의 내벽면에 배치되어 상기 제2 패치 안테나의 상부 패치 및 하부 패치와 연결되고, 상기 제3 급전 핀과 이격된 제1 내부 금속층; 및
    상기 제8 관통 홀의 내벽면에 배치되어 상기 제2 패치 안테나의 상부 패치 및 하부 패치와 연결되고, 상기 제4 급전 핀과 이격된 제2 내부 금속층을 포함하는 적층형 패치 안테나 모듈.
  6. 제2항에 있어서,
    상기 제1 패치 안테나는,
    상기 제1 급전 핀이 관통하는 제1-1 관통 홀, 상기 제2 급전 핀이 관통하는 제2-1 관통 홀, 상기 제3 급전 핀이 관통하는 제3-1 관통 홀 및 상기 제4 급전 핀이 관통하는 제4-1 관통 홀이 형성된 제1 베이스 기재;
    상기 제1 베이스 기재의 상면에 배치되고, 상기 제1 급전 핀이 관통하는 제1-2 관통 홀, 상기 제2 급전 핀이 관통하는 제2-2 관통 홀, 상기 제3 급전 핀이 관통하는 제3-2 관통 홀 및 상기 제4 급전 핀이 관통하는 제4-2 관통 홀이 형성된 제1 상부 패치; 및
    상기 제1 베이스 기재의 하면에 배치되고, 상기 제1 급전 핀이 관통하는 제1-3 관통 홀, 상기 제2 급전 핀이 관통하는 제2-3 관통 홀, 상기 제3 급전 핀이 관통하는 제3-3 관통 홀 및 상기 제4 급전 핀이 관통하는 제4-3 관통 홀이 형성된 제1 하부 패치를 포함하는 적층형 패치 안테나.
  7. 제6항에 있어서,
    상기 제1-1 관통 홀, 상기 제1-2 관통 홀 및 상기 제1-3 관통 홀은 중첩되어 상기 제1 급전 핀이 관통하는 제1 관통 홀을 형성하고,
    상기 제2-1 관통 홀, 상기 제2-2 관통 홀 및 상기 제2-3 관통 홀은 중첩되어 상기 제2 급전 핀이 관통하는 제2 관통 홀을 형성하고,
    상기 제3-1 관통 홀, 상기 제3-2 관통 홀 및 상기 제3-3 관통 홀은 중첩되어 상기 제3 급전 핀이 관통하는 제3 관통 홀을 형성하고,
    상기 제4-1 관통 홀, 상기 제4-2 관통 홀 및 상기 제4-3 관통 홀은 중첩되어 상기 제4 급전 핀이 관통하는 제4 관통 홀을 형성하는 적층형 패치 안테나.
  8. 제6항에 있어서,
    상기 제1 급전 핀 및 상기 제2 급전 핀 중에서 적어도 하나의 급전 핀은,
    상기 제1 상부 패치와 이격되어 이격 공간을 형성하고, 상기 이격 공간에 의해 상기 제1 상부 패치와 전기적인 연결되지 않는 적층형 패치 안테나 모듈.
  9. 제1항에 있어서,
    상기 제2 패치 안테나는,
    상기 제1 급전 핀이 관통하는 제5-1 관통 홀, 상기 제2 급전 핀이 관통하는 제6-1 관통 홀, 상기 제3 급전 핀이 관통하는 제7-1 관통 홀 및 상기 제4 급전 핀이 관통하는 제8-1 관통 홀이 형성된 제2 베이스 기재;
    상기 제2 베이스 기재의 상면에 배치되고, 상기 제1 급전 핀이 관통하는 제5-2 관통 홀, 상기 제2 급전 핀이 관통하는 제6-2 관통 홀, 상기 제3 급전 핀이 관통하는 제7-2 관통 홀 및 상기 제4 급전 핀이 관통하는 제8-2 관통 홀이 형성된 제2 상부 패치; 및
    상기 제2 베이스 기재의 하면에 배치되고, 상기 제1 급전 핀이 관통하는 제5-3 관통 홀, 상기 제2 급전 핀이 관통하는 제6-3 관통 홀, 상기 제3 급전 핀이 관통하는 제7-3 관통 홀 및 상기 제4 급전 핀이 관통하는 제8-3 관통 홀이 형성된 제2 하부 패치를 포함하는 적층형 패치 안테나 모듈.
  10. 제9항에 있어서,
    상기 제5-1 관통 홀, 상기 제5-2 관통 홀 및 상기 제5-3 관통 홀은 중첩되어 상기 제1 패치 안테나의 제1 관통 홀을 관통한 상기 제1 급전 핀이 관통하는 제5 관통 홀을 형성하고,
    상기 제6-1 관통 홀, 상기 제6-2 관통 홀 및 상기 제6-3 관통 홀은 중첩되어 상기 제1 패치 안테나의 제2 관통 홀을 관통한 상기 제2 급전 핀이 관통하는 제6 관통 홀을 형성하고,
    상기 제7-1 관통 홀, 상기 제7-2 관통 홀 및 상기 제7-3 관통 홀은 중첩되어 상기 제1 패치 안테나의 제3 관통 홀을 관통한 상기 제3 급전 핀이 관통하는 제7 관통 홀을 형성하고,
    상기 제8-1 관통 홀, 상기 제8-2 관통 홀 및 상기 제8-3 관통 홀은 중첩되어 상기 제1 패치 안테나의 제4 관통 홀을 관통한 상기 제4 급전 핀이 관통하는 제8 관통 홀을 형성하는 적층형 패치 안테나 모듈.
  11. 제9항에 있어서,
    상기 제2 패치 안테나는,
    상기 제7-1 관통 홀의 내벽면에 배치된 제1-1 내부 금속층;
    상기 제7-2 관통 홀의 내벽면에 배치된 제1-2 내부 금속층; 및
    상기 제7-3 관통 홀의 내벽면에 배치된 제1-3 내부 금속층을 포함하고,
    상기 제1-1 내부 금속층, 상기 제1-2 내부 금속층 및 상기 제1-3 내부 금속층은 상기 제2 상부 패치 및 상기 제2 하부 패치를 연결하는 제1 내부 금속층을 구성하는 적층형 패치 안테나 모듈.
  12. 제9항에 있어서,
    상기 제2 패치 안테나는,
    상기 제8-1 관통 홀의 내벽면에 배치된 제2-1 내부 금속층;
    상기 제8-2 관통 홀의 내벽면에 배치된 제2-2 내부 금속층; 및
    상기 제8-3 관통 홀의 내벽면에 배치된 제2-3 내부 금속층을 포함하고,
    상기 제2-1 내부 금속층, 상기 제2-2 내부 금속층 및 제2-3 내부 금속층은 상기 제2 상부 패치 및 상기 제2 하부 패치를 연결하는 제2 내부 금속층을 구성하는 적층형 패치 안테나 모듈.
  13. 제9항에 있어서,
    상기 제2 상부 패치는,
    상기 제5-2 관통 홀을 관통하는 상기 제1 급전 핀 및 상기 제6-2 관통 홀을 관통하는 상기 제2 급전 핀과 이격되어 상기 제1 급전 핀 및 상기 제2 급전 핀과 전자기적 커플링을 통해 연결된 적층형 패치 안테나 모듈.
  14. 제1항에 있어서,
    상기 제1 급전 핀 및 상기 제2 급전 핀과 연결되고, 제1 주파수 신호 및 제2 주파수 신호를 출력하는 제1 하이브리드 커플러; 및
    상기 제3 급전 핀 및 상기 제4 급전 핀과 연결되고, 제3 주파수 신호를 출력하는 제2 하이브리드 커플러를 더 포함하는 적층형 패치 안테나 모듈.
  15. 제14항에 있어서,
    상기 제1 하이브리드 커플러는,
    상기 제1 급전 핀과 연결된 제1 입력단;
    상기 제2 급전 핀과 연결된 제2 입력단;
    상기 제1 주파수 신호 및 상기 제2 주파수 신호를 처리하는 신호 처리 소자와 연결된 제1 출력단; 및
    저항과 연결된 제2 출력단을 포함하는 적층형 패치 안테나 모듈.
  16. 제14항에 있어서,
    상기 제2 하이브리드 커플러는,
    상기 제3 급전 핀과 연결된 제1 입력단;
    상기 제4 급전 핀과 연결된 제2 입력단;
    저항과 연결된 제1 출력단; 및
    상기 제3 주파수 신호를 처리하는 신호 처리 소자와 연결된 제2 출력단을 포함하는 적층형 패치 안테나 모듈.
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