WO2025009328A1 - 半導体装置、および通信システム - Google Patents

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bits
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圭 長尾
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Rohm Co Ltd
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B45/00—Circuit arrangements for operating light-emitting diodes [LED]
    • H05B45/30—Driver circuits
    • H05B45/32—Pulse-control circuits
    • H05B45/325—Pulse-width modulation [PWM]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B47/00—Circuit arrangements for operating light sources in general, i.e. where the type of light source is not relevant
    • H05B47/10—Controlling the light source
    • H05B47/165—Controlling the light source following a pre-assigned programmed sequence; Logic control [LC]

Definitions

  • This disclosure relates to a semiconductor device and a communication system.
  • Patent Document 1 An example of circuit technology related to serial communication is disclosed in Patent Document 1.
  • the semiconductor device may have a function of performing PWM (Pulse Width Modulation) dimming as a device for driving a light emitting element, for example.
  • PWM Pulse Width Modulation
  • the duty may be set by serial communication. In this case, it is desired to reduce the amount of data transmitted to the semiconductor device by serial communication as much as possible.
  • the purpose of this disclosure is to provide a semiconductor device that can reduce the amount of serial communication when setting PWM control.
  • a semiconductor device includes: an interface unit configured to receive write data transmitted by serial communication from an external device; an update control unit having a relative calculation unit configured to perform calculations based on the write data; A register configured to store duty setting data indicating a PWM duty value; Equipped with The write data is Polarity data representing a decrease or increase; Gain data representing a gain value; Relative value data representing a relative change value; Including, the relative calculation unit calculates a calculation result by subtracting or adding a value obtained by multiplying the relative change value by the gain value to a current value of the duty setting data according to the polarity data; The update control section is configured to update the duty setting data based on the calculation result.
  • FIG. 1 is a diagram illustrating a configuration of a communication system according to an exemplary embodiment of the present disclosure.
  • FIG. 2 is a diagram showing a configuration of a semiconductor device according to an exemplary embodiment of the present disclosure.
  • FIG. 3 is a diagram showing the data structure of the received data RX.
  • FIG. 4 is a diagram showing a configuration example regarding updating of dimming settings in a semiconductor device.
  • FIG. 5 is a diagram showing a register map in the high resolution mode.
  • FIG. 6 is a diagram showing the correspondence between addresses transmitted by the reception data RX and data corresponding to the addresses.
  • FIG. 7 is a block diagram showing an example of updating the dimming setting data in the high resolution mode and the relative mode.
  • FIG. 1 is a diagram illustrating a configuration of a communication system according to an exemplary embodiment of the present disclosure.
  • FIG. 2 is a diagram showing a configuration of a semiconductor device according to an exemplary embodiment of the present disclosure.
  • FIG. 3 is a diagram showing the
  • FIG. 8A is a diagram showing an example of data transmitted by the reception data RX in the high resolution mode and the absolute mode.
  • FIG. 8B is a diagram showing an example of data transmitted by the reception data RX in the high resolution mode and the absolute mode.
  • FIG. 8C is a diagram showing an example of data transmitted by the reception data RX in the high resolution mode and the absolute mode.
  • FIG. 9 is a block diagram showing an example of updating dimming setting data in the high resolution mode and the absolute mode.
  • FIG. 10 is a diagram showing an example of a correspondence relationship between the range of the on-duty when gradation dimming is performed and the steps by which the on-duty is changed.
  • FIG. 11 is a diagram showing a register map in the low resolution mode.
  • FIG. 12 is a block diagram showing an example of updating dimming setting data in the low resolution mode and the absolute mode.
  • FIG. 13 is a diagram showing a register map relating to the group setting function.
  • FIG. 14 is a configuration diagram showing an example of updating dimming setting data using the group setting function.
  • Communication System 1 is a diagram showing a configuration of a communication system 501 according to an exemplary embodiment of the present disclosure.
  • the communication system 501 includes an MCU (Micro Controller Unit) 20, a CAN (Controller Area Network) transceiver 30, a CAN transceiver 40, and a plurality of semiconductor devices 10. Note that the communication system 501 is used, for example, in a vehicle.
  • MCU Micro Controller Unit
  • CAN Controller Area Network
  • UART Universal Asynchronous Receiver/Transmitter
  • CAN is a serial communication protocol standardized in international standards such as ISO 11898.
  • the CAN transceiver 30 has a TXD (transmit data input) terminal 30A and a RXD (receive data output) terminal 30B.
  • the CAN transceiver 30 outputs data input to the TXD terminal 30A to the CAN bus 35, and outputs data input from the CAN bus 35 from the RXD terminal 30B.
  • the CAN transceiver 40 has an RXD terminal 40A and a TXD terminal 40B.
  • the CAN transceiver 40 outputs data input to the TXD terminal 40B to the CAN bus 35, and outputs data input from the CAN bus 35 from the RXD terminal 40A.
  • the semiconductor device 10 is an IC (integrated circuit) in which circuits with specific functions are integrated, and is configured as, for example, an LED (light emitting diode) driver IC. All of the multiple semiconductor devices 10 may be LED driver ICs, or some of the semiconductor devices may be LED driver ICs. Details of the semiconductor device 10 as an LED driver IC will be described later.
  • the semiconductor device 10 has an RX (received data input) terminal 10A and a TX (transmitted data output) terminal 10B.
  • the RX terminals 10A of the multiple semiconductor devices 10 are commonly connected to an RXD terminal 40A.
  • the TX terminals 10B of the multiple semiconductor devices 10 are commonly connected to a TXD terminal 40B.
  • the received data RX output from the RXD terminal 40A is input to the RX terminal 10A of each of the multiple semiconductor devices 10.
  • the device address of one of the multiple semiconductor devices 10 is specified in the received data RX.
  • the transmitted data TX output from the TX terminal 10B of each of the multiple semiconductor devices 10 is input to the TXD terminal 40B.
  • FIG. 2 is a diagram showing a configuration of a semiconductor device 10 according to an exemplary embodiment of the present disclosure.
  • the semiconductor device 10 shown in Fig. 2 is configured as an LED driver IC that drives an LED 6.
  • An LED is an example of a light-emitting element.
  • an LED driver is an example of a light-emitting element driving device.
  • LEDs 6 are provided in multiple channels.
  • the LEDs 6 have 24 channels as an example.
  • the LEDs 6 may have multiple channels other than 24 channels, or may have a single channel.
  • the LEDs 6 in each channel are each configured with LED elements connected in series. However, the LEDs 6 in each channel may be configured with LED elements connected in series/parallel, or may be configured with a single LED element.
  • the semiconductor device 10 includes an integrated UART interface 1, a control unit 2, a PWM generating unit 3, and a current driver 4.
  • the semiconductor device 10 also includes an RX terminal 10A, a TX terminal 10B, and a cathode terminal 10C as external terminals for establishing electrical connection with the outside.
  • receive data RX input from the outside to RX terminal 10A is input to UART interface 1. Also, transmit data TX output from UART interface 1 is output to the outside from TX terminal 10B as mentioned above.
  • the control unit 2 has a register 21.
  • the control unit 2 updates the data in the register 21 based on the write data included in the received data RX.
  • the control unit 2 reads data from the register 21. Details of the RX data will be described later.
  • the PWM generating unit 3 is provided corresponding to each channel of the LED 6. Therefore, if the LED 6 has 24 channels, a PWM generating unit 3 is provided for each of the channels CH01 to CH24. Note that channel CHn corresponds to the nth channel.
  • the dimming setting data for each channel is stored in the register 21.
  • the PWM generating unit 3 for each channel generates a PWM signal with an on-duty based on the dimming setting data for each channel. In other words, the dimming setting data for each channel represents the on-duty for PWM dimming for each channel.
  • a PWM signal is a pulse signal consisting of a high level and a low level.
  • the period when the PWM signal is at the first level is the on period
  • the period when the PWM signal is at the second level is the off period.
  • the current driver 4 is provided for each channel of the LED 6. Therefore, if the LED 6 has 24 channels, a current driver 4 is provided for each of the channels CH01 to CH24.
  • the current driver 4 for each channel is connected to the cathode of the LED 6 for each channel via the cathode terminal 10C.
  • the anodes of the LED 6 for each channel are commonly connected to the application terminal of the power supply voltage Vcc.
  • Each PWM signal generated by the PWM generation unit 3 of each channel is used to control the on/off state of the current driver 4 of each channel. Specifically, during the on period of the PWM signal, the current driver 4 is in the on state, and during the off period of the PWM signal, the current driver 4 is in the off state. When the current driver 4 is in the on state, a constant current flows through the LED 6, causing the LED 6 to emit light. When the current driver 4 is in the off state, no constant current flows through the LED 6, causing the LED 6 to turn off.
  • the on-duty of PWM dimming is the percentage of the on-period in one cycle. The higher the on-duty, the brighter the LED 6.
  • the dimming setting data for each channel can be updated based on the received data RX via UART communication, and the LEDs 6 for each channel can be PWM dimmed based on the on-duty set for each channel.
  • the dimming setting data for all 24 channels can be updated by a single communication of received data RX, or the dimming setting data for only some of the channels (single or multiple channels) can be updated.
  • Structure of received data 3 is a diagram showing the data structure of the received data RX.
  • communication is performed in data units called frames.
  • a frame is made up of bit data from a start bit to a stop bit. The start bit is at a low level, and the stop bit is at a high level.
  • a predetermined number of bits of bit data are placed between the start bit and the stop bit. In the following, the predetermined number of bits is assumed to be 8 bits as an example. In this case, a frame is made up of 10 bits of bit data.
  • the received data RX includes, from the beginning, a synchronization frame SYNC, a device frame Device, a data number frame NumofData, an address frame Address, data frames Data1 to DataN (N is an integer equal to or greater than 1), a CRC (Cyclic Redundancy Check) lower frame CRC16L, and a CRC upper frame CRC16H.
  • a synchronization frame SYNC a device frame Device
  • a data number frame NumofData an address frame Address
  • data frames Data1 to DataN N is an integer equal to or greater than 1
  • CRC Cyclic Redundancy Check
  • the synchronization frame SYNC is bit data for setting the baud rate in the semiconductor device 10.
  • the device frame Device includes a device address and a Read/Write bit.
  • the device address is bit data that indicates the address of the target device (semiconductor device 10).
  • the Read/Write bit is bit data that indicates a read or write.
  • the data number frame NumofData is bit data that indicates the number of frames (i.e., N) in the data frames Data1 to DataN.
  • the address frame Address is bit data that indicates the address for accessing the register 21.
  • the data frames Data1 to DataN are bit data that indicate data for updating the data in the register 21. Note that if the Read/Write bit in the device frame Device indicates a read, the data frames Data1 to DataN are not included in the received data RX.
  • the CRC lower frame CRC16L and the CRC upper frame CRC16H are bit data that indicate error detection codes added to the data frames Data1 to DataN.
  • Fig. 4 is a diagram showing an example of a configuration for updating the dimming setting in the semiconductor device 10.
  • the UART interface 1 has a buffer 11.
  • receive data 11A is stored in the buffer 11.
  • receive data 11A includes address data Address and write data WDT.
  • the write data WDT is data transmitted by the data frame DataN (FIG. 3).
  • the control unit 2 has an update control unit 22 together with a register 21.
  • the update control unit 22 updates the dimming setting data DIMSET01 to DIMSET24 in the register 21 based on the received data 11A.
  • the update control unit 22 has a relative calculation unit 221.
  • the relative calculation unit 221 is used in the case of a relative update of the dimming setting data, which will be described later.
  • the dimming setting data DIMSET01 to DIMSET24 is stored in register 21.
  • the dimming setting data DIMSETn is the dimming setting for channel CHn and indicates the on-duty of channel CHn.
  • the on-duty is a value between 0 and 100%.
  • Resolution setting data HAMODE and relative mode setting data RELMODE are stored in register 21.
  • the resolution setting data HAMODE is 1-bit data, and indicates the setting of high resolution mode or low resolution mode.
  • the high resolution mode is a mode in which the dimming setting data DIMSETn is updated as a first predetermined number of bits (e.g., 12 bits), and the on-duty can be adjusted with a resolution of the first predetermined number of bits. If the first predetermined number of bits is, for example, 12 bits, the on-duty can be adjusted in steps of about 0.02%.
  • the low resolution mode is a mode in which the dimming setting data DIMSETn is updated as a second predetermined number of bits (e.g., 8 bits) lower than the first predetermined number of bits, and the on-duty can be adjusted with a resolution of the second predetermined number of bits. If the second predetermined number of bits is, for example, 8 bits, the on-duty can be adjusted in steps of about 0.4%.
  • the relative mode setting data RELMODE is 1-bit data that indicates the setting of relative or absolute mode.
  • Relative mode is a mode in which the dimming setting data DIMSETn is updated based on the relative change from the current value.
  • Absolute mode is a mode in which the dimming setting data DIMSETn is updated with an absolute value.
  • the first predetermined number of bits is assumed to be 12 bits, as an example.
  • FIG. 5 is a diagram showing the storage of dimming setting data DIMSETn in register 21 in high resolution mode. That is, FIG. 5 shows a register map. FIG. 5 shows the correspondence between addresses in register 21 and the dimming setting data DIMSETn stored in those addresses. As shown in FIG. 5, 8 bits of data can be stored in one address. The number of bits that can be stored in one address in register 21 is the second predetermined number of bits (the number of low resolution bits).
  • Address 0x4B stores the upper 8 bits of DIMSET01.
  • Address 0x4C stores the lower 4 bits of DIMSET01 in the upper part, and the lower 4 bits of DIMSET02 in the lower part.
  • Address 0x4D stores the upper 8 bits of DIMSET02. Similar to this storage pattern of dimming setting data at addresses 0x4B to 0x4D, DIMSET03 to DIMSET24 are also stored at addresses 0x4E and onwards. In this way, 12 bits of DIMSET01 to DIMSET24 can be stored in each of the consecutive addresses from 0x4B to 0x6E.
  • Figure 6 is a diagram showing the correspondence between the address transmitted by the received data RX in this case and the data corresponding to that address.
  • the address shown in Figure 6 is transmitted by the address frame Address ( Figure 3).
  • the 8-bit data (Bit [7:0]) shown in Figure 6 is transmitted by the data frame DataN ( Figure 3).
  • the 8-bit data includes polarity data CHnSG, gain data CHnGAIN, and relative value data DUTYn.
  • the polarity data CHnSG, gain data CHnGAIN, and relative value data DUTYn are data corresponding to channel CHn.
  • the relative value data DUTYn is 5-bit data and indicates the relative change value.
  • the relative value data DUTYn can take a value from 0 to 31.
  • the dimming setting data DIMSETn of the channel CHn is updated as follows based on the polarity data CHnSG, the gain data CHnGAIN, and the relative value data DUTYn.
  • DIMSETn DIMSETn ⁇ DUTYn ⁇ CHnGAIN Note that DIMSETn on the right side indicates the current value, and DIMSETn on the left side indicates the updated value.
  • ⁇ indicates + (increase) or ⁇ (decrease) according to the polarity data CHnSG.
  • DIMSETn DIMSETn - 5 x 2.
  • the 8-bit data corresponding to the address shown in Figure 6 is the data transmitted in the first data frame Data1 when that address is transmitted in the address frame Address. It is possible to transmit only one channel's worth of the first data frame Data1, but when transmitting multiple channels, data for consecutive channels is transmitted in multiple data frames starting from the first data frame Data1. For example, when transmitting data for 24 channels, the address transmitted in the address frame Address is set to 0x4B, and 24 channels' worth of data (CH01SG to CH24SG, CH01GAIN to CH24GAIN, DUTY01 to DUTY24) is transmitted in 24 data frames Data1 to Data24.
  • the example in Figure 7 shows a case where the address 0x4B is transmitted by the address frame Address.
  • Received data RX is input to the UART interface 1, and received data 11A is stored in the buffer 11.
  • the received data 11A includes write data WDT along with an address 0x4B.
  • the write data WDT includes polarity data CH01SG, gain data CH01GAIN, and relative value data DUTY01 corresponding to channel CH01. In this case, the following calculation is performed in the relative calculation unit 221.
  • DIMSET01 DIMSET01 ⁇ DUTY01 ⁇ CH01GAIN
  • the value of the dimming setting data DIMSET01 in register 21 is updated based on the value of the dimming setting data DIMSET01 for channel CH01 calculated as above.
  • dimming setting data DIMSETn for channels CH02 and onward which are not shown in Figure 7, is updated in the same manner as above.
  • the following transmission is performed by the received data RX.
  • the address corresponding to the first channel for which it is desired to update the dimming setting data is specified in the address frame Address.
  • dimming setting data DIMSETn corresponding to consecutive addresses from the specified address in the register map is transmitted by the data frame DataN for the required number of channels.
  • Figure 8A shows the data transmitted by the receive data RX when the only channel desired to be updated is channel CH01.
  • 0x4B is specified in the address frame Address
  • the upper bits of DIMSET01 are transmitted by the data frame Data1
  • the lower bits of DIMSET01 are transmitted by the data frame Data2.
  • the lower bits of DIMSET02 for channel CH02 are set as dummy data.
  • FIG. 8B shows data transmitted by receive data RX when the channels desired to be updated are channels CH01 and CH02.
  • 0x4B is specified in the address frame Address
  • the upper bits of DIMSET01 are transmitted by data frame Data1
  • the lower bits of DIMSET01 and the lower bits of DIMSET02 are transmitted by data frame Data2
  • the upper bits of DIMSET02 are transmitted by data frame Data3.
  • Figure 8C shows data transmitted by receive data RX when the only channel desired to be updated is channel CH02.
  • 0x4C is specified in the address frame Address
  • the lower bits of DIMSET02 are transmitted by data frame Data1
  • the upper bits of DIMSET02 are transmitted by data frame Data2.
  • the lower bits of DIMSET01 for channel CH01 are set as dummy data.
  • the dimming setting data DIMSETn in register 21 is updated by the dimming setting data DIMSETn transmitted as described above. However, the data in register 21 is not updated by dummy data.
  • the example in Figure 9 shows a case where only the dimming setting data DIMSET01 of channel CH01 is updated.
  • Received data RX is input to the UART interface 1, and received data 11A is stored in the buffer 11.
  • Received data 11A includes write data WDT along with address 0x4B.
  • the write data WDT stores the upper and lower bits of DIMSET01 and the lower bits of DIMSET02 ( Figure 8A).
  • the update control unit 22 updates DIMSET01 in the register 21 based on address 0x4B and the upper and lower bits of DIMSET01.
  • FIG. 10 is a diagram showing an example of the correspondence between the on-duty range when performing gradation dimming and the step by which the on-duty is changed.
  • the higher the duty the larger the step.
  • the on-duty is increased from the current value to the target value in specified steps.
  • the minimum step can be made small.
  • the necessary steps are small, so dimming is possible by updating the dimming setting data in relative mode. Note that if it is necessary to change the on-duty significantly, absolute mode can be used.
  • the multiple semiconductor devices 10 are assumed to be LED driver ICs. In this case, when updating the dimming setting data in each of the multiple semiconductor devices 10, it is necessary to transmit the received data RX to each of the multiple semiconductor devices 10 in sequence by serial communication, and it is effective to reduce the amount of communication in one transmission.
  • FIG. 11 is a diagram (register map) showing the storage of dimming setting data DIMSETn in register 21 in low resolution mode.
  • FIG. 11 shows the correspondence between addresses in register 21 and the dimming setting data DIMSETn stored at those addresses.
  • the following transmission is performed by the received data RX.
  • the address corresponding to the first channel for which it is desired to update the dimming setting data is specified in the address frame Address.
  • dimming setting data DIMSETn corresponding to consecutive addresses from the specified address in the register map is transmitted by the data frame DataN for the required number of channels.
  • DIMSET01 to DIMSET24 are transmitted using data frames Data1 to Data24.
  • receive data RX is input to the UART interface 1, and receive data 11A is stored in the buffer 11.
  • the receive data 11A includes write data WDT along with address 0x4B.
  • the write data WDT includes DIMSET01, DIMSET02, etc.
  • the update control unit 22 updates DIMSET01, DIMSET02, etc. in the register 21 based on the address 0x4B and DIMSET01, DIMSET02, etc.
  • the dimming setting data DIMSETn can be updated with an address incremented from the specified address. In other words, when updating dimming setting data DIMSETn for multiple channels, it is possible to update by sending received data RX once, reducing the amount of communication.
  • the semiconductor device 10 of the present embodiment may have a group setting function as described below.
  • FIG. 13 is a diagram showing a register map in register 21 related to the group setting function.
  • group setting data CHnDTYGRP is stored in each of the consecutive addresses from address 0x32 to 0x37.
  • CH04DTYGRP to CH01DTYGRP are stored in address 0x32 from the most significant bit
  • CH08DTYGRP to CH05DTYGRP are stored in address 0x33 from the most significant bit, and so on up to CH24DTYGRP.
  • duty setting value data DTYGRPm is stored in each of the consecutive addresses from address 0x38 to 0x3C.
  • the duty setting value data DTYGRPm is 12-bit data, and indicates the on-duty value set for the mth group.
  • the upper 8 bits of DTYGRP1 are stored at address 0x38
  • the lower 4 bits of DTYGRP2 and the lower 4 bits of DTYGRP1 are stored at address 0x39
  • the upper 8 bits of DTYGRP2 are stored at address 0x3A
  • the upper 8 bits of DTYGRP3 are stored at address 0x3B
  • the lower 4 bits of DTYGRP3 are stored at address 0x3C.
  • all channel update mode setting data GRPALL (1 bit) is stored at address 0x3C.
  • address 0x32 is specified in the address frame Address, and in addition to the group setting data CH01DTYGRP to CH24DTYGRP, the duty setting value data DTYGRPm for the required number of groups is sent in the data frame DataN.
  • the group setting data CH01DTYGRP to CH24DTYGRP and the duty setting value data DTYGRPm in register 21 are updated based on the data transmitted by the receive data RX. Then, the dimming setting data DIMSETn of the channels CHn grouped by the group setting data CH01DTYGRP to CH24DTYGRP is updated based on the duty setting value data DTYGRPm corresponding to each group.
  • FIG. 14 is a configuration diagram (corresponding to FIG. 4) showing an example of updating dimming setting data DIMSETn using the group setting function.
  • receive data RX is input to the UART interface 1, and receive data 11A is stored in the buffer 11.
  • the receive data 11A includes write data WDT along with an address 0x32.
  • the write data WDT includes group setting data CH01DTYGRP to CH24DTYGRP and duty setting value data DTYGRP1, 2. That is, in the example of FIG. 14, the number of groups to be divided is set to 2.
  • the update control unit 22 updates the group setting data CH01DTYGRP to CH24DTYGRP in the register 21 based on the group setting data CH01DTYGRP to CH24DTYGRP, and updates the duty setting value data DTYGRP1, 2 in the register 12 based on the duty setting value data DTYGRP1, 2.
  • dimming setting data DIMSET01-08 is updated by duty setting value data DTYGRP1
  • dimming setting data DIMSET09-24 is updated by duty setting value data DTYGRP2.
  • the dimming setting data is updated by update control unit 22.
  • the group setting function is enabled and the all-channel update mode is disabled.
  • GRPALL is, for example, 1
  • the group setting function is disabled and the all-channel update mode is enabled.
  • the dimming setting data DIMSETn for all channels (24 channels) is updated to the same value based on, for example, DTYGRP3.
  • serial communication is not limited to UART communication, but may be I 2 C communication or the like.
  • the semiconductor device (10) is An interface unit (1) configured to receive write data (WDT) transmitted from an external device via serial communication; an update control unit (22) having a relative calculation unit (221) configured to perform calculations based on the write data; A register (21) configured to store duty setting data (DIMSETn) indicating a duty value of a PWM; Equipped with The write data is Polarity data (CHnSG) representing a decrease or increase; Gain data (CHnGAIN) representing a gain value; Relative value data (DUTYn) representing a relative change value; Including, the relative calculation unit calculates a calculation result by subtracting or adding a value obtained by multiplying the relative change value by the gain value to a current value of the duty setting data according to the polarity data; The update control section is configured to update the duty setting data based on the calculation result (first configuration).
  • WDT write data
  • a register (21) configured to store duty setting data (DIMSETn) indicating a duty value of a PWM
  • DIMSETn duty setting data
  • This configuration allows the PWM duty value to be updated relatively, reducing the amount of data written. This solves the problem of reducing the amount of serial communication traffic when setting PWM control.
  • the gain value may be set to 1 by the gain data (second configuration).
  • the total number of bits (e.g., 8 bits) of the polarity data, gain data, and relative value data may be smaller than the first predetermined number of bits (e.g., 12 bits) of the duty setting data (third configuration).
  • a relative mode in which the update control unit updates the duty setting data based on the calculation result an absolute mode in which the update control unit updates the duty setting data stored in the register by the duty setting data of the first predetermined number of bits included in the write data transmitted by the serial communication; (fourth configuration).
  • a high resolution mode in which the duty setting data stored in the register has the first predetermined number of bits for example, 12 bits
  • a low resolution mode in which the duty setting data stored in the register has a second predetermined number of bits (e.g., 8 bits) which is smaller than the first predetermined number of bits (fifth configuration).
  • the number of bits of data that can be stored in one address in the register is the second predetermined number of bits
  • the register In the high resolution mode, in the register, upper bits of the duty setting data of a first channel are stored in a first address (e.g., 0x4B), lower bits of the duty setting data of the first channel and lower bits of the duty setting data of a second channel are stored in a second address (e.g., 0x4C) obtained by incrementing the first address, and upper bits of the duty setting data of the second channel are stored in a third address (e.g., 0x4D) obtained by incrementing the second address.
  • the register In the low resolution mode, the register may be configured so that the duty setting data for each channel is stored for each successive address (sixth configuration, FIG. 5 and FIG. 11).
  • the duty setting data for a plurality of channels is stored in the register,
  • the polarity data, the gain data, and the relative value data may correspond to the multiple channels (seventh configuration).
  • any of the first to seventh configurations above it may be possible to configure it so that PWM dimming can be performed based on the duty setting data (eighth configuration).
  • the higher the on-duty of the PWM dimming, the larger the step for changing the on-duty, and gradation dimming in which the on-duty is increased according to the step may be possible (ninth configuration).
  • the duty setting data for a plurality of channels is stored in the register
  • the update control unit may be configured to update the duty setting data based on the group setting data and the duty setting value data (tenth configuration).
  • a mode in which the duty setting data corresponding to all of the plurality of channels is updated based on the duty setting value data corresponding to a predetermined group may be switchable (eleventh configuration).
  • the serial communication may be UART communication (configuration 12).
  • a communication system (501) is configured to include a semiconductor device (10) having any one of the first to twelfth configurations described above, and a transmitting device (40) configured to transmit the write data (thirteenth configuration).
  • the input terminal (10A) provided in each of the multiple semiconductor devices and configured to input the write data may be commonly connected to the same output terminal (40A) provided in the transmitting device (fourteenth configuration).
  • This disclosure can be used, for example, in vehicle-mounted communication systems.

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  • Circuit Arrangement For Electric Light Sources In General (AREA)

Abstract

シリアル通信により送信された書き込みデータ（ＷＤＴ）は、減少または増加を表す極性データ（ＣＨｎＳＧ）と、ゲイン値を表すゲインデータ（ＣＨｎＧＡＩＮ）と、相対変化値を表す相対値データ（ＤＵＴＹｎ）と、を含み、相対計算部（２２１）は、前記相対変化値に前記ゲイン値を乗算して得られる値を現状のデューティ設定データ（ＤＩＭＳＥＴｎ）の値に対して、前記極性データに応じて減算または加算して計算結果を算出し、更新制御部（２２）は、前記計算結果によって前記デューティ設定データを更新する。

Description

半導体装置、および通信システム
　本開示は、半導体装置、および通信システムに関する。
　シリアル通信機能を備えた半導体装置が種々のアプリケーションで利用されている。
　なお、シリアル通信に関する回路技術の一例は、特許文献１に開示されている。
特開２０１７－２２４９４６号公報
[概要]
　ここで、半導体装置は、例えば発光素子を駆動する装置として、ＰＷＭ（Pulse　Width　Modulation）調光を行う機能を有する場合がある。このようなＰＷＭ調光などのＰＷＭ制御を行う場合に、デューティをシリアル通信により設定する場合がある。この場合、半導体装置へシリアル通信によって送信するデータ量をなるべく低減することが要望される。
　本開示は、ＰＷＭ制御の設定時におけるシリアル通信の通信量を低減することが可能となる半導体装置を提供することを目的とする。
　例えば、本開示の一態様に係る半導体装置は、
　シリアル通信により送信された書き込みデータを外部から受信するように構成されるインタフェース部と、
　前記書き込みデータに基づいて計算を行うように構成される相対計算部を有する更新制御部と、
　ＰＷＭのデューティ値を示すデューティ設定データが格納されるように構成されるレジスタと、
を備え、
　前記書き込みデータは、
　　減少または増加を表す極性データと、
　　ゲイン値を表すゲインデータと、
　　相対変化値を表す相対値データと、
　を含み、
　前記相対計算部は、前記相対変化値に前記ゲイン値を乗算して得られる値を現状の前記デューティ設定データの値に対して、前記極性データに応じて減算または加算して計算結果を算出し、
　前記更新制御部は、前記計算結果によって前記デューティ設定データを更新する構成としている。
図１は、本開示の例示的な実施形態に係る通信システムの構成を示す図である。 図２は、本開示の例示的な実施形態に係る半導体装置の構成を示す図である。 図３は、受信データＲＸのデータ構成を示す図である。 図４は、半導体装置における調光設定の更新に関する構成例を示す図である。 図５は、高分解能モードの場合のレジスタマップを示す図である。 図６は、受信データＲＸにより送信されるアドレスと当該アドレスに対応するデータとの対応関係を示す図である。 図７は、高分解能モードかつ相対モードの場合の調光設定データの更新例を示す構成図である。 図８Ａは、高分解能モードかつ絶対モードの場合の受信データＲＸにより送信されるデータ例を示す図である。 図８Ｂは、高分解能モードかつ絶対モードの場合の受信データＲＸにより送信されるデータ例を示す図である。 図８Ｃは、高分解能モードかつ絶対モードの場合の受信データＲＸにより送信されるデータ例を示す図である。 図９は、高分解能モードかつ絶対モードの場合の調光設定データの更新例を示す構成図である。 図１０は、グラデーション調光を行う場合のオンデューティの範囲と、オンデューティを変化させるステップとの対応関係の一例を示す図である。 図１１は、低分解能モードの場合のレジスタマップを示す図である。 図１２は、低分解能モードかつ絶対モードの場合の調光設定データの更新例を示す構成図である。 図１３は、グループ設定機能に関するレジスタマップを示す図である。 図１４は、グループ設定機能を用いて調光設定データを更新する例を示す構成図である。
[詳細な説明]
　以下、本開示の例示的な実施形態について、図面を参照して説明する。
＜１．通信システム＞
　図１は、本開示の例示的な実施形態に係る通信システム５０１の構成を示す図である。通信システム５０１は、ＭＣＵ（Micro　Controller　Unit）２０と、ＣＡＮ（Controller　Area　Network）トランシーバ３０と、ＣＡＮトランシーバ４０と、複数の半導体装置１０と、を備える。なお、通信システム５０１の用途は、一例として車載用である。
　ＭＣＵ２０とＣＡＮトランシーバ３０との間では、ＵＡＲＴ（Universal　Asynchronous　Receiver/Transmitter）による通信が行われる。ＵＡＲＴは、２つのデバイス間でシリアルデータを交換するためのプロトコルである。ＵＡＲＴでは、送信側と受信側の間で２本のラインにより双方向の通信が行われる。
　ＣＡＮトランシーバ３０，４０との間では、ＣＡＮバス３５による通信が行われる。ＣＡＮは、国際標準規格のＩＳＯ１１８９８等で標準化されているシリアル通信プロトコルである。
　ＣＡＮトランシーバ３０は、ＴＸＤ（送信データ入力）端子３０ＡとＲＸＤ（受信データ出力）端子３０Ｂを有する。ＣＡＮトランシーバ３０は、ＴＸＤ端子３０Ａに入力されたデータをＣＡＮバス３５へ出力し、ＣＡＮバス３５から入力されたデータをＲＸＤ端子３０Ｂから出力する。
　ＣＡＮトランシーバ４０は、ＲＸＤ端子４０ＡとＴＸＤ端子４０Ｂを有する。ＣＡＮトランシーバ４０は、ＴＸＤ端子４０Ｂに入力されたデータをＣＡＮバス３５へ出力し、ＣＡＮバス３５から入力されたデータをＲＸＤ端子４０Ａから出力する。
　半導体装置１０は、所定機能の回路が集積化されたＩＣ（集積回路）であり、例えばＬＥＤ（発光ダイオード）ドライバＩＣとして構成される。複数の半導体装置１０は、すべての半導体装置がＬＥＤドライバＩＣであってもよいし、一部の半導体装置がＬＥＤドライバＩＣであってもよい。なお、ＬＥＤドライバＩＣとしての半導体装置１０の詳細については、後述する。
　半導体装置１０は、ＲＸ（受信データ入力）端子１０ＡとＴＸ（送信データ出力）端子１０Ｂを有する。複数の半導体装置１０のそれぞれのＲＸ端子１０Ａは、ＲＸＤ端子４０Ａに共通接続される。複数の半導体装置１０のそれぞれのＴＸ端子１０Ｂは、ＴＸＤ端子４０Ｂに共通接続される。
　ＲＸＤ端子４０Ａから出力される受信データＲＸは、複数の半導体装置１０のそれぞれのＲＸ端子１０Ａに入力される。受信データＲＸには、複数の半導体装置１０のうちいずれかのデバイスアドレスが指定されている。また、複数の半導体装置１０のそれぞれのＴＸ端子１０Ｂから出力される送信データＴＸは、ＴＸＤ端子４０Ｂに入力される。
＜２．半導体装置の構成＞
　図２は、本開示の例示的な実施形態に係る半導体装置１０の構成を示す図である。図２に示す半導体装置１０は、ＬＥＤ６を駆動するＬＥＤドライバＩＣとして構成される。ＬＥＤは、発光素子の一例である。すなわち、ＬＥＤドライバは、発光素子駆動装置の一例である。
　ＬＥＤ６は、複数チャンネル設けられる。以下、ＬＥＤ６のチャンネルを一例として２４チャンネルであるとする。なお、ＬＥＤ６のチャンネルは、２４チャンネル以外の複数チャンネルであってもよいし、単数のチャンネルであってもよい。各チャンネルのＬＥＤ６は、それぞれＬＥＤ素子が直列に接続されて構成される。ただし、各チャンネルのＬＥＤ６は、ＬＥＤ素子が直並列に接続されて構成されてもよいし、単数のＬＥＤ素子から構成されてもよい。
　半導体装置１０は、ＵＡＲＴインタフェース１と、制御部２と、ＰＷＭ生成部３と、電流ドライバ４と、を集積化して備える。また、半導体装置１０は、外部との電気的接続を確立するための外部端子として、ＲＸ端子１０Ａ、ＴＸ端子１０Ｂ、およびカソード端子１０Ｃを備える。
　先述したようにＲＸ端子１０Ａに外部から入力された受信データＲＸは、ＵＡＲＴインタフェース１に入力される。また、ＵＡＲＴインタフェース１から出力された送信データＴＸは、先述したようにＴＸ端子１０Ｂから外部へ出力される。
　制御部２は、レジスタ２１を有する。ＵＡＲＴインタフェース１に入力された受信データＲＸがライト（書き込み）を示す場合、制御部２はレジスタ２１を受信データＲＸに含まれる書き込みデータに基づいてレジスタ２１のデータを更新（アップデート）する。一方、ＵＡＲＴインタフェース１に入力された受信データＲＸがリード（読み出し）を示す場合、制御部２はレジスタ２１からデータを読み出す。なお、ＲＸデータの詳細については後述する。
　ＰＷＭ生成部３は、ＬＥＤ６の各チャンネルに対応して設けられる。従って、ＬＥＤ６が２４チャンネルであれば、ＰＷＭ生成部３はチャンネルＣＨ０１からチャンネルＣＨ２４のそれぞれについて設けられる。なお、チャンネルＣＨｎは、第ｎチャンネルに相当する。レジスタ２１には、各チャンネルの調光設定データが格納される。各チャンネルのＰＷＭ生成部３は、それぞれ、各チャンネルの調光設定データに基づいたオンデューティのＰＷＭ信号を生成する。すなわち、各チャンネルの調光設定データは、各チャンネルのＰＷＭ調光用のオンデューティを表す。
　ＰＷＭ信号は、ハイレベルとローレベルからなるパルス信号である。１周期（ＰＷＭ周期）において、ＰＷＭ信号の第１レベル（例えばハイレベル）の期間がオン期間であり、ＰＷＭ信号の第２レベル（例えばローレベル）の期間がオフ期間である。
　電流ドライバ４は、ＬＥＤ６の各チャンネルに対応して設けられる。従って、ＬＥＤ６が２４チャンネルであれば、電流ドライバ４はチャンネルＣＨ０１からチャンネルＣＨ２４のそれぞれについて設けられる。各チャンネルの電流ドライバ４は、それぞれ、各カソード端子１０Ｃを介して各チャンネルのＬＥＤ６のカソードに接続される。なお、各チャンネルのＬＥＤ６のアノードは、電源電圧Ｖｃｃの印加端に共通接続される。
　各チャンネルのＰＷＭ生成部３により生成された各ＰＷＭ信号は、それぞれ、各チャンネルの電流ドライバ４のオンオフ制御に用いられる。具体的には、ＰＷＭ信号のオン期間では、電流ドライバ４がオン状態とされ、ＰＷＭ信号のオフ期間では、電流ドライバ４がオフ状態とされる。電流ドライバ４がオン状態の場合、ＬＥＤ６に定電流が流れ、ＬＥＤ６が発光する。電流ドライバ４がオフ状態の場合、ＬＥＤ６に定電流が流れず、ＬＥＤ６が消灯する。ＰＷＭ調光のオンデューティは、オン期間の１周期における割合である。オンデューティが高いほど、ＬＥＤ６は明るくなる。
　このような構成により、ＵＡＲＴ通信による受信データＲＸに基づいて各チャンネルの調光設定データを更新し、各チャンネルに設定された各オンデューティに基づいて各チャンネルのＬＥＤ６をＰＷＭ調光することができる。なお、後述するように、本実施形態では、１回の受信データＲＸの通信により、２４チャンネルすべてのチャンネルの調光設定データを更新することもできるし、一部のチャンネル（単数または複数チャンネル）のみの調光設定データを更新することもできる。
＜３．受信データの構成＞
　図３は、受信データＲＸのデータ構成を示す図である。ＵＡＲＴでは、フレームと呼ばれるデータ単位により通信が行われる。フレームは、スタートビットからストップビットまでのビットデータで構成される。スタートビットはローレベル、ストップビットはハイレベルとなる。スタートビットとストップビットの間には、所定ビット数のビットデータが配置される。以下では、一例として所定ビット数が８ビットであるとする。この場合、フレームは、１０ビットのビットデータから構成される。
　図３に示すように、受信データＲＸは、同期フレームＳＹＮＣ、デバイスフレームＤｅｖｉｃｅ、データ数フレームＮｕｍｏｆＤａｔａ、アドレスフレームＡｄｄｒｅｓｓ、データフレームＤａｔａ１～ＤａｔａＮ（Ｎは１以上の整数）、ＣＲＣ（Cyclic　Redundancy　Check）下位フレームＣＲＣ１６Ｌ、およびＣＲＣ上位フレームＣＲＣ１６Ｈを先頭から順に有する。
　同期フレームＳＹＮＣは、半導体装置１０にボーレートを設定するためのビットデータである。
　デバイスフレームＤｅｖｉｃｅは、デバイスアドレスおよびＲｅａｄ／Ｗｒｉｔｅビットなどを含む。デバイスアドレスは、対象デバイス（半導体装置１０）のアドレスを示すビットデータである。Ｒｅａｄ／Ｗｒｉｔｅビットは、リードあるいはライトを示すビットデータである。
　データ数フレームＮｕｍｏｆＤａｔａは、データフレームＤａｔａ１～ＤａｔａＮのフレーム数（すなわちＮ）を示すビットデータである。
　アドレスフレームＡｄｄｒｅｓｓは、レジスタ２１へのアクセスのためのアドレスを示すビットデータである。
　データフレームＤａｔａ１～ＤａｔａＮは、レジスタ２１のデータ更新用のデータを示すビットデータである。なお、デバイスフレームＤｅｖｉｃｅにおいてＲｅａｄ／Ｗｒｉｔｅビットがリードを示す場合は、データフレームＤａｔａ１～ＤａｔａＮは受信データＲＸに含められない。
　ＣＲＣ下位フレームＣＲＣ１６ＬおよびＣＲＣ上位フレームＣＲＣ１６Ｈは、データフレームＤａｔａ１～ＤａｔａＮに対して付加される誤り検出符号を示すビットデータである。
＜４．調光設定の更新＞
　次に、レジスタ２１における調光設定データの更新方法について説明する。図４は、半導体装置１０における調光設定の更新に関する構成例を示す図である。
　図４に示すように、ＵＡＲＴインタフェース１は、バッファ１１を有する。受信データＲＸがＵＡＲＴインタフェース１１に入力されると、受信データ１１Ａがバッファ１１に格納される。受信データ１１Ａは、アドレスデータＡｄｄｒｅｓｓと書き込みデータＷＤＴを含む。書き込みデータＷＤＴは、データフレームＤａｔａＮ（図３）により送信されるデータである。
　制御部２は、レジスタ２１とともに更新制御部２２を有する。更新制御部２２は、受信データ１１Ａに基づいてレジスタ２１における調光設定データＤＩＭＳＥＴ０１～ＤＩＭＳＥＴ２４を更新する。更新制御部２２は、相対計算部２２１を有する。相対計算部２２１は、後述する調光設定データの相対的更新の場合に用いられる。
　レジスタ２１には、調光設定データＤＩＭＳＥＴ０１～ＤＩＭＳＥＴ２４が格納される。調光設定データＤＩＭＳＥＴｎは、チャンネルＣＨｎの調光設定であり、チャンネルＣＨｎのオンデューティを示す。オンデューティは、０～１００％の値である。
　レジスタ２１には、分解能設定データＨＡＭＯＤＥと相対モード設定データＲＥＬＭＯＤＥが格納される。
　分解能設定データＨＡＭＯＤＥは、１ビットのデータであり、高分解能モードあるいは低分解能モードの設定を示す。高分解能モードは、調光設定データＤＩＭＳＥＴｎを第１所定ビット数（例えば１２ビット）として更新するモードであり、オンデューティを第１所定ビット数の分解能で調整可能である。第１所定ビット数が例えば１２ビットの場合は、オンデューティを約０．０２％のステップで調整可能である。低分解能モードは、調光設定データＤＩＭＳＥＴｎを第１所定ビット数よりも低い第２所定ビット数（例えば８ビット）として更新するモードであり、オンデューティを第２所定ビット数の分解能で調整可能である。第２所定ビット数が例えば８ビットの場合は、オンデューティを約０．４％のステップで調整可能である。
　相対モード設定データＲＥＬＭＯＤＥは、１ビットのデータであり、相対モードあるいは絶対モードの設定を示す。相対モードは、調光設定データＤＩＭＳＥＴｎを現状の値からの相対的な変化により更新するモードである。絶対モードは、調光設定データＤＩＭＳＥＴｎを絶対値で更新するモードである。
＜＜高分解能モードの場合＞＞
　ここでは、分解能モードが高分解能モードに設定された場合（ＨＡＭＯＤＥ＝１）の調光設定データの更新方法について説明する。ここで、上記第１所定ビット数は一例として１２ビットであるとする。
　図５は、高分解能モードの場合のレジスタ２１における調光設定データＤＩＭＳＥＴｎの格納を示す図である。すなわち、図５は、レジスタマップを示す。図５では、レジスタ２１におけるアドレスと、当該アドレスに格納される調光設定データＤＩＭＳＥＴｎの対応関係を示す。図５に示すように、１つのアドレスには８ビットのデータが格納可能である。レジスタ２１において１つのアドレスに格納可能なビット数は、上記第２所定ビット数（低分解能のビット数）である。
　なお、図５以降の図で示すアドレスの値は一例に過ぎない。アドレス０ｘ４Ｂには、ＤＩＭＳＥＴ０１の上位８ビットが格納される。アドレス０ｘ４Ｃには、ＤＩＭＳＥＴ０１の下位４ビットが上位に格納され、ＤＩＭＳＥＴ０２の下位４ビットが下位に格納される。アドレス０ｘ４Ｄには、ＤＩＭＳＥＴ０２の上位８ビットが格納される。このようなアドレス０ｘ４Ｂ～０ｘ４Ｄにおける調光設定データの格納パターンと同様に、アドレス０ｘ４Ｅ以降においてもＤＩＭＳＥＴ０３～ＤＩＭＳＥＴ２４が格納される。このように、０ｘ４Ｂから０ｘ６Ｅまでの連続したアドレスにおいて、それぞれ１２ビットのＤＩＭＳＥＴ０１～ＤＩＭＳＥＴ２４を格納することができる。
　ここで、高分解能モードかつ相対モード（ＲＥＬＭＯＤＥ＝１）に設定されている場合について説明する。図６は、この場合の受信データＲＸにより送信されるアドレスと当該アドレスに対応するデータとの対応関係を示す図である。図６で示すアドレスは、アドレスフレームＡｄｄｒｅｓｓ（図３）により送信される。図６で示す８ビットのデータ（Ｂｉｔ[７：０]）は、データフレームＤａｔａＮ（図３）により送信される。
　８ビットのデータには、極性データＣＨｎＳＧ、ゲインデータＣＨｎＧＡＩＮ、および相対値データＤＵＴＹｎが含まれる。極性データＣＨｎＳＧ、ゲインデータＣＨｎＧＡＩＮ、および相対値データＤＵＴＹｎは、チャンネルＣＨｎに対応するデータである。
　極性データＣＨｎＳＧは、１ビットのデータであり、現状の調光設定データＤＩＭＳＥＴｎの値からの減少または増加を示す。例えば、ＣＨｎＳＧ＝０で減少、ＣＨｎＳＧ＝１で増加を表す。
　ゲインデータＣＨｎＧＡＩＮは、２ビットのデータであり、ゲイン値を示す。例えば、ＣＨｎＧＡＩＮ＝０で１倍のゲイン、ＣＨｎＧＡＩＮ＝１で２倍のゲイン、ＣＨｎＧＡＩＮ＝２で８倍のゲイン、ＣＨｎＧＡＩＮ＝３で１６倍のゲインを表す。
　相対値データＤＵＴＹｎは、５ビットのデータであり、相対変化値を示す。相対値データＤＵＴＹｎは、０～３１の値をとりうる。
　極性データＣＨｎＳＧ、ゲインデータＣＨｎＧＡＩＮ、および相対値データＤＵＴＹｎにより、チャンネルＣＨｎの調光設定データＤＩＭＳＥＴｎが次のように更新される。
　ＤＩＭＳＥＴｎ＝ＤＩＭＳＥＴｎ±ＤＵＴＹｎ×ＣＨｎＧＡＩＮ
　なお、右辺のＤＩＭＳＥＴｎが現状の値、左辺のＤＩＭＳＥＴｎが更新後の値を示す。また、±は、極性データＣＨｎＳＧに応じた＋（増加）または－（減少）を表す。
　例えば、ＣＨｎＳＧ＝０、ＣＨｎＧＡＩＮ＝１、ＤＵＴＹｎ＝５の場合、ＤＩＭＳＥＴｎ＝ＤＩＭＳＥＴｎ－５×２となる。
　図６に示すアドレスに対応する８ビットのデータは、当該アドレスがアドレスフレームＡｄｄｒｅｓｓにより送信される場合に、先頭のデータフレームＤａｔａ１により送信されるデータである。先頭のデータフレームＤａｔａ１の１チャンネル分だけ送信することも可能であるが、複数チャンネル分の送信の場合は、先頭のデータフレームＤａｔａ１から連続したチャンネル分のデータが複数のデータフレームにより送信される。例えば、２４チャンネル分のデータを送信する場合は、アドレスフレームＡｄｄｒｅｓｓで送信するアドレスを０ｘ４Ｂとして、２４個のデータフレームＤａｔａ１～Ｄａｔａ２４により２４チャンネル分のデータ（ＣＨ０１ＳＧ～ＣＨ２４ＳＧ、ＣＨ０１ＧＡＩＮ～ＣＨ２４ＧＡＩＮ、ＤＵＴＹ０１～ＤＵＴＹ２４）を送信する。
　図７は、高分解能モードかつ相対モード（ＨＡＭＯＤＥ＝１、ＲＥＬＭＯＤＥ＝１）の場合の調光設定データＤＩＭＳＥＴｎの更新例を示す構成図である（図４に対応）。図７の例では、アドレスフレームＡｄｄｒｅｓｓによりアドレス０ｘ４Ｂが送信された場合を示す。
　ＵＡＲＴインタフェース１に受信データＲＸが入力され、受信データ１１Ａがバッファ１１に格納される。受信データ１１Ａには、アドレス０ｘ４Ｂとともに、書き込みデータＷＤＴが含まれる。書き込みデータＷＤＴには、チャンネルＣＨ０１に対応する極性データＣＨ０１ＳＧ、ゲインデータＣＨ０１ＧＡＩＮ、および相対値データＤＵＴＹ０１が含まれる。この場合、相対計算部２２１において、下記のような計算が行われる。
　ＤＩＭＳＥＴ０１＝ＤＩＭＳＥＴ０１±ＤＵＴＹ０１×ＣＨ０１ＧＡＩＮ
　上記のように計算されたチャンネルＣＨ０１の調光設定データＤＩＭＳＥＴ０１の値により、レジスタ２１における調光設定データＤＩＭＳＥＴ０１の値が更新される。
　なお、図７では図示を省略しているチャンネルＣＨ０２以降の調光設定データＤＩＭＳＥＴｎの更新も上記と同様に行われる。
　次に、高分解能モードかつ絶対モード（ＨＡＭＯＤＥ＝１、ＲＥＬＭＯＤＥ＝０）に設定された場合の調光設定データの更新方法について説明する。
　この場合、受信データＲＸにより次のような送信が行われる。レジスタ２１のレジスタマップ（図５）において調光設定データの更新を所望する先頭チャンネルに対応するアドレスがアドレスフレームＡｄｄｒｅｓｓに指定される。さらに、上記レジスタマップにおいて当該指定されたアドレスから連続したアドレスに対応する調光設定データＤＩＭＳＥＴｎが必要なチャンネル分だけデータフレームＤａｔａＮにより送信される。
　例えば図８Ａは、更新を所望するチャンネルがチャンネルＣＨ０１のみである場合に受信データＲＸにより送信されるデータを示す。この場合、アドレスフレームＡｄｄｒｅｓｓに０ｘ４Ｂが指定され、ＤＩＭＳＥＴ０１の上位ビットがデータフレームＤａｔａ１により送信され、ＤＩＭＳＥＴ０１の下位ビットがデータフレームＤａｔａ２により送信される。この場合、チャンネルＣＨ０２のＤＩＭＳＥＴ０２の下位ビットはダミーデータとされる。
　また、例えば図８Ｂは、更新を所望するチャンネルがチャンネルＣＨ０１、ＣＨ０２である場合に受信データＲＸにより送信されるデータを示す。この場合、アドレスフレームＡｄｄｒｅｓｓに０ｘ４Ｂが指定され、ＤＩＭＳＥＴ０１の上位ビットがデータフレームＤａｔａ１により送信され、ＤＩＭＳＥＴ０１の下位ビットおよびＤＩＭＳＥＴ０２の下位ビットがデータフレームＤａｔａ２により送信され、ＤＩＭＳＥＴ０２の上位ビットがデータフレームＤａｔａ３により送信される。
　また、例えば図８Ｃは、更新を所望するチャンネルがチャンネルＣＨ０２のみである場合に受信データＲＸにより送信されるデータを示す。この場合、アドレスフレームＡｄｄｒｅｓｓに０ｘ４Ｃが指定され、ＤＩＭＳＥＴ０２の下位ビットがデータフレームＤａｔａ１により送信され、ＤＩＭＳＥＴ０２の上位ビットがデータフレームＤａｔａ２により送信される。この場合、チャンネルＣＨ０１のＤＩＭＳＥＴ０１の下位ビットはダミーデータとされる。
　上記のように送信された調光設定データＤＩＭＳＥＴｎにより、レジスタ２１における調光設定データＤＩＭＳＥＴｎが更新される。ただし、ダミーデータによってはレジスタ２１のデータは更新されない。
　図９は、高分解能モードかつ絶対モード（ＨＡＭＯＤＥ＝１、ＲＥＬＭＯＤＥ＝０）の場合の調光設定データＤＩＭＳＥＴｎの更新例を示す構成図である（図４に対応）。図９の例では、チャンネルＣＨ０１の調光設定データＤＩＭＳＥＴ０１のみを更新する場合を示す。
　ＵＡＲＴインタフェース１に受信データＲＸが入力され、受信データ１１Ａがバッファ１１に格納される。受信データ１１Ａには、アドレス０ｘ４Ｂとともに、書き込みデータＷＤＴが含まれる。書き込みデータＷＤＴには、ＤＩＭＳＥＴ０１の上位・下位ビット、およびＤＩＭＳＥＴ０２の下位ビットが格納される（図８Ａ）。これにより、更新制御部２２は、アドレス０ｘ４ＢおよびＤＩＭＳＥＴ０１の上位・下位ビットに基づき、レジスタ２１におけるＤＩＭＳＥＴ０１を更新する。
　上記のように本実施形態であれば、高分解能（例えば１２ビット）である調光設定データＤＩＭＳＥＴｎを相対的あるいは絶対的に更新することが可能となる。ここで、図１０は、グラデーション調光を行う場合のオンデューティの範囲と、オンデューティを変化させるステップとの対応関係の一例を示す図である。このように、デューティを高くするほど、ステップを大きくする。グラデーション調光では、オンデューティを現状値から目標値まで指定されたステップで増加させる。オンデューティを高分解能で表すことにより、最小ステップを小さくすることができる。このようなグラデーション調光などにおいては、必要なステップが小さいため、相対モードによる調光設定データの更新により調光が可能である。なお、オンデューティを大きく変化させる必要がある場合は、絶対モードを使用すればよい。
　例えば、２４チャンネル分の調光設定データを更新する場合、絶対モードであれば、２４ｃｈ×１２ビット＝３６バイトのデータ送信が必要となるが、相対モードであれば、２４ｃｈ×８ビット＝２４バイトのデータ送信で済むことになり、通信量の低減が可能となる。特にＰＷＭ周波数が高い場合、通信量の低減がより有効となる。
　また、図１に示すように、複数の半導体装置１０の各ＲＸ端子１０ＡをＣＡＮトランシーバ４０の同一のＲＸＤ端子４０Ａに共通接続する場合に、複数の半導体装置１０がＬＥＤドライバＩＣであるとする。この場合に、複数の半導体装置１０のそれぞれにおいて調光設定データを更新する場合、シリアル通信により受信データＲＸを複数の半導体装置１０のそれぞれに対して順に送信する必要があり、１回の送信における通信量を低減することが有効となる。
＜＜低分解能モードの場合＞＞
　次に、分解能モードが低分解能モードに設定された場合（ＨＡＭＯＤＥ＝０）の調光設定データの更新方法について説明する。ここで、上記第２所定ビット数は一例として８ビットであるとする。
　図１１は、低分解能モードの場合のレジスタ２１における調光設定データＤＩＭＳＥＴｎの格納を示す図（レジスタマップ）である。図１１では、レジスタ２１におけるアドレスと、当該アドレスに格納される調光設定データＤＩＭＳＥＴｎの対応関係を示す。
　アドレス０ｘ４Ｂから０ｘ６２までの連続した各アドレスには、それぞれ８ビットであるＤＩＭＳＥＴ０１～ＤＩＭＳＥＴ２４のそれぞれが格納される。従って、低分解能モードでは、高分解能モード（図５）に対してレジスタマップを変更している。
　この場合、受信データＲＸにより次のような送信が行われる。レジスタ２１のレジスタマップ（図１１）において調光設定データの更新を所望する先頭チャンネルに対応するアドレスがアドレスフレームＡｄｄｒｅｓｓに指定される。さらに、上記レジスタマップにおいて当該指定されたアドレスから連続したアドレスに対応する調光設定データＤＩＭＳＥＴｎが必要なチャンネル分だけデータフレームＤａｔａＮにより送信される。
　例えば、２４チャンネル分のデータを送信する場合は、アドレスフレームＡｄｄｒｅｓｓに０ｘ４Ｂが指定され、ＤＩＭＳＥＴ０１～ＤＩＭＳＥＴ２４がデータフレームＤａｔａ１～Ｄａｔａ２４により送信される。
　図１２は、低分解能モードかつ絶対モード（ＨＡＭＯＤＥ＝０、ＲＥＬＭＯＤＥ＝０）の場合の調光設定データＤＩＭＳＥＴｎの更新例を示す構成図である（図４に対応）。
　図１２の例では、ＵＡＲＴインタフェース１に受信データＲＸが入力され、受信データ１１Ａがバッファ１１に格納される。受信データ１１Ａには、アドレス０ｘ４Ｂとともに、書き込みデータＷＤＴが含まれる。書き込みデータＷＤＴには、ＤＩＭＳＥＴ０１、ＤＩＭＳＥＴ０２などが含まれる。これにより、更新制御部２２は、アドレス０ｘ４ＢおよびＤＩＭＳＥＴ０１、ＤＩＭＳＥＴ０２などに基づき、レジスタ２１におけるＤＩＭＳＥＴ０１、ＤＩＭＳＥＴ０２などを更新する。
　低分解能モードでは、図１１に示すようなレジスタマップとすることで、アドレスフレームＡｄｄｒｅｓｓによりアドレスを指定すれば、指定されたアドレスからインクリメントしたアドレスで調光設定データＤＩＭＳＥＴｎを更新することができる。すなわち、複数チャンネルの調光設定データＤＩＭＳＥＴｎを更新するときに、１回の受信データＲＸの送信により更新が可能となり、通信量を低減できる。
　なお、低分解能モードでは、絶対的な更新であっても通信量を低減するので、相対モードには設定されない。
＜５．グループ設定機能＞
　本実施形態の半導体装置１０は、次に説明するようなグループ設定機能を有してもよい。
　図１３は、グループ設定機能に関するレジスタ２１におけるレジスタマップを示す図である。図１３の例では、アドレス０ｘ３２から０ｘ３７までの連続した各アドレスに対して、グループ設定データＣＨｎＤＴＹＧＲＰが格納される。グループ設定データＣＨｎＤＴＹＧＲＰは、２ビットのデータであり、チャンネルＣＨｎにおけるグループ設定を示す。例えば、ＣＨｎＤＴＹＧＲＰ＝０１の場合、第１グループに設定され、ＣＨｎＤＴＹＧＲＰ＝１０の場合、第２グループに設定され、ＣＨｎＤＴＹＧＲＰ＝１１の場合、第３グループに設定される。
　図１３では、具体的に、アドレス０ｘ３２に対して上位ビットから順に、ＣＨ０４ＤＴＹＧＲＰ～ＣＨ０１ＤＴＹＧＲＰが格納され、アドレス０ｘ３３に対して上位ビットから順に、ＣＨ０８ＤＴＹＧＲＰ～ＣＨ０５ＤＴＹＧＲＰが格納され、以降同様にＣＨ２４ＤＴＹＧＲＰまで格納される。
　図１３では、アドレス０ｘ３８から０ｘ３Ｃまでの連続した各アドレスに対して、デューティ設定値データＤＴＹＧＲＰｍが格納される。デューティ設定値データＤＴＹＧＲＰｍは、１２ビットのデータであり、第ｍグループに設定されるオンデューティ値を示す。
　図１３では、具体的に、アドレス０ｘ３８に対してＤＴＹＧＲＰ１の上位８ビットが格納され、アドレス０ｘ３９に対してＤＴＹＧＲＰ２の下位４ビットとＤＴＹＧＲＰ１の下位４ビットが格納され、アドレス０ｘ３Ａに対してＤＴＹＧＲＰ２の上位８ビットが格納され、アドレス０ｘ３Ｂに対してＤＴＹＧＲＰ３の上位８ビットが格納され、アドレス０ｘ３Ｃに対してＤＴＹＧＲＰ３の下位４ビットが格納される。また、アドレス０ｘ３Ｃには、全チャンネル更新モード設定データＧＲＰＡＬＬ（１ビット）が格納される。
　受信データＲＸにおいては、アドレス０ｘ３２がアドレスフレームＡｄｄｒｅｓｓに指定され、グループ設定データＣＨ０１ＤＴＹＧＲＰ～ＣＨ２４ＤＴＹＧＲＰに加えて、必要なグループ数に対するデューティ設定値データＤＴＹＧＲＰｍがデータフレームＤａｔａＮにより送信される。
　上記のように受信データＲＸにより送信されたデータに基づき、レジスタ２１におけるグループ設定データＣＨ０１ＤＴＹＧＲＰ～ＣＨ２４ＤＴＹＧＲＰおよびデューティ設定値データＤＴＹＧＲＰｍが更新される。すると、グループ設定データＣＨ０１ＤＴＹＧＲＰ～ＣＨ２４ＤＴＹＧＲＰによりグループ分けされたチャンネルＣＨｎの調光設定データＤＩＭＳＥＴｎが、グループごとに対応するデューティ設定値データＤＴＹＧＲＰｍに基づいて更新される。
　図１４は、グループ設定機能を用いて調光設定データＤＩＭＳＥＴｎを更新する例を示す構成図である（図４に対応）。図１４の例では、ＵＡＲＴインタフェース１に受信データＲＸが入力され、受信データ１１Ａがバッファ１１に格納される。受信データ１１Ａには、アドレス０ｘ３２とともに、書き込みデータＷＤＴが含まれる。書き込みデータＷＤＴには、グループ設定データＣＨ０１ＤＴＹＧＲＰ～ＣＨ２４ＤＴＹＧＲＰおよびデューティ設定値データＤＴＹＧＲＰ１，２が含まれる。すなわち、図１４の例では、グループ分けするグループ数を２としている。
　更新制御部２２は、グループ設定データＣＨ０１ＤＴＹＧＲＰ～ＣＨ２４ＤＴＹＧＲＰに基づき、レジスタ２１におけるグループ設定データＣＨ０１ＤＴＹＧＲＰ～ＣＨ２４ＤＴＹＧＲＰを更新するとともに、デューティ設定値データＤＴＹＧＲＰ１，２に基づき、レジスタ１２におけるデューティ設定値データＤＴＹＧＲＰ１，２を更新する。
　例えばグループ設定データＣＨ０１ＤＴＹＧＲＰ～ＣＨ２４ＤＴＹＧＲＰによってチャンネルＣＨ０１～０８が第１グループ、チャンネルＣＨ０９～２４が第２グループに設定された場合、図１４に示すように、レジスタ２１において、デューティ設定値データＤＴＹＧＲＰ１により調光設定データＤＩＭＳＥＴ０１～０８が更新され、デューティ設定値データＤＴＹＧＲＰ２により調光設定データＤＩＭＳＥＴ０９～２４が更新される。調光設定データの更新は、更新制御部２２により行われる。
　このようなグループ設定機能によれば、図１４に示す例の場合、２４チャンネル分の調光設定データの更新を行うために、グループ設定データＣＨ０１ＤＴＹＧＲＰ～ＣＨ２４ＤＴＹＧＲＰの送信による６バイト（＝２ビット×２４ｃｈ）に加えて、２つのグループ分のデューティ設定値データＤＴＹＧＲＰ１，２の送信による３バイトが必要となり、合わせて９バイトの送信が必要である。これに対して、先述した高分解能モードかつ絶対モードの場合は、１２ビット×２４ｃｈ＝３６バイトの送信が必要となり、グループ設定機能の場合、通信量を低減できる。
　なお、全チャンネル更新モード設定データＧＲＰＡＬＬが例えば０の場合、グループ設定機能が有効となり、全チャンネル更新モードは無効となる。一方、ＧＲＰＡＬＬが例えば１の場合、グループ設定機能が無効となり、全チャンネル更新モードは有効となる。この場合、全チャンネル（２４チャンネル）分の調光設定データＤＩＭＳＥＴｎが例えばＤＴＹＧＲＰ３に基づいて同じ値に更新される。
＜６．その他＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば、シリアル通信は、ＵＡＲＴ通信に限らず、Ｉ２Ｃ通信などであってもよい。
＜７．付記＞
　以上のように、本開示の一態様に係る半導体装置（１０）は、
　シリアル通信により送信された書き込みデータ（ＷＤＴ）を外部から受信するように構成されるインタフェース部（１）と、
　前記書き込みデータに基づいて計算を行うように構成される相対計算部（２２１）を有する更新制御部（２２）と、
　ＰＷＭのデューティ値を示すデューティ設定データ（ＤＩＭＳＥＴｎ）が格納されるように構成されるレジスタ（２１）と、
を備え、
　前記書き込みデータは、
　　減少または増加を表す極性データ（ＣＨｎＳＧ）と、
　　ゲイン値を表すゲインデータ（ＣＨｎＧＡＩＮ）と、
　　相対変化値を表す相対値データ（ＤＵＴＹｎ）と、
　を含み、
　前記相対計算部は、前記相対変化値に前記ゲイン値を乗算して得られる値を現状の前記デューティ設定データの値に対して、前記極性データに応じて減算または加算して計算結果を算出し、
　前記更新制御部は、前記計算結果によって前記デューティ設定データを更新する構成としている（第１の構成）。
　このような構成によれば、ＰＷＭのデューティ値の更新を相対的に行うことができ、書き込みデータのデータ量を低減することができる。従って、ＰＷＭ制御の設定時におけるシリアル通信の通信量を低減することを可能とする課題を解決できる。
　また、上記第１の構成において、前記ゲインデータによって前記ゲイン値を１に設定可能である構成としてもよい（第２の構成）。
　また、上記第１または第２の構成において、前記極性データのビット数と前記ゲインデータのビット数と前記相対値データのビット数を合わせたビット数（例えば８ビット）は、前記デューティ設定データの第１所定ビット数（例えば１２ビット）よりも小さい構成としてもよい（第３の構成）。
　また、上記第３の構成において、前記更新制御部が前記計算結果によって前記デューティ設定データを更新する相対モードと、
　前記更新制御部が前記シリアル通信により送信された前記書き込みデータに含まれる前記第１所定ビット数の前記デューティ設定データによって前記レジスタに格納された前記デューティ設定データを更新する絶対モードと、
　を有する構成としてもよい（第４の構成）。
　また、上記第３または第４の構成において、前記レジスタに格納された前記デューティ設定データが前記第１所定ビット数（例えば１２ビット）である高分解能モードと、
　前記レジスタに格納された前記デューティ設定データが前記第１所定ビット数よりも小さい第２所定ビット数（例えば８ビット）である低分解能モードと、
　を有する構成としてもよい（第５の構成）。
　また、上記第５の構成において、前記レジスタにおいて１つのアドレスに対して格納可能なデータのビット数は、前記第２所定ビット数であり、
　前記高分解能モードの場合、前記レジスタにおいて、第１アドレス（例えば０ｘ４Ｂ）に対して第１チャンネルの前記デューティ設定データの上位ビットが格納され、第１アドレスをインクリメントした第２アドレス（例えば０ｘ４Ｃ）に対して前記第１チャンネルの前記デューティ設定データの下位ビットおよび第２チャンネルの前記デューティ設定データの下位ビットが格納され、前記第２アドレスをインクリメントした第３アドレス（例えば０ｘ４Ｄ）に対して前記第２チャンネルの前記デューティ設定データの上位ビットが格納され、
　前記低分解能モードの場合、前記レジスタにおいて、連続した各アドレスに対して各チャンネルの前記デューティ設定データがそれぞれ格納される構成としてもよい（第６の構成、図５および図１１）。
　また、上記第１から第６のいずれかの構成において、前記レジスタにおいて、複数チャンネルの前記デューティ設定データが格納され、
　前記極性データ、前記ゲインデータ、および前記相対値データは、前記複数チャンネルに対応する構成としてもよい（第７の構成）。
　また、上記第１から第７のいずれかの構成において、前記デューティ設定データに基づいてＰＷＭ調光を行うことが可能である構成としてもよい（第８の構成）。
　また、上記第８の構成において、前記ＰＷＭ調光のオンデューティが高いほど、前記オンデューティを変化させるステップが大きく、前記オンデューティを前記ステップに従って増加させるグラデーション調光が可能である構成としてもよい（第９の構成）。
　また、上記第１から第９のいずれかの構成において、前記レジスタにおいて、複数チャンネルの前記デューティ設定データが格納され、
　前記複数チャンネルのチャンネルごとにグループを設定するためのグループ設定データ（ＣＨｎＤＴＹＧＲＰ）と、前記グループごとの前記デューティ値を設定するためのデューティ設定値データ（ＤＴＹＧＲＰｍ）とが前記書き込みデータに含まれる場合、前記更新制御部は、前記デューティ設定データを前記グループ設定データおよび前記デューティ設定値データに基づいて更新する構成としてもよい（第１０の構成）。
　また、上記第１０の構成において、前記デューティ設定データを前記グループ設定データおよび前記デューティ設定値データに基づいて更新するモードと、
　前記複数チャンネルのすべてのチャンネルに対応する前記デューティ設定データを、所定の前記グループに対応する前記デューティ設定値データに基づいて更新するモードと、を切り替え可能である構成としてもよい（第１１の構成）。
　また、上記第１から第１１のいずれかの構成において、前記シリアル通信は、ＵＡＲＴ通信である構成としてもよい（第１２の構成）。
　また、本開示の一態様に係る通信システム（５０１）は、上記第１から第１２のいずれかの構成の半導体装置（１０）と、前記書き込みデータを送信するように構成される送信装置（４０）と、を備える構成としている（第１３の構成）。
　また、上記第１３の構成において、複数の前記半導体装置のそれぞれに備えられ、前記書き込みデータが入力されるように構成される入力端子（１０Ａ）は、前記送信装置に備えられる同一の出力端子（４０Ａ）に共通接続される構成としてもよい（第１４の構成）。
　本開示は、例えば、車載用の通信システムに利用することが可能である。
　　　１　　　ＵＡＲＴインタフェース
　　　２　　　制御部
　　　３　　　ＰＷＭ生成部
　　　４　　　電流ドライバ
　　　６　　　ＬＥＤ
　　１０　　　半導体装置
　　１０Ａ　　ＲＸ端子
　　１０Ｂ　　ＴＸ端子
　　１０Ｃ　　カソード端子
　　１１　　　バッファ
　　１１Ａ　　受信データ
　　２１　　　レジスタ
　　２２　　　更新制御部
　　３０，４０　　ＣＡＮトランシーバ
　　３０Ａ　　ＴＸＤ端子
　　３０Ｂ　　ＲＸＤ端子
　　３５　　　ＣＡＮバス
　　４０Ａ　　ＲＸＤ端子
　　４０Ｂ　　ＴＸＤ端子
　２２１　　　相対計算部
　５０１　　　通信システム

Claims (14)

  1. 　シリアル通信により送信された書き込みデータを外部から受信するように構成されるインタフェース部と、
    　前記書き込みデータに基づいて計算を行うように構成される相対計算部を有する更新制御部と、
    　ＰＷＭのデューティ値を示すデューティ設定データが格納されるように構成されるレジスタと、
    を備え、
    　前記書き込みデータは、
    　　減少または増加を表す極性データと、
    　　ゲイン値を表すゲインデータと、
    　　相対変化値を表す相対値データと、
    　を含み、
    　前記相対計算部は、前記相対変化値に前記ゲイン値を乗算して得られる値を現状の前記デューティ設定データの値に対して、前記極性データに応じて減算または加算して計算結果を算出し、
    　前記更新制御部は、前記計算結果によって前記デューティ設定データを更新する、半導体装置。
  2. 　前記ゲインデータによって前記ゲイン値を１に設定可能である、請求項１に記載の半導体装置。
  3. 　前記極性データのビット数と前記ゲインデータのビット数と前記相対値データのビット数を合わせたビット数は、前記デューティ設定データの第１所定ビット数よりも小さい、請求項１または請求項２に記載の半導体装置。
  4. 　前記更新制御部が前記計算結果によって前記デューティ設定データを更新する相対モードと、
    　前記更新制御部が前記シリアル通信により送信された前記書き込みデータに含まれる前記第１所定ビット数の前記デューティ設定データによって前記レジスタに格納された前記デューティ設定データを更新する絶対モードと、
    　を有する、請求項３に記載の半導体装置。
  5. 　前記レジスタに格納された前記デューティ設定データが前記第１所定ビット数である高分解能モードと、
    　前記レジスタに格納された前記デューティ設定データが前記第１所定ビット数よりも小さい第２所定ビット数である低分解能モードと、
    　を有する、請求項３または請求項４に記載の半導体装置。
  6. 　前記レジスタにおいて１つのアドレスに対して格納可能なデータのビット数は、前記第２所定ビット数であり、
    　前記高分解能モードの場合、前記レジスタにおいて、第１アドレスに対して第１チャンネルの前記デューティ設定データの上位ビットが格納され、第１アドレスをインクリメントした第２アドレスに対して前記第１チャンネルの前記デューティ設定データの下位ビットおよび第２チャンネルの前記デューティ設定データの下位ビットが格納され、前記第２アドレスをインクリメントした第３アドレスに対して前記第２チャンネルの前記デューティ設定データの上位ビットが格納され、
    　前記低分解能モードの場合、前記レジスタにおいて、連続した各アドレスに対して各チャンネルの前記デューティ設定データがそれぞれ格納される、請求項５に記載の半導体装置。
  7. 　前記レジスタにおいて、複数チャンネルの前記デューティ設定データが格納され、
    　前記極性データ、前記ゲインデータ、および前記相対値データは、前記複数チャンネルに対応する、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記デューティ設定データに基づいてＰＷＭ調光を行うことが可能である、請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記ＰＷＭ調光のオンデューティが高いほど、前記オンデューティを変化させるステップが大きく、前記オンデューティを前記ステップに従って増加させるグラデーション調光が可能である、請求項８に記載の半導体装置。
  10. 　前記レジスタにおいて、複数チャンネルの前記デューティ設定データが格納され、
    　前記複数チャンネルのチャンネルごとにグループを設定するためのグループ設定データと、前記グループごとの前記デューティ値を設定するためのデューティ設定値データとが前記書き込みデータに含まれる場合、前記更新制御部は、前記デューティ設定データを前記グループ設定データおよび前記デューティ設定値データに基づいて更新する、請求項１から請求項９のいずれか１項に記載の半導体装置。
  11. 　前記デューティ設定データを前記グループ設定データおよび前記デューティ設定値データに基づいて更新するモードと、
    　前記複数チャンネルのすべてのチャンネルに対応する前記デューティ設定データを、所定の前記グループに対応する前記デューティ設定値データに基づいて更新するモードと、を切り替え可能である、請求項１０に記載の半導体装置。
  12. 　前記シリアル通信は、ＵＡＲＴ通信である、請求項１から請求項１１のいずれか１項に記載の半導体装置。
  13. 　請求項１から請求項１２のいずれか１項に記載の半導体装置と、前記書き込みデータを送信するように構成される送信装置と、を備える、通信システム。
  14. 　複数の前記半導体装置のそれぞれに備えられ、前記書き込みデータが入力されるように構成される入力端子は、前記送信装置に備えられる同一の出力端子に共通接続される、請求項１３に記載の通信システム。
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