WO2025004804A1 - 半導体モジュール - Google Patents

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semiconductor element
wiring portion
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Murata Manufacturing Co Ltd
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    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Definitions

  • the present invention relates generally to a semiconductor module, and more specifically to a semiconductor module having a semiconductor element and a capacitor.
  • Patent document 1 discloses a power amplifier (semiconductor module) that includes an amplifier (semiconductor element), an inductor, and a bypass capacitor (capacitor).
  • the inductor is connected between the amplifier and a bias power supply (DC power supply).
  • the bypass capacitor is connected between the connection point between the inductor and the bias power supply and ground.
  • the performance of the bypass capacitor may deteriorate due to the effect of the ESL (Equivalent Series Inductance) of the bypass capacitor, causing high-frequency noise to leak into the amplifier.
  • ESL Equivalent Series Inductance
  • the object of the present invention is to provide a semiconductor module capable of reducing high-frequency noise.
  • a semiconductor module includes a semiconductor element, a power supply path, a first inductor, a capacitor, and a second inductor.
  • the semiconductor element has a power supply terminal.
  • the power supply path is connected to the power supply terminal of the semiconductor element.
  • the first inductor is provided in the power supply path.
  • the capacitor has a first end and a second end. The first end of the capacitor is connected to the power supply path, and the second end is connected to ground.
  • the second inductor is provided in the power supply path and is connected between the first inductor and the power supply terminal.
  • the first inductor and the second inductor are arranged so that a magnetic field generated by the first inductor and a magnetic field generated by the second inductor are coupled.
  • the semiconductor module according to the above aspect of the present invention is capable of reducing high-frequency noise.
  • FIG. 1 is a conceptual diagram of a semiconductor module according to a first embodiment.
  • 2A and 2B are perspective and partially cutaway cross-sectional views of the semiconductor module, respectively;
  • 3A and 3B are diagrams illustrating mutual inductance generated in the semiconductor module of the embodiment, and an equivalent circuit diagram of a main part of the semiconductor module of the embodiment;
  • FIG. 4 is a circuit diagram of the semiconductor module.
  • Fig. 5A is a plan view of a main part of a semiconductor module according to a first modified example of the first embodiment, and
  • Fig. 5B is a cross-sectional view of the semiconductor module taken along line X1-X1 of Fig. 5A.
  • FIG. 6 is a conceptual diagram of a semiconductor module according to the second embodiment.
  • FIG. 7A and 7B are perspective and partially cutaway cross-sectional views of the semiconductor module.
  • FIG. 8 is an explanatory diagram of mutual inductance occurring in the semiconductor module.
  • FIG. 9 is a circuit diagram of the semiconductor module.
  • FIG. 10 is a conceptual diagram of a semiconductor module according to a modified example of the second embodiment.
  • Embodiments 1 and 2 are described below with reference to the drawings.
  • the drawings referred to in the following embodiments 1 and 2 are schematic drawings, and the sizes and thicknesses of the components in the drawings do not necessarily reflect the actual dimensions, and the size and thickness ratios between the components do not necessarily reflect the actual dimensional ratios.
  • the semiconductor module 100 As shown in FIG. 1, the semiconductor module 100 according to the first embodiment is connected to a DC power source 7, and the power supply voltage of the DC power source 7 is supplied to the power supply terminal of the semiconductor element 1.
  • the semiconductor module 100 is used, for example, in a communication device.
  • the communication device is, for example, a mobile phone (e.g., a smartphone), but is not limited to this and may be, for example, a wearable terminal (e.g., a smart watch), etc.
  • the semiconductor module 100 includes a first terminal T1, a second terminal T2, a ground terminal, a semiconductor element 1, a power supply path 3, a first inductor L1, a capacitor C1, and a second inductor L2.
  • the semiconductor element 1 has a power supply terminal 14.
  • the power supply path 3 is connected to the power supply terminal 14 of the semiconductor element 1.
  • the first inductor L1 is provided in the power supply path 3.
  • the capacitor C1 has a first end and a second end. The first end of the capacitor C1 is connected to the power supply path 3, and the second end is connected to the ground terminal.
  • the second inductor L2 is provided in the power supply path 3 and is connected between the first inductor L1 and the power supply terminal 14.
  • the semiconductor element 1 is, for example, a power amplifier that amplifies a high-frequency signal, and includes a transistor Q1 that amplifies the power of the high-frequency signal, as shown in FIG. 4.
  • the transistor Q1 is an npn-type bipolar transistor.
  • the transistor Q1 has an input terminal 11, an output terminal 12, and a ground terminal 13.
  • the input terminal 11, the output terminal 12, and the ground terminal 13 are the base terminal, the collector terminal, and the emitter terminal, respectively.
  • the input terminal 11 of the transistor Q1 is a terminal to which a high-frequency signal is input.
  • the ground terminal 13 of the transistor Q1 is a terminal connected to the ground terminal.
  • the output terminal 12 of the transistor Q1 is connected to the DC power supply 7 via the power supply terminal 14, the second terminal T2, the second inductor L2, the first inductor L1, and the first terminal T1.
  • a power supply voltage is applied from the DC power supply 7 to the transistor Q1 (between the output terminal 12 and the ground terminal 13).
  • the transistor Q1 amplifies the high-frequency signal input to the input terminal 11 and outputs it from the output terminal 12.
  • the bipolar transistor constituting transistor Q1 is, for example, an HBT (Heterojunction Bipolar Transistor).
  • the input terminal 11 of the transistor Q1 is connected to a signal processing circuit of the communication device via a signal input terminal.
  • the output terminal 12 of the transistor Q1 is connected to an antenna of the communication device via an antenna terminal.
  • the power amplifier amplifies and outputs the high-frequency signal of a specific band output from the signal processing circuit.
  • the first inductor L1 and the second inductor L2 each have a first end and a second end.
  • the first end of the first inductor L1 is connected to the first terminal T1.
  • the second end of the first inductor L1 is connected to the first end of the second inductor L2.
  • the second end of the second inductor L2 is connected to the second terminal T2.
  • the second terminal T2 is connected to the power supply terminal 14 of the semiconductor element 1.
  • the first inductor L1 and the second inductor L2 function as a choke coil that reduces high-frequency noise traveling from the DC power supply 7 toward the power supply terminal 14 of the semiconductor element 1.
  • the capacitor C1 is connected to the second end of the first inductor L1 and the first end of the second inductor L2.
  • the capacitor C1 functions as a bypass capacitor that reduces leakage of a high-frequency signal generated in the semiconductor element 1 to the DC power supply 7, for example.
  • the outer edge of the module substrate 5 is, for example, rectangular, but may be a shape other than rectangular.
  • the module substrate 5 is, for example, a multilayer substrate in which multiple dielectric layers and multiple conductive layers (not shown) are stacked.
  • the material of each conductive layer is, for example, copper.
  • the multiple conductive layers include a ground layer.
  • the module substrate 5 is, for example, a low temperature co-fired ceramics (LTCC) substrate.
  • LTCC low temperature co-fired ceramics
  • the module substrate 5 is not limited to an LTCC substrate, and may be, for example, a printed wiring board, a high temperature co-fired ceramics (HTCC) substrate, a resin multilayer substrate, or a substrate with embedded components.
  • HTCC high temperature co-fired ceramics
  • the semiconductor element 1 is a semiconductor chip.
  • the semiconductor chip is a GaAs-based chip, but is not limited to a GaAs-based chip and may be a Si-based chip.
  • the semiconductor element 1 is disposed on a module substrate 5. More specifically, the semiconductor element 1 is disposed on the main surface 50 of the module substrate 5. "The semiconductor element 1 is disposed on the module substrate 5" includes the semiconductor element 1 being mechanically connected to the module substrate 5 and the semiconductor element 1 being electrically connected to the module substrate 5.
  • Capacitor C1 is a chip capacitor. Capacitor C1 is disposed on the module substrate 5. More specifically, capacitor C1 is disposed on the main surface 50 of the module substrate 5. "Capacitor C1 is disposed on the module substrate 5" includes capacitor C1 being mechanically connected to the module substrate 5 and capacitor C1 being electrically connected to the module substrate 5.
  • the first inductor L1 and the second inductor L2 are inner layer inductors arranged in the module substrate 5. Note that the module substrate 5 is not shown in Figure 2A.
  • the first inductor L1 is configured to include a wiring portion that is spirally wound when viewed from a plane in the thickness direction D1 of the module substrate 5.
  • the second inductor L2 is configured to include a wiring portion that is spirally wound when viewed from a plane in the thickness direction D1 of the module substrate 5.
  • the first inductor L1 and the second inductor L2 are arranged so that the magnetic field generated by the first inductor L1 and the magnetic field generated by the second inductor L2 are coupled together, as shown in Figures 2A and 2B.
  • the first inductor L1 and the second inductor L2 are arranged so that the first inductor L1 and the second inductor L2 are coupled together.
  • the winding direction of the first inductor L1 and the winding direction of the second inductor L2 are opposite to each other, and a part of the first inductor L1 and a part of the second inductor L2 overlap in the thickness direction D1 of the module substrate 5.
  • the first inductor L1 and the second inductor L2 are adjacent to each other in the thickness direction D1 of the module substrate 5. The fact that the first inductor L1 and the second inductor L2 are adjacent to each other means that the first inductor L1 and the second inductor L2 are arranged without any other circuit element being arranged between the first inductor L1 and the second inductor L2.
  • the second end of the first inductor L1 and the first end of the second inductor L2 are connected through a via conductor in the module substrate 5.
  • the first inductor L1 and the second inductor L2 are negatively coupled, and in FIG. 3A, the negative mutual inductance is represented as "-M".
  • FIG. 3B shows an equivalent circuit representation of the negative coupling between the first inductor L1 and the second inductor L2, and a negative inductance "-M" with respect to ground is generated in the path between the first inductor L1 and the second inductor L2.
  • a negative mutual inductance is illustrated as a circuit element (inductor).
  • the equivalent circuit shown in Figure 3B also illustrates the ESR (Equivalent Series Resistance) and ESL (Equivalent Series Inductance) of the capacitor C1.
  • the negative inductance offsets the ESL of capacitor C1, allowing capacitor C1 to behave closer to an ideal capacitor.
  • the semiconductor module 100 according to the first embodiment includes a first inductor L1 and a second inductor L2 provided in the power supply path 3, and a capacitor C1 connected between the power supply path 3 and the ground, and the first inductor L1 and the second inductor L2 are arranged so that the magnetic field generated by the first inductor L1 and the magnetic field generated by the second inductor L2 are coupled.
  • This makes it possible for the semiconductor module 100 according to the first embodiment to reduce high-frequency noise. Therefore, the semiconductor module 100 according to the first embodiment makes it possible to reduce high-frequency noise leaking from the DC power supply 7 to the power supply terminal 14 of the semiconductor element 1.
  • the semiconductor module 100 according to Modification 1 of the first embodiment differs from the semiconductor module 100 according to the first embodiment in that the first inductor L1 is a chip inductor L0. Note that components similar to those in the semiconductor module 100 according to the first embodiment are denoted by the same reference numerals and will not be described.
  • the outer edge of the chip inductor L0 is rectangular.
  • the chip inductor L0 has a winding portion 9, a rectangular parallelepiped element body 8 covering the winding portion 9, and a pair of external electrodes.
  • the winding portion 9 is disposed within the element body 8.
  • the winding portion 9 is connected between the pair of external electrodes.
  • the winding portion 9 is a coil conductor portion and has electrical conductivity.
  • the shape of the winding portion 9 is, for example, spiral.
  • the material of the element body 8 includes ceramic.
  • the material of each of the pair of external electrodes is, for example, Cu, Ag, etc.
  • the material of the winding portion 9 includes, for example, the same material as the pair of external electrodes, but is not limited to this.
  • the chip inductor L0 is a vertically wound inductor, and is disposed on the main surface 50 of the module substrate 5 so that the winding axis A1 (see FIG. 5B) of the winding portion 9 is parallel to the thickness direction D1 of the module substrate 5.
  • the first inductor L1 is a chip inductor L0
  • the second inductor L2 is a spiral-shaped inner layer inductor arranged in the module substrate 5.
  • the winding axis A1 of the winding portion 9 in the chip inductor L0 is parallel to the thickness direction D1 of the module substrate 5.
  • the first inductor L1 and the second inductor L2 overlap in a plan view from the thickness direction D1 of the module substrate 5.
  • a part of the first inductor L1 overlaps a part of the second inductor L2, but the entire first inductor L1 may overlap the entire second inductor L2, or a part of the first inductor L1 may overlap the entire second inductor L2.
  • the first inductor L 1 is a spiral inner layer inductor arranged in the module substrate 5
  • the second inductor L 2 is a chip inductor arranged on the module substrate 5 .
  • the semiconductor module 100 according to the first and second variations of the first embodiment has the same effects as the semiconductor module 100 according to the first embodiment.
  • the semiconductor module 100A includes a first terminal T1, a second terminal T2, a ground terminal, a semiconductor element 1 (hereinafter also referred to as the first semiconductor element 1), a power supply path 3 (hereinafter also referred to as the first power supply path 3), a first inductor L1, a capacitor C1 (first capacitor C1), and a second inductor L2, similar to the semiconductor module 100 according to the first embodiment.
  • the semiconductor module 100A further includes a third terminal T3, a second semiconductor element 2, a second power supply path 4, a third inductor L3, a first matching circuit MN1 (see FIG. 9), a second matching circuit MN2 (see FIG. 9), and a second capacitor C2 (see FIG. 9).
  • the second semiconductor element 2 has a power supply terminal 24.
  • the second power supply path 4 is connected between the connection point of the first inductor L1 and the second inductor L2 in the first power supply path 3 and the power supply terminal 24 of the second semiconductor element 2.
  • the third inductor L3 is provided in the second power supply path 4.
  • the third inductor L3 is connected to the power supply terminal 24 of the second semiconductor element 2 via the third terminal T3.
  • the first semiconductor element 1 includes a transistor Q1 (hereinafter also referred to as the first transistor Q1) that power amplifies a high-frequency signal, as shown in FIG. 9, for example.
  • the second semiconductor element 2 includes a second transistor Q2 that power amplifies a high-frequency signal.
  • Each of the first transistor Q1 and the second transistor Q2 is an npn-type bipolar transistor.
  • the first transistor Q1 has an input terminal 11 (hereinafter also referred to as the first input terminal 11), an output terminal 12 (hereinafter also referred to as the first output terminal 12), and a ground terminal 13 (hereinafter also referred to as the first ground terminal 13).
  • the first input terminal 11, the first output terminal 12, and the first ground terminal 13 are a base terminal, a collector terminal, and an emitter terminal, respectively.
  • the second transistor Q2 has an input terminal 21 (hereinafter also referred to as the second input terminal 21), an output terminal 22 (hereinafter also referred to as the second output terminal 22), and a ground terminal 23 (hereinafter also referred to as the second ground terminal 23).
  • the second input terminal 21, the second output terminal 22, and the second ground terminal 23 are the base terminal, the collector terminal, and the emitter terminal, respectively.
  • the second output terminal 22 of the second semiconductor element 2 is connected to the DC power supply 7 via the power supply terminal 24, the third terminal T3, the third inductor L3, the first inductor L1, and the first terminal T1.
  • a power supply voltage is applied from the DC power supply 7 to the second transistor Q2 (between the second output terminal 22 and the second ground terminal 23).
  • the bipolar transistors constituting each of the first transistor Q1 and the second transistor Q2 are HBTs.
  • the first matching circuit MN1 is connected to the first input terminal 11 of the first transistor Q1 of the first semiconductor element 1.
  • the second matching circuit MN2 is connected between the first output terminal 12 of the first transistor Q1 of the first semiconductor element 1 and the second input terminal 21 of the second transistor Q2 of the second semiconductor element 2.
  • the first input terminal 11 of the first transistor Q1 is connected to a signal processing circuit of the communication device via a first matching circuit MN1 and a signal input terminal.
  • the second output terminal 22 of the second transistor Q2 is connected to an antenna of the communication device via a filter and an antenna terminal.
  • the third inductor L3 has a first end and a second end.
  • the first end of the third inductor L3 is connected to the second end of the first inductor L1 and the first end of the second inductor L2.
  • the second end of the third inductor L3 is connected to the third terminal T3.
  • the third terminal T3 is connected to the power supply terminal 24 of the second semiconductor element 2.
  • the first inductor L1 and the second inductor L2 function as a choke coil that reduces high-frequency noise from the DC power supply 7 toward the power supply terminal 14 of the first semiconductor element 1.
  • the first inductor L1 and the third inductor L3 also function as a choke coil that reduces high-frequency noise from the DC power supply 7 toward the power supply terminal 24 of the second semiconductor element 2.
  • the semiconductor module 100A includes a module substrate 5.
  • the module substrate 5 has a main surface 50.
  • the first semiconductor element 1 and the second semiconductor element 2 are arranged on a module substrate 5. More specifically, the first semiconductor element 1 and the second semiconductor element 2 are arranged on a main surface 50 of the module substrate 5. More specifically, an IC chip including the first semiconductor element 1 and the second semiconductor element 2 is arranged on the main surface 50 of the module substrate 5.
  • Capacitor C1 is a chip capacitor. Capacitor C1 is disposed on module substrate 5.
  • the first inductor L1, the second inductor L2, and the third inductor L3 are inner layer inductors arranged in the module substrate 5, as shown in Figs. 7A and 7B. Note that the module substrate 5 is not shown in Fig. 7A.
  • the first inductor L1 is spiral-shaped when viewed from a plane in the thickness direction D1 of the module substrate 5.
  • the second inductor L2 is spiral-shaped when viewed from a plane in the thickness direction D1 of the module substrate 5.
  • the third inductor L3 is spiral-shaped when viewed from a plane in the thickness direction D1 of the module substrate 5.
  • the first inductor L1 and the second inductor L2 are arranged so that the magnetic field generated by the first inductor L1 and the magnetic field generated by the second inductor L2 are coupled, and the second inductor L2 and the third inductor L3 are arranged so that the magnetic field generated by the second inductor L2 and the magnetic field generated by the third inductor L3 are coupled. Also, in the semiconductor module 100A, the first inductor L1 and the third inductor L3 are arranged so that the first inductor L1 and the third inductor L3 are negatively coupled to generate negative mutual inductance.
  • the first inductor L1, the second inductor L2, and the third inductor L3 are arranged in the thickness direction D1 of the module substrate 5 in the following order from the main surface 50 side of the module substrate 5: first inductor L1, second inductor L2, and third inductor L3.
  • the winding direction of the first inductor L1 and the winding direction of the second inductor L2 are the same, and a part of the first inductor L1 and a part of the second inductor L2 overlap in the thickness direction D1 of the module substrate 5.
  • the first inductor L1 and the second inductor L2 are adjacent to each other in the thickness direction D1 of the module substrate 5.
  • the second end of the first inductor L1 and the first end of the second inductor L2 are connected through a first via conductor in the module substrate 5.
  • the first inductor L1 and the second inductor L2 are positively coupled, so that a positive mutual inductance with respect to ground is generated in the path between the first inductor L1 and the second inductor L2.
  • the positive mutual inductance is represented as "M”.
  • the winding direction of the second inductor L2 and the winding direction of the third inductor L3 are opposite to each other, and a part of the second inductor L2 and a part of the third inductor L3 overlap in the thickness direction D1 of the module substrate 5.
  • the second inductor L2 and the third inductor L3 are adjacent to each other in the thickness direction D1 of the module substrate 5.
  • the first end of the second inductor L2 and the first end of the third inductor L3 are connected through a second via conductor in the module substrate 5.
  • the second inductor L2 and the third inductor L3 are negatively coupled, so that a negative mutual inductance with respect to ground is generated in the path between the second inductor L2 and the third inductor L3.
  • the negative mutual inductance is represented as "-M”.
  • the first inductor L1 and the third inductor L3 are not adjacent to each other in the thickness direction D1 of the module substrate 5.
  • the semiconductor module 100A of embodiment 2 includes the second power supply path 4 connected between the connection point of the first inductor L1 and the second inductor L2 in the first power supply path 3 and the power supply terminal 24 of the second semiconductor element 2, and includes the third inductor L3 provided in the second power supply path 4. Therefore, it is possible to reduce high frequency noise leaking from the second power supply path 4 to the second semiconductor element 2.
  • the semiconductor module 100A according to the second embodiment can ensure isolation between the first power supply path 3 and the second power supply path 4. More specifically, the semiconductor module 100A according to the second embodiment can ensure isolation between the path between the first terminal T1 and the second terminal T2 and the path between the third terminal T3 and the first terminal T1.
  • a semiconductor module 100A according to a modification of the second embodiment may be configured such that the first inductor L1 and the second inductor L2 are negatively coupled, the second inductor L2 and the third inductor L3 are negatively coupled, and the first inductor L1 and the third inductor L3 are positively coupled, as shown in Fig. 10.
  • the winding direction of the first inductor L1 and the winding direction of the second inductor L2 are opposite to each other
  • the winding directions of the second inductor L2 and the third inductor L3 are opposite to each other
  • the winding direction of the first inductor L1 and the winding direction of the third inductor L3 are the same.
  • the semiconductor module 100A according to the modified example of the second embodiment has the same effects as the semiconductor module 100A according to the second embodiment.
  • the above-mentioned embodiments 1 and 2 are merely one of the various embodiments of the present invention.
  • the above-mentioned embodiments 1 and 2 can be modified in various ways depending on the design, etc., as long as the object of the present invention can be achieved.
  • the first transistor Q1 included in the first semiconductor element 1 and the second transistor Q2 included in the second semiconductor element 2 are not limited to bipolar transistors and may be, for example, MOSFETs.
  • Each of the first semiconductor element 1 and the second semiconductor element 2 may be a semiconductor element that operates based on the power supply voltage supplied from the DC power supply 7, and is not limited to a power amplifier, but may be, for example, a low-noise amplifier or a switch.
  • the semiconductor module (100; 100A) includes a semiconductor element (1), a power supply path (3), a first inductor (L1), a capacitor (C1), and a second inductor (L2).
  • the semiconductor element (1) has a power supply terminal (14).
  • the power supply path (3) is connected to the power supply terminal (14) of the semiconductor element (1).
  • the first inductor (L1) is provided in the power supply path (3).
  • the capacitor (C1) has a first end and a second end. The first end of the capacitor (C1) is connected to the power supply path (3) and the second end is connected to ground.
  • the second inductor (L2) is provided in the power supply path (3) and is connected between the first inductor (L1) and the power supply terminal (14).
  • the first inductor (L1) and the second inductor (L2) are arranged so that a magnetic field generated in the first inductor (L1) and a magnetic field generated in the second inductor (L2) are coupled.
  • This aspect makes it possible to reduce high-frequency noise.
  • the first end of the capacitor (C1) is connected to the connection point between the first inductor (L1) and the second inductor (L2).
  • the semiconductor module (100A) according to the third aspect further includes a second semiconductor element (2), a second power supply path (4), and a third inductor (L3) in the first or second aspect.
  • the second semiconductor element (2) is different from the first semiconductor element (1), which is the semiconductor element (1).
  • the second semiconductor element (2) has a power supply terminal (24).
  • the second power supply path (4) is connected between the connection point of the first inductor (L1) and the second inductor (L2) in the first power supply path (3), which is the power supply path (3), and the power supply terminal (24) of the second semiconductor element (2).
  • the third inductor (L3) is provided in the second power supply path (4).
  • the semiconductor module (100; 100A) is the first aspect, and further includes a module substrate (5).
  • the semiconductor element (1) is arranged on the module substrate (5).
  • the first inductor (L1) and the second inductor (L2) are inner layer inductors arranged in the module substrate (5).
  • the first inductor (L1) includes a wiring portion wound in a spiral shape when viewed from a plane in the thickness direction (D1) of the module substrate (5).
  • the second inductor (L2) includes a wiring portion wound in a spiral shape when viewed from a plane in the thickness direction (D1) of the module substrate (5).
  • the first inductor (L1) and the second inductor (L2) are arranged so that the magnetic field generated in the first inductor (L1) and the magnetic field generated in the second inductor (L2) are coupled.
  • the semiconductor module (100; 100A) according to the fifth aspect is the fourth aspect in which the first inductor (L1) and the second inductor (L2) are adjacent to each other in the thickness direction (D1) of the module substrate (5).
  • This embodiment makes it easier to couple the magnetic field generated by the first inductor (L1) and the magnetic field generated by the second inductor (L2).
  • the semiconductor module (100A) according to the sixth aspect is the third aspect, and further includes a module substrate (5).
  • the first semiconductor element (1) and the second semiconductor element (2) are arranged on the module substrate (5).
  • the first inductor (L1), the second inductor (L2), and the third inductor (L3) are inner layer inductors arranged in the module substrate (5).
  • the first inductor (L1) includes a wiring portion wound in a spiral shape when viewed from a plane in the thickness direction (D1) of the module substrate (5).
  • the second inductor (L2) includes a wiring portion wound in a spiral shape when viewed from a plane in the thickness direction (D1) of the module substrate (5).
  • the third inductor (L3) includes a wiring portion wound in a spiral shape when viewed from a plane in the thickness direction (D1) of the module substrate (5).
  • the second inductor (L2) and the third inductor (L3) are arranged so that the magnetic field generated in the second inductor (L2) and the magnetic field generated in the third inductor (L3) are coupled.
  • the first inductor (L1) and the third inductor (L3) are arranged so that the magnetic field generated by the first inductor (L1) and the magnetic field generated by the third inductor (L3) cancel each other out.
  • the semiconductor module (100A) according to the seventh aspect is based on the sixth aspect.
  • the wiring portion of the first inductor (L1) and the wiring portion of the second inductor (L2) are adjacent to each other in the thickness direction (D1) of the module substrate (5).
  • the wiring portion of the second inductor (L2) and the wiring portion of the third inductor (L3) are adjacent to each other.
  • the wiring portion of the first inductor (L1) and the wiring portion of the third inductor (L3) are not adjacent to each other.
  • This aspect makes it possible to achieve miniaturization.
  • the semiconductor module (100; 100A) according to the eighth aspect is any one of the first to third aspects and further includes a module substrate (5).
  • the semiconductor element (1) is arranged on the module substrate (5).
  • One of the wiring portion of the first inductor (L1) and the wiring portion of the second inductor (L2) is a chip inductor (L0).
  • the chip inductor (L0) is arranged on the module substrate (5).
  • the chip inductor (L0) has a winding portion (9).
  • the remaining one of the wiring portion of the first inductor (L1) and the wiring portion of the second inductor (L2) is a spiral-shaped inner layer inductor arranged within the module substrate (5).
  • the winding axis (A1) of the winding portion (9) in the wiring portion of the chip inductor (L0) is parallel to the thickness direction (D1) of the module substrate (5).
  • the thickness direction (D1) of the module substrate (5) When viewed from above in the thickness direction (D1) of the module substrate (5), at least a portion of the wiring portion of the first inductor (L1) and the wiring portion of the second inductor (L2) overlap.

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Abstract

高周波ノイズを低減する。半導体モジュール（１００）は、半導体素子（１）と、電源経路（３）と、第１インダクタ（Ｌ１）と、キャパシタ（Ｃ１）と、第２インダクタ（Ｌ２）と、を備える。半導体素子（１）は、電源端子（１４）を有する。電源経路（３）は、半導体素子（１）の電源端子（１４）に接続されている。第１インダクタ（Ｌ１）は、電源経路（３）に設けられている。キャパシタ（Ｃ１）は、第１端及び第２端を有する。キャパシタ（Ｃ１）では、第１端が電源経路（３）に接続されており、第２端がグランドに接続される。第２インダクタ（Ｌ２）は、電源経路（３）に設けられており、第１インダクタ（Ｌ１）と電源端子（１４）との間に接続されている。第１インダクタ（Ｌ１）と第２インダクタ（Ｌ２）とは、第１インダクタ（Ｌ１）で発生する磁界と第２インダクタ（Ｌ２）で発生する磁界とが結合するように配置されている。

Description

半導体モジュール
　本発明は、一般に半導体モジュールに関し、より詳細には、半導体素子及びキャパシタを備える半導体モジュールに関する。
　特許文献１は、増幅器（半導体素子）と、インダクタと、バイパスコンデンサ（キャパシタ）と、を備える電力増幅器（半導体モジュール）を開示している。
　特許文献１に開示されている電力増幅器では、インダクタは、増幅器とバイアス電源（直流電源）との間に接続されている。バイパスコンデンサは、インダクタとバイアス電源との接続点と、グランドとの間に接続されている。
国際公開第２０１１／０９２９１０号
　特許文献１に開示された電力増幅器では、バイパスコンデンサのＥＳＬ（Equivalent Series Inductance）の影響でバイパスコンデンサの性能が劣化し高周波ノイズが増幅器へ漏洩する場合がある。
　本発明の目的は、高周波ノイズを低減することが可能な半導体モジュールを提供することにある。
　本発明の一態様に係る半導体モジュールは、半導体素子と、電源経路と、第１インダクタと、キャパシタと、第２インダクタと、を備える。前記半導体素子は、電源端子を有する。前記電源経路は、前記半導体素子の前記電源端子に接続されている。前記第１インダクタは、前記電源経路に設けられている。前記キャパシタは、第１端及び第２端を有する。前記キャパシタでは、前記第１端が前記電源経路に接続されており、前記第２端がグランドに接続される。前記第２インダクタは、前記電源経路に設けられており、前記第１インダクタと前記電源端子との間に接続されている。前記第１インダクタと前記第２インダクタとは、前記第１インダクタで発生する磁界と前記第２インダクタで発生する磁界とが結合するように配置されている。
　本発明の上記態様に係る半導体モジュールは、高周波ノイズを低減することが可能となる。
図１は、実施形態１に係る半導体モジュールの概念図である。 図２Ａは、同上の半導体モジュールの要部斜視図である。図２Ｂは、同上の半導体モジュールの一部破断した断面図である。 図３Ａは、同上の半導体モジュールにおいて発生する相互インダクタンスの説明図である。図３Ｂは、同上の半導体モジュールの要部等価回路図である。 図４は、同上の半導体モジュールの回路図である。 図５Ａは、実施形態１の変形例１に係る半導体モジュールの要部平面図である。図５Ｂは、同上の半導体モジュールを示し、図５ＡのＸ１－Ｘ１線断面図である。 図６は、実施形態２に係る半導体モジュールの概念図である。 図７Ａは、同上の半導体モジュールの要部斜視図である。図７Ｂは、同上の半導体モジュールの一部破断した断面図である。 図８は、同上の半導体モジュールにおいて発生する相互インダクタンスの説明図である。 図９は、同上の半導体モジュールの回路図である。 図１０は、実施形態２の変形例に係る半導体モジュールの概念図である。
　以下、実施形態１～２等について、図面を参照して説明する。以下の実施形態１～２等において参照する図は、模式的な図であり、図中の構成要素の大きさ及び厚さは必ずしも実際の寸法を反映しているとは限らず、構成要素間における大きさの比及び厚さの比も、必ずしも実際の寸法比を反映しているとは限らない。
　（実施形態１）
　実施形態１に係る半導体モジュール１００について、図面を参照して説明する。
　実施形態１に係る半導体モジュール１００は、図１に示すように、直流電源７に接続され、直流電源７の電源電圧が半導体素子１の電源端子に供給される。
　半導体モジュール１００は、例えば、通信装置に用いられる。通信装置は、例えば、携帯電話（例えば、スマートフォン）であるが、これに限らず、例えば、ウェアラブル端末（例えば、スマートウォッチ）等であってもよい。
　（１）半導体モジュールの回路構成
　以下、実施形態１に係る半導体モジュール１００の回路構成について、図面を参照して説明する。
　半導体モジュール１００は、図１に示すように、第１端子Ｔ１と、第２端子Ｔ２と、グランド端子と、半導体素子１と、電源経路３と、第１インダクタＬ１と、キャパシタＣ１と、第２インダクタＬ２と、を備える。半導体素子１は、電源端子１４を有する。電源経路３は、半導体素子１の電源端子１４に接続されている。第１インダクタＬ１は、電源経路３に設けられている。キャパシタＣ１は、第１端及び第２端を有する。キャパシタＣ１では、第１端が電源経路３に接続されており、第２端がグランド端子に接続される。第２インダクタＬ２は、電源経路３に設けられており、第１インダクタＬ１と電源端子１４との間に接続されている。
　半導体素子１は、例えば、高周波信号を電力増幅するパワーアンプであり、図４に示すように、高周波信号を電力増幅するトランジスタＱ１を含む。トランジスタＱ１は、ｎｐｎ型のバイポーラトランジスタである。トランジスタＱ１は、入力端子１１、出力端子１２及び接地端子１３を有する。トランジスタＱ１では、入力端子１１、出力端子１２及び接地端子１３は、それぞれ、ベース端子、コレクタ端子及びエミッタ端子である。トランジスタＱ１の入力端子１１は、高周波信号が入力される端子である。トランジスタＱ１の接地端子１３は、グランド端子に接続される端子である。トランジスタＱ１の出力端子１２は、電源端子１４、第２端子Ｔ２、第２インダクタＬ２、第１インダクタＬ１及び第１端子Ｔ１を介して直流電源７に接続される。トランジスタＱ１（の出力端子１２と接地端子１３との間）には、直流電源７から電源電圧が印加される。トランジスタＱ１は、入力端子１１に入力される高周波信号を増幅して出力端子１２から出力する。なお、トランジスタＱ１を構成するバイポーラトランジスタは、例えば、ＨＢＴ（Heterojunction Bipolar Transistor）である。
　トランジスタＱ１の入力端子１１は、信号入力端子を介して通信装置の信号処理回路に接続される。トランジスタＱ１の出力端子１２は、アンテナ端子を介して通信装置のアンテナに接続される。パワーアンプは、信号処理回路から出力された所定バンドの高周波信号を増幅して出力する。
　第１インダクタＬ１及び第２インダクタＬ２の各々は、第１端及び第２端を有する。第１インダクタＬ１の第１端は、第１端子Ｔ１に接続されている。第１インダクタＬ１の第２端は、第２インダクタＬ２の第１端と接続されている。第２インダクタＬ２の第２端は、第２端子Ｔ２に接続されている。第２端子Ｔ２は、半導体素子１の電源端子１４に接続されている。第１インダクタＬ１及び第２インダクタＬ２は、直流電源７側から半導体素子１の電源端子１４に向かう高周波ノイズを低減するチョークコイルとして機能する。
　キャパシタＣ１は、第１インダクタＬ１の第２端及び第２インダクタＬ２の第１端と接続されている。キャパシタＣ１は、例えば半導体素子１で発生する高周波信号が直流電源７へ漏洩するのを低減するバイパスキャパシタとして機能する。
　（２）半導体モジュールの構造及び等価回路
　半導体モジュール１００は、図２Ｂに示すように、モジュール基板５を備える。モジュール基板５は、主面５０を有する。
　モジュール基板５の厚さ方向Ｄ１（図２Ｂ参照）からの平面視で、モジュール基板５の外縁は、例えば、矩形状であるが、矩形状以外の形状であってもよい。モジュール基板５は、例えば、複数の誘電体層及び複数の導電層（図示せず）が積層された多層基板である。各導電層の材料は、例えば、銅である。複数の導電層は、グランド層を含む。
　モジュール基板５は、例えば、ＬＴＣＣ（Low Temperature Co-fired Ceramics）基板である。なお、モジュール基板５は、ＬＴＣＣ基板に限らず、例えば、プリント配線板、ＨＴＣＣ（High Temperature Co-fired Ceramics）基板、樹脂多層基板又は部品内蔵基板であってもよい。
　半導体素子１は、半導体チップである。半導体チップは、ＧａＡｓ系チップであるが、ＧａＡｓ系チップに限らず、Ｓｉ系チップでもよい。半導体素子１は、モジュール基板５に配置されている。より詳細には、半導体素子１は、モジュール基板５の主面５０に配置されている。「半導体素子１は、モジュール基板５に配置されている」とは、半導体素子１がモジュール基板５に機械的に接続されていることと、半導体素子１がモジュール基板５と電気的に接続されていることと、を含む。
　キャパシタＣ１は、チップキャパシタである。キャパシタＣ１は、モジュール基板５に配置されている。より詳細には、キャパシタＣ１は、モジュール基板５の主面５０に配置されている。「キャパシタＣ１は、モジュール基板５に配置されている」とは、キャパシタＣ１がモジュール基板５に機械的に接続されていることと、キャパシタＣ１がモジュール基板５と電気的に接続されていることと、を含む。
　第１インダクタＬ１及び第２インダクタＬ２は、図２Ａ及び図２Ｂに示すように、モジュール基板５内に配置された内層インダクタである。なお、図２Ａでは、モジュール基板５の図示を省略してある。
　第１インダクタＬ１は、モジュール基板５の厚さ方向Ｄ１からの平面視でスパイラル状に巻回された配線部を含んで構成されている。第２インダクタＬ２は、モジュール基板５の厚さ方向Ｄ１からの平面視でスパイラル状に巻回された配線部を含んで構成されている。
　半導体モジュール１００では、第１インダクタＬ１と第２インダクタＬ２とは、図２Ａ及び図２Ｂに示すように、第１インダクタＬ１で発生する磁界と第２インダクタＬ２で発生する磁界とが結合するように配置されている。第１インダクタＬ１及び第２インダクタＬ２は、第１インダクタＬ１と第２インダクタＬ２とが結合するように配置されている。
　半導体モジュール１００では、第１インダクタＬ１の巻回方向と第２インダクタＬ２の巻回方向とが逆向きであり、かつ、モジュール基板５の厚さ方向Ｄ１において第１インダクタＬ１の一部と第２インダクタＬ２の一部とが重なる。半導体モジュール１００では、モジュール基板５の厚さ方向Ｄ１において第１インダクタＬ１と第２インダクタＬ２とが隣接している。第１インダクタＬ１と第２インダクタＬ２とが隣接しているとは、第１インダクタＬ１と第２インダクタＬ２との間に他の回路素子が配置されることなく、第１インダクタＬ１と第２インダクタＬ２とが配置されていることを意味する。第１インダクタＬ１の第２端と第２インダクタＬ２の第１端とは、モジュール基板５内において、ビア導体を介して接続されている。半導体モジュール１００では、第１インダクタＬ１と第２インダクタＬ２とが負結合され、図３Ａでは、負の相互インダクタンスを“－Ｍ”と表してある。第１インダクタＬ１と第２インダクタＬ２との負結合を等価回路表現したものが図３Ｂであり、第１インダクタＬ１と第２インダクタＬ２との間の経路に、グランドに対して負のインダクタンス“－Ｍ”が発生する。
　図３Ｂに示す等価回路では、第１インダクタＬ１、第２インダクタＬ２及びキャパシタＣ１の他に、負の相互インダクタンスを回路素子（インダクタ）として図示してある。また、図３Ｂに示す等価回路では、キャパシタＣ１のＥＳＲ（Equivalent Series Resistance）及びＥＳＬ（Equivalent Series Inductance）も図示してある。
　半導体モジュール１００では、負のインダクタンスがキャパシタＣ１のＥＳＬを相殺することにより、キャパシタＣ１を理想的なキャパシタの振る舞いに近づけることができる。
　（３）効果
　実施形態１に係る半導体モジュール１００は、電源経路３に設けられている第１インダクタＬ１及び第２インダクタＬ２と、電源経路３とグランドとの間に接続されているキャパシタＣ１と、を備え、第１インダクタＬ１と第２インダクタＬ２とが、第１インダクタＬ１で発生する磁界と第２インダクタＬ２で発生する磁界とが結合するように配置されている。これにより、実施形態１に係る半導体モジュール１００は、高周波ノイズを低減することが可能となる。よって、実施形態１に係る半導体モジュール１００は、直流電源７側から半導体素子１の電源端子１４へ漏洩する高周波ノイズを低減することが可能となる。
　（４）変形例
　（４．１）変形例１
　実施形態１の変形例１に係る半導体モジュール１００は、図５Ａ及び５Ｂに示すように、第１インダクタＬ１がチップインダクタＬ０である点で、実施形態１に係る半導体モジュール１００と相違する。なお、実施形態１に係る半導体モジュール１００と同様の構成要素には同一の符号を付して説明を省略する。
　モジュール基板５の厚さ方向Ｄ１からの平面視で、チップインダクタＬ０の外縁は、長方形状である。
　チップインダクタＬ０は、巻回部９と、巻回部９を覆っている直方体状の素体８と、一対の外部電極と、を有する。巻回部９は、素体８内に配置されている。巻回部９は、一対の外部電極の間に接続されている。巻回部９は、コイル導体部であり、導電性を有する。巻回部９の形状は、例えば、スパイラル状である。素体８の材料は、セラミックを含む。一対の外部電極の各々の材料は、例えば、Ｃｕ、Ａｇ等である。巻回部９の材料は、例えば、一対の外部電極と同じ材料を含むが、これに限らない。チップインダクタＬ０は、縦巻のインダクタであり、巻回部９の巻回軸Ａ１（図５Ｂ参照）がモジュール基板５の厚さ方向Ｄ１と平行になるようにモジュール基板５の主面５０に配置されている。
　変形例１に係る半導体モジュール１００では、第１インダクタＬ１がチップインダクタＬ０であり、第２インダクタＬ２がモジュール基板５内に配置されたスパイラル状の内層インダクタである。チップインダクタＬ０における巻回部９の巻回軸Ａ１が、モジュール基板５の厚さ方向Ｄ１と平行である。
　変形例１に係る半導体モジュール１００では、モジュール基板５の厚さ方向Ｄ１からの平面視で、第１インダクタＬ１と第２インダクタＬ２とが重なる。図５Ａ及び図５Ｂの例では、第１インダクタＬ１の一部と第２インダクタのＬ２の一部とが重なるが、第１インダクタＬ１の全部が第２インダクタＬ２の全部に重なってもよいし、第１インダクタＬ１の一部が第２インダクタＬ２の全部に重なってもよい。
　（４．２）変形例２
　変形例２に係る半導体モジュール１００では、第１インダクタＬ１がモジュール基板５内に配置されたスパイラル状の内層インダクタであり、第２インダクタＬ２がモジュール基板５に配置されたチップインダクタである。
　実施形態１の変形例１，２に係る半導体モジュール１００は、実施形態１に係る半導体モジュール１００と同様の効果を奏する。
　（実施形態２）
　実施形態２に係る半導体モジュール１００Ａについて、図６～図９を参照して説明する。実施形態２に係る半導体モジュール１００Ａに関し、実施形態１に係る半導体モジュール１００（図１～図４参照）と同様の構成要素については、同一の符号を付して説明を省略する。
　（１）半導体モジュールの回路構成
　以下、実施形態２に係る半導体モジュール１００Ａの回路構成について、図面を参照して説明する。
　半導体モジュール１００Ａは、図６に示すように、実施形態１に係る半導体モジュール１００と同様、第１端子Ｔ１と、第２端子Ｔ２と、グランド端子と、半導体素子１（以下、第１半導体素子１ともいう）と、電源経路３（以下、第１電源経路３ともいう）と、第１インダクタＬ１と、キャパシタＣ１（第１キャパシタＣ１）と、第２インダクタＬ２と、を備える。また、半導体モジュール１００Ａは、第３端子Ｔ３と、第２半導体素子２と、第２電源経路４と、第３インダクタＬ３と、第１整合回路ＭＮ１（図９参照）と、第２整合回路ＭＮ２（図９参照）と、第２キャパシタＣ２（図９参照）と、を更に備える。第２半導体素子２は、電源端子２４を有する。第２電源経路４は、第１電源経路３における第１インダクタＬ１及び第２インダクタＬ２の接続点と第２半導体素子２の電源端子２４との間に接続されている。第３インダクタＬ３は、第２電源経路４に設けられている。第３インダクタＬ３は、第３端子Ｔ３を介して第２半導体素子２の電源端子２４と接続されている。
　第１半導体素子１は、例えば、図９に示すように、高周波信号を電力増幅するトランジスタＱ１（以下、第１トランジスタＱ１ともいう）を含む。第２半導体素子２は、高周波信号を電力増幅する第２トランジスタＱ２を含む。第１トランジスタＱ１及び第２トランジスタＱ２の各々は、ｎｐｎ型のバイポーラトランジスタである。第１トランジスタＱ１は、入力端子１１（以下、第１入力端子１１ともいう）、出力端子１２（以下、第１出力端子１２ともいう）及び接地端子１３（以下、第１接地端子１３ともいう）を有する。第１トランジスタＱ１では、第１入力端子１１、第１出力端子１２及び第１接地端子１３は、それぞれ、ベース端子、コレクタ端子及びエミッタ端子である。第２トランジスタＱ２は、入力端子２１（以下、第２入力端子２１ともいう）、出力端子２２（以下、第２出力端子２２ともいう）及び接地端子２３（以下、第２接地端子２３ともいう）を有する。第２トランジスタＱ２では、第２入力端子２１、第２出力端子２２及び第２接地端子２３は、それぞれ、ベース端子、コレクタ端子及びエミッタ端子である。第２半導体素子２の第２出力端子２２は、電源端子２４、第３端子Ｔ３、第３インダクタＬ３、第１インダクタＬ１及び第１端子Ｔ１を介して直流電源７に接続される。第２トランジスタＱ２（の第２出力端子２２と第２接地端子２３との間）には、直流電源７から電源電圧が印加される。なお、第１トランジスタＱ１及び第２トランジスタＱ２の各々を構成するバイポーラトランジスタは、ＨＢＴである。
　第１整合回路ＭＮ１は、第１半導体素子１の第１トランジスタＱ１の第１入力端子１１に接続されている。第２整合回路ＭＮ２は、第１半導体素子１の第１トランジスタＱ１の第１出力端子１２と第２半導体素子２の第２トランジスタＱ２の第２入力端子２１との間に接続されている。
　第１トランジスタＱ１の第１入力端子１１は、第１整合回路ＭＮ１及び信号入力端子を介して通信装置の信号処理回路に接続される。第２トランジスタＱ２の第２出力端子２２は、フィルタやアンテナ端子を介して通信装置のアンテナに接続される。
　第３インダクタＬ３は、第１端及び第２端を有する。第３インダクタＬ３の第１端は、第１インダクタＬ１の第２端及び第２インダクタＬ２の第１端と接続されている。第３インダクタＬ３の第２端は、第３端子Ｔ３に接続されている。第３端子Ｔ３は、第２半導体素子２の電源端子２４に接続されている。第１インダクタＬ１及び第２インダクタＬ２は、直流電源７側から第１半導体素子１の電源端子１４に向かう高周波ノイズを低減するチョークコイルとして機能する。また、第１インダクタＬ１及び第３インダクタＬ３は、直流電源７側から第２半導体素子２の電源端子２４に向かう高周波ノイズを低減するチョークコイルとして機能する。
　（２）半導体モジュールの構造及び等価回路
　半導体モジュール１００Ａは、図７Ｂに示すように、モジュール基板５を備える。モジュール基板５は、主面５０を有する。
　第１半導体素子１及び第２半導体素子２は、モジュール基板５に配置されている。より詳細には、第１半導体素子１及び第２半導体素子２は、モジュール基板５の主面５０に配置されている。より詳細には、第１半導体素子１と第２半導体素子２とを含むＩＣチップが、モジュール基板５の主面５０に配置されている。
　キャパシタＣ１は、チップキャパシタである。キャパシタＣ１は、モジュール基板５に配置されている。
　第１インダクタＬ１、第２インダクタＬ２及び第３インダクタＬ３は、図７Ａ及び図７Ｂに示すように、モジュール基板５内に配置された内層インダクタである。なお、図７Ａでは、モジュール基板５の図示を省略してある。
　第１インダクタＬ１は、モジュール基板５の厚さ方向Ｄ１からの平面視でスパイラル状である。第２インダクタＬ２は、モジュール基板５の厚さ方向Ｄ１からの平面視でスパイラル状である。第３インダクタＬ３は、モジュール基板５の厚さ方向Ｄ１からの平面視でスパイラル状である。
　半導体モジュール１００Ａでは、第１インダクタＬ１と第２インダクタＬ２とは、第１インダクタＬ１で発生する磁界と第２インダクタＬ２で発生する磁界とが結合するように配置され、第２インダクタＬ２と第３インダクタＬ３とは、第２インダクタＬ２で発生する磁界と第３インダクタＬ３で発生する磁界とが結合するように配置されている。また、半導体モジュール１００Ａでは、第１インダクタＬ１と第３インダクタとは、第１インダクタＬ１と第３インダクタＬ３とが負結合して負の相互インダクタンスが発生するように配置されている。
　半導体モジュール１００Ａでは、第１インダクタＬ１、第２インダクタＬ２及び第３インダクタＬ３が、モジュール基板５の厚さ方向Ｄ１において、モジュール基板５の主面５０側から、第１インダクタＬ１、第２インダクタＬ２及び第３インダクタＬ３の順に並んでいる。
　半導体モジュール１００Ａでは、第１インダクタＬ１の巻回方向と第２インダクタＬ２の巻回方向とが同じ向きであり、かつ、モジュール基板５の厚さ方向Ｄ１において第１インダクタＬ１の一部と第２インダクタＬ２の一部とが重なる。半導体モジュール１００Ａでは、モジュール基板５の厚さ方向Ｄ１において第１インダクタＬ１と第２インダクタＬ２とが隣接している。第１インダクタＬ１の第２端と第２インダクタＬ２の第１端とは、モジュール基板５内において、第１ビア導体を介して接続されている。半導体モジュール１００Ａでは、第１インダクタＬ１と第２インダクタＬ２とが正結合されるので、第１インダクタＬ１と第２インダクタＬ２との間の経路に、グランドに対して正の相互インダクタンスが発生する。図８では、正の相互インダクタンスを“Ｍ”と表してある。
　また、半導体モジュール１００Ａでは、第２インダクタＬ２の巻回方向と第３インダクタＬ３の巻回方向とが逆向きであり、かつ、モジュール基板５の厚さ方向Ｄ１において第２インダクタＬ２の一部と第３インダクタＬ３の一部とが重なる。半導体モジュール１００Ａでは、モジュール基板５の厚さ方向Ｄ１において第２インダクタＬ２と第３インダクタＬ３とが隣接している。第２インダクタＬ２の第１端と第３インダクタＬ３の第１端とは、モジュール基板５内において、第２ビア導体を介して接続されている。半導体モジュール１００Ａでは、第２インダクタＬ２と第３インダクタＬ３とが負結合されるので、第２インダクタＬ２と第３インダクタＬ３との間の経路に、グランドに対して負の相互インダクタンスが発生する。図８では、負の相互インダクタンスを“－Ｍ”と表してある。
　実施形態２に係る半導体モジュール１００Ａでは、モジュール基板５の厚さ方向Ｄ１において、第１インダクタＬ１と第３インダクタＬ３とが隣接していない。
　（３）効果
　実施形態２に係る半導体モジュール１００Ａは、第１電源経路３における第１インダクタＬ１及び第２インダクタＬ２の接続点と第２半導体素子２の電源端子２４との間に接続されている第２電源経路４を備え、第２電源経路４に設けられている第３インダクタＬ３を備えるので、第２電源経路４から第２半導体素子２に漏洩する高周波ノイズを低減することが可能となる。
　また、実施形態２に係る半導体モジュール１００Ａは、第１電源経路３と第２電源経路４とのアイソレーションを確保することが可能となる。より詳細には、実施形態２に係る半導体モジュール１００Ａは、第１端子Ｔ１と第２端子Ｔ２との間の経路と、第３端子Ｔ３と第１端子Ｔ１との間の経路と、のアイソレーションを確保することができる。
　（４）変形例
　実施形態２の変形例に係る半導体モジュール１００Ａでは、図１０に示すように、第１インダクタＬ１と第２インダクタＬ２とが負結合し、第２インダクタＬ２と第３インダクタＬ３とが負結合し、第１インダクタＬ１と第３インダクタＬ３とが正結合するように構成されていてもよい。この場合、第１インダクタＬ１の巻回方向と第２インダクタＬ２の巻回方向とが逆向きであり、第２インダクタＬ２と第３インダクタＬ３の巻回方向とが逆向きであり、第１インダクタＬ１の巻回方向と第３インダクタＬ３の巻回方向とが同じ向きである。
　実施形態２の変形例に係る半導体モジュール１００Ａは、実施形態２に係る半導体モジュール１００Ａと同様の効果を奏する。
　上記の実施形態１～２等は、本発明の様々な実施形態の一つに過ぎない。上記の実施形態１～２等は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
　第１半導体素子１に含まれる第１トランジスタＱ１及び第２半導体素子２に含まれる第２トランジスタＱ２の各々は、バイポーラトランジスタに限らず、例えば、ＭＯＳＦＥＴであってもよい。
　第１半導体素子１及び第２半導体素子２の各々は、直流電源７から供給される電源電圧を元に動作する半導体素子であればよく、パワーアンプに限らず、例えば、ローノイズアンプ又はスイッチであってもよい。
　（態様）
　本明細書には、以下の態様が開示されている。
　第１の態様に係る半導体モジュール（１００；１００Ａ）は、半導体素子（１）と、電源経路（３）と、第１インダクタ（Ｌ１）と、キャパシタ（Ｃ１）と、第２インダクタ（Ｌ２）と、を備える。半導体素子（１）は、電源端子（１４）を有する。電源経路（３）は、半導体素子（１）の電源端子（１４）に接続されている。第１インダクタ（Ｌ１）は、電源経路（３）に設けられている。キャパシタ（Ｃ１）は、第１端及び第２端を有する。キャパシタ（Ｃ１）では、第１端が電源経路（３）に接続されており、第２端がグランドに接続される。第２インダクタ（Ｌ２）は、電源経路（３）に設けられており、第１インダクタ（Ｌ１）と電源端子（１４）との間に接続されている。第１インダクタ（Ｌ１）と第２インダクタ（Ｌ２）とは、第１インダクタ（Ｌ１）で発生する磁界と第２インダクタ（Ｌ２）で発生する磁界とが結合するように配置されている。
　この態様によれば、高周波ノイズを低減することが可能となる。
　第２の態様に係る半導体モジュール（１００；１００Ａ）では、第１の態様において、キャパシタ（Ｃ１）の第１端は、第１インダクタ（Ｌ１）と第２インダクタ（Ｌ２）との接続点に接続されている。
　第３の態様に係る半導体モジュール（１００Ａ）は、第１又は２の態様において、第２半導体素子（２）と、第２電源経路（４）と、第３インダクタ（Ｌ３）と、を更に備える。第２半導体素子（２）は、半導体素子（１）である第１半導体素子（１）とは異なる。第２半導体素子（２）は、電源端子（２４）を有する。第２電源経路（４）は、電源経路（３）である第１電源経路（３）における第１インダクタ（Ｌ１）及び第２インダクタ（Ｌ２）の接続点と第２半導体素子（２）の電源端子（２４）との間に接続されている。第３インダクタ（Ｌ３）は、第２電源経路（４）に設けられている。
　この態様によれば、第２電源経路（４）から第２半導体素子（２）に漏洩する高周波ノイズを低減することが可能となる。
　第４の態様に係る半導体モジュール（１００；１００Ａ）は、第１の態様において、モジュール基板（５）を更に備える。半導体素子（１）は、モジュール基板（５）に配置されている。第１インダクタ（Ｌ１）及び第２インダクタ（Ｌ２）は、モジュール基板（５）内に配置された内層インダクタである。第１インダクタ（Ｌ１）は、モジュール基板（５）の厚さ方向（Ｄ１）からの平面視でスパイラル状に巻回された配線部を含む。第２インダクタ（Ｌ２）は、モジュール基板（５）の厚さ方向（Ｄ１）からの平面視でスパイラル状に巻回された配線部を含む。第１インダクタ（Ｌ１）と第２インダクタ（Ｌ２）とは、第１インダクタ（Ｌ１）で発生する磁界と第２インダクタ（Ｌ２）で発生する磁界とが結合するように配置されている。
　第５の態様に係る半導体モジュール（１００；１００Ａ）は、第４の態様において、モジュール基板（５）の厚さ方向（Ｄ１）において第１インダクタ（Ｌ１）と第２インダクタ（Ｌ２）とが隣接している。
　この態様によれば、第１インダクタ（Ｌ１）で発生する磁界と第２インダクタ（Ｌ２）で発生する磁界とを結合させやすい。
　第６の態様に係る半導体モジュール（１００Ａ）は、第３の態様において、モジュール基板（５）を更に備える。第１半導体素子（１）及び第２半導体素子（２）は、モジュール基板（５）に配置されている。第１インダクタ（Ｌ１）、第２インダクタ（Ｌ２）及び第３インダクタ（Ｌ３）は、モジュール基板（５）内に配置された内層インダクタである。第１インダクタ（Ｌ１）は、モジュール基板（５）の厚さ方向（Ｄ１）からの平面視でスパイラル状に巻回された配線部を含む。第２インダクタ（Ｌ２）は、モジュール基板（５）の厚さ方向（Ｄ１）からの平面視でスパイラル状に巻回された配線部を含む。第３インダクタ（Ｌ３）は、モジュール基板（５）の厚さ方向（Ｄ１）からの平面視でスパイラル状に巻回された配線部を含む。第２インダクタ（Ｌ２）と第３インダクタ（Ｌ３）とは、第２インダクタ（Ｌ２）で発生する磁界と第３インダクタ（Ｌ３）で発生する磁界とが結合するように配置されている。第１インダクタ（Ｌ１）と第３インダクタ（Ｌ３）とは、第１インダクタ（Ｌ１）で発生する磁界と第３インダクタ（Ｌ３）で発生する磁界とが相殺するように配置されている。
　この態様によれば、第１電源経路（３）と第２電源経路（４）とのアイソレーションを向上させることが可能となる。
　第７の態様に係る半導体モジュール（１００Ａ）は、第６の態様に基づく。半導体モジュール（１００Ａ）では、モジュール基板（５）の厚さ方向（Ｄ１）において、第１インダクタ（Ｌ１）の配線部と第２インダクタ（Ｌ２）の配線部とが隣接している。第２インダクタ（Ｌ２）の配線部と第３インダクタ（Ｌ３）の配線部とが隣接している。第１インダクタ（Ｌ１）の配線部と第３インダクタ（Ｌ３）の配線部とが隣接していない。
　この態様によれば、小型化を図ることが可能となる。
　第８の態様に係る半導体モジュール（１００；１００Ａ）は、第１～３の態様のいずれか一つにおいて、モジュール基板（５）を更に備える。半導体素子（１）は、モジュール基板（５）に配置されている。第１インダクタ（Ｌ１）の配線部と第２インダクタ（Ｌ２）の配線部とのうちの１つがチップインダクタ（Ｌ０）である。チップインダクタ（Ｌ０）は、モジュール基板（５）に配置されている。チップインダクタ（Ｌ０）は、巻回部（９）を有する。第１インダクタ（Ｌ１）の配線部と第２インダクタ（Ｌ２）の配線部とのうちの残りの１つがモジュール基板（５）内に配置されたスパイラル状の内層インダクタである。チップインダクタ（Ｌ０）の配線部における巻回部（９）の巻回軸（Ａ１）が、モジュール基板（５）の厚さ方向（Ｄ１）と平行である。モジュール基板（５）の厚さ方向（Ｄ１）からの平面視で、第１インダクタ（Ｌ１）の配線部と第２インダクタ（Ｌ２）の配線部の少なくとも一部が重なる。
　１　半導体素子（第１半導体素子）
　１１　入力端子（第１入力端子）
　１２　出力端子（第１出力端子）
　１３　接地端子（第１接地端子）
　１４　電源端子
　２　第２半導体素子
　２１　入力端子（第２入力端子）
　２２　出力端子（第２出力端子）
　２３　接地端子（第２接地端子）
　２４　電源端子
　３　電源経路（第１電源経路）
　４　第２電源経路
　５　モジュール基板
　５０　主面
　７　直流電源
　８　素体
　９　巻回部
　１００、１００Ａ　半導体モジュール
　Ａ１　巻回軸
　Ｌ０　チップインダクタ
　Ｌ１　第１インダクタ
　Ｌ２　第２インダクタ
　Ｌ３　第３インダクタ
　Ｃ１　キャパシタ（第１キャパシタ）
　Ｃ２　第２キャパシタ
　ＭＮ１　第１整合回路
　ＭＮ２　第２整合回路
　Ｔ１　第１端子
　Ｔ２　第２端子
　Ｔ３　第３端子

Claims (8)

  1. 　電源端子を有する半導体素子と、
    　前記半導体素子の前記電源端子に接続されている電源経路と、
    　前記電源経路に設けられている第１インダクタと、
    　第１端及び第２端を有し、前記第１端が前記電源経路に接続されており、前記第２端がグランドに接続されるキャパシタと、
    　前記電源経路に設けられており、前記第１インダクタと前記電源端子との間に接続されている第２インダクタと、を備え、
    　前記第１インダクタと前記第２インダクタとは、前記第１インダクタで発生する磁界と前記第２インダクタで発生する磁界とが結合するように配置されている、
    　半導体モジュール。
  2. 　前記キャパシタの前記第１端は、前記第１インダクタと前記第２インダクタとの接続点に接続されている、
    　請求項１に記載の半導体モジュール。
  3. 　前記半導体素子である第１半導体素子とは異なり、電源端子を有する第２半導体素子と、
    　前記電源経路である第１電源経路における前記第１インダクタと前記第２インダクタとの間の経路と前記第２半導体素子の前記電源端子との間に接続されている第２電源経路と、
    　前記第２電源経路に設けられている第３インダクタと、を更に備える、
    　請求項１又は２に記載の半導体モジュール。
  4. 　モジュール基板を更に備え、
    　前記半導体素子は、前記モジュール基板に配置されており、
    　前記第１インダクタ及び前記第２インダクタは、前記モジュール基板内に配置された内層インダクタであり、
    　前記第１インダクタは、前記モジュール基板の厚さ方向からの平面視でスパイラル状に巻回された配線部を含み、
    　前記第２インダクタは、前記モジュール基板の前記厚さ方向からの平面視でスパイラル状に巻回された配線部を含み、
    　前記第１インダクタと前記第２インダクタとは、前記第１インダクタで発生する磁界と前記第２インダクタで発生する磁界とが結合するように配置されている、
    　請求項１に記載の半導体モジュール。
  5. 　前記モジュール基板の前記厚さ方向において前記第１インダクタと前記第２インダクタとが隣接している、
    　請求項４に記載の半導体モジュール。
  6. 　モジュール基板を更に備え、
    　前記第１半導体素子及び前記第２半導体素子は、前記モジュール基板に配置されており、
    　前記第１インダクタ、前記第２インダクタ及び前記第３インダクタは、前記モジュール基板内に配置された内層インダクタであり、
    　前記第１インダクタは、前記モジュール基板の厚さ方向からの平面視でスパイラル状に巻回された配線部を含み、
    　前記第２インダクタは、前記モジュール基板の前記厚さ方向からの平面視でスパイラル状に巻回された配線部を含み、
    　前記第３インダクタは、前記モジュール基板の前記厚さ方向からの平面視でスパイラル状に巻回された配線部を含み、
    　前記第２インダクタと前記第３インダクタとは、前記第２インダクタで発生する磁界と前記第３インダクタで発生する磁界とが結合するように配置されており、
    　前記第１インダクタと前記第３インダクタとは、前記第１インダクタで発生する磁界と前記第３インダクタで発生する磁界とが相殺するように配置されている、
    　請求項３に記載の半導体モジュール。
  7. 　前記モジュール基板の前記厚さ方向において、
    　　前記第１インダクタの配線部と前記第２インダクタの配線部とが隣接しており、
    　　前記第２インダクタの配線部と前記第３インダクタの配線部とが隣接しており、
    　　前記第１インダクタの配線部と前記第３インダクタの配線部とが隣接していない、
    　請求項６に記載の半導体モジュール。
  8. 　モジュール基板を更に備え、
    　前記半導体素子は、前記モジュール基板に配置されており、
    　前記第１インダクタの配線部と前記第２インダクタの配線部とのうちの１つが前記モジュール基板に配置されており巻回部を有するチップインダクタであり、
    　前記第１インダクタの配線部と前記第２インダクタの配線部とのうちの残りの１つが前記モジュール基板内に配置されたスパイラル状の内層インダクタであり、
    　前記チップインダクタの配線部における前記巻回部の巻回軸が、前記モジュール基板の厚さ方向と平行であり、
    　前記モジュール基板の前記厚さ方向からの平面視で、前記第１インダクタの配線部と前記第２インダクタの配線部の少なくとも一部とが重なる、
    　請求項１～３のいずれか一項に記載の半導体モジュール。
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