WO2025004734A1 - 半導体記憶装置 - Google Patents

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WO2025004734A1
WO2025004734A1 PCT/JP2024/020652 JP2024020652W WO2025004734A1 WO 2025004734 A1 WO2025004734 A1 WO 2025004734A1 JP 2024020652 W JP2024020652 W JP 2024020652W WO 2025004734 A1 WO2025004734 A1 WO 2025004734A1
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power supply
wiring
supply wiring
transistor
active region
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PCT/JP2024/020652
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雅庸 廣瀬
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Socionext Inc
Original Assignee
Socionext Inc
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Definitions

  • This disclosure relates to semiconductor memory devices, and in particular to the layout structure of SRAM (Static Random Access Memory) cells (hereinafter, simply referred to as cells, as appropriate).
  • SRAM Static Random Access Memory
  • SRAM is widely used in semiconductor integrated circuits.
  • transistors which are the basic building blocks of LSIs, have achieved increased integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling). In recent years, however, excessive scaling has caused problems with off-current and the resulting dramatic increase in power consumption. To solve this problem, there has been active research into three-dimensional transistors, which change the transistor structure from the conventional planar type to a three-dimensional type.
  • One example of a three-dimensional transistor is the nanosheet FET (Field Effect Transistor).
  • Patent document 1 discloses a technology for providing word lines on the back surface of the substrate directly below the transistors in order to achieve even higher integration.
  • the bit line and the power supply wiring are provided in the same wiring layer, so the wiring width of the bit line cannot be increased. This increases the wiring resistance of the bit line, slowing down the operating speed of the semiconductor memory device.
  • the bit line and the power supply wiring are provided in the same wiring layer, so the wiring width of the power supply wiring cannot be increased. This increases the wiring resistance of the power supply wiring, causing a large power supply voltage drop, slowing down the operating speed of the semiconductor memory device.
  • the distance between the bit line and the power supply wiring is short, so parasitic capacitance increases, slowing down the operating speed of the semiconductor memory device.
  • the word lines are provided on the back side of the substrate, in order to connect the word lines to the wiring on the front side of the substrate in the peripheral circuitry, a connection is required to connect the wiring on the back side to the wiring on the front side. This increases the area of the semiconductor memory device, and the resistance of the connection reduces the operating speed of the semiconductor memory device.
  • the present disclosure aims to prevent a decrease in the operating speed of a semiconductor memory device while preventing an increase in the area of the semiconductor memory device in a layout structure of an SRAM cell in which wiring is provided on the back side of a transistor.
  • a semiconductor memory device including an SRAM cell, the SRAM cell comprising a first transistor having a source connected to a first power supply supplying a first power supply voltage, a drain connected to a first node, and a gate connected to a second node; a second transistor having a source connected to the first power supply, a drain connected to the second node, and a gate connected to the first node; a third transistor having a source connected to a second power supply supplying a second power supply voltage different from the first power supply voltage, a drain connected to the first node, and a gate connected to the second node; a fourth transistor having a source connected to the second power supply, a drain connected to the second node, and a gate connected to the first node; a fifth transistor having a source connected to a first bit line, a drain connected to the first node, and a gate connected to a word line; a sixth transistor having a drain connected to the second node and a
  • a first power supply wiring for supplying a first power supply voltage and second and third power supply wiring for supplying a second power supply voltage are formed in a first back wiring layer, which is a wiring layer on the back side of the transistor.
  • the first and second wirings corresponding to the bit lines BLB and BL, respectively, are formed in a metal wiring layer above the first to sixth transistors.
  • the wiring formed in the first back wiring layer is only the power supply wiring.
  • the first power supply wiring overlaps with the first and second active regions in a planar view.
  • the second power supply wiring overlaps with the third active region in a planar view.
  • the fourth power supply wiring overlaps with the fourth active region in a planar view.
  • the power supply wiring formed in the first back wiring layer and the active region can be arranged to overlap in a planar view. Therefore, the wiring width of the power supply wiring in the first back wiring layer can be increased and the wiring resistance of the power supply wiring can be suppressed, thereby suppressing a decrease in the operating speed of the semiconductor memory device.
  • the wiring width of the first and second wiring corresponding to the first and second bit lines, respectively, can be increased. This makes it possible to suppress the wiring resistance of the bit lines, thereby preventing a decrease in the operating speed of the semiconductor memory device.
  • a connection section for connecting the wiring on the back side of the transistor with the wiring on the front side (upper layer of the transistor) is not required, so it is possible to prevent a decrease in the operating speed of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • a second aspect of the present disclosure is a semiconductor memory device including an SRAM cell, the SRAM cell comprising a first transistor having a source connected to a first power supply supplying a first power supply voltage, a drain connected to a first node, and a gate connected to a second node, a second transistor having a source connected to the first power supply, a drain connected to the second node, and a gate connected to the first node, a third transistor having a source connected to a second power supply supplying a second power supply voltage different from the first power supply voltage, a drain connected to the second node, and a gate connected to the second node, and a third transistor having a source connected to the second power supply, a drain connected to the second node, and a gate connected to the second node.
  • the AM cell includes a third active region constituting the channel, source, and drain of the third transistor, the channel of which includes a nanosheet extending in the first direction; a fourth active region constituting the channel, source, and drain of the fourth transistor, the channel of which includes a nanosheet extending in the first direction; a first power supply wiring formed in the metal wiring layer, extending in the first direction, and connected to the first power supply; and a first back wiring layer formed on
  • a third power supply wiring formed in the first back wiring layer, extending in the first direction, overlapping with the fourth active region in a plan view, and connected to the second power supply; a third via formed at a position where a third region constituting a source in the third active region and the second power supply wiring overlap, connecting the third region and the second power supply wiring; and a fourth via formed at a position where a fourth region constituting a source in the fourth active region and the third power supply wiring overlap, connecting the fourth region and the third power supply wiring.
  • second and third power supply wirings that supply a second power supply voltage are formed in a first back wiring layer, which is a wiring layer on the back side of the transistors.
  • First and second wirings corresponding to the first and second bit lines, respectively, and a first power supply wiring that supplies a first power supply voltage are formed in a metal wiring layer above the first to sixth transistors.
  • the only wiring formed in the first back wiring layer is the power supply wiring that supplies the second power supply voltage. Therefore, the wiring width of the power supply wiring in the first back wiring layer can be increased, and the wiring resistance of the power supply wiring can be obtained, thereby preventing a decrease in the operating speed of the semiconductor memory device.
  • the wiring width of the first wiring can be increased. This makes it possible to suppress the wiring resistance of the bit line, thereby preventing a decrease in the operating speed of the semiconductor memory device.
  • a connection section for connecting the wiring on the back side of the transistor with the wiring on the front side (upper layer of the transistor) is not required, so it is possible to prevent a decrease in the operating speed of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • an SRAM cell layout structure in which wiring is provided on the back side of a transistor, it is possible to prevent a decrease in the operating speed of a semiconductor memory device while preventing an increase in the area of the semiconductor memory device.
  • FIG. 11 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 11 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 1 is a plan view showing an example of the layout of a circuit block included in a semiconductor integrated circuit device according to a first embodiment
  • FIG. 4 is a plan view showing another example of the layout of the circuit blocks included in the semiconductor integrated circuit device according to the first embodiment
  • FIG. 11 is a plan view showing an example of a layout structure of an SRAM cell according to a second embodiment.
  • FIG. 11 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • a semiconductor memory device includes a plurality of SRAM cells, at least some of which include nanosheet FETs.
  • a nanosheet FET is a FET that uses a thin sheet (nanosheet) through which a current flows.
  • the nanosheet is formed of silicon, for example. Note that in this disclosure, the transistors included in the SRAM cells are not limited to nanosheet FETs.
  • VDD and VVSS refer to the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the width, etc., is the same are considered to include the range of manufacturing variation.
  • FIGS. 1(a) and 1(b) are plan views
  • FIGS. 2(a) to 2(c) and 3(a) and 3(b) are cross-sectional views in the horizontal direction in plan view.
  • FIG. 1(a) shows the upper part of the cell, which is the M1 and M2 wiring layers
  • FIG. 1(b) shows the lower part of the cell, which is a layer below the M1 and M2 wiring layers and includes a nanosheet FET.
  • FIG. 2(a) is a cross section along line X1-X1'
  • FIG. 2(b) is a cross section along line X2-X2'
  • FIG. 2(c) is a cross section along line X3-X3'
  • FIG. 3(a) is a cross section along line X4-X4'
  • FIG. 3(b) is a cross section along line X5-X5'.
  • the vertical direction of the drawing is the Y direction (first direction)
  • the horizontal direction of the drawing is the X direction
  • the direction perpendicular to the substrate surface is the Z direction.
  • FIG. 4 is a circuit diagram showing the configuration of an SRAM cell according to the first embodiment.
  • an SRAM circuit is formed in the SRAM cell by load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 and PG2.
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and the access transistors PG1 and PG2 are N-type FETs.
  • the load transistor PU1 is provided between the power supply VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gates of the load transistor PU1 and the drive transistor PD1 are connected to the second node NB, and they form an inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gates of the load transistor PU2 and the drive transistor PD2 are connected to the first node NA, and they form an inverter INV2. In other words, the output of one inverter is connected to the input of the other inverter, and this forms a latch.
  • the access transistor PG1 is provided between the bit line BL and the first node NA, and its gate is connected to the word line WL.
  • the access transistor PG2 is provided between the bit line BLB and the second node NB, and its gate is connected to the word line WL.
  • the bit lines BL and BLB form a complementary bit line pair.
  • the states of the bit lines BL and BLB are determined according to the data written to the first and second nodes NA and NB, respectively, and data can be read from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the bit line BL holds a high level and the bit line BLB is discharged to a low level. On the other hand, if the first node NA is at a low level and the second node NB is at a high level, the bit line BL is discharged to a low level and the bit line BLB holds a high level.
  • the SRAM cell has the function of writing data to the SRAM cell, retaining data, and reading data from the SRAM cell by controlling the bit lines BL, BLB and word lines WL.
  • the solid lines running vertically and horizontally in plan views such as FIG. 1, and the solid lines running vertically in cross-sectional views such as FIG. 2, indicate grids used for component placement during design.
  • the grids are arranged at equal intervals in the X direction, and at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X and Y directions.
  • the grid spacing may also be different for each layer.
  • each component does not necessarily have to be placed on a grid.
  • the dotted lines surrounding the cells in plan views such as FIG. 1 indicate the cell frame of the SRAM cell (the outer edge of the SRAM cell).
  • the SRAM cell is arranged so that the cell frame is in contact with the cell frame of the adjacent cell in the X or Y direction.
  • the backside of the semiconductor chip on which the transistors are formed has the wiring layers BM0 (Backside Metal 0) and BM1 (Backside Metal 1).
  • the BM1 wiring layer is located below the BM0 wiring layer, i.e., farther from the transistors.
  • the BM0 wiring layer corresponds to the first backside wiring layer
  • the BM1 wiring layer corresponds to the second backside wiring layer.
  • the BM0 wiring layer has power supply wiring 11 to 13 formed therein, which extend in the Y direction from the top to the bottom of the cell.
  • Power supply wiring 11 supplies power supply voltage VDD.
  • Power supply wiring 12 and 13 supply power supply voltage VSS.
  • a power supply wiring 121 is formed, which extends in the X direction from both the left and right ends of the cell.
  • the power supply wiring 121 supplies a power supply voltage VSS.
  • the power supply wiring 121 is connected to the power supply wiring 12 through a via 131, and is connected to the power supply wiring 13 through a via 132.
  • an N-type transistor region on a P-type substrate (not shown), a plurality of active regions that form the channel, source, and drain of the N-type transistor are formed. Specifically, active regions N1 and N2 are formed in the N-type transistor region. In a plan view, active regions N1 and N2 overlap with power supply wiring 12 and 13, respectively.
  • access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 are formed.
  • Access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 each have a channel made of three overlapping sheet structures in a plan view, and nanosheets 21 to 24 extending in the Y direction.
  • access transistor PG2, drive transistor PD1, drive transistor PD2, and access transistor PG1 are nanosheet FETs.
  • the portion (region 42) that serves as the source of drive transistor PD2 is connected to power supply wiring 12 via via 111 that is provided at a position that overlaps with power supply wiring 12 in a planar view.
  • the portion (region 43) that serves as the source of drive transistor PD1 is connected to power supply wiring 13 via via 112 that is provided at a position that overlaps with power supply wiring 13 in a planar view.
  • active regions P1 and P2 are formed in the P-type transistor region. In a plan view, active regions P1 and P2 overlap with power supply wiring 11.
  • load transistors PU1 and PU2 are formed.
  • the load transistors PU1 and PU2 each have a channel made of three overlapping sheets in a plan view, with nanosheets 25 and 26 extending in the Y direction.
  • the load transistors PU1 and PU2 are nanosheet FETs.
  • the width in the X direction of nanosheets 21 to 24 is twice the width in the X direction of nanosheets 25 and 26.
  • the active region which is the source and drain on both sides of the nanosheet, is formed, for example, by epitaxial growth from the nanosheet.
  • the portion (region 46) that serves as the source of load transistor PU1 is connected to power supply wiring 11 via via 113 that is provided at a position that overlaps with power supply wiring 11 in a planar view.
  • the portion (region 49) that serves as the source of load transistor PU2 is connected to power supply wiring 11 via via 114 that is provided at a position that overlaps with power supply wiring 11 in a planar view.
  • gate wirings (Gate) 31 to 34 are formed extending in the X direction.
  • Gate wiring 31 surrounds the outer periphery of nanosheet 21 in the X direction and Z direction.
  • Gate wiring 32 surrounds the outer periphery of nanosheets 25 and 22 in the X direction and Z direction.
  • Gate wiring 33 surrounds the outer periphery of nanosheets 23 and 26 in the X direction and Z direction.
  • Gate wiring 34 surrounds the outer periphery of nanosheet 24 in the X direction and Z direction.
  • Gate wiring 31 corresponds to the gate of access transistor PG2.
  • Gate wiring 32 corresponds to the gate of load transistor PU1 and drive transistor PD1.
  • Gate wiring 33 corresponds to the gate of drive transistor PD2 and load transistor PU2.
  • Gate wiring 34 corresponds to the gate of access transistor PG1.
  • Local wiring 51 to 58 extending in the X direction are formed in the local wiring layer.
  • Local wiring 51 is connected to region 40 in active region N1.
  • Local wiring 52 is connected to region 46 in active region P1.
  • Local wiring 53 is connected to region 43 in active region N2.
  • Local wiring 54 is connected to region 41 in active region N1 and region 48 in active region P2.
  • Local wiring 55 is connected to region 47 in active region P1 and region 44 in active region N2.
  • Local wiring 56 is connected to region 42 in active region N1.
  • Local wiring 57 is connected to region 49 in active region P2.
  • Local wiring 58 is connected to region 45 in active region N2.
  • Region 40 is the portion that becomes the source of the access transistor PG2 in the active region N1.
  • Region 41 is the portion that becomes the drain of the access transistor PG2 and the drain of the drive transistor PD2 in the active region N1.
  • Region 42 is the portion that becomes the source of the drive transistor PD2 in the active region N1.
  • Region 43 is the portion that becomes the source of the drive transistor PD1 in the active region N2.
  • Region 44 is the portion that becomes the drain of the drive transistor PD1 and the drain of the access transistor PG1 in the active region N2.
  • Region 45 is the portion that becomes the source of the access transistor PG1 in the active region N2.
  • Region 46 is the portion that becomes the source of the load transistor PU1 in the active region P1.
  • Region 47 is the portion that becomes the drain of the load transistor PU1 in the active region P1.
  • Region 48 is the portion that becomes the drain of the load transistor PU2 in the active region P2.
  • Region 49 is the portion that becomes the source of the load transistor PU2 in the active region P2.
  • the local wiring 54 is connected to the gate wiring 32 via a shared contact 61.
  • the local wiring 55 is connected to the gate wiring 33 via a shared contact 62.
  • the gate wiring 33, the local wiring 55, and the shared contact 62 correspond to the first node NA.
  • the gate wiring 32, the local wiring 54, and the shared contact 61 correspond to the second node NB.
  • wirings 71 and 72 extending in the Y direction from the top to the bottom of the cell are formed in the M1 wiring layer, which is a metal wiring layer above the local wiring layer.
  • Wires 73 and 74 are also formed.
  • Wires 71 and 72 correspond to bit lines BLB and BL.
  • Wire 71 overlaps with active region N1 and power supply wiring 12 in a plan view.
  • Wire 72 overlaps with active region N2 and power supply wiring 13 in a plan view.
  • Wiring 71 is connected to local wiring 51 through via 81.
  • Wiring 72 is connected to local wiring 58 through via 82.
  • Wiring 73 is connected to gate wiring 31 through contact (gate-contact) 83.
  • Wiring 74 is connected to gate wiring 34 through contact 84.
  • a wiring 91 is formed that extends in the X direction from the left to the right ends of the cell in the drawing.
  • the wiring 91 corresponds to the word line WL.
  • the wiring 91 is connected to the wiring 73 through a via 101, and is connected to the wiring 74 through a via 102.
  • the power supply wiring 11 that supplies the power supply voltage VDD and the power supply wirings 12 and 13 that supply the power supply voltage VSS are formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • Wires 71 and 72 corresponding to the bit lines BLB and BL, respectively, are formed in the M1 wiring layer, which is the metal wiring layer above the transistor.
  • the wiring formed in the BM0 wiring layer is only the power supply wiring that supplies the power supply voltages VDD and VSS. Therefore, the wiring width of the power supply wirings 11 to 13 that supply the power supply voltages VDD and VSS formed in the BM0 wiring layer can be increased, and the wiring resistance of the power supply wiring can be reduced.
  • the power supply wiring 11 overlaps with the active regions P1 and P2 in a planar view, and the power supply wirings are connected to each other by vias 113 and 114 provided in the overlapping region.
  • the power supply wiring 12 overlaps with the active region N1 in a planar view, and the power supply wirings are connected to each other by vias 111 provided in the overlapping region.
  • the power supply wiring 13 overlaps with the active region N2 in a plan view, and is connected by a via 112 provided in the overlapping region. Therefore, the resistance value of the power supply path to the active region for the power supply voltages VDD and VSS can be suppressed. From the above, it is possible to suppress a decrease in the operating speed of the semiconductor memory device and improve the stability of the operation.
  • the wiring width of the wirings 71 and 72 corresponding to the bit lines BLB and BL, respectively, can be increased. This makes it possible to suppress the wiring resistance of the bit lines, thereby suppressing a decrease in the operating speed of the semiconductor memory device.
  • wiring 91 corresponding to the word line WL is formed in the M2 wiring layer, which is the layer above the M1 wiring layer. This eliminates the need for a connection section to connect the wiring on the back side of the transistor with the wiring on the front side (the upper layer of the transistor), making it possible to prevent a decrease in the operating speed of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • the power supply wiring formed on the back side of the transistor as described above may be formed using a semiconductor chip separate from the semiconductor chip on which the transistor is formed.
  • FIG. 5(a) is another configuration example of the semiconductor integrated circuit device according to the first embodiment.
  • the semiconductor integrated circuit device 200 shown in FIG. 5(a) is configured by stacking a first semiconductor chip 201 (chip A) and a second semiconductor chip 202 (chip B).
  • Chip A has the above-mentioned SRAM cells and the like arranged therein.
  • Chip B has power supply wiring formed in a wiring layer provided on its surface. Chip B is attached to the back side of chip A using bumps or the like.
  • FIG. 5(b) shows a cross section of the SRAM cell of FIG. 1 taken along line X1-X1' in this configuration example.
  • a power supply wiring 11 that supplies VDD and power supply wirings 12 and 13 that supply VSS are formed in a wiring layer provided on the surface of chip B.
  • Power supply wiring 11 is connected to region 46 of chip A via via 113 provided at a position overlapping power supply wiring 11 in a planar view.
  • Power supply wiring 13 is connected to region 43 of chip A via via 112 provided at a position overlapping power supply wiring 13 in a planar view.
  • power supply wiring 12 is connected to region 42 of chip A via via via 111 provided at a position overlapping power supply wiring 12 in a planar view.
  • FIG. 6 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment. Specifically, Fig. 6 shows the lower part of the cell. Note that the upper part of the cell in Fig. 6 is the same as Fig. 1(a).
  • a power supply wiring 122 extending in the X direction is formed in the BM0 wiring layer.
  • the power supply wiring 122 supplies the power supply voltage VDD.
  • the power supply wiring 122 is connected to the power supply wiring 11 through a via 133.
  • FIG. 7 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment. Specifically, FIG. 7 shows the lower part of the cell. Note that the upper part of the cell in FIG. 7 is the same as FIG. 1(a).
  • power supply wirings 123 and 124 extending in the X direction are formed in the BM0 wiring layer.
  • Power supply wiring 123 is formed at the top of the drawing and supplies power supply voltage VDD.
  • Power supply wiring 124 is formed at the bottom of the drawing and supplies power supply voltage VSS.
  • Power supply wiring 123 is connected to power supply wiring 11 via via 134.
  • Power supply wiring 124 is connected to power supply wiring 12 via via 135, and is connected to power supply wiring 13 via via via 136.
  • circuit block configuration 8 is a plan view showing an example of the layout of a circuit block included in a semiconductor integrated circuit device according to an embodiment. Note that in FIG. 8, only the cell frame of the SRAM cell, the power supply wiring formed in the BM0 wiring layer and the BM1 wiring layer, and the vias connecting the power supply wiring are shown, and the internal structure of the SRAM cell and the wiring between the SRAM cells are not shown.
  • a memory cell array A1 is formed.
  • cell rows CR1 and cell rows CR2 are arranged alternately in the Y direction.
  • the cell row CR1 is composed of a plurality of SRAM cells C1 arranged in the X direction.
  • the cell row CR2 is composed of a plurality of SRAM cells C2 arranged in the X direction.
  • the SRAM cell C1 is the SRAM cell of FIG. 1.
  • the SRAM cell C2 is the SRAM cell of FIG. 6 inverted in the Y direction.
  • the SRAM cells C1 and C2 arranged in the Y direction extend in the Y direction and are commonly connected to a power supply wiring 12 (13) that supplies a power supply voltage VSS.
  • the SRAM cells C1 and C2 arranged in the Y direction extend in the Y direction and are commonly connected to a power supply wiring 11 that supplies a power supply voltage VDD.
  • the power supply wiring 12 (13) that supplies the power supply voltage VSS and the power supply wiring 11 that supplies the power supply voltage VDD are alternately arranged in the X direction.
  • the SRAM cells C1 arranged in the cell row CR1 extend in the X direction and are commonly connected to a power supply wiring 121 that supplies the power supply voltage VSS.
  • the SRAM cells C2 arranged in the cell row CR2 extend in the X direction and are commonly connected to a power supply wiring 122 that supplies a power supply voltage VDD.
  • the power supply wiring 121 that supplies the power supply voltage VSS and the power supply wiring 122 that supplies the power supply voltage VDD are alternately arranged in the Y direction.
  • the power supply wiring that supplies the power supply voltages VDD and VSS is formed in a mesh pattern, so that the wiring resistance of the wiring that supplies the power supply voltage is reduced and fluctuations in the power supply voltage are suppressed, so that it is possible to suppress a decrease in the operating speed of the semiconductor memory device and to improve the stability of the operation.
  • FIG. 9 is a plan view showing another example of the layout of the circuit block included in the semiconductor integrated circuit device according to the embodiment. Note that, in Fig. 9, similar to Fig. 8, only the cell frame of the SRAM cell, the power supply wiring formed in the BM0 wiring layer and the BM1 wiring layer, and the vias connecting the power supply wiring are illustrated, and the internal structure of the SRAM cell and the wiring between the SRAM cells are omitted.
  • a memory cell array A2 is formed.
  • multiple cell rows CR1 are arranged in the Y direction.
  • the cell row CR1 is composed of multiple SRAM cells C1 arranged in the X direction.
  • the SRAM cells C1 are the SRAM cells of FIG. 1.
  • the SRAM cells C1 arranged in the cell column CR1 extend in the X direction and are commonly connected to a power supply wiring 121 that supplies the power supply voltage VSS.
  • a plurality of power supply wirings 121 are arranged side by side in the X direction. As a result, only the power supply wiring that supplies the power supply voltage VSS is formed in the BM1 wiring layer in the memory cell array A2.
  • Second Embodiment 10 is a plan view showing an example of the layout structure of the SRAM cell according to the second embodiment. Specifically, FIG. 10(a) shows the upper part of the cell, and FIG. 10(b) shows the lower part of the cell. In FIG. 10, compared to FIG. 1, the power supply wiring 11 in the BM0 wiring layer is omitted, and a power supply wiring 75 is formed in the M1 wiring layer.
  • a power supply wiring 75 is formed, which extends in the Y direction from the top to the bottom of the cell.
  • the power supply wiring 75 supplies the power supply voltage VDD.
  • the power supply wiring 75 is formed between the wiring 71 and the wiring 72.
  • the power supply wiring 75 is connected to the portion (region 46) that serves as the source of the load transistor PU1 through a via 85 that is provided at a position that overlaps the power supply wiring 75 in a planar view.
  • the power supply wiring 75 is also connected to the portion (region 49) that serves as the source of the load transistor PU2 through a via 86 that is provided at a position that overlaps the power supply wiring 75 in a planar view.
  • power supply wirings 12 and 13 that supply power supply voltage VSS are formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • Wirings 71 and 72 corresponding to bit lines BLB and BL, respectively, and power supply wiring 75 that supplies power supply voltage VDD are formed in the M1 wiring layer, which is the metal wiring layer above the transistor.
  • the only wiring formed in the BM0 wiring layer is the power supply wiring that supplies power supply voltage VSS.
  • the wiring width of the wirings 71 and 72 corresponding to the bit lines BLB and BL, respectively, can be increased. This makes it possible to suppress the wiring resistance of the bit lines, thereby preventing a decrease in the operating speed of the semiconductor memory device.
  • a power supply wiring 75 that supplies a power supply voltage VDD is formed between wiring 71 and wiring 72. This suppresses crosstalk noise between wiring 71 and 72, which correspond to bit lines BLB and BL, respectively, and thus prevents deterioration of the performance and reliability of the semiconductor memory device.
  • wiring 91 corresponding to the word line WL is formed in the M2 wiring layer, which is the layer above the M1 wiring layer. This eliminates the need for a connection section to connect the wiring on the back side of the transistor with the wiring on the front side (the upper layer of the transistor), making it possible to prevent a decrease in the operating speed of the semiconductor memory device while suppressing an increase in the area of the semiconductor memory device.
  • (Modification) 11 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment. Specifically, FIG. 11(a) shows the upper part of the cell, and FIG. 11(b) shows the lower part of the cell. In FIG. 11, compared to FIG. 10, the power supply wiring 14 is formed in the BM0 wiring layer.
  • power supply wiring 14 is formed in the BM0 wiring layer, extending in the Y direction from the top to the bottom of the cell in the drawing. Power supply wiring 14 supplies power supply voltage VDD. Power supply wiring 14 is formed between power supply wiring 12 and power supply wiring 13. Power supply wiring 14 overlaps with active regions P1 and P2 and power supply wiring 75 in a plan view.
  • the power supply wiring 14 that supplies the power supply voltage VDD is formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor. This allows the wiring width of the power supply wiring 75 that is formed in the M1 wiring layer and supplies the power supply voltage VDD to be reduced, so that the wiring width of the wirings 71 and 72, which correspond to the bit lines BLB and BL, respectively, can be increased while suppressing crosstalk noise between them.
  • the wiring width of the power supply wiring 14 formed in the BM0 wiring layer can be reduced. This allows the wiring width of the power supply wirings 12 and 13 that supply the power supply voltage VSS to be increased, the wiring resistance of the power supply wiring can be reduced, and fluctuations in the power supply voltage are suppressed, so that a decrease in the operating speed of the semiconductor memory device can be suppressed and the stability of operation can be improved.
  • the power supply wiring 121 that supplies the power supply voltage VSS is formed in the BM1 wiring layer, but this is not limited to this.
  • a power supply wiring that supplies the power supply voltage VDD may be formed in the BM1 wiring layer.
  • the power supply wiring may be connected to the power supply wiring 14 in the BM0 wiring layer.
  • power supply wiring that supplies the power supply voltage VDD and the power supply voltage VSS may be formed in the BM1 wiring layer.
  • the power supply wiring that supplies the power supply voltage VDD may be connected to the power supply wiring 14, and the power supply wiring that supplies the power supply voltage VSS may be connected to the power supply wiring 12, 13.
  • each transistor has three nanosheets, but some or all of the transistors may have one, two, or four or more nanosheets.
  • the cross-sectional shape of the nanosheet is rectangular, but this is not limited to this.
  • it may be square, circular, elliptical, etc.
  • the width in the X direction of nanosheets 21 to 24 is twice the width in the X direction of nanosheets 25 and 26, but this is not limited to this.
  • the width in the X direction of each of nanosheets 21 to 26 may be determined taking into consideration the operational stability of the SRAM circuit, etc.
  • the shared contacts 61 and 62 may be manufactured in the same process as the contacts (gate contacts) and local wiring, or may be manufactured in a separate process.
  • the power supply that supplies the power supply voltage VDD to the sources (regions 46, 49) of the load transistors PU1 and PU2 is not limited to a power supply supplied from outside the semiconductor integrated circuit, but may be a power supply generated inside the semiconductor integrated circuit or a power supply generated inside the semiconductor memory device.

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Abstract

ビット線ＢＬＢ，ＢＬに相当する配線（７１，７２）は、メタル配線層に形成されている。ＳＲＡＭセルは、トランジスタの背面側の第１背面配線層に形成されており、アクティブ領域（Ｐ１，Ｐ２）と平面視で重なりを有し、電源電圧ＶＤＤを供給する電源配線（１１）と、第１背面配線層に形成されており、アクティブ領域（Ｎ２）と平面視で重なりを有し、電源電圧ＶＳＳを供給する電源配線（１３）と、第１背面配線層に形成されており、アクティブ領域（Ｎ１）と平面視で重なりを有し、電源電圧ＶＳＳを供給する電源配線（１２）とを備える。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの一例として、ナノシートＦＥＴ（Field Effect Transistor）がある。
　特許文献１では、さらなる高集積化のために、トランジスタの直下の基板背面にワード線を設ける技術が開示されている。
米国特許出願公開第２０２２／０３３６４７４号明細書
　ここで、特許文献１の技術では、ビット線と電源配線とが同じ配線層に設けられているため、ビット線の配線幅を大きくすることができない。このため、ビット線の配線抵抗が大きくなり、半導体記憶装置の動作速度が低下する。また、ビット線と電源配線とが同じ配線層に設けられているため、電源配線の配線幅を大きくすることができない。これにより、電源配線の配線抵抗が大きくなり、電源電圧降下が大きくなるため、半導体記憶装置の動作速度が低下する。また、ビット線と電源配線との距離が近くなるため、寄生容量が大きくなり、半導体記憶装置の動作速度が低下する。
　また、ワード線を基板の背面側に設けているため、周辺回路において、ワード線を基板の表面側の配線に接続するためには、背面側の配線と表面側の配線とを接続するための接続部が必要となる。このため、半導体記憶装置の面積が増加するとともに、当該接続部の抵抗によって半導体記憶装置の動作速度が低下する。
　本開示は、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度の低下を抑止しつつ、半導体記憶装置の面積増加を抑止することを目的とする。
　本開示の第１態様では、ＳＲＡＭセルを含む半導体記憶装置であって、前記ＳＲＡＭセルは、ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備え、前記第１ビット線は、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、第１方向に延びる第１配線を含み、前記第２ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第２配線を含み、前記ＳＲＡＭセルは、前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第１アクティブ領域と、前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第２アクティブ領域と、前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第３アクティブ領域と、前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第４アクティブ領域と、前記第１～第６トランジスタの背面側の第１背面配線層に形成されており、前記第１方向に延びており、前記第１および第２アクティブ領域と平面視で重なりを有し、前記第１電源に接続されている第１電源配線と、前記第１背面配線層に形成されており、前記第１方向に延びており、前記第３アクティブ領域と平面視で重なりを有し、前記第２電源に接続されている第２電源配線と、前記第１背面配線層に形成されており、前記第１方向に延びており、前記第４アクティブ領域と平面視で重なりを有し、前記第２電源に接続されている第３電源配線と、前記第１アクティブ領域におけるソースを構成する第１領域と、前記第１電源配線とが重なる位置に形成されており、前記第１領域と前記第１電源配線とを接続する第１ビアと、前記第２アクティブ領域におけるソースを構成する第２領域と、前記第１電源配線とが重なる位置に形成されており、前記第２領域と前記第１電源配線とを接続する第２ビアと、前記第３アクティブ領域におけるソースを構成する第３領域と、前記第２電源配線とが重なる位置に形成されており、前記第３領域と前記第２電源配線とを接続する第３ビアと、前記第４アクティブ領域におけるソースを構成する第４領域と、前記第３電源配線とが重なる位置に形成されており、前記第４領域と前記第３電源配線とを接続する第４ビアとを備える。
　本開示によると、トランジスタの背面の配線層である第１背面配線層に、第１電源電圧を供給する第１電源配線、ならびに、第２電源電圧を供給する第２および第３電源配線が形成されている。第１～第６トランジスタのよりも上層のメタル配線層に、ビット線ＢＬＢ，ＢＬにそれぞれ相当する第１および第２配線が形成されている。これにより、第１背面配線層に形成される配線が電源配線のみとなる。また、第１電源配線は、第１および第２アクティブ領域と平面視で重なっている。第２電源配線は、第３アクティブ領域と平面視で重なっている。第４電源配線は、第４アクティブ領域と平面視で重なっている。これにより、第１背面配線層に形成された電源配線と、アクティブ領域とを平面視で重ねて配置することができる。したがって、第１背面配線層における電源配線の配線幅を大きくすることができ、電源配線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、メタル配線層に第１電源電圧および第２電源電圧を供給する電源配線を形成する必要がなくなるため、第１および第２ビット線にそれぞれ相当する第１および第２配線の配線幅を大きくすることができる。これにより、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、メタル配線層の上層に、ワード線に相当する配線を形成することにより、トランジスタの背面側の配線と表面（トランジスタの上層）側の配線とを接続するための接続部が不要となるため、半導体記憶装置の面積の増加を抑えつつ、半導体記憶装置の動作速度の低下を抑止することができる。
　本開示の第２態様では、ＳＲＡＭセルを含む半導体記憶装置であって、前記ＳＲＡＭセルは、ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第２ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタとを備え、前記第１ビット線は、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、第１方向に延びる第１配線を含み、前記第２ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第２配線を含み、前記ＳＲＡＭセルは、前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第３アクティブ領域と、前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第４アクティブ領域と、前記メタル配線層に形成されており、前記第１方向に延びており、前記第１電源に接続されている第１電源配線と、前記第１～第６トランジスタの背面側の第１背面配線層に形成されており、前記第１方向に延びており、前記第３アクティブ領域と平面視で重なりを有し、前記第２電源に接続されている第２電源配線と、前記第１背面配線層に形成されており、前記第１方向に延びており、前記第４アクティブ領域と平面視で重なりを有し、前記第２電源に接続されている第３電源配線と、前記第３アクティブ領域におけるソースを構成する第３領域と、前記第２電源配線とが重なる位置に形成されており、前記第３領域と前記第２電源配線とを接続する第３ビアと、前記第４アクティブ領域におけるソースを構成する第４領域と、前記第３電源配線とが重なる位置に形成されており、前記第４領域と前記第３電源配線とを接続する第４ビアとを備える。
　本開示によると、トランジスタの背面の配線層である第１背面配線層に、第２電源電圧を供給する第２および第３電源配線が形成されている。第１～第６トランジスタのよりも上層のメタル配線層に、第１および第２ビット線にそれぞれ相当する第１および第２配線ならびに第１電源電圧を供給する第１電源配線が形成されている。これにより、第１背面配線層に形成される配線が第２電源電圧を供給する電源配線のみとなる。したがって、第１背面配線層における電源配線の配線幅を大きくすることができ、電源配線の配線抵抗をえることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、メタル配線層に第２電源電圧を供給する電源配線を形成する必要がなくなるため、第１配線の配線幅を大きくすることができる。これにより、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、第１電源電圧を供給する電源配線を、配線７１と配線７２との間に形成さすることで、第１および第２配線間のクロストークノイズが抑制されるため、半導体記憶装置の性能の劣化および信頼性の低下を抑止することができる。
　また、メタル配線層の上層に、ワード線に相当する配線を形成することにより、トランジスタの背面側の配線と表面（トランジスタの上層）側の配線とを接続するための接続部が不要となるため、半導体記憶装置の面積の増加を抑えつつ、半導体記憶装置の動作速度の低下を抑止することができる。
　本開示によると、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度の低下を抑止しつつ、半導体記憶装置の面積増加を抑止することができる。
第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係るＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る半導体集積回路装置の他の構成例。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例を示す平面図。 第１実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセルを備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。なお、本開示では、ＳＲＡＭセルが備えるトランジスタは、ナノシートＦＥＴに限定されない。
　また、本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　（ＳＲＡＭセルの構成）
　図１～図３は第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
　なお、以下の説明では、図１等の平面図において、図面縦方向をＹ方向（第１方向）、図面横方向（第２方向）をＸ方向、基板面に垂直な方向をＺ方向としている。
　図４は第１実施形態に係るＳＲＡＭセルの構成を示す回路図である。図４に示すように、ＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２、ドライブトランジスタＰＤ１，ＰＤ２、および、アクセストランジスタＰＧ１，ＰＧ２によりＳＲＡＭ回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１，ＰＧ２は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、ビット線ＢＬと第１ノードＮＡとの間に設けられており、ゲートがワード線ＷＬに接続されている。アクセストランジスタＰＧ２は、ビット線ＢＬＢと第２ノードＮＢとの間に設けられており、ゲートがワード線ＷＬに接続されている。なお、ビット線ＢＬ，ＢＬＢは、相補ビット線対を構成する。
　ＳＲＡＭ回路では、相補ビット線対を構成するビット線ＢＬ，ＢＬＢを、ハイレベルおよびローレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、ビット線ＢＬ，ＢＬＢを、ローレベルおよびハイレベルにそれぞれ駆動し、ワード線ＷＬをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、ワード線ＷＬをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、ビット線ＢＬ，ＢＬＢを予めハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じてビット線ＢＬ，ＢＬＢの状態がそれぞれ確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、ビット線ＢＬはハイレベルを保持し、ビット線ＢＬＢはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、ビット線ＢＬはローレベルにディスチャージされ、ビット線ＢＬＢはハイレベルを保持する。
　以上に説明したように、ＳＲＡＭセルは、ビット線ＢＬ，ＢＬＢおよびワード線ＷＬを制御することによって、ＳＲＡＭセルへのデータ書き込み、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において縦横に走る実線、および、図２等の断面図において縦に走る実線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、ＳＲＡＭセルのセル枠（ＳＲＡＭセルの外縁）を示す。ＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　また、図１等の平面図において、ＳＲＡＭセルのＸ方向両側には、それぞれ、ＳＲＡＭセルをＸ方向に反転したものが配置される。ＳＲＡＭセルのＹ方向両側には、それぞれ、ＳＲＡＭセルをＹ方向に反転したものが配置される。
　図１（ｂ）に示すように、トランジスタが形成される半導体チップの背面には、配線層であるＢＭ０（Backside Metal 0）配線層およびＢＭ１（Backside Metal 1）配線層が形成されている。ＢＭ１配線層は、ＢＭ０配線層の下層、すなわち、トランジスタからみて遠い方にある。なお、ＢＭ０配線層が第１背面配線層に相当し、ＢＭ１配線層が第２背面配線層に相当する。
　ＢＭ０配線層には、セル上下両端にかけてＹ方向に延びる電源配線１１～１３が形成されている。電源配線１１は、電源電圧ＶＤＤを供給する。電源配線１２，１３は、電源電圧ＶＳＳを供給する。
　ＢＭ１配線層には、セル左右両端にかけてＸ方向に延びる電源配線１２１が形成されている。電源配線１２１は、電源電圧ＶＳＳを供給する。電源配線１２１は、ビア（via）１３１を介して電源配線１２と接続されており、ビア１３２を介して電源配線１３と接続されている。
　Ｐ型基板（PSub）上（図示省略）のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｎ型トランジスタ領域には、アクティブ領域Ｎ１，Ｎ２が形成されている。アクティブ領域Ｎ１，Ｎ２は、平面視で、電源配線１２，１３とそれぞれ重なっている。
　Ｎ型トランジスタ領域では、アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１が形成されている。アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２１～２４をそれぞれ有する。すなわち、アクセストランジスタＰＧ２、ドライブトランジスタＰＤ１、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ１はナノシートＦＥＴである。
　アクティブ領域Ｎ１において、ドライブトランジスタＰＤ２のソースとなる部分（領域４２）は、電源配線１２と平面視で重なる位置に設けられたビア（via）１１１を介して、電源配線１２と接続されている。アクティブ領域Ｎ２において、ドライブトランジスタＰＤ１のソースとなる部分（領域４３）は、電源配線１３と平面視で重なる位置に設けられたビア１１２を介して、電源配線１３と接続されている。
　Ｎ型ウェル（NWell）上のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｐ型トランジスタ領域には、アクティブ領域Ｐ１，Ｐ２が形成されている。アクティブ領域Ｐ１，Ｐ２は、平面視で、電源配線１１と重なっている。
　Ｐ型トランジスタ領域では、ロードトランジスタＰＵ１，ＰＵ２が形成されている。ロードトランジスタＰＵ１，ＰＵ２は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２５，２６をそれぞれ有する。すなわち、ロードトランジスタＰＵ１，ＰＵ２はナノシートＦＥＴである。なお、ナノシート２１～２４のＸ方向の幅は、ナノシート２５，２６のＸ方向の幅の２倍となっている。
　なお、アクティブ領域について、ナノシートの両側にあるソースおよびドレインとなる部分は、例えば、当該ナノシートからエピタキシャル成長によって形成される。
　アクティブ領域Ｐ１において、ロードトランジスタＰＵ１のソースとなる部分（領域４６）は、電源配線１１と平面視で重なる位置に設けられたビア１１３を介して、電源配線１１と接続されている。アクティブ領域Ｐ２において、ロードトランジスタＰＵ２のソースとなる部分（領域４９）は、電源配線１１と平面視で重なる位置に設けられたビア１１４を介して、電源配線１１と接続されている。
　図１（ｂ）に示すように、Ｘ方向に延びるゲート配線（Gate）３１～３４が形成されている。ゲート配線３１は、ナノシート２１のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３２は、ナノシート２５，２２のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３３は、ナノシート２３，２６のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３４は、ナノシート２４のＸ方向およびＺ方向における外周を囲んでいる。ゲート配線３１は、アクセストランジスタＰＧ２のゲートに対応する。ゲート配線３２は、ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１のゲートに対応する。ゲート配線３３は、ドライブトランジスタＰＤ２およびロードトランジスタＰＵ２のゲートに対応する。ゲート配線３４は、アクセストランジスタＰＧ１のゲートに対応する。
　ローカル配線層には、Ｘ方向に延びるローカル配線５１～５８が形成されている。ローカル配線５１は、アクティブ領域Ｎ１における領域４０と接続されている。ローカル配線５２は、アクティブ領域Ｐ１における領域４６と接続されている。ローカル配線５３は、アクティブ領域Ｎ２における領域４３と接続されている。ローカル配線５４は、アクティブ領域Ｎ１における領域４１およびアクティブ領域Ｐ２における領域４８と接続されている。ローカル配線５５は、アクティブ領域Ｐ１における領域４７およびアクティブ領域Ｎ２における領域４４と接続されている。ローカル配線５６は、アクティブ領域Ｎ１における領域４２と接続されている。ローカル配線５７は、アクティブ領域Ｐ２における領域４９と接続されている。ローカル配線５８は、アクティブ領域Ｎ２における領域４５と接続されている。
　領域４０は、アクティブ領域Ｎ１におけるアクセストランジスタＰＧ２のソースとなる部分である。領域４１は、アクティブ領域Ｎ１における、アクセストランジスタＰＧ２のドレインおよびドライブトランジスタＰＤ２のドレインとなる部分である。領域４２は、アクティブ領域Ｎ１におけるドライブトランジスタＰＤ２のソースとなる部分である。領域４３は、アクティブ領域Ｎ２におけるドライブトランジスタＰＤ１のソースとなる部分である。領域４４は、アクティブ領域Ｎ２における、ドライブトランジスタＰＤ１のドレインおよびアクセストランジスタＰＧ１のドレインとなる部分である。領域４５は、アクティブ領域Ｎ２におけるアクセストランジスタＰＧ１のソースとなる部分である。領域４６は、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のソースとなる部分である。領域４７は、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のドレインとなる部分である。領域４８は、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のドレインとなる部分である。領域４９は、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のソースとなる部分である。
　ローカル配線５４は、シェアードコンタクト(Shared-contact)６１を介して、ゲート配線３２と接続されている。ローカル配線５５は、シェアードコンタクト６２を介して、ゲート配線３３と接続されている。なお、ゲート配線３３、ローカル配線５５およびシェアードコンタクト６２が第１ノードＮＡに相当する。ゲート配線３２、ローカル配線５４およびシェアードコンタクト６１が第２ノードＮＢに相当する。
　図１（ａ）に示すように、ローカル配線層の上層にあるメタル配線層であるＭ１配線層に、セルの図面上下両端にかけてＹ方向に延びる配線７１，７２が形成されている。また、配線７３，７４が形成されている。配線７１，７２が、ビット線ＢＬＢ，ＢＬに相当する。配線７１は、平面視で、アクティブ領域Ｎ１および電源配線１２と重なりを有する。配線７２は、平面視で、アクティブ領域Ｎ２および電源配線１３と重なりを有する。
　配線７１は、ビア８１を介してローカル配線５１と接続されている。配線７２は、ビア８２を介して、ローカル配線５８と接続されている。配線７３は、コンタクト（Gate-contact）８３を介して、ゲート配線３１と接続されている。配線７４は、コンタクト８４を介して、ゲート配線３４と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線９１が形成されている。配線９１が、ワード線ＷＬに相当する。配線９１は、ビア１０１を介して配線７３と接続されており、ビア１０２を介して配線７４と接続されている。
　以上の構成により、トランジスタの背面の配線層であるＢＭ０配線層に、電源電圧ＶＤＤを供給する電源配線１１および電源電圧ＶＳＳを供給する電源配線１２，１３が形成されている。トランジスタの上層のメタル配線層であるＭ１配線層に、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７１，７２が形成されている。これにより、ＢＭ０配線層に形成される配線が電源電圧ＶＤＤ，ＶＳＳを供給する電源配線のみとなる。したがって、ＢＭ０配線層に形成された電源電圧ＶＤＤ，ＶＳＳを供給する電源配線１１～１３の配線幅を大きくすることができ、電源配線の配線抵抗を抑えることができる。また、電源配線１１は、アクティブ領域Ｐ１，Ｐ２と平面視で重なっており、重なっている領域に設けられたビア１１３，１１４で互いに接続されている。電源配線１２は、アクティブ領域Ｎ１と平面視で重なっており、重なっている領域に設けられたビア１１１で互いに接続されている。電源配線１３は、アクティブ領域Ｎ２と平面視で重なっており、重なっている領域に設けられたビア１１２で接続されている。したがって、電源電圧ＶＤＤ，ＶＳＳのアクティブ領域への電源供給経路の抵抗値を抑制することができる。以上から、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。また、Ｍ１配線層に電源配線ＶＤＤ，ＶＳＳを供給する電源配線を形成する必要がなくなるため、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７１，７２の配線幅を大きくすることができる。これにより、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、Ｍ１配線層の上層であるＭ２配線層に、ワード線ＷＬに相当する配線９１が形成されている。これにより、トランジスタの背面側の配線と表面（トランジスタの上層）側の配線とを接続するための接続部が不要となるため、半導体記憶装置の面積の増加を抑えつつ、半導体記憶装置の動作速度の低下を抑止することができる。
　なお、上述した、トランジスタの背面側に形成された電源配線は、トランジスタが構成される半導体チップとは別の半導体チップを用いて構成してもかまわない。
　図５（ａ）は第１実施形態に係る半導体集積回路装置の他の構成例である。図５（ａ）に示す半導体集積回路装置２００は、第１半導体チップ２０１（チップＡ）と、第２半導体チップ２０２（チップＢ）とが、積層されることによって構成されている。チップＡは、上述したＳＲＡＭセル等が配置されている。チップＢは、表面に設けられた配線層に電源配線が形成されている。チップＢは、チップＡの背面側に、バンプ等を用いて張り合わされている。
　図５（ｂ）は本構成例における、図１のＳＲＡＭセルの線Ｘ１－Ｘ１’の断面を示す。図５（ｂ）に示すように、チップＢの表面に設けられた配線層に、ＶＤＤを供給する電源配線１１と、ＶＳＳを供給する電源配線１２，１３とが形成されている。電源配線１１は、チップＡの領域４６と、電源配線１１と平面視で重なる位置に設けられたビア１１３を介して接続されている。電源配線１３は、チップＡの領域４３と、電源配線１３と平面視で重なる位置に設けられたビア１１２を介して接続される。なお、図示は省略しているが、電源配線１２は、チップＡの領域４２と、電源配線１２と平面視で重なる位置に設けられたビア１１１を介して接続される。
　（変形例１）
　図６は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６はセル下部を示す。なお、図６におけるセル上部は、図１（ａ）と同じである。
　図６では、図１と比較すると、電源配線１２１に代えて、ＢＭ０配線層に、Ｘ方向に延びる電源配線１２２が形成されている。電源配線１２２は、電源電圧ＶＤＤを供給する。電源配線１２２は、ビア１３３を介して、電源配線１１と接続されている。
　図６の構成により、ＳＲＡＭセルに供給される電源電圧ＶＤＤを強化することができる。その他、図１と同じ効果を得ることができる。
　（変形例２）
　図７は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７はセル下部を示す。なお、図７におけるセル上部は、図１（ａ）と同じである。
　図７では、図１と比較すると、電源配線１２１に代えて、ＢＭ０配線層に、Ｘ方向に延びる電源配線１２３，１２４が形成されている。電源配線１２３は、図面上端に形成されており、電源電圧ＶＤＤを供給する。電源配線１２４は、図面下端に形成されており、電源電圧ＶＳＳを供給する。電源配線１２３は、ビア１３４を介して、電源配線１１と接続されている。電源配線１２４は、ビア１３５を介して電源配線１２と接続されており、ビア１３６を介して電源配線１３と接続されている。
　図７の構成により、ＳＲＡＭセルに供給される電源電圧ＶＤＤ，ＶＳＳを強化することができる。その他、図１と同じ効果を得ることができる。
　（回路ブロックの構成）
　図８は実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの例を示す平面図である。なお、図８では、ＳＲＡＭセルのセル枠と、ＢＭ０配線層およびＢＭ１配線層に形成された電源配線と、当該電源配線間を接続するビアとのみを図示しており、ＳＲＡＭセルの内部構造や、ＳＲＡＭセル間配線等は図示を省略している。
　図８のブロックレイアウトには、メモリセルアレイＡ１が形成されている。メモリセルアレイＡ１には、セル列ＣＲ１とセル列ＣＲ２とがＹ方向に交互に並んで配置されている。セル列ＣＲ１は、Ｘ方向に並んだ複数のＳＲＡＭセルＣ１で構成されている。セル列ＣＲ２は、Ｘ方向に並んだ複数のＳＲＡＭセルＣ２で構成されている。ＳＲＡＭセルＣ１は、図１のＳＲＡＭセルである。ＳＲＡＭセルＣ２は、図６のＳＲＡＭセルがＹ方向に反転されたものである。
　図８に示すように、ＢＭ０配線層において、Ｙ方向に並んだＳＲＡＭセルＣ１，Ｃ２は、Ｙ方向に延びており、電源電圧ＶＳＳを供給する電源配線１２（１３）に共通に接続される。ＢＭ０配線層において、Ｙ方向に並んだＳＲＡＭセルＣ１，Ｃ２は、Ｙ方向に延びており、電源電圧ＶＤＤを供給する電源配線１１に共通に接続される。電源電圧ＶＳＳを供給する電源配線１２（１３）と、電源電圧ＶＤＤを供給する電源配線１１とが、Ｘ方向に交互に配置されている。また、ＢＭ１配線層において、セル列ＣＲ１に配置されたＳＲＡＭセルＣ１は、Ｘ方向に延びており、電源電圧ＶＳＳを供給する電源配線１２１に共通に接続される。ＢＭ１配線層において、セル列ＣＲ２に配置されたＳＲＡＭセルＣ２は、Ｘ方向に延びており、電源電圧ＶＤＤを供給する電源配線１２２に共通に接続される。電源電圧ＶＳＳを供給する電源配線１２１と、電源電圧ＶＤＤを供給する電源配線１２２とが、Ｙ方向に交互に配置されている。すなわち、ＢＭ０配線層およびＢＭ１配線層には、電源電圧ＶＤＤ，ＶＳＳを供給する電源配線がメッシュ状に形成されるため、電源電圧を供給する配線の配線抵抗が小さくなり、電源電圧の変動が抑制されるため、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。
　なお、図８の例では、セル列ＣＲ１とセル列ＣＲ２とがＹ方向に交互に並ぶとしたが、これに限られない。例えば、Ｙ方向において、Ｎ個（Ｎは３以上の整数）のセル列ＣＲ１ごとに、セル列ＣＲ２が並ぶとしてもよい。
　また、図８の例では、Ｘ方向に８つ、Ｙ方向に８つのＳＲＡＭセルが配置されているが、Ｘ方向およびＹ方向に並ぶＳＲＡＭセルの個数はこれに限られない。
　（変形例）
　図９は実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウトの他の例を示す平面図である。なお、図９では、図８と同様に、ＳＲＡＭセルのセル枠と、ＢＭ０配線層およびＢＭ１配線層に形成された電源配線と、当該電源配線間を接続するビアのみを図示しており、ＳＲＡＭセルの内部構造や、ＳＲＡＭセル間配線等は図示を省略している。
　図９のブロックレイアウトには、メモリセルアレイＡ２が形成されている。メモリセルアレイＡ２には、複数のセル列ＣＲ１が、Ｙ方向に並んで配置されている。セル列ＣＲ１は、Ｘ方向に並んだ複数のＳＲＡＭセルＣ１で構成されている。ＳＲＡＭセルＣ１は、図１のＳＲＡＭセルである。
　図９に示すように、メモリセルアレイＡ２内におけるＢＭ１配線層において、セル列ＣＲ１に配置されたＳＲＡＭセルＣ１は、Ｘ方向に延びており、電源電圧ＶＳＳを供給する電源配線１２１と共通に接続される。複数の電源配線１２１が、Ｘ方向に並んで配置されている。これにより、メモリセルアレイＡ２におけるＢＭ１配線層には、電源電圧ＶＳＳを供給する電源配線のみが形成される。
　また、メモリセルアレイＡ２の外部（例えば、ウェルタップ領域、ダミーメモリ領域など）には、Ｘ方向に延びる電源配線１２５が形成されている。電源配線１２５は、ＢＭ１配線層に形成されており、電源電圧ＶＤＤを供給する。図９の例では、電源配線１２５は、図面上端に形成されたセル列ＣＲ１の図面上部、および、図面下端に形成されたセル列ＣＲ１の図面下部に形成されている。電源配線１２５は、ビア１３７を介して、Ｙ方向に延びる各電源配線１１と接続されている。
　変形例によると、ＢＭ０配線層およびＢＭ１配線層には、電源電圧ＶＳＳ，ＶＤＤを供給する電源配線がメッシュ状に形成されるため、電源電圧を供給する配線の配線抵抗が小さくなり、電源電圧の変動が抑制されるため、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。
　（第２実施形態）
　図１０は第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的に、図１０（ａ）はセル上部を示し、図１０（ｂ）はセル下部を示す。図１０では、図１と比較すると、ＢＭ０配線層の電源配線１１が省略されており、Ｍ１配線層に電源配線７５が形成されている。
　具体的に、Ｍ１配線層には、セル上下両端にかけてＹ方向に延びる電源配線７５が形成されている。電源配線７５は、電源電圧ＶＤＤを供給する。電源配線７５は、配線７１と配線７２との間に形成されている。
　電源配線７５は、電源配線７５と平面視で重なる位置に設けられたビア８５を介して、ロードトランジスタＰＵ１のソースとなる部分（領域４６）と接続されている。また、電源配線７５は、電源配線７５と平面視で重なる位置に設けられたビア８６を介して、ロードトランジスタＰＵ２のソースとなる部分（領域４９）と接続されている。
　以上の構成によると、トランジスタの背面の配線層であるＢＭ０配線層に、電源電圧ＶＳＳを供給する電源配線１２，１３が形成されている。トランジスタの上層のメタル配線層であるＭ１配線層に、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７１，７２および電源電圧ＶＤＤを供給する電源配線７５が形成されている。これにより、ＢＭ０配線層に形成される配線が電源電圧ＶＳＳを供給する電源配線のみとなる。したがって、ＢＭ０配線層における、電源電圧ＶＳＳを供給する電源配線（電源配線１２，１３）の配線幅を大きくすることができ、電源配線の配線抵抗を抑えることができ、電源電圧の変動が抑制されるため、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。
　また、Ｍ１配線層に電源配線ＶＳＳを供給する電源配線を形成する必要がなくなるため、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７１，７２の配線幅を大きくすることができる。これにより、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度の低下を抑止することができる。
　また、電源電圧ＶＤＤを供給する電源配線７５が、配線７１と配線７２との間に形成されている。これにより、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７１，７２間のクロストークノイズが抑制されるため、半導体記憶装置の性能の劣化および信頼性の低下を抑止することができる。
　また、Ｍ１配線層の上層であるＭ２配線層に、ワード線ＷＬに相当する配線９１が形成されている。これにより、トランジスタの背面側の配線と表面（トランジスタの上層）側の配線とを接続するための接続部が不要となるため、半導体記憶装置の面積の増加を抑えつつ、半導体記憶装置の動作速度の低下を抑止することができる。
　その他、図１と同様の効果を得ることができる。
　（変形例）
　図１１は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１１（ａ）はセル上部を示し、図１１（ｂ）はセル下部を示す。図１１では、図１０と比較すると、ＢＭ０配線層に電源配線１４が形成されている。
　具体的に、ＢＭ０配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線１４が形成されている。電源配線１４は、電源電圧ＶＤＤを供給する。電源配線１４は、電源配線１２と電源配線１３との間に形成されている。電源配線１４は、平面視で、アクティブ領域Ｐ１，Ｐ２および電源配線７５と重なっている。
　電源配線１４は、電源配線１４と平面視で重なる位置に設けられたビア１１５を介して、ロードトランジスタＰＵ１のソースとなる部分（領域４６）と接続されている。また、電源配線１４は、電源配線１４と平面視で重なる位置に設けられたビア１１６を介して、ロードトランジスタＰＵ２のソースとなる部分（領域４９）と接続されている。
　変形例によると、トランジスタの背面の配線層であるＢＭ０配線層に、電源電圧ＶＤＤを供給する電源配線１４が形成されている。これにより、Ｍ１配線層に形成され、電源電圧ＶＤＤを供給する電源配線７５の配線幅を小さくすることができるため、ビット線ＢＬＢ，ＢＬにそれぞれ相当する配線７１，７２間のクロストークノイズを抑制しつつ、配線７１，７２の配線幅を大きくすることができる。
　また、Ｍ１配線層およびＢＭ０配線層に、電源電圧ＶＤＤを供給する電源配線を形成したため、ＢＭ０配線層に形成された電源配線１４の配線幅を小さくすることができる。これにより、電源電圧ＶＳＳを供給する電源配線１２，１３の配線幅を大きくすることができ、電源配線の配線抵抗を抑えることができ、電源電圧の変動が抑制されるため、半導体記憶装置の動作速度の低下を抑制できるとともに、動作の安定性を向上することができる。
　その他、図１０と同様の効果を得ることができる。
　なお、本変形例では、ＢＭ１配線層に、電源電圧ＶＳＳを供給する電源配線１２１を形成したが、これに限られない。例えば、電源配線１２１に代えて、ＢＭ１配線層に、電源電圧ＶＤＤを供給する電源配線を形成してもよい。この場合、図６と同様に、当該電源配線をＢＭ０配線層の電源配線１４に接続すればよい。また、電源配線１２１に加えて、ＢＭ１配線層に、電源電圧ＶＤＤおよび電源電圧ＶＳＳを供給する電源配線を形成してもよい。この場合、図７と同様に、電源電圧ＶＤＤを供給する電源配線を電源配線１４に接続し、電源電圧ＶＳＳを供給する電源配線を電源配線１２，１３に接続すればよい。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
　また、上述の各実施形態および変形例では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　また、上述の各実施形態および変形例では、ナノシート２１～２４のＸ方向の幅はナノシート２５，２６のＸ方向の幅の２倍であるが、これに限られない。ナノシート２１～２６のそれぞれのＸ方向の幅は、ＳＲＡＭ回路の動作安定性等を考慮して決定すればよい。
　また、上述の各実施形態および変形例では、シェアードコンタクト６１，６２はコンタクト（Gate-Contact）やローカル配線と同プロセス工程で製造されてもよいし、別プロセス工程にて製造されてもよい。
　また、上述の各実施形態および変形例では、ロードトランジスタＰＵ１，ＰＵ２のソース（領域４６，４９）に電源電圧ＶＤＤを供給する電源は、半導体集積回路の外部から供給される電源に限られず、半導体集積回路の内部で生成される電源であったり、半導体記憶装置の内部で生成される電源などであってもよい。
　本開示では、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置に動作速度の低下を抑止しつつ、半導体記憶装置に面積増加を抑止することができる。
　１１～１４，７５　電源配線
　１１１～１１６　ビア
　２１～２６　ナノシート
　３１～３４　ゲート配線
　４０～４９　領域
　７１，７２　配線
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２　ドライブトランジスタ
　ＰＧ１，ＰＧ２　アクセストランジスタ
　ＢＬ，ＢＬＢ　ビット線
　ＷＬ　ワード線

Claims (11)

  1. 　ＳＲＡＭセルを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記第１ビット線は、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記ＳＲＡＭセルは、
    　前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第１アクティブ領域と、
    　前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第２アクティブ領域と、
    　前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第３アクティブ領域と、
    　前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第４アクティブ領域と、
    　前記第１～第６トランジスタの背面側の第１背面配線層に形成されており、前記第１方向に延びており、前記第１および第２アクティブ領域と平面視で重なりを有し、前記第１電源に接続されている第１電源配線と、
    　前記第１背面配線層に形成されており、前記第１方向に延びており、前記第３アクティブ領域と平面視で重なりを有し、前記第２電源に接続されている第２電源配線と、
    　前記第１背面配線層に形成されており、前記第１方向に延びており、前記第４アクティブ領域と平面視で重なりを有し、前記第２電源に接続されている第３電源配線と、
    　前記第１アクティブ領域におけるソースを構成する第１領域と、前記第１電源配線とが重なる位置に形成されており、前記第１領域と前記第１電源配線とを接続する第１ビアと、
    　前記第２アクティブ領域におけるソースを構成する第２領域と、前記第１電源配線とが重なる位置に形成されており、前記第２領域と前記第１電源配線とを接続する第２ビアと、
    　前記第３アクティブ領域におけるソースを構成する第３領域と、前記第２電源配線とが重なる位置に形成されており、前記第３領域と前記第２電源配線とを接続する第３ビアと、
    　前記第４アクティブ領域におけるソースを構成する第４領域と、前記第３電源配線とが重なる位置に形成されており、前記第４領域と前記第３電源配線とを接続する第４ビアとを備えることを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記第１背面配線層の下層の第２背面配線層に形成されており、前記第１方向と垂直をなす第２方向に延びている第５電源配線をさらに備えることを特徴とする半導体記憶装置。
  3. 　請求項２記載の半導体記憶装置において、
    　前記第５電源配線は、前記第２電源配線および前記第３電源配線と接続されていることを特徴とする半導体記憶装置。
  4. 　請求項３記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記第２背面配線層に形成されており、前記第２方向に延びており、前記第１電源配線と接続されている第６電源配線をさらに備えることを特徴とする半導体記憶装置。
  5. 　請求項２記載の半導体記憶装置において、
    　前記第５電源配線は、前記第１電源配線と接続されていることを特徴とする半導体記憶装置。
  6. 　請求項１記載の半導体記憶装置において、
    　複数の前記ＳＲＡＭセルを含み、
    　前記複数のＳＲＡＭセルは、前記第１方向および前記第１方向と垂直をなす第２方向に並んで配置されており、
    　前記第１方向に並んで配置された前記ＳＲＡＭセルは、同一の前記第１電源配線に共通に接続されるとともに、同一の前記第２電源配線に共通に接続されることを特徴とする半導体記憶装置。
  7. 　請求項６記載の半導体記憶装置において、
    　前記複数のＳＲＡＭセルは、
    　第１ＳＲＡＭセルと、
    　第２ＳＲＡＭセルと、
    　前記第１背面配線層の下層の第２背面配線層に形成されており、前記第２方向に延びており、前記第２電源と接続されている複数の第５電源配線と、
    　前記第２背面配線層に形成されており、前記第２方向に延びており、前記第１電源と接続されている複数の第６電源配線とを備え、
    　前記第２方向に並んだ複数の前記第１ＳＲＡＭセルを含む第１セル列と、前記第２方向に並んだ複数の前記第２ＳＲＡＭセルを含む第２セル列とが、前記第１方向に交互に並んで配置されており、
    　前記第１セル列において、前記複数の第１ＳＲＡＭセルにおける前記第２電源配線は、同一の前記第５電源配線に共通に接続されており、
    　前記第２セル列において、前記複数の第２ＳＲＡＭセルにおける前記第１電源配線は、同一の前記第６電源配線に共通に接続されていることを特徴とする半導体記憶装置。
  8. 　請求項６記載の半導体記憶装置において、
    　前記複数のＳＲＡＭセルは、
    　前記第１背面配線層の下層の第２背面配線層に形成されており、前記第２方向に延びており、前記第２電源と接続されている複数の第５電源配線を備え、
    　前記第２方向に並んだ複数の前記ＳＲＡＭセルをそれぞれ含む複数の第３セル列が、前記第１方向に並んで配置されており、
    　前記第３セル列において、前記複数のＳＲＡＭセルにおける前記第２電源配線は、同一の前記第５電源配線に共通に接続されており、
    　前記複数のＳＲＡＭセルにおける前記第２電源配線は、前記第２背面配線層に形成されており、前記第２方向に延びており、前記第１電源と接続されている第６電源配線と接続されており、
    　前記第６電源配線は、平面視において、前記複数のＳＲＡＭセルの外部に配置されていることを特徴とする半導体記憶装置。
  9. 　ＳＲＡＭセルを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第２ノードに、ゲートが前記第２ノードにそれぞれ接続された第３トランジスタと、
    　ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第４トランジスタと、
    　ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートがワード線にそれぞれ接続された第５トランジスタと、
    　ソースが前記第１ビット線と相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記ワード線にそれぞれ接続された第６トランジスタと
    　を備え、
    　前記第１ビット線は、前記第１～第６トランジスタよりも上層のメタル配線層に形成されており、第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記ＳＲＡＭセルは、
    　前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第３アクティブ領域と、
    　前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第４アクティブ領域と、
    　前記メタル配線層に形成されており、前記第１方向に延びており、前記第１電源に接続されている第１電源配線と、
    　前記第１～第６トランジスタの背面側の第１背面配線層に形成されており、前記第１方向に延びており、前記第３アクティブ領域と平面視で重なりを有し、前記第２電源に接続されている第２電源配線と、
    　前記第１背面配線層に形成されており、前記第１方向に延びており、前記第４アクティブ領域と平面視で重なりを有し、前記第２電源に接続されている第３電源配線と、
    　前記第３アクティブ領域におけるソースを構成する第３領域と、前記第２電源配線とが重なる位置に形成されており、前記第３領域と前記第２電源配線とを接続する第３ビアと、
    　前記第４アクティブ領域におけるソースを構成する第４領域と、前記第３電源配線とが重なる位置に形成されており、前記第４領域と前記第３電源配線とを接続する第４ビアとを備えることを特徴とする半導体記憶装置。
  10. 　請求項９記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記第１背面配線層の下層の第２背面配線層に形成されており、前記第１方向と垂直をなす第２方向に延びており、前記第２電源配線および前記第３電源配線と接続されている第５電源配線をさらに備えることを特徴とする半導体記憶装置。
  11. 　請求項１０記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、
    　前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第１アクティブ領域と、
    　前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びているナノシートを含む第２アクティブ領域と、
    　前記第１背面配線層に形成されており、前記第１方向に延びており、前記第１および第２アクティブ領域と平面視で重なりを有し、前記第１電源に接続されている第４電源配線と、
    　前記第１アクティブ領域におけるソースを構成する第１領域と、前記第４電源配線とが重なる位置に形成されており、前記第１領域と前記第４電源配線とを接続する第１ビアと、
    　前記第２アクティブ領域におけるソースを構成する第２領域と、前記第４電源配線とが重なる位置に形成されており、前記第２領域と前記第４電源配線とを接続する第２ビアとをさらに備えることを特徴とする半導体記憶装置。
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