WO2025004543A1 - 半導体装置 - Google Patents

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electric field
impurity region
semiconductor device
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誠悟 森
佑紀 中野
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Rohm Co Ltd
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    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Definitions

  • the first direction X is the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y is the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the chip 2 (first main surface 3 and second main surface 4) has an off angle ⁇ o that is inclined at a predetermined angle in a predetermined off direction Do with respect to the c-plane of the SiC single crystal.
  • the c-axis ((0001) axis) of the SiC single crystal is inclined by the off angle ⁇ o from the vertical axis toward the off direction Do.
  • the c-plane of the SiC single crystal is inclined by the off angle ⁇ o with respect to the horizontal plane.
  • the off-direction Do is preferably the a-axis direction of the SiC single crystal (i.e., the second direction Y).
  • the off-angle ⁇ o may be greater than 0° and less than or equal to 10°.
  • the off-angle ⁇ o may have a value that falls within any one of the following ranges: greater than 0° and less than or equal to 1°, 1° or more and less than or equal to 2.5°, 2.5° or more and less than or equal to 5°, 5° or more and less than or equal to 7.5°, and 7.5° or more and less than or equal to 10°.
  • the semiconductor layer 7 includes an n-type drift region 8.
  • the drift region 8 is formed by a portion (n-type portion) of the semiconductor layer 7. More specifically, the drift region 8 is formed by a portion of the semiconductor layer 7 on the second main surface 4 side relative to the body region 15 (described later) and the electric field relaxation structure 21 (described later) in the vertical direction Z.
  • the boundary between the base layer 6 and the semiconductor layer 7 is not necessarily visible, but can be indirectly evaluated and/or determined from other configurations and elements.
  • the semiconductor layer 7 has an off-direction Do and an off-angle ⁇ o that are approximately the same as the off-direction Do and off-angle ⁇ o of the base layer 6.
  • the n-type impurity concentration of the semiconductor layer 7 (drift region 8) is preferably lower than the n-type impurity concentration of the base layer 6.
  • the semiconductor layer 7 may have a peak n-type impurity concentration of 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the n-type impurity concentration of the semiconductor layer 7 may be approximately constant in the thickness direction.
  • the n-type impurity concentration of the semiconductor layer 7 may have a concentration gradient that gradually increases and/or gradually decreases in the stacking direction (crystal growth direction).
  • the semiconductor device 1 includes a peripheral region 10 that is set outside the active region 9 in the chip 2.
  • the peripheral region 10 is provided in a region between the periphery of the chip 2 and the active region 9 in a planar view.
  • the peripheral region 10 extends in a band shape along the active region 9 in a planar view, and is set in a polygonal ring shape (a square ring in this embodiment) that surrounds the active region 9.
  • the active surface 11 may be referred to as the "first surface portion,” the outer peripheral surface 12 as the “second surface portion,” the first to fourth connection surfaces 13A to 13D as the “connection surface portion,” and the active plateau 14 as the “active mesa portion.”
  • the active surface 11, the outer peripheral surface 12, and the first to fourth connection surfaces 13A to 13D may be considered to be components of the chip 2 (first main surface 3).
  • the active surface 11 is formed in the active region 9. That is, the active surface 11 is formed at a distance inward from the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3.
  • the active surface 11 has a flat surface extending in the first direction X and the second direction Y.
  • the active surface 11 is formed by a c-plane (Si-plane).
  • the active surface 11 is formed in a quadrangle shape having four sides parallel to the first to fourth side surfaces 5A to 5D in a plan view.
  • the outer peripheral surface 12 is formed in the outer peripheral region 10. That is, the outer peripheral surface 12 is formed outside the active surface 11.
  • the outer peripheral surface 12 is recessed in the thickness direction of the chip 2 (towards the second main surface 4) relative to the active surface 11. Specifically, in this embodiment, the outer peripheral surface 12 is recessed to a depth less than the thickness of the semiconductor layer 7 so as to expose the semiconductor layer 7. That is, the outer peripheral surface 12 faces the base layer 6 with a portion of the semiconductor layer 7 in between, exposing the semiconductor layer 7.
  • the outer peripheral surface 12 extends in a band shape along the active surface 11 in a plan view, and is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 11.
  • the outer peripheral surface 12 has a flat surface extending in the first direction X and the second direction Y, and is formed approximately parallel to the active surface 11.
  • the outer peripheral surface 12 is formed by a c-plane (Si-plane).
  • the outer peripheral surface 12 is connected to the first to fourth side surfaces 5A to 5D.
  • the outer peripheral surface 12 has an outer peripheral depth DO.
  • the outer peripheral depth DO may be 0.1 ⁇ m or more and 2 ⁇ m or less.
  • the outer peripheral depth DO may have a value that falls within any one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, and 1.5 ⁇ m or more and 2 ⁇ m or less.
  • the outer peripheral depth DO is preferably 0.1 ⁇ m or more and 1.5 ⁇ m or less.
  • the first to fourth connection surfaces 13A to 13D extend in the vertical direction Z and connect the active surface 11 and the outer peripheral surface 12.
  • the first connection surface 13A is located on the first side surface 5A side
  • the second connection surface 13B is located on the second side surface 5B side
  • the third connection surface 13C is located on the third side surface 5C side
  • the fourth connection surface 13D is located on the fourth side surface 5D side.
  • the first connection surface 13A and the third connection surface 13C extend in the first direction X and face the second direction Y.
  • the second connection surface 13B and the fourth connection surface 13D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 13A to 13D may extend approximately vertically between the active surface 11 and the outer peripheral surface 12 so as to define a quadrangular prism-shaped active plateau 14.
  • the first to fourth connection surfaces 13A to 13D may be inclined obliquely downward from the active surface 11 toward the outer peripheral surface 12 so as to define a quadrangular pyramid-shaped active plateau 14.
  • the active plateau 14 is defined in a protruding shape on the semiconductor layer 7 at the first main surface 3.
  • the active plateau 14 is formed only on the semiconductor layer 7, and is not formed on the base layer 6.
  • the body region 15 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the body region 15 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the body region 15 may be at least one of boron, aluminum, gallium, and indium.
  • the semiconductor device 1 includes a plurality of trench electrode type trench structures 16 formed on the first main surface 3 (active surface 11) in the active region 9.
  • the trench structures 16 may be referred to as "gate structures", “trench gate structures”, etc.
  • a gate potential is applied to the plurality of trench structures 16 as a control potential.
  • the plurality of trench structures 16 control the inversion and non-inversion of the channel (current path) in the body region 15 in response to the gate potential.
  • the multiple trench structures 16 are arranged at intervals inward from the periphery (first to fourth connection surfaces 13A to 13D) of the active surface 11 in the active region 9.
  • the multiple trench structures 16 are arranged at intervals in the first direction X, and are each formed in a strip shape extending in the second direction Y.
  • the multiple trench structures 16 are arranged at intervals in the m-axis direction and each extends in the a-axis direction.
  • the multiple trench structures 16 are arranged in stripes extending in the a-axis direction (second direction Y).
  • the extension direction of the multiple trench structures 16 coincides with the off-direction Do of the semiconductor layer 7.
  • the multiple trench structures 16 are formed at intervals from the lower end (base layer 6) of the semiconductor layer 7 toward the first main surface 3 (active surface 11), and face the base layer 6 with a portion of the semiconductor layer 7 in between.
  • the multiple trench structures 16 define a lower region 7a in the region between the bottom walls of the multiple trench structures 16 and the lower end (base layer 6) of the semiconductor layer 7.
  • Each trench structure 16 has a trench width WT in the arrangement direction and a trench depth DT in the vertical direction Z.
  • the trench width WT is preferably less than the second thickness T2 of the semiconductor layer 7.
  • the trench width WT may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the trench width WT may have a value falling within any one of the following ranges: 0.1 ⁇ m to 0.25 ⁇ m, 0.25 ⁇ m to 0.5 ⁇ m, 0.5 ⁇ m to 0.75 ⁇ m, 0.75 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, 2.5 ⁇ m to 3 ⁇ m, 3 ⁇ m to 3.5 ⁇ m, 3.5 ⁇ m to 4 ⁇ m, 4 ⁇ m to 4.5 ⁇ m, and 4.5 ⁇ m to 5 ⁇ m.
  • the trench depth DT is preferably less than the second thickness T2 of the semiconductor layer 7. It is particularly preferable that the trench depth DT is approximately equal to the aforementioned outer periphery depth DO. Of course, the trench depth DT may be greater than or less than the outer periphery depth DO.
  • the trench depth DT is preferably greater than the trench width WT.
  • each of the multiple trench structures 16 has an aspect ratio DT/WT that extends in a vertically elongated columnar shape.
  • the aspect ratio DT/WT is the ratio of the trench width WT to the trench depth DT.
  • the trench depth DT may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the trench depth DT may have a value in any one of the following ranges: 0.1 ⁇ m to 0.25 ⁇ m, 0.25 ⁇ m to 0.5 ⁇ m, 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 3 ⁇ m, 3 ⁇ m to 4 ⁇ m, and 4 ⁇ m to 5 ⁇ m.
  • the trench depth DT is preferably 0.1 ⁇ m to 1.5 ⁇ m, and more preferably 0.5 ⁇ m to 1.5 ⁇ m.
  • the multiple trench structures 16 are arranged in the first direction X at intervals of the trench pitch PT.
  • the trench pitch PT is preferably less than the second thickness T2 of the semiconductor layer 7.
  • the trench pitch PT is preferably less than the trench depth DT.
  • the trench pitch PT may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the trench pitch PT may have a value in any one of the ranges of 0.1 ⁇ m to 0.25 ⁇ m, 0.25 ⁇ m to 0.5 ⁇ m, 0.5 ⁇ m to 0.75 ⁇ m, 0.75 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, 2.5 ⁇ m to 3 ⁇ m, 3 ⁇ m to 3.5 ⁇ m, 3.5 ⁇ m to 4 ⁇ m, 4 ⁇ m to 4.5 ⁇ m, and 4.5 ⁇ m to 5 ⁇ m.
  • the trench pitch PT is preferably 0.5 ⁇ m to 3 ⁇ m, and more preferably 0.5 ⁇ m to 1.5 ⁇ m.
  • Each trench structure 16 includes a trench 17, an insulating film 18, and a buried electrode 19.
  • the trench 17 is formed in the active surface 11 and defines the walls (side walls and bottom wall) of the trench structure 16.
  • the bottom wall of the trench 17 preferably has a flat portion.
  • a mesa portion 20 formed by a part of the semiconductor layer 7 is formed between adjacent trenches 17.
  • the mesa portion 20 may be referred to as an "element mesa portion.”
  • the multiple trenches 17 and multiple mesa portions 20 are in the form of stripes extending along the second direction Y, and are arranged alternately in the first direction X.
  • the multiple trenches 17 and multiple mesa portions 20 are arranged in a stripe pattern as a whole.
  • the flat portion of the bottom wall of trench 17 extends approximately parallel to first main surface 3.
  • the bottom wall of trench 17 has an off angle ⁇ o that is inclined at a predetermined angle in a predetermined off direction Do relative to the c-plane.
  • the bottom wall of trench 17 has a flat portion that extends in the off direction Do.
  • the bottom wall of trench 17 may be curved in an arc shape toward the lower end side of semiconductor layer 7.
  • the insulating film 18 covers the wall surface of the trench 17.
  • the insulating film 18 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the insulating film 18 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the insulating film 18 includes a silicon oxide film made of an oxide of the chip 2.
  • the buried electrode 19 is buried in the trench 17 and faces the channel across the insulating film 18. In this embodiment, the buried electrode 19 faces the body region 15 across the insulating film 18.
  • the buried electrode 19 may include p-type or n-type conductive polysilicon.
  • the semiconductor device 1 includes a plurality of p-type electric field relaxation structures 21 formed at intervals in the horizontal direction in the semiconductor layer 7. Specifically, the plurality of electric field relaxation structures 21 are formed in the mesa portion 20 and the lower region 7a in the semiconductor layer 7. The plurality of electric field relaxation structures 21 are formed in the thickness range between the lower end of the semiconductor layer 7 and the bottom walls of the plurality of trench structures 16.
  • the electric field relaxation structures 21 are arranged at intervals in the first direction X in the lower region 7a, and are each formed in a strip shape extending in the second direction Y. In other words, the electric field relaxation structures 21 are arranged at intervals in the m-axis direction and extend in the a-axis direction of the SiC single crystal. The electric field relaxation structures 21 are formed in stripes extending in the a-axis direction (second direction Y), and the extension direction of the electric field relaxation structures 21 coincides with the off-direction Do of the semiconductor layer 7.
  • the electric field relaxation structures 21 are arranged at intervals of the relaxation pitch PR in the first direction X. It is preferable that the relaxation pitch PR is at least twice the trench pitch PT.
  • the relaxation pitch PR may have a value in any one of the following ranges: 0.25 ⁇ m to 0.5 ⁇ m, 0.5 ⁇ m to 0.75 ⁇ m, 0.75 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, 2.5 ⁇ m to 3 ⁇ m, 3 ⁇ m to 3.5 ⁇ m, 3.5 ⁇ m to 4 ⁇ m, 4 ⁇ m to 4.5 ⁇ m, and 4.5 ⁇ m to 5 ⁇ m.
  • the relaxation pitch PR is preferably 2.5 ⁇ m to 3 ⁇ m.
  • the trench pitch PT is preferably 0.5 ⁇ m to 1.5 ⁇ m.
  • Each electric field relaxation structure 21 is formed integrally with the body region 15 and spans the bottom walls of multiple trenches 17.
  • each electric field relaxation structure 21 extends from the body region 15 sandwiched between two adjacent trenches 17 downward in the vertical direction Z below the bottom walls of the trenches 17, and spreads in the horizontal direction along the first main surface 3, overlapping the bottom walls of the trenches 17 on both sides.
  • Each electric field relaxation structure 21 covers the bottom wall of the trench 17.
  • each electric field relaxation structure 21 forms at least a part of each of the side walls and bottom walls of the trench 17, and is in contact with the insulating film 18.
  • Each electric field relaxation structure 21 has a substantially L-shaped exposed surface that is exposed within each trench 17 as the lower part of the side wall of the trench 17 and the bottom wall of the trench 17 that is continuous with the lower part of the side wall.
  • the body region 15 includes a channel portion 22 and a non-channel portion 23.
  • the channel portion 22 is physically and electrically isolated from the electric field relaxation structure 21.
  • a channel is formed along the wall surface of the trench 17 adjacent to the channel portion 22.
  • the non-channel portion 23 is physically and electrically integrated with the electric field relaxation structure 21.
  • the non-channel portion 23 has a bottom wall covered from below by the electric field relaxation structure 21.
  • the channel portions 22 and non-channel portions 23 may be arranged alternately in the first direction X as shown in Figures 7 to 9, or multiple channel portions 22 may be interposed between adjacent non-channel portions 23.
  • multiple electric field relaxation structures 21 may be alternately connected to multiple mesa portions 20 arranged in the first direction X with trenches 17 between them, or multiple mesa portions 20 to which no electric field relaxation structure 21 is connected may be interposed between mesa portions 20 to which an electric field relaxation structure 21 is connected.
  • the channel portion 22 and the non-channel portion 23 have the same width in the first direction X.
  • the first width W1 of the mesa portion 20 that forms the channel portion 22 and the second width W2 of the mesa portion 20 that forms the non-channel portion 23 may be the same.
  • the first width W1 second width W2 is obtained by arranging multiple trenches 17 at equal intervals (trench pitch PT) in the first direction X.
  • the electric field relaxation structure 21 forms a boundary portion 24 with the bottom of the non-channel portion 23 between adjacent trenches 17.
  • the boundary portion 24 is formed in a linear shape in cross section that divides the mesa portion 20 horizontally from the sidewall of the trench 17 on one side to the sidewall of the trench 17 on the other side.
  • the boundary portion 24 divides the mesa portion 20 into the body region 15 (non-channel portion 23) on the first main surface 3 side and the electric field relaxation structure 21 on the second main surface 4 side.
  • the boundary portion 24 does not need to be clearly defined by image analysis (e.g., SEM image analysis, etc.) because both the body region 15 (non-channel portion 23) and the electric field relaxation structure 21 are p-type.
  • image analysis e.g., SEM image analysis, etc.
  • the fact that the body region 15 and the electric field relaxation structure 21 are continuous in the vertical direction Z may be confirmed, for example, by obtaining a profile of the p-type impurity concentration in the vertical direction Z from the first main surface 3 to the second main surface 4.
  • the body region 15 corresponding to the channel portion 22 may be referred to as a "first body region 25 of the second conductivity type," and the integral body region 15 corresponding to the non-channel portion 23 and the electric field relaxation structure 21 may be referred to as a "second body region 26 of the second conductivity type.”
  • the first body regions 25 and the second body regions 26 may be alternately arranged in the first direction X as shown in FIG. 8, or multiple first body regions 25 may be interposed between adjacent second body regions 26.
  • the first body region 25 is formed only in the mesa portion 20 between adjacent trenches 17, and has a bottom on the first main surface 3 side of the bottom wall of the trench 17.
  • the second body region 26 has the mesa portion 20 between adjacent trenches 17 and a protrusion 27 that protrudes from the mesa portion 20 toward the second main surface 4 side of the bottom wall of the trench 17.
  • the protrusion 27 of the second body region 26 spreads in the horizontal direction along the first main surface 3, overlaps with the bottom walls of the trenches 17 on both sides, and covers the bottom walls of the trenches 17 from below.
  • each electric field relaxation structure 21 may integrally have a base portion 28 on the second main surface 4 side of the bottom walls of two adjacent trenches 17, and a protrusion portion 29 sandwiched between two adjacent trenches 17.
  • the base portion 28 overlaps two adjacent trenches 17 and crosses the area between the two trenches 17 in the first direction X.
  • the base portion 28 has a width greater than the trench pitch PT.
  • the base portion 28 has an end that protrudes horizontally outward beyond the area directly below the mesa portion 20.
  • the protrusion 29 extends from the base portion 28 along the sidewall of each trench 17 to the inside of the mesa portion 20 and is connected to the bottom of the body region 15.
  • the protrusion 29 is formed over the entire mesa portion 20, from the bottom wall of the trench 17 in the vertical direction Z to the body region 15.
  • each electric field relaxation structure 21 may have an end 30 at a central position of the bottom wall on the non-channel portion 23 side relative to the wall surface (sidewall) of the trench 17 on the channel portion 22 side in the width direction of the trench 17.
  • the bottom wall of the trench 17 may have a first portion 31 formed on the non-channel portion 23 side in the width direction of the trench 17 and covered by the electric field relaxation structure 21.
  • the bottom wall of the trench 17 may also have a second portion 32 formed on the channel portion 22 side relative to the first portion 31 and covered by the semiconductor layer 7 (drift region 8).
  • each electric field relaxation structure 21 may be planar and parallel or approximately parallel to the first main surface 3 in the first direction X and the second direction Y. Therefore, in this embodiment, the portion of each electric field relaxation structure 21 closer to the second main surface 4 than the bottom wall of the trench 17 (the protruding portion 27 of the second body region 26) is formed in an approximately rectangular shape in cross section.
  • the p-type impurity concentration of the electric field relaxation structure 21 is preferably higher than the p-type impurity concentration of the body region 15.
  • the electric field relaxation structure 21 may have a peak p-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the p-type impurity concentration of the electric field relaxation structure 21 may be approximately constant in the thickness direction.
  • the p-type impurity concentration of the electric field relaxation structure 21 may have a concentration gradient that gradually increases and/or gradually decreases in the stacking direction (crystal growth direction).
  • the electric field relaxation structure 21 has a relaxation depth DR in the vertical direction Z that is greater than that of the trench 17. More preferably, the relaxation depth DR of the electric field relaxation structure 21 is at least twice the trench depth DT. Of course, the relaxation depth DR may be less than twice the trench depth DT.
  • the relaxation depth DR may have a value in any one of the following ranges: greater than 0.25 ⁇ m and equal to or less than 0.5 ⁇ m, equal to or greater than 0.5 ⁇ m and equal to or less than 1 ⁇ m, equal to or greater than 1.5 ⁇ m, equal to or greater than 1.5 ⁇ m and equal to or less than 2 ⁇ m, equal to or greater than 2 ⁇ m and equal to or less than 3 ⁇ m, equal to or greater than 3 ⁇ m and equal to or less than 4 ⁇ m, and equal to or greater than 4 ⁇ m and equal to or less than 5 ⁇ m.
  • the relaxation depth DR is preferably equal to or greater than 2 ⁇ m and equal to or less than 3 ⁇ m, in which case the trench depth DT is preferably equal to or greater than 0.5 ⁇ m and equal to or less than 1.5 ⁇ m.
  • Each of the multiple electric field relaxation structures 21 has a relaxation width WR in the arrangement direction. It is preferable that the relaxation width WR is at least wider than the second width W2 (the width of the mesa portion 20 of the non-channel portion 23). Of course, the relaxation width WR may be the same width as the second width W2.
  • the relaxation width WR may be 0.25 ⁇ m or more and 5 ⁇ m or less.
  • the relaxation width WR may have a value that falls within any one of the following ranges: 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the semiconductor device 1 includes a plurality of source regions 33 formed on one side of a plurality of trench structures 16 in the surface layer portion of the first main surface 3 (active surface 11).
  • the plurality of source regions 33 which are an example of a third impurity region, are formed in the surface layer portion of the body region 15.
  • the plurality of source regions 33 are selectively formed in the channel portion 22 of the plurality of body regions 15 including the channel portion 22 and the non-channel portion 23.
  • the plurality of source regions 33 have a higher n-type impurity concentration (peak value) than that of the semiconductor layer 7.
  • the plurality of source regions 33 may have an n-type impurity concentration (peak value) of not less than 1 ⁇ 10 18 cm ⁇ 3 and not more than 1 ⁇ 10 21 cm ⁇ 3 .
  • the multiple source regions 33 extend in a band shape in the extension direction of the corresponding trench structure 16 in a plan view.
  • the multiple source regions 33 are formed at intervals from the bottom of the body region 15 toward the active surface 11, and face the drift region 8 directly below, sandwiching a part of the body region 15 in the vertical direction Z.
  • the semiconductor device 1 includes a plurality of contact regions 34 formed in the surface portion of the first main surface 3 (active surface 11) in the region between the plurality of trench structures 16.
  • the plurality of contact regions 34 are formed in the surface portion of the body region 15.
  • the multiple contact regions 34 have a p-type impurity concentration (peak value) higher than the p-type impurity concentration (peak value) of the body region 15.
  • the p-type impurity concentration (peak value) of the multiple contact regions 34 is higher than the p-type impurity concentration (peak value) of the multiple electric field relaxation structures 21.
  • the multiple contact regions 34 may have a p-type impurity concentration (peak value) of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the multiple contact regions 34 include a first contact region 35 and a second contact region 36.
  • the first contact region 35 is formed in the non-channel portion 23, and the second contact region 36 is formed in the channel portion 22.
  • the first contact region 35 is formed over the entire first main surface 3 between the trench structure 16 on one side of the non-channel portion 23 and the trench structure 16 on the other side.
  • the first contact region 35 extends in a band shape in the extension direction of the multiple trench structures 16.
  • the first contact region 35 crosses the mesa portion 20 of the non-channel portion 23 from the trench structure 16 on one side of the non-channel portion 23 to the trench structure 16 on the other side.
  • the first contact region 35 is exposed on the wall surfaces (sidewalls) of the trench 17 on both sides of the non-channel portion 23 in the first direction X, and is in contact with the insulating film 18.
  • the first contact region 35 is formed at a distance from the bottom of the body region 15 toward the active surface 11, and faces the drift region 8 directly below in the vertical direction Z, sandwiching the body region 15 and a part of the electric field relaxation structure 21 therebetween.
  • the second contact region 36 is interposed in the region between the adjacent source regions 33 in the channel portion 22, and extends in a band shape in the extension direction of the trench structures 16.
  • the second contact region 36 is formed at a distance from the bottom of the body region 15 toward the active surface 11, and faces the drift region 8 directly below, sandwiching a part of the body region 15 in the vertical direction Z.
  • the source region 33 is selectively formed in the channel portion 22 out of the channel portion 22 and the non-channel portion 23.
  • the source region 33 is not formed in the non-channel portion 23, and the first contact region 35 is formed over the entire surface portion of the body region 15. This makes it possible to separate the function of the channel portion 22 that forms a current path from the function of the non-channel portion 23 that ensures electrical contact with the body region 15. As a result, an efficient ON operation can be achieved.
  • the lower portion of the body region 15 is completely covered by the electric field relaxation structure 21, so it is not very effective as a channel. Therefore, in the non-channel portion 23, the first contact region 35 is formed over the entire surface portion of the body region 15, thereby stabilizing the potential of the body region 15.
  • Figure 10 is a perspective view showing the configuration of the outer peripheral region 10.
  • Figure 11 is a cross-sectional view showing a main part of the outer peripheral region 10.
  • the semiconductor device 1 includes a p-type well region 37 formed in a surface layer portion of the outer peripheral surface 12.
  • the well region 37 is formed at a distance from the periphery of the outer peripheral surface 12 (first to fourth side surfaces 5A to 5D) toward the active surface 11 in a plan view, and extends in a band shape along the active surface 11.
  • the well region 37 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 11 in a plan view.
  • the well region 37 is pulled out from the surface portion of the outer peripheral surface 12 toward the first to fourth connection surfaces 13A to 13D and extends along the surface portions of the first to fourth connection surfaces 13A to 13D.
  • the well region 37 is electrically connected to the body region 15 at the surface portion of the active surface 11.
  • the well region 37 is formed at a distance from the lower end of the semiconductor layer 7 towards the outer circumferential surface 12, and faces the base layer 6 with a part of the semiconductor layer 7 in between.
  • the well region 37 forms a pn junction with the semiconductor layer 7.
  • the well region 37 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the well region 37 has a p-type impurity concentration lower than the p-type impurity concentration of the contact region 34.
  • the p-type impurity concentration of the well region 37 may be higher than the p-type impurity concentration of the body region 15. Of course, the p-type impurity concentration of the well region 37 may be lower than the body region 15. It is preferable that the p-type impurity concentration of the well region 37 is adjusted by at least one kind of trivalent element.
  • the trivalent element of the well region 37 may be the same kind as the trivalent element of the electric field relaxation structure 21, or may be a different kind from the trivalent element of the electric field relaxation structure 21.
  • the trivalent element of the well region 37 may be at least one kind of boron, aluminum, gallium, and indium.
  • the semiconductor device 1 includes at least one (preferably 2 to 20) p-type field region 38 formed in the surface layer of the outer peripheral surface 12 (first main surface 3) in the outer peripheral region 10.
  • the number of the multiple field regions 38 is typically 4 to 8.
  • the multiple field regions 38 are formed in an electrically floating state, and relieve the electric field within the chip 2 at the periphery of the first main surface 3.
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 38 are arbitrary and can take various values depending on the electric field to be relieved.
  • the multiple field regions 38 are arranged at intervals from the periphery of the active surface 11 (first to fourth connection surfaces 13A to 13D) and the periphery of the chip 2 (first to fourth side surfaces 5A to 5D). Specifically, the multiple field regions 38 are arranged at intervals from the well region 37 to the periphery side of the outer circumferential surface 12.
  • the multiple field regions 38 are formed in a band shape extending along the active region 9 in a planar view.
  • the multiple field regions 38 each have a portion extending in a band shape in the first direction X and a portion extending in a band shape in the second direction Y.
  • the multiple field regions 38 are formed in a ring shape (specifically, a square ring shape) surrounding the active region 9 (i.e., the multiple electric field relaxation structures 21) in a planar view.
  • the multiple field regions 38 are formed in the semiconductor layer 7 at intervals from the lower end of the semiconductor layer 7 toward the outer circumferential surface 12, and form a pn junction with the semiconductor layer 7. It is preferable that the multiple field regions 38 have a bottom portion located on the outer circumferential surface 12 side relative to the intermediate portion of the thickness range of the semiconductor layer 7.
  • the multiple field regions 38 are formed at intervals from the multiple electric field relaxation structures 21 toward the peripheral edge of the chip 2. Therefore, the multiple field regions 38 do not face the multiple electric field relaxation structures 21 in the vertical direction Z.
  • the multiple field regions 38 are located closer to the second main surface 4 of the semiconductor layer 7 than the bottom wall of the trench structure 16.
  • the bottoms of the multiple field regions 38 may be located closer to the first main surface 3 of the semiconductor layer 7 than the depth positions of the bottoms of the multiple electric field relaxation structures 21.
  • the bottoms of the multiple field regions 38 may be located closer to the second main surface 4 of the semiconductor layer 7 than the depth positions of the bottoms of the multiple electric field relaxation structures 21.
  • the plurality of field regions 38 may have a peak p-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the field region 38 may be approximately equal to the p-type impurity concentration of the body region 15.
  • the p-type impurity concentration of the plurality of field regions 38 may be higher than the p-type impurity concentration of the body region 15.
  • the p-type impurity concentration of the plurality of field regions 38 may be lower than the p-type impurity concentration of the body region 15.
  • the p-type impurity concentration of the multiple field regions 38 is preferably adjusted by at least one type of trivalent element.
  • the trivalent element of the field region 38 may be the same type as the trivalent element of the electric field relaxation structure 21, or may be a different type from the trivalent element of the electric field relaxation structure 21.
  • the trivalent element of the field region 38 may be at least one type of boron, aluminum, gallium, and indium.
  • the multiple field regions 38 are preferably formed at a pitch different from the relaxation pitch PR of the electric field relaxation structure 21. It is particularly preferable that the pitch of the multiple field regions 38 is smaller than the relaxation pitch PR. The pitch of the multiple field regions 38 may be larger than the relaxation pitch PR. The pitch of the multiple field regions 38 may be approximately equal to the relaxation pitch PR.
  • the semiconductor device 1 includes an interlayer insulating film 39 covering the first main surface 3.
  • the interlayer insulating film 39 may be referred to as an "insulating film,” an "interlayer film,” an “intermediate insulating film,” or the like.
  • the interlayer insulating film 39 has a layered structure including a first insulating film 40 and a second insulating film 41.
  • the first insulating film 40 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is particularly preferable that the first insulating film 40 includes a silicon oxide film made of an oxide of the chip 2 (semiconductor layer 7).
  • the first insulating film 40 selectively covers the first main surface 3 in the active region 9 and the peripheral region 10. Specifically, the first insulating film 40 selectively covers the active surface 11, the peripheral surface 12, and the first to fourth connection surfaces 13A to 13D. The first insulating film 40 is connected to the insulating film 18 in the active surface 11, exposing the buried electrode 19.
  • the first insulating film 40 covers the well region 37 and the multiple field regions 38 on the outer peripheral surface 12.
  • the first insulating film 40 is continuous with the first to fourth side surfaces 5A to 5D.
  • the first insulating film 40 may be formed at a distance inward from the periphery of the outer peripheral surface 12, exposing the semiconductor layer 7 from the periphery of the outer peripheral surface 12.
  • the first insulating film 40 covers the body region 15 and well region 37 on the first to fourth connection surfaces 13A to 13D.
  • the second insulating film 41 is laminated on the first insulating film 40.
  • the second insulating film 41 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the interlayer insulating film 39 preferably includes a silicon oxide film.
  • the second insulating film 41 covers the first main surface 3 in the active region 9 and the peripheral region 10, sandwiching the first insulating film 40 between them. Specifically, the second insulating film 41 selectively covers the active surface 11, the peripheral surface 12, and the first to fourth connection surfaces 13A to 13D, sandwiching the first insulating film 40 between them.
  • the second insulating film 41 covers the multiple trench structures 16 (buried electrodes 19) in the active region 9.
  • the second insulating film 41 covers the well region 37 and multiple field regions 38 in the peripheral region 10, sandwiching the first insulating film 40 between them.
  • the second insulating film 41 is continuous with the first to fourth side surfaces 5A to 5D.
  • the second insulating film 41 may be formed at a distance inward from the periphery of the peripheral surface 12, exposing the periphery of the first main surface 3 together with the first insulating film 40.
  • the semiconductor device 1 includes a plurality of contact openings 42 formed in the interlayer insulating film 39.
  • the plurality of contact openings 42 include a plurality of contact openings 42 (not shown) that expose a plurality of trench structures 16 (buried electrodes 19), and a plurality of contact openings 42 that expose a plurality of source regions 33.
  • the plurality of contact openings 42 for the source regions 33 are formed in the regions between the plurality of adjacent trench structures 16, and expose the plurality of source regions 33 and the plurality of contact regions 34.
  • the semiconductor device 1 includes a sidewall structure 43 disposed in the interlayer insulating film 39 so as to cover at least one of the first to fourth connection surfaces 13A to 13D.
  • the sidewall structure 43 is disposed on the first insulating film 40 and is covered by the second insulating film 41.
  • the sidewall structure 43 reduces the step formed between the active surface 11 and the outer peripheral surface 12.
  • the sidewall structure 43 is formed in a band shape extending along at least one of the first to fourth connection surfaces 13A to 13D.
  • the sidewall structure 43 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 13A to 13D so as to surround the active surface 11 in a plan view.
  • the sidewall structure 43 may have a portion that extends in a film shape along the outer peripheral surface 12, and a portion that extends in a film shape along the first to fourth connection surfaces 13A to 13D.
  • the sidewall structure 43 is formed at a distance from the innermost field region 38 toward the active surface 11, and faces the well region 37 in the horizontal and vertical directions Z, sandwiching the first insulating film 40 therebetween.
  • the sidewall structure 43 may face the body region 15, sandwiching the first insulating film 40 therebetween.
  • the semiconductor device 1 includes a gate pad 44 disposed on the interlayer insulating film 39.
  • the gate pad 44 is an electrode to which a gate potential is applied from the outside.
  • the gate pad 44 may be referred to as a "gate pad electrode", a "first pad electrode”, etc.
  • the gate pad 44 may have a layered structure including a Ti-based metal film and an Al-based metal film layered in this order from the interlayer insulating film 39 side.
  • the gate pad 44 is disposed on a portion of the interlayer insulating film 39 that covers the active region 9. Specifically, the gate pad 44 is disposed on the active surface 11 at a distance from the outer peripheral surface 12 in a plan view. The gate pad 44 is disposed in a region close to the center of one side of the active surface 11 (the second connection surface 13B in this embodiment) in a plan view.
  • the gate pad 44 may be disposed in a region along any of the central portions of the first to fourth connection surfaces 13A to 13D.
  • the gate pad 44 may be disposed at any corner of the active surface 11 in a planar view.
  • the gate pad 44 may also be disposed at the central portion of the active surface 11 in a planar view.
  • the gate pad 44 is formed in a quadrangular shape in a planar view.
  • the semiconductor device 1 includes at least one gate wiring 45 (multiple in this embodiment) that is drawn from the gate pad 44 onto the interlayer insulating film 39.
  • the gate wiring 45 may also be referred to as a "wiring", a “wiring electrode”, etc.
  • the multiple gate wirings 45 are arranged on the active surface 11 at a distance from the outer peripheral surface 12 in a plan view.
  • the multiple gate wirings 45 may have a laminated structure including a Ti-based metal film and an Al-based metal film laminated in this order from the interlayer insulating film 39 side.
  • the multiple gate wirings 45 include a first gate wiring 45A and a second gate wiring 45B.
  • the first gate wiring 45A is pulled out from the gate pad 44 toward the first connection surface 13A and extends in a line along the periphery of the active surface 11 so as to intersect (specifically, perpendicularly) with a portion (specifically, one end) of the multiple trench structures 16.
  • the first gate wiring 45A penetrates the interlayer insulating film 39 via the multiple contact openings 42 and is electrically connected to one end of the multiple trench structures 16.
  • the second gate wiring 45B is pulled out from the gate pad 44 toward the third connection surface 13C and extends in a line along the periphery of the active surface 11 so as to intersect (specifically, perpendicular to) a portion (specifically, the other end) of the multiple trench structures 16.
  • the second gate wiring 45B penetrates the interlayer insulating film 39 via the multiple contact openings 42 and is electrically connected to the other end of the multiple trench structures 16.
  • the semiconductor device 1 includes a source pad 46 disposed on the interlayer insulating film 39 at a distance from the gate pad 44 and the gate wiring 45.
  • the source pad 46 is an electrode to which a source potential is applied from the outside.
  • the source pad 46 may be referred to as a "source pad electrode", a "second pad electrode”, etc.
  • the source pad 46 may have a layered structure including a Ti-based metal film and an Al-based metal film layered in this order from the interlayer insulating film 39 side.
  • the source pad 46 is disposed on the active surface 11 at a distance from the outer peripheral surface 12 in a plan view.
  • the source pad 46 is formed in a polygonal shape having a recess along the gate pad 44 in a plan view.
  • the source pad 46 may also be formed in a square shape in a plan view.
  • the source pad 46 penetrates the interlayer insulating film 39 through a plurality of contact openings 42, and is electrically connected to the body region 15, the plurality of source regions 33, and the plurality of contact regions 34. In other words, the source pad 46 is electrically connected to the plurality of electric field relaxation structures 21 through the body region 15.
  • the semiconductor device 1 includes a drain pad 47 covering the second main surface 4.
  • the drain pad 47 is an electrode to which a drain potential is applied from the outside.
  • the drain pad 47 may be referred to as a "drain pad electrode”, a “third pad electrode”, etc.
  • the drain pad 47 forms an ohmic contact with the base layer 6 exposed from the second main surface 4.
  • the drain pad 47 is electrically connected to the multiple drift regions 8 via the base layer 6.
  • the drain pad 47 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the drain pad 47 may cover the second main surface 4 at a distance inward from the periphery of the chip 2 so as to expose the periphery of the chip 2.
  • the breakdown voltage that can be applied between the source pad 46 and the drain pad 47 (between the first main surface 3 and the second main surface 4) may be 500 V or more and 3000 V or less.
  • the breakdown voltage may have a value that belongs to any one of the following ranges: 500 V or more and 1000 V or less, 1000 V or more and 1500 V or less, 1500 V or more and 2000 V or less, 2000 V or more and 2500 V or less, and 2500 V or more and 3000 V or less.
  • FIG. 12 is a schematic diagram showing a wafer 50 used in the manufacture of the semiconductor device 1.
  • the wafer 50 is a substrate for the base layer 6 and contains SiC single crystal.
  • the wafer 50 is formed in a flat disk shape. Of course, the wafer 50 may also be formed in a flat rectangular parallelepiped shape.
  • the wafer 50 has a first wafer main surface 51 on one side, a second wafer main surface 52 on the other side, and a wafer side surface 53 connecting the first wafer main surface 51 and the second wafer main surface 52.
  • the first wafer main surface 51 corresponds to the upper end of the base layer 6, and the second wafer main surface 52 corresponds to the lower end of the base layer 6.
  • the first wafer main surface 51 and the second wafer main surface 52 are formed by the c-plane of the SiC single crystal.
  • the first wafer main surface 51 is formed by the silicon surface of the SiC single crystal, and the second wafer main surface 52 is formed by the carbon surface of the SiC single crystal.
  • the wafer 50 (the first wafer main surface 51 and the second wafer main surface 52) has the off-direction Do and off-angle ⁇ o described above.
  • the wafer 50 has a mark 54 on the wafer side surface 53 that indicates the crystal orientation of the SiC single crystal.
  • the mark 54 may include either or both of an orientation flat and an orientation notch.
  • the orientation flat consists of a cutout that is cut in a straight line in a plan view.
  • the orientation notch consists of a cutout that is cut in a concave shape (e.g., a tapered shape) toward the center of the first wafer main surface 51 in a plan view.
  • the mark 54 may include either or both of a first orientation flat extending in the m-axis direction and a second orientation flat extending in the a-axis direction.
  • the mark 54 may include either or both of an orientation notch recessed in the m-axis direction and an orientation notch recessed in the a-axis direction.
  • FIG. 12 an orientation flat extending in the m-axis direction (first direction X) in a plan view is shown.
  • a plurality of device regions 55 and a plurality of cutting lines 56 are set on the wafer 50 by alignment marks or the like.
  • Each device region 55 is an area corresponding to a semiconductor device 1.
  • Each of the plurality of device regions 55 is set to have a rectangular shape in a plan view.
  • the multiple device regions 55 are set in a matrix along the first direction X and the second direction Y in a plan view.
  • the multiple device regions 55 are each set at intervals inward from the periphery of the first wafer main surface 51 in a plan view.
  • the multiple cutting lines 56 are set in a lattice extending along the first direction X and the second direction Y to partition the multiple device regions 55.
  • FIG. 13 is a flowchart showing an example of a method for manufacturing the semiconductor device 1.
  • FIG. 14A to FIG. 14H are cross-sectional views showing an example of a method for manufacturing the semiconductor device 1.
  • FIG. 14A to FIG. 14H are cross-sectional views corresponding to FIG. 7.
  • the aforementioned wafer 50 preparation process is carried out (step S1 in FIG. 13).
  • the semiconductor layer 7 formation process is carried out (step S2 in FIG. 13).
  • the semiconductor layer 7 is formed starting from the first wafer main surface 51 (wafer 50) by epitaxial growth.
  • step S3 in FIG. 13 the process of forming the body region 15 is carried out.
  • p-type impurities are introduced into the entire semiconductor layer 7.
  • the body region 15 is formed over the entire surface portion of the semiconductor layer 7.
  • a step of forming a first mask 60 having a predetermined pattern is performed (step S4 in FIG. 13).
  • the first mask 60 is preferably an inorganic mask (hard mask).
  • the first mask 60 is disposed on the upper end of the semiconductor layer 7, and has a plurality of first openings 61 that expose regions in which a plurality of electric field relaxation structures 21 are to be formed.
  • a step of forming a plurality of electric field relaxation structures 21 is performed (step S5 in FIG. 13).
  • p-type impurities are selectively introduced into the semiconductor layer 7 via the first mask 60. This forms the electric field relaxation structures 21 connected to the lower portion of the body region 15.
  • the electric field relaxation structure 21 may be formed by a channeling ion implantation method.
  • the channeling implantation process is performed based on data (information) of the off angle ⁇ o. If it is a channeling implantation process, the electric field relaxation structure 21 can be selectively and easily formed at a deep position in the semiconductor layer 7. If the electric field relaxation structure 21 is formed by a channeling ion implantation method, the electric field relaxation structure 21 may be formed before the body region 15.
  • the first mask 60 is removed (step S6 in FIG. 13).
  • a process for forming a plurality of source regions 33 is carried out (step S7 in FIG. 13).
  • the plurality of source regions 33 are formed by introducing n-type impurities into the surface layer of the semiconductor layer 7 by ion implantation through a mask (not shown) having a predetermined layout.
  • a process for forming a plurality of contact regions 34 is performed (step S8 in FIG. 13).
  • the plurality of contact regions 34 are formed by introducing p-type impurities into the surface layer of the semiconductor layer 7 by ion implantation through a mask (not shown) having a predetermined layout.
  • the first contact region 35 and the second contact region 36 are formed physically independent of each other.
  • the process for forming the contact regions 34 may be performed prior to the process for forming the source region 33.
  • a process for forming a plurality of trenches 17 is performed.
  • a second mask (not shown) having a predetermined pattern is formed (step S9 in FIG. 13).
  • the second mask is preferably an inorganic mask (hard mask).
  • unnecessary portions of the semiconductor layer 7 are removed by an etching method via the second mask.
  • the etching method may be either or both of a wet etching method and a dry etching method.
  • the etching method is preferably an RIE (Reactive Ion Etching) method.
  • RIE Reactive Ion Etching
  • a step of forming the insulating film 18 is performed (step S11 in FIG. 13).
  • the step of forming the insulating film 18 also serves as a step of forming the first insulating film 40.
  • the insulating film 18 may be formed by either one or both of a CVD (Chemical Vapor Deposition) method and an oxidation process method.
  • the insulating film 18 and the first insulating film 40 are typically formed by a thermal oxidation process method.
  • the insulating film 18 is formed in the form of a film on the wall surfaces of the multiple trenches 17, and the first insulating film 40 is formed in the form of a film in the region of the upper end of the semiconductor layer 7 outside the multiple trenches 17.
  • a process for forming the buried electrode 19 is performed (step S12 in FIG. 13).
  • This process includes a process for forming a base electrode film on the insulating film 18.
  • the base electrode film includes conductive polysilicon.
  • the base electrode film backfills the multiple trenches 17 and covers the upper end of the semiconductor layer 7.
  • the base electrode film may be formed by a CVD method.
  • unnecessary portions of the buried electrode 19 are removed by an etching method.
  • the unnecessary portions of the buried electrode 19 are removed until the insulating film 18 is exposed.
  • the etching method may be either one or both of a wet etching method and a dry etching method. As a result, multiple buried electrodes 19 are buried in the multiple trenches 17, respectively, and multiple trench structures 16 are formed.
  • the interlayer insulating film 39 may be formed by a CVD method.
  • a plurality of contact openings 42 having a predetermined layout are formed in the interlayer insulating film 39 by an etching method using a mask (not shown) having a predetermined layout.
  • the gate pad 44, gate wiring 45, and source pad 46 are formed by depositing a metal film on the interlayer insulating film 39 by sputtering, and then shaping it into a predetermined layout by etching using a mask (not shown) having a predetermined layout.
  • drain pad 47 is formed by depositing a metal film on the second wafer main surface 52 by a sputtering method.
  • the wafer 50 is then cut along a number of intended cutting lines 56 (step S16 in FIG. 13).
  • the electric field relaxation structure 21 is formed on the bottom wall of the trench 17, so that the electric field concentration on the bottom wall of the trench 17 in the trench gate structure related to the MISFET (Metal Insulator Semiconductor Field Effect Transistor) can be mitigated.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the electric field relaxation structure 21 is not formed one-to-one with each trench 17, but spans the bottom walls of multiple trenches 17. In this form, one electric field relaxation structure 21 spans the bottom walls of two adjacent trenches 17. This allows the dimensions of the electric field relaxation structure 21 (e.g., relaxation width WR, relaxation pitch PR, etc.) to be set with an independent design that is not dependent on the width WT of each trench 17 or the pitch PT of multiple trenches 17. As a result, with appropriate design, the electric field relaxation structure 21 can be easily fabricated.
  • the electric field relaxation structure 21 e.g., relaxation width WR, relaxation pitch PR, etc.
  • a sufficient processing dimension margin can be obtained by using a pattern of the electric field relaxation structure 21 having a width WR wider than the trench pitch PT.
  • the trench pitch PT the relaxation pitch PR
  • the electric field relaxation structure 21 will be formed horizontally away from the trench 17, and the bottom wall of the trench 17 will not be covered with the electric field relaxation structure 21, which may cause a decrease in breakdown voltage.
  • the electric field relaxation structure 21 is formed wide in the horizontal direction, so that the bottom wall of the trench 17 can be reliably covered with the electric field relaxation structure 21.
  • the electric field relaxation structure 21 must be formed deeper than the body region 15, so the first mask 60 must be formed relatively thick.
  • the ions In order to implant ions deep into the region, the ions must be accelerated with high energy, and this is to prevent the accelerated ions from penetrating the first mask 60 for implantation. Therefore, as the width of the first mask 60 becomes narrower due to miniaturization, the aspect ratio of the first mask 60 tends to become higher. If the aspect ratio is high, the durability of the first mask 60 against external forces decreases, and the first mask 60 is more likely to fall or tilt due to its own weight or external forces.
  • the dimensions of the electric field relaxation structure 21 can be designed independently of the dimensions of the trench 17, the aspect ratio of the first mask 60 can be kept low. As a result, the electric field relaxation structure 21 can be formed with high precision even if the trench 17 is miniaturized.
  • the portion of the body region 15 that is physically and electrically integrated with the electric field relaxation structure 21 is covered with the second conductivity type portion (body region 15 and electric field relaxation structure 21) from the sidewall to the bottom wall of the trench 17. Since the range in which an inversion layer should be formed along the inner wall of the trench 17 is long, the voltage (threshold voltage) required to form a channel tends to be selectively higher than that of the channel portion 22. Therefore, by making the portion of the body region 15 that is physically and electrically integrated with the electric field relaxation structure 21 into a non-channel portion 23, it is possible to suppress variation in the threshold voltage of the semiconductor device 1.
  • FIGS. 15 to 20 are diagrams showing first to sixth modified examples of the semiconductor device 1. Next, the modified examples of the semiconductor device 1 will be described with reference to FIGS. 15 to 20.
  • each electric field relaxation structure 21 may have an end 30 at the position of the wall surface (sidewall) of the trench 17 on the channel portion 22 side in the width direction of the trench 17.
  • the wall surface (sidewall) of the trench 17 and the end 30 of the electric field relaxation structure 21 may be linearly continuous in the vertical direction Z.
  • the bottom wall of the trench 17 is completely covered by the electric field relaxation structure 21, so the electric field concentration on the bottom wall of the trench 17 can be further alleviated.
  • the electric field relaxation structure 21 acts as an obstacle, making it difficult for a current path to form in the portion of the bottom wall of the trench 17 on the channel portion 22 side. Therefore, compared to Figures 7 to 9, there is a possibility that the on-resistance may increase. In other words, the structures of Figures 7 to 9 can achieve a good balance between alleviating the electric field concentration on the bottom wall of the trench 17 and reducing the on-resistance.
  • each electric field relaxation structure 21 may be a curved surface that bulges out toward the channel portion 22 in the horizontal direction (at least one of the first direction X and the second direction Y) instead of being a flat surface that is parallel or approximately parallel to the vertical direction Z from the bottom wall of the trench 17.
  • the curved apex 70 of the end 30 of each electric field relaxation structure 21 is located inside (on the non-channel section 23 side) relative to the wall surface (sidewall) of the trench 17 on the channel section 22 side.
  • the curved end 30 is formed to be set back toward the non-channel section 23 side in the horizontal direction relative to the wall surface (sidewall) of the trench 17 on the channel section 22 side.
  • a source region 33 may be formed in a portion of the non-channel portion 23.
  • a plurality of source regions 33 may be formed at intervals in the extension direction of the corresponding trench structure 16 in a plan view.
  • the non-channel portion 23 has an electric field relaxation structure 21 with a higher p-type impurity concentration than the body region 15, so a channel (inversion layer) is less likely to form in the non-channel portion 23 than in the channel portion 22. Despite these conditions, by forming a source region 33 in the non-channel portion 23, the non-channel portion 23 can also be given the function of channel formation.
  • the first width W1 of the mesa portion 20 that forms the channel portion 22 may be wider than the second width W2 of the mesa portion 20 that forms the non-channel portion 23.
  • the ratio of the channel portion 22 to the entire chip 2 can be increased, thereby improving the channel density.
  • the multiple electric field relaxation structures 21 may span the bottom walls of three or more trenches 17 that are continuous in the first direction X. In this case, each electric field relaxation structure 21 spans the bottom walls of both end trenches 17 of the three or more trenches 17 that are continuous in the first direction X. In FIG. 19, each electric field relaxation structure 21 spans the bottom walls of three trenches 17 that are continuous in the first direction X.
  • the bottom wall of the central trench 17 of the three trenches 17 is completely covered by the electric field relaxation structure 21.
  • the body regions 15 on both sides of the central trench 17 in the first direction X are non-channel portions 23 connected to the electric field relaxation structure 21.
  • the bottom walls of the two trenches 17 at both ends of the three trenches 17 are partially covered by the electric field relaxation structure 21.
  • the bottom walls of the two trenches 17 at both ends have a first portion 31 covered by the electric field relaxation structure 21 and a second portion 32 covered by the semiconductor layer 7 (drift region 8).
  • the element structure of the semiconductor device 1 may be an IGBT (Insulated Gate Bipolar Transistor) structure, unlike the MISFET structure of FIGS. 7 to 9.
  • a p-type collector region 71 may be formed instead of the base layer 6.
  • a p-type base region 72 may be formed by the body region 15, and an n-type emitter region 73 may be formed by the source region 33.
  • the electric field relaxation structure 21 spans the bottom walls of multiple trenches 17. This makes it possible to relax the electric field concentration on the bottom walls of the trenches 17 in the trench gate structure of the IGBT.
  • the base layer 6 and the semiconductor layer 7 each contain a SiC single crystal.
  • at least one or all of the base layer 6 and the semiconductor layer 7 may contain a single crystal of a wide band gap semiconductor other than a SiC single crystal.
  • a wide band gap semiconductor is a semiconductor having a band gap larger than that of silicon.
  • Examples of single crystals of wide band gap semiconductors include silicon carbide (SiC), gallium nitride (GaN), diamond (C), and gallium oxide (Ga 2 O 3 ).
  • the base layer 6 and the semiconductor layer 7 may be made of the same type of single crystal, or may be made of different types of single crystal. At least one or all of the base layer 6 and the semiconductor layer 7 may be made of silicon (Si).
  • semiconductor device in the following items may be replaced with "SiC semiconductor device,” “wide band gap semiconductor device,” “semiconductor switching device,” “semiconductor rectifier device,” “MISFET device,” “IGBT device,” “diode device,” etc., as necessary.
  • a chip (2) having a first major surface (3) and an opposite second major surface (4); a first impurity region (7, 8) of a first conductivity type formed in a surface layer portion of the first main surface (3); a second impurity region (15, 72) of a second conductivity type formed in a surface layer portion of the first impurity region (7, 8); a third impurity region (33, 73) of the first conductivity type formed in a surface layer portion of the second impurity region (15, 72); a plurality of trenches (17) extending from the first main surface (3) through the third impurity region (33, 73) and the second impurity region (15, 72) to reach the first impurity region (7, 8); and a second conductivity type electric field relaxation structure (21) formed integrally with the second impurity region (15, 72) and spanning the bottom walls of the plurality of trenches (17).
  • the electric field relaxation structure (21) is formed on the bottom wall of the trench (17), it is possible to relax the electric field concentration on the bottom wall of the trench (17).
  • the electric field relaxation structure (21) is not formed one-to-one with each trench (17), but spans the bottom walls of multiple trenches (17). This allows the dimensions of the electric field relaxation structure (21) to be set by an independent design that does not depend on the width of each trench (17) or the pitch of the multiple trenches (17). As a result, the electric field relaxation structure (21) can be easily manufactured by appropriate design. For example, even under design conditions where the pitch of the multiple trench (17) patterns is narrow due to miniaturization, a sufficient processing dimension margin can be obtained by using a pattern of the electric field relaxation structure (21) having a width wider than the pitch of the trenches (17).
  • Appendix 1-2 The semiconductor device (1) described in Appendix 1-1, wherein the second impurity region (15, 72) includes a channel portion (22) that is physically and electrically separated from the electric field relaxation structure (21), in which a channel is formed along the trench (17) adjacent to the channel portion (22), and a non-channel portion (23) that is physically and electrically integrated with the electric field relaxation structure (21) and has a bottom wall covered by the electric field relaxation structure (21).
  • the portion of the second impurity region (15, 72) that is physically and electrically integrated with the electric field relaxation structure (21) is covered with the second conductivity type portion (the second impurity region (15, 72) and the electric field relaxation structure (21)) from the sidewall to the bottom wall of the trench (17). Since the range in which an inversion layer should be formed along the inner wall of the trench (17) is long, the voltage required for channel formation (threshold voltage) tends to be selectively high in that portion. Therefore, by making the portion of the second impurity region (15, 72) that is physically and electrically integrated with the electric field relaxation structure (21) into a non-channel portion (23), it is possible to suppress the variation in the threshold voltage.
  • the width (W1) of the channel portion (22) can be made wider than the non-channel portion (23), thereby increasing the ratio of the channel portion (22) to the entire chip (2), thereby improving the channel density.
  • Appendix 1-4 The semiconductor device (1) described in Appendix 1-2 or Appendix 1-3, wherein the electric field relaxation structure (21) has an end portion (30) at a central position of the bottom wall on the non-channel portion (23) side relative to a wall surface of the trench (17) on the channel portion (22) side in the width direction of the trench (17).
  • the portion of the bottom wall of the trench (17) on the channel portion (22) side is covered with the first impurity region (7, 8) (first conductivity type), so that a sufficient current path can be secured along the wall surface of the trench (17) on the channel portion (22) side. This makes it possible to reduce the on-resistance.
  • the third impurity region (33, 73) is selectively formed in the channel portion (22) of the channel portion (22) and the non-channel portion (23); a fourth impurity region (34, 35, 36) of a second conductivity type formed in a surface layer portion of the second impurity region (15, 72) and having a higher impurity concentration than the second impurity region (15, 72);
  • the semiconductor device (1) according to any one of Supplementary Notes 1-2 to 1-5, wherein the fourth impurity region (34, 35, 36) includes a first contact region (35) formed in the non-channel portion (23).
  • the third impurity region (33, 73) is selectively formed in the channel portion (22) of the channel portion (22) and the non-channel portion (23).
  • the third impurity region (33, 73) is not formed in the non-channel portion (23), and the first contact region (35) is formed.
  • This configuration ensures electrical contact with the second impurity region (15, 72) even in the channel portion (22).
  • the channel portion (22) and the non-channel portion (23) are each partitioned into regions sandwiched between a plurality of the trenches (17),
  • the first contact region (35) is formed over the entire first main surface (3) between the trench (17) on one side of the non-channel portion (23) and the trench (17) on the other side of the non-channel portion (23);
  • a channel in the channel portion (22), a channel can be formed on the wall surfaces of both the trench (17) on one side and the trench (17) on the other side. Since multiple current paths can be formed in one channel portion (22), the on-resistance can be reduced.
  • a plurality of the electric field relaxation structures (21) are arranged at intervals, The semiconductor device (1) according to any one of Appendix 1-1 to Appendix 1-8, wherein the pitch (PR) between adjacent electric field relaxation structures (21) is at least twice the pitch (PT) between adjacent trenches (17).
  • the depth (DT) of the trench (17) is 0.5 ⁇ m or more and 1.5 ⁇ m or less,
  • the semiconductor device (1) according to any one of Appendix 1-1 to Appendix 1-12, wherein the depth (DR) of the electric field relaxation structure (21) is 2 ⁇ m or more and 3 ⁇ m or less.
  • Appendix 1-16 a drain region (6) of a first conductivity type formed on the second main surface (4) side with respect to the first impurity region (7, 8); a body region (15) formed by the second impurity region (15, 72); a source region (33) formed by the third impurity region (33, 73);
  • the semiconductor device (1) according to any one of Appendices 1-1 to 1-15, comprising a trench gate structure (16) formed by the trench (17), an insulating film (18) covering a wall surface of the trench (17), and a buried electrode (19) buried in the trench (17).
  • This configuration makes it possible to easily manufacture a structure that can reduce electric field concentration on the bottom wall of a trench gate structure (16) related to a MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • Appendix 1-17 a collector region (71) of a second conductivity type formed on the second main surface (4) side with respect to the first impurity region (7, 8); a base region (72) formed by the second impurity region (15, 72); an emitter region (73) formed by the third impurity region (33, 73);
  • the semiconductor device (1) according to any one of Appendices 1-1 to 1-15, comprising a trench gate structure (16) formed by the trench (17), an insulating film (18) covering a wall surface of the trench (17), and a buried electrode (19) buried in the trench (17).
  • This configuration makes it easy to manufacture a structure that can reduce electric field concentration on the bottom wall of a trench gate structure (16) for an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • the impurity concentration of the second impurity region (15, 72) is 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less,

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置は、第１主面およびその反対側の第２主面を有するチップと、前記第１主面の表層部に形成された第１導電型の第１不純物領域と、前記第１不純物領域の表層部に形成された第２導電型の第２不純物領域と、前記第２不純物領域の表層部に形成された第１導電型の第３不純物領域と、前記第１主面から前記第３不純物領域および前記第２不純物領域を通って前記第１不純物領域に達する複数のトレンチと、前記第２不純物領域と一体的に形成され、前記複数のトレンチの底壁に跨る第２導電型の電界緩和構造とを含む。

Description

半導体装置 関連出願
　本出願は、２０２３年６月２６日に日本国特許庁に提出された特願２０２３－１０４４０５号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置に関する。
　特許文献１は、チャネリング注入法によって炭化ケイ素層に導入された不純物領域を有する電子デバイスを開示している。
米国特許出願公開第２０１５／００２８３５１号明細書
［概要］
　本開示の一実施形態は、トレンチ底壁への電界集中を緩和できる構造を容易に製造可能な半導体装置を提供する。
　本開示の一実施形態に係る半導体装置は、第１主面およびその反対側の第２主面を有するチップと、前記第１主面の表層部に形成された第１導電型の第１不純物領域と、前記第１不純物領域の表層部に形成された第２導電型の第２不純物領域と、前記第２不純物領域の表層部に形成された第１導電型の第３不純物領域と、前記第１主面から前記第３不純物領域および前記第２不純物領域を通って前記第１不純物領域に達する複数のトレンチと、前記第２不純物領域と一体的に形成され、前記複数のトレンチの底壁に跨る第２導電型の電界緩和構造とを含む。
図１は、本開示の一実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップのレイアウト例を示す平面図である。 図４は、チップのレイアウト例を示す斜視図である。 図５は、活性領域およびトレンチ構造を示す平面図である。 図６は、活性領域およびトレンチ構造を示す断面斜視図である。 図７は、トレンチ構造を示す拡大断面図である。 図８は、トレンチ構造を示す拡大断面図である。 図９は、トレンチ構造を示す拡大断面図である。 図１０は、外周領域の構成を示す斜視図である。 図１１は、外周領域の一要部を示す断面図である。 図１２は、半導体装置の製造に使用されるウエハを示す概略図である。 図１３は、半導体装置の製造方法例を示すフローチャートである。 図１４Ａは、半導体装置の製造方法例を示す図である。 図１４Ｂは、図１４Ａの後の工程を示す図である。 図１４Ｃは、図１４Ｂの後の工程を示す図である。 図１４Ｄは、図１４Ｃの後の工程を示す図である。 図１４Ｅは、図１４Ｄの後の工程を示す図である。 図１４Ｆは、図１４Ｅの後の工程を示す図である。 図１４Ｇは、図１４Ｆの後の工程を示す図である。 図１４Ｈは、図１４Ｇの後の工程を示す図である。 図１５は、前記半導体装置の第１変形例を示す図である。 図１６は、前記半導体装置の第２変形例を示す図である。 図１７は、前記半導体装置の第３変形例を示す図である。 図１８は、前記半導体装置の第４変形例を示す図である。 図１９は、前記半導体装置の第５変形例を示す図である。 図２０は、前記半導体装置の第６変形例を示す図である。
　［詳細な説明］
　次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
　添付図面は、いずれも模式図であり、厳密に図示されたものではなく、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　この明細書において「ほぼ（substantially）」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体（不純物）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、特に言及されない限り、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種である。５価元素は、特に言及されない限り、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種である。
　図１は、実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２のレイアウト例を示す平面図である。図４は、チップ２のレイアウト例を示す斜視図である。図５は、活性領域９と共にトレンチ構造１６を示す平面図である。図６は、活性領域９と共に、トレンチ構造１６および電界緩和構造２１を示す断面斜視図である。図７～図９は、トレンチ構造１６および電界緩和構造２１を示す拡大断面図である。図７～図９は、表示された参照符号のみが異なる同じ断面図である。電界緩和構造２１の形状は、図７～図９を参照して、様々な局面から説明される。
　図１～図９を参照して、半導体装置１は、ＳｉＣ単結晶を含むチップ２を含む。チップ２は、「ＳｉＣチップ」または「半導体チップ」と称されてもよい。チップ２は、この形態（this embodiment）では、六方晶のＳｉＣ単結晶からなり、直方体形状に形成されている。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶からなる例が示されるが、チップ２は他のポリタイプからなっていてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、鉛直方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。鉛直方向Ｚは、チップ２の厚さ方向や第１主面３（第２主面４）の法線方向でもある。第１主面３および第２主面４は、平面視において正方形状または長方形状に形成されていてもよい。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００－１）面）によって形成されていることが好ましい。
　第１側面５Ａを起点とするチップ２の周方向（図１では反時計回り）に関して、第２側面５Ｂは第１側面５Ａに接続され、第３側面５Ｃは第２側面５Ｂに接続され、第４側面５Ｄは第１側面５Ａおよび第３側面５Ｃに接続されている。第１側面５Ａおよび第３側面５Ｃは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第２側面５Ｂおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　この形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）である。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　第１方向Ｘおよび第２方向Ｙを含むＸＹ平面は、鉛直方向Ｚに直交する水平面を形成する。以下では、鉛直方向Ｚに沿って延びる軸が「鉛直軸」と表現されることがある。また、以下では、第１方向Ｘおよび第２方向Ｙが「水平方向」と表現されることがある。水平方向は、第１主面３に沿って延びる方向でもある。
　図４を参照して、チップ２（第１主面３および第２主面４）は、ＳｉＣ単結晶のｃ面に対して所定のオフ方向Ｄｏに所定の角度で傾斜したオフ角θｏを有している。つまり、ＳｉＣ単結晶のｃ軸（（０００１）軸）は、鉛直軸からオフ方向Ｄｏに向けてオフ角θｏ分だけ傾斜している。また、ＳｉＣ単結晶のｃ面は、水平面に対してオフ角θｏ分だけ傾斜している。
　オフ方向Ｄｏは、ＳｉＣ単結晶のａ軸方向（つまり第２方向Ｙ）であることが好ましい。オフ角θｏは、０°を超えて１０°以下であってもよい。オフ角θｏは、０°を超えて１°以下、１°以上２．５°以下、２．５°以上５°以下、５°以上７．５°以下、および、７．５°以上１０°以下のいずれか１つの範囲に属する値を有していてもよい。
　オフ角θｏは、５°以下であることが好ましい。オフ角θｏは、２°以上４．５°以下であることが特に好ましい。オフ角θｏは、典型的には、４°±０．１°の範囲に設定される。むろん、この明細書は、オフ角θｏが０°である形態（つまり、第１主面３がｃ面に対してジャスト面である形態）を除外しない。
　チップ２は、ＳｉＣ単結晶からなるｎ型のベース層６を含む。ベース層６は、「ドレイン領域」、「ベースＳｉＣ層」、「ベース領域」等と称されてもよい。ベース層６は、水平方向に層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄの一部を形成している。ベース層６は、この形態では、ＳｉＣ単結晶製の基板（つまりＳｉＣ基板）からなる。ベース層６は、前述のオフ方向Ｄｏおよびオフ角θｏを有している。
　ベース層６は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。ベース層６は、厚さ方向にほぼ一定のｎ型不純物濃度を有していることが好ましい。ベース層６のｎ型不純物濃度は、単一種の５価元素によって調整されていることが好ましい。ベース層６のｎ型不純物濃度は、リン以外の５価元素によって調整されていることが特に好ましい。ベース層６のｎ型不純物濃度は、この形態では、窒素によって調整されている。
　ベース層６は、第１厚さＴ１を有している。第１厚さＴ１は、５μｍ以上３００μｍ以下であってもよい。第１厚さＴ１は、５μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、および、２５０μｍ以上３００μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第１厚さＴ１は、５０μｍ以上２５０μｍ以下であることが好ましい。
　チップ２は、ベース層６の上に積層されたＳｉＣ単結晶製の半導体層７を含む。第１不純物領域の一例としての半導体層７は「ドリフト領域」、「ＳｉＣ層」、「半導体領域」等と称されてもよい。半導体層７は、水平方向に層状に延び、第１主面３および第１～第４側面５Ａ～５Ｄの一部を形成している。半導体層７は、ベース層６を起点に結晶成長されたエピタキシャル層（つまりＳｉＣエピタキシャル層）からなる。
　半導体層７は、下端および上端を有している。半導体層７の下端は結晶成長起点であり、半導体層７の上端は結晶成長終点である。半導体層７の下端は、半導体層７の底部でもある。半導体層７はベース層６から連続的に結晶成長されているため、半導体層７の下端はベース層６の上端に一致している。
　半導体層７は、ｎ型のドリフト領域８を含む。ドリフト領域８は、この形態では、半導体層７の一部（ｎ型部分）によって形成されている。より詳細には、ドリフト領域８は、鉛直方向Ｚにおいてボディ領域１５（後述）および電界緩和構造２１（後述）に対して第２主面４側の半導体層７の部分によって形成されている。
　ベース層６および半導体層７の間の境界部は必ずしも視認できるものではなく、他の構成や要素から間接的に評価および／または判定され得る。半導体層７は、ベース層６のオフ方向Ｄｏおよびオフ角θｏにほぼ一致したオフ方向Ｄｏおよびオフ角θｏを有している。
　半導体層７（ドリフト領域８）のｎ型不純物濃度は、ベース層６のｎ型不純物濃度未満であることが好ましい。半導体層７は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。半導体層７のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、半導体層７のｎ型不純物濃度は、積層方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。
　半導体層７のｎ型不純物濃度は、この形態では、窒素によって調節されている。半導体層７は、少なくとも１種の５価元素によって調整されたｎ型不純物濃度を有していてもよい。たとえば、半導体層７のｎ型不純物濃度は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種によって調節されていてもよい。半導体層７は、リン以外の５価元素を含むことが好ましい。
　半導体層７は、第１厚さＴ１未満の第２厚さＴ２を有している。第２厚さＴ２は、１μｍ以上１０μｍ以下であってもよい。第２厚さＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、および、８μｍ以上１０μｍ以下のいずれか１つの範囲に属する値を有していてもよい。第２厚さＴ２は、２μｍ以上８μｍ以下であることが好ましい。
　半導体装置１は、チップ２に設定された活性領域９を含む。活性領域９は、平面視においてチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてチップ２の内方部に設定されている。活性領域９は、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に設定されている。活性領域９の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。
　半導体装置１は、チップ２において活性領域９外に設定された外周領域１０を含む。外周領域１０は、平面視においてチップ２の周縁および活性領域９の間の領域に設けられている。外周領域１０は、平面視において活性領域９に沿って帯状に延び、活性領域９を取り囲む多角環状（この形態では四角環状）に設定されている。
　半導体装置１は、第１主面３に形成された活性面１１（active surface）、外周面１２（outer surface）および第１～第４接続面１３Ａ～１３Ｄ（connecting surface）を含む。活性面１１、外周面１２および第１～第４接続面１３Ａ～１３Ｄは、第１主面３において活性台地１４を区画している。
　活性面１１が「第１面部」と称され、外周面１２が「第２面部」と称され、第１～第４接続面１３Ａ～１３Ｄが「接続面部」と称され、活性台地１４が「活性メサ部」と称されてもよい。活性面１１、外周面１２および第１～第４接続面１３Ａ～１３Ｄ（つまり活性台地１４）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面１１は、活性領域９に形成されている。つまり、活性面１１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面１１は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面１１は、この形態では、ｃ面（Ｓｉ面）によって形成されている。活性面１１は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外周面１２は、外周領域１０に形成されている。つまり、外周面１２は、活性面１１外に形成されている。外周面１２は、活性面１１に対してチップ２の厚さ方向（第２主面４側）に窪んでいる。具体的には、外周面１２は、この形態では、半導体層７を露出させるように半導体層７の厚さ未満の深さで窪んでいる。つまり、外周面１２は、半導体層７の一部を挟んでベース層６に対向し、半導体層７を露出させている。
　外周面１２は、平面視において活性面１１に沿って帯状に延び、活性面１１を取り囲む環状（具体的には四角環状）に形成されている。外周面１２は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面１１に対してほぼ平行に形成されている。外周面１２は、この形態では、ｃ面（Ｓｉ面）によって形成されている。外周面１２は、第１～第４側面５Ａ～５Ｄに連なっている。
　外周面１２は、外周深さＤＯを有している。外周深さＤＯは、０．１μｍ以上２μｍ以下であってもよい。外周深さＤＯは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、および、１．５μｍ以上２μｍ以下のいずれか１つの範囲に属する値を有していてもよい。外周深さＤＯは、０．１μｍ以上１．５μｍ以下であることが好ましい。
　第１～第４接続面１３Ａ～１３Ｄは、鉛直方向Ｚに延び、活性面１１および外周面１２を接続している。第１接続面１３Ａは第１側面５Ａ側に位置され、第２接続面１３Ｂは第２側面５Ｂ側に位置され、第３接続面１３Ｃは第３側面５Ｃ側に位置され、第４接続面１３Ｄは第４側面５Ｄ側に位置されている。第１接続面１３Ａおよび第３接続面１３Ｃは、第１方向Ｘに延び、第２方向Ｙに対向している。第２接続面１３Ｂおよび第４接続面１３Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１３Ａ～１３Ｄは、四角柱状の活性台地１４が区画されるように活性面１１および外周面１２の間をほぼ垂直に延びていてもよい。第１～第４接続面１３Ａ～１３Ｄは、四角錘台状の活性台地１４が区画されるように活性面１１から外周面１２に向かって斜め下り傾斜していてもよい。このように、活性台地１４は、第１主面３において半導体層７に突状に区画されている。活性台地１４は、半導体層７のみに形成され、ベース層６には形成されていない。
　図６～図９を参照して、半導体装置１は、第１主面３（活性面１１）の表層部に形成されたｐ型のボディ領域１５を含む。第２不純物領域の一例としてのボディ領域１５は、この形態では、活性面１１に沿って延びる層状に形成されている。ボディ領域１５は、活性面１１の全域に形成され、第１～第４接続面１３Ａ～１３Ｄから露出していてもよい。ボディ領域１５は、半導体層７の下端から活性面１１側に間隔を空けて形成されている。ボディ領域１５は、外周面１２の深さ位置から活性面１１側に間隔を空けて形成され、活性面１１から露出していることが好ましい。
　ボディ領域１５は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。ボディ領域１５のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。ボディ領域１５の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　半導体装置１は、活性領域９において第１主面３（活性面１１）に形成されたトレンチ電極型の複数のトレンチ構造１６を含む。トレンチ構造１６は、「ゲート構造」、「トレンチゲート構造」等と称されてもよい。複数のトレンチ構造１６には、制御電位としてのゲート電位が付与される。複数のトレンチ構造１６は、ゲート電位に応答してボディ領域１５内におけるチャネル（電流経路）の反転および非反転を制御する。
　複数のトレンチ構造１６は、活性領域９において活性面１１の周縁（第１～第４接続面１３Ａ～１３Ｄ）から内方に間隔を空けて配置されている。複数のトレンチ構造１６は、この形態では、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　つまり、複数のトレンチ構造１６は、ｍ軸方向に間隔を空けて配列され、ａ軸方向にそれぞれ延びている。また、複数のトレンチ構造１６は、この形態では、ａ軸方向（第２方向Ｙ）に延びるストライプ状に配列されている。複数のトレンチ構造１６の延在方向は半導体層７のオフ方向Ｄｏに一致している。
　複数のトレンチ構造１６は、半導体層７の下端（ベース層６）から第１主面３（活性面１１）側に間隔を空けて形成され、半導体層７の一部を挟んでベース層６に対向している。複数のトレンチ構造１６は、複数のトレンチ構造１６の底壁および半導体層７の下端（ベース層６）の間の領域において下側領域７ａを区画している。
　各トレンチ構造１６は、配列方向にトレンチ幅ＷＴを有し、鉛直方向Ｚにトレンチ深さＤＴを有している。トレンチ幅ＷＴは、半導体層７の第２厚さＴ２未満であることが好ましい。トレンチ幅ＷＴは、０．１μｍ以上５μｍ以下であってもよい。
　トレンチ幅ＷＴは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　トレンチ深さＤＴは、半導体層７の第２厚さＴ２未満であることが好ましい。トレンチ深さＤＴは、前述の外周深さＤＯとほぼ等しいことが特に好ましい。むろん、トレンチ深さＤＴは、外周深さＤＯ以上であってもよいし、外周深さＤＯ未満であってもよい。
　トレンチ深さＤＴは、トレンチ幅ＷＴよりも大きいことが好ましい。つまり、複数のトレンチ構造１６は、縦長柱状に延びるアスペクト比ＤＴ／ＷＴそれぞれ有していることが好ましい。アスペクト比ＤＴ／ＷＴは、トレンチ深さＤＴに対するトレンチ幅ＷＴの比である。トレンチ深さＤＴは、０．１μｍ以上５μｍ以下であってもよい。
　トレンチ深さＤＴは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、および、４μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。トレンチ深さＤＴは、０．１μｍ以上１．５μｍ以下であることが好ましく、０．５μｍ以上１．５μｍ以下であることが、より好ましい。
　複数のトレンチ構造１６は、第１方向ＸにトレンチピッチＰＴの間隔を空けて配列されている。トレンチピッチＰＴは、半導体層７の第２厚さＴ２未満であることが好ましい。トレンチピッチＰＴは、トレンチ深さＤＴ未満であることが好ましい。トレンチピッチＰＴは、０．１μｍ以上５μｍ以下であってもよい。
　トレンチピッチＰＴは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。トレンチピッチＰＴは、０．５μｍ以上３μｍ以下であることが好ましく、０．５μｍ以上１．５μｍ以下であることが、より好ましい。
　各トレンチ構造１６は、トレンチ１７、絶縁膜１８および埋設電極１９を含む。トレンチ１７は、活性面１１に形成され、トレンチ構造１６の壁面（側壁および底壁）を区画している。トレンチ１７の底壁は、平坦に延びる部分を有していることが好ましい。隣り合うトレンチ１７の間には、半導体層７の一部により形成されたメサ部２０が形成されている。メサ部２０は、「素子メサ部」と称されてもよい。この形態では、複数のトレンチ１７および複数のメサ部２０が、第２方向Ｙに沿って延びる帯状であり、第１方向Ｘに交互に配列されている。複数のトレンチ１７および複数のメサ部２０は、全体としてストライプ状に配列されている。
　トレンチ１７の底壁の平坦部は、第１主面３に対してほぼ平行に延びていることが特に好ましい。つまり、トレンチ１７の底壁は、ｃ面に対して所定のオフ方向Ｄｏに所定の角度で傾斜したオフ角θｏを有していることが好ましい。つまり、トレンチ１７の底壁は、オフ方向Ｄｏに延びる平坦部を有していることが好ましい。むろん、トレンチ１７の底壁は、半導体層７の下端側に向けて円弧状に湾曲していてもよい。
　絶縁膜１８は、トレンチ１７の壁面を被覆している。絶縁膜１８は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。絶縁膜１８は、この形態では、酸化シリコン膜からなる単層構造を有している。絶縁膜１８は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　埋設電極１９は、トレンチ１７に埋設され、絶縁膜１８を挟んでチャネルに対向している。埋設電極１９は、この形態では、絶縁膜１８を挟んでボディ領域１５に対向している。埋設電極１９は、ｐ型またはｎ型の導電性ポリシリコンを含んでいてもよい。
　半導体装置１は、半導体層７内において水平方向に間隔を空けて形成されたｐ型の複数の電界緩和構造２１を含む。具体的には、複数の電界緩和構造２１は、半導体層７内においてメサ部２０および下側領域７ａに形成されている。複数の電界緩和構造２１は、半導体層７の下端および複数のトレンチ構造１６の底壁の間の厚さ範囲に形成されている。
　複数の電界緩和構造２１は、下側領域７ａにおいて第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の電界緩和構造２１は、ｍ軸方向に間隔を空けて配列され、ＳｉＣ単結晶のａ軸方向に延びている。複数の電界緩和構造２１はａ軸方向（第２方向Ｙ）に延びるストライプ状に形成され、複数の電界緩和構造２１の延在方向は半導体層７のオフ方向Ｄｏに一致している。
　複数の電界緩和構造２１は、第１方向Ｘに緩和ピッチＰＲの間隔を空けて配列されている。緩和ピッチＰＲは、トレンチピッチＰＴの２倍以上であることが好ましい。
　緩和ピッチＰＲは、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。緩和ピッチＰＲは、２．５μｍ以上３μｍ以下であることが好ましい。この場合、トレンチピッチＰＴは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　各電界緩和構造２１は、ボディ領域１５と一体的に形成され、複数のトレンチ１７の底壁に跨っている。この形態では、各電界緩和構造２１は、隣り合う２つのトレンチ１７に挟まれたボディ領域１５から鉛直方向Ｚにおいてトレンチ１７の底壁よりも下方に延び、かつ第１主面３に沿う水平方向に沿って広がり、両側のトレンチ１７の底壁に重なっている。
　各電界緩和構造２１は、トレンチ１７の底壁を被覆している。言い換えれば、各電界緩和構造２１は、トレンチ１７の側壁および底壁それぞれの少なくとも一部を形成し、絶縁膜１８に接している。各電界緩和構造２１は、各トレンチ１７内において、トレンチ１７の側壁の下部および側壁の下部に連続するトレンチ１７の底壁として露出する略Ｌ字状の露出面を有している。
　ボディ領域１５は、チャネル部２２および非チャネル部２３を含む。チャネル部２２は、電界緩和構造２１から物理的かつ電気的に分離されている。チャネル部２２に隣接するトレンチ１７の壁面に沿ってチャネルが形成される。非チャネル部２３は、電界緩和構造２１と物理的かつ電気的に一体である。非チャネル部２３は、電界緩和構造２１により下方から被覆された底壁を有している。
　チャネル部２２および非チャネル部２３は、図７～図９に示すように第１方向Ｘに交互に配列されていてもよいし、隣り合う非チャネル部２３の間に複数のチャネル部２２が介在していてもよい。つまり、複数の電界緩和構造２１は、第１方向Ｘにトレンチ１７を隔てて配列された複数のメサ部２０に交互に接続されていてもよいし、電界緩和構造２１が接続されたメサ部２０の間に、電界緩和構造２１が接続されていない複数のメサ部２０が介在していてもよい。
　この形態では、チャネル部２２および非チャネル部２３は、第１方向Ｘに同じ幅を有している。チャネル部２２を形成するメサ部２０の第１幅Ｗ１と、非チャネル部２３を形成するメサ部２０の第２幅Ｗ２が同じであってもよい。第１幅Ｗ１＝第２幅Ｗ２は、複数のトレンチ１７を第１方向Ｘに等しい間隔（トレンチピッチＰＴ）で配列することによって得られる。
　電界緩和構造２１は、隣り合うトレンチ１７の間の非チャネル部２３の底部との間に境界部２４を形成している。境界部２４は、一方側のトレンチ１７の側壁から他方側のトレンチ１７の側壁に至るまで水平方向に沿ってメサ部２０を分断する断面視直線状に形成されている。境界部２４は、メサ部２０を第１主面３側のボディ領域１５（非チャネル部２３）と第２主面４側の電界緩和構造２１とに分割している。
　境界部２４は、ボディ領域１５（非チャネル部２３）および電界緩和構造２１のいずれもがｐ型であるため、画像分析（たとえば、ＳＥＭ画像分析等）により明確に定義できなくてもよい。ボディ領域１５および電界緩和構造２１が鉛直方向Ｚに連続していることは、たとえば、第１主面３から第２主面４に向かう鉛直方向Ｚのｐ型不純物濃度のプロファイルを取得することにより確認されてもよい。
　図８を参照して、ボディ領域１５および電界緩和構造２１がいずれもｐ型であることを考慮して、チャネル部２２に相当するボディ領域１５が「第２導電型の第１ボディ領域２５」と称され、非チャネル部２３に相当するボディ領域１５および電界緩和構造２１の一体物が「第２導電型の第２ボディ領域２６」と称されてもよい。この場合、第１ボディ領域２５および第２ボディ領域２６は、図８に示すように第１方向Ｘに交互に配列されていてもよいし、隣り合う第２ボディ領域２６の間に複数の第１ボディ領域２５が介在していてもよい。
　第１ボディ領域２５は、隣り合うトレンチ１７の間のメサ部２０のみに形成され、トレンチ１７の底壁よりも第１主面３側に底部を有している。一方、第２ボディ領域２６は、隣り合うトレンチ１７の間のメサ部２０およびメサ部２０からトレンチ１７の底壁よりも第２主面４側に突出する突出部２７を有している。第２ボディ領域２６の突出部２７は、第１主面３に沿う水平方向に沿って広がり、両側のトレンチ１７の底壁に重なって下方からトレンチ１７の底壁を被覆している。
　図９を参照して、他の局面において、各電界緩和構造２１は、隣り合う２つのトレンチ１７の底壁よりも第２主面４側のベース部２８と、隣り合う２つのトレンチ１７に挟まれた突出部２９とを一体的に有していてもよい。
　ベース部２８は、隣り合う２つのトレンチ１７に重なり、当該２つのトレンチ１７の間の領域を第１方向Ｘに横切っている。ベース部２８は、トレンチピッチＰＴよりも広い幅を有している。ベース部２８は、メサ部２０の直下の領域よりも水平方向の外側に張り出した端部を有している。
　突出部２９は、ベース部２８から各トレンチ１７の側壁に沿ってメサ部２０の内側に延び、ボディ領域１５の底部に接続されている。突出部２９は、トレンチ１７の底壁から鉛直方向Ｚにボディ領域１５まで、メサ部２０の全体にわたって形成されている。
　図７～図９を参照して、各電界緩和構造２１（第２ボディ領域２６）は、トレンチ１７の幅方向において、チャネル部２２側のトレンチ１７の壁面（側壁）よりも非チャネル部２３側の底壁の中央位置に端部３０を有していてもよい。これにより、トレンチ１７の底壁は、トレンチ１７の幅方向において非チャネル部２３側に形成され、電界緩和構造２１に被覆された第１部分３１を有していてもよい。また、トレンチ１７の底壁は、第１部分３１に対してチャネル部２２側に形成され、半導体層７（ドリフト領域８）により被覆された第２部分３２を有していてもよい。トレンチ１７の底壁のチャネル部２２側の部分がドリフト領域８に被覆されているので、チャネル部２２側のトレンチ１７の壁面（側壁および底壁）に沿って電流経路を十分に確保することができる。これにより、オン抵抗を低減することができる。
　各電界緩和構造２１の底部は、第１方向Ｘおよび第２方向Ｙにおいて、第１主面３に平行または略平行な平面状であってもよい。したがって、この形態では、各電界緩和構造２１のトレンチ１７の底壁よりも第２主面４側の部分（第２ボディ領域２６の突出部２７）は、断面視略四角形状に形成されている。
　電界緩和構造２１のｐ型不純物濃度は、ボディ領域１５のｐ型不純物濃度よりも高いことが好ましい。電界緩和構造２１は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。電界緩和構造２１のｐ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、電界緩和構造２１のｐ型不純物濃度は、積層方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。
　電界緩和構造２１は、鉛直方向Ｚにトレンチ１７よりも大きな緩和深さＤＲを有している。より好ましくは、電界緩和構造２１の緩和深さＤＲは、トレンチ深さＤＴの２倍以上である。むろん、緩和深さＤＲは、トレンチ深さＤＴの２倍未満であってもよい。
　緩和深さＤＲは、０．２５μｍを超えて０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、および、４μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。緩和深さＤＲは、２μｍ以上３μｍ以下であることが好ましく、この場合、トレンチ深さＤＴは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　複数の電界緩和構造２１は、配列方向に緩和幅ＷＲをそれぞれ有している。緩和幅ＷＲは、少なくとも第２幅Ｗ２（非チャネル部２３のメサ部２０の幅）よりも広いことが好ましい。むろん、緩和幅ＷＲは、第２幅Ｗ２と同じ幅であってもよい。
　緩和幅ＷＲは、０．２５μｍ以上５μｍ以下であってもよい。緩和幅ＷＲは、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。
　半導体装置１は、第１主面３（活性面１１）の表層部において複数のトレンチ構造１６の片側サイドに形成された複数のソース領域３３を含む。第３不純物領域の一例としての複数のソース領域３３は、ボディ領域１５の表層部に形成されている。この形態では、複数のソース領域３３は、チャネル部２２および非チャネル部２３を含む複数のボディ領域１５のうち、チャネル部２２に選択的に形成されている。
　複数のソース領域３３は、半導体層７よりも高いｎ型不純物濃度（ピーク値）を有している。複数のソース領域３３は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。
　図５を参照して、複数のソース領域３３は、平面視において対応するトレンチ構造１６の延在方向に帯状に延びている。複数のソース領域３３は、ボディ領域１５の底部から活性面１１側に間隔を空けて形成され、鉛直方向Ｚにボディ領域１５の一部を挟んで直下のドリフト領域８に対向している。複数のソース領域３３は、直下の複数のドリフト領域８と共に対応するトレンチ構造１６の壁面に沿って延びるチャネル（電流経路）を区画する。
　半導体装置１は、第１主面３（活性面１１）の表層部において複数のトレンチ構造１６の間の領域に形成された複数のコンタクト領域３４を含む。複数のコンタクト領域３４は、ボディ領域１５の表層部に形成されている。
　複数のコンタクト領域３４は、ボディ領域１５のｐ型不純物濃度（ピーク値）よりも高いｐ型不純物濃度（ピーク値）を有している。複数のコンタクト領域３４のｐ型不純物濃度（ピーク値）は、複数の電界緩和構造２１のｐ型不純物濃度（ピーク値）よりも高い。複数のコンタクト領域３４は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　複数のコンタクト領域３４は、第１コンタクト領域３５および第２コンタクト領域３６を含む。第１コンタクト領域３５が非チャネル部２３に形成され、第２コンタクト領域３６がチャネル部２２に形成されている。
　第１コンタクト領域３５は、非チャネル部２３の一方側のトレンチ構造１６と他方側のトレンチ構造１６との間の第１主面３の全体にわたって形成されている。第１コンタクト領域３５は、複数のトレンチ構造１６の延在方向に帯状に延びている。第１コンタクト領域３５は、非チャネル部２３の一方側のトレンチ構造１６から他方側のトレンチ構造１６に至るまで、非チャネル部２３のメサ部２０を横切っている。
　第１コンタクト領域３５は、非チャネル部２３の第１方向Ｘの両側のトレンチ１７の壁面（側壁）に露出し、絶縁膜１８に接している。第１コンタクト領域３５は、ボディ領域１５の底部から活性面１１側に間隔を空けて形成され、鉛直方向Ｚにボディ領域１５および電界緩和構造２１の一部を挟んで直下のドリフト領域８に対向している。
　第２コンタクト領域３６は、チャネル部２２において、互いに隣り合う複数のソース領域３３の間の領域に介在され、複数のトレンチ構造１６の延在方向に帯状に延びている。第２コンタクト領域３６は、ボディ領域１５の底部から活性面１１側に間隔を空けて形成され、鉛直方向Ｚにボディ領域１５の一部を挟んで直下のドリフト領域８に対向している。
　このように、チャネル部２２および非チャネル部２３のうちチャネル部２２に選択的にソース領域３３が形成されている。一方、この形態では、非チャネル部２３には、ソース領域３３が形成されず、ボディ領域１５の表層部全体に第１コンタクト領域３５が形成されている。これにより、電流経路を形成するチャネル部２２の機能と、ボディ領域１５に対する電気的なコンタクトを確保する非チャネル部２３の機能とを分けることができる。その結果、効率よくオン動作を行うことができる。
　非チャネル部２３では、ボディ領域１５の下部が電界緩和構造２１に完全に被覆されているため、チャネルとしての実効性が高くない。したがって、非チャネル部２３ではボディ領域１５の表層部全体に第１コンタクト領域３５を形成することにより、ボディ領域１５の電位の安定化を図ることができる。
　以下、外周領域１０側の構成が示される。図１０は、外周領域１０の構成を示す斜視図である。図１１は、外周領域１０の一要部を示す断面図である。
　半導体装置１は、外周面１２の表層部に形成されたｐ型のウェル領域３７を含む。ウェル領域３７は、平面視において外周面１２の周縁（第１～第４側面５Ａ～５Ｄ）から活性面１１側に間隔を空けて形成され、活性面１１に沿って帯状に延びている。ウェル領域３７は、この形態では、平面視において活性面１１を取り囲む環状（具体的には四角環状）に形成されている。
　ウェル領域３７は、外周面１２の表層部から第１～第４接続面１３Ａ～１３Ｄ側に引き出され、第１～第４接続面１３Ａ～１３Ｄの表層部に沿って延びている。ウェル領域３７は、活性面１１の表層部においてボディ領域１５に電気的に接続されている。
　ウェル領域３７は、半導体層７の下端から外周面１２側に間隔を空けて形成され、半導体層７の一部を挟んでベース層６に対向している。ウェル領域３７は、半導体層７とｐｎ接合部を形成している。ウェル領域３７は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。ウェル領域３７は、コンタクト領域３４のｐ型不純物濃度よりも低いｐ型不純物濃度を有している。
　ウェル領域３７のｐ型不純物濃度は、ボディ領域１５のｐ型不純物濃度よりも高くてもよい。むろん、ウェル領域３７のｐ型不純物濃度は、ボディ領域１５よりも低くてもよい。ウェル領域３７のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。ウェル領域３７の３価元素は、電界緩和構造２１の３価元素と同一種であってもよいし、電界緩和構造２１の３価元素と異なる種であってもよい。ウェル領域３７の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　半導体装置１は、外周領域１０において外周面１２（第１主面３）の表層部に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域３８を含む。複数のフィールド領域３８の個数は、典型的には、４個以上８個以下である。複数のフィールド領域３８は、電気的に浮遊状態に形成され、第１主面３の周縁部においてチップ２内の電界を緩和する。フィールド領域３８の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域３８は、この形態では、活性面１１の周縁（第１～第４接続面１３Ａ～１３Ｄ）およびチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて配列されている。具体的には、複数のフィールド領域３８は、ウェル領域３７から外周面１２の周縁側に間隔を空けて配列されている。
　複数のフィールド領域３８は、平面視において活性領域９に沿って延びる帯状に形成されている。複数のフィールド領域３８は、第１方向Ｘに帯状に延びる部分、および、第２方向Ｙに帯状に延びる部分をそれぞれ有している。複数のフィールド領域３８は、この形態では、平面視において活性領域９（つまり複数の電界緩和構造２１）を取り囲む環状（具体的には四角環状）に形成されている。
　複数のフィールド領域３８は、半導体層７の下端から外周面１２側に間隔を空けて半導体層７内に形成され、半導体層７とｐｎ接合部を形成している。複数のフィールド領域３８は、半導体層７の厚さ範囲の中間部に対して外周面１２側に位置する底部を有していることが好ましい。
　複数のフィールド領域３８は、この形態では、複数の電界緩和構造２１からチップ２の周縁側に間隔を空けて形成されている。したがって、複数のフィールド領域３８は、鉛直方向Ｚに複数の電界緩和構造２１に対向していない。複数のフィールド領域３８は、トレンチ構造１６の底壁よりも半導体層７の第２主面４側に位置されている。
　複数のフィールド領域３８の底部は、複数の電界緩和構造２１の底部の深さ位置よりも半導体層７の第１主面３側に位置されていてもよい。むろん、複数のフィールド領域３８の底部は、複数の電界緩和構造２１の底部の深さ位置よりも半導体層７の第２主面４側に位置されていてもよい。
　複数のフィールド領域３８は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。フィールド領域３８のｐ型不純物濃度は、ボディ領域１５のｐ型不純物濃度とほぼ等しくてもよい。複数のフィールド領域３８のｐ型不純物濃度は、ボディ領域１５のｐ型不純物濃度も高くてもよい。複数のフィールド領域３８のｐ型不純物濃度は、ボディ領域１５のｐ型不純物濃度よりも低くてもよい。
　複数のフィールド領域３８のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。フィールド領域３８の３価元素は、電界緩和構造２１の３価元素と同一種であってもよいし、電界緩和構造２１の３価元素と異なる種であってもよい。フィールド領域３８の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　複数のフィールド領域３８は、電界緩和構造２１の緩和幅ＷＲとは異なる幅を有していることが好ましい。つまり、複数のフィールド領域３８による電界緩和効果は、複数の電界緩和構造２１から切り離して調節されることが好ましい。複数のフィールド領域３８の幅は、緩和幅ＷＲよりも小さいことが特に好ましい。むろん、複数のフィールド領域３８の幅は、緩和幅ＷＲよりも大きくてもよい。また、複数のフィールド領域３８の幅は、緩和幅ＷＲとほぼ等しくてもよい。
　複数のフィールド領域３８は、電界緩和構造２１の緩和ピッチＰＲとは異なるピッチで形成されていることが好ましい。複数のフィールド領域３８のピッチは、緩和ピッチＰＲよりも小さいことが特に好ましい。複数のフィールド領域３８のピッチは、緩和ピッチＰＲよりも大きくてもよい。複数のフィールド領域３８のピッチは、緩和ピッチＰＲとほぼ等しくてもよい。
　半導体装置１は、第１主面３を被覆する層間絶縁膜３９を含む。層間絶縁膜３９は、「絶縁膜」、「層間膜」、「中間絶縁膜」等と称されてもよい。層間絶縁膜３９は、この形態では、第１絶縁膜４０および第２絶縁膜４１を含む積層構造を有している。第１絶縁膜４０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１絶縁膜４０は、チップ２（半導体層７）の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第１絶縁膜４０は、活性領域９および外周領域１０において第１主面３を選択的に被覆している。具体的には、第１絶縁膜４０は、活性面１１、外周面１２および第１～第４接続面１３Ａ～１３Ｄを選択的に被覆している。第１絶縁膜４０は、活性面１１において絶縁膜１８に接続され、埋設電極１９を露出させている。
　第１絶縁膜４０は、外周面１２においてウェル領域３７および複数のフィールド領域３８を被覆している。第１絶縁膜４０は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、第１絶縁膜４０は、外周面１２の周縁から内方に間隔を空けて形成され、外周面１２の周縁部から半導体層７を露出させていてもよい。第１絶縁膜４０は、第１～第４接続面１３Ａ～１３Ｄにおいてボディ領域１５およびウェル領域３７を被覆している。
　第２絶縁膜４１は、第１絶縁膜４０の上に積層されている。第２絶縁膜４１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜３９は、酸化シリコン膜を含むことが好ましい。第２絶縁膜４１は、活性領域９および外周領域１０において第１絶縁膜４０を挟んで第１主面３を被覆している。具体的には、第２絶縁膜４１は、第１絶縁膜４０を挟んで活性面１１、外周面１２および第１～第４接続面１３Ａ～１３Ｄを選択的に被覆している。
　第２絶縁膜４１は、活性領域９において複数のトレンチ構造１６（埋設電極１９）を被覆している。第２絶縁膜４１は、外周領域１０において第１絶縁膜４０を挟んでウェル領域３７および複数のフィールド領域３８を被覆している。第２絶縁膜４１は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、第２絶縁膜４１は、外周面１２の周縁から内方に間隔を空けて形成され、第１絶縁膜４０と共に第１主面３の周縁部を露出させていてもよい。
　半導体装置１は、層間絶縁膜３９に形成された複数のコンタクト開口４２を含む。複数のコンタクト開口４２は、複数のトレンチ構造１６（埋設電極１９）を露出させる複数のコンタクト開口４２（図示略）、および、複数のソース領域３３を露出させる複数のコンタクト開口４２を含む。ソース領域３３用の複数のコンタクト開口４２は、隣り合う複数のトレンチ構造１６の間の領域に形成され、複数のソース領域３３および複数のコンタクト領域３４を露出させている。
　半導体装置１は、第１～第４接続面１３Ａ～１３Ｄのうちの少なくとも１つを被覆するように層間絶縁膜３９内に配置されたサイドウォール構造４３を含む。サイドウォール構造４３は、第１絶縁膜４０の上に配置され、第２絶縁膜４１によって被覆されている。サイドウォール構造４３は、活性面１１および外周面１２の間に形成された段差を緩和する。
　サイドウォール構造４３は、第１～第４接続面１３Ａ～１３Ｄのうちの少なくとも１つに沿って延びる帯状に形成されている。サイドウォール構造４３は、この形態では、平面視において活性面１１を取り囲むように第１～第４接続面１３Ａ～１３Ｄに沿って延びる環状（具体的には四角環状）に形成されている。
　サイドウォール構造４３は、外周面１２に沿って膜状に延びる部分、および、第１～第４接続面１３Ａ～１３Ｄに沿って膜状に延びる部分を有していてもよい。サイドウォール構造４３は、この形態では、最内のフィールド領域３８から活性面１１側に間隔を空けて形成され、水平方向および鉛直方向Ｚに第１絶縁膜４０を挟んでウェル領域３７に対向している。サイドウォール構造４３は、第１絶縁膜４０を挟んでボディ領域１５に対向していてもよい。
　図１を参照して、半導体装置１は、層間絶縁膜３９の上に配置されたゲートパッド４４を含む。ゲートパッド４４は、外部からゲート電位が付与される電極である。ゲートパッド４４は、「ゲートパッド電極」、「第１パッド電極」等と称されてもよい。ゲートパッド４４は、層間絶縁膜３９側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　ゲートパッド４４は、この形態では、層間絶縁膜３９のうち活性領域９を被覆する部分の上に配置されている。具体的には、ゲートパッド４４は、平面視において外周面１２から間隔を空けて活性面１１の上に配置されている。ゲートパッド４４は、平面視において活性面１１の一辺（この形態では第２接続面１３Ｂ）の中央部に近接する領域に配置されている。
　むろん、ゲートパッド４４は、第１～第４接続面１３Ａ～１３Ｄの中央部のいずれかに沿う領域に配置されていてもよい。むろん、ゲートパッド４４は、平面視において活性面１１の任意の角部に配置されていてもよい。また、ゲートパッド４４は、平面視において活性面１１の中央部に配置されていてもよい。ゲートパッド４４は、この形態では、平面視において四角形状に形成されている。
　半導体装置１は、ゲートパッド４４から層間絶縁膜３９の上に引き出された少なくとも１つ（この形態では複数）のゲート配線４５を含む。ゲート配線４５は、「配線」、「配線電極」等と称されてもよい。複数のゲート配線４５は、この形態では、平面視において外周面１２から間隔を空けて活性面１１の上に配置されている。
　複数のゲート配線４５は、層間絶縁膜３９側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。複数のゲート配線４５は、この形態では、第１ゲート配線４５Ａおよび第２ゲート配線４５Ｂを含む。
　第１ゲート配線４５Ａは、ゲートパッド４４から第１接続面１３Ａ側に向けて引き出され、複数のトレンチ構造１６の一部（具体的には一端部）に交差（具体的には直交）するように活性面１１の周縁に沿ってライン状に延びている。第１ゲート配線４５Ａは、複数のコンタクト開口４２を介して層間絶縁膜３９を貫通し、複数のトレンチ構造１６の一端部に電気的に接続されている。
　第２ゲート配線４５Ｂは、ゲートパッド４４から第３接続面１３Ｃ側に向けて引き出され、複数のトレンチ構造１６の一部（具体的には他端部）に交差（具体的には直交）するように活性面１１の周縁に沿ってライン状に延びている。第２ゲート配線４５Ｂは、複数のコンタクト開口４２を介して層間絶縁膜３９を貫通し、複数のトレンチ構造１６の他端部に電気的に接続されている。
　半導体装置１は、ゲートパッド４４およびゲート配線４５から間隔を空けて層間絶縁膜３９の上に配置されたソースパッド４６を含む。ソースパッド４６は、外部からソース電位が付与される電極である。ソースパッド４６は、「ソースパッド電極」、「第２パッド電極」等と称されてもよい。ソースパッド４６は、層間絶縁膜３９側からこの順に積層されたＴｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。
　ソースパッド４６は、この形態では、平面視において外周面１２から間隔を空けて活性面１１の上に配置されている。ソースパッド４６は、この形態では、平面視においてゲートパッド４４に沿って窪んだ凹部を有する多角形状に形成されている。むろん、ソースパッド４６は、平面視において四角形状に形成されていてもよい。
　ソースパッド４６は、複数のコンタクト開口４２を介して層間絶縁膜３９を貫通し、ボディ領域１５、複数のソース領域３３および複数のコンタクト領域３４に電気的に接続されている。つまり、ソースパッド４６は、ボディ領域１５を介して複数の電界緩和構造２１に電気的に接続されている。
　半導体装置１は、第２主面４を被覆するドレインパッド４７を含む。ドレインパッド４７は、外部からドレイン電位が付与される電極である。ドレインパッド４７は、「ドレインパッド電極」、「第３パッド電極」等と称されてもよい。ドレインパッド４７は、第２主面４から露出したベース層６とオーミック接触を形成している。
　つまり、ドレインパッド４７は、ベース層６を介して複数のドリフト領域８に電気的に接続されている。ドレインパッド４７は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレインパッド４７は、チップ２の周縁部を露出させるように、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。
　ソースパッド４６およびドレインパッド４７の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。ブレークダウン電圧は、５００Ｖ以上１０００Ｖ以下、１０００Ｖ以上１５００Ｖ以下、１５００Ｖ以上２０００Ｖ以下、２０００Ｖ以上２５００Ｖ以下、および、２５００Ｖ以上３０００Ｖ以下のいずれか１つの範囲に属する値を有していてもよい。
　図１２は、半導体装置１の製造に使用されるウエハ５０を示す概略図である。ウエハ５０は、ベース層６の基材であり、ＳｉＣ単結晶を含む。ウエハ５０は、扁平な円盤状に形成されている。むろん、ウエハ５０は、扁平な直方体形状に形成されていてもよい。ウエハ５０は、一方側の第１ウエハ主面５１、他方側の第２ウエハ主面５２、ならびに、第１ウエハ主面５１および第２ウエハ主面５２を接続するウエハ側面５３を有している。
　第１ウエハ主面５１はベース層６の上端に対応し、第２ウエハ主面５２はベース層６の下端に対応している。第１ウエハ主面５１および第２ウエハ主面５２は、ＳｉＣ単結晶のｃ面によって形成されている。第１ウエハ主面５１はＳｉＣ単結晶のシリコン面によって形成され、第２ウエハ主面５２はＳｉＣ単結晶のカーボン面によって形成されている。ウエハ５０（第１ウエハ主面５１および第２ウエハ主面５２）は、前述のオフ方向Ｄｏおよびオフ角θｏを有している。
　ウエハ５０は、ウエハ側面５３においてＳｉＣ単結晶の結晶方位を示す目印５４を有している。目印５４は、オリエンテーションフラットおよびオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。オリエンテーションフラットは、平面視において直線状に切り欠かれた切り欠き部からなる。オリエンテーションノッチは、平面視において第１ウエハ主面５１の中央部に向けて凹形状（たとえば先細り形状）に切り欠かれた切り欠き部からなる。
　目印５４は、ｍ軸方向に延びる第１のオリエンテーションフラット、および、ａ軸方向に延びる第２のオリエンテーションフラットのいずれか一方または双方を含んでいてもよい。目印５４は、ｍ軸方向に窪んだオリエンテーションノッチ、および、ａ軸方向に窪んだオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。図１２では、平面視においてｍ軸方向（第１方向Ｘ）に延びるオリエンテーションフラットが示されている。
　たとえば、ウエハ５０には、アライメントマーク等によって複数のデバイス領域５５および複数の切断予定ライン５６が設定される。各デバイス領域５５は、半導体装置１に対応する領域である。複数のデバイス領域５５は、平面視において四角形状にそれぞれ設定されている。
　複数のデバイス領域５５は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って行列状に設定される。複数のデバイス領域５５は、平面視において第１ウエハ主面５１の周縁から内方に間隔を空けてそれぞれ設定されている。複数の切断予定ライン５６は、複数のデバイス領域５５を区画するように第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定されている。
　図１３は、半導体装置１の製造方法例を示すフローチャートである。図１４Ａ～図１４Ｈは、半導体装置１の製造方法例を示す断面図である。図１４Ａ～図１４Ｈは、図７に対応する断面図である。
　まず、図１４Ａを参照して、前述のウエハ５０の用意工程が実施される（図１３のステップＳ１）。次に、半導体層７の形成工程が実施される（図１３のステップＳ２）。半導体層７は、エピタキシャル成長法によって第１ウエハ主面５１（ウエハ５０）を起点に形成される。
　次に、図１４Ｂを参照して、ボディ領域１５の形成工程が実施される（図１３のステップＳ３）。ボディ領域１５の形成工程では、ｐ型不純物が半導体層７の全域に導入される。これにより、半導体層７の表層部の全域にボディ領域１５が形成される。
　次に、図１４Ｃを参照して、所定パターンを有する第１マスク６０の形成工程が実施される（図１３のステップＳ４）。第１マスク６０は、無機マスク（ハードマスク）であることが好ましい。第１マスク６０は、半導体層７の上端の上に配置され、複数の電界緩和構造２１を形成すべき領域を露出させる複数の第１開口６１を有している。次に、複数の電界緩和構造２１の形成工程が実施される（図１３のステップＳ５）。電界緩和構造２１の形成工程では、第１マスク６０を介してｐ型不純物が半導体層７に選択的に導入される。これにより、ボディ領域１５の下部に接続された電界緩和構造２１が形成される。
　電界緩和構造２１の形成方法として、種々のイオン注入方法が適用できる。たとえば、電界緩和構造２１は、チャネリングイオン注入法によって形成されてもよい。チャネリング注入工程は、オフ角θｏのデータ（情報）に基づいて実施される。チャネリング中注入工程であれば、電界緩和構造２１を半導体層７の深い位置に選択的に簡単に形成することができる。電界緩和構造２１がチャネリングイオン注入法によって形成される場合、電界緩和構造２１は、ボディ領域１５よりも先に形成されてもよい。
　次に、図１４Ｄを参照して、第１マスク６０が除去される（図１３のステップＳ６）。
　次に、図１４Ｅを参照して、複数のソース領域３３の形成工程が実施される（図１３のステップＳ７）。複数のソース領域３３は、所定レイアウトを有するマスク（図示せず）を介するイオン注入法によってｎ型不純物を半導体層７の表層部に導入することによって形成される。
　次に、図１４Ｆを参照して、複数のコンタクト領域３４の形成工程が実施される（図１３のステップＳ８）。複数のコンタクト領域３４は、所定レイアウトを有するマスク（図示せず）を介するイオン注入法によってｐ型不純物を半導体層７の表層部に導入することによって形成される。この際、第１コンタクト領域３５および第２コンタクト領域３６は、互いに物理的に独立して形成される。コンタクト領域３４の形成工程は、ソース領域３３の形成工程に先立って実施されてもよい。
　次に、図１４Ｇを参照して、複数のトレンチ１７の形成工程が実施される。まず、所定パターンを有する第２マスク（図示せず）が形成される（図１３のステップＳ９）。第２マスクは、無機マスク（ハードマスク）であることが好ましい。次に、第２マスクを介するエッチング法によって、半導体層７の不要な部分が除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。エッチング法は、ＲＩＥ（Reactive Ion Etching）法であることが好ましい。これにより、半導体層７の上端に複数のトレンチ１７が形成される（図１３のステップＳ１０）。また、半導体層７の上端に活性面１１、外周面１２および第１～第４接続面１２Ａ～１２Ｄが形成される。複数のトレンチ１７の形成工程後、第２マスクは除去される。
　次に、図１４Ｈを参照して、絶縁膜１８の形成工程が実施される（図１３のステップＳ１１）。絶縁膜１８の形成工程は、第１絶縁膜４０の形成工程を兼ねている。絶縁膜１８は、ＣＶＤ（Chemical Vapor Deposition）法および酸化処理法のいずれか一方または双方によって形成されてもよい。絶縁膜１８および第１絶縁膜４０は、典型的には、熱酸化処理法によって形成される。絶縁膜１８は複数のトレンチ１７の壁面に膜状に形成され、第１絶縁膜４０は半導体層７の上端のうち複数のトレンチ１７外の領域に膜状に形成される。
　次に、埋設電極１９の形成工程が実施される（図１３のステップＳ１２）。この工程は、絶縁膜１８の上にベース電極膜を形成する工程を含む。ベース電極膜は、この形態では、導電性ポリシリコンを含む。ベース電極膜は、複数のトレンチ１７を埋め戻し、半導体層７の上端を被覆する。ベース電極膜は、ＣＶＤ法によって形成されてもよい。次に、埋設電極１９の不要な部分がエッチング法によって除去される。埋設電極１９の不要な部分は、絶縁膜１８が露出するまで除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または双方であってもよい。これにより、複数のトレンチ１７内に複数の埋設電極１９がそれぞれ埋設され、複数のトレンチ構造１６が形成される。
　次に、層間絶縁膜３９（第２絶縁膜４１）の形成工程が実施される（図１３のステップＳ１３）。層間絶縁膜３９は、ＣＶＤ法によって形成されてもよい。層間絶縁膜３９には、所定レイアウトを有するマスク（図示せず）を介するエッチング法によって所定レイアウトを有する複数のコンタクト開口４２が形成される。
　次に、ゲートパッド４４、ゲート配線４５およびソースパッド４６の形成工程が実施される（図１３のステップＳ１４）。ゲートパッド４４、ゲート配線４５およびソースパッド４６は、スパッタ法によって金属膜を層間絶縁膜３９の上に堆積させた後、所定レイアウトを有するマスク（図示せず）を介するエッチング法によって所定レイアウトに成形されることによって形成される。
　次に、ドレインパッド４７の形成工程が実施される（図１３のステップＳ１５）。ドレインパッド４７は、スパッタ法によって金属膜を第２ウエハ主面５２の上に堆積させることによって形成される。その後、ウエハ５０が複数の切断予定ライン５６に沿って切断される（図１３のステップＳ１６）。以上を含む工程を経て、１枚のウエハ５０から複数の半導体装置１が製造される。
　以上のように、トレンチ１７の底壁に電界緩和構造２１が形成されているので、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に係るトレンチゲート構造のトレンチ１７の底壁への電界集中を緩和することができる。
　電界緩和構造２１は、各トレンチ１７に対して１対１で形成されておらず、複数のトレンチ１７の底壁に跨っている。この形態では、１つの電界緩和構造２１が、隣り合う２つのトレンチ１７の底壁に跨っている。これにより、各トレンチ１７の幅ＷＴや複数のトレンチ１７のピッチＰＴに依存しない独立した設計で、電界緩和構造２１の寸法（たとえば、緩和幅ＷＲ、緩和ピッチＰＲ等）を設定することができる。その結果、適切に設計することにより、電界緩和構造２１を容易に作製することができる。
　したがって、微細化により複数のトレンチ構造１６のパターンのピッチＰＴが狭い設計条件においても、当該トレンチピッチＰＴよりも広い幅ＷＲを有する電界緩和構造２１のパターンを利用することにより、十分な加工寸法マージンを得ることができる。たとえば、トレンチピッチＰＴ＝緩和ピッチＰＲである場合、電界緩和構造２１の形成時に少しでもマスクパターンがずれると、電界緩和構造２１が水平方向にトレンチ１７から離れて形成され、トレンチ１７の底壁が電界緩和構造２１で被覆されず、耐圧の低下が懸念される。しかしながら、この形態の半導体装置１によれば、電界緩和構造２１の形成時にマスクパターンのずれが生じても、電界緩和構造２１が水平方向に幅広く形成されるので、トレンチ１７の底壁を電界緩和構造２１で確実に被覆することができる。
　また、図１４Ｃおよび図１４Ｄの工程では、電界緩和構造２１をボディ領域１５よりも深く形成する必要があるため、第１マスク６０を比較的厚く形成する必要がある。深い位置へイオンを注入するにはイオンを高いエネルギで加速させなければならず、加速イオンが第１マスク６０を貫通して注入されることを防止するためである。そのため、微細化により第１マスク６０の幅が狭くなるにしたがって、第１マスク６０のアスペクト比が高くなる傾向にある。アスペクト比が高いと、外力への第１マスク６０の耐久性が低下し、自重や外力により倒れたり傾いたりしやすくなる。これに対し、電界緩和構造２１の寸法（たとえば、緩和幅ＷＲ、緩和ピッチＰＲ等）をトレンチ１７の寸法から独立して設計できるのであれば、第１マスク６０のアスペクト比を低く抑えることができる。その結果、トレンチ１７が微細化されても精度よく電界緩和構造２１を形成することができる。
　また、ボディ領域１５において電界緩和構造２１と物理的かつ電気的に一体である部分は、トレンチ１７の側壁から底壁に至るまで第２導電型部分（ボディ領域１５および電界緩和構造２１）で被覆される。トレンチ１７の内壁に沿って反転層を形成すべき範囲が長くなるため、チャネル形成に必要な電圧（閾値電圧）がチャネル部２２に比べて選択的に高くなりやすい。そこで、ボディ領域１５において電界緩和構造２１と物理的かつ電気的に一体である部分を非チャネル部２３にすることにより、半導体装置１の閾値電圧のばらつきを抑制することができる。
　図１５～図２０は、半導体装置１の第１～第６変形例を示す図である。次に、図１５～図２０を参照して、半導体装置１の変形例について説明する。
　図１５を参照して、各電界緩和構造２１は、トレンチ１７の幅方向において、チャネル部２２側のトレンチ１７の壁面（側壁）の位置に端部３０を有していてもよい。たとえば、断面視において、トレンチ１７の壁面（側壁）および電界緩和構造２１の端部３０が鉛直方向Ｚに直線状に連続していてもよい。
　この構成によれば、トレンチ１７の底壁が電界緩和構造２１により完全に被覆されるので、トレンチ１７の底壁への電界集中を一層緩和することができる。ただし、図７～図９の構造と比較して、電界緩和構造２１が障害となってトレンチ１７の底壁のチャネル部２２側の部分に電流経路が形成され難くなる。そのため、図７～図９との比較においては、オン抵抗が上昇する可能性がある。言い換えれば、図７～図９の構造では、トレンチ１７の底壁への電界集中の緩和と、オン抵抗の低減とをバランスよく達成することができる。
　図１６を参照して、各電界緩和構造２１の端部３０は、トレンチ１７の底壁から鉛直方向Ｚに平行または略平行な平面状ではなく、水平方向（第１方向Ｘおよび第２方向Ｙの少なくとも一方）のチャネル部２２側に向かって膨らむ曲面状であってもよい。
　この場合、各電界緩和構造２１の端部３０の曲面の頂部７０は、チャネル部２２側のトレンチ１７の壁面（側壁）よりも内側（非チャネル部２３側）に位置していることが好ましい。言い換えれば、曲面状の端部３０は、水平方向において、チャネル部２２側のトレンチ１７の壁面（側壁）よりも非チャネル部２３側に後退して形成されていることが好ましい。これにより、トレンチ１７の底壁のチャネル部２２側の部分がドリフト領域８に被覆されているので、チャネル部２２側のトレンチ１７の壁面（側壁および底壁）に沿って電流経路を十分に確保することができる。その結果、オン抵抗を低減することができる。
　図１７を参照して、非チャネル部２３の一部においてソース領域３３が形成されていてもよい。たとえば、複数のソース領域３３が、平面視において対応するトレンチ構造１６の延在方向に間隔を空けて形成されていてもよい。
　非チャネル部２３は、ボディ領域１５よりもｐ型不純物濃度が高い電界緩和構造２１が形成されているため、チャネル部２２に比べてチャネル（反転層）が形成されにくい。このような条件であるが、非チャネル部２３にソース領域３３を形成することにより、非チャネル部２３にもチャネル形成の機能を付与することができる。
　図１８を参照して、チャネル部２２を形成するメサ部２０の第１幅Ｗ１は、非チャネル部２３を形成するメサ部２０の第２幅Ｗ２よりも広くてもよい。
　この構成によれば、第１幅Ｗ１を第２幅Ｗ２よりも広くすることにより、チップ２の全体に対するチャネル部２２の比率を増加できるので、チャネル密度を向上することができる。
　図１９を参照して、複数の電界緩和構造２１は、第１方向Ｘに連続する３つ以上のトレンチ１７の底壁に跨っていてもよい。この場合、各電界緩和構造２１は、第１方向Ｘに連続する３つ以上のトレンチ１７のうち両端のトレンチ１７の底壁に跨っている。図１９では、各電界緩和構造２１が、第１方向Ｘに連続する３つのトレンチ１７の底壁に跨っている。
　３つのトレンチ１７のうち中央のトレンチ１７の底壁は、電界緩和構造２１に完全に被覆されている。当該中央のトレンチ１７の第１方向Ｘの両側のボディ領域１５は、電界緩和構造２１に接続された非チャネル部２３である。３つのトレンチ１７のうち両端の２つのトレンチ１７の底壁は、電界緩和構造２１に部分的に被覆されている。これにより、両端の２つのトレンチ１７の底壁は、電界緩和構造２１に被覆された第１部分３１と、半導体層７（ドリフト領域８）により被覆された第２部分３２とを有している。
　図２０を参照して、半導体装置１の素子構造は、図７～図９のＭＩＳＦＥＴ構造とは異なり、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造であってもよい。この場合、ベース層６に変えて、ｐ型のコレクタ領域７１が形成されていてもよい。また、ボディ領域１５によりｐ型のベース領域７２が形成され、ソース領域３３によりｎ型のエミッタ領域７３が形成されていてもよい。
　この構成においても、電界緩和構造２１が複数のトレンチ１７の底壁に跨っている。そのため、ＩＧＢＴに係るトレンチゲート構造のトレンチ１７の底壁への電界集中を緩和することができる。
　本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
　たとえば、前述の各実施形態では、ＳｉＣ単結晶をそれぞれ含むベース層６および半導体層７が採用された。しかし、ベース層６および半導体層７の少なくとも１つまたは全部は、ＳｉＣ単結晶以外のワイドバンドギャップ半導体の単結晶を含んでいてもよい。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する半導体である。ワイドバンドギャップ半導体の単結晶として、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）、酸化ガリウム（Ｇａ２Ｏ３）等が例示される。ベース層６および半導体層７は、同一種類の単結晶によって構成されていてもよいし、異なる種類の単結晶によって構成されていてもよい。また、ベース層６および半導体層７の少なくとも１つまたは全部は、シリコン（Ｓｉ）により構成されていてもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各付記（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ＳｉＣ半導体装置」、「ワイドバンドギャップ半導体装置」、「半導体スイッチング装置」、「半導体整流装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」、「ダイオード装置」等に置き換えられてもよい。
　［付記１－１］
　第１主面（３）およびその反対側の第２主面（４）を有するチップ（２）と、
　前記第１主面（３）の表層部に形成された第１導電型の第１不純物領域（７，８）と、
　前記第１不純物領域（７，８）の表層部に形成された第２導電型の第２不純物領域（１５，７２）と、
　前記第２不純物領域（１５，７２）の表層部に形成された第１導電型の第３不純物領域（３３，７３）と、
　前記第１主面（３）から前記第３不純物領域（３３，７３）および前記第２不純物領域（１５，７２）を通って前記第１不純物領域（７，８）に達する複数のトレンチ（１７）と、
　前記第２不純物領域（１５，７２）と一体的に形成され、前記複数のトレンチ（１７）の底壁に跨る第２導電型の電界緩和構造（２１）とを含む、半導体装置（１）。
　この構成によれば、トレンチ（１７）の底壁に電界緩和構造（２１）が形成されているので、トレンチ（１７）底壁への電界集中を緩和することができる。電界緩和構造（２１）は、各トレンチ（１７）に対して１対１で形成されておらず、複数のトレンチ（１７）の底壁に跨っている。これにより、各トレンチ（１７）の幅や複数のトレンチ（１７）のピッチに依存しない独立した設計で、電界緩和構造（２１）の寸法を設定することができる。その結果、適切に設計することにより、電界緩和構造（２１）を容易に作製することができる。たとえば、微細化により複数のトレンチ（１７）パターンのピッチが狭い設計条件においても、当該トレンチ（１７）ピッチよりも広い幅を有する電界緩和構造（２１）のパターンを利用することにより、十分な加工寸法マージンを得ることができる。
　［付記１－２］
　前記第２不純物領域（１５，７２）は、前記電界緩和構造（２１）から物理的かつ電気的に分離されたチャネル部（２２）であって、前記チャネル部（２２）に隣接する前記トレンチ（１７）に沿ってチャネルが形成されるチャネル部（２２）と、前記電界緩和構造（２１）と物理的かつ電気的に一体であり、前記電界緩和構造（２１）により被覆された底壁を有する非チャネル部（２３）とを含む、付記１－１に記載の半導体装置（１）。
　第２不純物領域（１５，７２）において電界緩和構造（２１）と物理的かつ電気的に一体である部分は、トレンチ（１７）の側壁から底壁に至るまで第２導電型部分（第２不純物領域（１５，７２）および電界緩和構造（２１））で被覆される。トレンチ（１７）の内壁に沿って反転層を形成すべき範囲が長くなるため、チャネル形成に必要な電圧（閾値電圧）が当該部分において選択的に高くなりやすい。そこで、第２不純物領域（１５，７２）において電界緩和構造（２１）と物理的かつ電気的に一体である部分を非チャネル部（２３）にすることにより、閾値電圧のばらつきを抑制することができる。
　［付記１－３］
　前記チャネル部（２２）は、前記非チャネル部（２３）よりも広い幅（Ｗ１）を有している、付記１－２に記載の半導体装置（１）。
　この構成によれば、チャネル部（２２）の幅（Ｗ１）を非チャネル部（２３）よりも広くすることにより、チップ（２）全体に対するチャネル部（２２）の比率を増加できるので、チャネル密度を向上することができる。
　［付記１－４］
　前記電界緩和構造（２１）は、前記トレンチ（１７）の幅方向において、前記チャネル部（２２）側の前記トレンチ（１７）の壁面よりも前記非チャネル部（２３）側の前記底壁の中央位置に端部（３０）を有している、付記１－２または付記１－３に記載の半導体装置（１）。
　この構成によれば、電界緩和構造（２１）とチャネル部（２２）側のトレンチ（１７）の壁面との間に間隔が空けられているので、チャネル部（２２）側のトレンチ（１７）の壁面に沿って電流経路を十分に確保することができる。これにより、オン抵抗を低減することができる。
　［付記１－５］
　前記トレンチ（１７）の前記底壁は、前記トレンチ（１７）の幅方向において前記非チャネル部（２３）側に形成され、前記電界緩和構造（２１）に被覆された第１部分（３１）と、前記第１部分（３１）に対して前記チャネル部（２２）側に形成され、前記第１不純物領域（７，８）により被覆された第２部分（３２）とを含む、付記１－２～付記１－４のいずれか一項に記載の半導体装置（１）。
　この構成によれば、トレンチ（１７）の底壁のチャネル部（２２）側の部分が第１不純物領域（７，８）（第１導電型）に被覆されているので、チャネル部（２２）側のトレンチ（１７）の壁面に沿って電流経路を十分に確保することができる。これにより、オン抵抗を低減することができる。
　［付記１－６］
　前記第３不純物領域（３３，７３）は、前記チャネル部（２２）および前記非チャネル部（２３）のうち前記チャネル部（２２）に選択的に形成されており、
　前記第２不純物領域（１５，７２）の表層部に形成され、前記第２不純物領域（１５，７２）よりも高い不純物濃度を有する第２導電型の第４不純物領域（３４，３５，３６）をさらに含み、
　前記第４不純物領域（３４，３５，３６）は、前記非チャネル部（２３）に形成された第１コンタクト領域（３５）を含む、付記１－２～付記１－５のいずれか一項に記載の半導体装置（１）。
　この構成によれば、チャネル部（２２）および非チャネル部（２３）のうちチャネル部（２２）に選択的に第３不純物領域（３３，７３）が形成されている。一方、非チャネル部（２３）には、第３不純物領域（３３，７３）が形成されず、第１コンタクト領域（３５）が形成されている。電流経路を形成するチャネル部（２２）の機能と、第２不純物領域（１５，７２）に対する電気的なコンタクトを確保する非チャネル部（２３）の機能とを分けることにより、効率よくオン動作を行うことができる。
　［付記１－７］
　前記第４不純物領域（３４，３５，３６）は、前記チャネル部（２２）において前記第３不純物領域（３３，７３）を貫通して前記第２不純物領域（１５，７２）に接続された第２コンタクト領域（３６）を含む、付記１－６に記載の半導体装置（１）。
　この構成によれば、チャネル部（２２）においても第２不純物領域（１５，７２）に対する電気的なコンタクトを確保することができる。
　［付記１－８］
　前記チャネル部（２２）および前記非チャネル部（２３）は、それぞれ、複数の前記トレンチ（１７）で挟まれた領域に区画されており、
　前記第１コンタクト領域（３５）は、前記非チャネル部（２３）の一方側の前記トレンチ（１７）と他方側の前記トレンチ（１７）との間の前記第１主面（３）の全体にわたって形成されており、
　前記第２コンタクト領域（３６）は、前記チャネル部（２２）の一方側の前記トレンチ（１７）および他方側の前記トレンチ（１７）のそれぞれに隣接して配置された複数の前記第３不純物領域（３３，７３）に挟まれて形成されている、付記１－７に記載の半導体装置（１）。
　この構成によれば、チャネル部（２２）において、一方側のトレンチ（１７）および他方側のトレンチ（１７）の両方のトレンチ（１７）の壁面にチャネルを形成することができる。１つのチャネル部（２２）で複数の電流経路を形成できるので、オン抵抗を低減することができる。
　［付記１－９］
　複数の前記電界緩和構造（２１）が間隔を空けて配列されており、
　隣り合う前記電界緩和構造（２１）のピッチ（ＰＲ）は、隣り合う前記トレンチ（１７）のピッチ（ＰＴ）の２倍以上である、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１）。
　この構成によれば、微細なトレンチ（１７）パターンが形成される場合でも、電界緩和構造（２１）の加工寸法マージンに比較的余裕を持たせることができる。これにより、電界緩和構造（２１）を容易に作製することができる。
　［付記１－１０］
　前記トレンチ（１７）のピッチ（ＰＴ）は、４μｍ以下である、付記１－９に記載の半導体装置（１）。
　［付記１－１１］
　前記トレンチ（１７）のピッチ（ＰＴ）は、０．５μｍ以上３μｍ以下である、付記１－９または付記１－１０に記載の半導体装置（１）。
　［付記１－１２］
　前記電界緩和構造（２１）の深さ（ＤＲ）は、前記トレンチ（１７）の深さ（ＤＴ）の２倍以上である、付記１－１～付記１－１１のいずれか一項に記載の半導体装置（１）。
　［付記１－１３］
　前記トレンチ（１７）の深さ（ＤＴ）は、０．５μｍ以上１．５μｍ以下であり、
　前記電界緩和構造（２１）の深さ（ＤＲ）は、２μｍ以上３μｍ以下である、付記１－１～付記１－１２のいずれか一項に記載の半導体装置（１）。
　［付記１－１４］
　前記複数の電界緩和構造（２１）は、隣り合う２つの前記トレンチ（１７）の前記底壁に跨る少なくとも１つの前記電界緩和構造（２１）を含む、付記１－９～付記１－１１のいずれか一項に記載の半導体装置（１）。
　［付記１－１５］
　前記複数の電界緩和構造（２１）は、連続する３つの前記トレンチ（１７）のうち両端の前記トレンチ（１７）の前記底壁に跨る少なくとも１つの前記電界緩和構造（２１）を含む、付記１－９～付記１－１１のいずれか一項に記載の半導体装置（１）。
　［付記１－１６］
　前記第１不純物領域（７，８）に対して前記第２主面（４）側に形成された第１導電型のドレイン領域（６）と、
　前記第２不純物領域（１５，７２）により形成されたボディ領域（１５）と、
　前記第３不純物領域（３３，７３）により形成されたソース領域（３３）と、
　前記トレンチ（１７）、前記トレンチ（１７）の壁面を被覆する絶縁膜（１８）、および前記トレンチ（１７）に埋設された埋設電極（１９）により形成されたトレンチゲート構造（１６）とを含む、付記１－１～付記１－１５のいずれか一項に記載の半導体装置（１）。
　この構成によれば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に係るトレンチゲート構造（１６）の底壁の電界集中を緩和できる構造を容易に製造することができる。
　［付記１－１７］
　前記第１不純物領域（７，８）に対して前記第２主面（４）側に形成された第２導電型のコレクタ領域（７１）と、
　前記第２不純物領域（１５，７２）により形成されたベース領域（７２）と、
　前記第３不純物領域（３３，７３）により形成されたエミッタ領域（７３）と、
　前記トレンチ（１７）、前記トレンチ（１７）の壁面を被覆する絶縁膜（１８）、および前記トレンチ（１７）に埋設された埋設電極（１９）により形成されたトレンチゲート構造（１６）とを含む、付記１－１～付記１－１５のいずれか一項に記載の半導体装置（１）。
　この構成によれば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に係るトレンチゲート構造（１６）の底壁の電界集中を緩和できる構造を容易に製造することができる。
　［付記１－１８］
　前記チップ（２）は、ＳｉＣチップ（２）を含む、付記１－１～付記１－１７のいずれか一項に記載の半導体装置（１）。
　［付記１－１９］
　前記電界緩和構造（２１）は、前記第２不純物領域（１５，７２）よりも高い不純物濃度を有している、付記１－１～付記１－１８のいずれか一項に記載の半導体装置（１）。
　［付記１－２０］
　前記第２不純物領域（１５，７２）の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であり、
　前記電界緩和構造（２１）の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下である、付記１－１９に記載の半導体装置（１）。
１　　　：半導体装置
２　　　：チップ
３　　　：第１主面
４　　　：第２主面
５Ａ　　：第１側面
５Ｂ　　：第２側面
５Ｃ　　：第３側面
５Ｄ　　：第４側面
６　　　：ベース層
７　　　：半導体層
７ａ　　：下側領域
８　　　：ドリフト領域
９　　　：活性領域
１０　　：外周領域
１１　　：活性面
１２　　：外周面
１２Ａ　：第１接続面
１２Ｂ　：第２接続面
１２Ｃ　：第３接続面
１２Ｄ　：第４接続面
１３Ａ　：第１接続面
１３Ｂ　：第２接続面
１３Ｃ　：第３接続面
１３Ｄ　：第４接続面
１４　　：活性台地
１５　　：ボディ領域
１６　　：トレンチ構造
１７　　：トレンチ
１８　　：絶縁膜
１９　　：埋設電極
２０　　：メサ部
２１　　：電界緩和構造
２２　　：チャネル部
２３　　：非チャネル部
２４　　：境界部
２５　　：第１ボディ領域
２６　　：第２ボディ領域
２７　　：突出部
２８　　：ベース部
２９　　：突出部
３０　　：端部
３１　　：第１部分
３２　　：第２部分
３３　　：ソース領域
３４　　：コンタクト領域
３５　　：第１コンタクト領域
３６　　：第２コンタクト領域
３７　　：ウェル領域
３８　　：フィールド領域
３９　　：層間絶縁膜
４０　　：第１絶縁膜
４１　　：第２絶縁膜
４２　　：コンタクト開口
４３　　：サイドウォール構造
４４　　：ゲートパッド
４５　　：ゲート配線
４５Ａ　：第１ゲート配線
４５Ｂ　：第２ゲート配線
４６　　：ソースパッド
４７　　：ドレインパッド
５０　　：ウエハ
５１　　：第１ウエハ主面
５２　　：第２ウエハ主面
５３　　：ウエハ側面
５４　　：目印
５５　　：デバイス領域
５６　　：切断予定ライン
６０　　：第１マスク
６１　　：第１開口
７１　　：コレクタ領域
７２　　：ベース領域
７３　　：エミッタ領域
ＤＯ　　：外周深さ
ＤＲ　　：緩和深さ
ＤＴ　　：トレンチ深さ
Ｄｏ　　：オフ方向
ＰＲ　　：緩和ピッチ
ＰＴ　　：トレンチピッチ
Ｔ１　　：第１厚さ
Ｔ２　　：第２厚さ
Ｗ１　　：第１幅
Ｗ２　　：第２幅
ＷＲ　　：緩和幅
ＷＴ　　：トレンチ幅
Ｘ　　　：第１方向
Ｙ　　　：第２方向
Ｚ　　　：鉛直方向
θｏ　　：オフ角

Claims (20)

  1. 　第１主面およびその反対側の第２主面を有するチップと、
    　前記第１主面の表層部に形成された第１導電型の第１不純物領域と、
    　前記第１不純物領域の表層部に形成された第２導電型の第２不純物領域と、
    　前記第２不純物領域の表層部に形成された第１導電型の第３不純物領域と、
    　前記第１主面から前記第３不純物領域および前記第２不純物領域を通って前記第１不純物領域に達する複数のトレンチと、
    　前記第２不純物領域と一体的に形成され、前記複数のトレンチの底壁に跨る第２導電型の電界緩和構造とを含む、半導体装置。
  2. 　前記第２不純物領域は、前記電界緩和構造から物理的かつ電気的に分離されたチャネル部であって、前記チャネル部に隣接する前記トレンチに沿ってチャネルが形成されるチャネル部と、前記電界緩和構造と物理的かつ電気的に一体であり、前記電界緩和構造により被覆された底壁を有する非チャネル部とを含む、請求項１に記載の半導体装置。
  3. 　前記チャネル部は、前記非チャネル部よりも広い幅を有している、請求項２に記載の半導体装置。
  4. 　前記電界緩和構造は、前記トレンチの幅方向において、前記チャネル部側の前記トレンチの壁面よりも前記非チャネル部側の前記底壁の中央位置に端部を有している、請求項２または３に記載の半導体装置。
  5. 　前記トレンチの前記底壁は、前記トレンチの幅方向において前記非チャネル部側に形成され、前記電界緩和構造に被覆された第１部分と、前記第１部分に対して前記チャネル部側に形成され、前記第１不純物領域により被覆された第２部分とを含む、請求項２～４のいずれか一項に記載の半導体装置。
  6. 　前記第３不純物領域は、前記チャネル部および前記非チャネル部のうち前記チャネル部に選択的に形成されており、
    　前記第２不純物領域の表層部に形成され、前記第２不純物領域よりも高い不純物濃度を有する第２導電型の第４不純物領域をさらに含み、
    　前記第４不純物領域は、前記非チャネル部に形成された第１コンタクト領域を含む、請求項２～５のいずれか一項に記載の半導体装置。
  7. 　前記第４不純物領域は、前記チャネル部において前記第３不純物領域を貫通して前記第２不純物領域に接続された第２コンタクト領域を含む、請求項６に記載の半導体装置。
  8. 　前記チャネル部および前記非チャネル部は、それぞれ、複数の前記トレンチで挟まれた領域に区画されており、
    　前記第１コンタクト領域は、前記非チャネル部の一方側の前記トレンチと他方側の前記トレンチとの間の前記第１主面の全体にわたって形成されており、
    　前記第２コンタクト領域は、前記チャネル部の一方側の前記トレンチおよび他方側の前記トレンチのそれぞれに隣接して配置された複数の前記第３不純物領域に挟まれて形成されている、請求項７に記載の半導体装置。
  9. 　複数の前記電界緩和構造が間隔を空けて配列されており、
    　隣り合う前記電界緩和構造のピッチは、隣り合う前記トレンチのピッチの２倍以上である、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記トレンチのピッチは、４μｍ以下である、請求項９に記載の半導体装置。
  11. 　前記トレンチのピッチは、０．５μｍ以上３μｍ以下である、請求項９または１０に記載の半導体装置。
  12. 　前記電界緩和構造の深さは、前記トレンチの深さの２倍以上である、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記トレンチの深さは、０．５μｍ以上１．５μｍ以下であり、
    　前記電界緩和構造の深さは、２μｍ以上３μｍ以下である、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記複数の電界緩和構造は、隣り合う２つの前記トレンチの前記底壁に跨る少なくとも１つの前記電界緩和構造を含む、請求項９～１１のいずれか一項に記載の半導体装置。
  15. 　前記複数の電界緩和構造は、連続する３つの前記トレンチのうち両端の前記トレンチの前記底壁に跨る少なくとも１つの前記電界緩和構造を含む、請求項９～１１のいずれか一項に記載の半導体装置。
  16. 　前記第１不純物領域に対して前記第２主面側に形成された第１導電型のドレイン領域と、
    　前記第２不純物領域により形成されたボディ領域と、
    　前記第３不純物領域により形成されたソース領域と、
    　前記トレンチ、前記トレンチの壁面を被覆する絶縁膜、および前記トレンチに埋設された埋設電極により形成されたトレンチゲート構造とを含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記第１不純物領域に対して前記第２主面側に形成された第２導電型のコレクタ領域と、
    　前記第２不純物領域により形成されたベース領域と、
    　前記第３不純物領域により形成されたエミッタ領域と、
    　前記トレンチ、前記トレンチの壁面を被覆する絶縁膜、および前記トレンチに埋設された埋設電極により形成されたトレンチゲート構造とを含む、請求項１～１５のいずれか一項に記載の半導体装置。
  18. 　前記チップは、ＳｉＣチップを含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記電界緩和構造は、前記第２不純物領域よりも高い不純物濃度を有している、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 　前記第２不純物領域の不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であり、
    　前記電界緩和構造の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下である、請求項１９に記載の半導体装置。
     
     
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