WO2024262191A1 - 検出装置及び検出装置の製造方法 - Google Patents

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WO2024262191A1
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layer
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active layer
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一秀 望月
健人 樋元
元 小出
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    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors

Definitions

  • the present invention relates to a detection device and a method for manufacturing a detection device.
  • Optical sensors capable of detecting fingerprint patterns and vein patterns are known (for example, see Patent Document 1). Such optical sensors have multiple photodiodes (OPD: Organic Photodiodes) that use an organic semiconductor material as the active layer. As described in Patent Document 2, the photodiodes are stacked in the following order: a lower electrode, an electron transport layer, an active layer, a hole transport layer, and an upper electrode. The electron transport layer or the hole transport layer is also called a buffer layer.
  • OPD Organic Photodiodes
  • the patterning mask may come into contact with the film surface of the active layer, etc. If scratches or foreign matter adhere to the film surface of the active layer, etc., this can cause film thickness and shape variations on the outer edge side of the OPD. If this film thickness and shape variation occurs, the state of the light incident on the organic photosensor will change, and there is a possibility that the detection accuracy will decrease.
  • Patent Documents 3 to 5 describe techniques related to masks used in forming conductive films and color filters for liquid crystal display devices. However, Patent Documents 3 to 5 do not describe a detection device having an OPD or a manufacturing method thereof.
  • the present invention aims to provide a detection device and a method for manufacturing the detection device that can prevent scratches on the organic optical sensor and adhesion of foreign matter.
  • a detection device includes a substrate, an organic insulating film and a barrier film stacked on the substrate, an organic photosensor stacked in the following order on the barrier film in a detection region of the substrate: a lower electrode, a lower buffer layer, an active layer, an upper buffer layer, and an upper electrode, and a sealing film that covers the organic photosensor.
  • the sides of the lower buffer layer, the active layer, and the upper buffer layer are covered by the upper electrode, and the upper electrode is covered by the sealing film.
  • a method for manufacturing a detection device includes the steps of forming an organic insulating film, a barrier film, a lower electrode, a lower buffer layer, an active layer, and an upper buffer layer on a substrate in that order; forming an upper metal layer on the upper buffer layer in a region of the substrate corresponding to the detection region using a first patterning mask, and removing the lower buffer layer, the active layer, and the upper buffer layer in a region where the upper metal layer is not provided; and forming an upper electrode on the upper metal layer using a second patterning mask, in which in the step of forming the upper electrode, the distance between the inner wall of the opening of the second patterning mask and the side of the active layer is 500 ⁇ m or more, and the side of the lower buffer layer, the active layer, and the upper buffer layer are covered with the upper electrode.
  • a method for manufacturing a detection device includes the steps of forming an organic insulating film, a barrier film, a lower electrode, a lower buffer layer, an active layer, and an upper buffer layer on a substrate in that order; forming an upper metal layer on the upper buffer layer in a region of the substrate corresponding to the detection region using a first patterning mask, and removing the lower buffer layer, the active layer, and the upper buffer layer in a region where the upper metal layer is not provided; and forming an upper electrode on the upper metal layer using a second patterning mask, in which the second patterning mask is supported on a spacer provided on the outer edge side of the substrate, and the sides of the lower buffer layer, the active layer, and the upper buffer layer are covered with the upper electrode.
  • FIG. 1 is a plan view illustrating a detection device according to a first embodiment.
  • FIG. 2 is a block diagram showing an example of the configuration of the detection device according to the first embodiment.
  • FIG. 3 is a circuit diagram showing the detection device according to the first embodiment.
  • FIG. 4 is a plan view showing a schematic configuration of a lower electrode, a lower buffer layer, an active layer, an upper buffer layer, and an upper electrode of a plurality of photodiodes.
  • FIG. 5 is a cross-sectional view taken along line V-V' of FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI' of FIG.
  • FIG. 7 is an explanatory diagram that illustrates a manufacturing process of the detection device according to the first embodiment.
  • FIG. 8 is an explanatory diagram showing an enlarged view of steps ST1 and ST2 in FIG.
  • FIG. 9 is an explanatory diagram illustrating a manufacturing process of the detection device according to the second embodiment.
  • the term "on top” is used, unless otherwise specified, to include both a case in which another structure is placed directly on top of a structure so as to be in contact with the structure, and a case in which another structure is placed above a structure via yet another structure.
  • First Embodiment Fig. 1 is a plan view showing a detection device according to the first embodiment.
  • the detection device 1 has a substrate 21, a sensor unit 10, a gate line driving circuit 15, a signal line selection circuit 16, a detection circuit 48, a control circuit 122, a power supply circuit 123, a first light source substrate 51, a second light source substrate 52, and light sources 53 and 54.
  • the first light source substrate 51 is provided with a plurality of light sources 53.
  • the second light source substrate 52 is provided with a plurality of light sources 54.
  • the control board 121 is electrically connected to the board 21 via the wiring board 71.
  • the wiring board 71 is, for example, a flexible printed circuit board or a rigid board.
  • the detection circuit 48 is provided on the wiring board 71.
  • the control board 121 is provided with a control circuit 122 and a power supply circuit 123.
  • the control circuit 122 is, for example, an FPGA (Field Programmable Gate Array).
  • the control circuit 122 supplies control signals to the sensor unit 10, the gate line driving circuit 15, and the signal line selection circuit 16 to control the detection operation of the sensor unit 10.
  • the control circuit 122 also supplies control signals to the light sources 53 and 54 to control the lighting or non-lighting of the light sources 53 and 54.
  • the power supply circuit 123 supplies voltage signals such as a sensor power supply signal VDDSNS (see FIG. 3) to the sensor unit 10, the gate line driving circuit 15, and the signal line selection circuit 16. In addition, the power supply circuit 123 supplies power supply voltage to the light sources 53 and 54.
  • VDDSNS sensor power supply signal
  • the substrate 21 has a detection area AA and a peripheral area GA.
  • the detection area AA is an area in which the multiple photodiodes PD (see FIG. 4) of the sensor unit 10 are provided.
  • the peripheral area GA is an area between the outer periphery of the detection area AA and the outer edge of the substrate 21, and is an area in which the multiple photodiodes PD are not provided.
  • the gate line driving circuit 15 and the signal line selection circuit 16 are provided in the peripheral area GA. Specifically, the gate line driving circuit 15 is provided in a region of the peripheral area GA that extends along the second direction Dy. The signal line selection circuit 16 is provided in a region of the peripheral area GA that extends along the first direction Dx, and is provided between the sensor unit 10 and the detection circuit 48.
  • the first direction Dx is a direction in a plane parallel to the substrate 21.
  • the second direction Dy is a direction in a plane parallel to the substrate 21, and is a direction perpendicular to the first direction Dx.
  • the second direction Dy may intersect the first direction Dx without being perpendicular to it.
  • the third direction Dz is a direction perpendicular to the first direction Dx and the second direction Dy, and is the normal direction of the main surface of the substrate 21.
  • plane view refers to the positional relationship when viewed from a direction perpendicular to the substrate 21.
  • the multiple light sources 53 are provided on the first light source substrate 51 and are arranged along the second direction Dy.
  • the multiple light sources 54 are provided on the second light source substrate 52 and are arranged along the second direction Dy.
  • the first light source substrate 51 and the second light source substrate 52 are electrically connected to the control circuit 122 and the power supply circuit 123 via terminal portions 124 and 125, respectively, provided on the control board 121.
  • the multiple light sources 53 and the multiple light sources 54 may be, for example, inorganic light-emitting diodes (LEDs) or organic light-emitting diodes (OLEDs).
  • the multiple light sources 53 and the multiple light sources 54 each emit light of a different wavelength.
  • the first light emitted from the light source 53 is mainly reflected by the surface of the object to be detected, such as a finger, and enters the sensor unit 10. This allows the sensor unit 10 to detect a fingerprint by detecting the uneven shape of the surface of the finger.
  • the second light emitted from the light source 54 is mainly reflected inside the finger or passes through the finger and enters the sensor unit 10. This allows the sensor unit 10 to detect information about a living body inside the finger.
  • Information about a living body includes, for example, the pulse waves, pulse, and blood vessel images of the finger or palm.
  • the detection device 1 may be configured as a fingerprint detection device that detects fingerprints, or a vein detection device that detects blood vessel patterns such as veins.
  • the detection device 1 is provided with multiple types of light sources 53, 54 as light sources. However, this is not limited to this, and there may be only one type of light source. For example, multiple light sources 53 and multiple light sources 54 may be arranged on each of the first light source substrate 51 and the second light source substrate 52. Furthermore, there may be one or three or more light source substrates on which the light sources 53 and the light sources 54 are arranged. Alternatively, it is sufficient that at least one or more light sources are arranged.
  • FIG. 2 is a block diagram showing an example of the configuration of a detection device according to an embodiment.
  • the detection device 1 further includes a detection control circuit 11 and a detection unit 40. Some or all of the functions of the detection control circuit 11 are included in the control circuit 122. In addition, some or all of the functions of the detection unit 40 other than the detection circuit 48 are included in the control circuit 122.
  • the sensor unit 10 has multiple photodiodes PD.
  • the photodiodes PD of the sensor unit 10 output an electrical signal corresponding to the irradiated light as a detection signal Vdet to the signal line selection circuit 16.
  • the sensor unit 10 also performs detection according to the gate drive signal VGL supplied from the gate line drive circuit 15.
  • the detection control circuit 11 is a circuit that supplies control signals to the gate line drive circuit 15, the signal line selection circuit 16, and the detection unit 40, respectively, and controls their operation.
  • the detection control circuit 11 supplies various control signals, such as a start signal STV and a clock signal CK, to the gate line drive circuit 15.
  • the detection control circuit 11 also supplies various control signals, such as a selection signal ASW, to the signal line selection circuit 16.
  • the detection control circuit 11 also supplies various control signals to the light sources 53 and 54, controlling their lighting and non-lighting.
  • the gate line driving circuit 15 is a circuit that drives multiple gate lines GL (see FIG. 3) based on various control signals.
  • the gate line driving circuit 15 selects multiple gate lines GL sequentially or simultaneously, and supplies a gate driving signal VGL to the selected gate lines GL. In this way, the gate line driving circuit 15 selects multiple photodiodes PD connected to the gate lines GL.
  • the signal line selection circuit 16 is a switch circuit that sequentially or simultaneously selects multiple signal lines SL (see FIG. 3).
  • the signal line selection circuit 16 is, for example, a multiplexer.
  • the signal line selection circuit 16 connects the selected signal line SL to the detection circuit 48 based on the selection signal ASW supplied from the detection control circuit 11. As a result, the signal line selection circuit 16 outputs the detection signal Vdet of the photodiode PD to the detection unit 40.
  • the detection unit 40 includes a detection circuit 48, a signal processing circuit 44, a coordinate extraction circuit 45, a memory circuit 46, and a detection timing control circuit 47.
  • the detection timing control circuit 47 controls the detection circuit 48, the signal processing circuit 44, and the coordinate extraction circuit 45 to operate in synchronization based on a control signal supplied from the detection control circuit 11.
  • the detection circuit 48 is, for example, an analog front-end circuit (AFE).
  • the detection circuit 48 is a signal processing circuit having at least the functions of a detection signal amplifier circuit 42 and an A/D conversion circuit 43.
  • the detection signal amplifier circuit 42 amplifies the detection signal Vdet.
  • the A/D conversion circuit 43 converts the analog signal output from the detection signal amplifier circuit 42 into a digital signal.
  • the signal processing circuit 44 is a logic circuit that detects a predetermined physical quantity input to the sensor unit 10 based on the output signal of the detection circuit 48. When a finger is in contact with or close to the detection surface, the signal processing circuit 44 can detect unevenness on the surface of the finger or palm based on the signal from the detection circuit 48. The signal processing circuit 44 can also detect information about the living body based on the signal from the detection circuit 48. The information about the living body is, for example, an image of the blood vessels in the finger or palm, pulse waves, pulse rate, blood oxygen concentration, etc.
  • the memory circuit 46 temporarily stores the signal calculated by the signal processing circuit 44.
  • the memory circuit 46 may be, for example, a RAM (Random Access Memory), a register circuit, etc.
  • the coordinate extraction circuit 45 is a logic circuit that determines the detection coordinates of the unevenness of the surface of a finger, etc., when the signal processing circuit 44 detects contact or proximity of a finger.
  • the coordinate extraction circuit 45 is also a logic circuit that determines the detection coordinates of the blood vessels of the finger or palm.
  • the coordinate extraction circuit 45 combines the detection signals Vdet output from each photodiode PD of the sensor unit 10 to generate two-dimensional information indicating the shape of the unevenness of the surface of the finger, etc., and two-dimensional information indicating the shape of the blood vessels of the finger or palm.
  • the coordinate extraction circuit 45 may output the detection signal Vdet as the sensor output voltage Vo without calculating the detection coordinates.
  • FIG. 3 is a circuit diagram showing a detection device according to an embodiment. Note that FIG. 3 also shows the circuit configuration of a detection circuit 48.
  • a sensor pixel PX includes a photodiode PD, a capacitance element Ca, and a drive transistor Tr.
  • the capacitance element Ca is a capacitance (sensor capacitance) formed in the photodiode PD, and is equivalently connected in parallel with the photodiode PD.
  • FIG. 3 of the multiple gate lines GL, two gate lines GL(m) and GL(m+1) aligned in the second direction Dy are shown. Also, of the multiple signal lines SL, two signal lines SL(n) and SL(n+1) aligned in the first direction Dx are shown.
  • the sensor pixel PX is the area surrounded by the gate line GL and the signal line SL.
  • the drive transistor Tr is provided corresponding to each of the multiple photodiodes PD.
  • the drive transistor Tr is composed of a thin film transistor, and in this example, is composed of an n-channel MOS (Metal Oxide Semiconductor) type TFT (Thin Film Transistor).
  • Each of the multiple gate lines GL is connected to the gates of multiple drive transistors Tr arranged in a first direction Dx.
  • Each of the multiple signal lines SL is connected to one of the sources and drains of multiple drive transistors Tr arranged in a second direction Dy.
  • the other of the sources and drains of the multiple drive transistors Tr is connected to the cathode of the photodiode PD and the capacitance element Ca.
  • the anode of the photodiode PD is supplied with a sensor power supply signal VDDSNS from the power supply circuit 123 (see FIG. 1).
  • the signal line SL and the capacitance element Ca are supplied with a sensor reference voltage COM, which is the initial potential of the signal line SL and the capacitance element Ca, from the power supply circuit 123 via the reset transistor TrR.
  • the switch SSW of the detection circuit 48 is turned on and connected to the signal line SL.
  • the detection signal amplifier circuit 42 of the detection circuit 48 converts the current or charge supplied from the signal line SL into a voltage corresponding to the current or charge.
  • a reference potential (Vref) having a fixed potential is input to the non-inverting input section (+) of the detection signal amplifier circuit 42, and the signal line SL is connected to the inverting input section (-).
  • a signal equal to the sensor reference voltage COM is input as the reference potential (Vref) voltage.
  • the control circuit 122 see FIG.
  • the detection signal amplifier circuit 42 also has a capacitance element Cb and a reset switch RSW. During the reset period, the reset switch RSW is turned on and the charge of the capacitance element Cb is reset.
  • the driving transistor Tr is not limited to an n-type TFT, and may be a p-type TFT.
  • the pixel circuit of the sensor pixel PX shown in FIG. 3 is merely an example, and the sensor pixel PX may be provided with multiple transistors corresponding to one photodiode PD.
  • Figure 4 is a plan view that shows a schematic configuration of the lower electrode, lower buffer layer, active layer, upper buffer layer, and upper electrode of multiple photodiodes.
  • multiple photodiodes PD (organic photosensors) are arranged in a matrix in the detection area AA.
  • the multiple photodiodes PD have a lower electrode 31, a lower buffer layer 32, an active layer 33, an upper buffer layer 34, an upper metal layer 35M, and an upper electrode 35.
  • the multiple lower electrodes 31 are provided separately for each of the multiple photodiodes PD and are arranged in a matrix in the detection area AA.
  • the lower buffer layer 32, the active layer 33, the upper buffer layer 34, and the upper metal layer 35M are provided continuously across the multiple photodiodes PD and are provided throughout the entire detection area AA.
  • the upper electrode 35 is provided continuously across multiple photodiodes PD, and is provided in the detection area AA and the peripheral area GA.
  • the upper electrode 35 is provided to cover the lower buffer layer 32, the active layer 33, the upper buffer layer 34, and the upper metal layer 35M.
  • the outer edge of the upper electrode 35 is located outside (toward the outer edge of the substrate 21) the outer edges of the lower buffer layer 32, the active layer 33, the upper buffer layer 34, and the upper metal layer 35M.
  • a part of the upper electrode 35 is connected to a contact portion CN provided in the peripheral area GA, and is electrically connected to an external circuit (for example, the control circuit 122 or the power supply circuit 123 (see FIG. 1)) through wiring on the substrate 21.
  • the detection device 1 has a sealing film 90 that covers the multiple photodiodes PD.
  • the sealing film 90 is provided across the detection area AA and the peripheral area GA, and is provided up to the outer edge side of the substrate 21.
  • the sealing film 90 is provided to cover the multiple photodiodes PD.
  • the outer edge of the sealing film 90 is located outside the outer edge of the upper electrode 35 (on the outer edge side of the substrate 21).
  • the wiring board 71 (see FIG. 1) is not shown in FIG. 4, the wiring board 71 is connected to a terminal provided on the substrate 21 outside the upper electrode 35.
  • the sealing film 90 may have an opening at the connection point between the wiring board 71 and the terminal, if necessary.
  • Figure 5 is a cross-sectional view taken along line V-V' in Figure 4.
  • Figure 6 is a cross-sectional view taken along line VI-VI' in Figure 4.
  • the direction perpendicular to the surface of the substrate 21, from the substrate 21 toward the sealing film 90 is referred to as the "upper side” or simply “upper”.
  • the direction from the sealing film 90 toward the substrate 21 is referred to as the "lower side” or simply “lower”.
  • the detection device 1 has a substrate 21, a TFT layer 22, an organic insulating film 26, a barrier film 27, a photodiode PD, and a sealing film 90.
  • the TFT layer 22, the organic insulating film 26, the barrier film 27, the photodiode PD, and the sealing film 90 are stacked in this order on the substrate 21.
  • the substrate 21 is an insulating substrate formed from a film-like resin.
  • the TFT layer 22 is a circuit formation layer in which the pixel circuits of the sensor pixels PX (see FIG. 3) are formed.
  • the TFT layer 22 includes various wiring such as the drive transistors Tr, gate lines GL, and signal lines SL, as well as multiple inorganic insulating films that provide insulation between layers.
  • the organic insulating film 26 is provided to cover the drive transistor Tr formed in the TFT layer 22.
  • the organic insulating film 26 is a planarization film formed from an organic insulating material.
  • the barrier film 27 is provided on the organic insulating film 26.
  • the barrier film 27 is formed from an inorganic insulating material such as a silicon nitride film (SiN).
  • the photodiode PD is provided on the barrier film 27.
  • the photodiode PD is stacked in the following order, perpendicular to the substrate 21: lower electrode 31, lower buffer layer 32, active layer 33, upper buffer layer 34, upper metal layer 35M, and upper electrode 35.
  • the photodiode PD of this embodiment is an organic photodiode (OPD) that uses an organic semiconductor as the active layer 33.
  • OPD organic photodiode
  • the lower electrode 31 is formed of a conductive material having light transmissivity, such as ITO (Indium Tin Oxide).
  • the lower buffer layer 32, the active layer 33, the upper buffer layer 34, the upper metal layer 35M, and the upper electrode 35 are provided continuously across multiple photodiodes PD. Specifically, the lower buffer layer 32, the active layer 33, the upper buffer layer 34, the upper metal layer 35M, and the upper electrode 35 are provided overlapping the lower electrode 31, and are also provided in the region between adjacent lower electrodes 31.
  • the insulating film 36 is provided to cover the periphery of the lower electrode 31.
  • the insulating film 36 insulates the lower electrodes 31 of adjacent photodiodes PD. Even if a step occurs in the lower buffer layer 32 at the periphery of the lower electrode 31, the insulating film 36 is provided, so that the occurrence of a short circuit between the active layer 33 and the lower electrode 31 can be suppressed.
  • the insulating film 36 is formed of an inorganic insulating material such as a silicon nitride film (SiN) or a silicon oxide film (SiO 2 ).
  • the insulating film 36 is provided to cover the periphery of the contact portion CN.
  • the insulating film 36 is provided to cover the entire barrier film 27, but is not limited thereto, and may be provided to cover at least the periphery of the lower electrode 31 and the periphery of the contact portion CN.
  • the active layer 33 changes its characteristics (for example, voltage-current characteristics and resistance value) depending on the light irradiated thereto.
  • An organic material is used as the material of the active layer 33.
  • the active layer 33 has a bulk heterostructure in which a p-type organic semiconductor and an n-type fullerene derivative (PCBM) which is an n-type organic semiconductor are mixed.
  • PCBM n-type fullerene derivative
  • low molecular weight organic materials such as C 60 (fullerene), PCBM (phenyl C 61 -butyric acid methyl ester), CuPc (copper phthalocyanine), F 16 CuPc (fluorinated copper phthalocyanine) , rubrene (5,6,11,12-tetraphenyltetracene), and PDI (perylene derivative) can be used as the active layer 33.
  • C 60 fulllerene
  • PCBM phenyl C 61 -butyric acid methyl ester
  • CuPc copper phthalocyanine
  • F 16 CuPc fluorinated copper phthalocyanine
  • rubrene 5,6,11,12-tetraphenyltetracene
  • PDI perylene derivative
  • the active layer 33 can be formed by a deposition type (dry process) using these low molecular weight organic materials.
  • the active layer 33 may be, for example, a laminated film of CuPc and F 16 CuPc, or a laminated film of rubrene and C 60.
  • the active layer 33 can also be formed by a coating type (wet process).
  • the active layer 33 is made of a material that combines the above-mentioned low molecular weight organic material and a polymer organic material.
  • the polymer organic material for example, P3HT (poly(3-hexylthiophene)), F8BT (F8-alt-benzothiadiazole), etc. can be used.
  • the active layer 33 can be a film in a state where P3HT and PCBM are mixed, or a film in a state where F8BT and PDI are mixed.
  • the active layer 33 is not limited to a bulk heterostructure and may be a PIN type.
  • the lower buffer layer 32 and the upper buffer layer 34 are provided to facilitate the holes and electrons generated in the active layer 33 reaching the lower electrode 31 or the upper electrode 35.
  • the lower buffer layer 32 is provided between the lower electrode 31 and the active layer 33, and is in direct contact with the lower electrode 31 and the active layer 33.
  • the lower buffer layer 32 is also provided between adjacent lower electrodes 31, covering the barrier film 27 and the insulating film 36.
  • the upper buffer layer 34 is provided between the active layer 33 and the upper electrode 35.
  • the upper metal layer 35M is provided between the upper buffer layer 34 and the upper electrode 35.
  • the upper buffer layer 34 is in direct contact with the active layer 33 and the upper metal layer 35M.
  • the lower electrode 31 is the cathode electrode of the photodiode PD
  • the upper electrode 35 is the anode electrode of the photodiode PD
  • the lower buffer layer 32 is an electron transport layer
  • the upper buffer layer 34 is a hole transport layer.
  • the material of the electron transport layer is ethoxylated polyethyleneimine (PEIE).
  • PEIE polyethyleneimine
  • the material of the hole transport layer is a metal oxide layer.
  • tungsten oxide (WO 3 ), molybdenum oxide, or the like is used as the metal oxide layer.
  • the lower electrode 31 may be the anode electrode of the photodiode PD, and the upper electrode 35 may be the cathode electrode of the photodiode PD.
  • the lower buffer layer 32 may be a hole transport layer, and the upper buffer layer 34 may be an electron transport layer.
  • the upper metal layer 35M is formed to have the same width (area) as the lower buffer layer 32, the active layer 33, and the upper buffer layer 34.
  • the upper metal layer 35M functions as the upper electrode of the photodiode PD and also functions as a mask when patterning the lower buffer layer 32, the active layer 33, and the upper buffer layer 34.
  • the manufacturing process of the photodiode PD will be described later with reference to FIG. 7.
  • the side surfaces of the photodiode PD are shown as being perpendicular to the surface of the substrate 21.
  • the side surfaces 32s, 33s, 34s, and 35Ms of the photodiode PD have a forward tapered shape (see the enlarged view in Figure 8).
  • the upper electrode 35 covers the top surface of the upper metal layer 35M, as well as the side surface 32s of the lower buffer layer 32, the side surface 33s of the active layer 33, the side surface 34s of the upper buffer layer 34, and the side surface 35Ms of the upper metal layer 35M.
  • side surface 32s of the lower buffer layer 32, side surface 33s of the active layer 33, side surface 34s of the upper buffer layer 34, and side surface 35Ms of the upper metal layer 35M may be referred to as "side surfaces 32s, 33s, 34s, 35Ms of the photodiode PD.”
  • the upper electrode 35 includes an overlapping portion 35a, a side portion 35b, and an extending portion 35c.
  • the overlapping portion 35a covers the upper surface of the upper metal layer 35M.
  • the side portion 35b covers the side surfaces 32s, 33s, 34s, and 35Ms of the photodiode PD.
  • the upper end of the side portion 35b is connected to the overlapping portion 35a, and the lower end of the side portion 35b is connected to the extending portion 35c.
  • the extending portion 35c extends to the peripheral area GA outside the side surfaces 32s, 33s, 34s, and 35Ms of the multiple photodiodes PD.
  • the extending portion 35c of the upper electrode 35 is provided on the barrier film 27 and the insulating film 36 in a region that does not overlap with the multiple photodiodes PD.
  • the side surface 35s on the outer edge of the upper electrode 35 (side surface 35s of extension portion 35c) is located closer to the outer edge of the substrate 21 than the side surfaces 32s, 33s, 34s, 35Ms of the multiple photodiodes PD.
  • the planar area of the upper electrode 35 is larger than the planar areas of the lower buffer layer 32, the active layer 33, the upper buffer layer 34, and the upper metal layer 35M.
  • the side surface 35s of the upper electrode 35 is located closer to the detection area AA than the side surface of the barrier film 27. Also, as shown in FIG. 6, a portion of the extension portion 35c of the upper electrode 35 extends to an area overlapping with the contact portion CN and is connected to the contact portion CN.
  • the upper electrode 35 is formed of a conductive material having translucency, such as ITO or IZO. Without being limited thereto, the upper electrode 35 may be formed of a conductive material having no translucency, such as silver (Ag).
  • the upper metal layer 35M is formed of a metal material, such as silver (Ag). In other words, the upper metal layer 35M may be made of the same metal material as the upper electrode 35.
  • the sealing film 90 is provided to cover the multiple photodiodes PD.
  • the sealing film 90 is provided to cover the overlapping portion 35a, side portion 35b, and extension portion 35c of the upper electrode 35.
  • the side surface of the sealing film 90 is located closer to the outer edge of the substrate 21 than the side surface 35s on the outer edge side of the upper electrode 35.
  • the sealing film 90 effectively seals the photodiodes PD and can prevent moisture from entering from the outside.
  • the sealing film 90 covers the side surface 35s on the outer edge side of the upper electrode 35, it can effectively prevent moisture from entering from the outer edge side of the substrate 21 compared to when the upper electrode 35 extends to the outer edge side of the substrate 21.
  • the sealing film 90 is formed of an inorganic film such as a silicon nitride film or an aluminum oxide film.
  • the sealing film 90 is not limited to a single layer film, but may be a laminated film in which multiple inorganic films are stacked. Alternatively, the sealing film 90 may be a laminated film in which an organic film formed of a resin film such as acrylic and an inorganic film are stacked.
  • the side surfaces 32s, 33s, 34s, and 35Ms of the lower buffer layer 32, active layer 33, upper buffer layer 34, and upper metal layer 35M are covered with the upper electrode 35. This makes it possible to suppress contact between the patterning mask and the active layer 33 when forming the upper electrode 35, compared to when the upper electrode 35 is formed in the same shape as the lower buffer layer 32, active layer 33, and upper buffer layer 34.
  • Fig. 7 is an explanatory diagram that shows a schematic diagram of the manufacturing process of the detection device according to the first embodiment.
  • Fig. 8 is an explanatory diagram that shows an enlarged view of steps ST1 and ST2 in Fig. 7. Note that in Fig. 7, the lower buffer layer 32 and the upper buffer layer 34 are omitted in order to make the drawing easier to see.
  • a TFT layer 22, an organic insulating film 26, and a barrier film 27 are formed on a substrate 21.
  • the lower electrode 31 is patterned in a matrix shape corresponding to the arrangement of the multiple photodiodes PD.
  • the lower buffer layer 32, the active layer 33, and the upper buffer layer 34 are formed over the entire surface of the substrate 21, across the detection area AA and the peripheral area GA.
  • a film forming device uses a first patterning mask 201 to form an upper metal layer 35M on the upper buffer layer 34 in an area corresponding to the detection area AA of the substrate 21 (step ST1).
  • the first patterning mask 201 for forming the upper metal layer 35M is a metal mask having an opening OP1.
  • the opening OP1 is provided at a position overlapping with the area (detection area AA) where multiple photodiodes PD are to be formed.
  • the upper metal layer 35M is formed by sputtering, vapor deposition, plasma CVD, or the like.
  • the first patterning mask 201 is positioned above and spaced apart from the upper buffer layer 34.
  • the upper metal layer 35M is deposited around the opening OP1 of the first patterning mask 201 to the outside.
  • the side surface 35Ms of the upper metal layer 35M is formed to have a forward tapered shape.
  • the lower buffer layer 32, the active layer 33, and the upper buffer layer 34 are removed from the regions where the upper metal layer 35M is not provided (step ST2).
  • the upper metal layer 35M is used as a mask.
  • the lower buffer layer 32, the active layer 33, and the upper buffer layer 34 in the regions that do not overlap with the upper metal layer 35M are removed by dry etching.
  • the lower buffer layer 32, the active layer 33, and the upper buffer layer 34 in the regions that overlap with the upper metal layer 35M are formed as a plurality of photodiodes PD.
  • etching of the lower buffer layer 32, the active layer 33, and the upper buffer layer 34 first proceeds in the region outside the side surface 35Ms of the upper metal layer 35M.
  • the thin outer edge portion the portion overlapping the side surface 35Ms of the upper metal layer 35M is also etched.
  • step ST2b of FIG. 8 when the outer edge portion of the upper metal layer 35M is further removed, etching of the lower buffer layer 32, active layer 33, and upper buffer layer 34 proceeds sequentially in the areas overlapping with the removed portion of the upper metal layer 35M.
  • the side surfaces 32s, 33s, and 34s of the lower buffer layer 32, active layer 33, and upper buffer layer 34 of the photodiode PD are formed to have a forward tapered shape.
  • the side surface 35Ms of the upper metal layer 35M is also formed to have a forward tapered shape.
  • a film forming apparatus uses a second patterning mask 202 to form an upper electrode 35 on the upper metal layer 35M (step ST3).
  • the second patterning mask 202 for forming the upper electrode 35 is a metal mask having an opening OP2.
  • the opening OP2 of the second patterning mask 202 has a width W2 that is at least greater than the width W1 of the active layer 33.
  • the width W1 of the active layer 33 is the maximum width between the side surfaces 33s of the active layer 33.
  • the active layer 33 has a forward tapered shape, and the maximum width W1 of the active layer 33 is the distance at the portion where the lower end of the side surface 33s of the active layer 33 contacts the insulating film 36 or the barrier film 27.
  • the distance L1 between the inner wall of the opening OP2 of the second patterning mask 202 and the side surface 33s of the active layer 33 is 500 ⁇ m or more. More specifically, the distance L1 is the distance between the inner wall of the opening OP2 of the second patterning mask 202 and the lower end of the side surface 33s of the active layer 33, which contacts the insulating film 36 or the barrier film 27, in a direction parallel to the surface of the substrate 21. The distance L1 is different for each side of the photodiode PD depending on the alignment accuracy of the second patterning mask 202. For example, as shown in FIG.
  • the distance L1 between the inner wall of the opening OP2 and the side surface 33s of the active layer 33 is larger than the distance L1 on the opposite side.
  • the second patterning mask 202 is arranged so that the minimum distance L1 among the distances L1 along the outer edge of the photodiode PD is 500 ⁇ m or more.
  • the width W2 of the opening OP2 is smaller than the width of the barrier film 27 formed on the substrate 21.
  • the inner wall of the opening OP2 of the second patterning mask 202 overlaps with the outer edge side of the barrier film 27 formed on the substrate 21.
  • the upper electrode 35 is formed to cover the top surface of the upper metal layer 35M, as well as the side surfaces 32s, 33s, 34s of the photodiode PD and the side surface 35Ms of the upper metal layer 35M.
  • the upper electrode 35 is provided extending further to the outer edge side of the substrate 21 than the side surface 33s of the active layer 33.
  • the side surface 35s on the outer edge side of the upper electrode 35 is formed inside (towards the detection area AA) than the side surface of the barrier film 27.
  • a film forming device forms a sealing film 90 covering the upper electrode 35 (step ST4).
  • a patterning mask (not shown) for forming the sealing film 90 has an opening with a width larger than the opening OP2.
  • the sealing film 90 is formed covering the entire surface of the upper electrode 35.
  • the side surface 35s on the outer edge side of the upper electrode 35 is also covered by the sealing film 90.
  • the side surface 35s on the outer edge side of the upper electrode 35 is formed inside (towards the detection area AA) more than the side surface of the sealing film 90.
  • the detection device 1 of this embodiment is formed by the above-mentioned process.
  • the inner wall of the opening OP2 of the second patterning mask 202 is positioned at a predetermined distance L1 from the side surface 33s of the active layer 33. This makes it possible to suppress contact between the second patterning mask 202 and the side surface 33s of the active layer 33, compared to when the upper electrode 35 is formed in the same shape as the lower buffer layer 32, the active layer 33, and the upper buffer layer 34, i.e., when the side surface 35s of the upper electrode 35 is provided at a position overlapping the side surfaces 32s, 33s, 34s, and 35Ms of the photodiode PD.
  • the manufacturing process of the detection device 1 shown in Figures 7 and 8 is merely a schematic illustration and can be modified as appropriate.
  • the layered structure and forward tapered shapes of the side surfaces 32s, 33s, and 34s shown in Figure 8 are shown exaggerated to make it easier to understand, and the film thickness, inclination, width, etc. of the side surfaces 32s, 33s, and 34s may be different.
  • Second Embodiment 9 is an explanatory diagram showing a manufacturing process of the detection device according to the second embodiment.
  • the same components as those described in the above embodiment are denoted by the same reference numerals, and duplicated description will be omitted.
  • the lower buffer layer 32 and the upper buffer layer 34 are omitted, as in FIG. 7.
  • the manufacturing process shown in FIG. 9 corresponds to the process (step ST3) of forming the upper electrode 35 in FIG. 7.
  • the processes of depositing the upper metal layer 35M, removing the active layer 33, and depositing the sealing film 90 are similar to the processes of steps ST1, ST2, and ST4 described above in FIG. 7, and repeated explanations will be omitted.
  • the second patterning mask 202 is supported on spacers 203 provided on the outer edge side of the substrate 21.
  • the height of the spacers 203 is greater than the total height of the lower buffer layer 32, the active layer 33, the upper buffer layer 34, and the upper metal layer 35M.
  • the spacers 203 are resin tapes made of a resin material such as polyimide.
  • the second patterning mask 202 is disposed above the upper metal layer 35M. More specifically, in the direction perpendicular to the substrate 21, the lower surface of the second patterning mask 202 is disposed at a distance from the upper surface of the upper metal layer 35M.
  • the width W2 of the opening OP2 of the second patterning mask 202 is at least greater than the width W1 of the active layer 33.
  • the inner wall of the opening OP2 of the second patterning mask 202 may be positioned so as to overlap the side surface 33s of the active layer 33.
  • the distance L1 (see FIG. 7) between the inner wall of the opening OP2 of the second patterning mask 202 and the side surface 33s of the active layer 33 may be 500 ⁇ m or less.
  • a film forming device uses the second patterning mask 202 to form the upper electrode 35 on the upper metal layer 35M (step ST3A).
  • the upper electrode 35 is formed between the lower surface of the second patterning mask 202 and the upper surface of the upper metal layer 35M.
  • the upper electrode 35 is formed to cover the upper surface of the upper metal layer 35M, as well as the side surfaces 32s, 33s, and 34s of the photodiode PD and the side surface 35Ms of the upper metal layer 35M.
  • the second patterning mask 202 is supported by the spacers 203 during the deposition process of the upper electrode 35, so that contact between the second patterning mask 202 and the respective side surfaces 32s, 33s, and 34s of the lower buffer layer 32, active layer 33, and upper buffer layer 34 can be suppressed.

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Abstract

検出装置は、基板と、基板の上に積層された有機絶縁膜及びバリア膜と、基板の検出領域で、バリア膜の上に、下部電極、下部バッファ層、活性層、上部バッファ層及び上部電極の順に積層された有機光センサと、有機光センサを覆う封止膜と、を有し、下部バッファ層、活性層及び上部バッファ層の側面は、上部電極で覆われており、上部電極は、封止膜で覆われている。

Description

検出装置及び検出装置の製造方法
　本発明は、検出装置及び検出装置の製造方法に関する。
　指紋パターンや静脈パターンを検出可能な光センサが知られている（例えば、特許文献１）。このような光センサは、活性層として有機半導体材料が用いられた複数のフォトダイオード（ＯＰＤ：Ｏｒｇａｎｉｃ　Ｐｈｏｔｏｄｉｏｄｅ）を有する。特許文献２に記載されるように、フォトダイオードは、例えば、下部電極、電子輸送層、活性層、正孔輸送層、上部電極の順に積層される。電子輸送層又は正孔輸送層は、バッファ層とも呼ばれる。
特開２００９－３２００５号公報 国際公開第２０２０／１８８９５９号 特開２００２－０３８２５４号公報 特開２００５－１２０４０６号公報 特開２００５－０６８５０１号公報
　ＯＰＤを有する検出装置の製造工程において、パターニング用マスクを用いた成膜工程で、パターニング用マスクと活性層等の膜面とが接触する場合がある。活性層等の膜面に傷や異物が付着すると、ＯＰＤの外縁側で膜厚ばらつきや形状ばらつきを引き起こす要因となる。この膜厚ばらつきや形状ばらつきが生じると、有機光センサに入射する光の状態が異なり、検出精度が低下する可能性がある。
　特許文献３から特許文献５には、液晶表示装置の導電膜やカラーフィルタの成膜に用いられるマスクに関する技術が記載されている。しかし、特許文献３から特許文献５には、ＯＰＤを有する検出装置及びその製造方法について記載されていない。
　本発明は、有機光センサの傷の発生や異物の付着を抑制することが可能な検出装置及び検出装置の製造方法を提供することを目的とする。
　本発明の一態様の検出装置は、基板と、前記基板の上に積層された有機絶縁膜及びバリア膜と、前記基板の検出領域で、前記バリア膜の上に、下部電極、下部バッファ層、活性層、上部バッファ層及び上部電極の順に積層された有機光センサと、前記有機光センサを覆う封止膜と、を有し、前記下部バッファ層、前記活性層及び前記上部バッファ層の側面は、前記上部電極で覆われており、前記上部電極は、前記封止膜で覆われている。
　本発明の一態様の検出装置の製造方法は、基板の上に、有機絶縁膜、バリア膜、下部電極、下部バッファ層、活性層、上部バッファ層の順に形成する工程と、第１パターニング用マスクを用いて、前記基板の検出領域に対応する領域で前記上部バッファ層の上に上部メタル層を形成し、前記上部メタル層が設けられていない領域で、前記下部バッファ層、前記活性層及び前記上部バッファ層を除去する工程と、第２パターニング用マスクを用いて、前記上部メタル層の上に上部電極を形成する工程と、を有し、前記上部電極を形成する工程で、前記第２パターニング用マスクの開口の内壁と、前記活性層の側面との距離は５００μｍ以上であり、前記下部バッファ層、前記活性層及び前記上部バッファ層の側面は、前記上部電極で覆われる。
　本発明の一態様の検出装置の製造方法は、基板の上に、有機絶縁膜、バリア膜、下部電極、下部バッファ層、活性層、上部バッファ層の順に形成する工程と、第１パターニング用マスクを用いて、前記基板の検出領域に対応する領域で前記上部バッファ層の上に上部メタル層を形成し、前記上部メタル層が設けられていない領域で、前記下部バッファ層、前記活性層及び前記上部バッファ層を除去する工程と、第２パターニング用マスクを用いて、前記上部メタル層の上に上部電極を形成する工程と、を有し、前記上部電極を形成する工程で、前記第２パターニング用マスクは、前記基板の外縁側に設けられたスペーサの上に支持され、前記下部バッファ層、前記活性層及び前記上部バッファ層の側面は、前記上部電極で覆われる。
図１は、第１実施形態に係る検出装置を模式的に示す平面図である。 図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図３は、第１実施形態に係る検出装置を示す回路図である。 図４は、複数のフォトダイオードが有する下部電極、下部バッファ層、活性層、上部バッファ層及び上部電極の構成を模式的に示す平面図である。 図５は、図４のＶ－Ｖ’断面図である。 図６は、図４のＶＩ－ＶＩ’断面図である。 図７は、第１実施形態に係る検出装置の製造工程を模式的に示す説明図である。 図８は、図７におけるステップＳＴ１及びステップＳＴ２の工程を拡大して示す説明図である。 図９は、第２実施形態に係る検出装置の製造工程を模式的に示す説明図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、本開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本開示と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
　図１は、第１実施形態に係る検出装置を模式的に示す平面図である。図１に示すように、検出装置１は、基板２１と、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１２２と、電源回路１２３と、第１光源基材５１と、第２光源基材５２と、光源５３、５４と、を有する。第１光源基材５１には、複数の光源５３が設けられる。第２光源基材５２には複数の光源５４が設けられる。
　基板２１には、配線基板７１を介して制御基板１２１が電気的に接続される。配線基板７１は、例えばフレキシブルプリント基板やリジット基板である。配線基板７１には、検出回路４８が設けられている。制御基板１２１には、制御回路１２２及び電源回路１２３が設けられている。制御回路１２２は、例えばＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）である。制御回路１２２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。また、制御回路１２２は、光源５３、５４に制御信号を供給して、光源５３、５４の点灯又は非点灯を制御する。電源回路１２３は、センサ電源信号ＶＤＤＳＮＳ（図３参照）等の電圧信号をセンサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に供給する。また、電源回路１２３は、電源電圧を光源５３、５４に供給する。
　基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数のフォトダイオードＰＤ（図４参照）が設けられた領域である。周辺領域ＧＡは、検出領域ＡＡの外周と、基板２１の外縁との間の領域であり、複数のフォトダイオードＰＤが設けられない領域である。
　ゲート線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、ゲート線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。
　なお、以下の説明において、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の主面の法線方向である。また、「平面視」とは、基板２１と垂直な方向から見た場合の位置関係をいう。
　複数の光源５３は、第１光源基材５１に設けられ、第２方向Ｄｙに沿って配列される。複数の光源５４は、第２光源基材５２に設けられ、第２方向Ｄｙに沿って配列される。第１光源基材５１及び第２光源基材５２は、それぞれ、制御基板１２１に設けられた端子部１２４、１２５を介して、制御回路１２２及び電源回路１２３と電気的に接続される。
　複数の光源５３及び複数の光源５４は、例えば、無機ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）や、有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等が用いられる。複数の光源５３及び複数の光源５４は、それぞれ異なる波長の光を出射する。
　光源５３から出射された第１光は、主に指等の被検出体の表面で反射されセンサ部１０に入射する。これにより、センサ部１０は、指等の表面の凹凸の形状を検出することで指紋を検出することができる。光源５４から出射された第２光は、主に指等の内部で反射し又は指等を透過してセンサ部１０に入射する。これにより、センサ部１０は、指等の内部の生体に関する情報を検出できる。生体に関する情報とは、例えば、指や掌の脈波、脈拍、血管像等である。すなわち、検出装置１は、指紋を検出する指紋検出装置や、静脈などの血管パターンを検出する静脈検出装置として構成されてもよい。
　なお、図１に示す光源５３、５４の配置は、あくまで一例であり適宜変更することができる。検出装置１は、光源として複数種類の光源５３、５４が設けられている。ただし、これに限定されず、光源は１種類であってもよい。例えば、第１光源基材５１及び第２光源基材５２のそれぞれに、複数の光源５３及び複数の光源５４が配置されていてもよい。また、光源５３及び光源５４が設けられる光源基材は１つ又は３つ以上であってもよい。あるいは、光源は、少なくとも１つ以上配置されていればよい。
　図２は、実施形態に係る検出装置の構成例を示すブロック図である。図２に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１２２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１２２に含まれる。
　センサ部１０は、複数のフォトダイオードＰＤを有する。センサ部１０が有するフォトダイオードＰＤは、照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。また、センサ部１０は、ゲート線駆動回路１５から供給されるゲート駆動信号ＶＧＬにしたがって検出を行う。
　検出制御回路１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。また、検出制御回路１１は、各種制御信号を光源５３、５４に供給して、それぞれの点灯及び非点灯を制御する。
　ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＬ（図３参照）を駆動する回路である。ゲート線駆動回路１５は、複数のゲート線ＧＬを順次又は同時に選択し、選択されたゲート線ＧＬにゲート駆動信号ＶＧＬを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＬに接続された複数のフォトダイオードＰＤを選択する。
　信号線選択回路１６は、複数の信号線ＳＬ（図３参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、フォトダイオードＰＤの検出信号Ｖｄｅｔを検出部４０に出力する。
　検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。
　検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Ａｎａｌｏｇ　Ｆｒｏｎｔ　Ｅｎｄ）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。
　信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指が検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指や掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出できる。生体に関する情報は、例えば、指や掌の血管像、脈波、脈拍、血中酸素濃度等である。
　記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、レジスタ回路等であってもよい。
　座標抽出回路４５は、信号処理回路４４において指の接触又は近接が検出されたときに、指等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指や掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各フォトダイオードＰＤから出力される検出信号Ｖｄｅｔを組み合わせて、指等の表面の凹凸の形状を示す二次元情報及び指や掌の血管の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力電圧Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。
　図３は、実施形態に係る検出装置を示す回路図である。なお、図３では、検出回路４８の回路構成も併せて示している。図３に示すように、センサ画素ＰＸは、フォトダイオードＰＤと、容量素子Ｃａと、駆動トランジスタＴｒとを含む。容量素子Ｃａは、フォトダイオードＰＤに形成される容量（センサ容量）であり、等価的にフォトダイオードＰＤと並列に接続される。
　図３では、複数のゲート線ＧＬのうち、第２方向Ｄｙに並ぶ２つのゲート線ＧＬ（ｍ）、ＧＬ（ｍ＋１）を示す。また、複数の信号線ＳＬのうち、第１方向Ｄｘに並ぶ２つの信号線ＳＬ（ｎ）、ＳＬ（ｎ＋１）を示す。センサ画素ＰＸは、ゲート線ＧＬと信号線ＳＬとで囲まれた領域である。
　駆動トランジスタＴｒは、複数のフォトダイオードＰＤのそれぞれに対応して設けられる。駆動トランジスタＴｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）で構成されている。
　複数のゲート線ＧＬのそれぞれは、第１方向Ｄｘに配列された複数の駆動トランジスタＴｒのゲートに接続される。複数の信号線ＳＬのそれぞれは、第２方向Ｄｙに配列された複数の駆動トランジスタＴｒのソース及びドレインの一方に接続される。複数の駆動トランジスタＴｒのソース及びドレインの他方は、フォトダイオードＰＤのカソード及び容量素子Ｃａに接続される。
　フォトダイオードＰＤのアノードには、電源回路１２３（図１参照）からセンサ電源信号ＶＤＤＳＮＳが供給される。また、信号線ＳＬ及び容量素子Ｃａには、電源回路１２３からリセットトランジスタＴｒＲを介して、信号線ＳＬ及び容量素子Ｃａの初期電位となるセンサ基準電圧ＣＯＭが供給される。
　露光期間でセンサ画素ＰＸに光が照射されると、フォトダイオードＰＤには光量に応じた電流が流れ、これにより容量素子Ｃａに電荷が蓄積される。読み出し期間で駆動トランジスタＴｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＬに電流が流れる。信号線ＳＬは、信号線選択回路１６の出力トランジスタＴｒＳを介して検出回路４８に接続される。これにより、検出装置１は、センサ画素ＰＸごとにフォトダイオードＰＤに照射される光の光量に応じた信号を検出できる。
　検出回路４８は、読み出し期間にスイッチＳＳＷがオンになり、信号線ＳＬと接続される。検出回路４８の検出信号増幅回路４２は、信号線ＳＬから供給された電流または電荷に応じた電圧に変換する。検出信号増幅回路４２の非反転入力部（＋）には、固定された電位を有する基準電位（Ｖｒｅｆ）が入力され、反転入力部（－）には、信号線ＳＬが接続される。実施形態では、基準電位（Ｖｒｅｆ）電圧としてセンサ基準電圧ＣＯＭと同じ信号が入力される。制御回路１２２（図１参照）は、光が照射された場合の検出信号Ｖｄｅｔと、光が照射されていない場合の検出信号Ｖｄｅｔとの差分をセンサ出力電圧Ｖｏとして演算する。また、検出信号増幅回路４２は、容量素子Ｃｂ及びリセットスイッチＲＳＷを有する。リセット期間においてリセットスイッチＲＳＷがオンになり、容量素子Ｃｂの電荷がリセットされる。
　なお、駆動トランジスタＴｒは、ｎ型ＴＦＴに限定されず、ｐ型ＴＦＴで構成されてもよい。また、図３に示すセンサ画素ＰＸの画素回路はあくまで一例であり、センサ画素ＰＸには、１つのフォトダイオードＰＤに対応して、複数のトランジスタが設けられていてもよい。
　次に、図４から図６を参照して、フォトダイオードＰＤの構成について説明する。図４は、複数のフォトダイオードが有する下部電極、下部バッファ層、活性層、上部バッファ層及び上部電極の構成を模式的に示す平面図である。
　図４に示すように、複数のフォトダイオードＰＤ（有機光センサ）は、検出領域ＡＡにマトリクス状に配置される。複数のフォトダイオードＰＤは、下部電極３１と、下部バッファ層３２と、活性層３３と、上部バッファ層３４と、上部メタル層３５Ｍと、上部電極３５と、を有する。複数の下部電極３１は、複数のフォトダイオードＰＤごとに離隔して設けられ、検出領域ＡＡにマトリクス状に配置される。下部バッファ層３２、活性層３３、上部バッファ層３４及び上部メタル層３５Ｍは、複数のフォトダイオードＰＤに亘って連続して設けられ、検出領域ＡＡ全体に設けられる。
　上部電極３５は複数のフォトダイオードＰＤに亘って連続して設けられ、検出領域ＡＡ及び周辺領域ＧＡに設けられる。上部電極３５は、下部バッファ層３２、活性層３３、上部バッファ層３４及び上部メタル層３５Ｍを覆って設けられる。また、上部電極３５の外縁は、下部バッファ層３２、活性層３３、上部バッファ層３４及び上部メタル層３５Ｍの外縁よりも外側（基板２１の外縁側）に位置する。上部電極３５の一部は周辺領域ＧＡに設けられたコンタクト部ＣＮに接続され、基板２１の配線を通して、外部回路（例えば制御回路１２２や電源回路１２３（図１参照））に電気的に接続される。
　検出装置１は、複数のフォトダイオードＰＤを覆う封止膜９０を有する。封止膜９０は、検出領域ＡＡ及び周辺領域ＧＡに亘って設けられ、基板２１の外縁側まで設けられる。封止膜９０は、複数のフォトダイオードＰＤを覆って設けられる。封止膜９０の外縁は、上部電極３５の外縁よりも外側（基板２１の外縁側）に位置する。
　なお、図４では配線基板７１（図１参照）の図示を省略しているが、配線基板７１は、上部電極３５の外側で基板２１に設けられた端子と接続される。また、封止膜９０には必要に応じて、配線基板７１と端子との接続箇所に開口が設けられていてもよい。
　次に、検出装置１の複数のフォトダイオードＰＤ及び封止膜９０の積層構造について説明する。図５は、図４のＶ－Ｖ’断面図である。図６は、図４のＶＩ－ＶＩ’断面図である。
　なお、以下の説明では、基板２１の表面に垂直な方向において、基板２１から封止膜９０に向かう方向を「上側」又は単に「上」とする。また、封止膜９０から基板２１に向かう方向を「下側」又は単に「下」とする。
　図５及び図６に示すように、検出装置１は、基板２１、ＴＦＴ層２２、有機絶縁膜２６、バリア膜２７、フォトダイオードＰＤ、及び、封止膜９０を有する。検出領域ＡＡで、基板２１の上にＴＦＴ層２２、有機絶縁膜２６、バリア膜２７、フォトダイオードＰＤ、封止膜９０の順に積層される。
　基板２１は、フィルム状の樹脂で形成された絶縁性基板である。ＴＦＴ層２２は、センサ画素ＰＸ（図３参照）が有する画素回路が形成された回路形成層である。ＴＦＴ層２２は、駆動トランジスタＴｒ、ゲート線ＧＬ、信号線ＳＬ等の各種配線、及び、層間を絶縁する複数の無機絶縁膜を含む。
　有機絶縁膜２６は、ＴＦＴ層２２に形成された駆動トランジスタＴｒを覆って設けられる。有機絶縁膜２６は、有機絶縁材料で形成された平坦化膜である。バリア膜２７は、有機絶縁膜２６の上に設けられる。バリア膜２７は、例えばシリコン窒化膜（ＳｉＮ）等の無機絶縁材料で形成される。
　フォトダイオードＰＤは、バリア膜２７の上に設けられる。フォトダイオードＰＤは、基板２１に垂直な方向で、下部電極３１、下部バッファ層３２、活性層３３、上部バッファ層３４、上部メタル層３５Ｍ、上部電極３５の順に積層される。本実施形態のフォトダイオードＰＤは、活性層３３として有機半導体が用いられた有機フォトダイオード（ＯＰＤ：Ｏｒｇａｎｉｃ　Ｐｈｏｔｏｄｉｏｄｅ）である。
　下部電極３１は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透光性を有する導電材料で形成される。下部バッファ層３２、活性層３３、上部バッファ層３４、上部メタル層３５Ｍ及び上部電極３５は、複数のフォトダイオードＰＤに亘って連続して設けられる。具体的には、下部バッファ層３２、活性層３３、上部バッファ層３４、上部メタル層３５Ｍ及び上部電極３５は、下部電極３１に重なって設けられるとともに、隣接する下部電極３１の間の領域にも設けられる。
　絶縁膜３６は下部電極３１の周縁部を覆って設けられる。絶縁膜３６により、隣り合うフォトダイオードＰＤの下部電極３１間が絶縁される。また、下部電極３１の周縁部で、下部バッファ層３２に段切れが生じた場合であっても、絶縁膜３６が設けられているので、活性層３３と下部電極３１とのショート（短絡）が発生することを抑制できる。本実施形態では、絶縁膜３６は、シリコン窒化膜（ＳｉＮ）あるいはシリコン酸化膜（ＳｉＯ２）等の無機絶縁材料で形成される。また、絶縁膜３６はコンタクト部ＣＮの周縁部を覆って設けられる。絶縁膜３６は、バリア膜２７の全体を覆って設けられているが、これに限定されず、少なくとも下部電極３１の周縁部及びコンタクト部ＣＮの周縁部を覆って設けられていればよい。
　活性層３３は、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する。活性層３３の材料として、有機材料が用いられる。具体的には、活性層３３は、ｐ型有機半導体と、ｎ型有機半導体であるｎ型フラーレン誘導体（ＰＣＢＭ）とが混在するバルクヘテロ構造である。活性層３３として、例えば、低分子有機材料であるＣ６０（フラーレン）、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル：Phenyl　C61-butyric　acid　methyl　ester）、ＣｕＰｃ（銅フタロシアニン：Copper　Phthalocyanine）、Ｆ１６ＣｕＰｃ（フッ素化銅フタロシアニン）、ｒｕｂｒｅｎｅ（ルブレン：5,6,11,12-tetraphenyltetracene）、ＰＤＩ（Perylene（ペリレン）の誘導体）等を用いることができる。
　活性層３３は、これらの低分子有機材料を用いて蒸着型（Dry　Process）で形成することができる。この場合、活性層３３は、例えば、ＣｕＰｃとＦ１６ＣｕＰｃとの積層膜、又はｒｕｂｒｅｎｅとＣ６０との積層膜であってもよい。活性層３３は、塗布型（Wet　Process）で形成することもできる。この場合、活性層３３は、上述した低分子有機材料と高分子有機材料とを組み合わせた材料が用いられる。高分子有機材料として、例えばＰ３ＨＴ（poly（3-hexylthiophene））、Ｆ８ＢＴ（F8-alt-benzothiadiazole）等を用いることができる。活性層３３は、Ｐ３ＨＴとＰＣＢＭとが混合した状態の膜、又はＦ８ＢＴとＰＤＩとが混合した状態の膜とすることができる。なお、活性層３３は、バルクヘテロ構造に限定されずＰＩＮ型であってもよい。
　下部バッファ層３２及び上部バッファ層３４は、活性層３３で発生した正孔及び電子が下部電極３１又は上部電極３５に到達しやすくするために設けられる。下部バッファ層３２は、下部電極３１と活性層３３との間に設けられ、下部電極３１及び活性層３３と直接接する。また、下部バッファ層３２は、隣り合う下部電極３１の間でバリア膜２７及び絶縁膜３６を覆って設けられる。
　上部バッファ層３４は、活性層３３と、上部電極３５との間に設けられる。また、上部メタル層３５Ｍは、上部バッファ層３４と、上部電極３５との間に設けられる。上部バッファ層３４は、活性層３３及び上部メタル層３５Ｍと直接接する。
　本実施形態では、下部電極３１がフォトダイオードＰＤのカソード電極であり、上部電極３５がフォトダイオードＰＤのアノード電極である。この場合、下部バッファ層３２は電子輸送層であり、上部バッファ層３４は正孔輸送層である。電子輸送層の材料は、エトキシ化ポリエチレンイミン（ＰＥＩＥ）が用いられる。正孔輸送層の材料は、酸化金属層とされる。酸化金属層として、酸化タングステン（ＷＯ３）、酸化モリブデン等が用いられる。
　なお、下部電極３１がフォトダイオードＰＤのアノード電極であり、上部電極３５がフォトダイオードＰＤのカソード電極であってもよい。この場合、下部バッファ層３２は正孔輸送層であり、上部バッファ層３４は電子輸送層であってもよい。
　上部メタル層３５Ｍは、下部バッファ層３２、活性層３３及び上部バッファ層３４と同等の幅（面積）を有して形成される。上部メタル層３５Ｍは、フォトダイオードＰＤの上部電極としての機能と、下部バッファ層３２、活性層３３及び上部バッファ層３４をパターニングする際のマスクとしての機能を兼用する。フォトダイオードＰＤの製造工程については、図７にて後述する。
　図５及び図６では、模式的に、フォトダイオードＰＤの側面（下部バッファ層３２、活性層３３、上部バッファ層３４及び上部メタル層３５Ｍの側面３２ｓ、３３ｓ、３４ｓ、３５Ｍｓ）を、基板２１の表面に対して垂直に図示している。ただし、実際には、フォトダイオードＰＤの側面３２ｓ、３３ｓ、３４ｓ、３５Ｍｓは順テーパ形状である（図８の拡大図を参照）。
　上部電極３５は、上部メタル層３５Ｍの上面を覆うとともに、下部バッファ層３２の側面３２ｓ、活性層３３の側面３３ｓ、上部バッファ層３４の側面３４ｓ及び上部メタル層３５Ｍの側面３５Ｍｓを覆う。以下の説明では、「下部バッファ層３２の側面３２ｓ、活性層３３の側面３３ｓ、上部バッファ層３４の側面３４ｓ及び上部メタル層３５Ｍの側面３５Ｍｓ」を「フォトダイオードＰＤの側面３２ｓ、３３ｓ、３４ｓ、３５Ｍｓ」と表す場合がある。
　より具体的には、上部電極３５は、重畳部３５ａと、側部３５ｂと、延在部３５ｃとを含む。重畳部３５ａは、上部メタル層３５Ｍの上面を覆う。側部３５ｂは、フォトダイオードＰＤの側面３２ｓ、３３ｓ、３４ｓ、３５Ｍｓを覆う。側部３５ｂの上端は重畳部３５ａと接続され、側部３５ｂの下端は延在部３５ｃと接続される。延在部３５ｃは、複数のフォトダイオードＰＤの側面３２ｓ、３３ｓ、３４ｓ、３５Ｍｓよりも外側で周辺領域ＧＡまで延在する。上部電極３５の延在部３５ｃは、複数のフォトダイオードＰＤと重ならない領域で、バリア膜２７及び絶縁膜３６の上に設けられる。
　上部電極３５の外縁側の側面３５ｓ（延在部３５ｃの側面３５ｓ）は、複数のフォトダイオードＰＤの側面３２ｓ、３３ｓ、３４ｓ、３５Ｍｓよりも基板２１の外縁側に位置する。言い換えると、上部電極３５の平面積は、下部バッファ層３２、活性層３３、上部バッファ層３４及び上部メタル層３５Ｍの平面積よりも大きい。基板２１の外縁側で、上部電極３５の側面３５ｓは、バリア膜２７の側面よりも検出領域ＡＡ側に位置する。また、図６に示すように、上部電極３５の延在部３５ｃの一部は、コンタクト部ＣＮと重なる領域まで延在し、コンタクト部ＣＮと接続される。
　上部電極３５は、例えば、ＩＴＯやＩＺＯ等の透光性を有する導電材料で形成される。これに限定されず、上部電極３５は、例えば、銀（Ａｇ）等の非透光性を有する導電材料で形成されてもよい。上部メタル層３５Ｍは、例えば、銀（Ａｇ）等の金属材料で形成される。すなわち、上部メタル層３５Ｍは、上部電極３５と同じ金属材料であってもよい。
　封止膜９０は、複数のフォトダイオードＰＤを覆って設けられる。封止膜９０は、上部電極３５の重畳部３５ａ、側部３５ｂ及び延在部３５ｃを覆って設けられる。封止膜９０の側面は、上部電極３５の外縁側の側面３５ｓよりも基板２１の外縁側に位置する。封止膜９０によりフォトダイオードＰＤは良好に封止され、外部からの水分の侵入を抑制することができる。また、封止膜９０が上部電極３５の外縁側の側面３５ｓを覆っているので、上部電極３５が基板２１の外縁側まで延在する場合に比べて、基板２１の外縁側からの水分の侵入を良好に抑制することができる。
　封止膜９０は、例えばシリコン窒化膜や酸化アルミニウム膜などの無機膜で形成される。封止膜９０は単層膜に限定されず、複数の無機膜が積層された積層膜であってもよい。あるいは、封止膜９０は、アクリルなどの樹脂膜で形成された有機膜と、無機膜とが積層された積層膜であってもよい。
　以上のように、本実施形態の検出装置１において、下部バッファ層３２、活性層３３、上部バッファ層３４及び上部メタル層３５Ｍの側面３２ｓ、３３ｓ、３４ｓ、３５Ｍｓは、上部電極３５で覆われている。これにより、上部電極３５が下部バッファ層３２、活性層３３及び上部バッファ層３４と同等の形状で形成された場合に比べて、上部電極３５を成膜する際の、パターニング用マスクと活性層３３との接触を抑制することができる。
（検出装置の製造方法）
　次に、図７を参照して、本実施形態の検出装置１の製造方法について説明する。図７は、第１実施形態に係る検出装置の製造工程を模式的に示す説明図である。図８は、図７におけるステップＳＴ１及びステップＳＴ２の工程を拡大して示す説明図である。なお、図７では、図面を見やすくするために下部バッファ層３２及び上部バッファ層３４を省略して示す。
　図７に示すように、基板２１の上に、ＴＦＴ層２２、有機絶縁膜２６、バリア膜２７が形成される。バリア膜２７の上にフォトダイオードＰＤを構成する下部電極３１、絶縁膜３６、下部バッファ層３２（図８参照）、活性層３３、上部バッファ層３４（図８参照）がこの順に成膜される。下部電極３１は、複数のフォトダイオードＰＤの配置に対応してマトリクス状にパターニングされる。下部バッファ層３２、活性層３３、上部バッファ層３４は、検出領域ＡＡ及び周辺領域ＧＡに亘って、基板２１の全面に形成される。
　次に成膜装置（図示しない）は、第１パターニング用マスク２０１を用いて、基板２１の検出領域ＡＡに対応する領域で、上部バッファ層３４の上に上部メタル層３５Ｍを形成する（ステップＳＴ１）。上部メタル層３５Ｍ形成用の第１パターニング用マスク２０１は、開口ＯＰ１を有するメタルマスクである。開口ＯＰ１は、複数のフォトダイオードＰＤが形成される予定の領域（検出領域ＡＡ）と重なる位置に設けられる。上部メタル層３５Ｍは、スパッタリング法、蒸着法、プラズマＣＶＤ法等により成膜される。
　ここで、図８のステップＳＴ１に示すように、上部メタル層３５Ｍの成膜工程において、第１パターニング用マスク２０１は、上部バッファ層３４よりも上方に離隔して配置される。上部メタル層３５Ｍは、第１パターニング用マスク２０１の開口ＯＰ１よりも外側に回り込んで成膜される。この結果、上部メタル層３５Ｍの側面３５Ｍｓは、順テーパ形状を有して形成される。
　次に、図７に示すように、上部メタル層３５Ｍが設けられていない領域で、下部バッファ層３２、活性層３３及び上部バッファ層３４が除去される（ステップＳＴ２）。ステップＳＴ２の除去工程において、上部メタル層３５Ｍがマスクとして用いられる。上部メタル層３５Ｍと重ならない領域の下部バッファ層３２、活性層３３及び上部バッファ層３４は、ドライエッチングにより除去される。言い換えると、上部メタル層３５Ｍと重なる領域の下部バッファ層３２、活性層３３及び上部バッファ層３４は、複数のフォトダイオードＰＤとして形成される。
　ここで、図８のステップＳＴ２ａに示すように、下部バッファ層３２、活性層３３及び上部バッファ層３４の除去工程において、まず、上部メタル層３５Ｍの側面３５Ｍｓよりも外側の領域で、下部バッファ層３２、活性層３３及び上部バッファ層３４のエッチングが進行する。この際、下部バッファ層３２、活性層３３及び上部バッファ層３４とともに、上部メタル層３５Ｍのうち、薄く形成された外縁部分（側面３５Ｍｓと重なる部分）もエッチングされる。
　図８のステップＳＴ２ｂに示すように、さらに上部メタル層３５Ｍの外縁部分が除去されると、上部メタル層３５Ｍの除去された部分と重なる領域で、下部バッファ層３２、活性層３３及び上部バッファ層３４のエッチングが順次進行する。これにより、フォトダイオードＰＤの下部バッファ層３２、活性層３３及び上部バッファ層３４の各側面３２ｓ、３３ｓ、３４ｓは、順テーパ形状を有して形成される。また、上部メタル層３５Ｍの側面３５Ｍｓも順テーパ形状を有して形成される。
　次に、図７に示すように、成膜装置（図示しない）は、第２パターニング用マスク２０２を用いて、上部メタル層３５Ｍの上に上部電極３５を形成する（ステップＳＴ３）。上部電極３５形成用の第２パターニング用マスク２０２は、開口ＯＰ２を有するメタルマスクである。第２パターニング用マスク２０２の開口ＯＰ２は、少なくとも活性層３３の幅Ｗ１よりも大きい幅Ｗ２を有する。ここで、活性層３３の幅Ｗ１は、活性層３３の側面３３ｓの間の最大幅とする。具体的には、活性層３３は順テーパ形状であり、活性層３３の最大の幅Ｗ１は、活性層３３の側面３３ｓの下端で、絶縁膜３６又はバリア膜２７と接する部分での距離とする。
　第２パターニング用マスク２０２の開口ＯＰ２の内壁と、活性層３３の側面３３ｓとの距離Ｌ１は５００μｍ以上である。より詳細には、距離Ｌ１は、基板２１の表面に平行な方向で、第２パターニング用マスク２０２の開口ＯＰ２の内壁と、活性層３３の側面３３ｓの下端で、絶縁膜３６又はバリア膜２７と接する部分との距離である。また、距離Ｌ１は、第２パターニング用マスク２０２の位置合わせ精度に応じて、フォトダイオードＰＤの各辺で異なる。例えば図７に示すように、コンタクト部ＣＮが設けられた部分では、開口ＯＰ２の内壁と、活性層３３の側面３３ｓとの距離Ｌ１は、反対側での距離Ｌ１に比べて大きい。本実施形態では、フォトダイオードＰＤの外縁に沿った距離Ｌ１のうち、最小の距離Ｌ１が５００μｍ以上となるように、第２パターニング用マスク２０２が配置される。
　また、開口ＯＰ２の幅Ｗ２は、基板２１に形成されたバリア膜２７の幅よりも小さい。第２パターニング用マスク２０２の開口ＯＰ２の内壁は、基板２１に形成されたバリア膜２７の外縁側と重なる。
　これにより、上部電極３５は、上部メタル層３５Ｍの上面を覆うとともに、フォトダイオードＰＤの各側面３２ｓ、３３ｓ、３４ｓ及び上部メタル層３５Ｍの側面３５Ｍｓを覆って形成される。上部電極３５は、活性層３３の側面３３ｓよりも基板２１の外縁側まで延在して設けられる。また、上部電極３５の外縁側の側面３５ｓは、バリア膜２７の側面よりも内側（検出領域ＡＡ側）に形成される。
　次に、成膜装置（図示しない）は、上部電極３５を覆って封止膜９０を形成する（ステップＳＴ４）。封止膜９０を形成するパターニング用マスク（図示しない）は、開口ＯＰ２よりも大きい幅の開口を有する。これにより、封止膜９０は上部電極３５の全面を覆って形成される。上部電極３５の外縁側の側面３５ｓも封止膜９０に覆われる。言い換えると、上部電極３５の外縁側の側面３５ｓは、封止膜９０の側面よりも内側（検出領域ＡＡ側）に形成される。
　以上のような工程により、本実施形態の検出装置１が形成される。本実施形態では、ステップＳＴ３に示す上部電極３５を形成する工程で、第２パターニング用マスク２０２の開口ＯＰ２の内壁が、活性層３３の側面３３ｓと所定の距離Ｌ１を有して配置される。これにより、上部電極３５が下部バッファ層３２、活性層３３及び上部バッファ層３４と同等の形状で形成された場合、すなわち、上部電極３５の側面３５ｓが、フォトダイオードＰＤの側面３２ｓ、３３ｓ、３４ｓ、３５Ｍｓと重なる位置に設けられた場合に比べて、第２パターニング用マスク２０２と活性層３３の側面３３ｓとの接触を抑制することができる。
　また、図８に示すように、下部バッファ層３２、活性層３３及び上部バッファ層３４の各側面３２ｓ、３３ｓ、３４ｓが順テーパ形状を有する構成であっても、第２パターニング用マスク２０２と各側面３２ｓ、３３ｓ、３４ｓとの接触を抑制することができる。したがって、本実施形態では、フォトダイオードＰＤの外縁側での傷の発生や異物の付着を抑制することができる。
　なお、図７及び図８に示す検出装置１の製造工程は、あくまで模式的に示したものであり、適宜変更することができる。例えば、図８に示す積層構造及び各側面３２ｓ、３３ｓ、３４ｓの順テーパ形状は、理解を容易にするために強調して示しており、膜厚や、各側面３２ｓ、３３ｓ、３４ｓの傾き、幅等は、異なっていてもよい。
（第２実施形態）
　図９は、第２実施形態に係る検出装置の製造工程を模式的に示す説明図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。図９では、図７と同様に下部バッファ層３２及び上部バッファ層３４を省略して示す。
　図９に示す製造工程は、図７における上部電極３５を形成する工程（ステップＳＴ３）に対応する。第２実施形態において、上部メタル層３５Ｍの成膜、活性層３３の除去及び封止膜９０の成膜工程は、図７にて上述したステップＳＴ１、ＳＴ２、ＳＴ４の工程と同様であり、繰り返しの説明は省略する。
　図９に示すように、第２実施形態では、第２パターニング用マスク２０２は、基板２１の外縁側に設けられたスペーサ２０３の上に支持される。スペーサ２０３の高さは、下部バッファ層３２、活性層３３、上部バッファ層３４及び上部メタル層３５Ｍの合計高さよりも高い。スペーサ２０３は、例えばポリイミド等の樹脂材料で形成される樹脂テープである。
　第２パターニング用マスク２０２は、上部メタル層３５Ｍよりも上方に配置される。寄り詳細には、基板２１に垂直な方向で、第２パターニング用マスク２０２の下面は、上部メタル層３５Ｍの上面と離隔して配置される。第２パターニング用マスク２０２の開口ＯＰ２の幅Ｗ２は、少なくとも活性層３３の幅Ｗ１よりも大きい。ただし、本実施形態では、第２パターニング用マスク２０２の開口ＯＰ２の内壁は、活性層３３の側面３３ｓと重なって位置していてもよい。すなわち、第２パターニング用マスク２０２の開口ＯＰ２の内壁と、活性層３３の側面３３ｓとの距離Ｌ１（図７参照）は５００μｍ以下であってもよい。
　成膜装置（図示しない）は、第２パターニング用マスク２０２を用いて、上部メタル層３５Ｍの上に上部電極３５を形成する（ステップＳＴ３Ａ）。本実施形態では、上部電極３５は、第２パターニング用マスク２０２の下面と、上部メタル層３５Ｍの上面との間を回り込んで成膜される。これにより、上部電極３５は、上部メタル層３５Ｍの上面を覆うとともに、フォトダイオードＰＤの各側面３２ｓ、３３ｓ、３４ｓ及び上部メタル層３５Ｍの側面３５Ｍｓを覆って形成される。
　本実施形態では、上部電極３５の成膜工程で、スペーサ２０３により第２パターニング用マスク２０２を支持しているので、第２パターニング用マスク２０２と下部バッファ層３２、活性層３３、上部バッファ層３４の各側面３２ｓ、３３ｓ、３４ｓとの接触を抑制することができる。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
　１　検出装置
　１０　センサ部
　２１　基板
　２２　ＴＦＴ層
　２６　有機絶縁膜
　２７　バリア膜
　３１　下部電極
　３２　下部バッファ層
　３３　活性層
　３４　上部バッファ層
　３５　上部電極
　３５Ｍ　上部メタル層
　４０　検出部
　９０　封止膜
　２０１　第１パターニング用マスク
　２０２　第２パターニング用マスク
　２０３　スペーサ
　ＡＡ　検出領域
　ＧＡ　周辺領域
　ＰＤ　フォトダイオード

Claims (7)

  1. 　基板と、
    　前記基板の上に積層された有機絶縁膜及びバリア膜と、
    　前記基板の検出領域で、前記バリア膜の上に、下部電極、下部バッファ層、活性層、上部バッファ層及び上部電極の順に積層された有機光センサと、
    　前記有機光センサを覆う封止膜と、を有し、
    　前記下部バッファ層、前記活性層及び前記上部バッファ層の側面は、前記上部電極で覆われており、
    　前記上部電極は、前記封止膜で覆われている
    　検出装置。
  2. 　前記基板の外縁側で、前記上部電極の側面は、前記バリア膜の側面よりも前記検出領域側に位置する
    　請求項１に記載の検出装置。
  3. 　前記有機光センサの側面は、順テーパ形状である
    　請求項１に記載の検出装置。
  4. 　前記上部バッファ層と前記上部電極との間に設けられた上部メタル層を有する
    　請求項１に記載の検出装置。
  5. 　前記上部メタル層の側面は、順テーパ形状である
    　請求項４に記載の検出装置。
  6. 　基板の上に、有機絶縁膜、バリア膜、下部電極、下部バッファ層、活性層、上部バッファ層の順に形成する工程と、
    　第１パターニング用マスクを用いて、前記基板の検出領域に対応する領域で前記上部バッファ層の上に上部メタル層を形成し、前記上部メタル層が設けられていない領域で、前記下部バッファ層、前記活性層及び前記上部バッファ層を除去する工程と、
    　第２パターニング用マスクを用いて、前記上部メタル層の上に上部電極を形成する工程と、を有し、
    　前記上部電極を形成する工程で、前記第２パターニング用マスクの開口の内壁と、前記活性層の側面との距離は５００μｍ以上であり、
    　前記下部バッファ層、前記活性層及び前記上部バッファ層の側面は、前記上部電極で覆われる
    　検出装置の製造方法。
  7. 　基板の上に、有機絶縁膜、バリア膜、下部電極、下部バッファ層、活性層、上部バッファ層の順に形成する工程と、
    　第１パターニング用マスクを用いて、前記基板の検出領域に対応する領域で前記上部バッファ層の上に上部メタル層を形成し、前記上部メタル層が設けられていない領域で、前記下部バッファ層、前記活性層及び前記上部バッファ層を除去する工程と、
    　第２パターニング用マスクを用いて、前記上部メタル層の上に上部電極を形成する工程と、を有し、
    　前記上部電極を形成する工程で、前記第２パターニング用マスクは、前記基板の外縁側に設けられたスペーサの上に支持され、
    　前記下部バッファ層、前記活性層及び前記上部バッファ層の側面は、前記上部電極で覆われる
    　検出装置の製造方法。
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