WO2024257584A1 - 汎用制御基板 - Google Patents

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WO2024257584A1
WO2024257584A1 PCT/JP2024/019225 JP2024019225W WO2024257584A1 WO 2024257584 A1 WO2024257584 A1 WO 2024257584A1 JP 2024019225 W JP2024019225 W JP 2024019225W WO 2024257584 A1 WO2024257584 A1 WO 2024257584A1
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WO
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fpga
connector
core module
general
base substrate
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PCT/JP2024/019225
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French (fr)
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雄作 橘
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Glory Ltd
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Glory Ltd
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    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G06F15/7871—Reconfiguration support, e.g. configuration loading, configuration switching, or hardware OS
    • G—PHYSICS
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    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7803—System on board, i.e. computer system on one or more PCB, e.g. motherboards, daughterboards or blades
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits

Definitions

  • This disclosure relates to a general-purpose control board that can accommodate changes to components mounted on a product-specific printed circuit board.
  • Patent Document 1 discloses a conversion adapter equipped with programmable elements such as a field programmable gate array (FPGA) that allows users to freely build circuits as compatible parts.
  • the programmable elements have functional logic corresponding to multiple types of electronic parts written in advance. If the electronic parts on the existing board become unavailable due to discontinuation of production, etc., a replacement part for the discontinued part can be realized by emulating the function of the discontinued part using the programmable elements.
  • Patent Document 1 is a technology that enables the creation of substitute components for printed circuit boards equipped with electronic components such as ICs and memory when the production of those electronic components is discontinued.
  • electronic components such as ICs and memory
  • products also have processors that control the entire product and programmable elements that control the ICs, etc., and there is a problem in that it is not possible to respond if these processors and programmable elements become unavailable.
  • This disclosure has been made in consideration of the problems with the conventional technology described above, and one of its objectives is to provide a general-purpose control board that allows efficient product manufacturing even when components mounted on a product-specific printed circuit board are replaced with alternative components.
  • the general-purpose control board is a general-purpose control board that can be mounted on either a first unique board incorporated in a first device or a second unique board incorporated in a second device, and includes a processor that controls the device by executing a first application that controls the user interface of the device and realizes the functions of the device, and a programmable element that implements a second application that operates the unique board based on the first application executed by the processor.
  • the above configuration may include a first substrate including the processor and the first programmable element, and a second substrate including a second programmable element connected to the first programmable element.
  • the first board and the second board may be connected using a serial I/O interface.
  • the first board and the second board may encrypt data and communicate with each other.
  • the first application may be changeable only from the first control device, and the second application may be changeable from both the first control device and the second control device.
  • the device may be a valuable media processing device that processes valuable media.
  • the valuable medium processing device may include a plurality of sensors and/or a plurality of motors used to process the valuable medium, and the plurality of sensors and/or the plurality of motors may be electrically connected to the programmable element.
  • the plurality of sensors and/or the plurality of motors may be electrically connected to the processor via the programmable element.
  • the valuable medium processing device may further include a safe, and the specific board on which the general-purpose control board is mounted may be stored within the safe.
  • FIG. 1 is a diagram for explaining an overview of a general-purpose control board according to an embodiment.
  • FIG. 2 is a diagram for explaining an example of a valuable medium processing device on which the base substrate shown in FIG. 1 is mounted.
  • FIG. 3 is a diagram showing an outline of a mounting form of a general-purpose control board and a base board in a valuable medium processing device.
  • FIG. 4 is a diagram showing another example of the configuration of the core module.
  • FIG. 5 is a diagram showing an example of the configuration of a program implemented in a core module and an example of the configuration of an FPGA function implementation.
  • FIG. 6 is a diagram illustrating an example of the configuration of an extension module.
  • FIG. 7 is a diagram showing an example of mounting a base board using only a core module.
  • FIG. 8 is a diagram showing an example of implementation of a core module and an extension module.
  • FIG. 9 is a diagram showing another implementation example of the core module and the extension module.
  • FIG. 10 is a diagram for explaining an outline of an implementation example that ensures security in a valuable medium processing device.
  • Fig. 1 is a diagram for explaining the overview of the general-purpose control board according to the present embodiment.
  • a core module 10 shown in Fig. 1 is the general-purpose control board according to the present embodiment.
  • the general-purpose control board may include an extension module 20.
  • the core module 10 has a CPU 11 that controls the entire device in which the general-purpose control board is implemented, and an FPGA 12 that controls multiple sensor circuits 32 and multiple motor circuits 33.
  • the expansion module 20 has an FPGA 21 for increasing the number of sensor circuits 32 and motor circuits 33 mounted and expanding the functions.
  • the core module 10 and the expansion module 20 are mounted on a base substrate 30 developed for each product.
  • the core module 10 and the expansion module 20 are connected via a connection cable 13 or wiring formed on the base substrate 30.
  • the core module 10 and the expansion module 20 are connected using a serial I/O interface.
  • As the serial I/O interface for example, an unbalanced transmission method such as RS-232C, a differential transmission method such as RS-422 or LVDS (Low Voltage Differential Signaling) is used.
  • control signals from the CPU 11 and sensor data from the FPGA 21 are transmitted between the core module 10 and the expansion module 20.
  • the CPU 11 and FPGA 12 are connected using the external bus interface of the CPU 11.
  • the CPU 11 and FPGA 12 are connected using a parallel I/O interface.
  • the FPGA 12 and FPGA 21 are also connected to the external sensor circuit 32 and motor circuit 33 using a parallel I/O interface.
  • the base board 30, which is developed for each product, has a core module 10, an expansion module 20, a communication circuit 31, multiple sensor circuits 32, multiple motor circuits 33, and multiple connectors 34a, 34b, 34c, 34d, and 34e (hereinafter, sometimes collectively referred to as "connectors 34").
  • the connectors 34 are used to connect to devices such as sensors and motors.
  • the communication circuit 31 is a circuit for communicating with a management device that manages the products.
  • the sensor circuit 32 is connected to the connector 34 via wiring formed on the base substrate 30.
  • the sensor circuit 32 is a circuit for receiving signals from a sensor connected to the connector 34.
  • the motor circuit 33 is connected to the connector 34 via wiring formed on the base substrate 30.
  • the motor circuit 33 is a circuit for driving a motor connected to the connector 34.
  • the core module 10 and the expansion module 20 are mounted on the base substrate 30 using connectors.
  • the core module 10 and the expansion module 20 may be surface-mounted on the base substrate 30 by providing surface-mount terminals (e.g., BGA (Ball Grid Array)) on the back of the core module 10 and the expansion module 20.
  • surface-mount terminals e.g., BGA (Ball Grid Array)
  • the control program of the CPU 11 implemented in the core module 10 includes a program that controls the user interface and the like that is used in common among multiple products, and a program that realizes the cumulative specifications required to control multiple types of products that are assumed in advance. Details of the control program will be described later.
  • the FPGA 12 implemented in the core module 10 and the FPGA 21 implemented in the expansion module 20 are implemented with multiple functional logics for controlling the sensor circuits 32 and motor circuits 33 of multiple manufacturers, which are implemented on a base board 30 developed for each device. That is, when a device is developed, a base board 30 is prepared for this device on which a CPU 11 and at least one FPGA 12, 21 are detachably mounted, and the FPGAs 12, 21 are pre-implemented with functional logic corresponding to each of multiple types of external devices such as sensors and motors that may be used with this device.
  • the CPU 11 automatically determines which manufacturer's sensor circuit 32 and/or motor circuit 33 has been implemented.
  • the CPU 11 notifies the FPGAs 12 and 21 of the determination result, and one of the multiple functional logics implemented in the FPGAs 12 and 21 is selected.
  • the determination of which manufacturer's sensor circuit 32 and/or motor circuit 33 is implemented may be performed by implementing functional logic that performs automatic determination in FPGA 12 and FPGA 21 and using that functional logic.
  • the general-purpose control board has a core module 10 and an expansion module 20.
  • the CPU 11 of the core module 10 can execute a program that controls a user interface and the like that is used in common among a plurality of products, and a program that realizes cumulative specifications necessary for controlling a plurality of products that are assumed in advance.
  • the FPGA 12 implemented in the core module 10 and the FPGA 21 implemented in the expansion module 20 are implemented with a plurality of functional logics that control a plurality of types of sensor circuits 32 and motor circuits 33 implemented on a base substrate 30 developed for each device.
  • the CPU 11 automatically determines the type of the implemented sensor circuit 32 and/or motor circuit 33, and notifies the FPGA 12 and FPGA 21 of the determination result, so that one of the plurality of functional logics implemented in the FPGA 12 and FPGA 21 is selected. Therefore, by using a general-purpose control board, products can be manufactured efficiently even if the parts implemented on the product-specific printed circuit board are changed to alternative parts. Specifically, even if the type of sensor circuit 32 mounted on the base substrate 30 is changed due to, for example, changing the sensor to an alternative, the core module 10 and extension module 20 that were previously in use can be mounted on the changed base substrate 30 to achieve control of the alternative sensor.
  • the general-purpose control board can be used by multiple devices. Therefore, by having a large inventory of general-purpose control boards, the impact on product manufacturing can be reduced even if it becomes difficult to obtain the CPU 11, FPGA 12, and FPGA 21 that are implemented on the general-purpose control board.
  • FIG. 2 is a perspective view of the exterior of the valuable medium processing device 40 on which the base substrate 30 shown in Fig. 1 is mounted, and a schematic diagram of the configuration.
  • the directions (front, back, left, right, up, down) used in the following explanation correspond to the directions when the valuable medium processing device 40 installed on a horizontal surface is viewed from the front.
  • the front side of the valuable medium processing device 40 is the side where the deposit unit 51 and withdrawal unit 52 are formed.
  • the rear side of the valuable medium processing device 40 is the side opposite to the side where the deposit unit 51 and withdrawal unit 52 are formed.
  • the valuable medium processing device 40 comprises a processing unit 41 and a safe unit 42.
  • the processing unit 41 is provided above the safe unit 42.
  • the processing unit 41 has a processing housing 41a and a processing movable part 41b.
  • the processing housing 41a is formed in a rectangular box shape that extends in the front-rear direction and opens to the front.
  • the processing housing 41a houses the processing movable part 41b.
  • the processing movable part 41b can be pulled out to the front from the processing housing 41a.
  • the processing movable part 41b has a deposit section 51, a withdrawal section 52, an identification section 53, and a processing side transport section 60.
  • the deposit unit 51 is an insertion unit into which banknotes are inserted.
  • the deposit unit 51 is provided in front of the processing movable unit 41b.
  • the deposit unit 51 has an upwardly opening deposit port 51a.
  • An operator manually inserts banknotes into the deposit unit 51 through the deposit port 51a.
  • the deposit unit 51 can hold multiple banknotes in a stacked state.
  • the deposit unit 51 is provided with a payout mechanism that pays out the banknotes inserted into the deposit unit 51 one by one to the processing side transport unit 60.
  • the withdrawal unit 52 is a dispensing unit from which banknotes are dispensed.
  • the withdrawal unit 52 is provided in front of the deposit unit 51, in the front part of the movable processing unit 41b.
  • the withdrawal unit 52 can hold multiple banknotes in a stacked state. An operator can manually remove banknotes accumulated in the withdrawal unit 52 through the withdrawal port 52a.
  • the withdrawal unit 52 may be provided with a shutter for opening and closing the withdrawal port 52a.
  • the recognition unit 53 recognizes banknotes.
  • the recognition unit 53 is provided in the processing side transport unit 60, and performs recognition processing on banknotes transported by the processing side transport unit 60. In the recognition processing, the recognition unit 53 recognizes the denomination of the banknote.
  • the recognition unit 53 may also recognize the fitness, newness, authenticity, transport status, serial number affixed to the banknote, etc.
  • the base substrate 30 is used by the recognition unit 53.
  • the processing side transport unit 60 transports banknotes within the processing unit 41.
  • the processing side transport unit 60 transports the banknotes so that multiple banknotes are consecutively spaced apart in the transport direction.
  • the processing side transport unit 60 transports the banknotes so that the edge of the long side of the banknote is at the front in the transport direction.
  • the processing side transport unit 60 may also transport the banknotes so that the edge of the short side of the banknote is at the front in the transport direction.
  • the processing side transport unit 60 has a transport path.
  • the transport path is composed of a transport mechanism for transporting banknotes, such as a transport roller and a transport belt, a guide member for guiding the transported banknotes, and a branching mechanism for switching the transport direction of the banknotes, such as a branching claw.
  • the processing side transport unit 60 has a drive mechanism, such as a motor and gears. The drive mechanism drives the transport mechanism and branching mechanism of the transport path.
  • the transport path of the processing side transport unit 60 is connected to the deposit unit 51, the withdrawal unit 52, and the safe side transport unit 90, which will be described later.
  • the safe section 42 has a safe housing 42a and a safe movable section 42b.
  • the safe housing 42a is formed in the shape of a rectangular parallelepiped box extending in the front-rear direction.
  • An openable and closable door 130 is provided at the front end of the safe housing 42a.
  • the door 130 can be locked.
  • the door 130 is provided with an electronic lock.
  • the safe housing 42a houses the safe movable section 42b.
  • the protection level of the safe housing 42a is higher than the protection level of the processing housing 41a.
  • the safe housing 42a is made of a metal plate having a predetermined thickness or more.
  • the safe movable section 42b can be pulled out to the front. When the door 130 of the safe housing 42a is opened, the operator can pull the safe movable section 42b out to the front from the safe housing 42a.
  • the safe movable section 42b has a plurality of storage devices 71 and a safe-side transport section 90. Each of the plurality of storage devices 71 stores banknotes. Each of the plurality of storage devices 71 dispenses the stored banknotes.
  • the safe-side transport unit 90 transports banknotes within the safe unit 42.
  • the safe-side transport unit 90 transports the banknotes so that multiple banknotes are consecutively spaced apart in the transport direction.
  • the safe-side transport unit 90 transports the banknotes so that the edge of the long side of the banknote is at the front in the transport direction.
  • the safe-side transport unit 90 may also transport the banknotes so that the edge of the short side of the banknote is at the front in the transport direction.
  • the safe-side transport unit 90 has a transport path.
  • the transport path is composed of, for example, a transport mechanism for transporting banknotes, such as a transport roller and a transport belt, a guide member for guiding the transported banknotes, and a branching mechanism for switching the transport direction of the banknotes, such as a branching claw.
  • the safe-side transport unit 90 has a drive mechanism, such as a motor and gears. The drive mechanism drives the transport mechanism and branching mechanism of the transport path.
  • the transport path of the safe-side transport unit 90 is connected to the processing-side transport unit 60 via a through passage provided in the upper wall of the safe housing 42a.
  • the transport path of the safe-side transport unit 90 is connected to multiple storage devices 71.
  • the valuable medium processing device 40 having the above-mentioned configuration can perform various banknote processes, including banknote deposit and withdrawal processes, but the content of each banknote process and the operation of each part during each banknote process are well known, so a description will be omitted.
  • FIG. 3 is a diagram showing an outline of the implementation form of the general-purpose control board and base board 30 in the valuable medium processing device 40.
  • the core module 10 and the expansion module 20 are provided on the base board 30, but as shown in FIG. 3, the core module 10 may be provided away from the base board 30, i.e., separately from the base board 30.
  • the valuable medium processing device 40 is equipped with a core module 10, which is a general-purpose control board, a base board 30 developed for each device, and a mechanical mechanism M.
  • the core module 10 has a CPU 11, an FPGA 12, and a connector 15 for transmitting serial I/O signals, which are provided on a printed circuit board.
  • the CPU 11 and FPGA 12 of the core module 10 are connected using an external bus interface of the CPU 11 via wiring formed on a printed circuit board.
  • the external bus interface of the CPU 11 transmits parallel I/O signals.
  • the FPGA 12 is connected to the connector 15 via wiring formed on the printed circuit board.
  • the FPGA 12 is connected to the connector 15 using a serial I/O interface.
  • the core module 10 may be provided with connectors for connecting to the sensor circuit 32 and the motor circuit 33.
  • the base substrate 30 has an expansion module 20, a communication circuit 31, a plurality of sensor circuits 32, a plurality of motor circuits 33, and a plurality of connectors 34a, 34b, 35.
  • the expansion module 20 and the connector 35 are connected using a serial I/O interface via wiring formed on the base substrate 30.
  • the expansion module 20, the communication circuit 31, the plurality of sensor circuits 32, and the plurality of motor circuits 33 are connected using a parallel I/O interface via wiring formed on the base substrate 30.
  • the core module 10 and the base substrate 30 are connected using a serial I/O interface via a connector 15, a connection cable 13, and a connector 35.
  • the multiple sensor circuits 32 and the connector 34 are connected using a parallel I/O interface via wiring formed on the base substrate 30.
  • the sensor circuit 32 is connected to two connectors 34a.
  • the multiple motor circuits 33 and the connector 34 are connected using a parallel I/O interface via wiring formed on the base substrate 30.
  • the motor circuit 33 is connected to two connectors 34b.
  • the mechanical mechanism M includes a plurality of sensors 200 and a plurality of motors 201.
  • the plurality of sensors 200 include line sensors, magnetic sensors, image sensors, etc., which acquire data for identifying banknotes in the identification unit 53 of the valuable medium processing device 40.
  • the sensor 200 and the connector 34 of the base substrate 30 are connected using a parallel I/O interface via a connection cable 36. In the example shown in FIG. 3, the sensor 200 is connected to the connector 34a.
  • the multiple motors 201 include a motor that drives the transport mechanism of the transport paths of the processing side transport section 60 and the safe side transport section 90 of the valuable medium processing device 40, and a motor that drives the branching mechanism.
  • the motors 201 and the connector 34 of the base substrate 30 are connected via a connection cable 36. In the example shown in FIG. 3, the motor 201 is connected to the connector 34b.
  • FIG. 4 is a diagram showing another example of the configuration of the core module 10.
  • the same parts as those in the core module 10 described in FIG. 3 are given the same reference numerals, and detailed descriptions thereof will be omitted.
  • the core module 10 shown in FIG. 4 has a CPU 11, an FPGA 12, connectors 14a and 14b (hereinafter, sometimes collectively referred to as "connectors 14"), and a connector 15.
  • the core module 10 shown in FIG. 4 is equipped with connectors 14a and 14b that can be directly connected to the sensor circuit 32 and motor circuit 33 provided on the base substrate 30. This makes it possible to connect the sensor circuit 32 and motor circuit 33 to the connector 14 and use the core module 10 alone.
  • the FPGA 12 and the connectors 14a and 14b are connected using a parallel I/O interface via wiring formed in the core module 10.
  • the FPGA 12 is connected to the connector 15 using a serial I/O interface via wiring formed in the core module 10 in order to connect to the expansion module 20.
  • FIG. 5 is a diagram showing an example of the configuration of a program implemented in the core module 10, and an example of the configuration of the functional implementation of the FPGAs 12 and 21.
  • the programs for operating the CPU 11 of the core module 10 include an Application program 110 and a Board Support Package (BSP) program 111.
  • the Application program 110 is a program that differs for each product.
  • the Application program includes programs related to the user interface of the product.
  • the Board Support Package program 111 is a program that is used in common for each product.
  • the Board Support Package program 111 includes programs related to processes such as banknote identification processing that is commonly performed by multiple types of valuable medium processing devices 40 and monitoring the transport status of the processing side transport unit 60 and the safe side transport unit 90.
  • the FPGA 12 implemented in the core module 10 and the FPGA 21 implemented in the expansion module 20 implement functional logic that controls the sensor circuit 32 and motor circuit 33 implemented on the base substrate 30. Below, the functional logic that controls the motor circuit 33 will be explained as an example.
  • the motor 201 used in the mechanical mechanism M will be one of three motors 201 made by companies A, B, and C.
  • the functional logic 100 that controls the motor 201 made by company A the functional logic 101 that controls the motor 201 made by company B, and the functional logic 102 that controls the motor 201 made by company C are implemented in advance in the FPGA 12.
  • the CPU 11 of the core module 10 determines which company's motor circuit 33, A to C, is implemented on the base substrate 30.
  • the CPU 11 sends a selection signal based on the determination result via a selection signal line 104 to a selector 103 implemented on the FPGA 12.
  • a selector 103 implemented on the FPGA 12.
  • an identification mechanism for identifying which company's motor 201 the motor circuit 33 corresponds to can be implemented on the base substrate 30 so that the CPU 11 can determine which company's motor circuit 33 is implemented.
  • a 2-bit DIP (Dual In-line Package) switch is implemented on the base substrate 30, and when the DIP switch is set to "00", it selects a motor circuit from company A, when the DIP switch is set to "01”, it selects a motor circuit from company B, and when the DIP switch is set to "10", it selects a motor circuit from company C.
  • the CPU 11 When the CPU 11 is powered on, it reads the setting of this DIP switch and sends a selection signal to a selector 103 implemented in the FPGA 12 via a selection signal line 104. Note that although the use of a DIP switch has been described here, a circuit that sends an identification signal may be implemented in advance in the motor circuit 33.
  • the FPGA 12 sends a signal of the functional logic selected by the selector 103 to the connector 14a. For example, when the functional logic 100 is selected by the selector 103, the FPGA 12 sends a control signal corresponding to the functional logic 100 to the connector 14a. Note that the same function is also implemented in the FPGA 21 of the expansion module 20.
  • FIG. 6 is a diagram showing an example of the configuration of the expansion module 20.
  • the expansion module 20 has an FPGA 21, connectors 22a, 22b, 22c, and 22d (hereinafter sometimes collectively referred to as "connectors 22"), and connectors 23a and 23b.
  • the FPGA 21 and the connector 22 are connected using a parallel I/O interface via wiring formed on a printed circuit board.
  • the FPGA 21 and the connector 23a for connecting to the core module 10 are connected using a serial I/O interface via wiring formed on the printed circuit board.
  • the FPGA 21 and the connector 23b for connecting to another expansion module 20 are connected using a serial I/O interface via wiring formed on the printed circuit board.
  • the program for operating the CPU 11 and the functional logic of the FPGA 12 and FPGA 21 can be modified from an external device, and access control related to the modifications can also be executed.
  • the program for operating the CPU 11 of the core module 10 is access-controlled so that it can be modified only from a first management device used by the manufacturer of the valuable medium processing device 40.
  • the functional logic of the FPGA 12 implemented in the core module 10 and the FPGA 21 implemented in the expansion module 20 may be access-controlled so that it can be modified not only from the first management device used by the manufacturer, but also from a second management device used by a company other than the manufacturer.
  • access control may be performed based on the IP addresses and/or MAC addresses of the first management device and the second management device.
  • FIG. 3 an example is shown in which both the core module 10 and the extension module 20 are used, but only the core module 10 may also be used.
  • a valuable medium processing device 40 that uses only the core module 10 is described. Note that parts that are the same as those in the implementation form of the valuable medium processing device 40 shown in FIG. 3 are given the same reference numerals, and detailed descriptions thereof will be omitted.
  • FIG. 7 is a diagram showing an implementation form of a base substrate 30 that uses only the core module 10.
  • the mechanical mechanism M of the valuable medium processing device 40 shown in FIG. 7 has a base substrate 30 on which a core module 10 is mounted, a plurality of sensors 200, and a plurality of motors 201.
  • the base substrate 30 does not include an expansion module 20, and only the core module 10 is mounted thereon.
  • the core module 10 is mounted on the base substrate 30 using connectors 14a, 14b, and 15.
  • the FPGA 12, the communication circuit 31, the multiple sensor circuits 32, and the multiple motor circuits 33 are connected using a parallel I/O interface via connectors 14a and 14b and wiring formed on the base substrate 30.
  • the signal from the sensor 200 is transmitted to the CPU 11 of the core module 10 via the connection cable 36, the connector 34a, the sensor circuit 32, the connector 14a or the connector 14b, and the FPGA 12.
  • the CPU 11 uses the transmitted signal to execute the bill recognition process.
  • the CPU 11 also controls the motor 201 via the FPGA 12, the connector 14a or the connector 14b, the motor circuit 33, the connector 34b, and the connection cable 36.
  • FIG. 8 is a diagram showing the mounting form of the core module 10 and the expansion module 20.
  • the valuable medium processing device 40 shown in FIG. 8 has three mechanical mechanisms M1 to M3.
  • the first mechanical mechanism M1 has a base substrate 30a on which the core module 10 and the expansion module 20 are mounted, a plurality of sensors 200, and a plurality of motors 201.
  • the second mechanical mechanism M2 and the third mechanical mechanism M3 each have a plurality of sensors 200 and a plurality of motors 201.
  • the base substrate 30a has a core module 10, an expansion module 20, a communication circuit 31, a plurality of sensor circuits 32, a plurality of motor circuits 33, and connectors 34c, 34d, 34e, 34f, 34g, and 34h.
  • the core module 10 and the expansion module 20 are connected using a serial I/O interface via the connector 15, the connector 23a, and wiring formed on the base substrate 30a.
  • the core module 10 and some of the multiple sensor circuits 32 are connected using a parallel I/O interface via the connector 14 and wiring formed on the base substrate 30a.
  • the core module 10 and some of the multiple motor circuits 33 are connected using a parallel I/O interface via the connector 14 and wiring formed on the base substrate 30a.
  • the expansion module 20 and some of the multiple sensor circuits 32 are connected using a parallel I/O interface via the connector 22 and wiring formed on the base substrate 30a.
  • the expansion module 20 and some of the multiple motor circuits 33 are connected using a parallel I/O interface via the connector 22bb and wiring formed on the base substrate 30a.
  • the multiple sensor circuits 32 are connected to connectors 34c, 34e, or 34g using a parallel I/O interface according to the corresponding sensors 200.
  • the multiple motor circuits 33 are connected to connectors 34d, 34f, or 34h using a parallel I/O interface according to the corresponding motors 201.
  • the base substrate 30a and the multiple sensors 200 are connected using a parallel I/O interface via the connector 34c and the connection cable 36.
  • the base substrate 30a and the multiple motors 201 are connected using a parallel I/O interface via the connector 34d and the connection cable 36.
  • the base substrate 30a and the multiple sensors 200 of the second mechanical mechanism M2 are connected using a parallel I/O interface via the connector 34e and the connection cable 36.
  • the base substrate 30a and the multiple motors 201 of the second mechanical mechanism M2 are connected using a serial I/O interface via the connector 34f and the connection cable 36.
  • the base substrate 30a and the multiple sensors 200 of the third mechanical mechanism M3 are connected using a parallel I/O interface via connector 34g and connection cable 36.
  • the base substrate 30a and the multiple motors 201 of the third mechanical mechanism M3 are connected using a parallel I/O interface via connector 34h and connection cable 36.
  • signals from the multiple sensors 200 of the first mechanical mechanism M1 are transmitted to the CPU 11 via the connection cable 36, the connector 34c, the sensor circuit 32, the connector 14, and the FPGA 12.
  • Signals from the multiple sensors 200 of the second mechanical mechanism M2 are transmitted to the CPU 11 via the connection cable 36, connector 34e, sensor circuit 32, connector 14, and FPGA 12.
  • Signals from the multiple sensors 200 of the third mechanical mechanism M3 are transmitted to the CPU 11 via the connection cable 36, connector 34g, sensor circuit 32, connector 22, FPGA 21, connector 23a, connector 15, and FPGA 12. This allows the CPU 11 of the core module 10 to perform banknote recognition processing.
  • Control signals to the multiple motors 201 of the first mechanical mechanism M1 are transmitted from the CPU 11 to the motors 201 via the FPGA 12, connector 14, motor circuit 33, connector 34d, and connection cable 36.
  • Control signals to the multiple motors 201 of the second mechanical mechanism M2 are transmitted to the motors 201 from the CPU 11 via the FPGA 12, connector 14, motor circuit 33, connector 34f, and connection cable 36.
  • Control signals to the multiple motors 201 of the third mechanical mechanism M3 are transmitted to the motors 201 from the CPU 11 via the FPGA 12, connector 15, connector 23a, FPGA 21, connector 22, motor circuit 33, connector 34h, and connection cable 36. This allows the CPU 11 of the core module 10 to control each of the multiple motors 201 of the first mechanical mechanism M1, the second mechanical mechanism M2, and the third mechanical mechanism M3.
  • FIG. 9 is a diagram showing another implementation form of a core module 10 and an expansion module 20.
  • the valuable medium processing device 40 shown in FIG. 9 has four mechanical mechanisms M11 to M14.
  • the first mechanical mechanism M11 has a base substrate 30c on which the core module 10 is mounted, a plurality of sensors 200, and a plurality of motors 201.
  • the second mechanical mechanism M12 has a base substrate 30d on which the first expansion module 20a and the second expansion module 20b are mounted, a plurality of sensors 200, and a plurality of motors 201.
  • the third mechanical mechanism M13 has a plurality of sensors 200 and a plurality of motors 201.
  • the fourth mechanical mechanism M14 has a plurality of sensors 200 and a plurality of motors 201.
  • the base substrate 30c of the first mechanical mechanism M11 has a configuration in which a connector 35a is added to the base substrate 30 described in FIG. 7 in order to transmit control signals from the CPU 11 to another base substrate.
  • the core module 10 and the connector 35a are connected using a serial I/O interface via the connector 15 and wiring formed on the base substrate 30c.
  • the base substrate 30c and the base substrate 30d are connected using a serial I/O interface via the connector 35a mounted on the base substrate 30c and the connector 35b mounted on the base substrate 30d. This enables mutual transmission of control signals transmitted from the CPU 11 and acquired data from the multiple sensors 200 transmitted to the CPU 11 between the base substrate 30c and the base substrate 30d.
  • the base substrate 30d of the second mechanical mechanism M12 has a first expansion module 20a, a second expansion module 20b, a communication circuit 31, a number of sensor circuits 32, a number of motor circuits 33, connectors 34c, 34d, 34e, 34f, 34g, 34h, and a connector 35b.
  • the first expansion module 20a is mounted on the base substrate 30d using a plurality of connectors 22, connector 23a, and connector 23b.
  • the first expansion module 20a and connector 35b are connected using a serial I/O interface via the connector 23a and wiring formed on the base substrate 30d.
  • the first expansion module 20a and the second expansion module 20 are connected using a serial I/O interface via the connector 23b, wiring formed on the base substrate 30d, and connector 23c.
  • the first expansion module 20a and some of the multiple sensor circuits 32 are connected using a parallel I/O interface via the connector 22 and wiring formed on the base substrate 30d.
  • the first expansion module 20a and some of the multiple motor circuits 33 are connected using a parallel I/O interface via the connector 22 and wiring formed on the base substrate 30d.
  • the second expansion module 20b and some of the multiple sensor circuits 32 are connected using a parallel I/O interface via the connector 22 and wiring formed on the base substrate 30d.
  • the second expansion module 20b and some of the multiple motor circuits 33 are connected using a parallel I/O interface via the connector 22 and wiring formed on the base substrate 30d.
  • the multiple sensor circuits 32 are connected to connectors 34c, 34e, or 34g using a parallel I/O interface according to the corresponding sensors 200.
  • the multiple motor circuits 33 are connected to connectors 34d, 34f, or 34h using a parallel I/O interface according to the corresponding motors 201.
  • the base substrate 30d and the multiple sensors 200 are connected using a parallel I/O interface via the connector 34c and the connection cable 36.
  • the base substrate 30a and the multiple motors 201 are connected using a parallel I/O interface via the connector 34d and the connection cable 36.
  • the base substrate 30d and the multiple sensors 200 of the third mechanical mechanism M13 are connected using a parallel I/O interface via the connector 34e and the connection cable 36.
  • the base substrate 30d and the multiple motors 201 of the third mechanical mechanism M13 are connected using a parallel I/O interface via the connector 34f and the connection cable 36.
  • the base substrate 30d and the multiple sensors 200 of the fourth mechanical mechanism M14 are connected using a parallel I/O interface via the connector 34g and the connection cable 36.
  • the base substrate 30d and the multiple motors 201 of the fourth mechanical mechanism M14 are connected using a parallel I/O interface via the connector 34h and the connection cable 36.
  • a serial I/O interface is used to connect between the sensors 200 and the multiple base substrates connected to them.
  • the expansion module 20 By transmitting and receiving signals from the serial I/O interface via the expansion module 20, it becomes possible to transmit acquired data from the multiple sensors 200 connected to each base substrate to the CPU 11 of the core module 10. This allows the CPU 11 of the core module 10 to perform banknote recognition processing.
  • a serial I/O interface is used to connect between the motors 201 and the multiple base boards connected to them.
  • the expansion module 20 By sending and receiving signals of the serial I/O interface via the expansion module 20, it becomes possible to transmit control signals from the CPU 11 of the core module 10 to the multiple motors 201 connected to each base board. This allows the CPU 11 of the core module 10 to control the multiple motors 201 of the first mechanical mechanism M11, the second mechanical mechanism M12, the third mechanical mechanism M13, and the fourth mechanical mechanism M14.
  • Figure 9 illustrates an example in which two base substrates are connected, three or more base substrates may be connected by mounting one or more expansion modules 20 and connectors on each base substrate and connecting them via a serial I/O interface.
  • encrypted communication may be performed at the bus interface between the CPU 11 and FPGA 12 of the core module 10, and at the serial I/O interface between the core module 10 and the expansion module 20.
  • FIG. 10 is a diagram for explaining an outline of an implementation form that ensures security in the valuable medium processing device 40. Note that FIG. 10 illustrates only a portion of the valuable medium processing device 40, and omits the illustration of the base board, showing only the core modules 210a, 210b and the extension modules 220a, 220b.
  • the core module 210a has a CPU 211, an FPGA 212, and a TPM (Trusted Platform Module) 216.
  • the CPU 211 controls the entire valuable medium processing device 40 on which the base substrate is mounted.
  • the FPGA 212 is implemented with functional logic that controls multiple sensor circuits 32 and multiple motor circuits 33 used in the valuable medium processing device 40.
  • the FPGA 212 is implemented with an encryption IP (Intellectual Property) core to encrypt the serial I/O interface.
  • the type of encryption IP core is not particularly limited. For example, an IP core such as an AES (Advanced Encryption Standard) method or a SHA2 (Secure Hash Algorithm 2) method may be used.
  • TPM216 generates and stores private keys and other data used to encrypt communications with a second management device other than the manufacturer.
  • the core module 210a transmits and receives encrypted data using the TPM 216 via the system bus between the CPU 211 and FPGA 212. Between the core module 210a and the expansion module 220a, data is transmitted and received using encryption IP cores implemented in the FPGA 212 and FPGA 221. Similarly, data is transmitted and received between the core module 210b and the expansion module 220b using encryption IP cores.
  • the interface between the core module 210a implemented inside the processing unit 41 of the valuable medium processing device 40 and the core module 210b implemented inside the safe unit 42 also transmits and receives data encrypted using a private key generated based on the TPM 216.
  • the core module 210a may communicate with an external device, for example, a second management device other than the manufacturer of the valuable medium processing device 40, and even in such external communications, data encrypted using a private key generated based on the functions of the TPM 216 is transmitted and received.
  • the TPM 216 is implemented in the core module 210a, and the private key etc. used for encryption is generated and stored by the TPM 216, and the private key is used to encrypt communication between the CPU 211 of the core module 210a and the CPU 211 of the core module 210b.
  • an encryption IP core is implemented in the FPGA 212 implemented in the core module 210a and the FPGA 221 implemented in the expansion module 220a, and communication between the FPGA 212 and the FPGA 221 is encrypted. This makes it possible to strengthen security so that communication between modules and between the modules and external devices is not eavesdropped on.
  • each of the FPGAs 21 from companies A, B, and C is implemented with multiple functional logics that control sensor circuits 32 and motor circuits 33 from multiple manufacturers that are implemented on a base substrate 30 developed for each device.
  • the multiple functional logics implemented in the FPGA can be designed as a common program by using RTL (Register Transfer Level) design, which allows common design regardless of the FPGA manufacturer.
  • the CPU 11 of the core module 10 is also equipped with a program that operates any of the FPGAs 21 made by companies A, B, and C, and is configured to determine which company's FPGA has been implemented and select the corresponding program to operate. In this way, even if it becomes difficult to obtain FPGAs made by company A, product manufacturing can continue by implementing FPGAs made by companies B and C in the expansion module 20.
  • the FPGA 12 mounted on the core module 10 can be any FPGA from multiple pre-designated manufacturers. In this way, even if it becomes difficult to obtain FPGAs from company A, product manufacturing can continue by mounting FPGAs from companies B and C on the core module 10.

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Abstract

製品固有のプリント基板に実装された部品が代替部品に変更になった場合でも効率良く製品を製造できるように、汎用制御基板は、コアモジュール１０及び拡張モジュール２０を有する。コアモジュール１０のＣＰＵ１１は、予め想定される複数の製品の制御に必要な累積仕様を実現するプログラムを有する。コアモジュール１０及び拡張モジュール２０に実装されるＦＰＧＡには、装置毎に実装される複数メーカのセンサ回路３２及びモータ回路３３を制御する複数の機能ロジックが実装される。ＣＰＵ１１は、どのメーカのセンサ回路３２及び／又はモータ回路３３が実装されたかを自動判定し、ＦＰＧＡ１２及びＦＰＧＡ２１に判定結果を通知することにより、ＦＰＧＡ１２及びＦＰＧＡ２１に実装された複数の機能ロジックのうち１つを選択して利用する。

Description

汎用制御基板
　本開示は、製品固有のプリント基板に実装された部品の変更に対応可能な汎用制御基板に関する。
　従来、部品の製造が中止された際に、互換部品の選定や代替部品の設計・製作を実施することなく、代替部品を利用可能とする技術が知られている。例えば、特許文献１には、ユーザが自由に回路構築できるＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等のプログラマブル素子を互換部品として搭載した変換アダプタが開示されている。プログラマブル素子には、予め複数種類の電子部品それぞれに対応する機能ロジックが書き込まれている。既存の基板上の電子部品が製造中止等により入手不可となった場合、プログラマブル素子によって製造中止部品の機能をエミュレートすることにより、製造中止部品の代替部品が実現される。
特許第４７１７５５４号公開公報
　しかしながら、上記特許文献１の技術は、ＩＣやメモリ等の電子部品を搭載したプリント基板において、その電子部品が製造中止になった場合の代替部品の構築を可能にする技術である。製品には、ＩＣやメモリ等の電子部品の他にも、製品全体を制御するプロセッサや、ＩＣ等を制御するプログラマブル素子も実装されており、これらプロセッサやプログラマブル素子が入手できなくなった場合には対応できないという問題がある。
　本開示は、上記従来技術の課題を鑑みてなされたものであって、その目的の１つは、製品固有のプリント基板に実装された部品が代替部品に変更になった場合でも効率良く製品を製造できる汎用制御基板を提供することにある。
　本開示に係る汎用制御基板は、第１の装置に組み込まれる第１の固有基板及び第２の装置に組み込まれる第２の固有基板のいずれにも実装可能な汎用制御基板であって、装置のユーザインターフェースの制御及び前記装置の機能を実現する第１のアプリケーションを実行して前記装置を制御するプロセッサと、前記プロセッサが実行する前記第１のアプリケーションに基づいて前記固有基板を動作させる第２のアプリケーションを実装するプログラマブル素子とを備える。
　上記構成において、前記プロセッサ及び第１の前記プログラマブル素子を含む第１の基板と、第１の前記プログラマブル素子と接続される第２の前記プログラマブル素子を含む第２の基板とを備えていてもよい。
　上記構成において、前記第１の基板と、前記第２の基板とは、シリアルＩ／Ｏインターフェースを用いて接続されてもよい。
　上記構成において、前記第１の基板と、前記第２の基板とがデータを暗号化して通信を行ってもよい。
　上記構成において、前記第１のアプリケーションは、第１の制御装置からのみ変更可能であり、前記第２のアプリケーションは、前記第１の制御装置及び第２の制御装置から変更可能であってもよい。
　上記構成において、前記装置は、有価媒体の処理を行う有価媒体処理装置であってもよい。
　上記構成において、前記有価媒体処理装置は、有価媒体の処理に供する複数のセンサ及び／又は複数のモータを含み、前記複数のセンサ及び／又は前記複数のモータが前記プログラマブル素子と電気的に接続されてもよい。
　上記構成において、前記複数のセンサ及び／又は前記複数のモータは、前記プログラマブル素子を介して前記プロセッサに電気的に接続されてもよい。
　上記構成において、前記有価媒体処理装置は、金庫をさらに備え、前記汎用制御基板を実装した前記固有基板が前記金庫内に収められてもよい。
　本開示によれば、製品固有のプリント基板に実装された部品が代替部品に変更になった場合でも効率良く製品を製造できる汎用制御基板を提供することができる。
図１は、実施形態に係る汎用制御基板の概要を説明するための図である。 図２は、図１に示したベース基板が実装される有価媒体処理装置の例を説明するための図である。 図３は、有価媒体処理装置への汎用制御基板及びベース基板の実装形態概要を示す図である。 図４は、コアモジュールの別の構成例を示す図である。 図５は、コアモジュールに実装されるプログラムの構成例と、ＦＰＧＡの機能実装の構成例とを示す図である。 図６は、拡張モジュールの構成例を示す図である。 図７は、コアモジュールのみを利用するベース基板の実装例を示す図である。 図８は、コアモジュール及び拡張モジュールの実装例を示す図である。 図９は、コアモジュール及び拡張モジュールの別の実装例を示す図である。 図１０は、有価媒体処理装置におけるセキュリティを担保した実装例の概要を説明するための図である。
　以下に、本開示に係る汎用制御基板を図面に基づいて詳細に説明する。
＜汎用制御基板の概要＞
　本実施形態に係る汎用制御基板の概要について説明する。図１は、本実施形態に係る汎用制御基板の概要を説明するための図である。図１に示すコアモジュール１０が本実施形態で言う汎用制御基板である。汎用制御基板に、拡張モジュール２０が含まれていてもよい。
　コアモジュール１０は、汎用制御基板が実装される装置の全体を制御するＣＰＵ１１と、複数のセンサ回路３２及び複数のモータ回路３３を制御するＦＰＧＡ１２とを有する。
　拡張モジュール２０は、センサ回路３２及びモータ回路３３の実装数を増やして、機能を拡張するためのＦＰＧＡ２１を有する。製品毎に開発されるベース基板３０にコアモジュール１０及び拡張モジュール２０が実装される。コアモジュール１０と拡張モジュール２０とは、接続ケーブル１３又はベース基板３０に形成された配線を介して、接続される。コアモジュール１０と拡張モジュール２０は、シリアルＩ／Ｏインターフェースを用いて接続される。該シリアルＩ／Ｏインターフェースとして、例えば、不平衡型の伝送方式であるＲＳ－２３２Ｃや差動型の伝送方式であるＲＳ－４２２、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）等が用いられる。シリアルＩ／Ｏインターフェースを用いて、コアモジュール１０と拡張モジュール２０との間で、ＣＰＵ１１からの制御信号及びＦＰＧＡ２１からのセンサデータ等の伝送が行われる。コアモジュール１０において、ＣＰＵ１１とＦＰＧＡ１２とは、ＣＰＵ１１の外部バスインターフェースを用いて接続されている。ＣＰＵ１１とＦＰＧＡ１２とは、パラレルＩ／Ｏインターフェースを用いて接続されている。ＦＰＧＡ１２及びＦＰＧＡ２１と、外部のセンサ回路３２及びモータ回路３３も、パラレルＩ／Ｏインターフェースを用いて接続されている。
　製品毎に開発されるベース基板３０は、コアモジュール１０と、拡張モジュール２０と、通信回路３１と、複数のセンサ回路３２と、複数のモータ回路３３と、複数のコネクタ３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ（以下、「コネクタ３４」と総称する場合がある）とを有する。コネクタ３４は、センサ、モータ等のデバイスとの接続に利用される。
　通信回路３１は、製品の管理を行う管理装置等と通信を行うための回路である。センサ回路３２は、ベース基板３０に形成された配線を介してコネクタ３４と接続されている。センサ回路３２は、コネクタ３４に接続されたセンサからの信号を受信するための回路である。モータ回路３３は、ベース基板３０に形成された配線を介してコネクタ３４と接続されている。モータ回路３３は、コネクタ３４に接続されたモータを駆動するための回路である。
　コアモジュール１０及び拡張モジュール２０は、コネクタを用いてベース基板３０に実装されている。例えば、コアモジュール１０及び拡張モジュール２０は、コアモジュール１０及び拡張モジュール２０の背面に表面実装用の端子（例えば、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ））を設けて、ベース基板３０に表面実装すればよい。
　コアモジュール１０に実装されるＣＰＵ１１の制御プログラムは、複数の製品間で共通に使用するユーザインターフェース等を制御するプログラムと、予め想定される複数種類の製品の制御に必要な累積仕様を実現するプログラムとを含む。制御プログラムの詳細については後述する。
　コアモジュール１０に実装されるＦＰＧＡ１２と、拡張モジュール２０に実装されるＦＰＧＡ２１には、装置毎に開発されるベース基板３０に実装される、複数のメーカのセンサ回路３２及びモータ回路３３を制御するための複数の機能ロジックが実装される。すなわち、装置の開発時に、この装置用にＣＰＵ１１と少なくとも１つのＦＰＧＡ１２、２１とを着脱可能に搭載したベース基板３０が準備されるが、ＦＰＧＡ１２、２１には、この装置で利用する可能性があるセンサ、モータ等の複数種類の外部装置それぞれに対応する機能ロジックが予め実装されている。ＣＰＵ１１は、どのメーカのセンサ回路３２及び／又はモータ回路３３が実装されたかを自動判定する。ＣＰＵ１１が、ＦＰＧＡ１２及びＦＰＧＡ２１に判定結果を通知することにより、ＦＰＧＡ１２及びＦＰＧＡ２１に実装された複数の機能ロジックのうち１つが選択される。どのメーカのセンサ回路３２及び／又はモータ回路３３が実装されたかの判定は、ＦＰＧＡ１２及びＦＰＧＡ２１に自動判定を行う機能ロジックを実装し、該機能ロジックにより実行してもよい。
　このように、本実施形態に係る汎用制御基板は、コアモジュール１０及び拡張モジュール２０を有する。コアモジュール１０のＣＰＵ１１は、複数の製品間で共通に使用するユーザインターフェース等を制御するプログラムと、予め想定される複数の製品の制御に必要な累積仕様を実現するプログラムとを実行できる。コアモジュール１０に実装されるＦＰＧＡ１２と、拡張モジュール２０に実装されるＦＰＧＡ２１には、装置毎に開発されるベース基板３０に実装される複数種類のセンサ回路３２及びモータ回路３３を制御する複数の機能ロジックが実装される。ＣＰＵ１１が、実装されたセンサ回路３２及び／又はモータ回路３３の種類を自動判定して、ＦＰＧＡ１２及びＦＰＧＡ２１に判定結果を通知することにより、ＦＰＧＡ１２及びＦＰＧＡ２１に実装された複数の機能ロジックのうち１つが選択される。したがって、汎用制御基板を利用すれば、製品固有のプリント基板に実装された部品が代替部品に変更になった場合でも、効率良く製品を製造できる。具体的には、例えばセンサが代替品に変更されたことに伴って、ベース基板３０に実装されたセンサ回路３２の種類が変更された場合でも、従来使用中のコアモジュール１０及び拡張モジュール２０を、変更後のベース基板３０に装着して、代替品センサの制御を実現することができる。
　汎用制御基板は、複数の装置で共通に使用することができる。このため、汎用制御基板の在庫を多く持つことで、汎用制御基板に実装されるＣＰＵ１１、ＦＰＧＡ１２及びＦＰＧＡ２１の入手が困難になっても、製品の製造に与える影響を抑制できる。
＜有価媒体処理装置の概要＞
　ベース基板３０が実装される装置の一例として、有価媒体処理装置４０の概要について説明する。図２は、図１に示したベース基板３０が実装される有価媒体処理装置４０の外観の斜視図及び構成の概略図である。
　以下の説明で用いる方向（前後左右上下）は、水平面に設置された有価媒体処理装置４０を正面から見た場合の方向に対応している。有価媒体処理装置４０の前側は、入金部５１及び出金部５２が形成される側である。有価媒体処理装置４０の後側は、入金部５１及び出金部５２が形成される側の逆側である。
　有価媒体処理装置４０は、処理部４１と、金庫部４２とを備える、処理部４１は、金庫部４２の上側に設けられる。
　処理部４１は、処理筐体４１ａと、処理可動部４１ｂとを有する。処理筐体４１ａは、前後方向に延びて前側に開口する直方体型の箱状に形成される。処理筐体４１ａは、処理可動部４１ｂを収納する。処理可動部４１ｂは、処理筐体４１ａから前側に引き出し可能である。処理可動部４１ｂは、入金部５１と、出金部５２と、識別部５３と、処理側搬送部６０とを有する。
　入金部５１は、紙幣が投入される投入部である。入金部５１は、処理可動部４１ｂの前部に設けられる。入金部５１は、上向きに開口する入金口５１ａを有する。操作者は、入金口５１ａを通じて入金部５１に紙幣を手で投入する。入金部５１は、複数枚の紙幣を重ねた状態で保持できる。入金部５１には、入金部５１に投入された紙幣を一枚ずつ処理側搬送部６０に繰り出す繰出機構が設けられる。
　出金部５２は、紙幣が投出される投出部である。出金部５２は、処理可動部４１ｂの前部において入金部５１の前側に設けられる。出金部５２は、複数枚の紙幣を重ねた状態で保持できる。操作者は、出金部５２に集積されている紙幣を、出金口５２ａを通じて手で取り出すことができる。出金部５２に、出金口５２ａを開閉するシャッタが設けられてもよい。
　識別部５３は、紙幣を識別する。識別部５３は、処理側搬送部６０に設けられ、処理側搬送部６０により搬送される紙幣に対して識別処理を行う。識別処理では、識別部５３は、紙幣の金種を識別する。識別部５３が、正損、新旧、真偽、搬送状態、紙幣に付された記番号等を識別してもよい。例えば、ベース基板３０は、識別部５３によって使用される。
　処理側搬送部６０は、処理部４１内において紙幣を搬送する。処理側搬送部６０は、複数枚の紙幣が搬送方向に間隔をおいて連続するように、紙幣を搬送する。処理側搬送部６０は、紙幣の長辺の縁が搬送方向前側となるように紙幣を搬送する。処理側搬送部６０が、紙幣の短辺の縁が搬送方向前側となるように紙幣を搬送してもよい。
　処理側搬送部６０は、搬送路を有する。搬送路は、例えば搬送ローラ及び搬送ベルト等の紙幣を搬送するための搬送機構、搬送される紙幣を案内するガイド部材、分岐爪等の紙幣の搬送方向を切り換えるための分岐機構等により構成される。処理側搬送部６０は、モータやギア等の駆動機構を有する。駆動機構は、搬送路の搬送機構及び分岐機構を駆動する。処理側搬送部６０の搬送路は、入金部５１、出金部５２及び後述する金庫側搬送部９０に接続されている。
　金庫部４２は、金庫筐体４２ａと金庫可動部４２ｂとを有する。金庫筐体４２ａは、前後方向に延びる直方体型の箱状に形成される。金庫筐体４２ａの前端部には、開閉可能な扉１３０が設けられる。扉１３０は、施錠可能である。例えば、扉１３０には、電子錠が設けられる。金庫筐体４２ａは、金庫可動部４２ｂを収納する。金庫筐体４２ａの防護レベルは、処理筐体４１ａの防護レベルより高い。具体的には、金庫筐体４２ａは、所定以上の厚みを有する金属板で構成される。金庫可動部４２ｂは、前側に引き出し可能である。金庫筐体４２ａの扉１３０を開くと、操作者は、金庫筐体４２ａから金庫可動部４２ｂを前側に引き出すことができる。
　金庫可動部４２ｂは、複数の収納装置７１と、金庫側搬送部９０とを有する。複数の収納装置７１の各々は、紙幣を収納する。複数の収納装置７１の各々は、収納している紙幣を繰り出す。
　金庫側搬送部９０は、金庫部４２内において紙幣を搬送する。金庫側搬送部９０は、複数枚の紙幣が搬送方向に間隔をおいて連続するように紙幣を搬送する。金庫側搬送部９０は、紙幣の長辺の縁が搬送方向前側となるように紙幣を搬送する。金庫側搬送部９０が、紙幣の短辺の縁が搬送方向前側となるように紙幣を搬送してもよい。
　金庫側搬送部９０は、搬送路を有する。搬送路は、例えば、搬送ローラ及び搬送ベルト等の紙幣を搬送するための搬送機構、搬送する紙幣を案内するガイド部材、分岐爪等の紙幣の搬送方向を切り換えるための分岐機構等により構成される。金庫側搬送部９０は、モータやギア等の駆動機構を有する。駆動機構は、搬送路の搬送機構及び分岐機構を駆動する。
　金庫側搬送部９０の搬送路は、金庫筐体４２ａの上壁部に設けられた貫通路を介して処理側搬送部６０と接続される。また、金庫側搬送部９０の搬送路は、複数の収納装置７１に接続される。
　上述した構成を有する有価媒体処理装置４０は、紙幣の入金処理及び出金処理を含む各種紙幣処理を実行することができるが、各紙幣処理の内容及び各紙幣処理時の各部の動作は従来知られているため説明は省略する。
　次に、汎用制御基板及びベース基板３０の有価媒体処理装置４０への実装形態の概要について説明する。以下、図１に示した汎用制御基板及びベース基板３０の概要と同様の部位については、同一の符号を付すこととして、その詳細な説明を省略する。
　図３は、有価媒体処理装置４０への汎用制御基板及びベース基板３０の実装形態概要を示す図である。図１では、コアモジュール１０及び拡張モジュール２０をベース基板３０上に設ける例を示したが、図３に示すように、コアモジュール１０が、ベース基板３０から離間して、すなわちベース基板３０とは別に、設けられる態様であってもよい。
　図３に示すように、有価媒体処理装置４０は、汎用制御基板のコアモジュール１０と、装置毎に開発されるベース基板３０と、メカ機構Ｍとを実装する。コアモジュール１０は、プリント基板上に設けられた、ＣＰＵ１１と、ＦＰＧＡ１２と、シリアルＩ／Ｏ信号を伝送するコネクタ１５とを有する。
　コアモジュール１０のＣＰＵ１１とＦＰＧＡ１２とは、プリント基板上に形成された配線を介して、ＣＰＵ１１の外部バスインターフェースを用いて接続されている。ＣＰＵ１１の外部バスインターフェースはパラレルＩ／Ｏ信号を伝送する。ＦＰＧＡ１２は、プリント基板上に形成された配線を介してコネクタ１５と接続されている。ＦＰＧＡ１２は、シリアルＩ／Ｏインターフェースを用いてコネクタ１５と接続される。コアモジュール１０に、センサ回路３２及びモータ回路３３と接続するためのコネクタが設けられていてもよい。
　ベース基板３０は、拡張モジュール２０と、通信回路３１と、複数のセンサ回路３２と、複数のモータ回路３３と、複数のコネクタ３４ａ、３４ｂ、３５とを有する。拡張モジュール２０とコネクタ３５とは、ベース基板３０に形成された配線を介して、シリアルＩ／Ｏインターフェースを用いて接続されている。拡張モジュール２０と、通信回路３１、複数のセンサ回路３２及び複数のモータ回路３３とは、ベース基板３０に形成された配線を介して、パラレルＩ／Ｏインターフェースを用いて接続される。コアモジュール１０とベース基板３０とは、コネクタ１５と、接続ケーブル１３と、コネクタ３５とを介して、シリアルＩ／Ｏインターフェースを用いて接続される。
　複数のセンサ回路３２とコネクタ３４とは、ベース基板３０に形成された配線を介して、パラレルＩ／Ｏインターフェースを用いて接続される。図３に示す例では、センサ回路３２は、２つのコネクタ３４ａと接続されている。複数のモータ回路３３とコネクタ３４とは、ベース基板３０に形成された配線を介して、パラレルＩ／Ｏインターフェースを用いて接続される。図３に示す例では、モータ回路３３は、２つのコネクタ３４ｂと接続されている。
　メカ機構Ｍは、複数のセンサ２００と複数のモータ２０１とを含む。複数のセンサ２００には、有価媒体処理装置４０の識別部５３において紙幣を識別するためのデータを取得するラインセンサや磁気センサや画像センサ等が含まれる。センサ２００とベース基板３０のコネクタ３４とは、接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。図３に示す例では、センサ２００は、コネクタ３４ａと接続されている。
　複数のモータ２０１には、有価媒体処理装置４０の処理側搬送部６０及び金庫側搬送部９０の搬送路の搬送機構を駆動するモータ及び分岐機構を駆動するモータが含まれる。モータ２０１とベース基板３０のコネクタ３４とは、接続ケーブル３６を介して接続される。図３に示す例では、モータ２０１は、コネクタ３４ｂと接続されている。
　次に、コアモジュール１０の別の構成例について説明する。図４は、コアモジュール１０の別の構成例を示す図である。図３で説明したコアモジュール１０と同一の部位については、同一の符号を付すこととして、その詳細な説明を省略する。図４に示すコアモジュール１０は、ＣＰＵ１１と、ＦＰＧＡ１２と、コネクタ１４ａ、１４ｂ（以下、「コネクタ１４」と総称する場合がある）と、コネクタ１５とを有する。
　図４に示すコアモジュール１０は、ベース基板３０に設けられたセンサ回路３２及びモータ回路３３と直接接続することができるコネクタ１４ａ及びコネクタ１４ｂを実装している。これにより、センサ回路３２やモータ回路３３をコネクタ１４に接続して、コアモジュール１０単体で使用することも可能となっている。ＦＰＧＡ１２と、コネクタ１４ａ及び１４ｂとは、コアモジュール１０に形成された配線を介して、パラレルＩ／Ｏインターフェースを用いて接続される。ＦＰＧＡ１２は、拡張モジュール２０と接続するために、コアモジュール１０に形成された配線を介して、コネクタ１５とシリアルＩ／Ｏインターフェースを用いて接続される。
　次に、コアモジュール１０のＣＰＵ１１に実装されるプログラムの構成例、及び、コアモジュール１０のＦＰＧＡ１２と拡張モジュール２０のＦＰＧＡ２１の機能ロジックの構成例について説明する。図５は、コアモジュール１０に実装されるプログラムの構成例と、ＦＰＧＡ１２、２１の機能実装の構成例とを示す図である。
　図５（ａ）に示すように、コアモジュール１０のＣＰＵ１１を動作させるためのプログラムには、Ａｐｐｌｉｃａｔｉｏｎプログラム１１０と、Ｂｏａｒｄ　Ｓｕｐｐｏｔ　Ｐａｋａｇｅ（ＢＳＰ）プログラム１１１とが含まれる。Ａｐｐｌｉｃａｔｉｏｎプログラム１１０は、製品毎に異なるプログラムである。例えば、製品のユーザインターフェース等に係わるプログラムがＡｐｐｌｉｃａｔｉｏｎプログラムに含まれる。Ｂｏａｒｄ　Ｓｕｐｐｏｔ　Ｐａｋａｇｅプログラム１１１は、製品毎に共通に使用されるプログラムである。例えば、複数種類の有価媒体処理装置４０で共通に行われる紙幣の識別処理や、処理側搬送部６０及び金庫側搬送部９０の搬送状態の監視等の処理に関するプログラムが、Ｂｏａｒｄ　Ｓｕｐｐｏｔ　Ｐａｋａｇｅプログラム１１１に含まれる。
　コアモジュール１０に実装されるＦＰＧＡ１２、及び拡張モジュール２０に実装されるＦＰＧＡ２１には、ベース基板３０に実装されるセンサ回路３２及びモータ回路３３の制御を行う機能ロジックが実装される。以下、モータ回路３３の制御を行う機能ロジックを例に説明する。
　例えば、メカ機構Ｍに使用されるモータ２０１として、Ａ社、Ｂ社、Ｃ社の３社のモータ２０１のいずれかを使用することが分かっているものとする。この場合、図５（ｂ）に示すように、予めＦＰＧＡ１２に、Ａ社のモータ２０１の制御を行う機能ロジック１００と、Ｂ社のモータ２０１の制御を行う機能ロジック１０１と、Ｃ社のモータ２０１の制御を行う機能ロジック１０２とを実装する。
　コアモジュール１０のＣＰＵ１１は、ベース基板３０にＡ～Ｃ社のうちどの会社のモータ回路３３が実装されたかを判定する。ＣＰＵ１１は、ＦＰＧＡ１２に実装されたセレクタ１０３に、選択信号線１０４を介して、判定結果に基づく選択信号を送信する。例えば、ＣＰＵ１１が、どの会社のモータ回路３３が実装されたかを判定できるように、モータ回路３３がどの会社のモータ２０１に対応した回路であるかを識別するための識別機構をベース基板３０に実装すればよい。
　具体的には、ベース基板３０に、例えば、２ビットのＤＩＰ（Ｄｕａｌ　Ｉｎ－ｌｉｎｅ　Ｐａｃｋａｇｅ）スイッチを実装し、ＤＩＰスイッチの設定が「００」の場合は、Ａ社のモータ回路、ＤＩＰスイッチの設定が「０１」の場合は、Ｂ社のモータ回路、ＤＩＰスイッチの設定が「１０」の場合は、Ｃ社のモータ回路とする。ＣＵＰ１１は、電源投入された場合に、このＤＩＰスイッチの設定を読み込み、ＦＰＧＡ１２に実装されたセレクタ１０３に選択信号線１０４を介して選択信号を送信する。なお、ここでは、ＤＩＰスイッチを使用した場合について説明したが、モータ回路３３に、識別信号を送る回路を予め実装しておいてもよい。
　ＦＰＧＡ１２は、セレクタ１０３で選択された機能ロジックの信号をコネクタ１４ａに送る。例えば、ＦＰＧＡ１２は、セレクタ１０３で機能ロジック１００が選択された場合には、機能ロジック１００に対応する制御信号をコネクタ１４ａに送る。なお、拡張モジュール２０のＦＰＧＡ２１にも、同様の機能が実装されることになる。
　次に、拡張モジュール２０の構成例について説明する。図６は、拡張モジュール２０の構成例を示す図である。図６に示すように、拡張モジュール２０は、ＦＰＧＡ２１と、コネクタ２２ａ、２２ｂ、２２ｃ、２２ｄ（以下、「コネクタ２２」と総称する場合がある）と、コネクタ２３ａ、２３ｂとを有する。ＦＰＧＡ２１とコネクタ２２とは、プリント基板に形成された配線を介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　ＦＰＧＡ２１と、コアモジュール１０と接続するためのコネクタ２３ａとは、プリント基板に形成された配線を介して、シリアルＩ／Ｏインターフェースを用いて接続される。ＦＰＧＡ２１と、別の拡張モジュール２０と接続するためのコネクタ２３ｂとは、プリント基板に形成された配線を介して、シリアルＩ／Ｏインターフェースを用いて接続される。
　なお、上述したＣＰＵ１１を動作させるためのプログラムと、ＦＰＧＡ１２及びＦＰＧＡ２１の機能ロジックとは、外部装置から変更可能で、変更に係るアクセス制御を実行することも可能となっている。具体的には、例えば、コアモジュール１０のＣＰＵ１１を動作させるためのプログラムは、有価媒体処理装置４０の製造会社が利用する第１の管理装置のみから変更可能にアクセス制御される。一方、コアモジュール１０に実装されるＦＰＧＡ１２及び拡張モジュール２０に実装されるＦＰＧＡ２１の機能ロジックは、製造会社が利用する第１の管理装置に加えて、製造会社以外の会社が利用する第２の管理装置から変更可能にアクセス制御してもよい。
　例えば、第１の管理装置及び第２の管理装置のＩＰアドレス及び／又はＭＡＣアドレスに基づいて、アクセス制御を実行すればよい。
　図３では、コアモジュール１０及び拡張モジュール２０の両方を利用する例を示したが、コアモジュール１０のみが利用される態様であってもよい。以下、コアモジュール１０のみを利用する有価媒体処理装置４０の実装例を説明する。なお、図３に示した有価媒体処理装置４０への実装形態と同様の部位については、同一の符号を付すこととして、その詳細な説明を省略する。図７は、コアモジュール１０のみを利用するベース基板３０の実装形態を示す図である。
　図７に示す有価媒体処理装置４０のメカ機構Ｍは、コアモジュール１０が実装されたベース基板３０と、複数のセンサ２００と、複数のモータ２０１とを有する。ベース基板３０には、拡張モジュール２０が含まれず、コアモジュール１０のみが実装されている。
　コアモジュール１０は、コネクタ１４ａ、コネクタ１４ｂ及びコネクタ１５を利用して、ベース基板３０に実装されている。ＦＰＧＡ１２と、通信回路３１、複数のセンサ回路３２及び複数のモータ回路３３とは、コネクタ１４ａ及びコネクタ１４ｂと、ベース基板３０に形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　センサ２００からの信号が、接続ケーブル３６及びコネクタ３４ａと、センサ回路３２と、コネクタ１４ａ又はコネクタ１４ｂと、ＦＰＧＡ１２とを介して、コアモジュール１０のＣＰＵ１１に伝送される。ＣＰＵ１１は、伝送された信号を利用して、紙幣の識別処理を実行する。また、ＣＰＵ１１は、ＦＰＧＡ１２と、コネクタ１４ａ又はコネクタ１４ｂと、モータ回路３３と、コネクタ３４ｂ及び接続ケーブル３６とを介して、モータ２０１の制御を行う。
　次に、より多くのセンサ２００及びモータ２０１を制御する有価媒体処理装置４０に汎用制御基板を実装する場合の例について説明する。なお、図７に示した有価媒体処理装置４０への実装例と同様の部位については、同一の符号を付すこととして、その詳細な説明を省略する。図８は、コアモジュール１０及び拡張モジュール２０の実装形態を示す図である。
　図８に示す有価媒体処理装置４０は、３つのメカ機構Ｍ１～Ｍ３を有する。第１のメカ機構Ｍ１は、コアモジュール１０及び拡張モジュール２０が実装されたベース基板３０ａと、複数のセンサ２００と、複数のモータ２０１を有する。第２のメカ機構Ｍ２と、第３のメカ機構Ｍ３とは、それぞれ複数のセンサ２００及び複数のモータ２０１を有する。
　ベース基板３０ａは、コアモジュール１０と、拡張モジュール２０と、通信回路３１と、複数のセンサ回路３２と、複数のモータ回路３３と、コネクタ３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈとを有する。コアモジュール１０と拡張モジュール２０とは、コネクタ１５と、コネクタ２３ａと、ベース基板３０ａに形成された配線とを介して、シリアルＩ／Ｏインターフェースを用いて接続される。
　コアモジュール１０と、複数のセンサ回路３２の一部とが、コネクタ１４と、ベース基板３０ａに形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。コアモジュール１０と、複数のモータ回路３３の一部とが、コネクタ１４と、ベース基板３０ａに形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　拡張モジュール２０と、複数のセンサ回路３２の一部とが、コネクタ２２と、ベース基板３０ａに形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。拡張モジュール２０と、複数のモータ回路３３の一部とが、コネクタ２２ｂｂと、ベース基板３０ａに形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　複数のセンサ回路３２は、それぞれ対応するセンサ２００に応じて、コネクタ３４ｃ、コネクタ３４ｅ又はコネクタ３４ｇと、パラレルＩ／Ｏインターフェースを用いて接続される。複数のモータ回路３３は、それぞれ対応するモータ２０１に応じて、コネクタ３４ｄ、コネクタ３４ｆ又はコネクタ３４ｈと、パラレルＩ／Ｏインターフェースを用いて接続される。
　ベース基板３０ａと複数のセンサ２００とは、コネクタ３４ｃ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。ベース基板３０ａと複数のモータ２０１とは、コネクタ３４ｄ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　ベース基板３０ａと、第２のメカ機構Ｍ２の複数のセンサ２００とは、コネクタ３４ｅ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。ベース基板３０ａと、第２のメカ機構Ｍ２の複数のモータ２０１とは、コネクタ３４ｆ及び接続ケーブル３６を介して、シリアルＩ／Ｏインターフェースを用いて接続される。
　ベース基板３０ａと、第３のメカ機構Ｍ３の複数のセンサ２００とは、コネクタ３４ｇ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。ベース基板３０ａと、第３のメカ機構Ｍ３の複数のモータ２０１とは、コネクタ３４ｈ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　図８に示す例では、第１のメカ機構Ｍ１の複数のセンサ２００からの信号は、接続ケーブル３６、コネクタ３４ｃ、センサ回路３２、コネクタ１４及びＦＰＧＡ１２を介して、ＣＰＵ１１に伝送される。
　第２のメカ機構Ｍ２の複数のセンサ２００からの信号は、接続ケーブル３６、コネクタ３４ｅ、センサ回路３２、コネクタ１４、ＦＰＧＡ１２を介して、ＣＰＵ１１に伝送される。第３のメカ機構Ｍ３の複数のセンサ２００からの信号は、接続ケーブル３６、コネクタ３４ｇ、センサ回路３２、コネクタ２２、ＦＰＧＡ２１、コネクタ２３ａ、コネクタ１５、ＦＰＧＡ１２を介して、ＣＰＵ１１に伝送される。これにより、コアモジュール１０のＣＰＵ１１は、紙幣の識別処理を行うことができる。
　第１のメカ機構Ｍ１の複数のモータ２０１への制御信号は、ＣＰＵ１１からＦＰＧＡ１２、コネクタ１４、モータ回路３３、コネクタ３４ｄ、接続ケーブル３６を介してモータ２０１に伝送される。第２のメカ機構Ｍ２の複数のモータ２０１への制御信号は、ＣＰＵ１１からＦＰＧＡ１２、コネクタ１４、モータ回路３３、コネクタ３４ｆ、接続ケーブル３６を介してモータ２０１に伝送される。第３のメカ機構Ｍ３の複数のモータ２０１への制御信号は、ＣＰＵ１１からＦＰＧＡ１２、コネクタ１５、コネクタ２３ａ、ＦＰＧＡ２１、コネクタ２２、モータ回路３３、コネクタ３４ｈ、接続ケーブル３６を介して、モータ２０１に伝送される。これにより、コアモジュール１０のＣＰＵ１１は、第１のメカ機構Ｍ１、第２のメカ機構Ｍ２及び第３のメカ機構Ｍ３の複数のモータ２０１それぞれを制御することができる。
　上述した例では１枚のベース基板３０を利用する例を示したが、複数のベース基板３０が利用される態様であってもよい。以下、有価媒体処理装置４０に、２枚のベース基板３０、３０ｂと、４つのメカ機構Ｍ１１～Ｍ１４とを実装する場合を例に説明する。なお、図７及び図８に示した有価媒体処理装置４０への実装形態と同様の部位については、同一の符号を付すこととして、その詳細な説明を省略する。図９は、コアモジュール１０及び拡張モジュール２０の別の実装形態を示す図である。
　図９に示す有価媒体処理装置４０は、４つのメカ機構Ｍ１１～Ｍ１４を有する。第１のメカ機構Ｍ１１は、コアモジュール１０が実装されたベース基板３０ｃと、複数のセンサ２００と、複数のモータ２０１とを有する。第２のメカ機構Ｍ１２は、第１の拡張モジュール２０ａ及び第２の拡張モジュール２０ｂが実装されたベース基板３０ｄと、複数のセンサ２００と、複数のモータ２０１とを有する。第３のメカ機構Ｍ１３は、複数のセンサ２００と、複数のモータ２０１とを有する。第４のメカ機構Ｍ１４は、複数のセンサ２００と、複数のモータ２０１とを有する。
　第１のメカ機構Ｍ１１のベース基板３０ｃは、ＣＰＵ１１の制御信号を別のベース基板に伝送するために、図７で説明したベース基板３０にコネクタ３５ａを追加した構成を有する。コアモジュール１０とコネクタ３５ａとが、コネクタ１５と、ベース基板３０ｃに形成された配線とを介して、シリアルＩ／Ｏインターフェースを用いて接続される。ベース基板３０ｃと、ベース基板３０ｄとは、ベース基板３０ｃに実装されたコネクタ３５ａと、ベース基板３０ｄに実装されたコネクタ３５ｂとを介して、シリアルＩ／Ｏインターフェースを用いて接続される。これにより、ベース基板３０ｃと、ベース基板３０ｄとの間で、ＣＰＵ１１から送信される制御信号及びＣＰＵ１１に送信される複数のセンサ２００からの取得データの相互の伝送が可能となる。
　第２のメカ機構Ｍ１２のベース基板３０ｄは、第１の拡張モジュール２０ａと、第２の拡張モジュール２０ｂと、通信回路３１と、複数のセンサ回路３２と、複数のモータ回路３３と、コネクタ３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈと、コネクタ３５ｂとを有する。
　第１の拡張モジュール２０ａは、複数のコネクタ２２と、コネクタ２３ａと、コネクタ２３ｂとを利用してベース基板３０ｄに実装される。第１の拡張モジュール２０ａとコネクタ３５ｂとが、コネクタ２３ａ及びベース基板３０ｄに形成された配線を介して、シリアルＩ／Ｏインターフェースを用いて接続される。第１の拡張モジュール２０ａと第２の拡張モジュール２０とは、コネクタ２３ｂと、ベース基板３０ｄに形成された配線と、コネクタ２３ｃとを介して、シリアルＩ／Ｏインターフェースを用いて接続される。
　第１の拡張モジュール２０ａと、複数のセンサ回路３２の一部とは、コネクタ２２と、ベース基板３０ｄに形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。第１の拡張モジュール２０ａと、複数のモータ回路３３の一部とは、コネクタ２２と、ベース基板３０ｄに形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　第２の拡張モジュール２０ｂと、複数のセンサ回路３２の一部とは、コネクタ２２と、ベース基板３０ｄに形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。第２の拡張モジュール２０ｂと、複数のモータ回路３３の一部とは、コネクタ２２と、ベース基板３０ｄに形成された配線とを介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　複数のセンサ回路３２は、それぞれ対応するセンサ２００に応じて、コネクタ３４ｃ、コネクタ３４ｅ又はコネクタ３４ｇと、パラレルＩ／Ｏインターフェースを用いて接続される。複数のモータ回路３３は、それぞれ対応するモータ２０１に応じて、コネクタ３４ｄ、コネクタ３４ｆ又はコネクタ３４ｈと、パラレルＩ／Ｏインターフェースを用いて接続される。
　ベース基板３０ｄと複数のセンサ２００とは、コネクタ３４ｃ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。ベース基板３０ａと複数のモータ２０１とは、コネクタ３４ｄ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　ベース基板３０ｄと、第３のメカ機構Ｍ１３の複数のセンサ２００とは、コネクタ３４ｅ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。ベース基板３０ｄと、第３のメカ機構Ｍ１３の複数のモータ２０１とは、コネクタ３４ｆ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　ベース基板３０ｄと、第４のメカ機構Ｍ１４の複数のセンサ２００とは、コネクタ３４ｇ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。ベース基板３０ｄと、第４のメカ機構Ｍ１４の複数のモータ２０１とは、コネクタ３４ｈ及び接続ケーブル３６を介して、パラレルＩ／Ｏインターフェースを用いて接続される。
　図９に示す例では、センサ２００と接続された複数のベース基板の間が、シリアルＩ／Ｏインターフェースを用いて接続される。該シリアルＩ／Ｏインターフェースの信号を、拡張モジュール２０で送受信することにより、各ベース基板に接続されている複数のセンサ２００からの取得データをコアモジュール１０のＣＰＵ１１に伝送することが可能となる。これにより、コアモジュール１０のＣＰＵ１１は、紙幣の識別処理を行うことができる。
　また、モータ２０１と接続された複数のベース基板の間が、シリアルＩ／Ｏインターフェースを用いて接続される。該シリアルＩ／Ｏインターフェースの信号を、拡張モジュール２０で送受信することにより、各ベース基板に接続されている複数のモータ２０１に、コアモジュール１０のＣＰＵ１１からの制御信号を伝送することが可能となる。これにより、コアモジュール１０のＣＰＵ１１は、第１のメカ機構Ｍ１１、第２のメカ機構Ｍ１２、第３のメカ機構Ｍ１３及び第４のメカ機構Ｍ１４の複数のモータ２０１を制御することができる。
　なお、図９では２つのベース基板が接続される例を説明したが、各ベース基板に１つ以上の拡張モジュール２０とコネクタとを実装してシリアルＩ／Ｏインターフェースで接続することにより、３つ以上のベース基板が接続される態様であってもよい。
　セキュリティ上のリスクを回避するため、コアモジュール１０のＣＰＵ１１とＦＰＧＡ１２とのバスインターフェース、及び、コアモジュール１０と拡張モジュール２０とのシリアルＩ／Ｏインターフェースで、暗号化通信が行われる態様であってもよい。
　図１０は、有価媒体処理装置４０におけるセキュリティを担保した実装形態概要を説明するための図である。なお、図１０には、有価媒体処理装置４０の一部のみを図示すると共に、ベース基板の図示を省略して、コアモジュール２１０ａ、２１０ｂ及び拡張モジュール２２０ａ、２２０ｂのみを示している。
　図１０に示すように、コアモジュール２１０ａは、ＣＰＵ２１１と、ＦＰＧＡ２１２と、ＴＰＭ（Ｔｒｕｓｔｅｄ　Ｐｌａｔｆｏｒｍ　Ｍｏｄｕｌｅ）２１６とを有する。ＣＰＵ２１１は、ベース基板が実装される有価媒体処理装置４０の全体を制御する。ＦＰＧＡ２１２には、有価媒体処理装置４０で利用される複数のセンサ回路３２及び複数のモータ回路３３を制御する機能ロジックが実装される。ＦＰＧＡ２１２には、シリアルＩ／Ｏインターフェースを暗号化するため、暗号化ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ　Ｐｒｏｐｅｒｔｙ）コアが実装される。暗号化ＩＰコアの種類は特に限定されない。例えば、ＡＥＳ（Ａｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ）方式、ＳＨＡ２（Ｓｅｃｕｒｅ　Ｈａｓｈ　Ａｌｇｏｒｉｔｈｍ２）方式等のＩＰコアを利用すればよい。ＴＰＭ２１６は、製造会社以外の第２の管理装置との通信の暗号化に使用する秘密鍵等を生成し、格納する。
　コアモジュール２１０ａは、ＣＰＵ２１１とＦＰＧＡ２１２との間のシステムバスで、ＴＰＭ２１６を用いた暗号化データを送受信する。コアモジュール２１０ａと拡張モジュール２２０ａとの間では、ＦＰＧＡ２１２及びＦＰＧＡ２２１に実装された暗号化ＩＰコアを用いた暗号化データで送受信が行われる。コアモジュール２１０ｂと拡張モジュール２２０ｂとの間でも同様に暗号化ＩＰコアを用いた暗号化データで送受信が行われる。
　有価媒体処理装置４０の処理部４１の内部に実装されたコアモジュール２１０ａと、金庫部４２の内部に実装されたコアモジュール２１０ｂとの間のインターフェースでも、ＴＭＰ２１６に基づいて生成された秘密鍵を用いて暗号化されたデータが送受信される。コアモジュール２１０ａは、装置外、例えば、有価媒体処理装置４０の製造会社以外の第２の管理装置との通信を行うことがあるが、このような外部との通信においても、ＴＰＭ２１６の機能に基づいて生成された秘密鍵を用いて暗号化されたデータが送受信される。
　このように、コアモジュール２１０ａにＴＰＭ２１６を実装し、ＴＰＭ２１６により暗号化に使用する秘密鍵等を生成、格納し、該秘密鍵を利用してコアモジュール２１０ａのＣＰＵ２１１と、コアモジュール２１０ｂのＣＰＵ２１１との間の通信を暗号化する。また、コアモジュール２１０ａに実装するＦＰＧＡ２１２と、拡張モジュール２２０ａに実装するＦＰＧＡ２２１とに暗号化ＩＰコアを実装して、ＦＰＧＡ２１２と、ＦＰＧＡ２２１との間の通信を暗号化する。これにより、モジュール間での通信及びモジュールと外部装置との通信を盗聴されないようにセキュリティを強化することができる。
　上述の例では、ベース基板３０に実装されているセンサ回路３２及びモータ回路３３が変更になった場合について説明したが、本開示は、使用されるＦＰＧＡが代替のＦＰＧＡに変更になった場合でも、製品の製造を継続できるようにすることもできる。
　例えば、図１を参照して、拡張モジュール２０に実装されるＦＰＧＡ２１として、Ａ社、Ｂ社、Ｃ社の３社のＦＰＧＡのいずれかを使用することが分かっているものとする。Ａ社、Ｂ社、Ｃ社のいずれのＦＰＧＡ２１にも、装置毎に開発されるベース基板３０に実装される複数メーカのセンサ回路３２及びモータ回路３３を制御する複数の機能ロジックが実装される。なお、ＦＰＧＡに実装される複数の機能ロジックは、ＦＰＧＡのメーカにかかわらず共通に設計が可能なＲＴＬ（Ｒｅｇｉｓｔｅｒ　Ｔｒａｎｓｆｅｒ　Ｌｅｖｅｌ）設計を用いることにより、共通のプログラムとして設計が可能である。
　また、コアモジュール１０のＣＰＵ１１は、Ａ社、Ｂ社、Ｃ社のいずれのＦＰＧＡ２１も動作させるプログラムを備え、どの会社のＦＰＧＡが実装されたかを判定し、対応するプログラムを選択して動作するように構成されている。こうすることで、Ａ社のＦＰＧＡが入手困難になっても、Ｂ社やＣ社のＦＰＧＡを拡張モジュール２０に実装することで製品の製造を継続できる。
　同様に、コアモジュール１０に実装されるＦＰＧＡ１２についても、予め想定された複数メーカのいずれかのＦＰＧＡを使用することができる。こうすることで、Ａ社のＦＰＧＡが入手困難になっても、Ｂ社やＣ社のＦＰＧＡをコアモジュール１０に実装することで製品の製造を継続できる。
　上記の各実施形態で図示した各構成は機能概略的なものであり、必ずしも物理的に図示の構成をされていることを要しない。すなわち、各装置の分散・統合の形態は図示のものに限られず、その全部又は一部を各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。

Claims (9)

  1. 　第１の装置に組み込まれる第１の固有基板及び第２の装置に組み込まれる第２の固有基板のいずれにも実装可能な汎用制御基板であって、
    　装置のユーザインターフェースの制御及び前記装置の機能を実現する第１のアプリケーションを実行して前記装置を制御するプロセッサと、
    　前記プロセッサが実行する前記第１のアプリケーションに基づいて前記固有基板を動作させる第２のアプリケーションを実装するプログラマブル素子と
    を備えることを特徴とする汎用制御基板。
  2. 　前記プロセッサ及び第１の前記プログラマブル素子を含む第１の基板と、
    　第１の前記プログラマブル素子と接続される第２の前記プログラマブル素子を含む第２の基板と
    を備えることを特徴とする請求項１に記載の汎用制御基板。
  3. 　前記第１の基板と、前記第２の基板とは、シリアルＩ／Ｏインターフェースを用いて接続される
    ことを特徴とする請求項２に記載の汎用制御基板。
  4. 　前記第１の基板と、前記第２の基板とがデータを暗号化して通信を行うことを特徴とした請求項３に記載の汎用制御基板。
  5. 　前記第１のアプリケーションは、第１の制御装置からのみ変更可能であり、
    　前記第２のアプリケーションは、前記第１の制御装置及び第２の制御装置から変更可能である
    ことを特徴とした請求項１に記載の汎用制御基板。
  6. 　前記装置は、有価媒体の処理を行う有価媒体処理装置であることを特徴とする請求項１～４のいずれか１項に記載の汎用制御基板。
  7. 　前記有価媒体処理装置は、有価媒体の処理に供する複数のセンサ及び／又は複数のモータを含み、
    　前記複数のセンサ及び／又は前記複数のモータが前記プログラマブル素子と電気的に接続される
    ことを特徴とする請求項６に記載の汎用制御基板。
  8. 　前記複数のセンサ及び／又は前記複数のモータは、前記プログラマブル素子を介して前記プロセッサに電気的に接続される
    ことを特徴とする請求項６に記載の汎用制御基板。
  9. 　前記有価媒体処理装置は、金庫をさらに備え、
    　前記汎用制御基板を実装した前記固有基板が前記金庫内に収められている
    ことを特徴とする請求項６に記載の汎用制御基板。
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