WO2024257527A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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青木　研二
孝典 小澤
泰伸 林
幸平 冨永
誠悟 森
恭 坂爪
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    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing the same.
  • Patent Document 1 discloses a SiC semiconductor device including a plurality of p-type body regions formed on the surface portion of an n - type SiC semiconductor layer, each of which constitutes a unit cell, an n-type source region formed inside the p-type body region, a gate electrode facing the p-type body region via a gate insulating film, an n + type drain region and a p + type collector region formed adjacent to each other on the back surface portion of the SiC semiconductor layer, and an n - type drift region between the p-type body region and the n + type drain region, and the p + type collector region is formed so as to cover a region including at least two unit cells in the X-axis along the surface of the SiC semiconductor layer.
  • One embodiment of the present disclosure provides a semiconductor device and a method for manufacturing the same that can form impurity regions with high precision even in fine patterns.
  • One embodiment of the present disclosure provides a semiconductor device including a chip formed of a wide band gap semiconductor and having a main surface on which a semiconductor region of a first conductivity type is formed, a base impurity region of a second conductivity type formed in a surface layer portion of the semiconductor region, a first impurity region formed in a surface layer portion of the base impurity region, and a second impurity region of an opposite conductivity type to the first impurity region formed in the surface layer portion of the base impurity region, the second impurity region being adjacent to the first impurity region in a first direction, the second impurity region being formed in a band shape extending in a second direction perpendicular to the first direction, and having a protrusion that selectively protrudes into the first impurity region in the first direction.
  • One embodiment of the present disclosure includes a process for selectively forming a plurality of body regions spaced apart in a first direction in a surface layer of the semiconductor region by selectively injecting a second conductivity type impurity into the semiconductor region, and a process for forming a first mask that selectively covers each of the body regions, the first mask including a first portion that extends in a second direction perpendicular to the first direction and has a first width in the first direction, and a pair of protrusions that protrude from a center of the first portion in the second direction to both sides in the first direction, and a process for injecting the first conductivity type impurity into the body region through the first mask.
  • the semiconductor device and manufacturing method thereof according to one embodiment of the present disclosure can form impurity regions with high precision even in fine patterns.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of the layout of the first main surface.
  • FIG. 4 is an enlarged plan view showing a main portion of the first main surface.
  • FIG. 5 is an enlarged plan view showing further essential parts of the first main surface.
  • FIG. 6 is an enlarged plan view showing the main part of FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view
  • FIG. 10 is a cross-sectional view taken along line X-X shown in FIG.
  • FIG. 11 is a schematic diagram showing a wafer.
  • FIG. 12A is a cross-sectional view showing a method for manufacturing a semiconductor device.
  • FIG. 12B is a cross-sectional view showing a step subsequent to that of FIG. 12A.
  • FIG. 12C is a cross-sectional view showing a step subsequent to FIG. 12B.
  • FIG. 12D is a cross-sectional view showing a step subsequent to FIG. 12C.
  • FIG. 12E is a cross-sectional view showing a step subsequent to FIG. 12D.
  • FIG. 12F is a cross-sectional view showing a step subsequent to FIG. 12E.
  • FIG. 12A is a cross-sectional view showing a method for manufacturing a semiconductor device.
  • FIG. 12B is a cross-sectional view showing a step subsequent to that of FIG. 12A.
  • FIG. 12C is a cross-section
  • FIG. 12G is a cross-sectional view showing a step subsequent to FIG. 12F.
  • FIG. 12H is a cross-sectional view showing a step subsequent to FIG. 12G.
  • FIG. 12I is a cross-sectional view showing a step subsequent to FIG. 12H.
  • FIG. 12J is a cross-sectional view showing a step subsequent to FIG. 12I.
  • FIG. 12K is a cross-sectional view showing a step subsequent to FIG. 12J.
  • FIG. 12L is a cross-sectional view showing a step subsequent to FIG. 12K.
  • FIG. 12M is a cross-sectional view showing a step subsequent to FIG. 12L.
  • FIG. 12N is a cross-sectional view showing a step subsequent to FIG. 12M.
  • FIG. 12G is a cross-sectional view showing a step subsequent to FIG. 12F.
  • FIG. 12H is a cross-sectional view showing a step subsequent to FIG. 12G.
  • FIG. 12I
  • FIG. 12O is a cross-sectional view showing a step subsequent to FIG. 12N.
  • FIG. 12P is a cross-sectional view showing a step subsequent to that shown in FIG. 12O.
  • FIG. 13 is a diagram showing a plane pattern of the first mask shown in FIG. 12G.
  • FIG. 14 is a cross-sectional view showing a modification of the source region and the body contact region of FIG.
  • FIG. 15 is a diagram showing a first modified example of the body contact region.
  • FIG. 16 is a diagram showing a second modified example of the body contact region.
  • FIG. 17 is a diagram showing a third modified example of the body contact region.
  • FIG. 18 is a diagram showing a fourth modification of the body contact region.
  • FIG. 19 is a diagram showing a fifth modification of the body contact region.
  • this term includes a numerical value (shape) that is equal to the numerical value (shape) of the comparison target, as well as a numerical error (shape error) within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • shape a numerical value that is equal to the numerical value (shape) of the comparison target
  • error a numerical error within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • the conductivity type of a semiconductor is indicated using “p-type” or “n-type”, but “p-type” may also be referred to as the “first conductivity type” and “n-type” as the “second conductivity type”. Of course, “n-type” may also be referred to as the "first conductivity type” and “p-type” as the “second conductivity type”.
  • P-type is a conductivity type resulting from a trivalent element
  • n-type is a conductivity type resulting from a pentavalent element.
  • the trivalent element is at least one of boron, aluminum, gallium, and indium.
  • the pentavalent element is at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 3 is a plan view showing an example layout of a first main surface 3.
  • FIG. 4 is an enlarged plan view showing a main portion of the first main surface 3.
  • FIG. 5 is an enlarged plan view showing further main portions of the first main surface 3.
  • FIG. 6 is an enlarged plan view showing the main parts of FIG. 5.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG. 5.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG. 5.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG. 5.
  • FIG. 10 is a cross-sectional view taken along line X-X shown in FIG. 5.
  • semiconductor device 1 is a semiconductor switching device having an insulated gate type transistor structure Tr as an example of a device structure.
  • the transistor structure Tr has a vertical structure.
  • Semiconductor device 1 is a SiC semiconductor device having a chip 2 including a SiC single crystal. Chip 2 may be referred to as a "SiC chip” or a "semiconductor chip.”
  • the chip 2 is made of hexagonal SiC single crystal and is formed into a rectangular parallelepiped shape.
  • the hexagonal SiC single crystal has a number of polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, etc.
  • the chip 2 is made of 4H-SiC single crystal, but the chip 2 may be made of other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape in a plan view seen from the vertical direction Z (hereinafter simply referred to as "plan view").
  • the vertical direction Z is also the thickness direction of the chip 2 and the normal direction of the first main surface 3 (second main surface 4).
  • the first main surface 3 and the second main surface 4 may be formed in a square or rectangular shape in a plan view.
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of the SiC single crystal.
  • the first main surface 3 is formed by the silicon surface ((0001) surface) of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface ((000-1) surface) of the SiC single crystal.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face a second direction Y that intersects with the first direction X along the first main surface 3. Specifically, the second direction Y is perpendicular to the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • first direction X refers to the third side surface 5C side
  • second direction Y refers to the first side surface 5A side
  • second side of the second direction Y refers to the second side surface 5B side.
  • first direction X is the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y is the a-axis direction ([11-20] direction) of the SiC single crystal.
  • first direction X may be the a-axis direction of the SiC single crystal
  • second direction Y may be the m-axis direction of the SiC single crystal.
  • the chip 2 (first main surface 3 and second main surface 4) has an off angle that is inclined at a predetermined angle in a predetermined off direction with respect to the c-plane of the SiC single crystal.
  • the c-axis ((0001) axis) of the SiC single crystal is inclined from the vertical axis toward the off direction by the off angle.
  • the c-plane of the SiC single crystal is inclined by the off angle with respect to the horizontal plane.
  • the off-direction is preferably the a-axis direction of the SiC single crystal (i.e., the second direction Y).
  • the off-angle may be greater than 0° and less than or equal to 10°.
  • the off-angle may have a value that falls within at least one of the following ranges: greater than 0° and less than or equal to 1°, 1° or more and less than or equal to 2.5°, 2.5° or more and less than or equal to 5°, 5° or more and less than or equal to 7.5°, and 7.5° or more and less than or equal to 10°.
  • the off angle is preferably 5° or less. It is particularly preferable that the off angle be 2° or more and 4.5° or less.
  • the off angle is typically set in the range of 4° ⁇ 0.1°. This specification does not exclude a configuration in which the off angle is 0° (i.e., a configuration in which the first main surface 3 is a just plane relative to the c-plane).
  • the semiconductor device 1 includes an n-type first semiconductor region 6 formed in a region (surface layer) on the first main surface 3 side in the chip 2.
  • the first semiconductor region 6 may be referred to as a "drift region,” “drain drift region,” “drain region,” etc.
  • a drain potential is applied to the first semiconductor region 6 as a high potential (first potential).
  • the first semiconductor region 6 is formed in a layer extending along the first main surface 3, and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is made of an epitaxial layer (specifically, a SiC epitaxial layer).
  • the semiconductor device 1 includes an n-type second semiconductor region 7 formed in a region (surface layer) on the second main surface 4 side in the chip 2. A drain potential is applied to the second semiconductor region 7.
  • the second semiconductor region 7 may be referred to as a "drain region” or the like.
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6, and is electrically connected to the first semiconductor region 6 in the chip 2.
  • the second semiconductor region 7 is formed in a layer extending along the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC substrate).
  • the chip 2 has a layered structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 has a thickness greater than that of the first semiconductor region 6.
  • the semiconductor device 1 includes an active region 8 set in the chip 2.
  • the active region 8 includes a device structure (transistor structure Tr) and is a region where an output current (drain current) is generated.
  • the active region 8 is set in the inner part of the chip 2 at a distance from the periphery (first to fourth side faces 5A to 5D) of the chip 2 in a plan view.
  • the active region 8 is set in a polygonal shape (a square shape in this embodiment) having four sides parallel to the periphery of the chip 2 in a plan view.
  • the planar area of the active region 8 is preferably 50% to 90% of the planar area of the first main surface 3.
  • the semiconductor device 1 includes a peripheral region 9 that is set outside the active region 8 in the chip 2.
  • the peripheral region 9 is provided in a region between the periphery of the chip 2 and the active region 8 in a planar view.
  • the peripheral region 9 extends in a band shape along the active region 8 in a planar view, and is set in a polygonal ring shape (a square ring in this embodiment) that surrounds the active region 8.
  • the semiconductor device 1 includes a plurality of p-type body regions 20 formed in a surface layer portion of the first main surface 3 in the active region 8.
  • a source potential is applied to the plurality of body regions 20 as a low potential (second potential) different from a high potential (first potential).
  • the plurality of body regions 20 are arranged at intervals in the first direction X, and are each formed in a band shape extending in the second direction Y. In other words, the plurality of body regions 20 are arranged in a stripe shape extending in the second direction Y.
  • the multiple body regions 20 are formed at intervals from the bottom of the first semiconductor region 6 toward the first main surface 3, and face the second semiconductor region 7 across a portion of the first semiconductor region 6. It is preferable that the multiple body regions 20 are formed at intervals from the middle of the first semiconductor region 6 toward the first main surface 3. The multiple body regions 20 are exposed from the first main surface 3.
  • the semiconductor device 1 includes a p-type outer body region 21 formed in the surface layer of the first main surface 3 in the peripheral region 9.
  • the outer body region 21 preferably has a p-type impurity concentration that is approximately equal to the p-type impurity concentration of the body region 20.
  • the p-type impurity concentration of the outer body region 21 may be less than the p-type impurity concentration of the body region 20, or may be higher than the p-type impurity concentration of the body region 20.
  • the outer body region 21 is formed at a distance from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D) toward the active region 8, and extends in a band along the active region 8.
  • the outer body region 21 has a portion that extends in a band in the first direction X and a portion that extends in a band in the second direction Y in a plan view, and divides the active region 8 from multiple directions.
  • the outer body region 21 surrounds the active region 8 in a plan view and is partitioned into a polygonal ring (a square ring in this embodiment) having four sides parallel to the periphery of the first main surface 3.
  • the outer body region 21 forms the boundary between the active region 8 and the peripheral region 9.
  • the outer body region 21 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in a circular arc shape (preferably a quadrant arc shape) in a plan view (see FIG. 4).
  • the outer body region 21 has an inner edge on the active region 8 side and an outer edge on the peripheral side of the first main surface 3.
  • the inner edge of the outer body region 21 is connected to the multiple body regions 20 in a portion extending in the first direction X. As a result, the outer body region 21 is fixed to the same potential as the multiple body regions 20.
  • the outer body region 21 preferably has a width greater than the width of the body region 20.
  • the width of the body region 20 is the width in a direction perpendicular to the extension direction (i.e., the first direction X).
  • the width of the outer body region 21 is the width in a direction perpendicular to the extension direction.
  • the width of the outer body region 21 may be approximately equal to the width of the body region 20, or may be less than the thickness of the body region 20.
  • the ratio of the width of the outer body region 21 to the width of the body region 20 may be greater than or equal to 10 and less than or equal to 50. It is preferable that the width ratio be greater than or equal to 20 and less than or equal to 40.
  • the outer body region 21 is formed at a distance from the bottom of the first semiconductor region 6 toward the first main surface 3, and faces the second semiconductor region 7 across a portion of the first semiconductor region 6. It is preferable that the outer body region 21 is formed at a distance from the middle of the first semiconductor region 6 toward the first main surface 3. The outer body region 21 is exposed from the first main surface 3.
  • the outer body region 21 has a thickness (depth) that is approximately equal to the thickness (depth) of the body region 20.
  • the thickness of the outer body region 21 may be less than the thickness of the body region 20, or may be greater than the thickness of the body region 20.
  • the semiconductor device 1 includes a plurality of n-type surface drift regions 22 formed in a surface portion of the first main surface 3.
  • the plurality of surface drift regions 22 each consist of a portion of the first semiconductor region 6.
  • the plurality of surface drift regions 22 may have an n-type impurity concentration higher than the n-type impurity concentration of the first semiconductor region 6, or may have an n-type impurity concentration lower than the n-type impurity concentration of the first semiconductor region 6.
  • the multiple surface drift regions 22 are each defined in a region between multiple adjacent body regions 20 in the first direction X. Specifically, the multiple surface drift regions 22 are each defined by multiple body regions 20 and outer body regions 21 in the surface portion of the first main surface 3. The multiple surface drift regions 22 are arranged at intervals in the first direction X, and are each formed in a band shape extending in the second direction Y. In other words, the multiple surface drift regions 22 are formed in a stripe shape extending in the second direction Y.
  • the semiconductor device 1 includes n-type source regions 23 formed in the surface layer of each of the body regions 20.
  • the source regions 23 have an n-type impurity concentration higher than the n-type impurity concentration of the first semiconductor region 6.
  • a source potential is applied to the source regions 23.
  • the semiconductor device 1 includes a plurality of p-type contact regions 25 formed in the surface layer of each of the body regions 20 in the active region 8.
  • the contact regions 25 may be referred to as "backgate regions.”
  • a source potential is applied to the contact regions 25.
  • the contact regions 25 have a p-type impurity concentration higher than the p-type impurity concentration of the body regions 20.
  • each body region 20 has a plurality of first sections 10 and a plurality of second sections 11 alternating in the second direction Y. There need not be a clear boundary between the first sections 10 and the second sections 11. In Figures 5 and 6, for clarity, the boundary between the first section 10 and the second section 11 is shown by a dashed line. As shown in Figures 5 and 6, the first section 10 and the second section 11 may have the same length in the second direction Y or may have different lengths. For example, the first section 10 may be longer than the second section 11 in the second direction Y, and the first section 10 may be shorter than the second section 11.
  • the multiple contact regions 25 are arranged at intervals for each first section 10 so as to skip each second section 11 in the second direction Y.
  • the contact region 25 and the regions on both sides of the contact region 25 in the first direction X may be the first sections 10.
  • the second sections 11 may be the regions between the multiple contact regions 25 adjacent to each other in the second direction Y.
  • Each contact region 25 extends in a band shape along the extension direction (second direction Y) of the body region 20.
  • the contact region 25 is formed at a distance from the outer body region 21 in the second direction Y. In other words, the contact region 25 is not formed in the outer body region 21.
  • the contact region 25 is formed at a distance from the bottom of the body region 20 toward the first main surface 3, and faces the first semiconductor region 6 with a part of the body region 20 in between.
  • Each contact region 25 is formed at a distance from both the periphery on one side and the other side of the body region 20 in the first direction X. In this embodiment, the contact region 25 is formed in the center of the body region 20 in the first direction X.
  • the source region 23 is separated into a plurality of source regions 24A, 24B in the first section 10.
  • one contact region 25 is interposed in the region between the first source region 24A and the second source region 24B in the surface layer portion of the corresponding body region 20.
  • Each contact region 25 is sandwiched between the first source region 24A and the second source region 24B in the first direction X.
  • the multiple source regions 24A, 24B include a first source region 24A located on one side of the first direction X and a second source region 24B located on the other side of the first direction X in the surface layer portion of each body region 20.
  • one first source region 24A is formed on one end side of the body region 20 in the first direction X
  • one second source region 24B is formed on the other end side of the body region 20.
  • the contact region 25 includes a first portion 12 extending in a band shape in the second direction Y, and a plurality of protrusions 13 protruding outward in the first direction X from the first portion 12.
  • the first portion 12 crosses the first section 10 of the body region 20 in the second direction Y, and has an end at the boundary between the first section 10 and the second section 11.
  • the first portion 12 may be referred to by another name depending on its planar shape.
  • the first portion 12 when the shape assumed excluding the convex portion 13 (the shape in which the parts facing each other above and below the convex portion 13 in the second direction Y are connected by a dashed line 17) is a band in a planar view, the first portion 12 may be referred to as a band-shaped portion.
  • the width (first width W1) of the first portion 12 may be, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less.
  • the first width W1 may be constant or approximately constant in the second direction Y.
  • the multiple protrusions 13 may include a pair of protrusions 14A, 14B that protrude from the center of the first portion 12 in the second direction Y to both sides in the first direction X. That is, one protrusion 13 is formed on one side and one on the other side in the first direction X of the first portion 12.
  • the protrusion 13 that protrudes toward the first source region 24A is the first protrusion 14A
  • the protrusion 13 that protrudes toward the second source region 24B is the second protrusion 14B.
  • the first protrusion 14A and the second protrusion 14B protrude toward opposite sides from the same position on the first portion 12.
  • Each of the protrusions 14A, 14B may protrude from the first portion 12 and have a polygonal shape in a plan view having one or more apexes 49.
  • each of the protrusions 14A, 14B is formed in a triangular shape in a plan view.
  • the apexes 49 have a rounded shape.
  • the pair of protrusions 14A, 14B may have a diamond or circular overall shape in plan view, protruding evenly on both sides of the first portion 12.
  • the overall shape of the pair of protrusions 14A, 14B may be a shape defined by the outline 15 of the pair of protrusions 14A, 14B and an inner extension line 16 (virtual line) of the outline 15 toward the inside of the contact region 25 (first portion 12).
  • a diamond pattern is shown as the overall shape of the pair of protrusions 14A, 14B.
  • the overall width (second width W2) of the pair of protrusions 14A, 14B from the end of the first protrusion 14A in the first direction X to the end of the second protrusion 14B in the first direction X may be 1.2 ⁇ m or more and 1.6 ⁇ m or less.
  • the width WS of each of the first source region 24A and the second source region 24B on both sides of the first portion 12 in the first direction X may be greater than the overall width (second width W2) of the pair of protrusions 14A, 14B.
  • the width WS may be, for example, 2 ⁇ m or more and 4 ⁇ m or less.
  • the semiconductor device 1 includes a plurality of p-type channel regions 26, 27 formed in a surface portion of the first main surface 3.
  • the plurality of channel regions 26, 27 are partitioned in the surface portion of the plurality of body regions 20 in regions between the ends of the plurality of body regions 20 (the plurality of surface drift regions 22) and the periphery of the source region 23.
  • the plurality of channel regions 26, 27 are arranged at intervals in the first direction X and are each formed in a band shape extending in the second direction Y.
  • the plurality of channel regions 26, 27 are arranged in stripes extending in the second direction Y.
  • the multiple channel regions 26, 27 include multiple first channel regions 26 and multiple second channel regions 27.
  • the multiple first channel regions 26 are formed in the region on the multiple first source regions 24A side, and form a current path extending in the horizontal direction.
  • the multiple second channel regions 27 are formed in the region on the multiple second source regions 24B side, and form a current path extending in the horizontal direction.
  • the semiconductor device 1 includes a plurality of planar electrode type gate structures 30 arranged on the first main surface 3 in the active region 8.
  • the plurality of gate structures 30 are arranged at intervals in the first direction X, and are each formed in a band shape extending in the second direction Y. In other words, the plurality of gate structures 30 are arranged in stripes extending in the second direction Y.
  • the extension direction of the plurality of gate structures 30 coincides with the off-direction of the SiC single crystal.
  • Each gate structure 30 is disposed on at least one channel region 26, 27.
  • each gate structure 30 is disposed across one surface drift region 22 and straddles two adjacent body regions 20, covering a plurality of channel regions 26, 27.
  • each gate structure 30 is disposed across the source region 23 on one body region 20 side and the source region 23 on the other body region 20 side, covering the surface drift region 22, the source region 23 (first source region 24A and second source region 24B), the first channel region 26, and the second channel region 27.
  • the gate structure 30 has a stacked structure including an insulating film 31 and a gate electrode 32.
  • the gate structure 30 does not have an insulating sidewall structure (spacer) on the side of the gate electrode 32.
  • the insulating film 31 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the insulating film 31 has a single layer structure made of a silicon oxide film. It is particularly preferable that the insulating film 31 includes a silicon oxide film made of an oxide of the chip 2.
  • the insulating film 31 covers the first main surface 3 in a film-like shape and is disposed on at least one of the channel regions 26, 27. In this embodiment, the insulating film 31 is disposed so as to cross one surface drift region 22 and straddle two adjacent body regions 20, covering multiple channel regions 26, 27.
  • the insulating film 31 is disposed across the source region 23 on one body region 20 side and the source region 23 on the other body region 20 side, and covers the surface drift region 22, the source region 23 (first source region 24A and second source region 24B), the first channel region 26, and the second channel region 27.
  • the insulating film 31 partially covers the first source region 24A at a distance from the contact region 25, and exposes a part of the first source region 24A and the contact region 25 from the first main surface 3.
  • the insulating film 31 partially covers the second source region 24B at a distance from the contact region 25, and exposes a part of the second source region 24B and the contact region 25 from the first main surface 3.
  • the insulating film 31 partially covers the source region 23, and exposes a part of the source region 23 from the first main surface 3.
  • the thickness of the insulating film 31 may be 10 nm or more and 150 nm or less.
  • the thickness of the insulating film 31 may be a value that belongs to at least one of the following ranges: 10 nm or more and 25 nm or less, 25 nm or more and 50 nm or less, 50 nm or more and 75 nm or less, 75 nm or more and 100 nm or less, 100 nm or more and 125 nm or less, and 125 nm or more and 150 nm or less.
  • the thickness of the insulating film 31 is preferably 25 nm or more and 75 nm or less.
  • the gate electrode 32 is disposed on the insulating film 31 and faces at least one of the channel regions 26, 27 across the insulating film 31.
  • a gate potential is applied to the gate electrode 32 as a control potential.
  • the gate electrode 32 controls the inversion and non-inversion of at least one of the channel regions 26, 27 in response to the gate potential.
  • the gate electrode 32 includes a conductive semiconductor polycrystal.
  • the gate electrode 32 may include either or both of p-type conductive polysilicon and n-type conductive polysilicon.
  • the conductivity type of the gate electrode 32 is adjusted according to the gate threshold voltage to be achieved.
  • the gate electrode 32 may be referred to as a "polysilicon gate", a “poly gate”, etc.
  • the gate electrode 32 is formed in a strip shape extending in the second direction Y. In other words, the extension direction of the gate electrode 32 coincides with the off-direction of the SiC single crystal. In this embodiment, the gate electrode 32 is formed spaced inward from both ends of the insulating film 31 in the first direction X, exposing both ends of the insulating film 31. The gate electrode 32 is disposed on the insulating film 31 so as to straddle two adjacent body regions 20 across one surface drift region 22, and faces multiple channel regions 26, 27 across the insulating film 31.
  • the gate electrode 32 is disposed so as to straddle the source region 23 on one body region 20 side and the source region 23 on the other body region 20 side, and faces the surface drift region 22, the source region 23 (first source region 24A and second source region 24B), the first channel region 26, and the second channel region 27 across the insulating film 31.
  • the gate electrode 32 has an electrode surface 33, a first sidewall 34 on one side in the first direction X, and a second sidewall 35 on the other side in the first direction X.
  • the electrode surface 33 extends along the insulating film 31 (first main surface 3).
  • the electrode surface 33 may extend approximately parallel to the insulating film 31 (first main surface 3).
  • the first side wall 34 is formed at a distance from one end of the insulating film 31 to the other end in the first direction X, and extends in the vertical direction Z.
  • the second side wall 35 is formed at a distance from the other end of the insulating film 31 to the one end in the first direction X, and extends in the vertical direction Z.
  • the first sidewall 34 and the second sidewall 35 may extend perpendicularly to the insulating film 31. That is, the gate electrode 32 may be formed in a quadrangular shape (flattened rectangular shape) in cross-sectional view. The first sidewall 34 and the second sidewall 35 may be inclined obliquely toward the electrode surface 33. That is, the gate electrode 32 may be formed in a tapered shape (preferably an isosceles trapezoidal shape) in cross-sectional view.
  • the width of the gate structure 30 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the gate structure 30 is the width in a direction perpendicular to the extension direction (i.e., the first direction X).
  • the width of the gate structure 30 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the semiconductor device 1 includes a p-type termination region 45 formed on the first main surface 3 in the peripheral region 9.
  • the termination region 45 may be referred to as a "well region", a “termination well region”, etc.
  • the termination region 45 may have a p-type impurity concentration approximately equal to the p-type impurity concentration of the outer body region 21.
  • the p-type impurity concentration of the termination region 45 may be higher than the p-type impurity concentration of the outer body region 21, or may be lower than the p-type impurity concentration of the outer body region 21.
  • the termination region 45 is spaced inward from the periphery of the first main surface 3 and is formed in the region between the periphery of the first main surface 3 and the outer body region 21.
  • the termination region 45 extends in a band shape along the outer body region 21 in a plan view.
  • the termination region 45 has a portion that extends in a band shape in the first direction X and a portion that extends in a band shape in the second direction Y in a plan view, and divides the active region 8 from multiple directions.
  • the termination region 45 is formed at a distance from the bottom of the first semiconductor region 6 toward the first main surface 3, and faces the second semiconductor region 7 across a portion of the first semiconductor region 6.
  • the termination region 45 is preferably formed at a distance from the middle of the first semiconductor region 6 toward the first main surface 3.
  • the termination region 45 may have a thickness (depth) approximately equal to the thickness (depth) of the outer body region 21.
  • the thickness of the termination region 45 may be greater than the thickness of the outer body region 21, or may be less than the thickness of the outer body region 21.
  • the termination region 45 (inner edge) has an overlap region 46 that overlaps the outer edge of the outer body region 21.
  • the overlap region 46 is a high-concentration region that includes the outer edge of the outer body region 21 and the inner edge of the termination region 45.
  • the overlap region 46 includes both the p-type impurities of the outer body region 21 and the p-type impurities of the termination region 45, and has a p-type impurity concentration that is higher than both the p-type impurity concentration of the outer body region 21 and the p-type impurity concentration of the termination region 45.
  • the overlap region 46 extends in a band shape along the outer body region 21 in a plan view.
  • the overlap region 46 has a portion that extends in a band shape in the first direction X and a portion that extends in a band shape in the second direction Y in a plan view, and divides the active region 8 from multiple directions.
  • the overlap region 46 is divided into a polygonal ring shape (a square ring shape in this embodiment) having four sides parallel to the periphery of the first main surface 3.
  • the width of the overlap region 46 is preferably greater than the width of the body region 20.
  • the width of the overlap region 46 may be less than or equal to the width of the body region 20.
  • the semiconductor device 1 may have a relatively high-concentration p-type well region (46) instead of the overlap region 46.
  • the well region (46) has a p-type impurity concentration higher than both the p-type impurity concentration of the outer body region 21 and the p-type impurity concentration of the termination region 45.
  • the well region (46) may be formed in either or both of the surface layer of the outer body region 21 and the surface layer of the termination region 45.
  • the field region 47 may have a p-type impurity concentration that is approximately equal to the p-type impurity concentration of the body region 20 (termination region 45).
  • the p-type impurity concentration of the field region 47 may be higher than the p-type impurity concentration of the body region 20 (termination region 45), or may be lower than the p-type impurity concentration of the body region 20 (termination region 45).
  • the multiple field regions 47 are formed in the region between the periphery of the first main surface 3 and the active region 8, with a gap inward from the periphery of the first main surface 3. Specifically, the multiple field regions 47 are formed in the region between the periphery of the first main surface 3 and the outer body region 21. More specifically, the multiple field regions 47 are arranged in the region between the periphery of the first main surface 3 and the termination region 45, with a gap from the termination region 45 to the periphery side of the first main surface 3.
  • the multiple field regions 47 are formed at intervals from the bottom of the first semiconductor region 6 toward the first main surface 3, and face the second semiconductor region 7 across a portion of the first semiconductor region 6. It is preferable that the multiple field regions 47 are formed at intervals from the middle of the first semiconductor region 6 toward the first main surface 3.
  • the semiconductor device 1 includes a peripheral insulating film 51 that covers the first main surface 3 in the peripheral region 9.
  • the peripheral insulating film 51 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the peripheral insulating film 51 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the peripheral insulating film 51 includes a silicon oxide film made of an oxide of the chip 2.
  • the peripheral insulating film 51 is preferably made of the same type of insulating material as the insulating film 31.
  • the peripheral insulating film 51 preferably has a thickness approximately equal to that of the insulating film 31.
  • the peripheral insulating film 51 covers the first main surface 3 in the peripheral region 9 in the form of a film.
  • the peripheral insulating film 51 collectively covers the outer body region 21, the termination region 45, and the multiple field regions 47.
  • the peripheral insulating film 51 is connected to the multiple insulating films 31 on the active region 8 side. Specifically, the peripheral insulating film 51 is formed integrally with the multiple insulating films 31, and forms one insulating film together with the multiple insulating films 31.
  • the semiconductor device 1 includes a gate wiring 52 arranged on the first main surface 3 in the peripheral region 9.
  • the semiconductor device 1 does not have an insulating sidewall structure (spacer) on the side of the gate wiring 52.
  • the gate wiring 52 is selectively routed on the first main surface 3 and has a portion that extends in a different direction from the multiple gate electrodes 32.
  • the gate wiring 52 is connected to the multiple gate electrodes 32 and applies a gate signal to the multiple gate electrodes 32.
  • the gate wiring 52 may be referred to as a "polysilicon gate wiring", a "poly gate wiring", a "second gate electrode”, etc.
  • the gate wiring 52 includes a conductive semiconductor polycrystal.
  • the gate wiring 52 may include either or both of p-type conductive polysilicon and n-type conductive polysilicon. It is preferable that the gate wiring 52 has the same conductivity type as the gate electrode 32. The conductivity type of the gate wiring 52 is adjusted according to the conductivity type of the gate electrode 32.
  • the gate wiring 52 is disposed on the peripheral insulating film 51 in the peripheral region 9. Specifically, the gate wiring 52 is disposed on a portion of the peripheral insulating film 51 that covers the outer body region 21, and faces the outer body region 21 across the peripheral insulating film 51.
  • the gate wiring 52 is formed at a distance from the periphery of the first main surface 3 toward the active region 8, and extends in a strip along the active region 8.
  • the gate wiring 52 has a portion that extends in a strip in the first direction X and a portion that extends in a strip in the second direction Y in a plan view, and defines the active region 8 from multiple directions.
  • the gate wiring 52 surrounds the active region 8 in a plan view and is partitioned into a polygonal ring (a square ring in this embodiment) having four sides parallel to the periphery of the first main surface 3.
  • the gate wiring 52 may be end-shaped or endless.
  • the gate wiring 52 extends in a strip shape (ring shape in this embodiment) along the outer body region 21 in a plan view and faces the outer body region 21 across the outer insulating film 51 over the entire area in the stacking direction.
  • the gate wiring 52 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in a plan view in an arc shape (preferably a quadrant arc shape) (see FIG. 4).
  • the gate wiring 52 is formed narrower than the outer body region 21 in a plan view, and is disposed above the outer body region 21 at a distance from the inner and outer edges of the outer body region 21.
  • the multiple gate electrodes 32 are extended up to above the outer body region 21, and the gate wiring 52 is connected to the multiple gate electrodes 32 above the outer body region 21.
  • the width of the gate wiring 52 is preferably greater than the width of the gate electrode 32.
  • the width of the gate wiring 52 is the width in a direction perpendicular to the extension direction.
  • the width of the gate wiring 52 may be less than or equal to the width of the gate electrode 32.
  • the width of the gate wiring 52 may be greater than the width of the outer body region 21.
  • the thickness of the gate wiring 52 is preferably approximately equal to the thickness of the gate electrode 32.
  • the gate wiring 52 has a wiring surface 53, a first wiring sidewall 54 on the inner edge side, and a second wiring sidewall 55 on the outer edge side.
  • the wiring surface 53 extends along the peripheral insulating film 51 (first main surface 3).
  • the wiring surface 53 may extend approximately parallel to the peripheral insulating film 51 (first main surface 3).
  • the first wiring sidewall 54 extends in the vertical direction Z on the peripheral insulating film 51, and the second wiring sidewall 55 extends in the vertical direction Z on the peripheral insulating film 51.
  • the first wiring sidewall 54 is connected to the multiple gate electrodes 32 (the first sidewall 34 and the second sidewall 35) in the portion extending in the first direction X.
  • the gate wiring 52 has multiple portions connected in a T-shape to the multiple gate electrodes 32. As a result, the gate wiring 52 is fixed to the same potential as the multiple gate electrodes 32.
  • the first wiring sidewall 54 and the second wiring sidewall 55 may extend perpendicularly to the peripheral insulating film 51. That is, the gate wiring 52 may be formed in a quadrangular shape (flattened rectangular shape) in cross section. The first wiring sidewall 54 and the second wiring sidewall 55 may be inclined obliquely toward the wiring surface 53. That is, the gate wiring 52 may be formed in a tapered shape (preferably an isosceles trapezoidal shape) in cross section.
  • the semiconductor device 1 includes an insulating interlayer film 70 that covers the first main surface 3.
  • the interlayer film 70 may also be called an "interlayer insulating film,” an “intermediate insulating film,” or the like.
  • the interlayer film 70 has an insulating surface 71 that extends along the first main surface 3.
  • the interlayer film 70 collectively covers the active region 8 and the peripheral region 9 on the first main surface 3.
  • the interlayer film 70 covers the multiple gate structures 30 in the active region 8. For each gate structure 30, the interlayer film 70 directly covers both the insulating film 31 and the gate electrode 32. In other words, the interlayer film 70 has a portion that directly covers the electrode surface 33, the first sidewall 34, and the second sidewall 35 of the gate electrode 32.
  • the interlayer film 70 collectively covers the outer body region 21, the termination region 45, and the multiple field regions 47 in the peripheral region 9, sandwiching the peripheral insulating film 51 therebetween.
  • the interlayer film 70 directly covers both the peripheral insulating film 51 and the gate wiring 52. That is, the interlayer film 70 has a portion that directly covers the wiring surface 53, the first wiring sidewall 54, and the second wiring sidewall 55 of the gate wiring 52.
  • the interlayer film 70 is continuous with the first to fourth side surfaces 5A to 5D.
  • the interlayer film 70 may be formed at a distance inward from the first to fourth side surfaces 5A to 5D, exposing the peripheral portion of the first main surface 3 (first semiconductor region 6).
  • the interlayer film 70 has a layered structure including a first oxide film 72 (first insulating film) and a second oxide film 73 (second insulating film) that are layered in this order from the first main surface 3 side.
  • the interlayer film 70 has an insulating surface 71 formed by the second oxide film 73.
  • the first oxide film 72 has a single layer structure made of a silicon oxide film with no added impurities.
  • the first oxide film 72 may be referred to as an NSG film (Nondoped Silicate Glass film).
  • the first oxide film 72 collectively covers the active region 8 and the peripheral region 9.
  • the first oxide film 72 collectively covers the multiple gate structures 30 in the active region 8.
  • the first oxide film 72 covers both the insulating film 31 and the gate electrode 32 of each gate structure 30 in a film-like manner.
  • the first oxide film 72 has a first covering portion 74, a second covering portion 75, and a third covering portion 76.
  • the first covering portion 74 extends horizontally in a film shape along the insulating film 31 (first main surface 3), and has a portion that contacts the first sidewall 34 (second sidewall 35) of the gate electrode 32.
  • the first covering portion 74 (first oxide film 72) has a thickness less than the thickness of the gate electrode 32, and covers the insulating film 31 with a gap from the height position of the electrode surface 33 of the gate electrode 32 toward the insulating film 31.
  • the second covering portion 75 is extended from the first covering portion 74 toward the electrode surface 33 in the stacking direction, and directly covers the first side wall 34 (second side wall 35) in a film-like manner.
  • the third covering portion 76 is pulled out from the second covering portion 75 toward the electrode surface 33 and extends horizontally along the electrode surface 33 in the form of a film.
  • the third covering portion 76 directly covers the entire area of the electrode surface 33 between the first side wall 34 and the second side wall 35. It is preferable that the third covering portion 76 forms an arc corner portion curved in an arc shape together with the second covering portion 75 in the portion covering the corner portion of the gate electrode 32.
  • the arc corner portion may have a center of curvature on the gate electrode 32 side.
  • the first oxide film 72 collectively covers the outer body region 21, the termination region 45, and the multiple field regions 47 in the peripheral region 9, sandwiching the peripheral insulating film 51 therebetween.
  • the first oxide film 72 covers the gate wiring 52 in the peripheral region 9.
  • the second oxide film 73 may have a single layer structure made of a silicon oxide film containing phosphorus, or a multilayer structure including a silicon oxide film containing phosphorus.
  • the silicon oxide film containing phosphorus may contain boron.
  • the silicon oxide film containing phosphorus may be called a PSG film (Phosphorus Silicon Glass film).
  • the silicon oxide film containing both phosphorus and boron may be called a BPSG film (Boron Phosphorus Silicon Glass film).
  • the second oxide film 73 may have a single layer structure made of a PSG film or a BPSG film laminated on the first oxide film 72.
  • the second oxide film 73 may have a laminate structure including a PSG film laminated on the first oxide film 72 and a BPSG film laminated on the PSG film.
  • the second oxide film 73 may have a laminate structure including a BPSG film laminated on the first oxide film 72 and a PSG film laminated on the BPSG film.
  • the second oxide film 73 has a single layer structure made of a PSG film, as an example.
  • the second oxide film 73 covers the first oxide film 72 in a film-like manner, and collectively covers the active region 8 and the peripheral region 9 with the first oxide film 72 in between.
  • the second oxide film 73 collectively covers the multiple gate structures 30 in the active region 8 with the first oxide film 72 in between.
  • the second oxide film 73 covers both the insulating film 31 and the gate electrode 32 in a film-like manner with the first oxide film 72 in between.
  • the second oxide film 73 includes a first upper coating portion 80 and a second upper coating portion 81.
  • the first upper coating portion 80 covers the first coating portion 74 of the first oxide film 72.
  • the first upper coating portion 80 covers the insulating film 31 in the portion located above the first coating portion 74, sandwiching the first coating portion 74.
  • the first upper covering portion 80 extends in a film-like shape in the stacking direction from above the first covering portion 74 along the second covering portion 75, and covers the first side wall 34 (second side wall 35) of the gate structure 30 with the second covering portion 75 in between.
  • the second upper covering portion 81 covers the third covering portion 76 of the first oxide film 72.
  • the second upper covering portion 81 extends horizontally in a film shape from the first upper covering portion 80 along the third covering portion 76, and covers the electrode surface 33 of the gate structure 30 with the third covering portion 76 in between.
  • the second upper covering portion 81 covers the entire electrode surface 33 with the third covering portion 76 in between the first side wall 34 and the second side wall 35. It is preferable that the second upper covering portion 81 forms an arc corner portion curved in an arc shape together with the first upper covering portion 80 in the portion covering the corner portion of the gate wiring 52.
  • the arc corner portion may have a center of curvature on the gate wiring 52 side.
  • the second oxide film 73 collectively covers the outer body region 21, the termination region 45, and the multiple field regions 47 in the peripheral region 9, sandwiching the peripheral insulating film 51 and the first oxide film 72 between them.
  • the second oxide film 73 covers the gate wiring 52 in the peripheral region 9, sandwiching the first oxide film 72 between them.
  • the semiconductor device 1 includes a plurality of source openings 90 formed in the interlayer film 70 in the active region 8.
  • the plurality of source openings 90 are formed in regions to the sides of the plurality of gate electrodes 32 at intervals from the plurality of gate electrodes 32, respectively, and expose the first main surface 3 (chip 2).
  • the plurality of source openings 90 are formed in regions between the plurality of gate electrodes 32, respectively, and penetrate the insulating film 31 and the interlayer film 70.
  • the multiple source openings 90 penetrate both the first oxide film 72 and the second oxide film 73, and have wall surfaces defined by both the first oxide film 72 and the second oxide film 73.
  • the multiple source openings 90 have opening ends defined by arc corners of the interlayer film 70.
  • the multiple source openings 90 expose the corresponding multiple source regions 23 (first source region 24A and second source region 24B) and contact region 25, respectively.
  • a plurality of source openings 90 may be formed in a region between two gate structures 30 adjacent in the first direction X.
  • the plurality of source openings 90 may be formed in a line in the second direction Y with a space therebetween.
  • each source opening 90 may be formed in a quadrilateral shape (square shape) in a plan view, a rectangular shape extending in the first direction X, a rectangular shape extending in the second direction Y, a hexagonal shape, a circular shape, or the like.
  • the source opening 90 may have a width W of 0.2 ⁇ m or more and 3 ⁇ m or less.
  • the width W of the source opening 90 is preferably 0.3 ⁇ m or more and 1 ⁇ m or less.
  • the source opening 90 may have a depth D of 0.2 ⁇ m or more and 2 ⁇ m or less.
  • the depth D of the source opening 90 is preferably 0.5 ⁇ m or more and 1 ⁇ m or less.
  • the source opening 90 preferably has an aspect ratio D/W of 0.3 or more and 3 or less.
  • the aspect ratio D/W is defined by the ratio of the depth D of the source opening 90 to the width W of the source opening 90.
  • the aspect ratio D/W is preferably 0.5 or more and 2 or less. It is particularly preferable that the aspect ratio D/W is greater than 1. With this configuration, the multiple gate structures 30 are arranged at a narrow pitch.
  • the semiconductor device 1 includes a plurality of source recesses 91 formed in the first main surface 3 in the portions exposed from the plurality of source openings 90.
  • the semiconductor device 1 does not necessarily have to have the source recesses 91. Therefore, a configuration that does not have the source recesses 91 may be adopted.
  • the multiple source recesses 91 each have a planar shape that matches the planar shape of the corresponding source opening 90, and are recessed from the first main surface 3 toward the second main surface 4.
  • the multiple source recesses 91 are formed at intervals from the bottoms of the corresponding body regions 20 toward the first main surface 3, exposing the corresponding multiple source regions 23 and contact regions 25.
  • the multiple source recesses 91 are formed at intervals from the bottoms of the corresponding multiple source regions 23 (contact regions 25) toward the first main surface 3.
  • the semiconductor device 1 includes at least one (in this embodiment, multiple) outer openings 92 formed in the interlayer film 70 in the peripheral region 9.
  • the multiple outer openings 92 are formed in a portion of the interlayer film 70 that covers the termination region 45.
  • the multiple outer openings 92 penetrate the interlayer film 70 and expose the termination region 45.
  • the multiple outer openings 92 are formed in a portion of the interlayer film 70 that covers the overlap region 46 of the termination region 45 and expose the overlap region 46.
  • the outer openings 92 may expose the outer body region 21 instead of or in addition to the termination region 45 (overlapping region 46).
  • the outer openings 92 penetrate both the first oxide film 72 and the second oxide film 73, and have wall surfaces defined by both the first oxide film 72 and the second oxide film 73.
  • the outer openings 92 have opening ends defined by arc corners of the interlayer film 70.
  • the multiple outer openings 92 are formed at intervals along the termination region 45 (overlap region 46) (see Figures 4 and 5).
  • the multiple outer openings 92 may be formed in a quadrangular (square), rectangular, hexagonal, circular, or other shape in a plan view.
  • the multiple outer openings 92 may be formed in a band shape extending along the termination region 45 (overlap region 46) in a plan view.
  • the outer openings 92 may have an aspect ratio D/W (preferably greater than 1) similar to the source openings 90.
  • the semiconductor device 1 may have a single outer opening 92.
  • the single outer opening 92 may be formed in a band shape extending along the termination region 45 (overlapping region 46).
  • the single outer opening 92 may have a portion extending in a band shape in the first direction X and a portion extending in a band shape in the second direction Y in a plan view.
  • the single outer opening 92 may be formed in a polygonal ring shape (a square ring in this embodiment) with four sides parallel to the periphery of the first main surface 3, either with or without ends.
  • the single outer opening 92 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in an arc shape (preferably a quadrant arc shape) following the termination region 45 (overlapping region 46) in a plan view (see FIG. 4).
  • the semiconductor device 1 includes a plurality of outer recesses 93 formed in the portions of the first main surface 3 exposed from the plurality of outer openings 92.
  • the semiconductor device 1 does not necessarily have to have the outer recesses 93. Therefore, a configuration that does not have the outer recesses 93 may be adopted.
  • the multiple outer recesses 93 each have a planar shape that matches the planar shape of the corresponding outer opening 92, and are recessed from the first main surface 3 toward the second main surface 4.
  • the multiple outer recesses 93 are formed at intervals from the bottom of the termination region 45 (overlap region 46) toward the first main surface 3, and each exposes the termination region 45 (overlap region 46).
  • the semiconductor device 1 includes at least one (in this embodiment, multiple) gate openings 94 formed in the interlayer film 70 in the peripheral region 9.
  • the multiple gate openings 94 are formed in a portion of the interlayer film 70 that covers the gate wiring 52.
  • the multiple gate openings 94 penetrate the interlayer film 70 and expose the wiring surface 53 of the gate wiring 52.
  • the multiple gate openings 94 penetrate both the first oxide film 72 and the second oxide film 73, and have wall surfaces defined by both the first oxide film 72 and the second oxide film 73.
  • the multiple gate openings 94 have opening ends defined by arc corners of the interlayer film 70.
  • the semiconductor device 1 may have a single gate opening 94.
  • the single gate opening 94 may be formed in a strip shape extending along the gate wiring 52.
  • the single gate opening 94 may have a portion extending in a strip shape in the first direction X and a portion extending in a strip shape in the second direction Y in a plan view.
  • the single gate opening 94 may be formed in a polygonal ring shape (a square ring in this embodiment) with or without ends, having four sides parallel to the periphery of the first main surface 3.
  • the single gate opening 94 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in an arc shape (preferably a quadrant arc shape) in a plan view following the gate wiring 52 (see FIG. 4).
  • the semiconductor device 1 includes a source pad electrode 95 disposed on the interlayer film 70.
  • the source pad electrode 95 is a terminal electrode to which a source potential is applied from the outside.
  • the source pad electrode 95 may also be referred to as a "first pad electrode,” a “first main surface electrode,” a “first terminal electrode,” etc.
  • the source pad electrode 95 is disposed on a portion of the interlayer film 70 that covers the active region 8.
  • the source pad electrode 95 covers the multiple gate electrodes 32 with the interlayer film 70 in between, and is electrically isolated from the multiple gate electrodes 32 by the interlayer film 70.
  • the source pad electrode 95 is electrically connected to the multiple body regions 20, the outer body region 21, the multiple source regions 23 (first source region 24A and second source region 24B), the contact region 25, etc. through the multiple source openings 90.
  • the source pad electrode 95 has a first pad portion 96, a second pad portion 97, and a third pad portion 98.
  • the first pad portion 96 has a relatively large planar area and forms the main body of the source pad electrode 95.
  • the first pad portion 96 is formed in a polygonal shape (a square shape in this embodiment) having four sides parallel to the periphery of the chip 2 in a plan view, and is biased toward the fourth side surface 5D relative to the center of the active region 8.
  • the first pad portion 96 covers the multiple gate electrodes 32 with the interlayer film 70 in between, and is electrically connected to the multiple body regions 20, etc. via the multiple source openings 90.
  • the second pad portion 97 has a planar area less than that of the first pad portion 96, and is pulled out in a strip shape (rectangular shape) from one end of the first pad portion 96 in the second direction Y (the end on the first side surface 5A side) toward the third side surface 5C.
  • the second pad portion 97 covers the multiple gate electrodes 32 with the interlayer film 70 in between, and is electrically connected to the multiple body regions 20, etc. via the multiple source openings 90.
  • the third pad portion 98 has a planar area less than that of the first pad portion 96, and is pulled out in a strip shape (rectangular shape) from the other end of the first pad portion 96 in the second direction Y (the end on the second side surface 5B side) toward the third side surface 5C, and faces the second pad portion 97 in the second direction Y.
  • the third pad portion 98 covers the multiple gate electrodes 32 with the interlayer film 70 in between, and is electrically connected to the multiple body regions 20 etc. via the multiple source openings 90.
  • the plane area of the third pad portion 98 may be approximately equal to the plane area of the second pad portion 97. Of course, the plane area of the third pad portion 98 may be greater than the plane area of the second pad portion 97, or may be less than the plane area of the second pad portion 97. Either or both of the second pad portion 97 and the third pad portion 98 may be used as a terminal portion for monitoring a current.
  • the source pad electrode 95 does not necessarily have to have both the second pad portion 97 and the third pad portion 98 at the same time.
  • the source pad electrode 95 may have only one of the second pad portion 97 and the third pad portion 98.
  • the source pad electrode 95 may be composed of only the first pad portion 96, and may not have the second pad portion 97 or the third pad portion 98.
  • the source pad electrode 95 includes a first underlying electrode film 100 and a first main electrode film 102.
  • the first underlying electrode film 100 may be referred to as the "source underlying electrode film,” and the first main electrode film 102 may be referred to as the "source main electrode film.”
  • the first underlying electrode film 100 forms the lower layer of the source pad electrode 95 (first pad portion 96, second pad portion 97, and third pad portion 98) and covers the interlayer film 70 in the active region 8.
  • the first underlying electrode film 100 collectively covers the region of the interlayer film 70 in which the multiple source openings 90 are formed. In other words, the first underlying electrode film 100 penetrates into the multiple source openings 90 from above the insulating surface 71.
  • the first underlying electrode film 100 has a portion that covers the insulating surface 71 of the interlayer film 70 in a film-like manner, and a portion that covers the wall surfaces of the multiple source openings 90 in a film-like manner.
  • the first underlying electrode film 100 defines recesses in each of the multiple source openings 90.
  • the first underlying electrode film 100 may have a portion that partially covers the gate wiring 52 with the interlayer film 70 in between.
  • the first underlying electrode film 100 may be formed spaced inward from the gate wiring 52 in a plan view.
  • the first base electrode film 100 has a layered structure including a first electrode film 103 layered on the interlayer film 70, and a second electrode film 104 layered on the first electrode film 103.
  • the first electrode film 103 includes a Ti film
  • the second electrode film 104 includes a TiN film.
  • the first base electrode film 100 does not necessarily have to have a laminated structure, and may have a single layer structure consisting of either the first electrode film 103 (Ti film) or the second electrode film 104 (TiN film).
  • the thickness of the first electrode film 103 may be 10 nm or more and 100 nm or less.
  • the thickness of the second electrode film 104 may be 50 nm or more and 200 nm or less.
  • the first electrode film 103 collectively covers the region of the interlayer film 70 in which the multiple source openings 90 are formed, and extends into the multiple source openings 90 from above the insulating surface 71.
  • the first electrode film 103 has a portion that covers the insulating surface 71 of the interlayer film 70 in a film-like manner, and a portion that covers the wall surfaces of the multiple source openings 90 in a film-like manner.
  • the first electrode film 103 directly covers the insulating surface 71.
  • the first electrode film 103 directly covers the second oxide film 73 on the insulating surface 71.
  • the first oxide film 72 faces the multiple gate electrodes 32 across the interlayer film 70 in the portion covering the insulating surface 71.
  • the first electrode film 103 covers the arc corner of the interlayer film 70 (second oxide film 73) in a film-like manner, following the arc corner of the interlayer film 70 (second oxide film 73), and extends into the source opening 90.
  • the first electrode film 103 has a portion that extends in an arc shape at the arc corner. This improves the film-forming property of the first electrode film 103 on the interlayer film 70 (the wall surface of the source opening 90).
  • the first electrode film 103 extends along the wall surface of the source opening 90 and covers the insulating film 31, the first oxide film 72, and the second oxide film 73.
  • the first electrode film 103 faces the first sidewall 34 (second sidewall 35) of the gate electrode 32 with the interlayer film 70 in between.
  • the first electrode film 103 covers the first main surface 3 at the bottom of each source opening 90 in a film-like manner, and is electrically connected to the first main surface 3. Specifically, the first electrode film 103 has a portion that covers the bottom of each source opening 90 in a film-like manner, and is electrically connected to the multiple source regions 23 (first source region 24A and second source region 24B) and contact region 25.
  • the second electrode film 104 covers the area of the interlayer film 70 on the first electrode film 103 where the multiple source openings 90 are formed.
  • the second electrode film 104 has a portion that covers the insulating surface 71 of the interlayer film 70 in a film-like manner, sandwiching the first electrode film 103, and a portion that covers the wall surfaces of the multiple source openings 90 in a film-like manner, sandwiching the first electrode film 103.
  • the second electrode film 104 faces the multiple gate electrodes 32 across the first electrode film 103 and the interlayer film 70 in the portion covering the insulating surface 71.
  • the second electrode film 104 covers the arc corners of the interlayer film 70 (second oxide film 73) in a film-like manner and extends into the source opening 90.
  • the second electrode film 104 has a portion that extends in an arc shape at the arc corners of the interlayer film 70. This improves the film-forming properties of the second electrode film 104 on the interlayer film 70 (the wall surface of the source opening 90).
  • the second electrode film 104 extends along the wall surface of the source opening 90, and covers the insulating film 31, the first oxide film 72, and the second oxide film 73 with the first electrode film 103 in between.
  • the second electrode film 104 faces the first sidewall 34 (second sidewall 35) of the gate electrode 32 with the first electrode film 103 and the interlayer film 70 in between.
  • the second electrode film 104 has a portion that covers the bottom of each source opening 90 in a film-like manner, sandwiching the first electrode film 103 therebetween, and is electrically connected to the multiple source regions 23 (first source region 24A and second source region 24B) and the contact region 25.
  • the first main electrode film 102 forms the upper layer of the source pad electrode 95 (first pad portion 96, second pad portion 97, and third pad portion 98) and covers the first base electrode film 100 in a film form.
  • the first main electrode film 102 contains a conductive material different from the conductive material of the first base electrode film 100.
  • the first main electrode film 102 may include at least one of an Al film, an Al alloy film, a Cu film, and a Cu alloy film.
  • the Al alloy film may include at least one of an AlSi alloy film, an AlCu alloy film, and an AlSiCu alloy film.
  • the first main electrode film 102 has a thickness greater than the thickness (total thickness) of the first base electrode film 100.
  • the thickness of the first main electrode film 102 may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the thickness of the first main electrode film 102 may have a value that belongs to at least one of the following ranges: 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the first main electrode film 102 is mechanically and electrically connected to the first underlying electrode film 100 in the portion covering the insulating surface 71. As a result, the first main electrode film 102 faces the multiple gate electrodes 32 with the first underlying electrode film 100 and the interlayer film 70 in between.
  • the semiconductor device 1 includes a source finger electrode 110 that is extended from the source pad electrode 95 onto the peripheral region 9.
  • the source finger electrode 110 transmits the source potential applied to the source pad electrode 95 to the peripheral region 9.
  • the source finger electrode 110 is extended from the portion of the source pad electrode 95 (first pad portion 96) on the fourth side surface 5D side onto the portion of the interlayer film 70 that covers the peripheral region 9.
  • the source finger electrodes 110 are extended to above the termination region 45 and are electrically connected to the termination region 45 via a plurality of outer openings 92. Specifically, the source finger electrodes 110 are electrically connected to the overlap region 46 of the termination region 45 via a plurality of outer openings 92.
  • the source finger electrode 110 extends in a strip shape along the termination region 45 (overlapping region 46).
  • the source finger electrode 110 has a portion extending in a strip shape in the first direction X in a plan view and a portion extending in a strip shape in the second direction Y.
  • the source finger electrode 110 is formed in a polygonal ring shape (a square ring shape in this embodiment) having four sides parallel to the periphery of the first main surface 3, and surrounds the source pad electrode 95.
  • the source finger electrode 110 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in a plan view in an arc shape (preferably a quadrant arc shape) (see FIG. 4).
  • the source finger electrode 110 like the source pad electrode 95, includes a first underlying electrode film 100 and a first main electrode film 102.
  • the first underlying electrode film 100 forms the lower layer of the source finger electrode 110 and covers the interlayer film 70 in the peripheral region 9.
  • the first underlying electrode film 100 collectively covers the region of the interlayer film 70 where the multiple outer openings 92 are formed. In other words, the first underlying electrode film 100 extends into the multiple outer openings 92 from above the insulating surface 71.
  • the first underlying electrode film 100 has a portion that covers the insulating surface 71 of the interlayer film 70 in a film-like manner, and a portion that covers the wall surfaces of the multiple outer openings 92 in a film-like manner.
  • the first underlying electrode film 100 defines recesses in each of the multiple outer openings 92.
  • the first underlying electrode film 100 has a layered structure including a first electrode film 103 and a second electrode film 104, similar to the source pad electrode 95.
  • the first main electrode film 102 forms the upper layer of the source finger electrode 110 and covers the first underlying electrode film 100 in a film-like manner.
  • the first main electrode film 102 is mechanically and electrically connected to the first underlying electrode film 100 in the portion covering the insulating surface 71.
  • the first main electrode film 102 is electrically connected to the termination region 45 (overlap region 46) via the first underlying electrode film 100.
  • the semiconductor device 1 includes a gate finger electrode 115 selectively routed over the interlayer film 70.
  • the gate finger electrode 115 transmits a gate potential to the gate wiring 52.
  • the gate finger electrode 115 is routed over a portion of the interlayer film 70 that covers the gate wiring 52 (i.e., over the outer peripheral region 9), and is electrically connected to the gate wiring 52 through a plurality of gate openings 94.
  • the gate finger electrode 115 is disposed in a region between the source pad electrode 95 and the source finger electrode 110 and spaced apart from the source pad electrode 95 and the source finger electrode 110.
  • the gate finger electrode 115 is disposed on the gate wiring 52 and extends in a strip shape along the gate wiring 52.
  • the gate finger electrode 115 has a portion that extends in a strip shape in the first direction X and a portion that extends in a strip shape in the second direction Y in a plan view.
  • the gate finger electrode 115 is formed in a band shape with four sides parallel to the periphery of the first main surface 3, and surrounds the source pad electrode 95.
  • the gate finger electrode 115 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in a circular arc shape (preferably a quadrant arc shape) in a plan view (see FIG. 4).
  • the gate finger electrode 115 has a pair of open ends on the fourth side surface 5D side through which the source finger electrode 110 passes.
  • the gate finger electrode 115 includes a second underlying electrode film 120 and a second main electrode film 122.
  • the second underlying electrode film 120 may be referred to as the "gate underlying electrode film,” and the second main electrode film 122 may be referred to as the "gate main electrode film.”
  • the second underlying electrode film 120 forms a lower layer of the gate finger electrode 115, and covers the interlayer film 70 in the peripheral region 9.
  • the second underlying electrode film 120 collectively covers the region of the interlayer film 70 in which the multiple gate openings 94 are formed. In other words, the second underlying electrode film 120 penetrates into the multiple gate openings 94 from above the insulating surface 71.
  • the second underlying electrode film 120 has a portion that covers the insulating surface 71 of the interlayer film 70 in a film-like manner, and a portion that covers the wall surfaces of the multiple gate openings 94 in a film-like manner.
  • the second underlying electrode film 120 defines multiple recesses within the multiple gate openings 94.
  • the second underlying electrode film 120 has a layered structure similar to that of the first electrode film 103 and the second electrode film 104 of the first underlying electrode film 100.
  • the layered structure of the second underlying electrode film 120 is similar to that of the first electrode film 103 and the second electrode film 104 of the first underlying electrode film 100, so a description thereof will be omitted.
  • the second main electrode film 122 forms the upper layer of the gate finger electrode 115 and covers the second base electrode film 120 in a film form.
  • the second main electrode film 122 contains a conductive material different from the conductive material of the second base electrode film 120.
  • the second main electrode film 122 may include at least one of an Al film, an Al alloy film, a Cu film, and a Cu alloy film.
  • the Al alloy film may include at least one of an AlSi alloy film, an AlCu alloy film, and an AlSiCu alloy film.
  • the second main electrode film 122 preferably includes the same type of conductive material as the conductive material of the first main electrode film 102.
  • the second main electrode film 122 may have a thickness approximately equal to that of the first main electrode film 102.
  • the second main electrode film 122 is mechanically and electrically connected to the second base electrode film 120 in the portion covering the insulating surface 71.
  • the semiconductor device 1 includes a gate pad electrode 130 disposed on the interlayer film 70.
  • the gate pad electrode 130 is a terminal electrode to which a gate potential is applied from the outside.
  • the gate pad electrode 130 may also be referred to as a "second pad electrode,” a “second main surface electrode,” a “second terminal electrode,” etc.
  • the gate pad electrode 130 is disposed in a region between the source pad electrode 95 and the source finger electrode 110 and spaced apart from the source pad electrode 95 and the source finger electrode 110.
  • the gate pad electrode 130 is disposed in a region on the third side surface 5C side relative to the first pad portion 96, and is sandwiched between the second pad portion 97 and the third pad portion 98. In other words, the gate pad electrode 130 faces the first pad portion 96 in the first direction X, and faces the second pad portion 97 and the third pad portion 98 in the second direction Y.
  • the gate pad electrode 130 is formed in a polygonal shape (a square shape in this embodiment) with four sides parallel to the periphery of the chip 2 in a plan view.
  • the gate pad electrode 130 has a planar area less than that of the source pad electrode 95 (first pad portion 96).
  • the gate pad electrode 130 may have a planar area less than that of the second pad portion 97 (third pad portion 98).
  • the gate pad electrode 130 is disposed on the portion covering the active region 8 and the peripheral region 9, and is connected to the gate finger electrode 115.
  • the gate pad electrode 130 may cover multiple gate electrodes 32 with the interlayer film 70 in between, or may cover the gate wiring 52 with the interlayer film 70 in between.
  • the gate pad electrode 130 like the gate finger electrode 115, includes a second base electrode film 120 and a second main electrode film 122.
  • the second base electrode film 120 forms the lower layer of the gate pad electrode 130 and covers the interlayer film 70 in a film-like manner.
  • the second main electrode film 122 forms the upper layer of the gate pad electrode 130 and covers the second base electrode film 120 in a film-like manner.
  • the gate potential applied to the gate pad electrode 130 is applied to the gate wiring 52 via the gate finger electrode 115.
  • the gate potential is transmitted to the multiple gate electrodes 32 via a wiring path (current path) along the gate wiring 52. This causes the multiple gate electrodes 32 to be turned on, controlling the on/off of the multiple channel regions 26, 27.
  • the semiconductor device 1 includes a drain pad electrode 140 covering the second main surface 4.
  • the drain pad electrode 140 is a terminal electrode to which a drain potential is applied from the outside.
  • the drain pad electrode 140 may be referred to as a "third pad electrode,” a "third main surface electrode,” a “third terminal electrode,” or the like.
  • the drain pad electrode 140 is electrically connected to the second semiconductor region 7.
  • the drain pad electrode 140 may cover the entire second main surface 4 so as to be continuous with the periphery of the second main surface 4 (first to fourth side surfaces 5A to 5D).
  • the drain pad electrode 140 may partially cover the second main surface 4 so as to expose the periphery of the second main surface 4.
  • the breakdown voltage that can be applied between the source pad electrode 95 and the drain pad electrode 140 (between the first main surface 3 and the second main surface 4) may be 500 V or more and 3000 V or less.
  • the breakdown voltage may have a value that belongs to at least one of the following ranges: 500 V or more and 1000 V or less, 1000 V or more and 1500 V or less, 1500 V or more and 2000 V or less, 2000 V or more and 2500 V or less, and 2500 V or more and 3000 V or less.
  • FIG. 11 is a schematic diagram showing a wafer 150 used in the manufacture of a semiconductor device 1.
  • the wafer 150 is the base material of the chip 2 and contains a SiC single crystal.
  • the wafer 150 is formed in a flat disk shape. Of course, the wafer 150 may also be formed in a flat rectangular parallelepiped shape.
  • the wafer 150 has a first wafer main surface 151 on one side, a second wafer main surface 152 on the other side, and a wafer side surface 153 connecting the first wafer main surface 151 and the second wafer main surface 152.
  • the first wafer main surface 151 corresponds to the first main surface 3 of the chip 2
  • the second wafer main surface 152 corresponds to the second main surface 4 of the chip 2.
  • the first wafer main surface 151 and the second wafer main surface 152 are formed by the c-plane of the SiC single crystal.
  • the first wafer main surface 151 is formed by the silicon surface of the SiC single crystal
  • the second wafer main surface 152 is formed by the carbon surface of the SiC single crystal.
  • the wafer 150 (the first wafer main surface 151 and the second wafer main surface 152) has the off-direction and off-angle described above.
  • the wafer 150 has a mark 154 on the wafer side surface 153 that indicates the crystal orientation of the SiC single crystal.
  • the mark 154 may include either or both of an orientation flat and an orientation notch.
  • the orientation flat is a cutout that is cut in a straight line in a plan view.
  • the orientation notch is a cutout that is cut in a concave shape (e.g., a tapered shape) toward the center of the first wafer main surface 151 in a plan view.
  • the mark 154 may include either or both of a first orientation flat extending in the m-axis direction and a second orientation flat extending in the a-axis direction.
  • the mark 154 may include either or both of an orientation notch recessed in the m-axis direction and an orientation notch recessed in the a-axis direction.
  • the wafer 150 includes a first semiconductor region 6 in a region (surface layer) on the first wafer main surface 151 side.
  • the first semiconductor region 6 is formed in a layer extending along the first wafer main surface 151.
  • the first semiconductor region 6 is made of an epitaxial layer (specifically, a SiC epitaxial layer).
  • the wafer 150 includes a second semiconductor region 7 in the region (surface layer) on the second wafer main surface 152 side.
  • the second semiconductor region 7 is formed in a layer extending along the second wafer main surface 4, and is electrically connected to the first semiconductor region 6.
  • the second semiconductor region 7 is made of the wafer main body (specifically, a SiC wafer). That is, in this embodiment, the wafer 150 is made of an epitaxial wafer (so-called epiwafer) having a layered structure including the wafer main body and an epitaxial layer.
  • a plurality of device regions 155 and a plurality of cutting lines 156 are set on the wafer 150 by alignment marks or the like.
  • Each device region 155 is an area corresponding to a semiconductor device 1.
  • Each of the plurality of device regions 155 is set to have a rectangular shape in a plan view.
  • the multiple device regions 155 are set in a matrix along the first direction X and the second direction Y in a plan view.
  • the multiple device regions 155 are each set at intervals inward from the periphery of the first wafer main surface 151 in a plan view.
  • the multiple cutting lines 156 are set in a lattice shape extending along the first direction X and the second direction Y to partition the multiple device regions 155.
  • FIGS. 12A to 12P are cross-sectional views showing a manufacturing method for semiconductor device 1.
  • a cross section of a portion of active region 8 of one device region 155 is shown.
  • the left figures correspond to a portion of the cross section in FIG. 7, and the right figures correspond to a portion of the cross section in FIG. 8.
  • FIG. 13 is a diagram showing the planar pattern of first mask 37 shown in FIG. 12G.
  • the base mask 18 is preferably an inorganic mask (i.e., a hard mask).
  • the base mask 18 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the base mask 18 is made of a silicon oxide film (insulating film).
  • the base mask 18 may be formed by a CVD method.
  • the base mask 18 is patterned to form a base opening 19.
  • the base opening 19 selectively exposes the area of the first wafer main surface 151 where the body region 20 and the outer body region 21 (not shown) are to be formed.
  • p-type impurities are selectively introduced into the surface layer of the first wafer main surface 151 by ion implantation through the base mask 18, forming a plurality of body regions 20.
  • p-type impurities are selectively introduced into the surface layer of the first wafer main surface 151 by ion implantation through the base mask 18, forming outer body regions 21.
  • a sidewall insulating film 28 is formed on the first wafer main surface 151 so as to cover the base mask 18 and the body region 20.
  • the sidewall insulating film 28 is preferably an inorganic mask (i.e., a hard mask).
  • the sidewall insulating film 28 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the sidewall insulating film 28 is made of a silicon oxide film (insulating film).
  • the sidewall insulating film 28 may be formed by a CVD method.
  • the sidewall insulating film 28 is etched back. The etchback is continued until the surfaces of the base mask 18 and the body region 20 are exposed. As a result, the portions of the sidewall insulating film 28 that contact the sides of the base mask 18 are selectively left to form sidewalls 29.
  • the sidewalls 29 cover the periphery of each body region 20.
  • the portions of the body region 20 covered by the sidewalls 29 are the multiple channel regions 26, 27.
  • the width WB of the exposed region of the body region 20 sandwiched between adjacent sidewalls 29 may be, for example, 4 ⁇ m or more and 10 ⁇ m or less.
  • a mask material 36 is formed to cover the sidewalls 29 and the base mask 18 so as to backfill the base opening 19 of the base mask 18.
  • the mask material 36 may be an organic material.
  • the mask material 36 may include a positive or negative type photosensitive resin film (i.e., a resist film) as an organic material.
  • the mask material 36 may also be an inorganic material (for example, a silicon oxide film, a silicon nitride film, a polysilicon film, etc.).
  • the mask material 36 is patterned to form a first mask 37.
  • the first mask 37 has a first opening 38 that exposes the region in which the source region 23 (first source region 24A and second source region 24B) is to be formed.
  • the first mask 37 matches the planar shape of the contact region 25.
  • the first mask 37 includes a first portion 39 extending in a band shape in the second direction Y, and a plurality of protrusions 40 protruding outward in the first direction X from the first portion 39.
  • the first portion 39 crosses the first section 10 of the body region 20 in the second direction Y, and has an end at the boundary between the first section 10 and the second section 11.
  • the first portion 39 may be referred to by another name depending on its planar shape. For example, as shown in FIG. 13, if the shape assumed excluding the convex portion 40 (the shape of the parts facing each other above and below the convex portion 40 in the second direction Y connected by a dashed line 44) is a band in plan view, the first portion 39 may be referred to as a band-shaped portion.
  • the width (third width W3) of the first portion 39 may be, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less.
  • the multiple protrusions 40 may include a pair of protrusions 41A, 41B that protrude from the center of the first portion 39 in the second direction Y to both sides in the first direction X. That is, one protrusion 40 is formed on one side and one on the other side in the first direction X of the first portion 39.
  • the protrusion 40 that protrudes toward the channel region 26 is the first protrusion 41A
  • the protrusion 40 that protrudes toward the channel region 27 is the second protrusion 41B.
  • the first protrusion 41A and the second protrusion 41B protrude toward opposite sides from the same position on the first portion 39.
  • Each of the protrusions 41A, 41B may protrude from the first portion 39 and have a polygonal shape in a plan view having one or more apexes 48.
  • each of the protrusions 41A, 41B is formed in a triangular shape in a plan view.
  • the apexes 48 have a sharply pointed shape.
  • the pair of protrusions 41A, 41B may have a diamond or circular overall shape that protrudes evenly on both sides of the first portion 39 in a plan view.
  • the overall shape of the pair of protrusions 41A, 41B may be a shape defined by the outline 42 of the pair of protrusions 41A, 41B and an inner extension line 43 (virtual line) of the outline 42 toward the inside of the contact region 25 (first portion 39).
  • a diamond pattern is shown as the overall shape of the pair of protrusions 41A, 41B.
  • the overall width (fourth width W4) of the pair of protrusions 41A, 41B from the end of the first protrusion 41A in the first direction X to the end of the second protrusion 41B in the first direction X may be 1.2 ⁇ m or more and 1.6 ⁇ m or less.
  • the aspect ratio (height H of first mask 37/third width W3) of first portion 39 of first mask 37 may be 5 or more and 25 or less.
  • the aspect ratio (height H of first mask 37/fourth width W4) of the portion of first mask 37 where a pair of protrusions 41A, 41B are formed may be 0.8 or more and 4.8 or less.
  • n-type impurities are selectively introduced into the surface layer of the body region 20 by ion implantation through the first mask 37, forming the source region 23.
  • a contact pattern region 50 is formed, which is made up of a part of the body region 20 that was covered by the first mask 37. After the source region 23 is formed, the first mask 37 is removed.
  • a mask material is formed to cover the sidewalls 29 and the base mask 18.
  • the mask material may be an organic material.
  • the mask material may include a positive or negative type photosensitive resin film (i.e., a resist film) as an organic material.
  • the mask material may be an inorganic material (e.g., a silicon oxide film, a silicon nitride film, a polysilicon film, etc.).
  • the mask material is patterned to form a second mask 56.
  • the second mask 56 has a second opening 57 that exposes the area where the contact region 25 is to be formed.
  • p-type impurities are selectively introduced into the surface layer of the body region 20 by ion implantation through the second mask 56 to form the contact region 25.
  • the contact region 25 is formed in the same planar pattern as the first mask 37.
  • slight pattern deviations may occur due to errors in the ion incidence angle when introducing the p-type impurities. Therefore, the tops 49 of the pair of protrusions 14A, 14B of the contact region 25 may have a rounded shape, unlike the tops 48 of the pair of protrusions 41A, 41B of the first mask 37 (see FIG. 6).
  • a base insulating film 58 is formed to cover the first wafer main surface 151.
  • the base insulating film 58 is the base of the insulating film 31 and the peripheral insulating film 51.
  • the base insulating film 58 may be formed by a chemical vapor deposition (CVD) method or an oxidation process (e.g., a thermal oxidation process).
  • a base electrode is formed on the base insulating film 58.
  • the base electrode is the base of the gate electrode 32 and the gate wiring 52.
  • the base electrode includes conductive polysilicon.
  • the base electrode may be formed by a CVD method.
  • the base electrode is patterned to form the gate electrode 32 and the gate wiring 52.
  • an interlayer film 70 is formed on the first wafer main surface 151.
  • the interlayer film 70 is formed to have a portion that directly covers the electrode surface 33, the first sidewall 34, and the second sidewall 35 of the gate electrode 32.
  • the interlayer film 70 has a laminated structure including a first oxide film 72 and a second oxide film 73.
  • the first oxide film 72 includes a silicon oxide film with no impurities added.
  • the second oxide film 73 includes a silicon oxide film containing phosphorus.
  • the first oxide film 72 may be formed by a CVD method.
  • the second oxide film 73 may be formed by a CVD method.
  • a reflow process heat treatment process
  • a mask having a predetermined layout is placed on the interlayer film 70.
  • the mask exposes the areas where the source openings 90, the outer openings 92, and the gate openings 94 are to be formed, and covers the other areas.
  • unnecessary portions of the interlayer film 70 and the base insulating film 58 are removed by an etching method using the mask.
  • the etching method may be a wet etching method and/or a dry etching method.
  • the etching method is preferably an anisotropic dry etching method (e.g., RIE (Reactive Ion Etching) method).
  • RIE Reactive Ion Etching
  • This step may include a step of forming a plurality of source recesses 91 and a step of forming a plurality of outer recesses 93. In this case, a step of further digging down the portions of the first wafer main surface 151 exposed from the plurality of source openings 90 and the plurality of outer openings 92 toward the second wafer main surface 152 is performed. The mask is then removed.
  • a reflow process forms a surface at the upper corner of the interlayer film 70 that curves obliquely upwards of the gate electrode 32.
  • the reflow conditions There are no particular restrictions on the reflow conditions, so long as they cause the upper corner of the interlayer film 70, which is sharp after the etching in FIG. 12N, to become arc-shaped.
  • the conditions may be appropriately determined depending on the film thickness and film quality of the interlayer film 70, the opening width of the source opening 90, etc.
  • the first underlying electrode film 100 and the second underlying electrode film 120 are formed on the interlayer film 70.
  • the first underlying electrode film 100 and the second underlying electrode film 120 may be formed by a sputtering method or a vapor deposition method.
  • the first main electrode film 102 and the second main electrode film 122 are formed on the first underlying electrode film 100 and the second underlying electrode film 120, respectively.
  • the first main electrode film 102 and the second main electrode film 122 may include at least one of an Al film, an Al alloy film, a Cu film, and a Cu alloy film.
  • the Al alloy film may include at least one of an AlSi alloy film, an AlCu alloy film, and an AlSiCu alloy film.
  • the first main electrode film 102 and the second main electrode film 122 may be formed by a sputtering method or a vapor deposition method.
  • a drain pad electrode 140 is formed on the second wafer main surface 152.
  • the drain pad electrode 140 may be formed by sputtering or vapor deposition.
  • the wafer 150 is then cut along the intended cutting lines 156, and multiple semiconductor devices 1 are cut out. Through the steps including those described above, the semiconductor device 1 is manufactured.
  • multiple gate structures 30 may be arranged with a narrow pitch. Since the distance between adjacent gate structures 30 becomes narrower, the formation areas of the source region 23 and the contact region 25 also become narrower. As a result, the installation areas of the first mask 37 and the second mask 56 when forming the source region 23 and the contact region 25 are reduced.
  • the first mask 37 is formed away from the base mask 18 and the sidewalls 29, etc., and therefore has no lateral support. This reduces the resistance to external forces, and makes the mask more susceptible to tipping or tilting due to its own weight or external forces.
  • the first mask 37 has a pair of protrusions 41A, 41B, and is partially formed wider.
  • the pair of protrusions 41A, 41B improves the resistance (strength) to external forces, and therefore makes it possible to prevent the first mask 37 from tipping or tilting.
  • the source region 23 and the contact region 25 can be formed with high precision even in fine patterns.
  • the chip 2 is a wide band gap semiconductor (SiC in this embodiment).
  • the diffusion coefficient of the implanted impurity ions is low in the wide band gap semiconductor. Therefore, when forming an impurity region toward the bottom of the wafer 150, a method using high acceleration implantation is used instead of thermal diffusion used for Si and the like.
  • the first mask 37 is made thick to prevent the n-type impurity from penetrating the first mask 37 and being implanted into the contact pattern region 50 when the source region 23 is formed.
  • the aspect ratio (height H of the first mask 37/third width W3) is set to 5 or more and 25 or less in the first portion 39 of the first mask 37.
  • the first mask 37 may fall or tilt.
  • the presence of the pair of protrusions 41A and 41B can eliminate such concerns.
  • the contact region 25 must be formed by injecting p-type impurities at an excessive concentration capable of canceling the n-type of the previously formed source region 23, and the surface condition of the first wafer main surface 151 may deteriorate (for example, the surface may become rough) due to the excessive injection of impurity ions, and the function of the semiconductor device 1 may deteriorate.
  • the contact resistance between the source pad electrode 95 and the contact region 25 may increase due to the surface roughness.
  • the above-mentioned method requires only one ion injection into each impurity region, so the surface condition of the first wafer main surface 151 can be maintained in a good state.
  • the contact region 25 is partially formed to be wider to form a pair of protrusions 14A, 14B, but as shown in FIG. 14, the first source region 24A and the second source region 24B may be partially formed to be wider.
  • a pair of protrusions 59A, 59B may be formed protruding toward the inside of the contact region 25 from the first source region 24A and the second source region 24B, respectively.
  • a structure similar to the pair of protrusions 14A, 14B may be applied to the fine impurity regions formed in the chip 2, regardless of their function. For example, it may be applied to a plurality of field regions 47 formed in the peripheral region 9.
  • the patterns shown in Figures 15 to 19 may also be used as deformation patterns for the contact region 25.
  • the first width W1 of the first portion 12 of the contact region 25 gradually narrows from the pair of protrusions 14A, 14B toward the end in the second direction Y.
  • the first portion 12 may be formed in a generally tapered shape in a plan view.
  • each of the protrusions 14A, 14B is formed in a semicircular shape when viewed from above.
  • each of the protrusions 14A, 14B is formed in a rectangular shape when viewed from above. In this case, the corners (tops 49) of the rectangle may have a rounded shape.
  • a configuration may be adopted in which the relationship between the a-axis direction and the m-axis direction is interchanged.
  • a specific configuration in this case can be obtained by interchanging the "a-axis direction (off direction)" and the "m-axis direction (direction perpendicular to the off direction)" in the above description and the accompanying drawings.
  • an n-type second semiconductor region 7 is shown.
  • a p-type second semiconductor region 7 may be used instead of the n-type second semiconductor region 7.
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure.
  • the "source” of the MISFET structure is replaced with the "emitter” of the IGBT structure, and the "drain” of the MISFET structure is replaced with the "collector” of the IGBT structure.
  • the p-type second semiconductor region 7 may be an impurity region containing p-type impurities introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • the second impurity region (25, 13) is formed in a band shape extending in a second direction (Y) perpendicular to the first direction (X), and has a convex portion (13) that selectively protrudes into the first impurity region (13, 25) in the first direction (X).
  • Appendix 1-3 The semiconductor device (1) described in Appendix 1-2, wherein the second impurity region (25, 13) includes a first portion (12) extending in the second direction (Y) and having a first width (W1) in the first direction (X), and the pair of protrusions (14A, 14B) protruding from a center in the second direction (Y) of the first portion (12) on both sides in the first direction (X).
  • Appendix 1-4 The semiconductor device (1) described in Appendix 1-3, wherein the pair of protrusions (14A, 14B) have an overall diamond or circular shape in a plan view, protruding evenly on both sides of the first portion (12).
  • the first width (W1) of the first portion (12) is equal to or greater than 0.2 ⁇ m and equal to or less than 0.6 ⁇ m,
  • the semiconductor device (1) described in Appendix 1-3 or Appendix 1-4, wherein a second width (W2) of the pair of protrusions (14A, 14B) from an end of one of the protrusions (13) to an end of the other of the protrusions (13) is 1.2 ⁇ m or more and 1.6 ⁇ m or less.
  • Appendix 1-6 The semiconductor device (1) described in Appendix 1-5, wherein a width (WS) of the first impurity region (13, 25) in the first direction (X) is greater than the second width (W2) of the pair of protrusions (14A, 14B).
  • a plurality of the body regions (20) are arranged in stripes extending in the second direction (Y), Each of the body regions (20) has a plurality of first sections (10) and a plurality of second sections (11) alternately arranged in the second direction (Y);
  • Appendix 1-9 The semiconductor device (1) described in Appendix 1-8, wherein the body contact region (25) includes a first portion (12) that crosses the first section (10) in the second direction (Y) and has a first width (W1) in the first direction (X), and the pair of protrusions (14A, 14B) that protrude from a center of the first portion (12) in the second direction (Y) to both sides in the first direction (X).
  • Appendix 1-10 The semiconductor device (1) described in Appendix 1-9, wherein the pair of protrusions (14A, 14B) have an overall diamond or circular shape in a plan view, protruding evenly on both sides of the first portion (12).
  • the first width (W1) of the first portion (12) is equal to or greater than 0.2 ⁇ m and equal to or less than 0.6 ⁇ m,
  • the semiconductor device (1) described in Appendix 1-10, wherein a second width (W2) of the pair of protrusions (14A, 14B) from an end of one of the protrusions (14A) to an end of the other of the protrusions (14B) is 1.2 ⁇ m or more and 1.6 ⁇ m or less.
  • Appendix 1-12 The semiconductor device (1) described in Appendix 1-11, wherein a width (WS) of the first impurity region (13) in the first direction (X) is greater than the second width (W2) of the pair of protrusions (14A, 14B).
  • a plurality of the body regions (20) are arranged in stripes extending in the second direction (Y), Each of the body regions (20) has a plurality of first sections (10) and a plurality of second sections (11) alternately arranged in the second direction (Y);
  • [Appendix 1-17] forming a hard mask (18) on the main surface (151) having an opening (19) selectively in a region where the body region (20) is to be formed; forming a sidewall (29) on a side of the hard mask (18) to cover a region in which the channel (26, 27) is to be formed after forming the body region (20) by implanting a second conductive type impurity through the hard mask (18); forming a mask material (36) covering the sidewalls (29) and the hard mask (18) so as to backfill the opening in the hard mask (18);
  • Appendix 1-18 The method for manufacturing a semiconductor device (1) according to appendix 1-16 or appendix 1-17, wherein an aspect ratio (height (H) of the first portion (39)/width (W3) of the first portion (39)) of the first mask (37) is 5 or more and 25 or less.

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置は、ワイドバンドギャップ半導体により形成され、第１導電型の半導体領域が形成された主面を有するチップと、前記半導体領域の表層部に形成された第２導電型のベース不純物領域と、前記ベース不純物領域の表層部に形成された第１不純物領域と、前記ベース不純物領域の表層部に形成された前記第１不純物領域とは反対導電型の第２不純物領域であって、第１方向において前記第１不純物領域に隣り合う第２不純物領域とを含み、前記第２不純物領域は、前記第１方向に直交する第２方向に延びる帯状に形成され、前記第１方向において前記第１不純物領域に選択的に突出する凸部を有している。

Description

半導体装置および半導体装置の製造方法 関連出願
　本出願は、２０２３年６月１６日に日本国特許庁に提出された特願２０２３－０９９５９５号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置およびその製造方法に関する。
　特許文献１は、ｎ－型のＳｉＣ半導体層の表面部に複数形成され、それぞれが単位セルを構成するｐ型ボディ領域と、ｐ型ボディ領域の内方に形成されたｎ型ソース領域と、ゲート絶縁膜を介してｐ型ボディ領域に対向するゲート電極と、ＳｉＣ半導体層の裏面部で隣り合って形成されたｎ＋型ドレイン領域およびｐ＋型コレクタ領域と、ｐ型ボディ領域と前ｎ＋型ドレイン領域との間のｎ－型ドリフト領域とを含み、ｐ＋型コレクタ領域は、ＳｉＣ半導体層の表面に沿うＸ軸において、少なくとも２つの単位セルが含まれる領域を覆うように形成されている、ＳｉＣ半導体装置を開示している。
特開２０１５－２０７５８８号公報
　本開示の一実施形態は、微細パターンであっても精度よく不純物領域を形成することができる半導体装置およびその製造方法を提供する。
　本開示の一実施形態は、ワイドバンドギャップ半導体により形成され、第１導電型の半導体領域が形成された主面を有するチップと、前記半導体領域の表層部に形成された第２導電型のベース不純物領域と、前記ベース不純物領域の表層部に形成された第１不純物領域と、前記ベース不純物領域の表層部に形成された前記第１不純物領域とは反対導電型の第２不純物領域であって、第１方向において前記第１不純物領域に隣り合う第２不純物領域とを含み、前記第２不純物領域は、前記第１方向に直交する第２方向に延びる帯状に形成され、前記第１方向において前記第１不純物領域に選択的に突出する凸部を有している、半導体装置を提供する。
　本開示の一実施形態は、ワイドバンドギャップ半導体により形成され、第１導電型の半導体領域が形成された主面を有するウエハを準備し、前記半導体領域に第２導電型不純物を選択的に注入することにより、前記半導体領域の表層部に、第１方向において間隔を空けた複数のボディ領域を選択的に形成する工程と、各前記ボディ領域を選択的に被覆する第１マスクを形成する工程であって、前記第１マスクは、前記第１方向に直交する第２方向に延び、前記第１方向において第１幅を有する第１部分と、前記第１部分の前記第２方向中央から前記第１方向の両側に突出する前記一対の凸部とを含み、前記第１マスクを介して前記ボディ領域に第１導電型不純物を注入することにより、前記ボディ領域の表層部に第１不純物領域を形成し、かつ前記第１マスクで被覆されていた領域に前記ボディ領域の一部からなるコンタクトパターン領域を残す工程と、前記コンタクトパターン領域を選択的に露出させる開口を有し、前記第１不純物領域を被覆する第２マスクを形成する工程と、前記第２マスクを介して前記コンタクトパターン領域に第２導電型不純物を注入することにより、前記ボディ領域の表層部にボディコンタクト領域を形成する工程と、前記ボディ領域の表層部において前記半導体領域および前記第１不純物領域の間の領域に形成されるチャネルを被覆するゲート電極を形成する工程とを含む、半導体装置の製造方法を提供する。
　本開示の一実施形態に係る半導体装置およびその製造方法によれば、微細パターンであっても精度よく不純物領域を形成することができる。
図１は、実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、第１主面のレイアウト例を示す平面図である。 図４は、第１主面の要部を示す拡大平面図である。 図５は、第１主面の更なる要部を示す拡大平面図である。 図６は、図５の要部を示す拡大平面図である。 図７は、図５に示すVII-VII線に沿う断面図である。 図８は、図５に示すVIII-VIII線に沿う断面図である。 図９は、図５に示すIX-IX線に沿う断面図である。 図１０は、図５に示すX-X線に沿う断面図である。 図１１は、ウエハを示す概略図である。 図１２Ａは、半導体装置の製造方法を示す断面図である。 図１２Ｂは、図１２Ａの後の工程を示す断面図である。 図１２Ｃは、図１２Ｂの後の工程を示す断面図である。 図１２Ｄは、図１２Ｃの後の工程を示す断面図である。 図１２Ｅは、図１２Ｄの後の工程を示す断面図である。 図１２Ｆは、図１２Ｅの後の工程を示す断面図である。 図１２Ｇは、図１２Ｆの後の工程を示す断面図である。 図１２Ｈは、図１２Ｇの後の工程を示す断面図である。 図１２Ｉは、図１２Ｈの後の工程を示す断面図である。 図１２Ｊは、図１２Ｉの後の工程を示す断面図である。 図１２Ｋは、図１２Ｊの後の工程を示す断面図である。 図１２Ｌは、図１２Ｋの後の工程を示す断面図である。 図１２Ｍは、図１２Ｌの後の工程を示す断面図である。 図１２Ｎは、図１２Ｍの後の工程を示す断面図である。 図１２Ｏは、図１２Ｎの後の工程を示す断面図である。 図１２Ｐは、図１２Ｏの後の工程を示す断面図である。 図１３は、図１２Ｇに示す第１マスクの平面パターンを示す図である。 図１４は、図６のソース領域およびボディコンタクト領域の変形例を示す断面図である。 図１５は、前記ボディコンタクト領域の第１変形例を示す図である。 図１６は、前記ボディコンタクト領域の第２変形例を示す図である。 図１７は、前記ボディコンタクト領域の第３変形例を示す図である。 図１８は、前記ボディコンタクト領域の第４変形例を示す図である。 図１９は、前記ボディコンタクト領域の第５変形例を示す図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　この明細書において「ほぼ（substantially）」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体（不純物）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種である。５価元素は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種である。
　図１は、実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、第１主面３のレイアウト例を示す平面図である。図４は、第１主面３の要部を示す拡大平面図である。図５は、第１主面３の更なる要部を示す拡大平面図である。
　図６は、図５の要部を示す拡大平面図である。図７は、図５に示すVII-VII線に沿う断面図である。図８は、図５に示すVIII-VIII線に沿う断面図である。図９は、図５に示すIX-IX線に沿う断面図である。図１０は、図５に示すX-X線に沿う断面図である。
　図１～図１０を参照して、半導体装置１は、デバイス構造の一例としての絶縁ゲート型のトランジスタ構造Ｔｒを有する半導体スイッチング装置である。トランジスタ構造Ｔｒは、縦型構造を有している。半導体装置１は、ＳｉＣ単結晶を含むチップ２を有するＳｉＣ半導体装置である。チップ２は、「ＳｉＣチップ」または「半導体チップ」と称されてもよい。
　チップ２は、この形態（this embodiment）では、六方晶のＳｉＣ単結晶からなり、直方体形状に形成されている。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶からなる例が示されるが、チップ２は他のポリタイプからなっていてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、鉛直方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。鉛直方向Ｚは、チップ２の厚さ方向や第１主面３（第２主面４）の法線方向でもある。第１主面３および第２主面４は、平面視において正方形状または長方形状に形成されていてもよい。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１主面３に沿って第１方向Ｘに交差する第２方向Ｙに対向している。具体的には、第２方向Ｙは、第１方向Ｘに直交している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　以下の説明において、第１方向Ｘの一方側は第３側面５Ｃ側を意味し、第１方向Ｘの他方側は第４側面５Ｄ側を意味する。また、第２方向Ｙの一方側は第１側面５Ａ側を意味し、第２方向Ｙの他方側は第２側面５Ｂ側を意味する。この形態では、第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）である。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　チップ２（第１主面３および第２主面４）は、ＳｉＣ単結晶のｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有している。つまり、ＳｉＣ単結晶のｃ軸（（０００１）軸）は、鉛直軸からオフ方向に向けてオフ角分だけ傾斜している。また、ＳｉＣ単結晶のｃ面は、水平面に対してオフ角分だけ傾斜している。
　オフ方向は、ＳｉＣ単結晶のａ軸方向（つまり第２方向Ｙ）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、０°を超えて１°以下、１°以上２．５°以下、２．５°以上５°以下、５°以上７．５°以下、および、７．５°以上１０°以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　オフ角は、５°以下であることが好ましい。オフ角は、２°以上４．５°以下であることが特に好ましい。オフ角は、典型的には、４°±０．１°の範囲に設定される。この明細書は、オフ角が０°である形態（つまり、第１主面３がｃ面に対してジャスト面である形態）を除外しない。
　半導体装置１は、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６は、「ドリフト領域」、「ドレインドリフト領域」、「ドレイン領域」等と称されてもよい。第１半導体領域６には、高電位（第１電位）としてのドレイン電位が付与される。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。
　半導体装置１は、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７には、ドレイン電位が付与される。第２半導体領域７は、「ドレイン領域」等と称されてもよい。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、チップ２内において第１半導体領域６に電気的に接続されている。
　第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。第２半導体領域７は、第１半導体領域６の厚さよりも大きい厚さを有している。
　半導体装置１は、チップ２に設定された活性領域８を含む。活性領域８は、デバイス構造（トランジスタ構造Ｔｒ）を含み、出力電流（ドレイン電流）が生成される領域である。活性領域８は、平面視においてチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてチップ２の内方部に設定されている。活性領域８は、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に設定されている。活性領域８の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。
　半導体装置１は、チップ２において活性領域８外に設定された外周領域９を含む。外周領域９は、平面視においてチップ２の周縁および活性領域８の間の領域に設けられている。外周領域９は、平面視において活性領域８に沿って帯状に延び、活性領域８を取り囲む多角環状（この形態では四角環状）に設定されている。
　半導体装置１は、活性領域８において第１主面３の表層部に形成されたｐ型の複数のボディ領域２０を含む。複数のボディ領域２０には、高電位（第１電位）とは異なる低電位（第２電位）としてのソース電位が付与される。複数のボディ領域２０は、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のボディ領域２０は、第２方向Ｙに延びるストライプ状に配列されている。
　複数のボディ領域２０は、第１半導体領域６の底部から第１主面３側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数のボディ領域２０は、第１半導体領域６の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。複数のボディ領域２０は、第１主面３から露出している。
　半導体装置１は、外周領域９において第１主面３の表層部に形成されたｐ型のアウターボディ領域２１を含む。アウターボディ領域２１は、ボディ領域２０のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していることが好ましい。むろん、アウターボディ領域２１のｐ型不純物濃度は、ボディ領域２０のｐ型不純物濃度未満であってもよいし、ボディ領域２０のｐ型不純物濃度よりも高くてもよい。
　アウターボディ領域２１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から活性領域８側に間隔を空けて形成され、活性領域８に沿って帯状に延びている。アウターボディ領域２１は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有し、活性領域８を複数方向から区画している。
　アウターボディ領域２１は、この形態では、平面視において活性領域８を取り囲み、第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に区画されている。つまり、アウターボディ領域２１は、活性領域８および外周領域９の境界部を形成している。アウターボディ領域２１は、平面視において第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい（図４参照）。
　アウターボディ領域２１は、活性領域８側の内縁部および第１主面３の周縁側の外縁部を有している。アウターボディ領域２１の内縁部は、第１方向Ｘに延びる部分において複数のボディ領域２０に接続されている。これにより、アウターボディ領域２１は、複数のボディ領域２０と同電位に固定されている。
　アウターボディ領域２１は、ボディ領域２０の幅よりも大きい幅を有していることが好ましい。ボディ領域２０の幅は、延在方向に直交する方向（つまり第１方向Ｘ）の幅である。アウターボディ領域２１の幅は、延在方向に直交する方向の幅である。むろん、アウターボディ領域２１の幅は、ボディ領域２０の幅とほぼ等しくてもよいし、ボディ領域２０の厚さ未満であってもよい。
　ボディ領域２０の幅に対するアウターボディ領域２１の幅の比は、１０以上５０以下であってもよい。幅の比は、２０以上４０以下であることが好ましい。
　アウターボディ領域２１は、第１半導体領域６の底部から第１主面３側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。アウターボディ領域２１は、第１半導体領域６の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。アウターボディ領域２１は、第１主面３から露出している。
　アウターボディ領域２１は、ボディ領域２０の厚さ（深さ）とほぼ等しい厚さ（深さ）を有していることが好ましい。むろん、アウターボディ領域２１の厚さは、ボディ領域２０の厚さ未満であってもよいし、ボディ領域２０の厚さよりも大きくてもよい。
　図６～図９を参照して、半導体装置１は、第１主面３の表層部に形成されたｎ型の複数の表層ドリフト領域２２を含む。複数の表層ドリフト領域２２は、この形態では、第１半導体領域６の一部からそれぞれなる。むろん、複数の表層ドリフト領域２２は、第１半導体領域６のｎ型不純物濃度よりも高いｎ型不純物濃度を有していてもよいし、第１半導体領域６のｎ型不純物濃度よりも低いｎ型不純物濃度を有していてもよい。
　複数の表層ドリフト領域２２は、第１方向Ｘ隣り合う複数のボディ領域２０の間の領域にそれぞれ区画されている。具体的には、複数の表層ドリフト領域２２は、第１主面３の表層部において複数のボディ領域２０およびアウターボディ領域２１によってそれぞれ区画されている。複数の表層ドリフト領域２２は、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の表層ドリフト領域２２は、第２方向Ｙに延びるストライプ状に形成されている。
　半導体装置１は、複数のボディ領域２０の表層部にそれぞれ形成されたｎ型のソース領域２３を含む。ソース領域２３は、第１半導体領域６のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。ソース領域２３には、ソース電位が付与される。
　半導体装置１は、活性領域８において複数のボディ領域２０の表層部にそれぞれ形成されたｐ型の複数のコンタクト領域２５を含む。コンタクト領域２５は、「バックゲート領域」と称されてもよい。複数のコンタクト領域２５には、ソース電位が付与される。コンタクト領域２５は、ボディ領域２０のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
　図５および図６を参照して、各ボディ領域２０は、第２方向Ｙにおいて複数の第１区間１０および複数の第２区間１１を交互に有している。第１区間１０と第２区間１１との間は明確な境界が形成されていなくてもよい。図５および図６では、明瞭化のため、第１区間１０と第２区間１１との境界を一点鎖線で示している。第１区間１０および第２区間１１は、図５および図６に示すように、第２方向Ｙにおける長さが互いに同じであってもよいし、互いに異なっていてもよい。たとえば、第２方向Ｙにおいて、第１区間１０が第２区間１１よりも長くてもよいし、第１区間１０が第２区間１１よりも短くてもよい。
　複数のコンタクト領域２５は、第２方向Ｙにおいて各第２区間１１をスキップするように、第１区間１０ごとに間隔を空けて配列されている。ボディ領域２０において、コンタクト領域２５およびコンタクト領域２５の第１方向Ｘの両側の領域が第１区間１０であってもよい。第２区間１１は、第２方向Ｙにおいて隣り合う複数のコンタクト領域２５の間の領域であってもよい。
　各コンタクト領域２５は、ボディ領域２０の延在方向（第２方向Ｙ）に沿って帯状に延びている。コンタクト領域２５は、アウターボディ領域２１から第２方向Ｙに間隔を空けて形成されている。つまり、コンタクト領域２５は、アウターボディ領域２１には形成されていない。コンタクト領域２５は、ボディ領域２０の底部から第１主面３側に間隔を空けて形成され、ボディ領域２０の一部を挟んで第１半導体領域６に対向している。各コンタクト領域２５は、第１方向Ｘにおいて、ボディ領域２０の一方側および他方側の両周縁から間隔を空けて形成されている。この形態では、コンタクト領域２５は、第１方向Ｘにおけるボディ領域２０の中央部に形成されている。
　コンタクト領域２５の形成により、ソース領域２３は第１区間１０において、複数のソース領域２４Ａ，２４Ｂに分離されている。言い換えれば、１つのコンタクト領域２５が対応するボディ領域２０の表層部において第１ソース領域２４Ａおよび第２ソース領域２４Ｂの間の領域に介在されている。各コンタクト領域２５は、第１方向Ｘにおいて第１ソース領域２４Ａおよび第２ソース領域２４Ｂに挟まれている。
　複数のソース領域２４Ａ，２４Ｂは、各ボディ領域２０の表層部において、第１方向Ｘの一方側に位置された第１ソース領域２４Ａおよび第１方向Ｘの他方側に位置された第２ソース領域２４Ｂを含む。この形態では、第１方向Ｘに関して、１つの第１ソース領域２４Ａがボディ領域２０の一端側に形成され、１つの第２ソース領域２４Ｂがボディ領域２０の他端側に形成されている。
　第１ソース領域２４Ａは、ボディ領域２０の一端から他端側に間隔を空けて形成され、ボディ領域２０の延在方向に沿って帯状に延びている。第１ソース領域２４Ａは、ボディ領域２０の底部から第１主面３側に間隔を空けて形成され、ボディ領域２０の一部を挟んで第１半導体領域６に対向している。
　第２ソース領域２４Ｂは、第１ソース領域２４Ａからボディ領域２０の他端側に間隔を空けて形成されている。第２ソース領域２４Ｂは、ボディ領域２０の他端から一端側に間隔を空けて形成され、ボディ領域２０の延在方向に沿って帯状に延びている。第２ソース領域２４Ｂは、ボディ領域２０の底部から第１主面３側に間隔を空けて形成され、ボディ領域２０の一部を挟んで第１半導体領域６に対向している。
　図６を参照して、コンタクト領域２５は、第２方向Ｙに帯状に延びる第１部分１２と、第１部分１２から第１方向Ｘの外側に突出する複数の凸部１３とを含む。
　第１部分１２は、ボディ領域２０の第１区間１０を第２方向Ｙに横切り、第１区間１０と第２区間１１との境界位置に端部を有している。第１部分１２は、その平面形状に応じて別名で称されてもよい。たとえば、図６に示すように、凸部１３を除外して想定される形状（第２方向Ｙにおいて凸部１３を挟んで上下に対向する部分を破線１７で繋いだ形状）が平面視帯状である場合は、第１部分１２は帯状部と称されてもよい。第１部分１２の幅（第１幅Ｗ１）は、たとえば、０．２μｍ以上０．６μｍ以下であってもよい。第１幅Ｗ１は、第２方向Ｙにおいて一定もしくは略一定であってもよい。
　複数の凸部１３は、この形態では、第１部分１２の第２方向Ｙの中央から第１方向Ｘの両側に突出する一対の凸部１４Ａ，１４Ｂを含んでいてもよい。つまり、第１部分１２の第１方向Ｘの一方側および他方側に凸部１３が１つずつ形成されている。この形態では、第１ソース領域２４Ａ側に突出する凸部１３が第１凸部１４Ａであり、第２ソース領域２４Ｂ側に突出する凸部１３が第２凸部１４Ｂである。第１凸部１４Ａおよび第２凸部１４Ｂは、第１部分１２の同じ位置から互いに反対側に向かって突出している。
　各凸部１４Ａ，１４Ｂは、第１部分１２に対して突出し、１つまたは複数の頂部４９を有する平面視多角形状であってもよい。この形態では、各凸部１４Ａ，１４Ｂは、平面視三角形状に形成されている。コンタクト領域２５では、頂部４９は丸みを帯びたラウンド形状を有している。
　一対の凸部１４Ａ，１４Ｂは、平面視において、第１部分１２に対して両側に均等に突出する、ひし形または円形の全体形状を有していてもよい。一対の凸部１４Ａ，１４Ｂの全体形状は、一対の凸部１４Ａ，１４Ｂのアウトライン１５と、コンタクト領域２５（第１部分１２）の内側へ向かう当該アウトライン１５の内側延長線１６（仮想線）とにより定義された形状であってもよい。図６では、一対の凸部１４Ａ，１４Ｂの全体形状がひし形のパターンが示されている。この形態では、第１凸部１４Ａの第１方向Ｘの端部から第２凸部１４Ｂの第１方向Ｘの端部までの一対の凸部１４Ａ，１４Ｂの全体の幅（第２幅Ｗ２）は、１．２μｍ以上１．６μｍ以下であってもよい。
　また、この形態では、第１部分１２の第１方向Ｘの両側の第１ソース領域２４Ａおよび第２ソース領域２４Ｂのそれぞれの幅ＷＳは、一対の凸部１４Ａ，１４Ｂの全体の幅（第２幅Ｗ２よりも大きくてもよい。幅ＷＳは、たとえば、２μｍ以上４μｍ以下であってもよい。
　半導体装置１は、第１主面３の表層部に形成されたｐ型の複数のチャネル領域２６、２７を含む。複数のチャネル領域２６、２７は、複数のボディ領域２０の表層部において複数のボディ領域２０の端部（複数の表層ドリフト領域２２）およびソース領域２３の周縁の間の領域にそれぞれ区画されている。複数のチャネル領域２６、２７は、この形態では、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のチャネル領域２６、２７は、第２方向Ｙに延びるストライプ状に配列されている。
　複数のチャネル領域２６、２７は、複数の第１チャネル領域２６および複数の第２チャネル領域２７を含む。複数の第１チャネル領域２６は、複数の第１ソース領域２４Ａ側の領域に形成され、水平方向に延びる電流経路を形成する。複数の第２チャネル領域２７は、複数の第２ソース領域２４Ｂ側の領域に形成され、水平方向に延びる電流経路を形成する。
　半導体装置１は、活性領域８において第１主面３の上に配置されたプレーナ電極型の複数のゲート構造３０を含む。複数のゲート構造３０は、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のゲート構造３０は、第２方向Ｙに延びるストライプ状に配列されている。複数のゲート構造３０の延在方向は、ＳｉＣ単結晶のオフ方向に一致している。
　各ゲート構造３０は、少なくとも１つのチャネル領域２６、２７の上に配置されている。各ゲート構造３０は、この形態では、１つの表層ドリフト領域２２を横切って隣り合う２つのボディ領域２０に跨るように配置され、複数のチャネル領域２６、２７を被覆している。具体的には、各ゲート構造３０は、一方のボディ領域２０側のソース領域２３および他方のボディ領域２０側のソース領域２３に跨るように配置され、表層ドリフト領域２２、ソース領域２３（第１ソース領域２４Ａおよび第２ソース領域２４Ｂ）、第１チャネル領域２６および第２チャネル領域２７を被覆している。
　以下、１つのゲート構造３０の構成が説明される。ゲート構造３０は、絶縁膜３１およびゲート電極３２を含む積層構造を有している。ゲート構造３０は、ゲート電極３２の側方において絶縁性のサイドウォール構造（スペーサ）を有さない。絶縁膜３１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。絶縁膜３１は、この形態では、酸化シリコン膜からなる単層構造を有している。絶縁膜３１は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　絶縁膜３１は、第１主面３を膜状に被覆し、少なくとも１つのチャネル領域２６、２７の上に配置されている。絶縁膜３１は、この形態では、１つの表層ドリフト領域２２を横切って隣り合う２つのボディ領域２０に跨るように配置され、複数のチャネル領域２６、２７を被覆している。
　具体的には、絶縁膜３１は、一方のボディ領域２０側のソース領域２３および他方のボディ領域２０側のソース領域２３に跨るように配置され、表層ドリフト領域２２、ソース領域２３（第１ソース領域２４Ａおよび第２ソース領域２４Ｂ）、第１チャネル領域２６および第２チャネル領域２７を被覆している。
　第１区間１０において、絶縁膜３１は、コンタクト領域２５から間隔を空けて第１ソース領域２４Ａを部分的に被覆し、第１主面３から第１ソース領域２４Ａの一部およびコンタクト領域２５を露出させている。第１区間１０において、絶縁膜３１は、コンタクト領域２５から間隔を空けて第２ソース領域２４Ｂを部分的に被覆し、第１主面３から第２ソース領域２４Ｂの一部およびコンタクト領域２５を露出させている。第２区間１１において、絶縁膜３１は、ソース領域２３を部分的に被覆し、第１主面３からソース領域２３の一部を露出させている。
　絶縁膜３１の厚さは、１０ｎｍ以上１５０ｎｍ以下の厚さを有していてもよい。絶縁膜３１の厚さは、１０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１２５ｎｍ以下、および、１２５ｎｍ以上１５０ｎｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。絶縁膜３１の厚さは、２５ｎｍ以上７５ｎｍ以下であることが好ましい。
　ゲート電極３２は、絶縁膜３１の上に配置され、絶縁膜３１を挟んで少なくとも１つのチャネル領域２６、２７に対向している。ゲート電極３２には、制御電位としてのゲート電位が付与される。ゲート電極３２は、ゲート電位に応答して少なくとも１つのチャネル領域２６、２７の反転および非反転を制御する。
　ゲート電極３２は、導電性を有する半導体多結晶を含む。ゲート電極３２は、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのうちのいずれか一方または双方を含んでいてもよい。ゲート電極３２の導電型は、達成すべきゲート閾値電圧に応じて調節される。ゲート電極３２は、「ポリシリコンゲート」、「ポリゲート」等と称されてもよい。
　ゲート電極３２は、第２方向Ｙに延びる帯状に形成されている。つまり、ゲート電極３２の延在方向は、ＳｉＣ単結晶のオフ方向に一致している。ゲート電極３２は、この形態では、第１方向Ｘに関して絶縁膜３１の両端部から内方に間隔を空けて形成され、絶縁膜３１の両端部を露出させている。ゲート電極３２は、１つの表層ドリフト領域２２を横切って隣り合う２つのボディ領域２０に跨るように絶縁膜３１の上に配置され、絶縁膜３１を挟んで複数のチャネル領域２６、２７に対向している。
　具体的には、ゲート電極３２は、一方のボディ領域２０側のソース領域２３および他方のボディ領域２０側のソース領域２３に跨るように配置され、絶縁膜３１を挟んで表層ドリフト領域２２、ソース領域２３（第１ソース領域２４Ａおよび第２ソース領域２４Ｂ）、第１チャネル領域２６および第２チャネル領域２７に対向している。
　ゲート電極３２は、電極面３３、第１方向Ｘの一方側の第１側壁３４、および、第１方向Ｘの他方側の第２側壁３５を有している。電極面３３は、絶縁膜３１（第１主面３）に沿って延びている。電極面３３は、絶縁膜３１（第１主面３）に対してほぼ平行に延びていてもよい。
　第１側壁３４は、第１方向Ｘに関して絶縁膜３１の一端部から他端部側に間隔を空けて形成され、鉛直方向Ｚに延びている。第２側壁３５は、第１方向Ｘに関して絶縁膜３１の他端部から一端部側に間隔を空けて形成され、鉛直方向Ｚに延びている。
　第１側壁３４および第２側壁３５は、絶縁膜３１に対して垂直に延びていてもよい。つまり、ゲート電極３２は、断面視において四角形状（扁平な長方形状）に形成されていてもよい。第１側壁３４および第２側壁３５は、電極面３３に向けて斜め傾斜していてもよい。つまり、ゲート電極３２は、断面視においてテーパ形状（好ましくは等脚台形状）に形成されていてもよい。
　ゲート構造３０の幅は、１μｍ以上１０μｍ以下であってもよい。ゲート構造３０の幅は、延在方向に直交する方向（つまり第１方向Ｘ）の幅である。ゲート構造３０の幅は、１μｍ以上５μｍ以下であることが好ましい。
　ゲート構造３０の厚さは、０．１μｍ以上２．０μｍ以下であってもよい。ゲート構造３０の厚さは、０．２μｍ以上１．０μｍ以下であることが好ましい。
　図４、図５および図１０を参照して、半導体装置１は、外周領域９において第１主面３に形成されたｐ型の終端領域４５を含む。終端領域４５は、「ウェル領域」、「終端ウェル領域」等と称されてもよい終端領域４５は、アウターボディ領域２１のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していてもよい。終端領域４５のｐ型不純物濃度は、アウターボディ領域２１のｐ型不純物濃度よりも高くてもよいし、アウターボディ領域２１のｐ型不純物濃度よりも低くてもよい。
　終端領域４５は、第１主面３の周縁から内方に間隔を空けて、第１主面３の周縁およびアウターボディ領域２１の間の領域に形成されている。終端領域４５は、平面視においてアウターボディ領域２１に沿って帯状に延びている。終端領域４５は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有し、活性領域８を複数方向から区画している。
　終端領域４５は、この形態では、平面視においてアウターボディ領域２１を取り囲み、第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に区画されている。終端領域４５は、平面視において第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい（図４参照）。
　終端領域４５は、第１半導体領域６の底部から第１主面３側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。終端領域４５は、第１半導体領域６の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。終端領域４５は、アウターボディ領域２１の厚さ（深さ）とほぼ等しい厚さ（深さ）を有していてもよい。終端領域４５の厚さは、アウターボディ領域２１の厚さよりも大きくてもよいし、アウターボディ領域２１の厚さよりも小さくてもよい。
　終端領域４５は、活性領域８側の内縁部および第１主面３の周縁側の外縁部を有している。終端領域４５の内縁部は、アウターボディ領域２１の外縁部に接続されている。これにより、終端領域４５は、アウターボディ領域２１と同電位に固定され、アウターボディ領域２１を介して複数のボディ領域２０に電気的に接続されている。終端領域４５の内縁部は、この形態では、全周に亘ってアウターボディ領域２１の外縁部に接続されている。
　終端領域４５（内縁部）は、アウターボディ領域２１の外縁部にオーバラップしたオーバラップ領域４６を有している。オーバラップ領域４６は、アウターボディ領域２１の外縁部および終端領域４５の内縁部を含む高濃度領域である。つまり、オーバラップ領域４６は、アウターボディ領域２１のｐ型不純物および終端領域４５のｐ型不純物の双方を含み、アウターボディ領域２１のｐ型不純物濃度および終端領域４５のｐ型不純物濃度の双方よりも高いｐ型不純物濃度を有している。
　オーバラップ領域４６は、平面視においてアウターボディ領域２１に沿って帯状に延びている。オーバラップ領域４６は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有し、活性領域８を複数方向から区画している。オーバラップ領域４６は、この形態では、第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に区画されている。オーバラップ領域４６の幅は、ボディ領域２０の幅よりも大きいことが好ましい。むろん、オーバラップ領域４６の幅は、ボディ領域２０の幅以下であってもよい。
　半導体装置１は、オーバラップ領域４６に代えて比較的高濃度のｐ型のウェル領域（４６）を有していてもよい。この場合、ウェル領域（４６）は、アウターボディ領域２１のｐ型不純物濃度および終端領域４５のｐ型不純物濃度の双方よりも高いｐ型不純物濃度を有している。ウェル領域（４６）は、アウターボディ領域２１の表層部および終端領域４５の表層部のいずれか一方または双方に形成されていてもよい。
　半導体装置１は、外周領域９において第１主面３の表層部に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域４７を含む。複数のフィールド領域４７の個数は、典型的には、３個以上８個以下である。半導体装置１は、この形態では、３個のフィールド領域４７を含む。複数のフィールド領域４７は、電気的に浮遊状態に形成され、第１主面３の周縁部においてチップ２内の電界を緩和する。フィールド領域４７の個数、間隔、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　フィールド領域４７は、ボディ領域２０（終端領域４５）のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していてもよい。フィールド領域４７のｐ型不純物濃度は、ボディ領域２０（終端領域４５）のｐ型不純物濃度よりも高くてもよいし、ボディ領域２０（終端領域４５）のｐ型不純物濃度よりも低くてもよい。
　複数のフィールド領域４７は、第１主面３の周縁から内方に間隔を空けて、第１主面３の周縁および活性領域８の間の領域に形成されている。具体的には、複数のフィールド領域４７は、第１主面３の周縁およびアウターボディ領域２１の間の領域に形成されている。さらに具体的には、複数のフィールド領域４７は、第１主面３の周縁および終端領域４５の間の領域において、終端領域４５から第１主面３の周縁側に間隔を空けて配列されている。
　複数のフィールド領域４７は、平面視において活性領域８（終端領域４５）に沿って延びる帯状に形成されている。複数のフィールド領域４７は、第１方向Ｘに帯状に延びる部分、および、第２方向Ｙに帯状に延びる部分をそれぞれ有している。複数のフィールド領域４７は、この形態では、平面視において活性領域８（終端領域４５）を取り囲む多角環状（この形態では四角環状）に形成されている。複数のフィールド領域４７は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい（図４参照）。
　複数のフィールド領域４７は、第１半導体領域６の底部から第１主面３側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数のフィールド領域４７は、第１半導体領域６の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。
　図１０を参照して、半導体装置１は、外周領域９において第１主面３を被覆する外周絶縁膜５１を含む。外周絶縁膜５１は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。外周絶縁膜５１は、この形態では、酸化シリコン膜からなる単層構造を有している。外周絶縁膜５１は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。外周絶縁膜５１は、絶縁膜３１の絶縁材料と同種の絶縁材料からなることが好ましい。外周絶縁膜５１は、絶縁膜３１の厚さとほぼ等しい厚さを有していることが好ましい。
　外周絶縁膜５１は、外周領域９において第１主面３を膜状に被覆している。外周絶縁膜５１は、アウターボディ領域２１、終端領域４５および複数のフィールド領域４７を一括して被覆している。外周絶縁膜５１は、活性領域８側において複数の絶縁膜３１に接続されている。具体的には、外周絶縁膜５１は、複数の絶縁膜３１と一体的に形成され、複数の絶縁膜３１と１つの絶縁膜を形成している。
　図４、図５および図１０を参照して、半導体装置１は、外周領域９において第１主面３の上に配置されたゲート配線５２を含む。半導体装置１は、ゲート配線５２の側方において絶縁性のサイドウォール構造（スペーサ）を有さない。ゲート配線５２は、第１主面３の上に選択的に引き回され、複数のゲート電極３２とは異なる方向に延びる部分を有している。ゲート配線５２は、複数のゲート電極３２に接続され、複数のゲート電極３２にゲート信号を付与する。ゲート配線５２は、「ポリシリコンゲート配線」、「ポリゲート配線」、「第２ゲート電極」等と称されてもよい。
　ゲート配線５２は、導電性を有する半導体多結晶を含む。ゲート配線５２は、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのうちのいずれか一方または双方を含んでいてもよい。ゲート配線５２は、ゲート電極３２の導電型と同じ導電型を有していることが好ましい。ゲート配線５２の導電型はゲート電極３２の導電型に応じて調節される。
　ゲート配線５２は、外周領域９において外周絶縁膜５１の上に配置されている。具体的には、ゲート配線５２は、外周絶縁膜５１のうちアウターボディ領域２１を被覆する部分の上に配置され、外周絶縁膜５１を挟んでアウターボディ領域２１に対向している。ゲート配線５２は、第１主面３の周縁から活性領域８側に間隔を空けて形成され、活性領域８に沿って帯状に延びている。ゲート配線５２は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有し、活性領域８を複数方向から区画している。
　ゲート配線５２は、この形態では、平面視において活性領域８を取り囲み、第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に区画されている。ゲート配線５２は、有端状または無端状であってもよい。ゲート配線５２は、この形態では、平面視においてアウターボディ領域２１に沿って帯状（この形態では環状）に延び、積層方向の全域に外周絶縁膜５１を挟んでアウターボディ領域２１に対向している。ゲート配線５２は、平面視において第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい（図４参照）。
　ゲート配線５２は、平面視においてアウターボディ領域２１よりも幅狭に形成され、アウターボディ領域２１の内縁部および外縁部から間隔を空けてアウターボディ領域２１の上に配置されている。つまり、この形態では、複数のゲート電極３２はアウターボディ領域２１の上まで引き出され、ゲート配線５２はアウターボディ領域２１の上で複数のゲート電極３２に接続されている。
　ゲート配線５２の幅は、ゲート電極３２の幅よりも大きいことが好ましい。ゲート配線５２の幅は、延在方向に直交する方向の幅である。むろん、ゲート配線５２の幅は、ゲート電極３２の幅以下であってもよい。ゲート配線５２の幅は、アウターボディ領域２１の幅よりも大きくてもよい。ゲート配線５２の厚さは、ゲート電極３２の厚さとほぼ等しいことが好ましい。
　ゲート配線５２は、配線面５３、内縁側の第１配線側壁５４、および、外縁側の第２配線側壁５５を有している。配線面５３は、外周絶縁膜５１（第１主面３）に沿って延びている。配線面５３は、外周絶縁膜５１（第１主面３）に対してほぼ平行に延びていてもよい。第１配線側壁５４は外周絶縁膜５１の上で鉛直方向Ｚに延び、第２配線側壁５５は外周絶縁膜５１の上で鉛直方向Ｚに延びている。
　第１配線側壁５４は、第１方向Ｘに延びる部分において複数のゲート電極３２（第１側壁３４および第２側壁３５）に接続されている。つまり、ゲート配線５２は、複数のゲート電極３２に対してＴ字状に接続された複数の部分を有している。これにより、ゲート配線５２は、複数のゲート電極３２と同電位に固定されている。
　第１配線側壁５４および第２配線側壁５５は、外周絶縁膜５１に対して垂直に延びていてもよい。つまり、ゲート配線５２は、断面視において四角形状（扁平な長方形状）に形成されていてもよい。第１配線側壁５４および第２配線側壁５５は、配線面５３に向けて斜め傾斜していてもよい。つまり、ゲート配線５２は、断面視においてテーパ形状（好ましくは等脚台形状）に形成されていてもよい。
　半導体装置１は、第１主面３を被覆する絶縁性の層間膜７０を含む。層間膜７０は、「層間絶縁膜」、「中間絶縁膜」等と称されてもよい。層間膜７０は、第１主面３に沿って延びる絶縁面７１を有している。層間膜７０は、第１主面３の上で活性領域８および外周領域９を一括して被覆している。
　層間膜７０は、活性領域８において複数のゲート構造３０を被覆している。層間膜７０は、各ゲート構造３０に関して、絶縁膜３１およびゲート電極３２の双方を直接被覆している。つまり、層間膜７０は、ゲート電極３２の電極面３３、第１側壁３４および第２側壁３５を直接被覆する部分を有している。
　層間膜７０は、外周領域９において外周絶縁膜５１を挟んでアウターボディ領域２１、終端領域４５および複数のフィールド領域４７を一括して被覆している。層間膜７０は、外周絶縁膜５１およびゲート配線５２の双方を直接被覆している。つまり、層間膜７０は、ゲート配線５２の配線面５３、第１配線側壁５４および第２配線側壁５５を直接被覆する部分を有している。層間膜７０は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。層間膜７０は、第１～第４側面５Ａ～５Ｄから内方に間隔を空けて形成され、第１主面３の周縁部（第１半導体領域６）を露出させていてもよい。
　図７～図９を参照して、層間膜７０は、この形態では、第１主面３側からこの順に積層された第１酸化膜７２（第１絶縁膜）および第２酸化膜７３（第２絶縁膜）を含む積層構造を有している。つまり、層間膜７０は、第２酸化膜７３によって形成された絶縁面７１を有している。第１酸化膜７２は、不純物無添加の酸化シリコン膜からなる単層構造を有している。第１酸化膜７２は、ＮＳＧ膜（Nondoped Silicate Glass film）と称されてもよい。
　第１酸化膜７２は、活性領域８および外周領域９を一括して被覆している。第１酸化膜７２は、活性領域８において複数のゲート構造３０を一括して被覆している。第１酸化膜７２は、各ゲート構造３０に関して、絶縁膜３１およびゲート電極３２の双方を膜状に被覆している。
　第１酸化膜７２は、第１被覆部７４、第２被覆部７５および第３被覆部７６を有している。第１被覆部７４は、絶縁膜３１（第１主面３）に沿って水平方向に膜状に延び、ゲート電極３２の第１側壁３４（第２側壁３５）に接する部分を有している。第１被覆部７４（第１酸化膜７２）は、この形態では、ゲート電極３２の厚さ未満の厚さを有し、ゲート電極３２の電極面３３の高さ位置から絶縁膜３１側に間隔を空けて絶縁膜３１を被覆している。
　第２被覆部７５は、第１被覆部７４から積層方向に向けて電極面３３側に引き出され、第１側壁３４（第２側壁３５）を膜状に直接被覆している。
　第３被覆部７６は、第２被覆部７５から電極面３３側に引き出され、電極面３３に沿って水平方向に膜状に延びている。第３被覆部７６は、第１側壁３４および第２側壁３５の間で電極面３３の全域を直接被覆している。第３被覆部７６は、ゲート電極３２の角部を被覆する部分において第２被覆部７５と共に円弧状に湾曲した円弧角部を形成していることが好ましい。円弧角部は、ゲート電極３２側に曲率中心を有していてもよい。
　第１酸化膜７２は、外周領域９において外周絶縁膜５１を挟んでアウターボディ領域２１、終端領域４５および複数のフィールド領域４７を一括して被覆している。第１酸化膜７２は、外周領域９においてゲート配線５２を被覆している。
　第２酸化膜７３は、燐を含有する酸化シリコン膜からなる単層構造、または、燐を含有する酸化シリコン膜を含む積層構造を有していてもよい。燐を含有する酸化シリコン膜は、ホウ素を含有していてもよい。燐を含有する酸化シリコン膜は、ＰＳＧ膜（Phosphorus Silicon Glass film）と称されてもよい。燐およびホウ素の双方を含有する酸化シリコン膜は、ＢＰＳＧ膜（Boron Phosphorus Silicon Glass film）と称されてもよい。
　第２酸化膜７３は、第１酸化膜７２の上に積層されたＰＳＧ膜またはＢＰＳＧ膜からなる単層構造を有していてもよい。第２酸化膜７３は、第１酸化膜７２の上に積層されたＰＳＧ膜、および、ＰＳＧ膜の上に積層されたＢＰＳＧ膜を含む積層構造を有していてもよい。第２酸化膜７３は、第１酸化膜７２の上に積層されたＢＰＳＧ膜、および、ＢＰＳＧ膜の上に積層されたＰＳＧ膜を含む積層構造を有していてもよい。第２酸化膜７３は、この形態では、一例としてＰＳＧ膜からなる単層構造を有している。
　第２酸化膜７３は、第１酸化膜７２を膜状に被覆し、第１酸化膜７２を挟んで活性領域８および外周領域９を一括して被覆している。第２酸化膜７３は、活性領域８において第１酸化膜７２を挟んで複数のゲート構造３０を一括して被覆している。具体的には、第２酸化膜７３は、第１酸化膜７２を挟んで絶縁膜３１およびゲート電極３２の双方を膜状に被覆している。
　第２酸化膜７３は、第１上被覆部８０および第２上被覆部８１を含む。第１上被覆部８０は、第１酸化膜７２の第１被覆部７４を被覆している。第１上被覆部８０は、第１被覆部７４の上に位置された部分において第１被覆部７４を挟んで絶縁膜３１を被覆している。
　第１上被覆部８０は、第１被覆部７４の上から第２被覆部７５に沿って積層方向に膜状に延び、第２被覆部７５を挟んでゲート構造３０の第１側壁３４（第２側壁３５）を被覆している。
　第２上被覆部８１は、第１酸化膜７２の第３被覆部７６を被覆している。第２上被覆部８１は、第１上被覆部８０から第３被覆部７６に沿って水平方向に膜状に延び、第３被覆部７６を挟んでゲート構造３０の電極面３３を被覆している。第２上被覆部８１は、第１側壁３４および第２側壁３５の間で第３被覆部７６を挟んで電極面３３の全域を被覆している。第２上被覆部８１は、ゲート配線５２の角部を被覆する部分において第１上被覆部８０と共に円弧状に湾曲した円弧角部を形成していることが好ましい。円弧角部は、ゲート配線５２側に曲率中心を有していてもよい。
　第２酸化膜７３は、外周領域９において外周絶縁膜５１および第１酸化膜７２を挟んでアウターボディ領域２１、終端領域４５および複数のフィールド領域４７を一括して被覆している。第２酸化膜７３は、外周領域９において第１酸化膜７２を挟んでゲート配線５２を被覆している。
　半導体装置１は、活性領域８において層間膜７０に形成された複数のソース開口９０を含む。複数のソース開口９０は、複数のゲート電極３２から間隔を空けて複数のゲート電極３２の側方の領域にそれぞれ形成され、第１主面３（チップ２）を露出させている。具体的には、複数のソース開口９０は、複数のゲート電極３２の間の領域にそれぞれ形成され、絶縁膜３１および層間膜７０を貫通している。
　複数のソース開口９０は、第１酸化膜７２および第２酸化膜７３の双方を貫通し、第１酸化膜７２および第２酸化膜７３の双方によって区画された壁面を有している。複数のソース開口９０は、層間膜７０の円弧角部によって区画された開口端を有している。複数のソース開口９０は、対応する複数のソース領域２３（第１ソース領域２４Ａおよび第２ソース領域２４Ｂ）およびコンタクト領域２５をそれぞれ露出させている。
　複数のソース開口９０は、この形態では、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のソース開口９０は、第２方向Ｙに延びるストライプ状に形成されている。複数のソース開口９０は、ゲート配線５２から第２方向Ｙに間隔を空けて形成されている。つまり、複数のソース開口９０は、複数のゲート電極３２およびゲート配線５２によって取り囲まれた領域に形成されている。
　第１方向Ｘに隣り合う２つのゲート構造３０の間の領域に複数のソース開口９０が形成されていてもよい。この場合、複数のソース開口９０は、第２方向Ｙに一列に間隔を空けて形成されていてもよい。さらにこの場合、各ソース開口９０は、平面視において四角形状（正方形状）、第１方向Ｘに延びる長方形状、第２方向Ｙに延びる長方形状、六角形状、円形状等に形成されていてもよい。
　ソース開口９０は、０．２μｍ以上３μｍ以下の幅Ｗを有していてもよい。ソース開口９０の幅Ｗは、０．３μｍ以上１μｍ以下であることが好ましい。ソース開口９０は、０．２μｍ以上２μｍ以下の深さＤを有していてもよい。ソース開口９０の深さＤは、０．５μｍ以上１μｍ以下であることが好ましい。
　ソース開口９０は、０．３以上３以下のアスペクト比Ｄ／Ｗを有していることが好ましい。アスペクト比Ｄ／Ｗは、ソース開口９０の幅Ｗに対するソース開口９０の深さＤの比によって定義される。アスペクト比Ｄ／Ｗは、０．５以上２以下であることが好ましい。アスペクト比Ｄ／Ｗは、１を超えていることが特に好ましい。この構成によれば、複数のゲート構造３０が狭ピッチで配列される。
　半導体装置１は、第１主面３において複数のソース開口９０から露出した部分にそれぞれ形成された複数のソースリセス９１を含む。半導体装置１は、必ずしもソースリセス９１を有している必要はない。したがって、ソースリセス９１を有さない構成が採用されてもよい。
　複数のソースリセス９１は、対応するソース開口９０の平面形状に整合する平面形状をそれぞれ有し、第１主面３から第２主面４側に向けて窪んでいる。複数のソースリセス９１は、対応するボディ領域２０の底部から第１主面３側に間隔を空けて形成され、対応する複数のソース領域２３およびコンタクト領域２５をそれぞれ露出させている。具体的には、複数のソースリセス９１は、対応する複数のソース領域２３（コンタクト領域２５）の底部から第１主面３側に間隔を空けて形成されている。
　半導体装置１は、外周領域９において層間膜７０に形成された少なくとも１つ（この形態では複数）のアウター開口９２を含む。複数のアウター開口９２は、層間膜７０において終端領域４５を被覆する部分に形成されている。複数のアウター開口９２は、層間膜７０を貫通し、終端領域４５を露出させている。複数のアウター開口９２は、この形態では、層間膜７０において終端領域４５のオーバラップ領域４６を被覆する部分に形成され、オーバラップ領域４６を露出させている。
　複数のアウター開口９２は、終端領域４５（オーバラップ領域４６）に代えてまたはこれに加えて、アウターボディ領域２１を露出させていてもよい。複数のアウター開口９２は、第１酸化膜７２および第２酸化膜７３の双方を貫通し、第１酸化膜７２および第２酸化膜７３の双方によって区画された壁面を有している。複数のアウター開口９２は、層間膜７０の円弧角部によって区画された開口端を有している。
　複数のアウター開口９２は、終端領域４５（オーバラップ領域４６）に沿って間隔を空けて形成されている（図４および図５参照）。複数のアウター開口９２は、平面視において四角形状（正方形状）、長方形状、六角形状、円形状等に形成されていてもよい。複数のアウター開口９２は、平面視において終端領域４５（オーバラップ領域４６）に沿って延びる帯状に形成されていてもよい。アウター開口９２は、ソース開口９０と同様、アスペクト比Ｄ／Ｗ（好ましくは１を超えている）を有していてもよい。
　半導体装置１は、単一のアウター開口９２を有していてもよい。単一のアウター開口９２は、終端領域４５（オーバラップ領域４６）に沿って延びる帯状に形成されていてもよい。単一のアウター開口９２は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有していてもよい。
　単一のアウター開口９２は、第１主面３の周縁に平行な４辺を有する有端状または無端状の多角環状（この形態では四角環状）に形成されていてもよい。単一のアウター開口９２は、平面視において終端領域４５（オーバラップ領域４６）に倣って第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい（図４参照）。
　半導体装置１は、第１主面３において複数のアウター開口９２から露出した部分にそれぞれ形成された複数のアウターリセス９３を含む。半導体装置１は、必ずしもアウターリセス９３を有している必要はない。したがって、アウターリセス９３を有さない構成が採用されてもよい。
　複数のアウターリセス９３は、対応するアウター開口９２の平面形状に整合する平面形状をそれぞれ有し、第１主面３から第２主面４側に向けて窪んでいる。複数のアウターリセス９３は、終端領域４５（オーバラップ領域４６）の底部から第１主面３側に間隔を空けて形成され終端領域４５（オーバラップ領域４６）をそれぞれ露出させている。単一のアウター開口９２が形成される場合、単一のアウター開口９２の平面形状に整合する単一のアウターリセス９３が形成される。
　半導体装置１は、外周領域９において層間膜７０に形成された少なくとも１つ（この形態では複数）のゲート開口９４を含む。複数のゲート開口９４は、層間膜７０においてゲート配線５２を被覆する部分に形成されている。複数のゲート開口９４は、層間膜７０を貫通し、ゲート配線５２の配線面５３を露出させている。
　複数のゲート開口９４は、第１酸化膜７２および第２酸化膜７３の双方を貫通し、第１酸化膜７２および第２酸化膜７３の双方によって区画された壁面を有している。複数のゲート開口９４は、層間膜７０の円弧角部によって区画された開口端を有している。
　複数のゲート開口９４は、ゲート配線５２に沿って間隔を空けて形成されている（図４および図５参照）。複数のゲート開口９４は、平面視において四角形状（正方形状）、長方形状、六角形状、円形状等に形成されていてもよい。複数のゲート開口９４は、平面視においてゲート配線５２に沿って延びる帯状に形成されていてもよい。ゲート開口９４は、ソース開口９０と同様、アスペクト比Ｄ／Ｗ（好ましくは１を超えている）を有していてもよい。
　半導体装置１は、単一のゲート開口９４を有していてもよい。単一のゲート開口９４は、ゲート配線５２に沿って延びる帯状に形成されていてもよい。単一のゲート開口９４は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有していてもよい。
　単一のゲート開口９４は、第１主面３の周縁に平行な４辺を有する有端状または無端状の多角環状（この形態では四角環状）に形成されていてもよい。単一のゲート開口９４は、平面視においてゲート配線５２に倣って第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい（図４参照）。
　図１等を参照して、半導体装置１は、層間膜７０の上に配置されたソースパッド電極９５を含む。ソースパッド電極９５は、外部からソース電位が付与される端子電極である。ソースパッド電極９５は、「第１パッド電極」、「第１主面電極」、「第１端子電極」等と称されてもよい。
　ソースパッド電極９５は、層間膜７０のうち活性領域８を被覆する部分の上に配置されている。ソースパッド電極９５は、層間膜７０を挟んで複数のゲート電極３２を被覆し、層間膜７０によって複数のゲート電極３２から電気的に切り離されている。ソースパッド電極９５は、複数のソース開口９０を介して複数のボディ領域２０、アウターボディ領域２１、複数のソース領域２３（第１ソース領域２４Ａおよび第２ソース領域２４Ｂ）、コンタクト領域２５等に電気的に接続されている。
　ソースパッド電極９５は、この形態では、第１パッド部９６、第２パッド部９７および第３パッド部９８を有している。第１パッド部９６は、比較的大きい平面積を有し、ソースパッド電極９５の本体を形成している。第１パッド部９６は、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に形成され、活性領域８の中央部に対して第４側面５Ｄ側に偏在されている。第１パッド部９６は、層間膜７０を挟んで複数のゲート電極３２を被覆し、複数のソース開口９０を介して複数のボディ領域２０等に電気的に接続されている。
　第２パッド部９７は、第１パッド部９６の平面積未満の平面積を有し、第１パッド部９６の第２方向Ｙの一端部（第１側面５Ａ側の端部）から第３側面５Ｃ側に向けて帯状（四角形状）に引き出されている。第２パッド部９７は、層間膜７０を挟んで複数のゲート電極３２を被覆し、複数のソース開口９０を介して複数のボディ領域２０等に電気的に接続されている。
　第３パッド部９８は、第１パッド部９６の平面積未満の平面積を有し、第１パッド部９６の第２方向Ｙの他端部（第２側面５Ｂ側の端部）からから第３側面５Ｃ側に向けて帯状（四角形状）に引き出され、第２方向Ｙに第２パッド部９７に対向している。第３パッド部９８は、層間膜７０を挟んで複数のゲート電極３２を被覆し、複数のソース開口９０を介して複数のボディ領域２０等に電気的に接続されている。
　第３パッド部９８の平面積は、第２パッド部９７の平面積とほぼ等しくてもよい。むろん、第３パッド部９８の平面積は、第２パッド部９７の平面積よりも大きくてもよいし、第２パッド部９７の平面積未満であってもよい。第２パッド部９７および第３パッド部９８のいずれか一方または双方は、電流モニタ用の端子部として使用されてもよい。
　ソースパッド電極９５は、必ずしも第２パッド部９７および第３パッド部９８の双方を同時に有している必要はない。ソースパッド電極９５は、第２パッド部９７および第３パッド部９８のうちのいずれ一方のみを有していてもよい。むろん、ソースパッド電極９５は、第１パッド部９６のみからなり、第２パッド部９７および第３パッド部９８を有していなくてもよい。
　図７～図９を参照して、ソースパッド電極９５は、第１下地電極膜１００、および第１主電極膜１０２を含む。第１下地電極膜１００は「ソース下地電極膜」と称され、第１主電極膜１０２は「ソース主電極膜」と称されてもよい。
　第１下地電極膜１００は、ソースパッド電極９５（第１パッド部９６、第２パッド部９７および第３パッド部９８）の下層部を形成し、活性領域８において層間膜７０を被覆している。第１下地電極膜１００は、層間膜７０のうち複数のソース開口９０が形成された領域を一括して膜状に被覆している。つまり、第１下地電極膜１００は、絶縁面７１の上から複数のソース開口９０内に入り込んでいる。
　第１下地電極膜１００は、層間膜７０の絶縁面７１を膜状に被覆する部分、および、複数のソース開口９０の壁面を膜状に被覆する部分を有している。第１下地電極膜１００は、複数のソース開口９０においてリセスをそれぞれ区画している。第１下地電極膜１００は、層間膜７０を挟んでゲート配線５２を部分的に被覆する部分を有していてもよい。第１下地電極膜１００は、平面視においてゲート配線５２から内方に間隔を空けて形成されていてもよい。
　第１下地電極膜１００は、この形態では、層間膜７０の上に積層された第１電極膜１０３、および、第１電極膜１０３の上に積層された第２電極膜１０４を含む積層構造を有している。この形態では、第１電極膜１０３はＴｉ膜を含み、第２電極膜１０４はＴｉＮ膜を含む。
　第１下地電極膜１００は、必ずしも積層構造を有している必要はなく、第１電極膜１０３（Ｔｉ膜）および第２電極膜１０４（ＴｉＮ膜）のいずれか一方からなる単層構造を有していてもよい。第１電極膜１０３の厚さは、１０ｎｍ以上１００ｎｍ以下であってもよい。第２電極膜１０４の厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。
　第１電極膜１０３は、層間膜７０のうち複数のソース開口９０が形成された領域を一括して膜状に被覆し、絶縁面７１の上から複数のソース開口９０に入り込んでいる。第１電極膜１０３は、層間膜７０の絶縁面７１を膜状に被覆する部分、および、複数のソース開口９０の壁面を膜状に被覆する部分を有している。第１電極膜１０３は、絶縁面７１を直接被覆している。
　つまり、第１電極膜１０３は、絶縁面７１において第２酸化膜７３を直接被覆している。第１酸化膜７２は、絶縁面７１を被覆する部分において層間膜７０を挟んで複数のゲート電極３２に対向している。
　第１電極膜１０３は、層間膜７０（第２酸化膜７３）の円弧角部に倣って当該円弧角部を膜状に被覆し、ソース開口９０に入り込んでいる。つまり、第１電極膜１０３は、円弧角部において円弧状に延びる部分を有している。これにより、層間膜７０（ソース開口９０の壁面）に対する第１電極膜１０３の成膜性が向上されている。
　第１電極膜１０３は、ソース開口９０の壁面に沿って延び、絶縁膜３１、第１酸化膜７２および第２酸化膜７３を被覆している。第１電極膜１０３は、層間膜７０を挟んでゲート電極３２の第１側壁３４（第２側壁３５）に対向している。
　第１電極膜１０３は、各ソース開口９０の底部において第１主面３を膜状に被覆し、第１主面３に電気的に接続されている。具体的には、第１電極膜１０３は、各ソース開口９０の底部を膜状に被覆する部分を有し、複数のソース領域２３（第１ソース領域２４Ａおよび第２ソース領域２４Ｂ）およびコンタクト領域２５に電気的に接続されている。
　第２電極膜１０４は、第１電極膜１０３の上において層間膜７０のうち複数のソース開口９０が形成された領域を一括して膜状に被覆している。第２電極膜１０４は、第１電極膜１０３を挟んで層間膜７０の絶縁面７１を膜状に被覆する部分、および、第１電極膜１０３を挟んで複数のソース開口９０の壁面を膜状に被覆する部分を有している。
　第２電極膜１０４は、絶縁面７１を被覆する部分において第１電極膜１０３および層間膜７０を挟んで複数のゲート電極３２に対向している。
　第２電極膜１０４は、第１電極膜１０３に倣って層間膜７０（第２酸化膜７３）の円弧角部を膜状に被覆し、ソース開口９０に入り込んでいる。つまり、第２電極膜１０４は、層間膜７０の円弧角部において円弧状に延びる部分を有している。これにより、層間膜７０（ソース開口９０の壁面）に対する第２電極膜１０４の成膜性が向上されている。
　第２電極膜１０４は、ソース開口９０の壁面に沿って延び、第１電極膜１０３を挟んで絶縁膜３１、第１酸化膜７２および第２酸化膜７３を被覆している。第２電極膜１０４は、第１電極膜１０３および層間膜７０を挟んでゲート電極３２の第１側壁３４（第２側壁３５）に対向している。
　第２電極膜１０４は、各ソース開口９０の底部を、第１電極膜１０３を挟んで膜状に被覆する部分を有し、複数のソース領域２３（第１ソース領域２４Ａおよび第２ソース領域２４Ｂ）およびコンタクト領域２５に電気的に接続されている。
　第１主電極膜１０２は、ソースパッド電極９５（第１パッド部９６、第２パッド部９７および第３パッド部９８）の上層部を形成し、第１下地電極膜１００を膜状に被覆している。第１主電極膜１０２は、第１下地電極膜１００の導電材料とは異なる導電材料を含む。
　第１主電極膜１０２は、Ａｌ膜、Ａｌ合金膜、Ｃｕ膜およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｌ合金膜は、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第１主電極膜１０２は、第１下地電極膜１００の厚さ（総厚さ）よりも大きい厚さを有している。
　第１主電極膜１０２の厚さは、０．５μｍ以上５μｍ以下であってもよい。第１主電極膜１０２の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第１主電極膜１０２は、絶縁面７１を被覆する部分において第１下地電極膜１００に機械的および電気的に接続されている。これにより、第１主電極膜１０２は、第１下地電極膜１００および層間膜７０を挟んで複数のゲート電極３２に対向している。
　半導体装置１は、ソースパッド電極９５から外周領域９の上に引き出されたソースフィンガー電極１１０を含む。ソースフィンガー電極１１０は、ソースパッド電極９５に付与されたソース電位を外周領域９に伝達する。ソースフィンガー電極１１０は、この形態では、ソースパッド電極９５（第１パッド部９６）のうちの第４側面５Ｄ側の部分から層間膜７０のうち外周領域９を被覆する部分の上に引き回されている。
　ソースフィンガー電極１１０は、終端領域４５の上まで引き出され、複数のアウター開口９２を介して終端領域４５に電気的に接続されている。具体的には、ソースフィンガー電極１１０は、複数のアウター開口９２を介して終端領域４５のオーバラップ領域４６に電気的に接続されている。
　ソースフィンガー電極１１０は、終端領域４５（オーバラップ領域４６）に沿って帯状に延びている。ソースフィンガー電極１１０は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有している。ソースフィンガー電極１１０は、この形態では、第１主面３の周縁に平行な４辺を有する多角環状（この形態では四角環状）に形成され、ソースパッド電極９５を取り囲んでいる。ソースフィンガー電極１１０は、平面視において第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい（図４参照）。
　ソースフィンガー電極１１０は、ソースパッド電極９５と同様、第１下地電極膜１００、および第１主電極膜１０２を含む。第１下地電極膜１００は、ソースフィンガー電極１１０の下層部を形成し、外周領域９において層間膜７０を被覆している。
　第１下地電極膜１００は、層間膜７０のうち複数のアウター開口９２が形成された領域を一括して膜状に被覆している。つまり、第１下地電極膜１００は、絶縁面７１の上から複数のアウター開口９２内に入り込んでいる。第１下地電極膜１００は、層間膜７０の絶縁面７１を膜状に被覆する部分、および、複数のアウター開口９２の壁面を膜状に被覆する部分を有している。第１下地電極膜１００は、複数のアウター開口９２内においてリセスをそれぞれ区画している。第１下地電極膜１００は、ソースパッド電極９５と同様、第１電極膜１０３および第２電極膜１０４を含む積層構造を有している。
　第１主電極膜１０２は、ソースフィンガー電極１１０の上層部を形成し、第１下地電極膜１００を膜状に被覆している。第１主電極膜１０２は、絶縁面７１を被覆する部分において第１下地電極膜１００に機械的および電気的に接続されている。つまり、第１主電極膜１０２は、第１下地電極膜１００を介して終端領域４５（オーバラップ領域４６）に電気的に接続されている。
　半導体装置１は、層間膜７０の上に選択的に引き回されたゲートフィンガー電極１１５を含む。ゲートフィンガー電極１１５は、ゲート配線５２にゲート電位を伝達する。ゲートフィンガー電極１１５は、層間膜７０のうちゲート配線５２を被覆する部分の上（つまり外周領域９の上）に引き回され、複数のゲート開口９４を介してゲート配線５２に電気的に接続されている。
　ゲートフィンガー電極１１５は、ソースパッド電極９５およびソースフィンガー電極１１０から間隔を空けてソースパッド電極９５およびソースフィンガー電極１１０の間の領域に配置されている。ゲートフィンガー電極１１５は、ゲート配線５２の上に配置され、ゲート配線５２に沿って帯状に延びている。ゲートフィンガー電極１１５は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有している。
　ゲートフィンガー電極１１５は、この形態では、第１主面３の周縁に平行な４辺を有する有端帯状に形成され、ソースパッド電極９５を取り囲んでいる。ゲートフィンガー電極１１５は、平面視において第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい（図４参照）。ゲートフィンガー電極１１５は、第４側面５Ｄ側においてソースフィンガー電極１１０を通過させる一対の開放端を有している。
　図１０を参照して、ゲートフィンガー電極１１５は、第２下地電極膜１２０、および第２主電極膜１２２を含む。第２下地電極膜１２０は「ゲート下地電極膜」と称され、第２主電極膜１２２は「ゲート主電極膜」と称されてもよい。
　第２下地電極膜１２０は、ゲートフィンガー電極１１５の下層部を形成し、外周領域９において層間膜７０を被覆している。第２下地電極膜１２０は、層間膜７０のうち複数のゲート開口９４が形成された領域を一括して膜状に被覆している。つまり、第２下地電極膜１２０は、絶縁面７１の上から複数のゲート開口９４内に入り込んでいる。第２下地電極膜１２０は、層間膜７０の絶縁面７１を膜状に被覆する部分、および、複数のゲート開口９４の壁面を膜状に被覆する部分を有している。第２下地電極膜１２０は、複数のゲート開口９４内において複数のリセスをそれぞれ区画している。
　第２下地電極膜１２０は、第１下地電極膜１００の第１電極膜１０３および第２電極膜１０４と同様の積層構造を有している。第２下地電極膜１２０の積層構造は、第１下地電極膜１００の第１電極膜１０３および第２電極膜１０４の積層構造と同様であるので、説明を省略する。
　第２主電極膜１２２は、ゲートフィンガー電極１１５の上層部を形成し、第２下地電極膜１２０を膜状に被覆している。第２主電極膜１２２は、第２下地電極膜１２０の導電材料とは異なる導電材料を含む。
　第２主電極膜１２２は、Ａｌ膜、Ａｌ合金膜、Ｃｕ膜およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｌ合金膜は、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第２主電極膜１２２は、第１主電極膜１０２の導電材料と同種の導電材料を含むことが好ましい。第２主電極膜１２２は、第１主電極膜１０２の厚さとほぼ等しい厚さを有していてもよい。
　第２主電極膜１２２は、絶縁面７１を被覆する部分において第２下地電極膜１２０に機械的および電気的に接続されている。
　半導体装置１は、層間膜７０の上に配置されたゲートパッド電極１３０を含む。ゲートパッド電極１３０は、外部からゲート電位が付与される端子電極である。ゲートパッド電極１３０は、「第２パッド電極」、「第２主面電極」、「第２端子電極」等と称されてもよい。ゲートパッド電極１３０は、ソースパッド電極９５およびソースフィンガー電極１１０から間隔を空けてソースパッド電極９５およびソースフィンガー電極１１０の間の領域に配置されている。
　ゲートパッド電極１３０は、この形態では、第１パッド部９６に対して第３側面５Ｃ側の領域に配置され、第２パッド部９７および第３パッド部９８によって挟み込まれている。つまり、ゲートパッド電極１３０は、第１方向Ｘに第１パッド部９６に対向し、第２方向Ｙに第２パッド部９７および第３パッド部９８に対向している。
　ゲートパッド電極１３０は、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に形成されている。ゲートパッド電極１３０は、ソースパッド電極９５（第１パッド部９６）の平面積未満を有している。ゲートパッド電極１３０は、第２パッド部９７（第３パッド部９８）の平面積未満の平面積を有していてもよい。
　ゲートパッド電極１３０は、活性領域８および外周領域９を被覆する部分の上に配置され、ゲートフィンガー電極１１５に接続されている。ゲートパッド電極１３０は、層間膜７０を挟んで複数のゲート電極３２を被覆していてもよいし、層間膜７０を挟んでゲート配線５２を被覆していてもよい。
　ゲートパッド電極１３０は、ゲートフィンガー電極１１５と同様、第２下地電極膜１２０および第２主電極膜１２２を含む。第２下地電極膜１２０は、ゲートパッド電極１３０の下層部を形成し、層間膜７０を膜状に被覆している。第２主電極膜１２２は、ゲートパッド電極１３０の上層部を形成し、第２下地電極膜１２０を膜状に被覆している。
　ゲートパッド電極１３０に付与されたゲート電位は、ゲートフィンガー電極１１５を介してゲート配線５２に付与される。ゲート電位は、ゲート配線５２に沿う配線経路（電流経路）を介して複数のゲート電極３２に伝達される。これにより、複数のゲート電極３２がオン状態になり、複数のチャネル領域２６、２７のオンオフが制御される。
　半導体装置１は、第２主面４を被覆するドレインパッド電極１４０を含む。ドレインパッド電極１４０は、外部からドレイン電位が付与される端子電極である。ドレインパッド電極１４０は、「第３パッド電極」、「第３主面電極」、「第３端子電極」等と称されてもよい。ドレインパッド電極１４０は、第２半導体領域７に電気的に接続されている。ドレインパッド電極１４０は、第２主面４の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレインパッド電極１４０は、第２主面４の周縁部を露出させるように第２主面４を部分的に被覆していてもよい。
　ソースパッド電極９５およびドレインパッド電極１４０の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。ブレークダウン電圧は、５００Ｖ以上１０００Ｖ以下、１０００Ｖ以上１５００Ｖ以下、１５００Ｖ以上２０００Ｖ以下、２０００Ｖ以上２５００Ｖ以下、および、２５００Ｖ以上３０００Ｖ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　図１１は、半導体装置１の製造に使用されるウエハ１５０を示す概略図である。図１１を参照して、ウエハ１５０は、チップ２の基材であり、ＳｉＣ単結晶を含む。ウエハ１５０は、扁平な円盤状に形成されている。むろん、ウエハ１５０は、扁平な直方体形状に形成されていてもよい。ウエハ１５０は、一方側の第１ウエハ主面１５１、他方側の第２ウエハ主面１５２、ならびに、第１ウエハ主面１５１および第２ウエハ主面１５２を接続するウエハ側面１５３を有している。
　第１ウエハ主面１５１はチップ２の第１主面３に対応し、第２ウエハ主面１５２はチップ２の第２主面４に対応している。第１ウエハ主面１５１および第２ウエハ主面１５２は、ＳｉＣ単結晶のｃ面によって形成されている。第１ウエハ主面１５１はＳｉＣ単結晶のシリコン面によって形成され、第２ウエハ主面１５２はＳｉＣ単結晶のカーボン面によって形成されている。ウエハ１５０（第１ウエハ主面１５１および第２ウエハ主面１５２）は、前述のオフ方向およびオフ角を有している。
　ウエハ１５０は、ウエハ側面１５３においてＳｉＣ単結晶の結晶方位を示す目印１５４を有している。目印１５４は、オリエンテーションフラットおよびオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。オリエンテーションフラットは、平面視において直線状に切り欠かれた切り欠き部からなる。オリエンテーションノッチは、平面視において第１ウエハ主面１５１の中央部に向けて凹形状（たとえば先細り形状）に切り欠かれた切り欠き部からなる。
　目印１５４は、ｍ軸方向に延びる第１のオリエンテーションフラット、および、ａ軸方向に延びる第２のオリエンテーションフラットのいずれか一方または双方を含んでいてもよい。目印１５４は、ｍ軸方向に窪んだオリエンテーションノッチ、および、ａ軸方向に窪んだオリエンテーションノッチのいずれか一方または双方を含んでいてもよい。
　ウエハ１５０は、第１ウエハ主面１５１側の領域（表層部）において第１半導体領域６を含む。第１半導体領域６は、第１ウエハ主面１５１に沿って延びる層状に形成されている。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。
　ウエハ１５０は、第２ウエハ主面１５２側の領域（表層部）において第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第１半導体領域６に電気的に接続されている。第２半導体領域７は、この形態では、ウエハ本体（具体的にはＳｉＣウエハ）からなる。つまり、ウエハ１５０は、この形態では、ウエハ本体およびエピタキシャル層を含む積層構造を有するエピタキシャルウエハ（所謂エピウエハ）からなる。
　たとえば、ウエハ１５０には、アライメントマーク等によって複数のデバイス領域１５５および複数の切断予定ライン１５６が設定される。各デバイス領域１５５は、半導体装置１に対応する領域である。複数のデバイス領域１５５は、平面視において四角形状にそれぞれ設定されている。
　複数のデバイス領域１５５は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って行列状に設定される。複数のデバイス領域１５５は、平面視において第１ウエハ主面１５１の周縁から内方に間隔を空けてそれぞれ設定されている。複数の切断予定ライン１５６は、複数のデバイス領域１５５を区画するように第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定されている。
　図１２Ａ～図１２Ｐは、半導体装置１の製造方法を示す断面図である。図１２Ａ～図１２Ｐでは、１つのデバイス領域１５５のうちの活性領域８の一部の断面が示されている。図１２Ａ～図１２Ｐにおいて左図が図７の断面の一部に対応し、右図が図８の断面の一部に対応している。図１３は、図１２Ｇに示す第１マスク３７の平面パターンを示す図である。
　図１２Ａを参照して、まず、前述のウエハ１５０が用意される。次に、図１２Ｂを参照して、ベースマスク１８が第１ウエハ主面１５１の上に形成される。ベースマスク１８は、無機マスク（つまりハードマスク）であることが好ましい。ベースマスク１８は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。ベースマスク１８は、この形態では、酸化シリコン膜（絶縁膜）からなる。ベースマスク１８は、ＣＶＤ法によって形成されてもよい。次に、ベースマスク１８がパターニングされて、ベース開口１９が形成される。ベース開口１９は、第１ウエハ主面１５１のボディ領域２０およびアウターボディ領域２１（図示せず）形成すべき領域を選択的に露出させている。
　次に、図１２Ｃを参照して、ベースマスク１８を介するイオン注入法によって第１ウエハ主面１５１の表層部にｐ型不純物が選択的に導入され、複数のボディ領域２０が形成される。また、ベースマスク１８を介するイオン注入法によって第１ウエハ主面１５１の表層部にｐ型不純物が選択的に導入され、アウターボディ領域２１が形成される。
　次に、図１２Ｄを参照して、ベースマスク１８およびボディ領域２０を被覆するように、サイドウォール絶縁膜２８が第１ウエハ主面１５１の上に形成される。サイドウォール絶縁膜２８は、無機マスク（つまりハードマスク）であることが好ましい。サイドウォール絶縁膜２８は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。サイドウォール絶縁膜２８は、この形態では、酸化シリコン膜（絶縁膜）からなる。サイドウォール絶縁膜２８は、ＣＶＤ法によって形成されてもよい。
　次に、図１２Ｅを参照して、サイドウォール絶縁膜２８がエッチバックされる。エッチバックは、ベースマスク１８およびボディ領域２０の表面が露出するまで続けられる。これにより、サイドウォール絶縁膜２８のうちベースマスク１８の側部に接する部分が選択的に残存してサイドウォール２９が形成される。サイドウォール２９は、各ボディ領域２０の周縁部を被覆する。サイドウォール２９に被覆されたボディ領域２０の部分は、複数のチャネル領域２６，２７である。隣り合うサイドウォール２９で挟まれたボディ領域２０の露出領域の幅ＷＢは、たとえば、４μｍ以上１０μｍ以下であってもよい。
　次に、図１２Ｆを参照して、ベースマスク１８のベース開口１９を埋め戻すように、サイドウォール２９およびベースマスク１８を被覆するマスク材料３６が形成される。マスク材料３６は、有機系材料であってもよい。マスク材料３６は、有機系材料としてポジティブタイプまたはネガティブタイプの感光性樹脂膜（つまりレジスト膜）を含んでいてもよい。むろん、マスク材料３６は、無機系材料（たとえば、酸化シリコン膜、窒化シリコン膜およびポリシリコン膜等）であってもよい。
　次に、図１２Ｇを参照して、マスク材料３６がパターニングされて、第１マスク３７が形成される。第１マスク３７は、ソース領域２３（第１ソース領域２４Ａおよび第２ソース領域２４Ｂ）を形成すべき領域を露出させる第１開口３８を有している。
　ここで図１３を参照して、第１マスク３７は、コンタクト領域２５の平面形状と一致する。第１マスク３７は、第２方向Ｙに帯状に延びる第１部分３９と、第１部分３９から第１方向Ｘの外側に突出する複数の凸部４０とを含む。
　第１部分３９は、ボディ領域２０の第１区間１０を第２方向Ｙに横切り、第１区間１０と第２区間１１との境界位置に端部を有している。第１部分３９は、その平面形状に応じて別名で称されてもよい。たとえば、図１３に示すように、凸部４０を除外して想定される形状（第２方向Ｙにおいて凸部４０を挟んで上下に対向する部分を破線４４で繋いだ形状）が平面視帯状である場合は、第１部分３９は帯状部と称されてもよい。第１部分３９の幅（第３幅Ｗ３）は、たとえば、０．２μｍ以上０．６μｍ以下であってもよい。
　複数の凸部４０は、この形態では、第１部分３９の第２方向Ｙの中央から第１方向Ｘの両側に突出する一対の凸部４１Ａ，４１Ｂを含んでいてもよい。つまり、第１部分３９の第１方向Ｘの一方側および他方側に凸部４０が１つずつ形成されている。この形態では、チャネル領域２６側に突出する凸部４０が第１凸部４１Ａであり、チャネル領域２７側に突出する凸部４０が第２凸部４１Ｂである。第１凸部４１Ａおよび第２凸部４１Ｂは、第１部分３９の同じ位置から互いに反対側に向かって突出している。
　各凸部４１Ａ，４１Ｂは、第１部分３９に対して突出し、１つまたは複数の頂部４８を有する平面視多角形状であってもよい。この形態では、各凸部４１Ａ，４１Ｂは、平面視三角形状に形成されている。第１マスク３７では、頂部４８は鋭く尖った形状を有している。
　一対の凸部４１Ａ，４１Ｂは、平面視において、第１部分３９に対して両側に均等に突出する、ひし形または円形の全体形状を有していてもよい。一対の凸部４１Ａ，４１Ｂの全体形状は、一対の凸部４１Ａ，４１Ｂのアウトライン４２と、コンタクト領域２５（第１部分３９）の内側へ向かう当該アウトライン４２の内側延長線４３（仮想線）とにより定義された形状であってもよい。図１３では、一対の凸部４１Ａ，４１Ｂの全体形状がひし形のパターンが示されている。この形態では、第１凸部４１Ａの第１方向Ｘの端部から第２凸部４１Ｂの第１方向Ｘの端部までの一対の凸部４１Ａ，４１Ｂの全体の幅（第４幅Ｗ４）は、１．２μｍ以上１．６μｍ以下であってもよい。
　また、第１マスク３７の第１部分３９におけるアスペクト比（第１マスク３７の高さＨ／第３幅Ｗ３）は、５以上２５以下であってもよい。第１マスク３７の一対の凸部４１Ａ，４１Ｂが形成された部分のアスペクト比（第１マスク３７の高さＨ／第４幅Ｗ４）は、０．８以上４．８以下であってもよい。
　次に、図１２Ｈを参照して、第１マスク３７を介するイオン注入法によってボディ領域２０の表層部にｎ型不純物が選択的に導入され、ソース領域２３が形成される。また、第１マスク３７で被覆されていたボディ領域２０の一部からなるコンタクトパターン領域５０が形成される。ソース領域２３の形成後、第１マスク３７は除去される。
　次に、図１２Ｉを参照して、サイドウォール２９およびベースマスク１８を被覆するマスク材料が形成される。マスク材料は、有機系材料であってもよい。マスク材料は、有機系材料としてポジティブタイプまたはネガティブタイプの感光性樹脂膜（つまりレジスト膜）を含んでいてもよい。むろん、マスク材料は、無機系材料（たとえば、酸化シリコン膜、窒化シリコン膜およびポリシリコン膜等）であってもよい。次に、当該マスク材料がパターニングされて、第２マスク５６が形成される。第２マスク５６は、コンタクト領域２５を形成すべき領域を露出させる第２開口５７を有している。
　次に、図１２Ｊを参照して、第２マスク５６を介するイオン注入法によってボディ領域２０の表層部にｐ型不純物が選択的に導入され、コンタクト領域２５が形成される。コンタクト領域２５は、第１マスク３７と同じ平面パターンで形成される。ただし、ｐ型不純物を導入する際のイオン入射角の誤差等により若干のパターンずれが生じる場合がある。そのため、コンタクト領域２５の一対の凸部１４Ａ，１４Ｂの頂部４９は、第１マスク３７の一対の凸部４１Ａ，４１Ｂの頂部４８とは異なり、ラウンド形状を有していてもよい（図６参照）。
　次に、図１２Ｋを参照して、第１ウエハ主面１５１を被覆するベース絶縁膜５８が形成される。ベース絶縁膜５８は、絶縁膜３１および外周絶縁膜５１のベースである。ベース絶縁膜５８は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
　次に、図１２Ｌを参照して、ベース電極がベース絶縁膜５８の上に形成される。当該ベース電極は、ゲート電極３２およびゲート配線５２のベースである。ベース電極は、導電性ポリシリコンを含む。ベース電極は、ＣＶＤ法によって形成されてもよい。次に、ベース電極がパターニングされることにより、ゲート電極３２およびゲート配線５２が形成される。
　次に、図１２Ｍを参照して、第１ウエハ主面１５１の上に層間膜７０が形成される。この工程では、ゲート電極３２の電極面３３、第１側壁３４および第２側壁３５を直接被覆する部分を有する層間膜７０が形成される。層間膜７０は、この形態では、第１酸化膜７２および第２酸化膜７３を含む積層構造を有している。第１酸化膜７２は、不純物無添加の酸化シリコン膜を含む。第２酸化膜７３は、燐を含有する酸化シリコン膜を含む。第１酸化膜７２は、ＣＶＤ法によって形成されてもよい。第２酸化膜７３は、ＣＶＤ法によって形成されてもよい。第２酸化膜７３の形成工程後、層間膜７０に対してリフロー工程（熱処理工程）が実施される。これにより、層間膜７０の角部や表面荒れが平滑化される。
　次に、図１２Ｎを参照して、所定のレイアウトを有するマスクが層間膜７０の上に配置される。当該マスクは、複数のソース開口９０、複数のアウター開口９２および複数のゲート開口９４を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、当該マスクを介するエッチング法によって層間膜７０の不要な部分およびベース絶縁膜５８の不要な部分が除去される。
　この工程では、第２酸化膜７３の不要な部分、第１酸化膜７２の不要な部分およびベース絶縁膜５８の不要な部分がこの順に除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、異方性のドライエッチング法（たとえばＲＩＥ（Reactive Ion Etching）法）であることが好ましい。これにより、複数のソース開口９０、複数のアウター開口９２および複数のゲート開口９４が層間膜７０に形成される。また、絶縁膜３１および外周絶縁膜５１が形成される。この工程は、複数のソースリセス９１の形成工程および複数のアウターリセス９３の形成工程を含んでいてもよい。この場合、第１ウエハ主面１５１のうち複数のソース開口９０および複数のアウター開口９２から露出する部分を第２ウエハ主面１５２側に向けてさらに掘り下げる工程が実施される。マスクは、その後、除去される。
　次に、図１２Ｏを参照して、リフロー処理により、層間膜７０の上側角部に、ゲート電極３２の斜め上方に湾曲する面が形成される。リフロー条件は、図１２Ｎのエッチング後に尖っている層間膜７０の上側角部が円弧状になるような条件であれば特に制限されない。たとえば、層間膜７０の膜厚、膜質、ソース開口９０の開口幅等に応じて適切に定めればよい。
　次に、図１２Ｐを参照して、第１下地電極膜１００および第２下地電極膜１２０が層間膜７０の上に形成される。第１下地電極膜１００および第２下地電極膜１２０は、スパッタ法または蒸着法によって形成されてもよい。次に、第１主電極膜１０２および第２主電極膜１２２が、それぞれ、第１下地電極膜１００および第２下地電極膜１２０の上に形成される。第１主電極膜１０２および第２主電極膜１２２は、Ａｌ膜、Ａｌ合金膜、Ｃｕ膜およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｌ合金膜は、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。第１主電極膜１０２および第２主電極膜１２２は、スパッタ法または蒸着法によって形成されてもよい。
　その後、第２ウエハ主面１５２の上にドレインパッド電極１４０が形成される。ドレインパッド電極１４０は、スパッタ法または蒸着法によって形成されてもよい。そして、切断予定ライン１５６によってウエハ１５０が切断され、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
　たとえば、デバイスの小型化の要求に応えるため、複数のゲート構造３０が狭ピッチで配列される場合がある。隣り合うゲート構造３０の間の距離が狭くなるため、ソース領域２３およびコンタクト領域２５の形成領域も狭くなる。そのため、ソース領域２３およびコンタクト領域２５を形成するときの第１マスク３７および第２マスク５６の設置面積が減少する。
　特に、図１２Ｇを参照して、第１マスク３７は、ベースマスク１８およびサイドウォール２９等から離れて形成されているため、横方向に対するサポートが存在しない。したがって、外力への耐久性が低下し、自重や外力により倒れたり傾いたりしやすくなる。これに対し、前述の方法によれば、図１３に示すように、第１マスク３７が、一対の凸部４１Ａ，４１Ｂを有しており、部分的に幅広に形成されている。この一対の凸部４１Ａ，４１Ｂにより、外力に対する耐久性（強度）が向上できるので、第１マスク３７の倒れや傾きを抑制することができる。その結果、微細パターンであっても精度よくソース領域２３およびコンタクト領域２５を形成することができる。
　また、チップ２が、ワイドバンドギャップ半導体（この形態では、ＳｉＣ）である。ワイドバンドギャップ半導体は、注入された不純物イオンの拡散係数が低い。そのため、ウエハ１５０の下部方向へ不純物領域を形成する場合、Ｓｉ等で採用される熱拡散ではなく、高加速インプランテーションを用いた方法が採用される。高エネルギで加速した不純物イオンがマスク（レジスト）を突き抜けて注入されることを防止するため、マスクを厚くする必要がある。たとえば、この形態では、ソース領域２３の形成時にｎ型不純物が第１マスク３７を突き抜けてコンタクトパターン領域５０に注入されることを防止するため、第１マスク３７が厚くされる。具体的には、第１マスク３７の第１部分３９において、アスペクト比（第１マスク３７の高さＨ／第３幅Ｗ３）が５以上２５以下とされる。このような高アスペクト比では、第１マスク３７の倒れや傾きの懸念が顕著である。しかしながら、一対の凸部４１Ａ，４１Ｂの存在により、そのような懸念を排除することができる。
　一方、図１２Ｇおよび図１２Ｈの工程を省略して、サイドウォール２９で挟まれた領域全体にｎ型不純物を注入してソース領域２３を形成することが考えられる。その後、サイドウォール２９により側方から支持される第２マスク５６を介してｐ型不純物をソース領域２３に注入して、コンタクト領域２５を形成してもよい。しかしながら、先に形成されたソース領域２３のｎ型をキャンセル可能な過剰な濃度でｐ型不純物を注入してコンタクト領域２５を形成しなければならず、不純物イオンの過剰注入により第１ウエハ主面１５１の表面状態が低下し（たとえば、表面が荒れる）、半導体装置１の機能が低下する場合がある。たとえば、表面荒れにより、ソースパッド電極９５とコンタクト領域２５とのコンタクト抵抗が高くなる場合がある。これに対して、前述の方法では、各不純物領域に対して１回ずつのイオン注入で済むので、第１ウエハ主面１５１の表面状態を良い状態に維持することができる。
　本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
　たとえば、前述の実施形態では、コンタクト領域２５が部分的に幅広に形成されて一対の凸部１４Ａ，１４Ｂが形成されていたが、図１４に示すように、第１ソース領域２４Ａおよび第２ソース領域２４Ｂが部分的に幅広に形成されていてもよい。この場合、第１ソース領域２４Ａおよび第２ソース領域２４Ｂからそれぞれ、コンタクト領域２５の内側に向かって突出する一対の凸部５９Ａ，５９Ｂが形成されていてもよい。その他、チップ２に形成される微細な不純物領域については、その機能を問わず、一対の凸部１４Ａ，１４Ｂに類する構造が適用されてもよい。たとえば、外周領域９に形成された複数のフィールド領域４７に適用されてもよい。
　また、コンタクト領域２５の変形パターンとして、図１５～図１９に示すパターンが採用されてもよい。図１５では、コンタクト領域２５の第１部分１２の第１幅Ｗ１が、一対の凸部１４Ａ，１４Ｂから第２方向Ｙの端部に向かって徐々に狭くなっている。これにより、第１部分１２は、平面視略テーパ状に形成されていてもよい。
　図１６では、コンタクト領域２５の第１部分１２の第１方向Ｘの一方側および他方側のそれぞれに、複数の凸部１４Ａ，１４Ｂが形成されている。図１７では、一対の凸部１４Ａ，１４Ｂが、第２方向Ｙにおける第１部分１２の異なる位置から互いに反対側に向かって突出している。
　図１８では、各凸部１４Ａ，１４Ｂは、平面視半円形状に形成されている。図１９では、各凸部１４Ａ，１４Ｂは、平面視四角形状に形成されている。この場合、四角形の角部（頂部４９）が、丸みを帯びたラウンド形状を有していてもよい。
　たとえば、前述の各実施形態において、ａ軸方向およびｍ軸方向の関係が入れ換えられた構成が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において「ａ軸方向（オフ方向）」および「ｍ軸方向（オフ方向に直交する方向）」を入れ換えることよって得られる。
　前述の各実施形態において、「ｎ型」の半導体領域の導電型が「ｐ型」に反転され、「ｐ型」の半導体領域の導電型が「ｎ型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各実施形態では、ＳｉＣ単結晶を含むチップ２（第１半導体領域６および第２半導体領域７）が採用された。しかし、チップ２（第１半導体領域６および第２半導体領域７）は、ＳｉＣ単結晶以外のワイドバンドギャップ半導体の単結晶を含んでいてもよい。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する半導体である。ワイドバンドギャップ半導体の単結晶として、窒化ガリウム、ダイヤモンド、酸化ガリウム等が例示される。むろん、チップ２（第１半導体領域６および第２半導体領域７）は、シリコン単結晶を含んでいてもよい。
　前述の各実施形態では、ｎ型の第２半導体領域７が示された。しかし、ｎ型の第２半導体領域７に変えてｐ型の第２半導体領域７が採用されてもよい。この場合、ＭＩＳＦＥＴ構造に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。ｐ型の第２半導体領域７はイオン注入法によってチップ２の第２主面４の表層部に導入されたｐ型不純物を含む不純物領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ＳｉＣ半導体装置」、「ワイドバンドギャップ半導体装置」、「半導体スイッチング装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」等に置き換えられてもよい。
　［付記１－１］
　ワイドバンドギャップ半導体により形成され、第１導電型の半導体領域（６）が形成された主面を有するチップ（２）と、
　前記半導体領域（６）の表層部に形成された第２導電型のベース不純物領域（２０）と、
　前記ベース不純物領域（２０）の表層部に形成された第１不純物領域（１３，２５）と、
　前記ベース不純物領域（２０）の表層部に形成された前記第１不純物領域（１３，２５）とは反対導電型の第２不純物領域（２５，１３）であって、第１方向（Ｘ）において前記第１不純物領域（１３，２５）に隣り合う第２不純物領域（２５，１３）とを含み、
　前記第２不純物領域（２５，１３）は、前記第１方向（Ｘ）に直交する第２方向（Ｙ）に延びる帯状に形成され、前記第１方向（Ｘ）において前記第１不純物領域（１３，２５）に選択的に突出する凸部（１３）を有している、半導体装置（１）。
　［付記１－２］
　前記第２不純物領域（２５，１３）は、前記第１方向（Ｘ）の両側から前記第１不純物領域（１３，２５）に挟まれており、
　一対の前記凸部（１４Ａ，１４Ｂ）が、前記第１方向（Ｘ）において互いに反対側に向かって突出している、付記１－１に記載の半導体装置（１）。
　［付記１－３］
　前記第２不純物領域（２５，１３）は、前記第２方向（Ｙ）に延び、前記第１方向（Ｘ）において第１幅（Ｗ１）を有する第１部分（１２）と、前記第１部分（１２）の前記第２方向（Ｙ）中央から前記第１方向（Ｘ）の両側に突出する前記一対の前記凸部（１４Ａ，１４Ｂ）とを含む、付記１－２に記載の半導体装置（１）。
　［付記１－４］
　前記一対の前記凸部（１４Ａ，１４Ｂ）は、平面視において、前記第１部分（１２）に対して両側に均等に突出する、ひし形または円形の全体形状を有している、付記１－３に記載の半導体装置（１）。
　［付記１－５］
　前記第１部分（１２）の前記第１幅（Ｗ１）は、０．２μｍ以上０．６μｍ以下であり、
　一方の前記凸部（１３）の端部から他方の前記凸部（１３）の端部までの前記一対の前記凸部（１４Ａ，１４Ｂ）の全体の第２幅（Ｗ２）は、１．２μｍ以上１．６μｍ以下である、付記１－３または付記１－４に記載の半導体装置（１）。
　［付記１－６］
　前記第１不純物領域（１３，２５）の前記第１方向（Ｘ）における幅（ＷＳ）は、前記一対の前記凸部（１４Ａ，１４Ｂ）の前記第２幅（Ｗ２）よりも大きい、付記１－５に記載の半導体装置（１）。
　［付記１－７］
　前記半導体領域（６）の表層部に形成された前記ベース不純物領域（２０）としてのボディ領域（２０）と、
　前記ボディ領域（２０）の表層部に形成された前記第１不純物領域（１３）と、
　前記ボディ領域（２０）の表層部に形成され、前記第１不純物領域（１３）を貫通して前記ボディ領域（２０）に接続された前記第２不純物領域（２５）としてのボディコンタクト領域（２５）と、
　前記ボディ領域（２０）の表層部において前記半導体領域（６）および前記第１不純物領域（１３）の間の領域に形成されるチャネル（２６，２７）と、
　前記チャネル（２６，２７）上に絶縁膜（３１）を介して形成されたゲート電極（３２）とを含む、付記１－１に記載の半導体装置（１）。
　［付記１－８］
　複数の前記ボディ領域（２０）が前記第２方向（Ｙ）に延びるストライプ状に配列されており、
　各前記ボディ領域（２０）は、前記第２方向（Ｙ）において複数の第１区間（１０）および複数の第２区間（１１）を交互に有し、
　複数の前記ボディコンタクト領域（２５）は、前記第２方向（Ｙ）において各前記第２区間（１１）をスキップするように、前記第１区間（１０）ごとに間隔を空けて配列されている、付記１－７に記載の半導体装置（１）。
　［付記１－９］
　前記ボディコンタクト領域（２５）は、前記第２方向（Ｙ）において前記第１区間（１０）を横切り、前記第１方向（Ｘ）において第１幅（Ｗ１）を有する第１部分（１２）と、前記第１部分（１２）の前記第２方向（Ｙ）中央から前記第１方向（Ｘ）の両側に突出する前記一対の前記凸部（１４Ａ，１４Ｂ）とを含む、付記１－８に記載の半導体装置（１）。
　［付記１－１０］
　前記一対の前記凸部（１４Ａ，１４Ｂ）は、平面視において、前記第１部分（１２）に対して両側に均等に突出する、ひし形または円形の全体形状を有している、付記１－９に記載の半導体装置（１）。
　［付記１－１１］
　前記第１部分（１２）の前記第１幅（Ｗ１）は、０．２μｍ以上０．６μｍ以下であり、
　一方の前記凸部（１４Ａ）の端部から他方の前記凸部（１４Ｂ）の端部までの前記一対の前記凸部（１４Ａ，１４Ｂ）の全体の第２幅（Ｗ２）は、１．２μｍ以上１．６μｍ以下である、付記１－１０に記載の半導体装置（１）。
　［付記１－１２］
　前記第１不純物領域（１３）の前記第１方向（Ｘ）における幅（ＷＳ）は、前記一対の前記凸部（１４Ａ，１４Ｂ）の前記第２幅（Ｗ２）よりも大きい、付記１－１１に記載の半導体装置（１）。
　［付記１－１３］
　前記半導体領域（６）の表層部に形成された前記ベース不純物領域（２０）としてのボディ領域（２０）と、
　前記ボディ領域（２０）の表層部に形成された前記第２不純物領域（１３）と、
　前記ボディ領域（２０）の表層部に形成され、前記第２不純物領域（１３）を貫通して前記ボディ領域（２０）に接続された前記第１不純物領域（２５）としてのボディコンタクト領域（２５）と、
　前記ボディ領域（２０）の表層部において前記半導体領域（６）および前記第２不純物領域（１３）の間の領域に形成されるチャネル（２６，２７）と、
　前記チャネル（２６，２７）上に絶縁膜（３１）を介して形成されたゲート電極（３２）とを含む、付記１－１に記載の半導体装置（１）。
　［付記１－１４］
　複数の前記ボディ領域（２０）が前記第２方向（Ｙ）に延びるストライプ状に配列されており、
　各前記ボディ領域（２０）は、前記第２方向（Ｙ）において複数の第１区間（１０）および複数の第２区間（１１）を交互に有し、
　複数のボディコンタクト領域（２５）は、前記第２方向（Ｙ）において各前記第２区間（１１）をスキップするように、前記第１区間（１０）ごとに間隔を空けて配列されている、付記１－１３に記載の半導体装置（１）。
　［付記１－１５］
　前記チップ（２）が、ＳｉＣチップである、付記１－１～付記１－１４のいずれか一項に記載の半導体装置（１）。
　［付記１－１６］
　ワイドバンドギャップ半導体により形成され、第１導電型の半導体領域（６）が形成された主面（１５１）を有するウエハ（１５０）を準備し、前記半導体領域（６）に第２導電型不純物を選択的に注入することにより、前記半導体領域（６）の表層部に、第１方向（Ｘ）において間隔を空けた複数のボディ領域（２０）を選択的に形成する工程と、
　各前記ボディ領域（２０）を選択的に被覆する第１マスク（３７）を形成する工程であって、前記第１マスク（３７）は、前記第１方向（Ｘ）に直交する第２方向（Ｙ）に延び、前記第１方向（Ｘ）において第１幅（Ｗ３）を有する第１部分（３９）と、前記第１部分（３９）の前記第２方向（Ｙ）中央から前記第１方向（Ｘ）の両側に突出する前記一対の前記凸部（４１Ａ，４１Ｂ）とを含み、
　前記第１マスク（３７）を介して前記ボディ領域（２０）に第１導電型不純物を注入することにより、前記ボディ領域（２０）の表層部に第１不純物領域（１３）を形成し、かつ前記第１マスク（３７）で被覆されていた領域に前記ボディ領域（２０）の一部からなるコンタクトパターン領域（５０）を残す工程と、
　前記コンタクトパターン領域（５０）を選択的に露出させる開口（５７）を有し、前記第１不純物領域（１３）を被覆する第２マスク（５６）を形成する工程と、
　前記第２マスク（５６）を介して前記コンタクトパターン領域（５０）に第２導電型不純物を注入することにより、前記ボディ領域（２０）の表層部にボディコンタクト領域（２５）を形成する工程と、
　前記ボディ領域（２０）の表層部において前記半導体領域（６）および前記第１不純物領域（１３）の間の領域に形成されるチャネル（２６，２７）を被覆するゲート電極（３２）を形成する工程とを含む、半導体装置（１）の製造方法。
　［付記１－１７］
　前記主面（１５１）上に、前記ボディ領域（２０）を形成すべき領域に選択的に開口（１９）を有するハードマスク（１８）を形成する工程と、
　前記ハードマスク（１８）を介する第２導電型不純物の注入により前記ボディ領域（２０）の形成後、前記ハードマスク（１８）の側部に、前記チャネル（２６，２７）を形成すべき領域を被覆するサイドウォール（２９）を形成する工程と、
　前記ハードマスク（１８）の前記開口を埋め戻すように前記サイドウォール（２９）および前記ハードマスク（１８）を被覆するマスク材料（３６）を形成する工程と、
　前記マスク材料（３６）をパターニングすることにより、前記第１マスク（３７）を形成する工程とをさらに含む、付記１－１６に記載の半導体装置（１）の製造方法。
　［付記１－１８］
　前記第１マスク（３７）の前記第１部分（１２）におけるアスペクト比（前記第１部分（３９）の高さ（Ｈ）／前記第１部分（３９）の幅（Ｗ３））は、５以上２５以下である、付記１－１６または付記１－１７に記載の半導体装置（１）の製造方法。
１　　　：半導体装置
２　　　：チップ
３　　　：第１主面
４　　　：第２主面
５Ａ　　：第１側面
５Ｂ　　：第２側面
５Ｃ　　：第３側面
５Ｄ　　：第４側面
６　　　：第１半導体領域
７　　　：第２半導体領域
８　　　：活性領域
９　　　：外周領域
１０　　：第１区間
１１　　：第２区間
１２　　：第１部分
１３　　：凸部
１４Ａ　：第１凸部
１４Ｂ　：第２凸部
１５　　：アウトライン
１６　　：内側延長線
１７　　：破線
１８　　：ベースマスク
１９　　：ベース開口
２０　　：ボディ領域
２１　　：アウターボディ領域
２２　　：表層ドリフト領域
２３　　：ソース領域
２４Ａ　：第１ソース領域
２４Ｂ　：第２ソース領域
２５　　：コンタクト領域
２６　　：第１チャネル領域
２７　　：第２チャネル領域
２８　　：サイドウォール絶縁膜
２９　　：サイドウォール
３０　　：ゲート構造
３１　　：絶縁膜
３２　　：ゲート電極
３３　　：電極面
３４　　：第１側壁
３５　　：第２側壁
３６　　：マスク材料
３７　　：第１マスク
３８　　：第１開口
３９　　：第１部分
４０　　：凸部
４１Ａ　：第１凸部
４１Ｂ　：第２凸部
４２　　：アウトライン
４３　　：内側延長線
４４　　：破線
４５　　：終端領域
４６　　：オーバラップ領域
４７　　：フィールド領域
４８　　：頂部
４９　　：頂部
５０　　：コンタクトパターン領域
５１　　：外周絶縁膜
５２　　：ゲート配線
５３　　：配線面
５４　　：第１配線側壁
５５　　：第２配線側壁
５６　　：第２マスク
５７　　：第２開口
５８　　：ベース絶縁膜
５９Ａ　：凸部
５９Ｂ　：凸部
７０　　：層間膜
７１　　：絶縁面
７２　　：第１酸化膜
７３　　：第２酸化膜
７４　　：第１被覆部
７５　　：第２被覆部
７６　　：第３被覆部
８０　　：第１上被覆部
８１　　：第２上被覆部
９０　　：ソース開口
９１　　：ソースリセス
９２　　：アウター開口
９３　　：アウターリセス
９４　　：ゲート開口
９５　　：ソースパッド電極
９６　　：第１パッド部
９７　　：第２パッド部
９８　　：第３パッド部
１００　：第１下地電極膜
１０２　：第１主電極膜
１０３　：第１電極膜
１０４　：第２電極膜
１１０　：ソースフィンガー電極
１１５　：ゲートフィンガー電極
１２０　：第２下地電極膜
１２２　：第２主電極膜
１３０　：ゲートパッド電極
１４０　：ドレインパッド電極
１５０　：ウエハ
１５１　：第１ウエハ主面
１５２　：第２ウエハ主面
１５３　：ウエハ側面
１５４　：目印
１５５　：デバイス領域
１５６　：切断予定ライン
Ｗ１　　：第１幅
Ｗ２　　：第２幅
Ｗ３　　：第３幅
Ｗ４　　：第４幅
Ｘ　　　：第１方向
Ｙ　　　：第２方向
Ｚ　　　：鉛直方向

Claims (18)

  1. 　ワイドバンドギャップ半導体により形成され、第１導電型の半導体領域が形成された主面を有するチップと、
    　前記半導体領域の表層部に形成された第２導電型のベース不純物領域と、
    　前記ベース不純物領域の表層部に形成された第１不純物領域と、
    　前記ベース不純物領域の表層部に形成された前記第１不純物領域とは反対導電型の第２不純物領域であって、第１方向において前記第１不純物領域に隣り合う第２不純物領域とを含み、
    　前記第２不純物領域は、前記第１方向に直交する第２方向に延びる帯状に形成され、前記第１方向において前記第１不純物領域に選択的に突出する凸部を有している、半導体装置。
  2. 　前記第２不純物領域は、前記第１方向の両側から前記第１不純物領域に挟まれており、
    　一対の前記凸部が、前記第１方向において互いに反対側に向かって突出している、請求項１に記載の半導体装置。
  3. 　前記第２不純物領域は、前記第２方向に延び、前記第１方向において第１幅を有する第１部分と、前記第１部分の前記第２方向中央から前記第１方向の両側に突出する前記一対の凸部とを含む、請求項２に記載の半導体装置。
  4. 　前記一対の凸部は、平面視において、前記第１部分に対して両側に均等に突出する、ひし形または円形の全体形状を有している、請求項３に記載の半導体装置。
  5. 　前記第１部分の前記第１幅は、０．２μｍ以上０．６μｍ以下であり、
    　一方の前記凸部の端部から他方の前記凸部の端部までの前記一対の凸部の全体の第２幅は、１．２μｍ以上１．６μｍ以下である、請求項３または４に記載の半導体装置。
  6. 　前記第１不純物領域の前記第１方向における幅は、前記一対の凸部の前記第２幅よりも大きい、請求項５に記載の半導体装置。
  7. 　前記半導体領域の表層部に形成された前記ベース不純物領域としてのボディ領域と、
    　前記ボディ領域の表層部に形成された前記第１不純物領域と、
    　前記ボディ領域の表層部に形成され、前記第１不純物領域を貫通して前記ボディ領域に接続された前記第２不純物領域としてのボディコンタクト領域と、
    　前記ボディ領域の表層部において前記半導体領域および前記第１不純物領域の間の領域に形成されるチャネルと、
    　前記チャネル上に絶縁膜を介して形成されたゲート電極とを含む、請求項１に記載の半導体装置。
  8. 　複数の前記ボディ領域が前記第２方向に延びるストライプ状に配列されており、
    　各前記ボディ領域は、前記第２方向において複数の第１区間および複数の第２区間を交互に有し、
    　複数の前記ボディコンタクト領域は、前記第２方向において各前記第２区間をスキップするように、前記第１区間ごとに間隔を空けて配列されている、請求項７に記載の半導体装置。
  9. 　前記ボディコンタクト領域は、前記第２方向において前記第１区間を横切り、前記第１方向において第１幅を有する第１部分と、前記第１部分の前記第２方向中央から前記第１方向の両側に突出する前記一対の凸部とを含む、請求項８に記載の半導体装置。
  10. 　前記一対の凸部は、平面視において、前記第１部分に対して両側に均等に突出する、ひし形または円形の全体形状を有している、請求項９に記載の半導体装置。
  11. 　前記第１部分の前記第１幅は、０．２μｍ以上０．６μｍ以下であり、
    　一方の前記凸部の端部から他方の前記凸部の端部までの前記一対の凸部の全体の第２幅は、１．２μｍ以上１．６μｍ以下である、請求項１０に記載の半導体装置。
  12. 　前記第１不純物領域の前記第１方向における幅は、前記一対の凸部の前記第２幅よりも大きい、請求項１１に記載の半導体装置。
  13. 　前記半導体領域の表層部に形成された前記ベース不純物領域としてのボディ領域と、
    　前記ボディ領域の表層部に形成された前記第２不純物領域と、
    　前記ボディ領域の表層部に形成され、前記第２不純物領域を貫通して前記ボディ領域に接続された前記第１不純物領域としてのボディコンタクト領域と、
    　前記ボディ領域の表層部において前記半導体領域および前記第２不純物領域の間の領域に形成されるチャネルと、
    　前記チャネル上に絶縁膜を介して形成されたゲート電極とを含む、請求項１に記載の半導体装置。
  14. 　複数の前記ボディ領域が前記第２方向に延びるストライプ状に配列されており、
    　各前記ボディ領域は、前記第２方向において複数の第１区間および複数の第２区間を交互に有し、
    　複数のボディコンタクト領域は、前記第２方向において各前記第２区間をスキップするように、前記第１区間ごとに間隔を空けて配列されている、請求項１３に記載の半導体装置。
  15. 　前記チップが、ＳｉＣチップである、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　ワイドバンドギャップ半導体により形成され、第１導電型の半導体領域が形成された主面を有するウエハを準備し、前記半導体領域に第２導電型不純物を選択的に注入することにより、前記半導体領域の表層部に、第１方向において間隔を空けた複数のボディ領域を選択的に形成する工程と、
    　各前記ボディ領域を選択的に被覆する第１マスクを形成する工程であって、前記第１マスクは、前記第１方向に直交する第２方向に延び、前記第１方向において第１幅を有する第１部分と、前記第１部分の前記第２方向中央から前記第１方向の両側に突出する前記一対の凸部とを含み、
    　前記第１マスクを介して前記ボディ領域に第１導電型不純物を注入することにより、前記ボディ領域の表層部に第１不純物領域を形成し、かつ前記第１マスクで被覆されていた領域に前記ボディ領域の一部からなるコンタクトパターン領域を残す工程と、
    　前記コンタクトパターン領域を選択的に露出させる開口を有し、前記第１不純物領域を被覆する第２マスクを形成する工程と、
    　前記第２マスクを介して前記コンタクトパターン領域に第２導電型不純物を注入することにより、前記ボディ領域の表層部にボディコンタクト領域を形成する工程と、
    　前記ボディ領域の表層部において前記半導体領域および前記第１不純物領域の間の領域に形成されるチャネルを被覆するゲート電極を形成する工程とを含む、半導体装置の製造方法。
  17. 　前記主面上に、前記ボディ領域を形成すべき領域に選択的に開口を有するハードマスクを形成する工程と、
    　前記ハードマスクを介する第２導電型不純物の注入により前記ボディ領域の形成後、前記ハードマスクの側部に、前記チャネルを形成すべき領域を被覆するサイドウォールを形成する工程と、
    　前記ハードマスクの前記開口を埋め戻すように前記サイドウォールおよび前記ハードマスクを被覆するマスク材料を形成する工程と、
    　前記マスク材料をパターニングすることにより、前記第１マスクを形成する工程とをさらに含む、請求項１６に記載の半導体装置の製造方法。
  18. 　前記第１マスクの前記第１部分におけるアスペクト比（前記第１部分の高さ／前記第１部分の幅）は、５以上２５以下である、請求項１６または１７に記載の半導体装置の製造方法。
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