WO2024252660A1 - 半導体装置 - Google Patents

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WO2024252660A1
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power supply
supply line
transistor
power
substrate
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淳 岡本
紘宜 武野
ウェンゼン ワン
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Socionext Inc
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Definitions

  • the present invention relates to a semiconductor device.
  • AOB always on Buffer
  • BS-PDN Backside Power Delivery Network
  • a technology is known in which vias are directly connected from below the semiconductor substrate to the source and drain of a transistor on the surface of the semiconductor substrate.
  • the present invention has been made in consideration of the above points, and aims to efficiently arrange buffers including transistors whose sources and drains are directly connected to wiring below the substrate through vias.
  • a semiconductor device in one aspect of the present invention, includes a substrate, a first power supply line formed below the substrate and supplied with a first potential, a second power supply line supplied with a second potential, a third power supply line supplied with a third potential, a first transistor formed above the substrate and arranged to overlap the first power supply line in a planar view, a second transistor formed above the substrate, and a first via formed in the substrate and connecting the source of the first transistor to the first power supply line.
  • the disclosed technology allows for efficient placement of buffers including transistors whose sources and drains are directly connected to wiring below the substrate through vias.
  • FIG. 2 is a plan view showing an example of a layout of the semiconductor device according to the first embodiment.
  • 2 is a cross-sectional view showing an example of a cross-sectional structure of the semiconductor device of FIG. 1;
  • 2 is a circuit diagram showing an example of a circuit arranged in the standard cell block of FIG. 1;
  • 4 is a plan view showing an example of the positional relationship between the power lines and vias arranged in the power domain PD2 of FIG. 3 and the AOB in a plan view on the rear surface side of the semiconductor substrate.
  • FIG. 5 is a plan view showing an example of the layout of the AOB in FIG. 4 .
  • 6 is a cross-sectional view showing an example of a cross section taken along line X1-X1' in FIG. 5.
  • FIG. 6 is a cross-sectional view showing another example of a cross section taken along the line X1-X1' in FIG. 5.
  • 6 is a cross-sectional view showing another example of a cross section taken along the line X1-X1' in FIG. 5.
  • 7 is a cross-sectional view showing yet another example of a cross section taken along line X1-X1' in FIG. 5.
  • FIG. 5 is a plan view showing a modified example of the layout of the AOB in FIG. 4 .
  • FIG. 13 is a plan view showing an example of a layout of an AOB in a semiconductor device according to a second embodiment.
  • FIG. 12 is a plan view showing a modified example of the layout of the AOB in FIG. 11 .
  • FIG. 13 is a plan view showing an example of the positional relationship between the power supply lines and vias arranged at positions overlapping the standard cell blocks of FIG. 3 in a plan view, and the AOBs in a semiconductor device of a third embodiment;
  • FIG. 14 is a plan view showing an example of the layout of the AOB in FIG. 13 .
  • FIG. 13 is a plan view showing an example of a layout of an AOB in a semiconductor device according to a fourth embodiment.
  • FIG. 13 is a circuit diagram showing an example of a circuit arranged in a standard cell block in a semiconductor device according to a fifth embodiment.
  • the symbols indicating signals are also used to indicate signal lines or signal terminals.
  • the symbols indicating power supply potential are also used to indicate power supply lines or power supply terminals to which the power supply potential is supplied.
  • First Embodiment Fig. 1 shows an example of a layout of a semiconductor device according to the first embodiment.
  • the semiconductor device 100 shown in Fig. 1 may be a SoC (System on Chip), a standalone FPGA (Field-Programmable Gate Array), or the like.
  • the semiconductor device 100 has a plurality of I/O cells IOC, IOCP and an internal circuit region INTR.
  • the I/O cell IOC is an interface circuit for a signal SGNL such as an input signal, an output signal, or an input/output signal.
  • the I/O cell IOCP is an interface circuit for a power supply potential or a ground potential.
  • Each I/O cell IOC, IOCP is connected to an internal circuit region INTR.
  • the internal circuit region INTR has one or more standard cell blocks SCB in which standard cells are provided.
  • the internal circuit region INTR may also be equipped with logic circuits other than standard cells, or with memory.
  • the memory may be equipped within the standard cell block SCB.
  • FIG. 2 shows an example of a cross-sectional structure of the semiconductor device 100 of FIG. 1.
  • the semiconductor device 100 has a substrate SUB, a wiring layer WL1 formed on the front surface FS side of the substrate SUB, and a wiring layer WL2 formed on the back surface BS side of the substrate SUB.
  • the front surface FS of the substrate SUB is an example of the upper surface of the substrate SUB or the upper side of the substrate SUB
  • the back surface BS of the substrate SUB is an example of the lower side of the substrate SUB.
  • a fin FIN which is a part of a transistor, is formed on the front surface of the substrate SUB.
  • the fin FIN has a source, drain, and channel.
  • a pad PAD which is an external connection terminal, is formed on the surface (back surface) of the wiring layer WL2 opposite the substrate SUB.
  • the wiring layer WL2 has multiple wiring layers BSM1 and BSM2 (two layers in FIG. 2, BSM stands for Backside Metal).
  • BSM1 and BSM2 are formed with wiring W1 and W2, respectively, which supply power supply potential and ground potential, etc.
  • the wiring W1 and W2 are connected to each other through a via VIA1.
  • the wiring W2 and the pad PAD are connected to each other through a via VIA2.
  • the wiring W1 is connected to the source and drain of the fin FIN via a TSV (Through Silicon Via) formed in the substrate SUB.
  • the wiring W1 may be connected to a buried wiring BPR (Buried Power Rail) buried in the surface of the substrate SUB via the TSV.
  • BPR Buried Power Rail
  • the TSV is an example of a via.
  • the transistors formed on the substrate SUB are not limited to fin FETs (Field Effect Transistors) using fins.
  • the transistors formed on the substrate SUB may be planar MOSFETs (Metal Oxide Semiconductor FETs), nanosheet FETs, or CFETs (Complementary FETs).
  • the TSVs that supply the power supply potential or ground potential are also connected to the source and drain of the transistor.
  • the TSVs that supply the power supply potential or ground potential may be connected to the source and drain that are located closest to the substrate SUB.
  • FIG. 3 shows an example of a circuit arranged in the standard cell block SCB of FIG. 1.
  • the standard cell block SCB has power domains PD1, PD2, and PD3 to which a power supply potential TVD and a ground potential VSS are supplied.
  • the power supply potential TVD is an example of a second potential
  • the power supply line TVD is an example of a second power supply line.
  • the ground potential VSS is an example of a first potential
  • the ground line VSS is an example of a first power supply line.
  • the power domain PD1 has a control circuit CNTL1, a logic circuit LGC1, and a buffer BUF1 that operate on a power supply potential TVDD and a ground potential VSS.
  • the power domain PD2 has buffers BUF21, BUF22, and BUF23, and a switch transistor SWT that operate on a power supply potential TVDD and a ground potential VSS that are constantly supplied.
  • the power domain PD2 also has a standard cell SC that operates on a virtual power supply potential VVDD and a ground potential VSS.
  • the power domain PD3 has a logic circuit LGC3 that operates by receiving a power supply potential TVDD and a ground potential VSS.
  • the virtual power supply potential VVDD is an example of a third potential
  • the virtual power line VVDD is an example of a third power supply line.
  • Buffer BUF21 receives a control signal output from control circuit CNTL1 of power domain PD1 via buffer BUF1, and outputs it as an input signal IN to buffer BUF22.
  • Buffer BUF22 has inverters IV1 and IV2 connected in series.
  • Inverter IV1 receives the input signal IN and outputs an output signal OUT0 to inverter IV2 and the gate of switch transistor SWT.
  • Inverter IV2 receives the output signal OUT0 and outputs an output signal OUT.
  • the switch transistor SWT is a PMOS transistor with a source connected to the power supply line TVDD and a drain connected to the virtual power supply line VVDD, and operates by receiving the voltage of the output signal OUT0 output from the inverter IV1 as a gate potential. That is, the on/off of the switch transistor SWT is controlled by the control circuit CNTL1, and the supply or stop of the virtual power supply potential VVDD is switched by turning the switch transistor SWT on/off.
  • the buffers BUF21 and BUF22 arranged in the power domain PD2 operate even when the switch transistor SWT is off and is not supplied with the virtual power potential VVDD. Therefore, in the power domain PD2 having the standard cell SC that operates at the virtual power potential VVDD, the on/off of the switch transistor SWT can be controlled by the control signal output from the control circuit CNTL1 of the power domain PD1.
  • the standard cell SC has various logic circuits, such as, for example, a NAND circuit and an inverter.
  • the standard cell SC may have an SRAM (Static Random Access Memory) or various macros.
  • the buffer BUF23 receives a signal output from the logic circuit LGC1 of the power domain PD1, and outputs the received signal to the logic circuit LGC3 of the power domain PD3.
  • the buffer BUF23 arranged in the power domain PD2 operates even when the switch transistor SWT is off and the virtual power supply potential VVDD is not supplied. Therefore, in the power domain PD2 having the standard cell SC that operates at the virtual power supply potential VVDD, the signal output from the logic circuit LGC1 of the power domain PD1 can be transmitted to the power domain PD3 via the BUF23 of the power domain PD2.
  • the buffers BUF21, BUF22, and BUF23 that are capable of operating at all times and are arranged in the power domain PD2, which can supply and stop the virtual power potential VVDD, are sometimes called AOBs (Always on Buffers).
  • the AOBs may be designed as cells.
  • the AOBs are used to transmit control signals that control circuits such as the switch transistor SWT in the power domain PD2, or to transmit signals (signals not used in the power domain PD2) between other power domains such as the power domains PD1 and PD3.
  • the AOBs are an example of a first circuit.
  • FIG. 4 shows an example of the positional relationship between the power lines and vias arranged in the power domain PD2 of FIG. 3 in a plan view on the back side of the semiconductor substrate SUB, and the AOB.
  • each wire in the wiring layer BSM1 extends in the X direction
  • each wire in the wiring layer BSM2 extends in the Y direction that is different from the X direction.
  • the X direction is an example of the first direction
  • the Y direction is an example of the second direction.
  • the symbol ROW in FIG. 4 indicates the width of the standard cell SC in the Y direction in the wiring layer BSM1.
  • the virtual power lines VVDD of the wiring layer BSM1 are arranged in the Y direction at a pitch twice that of the ROW. Between a pair of virtual power lines VVDD adjacent in the Y direction, ground lines VSS extending in the X direction and interrupted at multiple points along the way, and power lines TVDD arranged at positions where the ground lines VSS are interrupted, are arranged alternately along the X direction. In other words, the power lines TVDD are arranged between multiple ground lines VSS in the X direction.
  • the AOBs shown in thick dashed lines are arranged, for example, in a staggered pattern (zigzag) at positions that overlap with parts of the power supply lines TVDD and ground lines VSS in a plan view.
  • standard cells SC (not shown) are arranged.
  • the power supply line TVD can be arranged only in positions where the AOBs are arranged. This allows the arrangement density of the virtual power supply lines VVDD and the ground lines VSS in the wiring layer BSM1 to be increased compared to the case where a dedicated area is provided for the power supply line TVD that is wired with an interval ROW, and the power supply capacity to the standard cells SC can be increased.
  • the power supply line TVD, the virtual power supply line VVDD, and the ground line VSS are repeatedly arranged in the X direction.
  • the virtual power supply lines VVDD of the wiring layers BSM1 and BSM2 are connected to each other through vias VIA1 arranged at the intersections.
  • the power supply lines TVD of the wiring layers BSM1 and BSM2 are connected to each other through vias VIA1 arranged at the intersections.
  • the ground lines VSS of the wiring layers BSM1 and BSM2 are connected to each other through vias VIA1 arranged at the intersections.
  • the virtual power line VVDD may be omitted from the wiring layer BSM2.
  • the power line TVDD and the ground line VSS may be arranged alternately along the X direction in the wiring layer BSM2.
  • the placement density of the AOBs is set according to the required number of AOBs to be placed in the power domain PD2.
  • the cut interval of the ground lines VSS extending in the X direction in the wiring layer BSM1 may be changed, and the placement interval of the power lines TVDD in the Y direction in the wiring layer BSM1 may be changed.
  • FIG. 5 shows an example of the layout of AOB in FIG. 4.
  • AOB in FIG. 5 shows buffer BUF22 in FIG. 3, but may also be buffer BUF21 or buffer BUF23 in FIG. 3.
  • symbol LI indicates local wiring formed on substrate SUB.
  • Wiring LI can be directly connected to the source and drain of a transistor.
  • Symbol Mint indicates wiring formed in metal wiring layer Mint, which is a wiring layer on wiring LI.
  • Symbol GT indicates the gate of a transistor.
  • Symbol VIA indicates a via that connects Mint wiring and local wiring LI, or a via that connects Mint wiring and gate GT.
  • TR(PMOS) indicates the transistor region (source, drain, and channel) of a PMOS transistor.
  • TR(NMOS) indicates the transistor region (source, drain, and channel) of an NMOS transistor.
  • a PMOS transistor is an example of a second transistor, and an NMOS transistor is an example of a first transistor.
  • a fin is formed in the region TR.
  • a semiconductor layer is formed as the source and drain in the region TR, and a nanosheet is formed as the channel between the source and drain.
  • AOB is arranged in a position in the wiring layer BSM1 where it overlaps with part of the power supply line TVDD and part of the ground line VSS in a planar view.
  • the NMOS transistors of inverters IV1 and IV2 included in AOB are arranged in a position where it overlaps with the ground line VSS of the wiring layer BSM1 in a planar view.
  • the PMOS transistors of inverters IV1 and IV2 included in AOB are arranged in a position where it overlaps with the power supply line TVDD of the wiring layer BSM1 in a planar view.
  • the sources of the NMOS transistors of inverters IV1 and IV2 are directly connected to the ground line VSS of wiring layer BSM1 via TSV.
  • the sources of the PMOS transistors of inverters IV1 and IV2 are directly connected to the power supply line TVDD of wiring layer BSM1 via TSV. This allows the power supply potential TVDD and the ground potential VSS to be directly supplied to the sources of the transistors of the AOB from the back side of the substrate SUB ( Figure 2), making it possible to reduce the layout size of the AOB and arrange the AOB efficiently.
  • direct connection means that the conductors contained in the TSV are in contact with the source, drain, etc. of each transistor.
  • the TSV has multiple layers of conductors, it also includes cases where some of the multiple layers of conductors are in contact with the source or drain of the transistor.
  • each of the power supply line TVD and ground line VSS of the wiring layer BSM1 is connected to a corresponding power supply line TVD and ground line VSS in the wiring layer BSM2 (not shown).
  • the virtual power supply line VVDD of the wiring layer BSM1 may be connected to the virtual power supply line VVDD of the wiring layer BSM2.
  • FIG. 6 shows an example of a cross section along line X1-X1' in FIG. 5.
  • the ground line VSS formed in the wiring layer BSM1 on the back surface BS side of the substrate SUB is connected to the source S (N-type impurity region) of the NMOS transistor formed on the front surface FS of the substrate SUB via a TSV1 formed in the substrate SUB.
  • the power supply line TVDD formed in the wiring layer BSM1 on the back surface BS side is connected to the source S (P-type impurity region) of the PMOS transistor formed on the front surface FS via a TSV2 formed in the substrate SUB.
  • each fin FIN a channel C is arranged between a source S and a drain D.
  • a gate GT is arranged on the channel C via a gate insulating film (not shown).
  • two wiring layers BSM1 and BSM2 are arranged on the back surface BS side, but three or more wiring layers BSM may be arranged.
  • FIG. 7 shows another example of a cross section taken along line X1-X1' in FIG. 5. Elements and layouts that are the same as or similar to those in FIG. 6 are indicated with the same symbols or the same patterns, and detailed explanations are omitted.
  • FIG. 7 has the same cross-sectional structure as FIG. 6, except that the position where the wiring of the wiring layer BSM1 is formed is different.
  • the wiring of the wiring layer BSM1 is formed below the substrate SUB, on the back surface BS side of the substrate SUB.
  • FIG. 8 shows another example of a cross section along line X1-X1' in FIG. 5. Elements and layouts that are the same as or similar to those in FIG. 6 are indicated with the same symbols or the same patterns, and detailed descriptions are omitted.
  • FIG. 8 has the same cross-sectional structure as FIG. 6, except that the position where the wiring of the wiring layer BSM1 is formed is different. The wiring of the wiring layer BSM1 is not exposed on the back surface BS side of the substrate SUB, but is formed inside the substrate SUB.
  • the wiring of the wiring layer BSM1 formed in the substrate SUB is connected to the wiring of the wiring layer BSM2 through a via VIA1 formed in the substrate SUB, and is connected to the source S of the fin FIN through a via VIA3 formed in the substrate SUB.
  • FIG. 9 shows yet another example of a cross section taken along line X1-X1' in FIG. 5. Elements and layouts that are the same as or similar to those in FIG. 6 are indicated with the same symbols or the same patterns, and detailed descriptions are omitted.
  • FIG. 9 has the same cross-sectional structure as FIG. 6, except that the transistor formed on the substrate SUB is a nanosheet FET.
  • the nanosheet FET has a semiconductor layer having a source S and a drain D, a nanosheet NS having a semiconductor material formed between the source S and the drain D, and a gate GT formed via a gate insulating film (not shown) provided on the surface of the nanosheet NS. Note that a nanosheet FET may be arranged in place of the finFET shown in FIG. 6, FIG. 7, or FIG. 8.
  • FIG. 10 shows a modified layout of the AOB in FIG. 4. Elements and layouts that are the same as or similar to those in FIG. 5 are indicated with the same symbols or the same patterns, and detailed descriptions are omitted.
  • the layout in FIG. 10 is similar to the layout in FIG. 5, except that an N-type well tap NWTP and a P-type well tap PWTP are arranged in regions adjacent to both sides of the AOB in the X direction.
  • NWTP is an example of a first well tap
  • the well tap NWTP is an example of a second well tap.
  • the well tap PWTP is disposed at a position overlapping the ground line VSS of the wiring layer BSM1 in a plan view.
  • the well tap PWTP is formed by a PMOS transistor whose source and drain are directly connected to the ground line VSS of the wiring layer BSM1 via a TSV. This allows the ground potential VSS to be supplied to the P-type well region PW, which is the substrate region (region other than the shaded region) of the NMOS transistor.
  • the well tap NWTP is placed at a position overlapping the power supply line TVDD of the wiring layer BSM1 in a plan view.
  • the well tap NWTP is formed by an NMOS transistor whose source and drain are directly connected to the power supply line TVDD of the wiring layer BSM1 via a TSV. This makes it possible to supply the power supply potential TVDD to the N-type well region NW, which is the substrate region (shaded region) of the PMOS transistor.
  • the design efficiency of the circuit region can be improved.
  • the sources of the NMOS transistor and PMOS transistor of the AOB are directly connected to the ground line VSS and power line TVDD of the wiring layer BSM1 via the TSV. This makes it possible to directly supply the power supply potential TVDD and the ground potential VSS to the AOB from the back side of the substrate SUB, thereby reducing the layout size of the AOB and enabling the AOB to be arranged efficiently.
  • the power supply line TVD can be arranged only in positions where the AOBs are arranged. This allows the arrangement density of the virtual power supply lines VVDD and the ground line VSS in the wiring layer BSM1 to be increased compared to the case where the power supply line TVD extending in the X direction together with the virtual power supply line VVDD and the ground line VSS is arranged in the semi-circular BSM1, and the power supply capacity to the standard cells SC can be increased.
  • the well tap PWTP By arranging the well tap PWTP at a position overlapping with the ground line VSS of the wiring layer BSM1 in a plan view, it is possible to supply the ground potential VSS to the P-type well region PW in which the substrate region of the NMOS transistor is located.
  • the well tap NWTP By arranging the well tap NWTP at a position overlapping with the power supply line TVDD of the wiring layer BSM1 in a plan view, it is possible to supply the power supply potential TVDD to the N-type well region NW in which the substrate region of the PMOS transistor is located.
  • Second Embodiment 11 shows an example of the layout of the AOB in the semiconductor device of the second embodiment.
  • the same or similar elements and layout as those in FIG. 5 are indicated by the same symbols or the same patterns, and detailed description is omitted.
  • the power domain PD2 shown in FIG. 11 is provided in the standard cell block SCB of FIG. 1 together with the power domains PD1 and PD3 as shown in FIG. 3.
  • the ground lines VSS of the wiring layer BSM1 are formed to extend in the X direction. Between a pair of ground lines VSS adjacent to each other in the Y direction, virtual power lines VVDD extending in the X direction and interrupted at multiple points along the way, and power lines TVDD arranged at positions where the virtual power lines VVDD are interrupted are arranged alternately along the X direction. Note that the AOBs are arranged alternately (staggered) within the power domain PD2, as in FIG. 4.
  • the inverters IV1 and IV2 of the AOB are arranged side by side in the Y direction.
  • the NMOS transistors of the inverters IV1 and IV2 are arranged in a position overlapping the ground line VSS of the wiring layer BSM1 in a planar view.
  • the PMOS transistors of the inverters IV1 and IV2 are arranged in a position overlapping the power supply line TVD of the wiring layer BSM1 in a planar view.
  • FIG. 12 shows a modified layout of the AOB in FIG. 11. Elements and layouts that are the same as or similar to those in FIG. 11 are indicated with the same symbols or the same patterns, and detailed descriptions are omitted.
  • the AOB is arranged across the boundary between the power supply line TVDD and the ground line VSS in the wiring layer BSM1, and the inverters IV1 and IV2 are arranged side by side in the X direction.
  • the NMOS transistors of the inverters IV1 and IV2 are arranged in a position that overlaps with the ground line VSS of the wiring layer BSM1 in a plan view.
  • the PMOS transistors of the inverters IV1 and IV2 are arranged in a position that overlaps with the power supply line TVDD of the wiring layer BSM1 in a plan view.
  • the sources of the PMOS transistors of the inverters IV1 and IV2 are common and connected to the power supply line TVDD of the wiring layer BSM1 via a common TSV.
  • the sources of the NMOS transistors of the inverters IV1 and IV2 are common and connected to the ground line VSS of the wiring layer BSM1 via a common TSV.
  • the source of the PMOS transistor can be directly connected to the power supply line TVDD of the wiring layer BSM1 via the TSV, and the source of the NMOS transistor can be directly connected to the ground line VSS of the wiring layer BSM1 via the TSV. Furthermore, by sharing the TSV, it becomes possible to make the layout size of the AOB smaller than those of FIG. 5 and FIG. 11.
  • the sources of the PMOS transistors of the inverters IV1 and IV2 may be provided independently of each other, and the sources of the NMOS transistors of the inverters IV1 and IV2 may be provided independently of each other. In other embodiments and modifications, the sources of the PMOS transistors of the inverters IV1 and IV2 may be shared, and the sources of the NMOS transistors of the inverters IV1 and IV2 may be shared.
  • the second embodiment can also achieve the same effects as the first embodiment.
  • the power supply potential TVDD and the ground potential VSS can be directly supplied to the AOB from the back side of the substrate SUB, and the layout size of the AOB can be reduced and the AOB can be efficiently arranged.
  • the power supply line TVDD is arranged at a position where the virtual power supply line VVDD extending in the X direction is interrupted, the power supply potential TVDD and the ground potential VSS can be directly supplied to the AOB from the back side of the substrate SUB.
  • the sources of the PMOS transistors of the inverters IV1 and IV2 are common and connected to the power supply line TVDD of the wiring layer BSM1 via a common TSV.
  • the sources of the NMOS transistors of the inverters IV1 and IV2 are common and connected to the ground line VSS of the wiring layer BSM1 via a common TSV. This allows the layout size of the AOB to be further reduced, and the AOB to be arranged more efficiently.
  • Third Embodiment 13 shows an example of the positional relationship between the AOB and the power supply lines and vias arranged at positions overlapping the standard cell blocks in FIG. 3 in a plan view in the semiconductor device of the third embodiment. Elements and layouts that are the same as or similar to those in FIG. 4 are indicated by the same symbols or patterns, and detailed descriptions thereof will be omitted.
  • the power domain PD2 shown in FIG. 13 is provided in the standard cell block SCB in FIG. 1 together with the power domains PD1 and PD3 as shown in FIG. 3.
  • the power wiring in the wiring layer BSM1 is not interrupted, and the ground line VSS, power line TVDD, and virtual power line VVDD extending in the X direction are arranged side by side in the Y direction.
  • the AOB is arranged at a position overlapping the ground line VSS and power line TVDD adjacent to each other in the wiring layer BSM1.
  • FIG. 14 shows an example of the layout of the AOB in FIG. 13. Elements and layouts that are the same as or similar to those in FIG. 5 are indicated with the same symbols or the same patterns, and detailed descriptions are omitted.
  • the layout of the AOB shown in FIG. 4 is the same as or similar to the layout of the AOB in FIG. 12. That is, the AOB is arranged across the boundary between the power supply line TVDD and the ground line VSS in the wiring layer BSM1, and the inverters IV1 and IV2 are arranged side by side in the X direction.
  • the sources of the PMOS transistors of the inverters IV1 and IV2 are common and connected to the power supply line TVDD of the wiring layer BSM1 via a common TSV.
  • the sources of the NMOS transistors of the inverters IV1 and IV2 are common and connected to the ground line VSS of the wiring layer BSM1 via a common TSV.
  • the sources of the PMOS transistors of the inverters IV1 and IV2 may be provided independently of each other. Also, the sources of the NMOS transistors of the inverters IV1 and IV2 may be provided independently of each other.
  • the third embodiment can achieve the same effects as the first embodiment.
  • the power supply potential TVDD and the ground potential VSS can be directly supplied to the AOB from the back surface side of the substrate SUB, and the layout size of the AOB can be reduced and the AOB can be arranged efficiently.
  • the layout size of the AOB can be reduced and the AOB can be arranged efficiently.
  • FIG. 15 shows an example of the layout of the AOB in the semiconductor device of the fourth embodiment.
  • the same or similar elements and layout as those in Fig. 5 are indicated by the same symbols or the same patterns, and detailed description is omitted.
  • the power domain PD2 shown in Fig. 15 is provided in the standard cell block SCB of Fig. 1 together with the power domains PD1 and PD3 as shown in Fig. 3.
  • the layout of the ground line VSS, virtual power line VVDD, and power line TVDD of the wiring layer BSM1 in FIG. 15 is the same as that in FIG. 11. That is, the ground line VSS is formed extending in the X direction. Between a pair of ground lines VSS adjacent to each other in the Y direction, a virtual power line VVDD that extends in the X direction and is interrupted at multiple points along the way, and a power line TVDD that is arranged at the position where the virtual power line VVDD is interrupted are arranged alternately along the X direction.
  • the power tap cell TPC is placed at a position overlapping the virtual power line VVDD of the wiring layer BSM1 in a planar view.
  • two AOB1 and AOB2 are placed side by side in the X direction at positions overlapping the power line TVDD and the ground line VSS of the wiring layer BSM1 in a planar view.
  • the power tap cell TPC has a PMOS transistor whose source and drain are directly connected to the power line TVDD of the wiring layer BSM1 via a TSV.
  • the power tap cell TPC also has a PMOS transistor whose source and drain are directly connected to the ground line VSS of the wiring layer BSM1 via a TSV.
  • the source and drain of a transistor are an example of a semiconductor layer.
  • the inverters IV1 and IV2 of each of AOB1 and AOB2 are arranged side by side in the Y direction, as in FIG. 11.
  • the PMOS transistors of the inverters IV1 and IV2 are arranged in a position overlapping the power line TVDD of the wiring layer BSM1 in a plan view.
  • the sources of the PMOS transistors of each of AOB1 and AOB2 are connected to the source and drain of the PMOS transistor of the power tap cell TPC via the Mint wiring extending in the Y direction, the via VIA, and the local wiring LI extending in the X direction. That is, each of AOB1 and AOB2 receives the power supply potential TVDD supplied from the power tap cell TPC.
  • the NMOS transistors of inverters IV1 and IV2 are arranged in a position overlapping the ground line VSS of wiring layer BSM1 in a plan view, and the sources of the NMOS transistors are directly connected to the ground line VSS of wiring layer BSM1 via TSVs.
  • a power tap cell TPC is arranged at a position corresponding to the power line TVDD of the wiring layer BSM1, and the power tap cell TPC supplies a power supply potential TVDD to multiple AOB1 and AOB2.
  • AOC to be placed not only in a position opposite the power line TVDD of the wiring layer BSM1, but also in a position opposite the virtual power line VVDD of the wiring layer BSM1.
  • the number of power lines TVDD of the wiring layer BSM1 can be reduced, and the area occupied by free space in the circuit area can be reduced. This makes it possible to suppress an increase in the element area.
  • the power line TVDD of the wiring layer BSM1 is placed in a position corresponding to each of AOB1 and AOB2, free space is required for the power line TVDD corresponding to each of AOB1 and AOB2, which may increase the element area.
  • the fourth embodiment can also achieve the same effects as the first embodiment.
  • the power supply potential TVDD and the ground potential VSS can be directly supplied to the AOB from the back side of the substrate SUB, and the layout size of the AOB can be reduced, allowing the AOB to be arranged efficiently.
  • the power tap cell TPC arranged at a position overlapping the power line TVDD of the wiring layer BSM1 in a plan view is connected to the sources of the PMOS transistors of the multiple AOBs via wiring.
  • This allows the number of power lines TVDD of the wiring layer BSM1 to be reduced compared to the case where the power line TVDD of the wiring layer BSM1 is arranged for each AOB, and the area occupied by free space in the circuit area can be reduced.
  • the power line TVDD of the wiring layer BSM1 is arranged at a position where the virtual power line VVDD is interrupted, but even if the power line TVDD is arranged at a position where the ground line VSS of the wiring layer BSM1 is interrupted, the power tap cell TPC may supply the power potential TVDD to the multiple AOB1 and AOB2. Also, a similar configuration may be used in other embodiments.
  • FIG. 16 shows an example of a circuit arranged in a standard cell block SCB in a semiconductor device according to the fifth embodiment. Elements that are the same as or similar to those in Fig. 3 are given the same reference numerals, and detailed description thereof will be omitted.
  • the standard cell block SCB shown in Fig. 16 is mounted in the internal circuit region INTR of the semiconductor device 100, similar to that in Fig. 1.
  • the standard cell block SCB shown in FIG. 16 has power domains PD1 and PD3 to which a power supply potential TVDD and a ground potential are supplied, and a power domain PD2 to which a power supply potential VVDD and a ground potential VSS are supplied, similar to FIG. 3.
  • the power domains PD1 and PD3 are the same as the power domains PD1 and PD3 in FIG. 3, respectively.
  • the power domain PD2 does not have the switch transistor SWT included in the power domain PD2 of FIG. 3.
  • a virtual power supply potential VVDD supplied from a power supply management IC (Integrated Circuit) provided outside the semiconductor device 100 is supplied to a virtual power supply line VVDD in the power domain PD2 via a switch SW.
  • the power supply management IC may be disposed on the board on which the semiconductor device 100 is mounted, or may be disposed outside the board on which the semiconductor device 100 is mounted.
  • the buffer BUF22 is used to control the circuit of the power domain PD2 or the circuit of the power domain PD3.
  • the layout and cross-sectional structure of the AOBs such as the buffers BUF21, BUF22, and BUF23 are the same as or similar to the layout and cross-sectional structure of the AOBs in the first to fourth embodiments.
  • the fifth embodiment can also achieve the same effects as the first to fourth embodiments.

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Abstract

半導体装置は、基板の上面より下方に形成された第１の電源線と第２の電源線と第３の電源線と、基板の上方に形成され、第１の電源線と平面視で重なって配置された第１のトランジスタと、基板の上方に形成された第２のトランジスタと、基板に形成され、第１のトランジスタのソースと第１の電源線とを接続する第１のビアとを有する。これにより、ソース、ドレインがビアを介して基板の上面より下方の配線に直接接続されるトランジスタを含むバッファを効率よく配置することができる。

Description

半導体装置
　本発明は、半導体装置に関する。
　半導体装置において、電源スイッチ回路等の制御により電源電位の供給又は供給の停止が可能な電源ドメインにおいて、常に動作する回路を設ける技術が知られている。常に動作する回路がバッファである場合、Always on Buffer（以下ＡＯＢ）と呼ばれる。
　半導体基板の裏面に形成された配線から、半導体の表面に形成されたトランジスタ等の素子に電源電位を供給するＢＳ－ＰＤＮ（Backside Power Delivery Network）技術が知られている。半導体基板の表面のトランジスタのソース、ドレインに、半導体基板の下方からビアを直接接続する技術が知られている。
米国特許出願公開第２０２２／０３４４２６３号明細書 米国特許出願公開第２０２２／０２０８７５７号明細書 米国特許出願公開第２０２１／０２７２９０３号明細書 米国特許出願公開第２０１９／０３０５７７３号明細書 国際公開第２０２０／０６５９１６号 国際公開第２０２０／０６６７９７号 国際公開第２０２１／０７９５１１号
　半導体基板の表面のトランジスタのソース、ドレインに直接ビアを接続する技術をＡＯＢに適用した場合に、配線及びビア等をどのように配置し、接続するのか具体的に検討がされていない。
　本発明は、上記の点に鑑みてなされたもので、ソース、ドレインがビアを介して基板の下方の配線に直接接続されるトランジスタを含むバッファを効率よく配置することを目的とする。
　本発明の一態様では、半導体装置は、基板と、前記基板の下方に形成され、第１の電位が供給される第１の電源線と、第２の電位が供給される第２の電源線と、第３の電位が供給される第３の電源線と、前記基板の上方に形成され、前記第１の電源線と平面視で重なって配置された第１のトランジスタと、前記基板の上方に形成された第２のトランジスタと、前記基板に形成され、前記第１のトランジスタのソースと前記第１の電源線とを接続する第１のビアと、を有する。
　開示の技術によれば、ソース、ドレインがビアを介して基板の下方の配線に直接接続されるトランジスタを含むバッファを効率よく配置することができる。
第１実施形態における半導体装置のレイアウトの一例を示す平面図である。 図１の半導体装置の断面構造の一例を示す断面図である。 図１のスタンダードセルブロックに配置される回路の一例を示す回路図である。 半導体基板の裏面側において、平面視で図３の電源ドメインＰＤ２に配置される電源線及びビアと、ＡＯＢとの位置関係の一例を示す平面図である。 図４のＡＯＢのレイアウトの一例を示す平面図である。 図５のＸ１－Ｘ１'線に沿う断面の一例を示す断面図である。 図５のＸ１－Ｘ１'線に沿う断面の別の例を示す断面図である。 図５のＸ１－Ｘ１'線に沿う断面の別の例を示す断面図である。 図５のＸ１－Ｘ１'線に沿う断面のさらなる別の例を示す断面図である。 図４のＡＯＢのレイアウトの変形例を示す平面図である。 第２実施形態の半導体装置におけるＡＯＢのレイアウトの一例を示す平面図である。 図１１のＡＯＢのレイアウトの変形例を示す平面図である。 第３実施形態の半導体装置において、平面視で図３のスタンダードセルブロックと重なる位置に配置される電源線及びビアと、ＡＯＢとの位置関係の一例を示す平面図である。 図１３のＡＯＢのレイアウトの一例を示す平面図である。 第４実施形態の半導体装置におけるＡＯＢのレイアウトの一例を示す平面図である。 第５実施形態の半導体装置におけるスタンダードセルブロックに配置される回路の一例を示す回路図である。
　以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号線又は信号端子を示す符号としても使用される。電源電位を示す符号は、電源電位が供給される電源線又は電源端子を示す符号としても使用される。
　（第１実施形態）
　図１は、第１実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置１００は、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）等でもよい。
　半導体装置１００は、複数のＩ／ＯセルＩＯＣ、ＩＯＣＰと内部回路領域ＩＮＴＲとを有する。Ｉ／ＯセルＩＯＣは、入力信号、出力信号又は入出力信号等の信号ＳＧＮＬ用のインタフェース回路である。Ｉ／ＯセルＩＯＣＰは、電源電位又は接地電位用のインタフェース回路である。
　各Ｉ／ＯセルＩＯＣ、ＩＯＣＰは、内部回路領域ＩＮＴＲに接続される。例えば、内部回路領域ＩＮＴＲは、スタンダードセルが設けられる１つ又は複数のスタンダードセルブロックＳＣＢを有する。なお、内部回路領域ＩＮＴＲには、スタンダードセル以外の論理回路が搭載されてもよく、メモリが搭載されてもよい。メモリは、スタンダードセルブロックＳＣＢ内に搭載されてもよい。
　図２は、図１の半導体装置１００の断面構造の一例を示す。半導体装置１００は、基板ＳＵＢと、基板ＳＵＢの表面ＦＳ側に形成された配線層ＷＬ１と、基板ＳＵＢの裏面ＢＳ側に形成された配線層ＷＬ２とを有する。基板ＳＵＢの表面ＦＳは、基板ＳＵＢの上面又は基板ＳＵＢの上方の一例であり、基板ＳＵＢの裏面ＢＳは、基板ＳＵＢの下方の一例である。基板ＳＵＢの表面には、トランジスタの一部であるフィンＦＩＮが形成される。フィンＦＩＮは、ソース、ドレイン及びチャネルを有する。配線層ＷＬ２における基板ＳＵＢと反対側の面（裏面）には、外部接続端子であるパッドＰＡＤが形成される。
　配線層ＷＬ２は、複数の配線層ＢＳＭ１、ＢＳＭ２（図２では２層、ＢＳＭはBackside Metalの略）を有する。例えば、配線層ＢＳＭ１、ＢＳＭ２には、電源電位及び接地電位等をそれぞれ供給する配線Ｗ１、Ｗ２がそれぞれ形成される。配線Ｗ１、Ｗ２は、ビアＶＩＡ１を介して相互に接続される。配線Ｗ２とパッドＰＡＤとは、ビアＶＩＡ２を介して相互に接続される。
　配線Ｗ１は、基板ＳＵＢに形成されたＴＳＶ（Through Silicon Via）を介してフィンＦＩＮのソース及びドレインに接続される。配線Ｗ１は、ＴＳＶを介して、基板ＳＵＢの表面に埋め込まれた埋め込み配線ＢＰＲ（Buried Power Rail）に接続されてもよい。ＴＳＶは、ビアの一例である。
　なお、基板ＳＵＢ上に形成されるトランジスタは、フィンを用いたフィンＦＥＴ（Field Effect Transistor）に限られない。例えば、基板ＳＵＢ上に形成されるトランジスタは、プレーナ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ナノシートＦＥＴ又はＣＦＥＴ（Complementary FET）でもよい。
　プレーナ型ＭＯＳＦＥＴ及びナノシートＦＥＴにおいても、電源電位又は接地電位を供給するＴＳＶは、トランジスタのソース及びドレインに接続される。また、ＣＦＥＴの場合、電源電位又は接地電位を供給するＴＳＶは、基板ＳＵＢの最も近くに位置するソース及びドレインに接続されてもよい。
　図３は、図１のスタンダードセルブロックＳＣＢに配置される回路の一例を示す。図３に示す例では、スタンダードセルブロックＳＣＢは、電源電位ＴＶＤＤ及び接地電位ＶＳＳが供給される電源ドメインＰＤ１、ＰＤ２、ＰＤ３を有する。電源電位ＴＶＤＤは、第２の電位の一例であり、電源線ＴＶＤＤは、第２の電源線の一例である。接地電位ＶＳＳは、第１の電位の一例であり、接地線ＶＳＳは、第１の電源線の一例である。
　電源ドメインＰＤ１は、電源電位ＴＶＤＤ及び接地電位ＶＳＳを受けて動作する制御回路ＣＮＴＬ１、論理回路ＬＧＣ１及びバッファＢＵＦ１を有する。電源ドメインＰＤ２は、常時供給される電源電位ＴＶＤＤと接地電位ＶＳＳとを受けて動作するバッファＢＵＦ２１、ＢＵＦ２２、ＢＵＦ２３及びスイッチトランジスタＳＷＴを有する。また、電源ドメインＰＤ２は、仮想電源電位ＶＶＤＤと接地電位ＶＳＳとを受けて動作するスタンダードセルＳＣとを有する。
　電源ドメインＰＤ３は、電源電位ＴＶＤＤ及び接地電位ＶＳＳを受けて動作する論理回路ＬＧＣ３を有する。仮想電源電位ＶＶＤＤは、第３の電位の一例であり、仮想電源線ＶＶＤＤは、第３の電源線の一例である。
　バッファＢＵＦ２１は、電源ドメインＰＤ１の制御回路ＣＮＴＬ１から出力される制御信号をバッファＢＵＦ１を介して受け、入力信号ＩＮとしてバッファＢＵＦ２２に出力する。バッファＢＵＦ２２は、直列に接続されたインバータＩＶ１、ＩＶ２を有する。インバータＩＶ１は、入力信号ＩＮを受けて出力信号ＯＵＴ０をインバータＩＶ２及びスイッチトランジスタＳＷＴのゲートに出力する。インバータＩＶ２は、出力信号ＯＵＴ０を受けて出力信号ＯＵＴを出力する。
　スイッチトランジスタＳＷＴは、ソースが電源線ＴＶＤＤに接続され、ドレインが仮想電源線ＶＶＤＤに接続されたＰＭＯＳトランジスタであり、インバータＩＶ１から出力される出力信号ＯＵＴ０の電圧をゲート電位として受けて動作する。すなわち、スイッチトランジスタＳＷＴのオン／オフは、制御回路ＣＮＴＬ１により制御され、仮想電源電位ＶＶＤＤの供給又は停止は、スイッチトランジスタＳＷＴのオン／オフにより切り替えられる。
　電源ドメインＰＤ２に配置されるバッファＢＵＦ２１、ＢＵＦ２２は、仮想電源電位ＶＶＤＤが供給されないスイッチトランジスタＳＷＴのオフ中にも動作する。このため、仮想電源電位ＶＶＤＤで動作するスタンダードセルＳＣを有する電源ドメインＰＤ２において、電源ドメインＰＤ１の制御回路ＣＮＴＬ１から出力される制御信号によりスイッチトランジスタＳＷＴのオン／オフを制御することができる。
　スイッチトランジスタＳＷＴがオンしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとが電気的に接続され、電源電位ＴＶＤＤは、仮想電源線ＶＶＤＤを介してスタンダードセルＳＣに供給される。スイッチトランジスタＳＷＴがオフしている間、電源線ＴＶＤＤと仮想電源線ＶＶＤＤとの電気的な接続が遮断され、仮想電源線ＶＶＤＤは、フローティング状態に設定される。スタンダードセルＳＣは、例えば、ＮＡＮＤ回路及びインバータ等の各種論理回路を有する。スタンダードセルＳＣは、ＳＲＡＭ（Static Random Access Memory）又は各種マクロを有してもよい。
　バッファＢＵＦ２３は、電源ドメインＰＤ１の論理回路ＬＧＣ１から出力される信号を受け、受けた信号を電源ドメインＰＤ３の論理回路ＬＧＣ３に出力する。電源ドメインＰＤ２に配置されるバッファＢＵＦ２３は、仮想電源電位ＶＶＤＤが供給されないスイッチトランジスタＳＷＴのオフ中にも動作する。このため、仮想電源電位ＶＶＤＤで動作するスタンダードセルＳＣを有する電源ドメインＰＤ２において、電源ドメインＰＤ１の論理回路ＬＧＣ１から出力される信号を電源ドメインＰＤ２のＢＵＦ２３を介して電源ドメインＰＤ３へ伝達することができる。
　仮想電源電位ＶＶＤＤの供給と停止とが可能な電源ドメインＰＤ２内に配置される常時動作が可能なバッファＢＵＦ２１、ＢＵＦ２２、ＢＵＦ２３は、ＡＯＢ（Always on Buffer）と呼ばれることがある。例えば、ＡＯＢは、セルとして設計されてもよい。ＡＯＢは、電源ドメインＰＤ２内のスイッチトランジスタＳＷＴ等の回路を制御する制御信号の伝達、又は、電源ドメインＰＤ１、ＰＤ３等の他の電源ドメイン間での信号（電源ドメインＰＤ２では使用されない信号）の伝達に使用される。ＡＯＢは、第１の回路の一例である。
　図４は、半導体基板ＳＵＢの裏面側において、平面視で図３の電源ドメインＰＤ２に配置される電源線及びビアと、ＡＯＢとの位置関係の一例を示す。例えば、配線層ＢＳＭ１の各配線は、Ｘ方向に延在し、配線層ＢＳＭ２の各配線は、Ｘ方向と異なるＹ方向に延在している。Ｘ方向は、第１の方向の一例であり、Ｙ方向は、第２の方向の一例である。図４に示す符号ＲＯＷは、配線層ＢＳＭ１におけるＹ方向のスタンダードセルＳＣの幅を示す。
　配線層ＢＳＭ１の仮想電源線ＶＶＤＤは、Ｙ方向にＲＯＷの２倍のピッチで配置される。Ｙ方向に隣接する一対の仮想電源線ＶＶＤＤの間には、Ｘ方向に延在し、途中の複数個所で途切れている接地線ＶＳＳと、接地線ＶＳＳが途切れた位置に配置された電源線ＴＶＤＤとが、Ｘ方向に沿って交互に配置される。換言すると、Ｘ方向において複数の接地線ＶＳＳの間に電源線ＴＶＤＤが配置される。
　太い破線枠で示すＡＯＢは、平面視で電源線ＴＶＤＤの一部と接地線ＶＳＳの一部とに重なる位置に、例えば、互い違い（千鳥状）に配置される。ＡＯＢが配置されない領域には、例えば、図示しないスタンダードセルＳＣが配置される。
　電源線ＴＶＤＤを接地線ＶＳＳの途切れた位置に分散して配置することで、配線層ＢＳＭ１において仮想電源線ＶＶＤＤ及び接地線ＶＳＳとともにＸ方向に延在する電源線ＴＶＤＤ用の配置を不要にすることができる。また、電源線ＴＶＤＤをＡＯＢが配置される位置のみに配置することができる。これにより、間隔ＲＯＷを空けて配線される電源線ＴＶＤＤ用の専用の領域を設ける場合に比べて、配線層ＢＳＭ１における仮想電源線ＶＶＤＤ及び接地線ＶＳＳの配置密度を高くすることができ、スタンダードセルＳＣへの電源供給能力を高くすることができる。
　配線層ＢＳＭ２では、電源線ＴＶＤＤ、仮想電源線ＶＶＤＤ及び接地線ＶＳＳが、Ｘ方向に繰り返し配置される。配線層ＢＳＭ１、ＢＳＭ２の仮想電源線ＶＶＤＤは、交差部分に配置されるビアＶＩＡ１を介して相互に接続される。配線層ＢＳＭ１、ＢＳＭ２の電源線ＴＶＤＤは、交差部分に配置されるビアＶＩＡ１を介して相互に接続される。配線層ＢＳＭ１、ＢＳＭ２の接地線ＶＳＳは、交差部分に配置されるビアＶＩＡ１を介して相互に接続される。
　なお、仮想電源線ＶＶＤＤは、配線層ＢＳＭ２での配置が省略されてもよい。この場合、配線層ＢＳＭ２において、電源線ＴＶＤＤと接地線ＶＳＳとがＸ方向に沿って交互に配置されてもよい。
　なお、ＡＯＢの配置密度は、電源ドメインＰＤ２内に配置するＡＯＢの必要数に応じて設定される。この場合、配線層ＢＳＭ１でＸ方向に延在する接地線ＶＳＳの切断間隔が変えられてもよく、配線層ＢＳＭ１のＹ方向における電源線ＴＶＤＤの配置間隔が変えられてもよい。
　図５は、図４のＡＯＢのレイアウトの一例を示す。図５に示すＡＯＢは、図３のバッファＢＵＦ２２を示すが、図３のバッファＢＵＦ２１又はバッファＢＵＦ２３でもよい。図５及び以降の平面図に示す凡例において、符号ＬＩは、基板ＳＵＢ上に形成されたローカル配線を示す。配線ＬＩは、トランジスタのソース及びドレインと直接接続が可能である。符号Ｍｉｎｔは、配線ＬＩ上の配線層である金属配線層Ｍｉｎｔに形成された配線を示す。符号ＧＴは、トランジスタのゲートを示す。符号ＶＩＡは、Ｍｉｎｔ配線とローカル配線ＬＩとを接続するビア、又はＭｉｎｔ配線とゲートＧＴとを接続するビアを示す。
　符号ＴＲ（ＰＭＯＳ）は、ＰＭＯＳトランジスタのトランジスタ領域（ソース、ドレイン及びチャネル）を示す。符号ＴＲ（ＮＭＯＳ）は、ＮＭＯＳトランジスタのトランジスタ領域（ソース、ドレイン及びチャネル）を示す。ＰＭＯＳトランジスタは、第２のトランジスタの一例であり、ＮＭＯＳトランジスタは、第１のトランジスタの一例である。
　例えば、フィンＦＥＴでは、領域ＴＲにフィンが形成される。ナノシートＦＥＴでは、領域ＴＲにソース及びドレインとして半導体層が形成され、ソース及びドレインの間にチャネルであるナノシートが形成される。
　ＡＯＢは、図４に示したように、配線層ＢＳＭ１において平面視で電源線ＴＶＤＤの一部と接地線ＶＳＳの一部とに重なる位置に配置される。ＡＯＢに含まれるインバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタは、平面視で配線層ＢＳＭ１の接地線ＶＳＳに重なる位置に配置される。ＡＯＢに含まれるインバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタは、平面視で配線層ＢＳＭ１の電源線ＴＶＤＤに重なる位置に配置される。
　インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタのソースは、ＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに直接接続される。インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタのソースは、ＴＳＶを介して配線層ＢＳＭ１の電源線ＴＶＤＤに直接接続される。これにより、基板ＳＵＢ（図２）の裏面側からＡＯＢのトランジスタのソースに電源電位ＴＶＤＤ及び接地電位ＶＳＳを直接供給することができ、ＡＯＢのレイアウトサイズを小さくして、ＡＯＢを効率よく配置することができる。
　なお、直接接続とは、ＴＳＶに含まれる導電体が各トランジスタのソースやドレイン等に接していることを意味し、例えばＴＳＶが複数層の導電体を有する場合にその複数層の導電体の一部がトランジスタのソースやドレインに接していることも含まれる。
　なお、配線層ＢＳＭ１の電源線ＴＶＤＤ及び接地線ＶＳＳの各々は、図示を省略した配線層ＢＳＭ２において対応する電源線ＴＶＤＤ及び接地線ＶＳＳの各々に接続される。また、配線層ＢＳＭ２に仮想電源線ＶＶＤＤが配置される場合、配線層ＢＳＭ１の仮想電源線ＶＶＤＤは、配線層ＢＳＭ２の仮想電源線ＶＶＤＤと接続されてもよい。
　図６は、図５のＸ１－Ｘ１'線に沿う断面の一例を示す。基板ＳＵＢの裏面ＢＳ側の配線層ＢＳＭ１に形成された接地線ＶＳＳは、基板ＳＵＢに形成されたＴＳＶ１を介して基板ＳＵＢの表面ＦＳ上に形成されたＮＭＯＳトランジスタのソースＳ（Ｎ型不純物領域）に接続される。同様に、裏面ＢＳ側の配線層ＢＳＭ１に形成された電源線ＴＶＤＤは、基板ＳＵＢに形成されたＴＳＶ２を介して、表面ＦＳ上に形成されたＰＭＯＳトランジスタのソースＳ（Ｐ型不純物領域）に接続される。
　各フィンＦＩＮにおいて、ソースＳとドレインＤとの間には、チャネルＣが配置される。チャネルＣの上には、ゲート絶縁膜（図示せず）を介してゲートＧＴが配置される。なお、図６では、裏面ＢＳ側に２つの配線層ＢＳＭ１、ＢＳＭ２が配置されるが、３層以上の配線層ＢＳＭが配置されてもよい。
　図７は、図５のＸ１－Ｘ１'線に沿う断面の別の例を示す。図６と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図７は、配線層ＢＳＭ１の配線が形成される位置が異なることを除き、図６の断面構造と同様である。配線層ＢＳＭ１の配線は、基板ＳＵＢの下方であって基板ＳＵＢ中の裏面ＢＳ側に形成される。
　図８は、図５のＸ１－Ｘ１'線に沿う断面の別の例を示す。図６と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図８は、配線層ＢＳＭ１の配線が形成される位置が異なることを除き、図６の断面構造と同様である。配線層ＢＳＭ１の配線は、基板ＳＵＢの裏面ＢＳ側に露出せず、基板ＳＵＢの内部に形成される。基板ＳＵＢ中に形成される配線層ＢＳＭ１の配線は、基板ＳＵＢに形成されたビアＶＩＡ１を介して、配線層ＢＳＭ２の配線に接続され、基板ＳＵＢに形成されたビアＶＩＡ３を介して、フィンＦＩＮのソースＳに接続される。
　図９は、図５のＸ１－Ｘ１'線に沿う断面のさらなる別の例を示す。図６と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図９は、基板ＳＵＢ上に形成されるトランジスタがナノシートＦＥＴであることを除き、図６の断面構造と同様である。ナノシートＦＥＴは、ソースＳ及びドレインＤを有する半導体層と、ソースＳ及びドレインＤの間に形成された半導体材料を有するナノシートＮＳと、ナノシートＮＳの表面に設けられるゲート絶縁膜（図示せず）を介して形成されたゲートＧＴとを有する。なお、図６、図７又は図８に示すフィンＦＥＴの代わりにナノシートＦＥＴが配置されてもよい。
　図１０は、図４のＡＯＢのレイアウトの変形例を示す。図５と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図１０のレイアウトは、ＡＯＢのＸ方向の両側に隣接する領域にＮ型のウェルタップＮＷＴＰとＰ型のウェルタップＰＷＴＰとが配置されることを除き、図５のレイアウトと同様である。ウェルタップＰＷＴＰは、第１のウェルタップの一例であり、ウェルタップＮＷＴＰは、第２のウェルタップの一例である。
　ウェルタップＰＷＴＰは、平面視で配線層ＢＳＭ１の接地線ＶＳＳと重なる位置に配置される。ウェルタップＰＷＴＰは、ソース及びドレインがＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに直接接続されたＰＭＯＳトランジスタにより形成される。これにより、ＮＭＯＳトランジスタの基板領域（網掛け以外の領域）であるＰ型のウェル領域ＰＷに接地電位ＶＳＳを供給することができる。
　ウェルタップＮＷＴＰは、平面視で配線層ＢＳＭ１の電源線ＴＶＤＤと重なる位置に配置される。ウェルタップＮＷＴＰは、ソース及びドレインがＴＳＶを介して配線層ＢＳＭ１の電源線ＴＶＤＤに直接接続されたＮＭＯＳトランジスタにより形成される。これにより、ＰＭＯＳトランジスタの基板領域（網掛けの領域）であるＮ型のウェル領域ＮＷに電源電位ＴＶＤＤを供給することができる。図１０に示すように、ＡＯＢを配置する領域に隣接してウェルタップＮＷＴＰ、ＰＷＴＰを配置することで、回路領域の設計効率を向上することができる。
　以上、第１実施形態では、ＡＯＢのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソースを、ＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳ及び電源線ＴＶＤＤに直接接続する。これにより、基板ＳＵＢの裏面側からＡＯＢに電源電位ＴＶＤＤ及び接地電位ＶＳＳを直接供給することができ、ＡＯＢのレイアウトサイズを小さくして、ＡＯＢを効率よく配置することができる。
　電源線ＴＶＤＤを接地線ＶＳＳの途切れた位置に分散して配置することで、配線層ＢＳＭ１において仮想電源線ＶＶＤＤ及び接地線ＶＳＳとともにＸ方向に延在する電源線ＴＶＤＤ用の配置を不要にすることができる。また、電源線ＴＶＤＤをＡＯＢが配置される位置のみに配置することができる。これにより、仮想電源線ＶＶＤＤ及び接地線ＶＳＳとともにＸ方向に延在する電源線ＴＶＤＤを半戦争ＢＳＭ１に配置する場合に比べて、配線層ＢＳＭ１における仮想電源線ＶＶＤＤ及び接地線ＶＳＳの配置密度を高くすることができ、スタンダードセルＳＣへの電源供給能力を高くすることができる。
　ウェルタップＰＷＴＰを平面視で配線層ＢＳＭ１の接地線ＶＳＳと重なる位置に配置することで、ＮＭＯＳトランジスタの基板領域があるＰ型のウェル領域ＰＷに接地電位ＶＳＳを供給することができる。ウェルタップＮＷＴＰを平面視で配線層ＢＳＭ１の電源線ＴＶＤＤと重なる位置に配置することで、ＰＭＯＳトランジスタの基板領域あるＮ型のウェル領域ＮＷに電源電位ＴＶＤＤを供給することができる。
　（第２実施形態）
　図１１は、第２実施形態の半導体装置におけるＡＯＢのレイアウトの一例を示す。図５と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。例えば、図１１に示す電源ドメインＰＤ２は、図３に示したように、電源ドメインＰＤ１、ＰＤ３とともに図１のスタンダードセルブロックＳＣＢに設けられる。
　図１１では、配線層ＢＳＭ１の接地線ＶＳＳは、Ｘ方向に延在して形成される。Ｙ方向に互いに隣接する一対の接地線ＶＳＳの間には、Ｘ方向に延在し、途中の複数個所で途切れている仮想電源線ＶＶＤＤと、仮想電源線ＶＶＤＤが途切れた位置に配置された電源線ＴＶＤＤとが、Ｘ方向に沿って交互に配置される。なお、ＡＯＢは、図４と同様に、電源ドメインＰＤ２内において互い違い（千鳥状）に配置される。
　配線層ＢＳＭ１において電源線ＴＶＤＤと接地線ＶＳＳとがＹ方向に並んで配置される場合、ＡＯＢのインバータＩＶ１、ＩＶ２は、Ｙ方向に並んで配置される。そして、インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタは、平面視で配線層ＢＳＭ１の接地線ＶＳＳに重なる位置に配置される。インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタは、平面視で配線層ＢＳＭ１の電源線ＴＶＤＤに重なる位置に配置される。これにより、図５と同様に、ＮＭＯＳトランジスタのソースをＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに直接接続することができ、ＰＭＯＳトランジスタのソースをＴＳＶを介して配線層ＢＳＭ１の電源線ＴＶＤＤに直接接続することができる。
　図１２は、図１１のＡＯＢのレイアウトの変形例を示す。図１１と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図１２では、ＡＯＢは、配線層ＢＳＭ１における電源線ＴＶＤＤと接地線ＶＳＳとの境界部分を跨いで配置され、インバータＩＶ１、ＩＶ２は、Ｘ方向に並んで配置される。インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタは、平面視で配線層ＢＳＭ１の接地線ＶＳＳに重なる位置に配置される。インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタは、平面視で配線層ＢＳＭ１の電源線ＴＶＤＤに重なる位置に配置される。
　インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタのソースは、共通化され、共通のＴＳＶを介して配線層ＢＳＭ１の電源線ＴＶＤＤに接続される。インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタのソースは、共通化され、共通のＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに接続される。
　これにより、図５と同様に、ＰＭＯＳトランジスタのソースをＴＳＶを介して配線層ＢＳＭ１の電源線ＴＶＤＤに直接接続することができ、ＮＭＯＳトランジスタのソースをＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに直接接続することができる。また、ＴＳＶを共通化することで、ＡＯＢのレイアウトサイズを図５及び図１１に比べて小さくすることが可能になる。
　なお、インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタのソースは、互いに独立に設けられてもよく、インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタのソースは、互いに独立に設けられてもよい。また、他の実施形態および変形例において、インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタのソースが共通化され、インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタのソースが共通化されてもよい。
　以上、第２実施形態においても、第１実施形態と同様の効果を得ることができる。例えば、基板ＳＵＢの裏面側からＡＯＢに電源電位ＴＶＤＤ及び接地電位ＶＳＳを直接供給することができ、ＡＯＢのレイアウトサイズを小さくして、ＡＯＢを効率よく配置することができる。また、Ｘ方向に延在する仮想電源線ＶＶＤＤが途切れた位置に電源線ＴＶＤＤが配置される場合にも、基板ＳＵＢの裏面側からＡＯＢに電源電位ＴＶＤＤ及び接地電位ＶＳＳを直接供給することができる。
　さらに、インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタのソースは、共通化され、共通のＴＳＶを介して配線層ＢＳＭ１の電源線ＴＶＤＤに接続される。インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタのソースは、共通化され、共通のＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに接続される。これにより、ＡＯＢのレイアウトサイズをさらに小さくして、ＡＯＢをさらに効率よく配置することができる。
　（第３実施形態）
　図１３は、第３実施形態の半導体装置において、平面視で図３のスタンダードセルブロックと重なる位置に配置される電源線及びビアと、ＡＯＢとの位置関係の一例を示す。図４と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。
　例えば、図１３に示す電源ドメインＰＤ２は、図３に示したように、電源ドメインＰＤ１、ＰＤ３とともに図１のスタンダードセルブロックＳＣＢに設けられる。この実施形態では、配線層ＢＳＭ１の電源配線が途切れておらず、Ｘ方向に延在する接地線ＶＳＳ、電源線ＴＶＤＤ及び仮想電源線ＶＶＤＤがＹ方向に並んで配置される。ＡＯＢは、配線層ＢＳＭ１において互いに隣接する接地線ＶＳＳと電源線ＴＶＤＤとに重なる位置に配置される。
　図１４は、図１３のＡＯＢのレイアウトの一例を示す。図５と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。図４に示すＡＯＢのレイアウトは、図１２のＡＯＢのレイアウトと同一又は同様である。すなわち、ＡＯＢは、配線層ＢＳＭ１における電源線ＴＶＤＤと接地線ＶＳＳとの境界部分を跨いで配置され、インバータＩＶ１、ＩＶ２は、Ｘ方向に並んで配置される。
　インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタのソースは、共通化され、共通のＴＳＶを介して配線層ＢＳＭ１の電源線ＴＶＤＤに接続される。インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタのソースは、共通化され、共通のＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに接続される。
　なお、インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタのソースは、互いに独立に設けられてもよい。また、インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタのソースは、互いに独立に設けられてもよい。
　以上、第３実施形態においても、第１実施形態と同様の効果を得ることができる。例えば、基板ＳＵＢの裏面側からＡＯＢに電源電位ＴＶＤＤ及び接地電位ＶＳＳを直接供給することができ、ＡＯＢのレイアウトサイズを小さくして、ＡＯＢを効率よく配置することができる。また、配線層ＢＳＭ１の電源線ＴＶＤＤがＸ方向に延在して配置される場合にも、ＡＯＢのレイアウトサイズを小さくして、ＡＯＢを効率よく配置することができる。
　（第４実施形態）
　図１５は、第４実施形態の半導体装置におけるＡＯＢのレイアウトの一例を示す。図５と同一又は同様の要素及びレイアウトについては、同じ符号又は同じパターンで示し、詳細な説明は省略する。例えば、図１５に示す電源ドメインＰＤ２は、図３に示したように、電源ドメインＰＤ１、ＰＤ３とともに図１のスタンダードセルブロックＳＣＢに設けられる。
　図１５における配線層ＢＳＭ１の接地線ＶＳＳ、仮想電源線ＶＶＤＤ及び電源線ＴＶＤＤのレイアウトは、図１１と同様である。すなわち、接地線ＶＳＳは、Ｘ方向に延在して形成される。Ｙ方向に互いに隣接する一対の接地線ＶＳＳの間には、Ｘ方向に延在し、途中の複数個所で途切れている仮想電源線ＶＶＤＤと、仮想電源線ＶＶＤＤが途切れた位置に配置された電源線ＴＶＤＤとが、Ｘ方向に沿って交互に配置される。
　この実施形態では、平面視で配線層ＢＳＭ１の仮想電源線ＶＶＤＤに重なる位置に電源タップセルＴＰＣが配置される。また、平面視で配線層ＢＳＭ１の電源線ＴＶＤＤと接地線ＶＳＳとに重なる位置に２つのＡＯＢ１、ＡＯＢ２がＸ方向に並べて配置される。
　電源タップセルＴＰＣは、ソース及びドレインがＴＳＶを介して配線層ＢＳＭ１の電源線ＴＶＤＤに直接接続されたＰＭＯＳトランジスタを有する。また、電源タップセルＴＰＣは、ソース及びドレインがＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに直接接続されたＰＭＯＳトランジスタを有する。トランジスタのソース、ドレインは、半導体層の一例である。
　各ＡＯＢ１、ＡＯＢ２のインバータＩＶ１、ＩＶ２は、図１１と同様にＹ方向に並んで配置される。インバータＩＶ１、ＩＶ２のＰＭＯＳトランジスタは、平面視で配線層ＢＳＭ１の電源線ＴＶＤＤに重なる位置に配置される。各ＡＯＢ１、ＡＯＢ２のＰＭＯＳトランジスタのソースは、Ｙ方向に延在するＭｉｎｔ配線、ビアＶＩＡ及びＸ方向に延在するローカル配線ＬＩを介して電源タップセルＴＰＣのＰＭＯＳトランジスタのソース及びドレインに接続される。すなわち、各ＡＯＢ１、ＡＯＢ２は、電源タップセルＴＰＣから供給される電源電位ＴＶＤＤを受ける。
　インバータＩＶ１、ＩＶ２のＮＭＯＳトランジスタは、平面視で配線層ＢＳＭ１の接地線ＶＳＳに重なる位置に配置され、ＮＭＯＳトランジスタのソースは、ＴＳＶを介して配線層ＢＳＭ１の接地線ＶＳＳに直接接続される。
　図１５に示すように、配線層ＢＳＭ１の仮想電源線ＶＶＤＤを途切れさせて配置する場合、仮想電源線ＶＶＤＤの間に配置される電源線ＴＶＤＤとの間に所定の間隔を空ける（空き領域を設ける）必要がある。この実施形態では、配線層ＢＳＭ１の電源線ＴＶＤＤに対応する位置に電源タップセルＴＰＣを配置し、電源タップセルＴＰＣから複数のＡＯＢ１、ＡＯＢ２に電源電位ＴＶＤＤを供給する。
　これにより、ＡＯＣを配線層ＢＳＭ１の電源線ＴＶＤＤに対向する位置だけでなく、配線層ＢＳＭ１の仮想電源線ＶＶＤＤに対向する位置にも配置することができる。この結果、配線層ＢＳＭ１の電源線ＴＶＤＤの配置数を減らすことができ、回路領域において空き領域が占める面積を減らすことができる。これにより、素子面積の増加を抑制することが可能となる。これに対して、各ＡＯＢ１、ＡＯＢ２に対応する位置に配線層ＢＳＭ１の電源線ＴＶＤＤを配置すると、各ＡＯＢ１、ＡＯＢ２に対応する電源線ＴＶＤＤ用の空き領域が必要となるため、素子面積が増加するおそれがある。
　以上、第４実施形態においても、第１実施形態と同様の効果を得ることができる。例えば、基板ＳＵＢの裏面側からＡＯＢに電源電位ＴＶＤＤ及び接地電位ＶＳＳを直接供給することができ、ＡＯＢのレイアウトサイズを小さくして、ＡＯＢを効率よく配置することができる。
　さらに、第４実施形態では、平面視で配線層ＢＳＭ１の電源線ＴＶＤＤと重なる位置に配置される電源タップセルＴＰＣと複数のＡＯＢのＰＭＯＳトランジスタのソースとを配線を介して接続する。これにより、配線層ＢＳＭ１の電源線ＴＶＤＤをＡＯＢ毎に配置する場合に比べて、配線層ＢＳＭ１の電源線ＴＶＤＤの配置数を減らすことができ、回路領域において空き領域が占める面積を減らすことができる。この結果、素子面積の増加を抑制することが可能となり、ＡＯＢの総レイアウトサイズを小さくして、ＡＯＢを効率よく配置することができる。なお、図１５では配線層ＢＳＭ１の電源線ＴＶＤＤが仮想電源線ＶＶＤＤの途切れた位置に配置されているが、配線層ＢＳＭ１の接地線ＶＳＳが途切れた位置に電源線ＴＶＤＤが配置された場合も電源タップセルＴＰＣから複数のＡＯＢ１、ＡＯＢ２に電源電位ＴＶＤＤを供給するようにしてもよい。また、他の実施形態においても同様の構成としてもよい。
　（第５実施形態）
　図１６は、第５実施形態の半導体装置におけるスタンダードセルブロックＳＣＢに配置される回路の一例を示す。図３と同一又は同様の要素については、同じ符号を付し、詳細な説明は省略する。図１６に示すスタンダードセルブロックＳＣＢは、図１と同様に、半導体装置１００の内部回路領域ＩＮＴＲに搭載される。
　図１６に示すスタンダードセルブロックＳＣＢは、図３と同様に、電源電位ＴＶＤＤ及び接地電位が供給される電源ドメインＰＤ１、ＰＤ３と、電源電位ＶＶＤＤ及び接地電位ＶＳＳが供給される電源ドメインＰＤ２とを有する。電源ドメインＰＤ１、ＰＤ３は、図３の電源ドメインＰＤ１、ＰＤ３とそれぞれ同じである。
　電源ドメインＰＤ２は、図３の電源ドメインＰＤ２に含まれるスイッチトランジスタＳＷＴを持たない。そして、例えば、半導体装置１００の外部に設けられる電源管理ＩＣ（Integrated Circuit）から供給される仮想電源電位ＶＶＤＤが、スイッチＳＷを介して電源ドメインＰＤ２内の仮想電源線ＶＶＤＤに供給される。電源管理ＩＣは、半導体装置１００が搭載されるボード上に配置されてもよく、半導体装置１００が搭載されるボードの外部に配置されてもよい。
　図１６の電源ドメインＰＤ２は、スイッチトランジスタＳＷＴを持たないため、バッファＢＵＦ２２は、電源ドメインＰＤ２の回路又は電源ドメインＰＤ３の回路の制御に使用される。バッファＢＵＦ２１、ＢＵＦ２２、ＢＵＦ２３等のＡＯＢのレイアウト及び断面構造は、第１の実施形態から第４の実施形態のＡＯＢのレイアウト及び断面構造と同一または同様である。
　以上、第５実施形態においても、第１実施形態から第４の実施形態と同様の効果を得ることができる。
　以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
　１００　半導体装置
　ＢＰＲ　埋め込み配線
　ＢＳ　裏面
　ＢＳＭ１、ＢＳＭ２　配線層
　ＢＵＦ１、ＢＵＦ２１、ＢＵＦ２２、ＢＵＦ２３　バッファ
　Ｃ　チャネル
　ＣＮＴＬ１　制御回路
　Ｄ　ドレイン
　ＦＩＮ　フィン
　ＦＳ　表面
　ＧＴ　ゲート
　ＩＮ　入力信号
　ＩＮＴＲ　内部回路領域
　ＩＯＣ、ＩＯＣＰ　Ｉ／Ｏセル
　ＩＶ１、ＩＶ２　インバータ
　ＬＩ　ローカル配線
　Ｍｉｎｔ　配線
　ＮＷ　ウェル領域
　ＮＷＴＰ　ウェルタップ
　ＯＵＴ、ＯＵＴ０　出力信号
　ＰＡＤ　パッド
　ＰＤ１、ＰＤ２、ＰＤ３　電源ドメイン
　ＰＳＷ　電源スイッチ回路
　ＰＷ　ウェル領域
　ＰＷＴＰ　ウェルタップ
　ＲＯＷ　間隔
　Ｓ　ソース
　ＳＣ　スタンダードセル
　ＳＣＢ　スタンダードセルブロック
　ＳＧＮＬ　信号
　ＳＵＢ　基板
　ＳＷ　スイッチ
　ＳＷＴ　スイッチトランジスタ
　ＴＰＣ　電源タップセル
　ＴＲ　トランジスタ領域
　ＴＶＤＤ　電源線
　ＶＩＡ１、ＶＩＡ２、ＶＩＡ３　ビア
　ＶＳＳ　接地線
　ＶＶＤＤ　仮想電源線
　Ｗ１、Ｗ２　配線
　ＷＬ１、ＷＬ２　配線層

Claims (9)

  1. 　基板と、
    　前記基板の上面より下方に形成され、第１の電位が供給される第１の電源線と、第２の電位が供給される第２の電源線と、第３の電位が供給される第３の電源線と、
    　前記基板の上方に形成され、前記第１の電源線と平面視で重なって配置された第１のトランジスタと、前記基板の上方に形成された第２のトランジスタと、
    　前記基板に形成され、前記第１のトランジスタのソースと前記第１の電源線とを接続する第１のビアと、
    　を有する半導体装置。
  2. 　前記基板に形成され、前記第２の電源線に接続する第２のビアと、
    　前記基板上に形成され、平面視で前記第２の電源線と重なって配置される半導体層と、
    　前記基板上に形成され、前記半導体層と前記第２のトランジスタのソースとを電気的に接続する配線と、
    　を有する請求項１に記載の半導体装置。
  3. 　前記第１のトランジスタ及び前記第２のトランジスタをそれぞれ有する複数の第１の回路を有し、
    　前記配線は、前記複数の第１の回路のそれぞれの前記第２のトランジスタの前記ソースに電気的に接続される
    　請求項２に記載の半導体装置。
  4. 　前記第１の電源線、前記第２の電源線及び前記第３の電源線が配線され、前記第１の電位が前記第１の電源線に常時供給され、前記第２の電位が前記第２の電源線に常時供給され、前記第３の電位の前記第３の電源線への供給又は停止が切り替えられる電源ドメインと、
    　前記電源ドメインに配置される前記第１のトランジスタ及び前記第２のトランジスタを有し、前記第１の電位及び前記第２の電位を受けて動作するインバータと、
    　を有する請求項１に記載の半導体装置。
  5. 　前記基板に形成され、前記第２の電源線と平面視で重なって配置された前記第２のトランジスタのソースと前記第２の電源線とを接続する第２のビアを有し、
    　前記第１の電源線、前記第２の電源線及び前記第３の電源線は、それぞれ平面視で第１の方向に延在し、
    　前記第１の電源線は、前記第１の方向に延在する途中の複数個所で途切れており、
    　前記第２の電源線は、前記第１の電源線が途切れた領域に配置され、
    　前記第１のトランジスタ及び前記第２のトランジスタは、平面視で前記第１の方向に並んで配置される
    　請求項４に記載の半導体装置。
  6. 　前記基板に形成され、前記第２の電源線と平面視で重なって配置された前記第２のトランジスタのソースと前記第２の電源線とを接続する第２のビアを有し、
    　前記第１の電源線、前記第２の電源線及び前記第３の電源線は、それぞれ平面視で第１の方向に延在し、
    　前記第１のトランジスタ及び前記第２のトランジスタは、平面視で前記第１の方向と異なる第２の方向に並んで配置される
    　請求項４に記載の半導体装置。
  7. 　前記第３の電源線は、前記第１の方向に延在する途中の複数個所で途切れており、
    　前記第２の電源線は、前記第３の電源線が途切れた領域に配置される
    　請求項６に記載の半導体装置。
  8. 　前記基板上において、平面視で前記第１の電源線と重なる位置に配置され、前記基板に形成された第３のビアに接続され、前記第１のトランジスタのウェルに前記第１の電位を供給する第１のウェルタップと、
    　前記基板上において、平面視で前記第２の電源線と重なる位置に配置され、前記基板に形成された第４のビアに接続され、前記第２のトランジスタのウェルに前記第２の電位を供給する第２のウェルタップと、
    　を有する請求項１に記載の半導体装置。
  9. 　前記第２の電源線を前記第３の電源線に接続するスイッチトランジスタを有し、
    　前記インバータの出力は、前記スイッチトランジスタのゲートに接続される
    　請求項４ないし請求項７のいずれか１項に記載の半導体装置。
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