WO2024232180A1 - 表示装置 - Google Patents

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健太郎 奥山
啓太 笹沼
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Definitions

  • This disclosure relates to a display device.
  • An electrochromic element is known that can form an area in which the degree of translucency and coloring can be controlled according to the applied voltage (for example, Patent Document 1).
  • the wiring connected to the drive elements provided on the active substrate of the dimming panel overlaps with the wiring connected to the drive elements provided in the active matrix panel, which can reduce the visibility of the displayed image.
  • the present invention aims to provide a display device that can improve the visibility of the displayed image.
  • a display device includes a display panel having an active area in which a plurality of pixels are provided, in which a background is visible when the pixels are in a first state in the active area, and an image is displayed when the pixels are in a second state, and a dimming panel having a dimming area arranged in a position overlapping the active area in a planar view and arranged to be capable of controlling the degree of light transmission within the dimming area, the dimming panel having a first electrode and a second electrode facing the first electrode with an electrochromic layer sandwiched therebetween.
  • FIG. 1 is a block diagram showing a display device according to a first embodiment.
  • FIG. 2 is a schematic plan view of the display device according to the first embodiment.
  • FIG. 3 is a schematic side view showing the display device according to the first embodiment.
  • FIG. 4 is a perspective view illustrating an example of a display unit according to the first embodiment.
  • FIG. 5 is a timing chart for explaining the timing at which the light source emits light in the field sequential method of the display unit.
  • FIG. 6 is an explanatory diagram showing the relationship between the voltage applied to the pixel electrodes of the display unit and the scattering state of the pixels.
  • FIG. 7 is a cross-sectional view showing an example of a cross section of the display unit.
  • FIG. 8 is a plan view showing the plane of the display unit in FIG. FIG.
  • FIG. 9 is an enlarged cross-sectional view of the liquid crystal layer portion of FIG.
  • FIG. 10 is a cross-sectional view for explaining the non-scattering state in the liquid crystal layer.
  • FIG. 11 is a cross-sectional view for explaining the scattering state in the liquid crystal layer.
  • FIG. 12 is a plan view showing scanning lines, signal lines, and switching elements in a pixel.
  • FIG. 13 is a plan view showing a storage capacitor layer in a pixel.
  • FIG. 14 is a plan view showing a pixel electrode in a pixel.
  • FIG. 15 is a plan view showing a light-shielding layer in a pixel.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI' of FIG. FIG.
  • FIG. 17 is an explanatory diagram illustrating an example in which the display panel is in the first state and the transmittance of the light control panel is high.
  • FIG. 18 is an explanatory diagram illustrating an example in which the display panel is in the second state and the transmittance of the light control panel is low.
  • FIG. 19 is a perspective view illustrating an example of a light adjusting unit according to the first embodiment.
  • FIG. 20 is a cross-sectional view taken along line XX-XX' of FIG. 19.
  • FIG. 21 is an enlarged schematic cross-sectional view of the portion AX shown in FIG.
  • FIG. 22 is a circuit diagram showing a dimming unit according to the first embodiment.
  • FIG. 23 is a plan view showing pixels of a display panel according to the second embodiment.
  • FIG. 24 is a plan view showing a segment of a light control panel according to the second embodiment.
  • FIG. 25 is a plan view showing pixel electrodes of a display panel according to the third embodiment.
  • FIG. 26 is a plan view showing the size of a first electrode of a light control panel according to the third embodiment.
  • FIG. 27 is a schematic cross-sectional view of a display device according to a comparative example.
  • FIG. 28 is a schematic cross-sectional view of a display device according to the fourth embodiment.
  • FIG. 29 is a circuit diagram showing a dimming unit according to the fifth embodiment.
  • FIG. 30 is a plan view showing a gate line according to the sixth embodiment.
  • FIG. 31 is a plan view showing a drain wire according to the sixth embodiment.
  • FIG. 1 is a block diagram showing a display device according to the first embodiment.
  • FIG. 2 is a schematic plan view of the display device according to the first embodiment.
  • the display device 1 includes a signal processing circuit 40, a display unit 200, and a dimming unit 50.
  • one direction of the plane of the display device 1 is a first direction Dx
  • a direction perpendicular to the first direction Dx is a second direction Dy
  • a direction perpendicular to the Dx-Dy plane is a third direction Dz.
  • “planar view” means viewing the display device 1 from the +Dz side toward the -Dz side along the third direction Dz. Note that the directions of Dx, Dy, and Dz are merely examples, and the present disclosure is not limited to these directions.
  • the display unit 200 has a display panel 2, a light source 3 (see FIG. 7), and a drive circuit 4.
  • the display panel 2 has an active area AA in which a plurality of pixels Pix are provided.
  • the plurality of pixels Pix are arranged, for example, in a matrix.
  • a row refers to a pixel row having m pixels Pix arranged in one direction.
  • a column refers to a pixel column having n pixels Pix arranged in a direction perpendicular to the direction in which the rows are arranged.
  • the values of m and n are determined according to the vertical display resolution and the horizontal display resolution.
  • a plurality of scanning lines GL are wired for each row, and a plurality of signal lines SL are wired for each column.
  • the light source 3 includes a plurality of light-emitting units 31.
  • the light source control unit 32 is provided on a wiring board 93 (see FIG. 7).
  • the wiring board 93 is a flexible printed circuit board or a PCB board.
  • a light source control signal LCSA is sent to the light source control unit 32 from an image output unit 91 of an external higher-level control unit 9.
  • the light source control signal LCSA is a signal that includes information on the amount of light of the light-emitting unit 31 that is set according to, for example, the input gradation value to the pixel Pix.
  • the drive circuit 4 includes a pixel control circuit 42, a gate drive circuit 43, a source drive circuit 44, and a common potential drive circuit 45.
  • the signal processing circuit 40 receives an input signal (such as an RGB signal) VS from the image output unit 91 of the external higher-level control unit 9 via a flexible printed circuit board 92.
  • an input signal such as an RGB signal
  • the signal processing circuit 40 includes an input signal analysis unit 411 and a signal adjustment unit 413.
  • the input signal analysis unit 411 generates a second input signal VCS based on a first input signal VS input from the outside.
  • the second input signal VCS is a signal that determines what gradation value is to be given to each pixel Pix of the display panel 2 based on the first input signal VS.
  • the second input signal VCS is a signal that includes gradation information regarding the gradation value of each pixel Pix.
  • the signal adjustment unit 413 generates a third input signal VCSA from the second input signal VCS.
  • the signal adjustment unit 413 sends the third input signal VCSA to the pixel control circuit 42.
  • the pixel control circuit 42 generates a horizontal drive signal HDS and a vertical drive signal VDS based on the third input signal VCSA.
  • the horizontal drive signal HDS and the vertical drive signal VDS are generated for each color that the light emitting section 31 can emit.
  • the gate drive circuit 43 sequentially selects the scanning lines GL of the display panel 2 within one vertical scanning period based on the horizontal drive signal HDS.
  • the order in which the scanning lines GL are selected is arbitrary.
  • the gate drive circuit 43 and the scanning lines GL are electrically connected by the first wiring GPL1 and the second wiring GPL2 arranged in the peripheral region FR (see FIG. 1) outside the active area AA.
  • the source drive circuit 44 supplies a grayscale signal corresponding to the output grayscale value of each pixel Pix to each signal line SL of the display panel 2 within one horizontal scanning period based on the vertical drive signal VDS.
  • the dimming unit 50 includes a dimming panel 60 and a dimming panel drive unit 140.
  • the dimming panel 60 has a dimming area DA arranged at a position superimposed on the active area AA when the active area AA is viewed in a plan view, i.e., when the display device 1 is viewed from the third direction Dz.
  • the dimming panel 60 controls the degree of light transmission within the dimming area DA.
  • the dimming panel drive unit 140 includes a gate line selection circuit 141 and a drain line output circuit 142.
  • a plurality of supply lines GTL connected to the gate line selection circuit 141 extend in the second direction Dy and are arranged side by side in the first direction Dx.
  • a plurality of drain lines STL connected to the drain line output circuit 142 extend in the first direction Dx and are arranged side by side in the second direction Dy.
  • the gate line selection circuit 141 is electrically connected to the dimming panel 60 by a plurality of supply lines GTL.
  • the gate line selection circuit 141 sequentially or simultaneously selects the supply lines GTL of the dimming panel 60 and outputs a drive signal.
  • the drain line output circuit 142 is electrically connected to the dimming panel 60 by a plurality of drain lines DTL.
  • the drain line output circuit 142 drives the dimming panel 60 in response to the dimming signal DI.
  • the signal processing circuit 40 performs various outputs based on the input signal IP input from the external higher-level control unit 9, and controls the operation of the dimming unit 50.
  • the signal processing circuit 40 outputs a dimming signal DI generated based on the input signal IP to the dimming unit 50.
  • FIG. 3 is a schematic side view showing the display device according to the first embodiment.
  • an observer OB looks from the display panel 2 toward the dimming panel 60, if the observer OB views the background BG through the display panel 2, the line of sight is LS1. If the observer OB views the image displayed on the display panel 2, the line of sight is LS2.
  • Fig. 4 is a perspective view showing an example of a display panel according to the present embodiment.
  • Fig. 5 is a timing chart showing the timing at which the light source emits light in the field sequential method of the first embodiment.
  • the display panel 2 has an active area AA in which an image can be displayed, and a peripheral area FR outside the active area AA.
  • the drive circuit 4 is fixed to the surface of the array substrate 10.
  • the array substrate 10 has a larger area in the Dx-Dy plane than the counter substrate 20, and the drive circuit 4 is provided on the protruding portion of the array substrate 10 that is exposed from the counter substrate 20.
  • the display panel 2 is an active matrix type panel. Therefore, there are signal (source) lines SL extending in the second direction Dy and scanning (gate) lines GL extending in the first direction Dx in a plan view, and switching elements Tr are located at the intersections of the signal lines SL and the scanning lines GL.
  • the switching element Tr is, for example, a thin film transistor.
  • the thin film transistor may be, for example, a bottom gate transistor or a top gate transistor.
  • a single gate thin film transistor is exemplified as the switching element Tr, but a double gate transistor may also be used.
  • One of the source electrode and drain electrode of the switching element Tr is connected to the signal line SL, the gate electrode is connected to the scanning line GL, and the other of the source electrode and drain electrode is connected to one end of the capacitance of the polymer dispersed liquid crystal LC described later.
  • One end of the capacitance of the polymer dispersed liquid crystal LC is connected to the switching element Tr via the pixel electrode PE, and the other end is connected to the common potential wiring COML via the common electrode CE.
  • a retention capacitance HC is generated between the pixel electrode PE and the retention capacitance electrode ITO electrically connected to the common potential wiring COML.
  • the common potential wiring COML is supplied from the common potential drive circuit 45.
  • the light-emitting unit 31 includes a first color (e.g., red) light-emitting body 33R, a second color (e.g., green) light-emitting body 33G, and a third color (e.g., blue) light-emitting body 33B.
  • the light source control unit 32 controls each of the first color light-emitting body 33R, the second color light-emitting body 33G, and the third color light-emitting body 33B to emit light in a time-division manner. In this way, the first color light-emitting body 33R, the second color light-emitting body 33G, and the third color light-emitting body 33B are driven by the field sequential method.
  • the first color light emitter 33R emits light during the first color light emission period RON, and the pixel Pix selected within one vertical scanning period GateScan scatters the light to display.
  • the entire display panel 2 if a gradation signal corresponding to the output gradation value of each pixel Pix is supplied to each of the signal lines SL described above for the pixel Pix selected within one vertical scanning period GateScan, then only the first color is lit during the first color light emission period RON.
  • the second color light emitter 33G emits light during the second color light emission period GON, and the pixel Pix selected within one vertical scanning period GateScan scatters the light to display.
  • the entire display panel 2 if a gradation signal corresponding to the output gradation value of each pixel Pix is supplied to each of the signal lines SL described above for the pixel Pix selected within one vertical scanning period GateScan, then only the second color is lit during the second color light emission period GON.
  • the third color light emitter 33B emits light during the third color light emission period BON, and the pixel Pix selected within one vertical scanning period GateScan scatters the light to display.
  • the entire display panel 2 if a gradation signal corresponding to the output gradation value of each pixel Pix is supplied to each of the signal lines SL described above for the pixel Pix selected within one vertical scanning period GateScan, then only the third color is lit during the third color light emission period BON.
  • the human eye has a limited temporal resolution and an afterimage occurs, so a composite image of three colors is recognized during one frame (1F).
  • the field sequential method does not require a color filter and reduces absorption loss in the color filter, achieving high transmittance.
  • one pixel is made up of sub-pixels that divide the pixel Pix into a first color, a second color, and a third color, whereas the field sequential method does not require such sub-pixel division. It is also possible to further include a fourth sub-frame and emit a fourth color different from the first color, second color, and third color.
  • FIG. 6 is an explanatory diagram showing the relationship between the voltage applied to the pixel electrode and the scattering state of the pixel.
  • FIG. 7 is a cross-sectional view showing an example of a cross section of the display section.
  • FIG. 8 is a plan view showing the plane of the display section of FIG. 4.
  • FIG. 9 is an enlarged cross-sectional view of the liquid crystal layer portion of FIG. 7.
  • FIG. 10 is a cross-sectional view for explaining the non-scattering state in the liquid crystal layer.
  • FIG. 11 is a cross-sectional view for explaining the scattering state in the liquid crystal layer.
  • a gradation signal corresponding to the output gradation value of each pixel Pix selected within one vertical scanning period GateScan is supplied to each of the signal lines SL described above, the voltage applied to the pixel electrode PE changes according to the gradation signal.
  • the voltage applied to the pixel electrode PE changes, the voltage between the pixel electrode PE and the common electrode CE changes. Then, as shown in FIG. 6, the scattering state of the liquid crystal layer 500 for each pixel Pix is controlled according to the voltage applied to the pixel electrode PE, and the scattering ratio within the pixel Pix changes.
  • the drive circuit 4 changes the voltage applied to the pixel electrode PE according to the vertical drive signal VDS in a voltage range Vdr that is lower than the saturation voltage Vsat.
  • the display unit 200 includes a first light-transmitting substrate 25, a display panel 2, and a second light-transmitting substrate 27.
  • a protective layer 75 is provided on one side of the first light-transmitting substrate 25.
  • a protective layer 76 is provided on one side of the second light-transmitting substrate 27.
  • the display panel 2 comprises an array substrate 10, a counter substrate 20, and a liquid crystal layer 500.
  • the counter substrate 20 faces the surface of the array substrate 10 in a direction perpendicular to the surface (the third direction DZ shown in FIG. 1).
  • the liquid crystal layer 500 is made of polymer-dispersed liquid crystal, which will be described later, sealed between the array substrate 10, the counter substrate 20, and a sealing portion 18.
  • the array substrate 10 has a first main surface 10A, a second main surface 10B, a first side surface 10C, a second side surface 10D, a third side surface 10E, and a fourth side surface 10F.
  • the first main surface 10A and the second main surface 10B are parallel planes.
  • the first side surface 10C and the second side surface 10D are parallel planes.
  • the third side surface 10E and the fourth side surface 10F are parallel planes.
  • the opposing substrate 20 has a first main surface 20A, a second main surface 20B, a first side surface 20C, a second side surface 20D, a third side surface 20E, and a fourth side surface 20F.
  • the first main surface 20A and the second main surface 20B are parallel planes.
  • the first side surface 20C and the second side surface 20D are parallel planes.
  • the third side surface 20E and the fourth side surface 20F are parallel planes.
  • the first substrate 25 has a first main surface 25A, a second main surface 25B, a first side surface 25C, a second side surface 25D, a third side surface 25E, and a fourth side surface 25F.
  • the first main surface 25A and the second main surface 25B are parallel planes.
  • the first side surface 25C and the second side surface 25D are parallel planes.
  • the third side surface 25E and the fourth side surface 25F are parallel planes.
  • the first substrate 25 is attached to the first main surface 20A of the opposing substrate 20 via an optical resin 23.
  • the first substrate 25 is a protective substrate for the opposing substrate 20, and is formed, for example, from glass or a light-transmitting resin.
  • the first substrate 25 is formed from a glass substrate, it is also called a cover glass.
  • the first substrate 25 is formed from a light-transmitting resin, it may be flexible.
  • the second substrate 27 has a first main surface 27A, a second main surface 27B, a first side surface 27C, a second side surface 27D, a third side surface 27E, and a fourth side surface 27F.
  • the first main surface 27A and the second main surface 27B are parallel planes.
  • the first side surface 27C and the second side surface 27D are parallel planes.
  • the third side surface 27E and the fourth side surface 27F are parallel planes.
  • the second substrate 27 is attached to the first main surface 10A of the array substrate 10 via an optical resin 26.
  • the second substrate 27 is a protective substrate for the array substrate 10, and is formed, for example, from glass or a light-transmitting resin.
  • the second substrate 27 is formed from a glass substrate, it is also called a cover glass.
  • the second substrate 27 is formed from a light-transmitting resin, it may be flexible.
  • the light source 3 faces the second side surface 25D of the first substrate 25.
  • the light source 3 is sometimes called a side light source.
  • the light source 3 irradiates light source light to the second side surface 25D of the first substrate 25.
  • the second side surface 25D of the first substrate 25 facing the light source 3 serves as a light incidence surface.
  • the light incidence surface facing the light source 3 may also be the second side surface 20D of the opposing substrate 20 or the second side surface 27D of the second substrate 27.
  • the light source 3 includes a light emitter 31 and a light guide 33L.
  • the light emitter 31 includes a first color (e.g., red) light emitter 33R, a second color (e.g., green) light emitter 33G, and a third color (e.g., blue) light emitter 33B.
  • the light guide 33L irradiates the light emitted by the first color light emitter 33R, the second color light emitter 33G, and the third color light emitter 33B to the second side surface 25D of the first base material 25.
  • the light guide 33L simultaneously receives the light of the multiple light emitters 31, diffuses it internally, and releases it to the display panel 2. As a result, the distribution of light per unit area irradiated to the second side surface 25D of the first base material 25 is uniform.
  • the light guide 33L is a single light guide 33L that is integrally formed from the third side 25E to the fourth side 25F.
  • the light guide 33L may be configured by arranging a plurality of divided light guides from the third side 25E to the fourth side 25F.
  • the light guide 33L may be configured by arranging a plurality of divided light guides from the third side 25E to the fourth side 25F, and connecting adjacent light guides.
  • the light emitting section 31 and the light guide 33L are fixed with an adhesive or the like and assembled to the support 33M to form a light source module.
  • the support 33M is mounted so as to overlap the first main surface 25A of the first base material 25 and is fixed to the first base material 25 with an adhesive or the like.
  • the wiring board 93 (flexible printed circuit board or PCB board) is equipped with an integrated circuit of the light source control unit 32, and the light source control unit 32 is connected to the light source 3 via the wiring board 93 (flexible printed circuit board or PCB board).
  • the wiring board 93 is fixed to the support body 33M with an adhesive or the like.
  • the light source light emitted from the light source 3 propagates in a direction away from the second side surface 20D (second direction Dy) while being reflected by either the first substrate 25, the array substrate 10, the counter substrate 20, or the second substrate 27.
  • the light source light L propagating through the first substrate 25, the array substrate 10, the counter substrate 20, or the second substrate 27 is scattered at the pixel Pix where the liquid crystal is in a scattering state, and the angle of incidence of the scattered light becomes smaller than the critical angle, so that radiated light 68, 68A is radiated to the outside from the first main surface 20A of the counter substrate 20 (the first main surface 25A of the first substrate 25) and the first main surface 10A of the array substrate 10, respectively.
  • the radiated light 68, 68A radiated to the outside from the first main surface 20A of the counter substrate 20 and the first main surface 10A of the array substrate 10, respectively, is observed by the observer.
  • multiple light-emitting units 31 are arranged at a predetermined pitch in an area of the active area AA that corresponds to the first direction Dx.
  • the drive circuit 4 described above includes multiple integrated circuits for the gate drive circuit 43 and multiple integrated circuits for the source drive circuit 44.
  • the array substrate 10 is provided with a first alignment film AL1.
  • the counter substrate 20 is provided with a second alignment film AL2.
  • the alignment film is subjected to an alignment treatment, for example, the alignment direction of the first alignment film AL1 is on one side of the first direction Dx, and the alignment direction of the second alignment film AL2 is on the other side of the first direction Dx.
  • the first alignment film AL1 and the second alignment film AL2 may be, for example, vertical alignment films, or may be alignment films that are aligned in the first direction Dx in which the multiple light-emitting sections 31 are arranged.
  • the alignment treatment is performed by a rubbing treatment or a photo-alignment treatment.
  • the polymer-dispersed liquid crystal LC of the liquid crystal layer 500 shown in FIG. 10 is sealed between the array substrate 10 and the opposing substrate 20.
  • the monomer is polymerized by ultraviolet light or heat to form a three-dimensional mesh-like polymer network 510.
  • the polymer dispersed liquid crystal LC has a three-dimensional mesh-like polymer network 510 and liquid crystal molecules 520.
  • the orientation of the liquid crystal molecules 520 is controlled by the voltage difference between the pixel electrode PE and the common electrode CE.
  • the orientation of the liquid crystal molecules 520 changes depending on the voltage applied to the pixel electrode PE.
  • the change in the orientation of the liquid crystal molecules 520 changes the degree of scattering of light passing through the pixel Pix.
  • the optical axis Ax1 of the polymer network 510 and the optical axis Ax2 of the liquid crystal molecules 520 are oriented substantially the same.
  • the optical axis Ax2 of the liquid crystal molecules 520 is parallel to the first direction Dx (FIG. 7) of the liquid crystal layer 500.
  • the optical axis Ax1 of the polymer network 510 is also parallel to the first direction Dx of the liquid crystal layer 500 regardless of the presence or absence of voltage.
  • the ordinary light refractive indexes of the polymer network 510 and the liquid crystal molecules 520 are equal to each other.
  • the refractive index difference between the polymer network 510 and the liquid crystal molecules 520 is almost zero in all directions.
  • the liquid crystal layer 500 is in a non-scattering state in which it does not scatter the light source light.
  • the light source light propagates in a direction away from the light source 3 (light-emitting section 31).
  • the background on the first major surface 20A side of the counter substrate 20 is visible from the first major surface 10A of the array substrate 10
  • the background on the first major surface 10A side of the array substrate 10 is visible from the first major surface 20A of the counter substrate 20.
  • the optical axis Ax2 of the liquid crystal molecules 520 is tilted by the electric field generated between the pixel electrode PE and the common electrode CE. Since the optical axis Ax1 of the polymer network 510 does not change due to the electric field, the optical axis Ax1 of the polymer network 510 and the optical axis Ax2 of the liquid crystal molecules 520 are oriented in different directions.
  • the light source light is scattered. As described above, a portion of the scattered light source light is emitted to the outside from the first main surface 10A of the array substrate 10 or the first main surface 20A of the counter substrate 20, and this light is observed by the observer.
  • a pixel Pix having a pixel electrode PE to which no voltage is applied the background on the first main surface 20A side of the counter substrate 20 is visible from the first main surface 10A of the array substrate 10, and the background on the first main surface 10A side of the array substrate 10 is visible from the first main surface 20A of the counter substrate 20.
  • a first input signal VS is input from the image output unit 91
  • a voltage is applied to the pixel electrode PE of the pixel Pix where an image is displayed, and an image based on the third input signal VCSA is visible together with the background.
  • the polymer dispersed liquid crystal LC is in a scattering state, an image is displayed in the display area.
  • the image displayed by the light emitted to the outside after scattering the light source in a pixel Pix having a pixel electrode PE to which a voltage is applied is superimposed on the background.
  • the display device 1 of this embodiment can display an image superimposed on the background by combining the radiated light 68 or radiated light 68A with the background.
  • each pixel electrode PE in one vertical scanning period GateScan shown in FIG. 5, the potential of each pixel electrode PE (see FIG. 9) that has been written must be held during at least one of the first color light emission period RON, the second color light emission period GON, and the third color light emission period BON that follow each vertical scanning period GateScan. If the potential of each pixel electrode PE (see FIG. 8) that has been written cannot be held during at least one of the first color light emission period RON, the second color light emission period GON, and the third color light emission period BON that follow each vertical scanning period GateScan, so-called flicker is likely to occur.
  • FIG. 12 is a plan view showing the scanning lines, signal lines, and switching elements in a pixel.
  • FIG. 13 is a plan view showing the storage capacitance layer in a pixel.
  • FIG. 14 is a plan view showing the pixel electrode in a pixel.
  • FIG. 15 is a plan view showing the light-shielding layer in a pixel.
  • FIG. 16 is a cross-sectional view of XIV-XIV' in FIG. 15.
  • the array substrate 10 has a plurality of signal lines SL and a plurality of scanning lines GL arranged in a grid pattern in a plan view.
  • one surface of the array substrate 10 has a plurality of signal lines SL arranged at intervals in the first direction Dx, and a plurality of scanning lines GL arranged at intervals in the second direction Dy.
  • the area surrounded by adjacent scanning lines GL and adjacent signal lines SL is a pixel Pix.
  • the pixel Pix is provided with a pixel electrode PE and a switching element Tr.
  • the switching element Tr is a bottom-gate type thin-film transistor.
  • the switching element Tr has a semiconductor layer SC that overlaps, in a planar view, with a gate electrode GE that is electrically connected to the scanning line GL.
  • the scanning line GL is wiring made of a metal such as molybdenum (Mo) or aluminum (Al), a laminate of these, or an alloy of these.
  • the signal line SL is wiring made of a metal such as aluminum or an alloy.
  • the semiconductor layer SC is arranged so as not to protrude from the gate electrode GE in a plan view. This allows the light source light L directed from the gate electrode GE side toward the semiconductor layer SC to be reflected, making it difficult for light leakage to occur in the semiconductor layer SC.
  • the light source light L emitted from the light source 3 is incident in the second direction Dy.
  • the incident direction is the direction from the second side 20D closest to the light source 3 to the first side 20C which is the opposing surface of the second side 20D.
  • the length of the semiconductor layer SC in the first direction is smaller than the length of the semiconductor layer SC in the first direction Dx. This reduces the length of the light source light L in the direction intersecting the incident direction, reducing the effect of light leakage.
  • the source electrode SE is made of the same two conductors as the signal line SL, and extends from the signal line SL in the same layer as the signal line SL and in a direction intersecting the signal line. As a result, the source electrode SE, which is electrically connected to the signal line SL, overlaps one end of the semiconductor layer SC in a plan view.
  • a drain electrode DE is provided between the conductors of adjacent source electrodes SE.
  • the drain electrode DE overlaps with the semiconductor layer SC.
  • the portion that does not overlap with the source electrode SE and the drain electrode DE functions as the channel of the switching element Tr.
  • the contact electrode DEA electrically connected to the drain electrode DE is electrically connected to the pixel electrode PE through a contact hole CH.
  • the array substrate 10 has a first light-transmissive substrate 19 made of, for example, glass.
  • the first light-transmissive substrate 19 may be a resin such as polyethylene terephthalate, so long as it has light-transmissive properties.
  • the scanning line GL (see FIG. 10) and the gate electrode GE are provided on the first light-transmissive substrate 19.
  • a first insulating layer 11 is provided to cover the scanning line GL and the gate electrode GE.
  • the first insulating layer 11 is formed of a transparent inorganic insulating material such as silicon nitride.
  • a semiconductor layer SC is laminated on the first insulating layer 11.
  • the semiconductor layer SC is formed of, for example, amorphous silicon, but may be formed of polysilicon or an oxide semiconductor.
  • the length Lsc of the semiconductor layer SC is smaller than the length Lge of the gate electrode GE overlapping the semiconductor layer SC. This allows the gate electrode GE to block the light Ld1 propagating through the first light-transmitting substrate 19. As a result, the switching element Tr of embodiment 1 has reduced light leakage.
  • the second insulating layer 12 is formed, for example, from a transparent inorganic insulating material such as silicon nitride, similar to the first insulating layer.
  • a third insulating layer is formed on the second insulating layer 12, covering a portion of the second insulating layer 12.
  • the third insulating layer 13 is formed of an organic insulating material having translucency, such as an acrylic resin.
  • the third insulating layer 13 has a thickness greater than other insulating films formed of inorganic materials.
  • a metal layer TM is provided on the third insulating layer 13.
  • the conductive metal layer TM is a metal such as molybdenum (Mo) or aluminum (Al), a laminate of these, or wiring of an alloy of these.
  • the metal layer TM is provided in an area that overlaps the signal line SL, the scanning line GL, and the switching element Tr in a plan view. This gives the metal layer TM a lattice shape, and creates an opening AP surrounded by the metal layer TM.
  • a storage capacitance electrode ITO is provided on the third insulating layer 13 and the metal layer TM.
  • the storage capacitance electrode ITO is formed of a translucent conductive material such as ITO (Indium Tin Oxide).
  • the storage capacitance electrode ITO is also called a third translucent electrode.
  • the storage capacitance electrode ITO has an area IOX surrounded by the scanning line GL and the signal line SL where there is no translucent conductive material.
  • the storage capacitance electrode ITO is provided across multiple pixels Pix, straddling adjacent pixels Pix. The area of the storage capacitance electrode ITO where there is a translucent conductive material overlaps the scanning line GL or the signal line SL, and extends to the adjacent pixel Pix.
  • the storage capacitance electrode ITO is in a lattice shape that covers the scanning lines GL and signal lines SL along the scanning lines GL and signal lines SL. This reduces the storage capacitance HC between the region IOX without the translucent conductive material and the pixel electrode PE, so the storage capacitance HC is adjusted according to the size of the region IOX without the translucent conductive material.
  • a switching element Tr is provided that is connected to a scanning line GL and a signal line SL. At least the switching element Tr is covered with a third insulating layer 13, which is an organic insulating layer, and above the third insulating layer 13 is a metal layer TM that has a larger area than the switching element Tr. This makes it possible to suppress light leakage from the switching element Tr.
  • the array substrate 10 includes a third insulating layer 13, which is an organic insulating layer that covers at least the switching element Tr, and a metal layer TM that is provided above the third insulating layer 13 and has an area larger than that of the switching element Tr.
  • a third insulating layer 13 which is an organic insulating layer that covers at least the switching element Tr, and a metal layer TM that is provided above the third insulating layer 13 and has an area larger than that of the switching element Tr.
  • a third insulating layer 13 which is an organic insulating layer that covers at least the switching element Tr, and a metal layer TM that is provided above the third insulating layer 13 and has an area larger than that of the switching element Tr.
  • the light source light L irradiated from the light source 3 is incident with the second direction Dy as the incident direction.
  • the above-mentioned slope includes a first slope 13F of the third insulating layer 13 on the side where the light Lu of the light source light L is incident, and a second slope 13R of the third insulating layer 13 on the opposite side to the side where the light Lu is incident.
  • the first slope 13F of the third insulating layer 13 on the side where the light Lu is incident is covered with a metal layer TMt.
  • the metal layer TMt is made of the same material as the metal layer TM, and is a tapered portion formed by extending the metal layer TM.
  • Light Lu arrives in the incident direction.
  • Light Lu is a portion of the light source light L that arrives from the side closer to the light source 3 than the switching element Tr.
  • the metal layer TMt blocks the light Lu, thereby reducing light leakage.
  • the second slope 13R is covered with a metal layer TM and the background of the opposing substrate 20 is visible from the array substrate 10, the light Ld2 seen by the observer may be reflected by the metal layer TM covering the second slope 13R, and the reflected light may be visible to the observer.
  • the metal layer TM may be on the storage capacitance electrode ITO, and may be laminated with the storage capacitance electrode ITO.
  • the metal layer TM has a smaller electrical resistance than the storage capacitance electrode ITO. This reduces the variation in the potential of the storage capacitance electrode ITO depending on the position of the pixel Pix in the active area AA.
  • a fourth insulating layer 14 is provided on the storage capacitance electrode ITO and the metal layer TM.
  • the fourth insulating layer 14 is an inorganic insulating layer formed of a transparent inorganic insulating material such as silicon nitride.
  • a pixel electrode PE is provided on the fourth insulating layer 14.
  • the pixel electrode PE is made of a light-transmitting conductive material such as ITO.
  • the pixel electrode PE is electrically connected to the contact electrode DEA via a contact hole CH provided in the fourth insulating layer 14, the third insulating layer 13, and the second insulating layer 12.
  • the pixel electrode PE is partitioned for each pixel Pix.
  • a first alignment film AL1 is provided on the pixel electrode PE.
  • the counter substrate 20 has a second light-transmitting substrate 29 made of, for example, glass.
  • the second light-transmitting substrate 29 may be a resin such as polyethylene terephthalate as long as it has light-transmitting properties.
  • a common electrode CE is provided on the second light-transmitting substrate 29.
  • the common electrode CE is made of a light-transmitting conductive material such as ITO.
  • a second alignment film AL2 is provided on the surface of the common electrode CE.
  • the counter substrate 20 also has a light-shielding layer LS between the second light-transmitting substrate 29 and the common electrode CE.
  • the light-shielding layer LS is made of a black resin or metal material.
  • a spacer PS is also formed between the array substrate 10 and the counter substrate 20, and the spacer PS is between the common electrode CE and the second alignment film AL2.
  • a light-shielding layer GS which is in the same layer as the scanning line GL, extends along the signal line SL and is provided at a position overlapping with a part of the signal line SL.
  • the light-shielding layer GS is made of the same material as the scanning line GL.
  • the light-shielding layer GS is not provided at the portion where the scanning line GL and the signal line SL intersect in a plan view.
  • the light-shielding layer GS and the signal line SL are electrically connected by a contact hole CHG. This reduces the wiring resistance of the light-shielding layer GS and the signal line SL compared to the wiring resistance of only the signal line SL. As a result, delay of the grayscale signal supplied to the signal line SL is suppressed. Note that the light-shielding layer GS and the signal line SL do not necessarily have to be connected without the contact hole CHG.
  • the opposing substrate 20 is provided with a light-shielding layer LS.
  • the light-shielding layer LS is provided in an area that overlaps the signal lines SL, the scanning lines GL, and the switching elements Tr in a plan view.
  • the light-shielding layer LS has a width greater than that of the metal layer TM. This prevents light reflected at the edges of the signal lines SL, scanning lines GL, and metal layer TM from being emitted from the display panel 2. As a result, the visibility of images in the display device 1 is improved.
  • the contact holes CH and CHG are prone to diffuse reflection when exposed to light source light L. For this reason, the light-shielding layer LS is provided in an area that overlaps the contact holes CH and CHG in a plan view.
  • spacers SP are disposed between the array substrate 10 and the opposing substrate 20, improving the uniformity of the distance between the array substrate 10 and the opposing substrate 20.
  • FIG. 17 is an explanatory diagram illustrating an example in which the display panel is in a first state and the light control panel has a high transmittance.
  • FIG. 18 is an explanatory diagram illustrating an example in which the display panel is in a second state and the light control panel has a low transmittance.
  • the processing area BS is not the entire area of the active area AA, but a part of the active area AA.
  • the first state refers to a state in which the liquid crystal layer 500 is in a non-scattering state, and the background BG is visible without the pixel Pix scattering light.
  • the second state refers to a state in which the liquid crystal layer 500 is in a scattering state, and the pixel Pix scatters light to display the image T1.
  • the degree of light transmission in the dimming area DA of the dimming panel 60 is at its highest.
  • the second state the degree of light transmission in the dimming area DA of the dimming panel 60 is at its lowest.
  • Fig. 19 is a perspective view showing an example of a dimming unit according to the first embodiment.
  • Fig. 20 is a cross-sectional view taken along the line XX-XX' in Fig. 19.
  • Fig. 21 is a schematic cross-sectional view showing an enlarged view of the AX portion shown in Fig. 20.
  • Fig. 22 is a circuit diagram showing a dimming unit according to the first embodiment.
  • the dimming unit 50 has a frame 51 and a dimming panel 60.
  • the dimming panel 60 is fixed by surrounding the peripheral portion of the dimming panel 60 with the frame 51.
  • the dimming panel 60 has a first substrate 610, a second substrate 620, a circuit forming layer 630, a first electrode 61, a second electrode 62, an electrochromic layer 71, and a sealing portion 72.
  • the dimming panel 60 is layered in the following order: the first substrate 610, the circuit forming layer 630, the first electrode 61, the electrochromic layer 71, and the second substrate 620.
  • the first substrate 610 and the second substrate 620 are substrates having translucency.
  • the first substrate 610 and the second substrate 620 are, for example, glass substrates.
  • the first substrate 610 and the second substrate 620 are not limited to this, and may be substrates formed using, for example, a translucent resin.
  • the first electrode 61 is an anode electrode.
  • the first electrode 61 is made of a translucent conductive material such as ITO (Indium Tin Oxide).
  • the second electrode 62 is a cathode electrode.
  • the second electrode 62 is formed of a translucent conductive material such as ITO or IZO.
  • the second electrode 62 is formed continuously across the entire dimming area DA.
  • the second electrode 62 faces the multiple first electrodes 61 with the electrochromic layer 71 sandwiched between them.
  • the circuit formation layer 630 is provided on the first substrate 610, and is a layer in which various wiring such as various transistors including the switching element TrS shown in Figures 21 and 22 is formed.
  • the electrochromic layer 71 contains an electrochromic material and an electrolyte.
  • the electrolyte of the electrochromic layer 71 is an electrolyte solution provided corresponding to the electrochromic material.
  • the electrochromic material is a material containing an ion-inserted metal oxide.
  • the electrochromic material is tungsten oxide (WO 3 )
  • the electrolyte is an aqueous electrolyte solution such as sulfuric acid or water, or an organic electrolyte solution containing a lithium salt.
  • an oxidation-reduction reaction is caused in which hydrogen ions (H + ) or lithium salt ions (Li + ) move between the electrochromic material and the electrolyte, and the degree of light transmission of the electrochromic material changes.
  • the electrochromic material is not limited to this, and other materials that cause an electrochromic oxidation-reduction reaction may be adopted.
  • the sealing portion 72 is provided so as to surround the periphery of the electrochromic layer 71.
  • the electrochromic layer 71 is sealed within the dimming area DA by the first substrate 610, the second substrate 620, and the sealing portion 72.
  • the sealing portion 72 effectively seals the electrochromic layer 71 and can prevent moisture from entering from the outside.
  • the dimming panel 60 is a dimming panel that is provided so that the degree of electrochromic material and the degree of coloring can be reversibly controlled by controlling the presence or absence of a potential difference between the first electrode 61 and the second electrode 62.
  • the dimming panel 60 is controlled so that the electrochromic material has either the highest degree of light transmittance or the lowest degree of light transmittance.
  • the specific light transmittance of the dimming panel 60 corresponds to the electrochromic material.
  • the circuit formation layer 630 is formed on the first substrate 610 by stacking the light-shielding layer 63, the insulating film 81, the light-shielding layer 310, the overcoat layer 320, the insulating film 330, and the first electrode 61 in this order in the third direction Dz.
  • the insulating film 81 has a first insulating film 81a, a second insulating film 81b, and a third insulating film 81c.
  • the insulating film 81 is laminated on the sensor substrate 210 in the order of the first insulating film 81a, the second insulating film 81b, and the third insulating film 81c.
  • the first insulating film 81a is provided on the sensor substrate 210, covering the light-shielding layer 63.
  • the switching element TrS is provided on the first insulating film 81a.
  • the switching element TrS has a semiconductor layer 64, a source electrode 65, a drain electrode 66, and a gate electrode 67.
  • the light-shielding layer 63 may be electrically connected to the gate electrode 67, and the light-shielding layer 63 may function as the gate electrode.
  • the switching element TrS is, for example, a thin film transistor.
  • the switching element TrS controls the potential difference between the first electrode 61 and the second electrode 62.
  • the thin film transistor may be, for example, a bottom gate transistor or a top gate transistor.
  • a double gate thin film transistor is exemplified as the switching element TrS, but a single gate transistor may also be used.
  • the second insulating film 81b is provided on the first insulating film 81a, covering the semiconductor layer 64.
  • the gate electrode 67 is provided on the second insulating film 81b.
  • the light-shielding layer 63 overlaps the semiconductor layer 64 and the gate electrode 67 when viewed from the third direction Dz, and is provided in a layer different from the semiconductor layer 64 and the gate electrode 67.
  • the third insulating film 38c is provided on the second insulating film 38b, covering the gate electrode 67.
  • the source electrode 65 is provided on one end side of the semiconductor layer 64 on the third insulating film 38c.
  • the drain electrode 66 is provided on the other end side of the semiconductor layer 64 on the third insulating film 38c.
  • the source electrode 65 faces the drain electrode 66 in the first direction Dx, sandwiching the gate electrode 67 therebetween.
  • the first insulating film 38a, the second insulating film 38b, and the third insulating film 38c are formed of an inorganic material having translucency, such as silicon oxide or silicon nitride, for example.
  • the semiconductor layer 64 is made of, for example, polysilicon.
  • the semiconductor layer 64 is not limited to this and may be made of a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, low temperature polysilicon (LTPS: Low Temperature Polycrystalline Silicone), etc.
  • LTPS Low Temperature Polycrystalline Silicone
  • One end of the semiconductor layer 64 is connected to the source electrode 65 via contact hole CH2.
  • the other end of the semiconductor layer 64 is connected to the drain electrode 66 via contact hole CH3.
  • the first electrode 61 is connected to the other end of the drain electrode 66 via contact hole CH1. With this configuration, the drain electrode 66 of the switching element TrS is electrically connected to the first electrode 61.
  • the light-shielding layer 310 is disposed at a position overlapping the switching element TrS.
  • the light-shielding layer 310 is provided on the third insulating film 38c in the third direction Dz so as to cover the entire source electrode and part of the drain electrode.
  • the light-shielding layer 310 is formed of a black resin material.
  • the light-shielding layer 310 blocks the light source light L1, so even if the observer OB views the active area AA of the display unit 200 in the third direction Dz, glare caused by the light source light L1 being reflected by the switching element TrS can be suppressed.
  • the overcoat layer 320 covers the source electrode 65, the drain electrode 66, and the third insulating film 38c.
  • the overcoat layer 320 is made of an inorganic material that is translucent.
  • the insulating film 330 is provided on the overcoat layer 320.
  • the insulating film 330 is formed of an inorganic material having translucency, such as silicon oxide or silicon nitride.
  • each segment 83 has a switching element TrS.
  • the gate electrode 67 of the switching element TrS is connected to the supply line GTL.
  • the source electrode 65 of the switching element TrS is connected to the drain line DTL.
  • the drain electrode 66 of the switching element TrS is connected to the first electrode 61.
  • each supply line GTL connected to the gate line selection circuit 141 is branched into two lines at a position before the supply line GTL is first connected to the switching element TrS.
  • the supply line GTL has first gate lines G1, G3 and second gate lines G2, G4.
  • Each drain line DTL connected to the drain line output circuit 142 has a first drain line D1, a second drain line D2, a third drain line D3 and a fourth drain line D4. Note that the number of supply lines GTL and drain lines DTL is not limited to this, and each may be four or more.
  • the gate line selection circuit 141 selects one of the first gate lines G1, G3 and the second gate lines G2, G4. As a result, the drive signal output from the gate line selection circuit 141 is supplied to the selected one of the first gate lines G1, G3 and the second gate lines G2, G4.
  • the number of switching elements TrS may be doubled without increasing the portion where the supply line GTL is connected to the gate line selection circuit 141, thereby reducing the surface area of the switching elements TrS. This makes it difficult to see the switching elements TrS of the dimming panel 60 when viewing the display device 1, improving the appearance of the display device 1.
  • the number of branches may be two or more.
  • Fig. 23 is a plan view showing a pixel of a display panel according to embodiment 2.
  • Fig. 24 is a plan view showing a segment of a light control panel according to embodiment 2.
  • the width in the first direction Dx is Xtdp
  • the height in the second direction Dy is Ytdp.
  • the width in the first direction Dx is Xedp
  • the height in the second direction Dy is Yedp.
  • the length of the horizontal width Xtdp is greater than the horizontal width Xedp
  • the length of the vertical width Ytdp is greater than the vertical width Yedp.
  • the area of the segment 83 is greater than the area of the pixel Pix.
  • the area of the segment 83 is, for example, approximately 10 times or more larger than the area of the pixel Pix. This makes the resolution of the dimming panel 60 coarser than the resolution of the display panel 2, improving the visibility of the displayed image.
  • Fig. 25 is a plan view showing a pixel electrode of a display panel according to embodiment 1.
  • Fig. 26 is a plan view showing the size of a first electrode of a light control panel according to embodiment 1.
  • the width in the first direction Dx is Xtd
  • the width in the second direction Dy is Ytd.
  • the width in the first direction Dx is Xed
  • the width in the second direction Dy is Yed.
  • the length of the horizontal width Xtd is greater than the horizontal width Xed
  • the length of the vertical width Ytd is greater than the vertical width Yed.
  • the area of each first electrode is greater than the area of the pixel electrode PE partitioned for each pixel Pix.
  • Fig. 27 is a schematic cross-sectional view of a display device according to Comparative Example 1.
  • Fig. 28 is a schematic cross-sectional view of a display device according to Embodiment 2.
  • Fig. 28 is a cross-sectional view taken along line XXVIII-XXVIII' in Fig. 2.
  • the same components as those described in the above-mentioned embodiments are designated by the same reference numerals, and duplicated description will be omitted.
  • the dimming panel 60A of the display device 1A according to Comparative Example 1 is stacked in the order of the second substrate 620, the second electrode 62, the electrochromic layer 71, the first electrode 61, the circuit-forming layer 630, and the first substrate 610.
  • the circuit-forming layer 630 is disposed closer to the display unit 200 than in the dimming panel 60 of the first embodiment.
  • the dimming panel 60 of the display device 1 according to embodiment 1 is stacked in the order of the second substrate 620, the second electrode 62, the electrochromic layer 71, the first electrode 61, the circuit-forming layer 630, and the first substrate 610.
  • the circuit-forming layer 630 including the switching element TrS is disposed at a position separated from the display unit 200 via the electrochromic layer 71, thereby reducing moire caused by optical interference.
  • a gap SP1 is provided between the display unit 200 and the light control panel 60.
  • the gap SP1 is, for example, an air layer.
  • the light source light L emitted from the light emitting unit 31 of the display unit 200 propagates in a direction away from the second side surface 20D while being reflected by the first main surface 10A of the array substrate 10 (see FIG. 7). Because a gap SP1 is provided between the display unit 200 and the dimming panel 60, even if the light source light L travels toward the dimming panel 60 through the gap SP1, it travels from a medium with a large refractive index to a medium with a small refractive index, and the light source light L is totally reflected by the first main surface 10A of the array substrate 10. This makes it possible to prevent the light source light L from entering the dimming panel 60.
  • (Embodiment 5) 29 is a circuit diagram showing a dimming unit according to the fifth embodiment.
  • the same components as those described in the above-mentioned embodiment are denoted by the same reference numerals, and duplicated description is omitted.
  • a direction that does not intersect with any of the first direction Dx and the second direction Dy is defined as a fourth direction Dp
  • a direction that does not intersect with any of the first direction Dx, the second direction Dy, and the fourth direction Dp is defined as a fifth direction Ds.
  • the supply lines GTL extend in a zigzag pattern along the fourth direction Dp and the fifth direction Ds, and are arranged at intervals in the first direction Dx.
  • the drain lines DTL extend in a zigzag pattern along the fourth direction Dp and the fifth direction Ds, and are arranged at intervals in the second direction Dy.
  • the supply lines GTL and drain lines DTL of the dimming panel 60 are not parallel to the direction of the wiring in which the scanning lines GL and signal lines SL of the display panel 2 are arranged, so that the wiring of the dimming panel 60 and the display panel 2 do not overlap, reducing moire caused by optical interference.
  • Fig. 30 is a plan view showing a supply line according to embodiment 6.
  • Fig. 31 is a plan view showing a drain line according to embodiment 6.
  • three supply lines GTL are arranged at a predetermined interval in the first direction Dx in the dimming area DA.
  • the number of supply lines GTL is not limited to three, and may be three or more.
  • the average pitch X1 is calculated by adding up the intervals between adjacent supply lines GTL and dividing the sum by the number of supply lines GTL.
  • the interval between adjacent supply lines GTL differs from the average pitch X1.
  • the entire interval between adjacent supply lines GTL does not have to differ from the average pitch X1, and a portion of the interval between adjacent supply lines GTL may be the same as the average pitch X1.
  • five drain lines DTL are arranged at a predetermined interval in the second direction Dy in the dimming area DA.
  • the number of drain lines DTL is not limited to five, and may be three or more.
  • the average pitch Y1 is calculated by adding up the intervals between adjacent drain lines DTL and dividing the sum by the number of drain lines DTL.
  • the drain lines DTL are arranged at the average pitch Y1 in the second direction Dy based on the switching element TrS arranged on one drain line DTL, the interval between adjacent drain lines DTL differs from the average pitch Y1.
  • the entire interval between adjacent drain lines DTL does not have to differ from the average pitch Y1, and a portion of the interval between adjacent drain lines DTL may be the same as the average pitch Y1.
  • REFERENCE SIGNS LIST 1 display device 2 display panel 60 dimming panel 61 first electrode 62 second electrode 65 source electrode 66 drain electrode 67 gate electrode 71 electrochromic layer 83 segment 310 light shielding layer 320 overcoat layer 610 first substrate 620 second substrate AA active area DA dimming area GL scanning line SL signal line SP1 gap GTL supply line DTL drain line Tr, TrS switching element

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Abstract

表示する画像の視認性を向上させることができる表示装置を提供する。表示装置は、複数の画素が設けられたアクティブ領域を有し、アクティブ領域において、画素が第１状態にあるとき背景が視認され、画素が第２状態にあるとき画像を表示する表示パネルと、アクティブ領域に、平面視で重畳する位置に配置された調光領域を有し、調光領域内における透光の度合いを制御可能に設けられた調光パネルと、を備え、調光パネルは、第１電極と、エレクトロクロミック層を挟んで、第１電極に対向する第２電極を有する。

Description

表示装置
　本開示は、表示装置に関する。
　印加電圧に応じて透光の度合いと着色の度合いを制御可能な領域を形成できるエレクトロクロミック素子が知られている（例えば特許文献１）。
特表２０１０－５１８４５６号公報
　このようなエレクトロクロミック素子を用いた調光パネルと、表示パネルを重ね合わせて使用する場合、調光パネルのアクティブ基板上に設けられた駆動素子に接続された配線と、アクティブマトリクス型パネル内に設けられた駆動素子に接続された配線とが重なってしまうことで、表示する画像の視認性が低下する可能性がある。
　本発明は、表示する画像の視認性を向上させることができる表示装置を提供することを目的とする。
　本開示の一態様による表示装置は、複数の画素が設けられたアクティブ領域を有し、前記アクティブ領域において、前記画素が第１状態にあるとき背景が視認され、前記画素が第２状態にあるとき画像を表示する表示パネルと、前記アクティブ領域に、平面視で重畳する位置に配置された調光領域を有し、前記調光領域内における透光の度合いを制御可能に設けられた調光パネルと、を備え、前記調光パネルは、第１電極と、エレクトロクロミック層を挟んで、前記第１電極に対向する第２電極を有する。
図１は、実施形態１に係る表示装置を示すブロック図である。 図２は、実施形態１に係る表示装置の模式平面図である。 図３は、実施形態１に係る表示装置を示す模式側面図である。 図４は、実施形態１に係る表示部の一例を表す斜視図である。 図５は、表示部のフィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。 図６は、表示部の画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。 図７は、表示部の断面の一例を示す断面図である。 図８は、図４の表示部の平面を示す平面図である。 図９は、図７の液晶層部分を拡大した拡大断面図である。 図１０は、液晶層において非散乱状態を説明するための断面図である。 図１１は、液晶層において散乱状態を説明するための断面図である。 図１２は、画素において、走査線、信号線、スイッチング素子を示す平面図である。 図１３は、画素において、保持容量層を示す平面図である。 図１４は、画素において、画素電極を示す平面図である。 図１５は、画素において、遮光層を示す平面図である。 図１６は、図１５のＸＶＩ－ＸＶＩ’の断面図である。 図１７は、表示パネルが第１状態であって、調光パネルの透過率が高い例を説明する説明図である。 図１８は、表示パネルが第２状態であって、調光パネルの透過率が低い例を説明する説明図である。 図１９は、実施形態１に係る調光部の一例を表す斜視図である。 図２０は、図１９のＸＸ－ＸＸ’の断面図である。 図２１は、図２０に示すＡＸ部分を拡大した模式断面図である。 図２２は、実施形態１に係る調光部を示す回路図である。 図２３は、実施形態２に係る表示パネルの画素を示す平面図である。 図２４は、実施形態２に係る調光パネルのセグメントを示す平面図である。 図２５は、実施形態３に係る表示パネルの画素電極を示す平面図である。 図２６は、実施形態３に係る調光パネルの第１電極の大きさを示す平面図である。 図２７は、比較例に係る表示装置の模式断面図である。 図２８は、実施形態４に係る表示装置の模式断面図である。 図２９は、実施形態５に係る調光部を示す回路図である。 図３０は、実施形態６に係るゲート線を示す平面図である。 図３１は、実施形態６に係るドレイン線を示す平面図である。
　以下に、本開示の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態１）
（表示装置の構成）
　図１は、実施形態１に係る表示装置を示すブロック図である。図２は、実施形態１に係る表示装置の模式平面図である。図１に示すように、表示装置１は、信号処理回路４０と、表示部２００と、調光部５０と、を備える。ここで、表示装置１の平面の一方向を第１方向Ｄｘとし、第１方向Ｄｘと直交する方向を第２方向Ｄｙとし、Ｄｘ－Ｄｙ平面に直交する方向を第３方向Ｄｚとする。また、「平面視」とは、第３方向Ｄｚに沿って＋Ｄｚ側から－Ｄｚ側に向かって表示装置１を見ることである。なお、Ｄｘ、Ｄｙ、Ｄｚの方向は一例であって、本開示はこれらの方向に限定されない。
　図１に示すように、表示部２００は、表示パネル２、光源３（図７参照）及び駆動回路４を有する。表示パネル２は、複数の画素Ｐｉｘが設けられたアクティブ領域ＡＡを有する。複数の画素Ｐｉｘは、例えばマトリクス状に配置されている。なお、本開示において、行とは、一方向に配列されるｍ個の画素Ｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるｎ個の画素Ｐｉｘを有する画素列をいう。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。また、複数の走査線ＧＬが行毎に配線され、複数の信号線ＳＬが列毎に配線されている。
　光源３は、複数の発光部３１を備えている。光源制御部３２は、配線基板９３（図７参照）上に、設けられる。配線基板９３は、フレキシブルプリント基板又はＰＣＢ基板である。光源制御部３２には、外部の上位制御部９の画像出力部９１から光源制御信号ＬＣＳＡが送出される。光源制御信号ＬＣＳＡは、例えば、画素Ｐｉｘへの入力階調値に応じて設定される発光部３１の光量の情報を含む信号である。
　駆動回路４は、画素制御回路４２と、ゲート駆動回路４３と、ソース駆動回路４４と、共通電位駆動回路４５と、を備える。
　信号処理回路４０には、外部の上位制御部９の画像出力部９１から、フレキシブルプリント基板９２を介して、入力信号（ＲＧＢ信号など）ＶＳが入力される。
　信号処理回路４０は、入力信号解析部４１１と、信号調整部４１３とを備える。入力信号解析部４１１は、外部から入力された第１入力信号ＶＳに基づいて第２入力信号ＶＣＳを生成する。
　第２入力信号ＶＣＳは、第１入力信号ＶＳに基づいて、表示パネル２の各画素Ｐｉｘにどのような階調値を与えるかを定める信号である。言い換えると、第２入力信号ＶＣＳは、各々の画素Ｐｉｘの階調値に関する階調情報を含む信号である。
　信号調整部４１３は、第２入力信号ＶＣＳから第３入力信号ＶＣＳＡを生成する。信号調整部４１３は、第３入力信号ＶＣＳＡを画素制御回路４２へ送出する。
　そして、画素制御回路４２は、第３入力信号ＶＣＳＡに基づいて水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとを生成する。本実施形態では、フィールドシーケンシャル方式で駆動されるので、水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとが発光部３１が発光可能な色毎に生成される。
　ゲート駆動回路４３は水平駆動信号ＨＤＳに基づいて１垂直走査期間内に表示パネル２の走査線ＧＬを順次選択する。走査線ＧＬの選択の順番は任意である。ゲート駆動回路４３と、走査線ＧＬとは、アクティブ領域ＡＡの外側の周辺領域ＦＲ（図１参照）に配置された第１配線ＧＰＬ１及び第２配線ＧＰＬ２で電気的に接続されている。
　ソース駆動回路４４は垂直駆動信号ＶＤＳに基づいて１水平走査期間内に表示パネル２の各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号を供給する。
　調光部５０は、調光パネル６０と、調光パネル駆動部１４０と、を備える。図２に示すように、調光パネル６０は、アクティブ領域ＡＡを平面視した場合に、すなわち、第３方向Ｄｚから表示装置１を見た場合に、アクティブ領域ＡＡに重畳する位置に配置された調光領域ＤＡを有する。調光パネル６０は、透光の度合いを調光領域ＤＡ内で制御する。
　調光パネル駆動部１４０は、ゲート線選択回路１４１及びドレイン線出力回路１４２を備える。ゲート線選択回路１４１に接続された、複数の供給線ＧＴＬは、第２方向Ｄｙに延在して、第１方向Ｄｘに並んで配置されている。ドレイン線出力回路１４２に接続された、複数のドレイン線ＳＴＬは、第１方向Ｄｘに延在して、第２方向Ｄｙに並んで配置されている。
　ゲート線選択回路１４１は、複数の供給線ＧＴＬによって調光パネル６０と電気的に接続されている。ゲート線選択回路１４１は、調光パネル６０の供給線ＧＴＬを順次又は同時に選択し、駆動信号を出力する。
　ドレイン線出力回路１４２は、複数のドレイン線ＤＴＬによって調光パネル６０と電気的に接続されている。ドレイン線出力回路１４２は、調光信号ＤＩに応じて調光パネル６０を駆動する。
　信号処理回路４０は、外部の上位制御部９から入力される入力信号ＩＰに基づいた各種の出力を行い、調光部５０の動作を制御する。信号処理回路４０は、入力信号ＩＰに基づいて生成された調光用信号ＤＩを調光部５０に出力する。
　図３は、実施形態１に係る表示装置を示す模式側面図である。図３に示すように、観察者ＯＢが、表示パネル２側から調光パネル６０に向けて観察するとき、表示パネル２を透過して背景ＢＧを視認する場合は、視線ＬＳ１となる。また、表示パネル２に表示される画像を視認する場合は、視線ＬＳ２となる。
（表示部）
　次に、表示部２００の構成及び作用について説明する。図４は、本実施形態に係る表示パネルの一例を表す斜視図である。図５は、第１実施形態のフィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。
　図４に示すように、表示パネル２において、画像を表示可能なアクティブ領域ＡＡと、アクティブ領域ＡＡの外側の周辺領域ＦＲを有する。
　駆動回路４は、アレイ基板１０の表面に固定されている。アレイ基板１０は、対向基板２０よりもＤｘ－Ｄｙ平面の面積が大きく、対向基板２０から露出したアレイ基板１０の張り出し部分に、駆動回路４が設けられる。
　本実施形態において、表示パネル２はアクティブマトリクス型パネルである。このため、平面視で第２方向Ｄｙに延在する信号（ソース）線ＳＬ及び第１方向Ｄｘに延在する走査（ゲート）線ＧＬがあり、信号線ＳＬと走査線ＧＬとの交差部には、スイッチング素子Ｔｒがある。
　スイッチング素子Ｔｒは、例えば薄膜トランジスタが用いられる。薄膜トランジスタは、例えばボトムゲート型トランジスタ又はトップゲート型トランジスタを用いてもよい。スイッチング素子Ｔｒとして、シングルゲート薄膜トランジスタを例示するが、ダブルゲートトランジスタでもよい。スイッチング素子Ｔｒのソース電極及びドレイン電極のうち一方は信号線ＳＬに接続され、ゲート電極は走査線ＧＬに接続され、ソース電極及びドレイン電極のうち他方は、後述する高分子分散型液晶ＬＣの容量の一端に接続されている。高分子分散型液晶ＬＣの容量は、一端がスイッチング素子Ｔｒに画素電極ＰＥを介して接続され、他端が共通電極ＣＥを介してコモン電位配線ＣＯＭＬに接続されている。また、画素電極ＰＥと、コモン電位配線ＣＯＭＬに電気的に接続されている保持容量電極ＩＴＯとの間には、保持容量ＨＣが生じる。なお、コモン電位配線ＣＯＭＬは、共通電位駆動回路４５より供給される。
　発光部３１は、第１色（例えば、赤色）の発光体３３Ｒと、第２色（例えば、緑色）の発光体３３Ｇと、第３色（例えば、青色）の発光体３３Ｂを備えている。光源制御部３２は、光源制御信号ＬＣＳＡに基づいて、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ及び第３色の発光体３３Ｂのそれぞれを時分割で発光するように制御する。このように、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ及び第３色の発光体３３Ｂは、フィールドシーケンシャル方式で駆動される。
　図５に示すように、第１サブフレーム（第１所定時間）ＲＦにおいて、第１色の発光期間ＲＯＮで第１色の発光体３３Ｒが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第１色の発光期間ＲＯＮにおいて第１色のみ点灯している。
　次に、第２サブフレーム（第２所定時間）ＧＦにおいて、第２色の発光期間ＧＯＮで第２色の発光体３３Ｇが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第２色の発光期間ＧＯＮにおいて第２色のみ点灯している。
　さらに、第３サブフレーム（第３所定時間）ＢＦにおいて、第３色の発光期間ＢＯＮで第３色の発光体３３Ｂが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第３色の発光期間ＢＯＮにおいて第３色のみ点灯している。
　人間の眼には、時間的な分解能の制限があり、残像が発生するので、１フレーム（１Ｆ）の期間に３色の合成された画像が認識される。フィールドシーケンシャル方式では、カラーフィルタを不要とすることができ、カラーフィルタでの吸収ロスが低減するので、高い透過率が実現できる。カラーフィルタ方式では、第１色、第２色、第３色毎に画素Ｐｉｘを分割したサブピクセルで一画素を作るのに対し、フィールドシーケンシャル方式では、このようなサブピクセル分割をしなくてもよい。なお、第４サブフレームをさらに有し、第１色、第２色及び第３色とは異なる第４色を発光するようにしてもよい。
　図６は、画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。図７は、表示部の断面の一例を示す断面図である。図８は、図４の表示部の平面を示す平面図である。図９は、図７の液晶層部分を拡大した拡大断面図である。図１０は、液晶層において非散乱状態を説明するための断面図である。図１１は、液晶層において散乱状態を説明するための断面図である。
　１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、階調信号に応じて画素電極ＰＥへの印加電圧が変わる。画素電極ＰＥへの印加電圧が変わると、画素電極ＰＥと、共通電極ＣＥとの間の電圧が変化する。そして、図６に示すように、画素電極ＰＥへの印加電圧に応じて、画素Ｐｉｘ毎の液晶層５００の散乱状態が制御され、画素Ｐｉｘ内の散乱割合が変化する。
　図６に示すように、画素電極ＰＥへの印加電圧が飽和電圧Ｖｓａｔ以上となると、画素Ｐｉｘ内の散乱割合の変化が小さくなる。そこで、駆動回路４は、飽和電圧Ｖｓａｔよりも低い電圧範囲Ｖｄｒにおいて、垂直駆動信号ＶＤＳに応じた画素電極ＰＥへの印加電圧を変化させる。
　図７に示すように、表示部２００は、透光性の第１基材２５と、表示パネル２と、透光性の第２基材２７と、を備える。保護層７５は、透光性の第１基材２５の一面に設けられている。保護層７６は、透光性の第２基材２７の一面に設けられている。
　表示パネル２は、アレイ基板１０と、対向基板２０と、液晶層５００とを備えている。対向基板２０は、アレイ基板１０の表面に垂直な方向（図１に示す第３方向ＤＺ）に対向する。液晶層５００は、アレイ基板１０と、対向基板２０と、封止部１８とで、後述する高分子分散型の液晶が封止されている。
　図７及び図８に示すように、アレイ基板１０は、第１主面１０Ａ、第２主面１０Ｂ、第１側面１０Ｃ、第２側面１０Ｄ、第３側面１０Ｅ及び第４側面１０Ｆを備える。第１主面１０Ａと第２主面１０Ｂとは、平行な平面である。また、第１側面１０Ｃと第２側面１０Ｄとは、平行な平面である。第３側面１０Ｅと第４側面１０Ｆとは、平行な平面である。
　図７及び図８に示すように、対向基板２０は、第１主面２０Ａ、第２主面２０Ｂ、第１側面２０Ｃ、第２側面２０Ｄ、第３側面２０Ｅ及び第４側面２０Ｆを備える。第１主面２０Ａと第２主面２０Ｂとは、平行な平面である。第１側面２０Ｃと第２側面２０Ｄとは、平行な平面である。第３側面２０Ｅと第４側面２０Ｆとは、平行な平面である。
　図７及び図８に示すように、第１基材２５は、第１主面２５Ａ、第２主面２５Ｂ、第１側面２５Ｃ、第２側面２５Ｄ、第３側面２５Ｅ及び第４側面２５Ｆを備える。第１主面２５Ａと第２主面２５Ｂとは、平行な平面である。第１側面２５Ｃと第２側面２５Ｄとは、平行な平面である。第３側面２５Ｅと第４側面２５Ｆとは、平行な平面である。
　第１基材２５は、対向基板２０の第１主面２０Ａに光学樹脂２３を介して、貼り合わされている。第１基材２５は、対向基板２０の保護基板であり、例えばガラスもしくは透光性の樹脂により形成される。第１基材２５がガラス基材で形成される場合、カバーガラスとも呼ばれる。また第１基材２５が透光性の樹脂で形成される場合は、可撓性を有していてもよい。
　図７及び図８に示すように、第２基材２７は、第１主面２７Ａ、第２主面２７Ｂ、第１側面２７Ｃ、第２側面２７Ｄ、第３側面２７Ｅ及び第４側面２７Ｆを備える。第１主面２７Ａと第２主面２７Ｂとは、平行な平面である。第１側面２７Ｃと第２側面２７Ｄとは、平行な平面である。第３側面２７Ｅと第４側面２７Ｆとは、平行な平面である。
　第２基材２７は、アレイ基板１０の第１主面１０Ａに光学樹脂２６を介して、貼り合わされている。第２基材２７は、アレイ基板１０の保護基板であり、例えばガラスもしくは透光性の樹脂により形成される。第２基材２７がガラス基材で形成される場合、カバーガラスとも呼ばれる。また第２基材２７が透光性の樹脂で形成される場合は、可撓性を有していてもよい。
　図７及び図８に示すように、光源３は、第１基材２５の第２側面２５Ｄに対向する。光源３は、サイド光源と呼ばれることもある。図５に示すように、光源３は、第１基材２５の第２側面２５Ｄへ光源光を照射する。光源３と対向する第１基材２５の第２側面２５Ｄは、光入射面となる。また、光源３と対向する光入射面は、対向基板２０の第２側面２０Ｄ、第２基材２７の第２側面２７Ｄであってもよい。
　光源３は、発光部３１と、導光体３３Ｌとを備えている。発光部３１は、第１色（例えば、赤色）の発光体３３Ｒと、第２色（例えば、緑色）の発光体３３Ｇと、第３色（例えば、青色）の発光体３３Ｂと、を含む。導光体３３Ｌは、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ、及び第３色の発光体３３Ｂで発光した光を第１基材２５の第２側面２５Ｄに照射する。導光体３３Ｌは、複数の発光部３１の光を同時に受光し、内部で拡散させて、表示パネル２へ放出する。その結果、第１基材２５の第２側面２５Ｄに照射される、単位面積当たりの光の分布は、均一化される。
　また、導光体３３Ｌは第３側面２５Ｅから第４側面２５Ｆにかけて一体的に形成される単一の導光体３３Ｌである。導光体３３Ｌは、第３側面２５Ｅから第４側面２５Ｆにかけて、分割された複数の導光体を並べて構成してもよい。導光体３３Ｌは、第３側面２５Ｅから第４側面２５Ｆにかけて、分割された複数の導光体を並べて、隣り合う導光体同士を連結させる構成であってもよい。
　発光部３１及び導光体３３Ｌは、接着材などで固定され、支持体３３Ｍに組み付けられ、光源モジュールとなっている。支持体３３Ｍは、第１基材２５の第１主面２５Ａに重なるように搭載され、第１基材２５に接着材などで固定されている。
　配線基板９３（フレキシブルプリント基板又はＰＣＢ基板）は、光源制御部３２の集積回路を搭載しており、光源制御部３２は、配線基板９３（フレキシブルプリント基板又はＰＣＢ基板）を介して、光源３に接続されている。配線基板９３は、支持体３３Ｍに接着材などで固定されている。
　図７に示すように、光源３から照射された光源光は、第１基材２５、アレイ基板１０、対向基板２０又は第２基材２７のいずれかで反射しながら、第２側面２０Ｄから遠ざかる方向（第２方向Ｄｙ）に伝播する。
　図７に示すように、第１基材２５、アレイ基板１０、対向基板２０又は第２基材２７のいずれかの内部を伝播した光源光Ｌは、散乱状態となっている液晶がある画素Ｐｉｘで散乱され、散乱光の入射角が臨界角よりも小さな角度となって、放射光６８、６８Ａがそれぞれ対向基板２０の第１主面２０Ａ（第１基材２５の第１主面２５Ａ）、アレイ基板１０の第１主面１０Ａから外部に放射される。対向基板２０の第１主面２０Ａ、アレイ基板１０の第１主面１０Ａからそれぞれ外部に放射された放射光６８、６８Ａは、観察者に観察される。
　このため、図７に示すように、複数の発光部３１が、アクティブ領域ＡＡの第１方向Ｄｘに対応する領域に、所定のピッチで並べられている。
　図８に示すように、上述した駆動回路４は、ゲート駆動回路４３の複数の集積回路、ソース駆動回路４４の複数の集積回路を備えている。
　以下、図９から図１１を用いて、散乱状態となっている高分子分散型液晶と、非散乱状態の高分子分散型液晶とについて説明する。
　図９に示すように、アレイ基板１０には、第１配向膜ＡＬ１が設けられている。対向基板２０には、第２配向膜ＡＬ２が設けられている。配向膜が配向処理される場合、例えば第１配向膜ＡＬ１の配向方向は第１方向Ｄｘの一方側であり、第２配向膜ＡＬ２の配向方向は第１方向Ｄｘの他方側に配向処理される。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、垂直配向膜であっても良く、複数の発光部３１が配置される第１方向Ｄｘに配向処理された配向膜であっても良い。配向処理はラビング処理もしくは光配向処理によって行われる。
　図１０に示す液晶層５００の高分子分散型液晶ＬＣは、アレイ基板１０と対向基板２０との間に封入されている。次に、モノマー及び液晶を第１配向膜ＡＬ１及び第２配向膜ＡＬ２によって配向させた状態で、紫外線又は熱によってモノマーを重合させ、３次元の網目状のポリマーネットワーク５１０を形成する。これにより、網目状に形成された３次元の網目状のポリマーネットワーク５１０の隙間に液晶分子５２０が分散されたリバースモードの高分子分散型液晶ＬＣを有する液晶層５００が形成される。
　このように、高分子分散型液晶ＬＣは、３次元の網目状のポリマーネットワーク５１０と、液晶分子５２０と、を有する。
　液晶分子５２０の配向は、画素電極ＰＥと共通電極ＣＥとの間の電圧差によって制御される。画素電極ＰＥへの印加電圧により、液晶分子５２０の配向が変化する。液晶分子５２０の配向が変化することにより、画素Ｐｉｘを通過する光の散乱の度合いが変化する。
　例えば、図１０に示すように、画素電極ＰＥと共通電極ＣＥとの間に電圧が印加されていない状態では、ポリマーネットワーク５１０の光軸Ａｘ１と液晶分子５２０の光軸Ａｘ２の向きは互いに概ね等しい。液晶分子５２０の光軸Ａｘ２は、液晶層５００の第１方向Ｄｘ（図７）と平行である。またポリマーネットワーク５１０の光軸Ａｘ１は、電圧の有無に関わらず、液晶層５００の第１方向Ｄｘと平行である。
　ポリマーネットワーク５１０と液晶分子５２０の常光屈折率は互いに等しい。画素電極ＰＥと共通電極ＣＥとの間に電圧が印加されていない状態では、あらゆる方向においてポリマーネットワーク５１０と液晶分子５２０との間の屈折率差がほぼゼロになる。液晶層５００は、光源光を散乱しない非散乱状態となる。光源光は、光源３（発光部３１）から遠ざかる方向に伝播する。液晶層５００が光源光を散乱しない非散乱状態であると、アレイ基板１０の第１主面１０Ａから対向基板２０の第１主面２０Ａ側の背景が視認され、対向基板２０の第１主面２０Ａからアレイ基板１０の第１主面１０Ａ側の背景が視認される。
　図１１に示すように、電圧が印加された画素電極ＰＥと共通電極ＣＥとの間では、液晶分子５２０の光軸Ａｘ２は、画素電極ＰＥと共通電極ＣＥとの間に発生する電界によって傾くことになる。ポリマーネットワーク５１０の光軸Ａｘ１は、電界によって変化しないため、ポリマーネットワーク５１０の光軸Ａｘ１と液晶分子５２０の光軸Ａｘ２の向きは互いに異なる。電圧が印加された画素電極ＰＥがある画素Ｐｉｘにおいて、光源光が散乱される。上述したように散乱された光源光の一部がアレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａから外部に放射された光は、観察者に観察される。
　電圧が印加されていない画素電極ＰＥがある画素Ｐｉｘでは、アレイ基板１０の第１主面１０Ａから対向基板２０の第１主面２０Ａ側の背景が視認され、対向基板２０の第１主面２０Ａからアレイ基板１０の第１主面１０Ａ側の背景が視認される。そして、本実施形態の表示装置１は、画像出力部９１から第１入力信号ＶＳが入力されると、画像が表示される画素Ｐｉｘの画素電極ＰＥに電圧が印加され、第３入力信号ＶＣＳＡに基づく画像が背景とともに視認される。このように、高分子分散型液晶ＬＣが散乱状態にあるとき、表示領域において画像が表示される。
　電圧が印加された画素電極ＰＥがある画素Ｐｉｘにおいて光源光が散乱されて外部に放射された光によって表示された画像は、背景に重なり、表示されることになる。換言すると、本実施形態の表示装置１は、放射光６８又は放射光６８Ａと、背景との組み合わせにより、画像を背景に重ね合わせて表示することができる。
　図５に示す１垂直走査期間ＧａｔｅＳｃａｎにおいて、書き込まれた各画素電極ＰＥ（図９参照）の電位が、各１垂直走査期間ＧａｔｅＳｃａｎの後にある第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮの少なくとも１つに保持されている必要がある。書き込まれた各画素電極ＰＥ（図８参照）の電位が、各１垂直走査期間ＧａｔｅＳｃａｎの後にある第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮの少なくとも１つで保持できないと、いわゆるフリッカーなどが生じやすい。言い換えると、走査線の選択時間である１垂直走査期間ＧａｔｅＳｃａｎを短くし、いわゆるフィールドシーケンシャル方式で駆動における視認性を高めるためには、第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮのそれぞれで、書き込まれた各画素電極ＰＥ（図８参照）の電位を保持しやすくする要望がある。
　図１２は、画素において、走査線、信号線及びスイッチング素子を示す平面図である。図１３は、画素において、保持容量層を示す平面図である。図１４は、画素において、画素電極を示す平面図である。図１５は、画素において、遮光層を示す平面図である。図１６は、図１５のＸＩＶ－ＸＩＶ’の断面図である。図１、図４及び図１２に示すように、アレイ基板１０には、複数の信号線ＳＬと複数の走査線ＧＬとが平面視において格子状に設けられている。言い換えると、アレイ基板１０の一方の面には、第１方向Ｄｘに間隔をおいて並ぶ複数の信号線ＳＬと、第２方向Ｄｙに間隔をおいて並ぶ複数の走査線ＧＬと、を備える。
　図１２に示すように、隣り合う走査線ＧＬと隣り合う信号線ＳＬとで囲まれる領域が、画素Ｐｉｘである。画素Ｐｉｘには、画素電極ＰＥとスイッチング素子Ｔｒとが設けられている。本実施形態において、スイッチング素子Ｔｒは、ボトムゲート型の薄膜トランジスタである。スイッチング素子Ｔｒは、走査線ＧＬと電気的に接続されているゲート電極ＧＥと平面視において重畳する半導体層ＳＣを有する。
　図１２に示すように、走査線ＧＬは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属、これらの積層体又はこれらの合金の配線である。信号線ＳＬは、アルミニウム等の金属又は合金の配線である。
　図１２に示すように、半導体層ＳＣは、平面視において、ゲート電極ＧＥからはみ出さないように設けられている。これにより、ゲート電極ＧＥ側から半導体層ＳＣに向かう光源光Ｌが反射され、半導体層ＳＣに光リークが生じにくくなる。
　図７に示すように、光源３から照射された光源光Ｌは、第２方向Ｄｙを入射方向として、入射してくる。入射方向とは、光源３に最も近い第２側面２０Ｄから、第２側面２０Ｄの対向面である第１側面２０Ｃへ向かう方向である。光源光Ｌの入射方向が第２方向Ｄｙである場合、半導体層ＳＣの第１方向の長さが、半導体層ＳＣの第１方向Ｄｘの長さよりも小さい。これにより、光源光Ｌの入射方向に交差する方向の長さが小さくなり、光リークの影響が低減する。
　図１２に示すように、ソース電極ＳＥは、信号線ＳＬと同じ２つの導電体が、信号線ＳＬと同層でかつ信号線と交差する方向に信号線ＳＬから延びている。これにより、信号線ＳＬと電気的に接続するソース電極ＳＥは、平面視において、半導体層ＳＣの一端部と重畳している。
　図１２に示すように、平面視において、隣り合うソース電極ＳＥの導電体の間の位置には、ドレイン電極ＤＥが設けられている。ドレイン電極ＤＥは、平面視において、半導体層ＳＣと重畳している。ソース電極ＳＥ及びドレイン電極ＤＥと重畳しない部分は、スイッチング素子Ｔｒのチャネルとして機能する。図１３に示すように、ドレイン電極ＤＥと電気的に接続されるコンタクト電極ＤＥＡは、コンタクトホールＣＨで画素電極ＰＥと電気的に接続されている。
　図１６に示すように、アレイ基板１０は、例えばガラスで形成された第１透光性基材１９を有している。第１透光性基材１９は、透光性を有していれば、ポリエチレンテレフタレートなどの樹脂でもよい。
　図１６に示すように、第１透光性基材１９上には、走査線ＧＬ（図１０参照）及びゲート電極ＧＥが設けられる。
　図１６に示すように、また、走査線ＧＬ及びゲート電極ＧＥを覆って第１絶縁層１１が設けられている。第１絶縁層１１は、例えば、窒化シリコンなどの透明な無機絶縁材料によって形成されている。
　第１絶縁層１１上には、半導体層ＳＣが積層されている。半導体層ＳＣは、例えば、アモルファスシリコンによって形成されているが、ポリシリコン又は酸化物半導体によって形成されていてもよい。同じ断面でみたときに、半導体層ＳＣの長さＬｓｃは、半導体層ＳＣに重畳するゲート電極ＧＥの長さＬｇｅよりも小さい。これにより、ゲート電極ＧＥが第１透光性基材１９の中を伝搬してくる光Ｌｄ１を遮光できる。その結果、実施形態１のスイッチング素子Ｔｒは、光リークが低減する。
　第１絶縁層１１上には、半導体層ＳＣの一部を覆うソース電極ＳＥ及び信号線ＳＬと、半導体層ＳＣの一部を覆うドレイン電極ＤＥとが設けられている。ドレイン電極ＤＥは、信号線ＳＬと同じ材料で形成されている。半導体層ＳＣ、信号線ＳＬ及びドレイン電極ＤＥ上には、第２絶縁層１２が設けられている。第２絶縁層１２は、例えば、第１絶縁層と同様に、窒化シリコンなどの透明な無機絶縁材料によって形成される。
　第２絶縁層１２上には、第２絶縁層１２の一部を覆う第３絶縁層が形成されている。第３絶縁層１３は、例えばアクリル樹脂などの透光性を有する有機絶縁材料により形成されている。第３絶縁層１３は、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。
　図１６に示すように、第３絶縁層１３上には、金属層ＴＭが設けられている。導電性の金属層ＴＭは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属、これらの積層体又はこれらの合金の配線である。図１４に示すように、金属層ＴＭは、平面視において、信号線ＳＬ、走査線ＧＬ及びスイッチング素子Ｔｒに重なる領域に設けられている。これにより、金属層ＴＭは、格子状となり、金属層ＴＭで囲まれた開口部ＡＰができる。
　図１６に示すように、第３絶縁層１３上及び金属層ＴＭ上には、保持容量電極ＩＴＯが設けられている。保持容量電極ＩＴＯは、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）などの透光性導電材料によって形成されている。保持容量電極ＩＴＯは、第３透光性電極ともいう。保持容量電極ＩＴＯは、走査線ＧＬと信号線ＳＬとに囲まれた領域に透光性導電材料がない領域ＩＯＸを有する。保持容量電極ＩＴＯは、隣り合う画素Ｐｉｘに跨がって、複数の画素Ｐｉｘに渡って設けられている。保持容量電極ＩＴＯは、透光性導電材料がある領域が走査線ＧＬ又は信号線ＳＬに重なり、隣の画素Ｐｉｘに延びている。
　保持容量電極ＩＴＯは、走査線ＧＬ及び信号線ＳＬに沿って走査線ＧＬ及び信号線ＳＬの上方を覆う格子状である。これにより、透光性導電材料がない領域ＩＯＸと、画素電極ＰＥとの間の保持容量ＨＣが減少するので、透光性導電材料がない領域ＩＯＸの大きさにより保持容量ＨＣが調整される。
　図１４に示すように、走査線ＧＬと信号線ＳＬとに接続されたスイッチング素子Ｔｒが設けられ、少なくともスイッチング素子Ｔｒは、有機絶縁層である第３絶縁層１３で覆われており、第３絶縁層１３の上方にはスイッチング素子Ｔｒよりも大きな面積の金属層ＴＭがある。これにより、スイッチング素子Ｔｒの光リークを抑制することができる。
　より具体的には、アレイ基板１０には、少なくともスイッチング素子Ｔｒを覆う有機絶縁層である第３絶縁層１３と、第３絶縁層１３の上方に重畳して設けられ、スイッチング素子Ｔｒよりも大きな面積の金属層ＴＭとがある。走査線ＧＬと信号線ＳＬとに囲まれた領域には、平面視で走査線ＧＬ及び信号線ＳＬに重なる第３絶縁層１３の厚さよりも厚さが小さい領域がある。このため、平面視でスイッチング素子Ｔｒよりも光源３に近い側にある第３絶縁層１３の厚みが変化する斜面ができる。図６に示すように、光源３から照射された光源光Ｌは、第２方向Ｄｙを入射方向として、入射してくる。上述した斜面は、図１５に示すように、光源光Ｌのうち光Ｌｕが入射する側の第３絶縁層１３の第１斜面１３Ｆと、光Ｌｕが入射する側とは反対側の第３絶縁層１３の第２斜面１３Ｒとを含む。図１４に示すように、光Ｌｕが入射する側の第３絶縁層１３の第１斜面１３Ｆは、金属層ＴＭｔで覆われている。ここで、金属層ＴＭｔは、金属層ＴＭと同じ材料で形成され、金属層ＴＭが延在して形成されたテーパー状の部分である。
　図１６に示すように、入射方向には、光Ｌｕが到達する。光Ｌｕは、スイッチング素子Ｔｒよりも光源３に近い側から到達する光源光Ｌの一部の光である。ここで、金属層ＴＭｔは、光Ｌｕを遮光するので、光リークが低減される。
　第２斜面１３Ｒが金属層ＴＭに覆われ、アレイ基板１０から対向基板２０の背景が視認される場合、観察者が見る光Ｌｄ２が第２斜面１３Ｒを覆う金属層ＴＭに反射し、反射光が観察者に視認されてしまう可能性がある。実施形態１において、第２斜面１３Ｒを覆う金属層ＴＭがない。このため、実施形態１の表示装置では、観察者の視認を妨げる反射光が低減される。
　金属層ＴＭは、保持容量電極ＩＴＯの上にあってもよく、保持容量電極ＩＴＯと積層されていればよい。金属層ＴＭは、保持容量電極ＩＴＯよりも電気抵抗が小さい。このため、アクティブ領域ＡＡのうち画素Ｐｉｘがある位置による保持容量電極ＩＴＯの電位のばらつきが抑制される。
　図１６に示すように、保持容量電極ＩＴＯ及び金属層ＴＭの上には、第４絶縁層１４が設けられている。第４絶縁層１４は、例えば、窒化シリコンなどの透明な無機絶縁材料によって形成されている無機絶縁層である。
　図１６に示すように、第４絶縁層１４上には、画素電極ＰＥが設けられている。画素電極ＰＥは、ＩＴＯなどの透光性導電材料によって形成されている。画素電極ＰＥは、第４絶縁層１４及び第３絶縁層１３及び第２絶縁層１２に設けられたコンタクトホールＣＨを介してコンタクト電極ＤＥＡと電気的に接続されている。図１３に示すように、画素電極ＰＥは、画素Ｐｉｘ毎に区画されている。画素電極ＰＥの上には、第１配向膜ＡＬ１が設けられている。
　図１６に示すように、対向基板２０は、例えばガラスで形成された第２透光性基材２９を有している。第２透光性基材２９は、透光性を有していれば、ポリエチレンテレフタレートなどの樹脂でもよい。第２透光性基材２９には、共通電極ＣＥが設けられている。共通電極ＣＥは、ＩＴＯなどの透光性導電材料によって形成されている。共通電極ＣＥの表面には、第２配向膜ＡＬ２が設けられている。また、対向基板２０は、第２透光性基材２９と共通電極ＣＥとの間に遮光層ＬＳを有する。遮光層ＬＳは黒色の樹脂又は金属材料で形成されている。また、アレイ基板１０と対向基板２０との間にスペーサＰＳが形成され、スペーサＰＳは共通電極ＣＥと第２配向膜ＡＬ２との間にある。
　図１２及び図１６に示すように、実施形態１の表示装置では、走査線ＧＬと同層の遮光層ＧＳが、信号線ＳＬに沿って延在し、かつ信号線ＳＬの一部と重なる位置に設けられている。遮光層ＧＳは、走査線ＧＬと同じ材料で形成されている。遮光層ＧＳは、走査線ＧＬと信号線ＳＬとが平面視において交差する部分には設けられていない。
　図１２に示すように、遮光層ＧＳと、信号線ＳＬとは、コンタクトホールＣＨＧで電気的に接続されている。これにより、信号線ＳＬのみの配線抵抗に比べて、遮光層ＧＳ及び信号線ＳＬで構成する配線抵抗が下がる。その結果、信号線ＳＬに供給された階調信号の遅延が抑制される。なお、コンタクトホールＣＨＧがなく、遮光層ＧＳと、信号線ＳＬとが接続されていなくてもよい。
　図１４及び図１５に示すように、対向基板２０には、遮光層ＬＳが設けられている。遮光層ＬＳは、平面視において、信号線ＳＬ、走査線ＧＬ及びスイッチング素子Ｔｒに重なる領域に設けられている。
　図１５、図１６に示すように、遮光層ＬＳは、金属層ＴＭよりも大きい幅を有している。これにより、信号線ＳＬ、走査線ＧＬ及び金属層ＴＭのエッジで反射する反射光を表示パネル２より放出することを抑制する。その結果、表示装置１において、画像の視認性が向上する。
　コンタクトホールＣＨ及びコンタクトホールＣＨＧは、光源光Ｌが当たると乱反射しやすい。このため、遮光層ＬＳは、平面視において、コンタクトホールＣＨ及びコンタクトホールＣＨＧに重なる領域に設けられている。
　図１６に示すように、アレイ基板１０と対向基板２０との間には、スペーサＳＰが配置され、アレイ基板１０と対向基板２０との間の距離の均一性が向上する。
　図１７は、表示パネルが第１状態であって、調光パネルの透過率が高い例を説明する説明図である。図１８は、表示パネルが第２状態であって、調光パネルの透過率が低い例を説明する説明図である。処理領域ＢＳは、アクティブ領域ＡＡの全面ではなく、アクティブ領域ＡＡの一部の領域である。
　図１７に示すように、アクティブ領域ＡＡ内の画素Ｐｉｘが第１状態にあるとき、画像Ｔ１の周囲で背景ＢＧが視認される。図１８に示すように、アクティブ領域ＡＡ内の画素Ｐｉｘが第２状態にあるとき、画像Ｔ１の周囲が表示領域の全面が処理領域ＢＳとなる。このとき、背景ＢＧが見えにくくなり、画像Ｔ１が視認しやすくなる。ここで、第１状態とは、液晶層５００が非散乱状態であり、画素Ｐｉｘが光を散乱させないで背景ＢＧが視認される状態をいう。また、第２状態とは、液晶層５００が散乱状態であり、画素Ｐｉｘが光を散乱させて画像Ｔ１が表示される状態をいう。第１状態のとき、調光パネル６０の調光領域ＤＡにおける透光の度合いが最高の状態である。第２状態のとき、調光パネル６０の調光領域ＤＡにおける透光の度合いが最低の状態である。
（調光部）
　次に、調光部５０の構成及び作用について説明する。図１９は、実施形態１に係る調光部の一例を表す斜視図である。図２０は、図１９のＸＸ－ＸＸ’の断面図である。図２１は、図２０に示すＡＸ部分を拡大した模式断面図である。図２２は、実施形態１に係る調光部を示す回路図である。
　図１９に示すように、調光部５０は、フレーム５１と、調光パネル６０と、を有する。調光パネル６０は、調光パネル６０の周縁部をフレーム５１で囲んで、固定されている。図２０に示すように、調光パネル６０は、第１基板６１０と、第２基板６２０と、回路形成層６３０と、第１電極６１と、第２電極６２と、エレクトロクロミック層７１と、封止部７２と、を有する。調光パネル６０は、第１基板６１０、回路形成層６３０、第１電極６１、エレクトロクロミック層７１、第２基板６２０の順に積層されている。
　第１基板６１０及び第２基板６２０は、透光性を有する基板である。第１基板６１０及び第２基板６２０は、例えばガラス基板である。なお、第１基板６１０及び第２基板６２０は、これに限られるものでなく、例えば透光性を有する樹脂等を用いて形成された基板であってもよい。
　第１電極６１は、アノード電極である。第１電極６１は、例えば、ＩＴＯ（Indium　Tin　Oxide）等の透光性を有する導電材料で形成される。
　第２電極６２は、カソード電極である。第２電極６２は、例えば、ＩＴＯやＩＺＯ等の透光性を有する導電材料で形成される。第２電極６２は、調光領域ＤＡの全体に亘って連続して形成される。第２電極６２は、エレクトロクロミック層７１を挟んで、複数の第１電極６１と対向する。
　回路形成層６３０は、第１基板６１０の上に設けられ、図２１及び図２２に示すスイッチング素子ＴｒＳ等の各種トランジスタ等の各種配線が形成される層である。
　エレクトロクロミック層７１は、エレクトロクロミック（Ｅｌｅｃｔｒｏ　Ｃｈｒｏｍｉｃ）物質と、電解質とを有する。
　エレクトロクロミック層７１の電解質は、エレクトロクロミック物質に対応して設けられた電解液である。エレクトロクロミック物質は、イオン挿入系の金属酸化物を含む物質である。例えば、エレクトロクロミック物質が酸化タングステン（ＷＯ３）である場合、電解質は、硫酸若しくは水のような水系電解液又はリチウム塩を含む有機電解液である。第１電極６１と第２電極６２との電位差に応じて、エレクトロクロミック物質と電解質との間で水素イオン（Ｈ＋）又はリチウム塩イオン（Ｌｉ＋）が移動する酸化還元反応が引き起こされることで、エレクトロクロミック物質の透光の度合いが変化する。なお、エレクトロクロミック物質は、これに限られるものでなく、エレクトロクロミックの酸化還元反応を生じさせる他の材料が採用されてもよい。
　封止部７２は、エレクトロクロミック層７１の周囲を囲むように設けられている。エレクトロクロミック層７１は、第１基板６１０、第２基板６２０及び封止部７２により、調光領域ＤＡ内に封止されている。封止部７２は、エレクトロクロミック層７１を良好に封止し、外部からの水分の侵入を抑制することができる。
　調光パネル６０は、第１電極６１と第２電極６２との電位差の有無を制御することでエレクトロクロミック物質の度合いと着色の度合いを可逆的に制御可能に設けられた調光パネルである。調光パネル６０は、エレクトロクロミック物質の透光の度合いが最高である状態と、エレクトロクロミック物質の透光の度合いが最低である状態と、のいずれか一方となるよう制御される。調光パネル６０の具体的な透光率は、エレクトロクロミック物質に対応する。
　図２１に示すように、回路形成層６３０は、第１基板６１０の上に、第３方向Ｄｚに対して、遮光層６３、絶縁膜８１、遮光層３１０、オーバーコート層３２０、絶縁膜３３０、第１電極６１の順に積層されている。
　絶縁膜８１は、第１絶縁膜８１ａと、第２絶縁膜８１ｂと、第３絶縁膜８１ｃと、を有する。絶縁膜８１は、センサ基材２１０の上に、第１絶縁膜８１ａ、第２絶縁膜８１ｂ、第３絶縁膜８１ｃの順に積層される。
　第１絶縁膜８１ａは、遮光層６３を覆って、センサ基材２１０の上に設けられる。スイッチング素子ＴｒＳは、第１絶縁膜８１ａの上に、設けられる。スイッチング素子ＴｒＳは、半導体層６４、ソース電極６５、ドレイン電極６６及びゲート電極６７を有する。遮光層６３は、ゲート電極６７と導通し、遮光層６３がゲート電極として機能してもよい。
　スイッチング素子ＴｒＳは、例えば薄膜トランジスタが用いられる。スイッチング素子ＴｒＳは、第１電極６１と第２電極６２との間の電位差を制御する。薄膜トランジスタは、例えばボトムゲート型トランジスタ又はトップゲート型トランジスタを用いてもよい。スイッチング素子ＴｒＳとして、ダブルゲート薄膜トランジスタを例示するが、シングルゲートトランジスタでもよい。
　第２絶縁膜８１ｂは、半導体層６４を覆って、第１絶縁膜８１ａの上に設けられる。ゲート電極６７は、第２絶縁膜８１ｂの上に設けられる。遮光層６３は、第３方向Ｄｚから見て、半導体層６４と、ゲート電極６７と重なり、半導体層６４と、ゲート電極６７とは異なる層に設けられている。
　第３絶縁膜３８ｃは、ゲート電極６７を覆って、第２絶縁膜３８ｂの上に設けられる。ソース電極６５は、第３絶縁膜３８ｃの上の、半導体層６４の一端側に設けられる。ドレイン電極６６は、第３絶縁膜３８ｃの上の、半導体層６４の他端側に設けられる。ソース電極６５は、ゲート電極６７を挟んで、第１方向Ｄｘに対して、ドレイン電極６６と対向している。第１絶縁膜３８ａ、第２絶縁膜３８ｂ及び第３絶縁膜３８ｃは、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。
　半導体層６４は、例えば、ポリシリコンが用いられる。ただし、半導体層６４は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　Ｓｉｌｉｃｏｎｅ）等であってもよい。
　半導体層６４の一端側はコンタクトホールＣＨ２を介してソース電極６５と接続される。また、半導体層６４の他端側はコンタクトホールＣＨ３を介してドレイン電極６６と接続される。第１電極６１は、コンタクトホールＣＨ１を介してドレイン電極６６の他端側と接続される。このような構成により、スイッチング素子ＴｒＳのドレイン電極６６は、第１電極６１と電気的に接続される。
　遮光層３１０は、スイッチング素子ＴｒＳと重なる位置に配置されている。遮光層３１０は、第３方向Ｄｚに対して、第３絶縁膜３８ｃの上に、ソース電極の全部と、ドレイン電極の一部を覆うように設けられている。遮光層３１０は、黒色の樹脂材料によって形成されている。
　これにより、光源光Ｌ１が調光パネル６０のスイッチング素子ＴｒＳに入射しても、遮光層３１０が光源光Ｌ１を遮光するため、観察者ＯＢは、表示部２００を第３方向Ｄｚに対して、アクティブ領域ＡＡを視認しても、光源光Ｌ１がスイッチング素子ＴｒＳで反射することによるギラツキを抑制することができる。
　オーバーコート層３２０は、ソース電極６５、ドレイン電極６６及び第３絶縁膜３８ｃを覆っている。オーバーコート層３２０は、透光性を有する無機系材料によって形成されている。
　これにより、遮光層３１０をエレクトロクロミック層７１に接触させないように、遮光層３１０を保護することができる。
　絶縁膜３３０は、オーバーコート層３２０の上に設けられている。絶縁膜３３０は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。
　図２２に示すように、調光領域ＤＡ内に、隣り合う供給線ＧＴＬと隣り合うドレイン線ＤＴＬに囲まれた、複数のセグメント８３を有する。各々のセグメント８３は、スイッチング素子ＴｒＳを有する。
　スイッチング素子ＴｒＳのゲート電極６７は、供給線ＧＴＬに接続される。スイッチング素子ＴｒＳのソース電極６５は、ドレイン線ＤＴＬに接続される。スイッチング素子ＴｒＳのドレイン電極６６は、第１電極６１に接続される。
　図２２に示すように、ゲート線選択回路１４１に接続された、各々の供給線ＧＴＬは、供給線ＧＴＬが最初にスイッチング素子ＴｒＳと接続される前の位置で、１本から２本に分岐されている。供給線ＧＴＬは、第１ゲート線Ｇ１、Ｇ３と、第２ゲート線Ｇ２、Ｇ４と、を有する。また、ドレイン線出力回路１４２に接続された、各々のドレイン線ＤＴＬは、第１ドレイン線Ｄ１と、第２ドレイン線Ｄ２と、第３ドレイン線Ｄ３と、第４ドレイン線Ｄ４と、を有する。なお、供給線ＧＴＬ及びドレイン線ＤＴＬの本数は、これに限らず、それぞれ４本以上であってもよい。
　ゲート線選択回路１４１は、第１ゲート線Ｇ１、Ｇ３と、第２ゲート線Ｇ２、Ｇ４の内の１本を選択する。これにより、ゲート線選択回路１４１から出力された駆動信号は、第１ゲート線Ｇ１、Ｇ３と、第２ゲート線Ｇ２、Ｇ４の内の選択された１本に供給される。
　これにより、供給線ＧＴＬがゲート線選択回路１４１に接続される部分を増やさずに、スイッチング素子ＴｒＳの数を２倍にすることができるため、スイッチング素子ＴｒＳの表面積を小さくすることができる。これにより、表示装置１を視認するときに、調光パネル６０のスイッチング素子ＴｒＳが見えにくくなり、表示装置１の見栄えが向上する。なお、分岐される本数は、２本以上であってもよい。
（実施形態２）
　図２３は、実施形態２に係る表示パネルの画素を示す平面図である。図２４は、実施形態２に係る調光パネルのセグメントを示す平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図２３に示すように、アクティブ領域ＡＡ内の各々の画素Ｐｉｘにおいて、第１方向Ｄｘの横幅をＸｔｄｐとし、第２方向Ｄｙの縦幅をＹｔｄｐとする。また、図２４に示すように、調光領域ＤＡ内の各々のセグメント８３において、第１方向Ｄｘの横幅をＸｅｄｐとし、第２方向Ｄｙの縦幅をＹｅｄｐとする。
　この場合において、横幅Ｘｔｄｐの長さは、横幅Ｘｅｄｐよりも大きく、縦幅Ｙｔｄｐの長さは、縦幅をＹｅｄｐよりも大きい。つまり、セグメント８３の面積は、画素Ｐｉｘの面積よりも大きい状態である。セグメント８３の面積は、例えば、画素Ｐｉｘの面積よりも約１０倍以上の大きさである。これにより、調光パネル６０の解像度は、表示パネル２の解像度よりも粗くなり、表示する画像の視認性が向上する。
（実施形態３）
　図２５は、実施形態１に係る表示パネルの画素電極を示す平面図である。図２６は、実施形態１に係る調光パネルの第１電極の大きさを示す平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図２５に示すように、アクティブ領域ＡＡ内の各々の画素電極ＰＥにおいて、第１方向Ｄｘにおける幅をＸｔｄとし、第２方向Ｄｙにおける幅をＹｔｄとする。また、図２６に示すように、調光領域ＤＡ内の各々の第１電極６１において、第１方向Ｄｘにおける幅をＸｅｄとし、第２方向Ｄｙにおける幅をＹｅｄとする。
　この場合において、横幅Ｘｔｄの長さは、横幅Ｘｅｄよりも大きく、縦幅Ｙｔｄの長さは、縦幅をＹｅｄよりも大きい。つまり、各々の第１電極の面積は、画素Ｐｉｘ毎に区画された画素電極ＰＥの面積よりも大きい状態である。これにより、調光パネル６０の解像度は、表示パネル２の解像度よりも粗くなり、表示する画像の視認性が向上する。
（実施形態４）
　図２７は、比較例１に係る表示装置の模式断面図である。図２８は、実施形態２に係る表示装置の模式断面図である。図２８は、図２のＸＸＶＩＩＩ－ＸＸＶＩＩＩ’の断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図２７に示すように、比較例１に係る表示装置１Ａの調光パネル６０Ａは、第２基板６２０、第２電極６２、エレクトロクロミック層７１、第１電極６１、回路形成層６３０、第１基板６１０の順に積層されている。比較例１の調光パネル６０Ａは、実施形態１の調光パネル６０と比較して、回路形成層６３０が表示部２００に近い位置に配置されている。
　これに対して、図２８に示すように、実施形態１に係る表示装置１の調光パネル６０は、第２基板６２０、第２電極６２、エレクトロクロミック層７１、第１電極６１、回路形成層６３０、第１基板６１０の順に積層されている。これにより、実施形態１に係る表示装置１において、スイッチング素子ＴｒＳを備える回路形成層６３０は、エレクトロクロミック層７１を介して、表示部２００から離れた位置に配置しているため、光の干渉によって生じるモアレを低減することができる。
　また、図２８に示すように、表示部２００と、調光パネル６０との間には、空隙ＳＰ１が設けられる。空隙ＳＰ１は、例えば、空気層である。
　表示部２００の発光部３１から照射された光源光Ｌは、アレイ基板１０の第１主面１０Ａで反射しながら、第２側面２０Ｄから遠ざかる方向に伝播する（図７参照）。表示部２００と、調光パネル６０との間に空隙ＳＰ１が設けられているため、光源光Ｌが空隙ＳＰ１を介して調光パネル６０へ向かっても、屈折率の大きな媒質から屈折率の小さな媒質へ進むことになるので、光源光Ｌがアレイ基板１０の第１主面１０Ａで全反射する。これにより、光源光Ｌが調光パネル６０側へ入射するのを抑制することができる。
（実施形態５）
　図２９は、実施形態５に係る調光部を示す回路図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。ここで、第１方向Ｄｘ及び第２方向Ｄｙのいずれにも交差しない方向を第４方向Ｄｐとし、第１方向Ｄｘ、第２方向Ｄｙ及び第４方向Ｄｐのいずれにも交差しない方向を第５方向Ｄｓとする。
　図２９に示すように、供給線ＧＴＬは、第４方向Ｄｐ及び第５方向Ｄｓに沿いながら、ジグザグ線状に延在し、第１方向Ｄｘに間隔をおいて並べられている。また、ドレイン線ＤＴＬは、第４方向Ｄｐ及び第５方向Ｄｓに沿いながら、ジグザグ線状に延在し、第２方向Ｄｙに間隔をおいて並べられている。
　これにより、調光パネル６０の供給線ＧＴＬ及びドレイン線ＤＴＬは、表示パネル２の走査線ＧＬ及び信号線ＳＬが並ぶ配線の方向と非平行であるため、調光パネル６０と表示パネル２の配線同士が重ならず、光の干渉によって生じるモアレを低減することができる。
（実施形態６）
　図３０は、実施形態６に係る供給線を示す平面図である。図３１は、実施形態６に係るドレイン線を示す平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図３０に示すように、調光領域ＤＡ内において、３本の供給線ＧＴＬが、第１方向Ｄｘに所定の間隔をおいて並べられている。なお、供給線ＧＴＬの本数は、３本に限らず、３本以上であってもよい。ここで、隣り合う供給線ＧＴＬの間隔の大きさを足して、供給線ＧＴＬの本数で割った数値を平均ピッチＸ１とする。一方側の供給線ＧＴＬに配置されたスイッチング素子ＴｒＳを基準に、供給線ＧＴＬが第１方向Ｄｘに平均ピッチＸ１の間隔をおいて並べられたとき、隣り合う供給線ＧＴＬの間隔の大きさは、平均ピッチＸ１と異なる。なお、隣り合う供給線ＧＴＬの間隔の全部の大きさが、平均ピッチＸ１と異なっていなくてもよく、隣り合う供給線ＧＴＬの間隔の一部の大きさは、平均ピッチＸ１と同じでもよい。
　これにより、調光パネル６０と表示パネル２の配線同士が重ならず、光の干渉によって生じるモアレを低減することができる。
　また、図３１に示すように、調光領域ＤＡ内において、５本のドレイン線ＤＴＬが、第２方向Ｄｙに所定の間隔をおいて並べられている。なお、ドレイン線ＤＴＬの本数は、５本に限らず、３本以上であってもよい。ここで、隣り合うドレイン線ＤＴＬの間隔の大きさを加算して、ドレイン線ＤＴＬの本数で割った数値を平均ピッチＹ１とする。一方側のドレイン線ＤＴＬに配置されたスイッチング素子ＴｒＳを基準に、ドレイン線ＤＴＬが第２方向Ｄｙに平均ピッチＹ１の間隔をおいて並べられたとき、隣り合うドレイン線ＤＴＬの間隔の大きさは、平均ピッチＹ１と異なる。なお、隣り合うドレイン線ＤＴＬの間隔の全部の大きさが、平均ピッチＹ１と異なっていなくてもよく、隣り合うドレイン線ＤＴＬの間隔の一部の大きさは、平均ピッチＹ１と同じでもよい。
　これにより、調光パネル６０と表示パネル２の配線同士が重ならず、光の干渉によって生じるモアレを低減することができる。
　また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本開示によりもたらされるものと解される。
　１　表示装置
　２　表示パネル
　６０　調光パネル
　６１　第１電極
　６２　第２電極
　６５　ソース電極
　６６　ドレイン電極
　６７　ゲート電極
　７１　エレクトロクロミック層
　８３　セグメント
　３１０　遮光層
　３２０　オーバーコート層
　６１０　第１基板
　６２０　第２基板
　ＡＡ　アクティブ領域
　ＤＡ　調光領域
　ＧＬ　走査線
　ＳＬ　信号線
　ＳＰ１　空隙
　ＧＴＬ　供給線
　ＤＴＬ　ドレイン線
　Ｔｒ、ＴｒＳ　スイッチング素子

Claims (11)

  1. 　複数の画素が設けられたアクティブ領域を有し、前記アクティブ領域において、前記画素が第１状態にあるとき背景が視認され、前記画素が第２状態にあるとき画像を表示する表示パネルと、
    　平面視において前記アクティブ領域と重畳する位置に配置された調光領域を有し、前記調光領域内における透光の度合いを制御可能に設けられた調光パネルと、を備え、
    　前記調光パネルは、第１電極と、エレクトロクロミック層を挟んで、前記第１電極に対向する第２電極を有する、
    　表示装置。
  2. 　前記調光パネルは、前記第１電極と前記第２電極との間の電位差を制御する複数のスイッチング素子を前記調光領域内に有し、
    　各前記スイッチング素子は、ソース電極及びドレイン電極を有し、
    　前記エレクトロクロミック層と、前記ソース電極及び前記ドレイン電極との間に、遮光層が配置され、
    　前記遮光層は前記ソース電極及び前記ドレイン電極と重畳している、
    　請求項１に記載の表示装置。
  3. 　前記調光パネルは、前記遮光層を覆うオーバーコート層を有する、
    　請求項２に記載の表示装置。
  4. 　前記スイッチング素子のゲート電極と接続される、複数の供給線と、
    　前記ソース電極又は前記ドレイン電極と接続される、複数のドレイン線と、を備え、
    　各前記供給線は、所定の位置で１本から２本以上分岐している、
    　請求項２または３に記載の表示装置。
  5. 　隣り合う前記供給線と隣り合う前記ドレイン線に囲まれたセグメントの面積は、前記画素の面積よりも大きい、
    　請求項４に記載の表示装置。
  6. 　前記第１電極の面積は、前記画素毎に区画された画素電極の面積よりも大きい、
    　請求項４に記載の表示装置。
  7. 　前記調光パネルは、第１基板と、第２基板と、前記エレクトロクロミック層と、を備え、
    　前記第１基板は、前記第１基板に垂直な方向で、前記エレクトロクロミック層を挟んで、前記第２基板と対向しており、
    　前記第１基板の上に、前記第１電極と前記第２電極との間の電位差を制御する複数のスイッチング素子を有している、
    　請求項１に記載の表示装置。
  8. 　前記調光パネルは、第１基板に垂直な方向に、前記第１電極と、前記第２電極と、第２基板を有し、
    　前記表示パネルと、前記第２基板との間に空隙を有する、
    　請求項７に記載の表示装置。
  9. 　前記表示パネルは、第１方向に沿って延びる複数の走査線と、第２方向に沿って延びる複数の信号線とを有し、
    　各前記供給線及び各前記ドレイン線は、前記走査線及び前記信号線のいずれにも非平行にそれぞれジグザグ線状に配置されている、
    　請求項４に記載の表示装置。
  10. 　所定の本数の前記供給線が前記第２方向に並べられており、
    　隣り合う前記供給線の間隔の平均ピッチを基準として、隣り合う前記供給線の間隔の全部または一部の大きさは、前記平均ピッチと異なる、
    　請求項９に記載の表示装置。
  11. 　所定の本数の前記ドレイン線が前記第１方向に並べられており、
    　隣り合う前記ドレイン線の間隔の平均ピッチを基準として、隣り合う前記ドレイン線の間隔の全部または一部の大きさは、前記平均ピッチと異なる、
    　請求項１０に記載の表示装置。
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