WO2024203256A1 - 光検出装置及び電子機器 - Google Patents

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WO2024203256A1
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trench isolation
insulating
semiconductor
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愼一 今井
信 野中
正真 塩山
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment

Definitions

  • This technology (the technology disclosed herein) relates to photodetection devices and electronic devices, and in particular to photodetection devices and electronic devices that are compatible with miniaturization.
  • trench isolation may be used as an isolation structure that divides semiconductor regions (for example, Patent Document 1).
  • the aim of this technology is to provide photodetection devices and electronic devices that are compatible with miniaturization.
  • a photodetector includes a first semiconductor layer having a plurality of cell regions arranged in a matrix along the row and column directions in a planar view, one surface of which is an element formation surface and the other surface of which is a light incidence surface, a trench isolation wall separating the cell regions, and an insulating region made of an insulating material and having a dimension in the width direction greater than the dimension in the width direction of the trench isolation wall in a planar view, the cell region including a photoelectric conversion unit and the first semiconductor region provided on a surface of the insulating region opposite to the surface of the trench isolation wall.
  • An electronic device includes the above-mentioned light detection device and an optical system that focuses image light from a subject on the above-mentioned light detection device.
  • 1 is a chip layout diagram showing a configuration example of a photodetector according to a first embodiment of the present technology.
  • 1 is a block diagram showing a configuration example of a light detection device according to a first embodiment of the present technology.
  • 2 is an equivalent circuit diagram of a pixel of the photodetection device according to the first embodiment of the present technology.
  • 1 is a longitudinal sectional view showing a cross-sectional configuration of a pixel included in a photodetection device according to a first embodiment of the present technology.
  • 4B is a cross-sectional view showing a cross-sectional configuration when viewed in cross section along the line BB in FIG. 4A.
  • FIG. 4B is a cross-sectional view showing a cross-sectional configuration when viewed in cross section along the CC cutting line in FIG. 4A.
  • 1 is an explanatory diagram showing the positional relationship between an electrode, a charge accumulation region, a contact region, a first semiconductor region, and a second semiconductor region on the first surface side of a first semiconductor layer according to a first embodiment.
  • FIG. FIG. 4E is a partially enlarged view showing a portion of FIG. 4D.
  • 4E is a longitudinal sectional view showing an enlarged portion of the sectional configuration when viewed in cross section along the AA cutting line in FIG. 4D.
  • 4D is a longitudinal cross-sectional view showing a cross-sectional configuration when viewed in cross section along the line DD in FIG. 4D.
  • FIG. 2 is a plan view of the body portion according to the first embodiment.
  • 5A to 5C are cross-sectional views illustrating steps of a manufacturing method for a light detection device according to the first embodiment of the present technology.
  • 5B is a cross-sectional view showing a process subsequent to FIG. 5A.
  • 5B is a cross-sectional view showing a process subsequent to FIG. 5B.
  • 5D is a cross-sectional view showing a process subsequent to FIG. 5C.
  • 5D is a cross-sectional view showing a process subsequent to FIG. 5D.
  • 5E is a cross-sectional view showing a process subsequent to FIG. 5E. 5F
  • FIG. 5G FIG. 5H is a cross-sectional view showing a process subsequent to FIG. 5H. 5I.
  • FIG. 4 is a longitudinal sectional view showing a cross-sectional configuration of an electrode and a charge accumulation region of a photodetector according to a comparative example.
  • FIG. FIG. 1 is an explanatory diagram showing the positional relationship between an electrode, a charge accumulation region, a first semiconductor region, and a second semiconductor region on the first surface side of a first semiconductor layer of a photodetector according to a first modified example of the first embodiment of the present technology.
  • 7B is a longitudinal cross-sectional view showing a cross-sectional configuration when viewed in cross section along the E-E cutting line in FIG. 7A.
  • 10A to 10C are cross-sectional views illustrating steps of a manufacturing method for a light detection device according to a first modified example of the first embodiment of the present technology.
  • 8B is a cross-sectional view showing a process subsequent to FIG. 8A.
  • 8C is a plan view showing the planar shape of an opening in a resist pattern used in the process shown in FIG. 8B.
  • 11 is an explanatory diagram showing a state in which silicon is epitaxially grown only on corners of a cell region in a photodetector according to a first modified example of a first embodiment of the present technology;
  • FIG. 11 is an explanatory diagram showing, in a plan view, a gate electrode and an electrode included in a photodetector 1 according to a second modified example of the first embodiment.
  • FIG. 13 is an explanatory diagram showing, in a plan view, a gate electrode and an electrode included in a photodetector 1 according to a third modified example of the first embodiment.
  • FIG. 13 is an explanatory diagram showing, in plan view, a gate electrode and an electrode included in a photodetector 1 according to a fourth modified example of the first embodiment.
  • FIG. 13 is an explanatory diagram showing, in plan view, electrodes included in a light detection device 1 according to a fifth modified example of the first embodiment.
  • FIG. 13 is a longitudinal cross-sectional view showing a cross-sectional configuration of an electrode, a charge accumulation region, and an insulating region in a plane along a cutting line that crosses a body portion in a photodetector according to a second embodiment of the present technology.
  • FIG. 13 is an explanatory diagram showing the positional and dimensional relationships between a charge accumulation region and an electrode in a plan view in a photodetector according to a second embodiment of the present technology;
  • FIG. 7A to 7C are cross-sectional views illustrating steps of a method for manufacturing a light detection device according to a second embodiment of the present technology.
  • 15B is a cross-sectional view showing a process subsequent to FIG. 15A.
  • 15B is a cross-sectional view showing a process subsequent to FIG. 15B.
  • 15D is a cross-sectional view showing a process subsequent to FIG. 15C.
  • 15D is a cross-sectional view showing a process subsequent to FIG. 15D.
  • 10 is an explanatory diagram showing the positional relationship in a plan view of a gate electrode and a charge accumulation region of a photodetector according to a comparative example;
  • FIG. 11 is an explanatory diagram showing a positional relationship, in a plan view, between a gate electrode and a charge accumulation region included in a photodetector according to a second embodiment of the present technology;
  • FIG. 13 is an explanatory diagram showing a positional relationship, in a plan view, between a gate electrode and a charge accumulation region included in a photodetector according to a first modified example of a second embodiment of the present technology
  • FIG. 13 is an explanatory diagram showing a positional relationship, in a plan view, between a gate electrode and a charge accumulation region included in a photodetector according to a first modified example of a second embodiment of the present technology
  • FIG. 13A to 13C are cross-sectional views illustrating steps of a manufacturing method for a light detection device according to a second modification of the second embodiment of the present technology.
  • 19B is a cross-sectional view showing a process subsequent to FIG. 19A.
  • FIG. 13 is a longitudinal cross-sectional view showing a cross-sectional configuration of a phase difference detection unit included in a photodetection device according to a third embodiment of the present technology.
  • FIG. 13 is an explanatory diagram showing a positional relationship between a first semiconductor region and a first trench isolation wall on a first surface side of a phase difference detection unit according to a third embodiment of the present technology;
  • FIG. 20C is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed in cross-section along the line G-G in FIG. 20B.
  • 13 is an explanatory diagram showing a configuration on a first surface side of four phase difference detection units arranged in two rows and two columns according to a third embodiment of the present technology.
  • FIG. 13 is an explanatory diagram showing a configuration on a first surface side of four phase difference detection units arranged in two rows and two columns according to a third embodiment of the present technology.
  • FIG. 13 is a plan view showing a resist pattern used when forming a groove by etching from the first surface S1 side in a manufacturing method for a photodetector according to a third embodiment of the present technology.
  • FIG. 13 shows the shape and position in a plan view of an insulating region formed in a manufacturing method for a photodetector according to a third embodiment of the present technology.
  • 13 is a vertical cross-sectional view showing a first semiconductor region formed by epitaxial growth in a method for manufacturing a photodetector according to a third embodiment of the present technology.
  • FIG. 1 is a longitudinal sectional view showing a sectional configuration of a pixel included in a photodetection device according to a comparative example.
  • FIG. 13 is an explanatory diagram showing a configuration on a first surface side of four phase difference detection units arranged in two rows and two columns according to a first modified example of the third embodiment of the present technology
  • FIG. 25B is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed in cross-section along the line G-G in FIG. 25A.
  • 13 is a plan view showing a resist pattern used when performing etch-back to remove unnecessary portions of an insulating film to obtain an insulating region in a manufacturing method for a photodetector according to a first modified example of a third embodiment of the present technology
  • FIG. 25B is a longitudinal cross-sectional view showing the cross-sectional configuration when viewed in cross-section along the line G-G in FIG. 25A
  • 13 is a plan view showing a resist pattern used when performing etch-back to remove unnecessary portions of an insulating film to obtain an insulating region in a manufacturing method for a photodetector according to a first modified example of
  • FIG. 13 is an explanatory diagram showing a planar configuration on the first surface S1 side of a charge accumulation region of a photodetector according to a second modification of the third embodiment of the present technology
  • FIG. 13 is an explanatory diagram showing a planar configuration on the first surface S1 side of a charge accumulation region of a photodetector according to a third modification of the third embodiment of the present technology
  • FIG. FIG. 1 is a block diagram showing an example of a schematic configuration of an electronic device.
  • the embodiments shown below are examples of devices and methods for embodying the technical ideas of the present technology, and the technical ideas of the present technology do not specify the materials, shapes, structures, arrangements, etc. of the components as described below.
  • the technical ideas of the present technology can be modified in various ways within the technical scope defined by the claims.
  • the definitions of directions such as up and down in the following explanation are merely for the convenience of explanation and do not limit the technical ideas of the present disclosure. For example, if an object is rotated 90 degrees and observed, up and down are converted to left and right and read, and of course if it is rotated 180 degrees and observed, up and down are read inverted.
  • CMOS complementary metal oxide semiconductor
  • the photodetection device 1 As shown in Fig. 1, the photodetection device 1 according to the first embodiment of the present technology is mainly composed of a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed in a plan view. That is, the photodetection device 1 is mounted on the semiconductor chip 2. As shown in Fig. 29, the photodetection device 1 takes in image light (incident light 106) from a subject via an optical system (optical lens) 102, converts the amount of incident light 106 formed on an imaging surface into an electrical signal on a pixel-by-pixel basis, and outputs the electrical signal as a pixel signal.
  • image light incident light 106
  • optical system optical lens
  • the semiconductor chip 2 on which the light detection device 1 is mounted has a square pixel area 2A provided in the center in a two-dimensional plane including the X and Y directions that intersect with each other, and a peripheral area 2B provided outside the pixel area 2A so as to surround the pixel area 2A.
  • the pixel area 2A is a light receiving surface that receives light collected by an optical system 102 shown in FIG. 29, for example.
  • a plurality of pixels 3 are arranged in a matrix in a two-dimensional plane including the X and Y directions.
  • the pixels 3 are repeatedly arranged in each of the X direction (e.g., row direction) and Y direction (e.g., column direction) that intersect with each other in the two-dimensional plane.
  • the X direction and the Y direction are orthogonal to each other as an example.
  • the direction orthogonal to both the X direction and the Y direction is the Z direction (thickness direction, stacking direction).
  • the direction perpendicular to the Z direction is the horizontal direction.
  • a plurality of bonding pads 14 are arranged in the peripheral region 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of the four sides of the semiconductor chip 2 in a two-dimensional plane.
  • Each of the plurality of bonding pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 includes a logic circuit 13.
  • the logic circuit 13 includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
  • the logic circuit 13 is configured of a CMOS (Complementary MOS) circuit having, as field effect transistors, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET.
  • CMOS Complementary MOS
  • the vertical drive circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects the desired pixel drive lines 10, supplies pulses to the selected pixel drive lines 10 for driving the pixels 3, and drives each pixel 3 row by row. That is, the vertical drive circuit 4 sequentially selects and scans each pixel 3 in the pixel area 2A vertically row by row, and supplies pixel signals from the pixels 3 based on signal charges generated by the photoelectric conversion elements of each pixel 3 according to the amount of light received to the column signal processing circuit 5 via the vertical signal lines 11.
  • the column signal processing circuit 5 is arranged, for example, for each column of pixels 3, and performs signal processing such as noise removal for each pixel column on the signals output from one row of pixels 3.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion to remove pixel-specific fixed pattern noise.
  • a horizontal selection switch (not shown) is provided at the output stage of the column signal processing circuit 5 and connected between it and the horizontal signal line 12.
  • the horizontal drive circuit 6 is composed of, for example, a shift register.
  • the horizontal drive circuit 6 sequentially outputs horizontal scanning pulses to the column signal processing circuits 5, thereby selecting each of the column signal processing circuits 5 in turn, and causing each of the column signal processing circuits 5 to output a pixel signal that has been subjected to signal processing to the horizontal signal line 12.
  • the output circuit 7 processes and outputs pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12.
  • the signal processing may include buffering, black level adjustment, column variation correction, various types of digital signal processing, etc.
  • the control circuit 8 generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. The control circuit 8 then outputs the generated clock signals and control signals to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc.
  • ⁇ Pixels> 3 is an equivalent circuit diagram showing an example of a configuration of a pixel 3.
  • a plurality of pixels 3 share one readout circuit 15. More specifically, four pixels 3 share one readout circuit 15.
  • Each pixel 3 includes a photoelectric conversion element PD, a transfer transistor TR that transfers a signal charge photoelectrically converted by the photoelectric conversion element PD to a charge accumulation region FD, and a charge accumulation region (floating diffusion) FD.
  • the readout circuit 15 is connected to the rear stage of the charge accumulation region FD.
  • the photoelectric conversion element PD generates a signal charge according to the amount of light received.
  • the photoelectric conversion element PD also temporarily accumulates (holds) the generated signal charge.
  • the cathode side of the photoelectric conversion element PD is electrically connected to the source region of the transfer transistor TR, and the anode side is electrically connected to a reference potential line (e.g., ground).
  • a photodiode is used as the photoelectric conversion element PD.
  • the drain region of the transfer transistor TR is electrically connected to the charge storage region FD.
  • the gate electrode of the transfer transistor TR is electrically connected to the transfer transistor drive line of the pixel drive line 10 (see FIG. 2).
  • the charge storage region FD temporarily stores and holds the signal charge transferred from the photoelectric conversion element PD via the transfer transistor TR.
  • the readout circuit 15 reads out the signal charge stored in the charge storage region FD and outputs a pixel signal based on the signal charge.
  • the readout circuit 15 includes, but is not limited to, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST as pixel transistors.
  • These transistors are configured as MOSFETs having, for example, a gate insulating film made of a silicon oxide film (SiO 2 film), a gate electrode, and a pair of main electrode regions functioning as a source region and a drain region.
  • these transistors may be MISFETs (Metal Insulator Semiconductor FETs) whose gate insulating film is made of a silicon nitride film (Si 3 N 4 film) or a laminated film such as a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FETs
  • the source region of the amplification transistor AMP is electrically connected to the drain region of the selection transistor SEL, and the drain region is electrically connected to the power supply line Vdd and the drain region of the reset transistor.
  • the gate electrode of the amplification transistor AMP is electrically connected to the charge storage region FD and the source region of the reset transistor RST.
  • the source region of the selection transistor SEL is electrically connected to the vertical signal line 11 (VSL), and the drain is electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line of the pixel drive line 10 (see FIG. 2).
  • the source region of the reset transistor RST is electrically connected to the charge storage region FD and the gate electrode of the amplification transistor AMP, and the drain region is electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to the reset transistor drive line of the pixel drive line 10 (see FIG. 2).
  • Fig. 4A is a cross-sectional view showing a cross-sectional configuration when viewed in cross section along the A-A cutting line in Fig. 4B and Fig. 4C.
  • the photodetector 1 semiconductor chip 2 has a laminated structure in which, for example, a first semiconductor layer 20 having one surface as a first surface S1 and the other surface as a second surface S2, a first wiring layer 30, a second semiconductor layer 40, a second wiring layer 50, and a third semiconductor layer (not shown) are laminated in that order.
  • the photodetector 1 (semiconductor chip 2) has a light incident surface side laminate 60 on the second surface S2 side.
  • the first semiconductor layer 20 is made of a semiconductor substrate.
  • the first semiconductor layer 20 is mainly made of, for example, a single crystal silicon (Si) substrate, although it is not limited thereto.
  • the first surface S1 may be called an element forming surface or a main surface, and the second surface S2 may be called a light incident surface or a back surface.
  • a plurality of cell regions 20a arranged in a matrix shape along the row direction and the column direction in a plan view are provided in the portion corresponding to the pixel region 2A of the first semiconductor layer 20, a plurality of cell regions 20a arranged in a matrix shape along the row direction and the column direction in a plan view are provided.
  • the cell region 20a is provided for each pixel 3.
  • an island-shaped cell region 20a partitioned by an isolation region 20b is provided for each pixel 3.
  • the number of pixels 3 is not limited to that shown in FIG. 4A.
  • a semiconductor region 21 and a semiconductor region 22 are configured in the cell region 20a.
  • the semiconductor region 21 is a first conductivity type (e.g., p-type) or a true semiconductor (i-type), and in this embodiment, it will be described as the first conductivity type (e.g., p-type).
  • the semiconductor region 22 is a second conductivity type (e.g., n-type).
  • the photoelectric conversion element PD shown in FIG. 3 is configured in the cell region 20a, which performs photoelectric conversion of incident light and generates a signal charge.
  • the semiconductor region 22 may be referred to as a photoelectric conversion section 22.
  • the cell region 20a includes a semiconductor region 23 of a second conductivity type (e.g., n-type) and a semiconductor region 24 of a first conductivity type (e.g., p-type).
  • the semiconductor region 23 corresponds to the charge storage region FD shown in FIG. 3.
  • the semiconductor region 23 is referred to as the charge storage region FD.
  • the charge storage region FD is a diffusion region having a higher impurity concentration than the photoelectric conversion section 22.
  • the semiconductor region 24 is a contact region to which wiring for fixing the semiconductor region 21 to a reference potential is connected.
  • the semiconductor region 24 is referred to as the contact region 24.
  • the contact region 24 is a diffusion region having a higher impurity concentration than the semiconductor region 21.
  • the charge storage region FD and the contact region 24 are provided at a position closer to the first surface S1 in the thickness direction, and may face the first surface S1.
  • the cell region 20a also includes a first semiconductor region 20a1 shown in FIG. 4D. The first semiconductor region 20a1 will be described in detail later.
  • a transistor T1 is provided in the cell region 20a.
  • the transistor T1 is provided at a position close to the first surface S1 of the first semiconductor layer 20.
  • the transistor T1 is, for example, the transfer transistor TR shown in FIG. 3.
  • the transistor T1 will be referred to as the transfer transistor T1.
  • the isolation region 20b has an isolation structure that separates the cell regions 20a from each other.
  • the isolation structure may be a known structure such as an impurity isolation structure or a trench isolation wall.
  • the isolation structure is described as being the trench isolation wall 25 shown in FIG. 4A.
  • the trench isolation wall 25 is a trench structure in which a trench FTI is formed in the isolation region 20b of the first semiconductor layer 20 along the thickness direction and an isolation material is embedded in the trench FTI.
  • the trench isolation wall 25 is, for example, an FTI (Full Trench Isolation) structure in which an isolation material is embedded in a trench FTI extending from the first surface S1 to the second surface S2 along the thickness direction.
  • FTI Frull Trench Isolation
  • the isolation material may be a known material such as an insulating film or a metal.
  • the trench isolation wall 25 includes polysilicon 25b and an insulating film 25a.
  • the insulating film 25a insulates between the polysilicon 25b and the semiconductor region 21.
  • FIG. 4B is a cross-sectional view showing a cross-sectional configuration when viewed along the B-B cutting line in FIG. 4A. As shown in FIG. 4B, the trench isolation wall 25 has a portion extending along the row direction and the thickness direction and a portion extending along the column direction and the thickness direction. The portion extending along the row direction and the thickness direction intersects with the portion extending along the column direction and the thickness direction.
  • the portion where the portion extending along the row direction and the thickness direction intersects with the portion extending along the column direction and the thickness direction is called an intersection region.
  • the trench isolation wall 25 is provided in a lattice shape along the row direction and the column direction in a plan view.
  • the dimension along the width direction of the trench isolation wall 25 is W1.
  • the charge storage region FD is provided, for example, at a corner of the cell region 20a in plan view, though this is not limited thereto. More specifically, in the four cell regions 20a in two rows and two columns that share one readout circuit 15, the charge storage region FD is provided at mutually opposing corners of the cell region 20a in plan view. Also, the contact region 24 is provided, for example, at a corner of the cell region 20a in plan view, though this is not limited thereto. More specifically, the contact region 24 is provided at a corner of the cell region 20a that is different from the corner where the charge storage region FD is provided. In the four cell regions 20a in two rows and two columns, the contact region 24 is provided at mutually opposing corners of the cell region 20a in plan view.
  • FIG. 4A an insulating region 26 made of an insulating material is provided at the end of the trench isolation wall 25 closer to the first surface S1.
  • One surface (the surface closer to the second surface S2) of the insulating region 26 is in contact with the end of the trench isolation wall 25 closer to the first surface S1.
  • FIG. 4C is a cross-sectional view showing a cross-sectional configuration when viewed in cross section along the C-C cutting line in FIG. 4A.
  • the insulating region 26 extends in the row direction and the column direction so as to separate the cell regions 20a from each other in a plan view.
  • the insulating region 26 is provided along the trench isolation wall 25 and overlaps the trench isolation wall 25. More specifically, in a plan view, the entire trench isolation wall 25 overlaps the insulating region 26. In addition, the insulating region 26 is provided in the entire area where the trench isolation wall 25 is provided in a plan view.
  • the dimension W2 of the insulating region 26 along the width direction is larger than the dimension W1 along the width direction of the trench isolation wall 25 (W2>W1).
  • the insulating material constituting the insulating region 26 is not limited to this, but may be silicon oxide (SiO 2 ) or the like.
  • Fig. 4G is a longitudinal sectional view showing the cross-sectional configuration when viewed along the D-D cutting line in Fig. 4D.
  • narrow insulating regions 27 extending in the row and column directions are provided on the surface of insulating region 26 closer to first surface S1 so as to separate cell regions 20a from each other.
  • FIG. 4F is a vertical cross-sectional view showing an enlarged portion of the cross-sectional configuration when viewed in a plane along the A-A cutting line in FIG. 4D.
  • the narrow insulating region 27 is removed and an electrode 70 is provided.
  • the position where the contact region 24 is provided in a plan view has a similar configuration, so illustration and description may be omitted.
  • the charge accumulation region FD will be used as an example for description.
  • the charge accumulation region FD can be read as the contact region 24.
  • the first semiconductor region 20a1 is provided between the insulating region 26 and the first surface S1 in the thickness direction, with one surface in contact with the surface of the insulating region 26 closer to the first surface S1 and the other surface facing the first surface S1. More specifically, the first semiconductor region 20a1 is a portion of the cell region 20a that is provided on the surface of the insulating region 26 closer to the first surface S1 and that overlaps with the insulating region 26 in a plan view.
  • FIG. 4D is a diagram showing the cell region 20a when the first semiconductor layer 20 is viewed from the first surface S1 side.
  • a first semiconductor region 20a1 is provided for each cell region 20a. More specifically, the first semiconductor region 20a1 is provided over the entire edge of the cell region 20a when observed from the first surface S1 side in a plan view.
  • the first semiconductor regions 20a1 of adjacent cell regions 20a are provided with a gap between them and are not in contact with each other.
  • the portion of the cell region 20a that is inside the insulating region 26 in a plan view is called the second semiconductor region 20a2 and is distinguished from the first semiconductor region 20a1.
  • the charge storage region FD is configured in a region of the cell region 20a that includes at least a portion of the first semiconductor region 20a1. More specifically, the charge storage region FD is configured in a region of the cell region 20a that includes both the first semiconductor region 20a1 and the second semiconductor region 20a2.
  • the photodetector 1 has an electrode 70.
  • the electrode 70 includes an electrode 70 electrically connected to the charge accumulation region FD and an electrode 70 electrically connected to the contact region 24, but since both electrodes 70 have the same configuration, the electrode 70 electrically connected to the charge accumulation region FD will be described here as an example.
  • the electrode 70 is an electrode that connects the wiring connected to the readout circuit 15 and the charge storage region FD of each pixel 3, and one electrode 70 is provided for multiple (four in this embodiment) pixels 3 that share one readout circuit 15.
  • the electrode 70 has a body 71 and a head 72 whose one surface is connected to one end of the body 71.
  • the other end of the body 71 is in contact with the surface of the insulating region 26 closer to the first surface S1 (i.e., the surface opposite the trench isolation wall 25), and the electrode 70 is in contact with the charge storage region FD via the side of the body 71 and one surface of the head 72 (the surface on the first semiconductor layer 20 side).
  • the side of the body 71 and one surface of the head 72 of the electrode 70 are in contact with the portion of the first semiconductor region 20a1 in which the charge storage region FD is configured. However, this does not exclude that the side of the body 71 of the electrode 70 and one surface of the head 72 are in contact with the second semiconductor region 20a2 in which the charge storage region FD is formed.
  • the side of the body 71 is a surface that connects one end of the body 71 to the other end.
  • the other surface of the head 72 faces the first wiring layer 30 and is connected to the wiring 32.
  • the head 72 extends in a plate shape along the horizontal direction, and the area of one surface of the head 72 is larger than the area of one end of the body 71.
  • the head 72 can extend horizontally from the body 71 in a vertical cross-sectional view and contact the charge storage region FD.
  • the electrode 70 is provided at a position where the charge storage regions FD face each other in a plan view.
  • the body 71 separates (partitions) between the cell regions 20a, more specifically, between the charge storage regions FD, as shown in FIG. 4E.
  • One electrode 70 contacts multiple charge storage regions FD that share one readout circuit 15. More specifically, one electrode 70 contacts multiple (four in this embodiment) charge storage regions FD provided in different cell regions 20a.
  • the body 71 has a first extension portion 71x extending along the row direction and the thickness direction, and a second extension portion 71y extending along the column direction and the thickness direction.
  • the first extension portion 71x and the second extension portion 71y intersect at the center, and more specifically, are perpendicular to each other. This intersecting portion is called the intersecting portion 71c.
  • a charge storage region FD contacts each of the four recessed corners of the body 71 formed by the first extension portion 71x and the second extension portion 71y.
  • FIG. 4F is a vertical cross-sectional view showing a part of the cross-sectional configuration when viewed in a plane along the A-A cutting line in FIG. 4D. If the distance between two charge storage regions FD facing each other via the body 71 in the vertical cross-sectional view of FIG. 4F is b, and the dimension along the horizontal direction of the insulating region 26 is a, then the distance b is smaller than the dimension a (b ⁇ a). If the dimension along the horizontal direction of the head 72 in the vertical cross-sectional view is c, then the dimension c is greater than or equal to the distance b (b ⁇ c). If the dimension c is equal to the distance b, then the head 72 has no portion that protrudes beyond the body 71.
  • distance b, dimension a, and dimension c are the same even when intersection 71c is viewed in cross section in a plane along a cutting line different from the A-A cutting line.
  • the relationship between distance b, dimension a, and dimension c is also the same in the cross-sectional configuration when light detection device 1 is viewed in longitudinal section in a plane along a cutting line that does not cross intersection 71c in plan view but crosses first extension portion 71x or second extension portion 71y.
  • the material constituting the electrode 70 is a known conductive material.
  • the material constituting the electrode 70 may be a known metal material such as aluminum (Al), copper (Cu), or tungsten (W).
  • the electrode 70 is described as being made of polysilicon (Poly-Si).
  • the electrode 70 electrically connected to the contact region 24 may be called a contact electrode 70 to be distinguished from the electrode 70 electrically connected to the charge storage region FD.
  • the body 71 and head 72 of the contact electrode 70 are called the contact body 71 and contact head 72.
  • a transfer transistor T1 is provided for each cell region 20a.
  • the transfer transistor T1 is a transistor capable of transferring signal charges generated in the photoelectric conversion unit 22 to the charge accumulation region FD. For example, when the transfer transistor T1 is turned on, conduction is established between the photoelectric conversion unit 22 and the charge accumulation region FD, and the signal charges are transferred to the charge accumulation region FD. When the transfer transistor T1 is turned off, conduction between the photoelectric conversion unit 22 and the charge accumulation region FD is interrupted.
  • the transfer transistor T1 has a gate electrode G1.
  • the gate electrode G1 has a columnar first portion G1a that is embedded in the cell region 20a and extends in the thickness direction, and a second portion G1b that is provided in the first wiring layer 30, is connected to an end of the first portion G1a closer to the first surface S1, and extends horizontally in a plate-like shape.
  • the gate insulating film that insulates the first portion G1a from the cell region 20a is omitted.
  • the first wiring layer 30 is a multi-layer wiring layer in which one surface is in contact with the first semiconductor layer 20 and the other surface is in contact with the second wiring layer 50.
  • the first wiring layer 30 has, for example, an insulating film 31 and wiring 32 provided in the insulating film 31, but is not limited thereto.
  • the wiring 32 includes vertical wiring that mainly extends in the thickness direction and horizontal wiring that mainly extends in the horizontal direction.
  • the insulating film 31 is configured by laminating multiple layers of known insulating films such as silicon oxide (SiO 2 ) films, silicon nitride (Si 3 N 4 ) films, and silicon oxynitride (SiON) films.
  • the wiring 32 is a known conductive material such as a semiconductor material such as polysilicon, or a metal material such as copper (Cu), tungsten (W), or aluminum (Al).
  • the second semiconductor layer 40 is made of a semiconductor substrate. Although not limited thereto, the second semiconductor layer 40 is made of, for example, a single crystal silicon substrate, one surface of which is in contact with the first wiring layer 30 and the other surface of which is in contact with the second wiring layer 50. A plurality of transistors T2 are provided in the second semiconductor layer 40.
  • the transistors T2 include, for example, a transistor constituting the readout circuit 15 shown in FIG. 3 .
  • the second wiring layer 50 is a multi-layer wiring layer in which one surface is in contact with the second semiconductor layer 40 and the other surface is in contact with a third semiconductor layer (not shown).
  • the second wiring layer 50 has, for example, a multi-layered insulating film 51 and a wiring 52 provided in the insulating film 51, although it is not limited thereto.
  • the wiring 52 includes vertical wiring that mainly extends in the thickness direction and horizontal wiring that mainly extends in the horizontal direction.
  • the vertical wiring may include a through wiring that penetrates the second semiconductor layer as shown in FIG. 4A.
  • the wiring 52 includes vertical wiring that mainly extends in the thickness direction and horizontal wiring that mainly extends in the horizontal direction.
  • the insulating film 51 is configured by stacking multiple layers of known insulating films such as silicon oxide (SiO 2 ) films, silicon nitride (Si 3 N 4 ) films, and silicon oxynitride (SiON) films.
  • the wiring 52 is a known conductive material such as a semiconductor material such as polysilicon, or a metal material such as copper (Cu), tungsten (W), or aluminum (Al).
  • the wiring 52 and the wiring 32 of the first wiring layer 30 form electrical paths, such as an electrical path connecting the head 72 of the electrode 70 connected to the charge storage region FD and the amplification transistor AMP, and an electrical path supplying a reference potential to the head 72 of the electrode 70 connected to the contact region 24.
  • the third semiconductor layer (not shown) is made of a semiconductor substrate.
  • the third semiconductor layer is made of, but is not limited to, a single crystal silicon substrate, and one surface of the substrate is in contact with the second wiring layer 50.
  • the third semiconductor layer is provided with, for example, a transistor constituting the logic circuit 13 shown in FIG.
  • the light incident surface side laminate 60 has a laminated structure in which, for example, a planarization film 61, a color filter 62, a light shielding wall 63, and a microlens (on-chip lens) 64 are laminated in that order from the second surface S2 side, although this is not limited thereto.
  • the planarization film 61 is made of a known insulating material or a known resin material, and may be made of, for example, silicon oxide, although this is not limited thereto.
  • the color filter 62 separates the light incident on the cell region 20a into colors.
  • the light shielding wall 63 is made of, for example, a resin material. Between the color filters 62, a light shielding wall 63 that shields stray light is provided.
  • the microlens 64 is made of, for example, a resin material.
  • ⁇ Method for manufacturing photodetector> 5A to 5J a method for manufacturing the photodetector 1 will be described. Note that in this embodiment, methods for forming the insulating region 26, the charge accumulation region FD, and the electrode 70 will be mainly described, and descriptions of other parts will be omitted.
  • a trench isolation wall 25 is formed by a known method from the first surface S1 side of the first semiconductor layer 20w, embedded in the trench FTI.
  • a pinning region 28 of a first conductivity type (e.g., p-type) is provided on the outer periphery of the trench isolation wall 25.
  • insulating films m1, m2, and m3 are formed in that order on the first surface S1.
  • the insulating films m1 and m3 are, for example, silicon oxide films, and the insulating film m1 may be formed by thermal oxidation.
  • the insulating film m2 is, for example, a silicon nitride film.
  • the insulating region 26 is formed using STI (Shallow Trench Isolation) technology.
  • a trench STI is first formed from the first surface S1 side so as to overlap the trench isolation wall 25 in a plan view using known lithography and etching techniques.
  • the trench STI is provided in a lattice shape at a position overlapping the trench isolation wall 25 in a plan view.
  • the insulating films m1, m2, and m3 are first etched using a resist pattern as a mask, and the trench STI is formed using these insulating films as a hard mask.
  • the trench STI penetrates the insulating films m1, m2, and m3 and reaches into the first semiconductor layer 20w.
  • the portion of the trench isolation wall 25 close to the first surface S1 is removed.
  • the width dimension of the trench STI is made larger than the width dimension of the trench FTI (trench isolation wall 25).
  • the trench STI is provided over the entire area where the trench isolation wall 25 is provided in a plan view.
  • the trench isolation wall 25 is exposed at the bottom of the trench STI.
  • an insulating film m4 is formed so as to fill the inside of the trench STI.
  • the insulating film m4 is, for example, a silicon oxide film.
  • the entire surface is etched back to remove unnecessary portions of the insulating film m4.
  • the insulating film m4 remaining at the bottom of the trench STI constitutes the insulating region 26.
  • the insulating film m3 is removed during the entire surface etch back.
  • the etching rate of the insulating film m2 is lower than the etching rates of the insulating films m4 and m3, and even if it is etched, it is only slightly. Furthermore, this etch back exposes the semiconductor that constitutes the first semiconductor layer 20w on the side wall of the trench STI.
  • the semiconductor surface exposed on the side wall of the trench STI is called surface 20c.
  • silicon is epitaxially grown on the surface 20c to obtain the first semiconductor region 20a1.
  • the epitaxially grown first semiconductor region 20a1 is, for example, an intrinsic semiconductor (i-type), but may be p-type or n-type depending on the design, although this is not limited thereto.
  • the conductivity type of the first semiconductor region 20a1 may be the same as that of the second semiconductor region 20a2 or the semiconductor region 21 depending on the design, or may be a different conductivity type.
  • Silicon is selectively epitaxially grown on the surface 20c made of a semiconductor, and does not grow on a surface made of a material other than a semiconductor, such as an insulating film. The epitaxial growth is performed while controlling the growth time so that the first semiconductor regions 20a1 grown on the opposing surfaces 20c are not connected to each other.
  • an insulating film m5 is formed so as to cover the first semiconductor regions 20a1 and fill the gaps between the first semiconductor regions 20a1. Then, by a known method such as a known chemical mechanical polishing (CMP) method or etch-back, the excess portion of the insulating film m5 and the insulating films m1 and m2 are removed. As a result, as shown in FIG. 5G, the insulating film m5 remaining between the first semiconductor regions 20a1 constitutes the narrow insulating region 27, and the first semiconductor regions 20a1 and the first surface S1 are exposed.
  • CMP chemical mechanical polishing
  • a resist pattern R1 is formed on the exposed surface.
  • the resist pattern R1 has an opening at the position where the charge storage region FD is to be formed. Both the first semiconductor region 20a1 and the second semiconductor region 20a2 are exposed from the opening. Then, using the resist pattern R1 as an ion implantation mask, a known impurity that makes the semiconductor n-type is selectively ion-implanted to form the charge storage region FD. Thereafter, the resist pattern R1 is removed. Although not shown in the figure, the contact region 24 is formed in the same manner. However, the implanted impurity is a known impurity that makes the semiconductor p-type.
  • the narrow insulating region 27 is removed from the position where the electrode 70 is to be provided in a plan view.
  • a polysilicon film is formed using known film formation techniques so as to cover the first surface S1 and fill the gaps between the first semiconductor regions 20a1.
  • the excess portion of the polysilicon film is etched to obtain the electrode 70. From this point on, processing is continued using known manufacturing methods until the photodetector 1 is almost complete. The photodetector 1 is then singulated to obtain semiconductor chips 2.
  • a photodetector according to a comparative example shown in Fig. 6 will be described.
  • a shallow trench 26A filled with an insulating film is provided at the end of the trench isolation wall 25 closer to the first surface S1.
  • the four charge accumulation regions FD are partitioned by the shallow trench 26A.
  • the electrode 70A is made of only a plate-shaped member extending in the horizontal direction, and is in contact with the four charge accumulation regions FD via the surface on the first semiconductor layer 20 side.
  • the pixel 3 When the pixel 3 is miniaturized, it is required to reduce the dimensions of the charge storage region FD and the electrode 70A as well. However, when the dimensions of the charge storage region FD and the electrode 70A are reduced, the contact area between the charge storage region FD and the electrode 70A decreases, which may increase the contact resistance. This may result in deterioration of the electrical connection between the charge storage region FD and the electrode 70A.
  • the photodetector 1 includes an electrode 70 having a body 71 and a head 72 one surface of which is connected to one end of the body 71, and a charge storage region FD is formed in a region of the cell region 20a including a part of the first semiconductor region 20a1, and the other end of the body 71 is in contact with one surface of the insulating region 26 (the surface closer to the first surface S1), and the electrode 70 is in contact with the charge storage region FD via the side of the body 71 and one surface of the head 72.
  • the charge storage region FD is in contact with the side of the body 71 in addition to one surface of the head 72, so that the contact area between the charge storage region FD and the electrode 70 can be prevented from decreasing, and the electrical connection between the charge storage region FD and the electrode 70 can be prevented from deteriorating.
  • the electrical connection between the charge storage region FD and the electrode 70 can be prevented from deteriorating.
  • the cell region 20a includes a first semiconductor region 20a1 provided on the surface of the insulating region 26 opposite to the surface on the trench isolation wall 25 side.
  • the area occupied by the cell region 20a on the first surface S1 side can be increased to above the insulating region 26, it is possible to prevent the overlap margin between the electrode 70 and the charge build-up boundary region FD from becoming small. Also, since the area occupied by the cell region 20a on the first surface S1 side can be increased to above the insulating region 26, the degree of freedom in arranging the gate electrode G1 is increased.
  • the side of the body 71 and one surface of the head 72 are in contact with the portion of the first semiconductor region 20a1 in which the charge accumulation region FD is configured. Because the electrode 70 is in contact with the charge accumulation region FD configured in the first semiconductor region 20a1, it is possible to prevent the dimensions of the electrode 70, more specifically the dimensions of the head 72 in a planar view, from increasing while also preventing a decrease in the contact area between the charge accumulation region FD and the electrode 70. In other words, if the dimensions of the head 72 in a planar view are the same, it is possible to increase the contact area between the charge accumulation region FD and the electrode 70.
  • the contact region 24 has the same effect as the charge storage region FD described above.
  • the head 72 contacts the charge storage region FD only in the first semiconductor region 20a1 of the first semiconductor region 20a1 and the second semiconductor region 20a2, but the head 72 may contact the charge storage region FD in both the first semiconductor region 20a1 and the second semiconductor region 20a2.
  • the first semiconductor region 20a1 is provided over the entire edge of the cell region 20a on the first surface S1, but the present technology is not limited thereto.
  • the first semiconductor region 20a1 is provided only at the corners of the cell region 20a on the first surface S1.
  • the first semiconductor region 20a1 is not provided in the portion other than the corners.
  • the cross-sectional configuration of the photodetector 1 viewed vertically in a plane along the A-A cutting line in FIG. 7A is the same as that in FIG. 4F.
  • FIG. 7B shows the cross-sectional configuration of the photodetector 1 viewed vertically in a plane along the E-E cutting line in FIG. 7A.
  • the first semiconductor region 20a1 is not provided in the region other than the corners of the cell region 20a.
  • the charge storage region FD is formed in a semiconductor region including the entire region of the first semiconductor region 20a1 provided at one corner of the cell region 20a.
  • the manufacturing method of the photodetector 1 will be described with reference to Figures 8A, 8B, 9A, and 9B. Note that in this modified example, only the parts different from the manufacturing method according to the first embodiment described above will be described.
  • the manufacturing method according to the first embodiment described above is the same as the manufacturing method up to the step shown in Figure 5C. Thereafter, as shown in Figure 8A, unnecessary parts of the insulating film m4 and the insulating film m3 are removed by CMP. Then, as shown in Figure 8B, a resist pattern R2 is formed on the exposed surface of the insulating film m2.
  • the resist pattern R2 has an opening R2a at the position where the charge storage region FD or the contact region 24 is to be provided. Then, the etch-back is performed on the insulating film m4 exposed from the opening R2a, and the part of the insulating film m4 covered with the resist is not etched back. Note that the etching rate of the insulating film m2 is lower than the etching rates of the insulating films m4 and m3, and even if it is etched, it is only slightly. Then, as shown in Figure 8B, the insulating film m4 remaining at the bottom of the trench STI constitutes the insulating region 26. Then, the resist pattern R2 is removed.
  • silicon is epitaxially grown on the surface 20c shown in FIG. 8B to obtain the first semiconductor region 20a1.
  • the portion of the insulating film m4 that is protected by the resist pattern R2 and is not etched back covers the side of the cell region 20a, as shown in FIG. 7B. Therefore, as shown in FIG. 9B, silicon is epitaxially grown only on the corners, and not anywhere else.
  • the area occupied by the cell region 20a on the first surface S1 side can be increased up to above the insulating region 26, and the charge accumulation region FD can be configured across the increased area, so that the size of the charge accumulation region FD can be prevented from becoming smaller.
  • the gate electrode G1 may be rectangular in shape and may have a larger area in plan view than that of the first embodiment.
  • the head 72 of the electrode 70 may be rectangular instead of octagonal.
  • the pixel shown in FIG. 10 may be a phase difference detector that detects a phase difference. Note that the charge accumulation region FD is not shown in FIG. 10.
  • the photodetector 1 according to the second modification of the first embodiment also provides the same effects as the photodetector 1 according to the first embodiment described above.
  • the photodetector 1 according to the third modification of the first embodiment shown in FIG. 11 is a combination of the first and second modifications. More specifically, as shown in FIG. 11, the first semiconductor region 20a1 is provided only at the corners of the cell region 20a, and the gate electrode G1 and the head portion 72 are the same as those of the second modification. Note that the charge accumulation region FD is not shown in FIG.
  • the photodetector 1 according to the third modification of the first embodiment can also provide the same effects as those of the photodetector 1 according to the first embodiment.
  • the head 72 of the electrode 70 is elliptical in plan view, and the first semiconductor region 20a1 is provided only at the corners of the cell region 20a. Note that the charge accumulation region FD is not shown in Fig. 12.
  • the photodetector 1 according to the fourth modification of the first embodiment can also provide the same effects as the photodetector 1 according to the first embodiment described above.
  • the head 72 of the electrode 70 is circular in a plan view, and the first semiconductor region 20a1 is provided only at the corners of the cell region 20a. Note that the charge accumulation region FD is not shown in Fig. 13.
  • the photodetector 1 according to the fifth modification of the first embodiment can also provide the same effects as the photodetector 1 according to the first embodiment described above.
  • the photodetector 1 (semiconductor chip 2) has, for example, three semiconductor layers, the first semiconductor layer 20, the second semiconductor layer 40, and a third semiconductor layer not shown, but the present technology is not limited to this.
  • the photodetector 1 according to the modified example 6 of the first embodiment may have only two layers, the first semiconductor layer 20 and the third semiconductor layer, out of the three semiconductor layers. In that case, the element formed in the second semiconductor layer 40 may be formed in the first semiconductor layer 20, etc.
  • the photodetector 1 according to the modified example 6 of the first embodiment can also obtain the same effect as the photodetector 1 according to the above-mentioned first embodiment.
  • FIG. 14A is a vertical cross-sectional view showing a cross-sectional configuration of the electrode 70, the charge accumulation region FD, and the insulating region 26 in a plane along a cutting line that crosses the body 71.
  • FIG. 14A is a vertical cross-sectional view showing a cross-sectional configuration of the electrode 70 in a plane along a cutting line that crosses the first extension portion 71x of the body 71 shown in FIG. 14B as an example.
  • the charge storage region FD is configured in a region of the cell region 20a consisting only of the first semiconductor region 20a1. More specifically, the charge storage region FD is configured in a region consisting only of the first semiconductor region 20a1 out of the first semiconductor region 20a1 and the second semiconductor region 20a2, and is not configured in the second semiconductor region 20a2. In addition, in a planar view, the entire charge storage region FD overlaps with the insulating region 26, and the surface of the charge storage region FD on the second surface S2 side is in contact with the insulating region 26. That is, the area occupied by the charge storage region FD in this embodiment is smaller than the area occupied by the charge storage region FD in the first embodiment.
  • the impurity concentration of the charge storage region FD in this embodiment is set higher than the impurity concentration of the charge storage region FD in the first embodiment. Even if the area occupied by the charge storage region FD becomes smaller, the impurity concentration can be increased to suppress deterioration of the performance of accumulating charges. Furthermore, even if the area occupied by the charge storage region FD becomes smaller, and thus the contact area between the charge storage region FD and the electrode 70 decreases, the increase in contact resistance can be suppressed by increasing the impurity concentration.
  • the charge storage region FD is configured in a region consisting only of the first semiconductor region 20a1. Therefore, in the vertical cross-sectional view of FIG. 14A, the relationship between dimension a, which is the horizontal dimension of the insulating region 26, distance b, which is the distance between the two charge storage regions FD facing each other via the body 71, and dimension d, which is the horizontal dimension of the charge storage region FD, can be expressed as a ⁇ 2d + b.
  • the value obtained by adding the value of distance b to twice the value of dimension d is the same as or smaller than dimension a.
  • 2d + b is the width occupied in the horizontal direction by the two charge storage regions FD facing each other via the body 71.
  • head 72 overlaps the entire charge storage region FD. That is, the relationship between the above-mentioned distance b and dimension d, and dimension c, which is the dimension along the horizontal direction of head 72, can be expressed as c ⁇ 2d + b. In other words, dimension c is equal to or greater than the value obtained by adding the value of distance b to twice the value of dimension d. Furthermore, if the value of dimension c is fixed, distance b and dimension d can be determined so as to satisfy the above formula.
  • the lower limit of dimension c is not limited to this, but may be, for example, the same width as the trench isolation wall 25.
  • the lower limit of dimension d is not limited to this, but may be, for example, in the range of 1/4 to 1/5 of dimension c.
  • 5E is the same as the manufacturing method according to the first embodiment described above. After that, as shown in FIG. 15A, a resist pattern R5 having an opening R5a is formed on the exposed surface. Then, using the resist pattern R5 as a mask for ion implantation, a known impurity that makes the semiconductor n-type is implanted from the first surface S1 side. The resist constituting the resist pattern R5 covers a part of the first semiconductor region 20a1 obtained by epitaxial growth. Then, another part of the first semiconductor region 20a1 is exposed from the opening R5a. By ion implanting the impurity through such an opening R5a, the charge storage region FD can be provided in a narrower region than in the first embodiment.
  • the entire opening R5a overlaps with the insulating region 26 in a plan view. That is, the impurity is implanted into the semiconductor region that overlaps with the surface of the insulating region 26 on the first surface S1 side in a plan view. Therefore, even if the dose of the impurity is increased to increase the impurity concentration in the charge storage region FD, the progress of the impurity is blocked by the insulating region 26, making it difficult for the impurity to reach a deeper position. This allows the impurity to be confined at a high concentration in the region where the charge storage region FD is to be formed, and a fine charge storage region FD with a high impurity concentration can be formed.
  • an insulating film m5 is formed on the exposed surface so as to fill the gaps between the charge storage regions FD. Then, the excess portions of the insulating film m5 are removed by CMP, and then the insulating film m2 is removed, obtaining the state shown in FIG. 15C. Then, as shown in FIG. 15D, the insulating film m1 and the excess portions of the insulating film m5 are removed by etch-back. A portion of the insulating film m5 remains between the charge storage regions FD, and hereinafter, this remaining insulating film m5 and the insulating region 26 are collectively referred to as the insulating region 26. Next, as shown in FIG. 15E, an electrode 70 is formed so as to contact the charge storage region FD. The subsequent processing is the same as that described in the first embodiment, and will not be described.
  • the light detection device 1 according to the second embodiment of the present technology provides the same effects as the light detection device 1 according to the first embodiment described above.
  • the charge storage region FD is configured as a region consisting of only the first semiconductor region 20a1 in the cell region 20a, and the entire charge storage region FD overlaps the insulating region 26 in a plan view.
  • This allows the formation of a fine charge storage region FD with a high impurity concentration. Therefore, in the photodetector 1 according to the second embodiment of the present technology, as shown in FIG. 17, the distance between the charge storage region FD and the first portion G1a can be increased compared to the comparative example. This makes it possible to suppress the increase in the electric field strength between the charge storage region FD and the first portion G1a, and to suppress the deterioration of FD white spots.
  • a charge storage region FD with a high impurity concentration can be formed, the deterioration of the charge storage performance can be suppressed even if the area occupied by the charge storage region FD becomes smaller, and the increase in the contact resistance between the charge storage region FD and the electrode 70 can be suppressed even if the contact area between the two is reduced.
  • the horizontal dimension of the head 72 is c, and the horizontal dimension of the charge accumulation region FD is d, the relationship c ⁇ 2d+b is satisfied. That is, in a plan view, the head 72 overlaps the entire charge accumulation region FD, so that even if the area occupied by the charge accumulation region FD is reduced, the head 72 of the electrode 70 can be effectively brought into contact with the charge accumulation region FD.
  • the impurity concentration of the charge accumulation region FD in this embodiment is higher, so that the contact resistance can be reduced compared to the first embodiment. Also, even if the contact area between the charge accumulation region FD and the electrode 70 is smaller than that in the first embodiment, the impurity concentration of the charge accumulation region FD in this embodiment is higher, so that the contact resistance can be suppressed from increasing.
  • the width occupied in the horizontal direction by the two charge accumulation regions FD facing each other via the body portion 71 in a vertical cross section is equal to or less than the dimension in the horizontal direction of the insulating region 26 in the same cross section. In this way, even when one electrode 70 is provided for multiple charge accumulation regions FD, it is possible to form fine charge accumulation regions FD with a high impurity concentration.
  • the photodetector 1 according to the first modification of the second embodiment shown in FIG. 18A is a combination of the first modification of the first embodiment and the second embodiment. More specifically, as shown in FIG. 18A, the first semiconductor region 20a1 is provided only at the corners of the cell region 20a, and the charge storage region FD of the second embodiment is provided for such a first semiconductor region 20a1. In this modification, the relationship between the dimension a, the distance b, the dimension c, and the dimension d is the same. In addition, the positional relationship and the size relationship between the electrode 70, the charge storage region FD, and the first semiconductor region 20a1 may be the relationship shown in FIG. 18B. Even with the photodetector 1 according to the first modification of the second embodiment, the same effect as that of the photodetector 1 according to the second embodiment described above can be obtained.
  • the photodetector 1 according to the second modification of the second embodiment differs from the second embodiment in the manufacturing method.
  • the manufacturing method of the photodetector 1 according to this modification will be described with reference to Figs. 19A and 19B. Note that in this modification, only the parts that differ from the manufacturing methods according to the first and second embodiments will be described. In the following description, the drawings used in the description of the manufacturing method according to the first embodiment will also be referred to as appropriate.
  • first semiconductor region 20a1 is, for example, an intrinsic semiconductor (i-type), but may be p-type or n-type depending on the design, although this is not limited thereto.
  • the conductivity type of first semiconductor region 20a1 may be formed to be the same conductivity type as second semiconductor region 20a2 or semiconductor region 21 depending on the design, or may be formed to be a different conductivity type.
  • silicon is further epitaxially grown to obtain the remaining portion of the first semiconductor region 20a1.
  • the silicon is epitaxially grown while injecting a known impurity that makes the semiconductor n-type.
  • This makes it possible to form an n-type first semiconductor region 20a1, and the formed n-type region can be used as the charge accumulation region FD.
  • the manufacturing method is the same as in the second embodiment, so a description will be omitted. Even with the photodetector 1 according to the second variation of the second embodiment, the same effects as those of the photodetector 1 according to the second embodiment described above can be obtained.
  • the insulating region 26 has a flat shape in vertical cross section, which is the same as the insulating region 26 according to the first embodiment shown in Fig. 4F etc. Even in the photodetector 1 according to the third modification of the second embodiment, the same effects as those of the photodetector 1 according to the second embodiment described above can be obtained.
  • the third embodiment of the present technology shown in Fig. 20A to Fig. 20D will be described below.
  • the photodetector 1 according to the third embodiment includes a phase difference detector 80.
  • the other configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the first embodiment described above.
  • the components already described are given the same reference numerals and their description will be omitted.
  • Fig. 20A is a vertical cross-sectional view showing the cross-sectional configuration when viewed in cross section along the F-F cutting line in Fig. 20B
  • Fig. 20C is a vertical cross-sectional view showing the cross-sectional configuration when viewed in cross section along the G-G cutting line in Fig. 20B
  • Fig. 20B is an explanatory diagram showing the positional relationship of each component on the first surface S1.
  • the first semiconductor region 20a1 and the second semiconductor region 20a2 are depicted separately.
  • the semiconductor conductivity types such as the first conductivity type (e.g., p-type), the second conductivity type (e.g., n-type), and the i-type, are depicted without distinction.
  • the first semiconductor layer 20 is mainly depicted, and other semiconductor layers and wiring layers may be omitted.
  • only a part of the photodetector 1 is depicted, and some parts are omitted.
  • the electrodes and wirings, such as the electrode 70, that are provided in contact with the first semiconductor region 20a1 are omitted.
  • the trench isolation wall 25 of this embodiment is configured to include polysilicon 25b and an insulating film 25a, as in the first embodiment, but the insulating film 25a is omitted in the drawings according to this embodiment.
  • the phase difference detection unit 80 includes a plurality of adjacent cell regions 20a (two in this embodiment). In order to distinguish the cell region 20a on the right side of the paper from the cell region 20a on the left side of the paper, the cell region on the right side of the paper is called cell region 20aR, and the cell region on the left side of the paper is called cell region 20aL. When there is no distinction between the two, they are simply called cell regions 20a.
  • the photodetector 1 uses the phase difference detection unit 80 to determine the direction from which the light is incident.
  • the photodetector 1 compares the amount of signal charge accumulated in the cell region 20aR with the amount of signal charge accumulated in the cell region 20aL to determine the direction from which the light is incident. For example, if the amount of signal charge accumulated in the cell region 20aR is greater than the amount of signal charge accumulated in the cell region 20aL, it is found that the light is incident on the photodetector 1 obliquely from the left side of the paper.
  • the phase difference detection unit 80 also has a path PH through which signal charges can move between the cell region 20aR and the cell region 20aL.
  • the path PH may be called an overflow path.
  • the phase difference detection unit 80 can also function as one pixel 3.
  • the phase difference detection unit 80 When the phase difference detection unit 80 also functions as a pixel 3, it outputs an addition signal, which is the sum of the amount of signal charges accumulated in the cell region 20aR and the amount of signal charges accumulated in the cell region 20aL, as a pixel signal. Therefore, when the signal charges are saturated first in one cell region, the signal charges overflow to the other cell region, and a part of the signal charges are prevented from being wasted. This prevents the linearity between the amount of light and the addition signal from deteriorating.
  • the portion of the trench isolation wall 25 located between the two cell regions 20a (cell region 20aR, cell region 20aL) in the phase difference detection unit 80 is called the first trench isolation wall 25c to distinguish it from the other portions.
  • the first trench isolation wall 25c is not distinguished from the other trench isolation walls 25, it is simply called the trench isolation wall 25.
  • the first semiconductor region 20a1 is provided at a position overlapping the first trench isolation wall 25c in a plan view, and connects the cell region 20aR and the cell region 20aL in the phase difference detection unit 80.
  • the first semiconductor region 20a1 included in the cell region 20aR and the first semiconductor region 20a1 included in the cell region 20aL are connected to each other at a position overlapping the first trench isolation wall 25c in a plan view to form one.
  • the path PH is formed in the first semiconductor region 20a1 that is provided at a position that overlaps the first trench isolation wall 25c in a plan view.
  • the conductivity type of the first semiconductor region 20a1 in which the path PH is formed may be any conductivity type that corresponds to the design.
  • the end of the first trench isolation wall 25c on the first surface S1 side is recessed in the thickness direction from the other parts, and the insulating region 26 and the first semiconductor region 20a1 are provided only in the recessed portion 25d of the end of the first trench isolation wall 25c.
  • FIG. 20D shows four phase difference detection units 80 arranged in two rows and two columns.
  • the first semiconductor region 20a1 in which the charge storage region FD is configured is provided at the mutually opposing corners of the four phase difference detection units 80. Note that in this embodiment, the electrodes 70 are not shown.
  • the first semiconductor region 20a1 in which the charge storage region FD is configured is a square ring shape in a plan view, and connects the mutually opposing corners of the four cell regions 20a at the corners of the phase difference detection unit 80.
  • the first semiconductor region 20a1 in which the path PH is configured may be called the first semiconductor region 20a1PH
  • the first semiconductor region 20a1 in which the charge storage region FD is configured may be called the first semiconductor region 20a1FD.
  • the first semiconductor region 20a1FD is also provided in the recessed portion 25d of the trench isolation wall 25, similar to the first semiconductor region 20a1PH.
  • the photodetector 1 may also have a contact region 24 having a similar configuration to the charge storage region FD, and the charge storage region FD may be read as the contact region 24 in the above description.
  • the electrode 70 is provided for the first semiconductor region 20a1FD, the body 71 of the electrode 70 may be made columnar so as to fill the hollow portion of the ring-shaped first semiconductor region 20a1FD.
  • the manufacturing method according to the first embodiment is the same as the manufacturing method according to the first embodiment described above up to the process shown in FIG. 5A.
  • a trench STI is formed from the first surface S1 side so as to overlap the trench isolation wall 25 in a plan view by using known lithography and etching techniques.
  • a resist pattern R3 may be formed first, and the insulating films m1, m2, and m3 may be etched using the resist pattern R3 as a mask, and the trench STI may be formed using the insulating films as a hard mask.
  • the trench STI is formed in a lattice shape in a plan view, but in this embodiment, the trench STI is formed only in a square region using a resist pattern R3 having an opening R3a1 and an opening R3a2.
  • the opening R3a1 of the resist pattern R3 is provided at a position where the first semiconductor region 20a1PH is formed in a plan view
  • the opening R3a2 is provided at a position where the first semiconductor region 20a1FD is formed in a plan view.
  • FIG. 5C shows an insulating film m4 so as to fill the inside of the trench STI, and as shown in FIG. 5D, an etchback is performed on the entire surface to remove unnecessary parts of the insulating film m4. Then, the insulating film m4 remaining at the bottom of the trench STI constitutes the insulating region 26.
  • FIG. 22 shows the shape and position of the insulating region 26 in a plan view. Then, silicon is epitaxially grown on the surface 20c shown in FIG. 5D and FIG. 22 to obtain the first semiconductor region 20a1 shown in FIG. 23. Note that the surface 20c is a semiconductor surface exposed on the side wall of the trench STI.
  • the epitaxial growth is controlled so that the first semiconductor regions 20a1 grown on the opposing surfaces 20c are not connected to each other, but in this embodiment, as shown in FIG. 23, the first semiconductor regions 20a1 grown on the opposing surfaces 20c are controlled to be connected to each other.
  • cell region 20aR and cell region 20aL are electrically connected by first semiconductor region 20a1PH, and first semiconductor region 20a1FD becomes annular.
  • the epitaxially grown first semiconductor region 20a1 is, for example, a true semiconductor (i-type), but may be p-type or n-type depending on the design, although it is not limited thereto. Furthermore, the conductivity type of the first semiconductor region 20a1 may be formed to be the same conductivity type as the second semiconductor region 20a2 or the semiconductor region 21 depending on the design, or may be formed to be a different conductivity type.
  • the subsequent processing is the same as the processing described in the first embodiment and the known method for manufacturing the phase difference detection unit 80, and therefore a description thereof will be omitted.
  • the path PH which is an overflow path in the thickness direction, may be provided at a position closer to the color filter 62. Therefore, the height of the first trench separation wall 25c that overlaps with the path PH in a plan view needs to be formed to a height different from the height of the other trench separation walls 25e, and stable height control may not be easy. In addition, there is a possibility that the signal charge generated in one of the cell regions 20aR and 20aL moves to the other cell region, deteriorating the isolation characteristics.
  • the incident light L passes through the microlens 64 and the color filter 62, which have a low refractive index, and then passes through the path PH, which is made of a semiconductor with a high refractive index, and then enters the first trench isolation wall 25c, which has a low refractive index.
  • the incident light L travels through the low refractive index region, the high refractive index region, and the low refractive index region, and there is a possibility that light reflection or scattering occurs when the incident light L enters the first trench isolation wall 25c, which has a low refractive index, from the path PH of the high refractive index region.
  • the path PH is configured in the first semiconductor region 20a1PH provided on the surface opposite to the surface on the first trench isolation wall 25c side of the insulating region 26.
  • the path PH can be provided at a position closer to the first surface S1 rather than a position closer to the second surface S2. Therefore, in the thickness direction, the position of the end of the first trench isolation wall 25c on the color filter 62 side can be aligned with the position of the end of the other trench isolation wall 25 on the color filter 62 side, and the deterioration of the isolation characteristics can be suppressed.
  • the position of the end of the first trench isolation wall 25c on the color filter 62 side can be aligned with the position of the end of the other trench isolation walls 25 on the color filter 62 side, so that when forming the first trench isolation wall 25c and the other trench isolation walls 25 from the first surface S1 side, all of the trench isolation walls can be formed to the same depth, which prevents the manufacturing load from becoming too large.
  • the photodetector 1 also has an insulating region 26 made of an insulating material and provided between the end of the first trench isolation wall 25c closer to the first surface S1 and the first semiconductor region 20a1PH. Since the insulating region 26 is interposed between the first trench isolation wall 25c and the first semiconductor region 20a1PH, when the trench isolation wall 25 has a portion made of a conductor such as polysilicon, the conductive portion of the trench isolation wall 25 can be electrically insulated from the path PH. In addition, the flow of signal charges in the path PH can be concentrated mainly in the horizontal direction. Furthermore, by providing the insulating region 26, the difference in impurity concentration between the first semiconductor region 20a1 and other semiconductor regions such as the photoelectric conversion unit 22 can be made clear.
  • the charge storage region FD and the contact region 24 can be configured in a region including at least a portion of the first semiconductor region 20a1.
  • the insulating region 26 may be arranged in a lattice shape in a plan view, as shown in FIG. 4C according to the first embodiment.
  • an insulating isolation region 29 made of an insulating material is provided between the sidewall 25f of the recessed portion 25d of the first trench isolation wall 25c and the first semiconductor region 20a1PH. Also, an insulating isolation region 29 made of an insulating material is provided between the sidewall 25f of the recessed portion 25d of the trench isolation wall 25 and the first semiconductor region 20a1FD.
  • the material constituting the insulating isolation region 29 is a known insulating material.
  • the insulating isolation region 29 may be made of the same material as the material constituting the insulating region 26.
  • the manufacturing method according to this modified example is the same as the manufacturing method according to the third embodiment up to the step of depositing insulating film m4 so as to fill the inside of the STI trench, as shown in FIG. 5C. Thereafter, although not shown in the figure, the excess portion of insulating film m4 and insulating film m3 are removed by, for example, a CMP method. This exposes insulating film m2.
  • a resist pattern R4 having openings R4a1 and R4a2 is formed by a known lithography technique.
  • the opening R4a1 is provided at a position where the first semiconductor region 20a1PH is formed in a plan view
  • the opening R4a2 is provided at a position where the first semiconductor region 20a1FD is formed in a plan view.
  • the portions exposed from the openings R4a1 and R4a2 are etched back to remove unnecessary portions of the insulating film m4, thereby obtaining an insulating region 26.
  • the shapes of the openings R4a1 and R4a2 are compared with the shapes of the openings R3a1 and R3a2 of the resist pattern R3 shown in FIG. 21.
  • the size of the openings R3a1 and R3a2 is the same as the size of the recessed portion 25d of the trench isolation wall 25.
  • the dimension of the opening R4a1 in the direction along the extension direction (Y direction) of the first trench isolation wall 25c is smaller than that of the opening R3a1. Therefore, both ends of the insulating film m4 embedded in the recessed portion 25d along the Y direction are covered with resist and remain without being etched back. This allows an insulating isolation region 29 to be provided between the first semiconductor region 20a1 and the sidewall 25f of the recessed portion 25d of the first trench isolation wall 25c.
  • the dimension of the opening R4a1 along the width direction (X direction) of the first trench isolation wall 25c is larger than that of the opening R3a1, and the insulating film m2 and the insulating film m4 are exposed in the opening R4a1.
  • the etch-back due to the difference in etching rate between the insulating film m2 and the insulating film m4, even if the insulating film m2 is etched, it is only slightly.
  • the opening R4a2 is provided at a position where the trench isolation wall 25 intersects in a plan view. Therefore, the shape and dimensions of the opening R4a2 are determined so that the insulating film m4 remains at the ends in both the X and Y directions. Also, since it is necessary to epitaxially grow silicon on the semiconductor surface, the opening R4a2 is widened so that the insulating film m4 does not remain on the surface 20c. More specifically, the dimensions in the X and Y directions at the corners of the opening R4a2 are made larger than those of the opening R3a2, and between the corners, at least in the region wider than the trench isolation wall 25, the dimensions in the X and Y directions are made smaller than those of the opening R3a2. This allows an insulating isolation region 29 to be provided between the first semiconductor region 20a1 and the sidewall 25f of the recessed portion 25d of the first trench isolation wall 25c.
  • an insulating isolation region 29 made of an insulating material is provided between the sidewall 25f of the recessed portion 25d of the trench isolation wall 25 and the first semiconductor region 20a1. Therefore, silicon can be epitaxially grown in a state where the polysilicon material of the trench isolation wall 25 is covered with the insulating isolation region 29, and silicon can be grown only on the surface 20c out of the sidewall 25f and the surface 20c. This makes it possible to suppress abnormal growth of silicon crystals on the sidewall 25f of the trench isolation wall 25.
  • the first semiconductor region 20a1FD in which the charge storage region FD is formed is not annular, but is composed of four portions provided for each cell region 20a, as in the first embodiment. Note that the first semiconductor region 20a1FD may be provided with a contact region 24 instead of the charge storage region FD.
  • the dimensions of the opening R3a2 in the X direction and the Y direction of the opening R3a2 in the resist pattern R3 shown in FIG. 21 may be made larger than the dimension of the opening R3a1 in the X direction (width direction of the trench isolation wall 25). This allows the time required for the first semiconductor regions 20a1 grown on the opposing surfaces 20c to be connected to each other to be longer at the position where the first semiconductor region 20a1FD is provided than at the position where the first semiconductor region 20a1PH is provided. As a result, when the first semiconductor region 20a1PH is obtained, the first semiconductor region 20a1FD is still not connected, and the first semiconductor region 20a1FD shown in FIG. 27 is obtained.
  • the light detection device 1 according to the modified example 2 of the third embodiment can be provided with an electrode 70 having a shape similar to that of the first embodiment.
  • the first semiconductor region 20a1FD in which the charge accumulation region FD is formed may be connected in a ring shape, and a cross-shaped gap may be provided in the center.
  • the same effects as the light detection device 1 according to the third embodiment described above can be obtained. Furthermore, the light detection device 1 according to modified example 3 of the third embodiment can be provided with an electrode 70 having a shape similar to that of the first embodiment.
  • the trench isolation wall 25 includes the polysilicon 25b and the insulating film 25a, but the present technology is not limited to this.
  • the trench isolation wall 25 of the photodetector 1 according to the fourth modification of the third embodiment may be formed only of a known insulating film such as silicon oxide.
  • the trench isolation wall 25 is made of only silicon oxide having a lower refractive index than the path PH, and its end faces the second surface S2 side, and the high refractive index path PH is not provided on the color filter 62 side. Therefore, when considering light passing through the microlens 64, the color filter 62, and the trench isolation wall 25 in that order, the light passes through the microlens 64 and the color filter 62, which have a lower refractive index than the path PH, and then directly enters the trench isolation wall 25 without passing through a high refractive index region. As a result, the light enters the low refractive index region from the low refractive index region, and reflection and scattering of the light when it enters the trench isolation wall 25 can be suppressed.
  • the electronic device 100 includes a solid-state imaging device 101, an optical lens 102, a shutter device 103, a driving circuit 104, and a signal processing circuit 105.
  • the electronic device 100 is, but is not limited to, an electronic device such as a camera.
  • the electronic device 100 also includes the above-mentioned photodetector 1 as the solid-state imaging device 101.
  • the optical lens (optical system) 102 focuses image light (incident light 106) from the subject onto the imaging surface of the solid-state imaging device 101. This causes signal charges to accumulate in the solid-state imaging device 101 for a certain period of time.
  • the shutter device 103 controls the light irradiation period and light blocking period for the solid-state imaging device 101.
  • the drive circuit 104 supplies a drive signal that controls the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103.
  • the drive signal (timing signal) supplied from the drive circuit 104 transfers signals from the solid-state imaging device 101.
  • the signal processing circuit 105 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 101.
  • the video signals that have undergone signal processing are stored in a storage medium such as a memory, or output to a monitor.
  • the electronic device 100 includes a first semiconductor region 20a1 provided on the surface of the insulating region 26 opposite the surface on the trench isolation wall 25 side in the solid-state imaging device 101, thereby improving the image quality of the video signal.
  • the electronic device 100 is not limited to a camera, but may be other electronic devices.
  • it may be an imaging device such as a camera module for a mobile device such as a mobile phone.
  • the electronic device 100 may also include, as the solid-state imaging device 101, a photodetector 1 according to any one of the first to third embodiments and modified versions of those embodiments, or a photodetector 1 according to a combination of at least two of the first to third embodiments and modified versions of those embodiments.
  • the photodetector 1 according to variant 6 of the first embodiment described above has only two semiconductor layers, but such a technical idea can be applied to the photodetector 1 described in the second and third embodiments.
  • the photodetector 1 according to the third embodiment described above has a phase difference detection section 80, but such a technical idea can be applied to the photodetector 1 described in the first and second embodiments, and various combinations according to the respective technical ideas are possible.
  • this technology can be applied to light detection devices in general, including not only the solid-state imaging devices as image sensors described above, but also distance measurement sensors that measure distance, also known as ToF (Time of Flight) sensors.
  • Distance measurement sensors emit light toward an object, detect the light that is reflected back from the surface of the object, and calculate the distance to the object based on the flight time from when the light is emitted to when the reflected light is received.
  • the structure of the pixel 3 described above can be adopted as the structure of this distance measurement sensor.
  • the materials listed as constituting the above-mentioned components may contain additives, impurities, etc.
  • the present technology may be configured as follows. (1) a first semiconductor layer having a plurality of cell regions arranged in a matrix along row and column directions in a plan view, the first semiconductor layer having one surface on which an element is formed and the other surface on which a light is incident; a trench isolation wall separating the cell regions; an insulating region that is provided at an end of the trench isolation wall close to the element formation surface, has a dimension along a width direction larger than a dimension along the width direction of the trench isolation wall in a plan view, and is made of an insulating material; A photoelectric conversion unit is configured in the cell region, the cell region includes a first semiconductor region provided on a surface of the insulating region opposite to a surface on the trench isolation wall side; Light detection device.
  • An optical detection device as described in (1).
  • the charge storage regions are provided at mutually opposing corners of the cell regions in a plan view
  • the body portion has a first extending portion extending along the row direction and the thickness direction, and a second extending portion extending along the column direction and the thickness direction and intersecting the first extending portion in a plan view;
  • the photodetector according to any one of (4) to (6), wherein the charge accumulation region is in contact with the body portion at a recessed corner formed by the first extension portion and the second extension portion.
  • a contact electrode having a contact body and a contact head having one surface connected to one end of the contact body, a contact region fixed to a reference potential via the contact electrode is formed in a region of the cell region including at least a part of the first semiconductor region, the other end of the contact body is in contact with a surface of the insulating region closer to the element forming surface, the contact electrode is in contact with the contact region via a side surface of the contact body and one surface of the contact head.
  • An optical detection device according to any one of (2) to (7).
  • a phase difference detection unit having two adjacent cell regions and a path through which a signal charge can move between the two adjacent cell regions;
  • the first semiconductor region is provided at a position overlapping the first trench isolation wall in a plan view and connects the two cell regions in the phase difference detection unit, The path is configured in the first semiconductor region.
  • An optical detection device as described in (1).
  • a portion of an end portion of the first trench isolation wall on the element formation surface side is recessed in a thickness direction from other portions, The photodetector according to (15), wherein the insulating region and the first semiconductor region are provided only in a recessed portion of the end portion.
  • a light detection device and an optical system that forms an image of light from a subject on the light detection device includes: a first semiconductor layer having a plurality of cell regions arranged in a matrix along row and column directions in a plan view, the first semiconductor layer having one surface on which an element is formed and the other surface on which a light is incident; a trench isolation wall separating the cell regions; an insulating region that is provided at an end of the trench isolation wall close to the element formation surface, the insulating region having a dimension along a width direction larger than a dimension along the width direction of the trench isolation wall in a plan view, and that is made of an insulating material;
  • a photoelectric conversion unit is configured in the cell region, the cell region includes a first semiconductor region provided on a surface of the insulating region opposite to a surface of
  • Photodetector 20 First semiconductor layer 20a, 20aL, 20aR Cell region 20a1, 20a1FD, 20a1PH First semiconductor region 20b Isolation region 24 Contact region (semiconductor region) 25 Trench isolation wall 25c First trench isolation wall 25d Recessed portion 25f Side wall 26 Insulating region 29 Insulating isolation region 70 Electrode 70 Contact electrode 71 Body 71 Contact body 71x First extension portion 71y Second extension portion 72 Head 72 Contact head 80 Phase difference detection portion 100 Electronic device 102 Optical system a Dimension b Distance c Dimension d Dimension FD Charge storage region PH Path W1, W2 Dimensions

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)

Abstract

微細化に対応した光検出装置を提供する。光検出装置は、一方の面が素子形成面であり他方の面が光入射面であり、且つ平面視で行方向及び列方向に沿ってマトリクス状に配列された複数のセル領域を有した第１半導体層と、セル領域同士の間を区画しているトレンチ分離壁と、トレンチ分離壁の素子形成面寄りの端部に設けられ、平面視で、幅方向に沿った寸法がトレンチ分離壁の幅方向に沿った寸法より大きく、且つ絶縁材料からなる絶縁領域と、を備え、セル領域には光電変換部が構成されていて、セル領域は、絶縁領域のトレンチ分離壁側の面とは反対側の面に設けられた第１半導体領域を含む。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、微細化に対応した光検出装置及び電子機器に関する。
　近年、画素のさらなる微細化が望まれている。画素の微細化に伴い、半導体領域を区画する分離構造としてトレンチ分離を用いる場合がある（例えば特許文献１）。
特開２０２２－５５３５６号公報
　画素のさらなる微細化は、容易に実現できるとは限らなかった。
　本技術は、微細化に対応した光検出装置及び電子機器を提供することを目的とする。
　本技術の一態様に係る光検出装置は、一方の面が素子形成面であり他方の面が光入射面であり、且つ平面視で行方向及び列方向に沿ってマトリクス状に配列された複数のセル領域を有した第１半導体層と、上記セル領域同士の間を区画しているトレンチ分離壁と、上記トレンチ分離壁の上記素子形成面寄りの端部に設けられ、平面視で、幅方向に沿った寸法が上記トレンチ分離壁の幅方向に沿った寸法より大きく、且つ絶縁材料からなる絶縁領域と、を備え、上記セル領域には光電変換部が構成されていて、上記セル領域は、上記絶縁領域の上記トレンチ分離壁側の面とは反対側の面に設けられた第１半導体領域を含む。
　本技術の一態様に係る電子機器は、上記光検出装置と、上記光検出装置に被写体からの像光を結像させる光学系と、を備える。
本技術の第１実施形態に係る光検出装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る光検出装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る光検出装置の画素の等価回路図である。 本技術の第１実施形態に係る光検出装置が有する画素の断面構成を示す縦断面図である。 図４ＡのＢ－Ｂ切断線に沿って断面視した時の断面構成を示す横断面図である。 図４ＡのＣ－Ｃ切断線に沿って断面視した時の断面構成を示す横断面図である。 第１実施形態に係る第１半導体層の第１の面側における、電極と、電荷蓄積領域と、コンタクト領域と、第１半導体領域と、第２半導体領域と、の位置関係を示す説明図である。 図４Ｄの一部分を拡大して示す部分拡大図である。 図４ＤのＡ－Ａ切断線に沿った平面で断面視した時の断面構成の一部を拡大して示す縦断面図である。 図４ＤのＤ－Ｄ切断線に沿って断面視した時の断面構成を示す縦断面図である。 第１実施形態に係る胴部を平面視した平面図である。 本技術の第１実施形態に係る光検出装置の製造方法を示す工程断面図である。 図５Ａに引き続く工程断面図である。 図５Ｂに引き続く工程断面図である。 図５Ｃに引き続く工程断面図である。 図５Ｄに引き続く工程断面図である。 図５Ｅに引き続く工程断面図である。 図５Ｆに引き続く工程断面図である。 図５Ｇに引き続く工程断面図である。 図５Ｈに引き続く工程断面図である。 図５Ｉに引き続く工程断面図である。 比較例に係る光検出装置が有する電極及び電荷蓄積領域の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例１に係る光検出装置が有する第１半導体層の第１の面側における、電極と、電荷蓄積領域と、第１半導体領域と、第２半導体領域と、の位置関係を示す説明図である。 図７ＡのＥ－Ｅ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第１実施形態の変形例１に係る光検出装置の製造方法を示す工程断面図である。 図８Ａに引き続く工程断面図である。 図８Ｂに示す工程で使用されるレジストパターンの開口の平面形状を示す平面図である。 本技術の第１実施形態の変形例１に係る光検出装置において、セル領域の角部のみにシリコンがエピタキシャル成長された様子を示す説明図である。 平面視において、第１実施形態の変形例２に係る光検出装置１が有するゲート電極及び電極を示す説明図である。 平面視において、第１実施形態の変形例３に係る光検出装置１が有するゲート電極及び電極を示す説明図である。 平面視において、第１実施形態の変形例４に係る光検出装置１が有するゲート電極及び電極を示す説明図である。 平面視において、第１実施形態の変形例５に係る光検出装置１が有する電極を示す説明図である。 本技術の第２実施形態に係る光検出装置おいて、胴部を横切る切断線に沿った平面で電極と、電荷蓄積領域と、絶縁領域と、を断面視した断面構成を示す縦断面図である。 本技術の第２実施形態に係る光検出装置おいて、平面視における電荷蓄積領域と電極との間の位置関係及び寸法関係を示す説明図である。 本技術の第２実施形態に係る光検出装置の製造方法を示す工程断面図である。 図１５Ａに引き続く工程断面図である。 図１５Ｂに引き続く工程断面図である。 図１５Ｃに引き続く工程断面図である。 図１５Ｄに引き続く工程断面図である。 比較例に係る光検出装置が有するゲート電極及び電荷蓄積領域の、平面視における位置関係を示す説明図である。 本技術の第２実施形態に係る光検出装置が有するゲート電極及び電荷蓄積領域の、平面視における位置関係を示す説明図である。 本技術の第２実施形態の変形例１に係る光検出装置が有するゲート電極及び電荷蓄積領域の、平面視における位置関係を示す説明図である。 本技術の第２実施形態の変形例１に係る光検出装置が有するゲート電極及び電荷蓄積領域の、平面視における位置関係を示す説明図である。 本技術の第２実施形態の変形例２に係る光検出装置の製造方法を示す工程断面図である。 図１９Ａに引き続く工程断面図である。 本技術の第３実施形態に係る光検出装置が有する位相差検出部の断面構成を示す縦断面図である。 本技術の第３実施形態に係る位相差検出部の第１の面側における、第１半導体領域と、第１トレンチ分離壁と、の位置関係を示す説明図である。 図２０ＢのＧ－Ｇ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第３実施形態に係る２行２列に配列された４つの位相差検出部の、第１の面側における構成を示す説明図である。 本技術の第３実施形態に係る光検出装置の製造方法において、第１の面Ｓ１側からエッチングにより溝を形成する際に用いられるレジストパターンを示す平面図である。 本技術の第３実施形態に係る光検出装置の製造方法において、形成された絶縁領域の平面視における形状及び位置を示している。 本技術の第３実施形態に係る光検出装置の製造方法において、エピタキシャル成長により形成された第１半導体領域を示す縦断面図である。 比較例に係る光検出装置が有する画素の断面構成を示す縦断面図である。 本技術の第３実施形態の変形例１に係る２行２列に配列された４つの位相差検出部の、第１の面側における構成を示す説明図である。 図２５ＡのＧ－Ｇ切断線に沿って断面視した時の断面構成を示す縦断面図である。 本技術の第３実施形態の変形例１に係る光検出装置の製造方法において、絶縁膜の不要な部分を除去して絶縁領域を得るためのエッチバックを行う際に用いられるレジストパターンを示す平面図である。 本技術の第３実施形態の変形例２に係る光検出装置が有する電荷蓄積領域の、第１の面Ｓ１側における平面構成を示す説明図である。 本技術の第３実施形態の変形例３に係る光検出装置が有する電荷蓄積領域の、第１の面Ｓ１側における平面構成を示す説明図である。 電子機器の概略的な構成の一例を示すブロック図である。
　以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
　以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、本技術を説明するのに適した図面を採用しているため、図面相互間において構成の相違がある場合がある。
　また、以下に示す実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　説明は以下の順序で行う。
１．第１実施形態
２．第２実施形態
３．第３実施形態
４．第４実施形態
　電子機器への応用例
　［第１実施形態］
　この実施形態では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである光検出装置に本技術を適用した一例について説明する。
　≪光検出装置の全体構成≫
　まず、光検出装置１の全体構成について説明する。図１に示すように、本技術の第１実施形態に係る光検出装置１は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、光検出装置１は、半導体チップ２に搭載されている。この光検出装置１は、図２９に示すように、光学系（光学レンズ）１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、光検出装置１が搭載された半導体チップ２は、互いに交差するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。画素領域２Ａは、例えば図２９に示す光学系１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに交差するＸ方向（例えば行方向）及びＹ方向（例えば列方向）のそれぞれの方向に繰り返し配置されている。なお、本実施形態においては、一例としてＸ方向とＹ方向とが直交している。また、Ｘ方向とＹ方向との両方に直交する方向がＺ方向（厚み方向、積層方向）である。また、Ｚ方向に垂直な方向が水平方向である。
　図１に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　＜ロジック回路＞
　図２に示すように、半導体チップ２は、ロジック回路１３を備えている。ロジック回路１３は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含んでいる。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１２との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素＞
　図３は、画素３の一構成例を示す等価回路図である。図示の例では、複数の画素３が、１つの読出し回路１５を共有している。より具体的には、４つの画素３が、１つの読出し回路１５を共有している。画素３のそれぞれは、光電変換素子ＰＤと、光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、電荷蓄積領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、を備えている。読出し回路１５は、電荷蓄積領域ＦＤの後段に接続されている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤはまた、生成された信号電荷を一時的に蓄積（保持）する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
　転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　読出し回路１５は、電荷蓄積領域ＦＤに蓄積された信号電荷を読み出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、例えば、酸化シリコン膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。
　増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷蓄積領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレインが増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が電荷蓄積領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　≪光検出装置の具体的な構成≫
　次に、光検出装置１の具体的な構成について、図４Ａから図４Ｈまでを用いて説明する。なお、図面によっては、バリアメタル層及びトランジスタのゲート絶縁膜の記載を省略している場合がある。
　＜光検出装置の積層構造＞
　図４Ａは、図４Ｂ及び図４Ｃ等のＡ－Ａ切断線に沿って断面視した時の断面構成を示す横断面図である。図４Ａに示すように、光検出装置１（半導体チップ２）は、例えば、一方の面が第１の面Ｓ１であり他方の面が第２の面Ｓ２である第１半導体層２０と、第１配線層３０と、第２半導体層４０と、第２配線層５０と、図示を省略した第３半導体層と、をその順で積層した積層構造を有する。また、光検出装置１（半導体チップ２）は、第２の面Ｓ２側に光入射面側積層体６０を有する。
　＜第１半導体層＞
　第１半導体層２０は、半導体基板で構成されている。第１半導体層２０は、これには限定されないが、例えば、主に単結晶シリコン（Ｓｉ）基板で構成されている。なお、第１の面Ｓ１を素子形成面又は主面と呼び、第２の面Ｓ２を光入射面又は裏面と呼ぶこともある。第１半導体層２０の画素領域２Ａに相当する部分には、平面視で行方向及び列方向に沿ってマトリクス状に配列された複数のセル領域２０ａが設けられている。セル領域２０ａは、画素３毎に設けられている。例えば、分離領域２０ｂで区画された島状のセル領域２０ａが画素３毎に設けられている。なお、画素３の数は、図４Ａに限定されるものではない。
　セル領域２０ａには、半導体領域２１と、半導体領域２２とが構成されている。半導体領域２１は、第１導電型（例えばｐ型）又は真正半導体（ｉ型）であり、本実施形態では第１導電型（例えばｐ型）として、説明する。半導体領域２２は第２導電型（例えばｎ型）である。そして、セル領域２０ａには、図３に示した光電変換素子ＰＤが構成されていて、入射した光を光電変換し、信号電荷を生成する。以下、半導体領域２２を、光電変換部２２と呼ぶ場合がある。
　図４Ａに示すように、セル領域２０ａには、第２導電型（例えばｎ型）の半導体領域２３と、第１導電型（例えばｐ型）の半導体領域２４とが構成されている。半導体領域２３は、図３に示した電荷蓄積領域ＦＤに相当する。以下、半導体領域２３を電荷蓄積領域ＦＤと呼ぶ。電荷蓄積領域ＦＤは、光電変換部２２より不純物濃度が高い拡散領域である。半導体領域２４は、半導体領域２１を基準電位に固定するための配線が接続されるコンタクト領域である。以下、半導体領域２４をコンタクト領域２４と呼ぶ。コンタクト領域２４は、半導体領域２１より不純物濃度が高い拡散領域である。電荷蓄積領域ＦＤ及びコンタクト領域２４は、厚み方向において第１の面Ｓ１寄りの位置に設けられていて、第１の面Ｓ１に臨んでいても良い。また、セル領域２０ａは、図４Ｄに示す第１半導体領域２０ａ１を含む。第１半導体領域２０ａ１については、別途詳細に説明する。
　図４Ａに示すように、セル領域２０ａには、例えば、トランジスタＴ１が設けられている。トランジスタＴ１は、第１半導体層２０の第１の面Ｓ１寄りの位置に設けられている。トランジスタＴ１は、例えば、図３に示した転送トランジスタＴＲである。以下、トランジスタＴ１を転送トランジスタＴ１と呼ぶ。
　図４Ａに示すように、分離領域２０ｂには、セル領域２０ａ同士の間を区画する分離構造が設けられている。分離構造は、不純物分離構造及びトレンチ分離壁等の公知の構造であっても良い。本実施形態では、分離構造が図４Ａに示すトレンチ分離壁２５であるとして説明する。トレンチ分離壁２５は、第１半導体層２０の分離領域２０ｂに厚み方向に沿って溝ＦＴＩを形成し、溝ＦＴＩ内に分離材料を埋め込んだトレンチ構造である。トレンチ分離壁２５は、例えば、厚み方向に沿って第１の面Ｓ１から第２の面Ｓ２まで延在した溝ＦＴＩ内に分離材料を埋め込んだＦＴＩ（Full Trench Isolation）構造である。
　分離材料は、絶縁膜や金属などの公知の材料であっても良い。本実施形態では、トレンチ分離壁２５は、ポリシリコン２５ｂと、絶縁膜２５ａとを含んで構成されている。絶縁膜２５ａは、ポリシリコン２５ｂと半導体領域２１との間を絶縁している。図４Ｂは、図４ＡのＢ－Ｂ切断線に沿って断面視した時の断面構成を示す横断面図である。図４Ｂに示すように、トレンチ分離壁２５は、行方向及び厚み方向に沿って延在する部分と列方向及び厚み方向に沿って延在する部分とを有している。そして、行方向及び厚み方向に沿って延在する部分と列方向及び厚み方向に沿って延在する部分とが交差している。行方向及び厚み方向に沿って延在する部分と列方向及び厚み方向に沿って延在する部分とが交差する部分を、交差領域と呼ぶ。図４Ｂに示す例では、トレンチ分離壁２５は、平面視で行方向及び列方向に沿って格子状に設けられている。トレンチ分離壁２５の幅方向に沿った寸法は、Ｗ１である。
　図４Ｄに示すように、電荷蓄積領域ＦＤは、これには限定されないが、例えば、平面視でセル領域２０ａの角部に設けられている。より具体的には、１つの読出し回路１５を共有している２行２列の４つのセル領域２０ａにおいて、平面視で、電荷蓄積領域ＦＤは、セル領域２０ａの互いに対向する角部に設けられている。また、コンタクト領域２４は、これには限定されないが、例えば、平面視でセル領域２０ａの角部に設けられている。より具体的には、コンタクト領域２４は、セル領域２０ａの角部のうち電荷蓄積領域ＦＤが設けられた角部とは異なる角部に設けられている。２行２列の４つのセル領域２０ａにおいて、平面視で、コンタクト領域２４は、セル領域２０ａの互いに対向する角部に設けられている。
　＜絶縁領域＞
　図４Ａに示すように、トレンチ分離壁２５の第１の面Ｓ１寄りの端部には、絶縁材料からなる絶縁領域２６が設けられている。絶縁領域２６は、一方の面（第２の面Ｓ２寄りの面）がトレンチ分離壁２５の第１の面Ｓ１寄りの端部に接している。図４Ｃは、図４ＡのＣ－Ｃ切断線に沿って断面視した時の断面構成を示す横断面図である。図４Ｃに示すように、絶縁領域２６は、平面視で、セル領域２０ａ同士の間を区画するように行方向及び列方向に沿って延在している。平面視で、絶縁領域２６は、トレンチ分離壁２５に沿って設けられ且つトレンチ分離壁２５に重なっている。より具体的には、平面視で、トレンチ分離壁２５の全体は、絶縁領域２６に重なっている。また、絶縁領域２６は、平面視でトレンチ分離壁２５が設けられた場所全体に対して設けられている。絶縁領域２６の幅方向に沿った寸法はＷ２であり、トレンチ分離壁２５の幅方向に沿った寸法Ｗ１より大きい（Ｗ２＞Ｗ１）。絶縁領域２６を構成する絶縁材料は、これには限定されないが、酸化シリコン（ＳｉＯ２）等の材料を挙げることができる。
　図４Ｇは、図４ＤのＤ－Ｄ切断線に沿って断面視した時の断面構成を示す縦断面図である。図４Ｄ及び図４Ｇに示すように、絶縁領域２６の第１の面Ｓ１寄りの面には、セル領域２０ａ同士の間を区画するように行方向及び列方向に沿って延在した細幅絶縁領域２７が設けられている。
　図４Ｆは、図４ＤのＡ－Ａ切断線に沿った平面で断面視した時の断面構成の一部を拡大して示す縦断面図である。図４Ｆに示すように、電荷蓄積領域ＦＤが設けられている位置では、細幅絶縁領域２７が除去されて、電極７０が設けられている。平面視でコンタクト領域２４が設けられている位置についても同様の構成を有するため、図示及び説明を省略する場合がある。以下、コンタクト領域２４と電荷蓄積領域ＦＤとのうちの電荷蓄積領域ＦＤを例に説明する。コンタクト領域２４については、電荷蓄積領域ＦＤをコンタクト領域２４と読み替えれば良い。
　＜第１半導体領域＞
　図４Ｆ及び図４Ｇに示すように、第１半導体領域２０ａ１は、厚み方向において、絶縁領域２６と第１の面Ｓ１との間に設けられていて、一方の面が絶縁領域２６の第１の面Ｓ１寄りの面に接し、他方の面が第１の面Ｓ１に臨んでいる。より具体的には、第１半導体領域２０ａ１は、セル領域２０ａのうち、絶縁領域２６の第１の面Ｓ１寄りの面に設けられた部分であり、且つ平面視で絶縁領域２６と重なる部分である。
　図４Ｄは、第１の面Ｓ１側から第１半導体層２０を平面視した場合のセル領域２０ａを示す図である。図４Ｄに示すように、第１半導体領域２０ａ１は、セル領域２０ａ毎に設けられている。より具体的には、第１半導体領域２０ａ１は、平面視で第１の面Ｓ１側から観察すると、セル領域２０ａの縁部全体に亘って設けられている。隣接するセル領域２０ａの第１半導体領域２０ａ１同士は、間隔を空けて設けられていて、互いに接触していない。なお、セル領域２０ａのうち、平面視で絶縁領域２６より内側にある部分を第２半導体領域２０ａ２と呼び、第１半導体領域２０ａ１と区別する。
　図４Ｄに示すように、電荷蓄積領域ＦＤは、セル領域２０ａのうち第１半導体領域２０ａ１の少なくとも一部を含む領域に構成されている。より具体的には、電荷蓄積領域ＦＤは、セル領域２０ａのうち第１半導体領域２０ａ１と第２半導体領域２０ａ２との両方を含む領域に構成されている。
　＜電極＞
　図４Ａに示すように、光検出装置１は電極７０を有している。電極７０には、電荷蓄積領域ＦＤに電気的に接続された電極７０と、コンタクト領域２４に電気的に接続された電極７０とがあるが、両者の構成は同様なので、ここでは、電荷蓄積領域ＦＤに電気的に接続された電極７０を例として説明する。
　電極７０は、読出し回路１５に接続された配線と各画素３の電荷蓄積領域ＦＤとを接続する電極であり、１つの読出し回路１５を共有する複数（本実施形態では４つ）の画素３に対して１つ設けられている。図４Ｅに示すように、電極７０は、胴部７１と胴部７１の一方の端部に一方の面が接続された頭部７２とを有する。図４Ｆに示すように、胴部７１の他方の端部は、絶縁領域２６の第１の面Ｓ１寄りの面（すなわち、トレンチ分離壁２５側とは反対側の面）に接していて、電極７０は、胴部７１の側面及び頭部７２の一方の面（第１半導体層２０側の面）を介して、電荷蓄積領域ＦＤに接している。より具体的には、電極７０の胴部７１の側面及び頭部７２の一方の面は、第１半導体領域２０ａ１のうち電荷蓄積領域ＦＤが構成された部分に接している。なお、これは、電極７０の胴部７１の側面及び頭部７２の一方の面が、電荷蓄積領域ＦＤが構成された第２半導体領域２０ａ２に接することを排除するものではない。胴部７１の側面とは、胴部７１の一方の端部と他方の端部とを接続する面である。そして、頭部７２の他方の面は第１配線層３０に臨んでいて、配線３２が接続されている。また、図４Ｅ及び図４Ｆに示すように、頭部７２は水平方向に沿って板状に延在し、頭部７２の一方の面の面積は胴部７１の一方の端部の面積より大きい。そのため、図４Ｆに示すように、縦断面視で頭部７２は胴部７１から水平方向に張り出して、電荷蓄積領域ＦＤに接することができる。図４Ｄに示すように、平面視で、電極７０は電荷蓄積領域ＦＤ同士が対向した位置に設けられている。そして胴部７１は、図４Ｅに示すように、セル領域２０ａ同士の間、より具体的には電荷蓄積領域ＦＤ同士の間を分離（区画）している。
　１つの電極７０は、１つの読出し回路１５を共有する複数の電荷蓄積領域ＦＤに接している。より具体的には、１つの電極７０は、それぞれ異なるセル領域２０ａに設けられた複数（本実施形態では４つ）の電荷蓄積領域ＦＤに接している。図４Ｈに示すように、胴部７１は、行方向及び厚み方向に沿って延在する第１延在部分７１ｘと、列方向及び厚み方向に沿って延在する第２延在部分７１ｙと、を有する。平面視で、第１延在部分７１ｘと第２延在部分７１ｙとは、互いに中央部で交差し、より具体的には直交している。この交差している部分を交差部分７１ｃと呼ぶ。そして、第１延在部分７１ｘと第２延在部分７１ｙとにより構成された胴部７１の４つの凹角部のそれぞれに、電荷蓄積領域ＦＤが接している。
　図４Ｆは、図４ＤのＡ－Ａ切断線に沿った平面で断面視した時の断面構成の一部を示す縦断面図である。図４Ｆの縦断面視における胴部７１を介して対向する２つの電荷蓄積領域ＦＤ同士の間の距離をｂとし、絶縁領域２６の水平方向に沿った寸法をａとした場合、距離ｂは寸法ａより小さい（ｂ＜ａ）という関係を満たす。また、縦断面視における頭部７２の水平方向に沿った寸法をｃとした場合、寸法ｃは距離ｂ以上（ｂ≦ｃ）という関係を満たす。寸法ｃと距離ｂとが等しい場合、頭部７２には胴部７１から張り出す部分が設けられていないことになる。
　なお、Ａ－Ａ切断線とは異なる切断線に沿った平面で交差部分７１ｃを断面視した場合であっても、距離ｂと、寸法ａと、寸法ｃとの関係は同じである。また、平面視で、交差部分７１ｃを横切らず、第１延在部分７１ｘ又は第２延在部分７１ｙを横切る切断線に沿った平面で光検出装置１を縦断面視した場合の断面構成においても、距離ｂと、寸法ａと、寸法ｃとの関係は同じである。
　電極７０を構成する材料は、公知の導電性材料である。電極７０を構成する材料は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）などの公知の金属材料であっても良い。本実施形態では、電極７０がポリシリコン（Ｐｏｌｙ－Ｓｉ）により構成されているとして、説明する。
　なお、コンタクト領域２４に電気的に接続された電極７０をコンタクト電極７０と呼び、電荷蓄積領域ＦＤに電気的に接続された電極７０と区別する場合がある。その場合、コンタクト電極７０の胴部７１及び頭部７２を、コンタクト胴部７１及びコンタクト頭部７２と呼ぶ。
　＜転送トランジスタ＞
　図４Ａ及び図４Ｅに示すように、転送トランジスタＴ１は、セル領域２０ａ毎に設けられている。転送トランジスタＴ１は、光電変換部２２内で生成された信号電荷を電荷蓄積領域ＦＤに転送可能なトランジスタである。例えば、転送トランジスタＴ１がオンした場合に光電変換部２２と電荷蓄積領域ＦＤとの間が導通し、信号電荷が電荷蓄積領域ＦＤに転送される。そして、転送トランジスタＴ１がオフした場合に光電変換部２２と電荷蓄積領域ＦＤとの間の導通が遮断される。
　転送トランジスタＴ１は、ゲート電極Ｇ１を有する。図４Ａに示すように、ゲート電極Ｇ１は、セル領域２０ａ内に埋設され且つ厚み方向に延在する柱状の第１部分Ｇ１ａと、第１配線層３０内に設けられ、第１部分Ｇ１ａの第１の面Ｓ１寄りの端部に接続され、且つ水平方向に板状に延在する第２部分Ｇ１ｂとを有する。なお、図４Ａ等の図面では、第１部分Ｇ１ａとセル領域２０ａとの間を絶縁するゲート絶縁膜の図示は、省略されている。
　＜第１配線層＞
　図４Ａに示すように、第１配線層３０は、一方の面が第１半導体層２０に接し、他方の面が第２配線層５０に接した多層配線層である。第１配線層３０は、これには限定されないが、例えば、絶縁膜３１と、絶縁膜３１内に設けられた配線３２を有する。配線３２は、主に厚み方向に延在する縦配線と、主に水平方向に延在する横配線とを含む。絶縁膜３１は、例えば酸化シリコン（ＳｉＯ２）膜、窒化シリコン（Ｓｉ３Ｎ４）膜、酸窒化シリコン（ＳｉＯＮ）膜等の公知の絶縁膜を複数層積層した構成である。配線３２は、例えばポリシリコン等の半導体材料、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属材料など、公知の導電性材料である。
　＜第２半導体層＞
　第２半導体層４０は、半導体基板で構成されている。第２半導体層４０は、これには限定されないが、例えば、単結晶シリコン基板で構成されていて、一方の面が第１配線層３０に接し、他方の面が第２配線層５０に接している。第２半導体層４０には、トランジスタＴ２が複数設けられている。トランジスタＴ２は、例えば、図３に示した読出し回路１５を構成するトランジスタを含んでいる。
　＜第２配線層＞
　第２配線層５０は、一方の面が第２半導体層４０に接し、他方の面が図示を省略した第３半導体層に接した多層配線層である。第２配線層５０は、これには限定されないが、例えば、複数層積層された絶縁膜５１と、絶縁膜５１内に設けられた配線５２を有する。配線５２は、主に厚み方向に延在する縦配線と、主に水平方向に延在する横配線とを含む。縦配線は、図４Ａに示すように、第２半導体層を貫通する貫通配線を含んでいても良い。配線５２は、主に厚み方向に延在する縦配線と、主に水平方向に延在する横配線とを含む。絶縁膜５１は、例えば酸化シリコン（ＳｉＯ２）膜、窒化シリコン（Ｓｉ３Ｎ４）膜、酸窒化シリコン（ＳｉＯＮ）膜等の公知の絶縁膜を複数層積層した構成である。配線５２は、例えばポリシリコン等の半導体材料、銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属材料など、公知の導電性材料である。
　配線５２及び第１配線層３０の配線３２により、例えば、電荷蓄積領域ＦＤに接続された電極７０の頭部７２と増幅トランジスタＡＭＰとを接続する電気経路、及びコンタクト領域２４に接続された電極７０の頭部７２に基準電位を供給する電気経路等の電気経路が構成されている。
　＜第３半導体層＞
　図示を省略する第３半導体層は、半導体基板で構成されている。第３半導体層は、これには限定されないが、例えば、単結晶シリコン基板で構成されていて、一方の面が第２配線層５０に接している。第３半導体層には、例えば、図２に示したロジック回路１３を構成するトランジスタが設けられている。
　＜光入射面側積層体＞
　光入射面側積層体６０は、これには限定されないが、例えば、平坦化膜６１と、カラーフィルタ６２、遮光壁６３、マイクロレンズ（オンチップレンズ）６４と、を第２の面Ｓ２側からその順で積層した積層構造を有する。平坦化膜６１は、公知の絶縁材料又は公知の樹脂材料で構成されていて、これには限定されないが、例えば、酸化シリコンで構成されていても良い。カラーフィルタ６２は、セル領域２０ａへの入射光を色分離する。遮光壁６３は、カラーフィルタ６２は、例えば樹脂性の材料で構成されている。カラーフィルタ６２同士の間には、迷光を遮光する遮光壁６３が設けられている。マイクロレンズ６４は、例えば樹脂性の材料で構成されている。
　≪光検出装置の製造方法≫
　以下、図５Ａから図５Ｊまでを参照して、光検出装置１の製造方法について説明する。なお、本実施形態では、主に絶縁領域２６と、電荷蓄積領域ＦＤと、電極７０との形成方法について説明し、それ以外の部分については説明を省略する。
　まず、図５Ａに示すように、公知の方法により、第１半導体層２０ｗの第１の面Ｓ１側から、溝ＦＴＩに埋め込まれたトレンチ分離壁２５を形成する。トレンチ分離壁２５の外周には、第１導電（例えばｐ型）のピニング領域２８が設けられている。その後、第１の面Ｓ１に対して、絶縁膜ｍ１、絶縁膜ｍ２、及び絶縁膜ｍ３を、その順で成膜する。絶縁膜ｍ１及び絶縁膜ｍ３は、例えば酸化シリコン膜であり、絶縁膜ｍ１は熱酸化により形成しても良い。絶縁膜ｍ２は、例えば窒化シリコン膜である。
　次に、ＳＴＩ（Shallow Trench Isolation）の技術を用いて、絶縁領域２６を形成する。具体的には、まず、図５Ｂに示すように、公知のリソグラフィ技術及びエッチング技術を用いて、平面視でトレンチ分離壁２５に重なるように、第１の面Ｓ１側から溝ＳＴＩを形成する。溝ＳＴＩは、平面視でトレンチ分離壁２５に重なる位置に格子状に設けられている。その際、まずレジストパターンをマスクとして絶縁膜ｍ１，ｍ２，ｍ３をエッチングし、それらの絶縁膜をハードマスクとして溝ＳＴＩを形成する。溝ＳＴＩは、絶縁膜ｍ１，ｍ２，ｍ３を貫通し、第１半導体層２０ｗ内まで達している。そして、溝ＳＴＩを形成する際に、トレンチ分離壁２５の第１の面Ｓ１寄りの部分が除去される。平面視で、溝ＳＴＩの幅方向の寸法は、溝ＦＴＩ（トレンチ分離壁２５）の幅方向の寸法より大きくしている。溝ＳＴＩは、平面視でトレンチ分離壁２５が設けられた場所全体に対して設けられている。そして、溝ＳＴＩの底面には、トレンチ分離壁２５が露出している。
　その後、図５Ｃに示すように、溝ＳＴＩの内部を埋めるように、絶縁膜ｍ４を成膜する。絶縁膜ｍ４は、例えば、酸化シリコン膜である。そして、図５Ｄに示すように、全面エッチバックを行い、絶縁膜ｍ４の不要な部分を除去する。そして、溝ＳＴＩの底部に残った絶縁膜ｍ４が絶縁領域２６を構成する。なお、絶縁膜ｍ３は、全面エッチバックの際に除去される。絶縁膜ｍ２のエッチングレートは、絶縁膜ｍ４及び絶縁膜ｍ３のエッチングレートより低く、エッチングされても僅かである。また、このエッチバックにより、溝ＳＴＩの側壁に、第１半導体層２０ｗを構成する半導体が露出する。溝ＳＴＩの側壁に露出した半導体面を、面２０ｃと呼ぶ。
　次に、図５Ｅに示すように、面２０ｃに対してシリコンをエピタキシャル成長させて、第１半導体領域２０ａ１を得る。エピタキシャル成長された第１半導体領域２０ａ１は、これには限定されないが、例えば、真正半導体（ｉ型）であるが、設計に応じてｐ型又はｎ型であっても良い。また、第１半導体領域２０ａ１の導電型は、設計に応じて第２半導体領域２０ａ２又は半導体領域２１と同じ導電型に形成されても良いし、異なる導電型に形成されても良い。シリコンは、半導体からなる面２０ｃに対して選択的にエピタキシャル成長され、例えば絶縁膜等半導体以外の材料からなる面には成長しない。また、エピタキシャル成長は、対向する面２０ｃに成長した第１半導体領域２０ａ１同士がつながらないように、成長時間を制御しながら行う。
　その後、図５Ｆに示すように、第１半導体領域２０ａ１を覆い且つ第１半導体領域２０ａ１同士の間の隙間を埋めるように、絶縁膜ｍ５を成膜する。そして、公知の化学機械研磨（ＣＭＰ）法、エッチバック等の公知の方法により、絶縁膜ｍ５の余分な部分及び絶縁膜ｍ１，ｍ２を除去する。これにより、図５Ｇに示すように、第１半導体領域２０ａ１同士の間に残った絶縁膜ｍ５が細幅絶縁領域２７を構成し、第１半導体領域２０ａ１及び第１の面Ｓ１が露出する。
　次に、図５Ｈに示すように、露出面にレジストパターンＲ１を形成する。レジストパターンＲ１は、電荷蓄積領域ＦＤを形成する位置に開口を有する。開口からは、第１半導体領域２０ａ１と第２半導体領域２０ａ２との両方が露出している。そして、レジストパターンＲ１をイオン注入マスクとして、半導体をｎ型にする公知の不純物を選択的にイオン注入することにより、電荷蓄積領域ＦＤを形成する。その後、レジストパターンＲ１を除去する。図示は省略するが、コンタクト領域２４についても同様に形成する。ただし、注入する不純物は、半導体をｐ型にする公知の不純物である。
　そして、図５Ｉに示すように、公知のリソグラフィ技術及びエッチング技術を用いて、平面視で電極７０を設ける位置の細幅絶縁領域２７を除去する。その後、図５Ｊに示すように、第１の面Ｓ１を覆い且つ第１半導体領域２０ａ１同士の間の隙間を埋めるように、公知の成膜技術によりポリシリコン膜を成膜する。そして、公知のリソグラフィ技術及びエッチング技術を用いポリシリコン膜の余分な部分をエッチングして電極７０を得る。これ以降は公知の製造方法を用いて処理を続けることにより、光検出装置１がほぼ完成する。そして、光検出装置１を個片化することにより、半導体チップ２を得る。
　≪第１実施形態の主な効果≫
　以下、第１実施形態の主な効果を説明するが、その前に、図６に示す比較例に係る光検出装置について説明する。比較例においては、トレンチ分離壁２５の第１の面Ｓ１寄りの端部には、絶縁膜が埋め込まれたシャロ―トレンチ２６Ａが設けられている。そして、４つの電荷蓄積領域ＦＤは、シャロ―トレンチ２６Ａにより区画されている。電極７０Ａは、水平方向に延在する板状の部材のみからなり、第１半導体層２０側の面を介して、４つの電荷蓄積領域ＦＤに接触している。
　画素３が微細化されると、電荷蓄積領域ＦＤ及び電極７０Ａの寸法も小さくすることが求められる。しかし、電荷蓄積領域ＦＤ及び電極７０Ａの寸法が小さくなると、電荷蓄積領域ＦＤと電極７０Ａとの接触面積が減少し、接触抵抗が高くなる可能性があった。これにより、電荷蓄積領域ＦＤと電極７０Ａとの電気的接続が劣化する可能性があった。
　これに対して、本技術の第１実施形態に係る光検出装置１は、胴部７１と胴部７１の一方の端部に一方の面が接続された頭部７２とを有した電極７０を備え、セル領域２０ａのうち第１半導体領域２０ａ１の一部を含む領域には、電荷蓄積領域ＦＤが構成されていて、胴部７１の他方の端部は、絶縁領域２６の一方の面（第１の面Ｓ１寄りの面）に接し、電極７０は、胴部７１の側面と頭部７２の一方の面とを介して、電荷蓄積領域ＦＤに接している。このように、本技術の第１実施形態に係る光検出装置１では、頭部７２の一方の面に加えて胴部７１の側面においても電荷蓄積領域ＦＤに接するので、電荷蓄積領域ＦＤと電極７０との接触面積が減少するのを抑制でき、電荷蓄積領域ＦＤと電極７０との電気的接続が劣化するのを抑制できる。これにより、画素３が微細化された場合であっても、電荷蓄積領域ＦＤと電極７０との電気的接続が劣化するのを抑制できる。
　また、本技術の第１実施形態に係る光検出装置１では、セル領域２０ａは、絶縁領域２６のトレンチ分離壁２５側の面とは反対側の面に設けられた第１半導体領域２０ａ１を含む。これにより、第１の面Ｓ１側においてセル領域２０ａが占める領域を絶縁領域２６上まで増やすことができ、増えた領域に亘って電荷蓄積領域ＦＤを構成することができるので、電荷蓄積領域ＦＤの寸法が小さくなることを抑制できる。そのため、電荷蓄積領域ＦＤと電極７０との接触面積が減少するのを抑制でき、電荷蓄積領域ＦＤと電極７０との電気的接続が劣化するのを抑制できる。これにより、画素３が微細化された場合であっても、電荷蓄積領域ＦＤと電極７０との電気的接続が劣化するのを抑制できる。
　また、第１の面Ｓ１側においてセル領域２０ａが占める領域を絶縁領域２６上まで増やすことができるので、電極７０と電荷築盛境域ＦＤとの重ね合わせマージンが小さくなるのを抑制できる。また、第１の面Ｓ１側においてセル領域２０ａが占める領域を絶縁領域２６上まで増やすことができるので、ゲート電極Ｇ１の配置の自由度が上がる。
　また、本技術の第１実施形態に係る光検出装置１では、胴部７１の側面と頭部７２の一方の面とは、第１半導体領域２０ａ１のうち電荷蓄積領域ＦＤが構成された部分に接している。電極７０が、第１半導体領域２０ａ１に構成された電荷蓄積領域ＦＤに接しているので、電極７０の寸法、より具体的には頭部７２の平面視の寸法が大きくなるのを抑制しつつ、電荷蓄積領域ＦＤと電極７０との接触面積が減少するのを抑制できる。換言すると、頭部７２の平面視の寸法が同じであれば、電荷蓄積領域ＦＤと電極７０との接触面積を増やすことができる。
　また、本技術の第１実施形態に係る光検出装置１では、コンタクト領域２４についても、上述の電荷蓄積領域ＦＤと同じ効果を有する。
　なお、本実施形態において、図４Ｅに示すように、頭部７２は、第１半導体領域２０ａ１と第２半導体領域２０ａ２とのうちの第１半導体領域２０ａ１のみにおいて電荷蓄積領域ＦＤに接していたが、頭部７２は第１半導体領域２０ａ１と第２半導体領域２０ａ２との両方において電荷蓄積領域ＦＤに接していても良い。
　≪第１実施形態の変形例≫
　以下、第１実施形態の変形例について、説明する。
　＜変形例１＞
　第１実施形態に係る光検出装置１では、図４Ｄに示すように、第１半導体領域２０ａ１は、第１の面Ｓ１において、セル領域２０ａの縁部全体に亘って設けられていたが、本技術はこれには限定されない。図７Ａに示す第１実施形態の変形例１に係る光検出装置１では、第１半導体領域２０ａ１は、第１の面Ｓ１において、セル領域２０ａの角部にのみ設けられている。角部以外の部分は、図７Ｂに示すように、第１半導体領域２０ａ１が設けられていない。図７ＡのＡ－Ａ切断線に沿った平面で光検出装置１を縦断面視した断面構成は、図４Ｆと同じである。図７Ｂは、図７ＡのＥ－Ｅ切断線に沿った平面で光検出装置１を縦断面視した断面構成を示す。図７Ｂに示すように、セル領域２０ａの角部以外の領域には、第１半導体領域２０ａ１が設けられていない。図７Ａに示すように、電荷蓄積領域ＦＤは、セル領域２０ａの１つの角部に対して設けられた第１半導体領域２０ａ１の全ての領域を含む半導体領域に構成されている。
　以下、図８Ａ、図８Ｂ、図９Ａ、及び図９Ｂを参照して、光検出装置１の製造方法について説明する。なお、本変形例では、上述の第１実施形態に係る製造方法と異なる部分についてのみ、説明する。図５Ｃに示す工程まで、上述の第１実施形態に係る製造方法と同じである。その後、図８Ａに示すように、ＣＭＰ法により、絶縁膜ｍ４の不要な部分及び絶縁膜ｍ３を除去する。そして、図８Ｂに示すように、絶縁膜ｍ２の露出面に対してレジストパターンＲ２を形成する。レジストパターンＲ２は、図８Ｂ及び図９Ａに示すように、電荷蓄積領域ＦＤ又はコンタクト領域２４が設けられる位置に開口Ｒ２ａを有する。そして、エッチバックは、開口Ｒ２ａから露出した絶縁膜ｍ４について行い、絶縁膜ｍ４のうちレジストに覆われた部分はエッチバックされない。なお、絶縁膜ｍ２のエッチングレートは、絶縁膜ｍ４及び絶縁膜ｍ３のエッチングレートより低く、エッチングされても僅かである。そして、図８Ｂに示すように、溝ＳＴＩの底部に残った絶縁膜ｍ４が絶縁領域２６を構成する。その後、レジストパターンＲ２を除去する。
　次に、図８Ｂに示した面２０ｃに対してシリコンをエピタキシャル成長させて、第１半導体領域２０ａ１を得る。なお、絶縁膜ｍ４のうちレジストパターンＲ２により保護されてエッチバックされなかった部分は、図７Ｂに示すように、セル領域２０ａの側面を覆っている。そのため、図９Ｂに示すように、角部にのみシリコンがエピタキシャル成長され、角部以外にはシリコンがエピタキシャル成長されない。
　この第１実施形態の変形例１に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　また、第１実施形態の変形例１に係る光検出装置１では、電荷蓄積領域ＦＤ又はコンタクト領域２４が設けられるセル領域２０ａの角部において、第１の面Ｓ１側にセル領域２０ａが占める領域を絶縁領域２６上まで増やすことができ、増えた領域に亘って電荷蓄積領域ＦＤを構成することができるので、電荷蓄積領域ＦＤの寸法が小さくなることを抑制できる。そのため、電荷蓄積領域ＦＤと電極７０との接触面積が減少するのを抑制でき、電荷蓄積領域ＦＤと電極７０との電気的接続が劣化するのを抑制できる。これにより、画素３が微細化された場合であっても、電荷蓄積領域ＦＤと電極７０との電気的接続が劣化するのを抑制できる。
　＜変形例２＞
　図１０に示す第１実施形態の変形例２に係る光検出装置１では、ゲート電極Ｇ１は、形状が方形であっても良く、平面視の面積が第１実施形態の場合より大きくても良い。また、平面視で、電極７０の頭部７２は、八角形ではなく方形であっても良い。また、図１０に示す画素は、位相差を検出する位相差検出部であっても良い。なお、図１０では、電荷蓄積領域ＦＤの図示を省略している。この第１実施形態の変形例２に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　＜変形例３＞
　図１１に示す第１実施形態の変形例３に係る光検出装置１は、上述の変形例１と変形例２との組み合わせである。より具体的には、図１１に示すように、第１半導体領域２０ａ１はセル領域２０ａの角部のみに設けられていて、ゲート電極Ｇ１及び頭部７２は上述の変形例２と同じである。なお、図１１では、電荷蓄積領域ＦＤの図示を省略している。この第１実施形態の変形例３に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　＜変形例４＞
　図１２に示す第１実施形態の変形例４に係る光検出装置１では、電極７０の頭部７２は平面視で楕円形であり、第１半導体領域２０ａ１はセル領域２０ａの角部のみに設けられている。なお、図１２では、電荷蓄積領域ＦＤの図示を省略している。この第１実施形態の変形例４に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　＜変形例５＞
　図１３に示す第１実施形態の変形例５に係る光検出装置１では、電極７０の頭部７２は平面視で円形であり、第１半導体領域２０ａ１はセル領域２０ａの角部のみに設けられている。なお、図１３では、電荷蓄積領域ＦＤの図示を省略している。この第１実施形態の変形例５に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　＜変形例６＞
　第１実施形態及びその変形例では、光検出装置１（半導体チップ２）は、例えば、第１半導体層２０と、第２半導体層４０と、図示を省略した第３半導体層との三層の半導体層を有していたが、本技術はこれには限定されない。第１実施形態の変形例６に係る光検出装置１では、三層の半導体層のうちの第１半導体層２０と第３半導体層との二層のみを有していても良い。その場合、第２半導体層４０に構成された素子は、第１半導体層２０等に構成されればよい。この第１実施形態の変形例６に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第２実施形態］
　図１４Ａ及び図１４Ｂに示す本技術の第２実施形態について、以下に説明する。本第２実施形態に係る光検出装置１は、電荷蓄積領域ＦＤが占める領域の大きさが異なる。それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。すでに説明した構成要素については、同じ符号を付してその説明を省略する。なお、図１４Ａは、胴部７１を横切る切断線に沿った平面で電極７０と、電荷蓄積領域ＦＤと、絶縁領域２６と、を断面視した断面構成を示す縦断面図である。本実施形態では、図１４Ａは、一例として、図１４Ｂに示す胴部７１の第１延在部分７１ｘを横切る切断線に沿った平面で電極７０を断面視した断面構成を示す縦断面図である。
　電荷蓄積領域ＦＤは、セル領域２０ａのうち第１半導体領域２０ａ１のみからなる領域に構成されている。より具体的には、電荷蓄積領域ＦＤは、第１半導体領域２０ａ１と第２半導体領域２０ａ２とのうち第１半導体領域２０ａ１のみからなる領域に構成されていて、第２半導体領域２０ａ２には構成されていない。そして、平面視で電荷蓄積領域ＦＤの全体が絶縁領域２６に重なっていて、電荷蓄積領域ＦＤの第２の面Ｓ２側の面が絶縁領域２６に接している。すなわち、本実施形態の電荷蓄積領域ＦＤが占める領域は、第１実施形態の電荷蓄積領域ＦＤが占める領域より小さい。そのため、本実施形態に係る電荷蓄積領域ＦＤの不純物濃度は、第１実施形態に係る電荷蓄積領域ＦＤの不純物濃度より、高く設けている。電荷蓄積領域ＦＤが占める領域が小さくなっても、不純物濃度を高くすることにより、電荷を蓄積する性能が劣化するのを抑制できる。また、電荷蓄積領域ＦＤが占める領域が小さくなることにより電荷蓄積領域ＦＤと電極７０との接触面積が減少しても、不純物濃度を高くすることにより、接触抵抗が大きくなることを抑制できる。
　電荷蓄積領域ＦＤは、第１半導体領域２０ａ１のみからなる領域に構成されている。そのため、図１４Ａの縦断面視において、絶縁領域２６の水平方向に沿った寸法である寸法ａと、胴部７１を介して対向する２つの電荷蓄積領域ＦＤ同士の間の距離である距離ｂと、電荷蓄積領域ＦＤの水平方向に沿った寸法である寸法ｄと、の関係は、ａ≧２ｄ＋ｂで表すことができる。すなわち、寸法ｄの２倍の値に距離ｂの値を加えて得られた値は、寸法ａと同じ又はそれより小さい。換言すると、２ｄ＋ｂは、胴部７１を介して対向する２つの電荷蓄積領域ＦＤが水平方向に沿って占める幅である。
　また、図１４Ａ及び図１４Ｂに示すように、平面視で、頭部７２は電荷蓄積領域ＦＤの全体に重なっている。すなわち、上述の距離ｂ及び寸法ｄと、頭部７２の水平方向に沿った寸法である寸法ｃと、の関係は、ｃ≧２ｄ＋ｂで表すことができる。すなわち、寸法ｃは、寸法ｄの２倍の値に距離ｂの値を加えて得られた値と同じ又はそれより大きい。また、寸法ｃの値が定められている場合には、上式を満たすように距離ｂ及び寸法ｄを決めれば良い。
　また、寸法ｃの下限値は、これには限定されないが、例えば、トレンチ分離壁２５の幅と同じ幅であっても良い。また、寸法ｄの下限値は、これには限定されないが、例えば、寸法ｃの１／４から１／５までの範囲にあっても良い。
　なお、平面に沿った縦断面図であれば、図１４Ａとは異なる断面構成においても、寸法ａと、距離ｂと、寸法ｃと、寸法ｄと、の関係は同じである。
　≪光検出装置の製造方法≫
　以下、図１５Ａから図１５Ｅまでを参照して、光検出装置１の製造方法について説明する。なお、本変形例では、上述の第１実施形態に係る製造方法と異なる部分についてのみ、説明する。また、以下の説明では第１実施形態に係る製造方法の説明に用いた図面についても、適宜参照する。
　図５Ｅまで、上述の第１実施形態に係る製造方法と同じである。その後、図１５Ａに示すように、露出面に、開口Ｒ５ａを有するレジストパターンＲ５を形成する。そして、レジストパターンＲ５をイオン注入のマスクとして、第１の面Ｓ１側から、半導体をｎ型にする公知の不純物を注入する。レジストパターンＲ５を構成するレジストは、エピタキシャル成長により得られた第１半導体領域２０ａ１のうちの一部を覆っている。そして、開口Ｒ５ａから、第１半導体領域２０ａ１のうちの他の一部が露出している。このような開口Ｒ５ａを介して不純物をイオン注入することにより、電荷蓄積領域ＦＤを、第１実施形態の場合と比べて狭い領域に設けることができる。また、電荷蓄積領域ＦＤを狭い領域に形成するには、ドーズ量を高くしてイオン注入する必要がある。本実施形態では、平面視で開口Ｒ５ａ全体が絶縁領域２６に重なっている。すなわち、平面視で絶縁領域２６の第１の面Ｓ１側の面に重なる半導体領域に、不純物を注入する。そのため、電荷蓄積領域ＦＤの不純物濃度を上げるために不純物のドーズ量を高くした場合であっても、不純物の進行が絶縁領域２６により遮られ、それより深い位置に達し難い。これにより、電荷蓄積領域ＦＤを形成したい領域に高濃度で不純物を留めることができ、微細且つ不純物濃度が高濃度な電荷蓄積領域ＦＤを形成できる。
　次に、図１５Ｂに示すように、電荷蓄積領域ＦＤ同士の間を埋めるように、露出面に対して絶縁膜ｍ５を成膜する。そして、ＣＭＰ法により絶縁膜ｍ５の余分な部分を除去し、その後、絶縁膜ｍ２を除去し、図１５Ｃに示す状態を得る。そして、図１５Ｄに示すように、エッチバックにより、絶縁膜ｍ１と、絶縁膜ｍ５の余分な部分とを除去する。電荷蓄積領域ＦＤ同士の間には絶縁膜ｍ５の一部が残されていて、以下、この残された絶縁膜ｍ５と絶縁領域２６とをあわせて絶縁領域２６と呼ぶ。次に、図１５Ｅに示すように、電荷蓄積領域ＦＤに接するように、電極７０を形成する。これ以降の処理は、第１実施形態で説明した処理と同じであり、説明を省略する。
　≪第２実施形態の主な効果≫
　以下、第２実施形態の主な効果を説明するが、その前に、図１６に示す比較例に係る光検出装置について説明する。図１６に示すように、平面視で、電荷蓄積領域ＦＤとゲート電極Ｇ１が有する柱状の第１部分Ｇ１ａとの間の距離が小さくなり過ぎると、電荷蓄積領域ＦＤと第１部分Ｇ１ａとの間の電界強度が大きくなってＦＤ白点が悪化する可能性があった。しかし、電荷蓄積領域ＦＤと第１部分Ｇ１ａとの間の距離を広げるために電荷蓄積領域ＦＤ及び電極７０Ａを微細化すると、電荷蓄積領域ＦＤと電極７０Ａとの接触面積が減少し、接触抵抗が高くなる可能性があった。これにより、電荷蓄積領域ＦＤと電極７０Ａとの電気的接続が劣化する可能性があった。
　これに対して、本技術の第２実施形態に係る光検出装置１は、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　また、本技術の第２実施形態に係る光検出装置１では、電荷蓄積領域ＦＤはセル領域２０ａのうち第１半導体領域２０ａ１のみからなる領域に構成されていて、平面視で電荷蓄積領域ＦＤの全体が絶縁領域２６に重なっている。これにより、微細且つ不純物濃度が高濃度な電荷蓄積領域ＦＤを形成できる。そのため、本技術の第２実施形態に係る光検出装置１では、図１７に示すように、比較例と比べて電荷蓄積領域ＦＤと第１部分Ｇ１ａとの間の距離を広げることができる。これにより、電荷蓄積領域ＦＤと第１部分Ｇ１ａとの間の電界強度が大きくなるのを抑制でき、ＦＤ白点が悪化するのを抑制できる。また、不純物濃度が高濃度な電荷蓄積領域ＦＤを形成できるので、電荷蓄積領域ＦＤが占める領域が小さくなっても電荷を蓄積する性能が劣化するのを抑制でき、電荷蓄積領域ＦＤと電極７０との接触面積が減少しても両者の間の接触抵抗が大きくなることを抑制できる。
　また、本技術の第２実施形態に係る光検出装置１では、縦断面視において、胴部７１を介して対向する２つの電荷蓄積領域ＦＤ同士の間の距離をｂとし、頭部７２の水平方向に沿った寸法をｃとし、電荷蓄積領域ＦＤの水平方向に沿った寸法をｄとした場合、ｃ≧２ｄ＋ｂの関係を満たす。すなわち、平面視で、頭部７２は電荷蓄積領域ＦＤの全体に重なっているので、電荷蓄積領域ＦＤが占める領域が小さくなっても、電荷蓄積領域ＦＤに対して電極７０の頭部７２を有効に接触させることができる。なお、電荷蓄積領域ＦＤと電極７０との接触面積が第１実施形態の場合と同じであれば、本実施形態の方が電荷蓄積領域ＦＤの不純物濃度が高いので、接触抵抗を第１実施形態の場合より小さくすることができる。また、電荷蓄積領域ＦＤと電極７０との接触面積が第１実施形態の場合より小さくても、本実施形態の方が電荷蓄積領域ＦＤの不純物濃度が高いので、接触抵抗が大きくなるのを抑制できる。
　また、本技術の第２実施形態に係る光検出装置１では、縦断面視において、胴部７１を介して対向する２つの電荷蓄積領域ＦＤが水平方向に沿って占める幅は、同断面視における絶縁領域２６の水平方向に沿った寸法以下である。このように、複数の電荷蓄積領域ＦＤに対して１つの電極７０を設ける場合であっても、微細且つ不純物濃度が高濃度な電荷蓄積領域ＦＤを形成できる。
　≪第２実施形態の変形例≫
　以下、第２実施形態の変形例について、説明する。
　＜変形例１＞
　図１８Ａに示す第２実施形態の変形例１に係る光検出装置１は、第１実施形態の変形例１と第２実施形態との組み合わせである。より具体的には、図１８Ａに示すように、第１半導体領域２０ａ１は、セル領域２０ａの角部のみに設けられていて、そのような第１半導体領域２０ａ１に対して、第２実施形態の電荷蓄積領域ＦＤが設けられている。本変形例においても、寸法ａと、距離ｂと、寸法ｃと、寸法ｄと、の関係は同じである。また、電極７０と、電荷蓄積領域ＦＤと、第１半導体領域２０ａ１との位置関係及び大小関係は、図１８Ｂに示す関係であっても良い。この第２実施形態の変形例１に係る光検出装置１であっても、上述の第２実施形態に係る光検出装置１と同様の効果が得られる。
　＜変形例２＞
　第２実施形態の変形例２に係る光検出装置１は、製造方法において第２実施形態と異なる。以下、図１９Ａ及び図１９Ｂを参照して、本変形例に係る光検出装置１の製造方法について説明する。なお、本変形例では、上述の第１実施形態及び第２実施形態に係る製造方法と異なる部分についてのみ、説明する。また、以下の説明では第１実施形態に係る製造方法の説明に用いた図面についても、適宜参照する。
　図５Ｄまで、上述の第１実施形態に係る製造方法と同じである。その後、図１９Ａに示すように、面２０ｃに対してシリコンをエピタキシャル成長させて、第１半導体領域２０ａ１の一部を得る。エピタキシャル成長された第１半導体領域２０ａ１は、これには限定されないが、例えば、真正半導体（ｉ型）であるが、設計に応じてｐ型又はｎ型であっても良い。また、第１半導体領域２０ａ１の導電型は、設計に応じて第２半導体領域２０ａ２又は半導体領域２１と同じ導電型に形成されても良いし、異なる導電型に形成されても良い。
　次に、図１９Ｂに示すように、さらにシリコンをエピタキシャル成長させて、第１半導体領域２０ａ１の残りの部分を得る。その際、半導体をｎ型にする公知の不純物を注入しながらシリコンをエピタキシャル成長させる。これにより、ｎ型の第１半導体領域２０ａ１を形成することができ、形成されたｎ型の領域を電荷蓄積領域ＦＤとすることができる。これ以降は、第２実施形態の製造方法と同じであるので、説明を省略する。この第２実施形態の変形例２に係る光検出装置１であっても、上述の第２実施形態に係る光検出装置１と同様の効果が得られる。
　また、この第２実施形態の変形例１に係る光検出装置１では、レジストパターンＲ５を形成する必要が無く、リソグラフィ工程を減らす事ができる。
　＜変形例３＞
　第２実施形態の変形例３に係る光検出装置１は、縦断面視した場合の絶縁領域２６の形状が平板状であり、図４Ｆ等に示す第１実施形態に係る絶縁領域２６の形状と同じである。この第２実施形態の変形例３に係る光検出装置１であっても、上述の第２実施形態に係る光検出装置１と同様の効果が得られる。
　［第３実施形態］
　図２０Ａから図２０Ｄまでに示す本技術の第３実施形態について、以下に説明する。本第３実施形態に係る光検出装置１は、位相差検出部８０を含む。それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。すでに説明した構成要素については、同じ符号を付してその説明を省略する。なお、図２０Ａは図２０ＢのＦ－Ｆ切断線に沿って断面視した時の断面構成を示す縦断面図であり、図２０Ｃは図２０ＢのＧ－Ｇ切断線に沿って断面視した時の断面構成を示す縦断面図であり、図２０Ｂは、第１の面Ｓ１における各構成要素の位置関係を示す説明図である。
　なお、本実施形態に係る図面においては、第１半導体領域２０ａ１と第２半導体領域２０ａ２とを区別して描いている。また、本実施形態に係る図面においては、第１導電型（例えばｐ型）、第２導電型（例えばｎ型）、ｉ型等の半導体の導電型を互いに区別せずに描いている。また、本実施形態に係る図面においては、主に第１半導体層２０を中心に描いており、他の半導体層及び配線層等の図示を省略している場合がある。本実施形態に係る図面においては、光検出装置１の一部分のみを描いていて、図示を省略した部分がある。また、本実施形態に係る図面においては、第１半導体領域２０ａ１の形状をより分かりやすく示すために、電極７０等第１半導体領域２０ａ１に接するように設けられる電極や配線の記載を省略している。また、本実施形態のトレンチ分離壁２５は、第１実施形態の場合と同様にポリシリコン２５ｂと、絶縁膜２５ａとを含んで構成されているが、本実施形態に係る図面では、絶縁膜２５ａの図示を省略している。
　図２０Ａに示すように、位相差検出部８０は、隣り合う複数（本実施形態では２つ）のセル領域２０ａを含んでいる。なお、紙面右側のセル領域２０ａと紙面左側のセル領域２０ａとを互いに区別するために、紙面右側のセル領域をセル領域２０ａＲと呼び、紙面左側のセル領域をセル領域２０ａＬと呼ぶ。両者を区別しない場合には、単にセル領域２０ａと呼ぶ。光検出装置１は、位相差検出部８０を用いて、どの方向から光が入射したかを判定する。より具体的には、光検出装置１は、セル領域２０ａＲに蓄積された信号電荷量と、セル領域２０ａＬに蓄積された信号電荷量とを比較して、どの方向から光が入射したかを判定する。例えば、セル領域２０ａＲに蓄積された信号電荷量の方がセル領域２０ａＬに蓄積された信号電荷量より多い場合には、光は紙面左側から斜めに光検出装置１に入射したことが分かる。
　また、位相差検出部８０は、セル領域２０ａＲとセル領域２０ａＬとの間で信号電荷が移動可能な経路ＰＨを有する。経路ＰＨは、オーバーフローパスと呼ばれる場合がある。セル領域２０ａＲとセル領域２０ａＬとのうちの一方のセル領域で信号電荷が飽和した場合、一方のセル領域から他方のセル領域へ、経路ＰＨを介して信号電荷が移動する、すなわちオーバーフローする。位相差検出部８０は、１つの画素３としても機能することができる。位相差検出部８０が画素３としても機能する場合、セル領域２０ａＲに蓄積された信号電荷量とセル領域２０ａＬに蓄積された信号電荷量との和である加算信号を、画素信号として出力する。そのため、一方のセル領域で先に信号電荷が飽和した場合に信号電荷が他方のセル領域へオーバーフローすることにより、信号電荷の一部が捨てられるのを抑制できる。これにより、光量と加算信号との線形性が劣化するのを抑制できる。
　トレンチ分離壁２５のうち、位相差検出部８０内の２つのセル領域２０ａ（セル領域２０ａＲ、セル領域２０ａＬ）同士の間に位置する部分を、他の部分と区別するために第１トレンチ分離壁２５ｃと呼ぶ。第１トレンチ分離壁２５ｃと他のトレンチ分離壁２５とを区別しない場合、単にトレンチ分離壁２５と呼ぶ。図２０Ａ及び図２０Ｂに示すように、第１半導体領域２０ａ１は、平面視で第１トレンチ分離壁２５ｃに重なる位置に設けられていて、位相差検出部８０内のセル領域２０ａＲとセル領域２０ａＬとを接続している。より具体的には、セル領域２０ａＲに含まれる第１半導体領域２０ａ１とセル領域２０ａＬに含まれる第１半導体領域２０ａ１とが、平面視で第１トレンチ分離壁２５ｃに重なる位置において互いに接続されて１つになっている。そして、経路ＰＨは、平面視で第１トレンチ分離壁２５ｃに重なる位置に設けられた第１半導体領域２０ａ１に構成されている。経路ＰＨが構成された第１半導体領域２０ａ１の導電型は、設計に対応した導電型であれば良い。
　図２０Ｃに示すように、第１トレンチ分離壁２５ｃの第１の面Ｓ１側の端部は、一部分が他の部分より厚み方向に沿って窪んでいて、絶縁領域２６及び第１半導体領域２０ａ１は、第１トレンチ分離壁２５ｃの端部のうち窪んだ部分２５ｄにのみ設けられている。
　図２０Ｄは、２行２列に配列された４つの位相差検出部８０を示している。平面視で、４つの位相差検出部８０の互いに対向する角部には、電荷蓄積領域ＦＤが構成された第１半導体領域２０ａ１が設けられている。なお、本実施形態では、電極７０の図示を省略している。電荷蓄積領域ＦＤが構成された第１半導体領域２０ａ１は、平面視で四角の環状であり、位相差検出部８０の角部にある４つのセル領域２０ａの、互いに対向する角部同士を接続している。なお、経路ＰＨが構成された第１半導体領域２０ａ１と電荷蓄積領域ＦＤが構成された第１半導体領域２０ａ１と区別するために、経路ＰＨが構成された第１半導体領域２０ａ１を第１半導体領域２０ａ１ＰＨと呼び、電荷蓄積領域ＦＤが構成された第１半導体領域２０ａ１を第１半導体領域２０ａ１ＦＤと呼ぶ場合がある。両者を区別しない場合、単に第１半導体領域２０ａ１と呼ぶ。第１半導体領域２０ａ１ＦＤについても、第１半導体領域２０ａ１ＰＨと同様に、トレンチ分離壁２５の窪んだ部分２５ｄに設けられている。また、光検出装置１は、電荷蓄積領域ＦＤと同様の構成を有するコンタクト領域２４を有していても良く、上述の説明において電荷蓄積領域ＦＤをコンタクト領域２４と読み替えれば良い。電極７０を第１半導体領域２０ａ１ＦＤに対して設ける場合、電極７０の胴部７１を、環状の第１半導体領域２０ａ１ＦＤの中空部を埋めるように柱状にしても良い。
　≪光検出装置の製造方法≫
　以下、図２１から図２３までを参照して、光検出装置１の製造方法について説明する。なお、本実施形態では、上述の第１実施形態に係る製造方法と異なる部分についてのみ、説明する。また、以下の説明で参照される縦断面図は、図２０ＢのＦ－Ｆ切断線に沿った縦断面図の一部を示している。また、以下の説明では第１実施形態に係る製造方法の説明に用いた図面についても、適宜参照する。
　図５Ａに示す工程まで、上述の第１実施形態に係る製造方法と同じである。その後、図２１に示すように、公知のリソグラフィ技術及びエッチング技術を用いて、平面視でトレンチ分離壁２５に重なるように、第１の面Ｓ１側から溝ＳＴＩを形成する。その際、まずレジストパターンＲ３を形成し、レジストパターンＲ３をマスクとして絶縁膜ｍ１，ｍ２，ｍ３をエッチングし、それらの絶縁膜をハードマスクとして溝ＳＴＩを形成しても良い。なお、上述の第１実施形態では溝ＳＴＩを平面視で格子状に形成していたが、本実施形態では、開口Ｒ３ａ１及び開口Ｒ３ａ２を有するレジストパターンＲ３を用いて、方形の領域に対してのみ溝ＳＴＩを形成する。レジストパターンＲ３の開口Ｒ３ａ１は平面視で第１半導体領域２０ａ１ＰＨを形成する位置に設けられていて、開口Ｒ３ａ２は平面視で第１半導体領域２０ａ１ＦＤを形成する位置に設けられている。
　その後、図５Ｃに示すように、溝ＳＴＩの内部を埋めるように、絶縁膜ｍ４を成膜し、図５Ｄに示すように、全面エッチバックを行い、絶縁膜ｍ４の不要な部分を除去する。そして、溝ＳＴＩの底部に残った絶縁膜ｍ４が絶縁領域２６を構成する。図２２は、絶縁領域２６の平面視における形状及び位置を示している。そして、図５Ｄ及び図２２に示す面２０ｃに対してシリコンをエピタキシャル成長させて、図２３に示す第１半導体領域２０ａ１を得る。なお、面２０ｃは、溝ＳＴＩの側壁に露出した半導体面である。なお、エピタキシャル成長は、上述の第１実施形態においては対向する面２０ｃに成長した第１半導体領域２０ａ１同士がつながらないように制御していたが、本実施形態では、図２３に示すように、対向する面２０ｃに成長した第１半導体領域２０ａ１同士がつながるように制御している。これにより、セル領域２０ａＲとセル領域２０ａＬとが第１半導体領域２０ａ１ＰＨにより電気的に接続され、第１半導体領域２０ａ１ＦＤが環状になる。
　エピタキシャル成長された第１半導体領域２０ａ１は、これには限定されないが、例えば、真正半導体（ｉ型）であるが、設計に応じてｐ型又はｎ型であっても良い。また、第１半導体領域２０ａ１の導電型は、設計に応じて第２半導体領域２０ａ２又は半導体領域２１と同じ導電型に形成されても良いし、異なる導電型に形成されても良い。これ以降の処理は、第１実施形態で説明した処理及び公知の位相差検出部８０の製造方法と同じであり、説明を省略する。
　≪第３実施形態の主な効果≫
　以下、第３実施形態の主な効果を説明するが、その前に、画素３の微細化及び図２４に示す比較例について説明する。位相差検出部８０内の２つのセル領域２０ａ同士の間に不純物分離構造を設けることにより、厚み方向において第１の面Ｓ１側にオーバーフローパスである経路ＰＨを設けることができる。しかし、画素のさらなる微細化が望まれており、位相差検出部８０をより微細化する場合には、２つのセル領域２０ａ同士の間に不純物分離構造を設けることが容易ではなくなる可能性がある。その場合、図２４の比較例に示すように、２つのセル領域２０ａ同士の間を第１トレンチ分離壁２５ｃで分離することが求められる。そして、厚み方向においてオーバーフローパスである経路ＰＨをカラーフィルタ６２寄りの位置に設ける可能性がある。そのため、平面視で経路ＰＨに重なる第１トレンチ分離壁２５ｃの高さを、他のトレンチ分離壁２５ｅの高さと異なる高さに形成する必要があり、安定した高さ制御が容易ではない可能性がある。また、セル領域２０ａＲ及びセル領域２０ａＬの一方のセル領域において生成された信号電荷が他方のセル領域に移動して、分離特性が劣化する可能性がある。また、第１トレンチ分離壁２５ｃが酸化シリコンで形成されている場合、入射光Ｌは、屈折率が低いマイクロレンズ６４及びカラーフィルタ６２を通過した後、屈折率が高い半導体からなる経路ＰＨを通過し、その後再び屈折率が低い第１トレンチ分離壁２５ｃに入射する。その場合、入射光Ｌは、低屈折率領域、高屈折率領域、低屈折率領域に進み、特に高屈折率領域の経路ＰＨから低屈折率の第１トレンチ分離壁２５ｃに入射する際に光の反射や散乱が生じる可能性がある。
　これに対して、本技術の第３実施例に係る光検出装置１では、経路ＰＨは、絶縁領域２６の第１トレンチ分離壁２５ｃ側の面とは反対側の面に設けられた第１半導体領域２０ａ１ＰＨに構成されている。このように、画素３が微細化された場合であっても、経路ＰＨを第２の面Ｓ２寄りの位置ではなく第１の面Ｓ１寄りの位置に設けることができる。そのため、厚み方向において、第１トレンチ分離壁２５ｃのカラーフィルタ６２側の端部の位置を、他のトレンチ分離壁２５のカラーフィルタ６２側の端部の位置に揃えることができ、分離特性が劣化するのを抑制できる。また、カラーフィルタ６２側に高屈折率の経路ＰＨが設けられていないので、入射光Ｌの反射や散乱が大きくなるのを抑制できる。また、第１トレンチ分離壁２５ｃのカラーフィルタ６２側の端部の位置を、他のトレンチ分離壁２５のカラーフィルタ６２側の端部の位置に揃えることができるので、第１の面Ｓ１側から第１トレンチ分離壁２５ｃと他のトレンチ分離壁２５とを形成する際に、全てのトレンチ分離壁を同じ深さで形成することができ、製造の負荷が大きくなるのを抑制できる。
　また、本技術の第３実施例に係る光検出装置１は、第１トレンチ分離壁２５ｃの第１の面Ｓ１寄りの端部と第１半導体領域２０ａ１ＰＨとの間に設けられ且つ絶縁材料からなる絶縁領域２６を有する。絶縁領域２６が第１トレンチ分離壁２５ｃと第１半導体領域２０ａ１ＰＨとの間に介在しているので、トレンチ分離壁２５がポリシリコン等の導電体からなる部分を有する場合、トレンチ分離壁２５の導電部分と経路ＰＨとを電気的に絶縁できる。また、経路ＰＨにおける信号電荷の流れを、主に水平方向に集中させることができる。また、絶縁領域２６を設けることにより、第１半導体領域２０ａ１と例えば光電変換部２２等の他の半導体領域との不純物濃度の濃度差を明確にすることができる。
　また、この第３実施形態に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１又は第２実施形態に係る光検出装置１と同様に、第１半導体領域２０ａ１の少なくとも一部を含む領域に、電荷蓄積領域ＦＤとコンタクト領域２４とを構成することができる。
　なお、絶縁領域２６は、第１実施形態に係る図４Ｃに示すように、平面視で格子状に設けても良い。
　≪第３実施形態の変形例≫
　以下、第３実施形態の変形例について、説明する。
　＜変形例１＞
　図２５Ａ及び図２５Ｂに示す第３実施形態の変形例１に係る光検出装置１では、第１トレンチ分離壁２５ｃの窪んだ部分２５ｄの側壁２５ｆと第１半導体領域２０ａ１ＰＨとの間には、絶縁材料からなる絶縁分離領域２９が設けられている。また、トレンチ分離壁２５の窪んだ部分２５ｄの側壁２５ｆと第１半導体領域２０ａ１ＦＤとの間には、絶縁材料からなる絶縁分離領域２９が設けられている。絶縁分離領域２９を構成する材料は、公知の絶縁材料である。絶縁分離領域２９は、絶縁領域２６を構成する材料と同じ材料により構成されていても良い。
　以下、図２６を参照して、光検出装置１の製造方法について説明する。なお、本変形例では、上述の第３実施形態に係る製造方法と異なる部分についてのみ、説明する。より具体的には、本変形例に係る製造方法は、図５Ｃに示すように、溝ＳＴＩの内部を埋めるように、絶縁膜ｍ４を成膜する工程までは、第３実施形態に係る製造方法と同じである。その後、図示は省略するが、例えばＣＭＰ法により絶縁膜ｍ４の余分な部分と絶縁膜ｍ３とを除去する。これにより、絶縁膜ｍ２が露出する。
　次に、図２６に示すように、公知のリソグラフィ技術により、開口Ｒ４ａ１，Ｒ４ａ２を有するレジストパターンＲ４を形成する。開口Ｒ４ａ１は平面視で第１半導体領域２０ａ１ＰＨを形成する位置に設けられていて、開口Ｒ４ａ２は平面視で第１半導体領域２０ａ１ＦＤを形成する位置に設けられている。そして、開口Ｒ４ａ１，Ｒ４ａ２から露出する部分をエッチバックして、絶縁膜ｍ４の不要な部分を除去し、絶縁領域２６を得る。図２６において、開口Ｒ４ａ１，Ｒ４ａ２の形状と、図２１に示すレジストパターンＲ３の開口Ｒ３ａ１，Ｒ３ａ２の形状とを比較している。なお、平面視において、開口Ｒ３ａ１，Ｒ３ａ２の大きさは、トレンチ分離壁２５の窪んだ部分２５ｄの大きさと同じである。開口Ｒ４ａ１は、第１トレンチ分離壁２５ｃの延在方向（Ｙ方向）に沿った方向の寸法が開口Ｒ３ａ１より小さい。そのため、窪んだ部分２５ｄに埋め込まれた絶縁膜ｍ４のうちＹ方向に沿った両端は、レジストにより覆われていて、エッチバックされずに残る。これにより、第１半導体領域２０ａ１と第１トレンチ分離壁２５ｃの窪んだ部分２５ｄの側壁２５ｆとの間に絶縁分離領域２９を設けることができる。また、開口Ｒ４ａ１は、第１トレンチ分離壁２５ｃの幅方向（Ｘ方向）に沿った方向の寸法が開口Ｒ３ａ１より大きく、開口Ｒ４ａ１には絶縁膜ｍ２と絶縁膜ｍ４とが露出している。エッチバックでは、絶縁膜ｍ２と絶縁膜ｍ４とのエッチングレートの差により、たとえ絶縁膜ｍ２がエッチングされたとしても、僅かである。
　開口Ｒ４ａ２は、平面視でトレンチ分離壁２５が交差する位置に設けられている。そのため、Ｘ方向及びＹ方向の両方向の端部において絶縁膜ｍ４を残すように、開口Ｒ４ａ２の形状及び寸法を決めている。また、半導体面にシリコンをエピタキシャル成長させる必要があるので、面２０ｃに対しては絶縁膜ｍ４を残さないように、開口Ｒ４ａ２を広げている。より具体的には、開口Ｒ４ａ２の角部においてはＸ方向及びＹ方向に沿った寸法を開口Ｒ３ａ２より大きくし、角部同士の間では、少なくともトレンチ分離壁２５より幅が広い領域ではＸ方向及びＹ方向に沿った寸法を開口Ｒ３ａ２より小さくしている。これにより、第１半導体領域２０ａ１と第１トレンチ分離壁２５ｃの窪んだ部分２５ｄの側壁２５ｆとの間に絶縁分離領域２９を設けることができる。
　この第３実施形態の変形例１に係る光検出装置１であっても、上述の第３実施形態に係る光検出装置１と同様の効果が得られる。また、第３実施形態の変形例１に係る光検出装置１では、トレンチ分離壁２５の窪んだ部分２５ｄの側壁２５ｆと第１半導体領域２０ａ１との間に絶縁材料からなる絶縁分離領域２９を設けている。そのため、トレンチ分離壁２５が有するポリシリコン材料が絶縁分離領域２９に覆われた状態でシリコンをエピタキシャル成長させることができ、側壁２５ｆと面２０ｃとのうちの面２０ｃのみにシリコンを成長させることができる。これにより、トレンチ分離壁２５の側壁２５ｆにシリコン結晶が異常成長するのを抑制できる。
　＜変形例２＞
　図２７に示す第３実施形態の変形例２に係る光検出装置１では、電荷蓄積領域ＦＤが構成された第１半導体領域２０ａ１ＦＤが環状ではなく、第１実施形態の場合と同様に、セル領域２０ａ毎に設けられた４つの部分からなる。なお、第１半導体領域２０ａ１ＦＤには、電荷蓄積領域ＦＤの代わりにコンタクト領域２４が設けられていても良い。
　第１半導体領域２０ａ１ＦＤを４つの部分に分けて設けるためには、図２１に示すレジストパターンＲ３の開口Ｒ３ａ１及び開口Ｒ３ａ２のうち、開口Ｒ３ａ２のＸ方向に沿った寸法及びＹ方向に沿った寸法を、開口Ｒ３ａ１のＸ方向（トレンチ分離壁２５の幅方向）に沿った寸法より大きくすれば良い。それにより、対向する面２０ｃに成長した第１半導体領域２０ａ１同士がつながるまでに要する時間は、第１半導体領域２０ａ１ＦＤを設ける位置で、第１半導体領域２０ａ１ＰＨを設ける位置より、長くすることができる。これにより、１つにつながった第１半導体領域２０ａ１ＰＨが得られた時点で、第１半導体領域２０ａ１ＦＤはまだつながっていない状態のままであり、図２７に示す第１半導体領域２０ａ１ＦＤが得られる。
　この第３実施形態の変形例２に係る光検出装置１であっても、上述の第３実施形態に係る光検出装置１と同様の効果が得られる。また、第３実施形態の変形例２に係る光検出装置１では、第１実施形態と同様の形状を有する電極７０を設けることができる。
　＜変形例３＞
　図２８に示す第３実施形態の変形例３に係る光検出装置１では、電荷蓄積領域ＦＤが構成された第１半導体領域２０ａ１ＦＤが環状につながっていて、且つ中央部に十字状に隙間があっても良い。
　この第３実施形態の変形例３に係る光検出装置１であっても、上述の第３実施形態に係る光検出装置１と同様の効果が得られる。また、第３実施形態の変形例３に係る光検出装置１では、第１実施形態と同様の形状を有する電極７０を設けることができる。
　＜変形例４＞
　第３実施形態では、トレンチ分離壁２５は、ポリシリコン２５ｂと、絶縁膜２５ａとを含んで構成されていたが、本技術はこれには限定されない。第３実施形態の変形例４に係る光検出装置１が有するトレンチ分離壁２５は、例えば酸化シリコンのような公知の絶縁膜のみにより構成されていても良い。
　この第３実施形態の変形例４に係る光検出装置１であっても、上述の第３実施形態に係る光検出装置１と同様の効果が得られる。また、本変形例では、トレンチ分離壁２５が、経路ＰＨより屈折率が低い酸化シリコンのみにより構成されていて、その端部が第２の面Ｓ２側に臨んでいて、且つカラーフィルタ６２側に高屈折率の経路ＰＨが設けられていない。そのため、マイクロレンズ６４、カラーフィルタ６２、トレンチ分離壁２５の順で通過する光を考えた場合、光は、経路ＰＨより低屈折率のマイクロレンズ６４及びカラーフィルタ６２を通過した後、高屈折率の領域を介さず直接トレンチ分離壁２５に入射する。これにより、光が低屈折率領域から低屈折率領域に入射するので、トレンチ分離壁２５に入射する際の光の反射や散乱を抑制することができる。
　［第４実施形態］
　＜１．電子機器への応用例＞
　次に、図２９に示す本技術の第４実施形態に係る電子機器１００について説明する。電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。電子機器１００は、これに限定されないが、例えば、カメラ等の電子機器である。また、電子機器１００は、固体撮像装置１０１として、上述の光検出装置１を備えている。
　光学レンズ（光学系）１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行う。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、電子機器１００では、固体撮像装置１０１において絶縁領域２６のトレンチ分離壁２５側の面とは反対側の面に設けられた第１半導体領域２０ａ１を含むので、映像信号の画質の向上を図ることができる。
　なお、電子機器１００は、カメラに限られるものではなく、他の電子機器であっても良い。例えば、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置であっても良い。
　また、電子機器１００は、固体撮像装置１０１として、第１実施形態から第３実施形態まで、及びそれら実施形態の変形例のいずれかに係る光検出装置１、又は第１実施形態から第３実施形態まで、及びそれら実施形態の変形例のうちの少なくとも２つの組み合わせに係る光検出装置１を備えることができる。
　［その他の実施形態］
　上記のように、本技術は第１実施形態から第４実施形態までによって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第１実施形態から第４実施形態までにおいて説明したそれぞれの技術的思想を互いに組み合わせることも可能である。例えば、上述の第１実施形態の変形例６に係る光検出装置１は半導体層を二層のみ備えていたが、このような技術的思想を、第２実施形態及び第３実施形態に記載の光検出装置１に適用することができる。また、例えば、上述の第３実施形態に係る光検出装置１は位相差検出部８０を備えていたが、このような技術的思想を、第１実施形態及び第２実施形態に記載の光検出装置１に適用する等、それぞれの技術的思想に沿った種々の組み合わせが可能である。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ToF（Time of Flight）センサともよばれる距離を測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの構造として、上述した画素３の構造を採用することができる。
　また、例えば、上述の構成要素を構成するとして挙げられた材料は、添加物や不純物等を含んでいても良い。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
　また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があっても良い。
　なお、本技術は、以下のような構成としてもよい。
（１）
　一方の面が素子形成面であり他方の面が光入射面であり、且つ平面視で行方向及び列方向に沿ってマトリクス状に配列された複数のセル領域を有した第１半導体層と、
　前記セル領域同士の間を区画しているトレンチ分離壁と、
　前記トレンチ分離壁の前記素子形成面寄りの端部に設けられ、平面視で、幅方向に沿った寸法が前記トレンチ分離壁の幅方向に沿った寸法より大きく、且つ絶縁材料からなる絶縁領域と、を備え、
　前記セル領域には光電変換部が構成されていて、
　前記セル領域は、前記絶縁領域の前記トレンチ分離壁側の面とは反対側の面に設けられた第１半導体領域を含む、
　光検出装置。
（２）
　胴部と前記胴部の一方の端部に一方の面が接続された頭部とを有した電極を備え、
　前記セル領域のうち前記第１半導体領域の少なくとも一部を含む領域には、電荷蓄積領域が構成されていて、
　前記胴部の他方の端部は、前記絶縁領域の前記素子形成面寄りの面に接し、
　前記電極は、前記胴部の側面と前記頭部の一方の面とを介して、前記電荷蓄積領域に接している、
　（１）に記載の光検出装置。
（３）
　前記胴部の側面と前記頭部の一方の面とは、前記電荷蓄積領域が構成された前記第１半導体領域に接している、（２）に記載の光検出装置。
（４）
　前記電極は、それぞれ異なる前記セル領域に設けられた複数の前記電荷蓄積領域に接している、（２）又は（３）に記載の光検出装置。
（５）
　縦断面視において、前記胴部を介して対向する２つの前記電荷蓄積領域同士の間の距離をｂとし、前記絶縁領域の水平方向に沿った寸法をａとした場合、ｂ＜ａの関係を満たす、（４）に記載の光検出装置。
（６）
　前記縦断面視において、前記頭部の水平方向に沿った寸法をｃとした場合、ｂ≦ｃの関係を満たす、（５）に記載の光検出装置。
（７）
　２行２列の４つの前記セル領域において、平面視で、前記電荷蓄積領域は、前記セル領域の互いに対向する角部に設けられていて、
　前記胴部は、行方向及び厚み方向に沿って延在する第１延在部分と、列方向及び厚み方向に沿って延在し且つ平面視で前記第１延在部分に交差する第２延在部分とを有し、
　前記電荷蓄積領域は、前記第１延在部分と前記第２延在部分とにより構成された凹角部で前記胴部に接している、（４）から（６）のいずれかに記載の光検出装置。
（８）
　コンタクト胴部と前記コンタクト胴部の一方の端部に一方の面が接続されたコンタクト頭部とを有したコンタクト電極を備え、
　前記セル領域のうち前記第１半導体領域の少なくとも一部を含む領域には、前記コンタクト電極を介して基準電位に固定されたコンタクト領域が構成されていて、
　前記コンタクト胴部の他方の端部は、前記絶縁領域の前記素子形成面寄りの面に接し、
　前記コンタクト電極は、前記コンタクト胴部の側面及び前記コンタクト頭部の一方の面を介して、前記コンタクト領域に接している、
　（２）から（７）のいずれかに記載の光検出装置。
（９）
　前記絶縁領域は、平面視で前記トレンチ分離壁が設けられた場所全体に対して設けられている、（２）から（８）のいずれかに記載の光検出装置。
（１０）
　前記第１半導体領域は、前記素子形成面において、前記セル領域の縁部全体に亘って設けられている、（２）から（９）のいずれかに記載の光検出装置。
（１１）
　前記第１半導体領域は、前記素子形成面において、前記セル領域の角部にのみ設けられている、（２）から（９）のいずれかに記載の光検出装置。
（１２）
　前記電荷蓄積領域は前記セル領域のうち前記第１半導体領域のみからなる領域に構成されていて、平面視で前記電荷蓄積領域の全体が前記絶縁領域に重なっている、（２）から（１１）のいずれかに記載の光検出装置。
（１３）
　縦断面視において、前記胴部を介して対向する２つの前記電荷蓄積領域同士の間の距離をｂとし、前記頭部の水平方向に沿った寸法をｃとし、前記電荷蓄積領域の水平方向に沿った寸法をｄとした場合、ｃ≧２ｄ＋ｂの関係を満たす、（１２）に記載の光検出装置。
（１４）
　縦断面視において、前記胴部を介して対向する２つの前記電荷蓄積領域が水平方向に沿って占める幅は、同断面視における前記絶縁領域の水平方向に沿った寸法以下である、（１２）又は（１３）に記載の光検出装置。
（１５）
　隣り合う２つの前記セル領域と、隣り合う２つの前記セル領域同士の間で信号電荷が移動可能な経路とを有する位相差検出部を有し、
　前記トレンチ分離壁のうち前記位相差検出部内の２つの前記セル領域同士の間に位置する部分を第１トレンチ分離壁とした場合、前記第１半導体領域は、平面視で前記第１トレンチ分離壁に重なる位置に設けられていて、前記位相差検出部内の２つの前記セル領域同士を接続し、
　前記経路は、前記第１半導体領域に構成されている、
　（１）に記載の光検出装置。
（１６）
　前記第１トレンチ分離壁の前記素子形成面側の端部は、一部分が他の部分より厚み方向に沿って窪んでいて、
　前記絶縁領域及び前記第１半導体領域は、前記端部のうち窪んだ部分にのみ設けられている、（１５）に記載の光検出装置。
（１７）
　前記第１トレンチ分離壁の前記窪んだ部分の側壁と前記第１半導体領域との間には、絶縁材料からなる絶縁分離領域が設けられている、（１６）に記載の光検出装置。
（１８）
　前記トレンチ分離壁の前記素子形成面側の端部は、一部分が他の部分より厚み方向に沿って窪んでいて、
　前記絶縁領域及び前記第１半導体領域は、前記端部のうち窪んだ部分にのみ設けられていて、
　前記第１半導体領域には、前記電荷蓄積領域、又は基準電位に固定されたコンタクト領域が構成されている、（２）から（８）、及び（１２）から（１７）のいずれかに記載の光検出装置。
（１９）
　前記トレンチ分離壁の前記窪んだ部分の側壁と前記第１半導体領域との間には、絶縁材料からなる絶縁分離領域が設けられている、（１８）に記載の光検出装置。
（２０）
　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
　前記光検出装置は、
　一方の面が素子形成面であり他方の面が光入射面であり、且つ平面視で行方向及び列方向に沿ってマトリクス状に配列された複数のセル領域を有した第１半導体層と、
　前記セル領域同士の間を区画しているトレンチ分離壁と、
　前記トレンチ分離壁の前記素子形成面寄りの端部に設けられ、平面視で、幅方向に沿った寸法が前記トレンチ分離壁の幅方向に沿った寸法より大きく、且つ絶縁材料からなる絶縁領域と、を備え、
　前記セル領域には光電変換部が構成されていて、
　前記セル領域は、前記絶縁領域の前記トレンチ分離壁側の面とは反対側の面に設けられた第１半導体領域を含む、
　電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１　光検出装置
　２０　第１半導体層
　２０ａ，２０ａＬ，２０ａＲ　セル領域
　２０ａ１，２０ａ１ＦＤ，２０ａ１ＰＨ　第１半導体領域
　２０ｂ　分離領域
　２４　コンタクト領域（半導体領域）
　２５　トレンチ分離壁
　２５ｃ　第１トレンチ分離壁
　２５ｄ　窪んだ部分
　２５ｆ　側壁
　２６　絶縁領域
　２９　絶縁分離領域
　７０　電極
　７０　コンタクト電極
　７１　胴部
　７１　コンタクト胴部
　７１ｘ　第１延在部分
　７１ｙ　第２延在部分
　７２　頭部
　７２　コンタクト頭部
　８０　位相差検出部
　１００　電子機器
　１０２　光学系
　ａ　寸法
　ｂ　距離
　ｃ　寸法
　ｄ　寸法
　ＦＤ　電荷蓄積領域
　ＰＨ　経路
　Ｗ１，Ｗ２　寸法

Claims (20)

  1. 　一方の面が素子形成面であり他方の面が光入射面であり、且つ平面視で行方向及び列方向に沿ってマトリクス状に配列された複数のセル領域を有した第１半導体層と、
    　前記セル領域同士の間を区画しているトレンチ分離壁と、
    　前記トレンチ分離壁の前記素子形成面寄りの端部に設けられ、平面視で、幅方向に沿った寸法が前記トレンチ分離壁の幅方向に沿った寸法より大きく、且つ絶縁材料からなる絶縁領域と、を備え、
    　前記セル領域には光電変換部が構成されていて、
    　前記セル領域は、前記絶縁領域の前記トレンチ分離壁側の面とは反対側の面に設けられた第１半導体領域を含む、
    　光検出装置。
  2. 　胴部と前記胴部の一方の端部に一方の面が接続された頭部とを有した電極を備え、
    　前記セル領域のうち前記第１半導体領域の少なくとも一部を含む領域には、電荷蓄積領域が構成されていて、
    　前記胴部の他方の端部は、前記絶縁領域の前記素子形成面寄りの面に接し、
    　前記電極は、前記胴部の側面と前記頭部の一方の面とを介して、前記電荷蓄積領域に接している、
    　請求項１に記載の光検出装置。
  3. 　前記胴部の側面と前記頭部の一方の面とは、前記電荷蓄積領域が構成された前記第１半導体領域に接している、請求項２に記載の光検出装置。
  4. 　前記電極は、それぞれ異なる前記セル領域に設けられた複数の前記電荷蓄積領域に接している、請求項２に記載の光検出装置。
  5. 　縦断面視において、前記胴部を介して対向する２つの前記電荷蓄積領域同士の間の距離をｂとし、前記絶縁領域の水平方向に沿った寸法をａとした場合、ｂ＜ａの関係を満たす、請求項４に記載の光検出装置。
  6. 　前記縦断面視において、前記頭部の水平方向に沿った寸法をｃとした場合、ｂ≦ｃの関係を満たす、請求項５に記載の光検出装置。
  7. 　２行２列の４つの前記セル領域において、平面視で、前記電荷蓄積領域は、前記セル領域の互いに対向する角部に設けられていて、
    　前記胴部は、行方向及び厚み方向に沿って延在する第１延在部分と、列方向及び厚み方向に沿って延在し且つ平面視で前記第１延在部分に交差する第２延在部分とを有し、
    　前記電荷蓄積領域は、前記第１延在部分と前記第２延在部分とにより構成された凹角部で前記胴部に接している、請求項４に記載の光検出装置。
  8. 　コンタクト胴部と前記コンタクト胴部の一方の端部に一方の面が接続されたコンタクト頭部とを有したコンタクト電極を備え、
    　前記セル領域のうち前記第１半導体領域の少なくとも一部を含む領域には、前記コンタクト電極を介して基準電位に固定されたコンタクト領域が構成されていて、
    　前記コンタクト胴部の他方の端部は、前記絶縁領域の前記素子形成面寄りの面に接し、
    　前記コンタクト電極は、前記コンタクト胴部の側面及び前記コンタクト頭部の一方の面を介して、前記コンタクト領域に接している、
    　請求項２に記載の光検出装置。
  9. 　前記絶縁領域は、平面視で前記トレンチ分離壁が設けられた場所全体に対して設けられている、請求項２に記載の光検出装置。
  10. 　前記第１半導体領域は、前記素子形成面において、前記セル領域の縁部全体に亘って設けられている、請求項２に記載の光検出装置。
  11. 　前記第１半導体領域は、前記素子形成面において、前記セル領域の角部にのみ設けられている、請求項２に記載の光検出装置。
  12. 　前記電荷蓄積領域は前記セル領域のうち前記第１半導体領域のみからなる領域に構成されていて、平面視で前記電荷蓄積領域の全体が前記絶縁領域に重なっている、請求項２に記載の光検出装置。
  13. 　縦断面視において、前記胴部を介して対向する２つの前記電荷蓄積領域同士の間の距離をｂとし、前記頭部の水平方向に沿った寸法をｃとし、前記電荷蓄積領域の水平方向に沿った寸法をｄとした場合、ｃ≧２ｄ＋ｂの関係を満たす、請求項１２に記載の光検出装置。
  14. 　縦断面視において、前記胴部を介して対向する２つの前記電荷蓄積領域が水平方向に沿って占める幅は、同断面視における前記絶縁領域の水平方向に沿った寸法以下である、請求項１２に記載の光検出装置。
  15. 　隣り合う２つの前記セル領域と、隣り合う２つの前記セル領域同士の間で信号電荷が移動可能な経路とを有する位相差検出部を有し、
    　前記トレンチ分離壁のうち前記位相差検出部内の２つの前記セル領域同士の間に位置する部分を第１トレンチ分離壁とした場合、前記第１半導体領域は、平面視で前記第１トレンチ分離壁に重なる位置に設けられていて、前記位相差検出部内の２つの前記セル領域同士を接続し、
    　前記経路は、前記第１半導体領域に構成されている、
    　請求項１に記載の光検出装置。
  16. 　前記第１トレンチ分離壁の前記素子形成面側の端部は、一部分が他の部分より厚み方向に沿って窪んでいて、
    　前記絶縁領域及び前記第１半導体領域は、前記端部のうち窪んだ部分にのみ設けられている、請求項１５に記載の光検出装置。
  17. 　前記第１トレンチ分離壁の前記窪んだ部分の側壁と前記第１半導体領域との間には、絶縁材料からなる絶縁分離領域が設けられている、請求項１６に記載の光検出装置。
  18. 　前記トレンチ分離壁の前記素子形成面側の端部は、一部分が他の部分より厚み方向に沿って窪んでいて、
    　前記絶縁領域及び前記第１半導体領域は、前記端部のうち窪んだ部分にのみ設けられていて、
    　前記第１半導体領域には、前記電荷蓄積領域、又は基準電位に固定されたコンタクト領域が構成されている、請求項２に記載の光検出装置。
  19. 　前記トレンチ分離壁の前記窪んだ部分の側壁と前記第１半導体領域との間には、絶縁材料からなる絶縁分離領域が設けられている、請求項１８に記載の光検出装置。
  20. 　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
    　前記光検出装置は、
    　一方の面が素子形成面であり他方の面が光入射面であり、且つ平面視で行方向及び列方向に沿ってマトリクス状に配列された複数のセル領域を有した第１半導体層と、
    　前記セル領域同士の間を区画しているトレンチ分離壁と、
    　前記トレンチ分離壁の前記素子形成面寄りの端部に設けられ、平面視で、幅方向に沿った寸法が前記トレンチ分離壁の幅方向に沿った寸法より大きく、且つ絶縁材料からなる絶縁領域と、を備え、
    　前記セル領域には光電変換部が構成されていて、
    　前記セル領域は、前記絶縁領域の前記トレンチ分離壁側の面とは反対側の面に設けられた第１半導体領域を含む、
    　電子機器。
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