WO2024201807A1 - 光回路素子 - Google Patents

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WO2024201807A1
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semiconductor element
optical
optical semiconductor
alignment
alignment mark
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優生 倉田
百合子 川村
藍 柳原
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NTT Inc
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Nippon Telegraph and Telephone Corp
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    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements

Definitions

  • This disclosure relates to an optical circuit element, and more specifically, to an optical circuit element having a mounting groove for mounting an optical semiconductor element.
  • PLC quartz-based planar lightwave circuits
  • SiP silicon photonics optical circuits
  • PLC is a waveguide-type optical device with excellent characteristics such as low loss, high reliability, and high design freedom.
  • transmission equipment at the optical communication transmission end is equipped with PLC that integrates functions such as multiplexers/demultiplexers, branchers, and couplers.
  • SiP is an optical device that can realize even smaller optical circuits because it has high design freedom, although it does not match PLC in terms of low loss.
  • optical devices other than PLC and SiP such as photodiodes (hereinafter referred to as PD), laser diodes (hereinafter referred to as LD), and optical modulators that convert optical and electrical signals, can also be installed in the transmission equipment.
  • PD photodiodes
  • LD laser diodes
  • optical modulators that convert optical and electrical signals
  • a method is adopted in which a phase modulator is integrated on an InP chip, and a polarization rotator and polarization beam combiner are integrated on a PLC, and the two chips are optically coupled via a lens.
  • Polarization Mux polarization multiplexer
  • FIG. 1 is a conceptual diagram showing the structure of an integrated optical device 100 in which a phase modulator chip 101 and a polarization Mux chip 102 are directly connected by butting them together.
  • the phase modulator chip 101 is an InP optical phase modulator chip
  • the polarization Mux chip 102 is a PLC.
  • the refractive index and shape of the waveguide differ due to the difference in the materials used for the waveguide. For this reason, waveguides with significantly different mode fields for the propagating light are connected, which results in large coupling losses.
  • One way to eliminate coupling loss due to mode field mismatch is, for example, to introduce a spot size converter into the input/output waveguide section to bring the mode field shapes closer together.
  • this method can reduce loss to a certain extent, it is difficult to perfectly match the mode field shapes between waveguides made of different materials and structures.
  • optical amplification optical circuit chips are being considered that incorporate a semiconductor optical amplifier (SOA) chip on an optical circuit element and integrate the function of amplifying the intensity of the propagating signal light.
  • SOA semiconductor optical amplifier
  • FIG. 2 is a conceptual diagram showing the structure of an integrated optical device 200 in which a phase modulator chip 101 and an SOA-equipped polarization Mux chip 201 are butt-coupled directly.
  • the integrated optical device 200 has a structure in which the polarization Mux chip 102 further includes SOAs 202a, b for optical amplification in the integrated optical device 100 shown in FIG. 1.
  • the coupling loss that occurs in the end face connection between the above-mentioned different elements is compensated for by the optical amplification by the SOAs 202a, b.
  • the output of the device itself can be increased, it is possible to achieve both miniaturization by end face connection and improved optical characteristics.
  • the SOAs 202a, b are directly mounted on the optical circuit elements, the optical amplification function can be integrated without increasing the size of the integrated optical device.
  • Figure 3 is a conceptual diagram showing the respective structures of optical circuit element 301 and SOA chip 302 before mounting, with (a) showing a top view of optical circuit element 301 before mounting, (b) showing a top view of SOA chip 302 before mounting, (c) showing a cross-sectional view along line IIIc-IIIc, and (d) showing a cross-sectional view along line IIId-IIId.
  • Optical circuit element 301 includes a waveguide 3012 formed on substrate 3011, and a mounting groove 3013 for mounting SOA chip 302.
  • the waveguide 3012 includes an underclad 3012a, a core 3012b, and an overclad 3012c, and inside the mounting groove 3013, an electrode 3015 and a pad 3016 formed on the substrate 3011, solder 3017 arranged on the electrode 3015, and alignment marks 3018a, b for aligning the SOA chip 302 are arranged.
  • the SOA chip 302 includes a waveguide 3022 formed on the substrate 3021 and including a core 3022a and a clad 3022b, a surface electrode 3023 formed on the clad 3022b, and alignment marks 3024a, b formed on the surface electrode 3023.
  • the SOA 302 When mounting the SOA 302 on the optical circuit element 301 by flip-chip mounting, the SOA 302 is aligned (positioned) based on the alignment marks 3018a, b and the alignment marks 3024a, b. Then, after the waveguide 3012 of the optical circuit element 301 and the waveguide 3022 of the SOA chip 302 are aligned, the electrode 3015 of the optical circuit element 301 and the surface electrode 3023 of the SOA chip 302 are electrically connected via the solder 3017.
  • an optical semiconductor element such as an SOA or LD
  • alignment with a precision of less than 3 ⁇ m in waveguide distance and less than 1 ⁇ m in axial misalignment is required.
  • the distance between the end face of the mounting groove on the optical circuit element for optical input/output with the SOA and the input/output end face of the SOA is extremely narrow, less than 3 ⁇ m. Therefore, in order to prevent collision between the mounting groove and the SOA during flip-chip mounting, it is necessary to move the SOA into the mounting groove with a certain degree of alignment.
  • optical semiconductor elements are mainly made of compound semiconductors, and therefore are characterized by being highly brittle and easily damaged. Damage to optical semiconductor elements can be a factor in reducing the yield of device manufacturing, which can result in increased costs and reduced mounting efficiency.
  • coarse alignment can also be included in which the SOA is separated from the mounting groove and each alignment mark is confirmed in a defocused position by infrared transmission.
  • coarse alignment can also be performed by checking each alignment mark with upper and lower cameras. After this coarse alignment, precise alignment is performed by fine alignment while checking both alignment marks by infrared transmission.
  • the alignment mark must be checked at a defocused position or at a distance due to the use of upper and lower cameras, making it difficult to achieve highly accurate alignment, and as shown in Figure 4(a), misalignment of the alignment mark or rotation of the SOA may occur. If such misalignment in position or rotation occurs, the SOA may collide with the optical circuit element when it descends, as shown in Figure 4(b). Due to these factors, in the past, yields were low when mounting SOAs on optical circuit elements, preventing cost reduction and improved mounting efficiency.
  • optical semiconductor elements such as SOA chips are mounted on a platform of optical circuit elements such as PLC or SiP
  • This disclosure has been made in consideration of the above problems, and its purpose is to provide an optical circuit element that can achieve simple integration in hybrid integration of optical semiconductor elements on optical circuit elements, without causing the optical semiconductor elements to collide with each other when mounting the optical circuit element on the optical circuit element.
  • the present disclosure provides an optical circuit element comprising a substrate, a waveguide on the substrate, and a mounting groove for mounting an optical semiconductor element on the substrate, the mounting groove having an optical semiconductor element mounting region and a pre-alignment region communicating with the optical semiconductor element mounting region, the optical semiconductor element mounting region including an end face of the waveguide on at least one side and an alignment mark on the substrate, the pre-alignment region including a pre-alignment mark on the substrate corresponding to the alignment mark, and the distance between the edge of the mounting groove in the pre-alignment region and the pre-alignment mark is greater than the distance between the edge of the mounting groove in the optical semiconductor element mounting region and the alignment mark.
  • 1 is a diagram conceptually showing the structure of an integrated optical device 100 in which a phase modulator chip 101 and a polarization Mux chip 102 are butt-connected directly.
  • 1 is a diagram conceptually showing the structure of an integrated optical device 200 in which a phase modulator chip 101 and an SOA-equipped polarization Mux chip 201 are butt-joined and directly coupled.
  • 1A and 1B are diagrams conceptually illustrating the structures of an optical circuit element 301 and an SOA chip 302 before mounting, in which (a) is a top view of the optical circuit element 301 before mounting, (b) is a top view of the SOA chip 302 before mounting, (c) is a cross-sectional view taken along the IIIc-IIIc cross-sectional line, and (d) is a cross-sectional view taken along the IIId-IIId cross-sectional line.
  • 1A and 1B are diagrams conceptually illustrating factors that cause a decrease in yield during flip-chip mounting according to the conventional technology, where FIG. 1A illustrates misalignment and rotation, and FIG. 1B illustrates collision.
  • FIG. 1A and 1B are diagrams conceptually illustrating the structure of an optical circuit element 500 according to the present disclosure, in which (a) is a top view and (b) is a cross-sectional view taken along the Vb-Vb cross-sectional line.
  • FIG. 6 is a top view conceptually illustrating the structure of an integrated optical device 600 in which an SOA 602 is mounted on an optical circuit element 601 according to the present disclosure.
  • 7 is a flowchart showing a method 700 for mounting an SOA 602 on an optical circuit element 601 according to the first embodiment.
  • FIG. 8 is a top view conceptually showing the structure of an integrated optical device 800 that is an SOA-mounted SiPh according to the prior art.
  • FIG. 9 is a top view conceptually illustrating the structure of an integrated optical device 900 in which an LD 902 is mounted as an optical semiconductor element on an optical circuit element 901 according to the present disclosure.
  • the optical circuit element 500 includes a mounting groove 502 on a substrate 501, and the mounting groove 502 includes an optical semiconductor element mounting area 502a provided at a position that divides the waveguide 507, and a pre-alignment area 502b that communicates with the optical semiconductor element mounting area 502a.
  • the optical semiconductor element mounting area 502a also includes alignment marks 503a, b and an electrode 504 on the substrate 501
  • the pre-alignment area 502b includes pre-alignment marks 505a, b and a dummy electrode 506 on the substrate 501.
  • the distance ⁇ between the edge of the mounting groove 502 in the pre-alignment region 502b and the pre-alignment marks 504a, b is configured to be larger than the distance ⁇ between the edge of the mounting groove 502 in the optical semiconductor element mounting region 502a and the alignment marks 503a, b.
  • the pre-alignment marks 505a, b and dummy electrode 506 arranged in the pre-alignment region 502b are arranged to correspond to the alignment marks 503a, b and electrode 504 arranged in the optical semiconductor element mounting region 502a.
  • the pre-alignment marks 505a, b and dummy electrode 506 can be arranged at a position obtained by shifting the positional relationship between the alignment marks 503a, b and electrode 504 in parallel in the width direction of the optical circuit element (Y direction in FIG. 5).
  • the optical semiconductor element mounting region 502a of the mounting groove 502 is depicted as being arranged so as to divide the waveguide 507.
  • a form in which the end faces of the waveguide 507 are included on both end faces of the mounting groove 502 corresponding to the optical semiconductor element mounting region 502a is shown, but this is for illustrative purposes only, and the end face of the waveguide 507 may be included on only one side of the mounting groove 502 corresponding to the optical semiconductor element mounting region 502a.
  • the optical semiconductor element mounted in the optical semiconductor element mounting region 502a is an element that does not output light
  • the optical circuit element 500 may be in such a form.
  • the pre-alignment region 502b is configured to have a larger clearance than the optical semiconductor element mounting region 502a, so the possibility of collisions when mounting the optical semiconductor element is reduced compared to conventional technology.
  • the optical semiconductor element is raised to a position where it does not come into contact with the electrodes 504, moved to the optical semiconductor element mounting area 502a (in the form shown in FIG. 5, moved parallel to the Y direction), and alignment is performed again, making it possible to mount the optical semiconductor element without colliding with the optical circuit element 500 and with more precise alignment than before.
  • the optical circuit element 500 includes a pre-alignment region 502b adjacent to the optical semiconductor element mounting region 502a.
  • the greatest feature is that in this pre-alignment region 502b, fine alignment can be performed before the optical semiconductor tissue is moved to the optical semiconductor element mounting region 502a.
  • the optical semiconductor element can be lowered into the pre-alignment region 502b without colliding with the optical circuit element 500 even if there is a slight positional or rotational deviation during coarse alignment.
  • fine alignment in advance in the pre-alignment region 502b, fine alignment can be performed while checking both alignment marks at the focus position, so that the optical semiconductor element can be prevented from colliding with the side of the mounting groove 502 even when moving the optical semiconductor element from the pre-alignment region 502b to the optical semiconductor element mounting region 502a.
  • the correction of position and rotational deviations during alignment in the optical semiconductor element mounting area 502a can be minimized, and further position deviations due to collisions with the grooves during fine adjustments can be avoided, making it possible to perform alignment with high precision and minimal fine adjustments.
  • PLC has a SiO 2 thin film deposited on a substrate of Si or SiO 2 to a thickness of about 20 ⁇ m as an underclad, 3 to 10 ⁇ m as a core, and about 20 ⁇ m as an overclad.
  • SiPh an optical circuit element of Si photonics
  • a SOI layer of SiO 2 is deposited on a Si substrate to a thickness of several ⁇ m as an underclad, Si to a thickness of several hundred nm as a core, and SiO 2 to a thickness of several ⁇ m as an overclad.
  • an InP substrate is used as an underclad, a compound semiconductor to a thickness of several hundred nm is deposited as a core, InP is deposited as an overclad, and SiN or SiO 2 is deposited as a passivation, and a metal pattern serving as an electrode is provided on the front and back surfaces.
  • the waveguide 507 formed on the substrate 501 and in the end surface region of the mounting groove 502 is an input/output waveguide for inputting and outputting optical signals, and is optically coupled with the waveguide of the optical semiconductor element to be mounted at the end surface of the mounting groove 502 by a mode field.
  • the optical semiconductor element is mounted by fixing the optical semiconductor element inside the mounting groove 502 in the optical circuit element 500.
  • Optical signals are input and output through the waveguide 507 on the optical circuit element 500 side provided on the end surface of the mounting groove 502 and the waveguide on the optical semiconductor element side, and the optical semiconductor element is operated.
  • the depth (length in the Z direction) of the mounting groove 502 needs to be configured to be at least deeper than the core of the waveguide 507 of the optical circuit element 500 from the viewpoint of matching the height of the waveguides of the optical circuit element 500 and the optical semiconductor element.
  • solder such as AuSn or a conductive adhesive can be used for electrical conduction with the surface electrode of the optical semiconductor element and for fixing it to the mounting groove 502.
  • pads may be further provided on the substrate 501 to easily electrically connect the electrodes 504 to wiring (not shown).
  • the corner formed at the boundary between the pre-alignment region and the mounting region may have a curvature as shown in FIG. 5.
  • the corner may have a tapered shape.
  • the pre-alignment marks 505a, b be positioned so that after the optical semiconductor element has been finely aligned in the pre-alignment region, it can be moved a short distance to the optical semiconductor element mounting region 502a, and so that adjacent alignment marks are not erroneously recognized during alignment. From this perspective, it is desirable to position the pre-alignment marks 505a, b at a distance of approximately 2 to 3 times the length of the short side of the optical semiconductor element from the alignment marks 503a, b in the optical semiconductor element mounting region 502a.
  • the dummy electrode 506 has a similar thickness and electrode shape to the electrode 594 so that it is equivalent to the focus position when the alignment mark of the optical semiconductor element is aligned with the alignment marks 503a, b of the optical semiconductor element mounting area 502a.
  • the dummy electrode 506 may be connected to the electrode 504 so as to also serve as the above-mentioned pad that is conductive with the surface of the optical semiconductor element.
  • Example 1 The following describes an example of an integrated optical device using the optical circuit element according to the present disclosure as a platform, and explains the form of a SiPh equipped with an SOA.
  • a SiPh chip having an input/output for 1ch and a mounting groove for mounting an SOA is used, and the results of evaluating whether or not an SOA can be mounted due to damage to the SOA caused by collision or misalignment caused by contact when mounting an SOA depending on the presence or absence of a pre-alignment region are described.
  • FIG. 6 is a top view conceptually showing the structure of an integrated optical device 600 in which an SOA 602 is mounted on an optical circuit element 601 according to the present disclosure.
  • the optical circuit element 601 is a SiP
  • the integrated optical device 600 is a SiP with the SiP as a platform.
  • the optical circuit element 601 includes a SiO 2 underclad having a longitudinal length (length in the X direction in FIG. 6) of 2.0 mm, a width (length in the Y direction in FIG. 6) of 5.0 mm, and a thickness of .0 ⁇ m formed on a Si substrate having a thickness (length in the Z direction in FIG.
  • the mounting groove 603 has the same configuration as the mounting groove 502 in FIG. 5 described above.
  • a waveguide 604 having an S-shaped structure is provided from the input end to the output end.
  • the mounting groove 603 is 6 ⁇ m deep, and an alignment mark, an electrode, and a pad are formed on the bottom surface with a metal pattern, and solder (AuSn) for connecting to the electrode of the SOA 602 is further provided on the electrode.
  • the SOA 602 is 0.4 mm long, 1.5 mm wide, and 0.2 mm thick, and is flip-chip mounted by connecting the electrode on the bottom of the mounting groove 607 and the surface electrode of the SOA with solder (AuSn).
  • the height of the waveguide 604 at the end face of the mounting groove 603 is adjusted to a position where it is optically coupled with the waveguide of the SOA 602.
  • the size of the optical semiconductor element mounting area of the mounting groove 603 is 1.506 mm in longitudinal length and 0.8 mm in width, taking into account a gap of 3 ⁇ m on one side to the width and longitudinal length of the SOA 602.
  • the pre-alignment area of the mounting groove 603 is slightly larger than the optical semiconductor element mounting area, with a longitudinal length of 1.7 mm and a width of 0.5 mm.
  • a pre-alignment mark and a dummy electrode are provided on the bottom surface (on the substrate) of the pre-alignment area.
  • the pre-alignment mark is located at a position shifted 0.425 mm in the width direction (Y direction in FIG. 6) of the alignment mark placed in the optical semiconductor element mounting area, and is configured so that after the SOA602 chip is finely aligned in the pre-alignment area, it is moved in the width direction to match the alignment mark in the optical semiconductor element mounting area.
  • the distance of the parallel movement is set to 1 to 2 times the width of the SOA, it is possible to reduce the movement distance while suppressing misrecognition of the alignment mark in the pre-alignment area and the alignment mark in the mounting area.
  • the corners at the boundary between the optical semiconductor element mounting area and the pre-alignment area are finished with a radius of curvature of 50 ⁇ m.
  • Alignment in the pre-alignment region in flip-chip mounting of an SOA 602 includes coarse alignment and fine alignment.
  • the coarse alignment includes confirming the position of a pre-alignment mark placed in the pre-alignment region of the optical circuit element 601 by transmitting an infrared camera from the back side of the optical circuit element 601 (S701), and transporting the SOA 602, whose surface electrode has been inverted to the bottom side of the pre-alignment region of the optical circuit element 601, into the pre-alignment region, aligning the focus position of the infrared camera with the alignment mark formed on the SOA 602, and coarsely aligning the SOA 602 so that it matches the position of the pre-alignment mark placed in the pre-alignment region (S702).
  • the fine alignment includes touching down the SOA 602 on the bottom surface of the pre-alignment area, then moving it away from the bottom surface by several ⁇ m, and checking the mark positions of both chips again with an infrared camera to perform precision alignment at the same focus position (S703). Then, the SOA 602 is moved to the optical semiconductor element mounting area. At this time, it may include checking the alignment mark position of the optical semiconductor element mounting area and calculating the relative position of the alignment mark position of the SOA 602 with consideration of the case where the optical circuit element 601 is inclined with respect to the coordinate axis (S704). By performing such a procedure, the SOA 602 can be transported to the optical semiconductor element mounting area without collision.
  • the final alignment is performed in the optical semiconductor element mounting area.
  • the final alignment includes confirming and aligning the alignment mark placed in the optical semiconductor element mounting area with the alignment mark placed on the SOA 602, touching down the SOA 602, lifting it up again by several ⁇ m until the misalignment amount is within a specified range (for example, within 1 ⁇ m), and retrying the alignment (S705).
  • connection (S706) is performed. The connection is performed, for example, by heating the solder inserted between the electrode of the optical circuit element 601 and the SOA 602 to above its melting point (350° C. in the case of AuSn).
  • FIG. 8 is a top view conceptually showing the structure of an integrated optical device 800, which is a SiP equipped with an SOA according to the prior art.
  • an SOA chip was integrated using the integrated optical device 800, and the presence or absence of collisions was compared and evaluated.
  • the integrated optical device 800 according to the prior art is manufactured by flip-chip mounting an SOA 602 to an optical circuit element 801 of a SiP that does not have a pre-alignment region.
  • the flip-chip mounting of the SOA 602 to the optical circuit element 801 includes, as a rough alignment, confirming the position of the alignment mark placed on the optical circuit element 801 by transmitting light from the back side of the optical circuit element 801 with an infrared camera, transporting the SOA 602, whose front surface is inverted to the electrode side of the optical circuit element 801, to the mounting groove, and moving the focus position to the alignment mark on the SOA 602 to confirm the mark position and aligning the SOA 602 so that it matches.
  • a fine alignment step includes touching down the SOA 602 on the bottom surface of the mounting groove, confirming the positions of the alignment marks placed on the optical circuit element 801 and the alignment marks placed on the SOA 602, and lifting up the SOA 602 by several ⁇ m until the misalignment amount is within a specified range (for example, within 1 ⁇ m) for precision alignment. Then, the connection is made.
  • the connection can be made by soldering with AuSn as described above.
  • SOA 602 was flip-chip integrated on 20 chips each of optical circuit element 601 according to the present disclosure and optical circuit element 801 according to the conventional technology, and the presence or absence of collisions when touching down SOA 602 and the possibility of chip reuse depending on the presence or absence of damage during collision were confirmed.
  • SOA 602 could be integrated without collisions in 20 out of 20 chips, whereas with optical circuit element 801, collisions occurred in 8 out of 20 chips, and the SOA 602 was damaged in 4 of the 8 chips that collided, making it unreusable. From these results, it was confirmed that optical circuit element 601 according to the present disclosure can be stably integrated with a simple structure compared to optical circuit element 801 according to the conventional technology.
  • Example 2 As another example of an integrated optical device using the optical circuit element according to the present disclosure as a platform, a multi-wavelength light source PLC chip formed by integrating an LD into a PLC will be described below.
  • a PLC chip including a mounting groove with input/output for 1 channel and a pre-alignment area is used, and the results of evaluating whether or not an LD can be mounted are also described.
  • FIG. 9 is a top view conceptually illustrating the structure of an integrated optical device 900 in which an LD 902 is mounted as an optical semiconductor element on an optical circuit element 901 according to the present disclosure.
  • the optical circuit element 901 is a quartz-based PLC, and includes a mounting groove 903 having an optical semiconductor element mounting region and a pre-alignment region, similar to the mounting groove 502 described above.
  • the optical circuit element 901 which is the platform, is a quartz-based PLC formed on a 1 mm thick Si substrate, with a width of 5 mm, a longitudinal length of 10 mm, a core diameter of 4.5 ⁇ m, an overclad thickness of 15.5 ⁇ m as seen from the top surface of the core, an underclad thickness of 10 ⁇ m on the bottom surface of the core, and a waveguide with a refractive index difference between the core and the clad of 2.0%.
  • the LD 902 is 0.25 mm wide, 1.0 mm long, and 0.2 mm thick, with an InP substrate as the underclad, a compound semiconductor with a width of 2.0 ⁇ m and a thickness of 0.3 ⁇ m, and an InP layer of 2.0 ⁇ m thick deposited as the overclad.
  • the integrated optical device 900 most of the optical power generated by the LD 902 is output from the output end of the waveguide, but by configuring it so that a portion of the optical power is output from the monitor output waveguide, it is also possible to estimate the main output optical intensity by measuring the optical intensity of the monitor output.
  • the mounting groove 903 is 21 ⁇ m deep, and an alignment mark, electrodes, and pads are arranged in a metal pattern on the bottom surface of the mounting groove 903.
  • the electrodes of the optical circuit element 901 and the LD 902 are connected by soldering, and AuSn is used for the solder.
  • the height of the waveguide of the optical circuit element 901 at the end face of the mounting groove 903 is adjusted so that it is in a position where it is optically coupled with the waveguide of the LD 902.
  • a dummy electrode is placed in the pre-alignment region of the optical circuit element 901.
  • the dummy electrode is electrically connected to an electrode placed in the optical semiconductor element mounting region, and is configured to function as a pad after the LD 902 is mounted in the optical semiconductor element mounting region. This configuration has the effect of reducing the size of the mounting groove 903.
  • the size of the optical semiconductor element mounting area in the mounting groove 903 is 1.006 mm in length and 0.3 mm in width, taking into account the size of the LD 902 plus a gap of 3 ⁇ m on one side.
  • the size of the pre-alignment area is set to be slightly larger than the size of the optical semiconductor element mounting area, with a length of 1.2 mm in length and a width of 0.35 mm.
  • the pre-alignment area includes a pre-alignment mark on the bottom surface.
  • the pre-alignment mark is provided at a position 0.3 mm away from the alignment mark of the optical semiconductor element mounting area in the width direction, and after coarse and fine alignment of the LD 902 is performed using the pre-alignment mark, the LD 902 is translated in the width direction to be positioned so as to coincide with the alignment mark of the optical semiconductor element mounting area. Furthermore, by making the distance of this parallel movement 1 to 2 times the width of the LD 902, it is possible to reduce the movement distance while suppressing misrecognition of the alignment marks in the pre-alignment area and the alignment marks in the mounting area.
  • the flip-chip mounting of the LD 902 to the pre-alignment area includes coarse alignment and fine alignment, as in Example 1.
  • the coarse alignment includes confirming the position of the pre-alignment mark on the optical circuit element 901 by transmitting an infrared camera from the back side of the optical circuit element 901, and transporting the LD 902, with the surface electrode inverted toward the optical circuit element 901 side, to the pre-alignment area, and moving the focus position to the alignment mark on the LD 902 to align the LD 902.
  • the fine alignment includes touching down the LD 902 to the bottom surface of the pre-alignment area, then moving it several ⁇ m away from the bottom surface, and again confirming the positions of the pre-alignment mark in the pre-alignment area and the alignment mark placed on the LD 902 with an infrared camera, thereby performing precise alignment at the same focus position.
  • the LD 902 is translated to the optical semiconductor element mounting area. The movement may include checking the alignment mark position of the optical semiconductor element mounting area and calculating the relative position of the alignment mark position of the LD 902, taking into consideration the case where the LD 902 is inclined with respect to the coordinate axis. By following this procedure, the LD 902 can be transported to the optical semiconductor element mounting area without collision.
  • final alignment is performed.
  • the final alignment is performed by checking and aligning the positions of the alignment mark of the optical circuit element 901 and the alignment mark of the LD 902, touching down the LD 902, lifting it up again by several ⁇ m until the positional deviation is within a specified range (for example, within 1 ⁇ m), and retrying the alignment.
  • the connection is performed. The connection is performed, for example, by heating the solder inserted between the electrode of the optical circuit element 601 and the SOA 602 to a melting point or higher (350° C. in the case of AuSn).
  • LDs 902 were flip-chip mounted on 20 chips of the optical circuit element 901 according to the present disclosure, and the presence or absence of collisions was checked. LDs 902 were integrated on 20 of the 20 chips without any collisions, confirming that stable integration is possible with a simple structure.
  • the mounting groove in which the optical functional element is mounted further includes a pre-alignment region, which makes it possible to suppress a decrease in yield due to collision between the optical functional element and the optical circuit element.
  • Such an optical circuit element is expected to be applied to integrated optical devices in the field of optical communications as an optical waveguide component that can be mounted simply and stably.

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Abstract

光回路素子（５００）上へ光半導体素子を搭載する際に、互いを衝突させることなく、簡便な集積を実現することが可能な光回路素子（５００）を提供する。本開示による光回路素子（５００）は、基板（５０１）と、基板（５０１）上の導波路（５０７）と、基板（５０１）上の光半導体素子を搭載するための搭載溝（５０２）であって、光半導体素子搭載領域（５０２a）、及び光半導体素子搭載領域（５０２a）と連通するプリアライメント領域（５０２ｂ）を有する搭載溝（５０２）とを備え、光半導体素子搭載領域（５０２a）は、少なくとも一方の側面に導波路（５０７）の端面と、基板上（５０１）のアライメントマーク（５０３a、５０３ｂ）と、を含み、プリアライメント領域（５０２ｂ）は、基板（５０１）上のプリアライメントマーク（５０５a、５０５ｂ）であって、アライメントマーク（５０３a、５０３ｂ）と対応するプリアライメントマーク（５０５a、５０５ｂ）を含み、プリアライメント領域（５０２ｂ）における搭載溝（５０２）の縁とプリアライメントマーク（５０５a、５０５ｂ）との間隔は、光半導体素子搭載領域（５０２a）における搭載溝（５０２）の縁とアライメントマーク（５０３a、５０３ｂ）との間隔よりも大きい。

Description

光回路素子
　本開示は、光回路素子に関し、より詳細には、光半導体素子を実装するための搭載溝を有する光回路素子に関する。
　近年、光ファイバ伝送の普及に伴い、多数の光回路を高密度に集積する技術が求められており、その集積技術の例として、石英系の平面光波回路（以下、Ｐｌａｎａｒ Ｌｉｇｈｔｗａｖｅ ＣＩＲＣＵＩＴ：以下、ＰＬＣという）やシリコンフォトニクスによる光回路（以下、ＳｉＰという）が挙げられる。ＰＬＣは低損失、高信頼性、高い設計自由度等の優れた特徴を有する導波路型光デバイスであり、実際に光通信伝送端における伝送装置には、合分波器、分岐・結合器等の機能を集積したＰＬＣが搭載されている。一方、ＳｉＰは低損失性ではＰＬＣに及ばないものの、高い設計自由度を有することから、さらに小型の光回路を実現することが可能な光デバイスである。また、伝送装置内にはＰＬＣやＳｉＰ以外の光デバイスとして、光と電気の信号を変換するフォトダイオード（以下、ＰＤという）、レーザーダイオード（以下、ＬＤという）、光変調器などの光機能素子も搭載され得る。
　光通信の分野においては、さらなる通信容量の拡大に向け、光信号処理を行うＰＬＣ等の光導波路と、インジウムリン（ＩｎＰ）系の材料により構成された高速な光電変換を行うＰＤ等の光デバイスを集積した高機能な光電子集積型光デバイスが求められている。このような集積型光デバイスのプラットフォームとしてＰＬＣやＳｉＰは有望であり、ＩｎＰ光変調器チップとＰＬＣチップをハイブリッドに集積した集積型光デバイスが、既に提案されている（例えば、非特許文献１参照）。このような形態の集積型光デバイスでは、位相変調器をＩｎＰチップ上、偏波ローテータと偏波ビームコンバイナをＰＬＣ上に集積し、レンズを介して両チップを光結合する方法が採用されている。
　また、ＰＬＣを偏波合波器（以下、偏波Ｍｕｘという）チップとして用いる方法は、従来の偏波合成を空間光学系で構築する方法と比較して、実装面積が小さく、光回路に集積されることで光軸合わせを簡略化することが可能である。このようなＰＬＣとＩｎＰ等の光回路素子を組み合わせて光結合する形態は、デバイスの小型化、及び光回路の設計自由度の面で利点があり、通信容量の拡大に向けて、ＩｎＰ系材料による広帯域化に適した導波路構造を有するＰＤや、高速な位相変調機能を有する光位相変調器等を含む集積型光デバイスが開発されている。さらに、近年では、デバイスの更なる小型化に向け、レンズを介すことなく光回路素子同士を直接接続した集積型光デバイスが求められている。
　図１は、位相変調器チップ１０１と偏波Ｍｕｘチップ１０２を突き合わせて直接接続した集積型光デバイス１００の構造を概念的に示す図である。ここでは、位相変調器チップ１０１はＩｎＰ光位相変調器チップであり、偏波Ｍｕｘチップ１０２はＰＬＣである。集積型光デバイス１００のように、ＰＬＣとＩｎＰ系の光機能素子のそれぞれの入出力導波路を突き合わせて直接接続する場合、一方の光素子に光入力して接続面を経由した光の強度をモニタしながら各々の導波路同士を調心した上で、固定する必要がある（例えば、光ファイバとＰＬＣの突合せ接続では、光ファイバを固定したガラス製ファイバブロックの端面とＰＬＣ端面とを平行に調整した後、光ファイバに光入力しながら光ファイバからの光出力位置をＰＬＣの入力導波路に合わせ、その入力導波路と接続される出力導波路からの出力をモニタしながら最適な光結合が得られるように位置調整することで調心され、その後、ＵＶ硬化接着剤を充填し、ＵＶを照射することにより短時間で接着剤を硬化させることによって光ファイバは接着固定される）。このような突合せ結合方法を用いて、ＰＬＣの光回路をプラットフォームとしたＳｉまたはＩｎＰ系の光機能素子の集積、或いはＳｉＰを光回路プラットフォームとしたＩｎＰ系の光機能素子との集積が実現できれば、より小型な集積型光デバイスを提供することが可能になる。
　しかしながら、ＰＬＣとＩｎＰ系の光機能素子、或いはＳｉＰとＩｎＰ系の光機能素子のような異種材料同士の組み合わせでは、導波路に用いられる材料の違いにより、導波路の屈折率や形状が各々で異なる。このため、伝搬光のモードフィールドが大きく異なる導波路同士を接続することとなり、それに伴って大きな結合損失が発生する。
　このようなモードフィールドのミスマッチによる結合損失を解消する方法として、例えば、入出力導波路部へスポットサイズコンバータを導入し、モードフィールド形状を近づけることが挙げられる。しかしながら、このような方法では、ある程度まで損失低減を図ることは可能だが、材料や構造が異なる導波路同士で完全にモードフィールド形状を合わせることは困難である。そこで、半導体光増幅器（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｐｔｉｃａｌ Ａｍｐｌｉｆｉｅｒ：以下、ＳＯＡという）チップを光回路素子上に実装し、伝搬する信号光強度を増幅する機能を集積した光増幅光回路チップが検討されている。
　図２は、位相変調器チップ１０１とＳＯＡ搭載偏波Ｍｕｘチップ２０１とを突き合わせて直接結合した集積型光デバイス２００の構造を概念的に示す図である。集積型光デバイス２００は、図１に示される集積型光デバイス１００において、偏波Ｍｕｘチップ１０２が光増幅のためのＳＯＡ２０２ａ、ｂをさらに含んだ構造を有する。このような形態の集積型光デバイス２００では、上記の異なる素子同士の端面接続で発生する結合損失がＳＯＡ２０２ａ、ｂによる光増幅で補償される。さらに、デバイスそのものの出力も増加させることができるため、端面接続による小型化と光学特性向上を両立することができる。また、ＳＯＡ２０２ａ、ｂを光回路素子上に直接実装すれば、集積型光デバイスのサイズを大きくすることなく、光増幅機能を集積することもできる。
　このようなＳＯＡチップを光回路素子上に実装する上で必要になるのが、ＳＯＡチップと光回路素子との間で導波路同士を調心し、固定すること、ＳＯＡを電流駆動させるための電極を接続すること、並びに、光回路素子上へＳＯＡチップをフリップチップ実装すること、の３点である。これらの事項は、光回路素子上に、ＳＯＡチップを搭載して導波路間高さを調整する搭載溝を設けること、ＳＯＡチップを駆動させるために当該搭載溝の底面で電極同士をはんだ付けすること、ＳＯＡチップの位置合わせをするために溝底面にアライメントマークを設け、アライメントマークを基準にＳＯＡチップをフリップチップ実装すること、により実現される。
　図３は、実装前における光回路素子３０１及びＳＯＡチップ３０２の各々の構造を概念的に示した図であり、（ａ）は実装前の光回路素子３０１の上面図を、（ｂ）は実装前のＳＯＡチップ３０２の上面図を、（ｃ）はIIIc-IIIc断面線における断面図を、（ｄ）はIIId-IIId断面線における断面図を、それぞれ示している。光回路素子３０１は、基板３０１１上に形成された導波路３０１２と、ＳＯＡチップ３０２を搭載するための搭載溝３０１３とを含む。さらに導波路３０１２は、アンダークラッド３０１２ａと、コア３０１２ｂと、オーバークラッド３０１２ｃとを含み、搭載溝３０１３の内側には、基板３０１１上に形成された電極３０１５及びパッド３０１６と、電極３０１５上に配置されたはんだ３０１７と、ＳＯＡチップ３０２のアライメントのためのアライメントマーク３０１８ａ、ｂとが配置されている。一方、ＳＯＡチップ３０２は、基板３０２１上に形成され、コア３０２２ａ及びクラッド３０２２ｂを含む導波路３０２２と、クラッド３０２２ｂ上に形成された表面電極３０２３と、表面電極３０２３上に形成されたアライメントマーク３０２４ａ、ｂとを含む。光回路素子３０１にＳＯＡ３０２をフリップチップ実装により搭載させる際は、アライメントマーク３０１８ａ、ｂとアライメントマーク３０２４ａ、ｂを基準に、ＳＯＡ３０２のアライメント（位置合わせ）が行われる。そして、光回路素子３０１の導波路３０１２とＳＯＡチップ３０２の導波路３０２２が調心された上で、光回路素子３０１の電極３０１５とＳＯＡチップ３０２の表面電極３０２３とが、はんだ３０１７を介して電気的に接続される。
　一般に、ＳＯＡやＬＤといった光半導体素子と光回路素子を低損失に光接続するためには、導波路間距離３μｍ以下、軸ずれ１μｍ以下の精度でのアライメントが求められる。そのため、ＳＯＡと光入出力するための光回路素子上の搭載溝の端面と、ＳＯＡの入出力端面の距離は、非常に狭く３μｍ以下となる。したがって、フリップチップ実装において、搭載溝とＳＯＡの衝突を防ぐためには、ある程度位置合わせがされた状態でＳＯＡを搭載溝へ移動させる必要がある。
　一方で、光半導体素子、特にＬＤやＳＯＡは化合物半導体が主であるため、脆性が高く、破損しやすいという特徴がある。この光半導体素子の破損は、デバイス製造の歩留まりを低下させる要因となり得、結果として、コストの増加や実装効率の低下を引き起こし得る。そのため、ＳＯＡを搭載する際には、最初からＳＯＡを搭載溝の内側に移動してアライメントするのではなく、搭載溝とＳＯＡを離した状態で、赤外透過によりそれぞれのアライメントマークをデフォーカス位置で確認する粗アライメントという手順が含まれ得る。代替的に、粗アライメントは、各アライメントマークを上下カメラで確認することでも行われ得る。この粗アライメントの後、両アライメントマークを赤外透過により確認しながら細アライメントすることで精密にアライメントが行われる。
　しかしながら、上記の粗アライメントではデフォーカス位置や、上下カメラのため離れた位置でのアライメントマーク確認となるため、精度の高いアライメントが難しく、図４（ａ）に示されるように、アライメントマークの位置ずれやＳＯＡの回転が生じ得る。そして、このような位置・回転ずれが発生すると、図４（ｂ）に示されるように、ＳＯＡ降下時にＳＯＡと光回路素子が衝突し得る。このような要因により、従来では、ＳＯＡを光回路素子への実装において、歩留まりが低下しており、コスト低減や実装効率向上の妨げになっていた。
　このようにＰＬＣやＳｉＰ等の光回路素子をプラットフォームとして、ＳＯＡチップなどの光半導体素子を搭載するハイブリッド集積において、簡便かつ歩留まり良く光半導体素子を搭載可能な光導波路部品の実現に課題があった。
E. Yamada et al., "112-Gb/s InP DP-QPSK modulator integrated with a silica-PLC polarization multiplexing circuit", Proc. Opt. Fiber Commun. Conf. Expo. Nat. Fiber Opt. Eng. Conf., (2012).
　本開示は、上記のような課題に対して鑑みてなされたものであり、その目的とするところは、光回路素子上への光半導体素子のハイブリッド集積において、光回路素子上へ光半導体素子を搭載する際に、互いを衝突させることなく、簡便な集積を実現することが可能な光回路素子を提供することにある。
　上記のような課題に対し、本開示では、光回路素子であって、基板と、基板上の導波路と、基板上の光半導体素子を搭載するための搭載溝であって、光半導体素子搭載領域、及び光半導体素子搭載領域と連通するプリアライメント領域を有する搭載溝とを備え、光半導体素子搭載領域は、少なくとも一方の側面に導波路の端面と、基板上のアライメントマークと、を含み、プリアライメント領域は、基板上のプリアライメントマークであって、アライメントマークと対応するプリアライメントマークを含み、プリアライメント領域における搭載溝の縁とプリアライメントマークとの間隔は、光半導体素子搭載領域における搭載溝の縁とアライメントマークとの間隔よりも大きい、光回路素子を提供する。
位相変調器チップ１０１と偏波Ｍｕｘチップ１０２を突き合わせて直接接続した集積型光デバイス１００の構造を概念的に示す図である。 位相変調器チップ１０１とＳＯＡ搭載偏波Ｍｕｘチップ２０１とを突き合わせて直接結合した集積型光デバイス２００の構造を概念的に示す図である。 実装前における光回路素子３０１及びＳＯＡチップ３０２の各々の構造を概念的に示した図であり、（ａ）は実装前の光回路素子３０１の上面図を、（ｂ）は実装前のＳＯＡチップ３０２の上面図を、（ｃ）はIIIc-IIIc断面線における断面図を、（ｄ）はIIId-IIId断面線における断面図を、それぞれ示している。 従来技術によるフリップチップ実装の際における歩留まり低下の要因を概念的に示す図であり、（ａ）は位置ずれ及び回転を、（ｂ）は衝突を、それぞれ説明する図である。 本開示による光回路素子５００の構造を概念的に示す図であり、（ａ）は上面図を、（ｂ）はVb-Vb断面線における断面図を、それぞれ示している。 本開示による光回路素子６０１にＳＯＡ６０２を搭載した集積型光デバイス６００の構造を概念的に示す上面図である。 実施例１による、光回路素子６０１へのＳＯＡ６０２の搭載方法７００を示すフローチャートである。 従来技術によるＳＯＡ搭載ＳｉＰｈである集積型光デバイス８００の構造を概念的に示す上面図である。 本開示による光回路素子９０１に光半導体素子としてＬＤ９０２を搭載させた集積型光デバイス９００の構造を概念的に示す上面図である。
　以下に、図面を参照しながら本開示の種々の実施形態について詳細に説明する。同一又は類似の参照符号は同一又は類似の要素を示し重複する説明を省略する場合がある。材料及び数値は例示を目的としており本開示の技術的範囲の限定を意図していない。以下の説明は、一例であって本開示の一実施形態の要旨を逸脱しない限り、一部の構成を省略若しくは変形し、又は追加の構成とともに実施することができる。
　図５は、本開示による光回路素子５００の構造を概念的に示す図であり、（ａ）は上面図を、（ｂ）はVb-Vb断面線における断面図を、それぞれ示している。本開示による光回路素子５００は、基板５０１上に搭載溝５０２を含み、搭載溝５０２は、導波路５０７を分断する位置に設けられる光半導体素子搭載領域５０２ａと、光半導体素子搭載領域５０２ａと連通するプリアライメント領域５０２ｂと、を含む。また、光半導体素子搭載領域５０２ａは、基板５０１上にアライメントマーク５０３ａ、ｂと、電極５０４と、を含み、プリアライメント領域５０２ｂは、基板５０１上にプリアライメントマーク５０５ａ、ｂと、ダミー電極５０６と、を含む。さらに、プリアライメント領域５０２ｂにおける搭載溝５０２の縁とプリアライメントマーク５０４ａ、ｂとの間隔βは、光半導体素子搭載領域５０２ａにおける搭載溝５０２の縁とアライメントマーク５０３ａ、ｂとの間隔αよりも大きくなるように構成される。
　また、プリアライメント領域５０２ｂに配置されるプリアライメントマーク５０５ａ、ｂとダミー電極５０６のは、光半導体素子搭載領域５０２ａに配置されるアライメントマーク５０３ａ、ｂと電極５０４と対応するように配置される。例えば、図５に示されるように、プリアライメントマーク５０５ａ、ｂとダミー電極５０６は、アライメントマーク５０３ａ、ｂと電極５０４の位置関係を、そのまま光回路素子の幅方向（図５におけるＹ方向）に平行移動した位置に配置され得る。
　尚、図５では、搭載溝５０２の光半導体素子搭載領域５０２ａは、導波路５０７を分断するように配置される形態として描写されている、換言すれば、光半導体素子搭載領域５０２ａに対応する搭載溝５０２の両端面に導波路５０７の端面が含まれるような形態が示されているが、これは例示を目的としており、導波路５０７の端面は光半導体素子搭載領域５０２ａに対応する搭載溝５０２の一方のみに含まれる形態であってもよい。例えば、光半導体素子搭載領域５０２ａに搭載される光半導体素子が、光を出力しない素子である場合、光回路素子５００は、このような形態となり得る。
　このような光回路素子５００において、プリアライメント領域５０２ｂ内で、光半導体素子を用いてアライメントすれば、当該プリアライメント領域５０２ｂ内で、細アライメントまで行うことが可能となる。上述の通り、プリアライメント領域５０２ｂは、光半導体素子搭載領域５０２ａよりもクリアランスが大きくなるように構成されているため、従来技術に比べて光半導体素子の搭載時における衝突の可能性が低減される。
　その後、光半導体素子を電極５０４に接触しない程度に上昇させ、光半導体素子搭載領域５０２ａへ移動（図５に示される形態では、Ｙ方向に平行移動）させた後、再度アライメントを行うことにより、光半導体素子を光回路素子５００に衝突させることなく、且つ従来よりも精密にアライメントして搭載することが可能となる。
　以上説明したように、本開示による光回路素子５００は、光半導体素子搭載領域５０２ａに隣接する位置にプリアライメント領域５０２ｂを含む。このプリアライメント領域５０２ｂで、光半導体組織を光半導体素子搭載領域５０２ａへ移動させる前に、細アライメントまで行うことができるという点が最大の特徴である。また、光回路素子５００は、プリアライメント領域５０２ｂのサイズが光半導体素子より十分大きいことで、粗アライメント時にわずかな位置・回転ずれがあったとしても、光半導体素子を光回路素子５００に衝突させることなくプリアライメント領域５０２ｂに降下させることができる。また、プリアライメント領域５０２ｂで予め細アライメントを行うことで、フォーカス位置で両アライメントマークを確認しながら細アライメントすることができるため、光半導体素子をプリアライメント領域５０２ｂから光半導体素子搭載領域５０２ａへ移動させる際においても、搭載溝５０２の側面に光半導体素子が衝突することを避けることができる。さらに光半導体素子搭載領域５０２ａにおけるアライメント時の位置・回転ずれ修正も最小限に抑え、修正の微動時における溝への衝突による更なる位置ずれを避けることができ、精度よく最小限の修正微動でアライメントを行うことができるようになる。結果として、光回路素子５００への光半導体素子のフリップチップ集積を簡便かつ歩留まりよく実現することが可能となる。
　一般に、ＰＬＣはＳｉやＳｉＯ2の基板上に、ＳｉＯ2の薄膜が、アンダークラッドとして約２０μｍ、コアとして３～１０μｍ、オーバークラッドとして約２０μｍ堆積されている。また、Ｓｉフォトニクス（以下、ＳｉＰｈという）の光回路素子では、Ｓｉ基板上に、アンダークラッドとしてＳＯＩ層をなすＳｉＯ2が数μｍ、コアとしてＳｉが数百ｎｍ、オーバークラッドとして、ＳｉＯ2が数μｍ堆積されている。また、ＩｎＰを基板とするＳＯＡやＬＤ等の光機能素子では、ＩｎＰ基板をアンダークラッドとし、コアとして化合物半導体が数百ｎｍ、オーバークラッドとしてＩｎＰやパッシベーションとしてＳｉＮあるいはＳｉＯ2が堆積されており、表面や裏面に電極となる金属パターンが設けられている。
　基板５０１上、且つ搭載溝５０２の端面領域に形成された導波路５０７は、光信号の入出力を行う入出力導波路であり、搭載溝５０２の端面において、搭載される光半導体素子の導波路とモードフィールドをもって光結合される。当該光半導体素子の搭載は、光回路素子５００における搭載溝５０２の内部に光半導体素子を固定することで行われる。搭載溝５０２の端面に設けられた光回路素子５００側の導波路５０７と、光半導体素子側の導波路を介して光信号を入出力し、光半導体素子を動作させる。したがって、搭載溝５０２の深さ（Ｚ方向の長さ）は、光回路素子５００と光半導体素子の導波路高さを一致させるという観点から、少なくとも光回路素子５００の導波路５０７のコアより深く構成される必要がある。尚、光半導体素子の表面電極との導通と搭載溝５０２への固定には、ＡｕＳｎ等のはんだや導電性接着剤が用いられ得る。
　搭載溝５０２内に配置される電極５０４は、光半導体素子を搭載すると隠れてしまうため、電極５０４と配線（図示せず）を容易に電気的に接続するためのパッドが基板５０１上にさらに設けられてもよい。
　また、仮に設計より長くなっている光半導体素子をプリアライメント領域５０２ｂから光半導体素子搭載領域５０２ａへ移動させたとしても、当該光半導体素子が搭載溝５０２の側壁面に接触して破壊されるリスクを低減することを考慮し、プリアライメント領域と搭載領域との境界に形成される角部は、図５に示される通り、曲率を有してもよい。また、代替的に、当該角部はテーパ形状を有してもよい。
　プリアライメントマーク５０５ａ、ｂは、光半導体素子をプリアライメント領域で細アライメントしたのち、光半導体素子搭載領域５０２ａへ短い距離で移動でき、且つアライメント時の隣のアライメントマークを誤認識しないような位置に配置されることが望ましい。このような観点から、プリアライメントマーク５０５ａ、ｂは、光半導体素子搭載領域５０２ａのアライメントマーク５０３ａ、ｂから光半導体素子短辺長さの２～３倍程度までの位置に設けることが望ましい。
　一方、ダミー電極５０６は、光半導体素子搭載領域５０２ａのアライメントマーク５０３ａ、ｂへ光半導体素子のアライメントマークを合わせた際のフォーカス位置と同等になるよう、電極５９４と同程度の厚みで、同様の電極形状を有することが望ましい。また、ダミー電極５０６は、光半導体素子の表面と導通する上述のパッドを兼ねるように、電極５０４と接続されてもよい。
　以下に、図面を参照しながら本開示による光回路素子の実施例について、詳細に説明する。
（実施例１）
　以下に、本開示による光回路素子をプラットフォームとした集積型光デバイスの一例として、ＳＯＡを搭載したＳｉＰｈの形態に関する説明を述べる。ここでは例として、１ｃｈ分の入出力とＳＯＡ搭載のための搭載溝を有するＳｉＰｈチップを用い、プリアライメント領域の有無によりＳＯＡの搭載において、衝突によるＳＯＡ破損や接触による位置ずれで生じるＳＯＡ搭載の可否を評価した結果まで述べる。
　図６は、本開示による光回路素子６０１にＳＯＡ６０２を搭載した集積型光デバイス６００の構造を概念的に示す上面図である。ここでは、光回路素子６０１はＳｉＰであり、集積型光デバイス６００は、ＳｉＰをプラットフォームとするＳｉＰｈである。光回路素子６０１は、厚さ（図６におけるＺ方向の長さ）０．６２５ｍｍのＳｉ基板上に形成された長手方向長さ（図６におけるＸ方向の長さ）２．０ｍｍ、幅（図６におけるＹ方向の長さ）５．０ｍｍ、厚さ．０μｍのＳｉＯ2アンダークラッドと、厚さ０．２２μｍ、幅０．５μｍのＳｉコアと、厚さ１．５μｍのＳｉＯ2オーバークラッドと、を含み、ＳＯＡ６０２が搭載されるための搭載溝６０３、をさらに含む。搭載溝６０３は、上述した図５における搭載溝５０２と同じ構成を有する。
　このような構成を有する集積型光デバイス６００には、入力端から出力端に至るまでにＳ字型の構造を有する導波路６０４が設けられている。また、搭載溝６０３の深さは６μｍであり、底面にはアライメントマークと、電極と、パッドが金属パターンで形成されており、ＳＯＡ６０２の電極と接続するためのはんだ（ＡｕＳｎ）が電極上にさらに設けられている。
　ＳＯＡ６０２は、長手方向長さ０．４ｍｍ、幅１．５ｍｍ、厚さ０．２ｍｍであり、搭載溝６０７の底面の電極とＳＯＡの表面電極がはんだ（ＡｕＳｎ）により接続されることにより、フリップチップ実装されている。
　このとき、搭載溝６０３の端面における導波路６０４の高さは、ＳＯＡ６０２の導波路と光結合する位置に調整されている。搭載溝６０３の光半導体素子搭載領域のサイズは、ＳＯＡ６０２の幅及び長手方向長さの各々の長さに片面のギャップ３μｍを加味した長手方向長さ１．５０６ｍｍ、幅０．８ｍｍとした。一方、搭載溝６０３のプリアライメント領域は、光半導体素子搭載領域の一回り大きいサイズとし、長手方向長さ１．７ｍｍ、幅０．５ｍｍとした。また、当該プリアライメント領域の底面（基板上）にはプリアライメントマークとダミー電極が設けられている。プリアライメントマークは光半導体素子搭載領域に配置されるアライメントマークの幅方向（図６のＹ方向）に０．４２５ｍｍ平行移動した位置に設けられており、プリアライメント領域でＳＯＡ６０２チップを細アライメントまでした後、幅方向に平行移動させることで、光半導体素子搭載領域のアライメントマークに一致させるように構成されている。また、当該平行移動の距離をＳＯＡの幅の１～２倍とすることで、プリアライメント領域のアライメントマークと搭載領域のアライメントマークとの誤認識を抑制しつつ、移動距離を短くすることができるように構成されている。また、光半導体素子搭載領域とプリアライメント領域の境界における角部は曲率半径５０μｍで仕上げられている。
　図７は、実施例１による、光回路素子６０１へのＳＯＡ６０２の搭載方法７００を示すフローチャートである。ＳＯＡ６０２のフリップチップ実装におけるプリアライメント領域でのアライメントは、粗アライメントと細アライメントとを含む。粗アライメントは、光回路素子６０１の裏面から赤外カメラで透過して、光回路素子６０１のプリアライメント領域内に配置されるプリアライメントマークの位置を確認すること（Ｓ７０１）と、表面電極を光回路素子６０１のプリアライメント領域の底面側に反転させたＳＯＡ６０２をプリアライメント領域内に搬送し、当該赤外カメラのフォーカス位置をＳＯＡ６０２に形成されたアライメントマークに合わせ、プリアライメント領域内に配置されるプリアライメントマークの位置に一致するようにＳＯＡ６０２を粗アライメントすること（Ｓ７０２）と、を含む。一方、細アライメントは、ＳＯＡ６０２をプリアライメント領域の底面にタッチダウンした後、当該底面から数μｍ離して、再び赤外カメラで両チップのマーク位置を確認することで同じフォーカス位置で精密アライメントすること（Ｓ７０３）を含む。その後、ＳＯＡ６０２は、光半導体素子搭載領域へ移動される。この際、光回路素子６０１が座標軸に対して斜めになっていた場合を考慮して、光半導体素子搭載領域のアライメントマーク位置を確認し、ＳＯＡ６０２のアライメントマーク位置との相対位置を算出すること（Ｓ７０４）が含まれてもよい。このような手順とすることで、ＳＯＡ６０２を衝突させることなく光半導体素子搭載領域へ搬送することができる。その後、最終的なアライメントが光半導体素子搭載領域で行われる。最終的なアライメントは、光半導体素子搭載領域内に設置されるアライメントマークとＳＯＡ６０２に配置されるアライメントマーク位置を確認して位置合わせし、ＳＯＡ６０２をタッチダウンして位置ずれ量が規定の範囲内（例えば、１μｍ以内）となるまで再び数μｍリフトアップしてアライメントを再試行すること（Ｓ７０５）を含む。最後に接続（Ｓ７０６）が実行される。接続は、例えば、光回路素子６０１の電極とＳＯＡ６０２との間に挿入されたはんだを融点以上（ＡｕＳｎの場合、３５０℃）に加熱することで行われる。
　以上の手順により、ＳＯＡ６０２のフリップチップ実装が完了し、光回路素子６０１の導波路６０８の入力端から入力された光信号が、電流駆動したＳＯＡ６０２に光結合、光増幅され、再び光回路素子６０１の導波路６０４に光結合し、増幅された光信号を出力導波路から取り出すことが可能となる。
　図８は、従来技術によるＳＯＡ搭載ＳｉＰｈである集積型光デバイス８００の構造を概念的に示す上面図である。上述した集積型光デバイス６００と同様に集積型光デバイス８００を用いてＳＯＡチップを集積し、衝突の有無を比較評価した。図８に示される通り、従来技術による集積型光デバイス８００は、プリアライメント領域を有さないＳｉＰの光回路素子８０１へＳＯＡ６０２をフリップチップ実装することによって製造される。光回路素子８０１へのＳＯＡ６０２のフリップチップ実装は、粗アライメントとして、光回路素子８０１の裏面から赤外カメラで透過して光回路素子８０１に配置されるアライメントマーク位置を確認し、表面を光回路素子８０１の電極側に反転させたＳＯＡ６０２を搭載溝に搬送することと、フォーカス位置をＳＯＡ６０２上のアライメントマークに移動してマーク位置を確認して一致するようにＳＯＡ６０２を位置合わせすることと、を含む。次いで、光回路素子８０１へのＳＯＡ６０２のフリップチップ実装では、細アライメント工程として、ＳＯＡ６０２を搭載溝の底面にタッチダウンし、光回路素子８０１に配置されたアライメントマークとＳＯＡ６０２に配置されたアライメントマークの各々位置を確認することと、位置ずれ量が規定の範囲内（例えば、１μｍ以内）となるまで数μｍリフトアップして精密アライメントすることと、を含む。その後、接続が行われる。接続は、上述したＡｕＳｎのはんだ付けにより行われ得る。
　本開示による光回路素子６０１と、従来技術による光回路素子８０１をそれぞれ２０チップに対して、ＳＯＡ６０２をフリップチップ集積し、ＳＯＡ６０２をタッチダウンする際の衝突の有無と、衝突時の破損有無によるチップ再利用の可否を確認した。光回路素子６０１では２０チップ中２０チップで衝突無くＳＯＡ６０２を集積できたのに対し、光回路素子８０１では２０チップ中８チップで衝突が発生し、衝突した８チップ中４チップはＳＯＡ６０２が破損し、再利用できない状態となった。この結果から、従来技術による光回路素子８０１に比べ、本開示による光回路素子６０１は、簡便な構造で安定的に集積することが可能であることが確認された。
（実施例２）
　以下に、本開示による光回路素子をプラットフォームとした集積型光デバイスの別の例として、ＬＤをＰＬＣに集積したことによる、多波長光源ＰＬＣチップの形態に関する説明を述べる。ここでは例として、１ｃｈ分の入出力とプリアライメント領域を有する搭載溝を含んだＰＬＣチップを用い、ＬＤ搭載の可否を評価した結果まで述べる。
　図９は、本開示による光回路素子９０１に光半導体素子としてＬＤ９０２を搭載させた集積型光デバイス９００の構造を概念的に示す上面図である。ここでは、光回路素子９０１は石英系ＰＬＣであり、上述した搭載溝５０２と同様に、光半導体素子搭載領域とプリアライメント領域を有する搭載溝９０３を含む。
　プラットフォームである光回路素子９０１は、幅５ｍｍ、長手方向長さ１０ｍｍ、コア径４．５μｍ、コア上面からみたオーバークラッドの厚さ１５．５μｍ、コア下面のアンダークラッドの厚さ１０μｍ、コアとクラッドの屈折率差２．０％の導波路が、板厚１ｍｍのＳｉ基板上に形成された石英系ＰＬＣである。一方、ＬＤ９０２は、幅０．２５ｍｍ、長手方向長さ１．０ｍｍ、厚さ０．２ｍｍで、ＩｎＰ基板をアンダークラッドとし、幅２．０μｍ、厚さ０．３μｍの化合物半導体をコアとし、厚さ２．０μｍのＩnＰがオーバークラッドとして堆積されている。集積型光デバイス９００では、ＬＤ９０２で生じる光パワーのほとんどは、導波路の出力端から出力されるが、一部をモニタ出力導波路から出力するように構成することで、モニタ出力の光強度を測定により、メインの出力光強度を推定することも可能である。
　搭載溝９０３の深さは２１μｍであり、搭載溝９０３の底面にはアライメントマークと、電極とパッドが金属パターンで配置されている。光回路素子９０１とＬＤ９０２の各々の電極は、はんだ付けにより接続され、当該はんだにはＡｕＳｎが用いられる。また、搭載溝９０３の端面における光回路素子９０１の導波路は、ＬＤ９０２の導波路と光結合する位置となるように高さ調整されている。
　光回路素子９０１のプリアライメント領域には、ダミー電極が配置される。ダミー電極は、光半導体素子搭載領域に配置される電極と電気的に接続されており、ＬＤ９０２を光半導体素子搭載領域に搭載した後にパッドとして機能するように構成されている。このような構成とすることにより、搭載溝９０３のサイズを小型化する効果が得られる。
　搭載溝９０３における光半導体素子搭載領域のサイズは、ＬＤ９０２のサイズに片面のギャップ３μｍを加味し、長手方向長さ１．００６ｍｍ、幅０．３ｍｍとしている。一方、プリアライメント領域のサイズは、光半導体素子搭載領域のサイズより一回り大きく設定されており、長手方向長さ１．２ｍｍ、幅０．３５ｍｍとしている。実施例１と同様に、プリアライメント領域は、底面にプリアライメントマークを含む。当該プリアライメントマークは、光半導体素子搭載領域のアライメントマークから幅方向に０．３ｍｍ離れた位置に設けられており、プリアライメントマークを用いてＬＤ９０２を粗アライメント及び細アライメントした後、ＬＤ９０２を幅方向に平行移動させることで、光半導体素子搭載領域のアライメントマークに一致するような位置関係となっている。また、この平行移動の距離をＬＤ９０２の幅の１～２倍とすることで、プリアライメント領域のアライメントマークと搭載領域のアライメントマークとの誤認識を抑制しつつ、移動距離短くすることができる。
　ＬＤ９０２のプリアライメント領域へのフリップチップ実装は、実施例１と同様に、粗アライメントと細かいアライメントを含む。粗アライメントは、光回路素子９０１の裏面から赤外カメラで透過して光回路素子９０１上のプリアライメントマーク位置を確認することと、表面電極を光回路素子９０１側に向けて反転させたＬＤ９０２をプリアライメント領域に搬送し、フォーカス位置をＬＤ９０２上のアライメントマークに移動してＬＤ９０２を位置合わせすることと、を含む。一方、細アライメントは、ＬＤ９０２をプリアライメント領域の底面にタッチダウンした後、底面から数μｍ離して、再び赤外カメラでプリアライメント領域のプリアライメントマークとＬＤ９０２に配置されたアライメントマークの位置を確認することで、同じフォーカス位置で精密アライメントすることを含む。次いで、ＬＤ９０２は、光半導体素子搭載領域へ平行移動される。当該移動では、ＬＤ９０２が座標軸に対して斜めになっていた場合を考慮して、光半導体素子搭載領域のアライメントマーク位置を確認し、ＬＤ９０２のアライメントマーク位置との相対位置を算出することが含まれてもよい。このような手順とすることで、ＬＤ９０２を衝突させることなく、光半導体素子搭載領域へ搬送することができる。その後、最終的なアライメントが行われる。最終的なアライメントは、光回路素子９０１のアライメントマークとＬＤ９０２のアライメントマークの各々の位置を確認して位置合わせし、ＬＤ９０２をタッチダウンして位置ずれ量が規定の範囲内（例えば、１μｍ以内）となるまで再び数μｍリフトアップしてアライメントを再試行する。最後に接続が実行される。接続は、例えば、光回路素子６０１の電極とＳＯＡ６０２との間に挿入されたはんだを融点以上（ＡｕＳｎの場合、３５０℃）に加熱することで行われる。
　以上の手順により、ＬＤ９０２のフリップチップ実装が完了し、ＬＤ９０２を電流駆動することでモニタ光を出力される光強度を確認しながらＬＤ９０２から出力された光を出力導波路から取り出すことが可能となる。
　実際に本開示による光回路素子９０１の２０チップに対して、ＬＤ９０２をフリップチップ実装し、衝突の有無を確認したところ。２０チップ中２０チップで衝突無くＬＤ９０２を集積できており、簡便な構造で安定的に集積することが可能であることが確認された。
　以上述べた通り、本開示による光回路素子では、光機能素子を搭載する搭載溝がプリアライメント領域をさらに備え、それにより、光機能素子と光回路素子の衝突による歩留まり低下を抑制が可能になる。このような光回路素子は、簡便かつ安定的に搭載することが可能な光導波路部品として、光通信の分野における集積型光デバイスへの適用が見込まれる。

Claims (5)

  1. 　光回路素子であって、
    　基板と、
    　前記基板上の導波路と、
    　前記基板上の光半導体素子を搭載するための搭載溝であって、光半導体素子搭載領域、及び前記光半導体素子搭載領域と連通するプリアライメント領域を有する搭載溝と
    を備え、
    　前記光半導体素子搭載領域は、
    　　少なくとも一方の側面に前記導波路の端面と、
    　　前記基板上のアライメントマークと、
    を含み、
    　前記プリアライメント領域は、
    　　前記基板上のプリアライメントマークであって、前記アライメントマークと対応するプリアライメントマーク
    を含み、
    　前記プリアライメント領域における前記搭載溝の縁と前記プリアライメントマークとの間隔は、前記光半導体素子搭載領域における前記搭載溝の縁と前記アライメントマークとの間隔よりも大きい、光回路素子。
  2. 　前記プリアライメントマークが配置される位置は、前記アライメントマークの位置をそのまま幅方向に平行移動させた位置に相当し、前記平行移動させた距離が、前記光半導体素子の幅の１－２倍である、請求項１に記載の光回路素子。
  3. 　前記プリアライメント領域は、前記基板上のダミー電極をさらに備え、
    　前記光半導体素子搭載領域は、前記基板上の電極をさらに備え、
    　前記ダミー電極は前記電極と電気的に接続されている、請求項１に記載の光回路素子。
  4. 　前記導波路は、光結合される前記光半導体素子の導波路との間の距離が３μｍ以下となるように構成される、請求項１に記載の光回路素子。
  5. 　請求項１から４のいずれか一項に記載される前記光回路素子の前記搭載溝に、前記光半導体素子を搭載する集積方法であって、
    　前記光回路素子の裏面から赤外カメラで透過して、前記光回路素子の前記プリアライメント領域内に配置される前記プリアライメントマークの位置を確認することと、
    　表面電極を前記光回路素子の前記プリアライメント領域の底面側に反転させた前記光半導体素子を前記プリアライメント領域内に搬送し、前記赤外カメラのフォーカス位置を前記光半導体素子に形成されたアライメントマークに合わせ、前記光半導体素子に形成されたアライメントマークの位置が前記プリアライメント領域内に配置される前記プリアライメントマークの位置に一致するように前記光半導体素子を粗アライメントすることと、
    　前記光半導体素子を前記プリアライメント領域の前記底面にタッチダウンした後、前記底面から離して、再び前記赤外カメラで前記プリアライメントマーク及び前記光半導体素子に形成されたアライメントマークの位置を確認することで同じフォーカス位置で精密にアライメントすることと、
    　前記光半導体素子を前記光半導体素子搭載領域へ移動させることであって、前記光半導体素子搭載領域の前記アライメントマークの位置を確認し、前記光半導体素子のアライメントマーク位置との相対位置を算出することを含むことと、
    　前記光半導体素子搭載領域内に設置される前記アライメントマークの位置と前記光半導体素子に配置されるアライメントマークの位置を確認して位置合わせし、前記光半導体素子をタッチダウンして位置ずれ量が規定の範囲内となるまで再び数μｍリフトアップしてアライメントを再試行することと、
    　前記光回路素子の前記電極と前記光半導体素子の前記表面電極との間を電気的に接続することと、
    を備える、集積方法。
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