WO2024066450A1 - 半导体结构及其形成方法 - Google Patents

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WO2024066450A1
WO2024066450A1 PCT/CN2023/098361 CN2023098361W WO2024066450A1 WO 2024066450 A1 WO2024066450 A1 WO 2024066450A1 CN 2023098361 W CN2023098361 W CN 2023098361W WO 2024066450 A1 WO2024066450 A1 WO 2024066450A1
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along
etching
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PCT/CN2023/098361
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杨蒙蒙
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Changxin Memory Technologies Inc
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Changxin Memory Technologies Inc
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the embodiments of the present disclosure relate to, but are not limited to, a semiconductor structure and a method for forming the same.
  • staircase structures are usually used to assist in realizing the stacking structure of three-dimensional semiconductor devices to improve the integration of semiconductor devices.
  • bit line (BL) staircase structure and word line (WL) staircase structure face a large coupling problem.
  • Embodiments of the present disclosure provide a semiconductor structure and a method for forming the same.
  • an embodiment of the present disclosure provides a method for forming a semiconductor structure, the method comprising:
  • the active region divides the stacked structure into a first step region and a second step region arranged along a first direction; the first step region and the second step region both include M initial step structures arranged at intervals along the first direction;
  • the method further includes:
  • the second direction is parallel to the plane where the active region is located, and intersects with the first direction.
  • the projection area of the stacked structure along the third direction is comb-tooth shaped; the second step structures located at the connecting end of each first step structure in the first step region are interconnected in the projection area along the third direction and connected to the active area; the second step structures located at the connecting end of each first step structure in the second step region are interconnected in the projection area along the third direction and connected to the active area; the stacked structure is formed by the following steps:
  • the initial stacked structure is etched to form the initial step structure and an isolation groove located between two adjacent initial step structures and between the initial step structure and the active area; the isolation groove is formed in the second direction. There is an opening upward.
  • the method further comprises:
  • a barrier layer having a preset thickness is formed on surfaces of the M initial step structures and the isolation structure in the second step region.
  • the first step structure is formed by the following steps:
  • the first photoresist layer used in the i-1-th etching process is trimmed so that the first photoresist layer in the i-th etching process at least exposes the first i initial step structures in the first step area, the blocking layer on the surface of the i-th initial step structure in the second step area, and the first i-1 initial step structures.
  • etching part of the initial step structure and part of the barrier layer M times through the first photoresist layer to form the M first step structures in both the first step region and the second step region includes:
  • the i-th initial step structure in the first step region and the second step region away from the active region is etched M-i+1 times along the direction close to the active region, and the M first step structures are formed in the first step region and the second step region.
  • the second step structure is formed by the following steps:
  • the first stepped structure includes j parts sequentially arranged from right to left along the second direction, and the first stepped structure is etched N-1 times through the second photoresist layer to form the second stepped structure, including:
  • the j-th portion away from the connecting end is etched N-j times in sequence along the second direction to form the second step structure.
  • the method further includes:
  • the second photoresist layer and the protective layer are removed.
  • the method further comprises:
  • a conductive pillar is formed in the etched hole.
  • an embodiment of the present disclosure provides a semiconductor structure, the semiconductor structure comprising: a first step region, a second step region, and an active region located between the first step region and the second step region;
  • the first step region and the second step region each include M first step structures sequentially arranged along a first direction, and the first step structures are each connected to the active region;
  • the first direction is parallel to any direction in the plane where the active region is located, and the third direction is perpendicular to and intersects with the plane where the active region is located.
  • each of the first step structures includes N second step structures stacked sequentially along the third direction;
  • the size of the j-th second step structure from bottom to top in the first step region along the third direction is equal to or unequal to the size of the j-th second step structure from bottom to top in the second step region along the third direction;
  • the second direction is located in the plane where the active region is located and intersects with the first direction.
  • the i-th first step structure in the first step region includes the (2i-2) ⁇ N+1-th second step structure to the (2i-1) ⁇ N-th second step structure; each of the second step structures has a preset size in the third direction;
  • the difference in size in the third direction between the top surface of the i-th first step structure in the first step region away from the active region and the top surface of the i-th first step structure in the second step region away from the active region is N times the preset size.
  • the semiconductor structure further includes an isolation structure
  • the isolation structure is located between adjacent first stepped structures and between the first stepped structure and the active region.
  • the projection area of the first step structure along the third direction is comb-tooth shaped; the second step structures at the connecting ends of each first step structure in the first step area are interconnected along the projection area in the third direction and connected to the active area; the second step structures at the connecting ends of each first step structure in the second step area are interconnected along the projection area in the third direction and connected to the active area.
  • the semiconductor structure further includes a dielectric layer and a conductive pillar;
  • the dielectric layer is located on the surfaces of the first step structure, the isolation structure and the active area;
  • the conductive pillar is located in the dielectric layer and on the surface of each of the second stepped structures.
  • the semiconductor structure and the method for forming the same provided by the embodiments of the present disclosure form M first step structures arranged at intervals in the first step region and the second step region on both sides of the active region. Since the M first step structures are arranged at intervals, the projected area of the formed step structure as a whole in the third direction can be reduced, thereby reducing the coupling effect between the step structures, thereby reducing signal crosstalk and improving the performance of the semiconductor structure.
  • FIG1 is a schematic diagram of a process of forming a semiconductor structure according to an embodiment of the present disclosure
  • FIGS. 2a to 21 are schematic diagrams of structures in the process of forming a semiconductor structure provided by an embodiment of the present disclosure
  • 3a to 3d are schematic structural diagrams of another semiconductor structure formation process provided by an embodiment of the present disclosure.
  • first element, component, region, layer or part discussed below can be represented as the second element, component, region, layer or part. And when the second element, component, region, layer or part discussed, it does not indicate that the present disclosure necessarily has the first element, component, region, layer or part.
  • the three directions that may be used in the following embodiments to describe the three-dimensional structure are defined.
  • the three directions may include the X-axis, Y-axis and Z-axis directions.
  • the active area may include a top surface on the front side and a bottom surface on the back side opposite to the front side; ignoring the flatness of the top surface and the bottom surface, the direction intersecting (e.g., perpendicular) with the top surface and the bottom surface of the active area is defined as the third direction.
  • the direction in which the first step structure is arranged may be defined as the first direction
  • the plane direction of the active area may be determined based on the second direction and the first direction.
  • the first direction, the second direction and the third direction may be perpendicular to each other, for example, the first direction may be defined as the X-axis direction, the second direction may be defined as the Y-axis direction, and the third direction may be defined as the Z-axis direction.
  • the first direction, the second direction and the third direction may also be non-perpendicular.
  • FIG. 1 is a schematic flow chart of the method for forming a semiconductor structure provided by the present disclosure.
  • FIG. 2a to FIG. 2l are schematic structural diagrams of a semiconductor structure during formation provided by the present disclosure.
  • FIG. 3a to FIG. 3d are schematic structural diagrams of another semiconductor structure during formation provided by the present disclosure.
  • the method for forming a semiconductor structure includes the following steps:
  • Step S101 providing a stacked structure 13 and an active area 10 connected to the stacked structure 13; the active area 10 divides the stacked structure 13 into a first step area A and a second step area B arranged along a first direction; the first step area A and the second step area B both include M initial step structures 14 arranged at intervals along the first direction.
  • a memory cell array including a transistor structure and a capacitor structure is formed in the active area 10, and the stacked structure 13 is connected to the active area 10, and the stacked structure 13 is used to form a word line step or a bit line step connected to the memory cell array.
  • the active area 10 divides the stacked structure 13 into a first step region A and a second step region B arranged along a first direction, wherein the area of the first step region A and the second step region B may be equal, that is, the active area 10 may divide the stacked structure 13 into two regions of equal area.
  • the areas of the first step region A and the second step region B may also be different.
  • the projection area of the stacked structure 13 along the third direction is comb-tooth shaped
  • the initial step structure 14 constitutes the comb-tooth portion of the comb-tooth shaped stacked structure 13
  • the initial step structure 14 extends along the second direction.
  • the connection ends of the M initial step structures 14 in the first step area A in the second direction are connected to each other, and the connection ends of the M initial step structures 14 in the second step area B in the second direction are connected to each other.
  • the connecting ends of the initial step structure 14 in the second step region B are all connected to the active region 10 , and the connecting ends connected to the active region 10 constitute the comb back of the comb-tooth-shaped stacked structure 13 .
  • the stacked structure 13 (or the initial step structure 14) includes conductive layers and insulating layers alternately arranged along the third direction;
  • the conductive layer may be made of any metal material of cobalt (Co), titanium (Ti), tantalum (Ta), nickel (Ni), tungsten (W), platinum (Pt) and palladium (Pd), or any semiconductor material of doped polysilicon, doped silicon, indium gallium zinc oxide, etc.
  • the insulating layer may be made of silicon oxide or silicon oxynitride. The insulating layer is used to isolate the adjacent conductive layers along the third direction to prevent leakage.
  • each conductive layer in the stacked structure 13 can be connected to a column (or a row) of word line structures 101 (or gate structures) in the active area 10 to form a word line step.
  • each conductive layer in the stacked structure 13 can be connected to a row (or a column) of bit line structures 102 in the active area 10 to form a bit line step.
  • the first step region A includes M initial step structures 14 arranged at intervals along the first direction
  • the second step region B includes M initial step structures 14 arranged at intervals along the first direction;
  • M can be determined according to the number of stacked layers of the storage unit in the semiconductor structure, and M can be any integer greater than 1, for example, M is 2, 3 or more.
  • step S102 the first i initial step structures 14 in the first step region A and the second step region B away from the active region 10 are etched in sequence and simultaneously, correspondingly forming M first step structures 18 in the first step region A and M first step structures 18 in the second step region B; wherein, along the direction away from the active region 10, the size of the first step structure 18 in the third direction decreases successively; the size of the i-th first step structure 18 in the first step region A and the second step region B away from the active region 10 in the third direction is not equal.
  • the first initial step structure 14 in the first step region A and the second step region B away from the active region 10 is etched three times along the direction close to the active region 10, and the first initial step structure 14 is located at the outermost side of the first step region A and the second step region B; the second initial step structure 14 in the first step region A and the second step region B away from the active region 10 is etched twice; the third initial step structure 14 in the first step region A and the second step region B away from the active region 10 is etched once, and the third initial step structure 14 is located at the innermost side of the first step region A and the second step region B.
  • the M first step structures 18 in the first step region A and the M first step structures 18 in the second step region B are formed, and the sizes of the first step structures 18 in the third direction are sequentially reduced along the direction away from the active region 10.
  • M is equal to 3
  • the sizes of the three first step structures 18 in the first step region A in the third direction are sequentially reduced along the direction away from the active region 10
  • the sizes of the three first step structures 18 in the second step region B in the third direction are sequentially reduced.
  • the top surface of the i-th first step structure 18 located in the first step region A away from the active region 10 and the top surface of the i-th first step structure 18 in the second step region B away from the active region 10 are not equal in size in the third direction.
  • M is equal to 3
  • the top surface of the first first step structure 18 located in the first step region A away from the active region 10 and the top surface of the first first step structure 18 in the second step region B away from the active region 10 are not equal in size in the third direction
  • the top surface of the third first step structure 18 located in the first step region A away from the active region 10 and the top surface of the third first step structure 18 in the second step region B away from the active region 10 are also not equal in size in the third direction.
  • the method for forming a semiconductor structure forms M first step structures 18 arranged at intervals along the first direction in both the first step region A and the second step region B by etching the initial step structure 14 in the stacked structure 13. Since the M first step structures 18 are arranged at intervals, the projection area of the formed step structure as a whole in the third direction can be reduced, thereby reducing the coupling effect between the step structures, thereby reducing signal crosstalk and improving the performance of the semiconductor structure.
  • step structures are formed in the first step region A and the second step region B on both sides of the active region 10, and the sizes of the i-th first step structure 18 located away from the active region 10 in the first step region A and the second step region B in the third direction are not equal. Therefore, the wiring of adjacent layers can be arranged on both sides of the active region 10, so that the density of the wiring can be reduced, thereby simplifying the wiring arrangement of the semiconductor structure.
  • step S101 is performed to provide a stacked structure 13 and an active area 10 connected to the stacked structure 13; the active area 10 divides the stacked structure 13 into a first step area A and a second step area B arranged along a first direction; the first step area A and the second step area B both include M initial step structures 14 arranged at intervals along the first direction.
  • the stacked structure 13 can be formed by the following steps: providing an initial stacked structure 11, wherein the initial stacked structure 11 is located on both sides of the active area 10 along the first direction; forming a protective layer 12 on the surface of the active area 10; etching the initial stacked structure 11 to form an initial step structure 14, and an isolation groove 15a located between two adjacent initial step structures 14 and between the initial step structure 14 and the active area 10; the isolation groove 15a has an opening b in the second direction.
  • the initial stacked structure 11 can be used to form a word line step or a bit line step.
  • the initial stacked structure 11 is located on both sides of the active region 10 along the X-axis direction and is connected to the word line structure 101 (or gate structure) in the active region 10; the initial stacked structure 11 includes a plurality of steps 110 stacked in sequence in the Z-axis direction, and the step 110 includes an insulating layer 112 and a conductive layer 111 located on the surface of the insulating layer 112.
  • the step 110 has a preset size L1 in the Z-axis direction.
  • the initial stacked structure 11 may also be connected to the bit line structure 102 in the active region 10 .
  • the embodiment of the present disclosure takes the word line step as an example to illustrate the specific process of the semiconductor structure.
  • the number of conductive layers 111 and insulating layers 112 (or steps 110) in the initial stacked structure 11 can be set according to the number of memory cells in the semiconductor structure, and the word line structure 101 located in the same layer can lead out its signal through a conductive layer 111.
  • the number of word line structures 101 in the active area 10 is 18 as an example for description.
  • a dielectric material is deposited on the surface of the active area 10 to form a protective layer 12; the initial stacked structure 11 is etched by dry etching technology to form a stacked structure 13.
  • a mask layer (not shown) having a preset pattern is formed on the surface of the stacked structure 13, wherein the preset pattern exposes a portion of the initial stacked structure 11, and the exposed portion of the initial stacked structure 11 is removed by etching through the mask layer to transfer the preset pattern to the initial stacked structure 11 to form the stacked structure 13.
  • the dielectric material can be any suitable inert material, such as photoresist, hard mask material.
  • the protection layer 12 is used to protect the active area 10 from being etched and damaged during the subsequent process of forming the word line step.
  • the stacked structure 13 includes 6 initial step structures 14 arranged along the X-axis direction and an isolation groove 15a located between two adjacent initial step structures 14 and between the initial step structure 14 and the active area 10.
  • the isolation groove 15a has an opening b in the Y-axis direction.
  • the active area 10 divides the stacked structure 13 into a first step region A and a second step region B arranged along the X-axis direction.
  • the number of layers of the word line structure 101 in the active area 10 is 18 as an example for explanation, and the total number of the initial step structures 14 in the embodiment of the present disclosure is 2M, therefore, each subsequent initial step structure 14 needs to form N (N is 18/2M) small step structures (corresponding to the second step structure 181 formed subsequently) to electrically lead out each layer of the word line structure 101. Since M is 3, N is 3.
  • connection ends c of the three initial step structures 14 located in the first step area A are connected to each other
  • connection ends c of the three initial step structures 14 located in the second step area B are connected to each other
  • each initial step structure 14 is connected to the active area 10 (i.e., the word line structure 101) through the connection end c.
  • the method for forming a semiconductor structure further includes: forming an isolation structure 15 in the isolation groove 15a; forming the M initial step structures 14 and the isolation structure 15 in the second step region B; A barrier layer 16 having a preset thickness is formed on the surface of the structure 15.
  • an isolation material is deposited in the isolation groove 15a to form an isolation structure 15.
  • the isolation material can be any insulating material, such as silicon oxide or silicon oxynitride.
  • the isolation structure 15 can isolate adjacent initial step structures 14 to prevent leakage between the step structures.
  • the isolation structure 15 in the embodiment of the present disclosure is also formed outside the isolation groove 15a.
  • the present disclosure only shows the isolation structure 15 located in the isolation groove 15a, and does not show the isolation structure 15 outside the isolation groove 15a.
  • a barrier layer material is deposited on the surfaces of the three initial step structures 14 in the second step region B and the isolation structure 15 located in the second step region B to form a barrier layer 16;
  • the barrier layer material can be silicon oxide, and the barrier layer 16 is used to achieve a certain height difference between the first step region A and the second step region B.
  • the barrier layer 16 has a preset thickness L2.
  • the preset thickness L2 may be 3 ⁇ L1 (ie, N ⁇ L1).
  • the barrier layer 16 is used to stop etching the i-th first step structure 18 located in the first step region A away from the active region 10 and the i-th first step structure 18 located in the second step region B away from the active region 10 at different layers during the subsequent formation of the first step structure 18. This makes the i-th first step structure 18 located in the first step region A and the second step region B away from the active region 10 have different sizes in the Z-axis direction.
  • step S102 is performed to simultaneously etch the first i initial step structures 14 away from the active area 10 in the first step area A and the second step area B, thereby correspondingly forming M first step structures 18 in the first step area A and M first step structures 18 in the second step area B.
  • the first step structure 18 can be formed by the following steps: forming a first photoresist layer on the surface of the first step region A, the protective layer 12 and the barrier layer 16; etching part of the initial step structure 14, part of the barrier layer 16 and part of the isolation structure 15 M times through the first photoresist layer, and forming M first step structures 18 and the etched isolation structure 19 in the first step region A and the second step region B; wherein, before the i-th etching, the first photoresist layer used in the i-1-th etching process is trimmed so that the first photoresist layer in the i-th etching process at least exposes the first i initial step structures 14 in the first step region A, the barrier layer 16 on the surface of the i-th initial step structure 14 in the second step region B, and the first i-1 initial step structures 14.
  • the first longitudinal etching process is performed to form a first photoresist layer 17a on the surface of the first step region A, the protective layer 12 and the barrier layer 16.
  • the surfaces of the first photoresist layer 17a located in different regions can be located in the same plane or in different planes, and the thickness of the first photoresist layer 17a meets the thickness required for multiple longitudinal etching processes.
  • the first photoresist layer 17a exposes the first initial step structure 14 and the first isolation structure 15 located in the first step region A, away from the active region 10, and exposes the barrier layer 16 located in the second step region B, away from the surface of the first initial step structure 14 and the barrier layer 16 located on the surface of the first isolation structure 15, and the exposed initial step structure 14, the isolation structure 15 and the barrier layer 16 are etched for the first time to form the first etched structure 14a located in the first step region A and the first etched structure 14a located in the second step region B.
  • the first etching structure 14a located in the first step area A includes the initial step structure 14 after the first etching and the isolation structure 15 after the first etching; the first etching structure 14a located in the second step area B includes the initial step structure 14 after the first etching and the isolation structure 15 after the first etching.
  • a second longitudinal etching process is performed. Before the second longitudinal etching, the first photoresist layer 17a used in the first longitudinal etching process is trimmed along a direction close to the active area 10 to form a first photoresist layer.
  • the first photoresist layer 17b in the second longitudinal etching process exposes the first etching structure 14a in the first step area A, the second initial step structure 14 and the second isolation structure 15 away from the active area 10, and exposes the first etching structure 14a in the second step area B, the barrier layer 16 located on the surface of the second initial step structure 14 away from the active area 10, and the barrier layer 16 located on the surface of the second isolation structure 15;
  • the exposed first etching structure 14a, the initial step structure 14, the isolation structure 15 and the barrier layer 16 are subjected to the second longitudinal etching;
  • the second etching structure 14b located in the first step area A and the second etching structure 14b located in the second step area B are formed.
  • the second etching structure 14b located in the first step area A includes two initial step structures 14 after the second etching and two isolation structures 15 after the second etching; the second etching structure 14b located in the second step area B includes two initial step structures 14 after the second etching and two isolation structures 15 after the first etching.
  • the third longitudinal etching process is performed.
  • the first photoresist layer 17b used in the second longitudinal etching process is trimmed along the direction close to the active area 10 to form a first photoresist layer 17c, so that the first photoresist layer 17c in the third longitudinal etching process exposes the second etching structure 14b in the first step region A, and the third initial step structure 14 and the third isolation structure 15 away from the active area 10; and exposes the second etching structure 14b in the second step region B, and the third initial step structure 14 and the third isolation structure 15 away from the active area 10.
  • the barrier layer 16 is located on the surface of the third initial step structure 14 away from the active area 10 and the barrier layer 16 is located on the surface of the third isolation structure 15; the exposed second etched structure 14b, the initial step structure 14, the isolation structure 15 and the barrier layer 16 are etched for the third time to form the first step structure 18 and the isolation structure 19 after etching, which are alternately arranged in the first step area A away from the active area 10, and the first step structure 18 and the isolation structure 19 after etching, which are alternately arranged in the second step area B away from the active area 10.
  • the maximum number of steps 110 in the first step structure 18 needs to be equal to the number of word line structures 101. Since the height of the i-th first step structure 18 in the second step region B is greater than the height of the i-th first step structure 18 in the first step region A, in the third process, it is not necessary to etch the third initial step structure 14 in the second step region B away from the active area 10, and it is only necessary to remove the barrier layer 16 on the surface of the initial step structure 14. Therefore, the depth of the third etching process is the thickness N ⁇ L1 of the barrier layer 16.
  • the method for forming a semiconductor structure forms M first step structures 18 arranged at intervals along the first direction in both the first step region A and the second step region B by etching the initial step structure 14 in the stacked structure 13. Since the M first step structures 18 are arranged at intervals, the projection area of the formed step structure as a whole in the third direction can be reduced, thereby reducing the coupling effect between the step structures, thereby reducing signal crosstalk, and improving the performance of the semiconductor structure.
  • the method for forming a semiconductor structure further includes: removing the first photoresist layer 17c.
  • the first photoresist layer 17c can be removed by wet etching (for example, etching with strong acid such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc.) or dry etching.
  • the method for forming a semiconductor structure further includes: etching the first step structure 18 multiple times along the second direction to form a plurality of first step structures 18 in each first step structure 18.
  • a plurality of second step structures 181 are stacked; from top to bottom along the third direction, the sizes of the second step structures 181 in the second direction are increased sequentially.
  • the first step structure 18 includes three parts arranged from right to left along the Y-axis direction, namely d, e, and f (as divided by the dotted lines in Figure 2j). Therefore, a total of two etchings are required to form three second step structures 181 corresponding to each first step structure 18.
  • first lateral etching process to form a second photoresist layer 20a on the surface of the first step structure 18 and the isolation structure 19 after etching, and the second photoresist layer 20a exposes the first portion d away from the connection end; the exposed first portion d is subjected to the first lateral etching to form a first sub-step structure 18a and a first sub-isolation structure 19a.
  • the etching depth of the first lateral etching is L1 (i.e., one step 110).
  • a second lateral etching process is performed.
  • the second photoresist layer 20a used in the first lateral etching process is trimmed along the Y-axis direction close to the connection end to form a second photoresist layer 20b; so that the second photoresist layer 20b in the second etching process exposes the first sub-step structure 18a, the first sub-isolation structure 19a and the second part e; the exposed first sub-step structure 18a, the first sub-isolation structure 19a and the second part e are subjected to a second lateral etching, and the second photoresist layer 20b is removed to form a second step structure 181 and a remaining isolation structure 191.
  • the etching depth of the second lateral etching is L1 (i.e., one step 110).
  • the j-th second step structure 181 from bottom to top along the Z-axis direction located in the first step region A is equal in size in the Y-axis direction to the j-th second step structure 181 from bottom to top along the Z-axis direction located in the second step region B.
  • the 2nd second step structure 181 from bottom to top along the Z-axis direction located in the first step region A is equal in size in the Y-axis direction to the 2nd second step structure 181 from bottom to top along the Z-axis direction located in the second step region B.
  • the method for forming a semiconductor structure further includes: removing the protective layer 12 .
  • the second photoresist layer 20 b and the protective layer 12 may be removed in sequence by wet etching (eg, etching with a strong acid such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc.) or dry etching technology.
  • wet etching eg, etching with a strong acid such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc.
  • dry etching technology eg, etching with a strong acid such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc.
  • the method for forming the semiconductor structure also includes: depositing a dielectric layer material on the surface of the second step structure 181, the remaining isolation structure 191 and the active area 10 to form a dielectric layer 22; etching the dielectric layer 22 to form 2M ⁇ N etching holes (not shown); wherein each etching hole exposes a second step structure 181; and filling the etching hole with a conductive material to form a conductive column 21.
  • the dielectric layer material may be any insulating material, such as silicon oxide or silicon oxynitride.
  • the conductive material may be any suitable metal material, such as tungsten, cobalt, copper, etc.
  • step structures are formed in the first step region A and the second step region B on both sides of the active region 10, and the i-th first step structure 18 located away from the active region 10 in the first step region A and the second step region B has different sizes in the third direction, so that the j-th second step structure 181 from bottom to top along the third direction has different heights in the third direction. Therefore, the wiring of adjacent layers can be arranged on both sides of the active region 10, so that the density of the wiring can be reduced, thereby simplifying the wiring arrangement of the semiconductor structure.
  • the method for forming the semiconductor structure may further include: the first step structure 18 includes j parts arranged in sequence from right to left along the second direction; the j-th part away from the connection end is etched N-j times in sequence along the second direction to form a second step structure 181.
  • the first step structure 18 includes three parts from right to left along the Y-axis direction, namely, the first part d, the second part e, and the third part f (as shown in the dotted line in FIG. 3a). Therefore, a total of Two etchings are required to form three second step structures 181 corresponding to each first step structure 18.
  • the third portion f in the first step region A and the third portion f in the second step region B have different sizes along the Y axis; the first portion d in the first step region A and the first portion d in the second step region B have different sizes along the Y axis.
  • the first lateral etching process is performed to form a third photoresist layer 23a on the surface of the first step structure 18 and the isolation structure 19 after etching, wherein the size of the portion of the third photoresist layer 23a located in the first step region A along the Y-axis direction is smaller than the size of the portion of the third photoresist layer 23a located in the second step region B along the Y-axis direction, so that the size L3 of the first portion d exposed by the third photoresist layer 23a in the first step region A is larger than the size L4 of the first portion d located in the second step region B; the exposed first portion d is subjected to the first lateral etching to form a second sub-step structure 18b and a second sub-isolation structure 19b.
  • the etching depth of the first lateral etching is L1 (i.e., one step 110).
  • a second lateral etching process is performed.
  • the third photoresist layer 23a used in the first etching process is trimmed along the direction close to the connection end (Y-axis direction) to form a trimmed third photoresist layer 23b, wherein the size of the portion of the third photoresist layer 23b located in the first step area A along the Y-axis direction is smaller than the size of the portion of the third photoresist layer 23b located in the second step area B along the Y-axis direction, so that the third photoresist layer 23b in the second lateral etching process exposes the second sub-step structure 18b, the second sub-isolation structure 19b and the second part e.
  • the size L5 of the second part e located in the first step area A along the Y-axis direction is equal to the size L6 of the second part e located in the second step area B along the Y-axis direction.
  • the sizes of the second part e located in the first step area A and the second part e located in the second step area B along the Y-axis direction may also be unequal.
  • the exposed second sub-step structure 18b, the second sub-isolation structure 19b and the second portion e are lateral-etched for the second time and the third photoresist layer 23b is removed to form the second step structure 181 and the remaining isolation structure 191.
  • the etching depth of the second lateral etching is L1 (ie, one step 110).
  • the sizes of the first second step structure 181 from bottom to top along the Z-axis direction in the first step region A and the second step region B are not equal along the Y-axis direction, and the sizes of the third second step structure 181 from bottom to top along the Z-axis direction in the first step region A and the second step region B are not equal along the Y-axis direction. Therefore, the jth second step structure 181 from bottom to top along the Z-axis direction in the first step region A and the jth second step structure 181 from bottom to top along the Z-axis direction in the second step region B are staggered along the X-axis direction.
  • the method for forming the semiconductor structure further includes: removing the protective layer 12.
  • the method for forming the semiconductor structure further includes: depositing a dielectric layer material on the surface of the second step structure 181, the remaining isolation structure 191 and the active area 10 to form a dielectric layer 22; etching the dielectric layer 22 to form 2M ⁇ N etching holes (not shown); wherein each etching hole exposes a second step structure 181; and filling the etching hole with a conductive material to form a conductive column 21.
  • the method for forming a semiconductor structure provided in the embodiment of the present disclosure is similar to the method for forming a semiconductor structure in the above-mentioned embodiment.
  • the technical features not fully disclosed in the embodiment of the present disclosure please refer to the above-mentioned embodiment for understanding, and no further details will be given here.
  • the j-th second step structure 181 located from bottom to top in the first step region A along the Z-axis direction and the j-th second step structure 181 located from bottom to top in the second step region B along the Z-axis direction are staggered along the X-axis direction, so that the conductive pillars 21 formed in the first step region A and the second step region B can be staggered in the X-axis direction, thereby reducing the wiring density and simplifying the wiring arrangement of the semiconductor structure.
  • the present disclosure also provides a semiconductor structure, which is formed by the method for forming the semiconductor structure in the above embodiment.
  • the semiconductor structure includes: a first step region A, a second step region B, and an active region 10 located between the first step region A and the second step region B.
  • a word line structure 101 a bit line structure 102 , a gate structure, etc. are formed in the active region 10 , and the first step region A and the second step region B are connected to the active region 10 .
  • the first step region A and the second step region B are connected to the word line structure 101 in the active area 10. In other embodiments, the first step region A and the second step region B are connected to the bit line structure 102 in the active area 10 (refer to Figure 2b).
  • first step region A and the second step region B may have the same area. In other embodiments, the first step region A and the second step region B may also have different areas.
  • the first step region A and the second step region B both include M (for example, M is 3) first step structures 18 arranged in sequence along the X-axis direction, and the first step structures 18 are all connected to the active area 10; along the direction away from the active area 10, the size of the first step structure 18 in the Z-axis direction decreases successively.
  • the first first step structure 18 located in the first step region A and the second step region B and away from the active region 10 has different sizes in the Z-axis direction.
  • the first step structure 18 includes steps (not shown) stacked in sequence in the Z-axis direction, and each step includes a conductive layer (not shown) and an insulating layer (not shown) arranged in sequence in the Z-axis direction.
  • the insulating layer is used to isolate the conductive layers adjacent to each other in the third direction to prevent leakage.
  • the first step structure 18 includes N (for example, N is 3) second step structures 181 stacked in sequence along the Z-axis direction; the j-th second step structure 181 located in the first step region A from bottom to top along the Z-axis direction is equal to the j-th second step structure 181 located in the second step region B from bottom to top along the third direction in the Y-axis direction.
  • the second second step structure 181 located in the first step region A from bottom to top along the Z-axis direction is equal to the second second step structure 181 located in the second step region B from bottom to top along the third direction in the Y-axis direction.
  • the i-th first step structure 18 in the first step region A includes the (2i-2) ⁇ N+1 (for example, N is 3)th second step structure 181 to the (2i-1) ⁇ N (for example, N is 3)th second step structure 181; each second step structure 181 has a preset size L1 in the Z-axis direction; the difference in size between the top surface of the i-th first step structure 18 located in the first step region A away from the active area 10 and the top surface of the i-th first step structure 18 in the second step region B away from the active area 10 in the Z-axis direction is 3 times the preset size L1; for example, the difference in size between the top surface of the first first step structure 18 located in the first step region A away from the active area 10 and the top surface of the first first step structure 18 in the second step region B away from the active area 10 in the third direction is 3 times the preset size L1.
  • the semiconductor structure further includes an isolation structure (corresponding to the remaining isolation structure 191 in the above embodiment); the isolation structure is located between adjacent first step structures 18, and between the first step structure 18 and the active region 10.
  • the isolation structure can isolate adjacent first step structures 18 to prevent leakage between the step structures.
  • the projection area of the first step structure 18 along the Z-axis direction is a comb-tooth shape; the second step structure 181 of the connecting end c of each first step structure 18 in the first step area A is interconnected along the projection area of the Z-axis direction and connected to the active area 10; the second step structure 181 of the connecting end c of each first step structure 18 in the second step area B is interconnected along the projection area of the Z-axis direction and connected to the active area 10.
  • the semiconductor structure also includes a dielectric layer 22 and a conductive column 21; the dielectric layer 22 is located on the surface of the first step structure 18, the isolation structure and the active area 10; the conductive column 21 is located in the dielectric layer 22 and on the surface of each second step structure 181.
  • the embodiment of the present disclosure provides a semiconductor structure, wherein the first step region A and the second step region B both include M first step structures 18 arranged at intervals along the first direction. Since the M first step structures 18 are arranged at intervals, the projected area of the formed step structure as a whole in the third direction can be reduced, thereby reducing the coupling effect between the step structures, thereby reducing signal crosstalk, and improving the performance of the semiconductor structure.
  • the first step region A and the second step region B are located away from the active region 10.
  • the sizes of the i-th first stepped structures 18 in the third direction are not equal. Therefore, the wirings of adjacent layers can be arranged on both sides of the active area 10, thereby reducing the density of the wirings and simplifying the wiring arrangement of the semiconductor structure.
  • the presently disclosed embodiment also provides a semiconductor structure, which is formed by the method for forming the semiconductor structure in the above embodiment.
  • the first step structure 18 includes N (for example, N is 3) second step structures 181 stacked in sequence along the Z-axis direction; the sizes of the first second step structure 181 located in the first step area A and the first second step structure 181 located in the second step area B from bottom to top along the Z-axis direction are not equal along the Y-axis direction; the sizes of the third second step structure 181 located in the first step area A and the second step area B from bottom to top along the Z-axis direction are not equal along the Y-axis direction; the sizes of the second second step structure 181 located in the first step area A and the second step area B from bottom to top along the Z-axis direction are equal along the Y-axis direction.
  • the j-th second step structure 181 from bottom to top along the Z-axis direction in the first step area A and the j-th second step structure 181 from bottom to top along the Z-axis direction in the second step area B are staggered along the X-axis direction.
  • the semiconductor structure provided in the embodiment of the present disclosure is similar to the semiconductor structure in the above-mentioned embodiment.
  • the technical features not fully disclosed in the embodiment of the present disclosure please refer to the above-mentioned embodiment for understanding, and no further details will be given here.
  • the embodiment of the present disclosure provides a semiconductor structure, including the j-th second step structure 181 located in the first step region A from bottom to top along the Z-axis direction, and the j-th second step structure 181 located in the second step region B from bottom to top along the Z-axis direction, which are staggered along the X-axis direction, so that the conductive pillars 21 formed in the first step region A and the second step region B can be staggered along the X-axis direction, thereby reducing the wiring density and simplifying the wiring setting of the semiconductor structure.

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Abstract

提供一种半导体结构及其形成方法，方法包括：提供沿第一方向排列的第一台阶区域、有源区和第二台阶区域；刻蚀第一台阶区域和第二台阶区域，分别形成M个第一台阶结构；远离有源区，第一台阶结构在第三方向上的尺寸依次减小；位于第一台阶区域和第二台阶区域中的第i个第一台阶结构在第三方向上的尺寸不相等；i＝1、2…M。

Description

半导体结构及其形成方法
相关申请的交叉引用
本公开基于申请号为202211216819.2、申请日为2022年09月30日、发明名称为“半导体结构及其形成方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开实施例涉及但不限于一种半导体结构及其形成方法。
背景技术
目前，通常采用台阶(Staircase)结构辅助实现三维半导体器件的堆叠(stacking)结构，以提高半导体器件的集成度。然而，对于堆叠的三维半导体器件来说，无论是位线(Bit Line，BL)台阶结构还是字线(Word Line，WL)台阶结构均面临较大的耦合问题。
发明内容
本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供叠层结构和与所述叠层结构连接的有源区；所述有源区将所述叠层结构划分为沿第一方向排列的第一台阶区域和第二台阶区域；所述第一台阶区域和所述第二台阶区域均包括沿所述第一方向间隔排布的M个初始台阶结构；
依次同时刻蚀所述第一台阶区域和所述第二台阶区域中远离所述有源区的前i个初始台阶结构，对应形成位于所述第一台阶区域中的M个第一台阶结构和所述第二台阶区域中的M个第一台阶结构；
其中，沿远离所述有源区的方向，所述第一台阶结构在第三方向上的尺寸依次减小；位于所述第一台阶区域和所述第二台阶区域中远离所述有源区的第i个所述第一台阶结构在所述第三方向上的尺寸不相等；i＝1、2…M；所述第一方向平行于所述有源区所在平面，所述第三方向垂直于所述有源区所在的平面。在一些实施例中，所述方法还包括：
沿第二方向对所述第一台阶结构进行多次刻蚀，于每一所述第一台阶结构中形成沿所述第三方向依次堆叠的多个第二台阶结构；沿所述第三方向从上至下，所述第二台阶结构在所述第二方向上的尺寸依次增大；
所述第二方向平行于所述有源区所在平面、且与所述第一方向相交。
在一些实施例中，所述叠层结构沿所述第三方向上的投影区域为梳齿形；所述第一台阶区域中位于每一第一台阶结构的连接端部的第二台阶结构沿所述第三方向上的投影区域互连，且与所述有源区连接；所述第二台阶区域中位于每一第一台阶结构的连接端部的第二台阶结构沿所述第三方向上的投影区域互连，且与所述有源区连接；所述叠层结构通过以下步骤形成：
提供初始叠层结构，所述初始叠层结构位于所述有源区沿所述第一方向的两侧；
在所述有源区的表面形成保护层；
刻蚀所述初始叠层结构，形成所述初始台阶结构、以及位于相邻两个所述初始台阶结构之间、且位于所述初始台阶结构与有源区之间的隔离凹槽；所述隔离凹槽在所述第二方 向上具有一个开口。
在一些实施例中，所述方法还包括：
在所述隔离凹槽中形成隔离结构；
在所述第二台阶区域中的所述M个初始台阶结构和所述隔离结构的表面形成具有预设厚度的阻挡层。
在一些实施例中，所述第一台阶结构通过以下步骤形成：
在所述第一台阶区域、所述保护层和所述阻挡层的表面形成第一光刻胶层；
通过所述第一光刻胶层对部分所述初始台阶结构、部分所述阻挡层和部分所述隔离结构进行M次刻蚀，在所述第一台阶区域和所述第二台阶区域中均形成所述M个第一台阶结构和刻蚀后的隔离结构；
其中，在第i次刻蚀之前，对第i-1次刻蚀过程中使用的所述第一光刻胶层进行修剪，以使得第i次刻蚀过程中的所述第一光刻胶层至少暴露出所述第一台阶区域中的前i个初始台阶结构、以及所述第二台阶区域中的第i个初始台阶结构表面的所述阻挡层、以及前i-1个初始台阶结构。
在一些实施例中，通过所述第一光刻胶层对部分所述初始台阶结构和部分所述阻挡层进行M次刻蚀，在所述第一台阶区域和所述第二台阶区域中均形成所述M个第一台阶结构，包括：
通过所述第一光刻胶层，沿靠近所述有源区方向对所述第一台阶区域和所述第二台阶区域中远离所述有源区的第i个初始台阶结构进行M-i+1次刻蚀，在所述第一台阶区域和所述第二台阶区域中均形成所述M个第一台阶结构。
在一些实施例中，所述第二台阶结构通过以下步骤形成：
在所述第一台阶结构、所述保护层和所述刻蚀后的隔离结构表面形成第二光刻胶层；
通过所述第二光刻胶层对所述第一台阶结构和所述刻蚀后的隔离结构进行N-1次刻蚀，形成所述第二台阶结构和剩余的隔离结构；
其中，在第j次刻蚀之前，对第j-1次刻蚀过程中使用的所述第二光刻胶层进行修剪，以使得第j次刻蚀过程中的所述第二光刻胶层至少暴露出每一所述第一台阶结构中远离所述连接端部的前j个部分；j＝1、2…N。
在一些实施例中，所述第一台阶结构包括沿所述第二方向从右至左依次排列的j个部分，通过所述第二光刻胶层对所述第一台阶结构进行N-1次刻蚀，形成所述第二台阶结构，包括：
沿所述第二方向依次对远离所述连接端部的第j个部分进行N-j次刻蚀，形成所述第二台阶结构。
在一些实施例中，在形成所述第二台阶结构之后，所述方法还包括：
去除所述第二光刻胶层和所述保护层。
在一些实施例中，在去除所述保护层之后，所述方法还包括：
在所述第二台阶结构、所述剩余的隔离结构和所述有源区的表面形成介质层；
刻蚀所述介质层，形成2M×N个刻蚀孔；其中，每一所述刻蚀孔暴露出一个所述第二台阶结构；
在所述刻蚀孔中形成导电柱。
第二方面，本公开实施例提供一种半导体结构，所述半导体结构包括：第一台阶区域、第二台阶区域、以及位于所述第一台阶区域和所述第二台阶区域之间的有源区；
所述第一台阶区域和所述第二台阶区域均包括M个沿第一方向依次排布的第一台阶结构、且所述第一台阶结构均与所述有源区连接；
沿远离所述有源区的方向，所述第一台阶结构在第三方向上的尺寸依次减小；位于所述第一台阶区域和所述第二台阶区域中远离所述有源区的第i个所述第一台阶结构在所述第三方向上的尺寸不相等；i＝1、2…M；
所述第一方向平行于所述有源区所在平面内的任意一个方向，所述第三方向垂直于所述有源区所在的平面相交。
在一些实施例中，每一所述第一台阶结构包括N个沿所述第三方向依次堆叠的第二台阶结构；
位于所述第一台阶区域沿所述第三方向自下而上第j个所述第二台阶结构与位于所述第二台阶区域沿所述第三方向自下而上第j个所述第二台阶结构在第二方向上的尺寸相等或者不相等；
所述第二方向位于所述有源区所在平面内、且与所述第一方向相交。
在一些实施例中，所述第一台阶区域中的第i个所述第一台阶结构包括第(2i-2)×N+1个第二台阶结构至第(2i-1)×N个第二台阶结构；每一所述第二台阶结构在所述第三方向上具有预设尺寸；
位于所述第一台阶区域远离所述有源区的第i个所述第一台阶结构的顶面和所述第二台阶区域中远离所述有源区的第i个所述第一台阶结构的顶面，在所述第三方向上的尺寸之差为N倍的所述预设尺寸。
在一些实施例中，所述半导体结构还包括隔离结构；
所述隔离结构位于相邻的所述第一台阶结构之间、以及所述第一台阶结构与所述有源区之间。
在一些实施例中，所述第一台阶结构沿所述第三方向上的投影区域为梳齿形；所述第一台阶区域中每一第一台阶结构的连接端部的第二台阶结构沿所述第三方向上的投影区域互连，且与所述有源区连接；所述第二台阶区域中每一第一台阶结构的连接端部的第二台阶结构沿所述第三方向上的投影区域互连，且与所述有源区连接。
在一些实施例中，所述半导体结构还包括介质层和导电柱；
所述介质层位于所述第一台阶结构、所述隔离结构和所述有源区的表面；
所述导电柱位于所述介质层中、且位于每一所述第二台阶结构的表面。
本公开实施例提供的半导体结构及其形成方法，在有源区两侧的第一台阶区域和第二台阶区域均形成了间隔排布的M个第一台阶结构。由于M个第一台阶结构是间隔排布的，因此，可以减小所形成的台阶结构整体在第三方向上的投影面积，从而可以降低台阶结构之间的耦合作用，进而减少信号串扰，提升半导体结构的性能。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构形成方法的流程示意图；
图2a～图2l为本公开实施例提供的半导体结构形成过程中的结构示意图；
图3a～图3d为本公开实施例提供的另一种半导体结构形成过程中的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在 其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。有源区可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义与有源区顶表面和底表面的相交(例如垂直)的方向为第三方向。在有源区的顶表面和底表面(即有源区所在的平面)方向上，定义两彼此相交(例如彼此垂直)的方向，例如可以定义第一台阶结构排列的方向为第一方向，基于第二方向和第一方向可以确定有源区的平面方向。本公开实施例中，第一方向、第二方向和第三方向可以两两相互垂直，例如可以定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。在其它实施例中，第一方向、第二方向和第三方向也可以不垂直。
本公开实施例提供一种半导体结构的形成方法，图1为本公开实施例提供的半导体结构形成方法的流程示意图，图2a～图2l为本公开实施例提供的半导体结构形成过程中的结构示意图，图3a～图3d为本公开实施例提供的另一种半导体结构形成过程中的结构示意图，如图1、图2a～图2l和图3a～图3d所示，半导体结构的形成方法包括以下步骤：
步骤S101，提供叠层结构13和与叠层结构13连接的有源区10；有源区10将叠层结构13划分为沿第一方向排列的第一台阶区域A和第二台阶区域B；第一台阶区域A和第二台阶区域B均包括沿第一方向间隔排布的M个初始台阶结构14。
在一些实施例中，有源区10中形成有包括晶体管结构和电容器结构等的存储单元阵列，叠层结构13与有源区10连接，叠层结构13用于形成与存储单元阵列连接的字线台阶或者位线台阶。本公开实施例中，有源区10将叠层结构13划分为沿第一方向排列的第一台阶区域A和第二台阶区域B，其中，第一台阶区域A和第二台阶区域B的面积大小可以相等，也就是说，有源区10可以将叠层结构13平分为两个面积相等的区域。在其它实施例中，第一台阶区域A和第二台阶区域B的面积也可以不等。
本公开实施例中，叠层结构13沿第三方向上的投影区域为梳齿形，初始台阶结构14构成梳齿形叠层结构13的梳齿部，且初始台阶结构14沿第二方向延伸。位于第一台阶区域A中的M个初始台阶结构14的在第二方向上的连接端部相互连接，且位于第二台阶区域B中的M个初始台阶结构14在第二方向上的连接端部相互连接。位于第一台阶区域A 和第二台阶区域B中的初始台阶结构14的连接端部均与有源区10连接，与有源区10连接的连接端部构成梳齿形叠层结构13的梳背部。
叠层结构13(或者初始台阶结构14)包括沿第三方向交替排列的导电层和绝缘层；导电层的材料可以是钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、铂(Pt)以及钯(Pd)中的任意一种金属材料，也可以是掺杂的多晶硅、掺杂的硅、氧化铟镓锌等中任意一种半导体材料；绝缘层的材料可以是氧化硅、氮氧化硅。绝缘层用于隔离沿第三方向相邻的导电层，防止漏电。
本公开实施例中，叠层结构13中的每一导电层可以与有源区10中的一列(或者一行)字线结构101(或者栅极结构)连接，形成字线台阶。或者，叠层结构13中的每一导电层可以与有源区10中的一行(或者一列)位线结构102连接，形成位线台阶。
本公开实施例中，第一台阶区域A包括沿第一方向间隔排布的M个初始台阶结构14，第二台阶区域B包括沿第一方向间隔排布的M个初始台阶结构14；需要说明的是，M可以根据半导体结构中存储单元的堆叠层数确定，M可以是任意大于1的整数，例如M为2、3或者更多。
步骤S102，依次同时刻蚀第一台阶区域A和第二台阶区域B中远离有源区10的前i个初始台阶结构14，对应形成位于第一台阶区域A中的M个第一台阶结构18和第二台阶区域B中的M个第一台阶结构18；其中，沿远离有源区10的方向，第一台阶结构18在第三方向上的尺寸依次减小；位于第一台阶区域A和第二台阶区域B中远离有源区10的第i个第一台阶结构18在第三方向上的尺寸不相等。
本公开实施例中，依次同时刻蚀第一台阶区域A和第二台阶区域B中远离有源区10的前i个初始台阶结构14是指：沿靠近有源区10方向，对第一台阶区域A和第二台阶区域B中远离有源区10的第i个初始台阶结构14进行M-i+1次刻蚀。i＝1、2…M。
例如，当M等于3时，沿靠近有源区10方向，对第一台阶区域A和第二台阶区域B中远离有源区10的第1个初始台阶结构14进行了3次刻蚀，第1个初始台阶结构14位于第一台阶区域A和第二台阶区域B的最外侧；对第一台阶区域A和第二台阶区域B中远离有源区10的第2个初始台阶结构14进行了2次刻蚀；对第一台阶区域A和第二台阶区域B中远离有源区10的第3个初始台阶结构14进行了1次刻蚀，第3个初始台阶结构14位于第一台阶区域A和第二台阶区域B的最内侧。
本公开实施例中，通过依次同时刻蚀第一台阶区域A和第二台阶区域B中远离有源区10的前i个初始台阶结构14，形成的位于第一台阶区域A中的M个第一台阶结构18和第二台阶区域B中的M个第一台阶结构18，沿远离有源区10的方向，在第三方向上第一台阶结构18的尺寸依次减小。例如，当M等于3时，沿远离有源区10的方向，位于第一台阶区域A中的3个第一台阶结构18在第三方向上的尺寸依次减小，且位于第二台阶区域B中的3个第一台阶结构18在第三方向上的尺寸依次减小。
在一些实施例中，位于第一台阶区域A远离有源区10的第i个第一台阶结构18的顶面和第二台阶区域B中远离有源区10的第i个第一台阶结构18的顶面，在第三方向上的尺寸不相等。例如，当M等于3时，位于第一台阶区域A远离有源区10的第1个第一台阶结构18的顶面和第二台阶区域B中远离有源区10的第1个第一台阶结构18的顶面，在第三方向上的尺寸不相等；位于第一台阶区域A远离有源区10的第3个第一台阶结构18的顶面和第二台阶区域B中远离有源区10的第3个第一台阶结构18的顶面，在第三方向上的尺寸也不相等。
本公开实施例提供的半导体结构的形成方法，通过刻蚀叠层结构13中的初始台阶结构14，在第一台阶区域A和第二台阶区域B均形成沿第一方向间隔排布的M个第一台阶结构18。由于M个第一台阶结构18是间隔排布的，因此，可以减小形成的台阶结构整体在第三方向的投影面积，从而可以降低台阶结构之间的耦合作用，进而减少信号串扰，提升半导体结构的性能。
另外，本公开实施例中，在有源区10两侧的第一台阶区域A和第二台阶区域B均形成了台阶结构，且位于第一台阶区域A和第二台阶区域B中远离有源区10的第i个第一台阶结构18在第三方向上的尺寸不相等。因此，可以使相邻层的布线设置在有源区10两侧，从而可以降低布线的密度，进而简化了半导体结构的布线设置。
下面结合图2a～图2l对本公开实施例提供的半导体结构的形成过程进行详细的说明。
首先，可以参考图2a～图2e，执行步骤S101，提供叠层结构13和与叠层结构13连接的有源区10；有源区10将叠层结构13划分为沿第一方向排列的第一台阶区域A和第二台阶区域B；第一台阶区域A和第二台阶区域B均包括沿第一方向间隔排布的M个初始台阶结构14。
在一些实施例中，叠层结构13可以通过以下步骤形成：提供初始叠层结构11，初始叠层结构11位于有源区10沿第一方向的两侧；在有源区10的表面形成保护层12；刻蚀初始叠层结构11，形成初始台阶结构14、以及位于相邻两个初始台阶结构14之间、且位于初始台阶结构14与有源区10之间的隔离凹槽15a；隔离凹槽15a在第二方向上具有一个开口b。
本公开实施例中，初始叠层结构11可以用于形成字线台阶或者位线台阶。
如图2a所示，初始叠层结构11位于有源区10沿X轴方向的两侧，且与有源区10中的字线结构101(或者栅极结构)连接；初始叠层结构11包括在Z轴方向上依次堆叠的多个台阶110，台阶110包括绝缘层112和位于绝缘层112表面的导电层111。台阶110在Z轴方向上具有预设尺寸L1。
如图2b所示，初始叠层结构11还可以与有源区10中的位线结构102连接。
接下来，本公开实施例以字线台阶为例，说明半导体结构的具体过程。
在一些实施例中，初始叠层结构11中导电层111和绝缘层112(或者台阶110)的层数可以根据的半导体结构中存储单元的层数来设置，位于同一层的字线结构101可以通过一个导电层111将其信号引出。本公开实施例中，以有源区10中字线结构101的层数为18层为例进行说明。
请继续参考图2a和图2c所示，在有源区10的表面沉积介质材料形成保护层12；采用干法刻蚀技术刻蚀初始叠层结构11，形成叠层结构13。实施时，在叠层结构13表面的表面形成具有预设图案的掩膜层(未示出)，其中，预设图案暴露出部分初始叠层结构11，通过掩膜层，刻蚀去除暴露出的部分初始叠层结构11，以将预设图案转移至初始叠层结构11中，形成叠层结构13。
本公开实施例中，介质材料可以是任意一种适合的惰性材料，例如，光刻胶、硬掩膜材料。保护层12用于在后续形成字线台阶的过程中保护有源区10不被刻蚀损伤。
本公开实施例中，叠层结构13包括6个沿X轴方向排列的初始台阶结构14和位于相邻两个初始台阶结构14之间、且位于初始台阶结构14与有源区10之间的隔离凹槽15a。隔离凹槽15a在Y轴方向上具有一个开口b。有源区10将叠层结构13划分为沿X轴方向排列的第一台阶区域A和第二台阶区域B，第一台阶区域A和第二台阶区域B均包括3个初始台阶结构14，即本公开实施例中的M＝3。
需要说明的是，由于本公开实施例中，以有源区10中字线结构101的层数为18层为例进行说明，且本公开实施例中的初始台阶结构14的总个数为2M个，因此，后续每一初始台阶结构14需要形成N(N为18/2M)个小的台阶结构(对应后续形成的第二台阶结构181)，以将每一层字线结构101电引出。由于M为3，因此N为3。
本公开实施例中，位于第一台阶区域A中的3个初始台阶结构14的连接端部c相互连接，位于第二台阶区域B中的3个初始台阶结构14的连接端部c相互连接，且每一初始台阶结构14通过连接端部c与有源区10(即字线结构101)连接。
在一些实施例中，在形成初始台阶结构14之后，半导体结构的形成方法还包括：在隔离凹槽15a中形成隔离结构15；在第二台阶区域B中的M个初始台阶结构14和隔离结 构15的表面形成具有预设厚度的阻挡层16。
如图2c和图2d所示，在隔离凹槽15a中沉积隔离材料，形成隔离结构15。隔离材料可以是任意一种绝缘材料，例如为氧化硅或者氮氧化硅。隔离结构15可以隔离相邻的初始台阶结构14，防止台阶结构之间的漏电。
需要说明的是，本公开实施例中的隔离结构15还形成于隔离凹槽15a之外，本公开中仅示出了位于隔离凹槽15a中的隔离结构15，未示出隔离凹槽15a之外的隔离结构15。
如图2e所示，在第二台阶区域B中的3个初始台阶结构14和位于第二台阶区域B中的隔离结构15的表面沉积阻挡层材料，形成阻挡层16；阻挡层材料可以是氧化硅，阻挡层16用于实现第一台阶区域A和第二台阶区域B之间的具有一定的高度差。
本公开实施例中，阻挡层16具有预设厚度L2，当阻挡层16相对于叠层结构13的刻蚀选择比等于1时，预设厚度L2可以是3×L1(即N×L1)。
本公开实施例中，阻挡层16用于在后续形成第一台阶结构18的过程中，使位于第一台阶区域A中远离有源区10的第i个第一台阶结构18和位于第二台阶区域B中远离有源区10的第i个第一台阶结构18的刻蚀停止在不同层上。进而使得第一台阶区域A和第二台阶区域B中远离有源区10的第i个第一台阶结构18在Z轴方向上的尺寸不相等。
接下来，可以参考图2f～图2l，执行步骤S102，依次同时刻蚀第一台阶区域A和第二台阶区域B中远离有源区10的前i个初始台阶结构14，对应形成位于第一台阶区域A中的M个第一台阶结构18和第二台阶区域B中的M个第一台阶结构18。
在一些实施例中，第一台阶结构18可以通过以下步骤形成：在第一台阶区域A、保护层12和阻挡层16的表面形成第一光刻胶层；通过第一光刻胶层对部分初始台阶结构14、部分阻挡层16和部分隔离结构15进行M次刻蚀，在第一台阶区域A和第二台阶区域B中均形成M个第一台阶结构18和刻蚀后的隔离结构19；其中，在第i次刻蚀之前，对第i-1次刻蚀过程中使用的第一光刻胶层进行修剪，以使得第i次刻蚀过程中的第一光刻胶层至少暴露出第一台阶区域A中的前i个初始台阶结构14、以及第二台阶区域B中的第i个初始台阶结构14表面的阻挡层16、以及前i-1个初始台阶结构14。
本公开实施例中，第一台阶区域A和第二台阶区域B均包括3个初始台阶结构14(即M＝3)，因此，共需要进行3次刻蚀，才能形成位于第一台阶区域A中的3个第一台阶结构18和第二台阶区域B中的3个第一台阶结构18。
首先，参考图2f和图2g，进行第1次纵向刻蚀过程，在第一台阶区域A、保护层12和阻挡层16的表面形成第一光刻胶层17a。第一光刻胶层17a位于不同区域的表面可以位于同一平面或不同平面，第一光刻胶层17a的厚度满足多次纵向刻蚀过程所需要的厚度。第一光刻胶层17a暴露出位于第一台阶区域A中，远离有源区10的第1个初始台阶结构14和第1个隔离结构15、以及暴露出位于第二台阶区域B中，远离有源区10的第1个初始台阶结构14表面的阻挡层16和位于第1个隔离结构15表面的阻挡层16，对暴露出的初始台阶结构14、隔离结构15和阻挡层16进行第1次刻蚀，形成位于第一台阶区域A中的第一刻蚀结构14a，以及位于第二台阶区域B中的第一刻蚀结构14a。其中，位于第一台阶区域A中的第一刻蚀结构14a包括第1次刻蚀后的初始台阶结构14和第1次刻蚀后的隔离结构15；位于第二台阶区域B中的第一刻蚀结构14a包括第1次刻蚀后的初始台阶结构14和第1次刻蚀后的隔离结构15。
其中，第1次纵向刻蚀的刻蚀深度为6×L1(即2N个台阶110)。由于阻挡层16相对于叠层结构13的刻蚀选择比等于1，且L2＝N×L1＝3×L1；因此，在第1次纵向刻蚀时，位于第一台阶区域A中的第一刻蚀结构14a在Z轴方向的尺寸比位于第二台阶区域B中的第一刻蚀结构14a在Z轴方向的尺寸低3×L1；也就是说，位于第一台阶区域A中的第一刻蚀结构14a比位于第二台阶区域B中的第一刻蚀结构14a低3个台阶。
接下来，参考图2h，进行第2次纵向刻蚀过程，在第2次纵向刻蚀之前，对第1次纵向刻蚀过程中使用的第一光刻胶层17a沿靠近有源区10方向进行修剪，形成第一光刻胶 层17b；使得第2次纵向刻蚀过程中的第一光刻胶层17b暴露出第一台阶区域A中的第一刻蚀结构14a，以及远离有源区10的第2个初始台阶结构14和第2个隔离结构15、以及暴露出第二台阶区域B中的第一刻蚀结构14a、位于远离有源区10的第2个初始台阶结构14表面的阻挡层16和位于第2个隔离结构15表面的阻挡层16；对暴露出的第一刻蚀结构14a、初始台阶结构14、隔离结构15以及阻挡层16进行第2次纵向刻蚀；形成位于第一台阶区域A中的第二刻蚀结构14b，以及位于第二台阶区域B中的第二刻蚀结构14b。其中，位于第一台阶区域A中的第二刻蚀结构14b包括位于第2次刻蚀后的2个初始台阶结构14和第2次刻蚀后的2个隔离结构15；位于第二台阶区域B中的第二刻蚀结构14b包括第2次刻蚀后的2个初始台阶结构14和第1次刻蚀后的2个隔离结构15。
本开始实施例中，第2次纵向刻蚀的刻蚀深度为6×L1(即2N个台阶)，且L2＝N×L1＝3×L1，因此，在第2次纵向刻蚀时，位于第一台阶区域A中的第二刻蚀结构14b在Z轴方向的尺寸比位于第二台阶区域B中的第二刻蚀结构14b在Z轴方向的尺寸低3×L1；也就是说，位于第一台阶区域A中的第二刻蚀结构14b比位于第二台阶区域B中的第二刻蚀结构14b低3个台阶110。
最后，进行第3次纵向刻蚀过程，参考图2i，在第3次纵向刻蚀之前，对第2次纵向刻蚀过程中使用的第一光刻胶层17b沿靠近有源区10方向进行修剪，形成第一光刻胶层17c，使得第3次纵向刻蚀过程中的第一光刻胶层17c暴露出第一台阶区域A中的第二刻蚀结构14b，以及远离有源区10的第3个初始台阶结构14和第3个隔离结构15；以及暴露出第二台阶区域B中的第二刻蚀结构14b，以及位于远离有源区10的第3个初始台阶结构14表面的阻挡层16和位于第3个隔离结构15表面的阻挡层16；对暴露出的第二刻蚀结构14b、初始台阶结构14、隔离结构15以及阻挡层16进行第3次刻蚀，形成位于第一台阶区域A中远离有源区10方向交替排布的第一台阶结构18和刻蚀后的隔离结构19，以及位于第二台阶区域B中远离有源区10方向交替排布的第一台阶结构18和刻蚀后的隔离结构19。
本开始实施例中，第3次纵向刻蚀的刻蚀深度为3×L1(即N个台阶110)，且L2＝3×L1；因此，在第3次纵向刻蚀之后，位于第一台阶区域A远离有源区10的第i个第一台阶结构18的顶面和第二台阶区域B中远离有源区10的第i个第一台阶结构18的顶面，在第三方向上的尺寸之差为3×L1，其中，i＝1、2、3。也就是说，位于第一台阶区域A远离有源区10的第i个第一台阶结构18比位于第二台阶区域B中远离有源区10的第i个第一台阶结构18低3个台阶110。
需要说明的是，由于每一层字线结构101均需通过台阶110结构连出，因此，第一台阶结构18中台阶110的最大层数与字线结构101的层数需要相等。由于第二台阶区域B中第i个第一台阶结构18的高度大于第一台阶区域A中第i个第一台阶结构18的高度，因此，第3次过程中，不需要对第二台阶区域B中远离有源区10的第3个初始台阶结构14进行刻蚀，只需要去除初始台阶结构14表面的阻挡层16即可，因此第3次刻蚀过程的深度为阻挡层16的厚度N×L1。
本公开实施例提供的半导体结构的形成方法，通过刻蚀叠层结构13中的初始台阶结构14，在第一台阶区域A和第二台阶区域B均形成沿第一方向间隔排布的M个第一台阶结构18。由于M个第一台阶结构18是间隔排布的，因此，可以减小形成的台阶结构整体在第三方向的投影面积，从而可以降低台阶结构之间的耦合作用，进而减少信号串扰，提升半导体结构的性能。
在一些实施例中，在形成第一台阶结构18之后，半导体结构的形成方法还包括：去除第一光刻胶层17c。本公开实施例中，可以通过湿法(例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀)或者干法刻蚀技术去除第一光刻胶层17c。
在一些实施例中，去除第一光刻胶层17c之后，半导体结构的形成方法还包括：沿第二方向对第一台阶结构18进行多次刻蚀，于每一第一台阶结构18中形成沿第三方向依次 堆叠的多个第二台阶结构181；沿第三方向从上至下，第二台阶结构181在第二方向上的尺寸依次增大。
在一些实施例中，第二台阶结构181可以通过以下步骤形成：在第一台阶结构18、保护层12和刻蚀后的隔离结构19表面形成第二光刻胶层；通过第二光刻胶层对第一台阶结构18和刻蚀后的隔离结构19进行N-1次刻蚀，形成第二台阶结构181和剩余的隔离结构191；其中，在第j次刻蚀之前，对第j-1次刻蚀过程中使用的第二光刻胶层进行修剪，以使得第j次刻蚀过程中的第二光刻胶层至少暴露出每一第一台阶结构18中远离连接端部的前j个部分；j＝1、2…N。
参考图2j，第一台阶结构18包括沿Y轴方向从右至左依次排列的3个部分，分别为d、e、f(如图2j中虚线划分的部分)，因此，共需要进行2次刻蚀，才能形成对应于每一第一台阶结构18中的3个第二台阶结构181。
首先，请继续参考图2j，进行第1次横向刻蚀过程，在第一台阶结构18和刻蚀后的隔离结构19表面形成第二光刻胶层20a，第二光刻胶层20a暴露远离连接端部的第一部分d；对暴露出的第一部分d进行第1次横向刻蚀，形成第一子台阶结构18a和第一子隔离结构19a。其中，第1次横向刻蚀的刻蚀深度为L1(即1个台阶110)。
接下来，参考图2j至图2l，进行第2次横向刻蚀过程，在第2次横向刻蚀之前，对第1次横向刻蚀过程中使用的第二光刻胶层20a沿Y轴方向中靠近连接端部方向修剪，形成第二光刻胶层20b；使得第2次刻蚀过程中的第二光刻胶层20b暴露第一子台阶结构18a、第一子隔离结构19a和第二部分e；对暴露出的第一子台阶结构18a、第一子隔离结构19a和第二部分e进行第2次横向刻蚀，并去除第二光刻胶层20b，形成第二台阶结构181和剩余的隔离结构191。其中，第2次横向刻蚀的刻蚀深度为L1(即1个台阶110)。
本公开实施例中，位于第一台阶区域A沿Z轴方向自下而上第j个第二台阶结构181与位于第二台阶区域B沿Z轴方向自下而上第j个第二台阶结构181在Y轴方向上的尺寸相等。例如，位于第一台阶区域A沿Z轴方向自下而上第2个第二台阶结构181与位于第二台阶区域B沿Z轴方向自下而上第2个第二台阶结构181在Y轴方向上的尺寸相等。
如图2l所示，在形成第二台阶结构181之后，半导体结构的形成方法还包括：去除保护层12。
本公开实施例中，可以通过湿法(例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀)或者干法刻蚀技术依次去除第二光刻胶层20b和保护层12。
请继续参考图2l，在去除保护层12之后，半导体结构的形成方法还包括：在第二台阶结构181、剩余的隔离结构191和有源区10的表面沉积介质层材料形成介质层22；刻蚀介质层22，形成2M×N个刻蚀孔(未示出)；其中，每一刻蚀孔暴露出一个第二台阶结构181；在刻蚀孔中填充导电材料形成导电柱21。
本公开实施例中，介质层材料可以是任意一种绝缘材料，例如为氧化硅或者氮氧化硅。导电材料可以是任意一种适合的金属材料，例如可以是钨、钴、铜等。
本公开实施例中，在有源区10两侧的第一台阶区域A和第二台阶区域B均形成了台阶结构，且位于第一台阶区域A和第二台阶区域B中远离有源区10的第i个第一台阶结构18在第三方向上的尺寸不相等，从而使得沿第三方向自下而上第j个第二台阶结构181在第三方向上的高度不同。因此，可以使相邻层的布线设置在有源区10两侧，从而可以降低布线的密度，进而简化了半导体结构的布线设置。
下面结合图3a～图3d对本公开实施例提供的半导体结构的形成过程进行详细的说明。
在一些实施例中，在形成如图2i所示的结构之后，半导体结构的形成方法还可以包括：第一台阶结构18包括沿第二方向从右至左依次排列的j个部分；沿第二方向依次对远离连接端部的第j个部分进行N-j次刻蚀，形成第二台阶结构181。
结合图2i和图3a所示，第一台阶结构18包括沿Y轴方向从右至左3个部分，分别为第一部分d、第二部分e、第三部分f(如图3a中虚线划分的部分)，因此，共需要进行 2次刻蚀，才能形成对应于每一第一台阶结构18中的3个第二台阶结构181。其中，位于第一台阶区域A中的第三部分f与位于第二台阶区域B中的第三部分f沿Y轴方向的尺寸不相等；位于第一台阶区域A中的第一部分d与位于第二台阶区域B中的第一部分d沿Y轴方向的尺寸不相等。
首先，参考图3a，进行第1次横向刻蚀过程，在第一台阶结构18和刻蚀后的隔离结构19表面形成第三光刻胶层23a，其中，位于第一台阶区域A中的部分第三光刻胶层23a沿Y轴方向的尺寸小于位于第二台阶区域B中的部分第三光刻胶层23a沿Y轴方向的尺寸，以使第三光刻胶层23a暴露出位于第一台阶区域A中的第一部分d的尺寸L3大于位于第二台阶区域B中的第一部分d的尺寸L4；对暴露出的第一部分d进行第1次横向刻蚀，形成第二子台阶结构18b和第二子隔离结构19b。其中，第1次横向刻蚀的刻蚀深度为L1(即1个台阶110)。
接下来，参考图3b和图3c，进行第2次横向刻蚀过程，在第2次横向刻蚀之前，对第1次刻蚀过程中使用的第三光刻胶层23a沿靠近连接端部方向(Y轴方向)修剪，形成修剪后的第三光刻胶层23b，其中，位于第一台阶区域A中的部分第三光刻胶层23b沿Y轴方向的尺寸小于位于第二台阶区域B中的部分第三光刻胶层23b沿Y轴方向的尺寸，以使得第2次横向刻蚀过程中的第三光刻胶层23b暴露第二子台阶结构18b、第二子隔离结构19b和第二部分e，本公开实施例中，位于第一台阶区域A中的第二部分e沿Y轴方向的尺寸L5和位于第二台阶区域B中的第二部分e沿Y轴方向的尺寸L6相等，在其他实施例中，位于第一台阶区域A和位于第二台阶区域B中的第二部分e沿Y轴方向的尺寸还可以不相等。对暴露出的第二子台阶结构18b、第二子隔离结构19b和第二部分e进行第2次横向刻蚀并去除第三光刻胶层23b，形成第二台阶结构181和剩余的隔离结构191。其中，第2次横向刻蚀的刻蚀深度为L1(即1个台阶110)。
需要说明的是，随着对第三光刻胶层修剪次数的增加，第三光刻胶层的面积逐渐缩小，且位于第一台阶区域A中的第三光刻胶层沿X轴暴露的区域逐渐增大(请参考图3a和图3b)，由有源区10的面积限制，位于第一台阶区域A中的第三光刻胶层沿X轴暴露的区域不能超过有源区10所在的区域。
本公开实施例中，请继续参考图3c，位于第一台阶区域A和位于第二台阶区域B中沿Z轴方向由下至上的第1个的第二台阶结构181沿Y轴方向的尺寸不相等、且位于第一台阶区域A和位于第二台阶区域B中沿Z轴方向由下至上的第3个的第二台阶结构181沿Y轴方向的尺寸不相等。因此，位于第一台阶区域A中沿Z轴方向由下至上的第j个的第二台阶结构181，和位于第二台阶区域B中沿Z轴方向由下至上的第j个的第二台阶结构181沿X轴方向错位分布。
如图3c所示，在形成第二台阶结构181之后，半导体结构的形成方法还包括：去除保护层12。如图3d所示，在去除保护层12之后，半导体结构的形成方法还包括：在第二台阶结构181、剩余的隔离结构191和有源区10的表面沉积介质层材料形成介质层22；刻蚀介质层22，形成2M×N个刻蚀孔(未示出)；其中，每一刻蚀孔暴露出一个第二台阶结构181；在刻蚀孔中填充导电材料形成导电柱21。
本公开实施例提供的半导体结构的形成方法与上述实施例中的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
通过本公开实施例提供的半导体结构的形成方法，形成位于第一台阶区域A中沿Z轴方向由下至上的第j个的第二台阶结构181、和位于第二台阶区域B中沿Z轴方向由下至上的第j个的第二台阶结构181沿X轴方向错位分布，从而可以使形成的位于第一台阶区域A与位于第二台阶区域B中的导电柱21在X轴方向错位分布，从而可以降低布线的密度，进而简化了半导体结构的布线设置。
本公开实施例还提供一种半导体结构，通过上述实施例中半导体结构的形成方法形成， 请继续参考图2l，半导体结构包括：第一台阶区域A、第二台阶区域B、以及位于第一台阶区域A和第二台阶区域B之间的有源区10。
在一些实施例中，有源区10中形成有字线结构101、位线结构102和栅极结构等，第一台阶区域A和第二台阶区域B与有源区10连接。
请继续参考图2l，第一台阶区域A和第二台阶区域B与有源区10中的字线结构101连接，在其他实施例中，第一台阶区域A和第二台阶区域B与有源区10中的位线结构102(可以参考图2b)连接。
请继续参考图2l，第一台阶区域A和第二台阶区域B的面积大小可以相等。在其它实施例中，第一台阶区域A和第二台阶区域B的面积也可以不等。
在一些实施例中，请继续参考图2l，第一台阶区域A和第二台阶区域B均包括M(例如M为3)个沿X轴方向依次排布的第一台阶结构18、且第一台阶结构18均与有源区10连接；沿远离有源区10的方向，第一台阶结构18在Z轴方向上的尺寸依次减小。
在一些实施例中，位于第一台阶区域A和第二台阶区域B中远离有源区10的第i个第一台阶结构18在第三方向上的尺寸不相等；i＝1、2…M。例如，位于第一台阶区域A和第二台阶区域B中远离有源区10的第1个第一台阶结构18在Z轴方向上的尺寸不相等。
本公开实施例中，第一台阶结构18包括在Z轴方向上依次堆叠的台阶(未示出)，每一台阶包括在Z轴方向上依次排列的一层导电层(未示出)和一层绝缘层(未示出)。绝缘层用于隔离沿第三方向相邻的导电层，防止漏电。
在一些实施例中，请继续参考图2l，第一台阶结构18包括N(例如N为3)个沿Z轴方向依次堆叠的第二台阶结构181；位于第一台阶区域A沿Z轴方向自下而上第j个第二台阶结构181与位于第二台阶区域B沿第三方向自下而上第j个第二台阶结构181在Y轴方向上的尺寸相等。例如，位于第一台阶区域A沿Z轴方向自下而上第2个第二台阶结构181与位于第二台阶区域B沿第三方向自下而上第2个第二台阶结构181在Y轴方向上的尺寸相等。
在一些实施例中，第一台阶区域A中的第i个第一台阶结构18包括第(2i-2)×N+1(例如N为3)个第二台阶结构181至第(2i-1)×N(例如N为3)个第二台阶结构181；每一第二台阶结构181在Z轴方向上具有预设尺寸L1；位于第一台阶区域A远离有源区10的第i个第一台阶结构18的顶面和第二台阶区域B中远离有源区10的第i个第一台阶结构18的顶面，在Z轴方向上的尺寸之差为3倍的预设尺寸L1；例如，位于第一台阶区域A远离有源区10的第1个第一台阶结构18的顶面和第二台阶区域B中远离有源区10的第1个第一台阶结构18的顶面，在第三方向上的尺寸之差为3倍的预设尺寸L1。
在一些实施例中，请继续参考图2l，半导体结构还包括隔离结构(对应上述实施例中剩余的隔离结构191)；隔离结构位于相邻的第一台阶结构18之间、以及第一台阶结构18与有源区10之间。隔离结构可以隔离相邻的第一台阶结构18，防止台阶结构之间的漏电。
在一些实施例中，请继续参考图2l，第一台阶结构18沿Z轴方向上的投影区域为梳齿形；第一台阶区域A中每一第一台阶结构18的连接端部c的第二台阶结构181沿Z轴方向上的投影区域互连，且与有源区10连接；第二台阶区域B中每一第一台阶结构18的连接端部c的第二台阶结构181沿Z轴方向上的投影区域互连，且与有源区10连接。
在一些实施例中，请继续参考图2l，半导体结构还包括介质层22和导电柱21；介质层22位于第一台阶结构18、隔离结构和有源区10的表面；导电柱21位于介质层22中、且位于每一第二台阶结构181的表面。
本公开实施例提供半导体结构，第一台阶区域A和第二台阶区域B均包括沿第一方向间隔排布的M个第一台阶结构18。由于M个第一台阶结构18是间隔排布的，因此，可以减小形成的台阶结构整体在第三方向的投影面积，从而可以降低台阶结构之间的耦合作用，进而减少信号串扰，提升半导体结构的性能。
另外，本公开实施例中，位于第一台阶区域A和第二台阶区域B中远离有源区10的 第i个第一台阶结构18在第三方向上的尺寸不相等。因此，可以使相邻层的布线设置在有源区10两侧，从而可以降低布线的密度，进而简化了半导体结构的布线设置。
本公开实施例还提供一种半导体结构，通过上述实施例中半导体结构的形成方法形成，请继续参考图3c，第一台阶结构18包括N(例如N为3)个沿Z轴方向依次堆叠的第二台阶结构181；位于第一台阶区域A和位于第二台阶区域B中沿Z轴方向由下至上的第1个的第二台阶结构181沿Y轴方向的尺寸不相等；位于第一台阶区域A和位于第二台阶区域B中沿Z轴方向由下至上的第3个的第二台阶结构181沿Y轴方向的尺寸不相等；位于第一台阶区域A和位于第二台阶区域B中沿Z轴方向由下至上的第2个的第二台阶结构181沿Y轴方向的尺寸相等。
由于部分位于第一台阶区域A和位于第二台阶区域B中沿Z轴方向由下至上的第i个的第二台阶结构181沿Y轴方向的尺寸不相等，因此，使得位于第一台阶区域A中沿Z轴方向由下至上的第j个的第二台阶结构181，和位于第二台阶区域B中沿Z轴方向由下至上的第j个的第二台阶结构181沿X轴方向错位分布。
本公开实施例提供的半导体结构与上述实施例中的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本公开实施例提供半导体结构，包括位于第一台阶区域A中沿Z轴方向由下至上的第j个的第二台阶结构181，和位于第二台阶区域B中沿Z轴方向由下至上的第j个的第二台阶结构181沿X轴方向错位分布，从而可以使形成的位于第一台阶区域A与位于第二台阶区域B中的导电柱21沿X轴方向错位分布，从而可以降低布线的密度，进而简化了半导体结构的布线设置。
在本公开所提供的几个实施例中，应该理解到，所揭露的结构和方法，可以通过非目标的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或结构实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或结构实施例。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
工业实用性
本公开实施例提供一种半导体结构及其形成方法，该方法包括：提供叠层结构和与叠层结构连接的有源区；有源区将叠层结构划分为沿第一方向排列的第一台阶区域和第二台阶区域；第一台阶区域和第二台阶区域均包括沿第一方向间隔排布的M个初始台阶结构；依次同时刻蚀第一台阶区域和第二台阶区域中远离有源区的前i个初始台阶结构，对应形成位于第一台阶区域中的M个第一台阶结构和第二台阶区域中的M个第一台阶结构；其中，沿远离有源区的方向，第一台阶结构在第三方向上的尺寸依次减小；位于第一台阶区域和第二台阶区域中远离有源区的第i个第一台阶结构在第三方向上的尺寸不相等；i＝1、2…M。由于M个第一台阶结构是间隔排布的，因此，可以减小所形成的台阶结构整体在第三方向上的投影面积，从而可以降低台阶结构之间的耦合作用，进而减少信号串扰，提升半导体结构的性能。

Claims (16)

  1. 一种半导体结构的形成方法，所述方法包括：
    提供叠层结构(13)和与所述叠层结构(13)连接的有源区(10)；所述有源区(10)将所述叠层结构(13)划分为沿第一方向排列的第一台阶区域(A)和第二台阶区域(B)；所述第一台阶区域(A)和所述第二台阶区域(B)均包括沿所述第一方向间隔排布的M个初始台阶结构(14)；
    依次同时刻蚀所述第一台阶区域(A)和所述第二台阶区域(B)中远离所述有源区(10)的前i个初始台阶结构(14)，对应形成位于所述第一台阶区域(A)中的M个第一台阶结构(18)和所述第二台阶区域(B)中的M个第一台阶结构(18)；
    其中，沿远离所述有源区(10)的方向，所述第一台阶结构(18)在第三方向上的尺寸依次减小；位于所述第一台阶区域(A)和所述第二台阶区域(B)中远离所述有源区(10)的第i个所述第一台阶结构(18)在所述第三方向上的尺寸不相等；i＝1、2…M；所述第一方向平行于所述有源区(10)所在平面，所述第三方向垂直于所述有源区(10)所在的平面。
  2. 根据权利要求1所述的方法，其中，所述方法还包括：
    沿第二方向对所述第一台阶结构(18)进行多次刻蚀，于每一所述第一台阶结构(18)中形成沿所述第三方向依次堆叠的多个第二台阶结构(181)；沿所述第三方向从上至下，所述第二台阶结构(181)在所述第二方向上的尺寸依次增大；
    所述第二方向平行于所述有源区(10)所在平面、且与所述第一方向相交。
  3. 根据权利要求2所述的方法，其中，所述叠层结构(13)沿所述第三方向上的投影区域为梳齿形；所述第一台阶区域(A)中位于每一第一台阶结构(18)的连接端部的第二台阶结构(181)沿所述第三方向上的投影区域互连，且与所述有源区(10)连接；所述第二台阶区域(B)中位于每一第一台阶结构(18)的连接端部的第二台阶结构(181)沿所述第三方向上的投影区域互连，且与所述有源区(10)连接；所述叠层结构(13)通过以下步骤形成：
    提供初始叠层结构(11)，所述初始叠层结构(11)位于所述有源区(10)沿所述第一方向的两侧；
    在所述有源区(10)的表面形成保护层(12)；
    刻蚀所述初始叠层结构(11)，形成所述初始台阶结构(14)、以及位于相邻两个所述初始台阶结构(14)之间、且位于所述初始台阶结构(14)与有源区(10)之间的隔离凹槽(15a)；所述隔离凹槽(15a)在所述第二方向上具有一个开口(b)。
  4. 根据权利要求3所述的方法，其中，所述方法还包括：
    在所述隔离凹槽(15a)中形成隔离结构(15)；
    在所述第二台阶区域(B)中的所述M个初始台阶结构(14)和所述隔离结构(15)的表面形成具有预设厚度的阻挡层(16)。
  5. 根据权利要求4所述的方法，其中，所述第一台阶结构(18)通过以下步骤形成：
    在所述第一台阶区域(A)、所述保护层(12)和所述阻挡层(16)的表面形成第一光刻胶层；
    通过所述第一光刻胶层对部分所述初始台阶结构(14)、部分所述阻挡层(16)和部分所述隔离结构(15)进行M次刻蚀，在所述第一台阶区域(A)和所述第二台阶区域(B)中均形成所述M个第一台阶结构(18)和刻蚀后的隔离结构(19)；
    其中，在第i次刻蚀之前，对第i-1次刻蚀过程中使用的所述第一光刻胶层进行修剪，以使得第i次刻蚀过程中的所述第一光刻胶层至少暴露出所述第一台阶区域(A)中的前i个初始台阶结构(14)、以及所述第二台阶区域(B)中的第i个初始台阶结构(14)表面的所述阻挡层(16)、以及前i-1个初始台阶结构(14)。
  6. 根据权利要求5所述的方法，其中，通过所述第一光刻胶层对部分所述初始台阶结构(14)和部分所述阻挡层(16)进行M次刻蚀，在所述第一台阶区域(A)和所述第二台阶区域(B)中均形成所述M个第一台阶结构(18)，包括：
    通过所述第一光刻胶层，沿靠近所述有源区(10)方向对所述第一台阶区域(A)和所述第二台阶区域(B)中远离所述有源区(10)的第i个初始台阶结构(14)进行M-i+1次刻蚀，在所述第一台阶区域(A)和所述第二台阶区域(B)中均形成所述M个第一台阶结构(18)。
  7. 根据权利要求3至6任一项所述的方法，其中，所述第二台阶结构(181)通过以下步骤形成：
    在所述第一台阶结构(18)、所述保护层(12)和所述刻蚀后的隔离结构(19)表面形成第二光刻胶层；
    通过所述第二光刻胶层对所述第一台阶结构(18)和所述刻蚀后的隔离结构(19)进行N-1次刻蚀，形成所述第二台阶结构(181)和剩余的隔离结构(191)；
    其中，在第j次刻蚀之前，对第j-1次刻蚀过程中使用的所述第二光刻胶层进行修剪，以使得第j次刻蚀过程中的所述第二光刻胶层至少暴露出每一所述第一台阶结构(18)中远离所述连接端部的前j个部分；j＝1、2…N。
  8. 根据权利要求7所述的方法，其中，所述第一台阶结构(18)包括沿所述第二方向从右至左依次排列的j个部分，通过所述第二光刻胶层对所述第一台阶结构(18)进行N-1次刻蚀，形成所述第二台阶结构(181)，包括：
    沿所述第二方向依次对远离所述连接端部的第j个部分进行N-j次刻蚀，形成所述第二台阶结构(181)。
  9. 根据权利要求8所述的方法，其中，在形成所述第二台阶结构(181)之后，所述方法还包括：
    去除所述第二光刻胶层和所述保护层(12)。
  10. 根据权利要求7至9任一项所述的方法，其中，在去除所述保护层(12)之后，所述方法还包括：
    在所述第二台阶结构(181)、所述剩余的隔离结构(191)和所述有源区(10)的表面形成介质层(22)；
    刻蚀所述介质层(22)，形成2M×N个刻蚀孔；其中，每一所述刻蚀孔暴露出一个所述第二台阶结构(181)；
    在所述刻蚀孔中形成导电柱(21)。
  11. 一种半导体结构，包括：第一台阶区域(A)、第二台阶区域(B)、以及位于所述第一台阶区域(A)和所述第二台阶区域(B)之间的有源区(10)；
    所述第一台阶区域(A)和所述第二台阶区域(B)均包括M个沿第一方向依次排布的第一台阶结构(18)、且所述第一台阶结构(18)均与所述有源区(10)连接；
    沿远离所述有源区(10)的方向，所述第一台阶结构(18)在第三方向上的尺寸依次减小；位于所述第一台阶区域(A)和所述第二台阶区域(B)中远离所述有源区(10)的第i个所述第一台阶结构(18)在所述第三方向上的尺寸不相等；i＝1、2…M；
    所述第一方向平行于所述有源区(10)所在平面内的任意一个方向，所述第三方向垂直于所述有源区(10)所在的平面相交。
  12. 根据权利要求11所述的半导体结构，其中，每一所述第一台阶结构(18)包括N个沿所述第三方向依次堆叠的第二台阶结构(181)；
    位于所述第一台阶区域(A)中沿所述第三方向自下而上第j个所述第二台阶结构(181)与位于所述第二台阶区域(B)中沿所述第三方向自下而上第j个所述第二台阶结构(181)在第二方向上的尺寸相等或者不相等；
    所述第二方向位于所述有源区(10)所在平面内、且与所述第一方向相交。
  13. 根据权利要求12所述的半导体结构，其中，所述第一台阶区域(A)中的第i个所述第一台阶结构(18)包括第(2i-2)×N+1个第二台阶结构(181)至第(2i-1)×N个第二台阶结构(181)；每一所述第二台阶结构(181)在所述第三方向上具有预设尺寸；
    位于所述第一台阶区域(A)远离所述有源区(10)的第i个所述第一台阶结构(18)的顶面和所述第二台阶区域(B)中远离所述有源区(10)的第i个所述第一台阶结构(18)的顶面，在所述第三方向上的尺寸之差为N倍的所述预设尺寸。
  14. 根据权利要求12或13所述的半导体结构，其中，所述半导体结构还包括隔离结构；
    所述隔离结构位于相邻的所述第一台阶结构(18)之间、以及所述第一台阶结构(18)与所述有源区(10)之间。
  15. 根据权利要求14所述的半导体结构，其中，所述第一台阶结构(18)沿所述第三方向上的投影区域为梳齿形；所述第一台阶区域(A)中每一第一台阶结构(18)的连接端部的第二台阶结构(181)沿所述第三方向上的投影区域互连，且与所述有源区(10)连接；所述第二台阶区域(B)中每一第一台阶结构(18)的连接端部的第二台阶结构(181)沿所述第三方向上的投影区域互连，且与所述有源区(10)连接。
  16. 根据权利要求14或15所述的半导体结构，其中，所述半导体结构还包括介质层(22)和导电柱(21)；
    所述介质层(22)位于所述第一台阶结构(18)、所述隔离结构(15)和所述有源区(10)的表面；
    所述导电柱(21)位于所述介质层(22)中、且位于每一所述第二台阶结构(181)的表面。
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